(57)【要約】  半導体基板に導電ビアを設けた半導体装置を、その製造プロセスの複雑化を抑えて製造する。  半導体基板（２）に形成したトランジスタ（２０）を絶縁膜（４）で覆い、絶縁膜（４）を貫通してトランジスタ（２０）に達する導電ビア（５）と、絶縁膜（４）を貫通して半導体基板（２）の内部に達する導電ビア（６）とを形成する。導電ビア（５），（６）の形成後、絶縁膜（４）上に更に絶縁膜を形成し、当該絶縁膜内に、トランジスタ（２０）に通じる導電ビア（５）に接続された導電部（３０ａ）、及び半導体基板（２）の内部に達する導電ビア（６）に接続された導電部（３０ａ）を形成していき、多層配線（３０）を形成する。
2012090292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、
前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第２絶縁膜を形成する工程と、
前記第１絶縁膜上及び前記開口部内に、導電層を形成する工程と、
前記第１絶縁膜上の前記導電層を研磨により除去し、前記開口部内に第２導電ビアを形成する工程と、
前記第１絶縁膜上及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電ビアを形成する工程後、前記開口部を形成する工程前に、前記第１絶縁膜及び前記第１導電ビアを覆う第４絶縁膜を形成する工程を含み、
前記開口部を形成する工程では、前記第１絶縁膜及び前記第４絶縁膜を貫通し、前記半導体基板内に達する前記開口部を形成し、
前記第２導電ビアを形成する工程では、前記第４絶縁膜をストッパにして前記導電層を研磨により除去し、当該研磨後に前記第４絶縁膜を除去することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程後、前記導電層を形成する工程前に、前記第１絶縁膜上、及び前記開口部の側壁に形成された前記第２絶縁膜上に、バリア膜を形成する工程を含み、
前記第２導電ビアを形成する工程では、前記第１絶縁膜上の前記導電層及び前記バリア膜を研磨により除去し、前記開口部内に前記第２導電ビアを形成することを特徴とする請求の範囲第１項記載の半導体装置の製造方法。
【請求項４】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達するビア孔を形成する工程と、
前記ビア孔内に、埋め込み材を形成する工程と、
前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を形成した後、前記埋め込み材を除去する工程と、
前記第１絶縁膜上、前記開口部内及び前記ビア孔内に、導電層を形成する工程と、
前記第１絶縁膜上の前記導電層を研磨により除去し、前記ビア孔内に第１導電ビアを形成すると共に、前記開口部内に第２導電ビアを形成する工程と、
前記第１絶縁膜、前記第１導電ビア及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記埋め込み材を除去する工程後、前記導電層を形成する工程前に、前記第１絶縁膜上、前記開口部の側壁に形成された前記第２絶縁膜上、及び前記ビア孔の内面に、バリア膜を形成する工程を含み、
前記第１導電ビア及び前記第２導電ビアを形成する工程では、前記第１絶縁膜上の前記導電層及び前記バリア膜を研磨により除去し、前記ビア孔内に前記第１導電ビアを形成すると共に、前記開口部内に前記第２導電ビアを形成することを特徴とする請求の範囲第４項記載の半導体装置の製造方法。
【請求項６】
前記導電層は、第１導電層及び第２導電層を含み、
前記導電層を形成する工程は、
前記第１絶縁膜上、前記開口部の側壁に形成された前記第２絶縁膜上、及び前記ビア孔内に、前記第１導電層を形成して、前記ビア孔を前記第１導電層で埋め込む工程と、
前記第１導電層上及び前記開口部内に、前記第２導電層を形成して、前記開口部を前記第２導電層で埋め込む工程と、
を含むことを特徴とする請求の範囲第４項記載の半導体装置の製造方法。
【請求項７】
前記第１導電層を形成する工程前に、前記第１絶縁膜上、前記開口部の側壁に形成された前記第２絶縁膜上、及び前記ビア孔の内面に、第１バリア膜を形成する工程を含み、
前記第２導電層を形成する工程前に、前記第１導電層上に、第２バリア膜を形成する工程を含み、
前記第１導電ビア及び第２導電ビアを形成する工程では、前記第１絶縁膜上の前記第２導電層、前記第２バリア膜、前記第１導電層及び前記第１バリア膜を研磨により除去し、前記ビア孔内に前記第１導電ビアを形成すると共に、前記開口部内に前記第２導電ビアを形成することを特徴とする請求の範囲第６項記載の半導体装置の製造方法。
【請求項８】
前記第２絶縁膜を形成する工程では、前記開口部の側壁、前記第１絶縁膜及び前記埋め込み材上に、前記第２絶縁膜を形成し、
前記埋め込み材を除去する工程前に、前記第１絶縁膜及び前記埋め込み材上の前記第２絶縁膜を選択的に除去する工程を含むことを特徴とする請求の範囲第４項記載の半導体装置の製造方法。
【請求項９】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、
前記第１絶縁膜及び前記第１導電ビア上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜に、前記第１導電ビアに達する配線溝を形成する工程と、
前記配線溝内に、埋め込み材を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第３絶縁膜を形成する工程と、
前記第３絶縁膜を形成した後、前記埋め込み材を除去する工程と、
前記第２絶縁膜上、前記配線溝内及び前記開口部内に、導電層を形成する工程と、
前記第２絶縁膜上の前記導電層を研磨により除去し、前記配線溝内に配線を形成すると共に、前記開口部内に第２導電ビアを形成する工程と、
前記第２絶縁膜上、前記配線上及び前記第２導電ビア上に、第４絶縁膜を形成する工程と、
前記第４絶縁膜中に、前記配線に達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記埋め込み材を除去する工程後、前記導電層を形成する工程前に、前記第２絶縁膜上、前記配線溝内、及び前記開口部の側壁に形成された前記第３絶縁膜上に、バリア膜を形成する工程を含み、
前記第２導電ビアを形成する工程では、前記第２絶縁膜上の前記導電層及び前記バリア膜を研磨により除去し、前記開口部内に前記第２導電ビアを形成することを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
【請求項１１】
前記第３絶縁膜を形成する工程では、前記開口部の側壁、前記第２絶縁膜及び前記埋め込み材上に前記第３絶縁膜を形成し、
前記埋め込み材を除去する工程前に、前記第２絶縁膜及び前記埋め込み材上の前記第３絶縁膜を選択的に除去する工程を含むことを特徴とする請求の範囲第９項記載の半導体装置の製造方法。
【請求項１２】
前記第２導電ビアの形成後に、前記第２導電ビア上に金属キャップ膜を形成する工程を含むことを特徴とする請求の範囲第１項乃至第１１項のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第２導電ビアを形成する際には、前記開口部内に形成される前記第２導電ビアの上面が、前記開口部上端から窪んだ形状になるように、前記導電層を研磨により除去し、
前記金属キャップ膜を形成する工程では、前記開口部上端から窪んだ前記第２導電ビア上に、前記金属キャップ膜を形成することを特徴とする請求の範囲第１２項記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板を、前記トランジスタの形成面側と反対の面側から研磨し、前記反対の面側に前記第２導電ビアを露出させる工程を含むことを特徴とする請求の範囲第１項乃至第１１項のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に導電ビアが設けられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に用いられている半導体基板に導電ビアを設け、その導電ビアを利用して半導体装置の表裏面間を導通させる技術が知られている。このような半導体装置は、例えば、それらを複数積層して互いに電気的に接続した、スタック構造のデバイスに用いられる。半導体基板に導電ビアを形成するための方法としては、例えば、半導体基板表面側に配線層を形成した後に、半導体基板にビアホールを形成し、そこに導電材料を埋め込む方法等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−０１６７７３号公報
【特許文献２】特開２００９−０６４８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板に導電ビアが設けられる半導体装置を製造する際には、トランジスタ等の素子に加えて、半導体基板に導電ビアを形成するため、その製造プロセスが複雑になってしまう場合があった。また、例えば、半導体基板への導電ビア形成を、配線層形成後に行うと、製造プロセス上、導電ビアが精度良く形成できなくなったり、導電ビアを配置することを考慮して、配線層内の配線等の配置を決めなければならなかったりする場合があった。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、前記トランジスタを覆う第１絶縁膜を形成する工程と、前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、前記開口部の側壁に、第２絶縁膜を形成する工程と、前記第１絶縁膜上及び前記開口部内に、導電層を形成する工程と、前記第１絶縁膜上の前記導電層を研磨により除去し、前記開口部内に第２導電ビアを形成する工程と、前記第１絶縁膜上及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、を含む半導体装置の製造方法が提供される。【０００６】
また、本発明の一観点によれば、半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、前記トランジスタを覆う第１絶縁膜を形成する工程と、前記第１絶縁膜中に、前記ソース又は前記ドレインに達するビア孔を形成する工程と、前記ビア孔内に、埋め込み材を形成する工程と、前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、前記開口部の側壁に、第２絶縁膜を形成する工程と、前記第２絶縁膜を形成した後、前記埋め込み材を除去する工程と、前記第１絶縁膜上、前記開口部内及び前記ビア孔内に、導電層を形成する工程と、前記第１絶縁膜上の前記導電層を研磨により除去し、前記ビア孔内に第１導電ビアを形成すると共に、前記開口部内に第２導電ビアを形成する工程と、前記第１絶縁膜、前記第１導電ビア及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、を含む半導体装置の製造方法が提供される。【０００７】
更にまた、本発明の一観点によれば、半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、前記トランジスタを覆う第１絶縁膜を形成する工程と、前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、前記第１絶縁膜及び前記第１導電ビア上に、第２絶縁膜を形成する工程と、前記第２絶縁膜に、前記第１導電ビアに達する配線溝を形成する工程と、前記配線溝内に、埋め込み材を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、前記開口部の側壁に、第３絶縁膜を形成する工程と、前記第３絶縁膜を形成した後、前記埋め込み材を除去する工程と、前記第２絶縁膜上、前記配線溝内及び前記開口部内に、導電層を形成する工程と、前記第２絶縁膜上の前記導電層を研磨により除去し、前記配線溝内に配線を形成すると共に、前記開口部内に第２導電ビアを形成する工程と、前記第２絶縁膜上、前記配線上及び前記第２導電ビア上に、第４絶縁膜を形成する工程と、前記第４絶縁膜中に、前記配線に達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
開示の方法によれば、半導体基板に導電ビアを設けた所望の半導体装置を、その製造プロセスの複雑化を抑えて製造することが可能になる。更に、そのような導電ビアを備える高品質の半導体装置を製造することが可能になる。【０００９】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体装置製造方法の一例を示す図である。
【図２】第１の実施の形態に係るスタック構造の半導体装置の一例を示す図である。
【図３】第１の実施の形態に係るプラグ形成工程の一例の説明図である。
【図４】第１の実施の形態に係るＴＳＶ用ビア孔形成工程の一例の説明図である。
【図５】第１の実施の形態に係るＴＳＶ用ビア孔埋め込み工程の一例の説明図である。
【図６】第１の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図である。
【図７】第１の実施の形態に係る配線層形成工程の一例の説明図である。
【図８】半導体装置製造方法の別例を示す図（その１）である。
【図９】半導体装置製造方法の別例を示す図（その２）である。
【図１０】半導体装置製造方法の別例を示す図（その３）である。
【図１１】第２の実施の形態に係るＴＳＶ用ビア孔形成工程の一例の説明図である。
【図１２】第２の実施の形態に係る絶縁膜形成及びマスク層除去工程の一例の説明図である。
【図１３】第２の実施の形態に係る第２マスク層及び絶縁膜のエッチング後の状態の一例を示す図である。
【図１４】第２の実施の形態に係るビア孔埋め込み工程の一例の説明図である。
【図１５】第２の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図である。
【図１６】第３の実施の形態に係るビア孔埋め込み工程の一例の説明図である。
【図１７】第３の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図である。
【図１８】第４の実施の形態に係る半導体装置製造方法の一例を示す図である。
【図１９】第４の実施の形態に係る配線溝形成工程の一例の説明図である。
【図２０】第４の実施の形態に係るビア孔形成工程の一例の説明図である。
【図２１】第４の実施の形態に係る絶縁膜形成及びマスク層除去工程の一例の説明図である。
【図２２】第４の実施の形態に係るビア孔埋め込み工程の一例の説明図である。
【図２３】第４の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図である。
【図２４】第４の実施の形態に係る配線層形成工程の一例の説明図である。
【図２５】第４の実施の形態に係る配線層形成工程の別例の説明図である。
【図２６】半導体装置の一例の説明図である。
【発明を実施するための形態】
【００１１】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置製造方法の一例を示す図である。
はじめに、図１（Ａ）に示すように、シリコン（Ｓｉ）基板等の半導体基板２を準備し、その半導体基板２の所定位置に、素子分離領域３を形成する。ここでは素子分離領域３として、ＳＴＩ（Shallow Trench Isolation）を例示している。次いで、素子分離領域３で画定された素子領域に、トランジスタ２０を形成する。素子領域には、所定導電型のウェル領域２４が形成される。トランジスタ２０は、このウェル領域２４に形成される。ここではトランジスタ２０として、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、その両側の半導体基板２内に形成された所定導電型の不純物拡散領域２３を有する、ＭＯＳトランジスタを例示している。ゲート電極２２両側の不純物拡散領域２３は、トランジスタ２０においてソース及びドレインとして機能する。
【００１２】
トランジスタ２０の形成後は、図１（Ｂ）に示すように、トランジスタ２０を覆う絶縁膜４を形成する。そして、この絶縁膜４を貫通してトランジスタ２０の不純物拡散領域２３に達する導電ビア５（プラグ）と、絶縁膜４を貫通し、更に半導体基板２の内部に達する導電ビア６とを形成する。尚、ここでは図示を省略するが、後述のように、導電ビア６と半導体基板２との間には、半導体基板２との間のリーク電流の発生を抑える目的で、絶縁膜が形成される。
【００１３】
導電ビア５，６の形成後は、図１（Ｃ）に示すように、導電ビア５，６に電気的に接続される配線やビアの導電部３０ａ、及び導電部３０ａを覆う絶縁層３０ｂを含む、多層配線３０を形成する。尚、多層配線３０に含まれる配線層の層数は、図１の例に限定されるものではない。多層配線３０の上には、パッド４１及びカバー膜４２を形成する。ここではパッド４１として、半導体基板２の内部に達する導電ビア６に電気的に接続されたものを例示している。
【００１４】
多層配線３０の形成後は、図１（Ｄ）に示すように、多層配線３０の形成面側に、接着剤５１を用いてサポート基板５２を貼り付ける。そして、半導体基板２の裏面（サポート基板５２を貼り付けた側と反対側の面）を研削し（バックグラインド）、半導体基板２に形成した導電ビア６を露出させる。これにより、半導体基板２を貫通する、いわゆる貫通シリコンビア（Through Silicon Via；ＴＳＶ）が得られる。
【００１５】
バックグラインド後は、図１（Ｅ）に示すように、半導体基板２の裏面への絶縁膜６１の形成、当該裏面に露出させた導電ビア６上への密着導電層６３及びバンプ６２の形成、並びに、多層配線３０の形成面側に設けた接着剤５１及びサポート基板５２の除去を行う。その後、例えば、図１（Ｅ）の点線の位置でダイシングが行われて、個々の半導体装置１に個片化される。
【００１６】
個片化された半導体装置１は、積層し、スタック構造の半導体装置とすることが可能である。
図２は第１の実施の形態に係るスタック構造の半導体装置の一例を示す図である。
【００１７】
図２に示すように、個片化した半導体装置１同士を、互いのバンプ６２とパッド４１により接続する。それにより、半導体装置１同士が、導電部３０ａ及び導電ビア６を含むＴＳＶを介して電気的に接続された、スタック構造の半導体装置１００を得ることができる。
【００１８】
続いて、上記のような半導体装置１を形成する際における、導電ビア５，６の形成工程、及びそれ以降の工程に関し、図３〜図７を参照して、より詳細に説明する。
図３は第１の実施の形態に係るプラグ形成工程の一例の説明図であって、（Ａ）はプラグ用ビア孔形成工程の要部断面模式図、（Ｂ）はプラグ用材料形成工程の要部断面模式図、（Ｃ）はプラグ用材料研磨工程の要部断面模式図である。
【００１９】
まず、図３（Ａ）に示すように、トランジスタ２０を形成した半導体基板２上に、トランジスタ２０を覆う絶縁膜４を形成する。ここでは一例として、絶縁膜４ａ，４ｂの２層構造の絶縁膜４を形成している。下層側の絶縁膜４ａとしては、例えば、窒化シリコン（ＳｉＮ）膜を形成する。上層側の絶縁膜４ｂとしては、例えば、酸化シリコン（ＳｉＯ2）膜を形成する。絶縁膜４（絶縁膜４ａ，４ｂ）は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成する。その場合、ＣＶＤ法による絶縁膜４の堆積後、ＣＭＰ（Chemical Mechanical Polishing）を行って平坦化を行う。絶縁膜４の膜厚は、例えば、２００ｎｍ〜４００ｎｍとする。
【００２０】
絶縁膜４の形成後は、図３（Ａ）に示したように、絶縁膜４を貫通し、トランジスタ２０の不純物拡散領域２３（ソース、ドレイン）に達する、ビア孔５ａ（コンタクトホール）を形成する。ビア孔５ａの直径は、例えば、４０ｎｍ〜２００ｎｍとする。尚、ビア孔５ａの高さは、絶縁膜４の膜厚と同等（例えば２００ｎｍ〜４００ｎｍ）となる。
【００２１】
ビア孔５ａの形成後は、図３（Ｂ）に示すように、ビア孔５ａ内、及び絶縁膜４の上面に、プラグ用材料として、バリアメタル膜５ｂ（バリア膜）を介して、導電層、ここでは一例としてタングステン（Ｗ）層５ｃを形成する。バリアメタル膜５ｂとしては、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）のうちの１種又は２種以上の積層を、スパッタ法、ＣＶＤ法等により形成する。バリアメタル膜５ｂは、Ｗ層５ｃからの元素拡散を抑制する役割を果たす。また、Ｗ層５ｃは、例えば、ＣＶＤ法により形成する。
【００２２】
バリアメタル膜５ｂ及びＷ層５ｃの形成後は、絶縁膜４の上面に形成されたバリアメタル膜５ｂ及びＷ層５ｃを、研磨により除去する。例えば、絶縁膜４が露出するまで、バリアメタル膜５ｂ及びＷ層５ｃをＣＭＰにより研磨する。絶縁膜４の上面のバリアメタル膜５ｂ及びＷ層５ｃを除去することにより、図３（Ｃ）に示すように、ビア孔５ａ内に、バリアメタル膜５ｂを介してＷ層５ｃが形成された、導電ビア５が形成される。
【００２３】
図４は第１の実施の形態に係るＴＳＶ用ビア孔形成工程の一例の説明図であって、（Ａ）はマスク層形成工程の要部断面模式図、（Ｂ）はレジストパターン形成工程の要部断面模式図、（Ｃ）はＴＳＶ用ビア孔形成工程の要部断面模式図である。
【００２４】
導電ビア５の形成後は、図４（Ａ）に示すように、導電ビア５及び絶縁膜４上に、第１マスク層７及び第２マスク層８を形成する。第１マスク層７としては、例えば、ＣＶＤ法により、膜厚５０ｎｍ〜１００ｎｍのＳｉＮ膜を形成する。第２マスク層８としては、例えば、ＣＶＤ法により、膜厚１００ｎｍ〜２００ｎｍのＳｉＯ2膜を形成する。
【００２５】
第１マスク層７及び第２マスク層８の形成後は、図４（Ｂ）に示すように、第２マスク層８上に、ＴＳＶを形成する位置に開口部９ａを設けたレジストパターン９を形成する。開口部９ａの開口径は、例えば、１０μｍ〜５０μｍとする。レジストパターン９の膜厚は、例えば、２μｍ〜４μｍとする。
【００２６】
レジストパターン９の形成後は、それをマスクにしてエッチングを行い、図４（Ｃ）に示すように、第２マスク層８、第１マスク層７、及び絶縁膜４を貫通し、半導体基板２の内部に達する、ＴＳＶ用のビア孔６ａ（開口部）を形成する。
【００２７】
ビア孔６ａを形成する際は、まず、レジストパターン９をマスクにして第２マスク層８をエッチングする。第２マスク層８をＳｉＯ2膜で形成している場合には、第２マスク層８を、例えば、アルゴン（Ａｒ)及びヘキサフルオロブタン（Ｃ4Ｆ6）を用いてエッチングする。
【００２８】
第２マスク層８のエッチング後は、それに続いて、第１マスク層７をエッチングする。第１マスク層７をＳｉＮ膜で形成している場合には、第１マスク層７を、例えば、Ａｒ、ジフルオロメタン（ＣＨ2Ｆ2）及び酸素（Ｏ2）を用いてエッチングする。
【００２９】
第１マスク層７のエッチング後は、それに続いて、絶縁膜４をエッチングする。絶縁膜４をＳｉＮ膜（絶縁膜４ａ）とＳｉＯ2膜（絶縁膜４ｂ）の２層で形成している場合には、ＳｉＯ2膜を、例えば、Ａｒ及びＣ4Ｆ6を用いてエッチングし、ＳｉＮ膜を、例えば、Ａｒ、ＣＨ2Ｆ2及びＯ2を用いてエッチングする。
【００３０】
絶縁膜４のエッチング後は、それに続いて、半導体基板２をエッチングする。半導体基板２にＳｉ基板を用いている場合には、半導体基板２を、例えば、六フッ化硫黄（ＳＦ6）及びＯ2を用いてエッチングする。
【００３１】
このようにして、半導体基板２の内部にまで達するビア孔６ａを形成する。ビア孔６ａの深さは、例えば、１００μｍ〜２００μｍとする。
図５は第１の実施の形態に係るＴＳＶ用ビア孔埋め込み工程の一例の説明図であって、（Ａ）は絶縁膜形成工程の要部断面模式図、（Ｂ）はＴＳＶ用材料形成工程の要部断面模式図である。
【００３２】
ビア孔６ａの形成後は、図５（Ａ）に示すように、ビア孔６ａの内面に絶縁膜１０を形成する。絶縁膜１０としては、例えば、炭化シリコン（ＳｉＣ）膜、ＳｉＯ2膜又はＳｉＮ膜を形成する。絶縁膜１０は、ＣＶＤ法を用いて形成することができ、その場合、絶縁膜１０は、図５（Ａ）に示したように、ビア孔６ａの内面、及び第２マスク層８の上面に形成される。絶縁膜１０は、例えば、ビア孔６ａの内面に形成される部分の膜厚が１００ｎｍ程度になるように、形成される。
【００３３】
尚、ビア孔６ａ内に形成される絶縁膜１０は、半導体基板２へのリーク電流が発生するのを抑える役割を果たす。即ち、絶縁膜１０は、後述のようにビア孔６ａに金属材料が埋め込まれた場合に、そのような金属材料の半導体基板２への拡散や、ビア孔６ａ内の半導体基板２表面のシリサイド化を抑え、半導体基板２へのリーク電流が発生するのを抑制する。
【００３４】
絶縁膜１０の形成後は、図５（Ｂ）に示すように、ビア孔６ａ内、及び絶縁膜１０の上面に、ＴＳＶ用材料として、バリアメタル膜６ｂ（バリア膜）を介して、導電層６ｃを形成する。
【００３５】
バリアメタル膜６ｂとしては、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮのうちの１種又は２種以上の積層を、スパッタ法、ＣＶＤ法等により形成する。バリアメタル膜６ｂの膜厚は、例えば、３０ｎｍ〜１００ｎｍとする。バリアメタル膜６ｂは、導電層６ｃからの元素拡散を抑制する役割を果たす。
【００３６】
導電層６ｃとしては、例えば、銅（Ｃｕ）層又はＣｕを主体とする層を、メッキ法により形成する。メッキ法を用いて導電層６ｃを形成する場合には、例えば、バリアメタル膜６ｂ上にシード層を形成し、そのシード層を用いて、電解メッキ法により、導電層６ｃを形成する。
【００３７】
このようにして、ビア孔６ａ内を、バリアメタル膜６ｂ及び導電層６ｃにより埋め込む。
図６は第１の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図であって、（Ａ）はＴＳＶ用材料研磨工程の要部断面模式図、（Ｂ）はキャップ膜材料形成工程の要部断面模式図、（Ｃ）はキャップ膜材料研磨工程の要部断面模式図である。
【００３８】
バリアメタル膜６ｂ及び導電層６ｃの形成後は、絶縁膜１０上に形成された導電層６ｃ及びバリアメタル膜６ｂを研磨により除去し、更に、絶縁膜１０及び第２マスク層８を研磨により除去する。導電層６ｃ、バリアメタル膜６ｂ、絶縁膜１０及び第２マスク層８を研磨し、図６（Ａ）に示すように、第１マスク層７を露出させる。第１マスク層７は、この研磨の際、ストッパとしての役割を果たす。導電層６ｃ、バリアメタル膜６ｂ、絶縁膜１０及び第２マスク層８の研磨は、ＣＭＰにより行うことができる。
【００３９】
このようにして、導電層６ｃ、バリアメタル膜６ｂ、絶縁膜１０及び第２マスク層８を研磨することにより、ビア孔６ａ内に、バリアメタル膜６ｂを介して導電層６ｃが形成された、導電ビア６が形成される。
【００４０】
ここで、導電層６ｃ、バリアメタル膜６ｂ、絶縁膜１０及び第２マスク層８の研磨時には、例えば図６（Ａ）に示したように、研磨後に得られる導電ビア６の上面６ｄが、第１マスク層７の上面７ａ（研磨後のビア孔６ａの上端）から窪んだ形状になるようにする。このように導電ビア６上に窪み６ｆを形成しておき、後述のように、その窪み６ｆに金属を主体とするキャップ膜（金属キャップ膜）を形成する。このように金属キャップ膜を形成する場合、窪み６ｆは、導電ビア６の上面６ｄが第１マスク層７の下面７ｂ（絶縁膜４の上面）よりも低い位置になるような深さで形成する。
【００４１】
窪み６ｆは、導電層６ｃ、バリアメタル膜６ｂ、絶縁膜１０及び第２マスク層８を研磨する際に、ディッシングを生じさせることで、形成することができる。ＴＳＶとなる導電ビア６は、プラグとなる導電ビア５に比べて、その径が大きいため（ここでは１０μｍ〜５０μｍ）、研磨時には、導電層６ｃにディッシングが生じ易く、そのようなディッシングが生じることで、上記のような窪み６ｆが形成される。窪み６ｆの深さを制御するためには、研磨条件を調整する。例えば、研磨に用いる研磨パッドへの荷重、研磨パッドの材質、研磨スラリー成分（砥粒の材質やサイズ等）、研磨時間等の条件を調整することで、ディッシングを生じさせ、所望の深さの窪み６ｆを形成することが可能である。
【００４２】
上記のように窪み６ｆができるように研磨を行って導電ビア６を形成した後は、図６（Ｂ）に示すように、その窪み６ｆ内、及び第１マスク層７上に、金属キャップ膜用の金属層１１ａ（キャップ膜材料）を形成する。
【００４３】
金属層１１ａの形成には、メッキ法を用いることができる。例えば、無電解メッキ法により、窪み６ｆ内及び第１マスク層７上に、金属層１１ａを形成する。或いは、窪み６ｆの内面、及び第１マスク層７の上面にシード層を形成し、そのシード層を用いて、電解メッキ法により、金属層１１ａを形成する。また、このようなメッキ法のほか、金属層１１ａの形成には、ＡＬＤ（Atomic Layer Deposition）法、ＣＶＤ法等の成膜手法を用いることもできる。金属層１１ａとしては、例えば、コバルトタングステンリン（ＣｏＷＰ）層を形成する。このほか、金属層１１ａとしては、ホウ化ジルコニウム（ＺｒＢ）、Ｗ、Ｔｉ、Ｔａ、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、プラチナ（Ｐｔ）、ルテニウムタングステン（ＲｕＷ）、コバルトタングステン（ＣｏＷ）等を含む層を形成することもできる。
【００４４】
金属層１１ａの形成後は、図６（Ｃ）に示すように、第１マスク層７の上面に形成された金属層１１ａを研磨により除去し、更に、第１マスク層７を研磨により除去する。金属層１１ａ及び第１マスク層７の研磨は、ＣＭＰにより行うことができる。第１マスク層７は、この金属層１１ａを研磨する際、ストッパとしての役割を果たす。
【００４５】
上記のように、窪み６ｆを第１マスク層７よりも深く形成し、そのような窪み６ｆに金属層１１ａを形成することにより、この金属層１１ａ及び第１マスク層７の研磨後には、導電ビア６の表面に金属層１１ａが残る。この導電ビア６の表面に残る金属層１１ａが、金属キャップ膜１１として機能する。金属キャップ膜１１は、大体積のビア孔６ａに埋め込まれるＣｕ等の導電材料が、ビア孔６ａ外に拡散するのを抑える役割を果たす。また、金属キャップ膜１１は、この上層に形成される絶縁膜（例えば後述のキャップ膜３３ａ）の密着性を向上させる役割を果たす。
【００４６】
以後は、配線層を含む多層配線３０の形成を行っていく。
図７は第１の実施の形態に係る配線層形成工程の一例の説明図であって、（Ａ）はキャップ膜及び層間絶縁膜形成工程の要部断面模式図、（Ｂ）は配線及び導電ビア形成工程の要部断面模式図である。
【００４７】
上記のようにして金属キャップ膜１１の形成まで行った後、まず、図７（Ａ）に示すように、絶縁性のキャップ膜３３ａ、及びその上に層間絶縁膜３３ｂを形成する。キャップ膜３３ａとしては、例えば、ＣＶＤ法により、膜厚３０ｎｍ〜１００ｎｍのＳｉＣ膜を形成する。層間絶縁膜３３ｂとしては、例えば、ＣＶＤ法により、膜厚１００ｎｍ〜４００ｎｍのＳｉＯ2膜又は酸化炭化シリコン（ＳｉＯＣ）膜を形成する。
【００４８】
キャップ膜３３ａ及び層間絶縁膜３３ｂの形成後は、図７（Ｂ）に示すような配線３１ａ，３２ａを形成する。配線３１ａ，３２ａはそれぞれ、バリアメタル膜３１ｂ，３２ｂ（バリア膜）と、バリアメタル膜３１ｂ，３２ｂを介して形成された導電層３１ｃ，３２ｃを含む。バリアメタル膜３１ｂ，３２ｂは、導電層３１ｃ，３２ｃからの元素拡散を抑制する役割を果たす。
【００４９】
配線３１ａは、図７（Ｂ）に示すように、キャップ膜３３ａ及び層間絶縁膜３３ｂを貫通し、トランジスタ２０の不純物拡散領域２３（ソース、ドレイン）に接続された導電ビア５に達するように、形成する。尚、配線３１ａは、図７（Ｂ）に示したように、導電ビア５上ではない位置に形成されてもよい。
【００５０】
配線３２ａは、キャップ膜３３ａ及び層間絶縁膜３３ｂを貫通し、導電ビア６上の金属キャップ膜１１に達するように、形成する。ここでは、１つの導電ビア６に複数の配線３２ａが電気的に接続されるように、配線３２ａを形成した場合を例示している。
【００５１】
このような配線３１ａ，３２ａは、シングルダマシンプロセスにより、一括で、形成することができる。即ち、まず、キャップ膜３３ａ及び層間絶縁膜３３ｂを貫通する配線溝３１ｄ，３２ｄを、それぞれ所定の位置に、フォトリソグラフィとエッチングにより形成する。そして、それら配線溝３１ｄ，３２ｄ内、及び層間絶縁膜３３ｂ上に、バリアメタル膜及び導電層を形成し、層間絶縁膜３３ｂ上のバリアメタル膜及び導電層を、ＣＭＰにより除去する。これにより、配線溝３１ｄ内には、バリアメタル膜３１ｂを介して導電層３１ｃが形成された配線３１ａが得られ、配線溝３２ｄ内には、バリアメタル膜３２ｂを介して導電層３２ｃが形成された配線３２ａが得られる。
【００５２】
このようにして多層配線３０における第１層目の配線層が形成される。第２層目以降の配線層も、第１層目の配線層と同様にして形成していくことができる。即ち、配線３１ａ，３２ａの形成後、層間絶縁膜３３ｂ上に、キャップ膜及び層間絶縁膜をそれぞれ所定の膜厚で形成し、形成したキャップ膜及び層間絶縁膜を貫通する配線及びビアを所定の位置に形成して、多層配線３０の第２層目の配線層を形成する。多層配線３０の第３層目以降の配線層についても、同様の手順で形成していく。
【００５３】
尚、第１層目の配線３１ａ，３２ａは、シングルダマシンプロセスにより形成するようにしたが、多層配線３０の各配線層を形成する際には、デュアルダマシンプロセスにより配線及びビアを形成してもよい。
【００５４】
上記のような手順で所定の層数の配線層を形成していき、多層配線３０を得る。多層配線３０の上部には、図１（Ｃ）に示したように、パッド４１及びカバー膜４２を形成する。以後は、図１（Ｄ），（Ｅ）に示したように、半導体基板２のバックグラインドによる導電ビア６の露出、及びバンプ６２等の形成を経て、個片化を行い、個々の半導体装置１を完成させればよい。
【００５５】
尚、上記のようにして形成した導電ビア６をバックグラインドによって露出させる際には、低抵抗のＴＳＶを形成する観点から、導電ビア６内の、Ｃｕ又はＣｕを主体とする導電層６ｃの部分を、半導体基板２の裏面に露出させることが好ましい。即ち、便宜上図７（Ｂ）に点線で示したような位置まで、バックグラインドを行うことが好ましい。
【００５６】
以上述べたように、第１の実施の形態に係る半導体装置１の製造方法では、トランジスタ２０を形成し、そのトランジスタ２０に接続された導電ビア５、及び半導体基板２の内部に達する導電ビア６の形成を行った後に、多層配線３０を形成していく。
【００５７】
ここで比較のため、多層配線の形成後に、半導体基板内部に達する導電ビアを形成する場合について述べる。
図８は半導体装置製造方法の別例を示す図である。
【００５８】
ここでは、まず図８（Ａ）に示すように、半導体基板２Ａにトランジスタ２０Ａを形成する。そして、トランジスタ２０Ａを覆う絶縁膜４Ａ、及びトランジスタ２０Ａに接続された導電ビア５Ａを形成した後、その絶縁膜４Ａの上に、導電部３０Ａａ及び絶縁層３０Ａｂを含む多層配線３０Ａを形成する。
【００５９】
多層配線３０Ａの形成後、図８（Ｂ）に示すように、多層配線３０Ａ及び絶縁膜４Ａを貫通し、半導体基板２Ａの内部に達する導電ビア６Ａを形成する。尚、ここでは図示を省略するが、導電ビア６Ａの形成前には、ビア孔６Ａａの内面に、上記第１の実施の形態で述べた絶縁膜１０に相当する絶縁膜が形成される。また、最上層に、導電ビア６Ａに接続された再配線６Ａｂが、ダマシンプロセス等を用いて形成される。
【００６０】
導電ビア６Ａ等を形成した多層配線３０Ａ上には、図８（Ｃ）に示すように、パッド４１Ａ及びカバー膜４２Ａを形成する。
その後は、図８（Ｄ）に示すように、接着剤５１Ａ、サポート基板５２Ａを用いて半導体基板２Ａのバックグラインドを行い、半導体基板２Ａの裏面に導電ビア６Ａを露出させる。
【００６１】
以後の半導体基板２Ａの裏面へのバンプ等の形成、及び個片化は、上記図１（Ｅ）と同様に行われる。
この図８に示す方法の場合、導電ビア６Ａを形成するためには、図８（Ａ）に示したように多層配線３０Ａを形成した後、続く図８（Ｂ）に示した段階でビア孔６Ａａを形成する。ビア孔６Ａａを形成する際には、多層配線３０Ａに含まれる全配線層（絶縁層３０Ａｂ）及び絶縁膜４Ａを貫通し、更に半導体基板２Ａの内部に達するように、ビア孔６Ａａをエッチングにより形成する。しかし、絶縁層３０Ａｂには、キャップ膜、層間絶縁膜といった材質の異なる層が含まれ、ビア孔６Ａａの形成時には、そのような材質の異なる層を含む絶縁層３０Ａｂをエッチングしていく必要がある。そのため、材質の異なる各層のエッチングを、エッチング条件を変えて、上層から順に実施していく場合には、エッチングプロセスが複雑になってしまう。また、全層を一括でエッチングしようとすると、ビア孔６Ａａの側壁に凹凸ができる等、ビア孔６Ａａを精度良く形成することができないことが起こり得る。尚、ビア孔６Ａａの側壁に凹凸ができてしまうと、例えば、ビア孔６Ａａの側壁に設けるバリアメタル膜が、側壁全面を覆うように均一に形成されずに、導電ビア６Ａと半導体基板２Ａとの間でリーク電流を発生させてしまう可能性がある。
【００６２】
また、この図８に示す方法では、多層配線３０Ａを貫通するビア孔６Ａａを形成し、そこに導電ビア６Ａを形成する。そのため、多層配線３０Ａの、後に導電ビア６Ａが形成される位置には、配線やビアを設けることができず、また、ダミー配線も設けることはできない。多層配線内には、その形成過程で行われるＣＭＰで各層の平坦性を確保する（導電部のディッシングを回避する）ために、ダミー配線がしばしば設けられる。しかし、多層配線を形成した後に、半導体基板内部にまで達するような導電ビアを形成する場合には、当該導電ビアを形成する位置を避けてダミー配線を配置することで、多層配線内の各配線層の平坦性を確保できなくなるといったことが起こり得る。配線層の平坦性が低下すると、その上層に形成する配線層形成時におけるフォトリソグラフィの露光精度が低下し、精度良く、上層の導電ビアや配線を形成することができなくなる場合が生じ得る。また、ダミー配線を配置した多層配線を形成した後に、半導体基板内部に達するような導電ビアを形成する場合、当該導電ビアの形成可能な位置が、そのようなダミー配線の配置に影響されてしまうことも起こり得る。
【００６３】
一方、上記第１の実施の形態に係る半導体装置１の製造方法では、多層配線３０の形成前に、半導体基板２の内部に達する導電ビア６を形成する。この導電ビア６が形成されるビア孔６ａは、第１，第２マスク層７，８を用い、絶縁膜４と半導体基板２をエッチングすることで形成できる。そのため、図８のように多層配線３０Ａの形成後にビア孔６Ａａを形成するときのように、エッチングプロセスが複雑になったり、精度良くビア孔６Ａａを形成できなかったりするのを抑えることができる。
【００６４】
また、このように多層配線３０の形成前に導電ビア６を形成するため、多層配線３０内にダミー配線を配置する場合でも、その配置の自由度を高めることができる。そのため、平坦性及び接続精度の良好な配線層を有する多層配線３０を形成することが可能になり、また、導電ビア６を形成する位置と、ダミー配線を形成する位置とが、互いに影響を及ぼし合うのを抑えることが可能になる。
【００６５】
半導体基板を貫通する導電ビア（ＴＳＶ）を形成する場合には、上記図８で述べたように多層配線側からビア孔を形成して導電ビアを形成する方法のほか、半導体基板側からビア孔を形成して導電ビアを形成する方法も考えられる。
【００６６】
図９は半導体装置製造方法の別例を示す図である。
ここでは、まず図９（Ａ）に示すように、半導体基板２Ｂにトランジスタ２０Ｂを形成する。そして、トランジスタ２０Ｂを覆う絶縁膜４Ｂ、及びトランジスタ２０Ｂに接続された導電ビア５Ｂを形成した後、その絶縁膜４Ｂの上に、導電部３０Ｂａ及び絶縁層３０Ｂｂを含む多層配線３０Ｂを形成する。多層配線３０Ｂ上には、パッド４１Ｂ及びカバー膜４２Ｂを形成する。
【００６７】
その後、図９（Ｂ）に示すように、接着剤５１Ｂ、サポート基板５２Ｂを用いて半導体基板２Ｂのバックグラインドを行う。
次いで、図９（Ｃ）に示すように、半導体基板２Ｂの、バックグラインドを行った面（研削面）に、導電ビア（ＴＳＶ）を形成する位置に開口部６１Ｂａを設けた絶縁性の保護膜６１Ｂを形成する。例えば、バックグラインドを行った面上に保護膜６１Ｂを形成した後、フォトリソグラフィとエッチングにより開口部６１Ｂａを形成する。
【００６８】
そして、その保護膜６１Ｂをマスクにしてエッチングを行い、図９（Ｄ）に示すように、半導体基板２Ｂ及び絶縁膜４Ｂを貫通し、多層配線３０Ｂに達するビア孔６Ｂａを形成し、そこに導電ビア６Ｂを形成する。尚、ここでは図示を省略するが、導電ビア６Ｂの形成前には、ビア孔６Ｂａの内面に、上記第１の実施の形態で述べた絶縁膜１０に相当する絶縁膜が形成される。また、予め多層配線３０Ｂには、ビア孔６Ｂａを形成するときのストッパになり、且つ、ビア孔６Ｂａに形成される導電ビア６Ｂと接続される配線３４Ｂが形成される。このような配線３４Ｂは、例えば、図９（Ｄ）に示したように、絶縁膜４Ｂ上に形成される多層配線３０Ｂの、第１層目の配線層内に形成される。
【００６９】
以後の半導体基板２Ｂの裏面へのバンプ等の形成、及び個片化は、上記図１（Ｅ）と同様に行われる。
この図９に示す方法の場合、ビア孔６Ｂａを形成するために、半導体基板２のバックグラインドを行った面に、開口部６１Ｂａを設けた保護膜６１Ｂが形成される。しかし、バックグラインドを行った面、或いは保護膜６１Ｂに、位置合わせマーク等を別途設けないと、精度良く開口部６１Ｂａを設けることが難しく、従って、所定の位置に精度良くビア孔６Ｂａを形成することが難しい。
【００７０】
また、形成済の多層配線３０Ｂ内の導電部３０Ｂａ（配線、ビア）に位置ずれ等が生じている場合もある。その場合、バックグラインドを行った面の適正な位置にビア孔６Ｂａを形成したとしても、導電ビア６Ｂが、多層配線３０Ｂ内の、接続されるべきでない配線等と接続されたり、接続されるべき配線３４Ｂに接続されなかったりすることも起こり得る。
【００７１】
更にまた、リーク電流の発生を抑えるためには、バックグラインド後の半導体基板２Ｂを貫通して多層配線３０Ｂの配線３４Ｂに達するビア孔６Ｂａを形成した後、その内面に絶縁膜が形成される。しかし、その場合は、その後に形成される導電ビア６Ｂと、それが接続されるべき配線３４Ｂとの導通確保のために、ビア孔６Ｂａの底（配線３４Ｂの下面）を覆っている当該絶縁膜を除去する工程が必要になる。
【００７２】
一方、上記第１の実施の形態に係る半導体装置１の製造方法では、トランジスタ２０及び導電ビア５の形成後、多層配線３０の形成前に、半導体基板２の内部に達するビア孔６ａを形成して、導電ビア６を形成する。そのため、ビア孔６ａを所定の位置に形成することが比較的容易であり、また、形成位置が若干ずれたとしても、その上に形成する多層配線３０を、その導電部３０ａ（配線、ビア）の位置を補正しながら、形成していくことも可能である。更に、導電ビア６の形成を、多層配線３０の形成前に行うため、導電部３０ａ（配線、ビア）と導電ビア６との意図しない接続、或いは未接続が生じるのを抑えることが可能になる。
【００７３】
また、第１の実施の形態に係る製造方法では、形成後のビア孔６ａの内面に絶縁膜１０を形成しても、ビア孔６ａの底の絶縁膜１０は、その後のバックグラインドの際に除去すれば、ビア孔６ａの側壁、即ち半導体基板２との間に、絶縁膜１０を残すことができる。そのため、ビア孔６ａの底から絶縁膜１０を除去するための工程を別途設けることを要しない。
【００７４】
ところで、半導体基板を貫通する導電ビア（ＴＳＶ）を形成する方法としては、上記図８及び図９で述べたような方法のほかにも、用いる半導体基板に予めそのような導電ビアとなる部分を形成しておく方法も考えられる。
【００７５】
図１０は半導体装置製造方法の別例を示す図である。
ここでは、図１０（Ａ）に示すような、予め導電ビア６Ｃが形成された半導体基板２Ｃが用いられる。この導電ビア６Ｃには、不純物をドープしたポリシリコン（ドープドポリシリコン）が用いられる。導電ビア６Ｃに金属材料を用いると、その形成時に、半導体基板２Ｃに金属が付着して残ったり、内部に拡散したりして、その後に形成するトランジスタ２０の性能劣化、或いは多層配線３０における短絡等を引き起こす可能性があるためである。
【００７６】
上記のような導電ビア６Ｃを形成した半導体基板２Ｃを用い、図１０（Ｂ）に示すように、トランジスタ２０Ｃを形成し、更に、トランジスタ２０Ｃを覆う絶縁膜４Ｃ並びに、トランジスタ２０Ｃ及び導電ビア６Ｃにそれぞれ接続された導電ビア５Ｃを形成する。
【００７７】
次いで、図１０（Ｃ）に示すように、導電部３０Ｃａ及び絶縁層３０Ｃｂを含む多層配線３０Ｃを形成し、多層配線３０Ｃ上に、パッド４１Ｃ及びカバー膜４２Ｃを形成する。
その後、図１０（Ｄ）に示すように、接着剤５１Ｃ、サポート基板５２Ｃを用いて半導体基板２Ｃのバックグラインドを行い、半導体基板２Ｃの裏面にドープドポリシリコンの導電ビア６Ｃを露出させる。
【００７８】
以後の半導体基板２Ｃの裏面へのバンプ等の形成、及び個片化は、上記図１（Ｅ）と同様に行われる。
この図１０に示す方法の場合、形成する導電ビア６Ｃのサイズ（径、深さ）が大きく、大体積であるため、製造上、導電ビア６Ｃのドープドポリシリコンの堆積に長時間を要してしまう。また、ドープドポリシリコンは、Ｃｕ等の金属材料に比べると抵抗が高く、導電ビア６Ｃの高抵抗化を招いてしまう。
【００７９】
一方、上記した第１の実施の形態に係る半導体装置１の製造方法では、例えば、Ｃｕ等の金属材料を用いて導電ビア６を形成することができる。更に、導電ビア６は、電解メッキにより形成でき、上記のようにドープドポリシリコンを堆積する方法に比べ、短時間で導電ビア６を形成することができる。従って、第１の実施の形態に係る製造方法では、低抵抗の導電ビア６を有する半導体装置１を効率的に製造することができる。
【００８０】
以上説明したように、第１の実施の形態に係る製造方法によれば、多層配線３０の形成前にＴＳＶ用の導電ビア６を形成することで、ＴＳＶを有する半導体装置１を、その製造プロセスの複雑化を抑えて製造することが可能になる。更に、多層配線３０の形成前にＴＳＶ用の導電ビア６を形成するため、所望の位置に導電ビアや配線を配置した多層配線３０を、精度良く形成することが可能になる。また、第１の実施の形態に係る製造方法によれば、低抵抗なＴＳＶを、精度良く、効率的に、形成することができる。
【００８１】
次に、第２の実施の形態について説明する。
ここでは第２の実施の形態として、上記のような半導体装置１を形成する際における、導電ビア５，６の形成工程の別例に関し、図１１〜図１５を参照して説明する。尚、この第２の実施の形態では、上記第１の実施の形態で述べた図３〜図７の工程のうち、図３（Ａ）の工程は同じとすることができ、ここでは、図３（Ａ）に示した工程以降の一例について説明する。
【００８２】
図１１は第２の実施の形態に係るＴＳＶ用ビア孔形成工程の一例の説明図であって、（Ａ）はマスク層形成工程の要部断面模式図、（Ｂ）はレジストパターン形成工程の要部断面模式図、（Ｃ）はＴＳＶ用ビア孔形成工程の要部断面模式図である。
【００８３】
まず、上記図３（Ａ）に示したように、半導体基板２へのトランジスタ２０の形成後、トランジスタ２０を覆う絶縁膜４（絶縁膜４ａ，４ｂ）が形成され、更に、絶縁膜４を貫通して不純物拡散領域２３（ソース、ドレイン）に達するビア孔５ａが形成される。
【００８４】
ビア孔５ａの形成後、この第２の実施の形態では、図１１（Ａ）に示すように、第１マスク層７１及び第２マスク層７２を積層して形成する。第１マスク層７１としては、例えば、膜厚３００ｎｍ〜４００ｎｍのレジスト膜を形成する。この第１マスク層７１を、ビア孔５ａ内、及び絶縁膜４上に形成し、ビア孔５ａを第１マスク層７１で埋め込む。第１マスク層７１は、ビア孔５ａを埋め込む埋め込み材としての役割を果たす。また、第２マスク層７２としては、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により、膜厚１００ｎｍ〜２００ｎｍのＳｉＯ2膜を形成する。
【００８５】
第１マスク層７１及び第２マスク層７２の形成後は、図１１（Ｂ）に示すように、第２マスク層７２上に、ＴＳＶを形成する位置に開口部９ａを設けたレジストパターン９を形成する。
【００８６】
レジストパターン９の形成後は、それをマスクにしてエッチングを行い、図１１（Ｃ）に示すように、第２マスク層７２、第１マスク層７１、及び絶縁膜４を貫通し、半導体基板２の内部に達するビア孔６ａを形成する。
【００８７】
ビア孔６ａを形成する際は、まず、レジストパターン９をマスクにして第２マスク層７２をエッチングする。第２マスク層７２をＳｉＯ2膜で形成している場合には、第２マスク層７２を、例えば、Ａｒ及びＣ4Ｆ6を用いてエッチングする。
【００８８】
第２マスク層７２のエッチング後は、それに続いて、第１マスク層７１を除去する。第１マスク層７１をレジスト膜で形成している場合には、第１マスク層７１を、例えば、Ｏ2及び窒素（Ｎ2）を用いてアッシングする。
【００８９】
第１マスク層７１の除去後は、絶縁膜４及び半導体基板２を順にエッチングする。絶縁膜４をＳｉＮ膜（絶縁膜４ａ）とＳｉＯ2膜（絶縁膜４ｂ）の２層で形成している場合には、ＳｉＯ2膜を、例えば、Ａｒ及びＣ4Ｆ6を用いてエッチングし、ＳｉＮ膜を、例えば、Ａｒ、ＣＨ2Ｆ2及びＯ2を用いてエッチングする。半導体基板２にＳｉ基板を用いている場合には、半導体基板２を、例えば、ＳＦ6及びＯ2を用いてエッチングする。
【００９０】
図１２は第２の実施の形態に係る絶縁膜形成及びマスク層除去工程の一例の説明図であって、（Ａ）は絶縁膜形成工程の要部断面模式図、（Ｂ）は絶縁膜及び第２マスク層除去工程の要部断面模式図、（Ｃ）は第１マスク層除去工程の要部断面模式図である。
【００９１】
ビア孔６ａの形成後は、図１２（Ａ）に示すように、ビア孔６ａの内面、及び第２マスク層７２の上面に、絶縁膜１０を形成する。絶縁膜１０としては、例えば、膜厚１００ｎｍ〜２００ｎｍのＳｉＮ膜を形成する。
【００９２】
絶縁膜１０の形成後は、図１２（Ｂ）に示すように、第２マスク層７２とその上面に形成された絶縁膜１０の除去を行う。
その際は、まず、絶縁膜１０をエッチング（エッチバック）し、その後、第２マスク層７２をエッチング（エッチバック）する。絶縁膜１０をＳｉＮ膜で形成している場合には、絶縁膜１０を、例えば、Ａｒ、ＣＨ2Ｆ2及びＯ2を用いてエッチングする。第２マスク層７２をＳｉＯ2膜で形成している場合には、第２マスク層７２を、例えば、Ａｒ及びＣ4Ｆ6を用いてエッチングする。ＳｉＮの絶縁膜１０は、ＳｉＯ2の第２マスク層７２に対して選択的にエッチングすることができ、ＳｉＯ2の第２マスク層７２は、レジストの第１マスク層７１に対して選択的にエッチングすることができる。
【００９３】
図１３に第２の実施の形態に係る第２マスク層及び絶縁膜のエッチング後の状態の一例を示す。第２マスク層７２及び絶縁膜１０のエッチング後、例えば、ビア孔６ａ内の絶縁膜１０のエッジ部は丸みを帯びるようになる。また、絶縁膜１０のエッジ部の位置は、絶縁膜４の上面位置よりも若干下側まで後退し得る。
【００９４】
尚、絶縁膜１０のエッチング時には、第２マスク層７２上に形成された絶縁膜１０と共に、ビア孔６ａの底に形成された絶縁膜１０が除去されても構わない。また、ビア孔６ａの底には絶縁膜１０が残っていてもよく、たとえビア孔６ａの底に絶縁膜１０が残っていても、その底の絶縁膜１０は、半導体基板２のバックグラインド時に除去することができる。
【００９５】
絶縁膜１０及び第２マスク層７２のエッチング後は、図１２（Ｃ）に示すように、第１マスク層７１の除去を行う。第１マスク層７１をレジスト膜で形成している場合には、第１マスク層７１を、例えば、アッシングにより除去する。
【００９６】
このようにして、絶縁膜４を貫通して半導体基板２の内部に達し、側壁に絶縁膜１０が形成されたビア孔６ａと、絶縁膜４を貫通してトランジスタ２０に達するビア孔５ａとが、半導体基板２の一方の面側に存在する状態を得る。
【００９７】
図１４は第２の実施の形態に係るビア孔埋め込み工程の一例の説明図であって、（Ａ）はプラグ用材料形成工程の要部断面模式図、（Ｂ）はＴＳＶ用材料形成工程の要部断面模式図である。
【００９８】
上記のようにして第１マスク層７１の除去まで行った後は、図１４（Ａ）に示すように、ビア孔５ａ，６ａ内、及び絶縁膜４の上面に、プラグ用材料として、バリアメタル膜５ｂを介してＷ層５ｃ（第１導電層）を形成する。バリアメタル膜５ｂとしては、例えば、膜厚５ｎｍ〜２０ｎｍのＴｉＮ膜を形成する。Ｗ層５ｃの膜厚は、例えば、１００ｎｍ〜３００ｎｍとする。
【００９９】
バリアメタル膜５ｂ及びＷ層５ｃは、トランジスタ２０に達するビア孔５ａの内面にバリアメタル膜５ｂが形成され、バリアメタル膜５ｂが形成されたそのビア孔５ａ内がＷ層５ｃで埋め込まれるような条件で形成する。このとき、バリアメタル膜５ｂ及びＷ層５ｃは、ビア孔５ａ内及び絶縁膜４上に形成されると共に、半導体基板２の内部に達するビア孔６ａ内に形成された絶縁膜１０上にも形成される。
【０１００】
バリアメタル膜５ｂ及びＷ層５ｃの形成後は、図１４（Ｂ）に示すように、ビア孔６ａ内、及び絶縁膜４の上面に形成されたＷ層５ｃ上に、ＴＳＶ用材料として、バリアメタル膜６ｂを介して導電層６ｃ（第２導電層）を形成する。
【０１０１】
バリアメタル膜６ｂは、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ等を用い、膜厚３０ｎｍ〜１００ｎｍで形成する。導電層６ｃは、例えば、シード層を形成した後、Ｃｕ層又はＣｕを主体とする層を、電解メッキ法により、ビア孔６ａを埋め込むように、形成する。
【０１０２】
このようにして、ビア孔５ａ内をバリアメタル膜５ｂ及びＷ層５ｃにより埋め込み、更に、ビア孔６ａ内を、バリアメタル膜５ｂ、Ｗ層５ｃ、バリアメタル膜６ｂ及び導電層６ｃにより埋め込む。
【０１０３】
図１５は第２の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図であって、（Ａ）はＴＳＶ用材料及びプラグ用材料研磨工程の要部断面模式図、（Ｂ）はキャップ膜材料形成工程の要部断面模式図、（Ｃ）はキャップ膜材料研磨工程の要部断面模式図である。
【０１０４】
導電層６ｃの形成まで行った後は、図１５（Ａ）に示すように、絶縁膜４上の導電層６ｃ及びバリアメタル膜６ｂを研磨により除去し、更に、Ｗ層５ｃ及びバリアメタル膜５ｂを研磨により除去する。この研磨は、ＣＭＰにより行うことができる。この研磨により、ビア孔５ａ内に、バリアメタル膜５ｂを介してＷ層５ｃが形成された導電ビア５が形成されると共に、ビア孔６ａ内に、バリアメタル膜５ｂ、Ｗ層５ｃ、バリアメタル膜６ｂ、導電層６ｃが順に積層された導電ビア６が形成される。即ち、この研磨の段階で、導電ビア５，６が同時にできあがる。
【０１０５】
このように導電ビア５，６を形成する研磨の際には、上記第１の実施の形態で述べたのと同様に、ディッシングを利用する等して、より大体積の導電ビア６側に窪み６ｆを形成する。
【０１０６】
窪み６ｆができるように研磨を行って導電ビア５，６を形成した後は、図１５（Ｂ）に示すように、その窪み６ｆ内、及び絶縁膜４上に、ＣｏＷＰ層といった金属キャップ膜用の金属層１１ａ（キャップ膜材料）を形成する。
【０１０７】
金属層１１ａの形成後は、図１５（Ｃ）に示すように、絶縁膜４の上面に形成された金属層１１ａを研磨により除去する。金属層１１ａの研磨は、ＣＭＰにより行うことができる。この金属層１１ａの研磨後には、導電ビア６の表面に金属層１１ａが残り、それにより、金属キャップ膜１１が形成される。
【０１０８】
以後は、上記第１の実施の形態で述べた図７と同様に、キャップ膜３３ａ及び層間絶縁膜３３ｂの形成、並びに配線３１ａ，３２ａの形成を行って、第１層目の配線層を形成する。第２層目以降の配線層も同様に形成していき、所定層数の配線層を含む多層配線３０を形成する。その後は、図１（Ｃ）〜（Ｅ）に示したように、パッド４１及びカバー膜４２の形成、半導体基板２のバックグラインドによる導電ビア６の露出、及びバンプ６２等の形成を経て、個片化を行い、個々の半導体装置１を完成させればよい。
【０１０９】
尚、上記のようにして形成した導電ビア６をバックグラインドによって露出させる際には、低抵抗のＴＳＶを形成する観点から、導電ビア６内の、Ｃｕ又はＣｕを主体とする導電層６ｃの部分を、半導体基板２の裏面に露出させることが好ましい。即ち、便宜上図１５（Ｃ）に点線で示したような位置まで、バックグラインドを行うことが好ましい。
【０１１０】
以上述べたように、この第２の実施の形態に係る半導体装置１の製造方法では、プラグとなる導電ビア５と同時に、ＴＳＶ用の導電ビア６ができあがるようにし、その後、多層配線３０を形成していく。
【０１１１】
第２の実施の形態に係る製造方法によれば、多層配線３０の形成前に、プラグの導電ビア５と、ＴＳＶ用の導電ビア６とを同時に形成することで、ＴＳＶを有する半導体装置１を、その製造プロセスの複雑化を抑えて製造することが可能になる。更に、多層配線３０の形成前にＴＳＶ用の導電ビア６を形成するため、所望の位置に導電ビアや配線を配置した多層配線３０を、精度良く形成することが可能になる。また、第２の実施の形態に係る製造方法によれば、低抵抗なＴＳＶを、精度良く、効率的に、形成することができる。
【０１１２】
次に、第３の実施の形態について説明する。
ここでは第３の実施の形態として、上記のような半導体装置１を形成する際における、導電ビア５，６の形成工程の更に別の例に関し、図１６及び図１７を参照して説明する。尚、この第３の実施の形態では、上記第２の実施の形態で述べた図１１〜図１５の工程のうち、図１２（Ｃ）の工程までは同じであり、ここでは、図１２（Ｃ）に示した工程以降の一例について説明する。
【０１１３】
図１６は第３の実施の形態に係るビア孔埋め込み工程の一例の説明図である。図１６は、プラグ用兼ＴＳＶ用材料形成工程の要部断面模式図である。
上記の図１２（Ｃ）に示したように、半導体基板２の一方の面側にビア孔５ａ，６ａを形成した後、この第３の実施の形態では、図１６に示すように、ビア孔５ａ，６ａに共に、プラグ用兼ＴＳＶ用材料として、バリアメタル膜８１（バリア膜）及び導電層８２を形成する。
【０１１４】
バリアメタル膜８１としては、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮのうちの１種又は２種以上の積層を、スパッタ法、ＣＶＤ法等により形成する。バリアメタル膜８１の膜厚は、例えば、５ｎｍ〜２０ｎｍとする。バリアメタル膜８１は、導電層８２からの元素拡散を抑制する役割を果たす。バリアメタル膜８１は、トランジスタ２０に達するビア孔５ａの内面が被覆されるような条件で形成する。このとき、バリアメタル膜８１は、ビア孔５ａ内及び絶縁膜４上に形成されると共に、半導体基板２の内部に達するビア孔６ａ内に形成された絶縁膜１０上にも形成される。
【０１１５】
導電層８２としては、例えば、Ｃｕ層又はＣｕを主体とする層を、メッキ法により形成する。メッキ法を用いて導電層８２を形成する場合には、例えば、バリアメタル膜８１上にシード層を形成し、そのシード層を用いて、電解メッキ法により、導電層８２を形成する。
【０１１６】
このようにして、ビア孔５ａ，６ａ内を共に、バリアメタル膜８１及び導電層８２により埋め込む。
図１７は第３の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図であって、（Ａ）はプラグ用兼ＴＳＶ用材料研磨工程の要部断面模式図、（Ｂ）はキャップ膜材料形成工程の要部断面模式図、（Ｃ）はキャップ膜材料研磨工程の要部断面模式図である。
【０１１７】
バリアメタル膜８１及び導電層８２の形成後は、図１７（Ａ）に示すように、絶縁膜４上の導電層８２及びバリアメタル膜８１を研磨により除去する。この研磨は、ＣＭＰにより行うことができる。この研磨により、ビア孔５ａ，６ａ内には、バリアメタル膜８１を介して導電層８２が形成された導電ビア５，６が形成される。即ち、この研磨の段階で、導電ビア５，６が同時にできあがる。また、プラグとなる導電ビア５は、ＴＳＶ用の導電ビア６と同じ材料を用いて、形成される。例えば、導電ビア５，６を、いずれもＣｕ又はＣｕを含む材料により、形成することができる。
【０１１８】
このように導電ビア５，６を形成する研磨の際には、ディッシングを利用する等して、導電ビア６側に窪み６ｆを形成する。窪み６ｆができるように研磨を行って導電ビア５，６を形成した後は、図１７（Ｂ）に示すように、その窪み６ｆ内、及び絶縁膜４上に、ＣｏＷＰ層といった金属キャップ膜用の金属層１１ａ（キャップ膜材料）を形成する。金属層１１ａの形成後は、図１７（Ｃ）に示すように、絶縁膜４上の金属層１１ａを研磨により除去することで、導電ビア６上に金属キャップ膜１１を形成する。
【０１１９】
以後は、上記第１の実施の形態で述べた図７と同様に、キャップ膜３３ａ及び層間絶縁膜３３ｂの形成、並びに配線３１ａ，３２ａの形成を行って、第１層目の配線層を形成する。第２層目以降の配線層も同様に形成していき、所定層数の配線層を含む多層配線３０を形成する。その後は、図１（Ｃ）〜（Ｅ）に示したように、パッド４１及びカバー膜４２の形成、半導体基板２のバックグラインドによる導電ビア６の露出、及びバンプ６２等の形成を経て、個片化を行い、個々の半導体装置１を完成させればよい。
【０１２０】
尚、上記のようにして形成した導電ビア６をバックグラインドによって露出させる際には、低抵抗のＴＳＶを形成する観点から、導電ビア６内の、Ｃｕ又はＣｕを主体とする導電層８２の部分を、半導体基板２の裏面に露出させることが好ましい。即ち、便宜上図１７（Ｃ）に点線で示したような位置まで、バックグラインドを行うことが好ましい。
【０１２１】
以上述べたように、この第３の実施の形態に係る半導体装置１の製造方法は、ビア孔５ａ，６ａ内を共にバリアメタル膜８１及び導電層８２を用いて埋め込み、研磨により導電ビア５，６を同時に形成し、その後、多層配線３０を形成していく。
【０１２２】
第３の実施の形態に係る製造方法では、プラグとなる導電ビア５を、ＴＳＶ用の導電ビア６と同じ材料を用いて形成することが可能になる。例えば、導電ビア５，６を、いずれもＣｕ等の低抵抗材料を用いて形成することで、低抵抗の導電ビア５，６を形成することができ、プラグとなる導電ビア５については、Ｗを用いた場合に比べてその低抵抗化を図ることが可能になる。また、この第３の実施の形態においても、多層配線３０の形成前にＴＳＶ用の導電ビア６を形成するようにしているため、上記第１，第２の実施の形態と同様の効果を得ることができる。
【０１２３】
次に、第４の実施の形態について説明する。
図１８は第４の実施の形態に係る半導体装置製造方法の一例を示す図である。
まず、図１８（Ａ）に示すように、ＳＴＩ等の素子分離領域３を形成したＳｉ基板等の半導体基板２を準備し、素子分離領域３で画定された素子領域に、トランジスタ２０を形成する。
【０１２４】
トランジスタ２０の形成後は、図１８（Ｂ）に示すように、トランジスタ２０を覆う絶縁膜４を形成し、この絶縁膜４を貫通してトランジスタ２０の不純物拡散領域２３に達する導電ビア５（プラグ）を形成する。更に、この絶縁膜４上に絶縁層３３を形成し、その絶縁層３３を貫通してプラグの導電ビア５に達する配線３１ａと、絶縁層３３及び絶縁膜４を貫通して半導体基板２の内部に達する導電ビア６とを形成する。尚、絶縁層３３及び配線３１ａは、多層配線３０の一部となる。
【０１２５】
配線３１ａ及び導電ビア６の形成後は、図１８（Ｃ）に示すように、配線３１ａ及び導電ビア６に電気的に接続される導電部３０ａ、及び絶縁層３０ｂを含む、多層配線３０を形成する。多層配線３０の上には、パッド４１及びカバー膜４２を形成する。ここではパッド４１として、半導体基板２の内部に達する導電ビア６に電気的に接続されたものを例示している。
【０１２６】
多層配線３０の形成後は、図１８（Ｄ）に示すように、多層配線３０の形成面側に、接着剤５１を用いてサポート基板５２を貼り付ける。そして、半導体基板２の裏面（サポート基板５２を貼り付けた側と反対側の面）をバックグラインドし、半導体基板２に形成した導電ビア６を露出させ、ＴＳＶを得る。
【０１２７】
バックグラインド後は、図１８（Ｅ）に示すように、半導体基板２の裏面への絶縁膜６１の形成、当該裏面に露出させた導電ビア６上への密着導電層６３及びバンプ６２の形成、並びに、半導体基板２の表面側に設けた接着剤５１及びサポート基板５２の除去を行う。その後、例えば、図１８（Ｅ）の点線の位置でダイシングが行われて、個々の半導体装置１ａに個片化される。
【０１２８】
続いて、上記のような半導体装置１ａを形成する際における、配線３１ａ及び導電ビア６の形成工程、及びそれ以降の工程に関し、図１９〜図２５を参照して、より詳細に説明する。尚、この第４の実施の形態では、上記第１の実施の形態で述べた図３〜図７の工程のうち、図３（Ｃ）の工程までは同じとすることができ、ここでは、図３（Ｃ）に示した工程以降の一例について説明する。
【０１２９】
図１９は第４の実施の形態に係る配線溝形成工程の一例の説明図であって、（Ａ）はプラグ形成後の要部断面模式図、（Ｂ）はキャップ膜及び層間絶縁膜形成工程の要部断面模式図、（Ｃ）は配線溝形成工程の要部断面模式図である。
【０１３０】
この第４の実施の形態では、まず、図１９（Ａ）に示すように、上記第１の実施の形態と同様、プラグとなる導電ビア５が形成される（図３（Ｃ））。導電ビア５を形成した後、上記絶縁層３３として、図１９（Ｂ）に示すように、絶縁性のキャップ膜３３ａ、及びその上に層間絶縁膜３３ｂを形成する。キャップ膜３３ａとしては、例えば、膜厚３０ｎｍ〜１００ｎｍのＳｉＣ膜を形成し、層間絶縁膜３３ｂとしては、例えば、膜厚１００ｎｍ〜４００ｎｍのＳｉＯ2膜等を形成する。
【０１３１】
キャップ膜３３ａ及び層間絶縁膜３３ｂの形成後は、図１９（Ｃ）に示すように、配線溝３１ｄを形成する。配線溝３１ｄは、フォトリソグラフィとエッチングにより形成することができる。即ち、まず、層間絶縁膜３３ｂ上に、配線溝３１ｄの形成位置に開口部を設けたレジストパターンを形成し、それをマスクにして層間絶縁膜３３ｂ及びキャップ膜３３ａのエッチングを行うことで、配線溝３１ｄを形成する。
【０１３２】
図２０は第４の実施の形態に係るビア孔形成工程の一例の説明図であって、（Ａ）はマスク層形成工程の要部断面模式図、（Ｂ）はレジストパターン形成工程の要部断面模式図、（Ｃ）はビア孔形成工程の要部断面模式図である。
【０１３３】
配線溝３１ｄの形成後は、図２０（Ａ）に示すように、第１マスク層７１及び第２マスク層７２を積層して形成する。第１マスク層７１としては、例えば、膜厚３００ｎｍ〜４００ｎｍのレジスト膜を形成する。この第１マスク層７１を、配線溝３１ｄ内、及び層間絶縁膜３３ｂ上に形成し、配線溝３１ｄを第１マスク層７１で埋め込む。第１マスク層７１は、配線溝３１ｄを埋め込む埋め込み材としての役割を果たす。また、第２マスク層７２としては、例えば、ＴＥＯＳを用いたＣＶＤ法により、膜厚１００ｎｍ〜２００ｎｍのＳｉＯ2膜を形成する。
【０１３４】
第１マスク層７１及び第２マスク層７２の形成後は、図２０（Ｂ）に示すように、第２マスク層７２上に、ＴＳＶを形成する位置に開口部９ａを設けたレジストパターン９を形成する。
【０１３５】
レジストパターン９の形成後は、それをマスクにしてエッチングを行い、図２０（Ｃ）に示すように、第２マスク層７２、第１マスク層７１、層間絶縁膜３３ｂ、キャップ膜３３ａ及び絶縁膜４を貫通し、半導体基板２の内部に達するビア孔６ａを形成する。ビア孔６ａを形成する際は、例えば、第２マスク層７２、第１マスク層７１、層間絶縁膜３３ｂ、キャップ膜３３ａ、絶縁膜４及び半導体基板２を、順次、選択的にエッチングしていくことができる。
【０１３６】
図２１は第４の実施の形態に係る絶縁膜形成及びマスク層除去工程の一例の説明図であって、（Ａ）は絶縁膜形成工程の要部断面模式図、（Ｂ）は絶縁膜及び第２マスク層除去工程の要部断面模式図、（Ｃ）は第１マスク層除去工程の要部断面模式図である。
【０１３７】
ビア孔６ａの形成後は、図２１（Ａ）に示すように、ビア孔６ａの内面、及び第２マスク層７２の上面に、絶縁膜１０を形成する。絶縁膜１０としては、例えば、膜厚１００ｎｍ〜２００ｎｍのＳｉＮ膜を形成する。
【０１３８】
絶縁膜１０の形成後は、図２１（Ｂ）に示すように、第２マスク層７２とその上面に形成された絶縁膜１０の除去を行う。その際は、図１２（Ｂ）及び図１３について述べたのと同様に、まず絶縁膜１０をエッチング（エッチバック）し、その後、第２マスク層７２をエッチング（エッチバック）する。絶縁膜１０及び第２マスク層７２は、例えば、順次、選択的にエッチングしていくことができる。
【０１３９】
絶縁膜１０及び第２マスク層７２のエッチング後は、図２１（Ｃ）に示すように、第１マスク層７１の除去を行う。例えば、レジスト膜で形成した第１マスク層７１は、アッシングにより除去することができる。
【０１４０】
このようにして、配線溝３１ｄとビア孔６ａとが、半導体基板２の一方の面側に存在する状態を得る。
図２２は第４の実施の形態に係るビア孔埋め込み工程の一例の説明図である。図２２は、配線用兼ＴＳＶ用材料形成工程の要部断面模式図である。
【０１４１】
上記のように半導体基板２の一方の面側に配線溝３１ｄとビア孔６ａを形成した後は、図２２に示すように、配線溝３１ｄとビア孔６ａに共に、配線用兼ＴＳＶ用材料として、バリアメタル膜８１及び導電層８２を形成する。
【０１４２】
バリアメタル膜８１としては、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮのうちの１種又は２種以上の積層を、配線溝３１ｄの内面が被覆されるように、膜厚５ｎｍ〜２０ｎｍで形成する。このとき、バリアメタル膜８１は、配線溝３１ｄ内及び層間絶縁膜３３ｂ上に形成されると共に、半導体基板２の内部に達するビア孔６ａ内に形成された絶縁膜１０上にも形成される。
【０１４３】
導電層８２としては、例えば、Ｃｕ層又はＣｕを主体とする層を、メッキ法により形成する。メッキ法を用いて導電層８２を形成する場合には、例えば、バリアメタル膜８１上にシード層を形成し、そのシード層を用いて、電解メッキ法により、導電層８２を形成する。
【０１４４】
このようにして、配線溝３１ｄ及びビア孔６ａ内を共に、バリアメタル膜８１及び導電層８２により埋め込む。
図２３は第４の実施の形態に係る研磨及びキャップ膜形成工程の一例の説明図であって、（Ａ）は配線用兼ＴＳＶ用材料研磨工程の要部断面模式図、（Ｂ）はキャップ膜材料形成工程の要部断面模式図、（Ｃ）はキャップ膜材料研磨工程の要部断面模式図である。
【０１４５】
バリアメタル膜８１及び導電層８２の形成後は、層間絶縁膜３３ｂ上の導電層８２及びバリアメタル膜８１を研磨により除去する。この研磨は、ＣＭＰにより行うことができる。この研磨により、図２３（Ａ）に示すように、配線溝３１ｄには、バリアメタル膜８１（３１ｂ）を介して導電層８２（３１ｃ）が埋め込まれた、配線３１ａが形成される。同時にビア孔６ａ内には、バリアメタル膜８１を介して導電層８２が埋め込まれた、導電ビア６が形成される。このように、配線３１ａ及びＴＳＶ用の導電ビア６は、同じ材料を用いて同時に形成され、例えば、いずれもＣｕ又はＣｕを含む材料により形成することができる。
【０１４６】
配線３１ａ及び導電ビア６を形成する研磨の際には、ディッシングを利用する等して、導電ビア６側に窪み６ｆを形成する。窪み６ｆができるように研磨を行って導電ビア６を形成した後は、図２３（Ｂ）に示すように、その窪み６ｆ内、及び層間絶縁膜３３ｂ上に、ＣｏＷＰ層といった金属キャップ膜用の金属層１１ａ（キャップ膜材料）を形成する。
【０１４７】
金属層１１ａの形成後は、図２３（Ｃ）に示すように、層間絶縁膜３３ｂ上の金属層１１ａを研磨により除去することで、導電ビア６上に金属キャップ膜１１を形成する。
尚、導電ビア６上と同様に、バリアメタル膜８１及び導電層８２の研磨時に配線３１ａ上にも窪みを形成し、金属層１１ａ形成後の研磨により、配線３１ａ上に金属キャップ膜１１を形成するようにしてもよい。
【０１４８】
第４の実施の形態では、これまでの工程により、半導体基板２の内部まで達する導電ビア６と、多層配線３０の第１層目の配線層となるキャップ膜３３ａ、層間絶縁膜３３ｂ及び配線３１ａとが形成される。
【０１４９】
以後は、多層配線３０の第２層目以降の配線層を形成していく。
図２４は第４の実施の形態に係る配線層形成工程の一例の説明図であって、（Ａ）はキャップ膜及び層間絶縁膜形成工程の要部断面模式図、（Ｂ）は導電ビア形成工程の要部断面模式図である。
【０１５０】
上記のようにして金属キャップ膜１１の形成まで行った後、まず、図２４（Ａ）に示すように、絶縁性のキャップ膜３４ａ、及びその上に層間絶縁膜３４ｂを形成する。
キャップ膜３４ａ及び層間絶縁膜３４ｂの形成後は、図２４（Ｂ）に示すような複数の導電ビア３５ａを形成する。各導電ビア３５ａは、バリアメタル膜３５ｂ（バリア膜）と、バリアメタル膜３５ｂを介して形成された導電層３５ｃを含む。バリアメタル膜３５ｂは、導電層３５ｃからの元素拡散を抑制する役割を果たす。複数の導電ビア３５ａには、例えば、キャップ膜３４ａ及び層間絶縁膜３４ｂを貫通し、配線３１ａに達するように形成されたものと、導電ビア６に達するように形成されたものとが含まれる。
【０１５１】
導電ビア３５ａは、シングルダマシンプロセスにより一括で形成することができる。即ち、まず、キャップ膜３４ａ及び層間絶縁膜３４ｂを貫通するビア孔３５ｄを、所定の位置に、フォトリソグラフィとエッチングにより形成する。そして、ビア孔３５ｄ内、及び層間絶縁膜３４ｂ上に、バリアメタル膜３５ｂ及び導電層３５ｃを形成し、層間絶縁膜３４ｂ上のバリアメタル膜３５ｂ及び導電層３５ｃをＣＭＰにより除去する。これにより、ビア孔３５ｄ内に、バリアメタル膜３５ｂを介して導電層３５ｃが形成された導電ビア３５ａが形成される。
【０１５２】
尚、ここではシングルダマシンプロセスにより、第１層目の導電ビア３５ａを形成する場合を例示したが、デュアルダマシンプロセスにより、図２５に示すように、導電ビア３５ａと共に配線３５ｅを形成してもよい。
【０１５３】
このようにして多層配線３０における第２層目の配線層が形成される。第３層目以降の配線層もこれと同様にして形成していき、所定層数の配線層を含む多層配線３０を形成する。その後は、図１８（Ｃ）〜（Ｅ）に示したように、パッド４１及びカバー膜４２の形成、半導体基板２のバックグラインドによる導電ビア６の露出、及びバンプ６２等の形成を経て、個片化を行い、個々の半導体装置１ａを完成させればよい。
【０１５４】
尚、上記のようにして形成した導電ビア６をバックグラインドによって露出させる際には、低抵抗のＴＳＶを形成する観点から、導電ビア６内の、Ｃｕ又はＣｕを主体とする導電層８２の部分を、半導体基板２の裏面に露出させることが好ましい。即ち、便宜上図２４（Ｃ）に点線で示したような位置まで、バックグラインドを行うことが好ましい。
【０１５５】
以上述べたように、この第４の実施の形態に係る半導体装置１ａの製造方法は、配線溝３１ｄとビア孔６ａ内を共にバリアメタル膜８１及び導電層８２を用いて埋め込み、研磨により、第１層目の配線３１ａと、ＴＳＶ用の導電ビア６とを同時に形成する。そして、その後、多層配線３０の第２層目以降の配線層を形成していく。
【０１５６】
第４の実施の形態に係る製造方法では、第１層目の配線３１ａと、ＴＳＶ用の導電ビア６とを同じ材料を用いて形成することが可能になる。例えば、配線３１ａと導電ビア６とを、いずれもＣｕ等の低抵抗材料を用いて形成することで、双方の低抵抗化を図ることが可能になる。
【０１５７】
また、この第４の実施の形態においては、ＴＳＶ用の導電ビア６を、多層配線３０の第１層目の配線３１ａと同時に形成し、その後、第２層目以降の配線層を形成する。そのため、多層配線の形成後に導電ビアを形成する場合等に比べ、ＴＳＶを有する半導体装置１を、その製造プロセスの複雑化を抑えて製造することが可能である。更に、第１層目の配線層形成までに導電ビア６の形成が終了しているため、第２層目以降の配線層を精度良く、また、平坦性良く形成することが可能であり、その結果、所望の位置に導電ビアや配線を配置した多層配線３０を得ることができる。
【０１５８】
尚、以上の説明では、トランジスタ２０としてＭＯＳトランジスタを例示したが、ＭＯＳトランジスタは、ｐチャネル型でもよく、ｎチャネル型でもよい。勿論、次の図２６に例示するように、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）２０ａと、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）２０ｂの双方を同一の半導体基板２上に形成していても構わない。図２６には、上記第１の実施の形態で述べた方法を用いた場合に得られる構造の一例を示している。図２６に示すような構造は、ｐＭＯＳ２０ａ及びｎＭＯＳ２０ｂを形成した半導体基板２を用い、上記第１の実施の形態で述べた図３〜図７の例に従って、導電ビア５，６、金属キャップ膜１１、配線３１ａ，３２ａを形成することで、得ることができる。上記第２〜第４の実施の形態で述べた方法を用いる場合についても、ｐＭＯＳ２０ａ及びｎＭＯＳ２０ｂを形成した半導体基板２を用い、同様に導電ビア５，６等の形成を行っていくことができる。
【０１５９】
また、以上の説明では、半導体装置１，１ａに多層配線３０を形成する場合を例示したが、多層配線３０の層数は上記の例に限定されるものではなく、また、多層に限らず単層の配線層としてもよい。
【０１６０】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０１６１】
１，１ａ，１００  半導体装置
２，２Ａ，２Ｂ，２Ｃ  半導体基板
３  素子分離領域
４，４ａ，４ｂ，４Ａ，４Ｂ，４Ｃ，１０，６１  絶縁膜
５，５Ａ，５Ｂ，５Ｃ，６，６Ａ，６Ｂ，６Ｃ，３５ａ  導電ビア
５ａ，６ａ，６Ａａ，６Ｂａ，３５ｄ  ビア孔
５ｂ，６ｂ，３１ｂ，３２ｂ，３５ｂ，８１  バリアメタル膜
５ｃ  Ｗ層
６ｃ，３１ｃ，３２ｃ，３５ｃ，８２  導電層
６ｄ，７ａ  上面
６ｆ  窪み
６Ａｂ  再配線
７，７１  第１マスク層
７ｂ  下面
８，７２  第２マスク層
９  レジストパターン
９ａ，６１Ｂａ  開口部
１１  金属キャップ膜
１１ａ  金属層
２０，２０Ａ，２０Ｂ，２０Ｃ  トランジスタ
２０ａ  ｐＭＯＳ
２０ｂ  ｎＭＯＳ
２１  ゲート絶縁膜
２２  ゲート電極
２３  不純物拡散領域
２４  ウェル領域
３０，３０Ａ，３０Ｂ，３０Ｃ  多層配線
３０ａ，３０Ａａ，３０Ｂａ，３０Ｃａ  導電部
３０ｂ，３０Ａｂ，３０Ｂｂ，３０Ｃｂ，３３  絶縁層
３１ａ，３２ａ，３４Ｂ，３５ｅ  配線
３１ｄ，３２ｄ  配線溝
３３ａ，３４ａ  キャップ膜
３３ｂ，３４ｂ  層間絶縁膜
４１，４１Ａ，４１Ｂ，４１Ｃ  パッド
４２，４２Ａ，４２Ｂ，４２Ｃ  カバー膜
５１，５１Ａ，５１Ｂ，５１Ｃ  接着剤
５２，５２Ａ，５２Ｂ，５２Ｃ  サポート基板
６１Ｂ  保護膜
６２  バンプ
６３  密着導電層
【図１】
2012090292.tif 000003
【図２】
2012090292.tif 000004
【図３】
2012090292.tif 000005
【図４】
2012090292.tif 000006
【図５】
2012090292.tif 000007
【図６】
2012090292.tif 000008
【図７】
2012090292.tif 000009
【図８】
2012090292.tif 000010
【図９】
2012090292.tif 000011
【図１０】
2012090292.tif 000012
【図１１】
2012090292.tif 000013
【図１２】
2012090292.tif 000014
【図１３】
2012090292.tif 000015
【図１４】
2012090292.tif 000016
【図１５】
2012090292.tif 000017
【図１６】
2012090292.tif 000018
【図１７】
2012090292.tif 000019
【図１８】
2012090292.tif 000020
【図１９】
2012090292.tif 000021
【図２０】
2012090292.tif 000022
【図２１】
2012090292.tif 000023
【図２２】
2012090292.tif 000024
【図２３】
2012090292.tif 000025
【図２４】
2012090292.tif 000026
【図２５】
2012090292.tif 000027
【図２６】
2012090292.tif 000028
【手続補正書】
【提出日】平成25年6月14日(2013.6.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置製造方法の一例を示す図である。
はじめに、図１（Ａ）に示すように、シリコン（Ｓｉ）基板等の半導体基板２を準備し、その半導体基板２の所定位置に、素子分離領域３を形成する。ここでは素子分離領域３として、ＳＴＩ（Shallow Trench Isolation）法により形成されたものを例示している。次いで、素子分離領域３で画定された素子領域に、トランジスタ２０を形成する。素子領域には、所定導電型のウェル領域２４が形成される。トランジスタ２０は、このウェル領域２４に形成される。ここではトランジスタ２０として、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、その両側の半導体基板２内に形成された所定導電型の不純物拡散領域２３を有する、ＭＯＳトランジスタを例示している。ゲート電極２２両側の不純物拡散領域２３は、トランジスタ２０においてソース及びドレインとして機能する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
以後の半導体基板２Ａの裏面へのバンプ等の形成、及び個片化は、上記図１（Ｅ）と同様に行われる。
この図８に示す方法の場合、導電ビア６Ａを形成するためには、図８（Ａ）に示したように多層配線３０Ａを形成した後、続く図８（Ｂ）に示した段階でビア孔６Ａａを形成する。ビア孔６Ａａを形成する際には、多層配線３０Ａに含まれる全配線層（絶縁層３０Ａｂ）及び絶縁膜４Ａを貫通し、更に半導体基板２Ａの内部に達するように、ビア孔６Ａａをエッチングにより形成する。しかし、絶縁層３０Ａｂには、キャップ膜、層間絶縁膜といった材質の異なる膜が含まれ、ビア孔６Ａａの形成時には、そのような材質の異なる膜を含む絶縁層３０Ａｂをエッチングしていく必要がある。そのため、材質の異なる各膜のエッチングを、エッチング条件を変えて、上層から順に実施していく場合には、エッチングプロセスが複雑になってしまう。また、全層を一括でエッチングしようとすると、ビア孔６Ａａの側壁に凹凸ができる等、ビア孔６Ａａを精度良く形成することができないことが起こり得る。尚、ビア孔６Ａａの側壁に凹凸ができてしまうと、例えば、ビア孔６Ａａの側壁に設けるバリアメタル膜が、側壁全面を覆うように均一に形成されずに、導電ビア６Ａと半導体基板２Ａとの間でリーク電流を発生させてしまう可能性がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
以後の半導体基板２Ｂの裏面へのバンプ等の形成、及び個片化は、上記図１（Ｅ）と同様に行われる。
この図９に示す方法の場合、ビア孔６Ｂａを形成するために、半導体基板２Ｂのバックグラインドを行った面に、開口部６１Ｂａを設けた保護膜６１Ｂが形成される。しかし、バックグラインドを行った面、或いは保護膜６１Ｂに、位置合わせマーク等を別途設けないと、精度良く開口部６１Ｂａを設けることが難しく、従って、所定の位置に精度良くビア孔６Ｂａを形成することが難しい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
図１０は半導体装置製造方法の別例を示す図である。
ここでは、図１０（Ａ）に示すような、予め導電ビア６Ｃが形成された半導体基板２Ｃが用いられる。この導電ビア６Ｃには、不純物をドープしたポリシリコン（ドープドポリシリコン）が用いられる。導電ビア６Ｃに金属材料を用いると、その形成時に、半導体基板２Ｃに金属が付着して残ったり、内部に拡散したりして、その後に形成するトランジスタ２０Ｃの性能劣化、或いは多層配線３０Ｃにおける短絡等を引き起こす可能性があるためである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
尚、ここではシングルダマシンプロセスにより、第２層目の導電ビア３５ａを形成する場合を例示したが、デュアルダマシンプロセスにより、図２５に示すように、導電ビア３５ａと共に配線３５ｅを形成してもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
また、この第４の実施の形態においては、ＴＳＶ用の導電ビア６を、多層配線３０の第１層目の配線３１ａと同時に形成し、その後、第２層目以降の配線層を形成する。そのため、多層配線の形成後に導電ビアを形成する場合等に比べ、ＴＳＶを有する半導体装置１ａを、その製造プロセスの複雑化を抑えて製造することが可能である。更に、第１層目の配線層形成までに導電ビア６の形成が終了しているため、第２層目以降の配線層を精度良く、また、平坦性良く形成することが可能であり、その結果、所望の位置に導電ビアや配線を配置した多層配線３０を得ることができる。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、
前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第２絶縁膜を形成する工程と、
前記第１絶縁膜上及び前記開口部内に、導電層を形成する工程と、
前記第１絶縁膜上の前記導電層を研磨により除去し、前記開口部内に第２導電ビアを形成する工程と、
前記第１絶縁膜上及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電ビアを形成する工程後、前記開口部を形成する工程前に、前記第１絶縁膜及び前記第１導電ビアを覆う第４絶縁膜を形成する工程を含み、
前記開口部を形成する工程では、前記第１絶縁膜及び前記第４絶縁膜を貫通し、前記半導体基板内に達する前記開口部を形成し、
前記第２導電ビアを形成する工程では、前記第４絶縁膜をストッパにして前記導電層を研磨により除去し、当該研磨後に前記第４絶縁膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達するビア孔を形成する工程と、
前記ビア孔内に、埋め込み材を形成する工程と、
前記第１絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を形成した後、前記埋め込み材を除去する工程と、
前記第１絶縁膜上、前記開口部内及び前記ビア孔内に、導電層を形成する工程と、
前記第１絶縁膜上の前記導電層を研磨により除去し、前記ビア孔内に第１導電ビアを形成すると共に、前記開口部内に第２導電ビアを形成する工程と、
前記第１絶縁膜、前記第１導電ビア及び前記第２導電ビア上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜中に、前記第１導電ビアに達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記導電層は、第１導電層及び第２導電層を含み、
前記導電層を形成する工程は、
前記第１絶縁膜上、前記開口部の側壁に形成された前記第２絶縁膜上、及び前記ビア孔内に、前記第１導電層を形成して、前記ビア孔を前記第１導電層で埋め込む工程と、
前記第１導電層上及び前記開口部内に、前記第２導電層を形成して、前記開口部を前記第２導電層で埋め込む工程と、
を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜を形成する工程では、前記開口部の側壁、前記第１絶縁膜及び前記埋め込み材上に、前記第２絶縁膜を形成し、
前記埋め込み材を除去する工程前に、前記第１絶縁膜及び前記埋め込み材上の前記第２絶縁膜を選択的に除去する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
半導体基板に、ソース及びドレインを有するトランジスタを形成する工程と、
前記トランジスタを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜中に、前記ソース又は前記ドレインに達する第１導電ビアを形成する工程と、
前記第１絶縁膜及び前記第１導電ビア上に、第２絶縁膜を形成する工程と、
前記第２絶縁膜に、前記第１導電ビアに達する配線溝を形成する工程と、
前記配線溝内に、埋め込み材を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜を貫通し、前記半導体基板内に達する開口部を形成する工程と、
前記開口部の側壁に、第３絶縁膜を形成する工程と、
前記第３絶縁膜を形成した後、前記埋め込み材を除去する工程と、
前記第２絶縁膜上、前記配線溝内及び前記開口部内に、導電層を形成する工程と、
前記第２絶縁膜上の前記導電層を研磨により除去し、前記配線溝内に配線を形成すると共に、前記開口部内に第２導電ビアを形成する工程と、
前記第２絶縁膜上、前記配線上及び前記第２導電ビア上に、第４絶縁膜を形成する工程と、
前記第４絶縁膜中に、前記配線に達する第３導電ビア、及び前記第２導電ビアに達する第４導電ビアを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第３絶縁膜を形成する工程では、前記開口部の側壁、前記第２絶縁膜及び前記埋め込み材上に前記第３絶縁膜を形成し、
前記埋め込み材を除去する工程前に、前記第２絶縁膜及び前記埋め込み材上の前記第３絶縁膜を選択的に除去する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２導電ビアの形成後に、前記第２導電ビア上に金属キャップ膜を形成する工程を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２導電ビアを形成する際には、前記開口部内に形成される前記第２導電ビアの上面が、前記開口部上端から窪んだ形状になるように、前記導電層を研磨により除去し、
前記金属キャップ膜を形成する工程では、前記開口部上端から窪んだ前記第２導電ビア上に、前記金属キャップ膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板を、前記トランジスタの形成面側と反対の面側から研磨し、前記反対の面側に前記第２導電ビアを露出させる工程を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【国際調査報告】
2012090292.tif 000029
2012090292.tif 000030
2012090292.tif 000031
2012090292.tif 000032