(57)【要約】  本発明にかかるＤＣＤＣコンバータ（１）は、パルス信号（ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎ）を生成する電源制御回路（１１）と、パルス信号（ＰＷＭ＿Ｐ）に基づきオンオフが制御される出力トランジスタ（ＭＰ１）と、制御信号（Ｓ２）に基づきオンオフが制御される整流トランジスタ（ＭＮ１）と、出力トランジスタ（ＭＰ１）及び整流トランジスタ（ＭＮ１）間のノード（ＬＸ）と外部出力端子（ＶＯＵＴ）との間に設けられたコイル（Ｌ１）と、ノード（ＬＸ）の電圧と基準電圧（ＧＮＤ）とを比較するコンパレータ（１２）と、コンパレータ（１２）の比較結果（ＣＯＭＰ＿ＯＵＴ）に基づき制御信号（Ｓ１）を生成する第１制御回路と、逆流検出タイミングと基準タイミングとに基づき制御信号（Ｓ２）を生成する第２制御回路と、を備える。
2012144163.tif 000002
【特許請求の範囲】
【請求項１】
所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、
前記接続点の電圧と第２基準電圧とを比較して比較結果を出力する比較回路と、
前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力する第１制御回路と、
前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを前記第２制御信号として出力する第２制御回路と、を備えたＤＣＤＣコンバータ。
【請求項２】
前記外部出力端子と前記インダクタとの間の接続点と基準電圧端子との間にキャパシタをさらに備えた請求項１に記載のＤＣＤＣコンバータ。
【請求項３】
前記第１制御回路は、
前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された場合、前記第１停止信号を前記第１制御信号として出力することを特徴とする請求項１又は２に記載のＤＣＤＣコンバータ。
【請求項４】
前記第１制御回路は、
前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第２パルス信号を前記第１制御信号として出力することを特徴とする請求項１〜３の何れか一項に記載のＤＣＤＣコンバータ。
【請求項５】
前記第１制御回路は、
前記比較結果及び前記第２パルス信号に基づいて第１マスク信号を生成する第１フリップフロップと、
前記第２パルス信号及び前記第１マスク信号の論理積を前記第１制御信号として出力する第１論理積回路と、を備えた請求項１〜４のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項６】
前記第１フリップフロップは、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の前記第１マスク信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記第１マスク信号を初期化することを特徴とする請求項５に記載のＤＣＤＣコンバータ。
【請求項７】
前記第２制御回路は、
前記検出タイミングが前記基準タイミングより遅い場合、前記第１制御信号を前記第２制御信号として出力することを特徴とする請求項１〜６のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項８】
前記第２制御回路は、
前記検出タイミングが前記基準タイミングと同じ又はそれより早い場合、前記第２停止信号を前記第２制御信号として出力することを特徴とする請求項１〜７の何れか一項に記載のＤＣＤＣコンバータ。
【請求項９】
前記第２制御回路は、
前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第１制御信号を前記第２制御信号として出力することを特徴とする請求項１〜８のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１０】
前記第２制御回路は、
前記検出タイミングと前記基準タイミングとに基づき第２マスク信号を生成する低負荷制御回路と、
前記第１制御信号及び前記第２マスク信号の論理積を前記第２制御信号として出力する第２論理積回路と、を備えた請求項１〜９のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１１】
前記低負荷制御回路は、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
前記中間信号に所定の遅延が付加された遅延信号を前記中間信号に同期して取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項１０に記載のＤＣＤＣコンバータ。
【請求項１２】
前記低負荷制御回路は、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
前記第２パルス信号に応じた周期の第３パルス信号を生成するパルス生成回路と、
前記第３パルス信号に同期して前記中間信号を取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項１０に記載のＤＣＤＣコンバータ。
【請求項１３】
前記基準タイミングは、前記第２パルス信号の論理値変化のタイミングに基づいて決定されることを特徴とする請求項１〜１２のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１４】
前記第１基準電圧と前記第２基準電圧とは同一の電圧レベルであることを特徴とする請求項１〜１３のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１５】
前記第１基準電圧と前記第２基準電圧とは異なる電圧レベルであることを特徴とする請求項１〜１３のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１６】
所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、を備えたＤＣＤＣコンバータの制御方法であって、
前記接続点の電圧と第２基準電圧とを比較して比較結果を出力し、
前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力し、
前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを前記第２制御信号として出力するＤＣＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣＤＣコンバータ及びその制御方法に関し、特に消費電流の低減に適したＤＣＤＣコンバータ及びその制御方法に関する。
【背景技術】
【０００２】
例えば、デジタルカメラセットでは、モータ、メモリ、スピーカ及びバックライト等を駆動するために様々な電圧レベルの電源電圧が必要である。この要求を満足するために、一般的に、一つの入力電圧に基づいて様々な電圧レベルの出力電圧を生成可能なＤＣＤＣコンバータが用いられている。【０００３】
さらに近年では、デジタルカメラを低消費電力化して長時間動作可能にすることが求められている。そのため、かつて考慮されていなかったＤＣＤＣコンバータ１の低負荷時における消費電流も低減することが必要になってきている。つまり、ＤＣＤＣコンバータ１の低負荷時における電力効率を高めることが必要になってきている。【０００４】
関連する技術が特許文献１に開示されている。図１３は、特許文献１に開示されたスイッチング電源装置２００の全体構成を示す図である。Ｎｃｈドライバ２１６は、駆動信号ＤＲＶ＿Ｎを出力して同期整流トランジスタＭＮ２０１を駆動する回路である。Ｎｃｈドライバ２１６は、ノードＬＸ１の電圧Ｖ＿ＬＸ１を取り込み、インダクタＬ２０１と同期整流トランジスタＭＮ２０１を流れる電流の方向を検出する電流方向検出部をさらに備えている。【０００５】
図１４にＮｃｈドライバ２１６の内部回路を示す。このＮｃｈドライバ２１６は、電流方向検出部２１６１とドライバ信号生成部２１６２とを有する。電流方向検出部２１６１は、固定電圧ＶＲＥＧが供給されるＩ／Ｖ変換回路２１６３と、バイアス電圧Ｖｇ１を生成するゲートバイアス回路２１６４と、ノードＬＸ１とＩ／Ｖ変換回路２１６３との間に設けられゲートにバイアス電圧Ｖｇ１が印加されたＮＭＯＳトランジスタＭＮ２０２と、基準電圧Ｖｒｅｆ１とトランジスタＭＮ２０２のドレイン電圧Ｖ１１とを比較する比較器２１６５と、を有する。【０００６】
このスイッチング電源装置２００では、Ｐｃｈドライバ２１５によってメイントランジスタＭＰ２０１がオンした（同期整流トランジスタＭＮ２０１がオフした）とき、電源装置２１１からメイントランジスタＭＰ２０１及びインダクタＬ２０１を介してキャパシタＣ２０１に電流が流れ、当該キャパシタＣ２０１が充電される。また、Ｎｃｈドライバ２１６によって同期整流トランジスタＭＮ２０１がオンした（メイントランジスタＭＰ２０１がオフした）ときは、インダクタＬ２０１に蓄積されたエネルギーにより、同期整流トランジスタＭＮ２０１及びインダクタＬ２０１を介してキャパシタＣ２０１に電流が流れ、当該キャパシタＣ２０１が充電される。後者の場合において、Ｎｃｈドライバ２１６は、ノードＬＸ１の電圧Ｖ＿ＬＸ１の変化を検出して電流の方向が逆転していると判断すると、同期整流トランジスタＭＮ２０１をオフに制御する。【０００７】
図１５にこのＮｃｈドライバ２１６の動作波形を示す。図１３の電源制御回路２１４から出力される制御信号ＰＲＤＲＶ＿Ｎが"Ｌ"→"Ｈ"に変化（制御信号ＰＲＤＲＶ＿Ｐが"Ｌ"→"Ｈ"に変化してメイントランジスタＭＰ２０１がオフ）すると、ドライバ信号生成部２１６２によって駆動信号ＤＲＶ＿Ｎが"Ｌ"→"Ｈ"に変化する。それにより、同期整流トランジスタＭＮ２０１がオフ→オンに変化する。それにより、同期整流トランジスタＭＮ２０１からインダクタＬ２０１を介してキャパシタＣ２０１に向けて電流が流れる。そのため、ノードＬＸ１の電圧Ｖ＿ＬＸ１は接地電圧ＧＮＤよりも低い負の電圧となる。【０００８】
この後、時間経過により、インダクタＬ２０１の電流は減少してゆき、ノードＬＸ１の電位も上昇していく。インダクタＬ２０１の電流がゼロになると、ノードＬＸ１の電圧Ｖ＿ＬＸ１もゼロとなり、この後はインダクタＬ２０１から同期整流トランジスタＭＮ２０１の方向に逆電流が流れ始める。【０００９】
そこで、基準電圧Ｖｒｅｆ１をこのときのトランジスタＭＮ２０２のドレイン電圧Ｖ１１になるように予め設定しておく。そうすると、比較器２１６５の出力が反転して"Ｈ"→"Ｌ"となり、それに応じて、駆動信号ＤＲＶ＿Ｎが"Ｈ"→"Ｌ"に変化して、同期整流トランジスタＭＮ２０１がオフする。このように、ノードＬＸ１の電圧Ｖ＿ＬＸ１がゼロになると、直ちにインダクタＬ２０１から同期整流トランジスタＭＮ２０１に向けて流れる逆電流が阻止される。【００１０】
そのほか、特許文献２には、一対の同期整流用スイッチング素子を備えたスイッチング電源において、出力電圧が所定の電圧を上回ったときに前記一対の同期整流スイッチング素子の一方を停止させるための停止制御部を備えることを特徴とするスイッチング電源が開示されている。【００１１】
また、特許文献３には、電流の逆流の発生を検出すると同期整流用トランジスタを強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータが開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２３９７７８号公報
【特許文献２】特開２００７−３１８９０９号公報
【特許文献３】特開２００９−７１９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示されたスイッチング電源装置（ＤＣＤＣコンバータ）は、電流の逆流が発生した場合に同期整流トランジスタＭＮ２０１をオフすることにより、消費電流を低減させている。しかしながら、このスイッチング電源装置は、負荷２１３が低負荷の場合等、電流の逆流が発生しやすい場合でも、整流トランジスタＭＮ２０１を一度オンし、電流の逆流が発生したのを検出した後にオフにする動作が必要である。つまり、このスイッチング電源装置は、電流の逆流が発生しやすく整流トランジスタＭＮ２０１を常にオフしておくべき場合でも、整流トランジスタを一度オンしてオフする制御（スイッチ制御）を行う必要がある。そのため、このスイッチング電源装置では、整流トランジスタの無駄なスイッチ制御により消費電流が増大するという問題があった。【００１４】
なお、低負荷が継続される状態では、スイッチ制御による消費電流が回路全体の消費電流に占める割合は無視できないほど大きなものである。【００１５】
このように、関連する技術のＤＣＤＣコンバータでは、整流トランジスタの無駄なスイッチ制御により消費電流が増大するという問題があった。
【課題を解決するための手段】
【００１６】
本発明にかかるＤＣＤＣコンバータは、所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、第１基準電圧の供給される基準電圧端子と外部出力端子との間に設けられ、第２制御信号に基づいて前記第１スイッチ素子と相反するようにオンオフが制御される第２スイッチ素子と、前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、前記接続点の電圧と第２基準電圧とを比較して比較結果を出力する比較回路と、前記比較結果に基づき、前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力する第１制御回路と、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを第２制御信号として出力する第２制御回路と、を備える。【００１７】
本発明にかかるＤＣＤＣコンバータの制御方法は、所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、第１基準電圧の供給される基準電圧端子と外部出力端子との間に設けられ、第２制御信号に基づいて前記第１スイッチ素子と相反するようにオンオフが制御される第２スイッチ素子と、前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、を備えたＤＣＤＣコンバータの制御方法であって、前記接続点の電圧と第２基準電圧とを比較して比較結果を出力し、前記比較結果に基づき、前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力し、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを第２制御信号として出力する。【００１８】
上述のような回路構成により、整流トランジスタのスイッチ制御を抑制することができるため、消費電流の増大を抑制することができる。
【発明の効果】
【００１９】
本発明により、整流トランジスタのスイッチ制御を抑制することにより、消費電流の増大を抑制することが可能なＤＣＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかるＤＣＤＣコンバータを示すブロック図である。
【図２】本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。
【図３】本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。
【図４】本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。
【図５】本発明の実施の形態１にかかる低負荷制御回路を示すブロック図である。
【図６】本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図８】本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態２にかかる低負荷制御回路を示すブロック図である。
【図１０】本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図１１】本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図１２】本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。
【図１３】関連する技術のスイッチング電源装置を示すブロック図である。
【図１４】関連する技術のＮｃｈドライバのドライバ信号生成部を示すブロック図である。
【図１５】関連する技術のスイッチング電源装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２２】
実施の形態１
図１は、本発明の実施の形態１にかかるＤＣＤＣコンバータ１を示すブロック図である。本実施の形態にかかるＤＣＤＣコンバータ１は、電流が逆流していることを検出した場合（コイル電流が０付近の値まで減少していることを検出した場合）に、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、本実施の形態にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて電流の逆流を検出したタイミング（逆流検出タイミング）が予め決められた基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータは、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制することができるため、さらに消費電流の増大を抑制することができる。以下、具体的に説明する。
【００２３】
図１に示すように、ＤＣＤＣコンバータ１は、電源制御回路１１と、コンパレータ（比較回路）１２と、フリップフロップ（第１フリップフロップ。以下、単にＤＦＦと称す）１３と、低負荷制御回路１４と、論理積回路（第１論理積回路）１５と、論理積回路（第２論理積回路。以下、単にＡＮＤと称す）１６と、出力トランジスタ（第１スイッチ素子）ＭＰ１と、整流トランジスタ（第２スイッチ素子）ＭＮ１と、コイル（インダクタ）Ｌ１と、キャパシタＣ１と、を備える。本実施の形態では、出力トランジスタＭＰ１がＰチャネルＭＯＳトランジスタであって、整流トランジスタＭＮ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、ＤＦＦ１３とＡＮＤ１５とにより第１制御回路が構成される。また、低負荷制御回路１４とＡＮＤ１６とにより第２制御回路が構成される。
【００２４】
電源制御回路１１は、所定のデューティ比のパルス信号（第１パルス信号）ＰＷＭ＿Ｐ及びパルス信号（第２パルス信号）ＰＷＭ＿Ｎを連続的に生成する回路である。電源制御回路１１は、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎのデューティ比を適宜変更することができる。なお、デューティ比とは、ＨレベルとＬレベルの電圧レベルのうちパルス信号１サイクルにおけるＨレベルの占める割合のことである。
【００２５】
出力トランジスタＭＰ１と整流トランジスタＭＮ１とは、電源電圧（入力電圧）ＶＤＤの供給される入力電圧端子（以下、端子名をＶＤＤと称す）と、基準電圧（第１基準電圧）ＧＮＤの供給される基準電圧端子（以下、端子名をＧＮＤと称す）と、の間に直列に接続される。より具体的には、出力トランジスタＭＰ１では、ソースが入力電圧端子ＶＤＤに接続され、ドレインがノードＬＸに接続され、ゲートに電源制御回路１１からのパルス信号ＰＷＭ＿Ｐが印加される。整流トランジスタＭＮ１では、ソースが基準電圧端子ＧＮＤに接続され、ドレインがノードＬＸに接続され、ゲートに制御信号Ｓ２（後述）が印加される。
【００２６】
出力トランジスタＭＰ１は、パルス信号ＰＷＭ＿ＰがＬレベルの場合にオンし、パルス信号ＰＷＭ＿ＰがＨレベルの場合にオフする。整流トランジスタＭＮ１は、制御信号Ｓ２がＨレベルの場合にオンし、制御信号Ｓ２がＬレベルの場合にオフする。なお、通常状態（電流の逆流が生じない状態）の場合、出力トランジスタＭＰ１と整流トランジスタＭＮ１とでは、互いに相反するようにオンオフが制御される。
【００２７】
コイルＬ１は、ノードＬＸと外部出力端子ＶＯＵＴとの間に設けられる。また、キャパシタＣ１は、コイルＬ１と外部出力端子ＶＯＵＴとの間の接続点と、基準電圧端子ＧＮＤと、の間に設けられる。
【００２８】
例えば、出力トランジスタＭＰ１がオンし、整流トランジスタＭＮ１がオフした場合、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れる電流は増大し、コイルＬ１にエネルギーが蓄積される。
【００２９】
一方、出力トランジスタＭＰ１がオフし、整流トランジスタＭＮ１がオンした場合、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。一方、コイルＬ１に流れる電流が減少して、コイルＬ１から整流トランジスタＭＮ１を介して電流が流れ始めると、即ち、電流の逆流が発生すると、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。
【００３０】
コンパレータ１２では、非反転入力端子にノードＬＸの電圧が供給され、反転入力端子に基準電圧（第２基準電圧）ＧＮＤが供給され、出力端子から比較結果ＣＯＭＰ＿ＯＵＴが出力される。つまり、コンパレータ１２は、ノードＬＸの電圧と、基準電圧ＧＮＤと、を比較して比較結果ＣＯＭＰ＿ＯＵＴを出力する回路である。
【００３１】
例えば、ノードＬＸの電圧が基準電圧ＧＮＤより低い場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。一方、ノードＬＸの電圧が基準電圧ＧＮＤ以上である場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【００３２】
ＤＦＦ１３では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ反転出力端子Ｑ＿Ｂからマスク信号（第１マスク信号）Ｍ１が出力される。
【００３３】
ＤＦＦ１３は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ反転出力端子Ｑ＿ＢからＨレベルのマスク信号Ｍ１を出力する。また、ＤＦＦ１３は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期してデータ反転出力端子Ｑ＿ＢからＬレベルのマスク信号Ｍ１を出力する。
【００３４】
ＡＮＤ１５では、一方の入力端子に電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、他方の入力端子にＤＦＦ１３からのマスク信号Ｍ１が入力され、出力端子から制御信号（第１制御信号）Ｓ１が出力される。つまり、ＡＮＤ１５は、マスク信号Ｍ１に基づき、電源制御回路１１からのパルス信号ＰＷＭ＿Ｎをそのまま制御信号Ｓ１として出力するか否かを制御する回路である。
【００３５】
例えば、マスク信号Ｍ１がＨレベルの場合、ＡＮＤ１５は、電源制御回路１１からのパルス信号ＰＷＭ＿Ｎをそのまま制御信号Ｓ１として出力する。一方、マスク信号Ｍ１がＬレベルの場合、ＡＮＤ１５は、パルス信号ＰＷＭ＿Ｎの値に関わらずＬレベルの制御信号Ｓ１（第１停止信号）を出力する。
【００３６】
低負荷制御回路１４は、比較結果ＣＯＭＰ＿ＯＵＴにより電流の逆流が検出されたタイミング（逆流検出タイミング）と、予め決められた基準タイミングと、に基づいて、マスク信号（第２マスク信号）Ｍ２を生成する回路である。具体的には、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴのＬレベルからＨレベルへの切り替わりタイミングが基準タイミングより遅い場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。同様に、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴがＬレベルのままである場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。一方、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴのＬレベルからＨレベルへの切り替わりタイミングが基準タイミングと同じ又はそれより早い場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
【００３７】
ＡＮＤ１６では、一方の入力端子にＡＮＤ１５からの制御信号Ｓ１が入力され、他方の入力端子に低負荷制御回路１４からのマスク信号Ｍ２が入力され、出力端子から制御信号（第２制御信号）Ｓ２が出力される。つまり、ＡＮＤ１６は、マスク信号Ｍ２に基づき、ＡＮＤ１５からの制御信号Ｓ１をそのまま制御信号Ｓ２として出力するか否かを制御する回路である。
【００３８】
例えば、マスク信号Ｍ２がＨレベルの場合、ＡＮＤ１６は、ＡＮＤ１５からの制御信号Ｓ１をそのまま制御信号Ｓ２として出力する。一方、マスク信号Ｍ２がＬレベルの場合、ＡＮＤ１６は、制御信号Ｓ１の値に関わらずＬレベルの制御信号Ｓ２（第２停止信号）を出力する。
【００３９】
このように、図１に示すＤＣＤＣコンバータ１は、コンパレータ１２により電流の逆流を検出すると、整流トランジスタＭＮ１をオフすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、図１に示すＤＣＤＣコンバータ１は、あるサイクルにおいて、電流の逆流を検出したタイミングが基準タイミングと同じ又はそれより早い場合、即ち、電流の逆流を比較的早いタイミングで検出した場合、次のサイクルの期間中、整流トランジスタＭＮ１をオフにし続ける。それにより、図１に示すＤＣＤＣコンバータ１は、整流トランジスタＭＮ１の無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
【００４０】
（タイミングチャート）
次に、図１に示すＤＣＤＣコンバータ１の動作を、図２〜図４のタイミングチャートを用いて説明する。なお、図２〜図４のタイミングチャート中に示すコイル電流とは、コイルＬ１に流れる電流であって、ノードＬＸからコイルＬ１を介して外部出力端子ＶＯＵＴに向けて流れる電流を正としている。
【００４１】
図２は、高負荷時におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、高負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し多くの電流を供給する必要がある状態をいう。
【００４２】
図２に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ４）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
【００４３】
なお、この期間中（時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ４）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
【００４４】
また、低負荷制御回路１４は、一つ前のサイクルで電流の逆流が検出されていないため（コイル電流が０付近の値まで減少していないため）、本サイクルの期間中（時刻ｔ１〜ｔ３及び時刻ｔ３〜ｔ５）、Ｈレベルのマスク信号Ｍ２を出力し続けている。
【００４５】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、出力トランジスタＭＰ１はオフする。このとき、Ｈレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２がＨレベルであるため、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオンする。そのため、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。
【００４６】
なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
【００４７】
ここで、図２の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ３及び時刻ｔ４〜ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１３は、この期間中、リセット時におけるＨレベルのマスク信号Ｍ１を出力し続ける。また、低負荷制御回路１４は、上記したように本サイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続けている。したがって、パルス信号ＰＷＭ＿Ｎは、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。
【００４８】
このように高負荷時の場合、コイルＬ１に流れる電流（コイル電流）は増減を繰り返すがその方向は変わらない。つまり、本実施の形態にかかるＤＣＤＣコンバータ１は、高負荷時の場合、一般的なＤＣＤＣコンバータと同様の動作を行う。
【００４９】
図３は、中負荷時（電流の逆流の発生するタイミングが遅い場合）におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、中負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し高負荷の場合より少ない電流を供給する必要がある状態をいう。
【００５０】
図３に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
【００５１】
なお、この期間中（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
【００５２】
また、低負荷制御回路１４は、一つ前のサイクルにおいて予め決められた基準タイミングより遅いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）、Ｈレベルのマスク信号Ｍ２を出力し続けている。
【００５３】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、出力トランジスタＭＰ１はオフする。このとき、Ｈレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２がＨレベルであるため、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオンする。そのため、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。
【００５４】
なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
【００５５】
ここで、図３の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１３は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、マスク信号Ｍ１をＨレベルからＬレベルに切り替えて出力する。したがって、パルス信号ＰＷＭ＿Ｎの値に関わらず、制御信号Ｓ１，Ｓ２はＬレベルを示す。それにより、整流トランジスタＭＮ１がオフするため、電流の逆流は停止する。
【００５６】
また、低負荷制御回路１４は、本サイクル（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）において逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅いため、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【００５７】
このように中負荷時の場合、コイルＬ１に流れる電流（コイル電流）は逆流する。しかし、ＤＣＤＣコンバータ１は、電流の逆流が検出されると整流トランジスタＭＮ１をオフするため、電流の逆流を停止させることができる。それにより、消費電流の増大が抑制される。なお、図３の例では、逆流検出タイミングが基準タイミングより遅いため、次のサイクルの期間中、整流トランジスタＭＮ１が常にオフし続けることはない。
【００５８】
図４は、低負荷時（電流の逆流の発生するタイミングが早い場合）におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、低負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し中負荷より少ない電流を供給する必要がある状態をいう。
【００５９】
図４に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
【００６０】
なお、この期間中（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
【００６１】
また、低負荷制御回路１４は、一つ前のサイクルにおいて予め決められた基準タイミングと同じ又はそれより早いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）、Ｌレベルのマスク信号Ｍ２を出力し続けている。
【００６２】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、出力トランジスタＭＰ１はオフする。このとき、マスク信号Ｍ２がＬレベルを示しているため、制御信号Ｓ２はＬレベルとなる。したがって、整流トランジスタＭＮ１は、パルス信号ＰＷＭ＿Ｎの値に関わらずオフする。そのため、電流の逆流が発生することはない。ただし、図４の例では、整流トランジスタＭＮ１に寄生ダイオードが形成された場合も考慮している。つまり、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１の寄生ダイオードを介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電されている。この間にコイルＬ１に流れる電流は減少する。
【００６３】
なお、整流トランジスタＭＮ１の寄生ダイオードを介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
【００６４】
ここで、図４の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１３は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、マスク信号Ｍ１をＨレベルからＬレベルに切り替えて出力する。なお、低負荷制御回路１４は、上記したように本サイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続けている。したがって、制御信号Ｓ２は、本サイクルの期間中、パルス信号ＰＷＭ＿Ｎの値に関わらずＬレベルを示す。それにより、本サイクルの期間中、整流トランジスタＭＮ１は常にオフし続けるため、無駄なスイッチ制御が抑制され消費電流の増大が抑制される。
【００６５】
また、低負荷制御回路１４は、本サイクル（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）において逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）と同じ又はそれより早いため、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
【００６６】
このように低負荷時の場合、コイルＬ１に流れる電流（コイル電流）は基準タイミングより早いタイミングで０付近の値にまで減少する。この場合、ＤＣＤＣコンバータ１は、次のサイクルの期間中に整流トランジスタＭＮ１をオフし続けることにより、電流の逆流を停止させるとともに無駄なスイッチ制御を抑制する。それにより、電流の逆流が発生しやすい低負荷時において、さらに消費電流の増大が抑制される。
【００６７】
（低負荷制御回路１４の構成例）
図５は、低負荷制御回路１４の具体的な回路構成を示す図である。図５に示すように、低負荷制御回路１４は、ＤＦＦ（第２フリップフロップ）１４１と、ＤＦＦ（第３フリップフロップ）１４２と、遅延回路１４３と、を有する。
【００６８】
ＤＦＦ１４１では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ出力端子Ｑから中間信号Ｔ１が出力され、データ反転出力端子Ｑ＿Ｂから中間反転信号ＴＢ１が出力される。遅延回路１４３では、入力端子に中間信号Ｔ１が入力され、出力端子から遅延信号Ｄ１が出力される。ＤＦＦ１４３では、クロック入力端子ＣＬＫにＤＦＦ１４１からの中間反転信号ＴＢ１が入力され、データ入力端子Ｄに遅延回路１４３からの遅延信号Ｄ１が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源電圧ＶＤＤ（Ｈレベル）が入力され、データ出力端子Ｑからマスク信号Ｍ２が出力される。
【００６９】
ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ出力端子ＱからＬレベルの中間信号Ｔ１を出力するとともに、データ反転出力端子Ｑ＿ＢからＨレベルの中間反転信号ＴＢ１を出力する。また、ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、データ出力端子ＱからＨレベルの中間信号Ｔ１を出力するとともに、データ反転出力端子Ｑ＿ＢからＬレベルの中間反転信号ＴＢ１を出力する。
【００７０】
遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ＤＦＦ１４２は、中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込み、マスク信号Ｍ２として出力する。
【００７１】
（低負荷制御回路１４のタイミングチャート）
次に、図５に示す低負荷制御回路１４の動作を、図６〜図８のタイミングチャートを用いて説明する。
【００７２】
図６は、高負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図６に示すタイミングチャートは、図２と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
【００７３】
図６に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ４）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
【００７４】
なお、一つ前のサイクルで電流の逆流が検出されていないため（コイル電流が０付近の値まで減少していないため）、本サイクルの期間中（時刻ｔ１〜ｔ３及び時刻ｔ３〜ｔ５）、ＤＦＦ１４２は、リセット時におけるＨレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
【００７５】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【００７６】
ここで、図６の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ３及び時刻ｔ４〜ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１４１は、この期間中、リセット時におけるＬレベルの中間信号Ｔ１及びＨレベルの中間反転信号ＴＢ１を出力し続ける。それに応じて、遅延回路１４３は、Ｈレベルの遅延信号Ｄ１を出力する。そのため、ＤＦＦ１４２は、次のサイクルの期間中、リセット時におけるＨレベルのマスク信号Ｍ２を出力し続ける。
【００７７】
このように、低負荷制御回路１４は、あるサイクルにおいて電流の逆流が発生しない場合、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【００７８】
図７は、中負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図７に示すタイミングチャートは、図３と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
【００７９】
図７に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
【００８０】
なお、一つ前のサイクルにおいて予め決められた基準タイミングより遅いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）、ＤＦＦ１４２は、Ｈレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
【００８１】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【００８２】
ここで、図７の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力するとともに、中間反転信号ＴＢ１をＨレベルからＬレベルに切り替えて出力する。
【００８３】
そして、遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ここでは、遅延回路１４２は、中間信号Ｔ１に期間Ｘ〜ｔ４に相当する長さの遅延を付加して反転させ、遅延信号Ｄ１として出力する。
【００８４】
パルス信号ＰＷＭ＿ＮがＨレベルからＬレベルへ切り替わることにより中間反転信号ＴＢ１がＨレベルにリセットされると（時刻ｔ４及び時刻ｔ７）、ＤＦＦ１４２は、当該中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込む。ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅いため、ＤＦＦ１４２は、Ｈレベル状態の遅延信号Ｄ１を取り込んでマスク信号Ｍ２として出力する。つまり、ＤＦＦ１４２は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【００８５】
このように、低負荷制御回路１４は、あるサイクルにおいて逆流検出タイミングが基準タイミングより遅い場合、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【００８６】
図８は、低負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図８に示すタイミングチャートは、図４と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
【００８７】
図８に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
【００８８】
なお、一つ前のサイクルにおいて予め決められた基準タイミングと同じ又はそれより早いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１〜ｔ４及び時刻ｔ４〜ｔ７）、ＤＦＦ１４２は、Ｌレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
【００８９】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【００９０】
ここで、図８の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力するとともに、中間反転信号ＴＢ１をＨレベルからＬレベルに切り替えて出力する。
【００９１】
そして、遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ここでは、遅延回路１４２は、中間信号Ｔ１に期間Ｘ〜ｔ４に相当する長さの遅延を付加して反転させ、遅延信号Ｄ１として出力する。
【００９２】
パルス信号ＰＷＭ＿ＮがＨレベルからＬレベルへ切り替わることにより中間反転信号ＴＢ１がＨレベルにリセットされると（時刻ｔ４及び時刻ｔ７）、ＤＦＦ１４２は、当該中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込む。ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より早いため、ＤＦＦ１４２は、Ｌレベル状態の遅延信号Ｄ１を取り込んでマスク信号Ｍ２として出力する。つまり、ＤＦＦ１４２は、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
【００９３】
このように、低負荷制御回路１４は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
【００９４】
このように、本実施の形態にかかるＤＣＤＣコンバータ１は、電流の逆流を検出すると（コイル電流が０付近の値まで減少していることを検出すると）、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、本実施の形態にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータ１は、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
【００９５】
関連する技術では、どんなに早く電流の逆流を検出した場合でも、整流トランジスタをオフするためのスイッチ制御が必ず働く。したがって、関連する技術では、スイッチ制御による消費電流の増大を抑制することができなかった。一方、本実施の形態にかかるＤＣＤＣコンバータ１は、電流の逆流が発生しやすい低負荷の場合、整流トランジスタを予めオフにしておくことにより無駄なスイッチ制御を抑制することができるため、さらに消費電流の増大を抑制することができる。
【００９６】
なお、遅延回路１４３により中間信号Ｔ１に付加される遅延は、調整可能である。また、低負荷制御回路１４は、２つのＤＦＦ１４１，１４２及び遅延回路１４３からなる簡単な回路構成により実現されることができる。また、本実施の形態では、降圧回路に対して低負荷制御回路１４を適用した場合を例に説明したが、これに限られない。降圧回路に限られず、昇圧回路、昇降圧回路及び極性反転回路に対して低負荷制御回路１４を適用することも可能である。
【００９７】
実施の形態２
本実施の形態では、低負荷制御回路１４の他の構成例を低負荷制御回路１４ａとして説明する。図９は、低負荷制御回路１４ａの具体的な回路構成を示すである。図９に示すように、低負荷制御回路１４ａは、ＤＦＦ１４１と、ＤＦＦ１４２と、パルス生成回路１４４と、を有する。
【００９８】
ＤＦＦ１４１では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ出力端子Ｑから中間信号Ｔ１が出力される。パルス生成回路１４４では、入力端子に判定信号が入力され、出力端子からパルス信号（第３パルス信号）Ｐ１が出力される。ＤＦＦ１４２では、クロック入力端子ＣＬＫにパルス生成回路１４４からのパルス信号Ｐ１が入力され、データ入力端子ＤにＤＦＦ１４１からの中間信号Ｔ１が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源電圧ＶＤＤ（Ｈレベル）が入力され、データ反転出力端子Ｑ＿Ｂからマスク信号Ｍ２が出力される。
【００９９】
ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ出力端子ＱからＬレベルの中間信号Ｔ１を出力する。また、ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、データ出力端子ＱからＨレベルの中間信号Ｔ１を出力する。
【０１００】
パルス生成回路１４４は、電源制御回路１１から出力された判定信号に基づいて、所定周期のパルス信号Ｐ１を出力する。本実施の形態では、パルス信号Ｐ１がパルス信号ＰＷＭ＿Ｎと同一周期であってデューティ比が異なる場合を例に説明する。ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期して中間信号Ｔ１を取り込み、その反転信号をマスク信号Ｍ２として出力する。
【０１０１】
（低負荷制御回路１４ａのタイミングチャート）
次に、図９に示す低負荷制御回路１４ａの動作を、図１０〜図１２のタイミングチャートを用いて説明する。
【０１０２】
図１０は、高負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１０に示すタイミングチャートは、図２と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
【０１０３】
図１０に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ３〜ｔ４）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
【０１０４】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【０１０５】
ここで、図１０の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ３及び時刻ｔ４〜ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１４１は、この期間中、リセット時におけるＬレベルの中間信号Ｔ１を出力し続ける。
【０１０６】
一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
【０１０７】
そのため、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＬレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＨレベルのマスク信号Ｍ２を出力し続ける。
【０１０８】
このように、低負荷制御回路１４ａは、電流の逆流が発生しない場合、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【０１０９】
図１１は、中負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１１に示すタイミングチャートは、図３と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
【０１１０】
図１１に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
【０１１１】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【０１１２】
ここで、図１１の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力する。
【０１１３】
一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
【０１１４】
ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅い。したがって、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＬレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＨレベルのマスク信号Ｍ２を出力し続ける。
【０１１５】
このように、低負荷制御回路１４ａは、あるサイクルにおいて逆流検出タイミングが基準タイミングより遅い場合、当該基準タイミングから次のサイクルの基準タイミングまで、Ｈレベルのマスク信号Ｍ２を出力し続ける。
【０１１６】
図１２は、低負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１２に示すタイミングチャートは、図４と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
【０１１７】
図１２に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１〜ｔ２及び時刻ｔ４〜ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
【０１１８】
次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
【０１１９】
ここで、図１２の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２〜ｔ４及び時刻ｔ５〜ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力する。
【０１２０】
一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
【０１２１】
ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より早い。したがって、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＨレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＬレベルのマスク信号Ｍ２を出力し続ける。
【０１２２】
このように、低負荷制御回路１４ａは、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合、当該基準タイミングから次のサイクルの基準タイミングまで、Ｌレベルのマスク信号Ｍ２を出力し続ける。
【０１２３】
このように、本実施の形態にかかる低負荷制御回路１４ａを備えたＤＣＤＣコンバータ１の場合も、実施の形態１の場合と同様の効果を奏することができる。
【０１２４】
以上のように、上記実施の形態１，２にかかるＤＣＤＣコンバータ１は、電流の逆流を検出すると（コイル電流が０付近の値まで減少していることを検出すると）、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、上記実施の形態１，２にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータは、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
【０１２５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、コンパレータ１２がノードＬＸの電圧と基準電圧ＧＮＤとを比較する場合を例に説明したが、これに限られない。コンパレータ１２は、ノードＬＸの電圧と、基準電圧ＧＮＤとは異なる電圧レベルの第２の基準電圧と、を比較する回路構成に適宜変更可能である。この場合、コンパレータ１２は、必ずしも電流が逆流していない場合でも、それに近い状態を「電流が逆流している」と判定し、比較結果を出力することとなる。
【０１２６】
また、上記実施の形態では、低負荷時において常に整流トランジスタＭＮ１がオフに制御される場合を例に説明したが、これに限られない。あるサイクルの期間中、マスク信号Ｍ２がＬレベルを示して整流トランジスタＭＮ１がオフし続けることにより、電流の逆流が発生していないと判定される可能性もある。その場合、次のサイクルの期間中、マスク信号Ｍ２がＨレベルを示す。このような動作が繰り返され、サイクル毎にマスク信号Ｍ２の電圧レベルが交互に切り替わる可能性もある。
【０１２７】
また、実施の形態２では、判定信号が電源制御回路１１から出力された場合を例に説明したが、これに限られない。判定信号が外部から供給される回路構成に適宜変更可能である。
【０１２８】
この出願は、２０１１年４月２０日に出願された日本出願特願２０１１−０９４３０５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１２９】
１１  電源制御回路
１２  コンパレータ
１３  フリップフロップ
１４  低負荷制御回路
１４ａ  低負荷制御回路
１４１  フリップフロップ
１４２  遅延回路
１４３  フリップフロップ
１４４  パルス生成回路
１５  論理積回路
１６  論理積回路
ＭＰ１  出力トランジスタ
ＭＮ１  整流トランジスタ
Ｌ１  コイル
Ｃ１  キャパシタ
【図１】
2012144163.tif 000003
【図２】
2012144163.tif 000004
【図３】
2012144163.tif 000005
【図４】
2012144163.tif 000006
【図５】
2012144163.tif 000007
【図６】
2012144163.tif 000008
【図７】
2012144163.tif 000009
【図８】
2012144163.tif 000010
【図９】
2012144163.tif 000011
【図１０】
2012144163.tif 000012
【図１１】
2012144163.tif 000013
【図１２】
2012144163.tif 000014
【図１３】
2012144163.tif 000015
【図１４】
2012144163.tif 000016
【図１５】
2012144163.tif 000017
【手続補正書】
【提出日】平成25年8月22日(2013.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、
前記接続点の電圧と第２基準電圧とを比較して比較結果を出力する比較回路と、
前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力する第１制御回路と、
あるサイクルにおいて、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングが基準タイミングより遅い場合、次のサイクルの期間中、前記第１制御信号を前記第２制御信号として出力し、前記検出タイミングが前記基準タイミングと同じ又はそれより早い場合、次のサイクルの期間中、前記第２スイッチ素子をオフする第２停止信号を前記第２制御信号として出力する第２制御回路と、を備えたＤＣＤＣコンバータ。
【請求項２】
前記外部出力端子と前記インダクタとの間の接続点と基準電圧端子との間にキャパシタをさらに備えた請求項１に記載のＤＣＤＣコンバータ。
【請求項３】
前記第１制御回路は、
前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された場合、前記第１停止信号を前記第１制御信号として出力することを特徴とする請求項１又は２に記載のＤＣＤＣコンバータ。
【請求項４】
前記第１制御回路は、
前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第２パルス信号を前記第１制御信号として出力することを特徴とする請求項１〜３の何れか一項に記載のＤＣＤＣコンバータ。
【請求項５】
前記第１制御回路は、
前記比較結果及び前記第２パルス信号に基づいて第１マスク信号を生成する第１フリップフロップと、
前記第２パルス信号及び前記第１マスク信号の論理積を前記第１制御信号として出力する第１論理積回路と、を備えた請求項１〜４のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項６】
前記第１フリップフロップは、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の前記第１マスク信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記第１マスク信号を初期化することを特徴とする請求項５に記載のＤＣＤＣコンバータ。
【請求項７】
前記第２制御回路は、
前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第１制御信号を前記第２制御信号として出力することを特徴とする請求項１〜６のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項８】
前記第２制御回路は、
前記検出タイミングと前記基準タイミングとに基づき第２マスク信号を生成する低負荷制御回路と、
前記第１制御信号及び前記第２マスク信号の論理積を前記第２制御信号として出力する第２論理積回路と、を備えた請求項１〜７のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項９】
前記低負荷制御回路は、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
前記中間信号に所定の遅延が付加された遅延信号を前記中間信号に同期して取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項８に記載のＤＣＤＣコンバータ。
【請求項１０】
前記低負荷制御回路は、
前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
前記第２パルス信号に応じた周期の第３パルス信号を生成するパルス生成回路と、
前記第３パルス信号に同期して前記中間信号を取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項８に記載のＤＣＤＣコンバータ。
【請求項１１】
前記基準タイミングは、前記第２パルス信号の論理値変化のタイミングに基づいて決定されることを特徴とする請求項１〜１０のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１２】
前記第１基準電圧と前記第２基準電圧とは同一の電圧レベルであることを特徴とする請求項１〜１１のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１３】
前記第１基準電圧と前記第２基準電圧とは異なる電圧レベルであることを特徴とする請求項１〜１１のいずれか一項に記載のＤＣＤＣコンバータ。
【請求項１４】
所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、を備えたＤＣＤＣコンバータの制御方法であって、
前記接続点の電圧と第２基準電圧とを比較して比較結果を出力し、
前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力し、
あるサイクルにおいて、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングが基準タイミングより遅い場合、次のサイクルの期間中、前記第１制御信号を前記第２制御信号として出力し、前記検出タイミングが前記基準タイミングと同じ又はそれより早い場合、次のサイクルの期間中、前記第２スイッチ素子をオフする第２停止信号を前記第２制御信号として出力するＤＣＤＣコンバータの制御方法。
【国際調査報告】
2012144163.tif 000018
2012144163.tif 000019
2012144163.tif 000020
2012144163.tif 000021