(57)【要約】  半導体基板上に形成されるトランジスタの電気的特性を、メモリを備えた計算機で回路シミュレーションする回路シミュレーション方法であって、計算機Ａは、マスクレイアウトデータ２と、対象トランジスタからの距離依存データ６とを取り込む。その後、計算機Ｂは、前記取り込んだマスクレイアウトデータ２から所定のマスクのレイアウトパターンの面積率１０を計算し、その面積率と前記距離依存データとに基づいてパラメータαを計算する。その後、計算機Ｂは、前記パラメータαから前記トランジスタの電気的特性の変化ΔＰを計算する。従って、トランジスタ製造工程中に堆積される金属膜や、活性領域、ゲート電極などの、トランジスタの周囲に位置するマスクレイアウトパターンによって、熱処理中の半導体基板の温度分布がばらつくことに起因するトランジスタの電気的特性が高精度に回路シミュレーションされる。
2012081158.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるトランジスタの電気的特性を、メモリを備えた計算機で回路シミュレーションする方法であって、
前記計算機が、マスクレイアウトデータと、前記トランジスタからの距離に応じた影響度合いを示す距離依存データとを取り込む入力ステップと、
前記計算機が、前記マスクレイアウトデータから所定のマスクのレイアウトパターンの面積率を計算する面積率計算ステップと、
前記計算機が、前記計算された面積率と、前記距離依存データとに基づいて、パラメータαを計算するパラメータ計算ステップと、
前記計算機が、前記計算されたパラメータαに基づいて、前記トランジスタの電気的特性の変化を計算する特性変化計算ステップと
を備えたことを特徴とする回路シミュレーション方法。
【請求項２】
前記請求項１記載の回路シミュレーション方法において、
更に、
前記計算機が、前記特性変化計算ステップで計算された前記トランジスタの電気的特性の変化を考慮して、前記トランジスタの電気的特性の回路シミュレーションを行う回路シミュレーションステップ
を備えたことを特徴とする回路シミュレーション方法。
【請求項３】
半導体基板上に形成されるトランジスタの電気的特性を、メモリを備えた計算機で回路シミュレーションする方法であって、
前記計算機が、マスクレイアウトデータと、前記トランジスタからの距離に応じた影響度合いを示す距離依存データとを取り込む入力ステップと、
前記計算機が、前記マスクレイアウトデータから所定のマスクのレイアウトパターンの面積率を計算する面積率計算ステップと、
前記計算機が、前記計算された面積率と、前記距離依存データとに基づいて、パラメータαを計算するパラメータ計算ステップと、
前記計算機が、前記計算されたパラメータαに基づいて、前記トランジスタの電気的特性の回路シミュレーションを行う回路シミュレーションステップと
を備えたことを特徴とする回路シミュレーション方法。
【請求項４】
前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、
前記面積率計算ステップでは、
所定のマスクのレイアウトパターンとして、前記トランジスタの形成時に堆積される金属膜のマスクレイアウトパターンを抽出して、その抽出した金属膜のマスクレイアウトパターンの面積率を計算し、
前記パラメータ計算ステップでは、
前記抽出した金属膜のマスクレイアウトパターンの面積率と、その金属膜のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算する
ことを特徴とする回路シミュレーション方法。
【請求項５】
前記請求項４記載の回路シミュレーション方法において、
前記金属膜のマスクレイアウトパターンは、ＴｉＮ膜のマスクレイアウトパターンである
ことを特徴とする回路シミュレーション方法。
【請求項６】
前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、
前記面積率計算ステップでは、
所定のマスクのレイアウトパターンとして、活性領域のマスクレイアウトパターンを抽出して、その抽出した活性領域のマスクレイアウトパターンの面積率を計算し、
前記パラメータ計算ステップでは、
前記抽出した活性領域のマスクレイアウトパターンの面積率と、その活性領域のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算する
ことを特徴とする回路シミュレーション方法。
【請求項７】
前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、
前記面積率計算ステップでは、
所定のマスクのレイアウトパターンとして、ゲート電極のマスクレイアウトパターンを抽出して、その抽出したゲート電極のマスクレイアウトパターンの面積率を計算し、
前記パラメータ計算ステップでは、
前記抽出したゲート電極のマスクレイアウトパターンの面積率と、そのゲート電極のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算する
ことを特徴とする回路シミュレーション方法。
【請求項８】
前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、
前記面積率計算ステップでは、
予め定めた面積の領域単位毎に所定のマスクのレイアウトパターンの面積率を計算する
ことを特徴とする回路シミュレーション方法。
【請求項９】
前記請求項８記載の回路シミュレーション方法において、
前記パラメータ計算ステップでは、
前記面積率計算ステップで計算された領域単位の面積率に、前記トランジスタからその領域単位までの距離に応じた距離依存データを乗算することを、各領域単位で行い、それ等の領域単位別の乗算結果を加算して、前記パラメータαを得る
ことを特徴とする回路シミュレーション方法。
【請求項１０】
前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、
前記計算機が、前記トランジスタの位置情報を取り込む位置情報取り込みステップを備え、
前記面積率計算ステップは、
前記所定のマスクのレイアウトパターンの面積率を、前記トランジスタの位置から所定の距離の範囲内で計算する
ことを特徴とする回路シミュレーション方法。
【請求項１１】
前記請求項１０記載の回路シミュレーション方法において、
前記所定の距離の範囲は、
前記所定のマスクレイアウトパターンが前記トランジスタに影響を及ぼす最大の範囲に基づき、前記トランジスタからプロセス製造上の最小寸法距離に位置するマスクレイアウトパターンまでの距離の約１０倍以上である
ことを特徴とする回路シミュレーション方法。
【請求項１２】
前記請求項１〜１１の何れか１項に記載の回路シミュレーション方法において、
前記トランジスタの電気的特性は、
前記トランジスタに流れる電流又は前記トランジスタのしきい値電圧である
ことを特徴とする回路シミュレーション方法。
【請求項１３】
前記請求項１〜１２の何れか１項に記載の回路シミュレーション方法において、
前記計算機は複数あり、
前記各計算機は、互いに異なるステップを実行する
ことを特徴とする回路シミュレーション方法。
【請求項１４】
前記請求項１〜１３の何れか１項に記載の回路シミュレーション方法を用いて設計された
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路のシミュレーション方法及びその回路シミュレーション方法を使って設計された半導体集積回路に関し、特に製造工程中に堆積される金属膜や絶縁膜のレイアウトパターンに伴い、トランジスタの電気的特性が変化する影響を考慮して高精度に回路シミュレーションを行う方法、及びその方法を使って設計された半導体集積回路に関する。
【背景技術】
【０００２】
近年、システムＬＳＩなどの開発において、回路シミュレータのシミュレーション精度のより一層の向上が要求されている。半導体プロセスの微細化が進むに連れて、回路素子のレイアウトパターンや配置などが半導体集積回路の性能に大きく影響するようになってきている。【０００３】
特に、プロセス製造工程中に堆積される金属膜や絶縁膜の面積率や形状により、熱処理工程中においてウェハ基板の熱分布がばらつき、それに伴ってトランジスタのしきい値電圧も変動する現象がある。例えば、トランジスタ周囲の素子分離領域の面積率に応じて、熱処理中のウェハ温度が変化し、トランジスタの遅延が変動する現象が例えば非特許文献１に報告されている。【０００４】
このように、金属膜や絶縁膜を形成するマスクレイアウトパターンにより、トランジスタの電気的特性が大きく変動する可能性がある。特に、差動増幅回路やカレントミラー回路等においては、相対的に小さい特性差が必要な対を成すトランジスタが数多く使用されることから、上記のレイアウトパターンによる特性変動は回路の性能や歩留まり等に影響を与える可能性がある。このため、設計段階でこのレイアウトパターンに起因する特性変動を高精度に見積もる必要がある。【０００５】
また、特許文献１では、レイアウトパターンに起因した機械的応力に伴う歪みの変動を考慮に入れた回路シミュレーションを実行するために、トランジスタに加わる歪みの指標として、素子分離領域の幅や、素子分離領域を介してトランジスタに隣接する活性領域の長さなど、トランジスタの周囲に位置する活性領域の形状を定義し、電気的特性についてそれら形状パラメータを使った数式モデルによる高精度な回路シミュレーション方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−８５０３０号公報
【非特許文献】
【０００７】
【非特許文献１】I. Ahsan et al., "RTA-Driven Intra-Die Variations in Stage Delay, and Parametric Sensitivities for 65nm Technology," Symp. on VLSI Technology, pp. 170--171, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１７は、従来技術の回路シミュレーション方法において、トランジスタの電気的特性を表わす数式モデルで使用されるパラメータについて説明した、シミュレーション対象回路の平面図を示す。【０００９】
同図において、半導体基板上に周囲を素子分離領域で囲まれたトランジスタ２５が形成されており、また素子分離領域を挟んで、前記トランジスタ２５の周囲には隣接する活性領域２６が形成されている。トランジスタ２５のチャネル領域には、素子分離領域と活性領域との熱膨張係数の差などに起因した機械的応力が発生し、電気的特性の変化が生じる。【００１０】
従来の技術では、前記隣接する活性領域２６のレイアウトパターンによる特性変動に対し、前記トランジスタ２５の活性領域の端から対向する活性領域２６の端までの長さ２７と、前記隣接する活性領域２６の長さ２８をパラメータとして定義し、電気的特性を表わす近似式に使用している。【００１１】
機械的応力は素子分離領域と活性領域との境界部でピークを持ち、その境界部からの距離によって機械的応力の影響が決まるため、従来技術のように、長さパラメータ２７、２８により電気的特性の変化を精度良く表すことができる。【００１２】
しかしながら、トランジスタの製造工程中に堆積される金属膜のレイアウトパターンや、活性領域やゲート電極のレイアウトパターンによって、熱処理中の基板温度分布にばらつきが生じ、トランジスタのしきい値電圧などの電気的特性が変化する現象がある。これらの現象に対しては、レイアウトパターンとの距離だけでなく、レイアウトパターンの面積率も電気的特性変化に影響を及ぼす。【００１３】
このことから、従来技術において、隣接する活性領域までの長さ２７や隣接する活性領域の長さ２８といった距離パラメータのみを定義し、考慮しただけでは、十分な回路シミュレーションの精度が得られず、回路の性能や歩留まり低下を引き起こす可能性がある。【００１４】
本発明は、前記従来技術の課題を解決するものであり、その目的は、シミュレーション誤差が小さい回路シミュレーション方法と、レイアウトパターンによる電気的特性変動を設計段階で見積もり、回路性能や歩留まりの低下を回避した半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
上述の課題を解決するため、本発明に係る回路シミュレーション方法では、トランジスタ製造工程中に堆積される金属膜や、活性領域、ゲート電極などの、トランジスタの周囲に位置するマスクレイアウトパターンによって、熱処理中の半導体基板の温度分布がばらつくことに起因するトランジスタの電気的特性の変化を、前記トランジスタ周囲のマスクレイアウトパターンの面積率と、そのトランジスタからの距離に応じた影響度合いを示す距離依存データとに基づいて計算する。【００１６】
具体的に、請求項１記載の発明の回路シミュレーション方法は、半導体基板上に形成されるトランジスタの電気的特性を、メモリを備えた計算機で回路シミュレーションする方法であって、前記計算機が、マスクレイアウトデータと、前記トランジスタからの距離に応じた影響度合いを示す距離依存データとを取り込む入力ステップと、前記計算機が、前記マスクレイアウトデータから所定のマスクのレイアウトパターンの面積率を計算する面積率計算ステップと、前記計算機が、前記計算された面積率と、前記距離依存データとに基づいて、パラメータαを計算するパラメータ計算ステップと、前記計算機が、前記計算されたパラメータαに基づいて、前記トランジスタの電気的特性の変化を計算する特性変化計算ステップとを備えたことを特徴とする。【００１７】
請求項２記載の発明は、前記請求項１記載の回路シミュレーション方法において、更に、前記計算機が、前記特性変化計算ステップで計算された前記トランジスタの電気的特性の変化を考慮して、前記トランジスタの電気的特性の回路シミュレーションを行う回路シミュレーションステップを備えたことを特徴とする。【００１８】
請求項３記載の発明の回路シミュレーション方法は、半導体基板上に形成されるトランジスタの電気的特性を、メモリを備えた計算機で回路シミュレーションする方法であって、前記計算機が、マスクレイアウトデータと、前記トランジスタからの距離に応じた影響度合いを示す距離依存データとを取り込む入力ステップと、前記計算機が、前記マスクレイアウトデータから所定のマスクのレイアウトパターンの面積率を計算する面積率計算ステップと、前記計算機が、前記計算された面積率と、前記距離依存データとに基づいて、パラメータαを計算するパラメータ計算ステップと、前記計算機が、前記計算されたパラメータαに基づいて、前記トランジスタの電気的特性の回路シミュレーションを行う回路シミュレーションステップとを備えたことを特徴とする。【００１９】
請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、前記面積率計算ステップでは、所定のマスクのレイアウトパターンとして、前記トランジスタの形成時に堆積される金属膜のマスクレイアウトパターンを抽出して、その抽出した金属膜のマスクレイアウトパターンの面積率を計算し、前記パラメータ計算ステップでは、前記抽出した金属膜のマスクレイアウトパターンの面積率と、その金属膜のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算することを特徴とする。【００２０】
請求項５記載の発明は、前記請求項４記載の回路シミュレーション方法において、前記金属膜のマスクレイアウトパターンは、ＴｉＮ膜のマスクレイアウトパターンであることを特徴とする。【００２１】
請求項６記載の発明は、前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、前記面積率計算ステップでは、所定のマスクのレイアウトパターンとして、活性領域のマスクレイアウトパターンを抽出して、その抽出した活性領域のマスクレイアウトパターンの面積率を計算し、前記パラメータ計算ステップでは、前記抽出した活性領域のマスクレイアウトパターンの面積率と、その活性領域のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算することを特徴とする。【００２２】
請求項７記載の発明は、前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、前記面積率計算ステップでは、所定のマスクのレイアウトパターンとして、ゲート電極のマスクレイアウトパターンを抽出して、その抽出したゲート電極のマスクレイアウトパターンの面積率を計算し、前記パラメータ計算ステップでは、前記抽出したゲート電極のマスクレイアウトパターンの面積率と、そのゲート電極のマスクレイアウトパターンに対応した距離依存データとに基づいて、パラメータαを計算することを特徴とする。【００２３】
請求項８記載の発明は、前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、前記面積率計算ステップでは、予め定めた面積の領域単位毎に所定のマスクのレイアウトパターンの面積率を計算することを特徴とする。【００２４】
請求項９記載の発明は、前記請求項８記載の回路シミュレーション方法において、前記パラメータ計算ステップでは、前記面積率計算ステップで計算された領域単位の面積率に、前記トランジスタからその領域単位までの距離に応じた距離依存データを乗算することを、各領域単位で行い、それ等の領域単位別の乗算結果を加算して、前記パラメータαを得ることを特徴とする。【００２５】
請求項１０記載の発明は、前記請求項１〜３の何れか１項に記載の回路シミュレーション方法において、前記計算機が、前記トランジスタの位置情報を取り込む位置情報取り込みステップを備え、前記面積率計算ステップは、前記所定のマスクのレイアウトパターンの面積率を、前記トランジスタの位置から所定の距離の範囲内で計算することを特徴とする。【００２６】
請求項１１記載の発明は、前記請求項１０記載の回路シミュレーション方法において、前記所定の距離の範囲は、前記所定のマスクレイアウトパターンが前記トランジスタに影響を及ぼす最大の範囲に基づき、前記トランジスタからプロセス製造上の最小寸法距離に位置するマスクレイアウトパターンまでの距離の約１０倍以上であることを特徴とする。【００２７】
請求項１２記載の発明は、前記請求項１〜１１の何れか１項に記載の回路シミュレーション方法において、前記トランジスタの電気的特性は、前記トランジスタに流れる電流又は前記トランジスタのしきい値電圧であることを特徴とする。【００２８】
請求項１３記載の発明は、前記請求項１〜１２の何れか１項に記載の回路シミュレーション方法において、前記計算機は複数あり、前記各計算機は、互いに異なるステップを実行することを特徴とする。【００２９】
請求項１４記載の発明の半導体集積回路は、前記請求項１〜１３の何れか１項に記載の回路シミュレーション方法を用いて設計されたことを特徴とする。【００３０】
以上により、本発明の回路シミュレーション方法では、所定のトランジスタ周辺における特定のマスクレイアウトパターンの面積率データを、距離依存性データに基づいて重み付けしてパラメータαを計算する。そして、このパラメータαに基づいてトランジスタの電気的特性の変動を求め、回路シミュレーションに考慮することにより、所定トランジスタ周辺の特定のマスクレイアウトパターンに応じた電気的特性変動を反映することが可能となり、回路レベルで高精度なシミュレーション検証が可能となる。
【発明の効果】
【００３１】
以上説明したように、本発明の回路シミュレーション方法によれば、トランジスタ周りに位置する金属膜や活性領域、ゲート電極のマスクレイアウトパターンの影響を考慮した回路シミュレーションを行うことができ、そのシミュレーション精度の向上を図ることが可能である。
【図面の簡単な説明】
【００３２】
【図１】図１は本発明の第１の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図２】図２はシミュレーション対象回路のマスクレイアウトデータを矩形領域単位に区切る説明図である。
【図３】図３は同回路シミュレーション方法におけるパラメータαの計算方法を説明する図である。
【図４】図４は同パラメータαの計算の具体例を示す図である。
【図５】図５はレイアウトマスクが活性領域である場合の図３相当図である。
【図６】図６はレイアウトマスクがゲート電極である場合の図３相当図である。
【図７】図７はレイアウトマスクが金属膜である場合の図３相当図である。
【図８】図８は金属膜を形成するマスクレイアウトパターンに対するトランジスタのしきい値電圧変化の実測結果と、本発明の実施形態１の回路シミュレーション方法を実行した結果とを比較した図である。
【図９】図９は本発明の第１の実施形態の変形例を示す図３相当図である。
【図１０】図１０は本発明の第２の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１１】図１１は同第３の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１２】図１２は同第４の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１３】図１３は同第５の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１４】図１４は同第６の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１５】図１５は同第７の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１６】図１６は同第８の実施形態にかかる回路シミュレーション方法を示すフローチャート図である。
【図１７】図１７は従来の回路シミュレーション方法を示す図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態にかかる回路シミュレーション方法について図面を参照して説明する。本実施形態は、トランジスタ特性に影響を及ぼすマスクレイアウトのパターンによる電気的特性の変化を回路設計に考慮する方法であり、図１により説明する。
【００３４】
同図において、本実施形態における回路シミュレーション方法は、計算機Ａとメモリ１とを有する。前記計算機Ａは、先ず、図２に示すように、シミュレーション対象回路の設計情報を有するマスクレイアウトデータ２を取り込み（入力ステップ）、そのマスクレイアウトデータ２を１辺が約１μｍの矩形領域単位に区切り、その矩形領域毎に対象のマスクレイアウト１０の面積率を算出したマスクレイアウト面積率データ３を前記メモリ１に格納する。
【００３５】
ここで、対象のマスクレイアウトとは、プロセス製造工程中に堆積される金属膜や絶縁膜のパターンを形成する際に使用されるマスクレイアウトをいう。例えば、メタルゲートにおいて、トランジスタのしきい値電圧をデバイス毎に調整するためにハードマスクとして使用される金属膜形成用マスクレイアウトパターンである。また、その他としては、トランジスタの活性領域を形成するマスクパターンや、トランジスタのゲート電極を形成する際に使用するマスクレイアウトパターンを対象とする。
【００３６】
前記マスクレイアウト面積率データ３には、前記各矩形領域の座標情報と共に、各座標の矩形領域における面積率情報とを含む。ここで、前記矩形領域のサイズは、１辺が少なくとも１０μｍ以下の微小な領域毎に面積率を抽出するのが望ましい。
【００３７】
更に、本実施形態における回路シミュレーション方法は、計算機Ｂとメモリ４とを有する。前記計算機Ｂは、前記マスクレイアウト面積率データ３と、対象のトランジスタの位置を示すトランジスタ座標データ（位置情報）５をメモリ４に取り込み入力し（位置情報取り込みステップ）、その対象トランジスタ周辺におけるマスクレイアウト面積率を計算する面積率計算ステップ６を実行し、その計算により得た面積率データ１１をメモリ４に格納する。
【００３８】
また、計算機Ｂは、対象トランジスタからの距離に応じた影響度合いを示す距離依存データ７を取り込み入力し（入力ステップ）、その後、前記計算した面積率データ１１と前記距離依存データ７とに基づいて、対象トランジスタ周辺のマスクレイアウトの距離、面積率に依存したパラメータαを計算するパラメータ計算ステップ１２を実行する。
【００３９】
ここで、前記面積率計算ステップ６とパラメータ計算ステップ１２との詳細を説明する。先ず、面積率計算ステップ６について説明する。面積率ステップ６では、先ず、前記計算機Ａにより計算したマスクレイアウト面積率データ３と、前記トランジスタ座標データ５とにより、図３に示すように、位置座標データ５に基づく対象トランジスタ８の配置位置から所定の距離の範囲内、例えば周囲約１００μｍ程度の矩形領域９における対象のマスクレイアウト１０の面積率情報を抽出する。ここで、矩形領域９の範囲を約１００μｍとしたが、前記所定の距離の範囲として、最適な範囲は、前記対象マスクレイアウト１０が前記対象トランジスタに影響を及ぼす最大の範囲に基づき、前記対象トランジスタ８からプロセス製造上の所定の設計制約下の最小距離に位置するマスクレイアウトパターンまでの距離の約１０倍以上の範囲である。前記対象マスクレイアウト１０の対象トランジスタの特性への影響が前記最小寸法距離の約１０倍程度にまで及ぶためである。
【００４０】
図３のように、前記〜１００μｍの矩形領域９を、前記対象トランジスタ８を中心に、前記対象トランジスタ８からの距離が等しくなるように領域分割を行い、その分割領域毎のマスクレイアウト面積率１１を抽出する。ここで、矩形領域９の分割は最低２つ以上とし、分割する数が多いほど望ましい。この具体例を説明すると、図３に示すように、矩形領域９を例えば５分割し、その５分割した領域を、対象のトランジスタ８との距離が近い方から分割領域[１]〜[５]と定義し、その各分割領域[１]〜[５]毎に前記レイアウトマスク１０の面積率を計算する。
【００４１】
次に、パラメータ計算ステップ１２の詳細を説明する。このパラメータ計算ステップ１２では、対象トランジスタ８からの距離と、前記対象トランジスタ８からの距離に応じた距離依存データ７とに基づいて、前記分割領域[１]〜[５]毎のマスクレイアウト面積率１１に重み付けを行う。この距離依存データ７は、対象のマスクレイアウト１０による電気的特性変動の大きさの関数で表されるデータである。前記距離依存データ７に基づいた重み付けは、前記対象トランジスタ８に近い領域ほど影響が大きくなるように設定されている。この重み付けを行った前記分割領域毎のマスクレイアウト面積率１１の総和をパラメータαと定義する。対象トランジスタ毎にパラメータαが計算され、メモリ４に格納される。以下、パラメータαの計算方法の具体例を説明すると、次の通りである。
【００４２】
先ず、前記対象トランジスタからの距離に応じた距離依存性データ７における関数は、次式１のような関係で表される。
【００４３】
【数１】
2012081158.tif 000003
【００４４】
ここで、Ｒは重み付けを表すパラメータを示し、ＬＴｒ．は対象トランジスタからの距離を示し、Ｘ、Ｙ、Ｚはフィッティング係数である。
【００４５】
そして、前記各分割領域[１]〜[５]について、対象トランジスタ８からその分割領域までの距離に応じた前記式１から得られる重み付けパラメータＲを演算する。図４に例示するように、重み付けパラメータＲは、領域[１]ではａ、領域[２]ではｂ、領域[３]ではｃ、領域[４]ではｄ、領域[５]ではｅと演算されている。この演算された重み付けパラメータＲは、対象トランジスタ８に距離が近い側の領域[１]の値ａほど大値（感度大）であり、距離が遠い側の領域[５]の値ｅほど小値（感度小）（ａ＞ｂ＞ｃ＞ｄ＞ｅ）である。そして、前記各領域[１]〜[５]別に計算されたレイアウトマスク１０の面積率（同図では、領域[１]では０％、領域[２]では１０％、領域[３]では１７％、領域[４]では２８％、領域[５]では２３％）に前記対応する重み付けパラメータＲを乗算して、各領域[１]〜[５]毎に重み付け後の面積率（領域[１]では０、領域[２]では１０×ｂ、領域[３]では１７×ｃ、領域[４]では２８×ｄ、領域[５]では２３×ｅ）を演算する。その後、前記領域[１]〜[５]毎の重み付け後の面積率を加算総和して、前記パラメータαを得る。
【００４６】
前記図３に示した対象トランジスタ８の周辺のマスクレイアウト例では、単にマスクレイアウト１０としたが、レイアウトマスクの種類には、既述の通り、活性領域やゲート電極又は金属膜のレイアウトマスクが存在する。そして、それ等のレイアウトマスクの種類に応じて対象トランジスタ８の特性に影響を及ぼすメカニズムが異なって、対象トランジスタ８からの距離に応じた特性変化の影響度合いの距離依存性が異なる。従って、前記パラメータαは、活性領域やゲート電極、金属膜のレイアウトマスク別にそれぞれ計算する。
【００４７】
図５、図６及び図７は、それぞれ、活性領域、ゲート電極、金属膜のレイアウトマスクにおけるパラメータαの計算方法を示す。
【００４８】
図５に示したレイアウト例では、対象となるレイアウトマスク１０がトランジスタの活性領域のレイアウトマスクであり、同図のハッチングを施した領域が相当する。５分割した領域毎に活性領域の面積率を計算し、その各領域の面積率について、その活性領域のレイアウトマスクに対応した距離依存データ７に基づいて既述の通り重み付けを行い、パラメータαを計算する。
【００４９】
図６は、対象となるレイアウトマスク１０がゲート電極のレイアウトマスクの場合を例示し、同図のハッチングを施した領域が相当する。同様に、５分割した領域毎にゲート電極のレイアウトマスクの面積率を計算し、その各領域の面積率について、ゲート電極のレイアウトマスクに対応した距離依存データ７に基づいて既述の通り重み付けを行い、パラメータαを計算する。
【００５０】
図７は、対象となるレイアウトマスク１０が金属膜マスクレイアウトパターンの場合を例示し、同図のハッチングを施した領域が相当する。金属膜はメタルゲート電極形成時において、トランジスタのしきい値電圧をデバイス毎に調整するためにハードマスクとして使用する際に堆積される、例えばＴｉＮ膜などである。図７の例示では、金属膜マスクレイアウトパターンＭは、ゲート電極の仕事関数をＮＭＯＳトランジスタとＰＭＯＳトランジスタとで区別して調整するために、ＰＭＯＳトランジスタ領域のみに覆われている。前記活性領域、ゲート電極のレイアウトマスクの場合と同様に、５分割した領域毎に金属膜の面積率を計算し、その各領域の面積率について、金属膜レイアウトマスクに対応した距離依存データ７に基づいて既述の通り重み付けを行い、パラメータαを計算する。
【００５１】
次に、図１において、前記計算機Ｂは、前記計算したパラメータαと、そのパラメータαから電気的特性変化ΔＰを計算する際に使用する変換パラメータβ（１３）とにより、マスクレイアウトパターンの影響による対象トランジスタ８の電気的特性変化ΔＰを計算する特性変化計算ステップ１４を実行する。電気的特性変化ΔＰは、次式（２）の関係より計算される。
【００５２】
【数２】
2012081158.tif 000004
【００５３】
ここで、前記変換パラメータβは、前記パラメータαを電気的特性変化ΔＰに変換するための変換パラメータ１３に含まれ、この変換パラメータβは、既知の評価パターンの実測結果などから経験的に求められる。ここで、前記電気的特性変化ΔＰとして計算される対象トランジスタ８の電気的パラメータは、トランジスタ電流、しきい値電圧などを含む。
【００５４】
前記電気的特性変化ΔＰが計算されることにより、所望のマスクレイアウト１０のパターンに応じた電気的特性を設計段階で把握することができる。尚、前記電気的特性変化ΔＰを回路シミュレーションに反映することにより、高精度な回路設計が可能になる。例えば、代表的なＭＯＳＦＥＴモデルであるＢＳＩＭ４において、しきい値電圧の変化はｄｅｌｖｔｏパラメータ機能を使用することにより、回路シミュレーションに反映することが可能である。
【００５５】
図８に、メタルゲートの形成時のアニール工程で、ハードマスクとして金属膜を使用するトランジスタにおいて、金属膜を形成するマスクレイアウトパターンに対するトランジスタのしきい値電圧変化の結果を示す。周囲に様々なマスクレイアウトパターンを有する複数トランジスタの結果であり、ドットは実測結果、ラインは本発明の第１の実施形態にかかる回路シミュレーション方法により求めたしきい値電圧変化ΔＶｔｈの見積り値である。
【００５６】
同図の横軸は、各対象トランジスタ周辺のマスクレイアウトの面積率と距離とに依存したパラメータαであり、縦軸はトランジスタしきい値電圧変化ΔＶｔｈである。また、評価対象の全てのトランジスタのサイズ、レイアウトは同一であり、対象とするマスクレイアウト以外の影響を排除している。尚、前記変換パラメータβは、図８に示すように、パラメータαとトランジスタのしきい値電圧変化ΔＶｔｈとの関係での傾きである。
【００５７】
図８の結果より、実測結果に対して、本発明の第１の実施形態にかかるしきい値変化の見積り値は良い一致を示している。このしきい値電圧変化の見積りを設計段階で考慮することにより、高精度な回路設計が可能となり、回路性能や歩留まりの低下を回避した半導体集積回路を実現できる。
【００５８】
（変形例）
本発明の第１の実施形態にかかる回路シミュレーション方法の変形例を図９に示す。
【００５９】
前記実施形態１では対象トランジスタ８の周囲約１００μｍ程度の矩形領域９としたが、本変形例では、対象トランジスタ８の周囲約１００μｍ程度の円状領域１５に変更し、この円形領域１５における面積率情報を抽出する。この円形領域１５を対象トランジスタ８の位置を中心とする同心円状に分割し、この各分割領域毎にマスクレイアウトの面積率１１を抽出したり、それ等の分割領域毎のマスクレイアウトの面積率１１に距離依存データ７を乗じて重み付けを行い、その重み付けを行った分割領域毎のマスクレイアウト面積率１１の総和をパラメータαとすることは実施形態１と同様である。
【００６０】
このように、矩形領域以外にも円状領域でマスクレイアウト面積率を抽出し、パラメータαを求める方法でも可能である。
【００６１】
（第２の実施形態）
本発明の第２の実施形態にかかる回路シミュレーション方法について図１０を参照して説明する。
【００６２】
本第２の実施形態にかかる回路シミュレーション方法は、マスクレイアウトパターンの影響によるトランジスタの電気的特性変化ΔＰを計算する特性変化計算ステップ１４までは、前記第１の実施形態と同じである。
【００６３】
図１０において、本実施形態における回路シミュレーション方法は、計算機Ｃとメモリ１６とを有する。前記計算機Ｃは、前記計算機Ｂを用いて得られたトランジスタの電気的特性変化ΔＰと、対象トランジスタ８の電気的特性を決めるトランジスタモデルパラメータ（補正前モデルパラメータ）１７とを、前記メモリ１６に格納する。前記トランジスタモデルパラメータ１７は、対象トランジスタ８の周辺のマスクレイアウト１０の形状が予め定めたパターンに固定された場合のトランジスタの電気的特性から抽出されており、マスクレイアウト依存性が考慮される前のトランジスタモデルパラメータである。
【００６４】
本実施形態にかかる回路シミュレーション方法では、計算機Ｃは、マスクレイアウトパターンの影響によるトランジスタの前記電気的特性変化ΔＰを補正後トランジスタモデルパラメータ１８に反映し、回路シミュレーションを実行する回路シミュレーションステップ２９を実施する。これにより、所望のマスクレイアウト１０のパターンに応じた電気的特性変化を回路設計段階で考慮することができるので、高精度な回路設計が可能になる。
【００６５】
例えば、Ｕ．Ｃ．Ｂｅｒｋｅｌｅｙで開発されたＢＳＩＭ３やＢＳＩＭ４といったＭＯＳＦＥＴモデルを使用した回路シミュレーションにおいて、前記電気的特性変化ΔＰを反映させることにより、回路レベルでの影響を確認することが可能である。
【００６６】
ここで、前記電気的特性変化ΔＰとして計算されるトランジスタ１７の電気的パラメータは、トランジスタ電流、しきい値電圧を含む。
【００６７】
具体的に、ＢＳＩＭ３やＢＳＩＭ４といったＭＯＳＦＥＴモデルにおいて、トランジスタの電気的特性を決めるトランジスタ電流、しきい値電圧を決めるモデルパラメータを含んだ前記トランジスタモデルパラメータ１７を用意した場合に、ＭＯＳＦＥＴモデルでは、トランジスタ電流Ｉｄは、キャリア移動度パラメータＵ０、ソース・ドレイン寄生抵抗パラメータＲＤＳＷ、飽和速度パラメータＶＳＡＴを含む下記式（３）で表される。
【００６８】
【数３】
2012081158.tif 000005
【００６９】
また、しきい値電圧Ｖｔｈは、ゲート−ドレイン電圧が０でＶゲート長が大きい場合のしきい値電圧パラメータＶＴＨ０で表され、次式（４）のように表される。
【００７０】
【数４】
2012081158.tif 000006
【００７１】
そして、以上のようなトランジスタ電流Ｉｄ、しきい値電圧Ｖｔｈなどのトランジスタモデルパラメータ１７は、前記電気的特性変化ΔＰとして計算されたトランジスタ電流変化ΔＰ＿Ｉｄ、しきい値電圧変化ΔＰ＿Ｖｔｈに基づいて、対象となるトランジスタ周辺のマスクレイアウト１０のパターンに応じて補正される。具体的に、補正後の各パラメータをＵ０’、ＲＤＳＷ’、ＶＳＡＴ’、ＶＴＨ０’とすると、次式（５）のように補正される。
【００７２】
【数５】
2012081158.tif 000007
【００７３】
以上のようにして補正後モデルパラメータ１８が作成される。このメモリ１６に格納された補正後のモデルパラメータ１８を用いて前記計算機Ｃが回路シミュレーションを実行することにより、回路中の各トランジスタに対し各々の周辺のマスクレイアウト１０のパターンに応じた電気的特性変動を反映することが可能となり、回路レベルで高精度なシミュレーション検証が可能となる。
【００７４】
（第３の実施形態）
続いて、本発明の第３の実施形態にかかる回路シミュレーション方法について図１１を参照して説明する。
【００７５】
本実施形態では、複数個の計算機による計算やデータ格納の分担を変更したものである。具体的には、３つの計算機Ａ、Ｄ及びＥのうち、計算機Ａは第１の実施形態と同一であるが、計算機Ｄでは、面積率計算ステップ６及びパラメータ計算ステップ１２を実行し、トランジスタ座標データ５、分割領域毎の面積率データ１１及び距離依存データ７とを、その有するメモリ１９に格納する。また、計算機Ｅでは、特性変化計算ステップ１４及び回路シミュレーションステップ２９を実行し、パラメータα、変換パラメータβ（１３）及び補正前トランジスタモデルパラメータ１７並びに補正後トランジスタモデルパラメータ１８を、その有するメモリ２０に保持する。
【００７６】
その他、面積率の計算やパラメータαの計算などは前記第１の実施形態と同様であるので、その説明を省略する。
【００７７】
（第４の実施形態）
次に、本発明の第４の実施形態にかかる回路シミュレーション方法について図１２を参照して説明する。
【００７８】
同図の回路シミュレーション方法では、パラメータ計算ステップ１２までの過程は前記第３の実施形態と同じである。
【００７９】
同図の回路シミュレーション方法では、計算機Ｆとメモリ２１とを有する。前記計算機Ｆは、前記計算されたパラメータαと、対象トランジスタ８の電気的特性を決めるトランジスタモデルパラメータ２２とを前記メモリ２１に取り込み格納する。
【００８０】
前記メモリ２１に格納されるトランジスタモデルパラメータ２２は、対象トランジスタ８の周辺のマスクレイアウト１０の形状が予め定めたパターンに固定された場合のトランジスタの電気的特性から抽出されており、マスクレイアウト依存性が考慮される前のトランジスタモデルパラメータである。
【００８１】
本実施形態にかかる回路シミュレーション方法では、トランジスタ周辺のマスクレイアウトの距離、面積率に依存したパラメータαで定義されるトランジスタの電気的特性変化ΔＰをＭＯＳＦＥＴモデル内で計算し、回路シミュレーションを実施することにより、所望のマスクレイアウト１０のパターンに応じた電気的特性変化を回路設計段階で考慮することができる。
【００８２】
ここで、パラメータαで定義されるトランジスタの電気的特性は、トランジスタ電流、しきい値電圧を含み、パラメータαに基づいて対象となるトランジスタ周辺のマスクレイアウト１０のパターンに応じて前記電気的特性が反映される。
例えば、Ｕ．Ｃ．Ｂｅｒｋｅｌｅｙで開発されたＢＳＩＭ３やＢＳＩＭ４といったＭＯＳＦＥＴモデルにおいて、反映後のトランジスタ電流Ｉｄｓ‘、しきい値電圧Ｖｔｈ’は、次式（６）のように表される。
【００８３】
【数６】
2012081158.tif 000008
【００８４】
ここで、Ｉｄｓ、Ｖｔｈは補正前のトランジスタ電流、しきい値電圧であり、γ、δはフィッティングパラメータである。パラメータγ、δは前記トランジスタモデルパラメータ２２に含まれ、回路シミュレーションの実行時に、ＭＯＳＦＥＴモデルの計算に使用される。
【００８５】
以上のようにして、前記パラメータαで定義されるトランジスタの電気的特性変化ΔＰを計算する機能を組み込んだＭＯＳＦＥＴモデルを用いて、前記計算機Ｆが回路シミュレーションステップ２９を実行することにより、回路中の各トランジスタに対し各々の周辺のマスクレイアウト１０のパターンに応じた電気的特性変動を反映することが可能となり、回路レベルで高精度なシミュレーション検証が可能となる。
【００８６】
（第５の実施形態）
本発明の第５の実施形態にかかる回路シミュレーション方法について図１３を参照して説明する。
【００８７】
同図の回路シミュレーション方法では、第１の実施形態を示す図１のように取り込み入力したマスクレイアウトデータ２を図２に示す矩形領域単位毎に対象のマスクレイアウト面積率データ３を算出することなく、直接に、面積率計算ステップ６において、対象トランジスタ８の周囲約１００μｍ程度の矩形領域９におけるマスクレイアウト１０の面積率情報を抽出した後、対象トランジスタ８を中心に距離が等しくなるようにその矩形領域９を複数に分割して、その各分割領域毎のマスクレイアウト面積率１１を計算する点である。
【００８８】
そして、前記面積率計算ステップ６を含む全ての計算、及びデータのメモリへの格納を１つの計算機Ｇ及びその有するメモリ２３で行うように構成している。
【００８９】
その他の面積率の計算やパラメータαの計算などは前記第１の実施形態と同様であるので、その説明を省略する。
【００９０】
（第６の実施形態）
本発明の第６の実施形態にかかる回路シミュレーション方法について図１４を参照して説明する。
【００９１】
本実施形態にかかる回路シミュレーション方法は、前記第２の実施形態を示す図１０とほぼ同様である。異なる点は、前記第５の実施形態と同様に、面積率計算ステップ６において、直接に、対象トランジスタ８の周囲約１００μｍ程度の矩形領域９におけるマスクレイアウト１０の面積率情報を抽出した後、対象トランジスタ８を中心に距離が等しくなるようにその矩形領域９を複数に分割して、その各分割領域毎のマスクレイアウト面積率１１を計算する点である。
【００９２】
そして、前記面積率計算ステップ６、パラメータ計算ステップ１２及び特性変化計算ステップ１４と、マスクレイアウトデータ２、トランジスタ座標データ５、分割領域毎の面積率データ１１、距離依存データ７、パラメータα及び変換パラメータβ（１３）の格納を、計算機Ｇ及びその有するメモリ２３で行うように構成している。
【００９３】
その他の面積率の計算やパラメータαの計算などは前記第１の実施形態と同様であるので、その説明を省略する。
【００９４】
（第７の実施形態）
本発明の第７の実施形態にかかる回路シミュレーション方法について図１５を参照して説明する。
【００９５】
本実施形態にかかる回路シミュレーション方法は、前記第３の実施形態を示す図１１とほぼ同様である。異なる点は、前記第５の実施形態と同様に、面積率計算ステップ６において、直接に、各分割領域毎のマスクレイアウト面積率１１を計算する点である。
【００９６】
そして、前記面積率計算ステップ６及びパラメータ計算ステップ１２と、マスクレイアウトデータ２、トランジスタ座標データ５、分割領域毎の面積率データ１１及び距離依存データ７の格納を、計算機Ｈ及びその有するメモリ２４で行うように構成している。
【００９７】
その他の面積率の計算やパラメータαの計算などは前記第１の実施形態と同様であるので、その説明を省略する。
【００９８】
（第８の実施形態）
本発明の第８の実施形態にかかる回路シミュレーション方法について図１６を参照して説明する。
【００９９】
本実施形態にかかる回路シミュレーション方法は、前記第４の実施形態を示す図１２とほぼ同様である。異なる点は、前記第５の実施形態と同様に、面積率計算ステップ６において、直接に、各分割領域毎のマスクレイアウト面積率１１を計算する点である。
【０１００】
そして、前記面積率計算ステップ６及びラメータ計算ステップ１２と、マスクレイアウトデータ２、トランジスタ座標データ５及び分割領域毎の面積率データ１１の格納とを、計算機Ｈ及びその有するメモリ２４で行うように構成している。
【０１０１】
その他の面積率の計算やパラメータαの計算などは前記第１の実施形態と同様であるので、その説明を省略する。
【産業上の利用可能性】
【０１０２】
以上説明したように、本発明は、トランジスタ周辺に位置する金属膜や活性領域、ゲート電極のマスクレイアウトパターンの影響を考慮した回路シミュレーションを行うことができるので、微細化された半導体集積回路の設計において、精度の向上を図り得る回路シミュレーション方法として有用である。
【符号の説明】
【０１０３】
１、４、１６、１９、
２０、２１、２３、２４    メモリ
２                          マスクレイアウトデータ
３、１１                    マスクレイアウト面積率データ
５                          トランジスタ座標データ
６                          面積率計算ステップ
７                          距離依存データ
８、２５                    トランジスタ
９、１５                    面積率計算領域
１０                        対象マスクレイアウトパターン
１２                         パラメータ計算ステップ
１３                        変換パラメータ
１４                         特性変化計算ステップ
１７                        補正前トランジスタモデルパラメータ
１８                        補正後トランジスタモデルパラメータ
２２                        トランジスタモデルパラメータ
２６                        活性領域
２７、２８                  長さパラメータ
２９                        回路シミュレーションステップ
【図１】
2012081158.tif 000009
【図２】
2012081158.tif 000010
【図３】
2012081158.tif 000011
【図４】
2012081158.tif 000012
【図５】
2012081158.tif 000013
【図６】
2012081158.tif 000014
【図７】
2012081158.tif 000015
【図８】
2012081158.tif 000016
【図９】
2012081158.tif 000017
【図１０】
2012081158.tif 000018
【図１１】
2012081158.tif 000019
【図１２】
2012081158.tif 000020
【図１３】
2012081158.tif 000021
【図１４】
2012081158.tif 000022
【図１５】
2012081158.tif 000023
【図１６】
2012081158.tif 000024
【図１７】
2012081158.tif 000025
【国際調査報告】
2012081158.tif 000026
2012081158.tif 000027
2012081158.tif 000028
2012081158.tif 000029