(57)【要約】  絶縁膜とゲート電極とを交互に積層した積層膜の側壁に形成された薄いチャネル半導体層が前記積層膜上において除去された場合に、前記チャネル半導体層および前記ゲート電極により構成される縦型トランジスタと、前記積層膜上に形成されたビット線との接触抵抗が上昇することを防ぐ。その手段として、前記積層膜の直上に前記チャネル半導体層と電気的に接続された導電層を設ける。
2012077174.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、前記半導体基板の主面に沿う第１方向に延在する第１導電層と、
前記第１導電層上に形成され、前記第１導電層と電気的に接続された選択素子と、
前記選択素子上に交互に積層されたＮ＋１層（ＮはＮ≧１である整数）の第１絶縁膜とＮ層の第２導電層とを含む積層膜と、
前記積層膜の側壁に第２絶縁膜を介して形成され、前記選択素子と電気的に接続された第１半導体層およびメモリ材料層と、
前記積層膜上に形成され、前記第１半導体層と電気的に接続された第３導電層と、
前記第３導電層上に形成され、前記第３導電層と電気的に接続された、前記第１方向と直交する第２方向に延在する第４導電層と、
を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記第１半導体層と前記第２絶縁膜との間には第２半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第２半導体層の最上面は前記第２絶縁膜の最上面の高さよりも高い領域に位置していることを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
前記第３導電膜は前記第４導電層と直接接していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記メモリ材料層は抵抗変化材料を含み、前記第１半導体層を介して前記積層膜の側壁に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第２絶縁膜の最上面は前記第３導電膜の底面よりも低く、最上層の前記第２導電層の上面よりも高い領域に位置していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記メモリ材料層と前記第１半導体層との間には第３絶縁膜が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記メモリ材料層は電荷蓄積膜を含み、前記第２絶縁膜と前記第１半導体層との間に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記積層膜は、前記第１導電層の直上であって前記第４導電層の直下の領域に、前記積層膜の上面から前記選択素子の上面に達する孔を有し、
前記孔内であって前記積層膜の側壁に前記第２絶縁膜および前記第１半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１０】
前記積層膜は前記第１方向に延在し、前記第２方向に複数並んで配置されており、
前記第２方向に隣り合う前記積層膜同士の対向する側壁のそれぞれに前記第２絶縁膜および前記第１半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１１】
（ａ）半導体基板上に前記半導体基板の主面に沿う第１方向に延在する第１導電層を形成する工程と、
（ｂ）前記第１導電層上にＮ＋１層（ＮはＮ≧１である整数）の第１絶縁膜とＮ層の第２導電層とを交互に積層した積層膜を形成する工程と、
（ｃ）前記積層膜上に第３導電層を形成する工程と、
（ｄ）前記積層膜の側壁に第２絶縁膜を形成し、前記第２絶縁膜の側壁であって前記積層膜と接してない方の側壁に前記第３導電層と電気的に接続された第１半導体層およびメモリ材料層を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第３導電層と電気的に接続され、前記第１方向と直交する第２方向に延在する第４導電層を前記第３導電層上に形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１２】
前記（ｄ）工程では、前記第２絶縁膜の最上面の高さが前記第３導電層の底面よりも低く、最上層の前記第２導電層の最上面よりも高い領域に位置するように前記第２絶縁膜を形成することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１３】
前記（ｄ）工程は、
（ｄ１）前記積層膜および前記第３導電層を覆うように前記第２絶縁膜を形成する工程と、
（ｄ２）前記積層膜の側壁に前記第２絶縁膜を介して第２半導体層を形成する工程と、
（ｄ３）前記第２半導体層から露出している前記第２絶縁膜を除去する工程と、
（ｄ４）前記積層膜の側壁に前記第２絶縁膜および前記第２半導体層を介して前記第１半導体層および前記メモリ材料層を形成する工程と、
を有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１４】
前記（ａ）工程では、前記半導体基板上に第５導電層、第１導電型を有する半導体層および第２導電型を有する半導体層を前記半導体基板側から順に積層し、続いて前記第２導電型を有する半導体層、前記第１導電型を有する半導体層および前記第５導電層を前記第１方向に延在し前記第２方向に並ぶ複数の第１パターンに加工することにより前記第５導電層からなる前記第１導電層を形成し、
前記（ｂ）工程では前記積層膜を前記第２導電型を有する半導体層上に前記第２導電型を有する半導体層と電気的に接続させて形成し、
（ａ１）前記（ａ）工程の後、前記第２導電型を有する半導体層および前記第１導電型を有する半導体層を含む構造体を分断し、前記構造体を第１方向に所定の間隔を開けて複数形成する工程をさらに有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１５】
前記（ａ）工程では前記第１導電層を前記第２方向に複数並べて形成し、
前記（ｄ）工程では、前記第２方向に隣り合う前記積層膜同士の対向する側壁のそれぞれに前記第２絶縁膜、前記第１半導体層および前記メモリ材料層を形成し、
前記（ｅ）工程では前記第４導電層を前記第１方向に複数並べて形成し、
（ｃ１）前記（ｄ）工程の前に、前記積層膜および前記第３導電層を前記第１方向に延在し前記第２方向に並ぶ複数の第２パターンに加工する工程と、
（ｄ５）前記（ｅ）工程の前に、対向する前記積層膜の側壁のそれぞれに形成された前記メモリ材料層同士の間を第３絶縁膜で埋め込む工程と、
（ｅ１）前記第１方向に隣り合う前記第４導電層同士の間の領域の直下の前記第１半導体層および前記メモリ材料層を除去する工程と、
をさらに有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１６】
（ｃ２）前記（ｄ）工程の前に、前記積層膜および前記第３導電層を貫通する孔を前記第１導電層の直上に形成する工程をさらに有し、
前記（ｄ）工程では、前記孔内であって前記積層膜の側壁に前記第２絶縁膜、前記第１半導体層および前記メモリ材料層を形成することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１７】
前記メモリ材料層は抵抗変化材料を含み、
前記（ｄ）工程では、前記積層膜の側壁側から順に前記第２絶縁膜、前記第１半導体層および前記メモリ材料層を形成することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関し、特に、電気的に書き換え可能な不揮発性メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。【０００３】
抵抗変化素子を用いたメモリについては、特許文献１（特開２００４−２７２９７５号公報）に、電圧印加によって抵抗値が変化する可変抵抗素子を接続してなるメモリセルを、複数個直列接続してメモリセル直列部を形成し、メモリセル直列部の少なくとも一端に選択トランジスタを設けることが開示されている。【０００４】
また、相変化メモリについては、特許文献２（特開２００５−２６００１４号公報）に、温度によりその抵抗値が変化する記憶素子を含むメモリセルを有するメモリブロックを積層させ、高集積な不揮発メモリを実現することが開示されている。【０００５】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態とで異なることを利用して情報を記憶する。前記相変化材料は、アモルファス状態では抵抗が高く、結晶状態では抵抗が低い特徴を有する。したがって情報の読出しは、相変化メモリの両端に電位差を与え、相変化メモリに流れる電流を測定し、素子が高抵抗状態であるか、または低抵抗状態であるかを判別することで行う。【０００６】
相変化メモリでは、電流により発生するジュール熱によって相変化材料膜の電気抵抗を異なる状態に変化させることによりデータの書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いており、研究が盛んに行われている。【０００７】
これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献３（特開２００８−１６０００４号公報）には、ゲート電極材料と絶縁膜とを交互に複数積層した積層構造を貫く複数の貫通孔を一括加工で形成した後、貫通孔の内壁にゲート絶縁膜、チャネル層および相変化膜を形成することで複数のメモリセルを形成することが開示されている。【０００８】
また、非特許文献１に記載されているように、ゲート電極材料と絶縁膜とを交互に複数積層した積層構造を貫く複数の貫通孔を一括加工で形成する方法によるメモリ製造技術は、相変化メモリの他にもフラッシュメモリで公開されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００５−２６００１４号公報
【特許文献３】特開２００８−１６０００４号公報
【非特許文献】
【００１０】
【非特許文献１】「２００９  シンポジウム  オン  ブイエルエスアイ  テクノロジー（2009 Symposium on VLSI Technology）」，（日本），２００９年，ｐ．１９２〜１９３
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献３に記載されているメモリセルでは、縦型トランジスタの底部から上部にかけて形成されたチャネルシリコン層（チャネル半導体層）の最上部に低抵抗の拡散層を形成することで、メモリセル上に形成された金属配線とメモリセルとを接続させる必要がある。【００１２】
しかしながら、チャネル半導体層の最上部は、チャネル半導体層の成膜後にドライエッチング工程および洗浄工程などで微量ながら削られるため、チャネル半導体層上の最上部の拡散層の膜厚が薄くなる、または最上部の拡散層が無くなるなどの不具合が発生する。最上部の拡散層が除去された場合、拡散層またはチャネルシリコン層と前記金属配線との接触面積が極端に小さくなり、メモリセルと金属配線との接触抵抗が高くなる。このため、特許文献３に記載されているメモリセルを形成しようとした場合、相変化材料膜の成膜後に形成する上部電極配線を構成する金属膜とチャネルシリコン層との間の接触抵抗を低くし、高信頼な電気的接続を形成するのは困難である。拡散層と金属配線の間の接触抵抗が高いと、特許文献３に記載されている縦型トランジスタに十分な電流を流せず、相変化メモリの書換え、読出しを正常に行うことができなくなる。【００１３】
非特許文献１に記載されているフラッシュメモリのように、上部拡散層と接触するプラグをメモリセル形成後にシリコン膜を用いて形成すれば、上部拡散層とプラグとの間に良好なコンタクトを形成できる。しかし、フラッシュメモリではなく相変化メモリの場合には、相変化材料膜がプラグを構成するシリコン膜の成膜工程およびシリコン結晶化工程の熱負荷に耐えられず融解または揮発する可能性があるので、この方法を用いることはできない。また、フラッシュメモリであっても、シリコンのプラグを形成するためには専用のマスクが必要となるため、製造コストを増加させる問題がある。【００１４】
本発明の目的は、不揮発性記憶装置を構成する縦型トランジスタの上部の拡散層と金属配線との間の接触抵抗を低減することにある。【００１５】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１７】
本願の一発明による不揮発性記憶装置は、
半導体基板上に形成され、前記半導体基板の主面に沿う第１方向に延在する第１導電層と、
前記第１導電層上に形成され、前記第１導電層と電気的に接続された選択素子と、
前記選択素子上に交互に積層された複数の第１絶縁膜および複数の第２導電層を含む積層膜と、
前記積層膜の側壁に第２絶縁膜を介して形成され、前記選択素子と電気的に接続された第１半導体層およびメモリ材料層と、
前記積層膜上に形成され、前記第１半導体層と電気的に接続された第３導電層と、
前記第３導電層上に形成され、前記第３導電層と電気的に接続された、前記第１方向と直交する第２方向に延在する第４導電層と、
を有するものである。【００１８】
また、本願の一発明による不揮発性記憶装置の製造方法は、
（ａ）半導体基板上に前記半導体基板の主面に沿う第１方向に延在する第１導電層を形成する工程と、
（ｂ）前記第１導電層上にＮ＋１層（ＮはＮ≧１である整数）の第１絶縁膜とＮ層の第２導電層とを交互に積層した積層膜を形成する工程と、
（ｃ）前記積層膜上に第３導電層を形成する工程と、
（ｄ）前記積層膜の側壁に第２絶縁膜を形成し、前記第２絶縁膜の側壁であって前記積層膜と接してない方の側壁に前記第３導電層と電気的に接続された第１半導体層およびメモリ材料層を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第３導電層と電気的に接続され、前記第１方向と直交する第２方向に延在する第４導電層を前記第３導電層上に形成する工程と、
を有するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２０】
本発明によれば、不揮発性記憶装置を構成する縦型トランジスタの上部の拡散層と金属配線との間の接触抵抗を低減することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１である縦型チェインメモリの断面図である。
【図２】本発明の実施の形態１である縦型チェインメモリの俯瞰図である。
【図３】本発明の実施の形態１である縦型チェインメモリの動作を説明する断面図である。
【図４】（ａ）は、図３に示す縦型チェインメモリの動作を説明する等価回路図である。（ｂ）は、図４に示す縦型チェインメモリを破断して示す上面図である。
【図５】本発明の実施の形態１である縦型チェインメモリの製造方法を示す俯瞰図である。
【図６】図５に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図７】図６に続く縦型チェインメモリの製造方法を説明する断面図である。
【図８】図７に続く縦型チェインメモリの製造方法を説明する断面図である。
【図９】図８に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１０】図９に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１１】本実施の形態１である縦型チェインメモリの製造方法の変形例を説明する断面図である。
【図１２】図１０に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１３】図１２に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１４】図１３に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１５】図１４に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１６】図１５に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１７】本実施の形態１である縦型チェインメモリの製造方法の変形例を説明する断面図である。
【図１８】図１６に続く縦型チェインメモリの製造方法を説明する断面図である。
【図１９】本発明の実施の形態２である縦型チェインメモリの断面図である。
【図２０】本発明の実施の形態２である縦型チェインメモリの俯瞰図である。
【図２１】本発明の実施の形態２である縦型チェインメモリの製造方法を示す俯瞰図である。
【図２２】図２１に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図２３】図２２に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図２４】図２２に続く縦型チェインメモリの製造方法を説明する断面図である。
【図２５】図２４に続く縦型チェインメモリの製造方法を説明する断面図である。
【図２６】図２５に続く縦型チェインメモリの製造方法を説明する断面図である。
【図２７】図２６に続く縦型チェインメモリの製造方法を説明する断面図である。
【図２８】比較例である縦型チェインメモリを示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００２４】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２５】
（実施の形態１）
本実施の形態における縦型チェインメモリの断面図の一部を図１に示す。図１は本実施の形態の不揮発性記憶装置の断面図であり、メモリセルアレイ、配線およびコンタクトプラグの一部を示している。半導体基板１上にはゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴＥが形成され、半導体基板１の主面にはゲート電極ＧＡＴＥの下部の半導体基板１を挟むように拡散層ＤＩＦが形成されており、拡散層ＤＩＦおよびゲート電極ＧＡＴＥは、ワード線２またはビット線３を選択する電界効果トランジスタを構成している。半導体基板１の上面には拡散層ＤＩＦに接して素子分離層ＳＴＩが形成されており、半導体基板１上にはゲート電極ＧＡＴＥおよび素子分離層ＳＴＩを覆うように層間絶縁膜ＩＬＤ１が形成され、層間絶縁膜ＩＬＤ１上には層間絶縁膜ＩＬＤ２、ＩＬＤ３、絶縁膜３１、層間絶縁膜ＩＬＤ４、ＩＬＤ５、ＩＬＤ６およびグローバルビット線ＧＢＬが半導体基板１側から順に形成されている。
【００２６】
層間絶縁膜ＩＬＤ２内の下部および上部にはそれぞれ配線層Ｍ１およびＭ２が形成され、配線層Ｍ２は配線層Ｍ２と配線層Ｍ１との間に形成されたコンタクトプラグＣ２、配線層Ｍ１および層間絶縁膜ＩＬＤ１を貫くコンタクトプラグＣ１を介して拡散層ＤＩＦと電気的に接続されている。
【００２７】
層間絶縁膜ＩＬＤ３上には、金属膜からなり、半導体基板１の主面に沿う第１方向（図１の紙面垂直方向）に延在するストライプ状に形成された配線パターンである複数のワード線２が形成されている。ワード線２上には、第１方向に所定の間隔をおいて柱状のポリシリコンダイオードＰＤが複数形成されている。ワード線２は第１方向と直交する方向であって半導体基板１の主面に沿う第２方向に複数並んで形成されており、複数のポリシリコンダイオードＰＤはそれぞれのワード線２上に配置されているため、ワード線２は平面的にマトリクス状に複数形成されている。また、隣り合うポリシリコンダイオードＰＤ同士の間には、絶縁膜３１が埋め込まれている。
【００２８】
なお、ここでいうストライプ状のパターンとは、半導体基板の主面に沿う同一の方向に延在するパターンが、その延在する方向と直交し、かつ半導体基板の主面に沿う他の方向に所定の間隔を空けて複数並んで配置されているものをいう。
【００２９】
複数のポリシリコンダイオードＰＤはそれぞれワード線２上に順に形成されたポリシリコン層４ｐ、５ｐおよび６ｐからなり、半導体基板１の主面に対して垂直な方向に延在する柱状の形状を有している。ポリシリコン層４ｐは、ｐ型不純物（例えばＢ（ホウ素））がドープされた半導体層であり、ポリシリコン層６ｐは、ｎ型不純物（例えばＡｓ（ヒ素））がドープされた半導体層である。ポリシリコン層５ｐは真性半導体層であるが、実際にはポリシリコン層４ｐ、６ｐに比べて不純物が低濃度で導入されている。すなわち、ポリシリコンダイオードＰＤはｎ型半導体層とｐ型半導体層との間に真性半導体層を配置したＰＩＮダイオードである。
【００３０】
ポリシリコンダイオードＰＤ上および絶縁膜３１上には、下方から順に絶縁膜および導電膜を交互に複数積層した積層膜からなるパターンであって、第１方向にストライプ状に形成されたパターンが配置されている。すなわち、ポリシリコンダイオードＰＤ上には、半導体基板１側から順に絶縁膜１１、ポリシリコン層２１ｐ、絶縁膜１２、ポリシリコン層２２ｐ、絶縁膜１３、ポリシリコン層２３ｐ、絶縁膜１４、ポリシリコン層２４ｐ、絶縁膜１５、ポリシリコン層６１ｐ、絶縁膜７１およびポリシリコン層２５ｐが形成されている。つまり、交互に積層されたＮ＋１層（ＮはＮ≧１である整数）の絶縁膜とＮ層の導電層とからなる積層膜上に導電層であるポリシリコン層２５ｐが形成されている。
【００３１】
ポリシリコン層２１ｐ〜２４ｐは、シリコン基板の主面に対して垂直な方向に直列接続された複数のメモリセルのそれぞれを選択するセルトランジスタ（選択トランジスタ）のゲートとして機能する導電層であり、いずれも第１方向に延在するストライプ状に配置されている。
【００３２】
また、ゲート配線であるポリシリコン層６１ｐは、ポリシリコン層２１ｐ〜２４ｐを含む隣り合う前記積層膜同士の間の溝内の対向する内壁に形成された２列の縦型チェインメモリの選択を行なうゲートとして機能するものである。ゲート配線であるポリシリコン層２１ｐ〜２４ｐおよび６１ｐを含む前記積層膜は絶縁膜３１の直上に形成されており、ポリシリコンダイオードＰＤの直上には形成されていない。
【００３３】
前記積層膜の側壁には、絶縁膜９、ポリシリコン層８８ｐ、８９ｐ、相変化材料膜７および絶縁膜９１が前記積層膜の側壁側から順に形成されている。ポリシリコン層８９ｐおよび相変化材料膜７は前記溝の底部にも形成されているため、図１に示すように、第２方向に沿う断面ではＵ字型の形状を有している。なお、相変化材料膜７および絶縁膜９１の上面高さはほぼ同一で、ポリシリコン層２４ｐの上面よりも高く、ポリシリコン層６１ｐの下面よりも低い領域に位置している。前記溝内であって相変化材料膜７の最上面の高さよりも下の領域は絶縁膜９、ポリシリコン層８８ｐ、８９ｐ、相変化材料膜７および絶縁膜９１により埋め込まれているが、前記溝内であって相変化材料膜７の最上面の高さよりも上の領域には相変化材料膜７および絶縁膜９１は形成されておらず、絶縁膜９２が埋め込まれている。すなわち、前記積層膜を構成する絶縁膜１５、ポリシリコン層６１ｐおよび絶縁膜７１と、ポリシリコン層２５ｐとの側壁には、順に絶縁膜９、ポリシリコン層８８ｐ、８９ｐおよび絶縁膜９２が形成されている。つまり、相変化材料膜７上および絶縁膜９１上には絶縁膜９２が形成されている。
【００３４】
ポリシリコン層２１ｐ〜２４ｐのそれぞれと、その側壁に絶縁膜９を介して形成されたポリシリコン層８８ｐ、８９ｐおよび相変化材料膜７とは相変化メモリのメモリセルを構成しており、ポリシリコン層２１ｐ〜２４ｐのそれぞれと、その側壁に絶縁膜９を介して形成されたポリシリコン層８８ｐおよび８９ｐとはメモリセルを選択するためのセルトランジスタを構成している。
【００３５】
絶縁膜９はメモリセルを選択するセルトランジスタなどの選択トランジスタのゲート絶縁膜であり、ポリシリコン層８８ｐ、８９ｐはそれらのトランジスタの導電経路となるチャネル層である。また、ポリシリコン層２５ｐはポリシリコン層８８ｐ、８９ｐよりも不純物濃度が高い半導体層である。なお、ポリシリコン層２５ｐには、ポリシリコン層８８ｐ、８９ｐと同一の導電型の不純物が比較的高濃度で導入されている。
【００３６】
ゲート絶縁膜として機能する絶縁膜９上およびポリシリコン層８９ｐ上にはポリシリコン層８８ｐよりも高い不純物濃度を有する半導体層であるポリシリコン層９９ｐが形成され、ポリシリコン層８８ｐ上にはポリシリコン層８８ｐよりも不純物濃度が高い半導体層であるポリシリコン層９８ｐが形成されている。なお、ポリシリコン層９８ｐ、９９ｐには、ポリシリコン層８８ｐ、８９ｐと同一の導電型の不純物が比較的高濃度で導入されている。ポリシリコン層９９ｐはポリシリコン層２５ｐの上面および側壁に形成されており、第２方向に沿う断面において、ポリシリコン層８９ｐの上面および側壁を覆うように形成されている。
【００３７】
絶縁膜９２上およびポリシリコン層９９ｐ上には半導体基板１の主面側から順に金属膜３ａ、３ｂおよび３ｃが形成されている。金属膜３ａ〜３ｃはビット線３を構成し、第２方向に延在するストライプ状に形成されている。ビット線３は、相変化メモリを選択するための金属配線であり、層間絶縁膜ＩＬＤ４上に形成されている。ワード線２およびビット線３は、それらの間に形成されたポリシリコンダイオード、ポリシリコン層８８ｐ、８９ｐ、相変化材料膜７、ポリシリコン層９８ｐおよび９９ｐを介して電気的に接続されている。ビット線３および拡散層ＤＩＦは、コンタクトプラグＢＬＣ、配線層Ｍ２、Ｍ１、コンタクトプラグＣ１およびＣ２を介して電気的に接続されており、ビット線３は他の回路と接続されている。ポリシリコン層２５ｐ、９８ｐおよび９９ｐはポリシリコン層８８ｐ、８９ｐをチャネル層とする縦型トランジスタの拡散層であり、縦型チェインメモリとビット線３とを電気的に接続するために設けられている。
【００３８】
層間絶縁膜ＩＬＤ５上には、ゲートに給電するための配線ＳＴＧＬ１、ＳＴＧＬ２、ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４が第１方向にストライプ状に並んで配置されている。層間絶縁膜ＩＬＤ６上に形成された配線であるグローバルビット線ＧＢＬと配線層Ｍ１とは、層間絶縁膜ＩＬＤ３〜ＩＬＤ６を貫くコンタクトプラグＧＢＬＣ、配線層Ｍ２およびコンタクトプラグＣ２を介して電気的に接続されている。
【００３９】
ここでは、複数のポリシリコンダイオードＰＤ、ポリシリコン層２１ｐ〜２４ｐ、６１ｐ、相変化材料膜７、ポリシリコン層８８ｐ、８９ｐ、９８ｐ、９９ｐ、ポリシリコン層２５ｐ、絶縁膜９、ビット線３およびワード線２を含む領域をメモリセルアレイＭＡと呼ぶ。
【００４０】
なお、図示していない領域において、ポリシリコン層２１ｐ〜２４ｐは配線ＧＬ１〜ＧＬ４にコンタクトプラグを介してそれぞれ電気的に接続されている。また、ポリシリコン層６１ｐは配線ＳＴＧＬ１または配線ＳＴＧＬ２に接続されている。
【００４１】
第２方向に隣り合うポリシリコン層６１ｐは互いに電気的に絶縁されており、隣り合う二つのポリシリコン層６１ｐの一方は配線ＳＴＧＬ１に接続されており、もう一方は配線ＳＴＧＬ２に接続されている。したがって、隣り合うポリシリコン層６１ｐにはそれぞれ独立した電圧を印加することができる。図１に示していない領域では、ポリシリコン層６１ｐはそれぞれ一本置きに配置されたストライプパターンがそれぞれのパターンの延長方向の一方の端部で一体となって繋がっている。また、前記ストライプパターンと絶縁され、隣り合う前記ストライプパターン同士の間に配置された複数のポリシリコン層６１ｐは、前記ストライプパターンが一体となって繋がっている領域に対してメモリセルアレイを挟んだ反対側の領域で一体となって繋がっている。
【００４２】
つまり、例えば隣り合うポリシリコン層２１ｐ同士は電気的に接続されておらず、一つのポリシリコン層６１ｐを挟んで配置された二つのポリシリコン層６１ｐ同士は電気的に接続されている。なお、電気的に接続された二つのポリシリコン層６１ｐの間に配置され、前記二つのポリシリコン層６１ｐと絶縁された一つのポリシリコン層６１ｐは、隣り合うポリシリコン層６１ｐを挟んだ反対側に配置されたポリシリコン層６１ｐと電気的に接続されている。
【００４３】
なお、ポリシリコン層２１ｐ〜２４ｐはポリシリコン層６１ｐと似たような平面形状を有しており、それぞれの隣り合うパターン同士はメモリセルアレイを挟んだ反対側でコンタクトプラグを介して上部の配線と接続されている。しかし、ポリシリコン層６１ｐとは異なり、隣り合うポリシリコン層の電位を別々に制御する必要は無いため、隣り合うパターン同士は同一の配線に接続されている。
【００４４】
つまり、例えば、メモリセルのゲート配線またはゲート電極として機能するポリシリコン層２１ｐは、隣り合うストライプパターンが、第２方向の一方の端部から数えて奇数本目か偶数本目かを問わず、全て同一の配線ＧＬ１に接続され、互いに短絡されることになる。したがって、配線ＧＬ１に所定の電位を印加すると、ゲート電極であるポリシリコン層２１ｐは全て、同一の電位となる。すなわち、配線ＧＬ１によって、ポリシリコン層２１ｐと同一平面上内にあるセルを全て、一括して選択又は非選択することができる。なお、このことはポリシリコン層２２ｐ、２３ｐおよび２４ｐも同様である。このような接続関係によって、後述するメモリセルアレイＭＡにおいて、ｚ軸方向（高さ方向）の選択セルまたは非選択セルを決定することができる。
【００４５】
これに対し、一つのポリシリコンダイオードＰＤ上に形成され、前記ポリシリコンダイオードＰＤに電気的に並列接続された２列のメモリセル群のいずれかを選択する選択トランジスタのゲート配線またはゲート電極として機能するポリシリコン層６１ｐは、第２方向の一方の端部から数えて奇数本目と偶数本目が同一の配線に接続されない。すなわち、奇数本目は配線ＳＴＧＬ１、偶数本目は配線ＳＴＧＬ２、というように、ストライプパターンは１つ置きにそれぞれ互いに絶縁された２つの配線ＳＴＧＬ１、ＳＴＧＬ２に接続され、独立に電圧を印加することができる。このような接続関係により、上述した配線ＧＬ１〜ＧＬ４のいずれかによって一括して選択されたｚ軸方向で同一高さのセルのうち、第２方向の一方の端部から数えて奇数個目のセルか偶数個目のセルかを特定することができる。
【００４６】
ここで、ポリシリコン層２１ｐは結果として全て短絡されることになるのだから、奇数本目と偶数本目とを別々に短絡した上でコンタクトプラグおよび配線ＧＬ１を介して短絡するのではなく、奇数本目か偶数本目かを問わず短絡したポリシリコン層を形成する方法が考えられる。しかし、上述したように奇数本目と偶数本目とを同層において別々の領域で一体にし、それらをコンタクトプラグおよびゲート配線を介して短絡することで、当該縦型チェインメモリの製造工程においてポリシリコン層２１ｐ〜２４ｐと６１ｐとを同一形状とすることができる。そのため、これらのポリシリコン層は全て同一のマスクで作成可能となり、製造コストを大幅に削減することが可能となる。
【００４７】
また、図示していない領域において、ワード線２の下部には、ワード線２と、半導体基板１上に形成された電界効果トランジスタとを接続するコンタクトプラグが形成されている。配線ＳＴＧＬ１、ＳＴＧＬ２、ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４はそれぞれ、コンタクトプラグを介して半導体基板１上に形成された周辺回路と電気的に接続されている。
【００４８】
次に、図２に本実施の形態の縦型チェインメモリの俯瞰図を示す。図２は、図１のうち、特にメモリセルアレイＭＡの部分を抜き出して示した俯瞰図である。第１方向に延在する複数のワード線２のそれぞれの上に、ポリシリコンダイオードＰＤが第１方向に周期的に複数形成されている。ただし、第２方向に隣り合うポリシリコンダイオードＰＤ同士の間を埋める絶縁膜３１によりそれぞれのポリシリコンダイオードＰＤの側壁は覆われているため、図では第１方向に複数並んでいるポリシリコンダイオードＰＤの一部のみが示されている。
【００４９】
図２に示すように、ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜は、ワード線２の延在方向（第１方向）に延在するストライプ状にパターニングされている。このパターンは、加工時にポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜が残るライン部分と、加工時にポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜が除去されるスペース部分からなる。
【００５０】
前記積層膜（ライン部分）はワード線２同士の間のスペースの直上に形成されており、隣り合う前記積層膜の間のスペース部分はワード線２の直上に配置されている。ビット線３はワード線２の延在方向と直交する方向（第２方向）に延在するストライプ形状を有しており、絶縁膜７１上にｎ型のポリシリコン層２５ｐ、９９ｐを介して配置されている。なお、後述するように、製造工程によってはポリシリコン層２５ｐ上のポリシリコン層９９ｐは除去され、ポリシリコン層２５ｐがその上の金属膜３ａと直接接している場合も考えられる。
【００５１】
前記積層膜同士の間のスペース部分であって、ビット線３の直下では、ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜１１、１２、１３および１４の側壁と絶縁膜１５の下部の側壁とにゲート絶縁膜である絶縁膜９、チャネル半導体層であるポリシリコン層８８ｐ、８９ｐ、拡散防止膜である絶縁膜（図示しない）および記憶素子である相変化材料膜７が順に積層されている。拡散防止膜である前記絶縁膜は、相変化材料膜７とポリシリコン層８９ｐとの間で不純物などが拡散することを防止するための膜である。隣り合う前記積層膜の対向する側壁のそれぞれに形成された相変化材料膜７同士の間には絶縁膜９１が埋め込まれており、絶縁膜９１の直下にポリシリコンダイオードＰＤが配置されている。
【００５２】
絶縁膜１５の側壁の上部並びにポリシリコン層６１ｐおよび絶縁膜７１の側壁には絶縁膜９、ポリシリコン層８８ｐおよび８９ｐが順に積層されている。前記スペース部の第２方向の対向する側壁にそれぞれ形成されたポリシリコン層８９ｐ同士の間には絶縁膜９２が埋め込まれている。前記積層膜のスペース部分であってビット線３の直下の底部では、ポリシリコン層６ｐの上面とポリシリコン層８９ｐの下面が接触している。ビット線３とワード線２とは、ポリシリコン層９９ｐ、２５ｐ、ポリシリコン層８８ｐ、８９ｐ、ポリシリコンダイオードＰＤを介して電気的に接続されている。すなわち、ビット線３とワード線２とは前記積層膜の側面の導電経路を通じて繋がっている。
【００５３】
前記積層膜のスペース部分であって、第１方向に隣り合うビット線３同士の間のスペース部分の直下では、ポリシリコン層８８ｐ、８９ｐ、９８ｐ、９９ｐ、相変化材料膜７および拡散防止膜である前記絶縁膜は除去されており、また、当該領域にはワード線２上のポリシリコンダイオードＰＤは形成されておらず、第１方向に隣り合うポリシリコンダイオードＰＤ同士の間のスペース部分となっている。図２には示されていないが、このスペース部分には絶縁膜３２が埋め込まれている。
【００５４】
本発明の不揮発性記憶装置は、相変化材料膜７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。相変化材料は、アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。
【００５５】
相変化材料を相変化させる際には、アモルファス状態の相変化材料膜７を結晶化温度以上に加熱し１０−６秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料膜７は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。記憶素子である相変化材料膜７の記憶情報の読出しは、抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
【００５６】
図３では、本実施の形態のメモリセルアレイＭＡの一部分を抜き出して示している。また、図４（ａ）には図３に示したメモリセルの等価回路図を示している。図４（ｂ）は、図３に示したメモリセルをポリシリコン層２１ｐを含む面で破断して示す上面図である。図３に示す構造はメモリセルアレイＭＡ（図１参照）内にマトリクス状に形成された複数のメモリセルの一つである。複数のメモリセルは、前記積層膜を構成するポリシリコン層および前記積層膜の側壁に形成されたチャネル半導体層を含むセル選択トランジスタと、チャネル半導体層に隣接する記憶素子である抵抗変化材料層とを有している。
【００５７】
図３に示すような、トランジスタと相変化素子が並列接続されたメモリセルが縦方向に直列に複数接続されたセル、すなわち縦型チェインセルでは、例えば以下のような動作が行われる。なお、以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読出動作時のどの場合でも０Ｖを印加することを意味する。また、図３に示す符号の下部の数字であって、例えば「５／５／５Ｖ」と示されているのは、左から順にメモリセルのリセット（消去）動作、セット（書込）動作、読出動作のそれぞれの動作の際に印加する電圧を「／」で区切って示しているものである。
【００５８】
図３および図４（ａ）に示す選択セルＳＭＣが接続されているゲート配線である配線ＧＬ１には０Ｖを印加し、図３に示すポリシリコン層８８ｐ、８９ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート配線である配線ＧＬ２、ＧＬ３およびＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。リセット動作時、セット動作時、読出動作時には、ワード線２には４Ｖ、３Ｖ、２Ｖをそれぞれ印加し、ビット線ＢＬ１には０Ｖを印加する。
【００５９】
また、選択セルＳＭＣと接続されている側の選択トランジスタのゲート、すなわち配線ＳＴＧＬ１に接続されたポリシリコン層６１ｐには５Ｖを印加し、トランジスタをＯＮ状態にする。選択セルＳＭＣが接続されていない側の選択トランジスタのゲート、すなわち配線ＳＴＧＬ２に接続されているポリシリコン層６１ｐには０Ｖを印加し、トランジスタをＯＦＦ状態にする。このとき、選択セルＳＭＣではトランジスタがＯＦＦ状態であるため、電流は相変化材料膜７を流れる。このときの電流の流れる経路を、図３に矢印で示している。
【００６０】
リセット動作、セット動作時には、選択セルＳＭＣの相変化材料膜７を流れる電流によって相変化材料膜７の抵抗値を変化させる。読出動作時には、選択セルＳＭＣの相変化材料膜７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２および非選択セルＵＳＭＣ３のトランジスタは選択セルＳＭＣおよび非選択セルＵＳＭＣ１のトランジスタとそれぞれゲート電圧が共通なので、選択セルＳＭＣのリセット動作、セット動作、読出動作時は、非選択セルＵＳＭＣ２のトランジスタはＯＦＦ状態であり、非選択セルＵＳＭＣ３のトランジスタはＯＮ状態である。配線ＳＴＧＬ２が接続されたポリシリコン層６１ｐを含む選択トランジスタはＯＦＦ状態であるので、非選択セルＵＳＭＣ２および非選択セルＵＳＭＣ３を経由した電流は流れない。したがって、相変化材料膜７に電流が流れるのは選択セルＳＭＣの相変化材料膜７だけになり、選択的な動作が可能である。
【００６１】
図４（ｂ）には、相変化素子の上面から見た形状（平面形状）を説明するために、半導体基板の主面に沿う面での縦型チェインメモリのメモリセルの断面図を示している。図４（ｂ）に示すように、第１方向に延在するポリシリコン層２１ｐ同士の間には、一方のポリシリコン層２１ｐの側壁から順に絶縁膜９、ポリシリコン層８８ｐ、８９ｐ、拡散防止膜である絶縁膜１０、相変化材料膜７および絶縁膜９１が形成されている領域と、絶縁膜３３のみが形成されている領域とがある。なお、本願の図３および図４（ｂ）以外の図では、図を分かりやすくするためにポリシリコン層８９ｐと相変化材料膜７とに挟まれた絶縁膜１０の図示を省略している。
【００６２】
図示は省略するが、以下にマトリクス状に配置された縦型チェインメモリのリセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線である配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線である配線ＳＴＧＬ１、ＳＴＧＬ２の電位の関係を説明する。ビット線ＢＬ２、ＢＬ３およびＢＬ４、並びにワード線ＷＬ２およびＷＬ３は図示していないが、それぞれビット線ＢＬ１およびワード線ＷＬ１と並ぶ配線である。
【００６３】
図３と同様に、ワード線ＷＬ１にはリセット動作時、セット動作時、読出し動作時に４／３／２Ｖをそれぞれ印加する。ビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線ＢＬ１と、ワード線ＷＬ２またはＷＬ３とに接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読出し動作時に共に０Ｖであり、電位差がないので電流が流れない。
【００６４】
また、ビット線ＢＬ２、ＢＬ３、またはＢＬ４と、ワード線ＷＬ２またはＷＬ３とに接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線とにそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線とにそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線とにそれぞれ０Ｖと２Ｖが印加される。この場合、縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加されるため、これらの縦型チェインメモリには電流は流れない。ポリシリコンダイオードＰＤの逆バイアス方向のオフ電流は十分低減するように作製可能である。
【００６５】
したがって、ビット線ＢＬ１およびワード線ＷＬ１に接続された縦型チェインメモリだけ、ポリシリコンダイオードＰＤに順バイアスが印加され電流が流れるようにすることができる。図３で説明した方法により特定の縦型チェインメモリ内の選択セルＳＭＣを選択し動作させることができるので、マトリクス状に配置された縦型チェインメモリからなるメモリセルアレイ内の特定の選択セルＳＭＣを選択して動作させることができる。
【００６６】
次に、本実施の形態の不揮発性記憶装置の効果について説明する。本実施の形態の縦型チェインメモリの大きな特徴は、図３に示すように、ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜上に、ポリシリコン層８８ｐ、８９ｐよりも不純物濃度が高い導電層であるポリシリコン層２５ｐを形成している点にある。
【００６７】
ポリシリコン層２５ｐを形成しない場合、ストライプ状に形成された前記積層膜の最上部の絶縁膜７１上に直接ポリシリコン層９９ｐが形成され、絶縁膜７１上のポリシリコン層９９ｐを介してビット線３とチャネル層であるポリシリコン層８８ｐ、８９ｐとを電気的に接続することが考えられる。このような場合、絶縁膜７１の上面の全面に、前記積層膜の側壁のポリシリコン層８９ｐと同等の膜厚を有するポリシリコン層９９ｐが形成されていれば、ビット線３とポリシリコン層９９ｐとの間に十分な面積の接触面が得られるため、良好な接続を得ることができる。
【００６８】
しかし、近年では不揮発性記憶装置の微細化が進み、縦型チェインメモリのチャネル層であるポリシリコン層８８ｐ、８９ｐの膜厚も薄膜化が求められているため、ポリシリコン層８９ｐに不純物を導入して形成されるポリシリコン層９９ｐの膜厚は非常に薄く形成されることとなる。この場合、図２８に示すように、ポリシリコン層９９ｐを形成した後のエッチング工程または洗浄工程などにより、絶縁膜７１上に非常に薄く形成されたポリシリコン層９９ｐが除去され、絶縁膜７１の上面および絶縁膜７１の側壁に残ったポリシリコン層９９ｐ上に直接ビット線３が接して形成されることとなる。なお、図２８は比較例として示す縦型チェインメモリの断面図である。
【００６９】
この場合、絶縁膜７１の側壁に残ったポリシリコン層９９ｐとビット線３との接触面積は絶縁膜７１の上面の全面にポリシリコン層９９ｐが形成されている場合に比べて極端に少なくなるため、ビット線３とポリシリコン層９９ｐとの接触抵抗が高くなることで、縦型チェインメモリの消費電力が高くなるおそれがある。また、同様の理由により縦型チェインメモリが正常に動作しなくなるおそれがある。また、ビット線３とポリシリコン層９９ｐとの接触不良が起こりやすくなるため、縦型チェインメモリが正常に動作しなくなるおそれがある。
【００７０】
したがって、ビット線３とポリシリコン層９９ｐとの間に良好なコンタクトを形成し、不揮発性記憶装置の信頼性を向上させるためには、絶縁膜７１上に、ポリシリコン層９９ｐとビット線３とに電気的に接続された層であって、ポリシリコン層９９ｐとビット線３とを良好に接続させるための導電層を設けることが重要となる。
【００７１】
そこで、本実施の形態の縦型チェインメモリでは、ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁膜１１、１２、１３、１４、１５および７１からなる積層膜上に、ポリシリコン層８８ｐ、８９ｐよりも不純物濃度が高く低抵抗な導電層であるポリシリコン層２５ｐを形成している。これにより、前記積層膜の直上のポリシリコン層９９ｐが除去された場合であっても、ビット線３およびポリシリコン層９９ｐとの間に十分な接続面積を有するポリシリコン層２５ｐを介して、ポリシリコン層９９ｐとビット線３との電気的な接続を良好に形成することができる。したがって、不揮発性記憶装置の信頼性を向上させることができる。
【００７２】
次に、図５〜図１８を用いて本実施の形態の不揮発性記憶装置の製造方法を説明する。図５、図６は製造工程中の本実施の形態の縦型チェインメモリを示す俯瞰図であり、図７〜図１８は製造工程中の本実施の形態の縦型チェインメモリを示す断面図である。
【００７３】
図５に示すように、周辺回路とワード線と接続するためのコンタクトプラグが形成された半導体基板１（図示しない）上に層間絶縁膜３０、ワード線となるタングステン膜、ｐ型の不純物（例えばホウ素（Ｂ））がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａおよびｎ型の不純物（例えばリン（Ｐ））がドープされたアモルファスシリコン層６ａを順に成膜する。続いて、層間絶縁膜３０上に成膜した膜を、半導体基板１の主面に沿う第１方向に延在するストライプ状のパターンに加工することにより、前記タングステン膜からなるワード線２を形成する。アモルファスシリコン層４ａ、５ａおよび６ａからワード線２まで自己整合的に一括して加工していることから、第１方向に対しては、ワード線２とアモルファスシリコン層４ａ、５ａおよび６ａの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
【００７４】
その後、ストライプ状に加工したワード線２、アモルファスシリコン層４ａ、５ａおよび６ａからなるパターン同士の間のスペースを絶縁膜３１で埋め込み、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法で絶縁膜３１の上部を除去して平坦化し、アモルファスシリコン層６ａの上面を露出させる。
【００７５】
次に図６に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法などにより、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａ、絶縁膜７１およびアモルファスシリコン層２５ａを順に成膜する。アモルファスシリコン層２５ａにはアモルファスシリコン層６ａと同じ導電型の不純物（例えば、リン（Ｐ））がドープされている。
【００７６】
次に、図７に示すように、図６を用いて説明した工程において成膜した積層膜をワード線２の延在方向と平行な方向（第１方向）に延在するストライプ状に加工し、アモルファスシリコン層６ａの上面を露出させる。その際、ワード線２の直上に絶縁膜１１〜１５、７１、アモルファスシリコン層２１ａ〜２５ａおよび６１ａからなる積層膜同士の間のスペース部分が位置するように加工する。
【００７７】
なお、第１方向と直交する第２方向の前記積層膜の幅は、同方向の絶縁膜３１の幅に対して細く作っておいても良い。すなわち、ポリシリコンダイオードＰＤ（図１参照）となるアモルファスシリコン層４ａ〜６ａの直上には前記積層膜は形成されず、絶縁膜３１の第２方向の端部の直上には前記積層膜が形成されていない構成としても良い。この構成により、後述する絶縁膜９を成膜したとき、前記積層膜のストライプパターン同士の間のスペース部分が、第２方向のアモルファスシリコン層４ａ、５ａおよび６ａのそれぞれの幅よりも短くならないようにすることができる。これにより、絶縁膜９を形成した後の工程においてアモルファスシリコン層４ａ〜６ａを加熱して形成するポリシリコン層を第２方向にストライプ加工したとき、前記ポリシリコン層が一部除去されずに残ることを防止し、メモリ動作の信頼性を高めることが出来る。
【００７８】
次に、図８に示すように、図７を用いて説明した工程により形成した積層膜同士の間のスペースを完全には埋め込まないように絶縁膜９とアモルファスシリコン層８８ａとを続けて成膜する。
【００７９】
次に、図９に示すように、アモルファスシリコン層２５ａ上およびアモルファスシリコン６ａ上に絶縁膜９を介して成膜されたアモルファスシリコン層８８ａをエッチバックにより一部除去する。すなわち、前記積層膜上および前記積層膜同士の間の溝の底部に形成されたアモルファスシリコン層８８ａを除去し、前記積層膜の側壁にのみアモルファスシリコン層８８ａを残す。
【００８０】
その際、アモルファスシリコン層８８ａの最上面の高さは、アモルファスシリコン層６１ａの最上面よりは高くなるようにする。これは、この後の工程において絶縁膜９の最上部を一部除去した際に、絶縁膜９の最上面がアモルファスシリコン層６１ａの最上面よりも低くなり、次工程（図１２参照）で成膜するアモルファスシリコン層８９ａとアモルファスシリコン層６１ａとが短絡しないようにするためである。
【００８１】
次に、図１０に示すように、表面が露出している絶縁膜９をウェットエッチングで一部除去する。ウェットエッチングを膜厚分よりも多く行なうことで絶縁膜９は後退し、絶縁膜９の最上面の高さはアモルファスシリコン層８８ａの最上面の高さよりも低くなる。これにより、絶縁膜９の最上面の高さがアモルファスシリコン層８８ａの最上面の高さと同一またはそれ以上高い領域に位置している場合に比べ、後のエッチング工程などにより絶縁膜９がダメージを受けることを効果的に防ぐことができる。
【００８２】
また、アモルファスシリコン層６ａの上面近傍、すなわち前記積層膜同士の間の溝の底部では、絶縁膜９は横方向に後退し、アモルファスシリコン層８８ａの下部の絶縁膜９は除去され、アモルファスシリコン層６ａの上面が露出される。
【００８３】
図９および図１０を用いて説明したアモルファスシリコン層８８ａおよび絶縁膜９の除去工程では、以下に説明する変形例の方法を用いることも可能である。図９を用いて説明したエッチバック工程において、アモルファスシリコン層８８ａの最上面がアモルファスシリコン層２５ａの底面よりも低く、かつアモルファスシリコン層６１ａの最上面よりも低くならないようにアモルファスシリコン層８８ａをエッチバックする。その後、図１１に示すように、絶縁膜９の最上面がアモルファスシリコン層２５ａの底面よりも低くなるように絶縁膜９をウェットエッチングする。この際、後述するように、絶縁膜９の最上面の高さをアモルファスシリコン層２５ａの底面よりも低くすることにより、相変化メモリの電流経路を短くし、不揮発性記憶装置の高速動作を可能とすることができる。
【００８４】
このように、前記積層膜の側壁にアモルファスシリコン層８８ａを形成してから露出している絶縁膜９をエッチングによって一部除去することにより、前記エッチング工程において使用されるエッチングガスなどにより絶縁膜９がダメージを受けることを防ぐことができる。また、その後の洗浄工程で用いられる洗浄液（例えばフッ酸（ＨＦ：フッ化水素酸））により絶縁膜９が削られて除去されてしまうことを防ぐことができる。これにより、不揮発性記憶装置の信頼性を向上させることができる。
【００８５】
次に、図１２に示すように、半導体基板１（図示しない）上に例えばＣＶＤ法などによりアモルファスシリコン層８９ａを形成する。このとき、前記積層膜同士の間を完全には埋め込まないようにアモルファスシリコン層８９ａを成膜する。アモルファスシリコン層８９ａはアモルファスシリコン層８８ａ、絶縁膜９、アモルファスシリコン層２５ａおよびアモルファスシリコン層６ａの上面を覆うように形成され、アモルファスシリコン層８８ａ、アモルファスシリコン層２５ａおよびアモルファスシリコン層６ａとアモルファスシリコン層８９ａとは接する構造となる。
【００８６】
次に、図１３に示すように、半導体基板１（図示しない）上に絶縁膜を成膜し、熱処理によりアモルファスシリコン層４ａ、５ａ、６ａ、８８ａ、８９ａ、２１ａ、２２ａ、２３ａ、２４ａ、２５ａおよび６１ａの結晶化と、これらに含まれている不純物の活性化を行う。これにより、アモルファスシリコン層４ａ、５ａ、６ａ、８８ａ、８９ａ、２１ａ、２２ａ、２３ａ、２４ａ、６１ａおよび２５ａはそれぞれ、ポリシリコン層４ｐ、５ｐ、６ｐ、８８ｐ、８９ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐおよび２５ｐとなる。アモルファスシリコン層２５ａに含まれるｎ型不純物であるリン（Ｐ）は、アモルファスシリコン層８８ａ、８９ａに拡散するため、８８ａ、８９ａの一部はｎ型不純物の濃度がポリシリコン層８８ｐ、８９ｐよりも高いポリシリコン層９８ｐ、９９ｐとなる。ポリシリコン層９８ｐ、９９ｐは、ポリシリコン層２５ｐの上面および側面に接して形成される。その後、前記絶縁膜をウェットエッチングにより除去する。
【００８７】
次に、図１４に示すように、前記積層膜同士の間のスペースを完全には埋め込まないように絶縁膜および相変化材料膜７を順に成膜した後、絶縁膜９１を前記スペースが完全に埋め込まれるように成膜する。なお、図１４では図を分かりやすくするために示していないが、ポリシリコン層９９ｐと相変化材料膜７との間には上記絶縁膜が形成されている。この絶縁膜は、ポリシリコン層９９ｐと相変化材料膜７との間で不純物が拡散することを防ぐために設けられるものである。
【００８８】
続いて、エッチバックにより相変化材料膜７および絶縁膜９１の上部を一部除去し、相変化材料膜７の最上面の高さが絶縁膜１５の最上面の高さよりも低く、絶縁膜１５の底面の高さよりも高くなるようにする。ここで相変化材料膜７の最上面の高さを絶縁膜１５の最上面の標高よりも低くするのは、ポリシリコン層６１ｐをゲート電極とする選択トランジスタのゲートがオフしたとき、相変化材料膜７を介してソース・ドレインに電流が流れることを防止するためである。また、相変化材料膜７の最上面の高さを絶縁膜１５の最下層の標高よりも高くするのは、絶縁膜１５の直下に形成されたポリシリコン２４ｐをゲート電極とするセルトランジスタのゲートがオフしたとき、相変化材料膜７を介してソース・ドレインに電流が流れるようにするためである。このとき、絶縁膜９１も同時にその上部が一部除去され、絶縁膜９１の最上面の高さは相変化材料膜７の最上面の高さと略同一となる。
【００８９】
次に、図１５に示すように、半導体基板１（図示しない）上に絶縁膜９２を形成することで前記積層膜同士の間のスペースを埋め込んだ後、エッチバックにより絶縁膜９２の上部を一部除去し、ポリシリコン層９９ｐの最上表面を露出させる。続いて、ビット線３と半導体基板１に形成した周辺回路とを接続するコンタクトプラグＢＬＣ（図１参照）を形成する。
【００９０】
次に、図１６に示すように、ポリシリコン層９９ｐ上に、金属膜３ａ、３ｂおよび３ｃを例えばスパッタリングにより順に成膜する。金属膜３ａ、３ｂおよび３ｃは例えばそれぞれチタン、窒化チタンおよびタングステンを用いることができる。金属膜３ａは金属膜３ｂとその下部の半導体層との密着性を向上させるために設けられている膜である。また、金属膜３ｂは、主にタングステンを含む配線である金属膜３ｃを構成する金属粒子が金属膜３ｃの下部の半導体層および絶縁膜に拡散することを防ぐためのバリア膜である。
【００９１】
ここで、例えばチタンからなる金属膜３ａの成膜前にはポリシリコン層９９ｐの表面にできている自然酸化膜を除去するためにスパッタエッチを行う。その際のスパッタエッチ工程、またはそれらのエッチングにより生ずるエッチング残渣を除去するための洗浄工程などにより、ポリシリコン層２５ｐ上のポリシリコン層９９ｐが削れて極端に薄くなり、除去されてポリシリコン層９９ｐの下層の膜の表面が露出する場合がある。特に素子の微細化のためにポリシリコン層９９ｐの膜厚を薄くするほど、ポリシリコン層９９ｐが削れて無くなることが顕著になる。また、前記積層膜上のポリシリコン層９９ｐが除去されていなくても、前記積層膜上のポリシリコン層９９ｐの膜厚が前記積層膜の側壁のポリシリコン層８９ｐの膜厚よりも薄くなるとポリシリコン層９９ｐと金属膜３ａとの接触抵抗が増大するおそれがある。
【００９２】
前記積層膜の最上部にポリシリコン層２５ｐが形成されておらず、図２８に示す比較例である縦型チェインメモリのように前記積層膜の最上部に絶縁膜７１が配置され、前記積層膜の直上のポリシリコン層９９ｐが除去された場合、金属膜３ａと絶縁膜７１の側壁に残ったポリシリコン層９９ｐとの接触面積は非常に小さくなる。このため、縦型チェインメモリとその上部に形成されるビット線３（図１参照）との接触抵抗が非常に高くなり、縦型トランジスタに十分な電流を流せず、相変化メモリの書換え、読出しを正常に行うことができなくなる。すなわち、不揮発性記憶装置の信頼性が低下する問題がある。
【００９３】
つまり、図６を用いて説明した工程でアモルファスシリコン層２５ａを成膜していないと、図１５を用いて説明した絶縁膜を除去するためのエッチバック、または前述した自然酸化膜を除去するためのスパッタエッチなどを行った際に、図２８に示すように絶縁膜７１上のポリシリコン層９９ｐが削れて前記積層膜の最上面ではポリシリコン層が無くなり絶縁膜７１が露出する場合がある。この場合、引き続き金属膜３ａを成膜する際に、前記積層膜の側壁に残ったポリシリコン層９９ｐの上部のみが金属膜３ａと接触することになる。
【００９４】
前記積層膜の上面の全面にポリシリコン層が残り、前記ポリシリコン層の上面と金属膜３ａとが電気的に接続される場合と、前記積層膜の上面のポリシリコン層が除去され、前記積層膜の上面の絶縁膜が露出して前記積層膜の側壁のポリシリコン層９９ｐの上面のみが金属膜３ａと電気的に接続される場合とを比べると、前者の方がポリシリコン層と金属膜３ａとの接触面積が遥かに大きい。したがって、ポリシリコン層２５ｐが形成されず、エッチング工程などにより前記積層膜の上面のポリシリコン層が除去された場合、ビット線３（図１参照）と縦型チェインメモリの拡散層との接触面積が非常に小さくなるため、ビット線３と縦型チェインメモリの拡散層との接触抵抗が増大する。
【００９５】
本実施の形態では、ポリシリコン層９９ｐが削れて無くなった場合でも、図１７に示すように拡散層としてポリシリコン層２５ｐが残っている。図１７は、本実施の形態の縦型チェインメモリの製造方法の変形例を説明する断面図であり、縦型トランジスタのチャネル半導体層とその上部のビット線とが電気的に接続される領域を拡大した断面図である。
【００９６】
したがって、絶縁膜７１上に縦型チェインメモリの電流経路となるポリシリコン層２５ｐを形成することにより、ポリシリコン層２５ｐ上に形成される金属膜３ａ〜３ｃからなるビット線３（図１参照）と縦型チェインメモリの拡散層、すなわちポリシリコン層２５ｐ、９９ｐとの接触抵抗を十分に低減することを可能としている。これにより、ポリシリコン層２５ｐ上のポリシリコン層９９ｐが除去されても、縦型チェインメモリを構成する縦型トランジスタにポリシリコン層２５ｐを介して十分な電流を流すことができるため、相変化メモリの書換え、読出しを正常に行うことができる。したがって、不揮発性記憶装置の性能を向上させることができる。
【００９７】
このように、前記積層膜上のポリシリコン層９９ｐが薄くなり、または除去された場合であっても、金属膜３ａ〜３ｃを成膜した際に、図１７に示すようにポリシリコン層２５ｐの上面でポリシリコン層２５ｐと金属膜３ａとの接触面積を大きく確保することができる。
【００９８】
次に、金属膜３ａ〜３ｃ、ポリシリコン層９９ｐ、９８ｐ、２５ｐ、絶縁膜９２、ポリシリコン層８９ｐ、８８ｐ、ポリシリコン層９９ｐと相変化材料膜７との間の絶縁膜（図示しない）、相変化材料膜７、絶縁膜９１、ポリシリコン層６ｐ、５ｐおよび４ｐをワード線２の延在方向と直交する方向（第２方向）に延在するストライプ状に加工する。これにより、金属膜３ａ〜３ｃにより構成されるストライプ上の配線であるビット線３（図２参照）を形成する。
【００９９】
したがって、図１８に示すように、ビット線３をストライプ状に加工する際、加工部分のポリシリコン層２１ｐ〜２４ｐ、６１ｐ、絶縁膜１１〜１５および７１を含む積層膜と、絶縁膜９とワード線２とは加工されず残るが、加工部分のポリシリコン層８８ｐ、８９ｐ、９８ｐ、９９ｐおよび相変化材料膜７は除去される。また、ワード線２上のポリシリコン層４ｐ〜６ｐも上記ストライプ状の加工と併せて一括して除去することで、ポリシリコン層４ｐ〜６ｐからなるポリシリコンダイオードＰＤ（図１参照）を第１方向に所定の間隔を空けて複数断続的に形成する。
【０１００】
図２に示すように、縦型チェインメモリのポリシリコン層８８ｐ、８９ｐ、相変化材料膜７、ポリシリコン層９９ｐと相変化材料膜７との間の絶縁膜（図示しない）からなる構造体はビット線３に対して自己整合的に形成されている。これにより、特定の形状を持つ層を順に形成する場合よりも、積層時のずれを防止することができ、メモリ書換え動作の信頼性を高めることができる。また、ビット線３からワード線２の上面まで一括して加工を行なうことで、さらにポリシリコンダイオードＰＤもビット線３に対して自己整合的に形成することができる。したがって、加工プロセス用のマスク数を減らすことができるので、製造コストを低減することができる。
【０１０１】
その後、メモリセルアレイ端のポリシリコン層と各層の配線または素子などとを接続するためのコンタクトプラグを形成し、図１８を用いて説明した工程により、ストライプ状に加工した部分を含めた製造工程中のメモリセルアレイなどの半導体基板上の構造体の全体を層間絶縁膜で埋め込む。この層間絶縁膜は、図５（ｂ）に示す絶縁膜３３となる。これにより、第１方向に複数並ぶビット線３同士の間の領域の直下であって、第２方向に隣り合う前記積層膜同士の間および第２方向に隣り合う絶縁膜３１同士の間に絶縁膜３３が埋め込まれる。その後、ゲート電極およびゲート電極として機能するポリシリコン層２１ｐ〜２４ｐおよび６１ｐとに至るコンタクトプラグを形成した後、前記コンタクトプラグ上に配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２を形成する。続いて、配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２と周辺回路とを接続するコンタクトプラグを形成した後、配線ＧＬ１上にグローバルビット線ＧＢＬを形成することで、図１に示す本実施の形態の不揮発性記憶装置が完成する。
【０１０２】
本実施の形態の不揮発性記憶装置は、チャネル半導体層であるポリシリコン層の膜厚を薄くしても、縦型チェインメモリを構成する縦型トランジスタの拡散層とビット線との間の接触抵抗を十分低くすることができるので、メモリ動作を安定して行なうことができる。チャネル半導体層であるポリシリコン層の膜厚を薄くしていったとき、図２８に示す比較例のように導電層であるポリシリコン層２５ｐ（図１参照）を形成しない場合ではビット線と前記拡散層との接触抵抗が大きく上昇するのに対し、本実施の形態の構造では、チャネル半導体層の膜厚を薄くしても、殆どビット線と前記拡散層との接触抵抗が上昇しない。したがって、チャネル半導体層の膜厚を薄くすることで微細化によるビットコスト低減を推進しても、不揮発性記憶装置の信頼性を十分維持することができる。なお、上記の理由から、ポリシリコン層２５ｐの膜厚はポリシリコン層９９ｐの膜厚より十分厚い必要がある。
【０１０３】
また、本実施の形態では、図１７に示すように、絶縁膜９の最上面がポリシリコン層２５ｐの底面よりも高い領域に位置している。この場合、ポリシリコン層８８ｐ、８９ｐ、８９ｐおよび９９ｐとビット線３（図１参照）との間を流れる電流がポリシリコン層２５ｐを経由して流れるとき、ポリシリコン層２５ｐとポリシリコン層８８ｐ、８９ｐとの間を流れる電流は絶縁膜９の上部を迂回するようにポリシリコン層９８ｐ、９９ｐを通って流れる。このように、絶縁膜９がポリシリコン層２５ｐの底部の高さよりも高い位置にまで延在していることにより、縦型チェインメモリを流れる電流の経路が長くなるため、不揮発性記憶装置の動作速度の低下または抵抗値の増加に伴う消費電力の増加が起こる。
【０１０４】
したがって、図１１を用いて説明したように、絶縁膜９の最上面の高さをポリシリコン層２５ｐの底面よりも低い位置に形成することが好ましい。ただし、前述したよう絶縁膜９の最上面の高さはポリシリコン層２４ｐの最上面の高さよりも高くなる必要がある。このように、絶縁膜９の最上面の高さがポリシリコン層２５ｐの底面よりも低い領域に位置するように絶縁膜９を形成することにより、ポリシリコン層２５ｐとポリシリコン層８９ｐ、９９ｐとの間を流れる電流は、絶縁膜９の最上面がポリシリコン層２５ｐの底面よりも高い領域に位置している場合に比べて電流経路を短くすることが可能となる。縦型チェインメモリの電流経路を短くすることにより、不揮発性記憶装置の動作速度を向上し、また、縦型チェインメモリの電流経路の抵抗値を下げることにより不揮発性記憶装置の消費電力を低減することができる。
【０１０５】
なお、本実施の形態の図面ではメモリセルのゲート電極であるポリシリコン層２１ｐ〜２４ｐを４層積層した例を示したが、積層数を５層以上にすることも可能である。
【０１０６】
（実施の形態２）
前記実施の形態１では、図７を用いて説明したように、絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層６１ａ、絶縁膜７１、アモルファスシリコン層２５ａからなる積層膜をストライプ状に加工して縦型チェインメモリのチャネル層を形成するスペースを形成した。本実施の形態では、前記積層膜を加工する際にストライプ状に加工するのではなく、前記積層膜に複数の孔を形成し、それぞれの孔内に縦型チェインメモリのチャネル層を形成する方法について説明する。
【０１０７】
図１９は本発明の実施の形態の不揮発性記憶装置の断面図であり、前記実施の形態１の不揮発性記憶装置とほぼ同様の構造を有するメモリセルアレイ、配線およびコンタクトプラグの一部を示している。ただし、絶縁膜１１〜１５およびポリシリコン層２１ｐ〜２４ｐのそれぞれは、ストライプ状ではなく半導体基板１の主面に沿う板状の形状を有しており、それらの積層膜にはポリシリコン層６ｐの上面に達する孔５０がマトリクス状に複数形成されている。ポリシリコン層２５ｐはワード線２の延在方向である第１方向に延在しておらず、第２方向に延在するストライプ状のパターンであるビット線３と同じ方向に延在するストライプ状の形状を有している。
【０１０８】
また、前記積層膜には図１に示したポリシリコン層６１ｐおよび絶縁膜７１は形成されてない。これは、孔５０内には前記実施の形態１のように直列に接続された複数のメモリセルが２列形成されているのではなく、直列に接続された複数のメモリセルが１列形成されているのみであり、孔５０内に２列形成されたメモリセル群のいずれかを選択する選択トランジスタを設ける必要がないためである。
【０１０９】
図１９に示す縦型チェインメモリでは、孔５０内の中央には相変化材料膜７が埋め込まれ、孔５０の内壁には相変化材料膜７を囲むチャネル半導体層であるポリシリコン層８８ｐ、８９ｐが形成されており、孔５０内の対抗する内壁にそれぞれ別のメモリセルが形成されているわけではない。したがって、ワード線２とビット線３とは、直列に接続されたポリシリコンダイオードＰＤと複数のメモリセルとにより構成される１本の電流経路によって接続されている。
【０１１０】
なお、図１９に示すように、孔５０内は、孔５０の内壁側から順に形成された絶縁膜９、ポリシリコン層８８ｐ、８９ｐ、絶縁膜（図示しない）および相変化材料膜７により埋め込まれている。ただし、相変化材料膜７の上面とビット線３の底面の底面との間には絶縁膜９１が介在しており、相変化材料膜７の最上面はポリシリコン層２４ｐの上面よりも高くポリシリコン層２５ｐの底面よりも低い領域に位置している。ポリシリコン層８９ｐと相変化材料膜７との間に形成された絶縁膜（図示しない）は、相変化材料膜７とポリシリコン層８９ｐとの間の不純物などの拡散を防止するための層である。
【０１１１】
孔５０の底部では、ポリシリコン層６ｐの上面とポリシリコン層８９ｐの底面とが接触している。ビット線３とポリシリコンダイオードＰＤは、ポリシリコン層９９ｐ、９８ｐ、２５ｐ、８８ｐ、８９ｐ、ポリシリコンダイオードＰＤを介して、孔５０の内壁で繋がっている。
【０１１２】
図２０は図１９のうち、特にメモリセルアレイＭＡの部分を抜き出して示した俯瞰図である。図２０に示すように、複数のワード線２のそれぞれの上に、ポリシリコンダイオードＰＤがワード線２の延在方向に周期的に複数形成されている。ゲート電極である板状のポリシリコン層２１ｐ、２２ｐ、２３ｐおよび２４ｐと絶縁膜１１、１２、１３、１４および１５とからなる積層膜には、ポリシリコンダイオードに至る孔（接続孔）５０（図示しない）が複数形成されている。前記積層膜上にはポリシリコン層２５ｐを介してビット線３が形成されており、ビット線３とポリシリコン層２５ｐとは第２方向に延在しており、第１方向に複数並んで配置されている。孔５０およびポリシリコンダイオードＰＤは平面視においてビット線３とワード線２とが重なる交点に形成されているため、マトリクス状に配置されている。
【０１１３】
以下に、図２１〜図２７を用いて、本発明の実施の形態３の不揮発性記憶装置の製造方法を説明する。図２１〜図２３は本実施の形態の不揮発性記憶装置の製造工程を説明する俯瞰図である。図２４〜図２７は本実施の形態の不揮発性記憶装置の製造工程を説明する断面図である。
【０１１４】
まず、前記実施の形態１と同様に、周辺回路とワード線とを接続するためのコンタクトプラグが形成された半導体基板１（図示しない）上に層間絶縁膜３０、ワード線となるタングステン膜、ｐ型の不純物（例えばホウ素（Ｂ））がドープされたアモルファスシリコン層４ａ、低濃度の不純物がドープされたアモルファスシリコン層５ａおよびｎ型の不純物（例えばリン（Ｐ））がドープされたアモルファスシリコン層６ａを順に成膜する。
【０１１５】
続いて、層間絶縁膜３０上に成膜した膜を、第１方向に延在するストライプ状のパターンに加工することにより、前記タングステン膜からなるワード線２を形成する。アモルファスシリコン層４ａ、５ａおよび６ａからワード線２まで自己整合的に一括して加工していることから、第１方向に対しては、ワード線２とアモルファスシリコン層４ａ、５ａおよび６ａの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
【０１１６】
次に、図２１に示すように、ワード線２、アモルファスシリコン層４ａ、５ａおよび６ａからなるストライプ状のパターン同士の間のスペースを絶縁膜３１で埋め込んだ後、ワード線２を除く前記ストライプ状のパターンおよび絶縁膜３１をワード線２の延在方向と直交する第二方向に延在するストライプ状に加工する。このとき、絶縁膜３１、アモルファスシリコン層４ａ、５ａおよび６ａのみを加工し、タングステンで形成されるワード線２は加工しないようにする。つまり、ワード線２は第１方向に延在した形状を保つようにする。
【０１１７】
次に、図２２に示すように、図２１を用いて説明した工程により形成された絶縁膜３１を含むストライプ状のパターン同士の間のスペースを絶縁膜３２で埋め込む。その後、ＣＭＰ法によりアモルファスシリコン層６ａ上の絶縁膜３１、３２を除去し、アモルファスシリコン層６ａの上面を露出させる。これにより、ワード線２と、ワード線２に対して自己整合的に形成されたアモルファスシリコン層４ａ〜６ａからなるアモルファスシリコンピラーとが形成される。
【０１１８】
以下の俯瞰図では、図を分かりやすくするために層間絶縁膜３０、絶縁膜３１および３２を省略して示す。
【０１１９】
次に、図２３に示すように、アモルファスシリコン層６ａ上に絶縁膜１１、アモルファスシリコン層２１ａ、絶縁膜１２、アモルファスシリコン層２２ａ、絶縁膜１３、アモルファスシリコン層２３ａ、絶縁膜１４、アモルファスシリコン層２４ａ、絶縁膜１５、アモルファスシリコン層２５ａを順に成膜する。
【０１２０】
その後、アモルファスシリコン層６ａ上に成膜した積層膜の上面から、アモルファスシリコンピラーを構成するアモルファスシリコン層６ａの上面に達する孔５０を形成する。
【０１２１】
このとき、アモルファスシリコン層６ａの上面の面積は、孔５０の底面の面積とほぼ同じ面積としてもよいが、半導体基板１（図示しない）の主面に沿う方向に隣り合うアモルファスシリコン層６ａ同士の間のスペースを小さくすることでアモルファスシリコン層６ａの上面の面積を大きくしてもよい。または、アモルファスシリコン層６ａの第１方向および第２方向のそれぞれの幅を、孔５０の第１方向、第２方向のそれぞれの幅よりも大きくしてもよい。
【０１２２】
このようにすることで、孔５０の底部とアモルファスシリコン層６ａの上面の位置がずれたとしても、アモルファスシリコン層６ａの上面の面積の方が孔５０の底面の面積よりも大きいことから合わせずれに対するマージンが確保できる。また、孔５０に埋め込まれるチャネル半導体層であるポリシリコン層との接触面積のばらつきも低減でき、前記ポリシリコン層とアモルファスシリコン層６ａの上面部との間の接触面積の減少を防ぐことができる。
【０１２３】
また、図２３のワード線２の延在方向に沿う断面図を図２４に示す。図２４は図７〜図１９のそれぞれに示した断面図とは異なり、第１方向に沿う断面図を示している。図２４に示すように、ワード線２上に所定の間隔を開けて配置された複数のアモルファスシリコン層４ａ〜６ａのそれぞれの直上に孔５０が形成されている。
【０１２４】
その後、図８〜１３と同様の工程を行なうことで、図２５に示すように、ポリシリコン層２５ｐを含む拡散層とポリシリコン層８８ｐ、８９ｐからなるチャネル半導体層とを形成することができる。なお、絶縁膜９の最上面の高さはポリシリコン膜２４ｐの最上面の高さよりも高くなるようにする。
【０１２５】
次に、図２６に示すように、ポリシリコン層８９ｐ上およびポリシリコン層９９ｐ上に薄い絶縁膜（図示しない）を成膜した後に、相変化材料膜７を孔５０が完全に埋め込まれるように成膜する。
【０１２６】
なお、上記工程では、相変化材料膜７により孔５０を完全には埋め込まず、相変化材料膜７上に絶縁膜をさらに成膜することにより孔５０を完全に埋め込み、孔の中央に相変化材料膜７に接する絶縁膜を有する構成にしてもよい。この構造では、メモリ動作時にセルトランジスタのゲート、すなわちポリシリコン層２１ｐ〜２４ｐのいずれかがオフされ相変化材料膜７に電流が流れるとき、前記絶縁膜が相変化材料膜７の内部に形成されていることによって、前記絶縁膜が形成されている部分には電流が流れない。したがって、相変化材料膜７に流れる電流の経路を一部限定し、相変化材料膜７の抵抗値変化を起こす領域を減らすことができる。これにより、少ない電流により相変化材料膜７の相変化が可能となるため、メモリ動作に必要な電力を低減することが可能となる。
【０１２７】
次に、図２７に示すように、エッチバックにより相変化材料膜７の上部を除去する。その際、相変化材料膜７の最上面の高さが、絶縁膜１５の最上面よりも低くなるようにする。
【０１２８】
その後の工程の図示は省略するが、まず半導体基板１の主面上の全面に絶縁膜９１（図１参照）を成膜して相変化材料膜７上の孔５０内を埋めた後、絶縁膜９１をエッチバックすることでポリシリコン層２５ｐ、９９ｐを含む拡散層の上面を露出させる。続いて図１９に示すコンタクトプラグＢＬＣを形成した後、前記拡散層上に金属膜３ａ、３ｂおよび３ｃを半導体基板１側から順に形成する。次に、金属膜３ａ〜３ｃとｎ型のポリシリコン層９９ｐ、２５ｐとを第２方向に延在するストライプ状に加工し、絶縁膜１５の最上表面を露出させることにより、金属膜３ａ〜３ｃからなるビット線３を形成する。
【０１２９】
その後、ポリシリコン層２１ｐ〜２４ｐの各層に接続するコンタクトプラグが形成できるようにポリシリコン層２１ｐ〜２４ｐを加工し、層間絶縁膜で半導体基板１上の全体を埋め込んだ後、ポリシリコン層２１ｐ〜２４ｐに至るコンタクトプラグを形成する。次に、前記コンタクトプラグ上に配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２を形成する。続いて、配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２と周辺回路とを接続するコンタクトプラグを形成した後、配線ＧＬ１上にグローバルビット線ＧＢＬを形成することで、図１９に示す本実施の形態の不揮発性記憶装置が完成する。
【０１３０】
なお、本実施の形態ではゲート電極およびゲート配線として働くポリシリコン層を４層積層した例を示したが、４層に限定されるわけではなく、積層数は任意に定めることが可能である。
【０１３１】
本実施の形態の不揮発性記憶装置は、前記実施の形態１と同様にチャネル半導体層であるポリシリコン層９９ｐ（図１９参照）の膜厚を薄くしても、縦型チェインメモリを構成する縦型トランジスタの上部の拡散層とビット線３との間の接触抵抗の上昇を防ぎ、前記接触抵抗を十分低くすることができる。このため、不揮発性記憶装置を安定して動作させることを可能とし、不揮発性記憶装置の信頼性を向上させることができる。
【０１３２】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、ゲート絶縁膜である絶縁膜９を成膜した後に、ポリシリコン層８８ｐ、８９ｐからなるチャネル半導体層の表面に反応防止層である絶縁膜を介して記憶膜となるメモリ材料層である相変化材料膜７を成膜して形成した相変化メモリを含む不揮発性記憶装置について説明した。これに対し本実施の形態では、絶縁膜９を例えば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜とし、前記窒化シリコン膜を電荷蓄積膜とすることで形成された、相変化材料膜などの抵抗変化材料を用いない不揮発性記憶装置について説明する。
【０１３３】
上記のように電荷蓄積膜を用いる装置の場合、相変化材料のようなシリコン層の成膜および結晶化の熱負荷による劣化が生じる材料を用いないので、非特許文献１のようにメモリセルの形成後にシリコンプラグでチャネル拡散層と低接触抵抗のコンタクトを形成することも可能である。しかしながら、シリコンプラグの形成にはマスクを用いる必要があり、工程数の増加によるコスト増大が問題となる。
【０１３４】
本実施の形態の不揮発性記憶装置の製造工程では、前記実施の形態１の図７〜図１３と同様の工程を行う。ただし、絶縁膜９は酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造とする。その後、図１３に示す絶縁膜１１〜１５、７１およびポリシリコン層２１ｐ〜２５ｐからなる複数の積層膜同士の間のスペースを絶縁膜により埋め込み、図１５を用いて説明した工程と同様にエッチバックにより前記絶縁膜の上部を除去し、ポリシリコン層２５ｐ、９９ｐからなる拡散層の最上面を露出させる。その後の工程は前記実施の形態１と同様に行い、本実施の形態の不揮発性記憶装置が完成する。これにより、ビット線３（図１参照）と前記拡散層の接触面積を大きく確保できるので、前記実施の形態１と同様に、縦型チェインメモリの拡散層の接触抵抗を十分に低減することが可能である。
【０１３５】
また、同様に、前記実施の形態２の図２５に示す工程で、絶縁膜９を酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造とすることも可能である。
【０１３６】
本実施の形態３の不揮発性記憶装置は、前記実施の形態１および前記実施の形態２と同様に、チャネル半導体層の膜厚を薄くしても、縦型チェインメモリの拡散層とビット線との間の接触抵抗を十分低くすることができる。したがって、縦型チェインメモリの動作を安定して行なうことができるため、不揮発性記憶装置の信頼性を向上することができる。
【０１３７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３８】
例えば、前記実施の形態１〜３では、ゲート動作を行なうポリシリコン層およびソース・ドレイン経路になるチャネル等にポリシリコンを用いたことを前提に説明したが、ポリシリコン層の材料は限定されず、ゲート動作を行なうことのできる半導体材料を適用することによって本発明が実現できるようになる。また、ゲートとして機能する導電層の材料は、例えば金属膜であっても構わない。
【０１３９】
さらに、前記実施の形態１〜３では、説明を分かりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線である。したがって、位置関係等は、上下反対となってもよく、また、ビット線側にセンスアンプ等の読出回路が接続される必要もないことはいうまでもない。
【産業上の利用可能性】
【０１４０】
本発明の不揮発性記憶装置の製造方法は、メモリセルを選択する縦型トランジスタを有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【０１４１】
１    半導体基板
２    ワード線
３    ビット線
３ａ〜３ｃ    金属膜
４ａ〜６ａ    アモルファスシリコン層
４ｐ〜６ｐ    ポリシリコン層
７    相変化材料膜
９〜１５、７１  絶縁膜
２１ａ〜２５ａ    アモルファスシリコン層
２１ｐ〜２５ｐ    ポリシリコン層
３０    層間絶縁膜
３１〜３３    絶縁膜
５０    孔
６１ａ  アモルファスシリコン層
６１ｐ  ポリシリコン層
８８ａ、８９ａ    アモルファスシリコン層
８８ｐ、８９ｐ、９８ｐ、９９ｐ    ポリシリコン層
９１、９２    絶縁膜
ＢＬ１〜ＢＬ４    ビット線
ＢＬＣ  コンタクトプラグ
Ｃ１、Ｃ２    コンタクトプラグ
ＤＩＦ  拡散層
ＧＡＴＥ    ゲート電極
ＧＢＬ    グローバルビット線
ＧＢＬＣ    コンタクトプラグ
ＧＬ１〜ＧＬ４    配線
ＧＯＸ  ゲート絶縁膜
ＩＬＤ１〜ＩＬＤ６    層間絶縁膜
Ｍ１、Ｍ２    配線層
ＭＡ    メモリセルアレイ
ＰＤ    ポリシリコンダイオード
ＳＭＣ  選択セル
ＳＴＧＬ１、ＳＴＧＬ２    配線
ＳＴＩ  素子分離層
ＵＳＭＣ１〜ＵＳＭＣ３    非選択セル
ＷＬ１〜ＷＬ３    ワード線
【図２】
2012077174.tif 000003
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１】
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【図３】
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【手続補正書】
【提出日】平成25年11月18日(2013.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、前記半導体基板の主面に沿う第１方向に延在する第１導電層と、
前記第１導電層上に形成され、前記第１導電層と電気的に接続された選択素子と、
前記選択素子上に交互に積層されたＮ＋１層（ＮはＮ≧１である整数）の第１絶縁膜とＮ層の第２導電層とを含む積層膜と、
前記積層膜の側壁に第２絶縁膜を介して形成され、前記選択素子と電気的に接続された第１半導体層およびメモリ材料層と、
前記積層膜上に形成され、前記第１半導体層と電気的に接続された第３導電層と、
前記第３導電層上に形成され、前記第３導電層と電気的に接続された、前記第１方向と直交する第２方向に延在する第４導電層と、
を有し、
前記第４導電層は、前記積層膜の直上において前記第３導電層の上面に接続されていることを特徴とする不揮発性記憶装置。
【請求項２】
前記第１半導体層と前記第２絶縁膜との間には第２半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第２半導体層の最上面は前記第２絶縁膜の最上面の高さよりも高い領域に位置していることを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
前記第３導電膜は前記第４導電層と直接接していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記メモリ材料層は抵抗変化材料を含み、前記第１半導体層を介して前記積層膜の側壁に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第２絶縁膜の最上面は前記第３導電膜の底面よりも低く、最上層の前記第２導電層の上面よりも高い領域に位置していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記メモリ材料層と前記第１半導体層との間には第３絶縁膜が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記メモリ材料層は電荷蓄積膜を含み、前記第２絶縁膜と前記第１半導体層との間に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記積層膜は、前記第１導電層の直上であって前記第４導電層の直下の領域に、前記積層膜の上面から前記選択素子の上面に達する孔を有し、
前記孔内であって前記積層膜の側壁に前記第２絶縁膜および前記第１半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１０】
前記積層膜は前記第１方向に延在し、前記第２方向に複数並んで配置されており、
前記第２方向に隣り合う前記積層膜同士の対向する側壁のそれぞれに前記第２絶縁膜および前記第１半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１１】
（ａ）半導体基板上に前記半導体基板の主面に沿う第１方向に延在する第１導電層を形成する工程と、
（ｂ）前記第１導電層上にＮ＋１層（ＮはＮ≧１である整数）の第１絶縁膜とＮ層の第２導電層とを交互に積層した積層膜を形成する工程と、
（ｃ）前記積層膜上に第３導電層を形成する工程と、
（ｄ）前記第３導電層および前記積層膜を貫通し前記第１導電層に至る孔を形成した後、前記孔の側壁に第２絶縁膜を形成し、前記第２絶縁膜の側壁であって前記積層膜と接してない方の側壁に前記第３導電層と電気的に接続された第１半導体層およびメモリ材料層を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第３導電層と電気的に接続され、前記第１方向と直交する第２方向に延在する第４導電層を前記第３導電層上に形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１２】
前記（ｄ）工程では、前記第２絶縁膜の最上面の高さが前記第３導電層の底面よりも低く、最上層の前記第２導電層の最上面よりも高い領域に位置するように前記第２絶縁膜を形成することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１３】
前記（ｄ）工程は、
（ｄ１）前記孔を形成した後、前記積層膜および前記第３導電層を覆うように前記第２絶縁膜を形成する工程と、
（ｄ２）前記孔の側壁に前記第２絶縁膜を介して第２半導体層を形成する工程と、
（ｄ３）前記第２半導体層から露出している前記第２絶縁膜を除去する工程と、
（ｄ４）前記孔の側壁に前記第２絶縁膜および前記第２半導体層を介して前記第１半導体層および前記メモリ材料層を形成する工程と、
を有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１４】
前記（ａ）工程では、前記半導体基板上に第５導電層、第１導電型を有する半導体層および第２導電型を有する半導体層を前記半導体基板側から順に積層し、続いて前記第２導電型を有する半導体層、前記第１導電型を有する半導体層および前記第５導電層を前記第１方向に延在し前記第２方向に並ぶ複数の第１パターンに加工することにより前記第５導電層からなる前記第１導電層を形成し、
前記（ｂ）工程では前記積層膜を前記第２導電型を有する半導体層上に前記第２導電型を有する半導体層と電気的に接続させて形成し、
（ａ１）前記（ａ）工程の後、前記第２導電型を有する半導体層および前記第１導電型を有する半導体層を含む構造体を分断し、前記構造体を第１方向に所定の間隔を開けて複数形成する工程をさらに有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１５】
前記（ａ）工程では前記第１導電層を前記第２方向に複数並べて形成し、
前記（ｄ）工程では、前記積層膜および前記第３導電層を、前記第１方向に延在し前記第２方向に並ぶ複数の第２パターンに加工することで、前記複数の第２パターン同士の間に前記孔を形成し、
その後前記孔内において、前記第２方向に対向する側壁のそれぞれに前記第２絶縁膜、前記第１半導体層および前記メモリ材料層を形成し、
前記（ｅ）工程では前記第４導電層を前記第１方向に複数並べて形成し、
（ｄ５）前記（ｅ）工程の前に、前記孔内において対向する前記積層膜の側壁のそれぞれに形成された前記メモリ材料層同士の間を第３絶縁膜で埋め込む工程と、
（ｅ１）前記第１方向に隣り合う前記第４導電層同士の間の領域の直下の前記第１半導体層および前記メモリ材料層を除去する工程と、
をさらに有することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【請求項１６】
前記メモリ材料層は抵抗変化材料を含み、
前記（ｄ）工程では、前記孔の形成後、前記孔の側壁側から順に前記第２絶縁膜、前記第１半導体層および前記メモリ材料層を形成することを特徴とする請求項１１記載の不揮発性記憶装置の製造方法。
【国際調査報告】
2012077174.tif 000031
2012077174.tif 000032
2012077174.tif 000033
2012077174.tif 000034