(57)【要約】  第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタ（５２，５６）および第２のＭＯＳトランジスタ（５１，５５）から構成されるＣＭＯＳインバータと、第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタ（５３，５４）と、を縦続接続して構成される出力部（５，５ａ）と、制御信号基づいて第１信号の値を固定する固定部（２，３，２ａ，３ａ，４６，４７）と、をそなえ、制御信号が、第２信号の出力を抑止することを示している場合に、固定部（２，３，２ａ，３ａ，４６，４７）は、第１のＭＯＳトランジスタ（５２，５６）がオフ状態となる値または第２トランジスタ（５１，５５）がオフ状態となる値に第１信号を固定する。
2012120619.tif 000002
【特許請求の範囲】
【請求項１】
第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部と、
前記制御信号に基づいて前記第１信号の値を固定する固定部と、をそなえ
前記制御信号が、前記第２信号の出力を抑止することを示している場合に、
前記固定部は、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する
ことを特徴とする集積回路。
【請求項２】
前記第１のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第３のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第２のトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第３のトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記選択部の出力を固定することで、前記第１信号の値を固定する
ことを特徴とする請求項１〜３のいずれか１項に記載の集積回路。
【請求項５】
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号と、前記制御信号との論理積を出力する論理積回路をそなえ、
前記選択部は、前記論理積回路の出力に応じて、出力を決定する
ことを特徴とする請求項２に記載の集積回路。
【請求項６】
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号の反転した値と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号の反転した値と、前記制御信号の反転した値との否定論理和を出力する否定論理和回路をそなえ、
前記選択部は、前記否定論理和回路の出力に応じて、出力を決定する
ことを特徴とする請求項３に記載の集積回路。
【請求項７】
前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号の反転した値との否定論理和を前記第１信号として出力する
ことを特徴とする請求項２に記載の集積回路。
【請求項８】
前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号との否定論理積を前記第１信号として出力する
ことを特徴とする請求項３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、集積回路に関する。
【背景技術】
【０００２】
出力がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となるスリーステートインバータ回路（クロックドインバータ回路）が知られている。
図８は、従来のスリーステートインバータ回路を示す図である。スリーステートインバータ回路１００は、ＮＭＯＳトランジスタ１０１，１０２およびＰＭＯＳトランジスタ１０３，１０４の合計４個のＭＯＳトランジスタにより構成される。ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ１０３のゲートは共通であり、このゲートには入力信号が入力される。ＮＭＯＳトランジスタ１０１ゲートには、制御信号が入力され、ＰＭＯＳトランジスタ１０４のゲートにはインバータ１０５によって反転された制御信号が入力される。【０００３】
制御信号がローレベルの場合、ＮＭＯＳトランジスタ１０１およびＰＭＯＳトランジスタ１０４はオフ状態となるため、スリーステートインバータ回路１００の出力はハイインピーダンスになる。一方、制御信号がハイレベルの場合、ＮＭＯＳトランジスタ１０１およびＰＭＯＳトランジスタ１０４はオン状態となるため、入力信号の反転した値が、スリーステートインバータ回路１００から出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１１０４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図９は、上記スリーステートインバータ回路１００を用いたダイナミックセレクタ回路である。
図９に示すダイナミックセレクタ回路２００は、ｍ×ｎ対１のダイナミックセレクタ回路であり、ダイナミックブロック４０−１〜４０−(ｍ/２)をそなえる。このダイナミックブロック４０−１〜４０−(ｍ/２)ごとにスリーステートインバータ１００がそなえられる。【０００６】
なお、ダイナミックブロック４０−３〜４０−(ｍ-２)/２はそれぞれ、ダイナミックブロック４０−１と同様の構成を有するため、図９中においては、便宜上、ダイナミックブロック４０−３〜４０−(ｍ-２)/２の図示は省略している。
さらに、ダイナミックブロック４０−２，４０−(ｍ/２)は、ダイナミックブロック４０−１と同様の構成を有するため、図９中においては、便宜上、ダイナミックブロック４０−２，４０−(ｍ/２)の詳細な構成は省略している。【０００７】
このダイナミックセレクタ回路２００は、信号φがローレベルの期間(precharge期間)にＰＭＯＳトランジスタPがオン状態、ＮＭＯＳトランジスタFがオフ状態となり、信号線Dyn１，２の電圧がハイレベルとなる。その後、信号φがハイレベルの期間(evaluation期間)にＰＭＯＳトランジスタPがオフ状態，ＮＭＯＳトランジスタFがオン状態となる。このevaluation期間において、ダイナミックセレクタ回路２００は、選択信号に応じて、Data信号１１〜ｍｎ（図中、Data １１〜Data ｍｎと記載）のいずれかを出力する。【０００８】
ここで、例えば、選択信号とは、select信号１１〜ｍｎ（図中、select１１〜select ｍｎと記載），sel信号（図中、selと記載）およびblock select信号１〜 (ｍ/２)（図中、block select １〜block select (ｍ/２)と記載）である。また、block select信号１〜 (ｍ/２)，select信号１１〜２ｎ，select信号３１〜４ｎおよびselect信号(ｍ-１)１〜ｍｎはそれぞれ1hotとなることを条件とする1hot信号である。ここで、1hotとは、複数の信号のうち1つの信号だけがハイレベルで、その他の信号がローレベルであることを意味する。【０００９】
ここで、block select信号１〜 (ｍ/２)のそれぞれは、ダイナミックブロック４０−１〜４０−(ｍ/２)に対応して設けられた信号である。block select信号1〜block select信号(ｍ/２)のそれぞれは、ダイナミックブロック４０−１〜４０−(ｍ/２)から出力された信号を対応するスリーステートインバータ１００から出力するか否かを示す信号である。例えば、block select信号がローレベルの場合、スリーステートインバータ１００の出力を抑止することを示す。【００１０】
図９に示すダイナミックセレクタ回路２００についてのタイムチャートを図１０に示す。図１０に示すタイムチャートは、ダイナミックブロック４０−１，４０−２に対応するblock select信号１，２がローレベルのときにおいても、これらのダイナミックブロック４０−１，４０−２の出力信号は、それぞれローレベル，ハイレベルとなることを示している。すなわち、ダイナミックブロック４０−１〜４０−(ｍ/２)に対応するblock select信号１〜 (ｍ/２)がローレベルの場合でも、ダイナミックブロック４０−１〜４０−(ｍ/２)の出力はローレベルまたはハイレベルとなり、一方の値に固定されない。【００１１】
従って、ダイナミックブロック４０−１〜４０−(ｍ/２)の出力信号の衝突を避けるため、ダイナミックブロック４０−１〜４０−(ｍ/２)の後段にはそれぞれスリーステートインバータ回路１００を設ける。
また、図１１は、上記スリーステートインバータ回路１００を用いたスタティックセレクタ回路である。【００１２】
図１１に示すスタティックセレクタ回路３００は、ｍ×ｎ対１のスタティックセレクタ回路であり、セレクタ５０−１〜５０−ｍをそなえる。select信号＜１：ｎ＞（図中、select＜１＞〜select＜ｎ＞と記載）及びblock select信号１〜ｍ（図中、block select １〜block select ｍと記載）はそれぞれ1hot信号である。
なお、セレクタ５０−３〜５０−(ｍ-１)はそれぞれ、セレクタ５０−１と同様の構成を有するため、図１１中においては、便宜上、セレクタ５０−３〜５０−(ｍ-１)の図示は省略している。【００１３】
さらに、セレクタ５０−２，５０−mは、セレクタ５０−１と同様の構成を有するため、図１１中においては、便宜上、セレクタ５０−２，５０−ｍの詳細な構成は省略している。
スタティックセレクタ回路３００においては、select信号＜１：ｎ＞により、セレクタ５０−１〜５０−ｍのそれぞれが出力するData信号が選択される。そして、最終的にblock select信号１〜ｍによりスリーステートインバータ１００を制御することで、セレクタ５０−１〜５０−ｍのうち１のセレクタの出力を、スリーステートインバータ１００から出力する。【００１４】
このスタティックセレクタ回路３００ついても、block select信号１〜ｍがローレベルのときにおいて、対応するセレクタ５０−１〜５０−ｍの出力がローレベルまたはハイレベルとなり、一方の値に固定されない。
従って、信号の衝突を避けるため、セレクタ５０の後段にスリーステートインバータ回路１００を設ける。【００１５】
以上から、セレクタ回路等の回路全体の動作を高速化するためには、スリーステートインバータ回路の動作の高速化が求められる。また、従来のスリーステートインバータ回路はトランジスタが多いため、消費電力が大きくなってしまう。
本件の目的は、スリーステートインバータ回路の動作速度を高速化すること、および、スリーステートインバータ回路の消費電力を削減することである。【００１６】
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の1つとして位置付けることができる。
【課題を解決するための手段】
【００１７】
本集積回路は、第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部と、前記制御信号基づいて前記第１信号の値を固定する固定部と、をそなえ、前記制御信号が、前記第２信号の出力を抑止することを示している場合に、前記固定部は、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する。
【発明の効果】
【００１８】
開示の集積回路によれば集積回路の動作速度を高速化すること、および、集積回路の消費電力を削減することができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。
【図２】実施形態の一例としてのダイナミックセレクタ回路のタイムチャートを示す図である。
【図３】実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。
【図４】実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。
【図５】実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。
【図６】（Ａ），（Ｂ）は、実施形態の一例としてのスリーステートインバータの動作を説明するための図である。
【図７】（Ａ），（Ｂ）は、実施形態の一例としてのスリーステートインバータの動作を説明するための図である。
【図８】従来のスリーステートインバータの構成を示す図である。
【図９】従来のスリーステートインバータを用いたダイナミックセレクタ回路の構成を示す図である。
【図１０】従来のスリーステートインバータを用いたダイナミックセレクタ回路のタイムチャートを示す図である。
【図１１】従来のスリーステートインバータを用いたスタティックセレクタ回路の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本集積回路に係る実施形態の一例を説明する。
〔Ａ〕第１実施形態
図１は、実施形態の一例としてのダイナミックセレクタ回路（集積回路）の構成を示す図である。図１に示すダイナミックセレクタ回路１は、ｍ×ｎ対１のダイナミックセレクタ回路である。なお、”ｎ”は、後述するブロック３１におけるＮＭＯＳトランジスタＮ１の数あるいは後述するブロック３２におけるＮＭＯＳトランジスタＮ４の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれるブロック３１，３２の総数である。
【００２１】
第１実施形態にかかるダイナミックセレクタ回路１は、図１に示すように、ＡＮＤ回路２，ＡＮＤ回路３，ダイナミックブロック４−１〜４−(ｍ/２)，スリーステートインバータ５−１〜５−(ｍ/２)，ＮＯＴ回路６，ＮＯＴ回路７およびＮＯＴ回路８をそなえている。
スリーステートインバータ５−１〜５−(ｍ/２)は、それぞれダイナミックブロック４−１〜４−(ｍ/２)に対応してそなえられる。また、ＮＯＴ回路７は、ダイナミックブロック４−１〜４−(ｍ/２)ごとにそなえられる。ＡＮＤ回路２，３は、それぞれダイナミックブロック４−１〜４−(ｍ/２)ごとにそなえられる。
【００２２】
以下、ダイナミックブロックを示す符号としては、複数のダイナミックブロックのうち１つを特定する必要があるときには符号４−１〜４−(ｍ/２)を用いるが、任意のダイナミックブロックを指すときには符号４を用いる。
また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５−１〜５−(ｍ/２)を用いるが、任意のスリーステートインバータを指すときには符号５を用いる。
【００２３】
なお、ダイナミックブロック４−３〜４−(ｍ-２)/２はそれぞれ、ダイナミックブロック４−１と同様の構成を有するため、図１中においては、便宜上、ダイナミックブロック４−３〜４−(ｍ-２)/２の図示は省略している。
また、スリーステートインバータ５−３〜５−(ｍ-２)/２はそれぞれ、スリーステートインバータ５−１と同様の構成を有するため、図１中においては、便宜上、スリーステートインバータ５−３〜５−(ｍ-２)/２の図示は省略している。
【００２４】
さらに、図１中においては、スリーステートインバータ５−３〜５−(ｍ-２)/２のそれぞれに接続されるＮＯＴ回路７およびダイナミックブロック４−３〜４−(ｍ-２)/２のそれぞれに接続されるＮＡＮＤ回路２，３の図示は省略している。
また、ダイナミックブロック４−２，４−(ｍ/２)は、ダイナミックブロック４−１と同様の構成を有するため、図１中においては、便宜上、ダイナミックブロック４−２，４−(ｍ/２)の詳細な構成は省略している。
【００２５】
以下に、各構成要素の接続関係を説明する。
ダイナミックセレクタ回路１には、Data信号１１〜ｍｎ，信号φ，sel信号，select信号＜１：ｎ＞およびblock select信号１〜(ｍ/２)（図中、それぞれData １１〜Data ｍｎ，φ，sel，select＜１：ｎ＞およびblock select 1〜block select (ｍ/２)と記載）が入力される。
【００２６】
以下、Data信号を示す符号としては、複数のData信号のうち１つを特定する必要があるときには符号１１〜ｍｎを用いるが、任意のData信号を指すときには単にData信号という。
また、以下、block select信号を示す符号としては、複数のblock select信号のうち１つを特定する必要があるときには符号１〜(ｍ/２)を用いるが、任意のblock select信号を指すときには単にblock select信号という。
【００２７】
さらに、以下、select信号＜１：ｎ＞を単にselect信号という場合がある。
なお、sel信号は、ブロック３１，３２（後述）に入力されたData信号のうち、どちらのブロックに入力されたData信号をダイナミックセレクタ回路１から出力するかを示す信号である。例えば、sel信号が、ハイレベルの場合には、ブロック３２に入力されたData信号のうち一のData信号をダイナミックセレクタ回路１から出力することを示す。一方、例えば、sel信号が、ローレベルの場合には、ブロック３１に入力されたData信号のうち一のData信号をダイナミックセレクタ回路１から出力することを示す。すなわち、sel信号は、入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号として機能する。
【００２８】
また、select信号は、ブロック３１，３２のそれぞれにおいて、入力されるData信号のうち、どのData信号に基づく信号を、後述するＮＡＮＤ回路３３へ出力するかを示す信号である。すなわち、select信号は、入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号として機能する。なお、select信号は、例えば、1hot信号である。
【００２９】
さらに、block select信号は、ダイナミックブロック４ごとに対応して設けられた信号であり、ダイナミックブロック４から出力された信号をそのダイナミックブロック４に接続されたスリーステートインバータ５から出力するか否かを示す信号である。block select信号１〜(ｍ/２)は、それぞれダイナミックブロック４−１〜４−(ｍ/２)に対応している。また、block select信号１〜(ｍ/２)は、それぞれスリーステートインバータ５−１〜５−(ｍ/２)に対応している。なお、block select信号は、例えば、1hot信号である。例えば、block select信号が、ハイレベルの場合、ダイナミックブロック４から出力された信号を入力として、対応するスリーステートインバータ５がローレベルまたはハイレベルの信号を出力することを示す。一方、例えば、block select信号が、ローレベルの場合、ダイナミックブロック４から出力された信号を入力として、対応するスリーステートインバータ５がローレベルまたはハイレベルの信号を出力することを抑止することを示す。
【００３０】
信号φは、一定周期内でハイレベルおよびローレベルを繰り返す信号である。
ＮＯＴ回路６には、sel信号が入力され、ＮＯＴ回路６の出力は、ＡＮＤ回路２の入力に接続される。
ＡＮＤ回路２の入力には、ＮＯＴ回路６の出力が接続されるとともに、ＡＮＤ回路２の出力は、ダイナミックブロック４に接続されている。また、ＡＮＤ回路２には、select信号およびＡＮＤ回路２が接続されたダイナミックブロック４に対応するblock select信号が入力される。
【００３１】
ＡＮＤ回路３の出力は、ダイナミックブロック４に接続されている。ＡＮＤ回路３の入力には、sel信号，select信号およびＡＮＤ回路３が接続されたダイナミックブロック４に対応するblock select信号が入力される。
ダイナミックブロック４には、ＡＮＤ回路２およびＡＮＤ回路３の出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック４には複数のData信号が入力される。また、ダイナミックブロック４の出力は、対応するスリーステートインバータ５に接続される。
【００３２】
ダイナミックブロック４は、ブロック３１，３２およびＮＡＮＤ回路３３をそなえている。
ブロック３１には、ＡＮＤ回路２の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック３１の出力は、ＮＡＮＤ回路３３に接続されている。
【００３３】
ブロック３１は、ＰＭＯＳトランジスタＰ１，Ｐ２，サブブロックｂ１１〜ｂ１nをそなえている。
以下、サブブロックを示す符号としては、複数のサブブロックのうち１つを特定する必要があるときには符号ｂ１１〜ｂ１nを用いるが、サブブロックｂ１１〜ｂ１nのうち任意のサブブロックを指すときには符号ｂ１を用いる。
【００３４】
ＰＭＯＳトランジスタＰ１のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ２のドレインおよびサブブロックｂ１１〜ｂ１nに接続されている。より具体的には、ＰＭＯＳトランジスタＰ１のドレインは、ＰＭＯＳトランジスタＰ２のドレインおよびサブブロックｂ１１〜ｂ１nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ１のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ１のゲートには、信号φが入力されている。
【００３５】
ＰＭＯＳトランジスタＰ２のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ２のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１のドレインおよびサブブロックｂ１１〜ｂ１nに接続されている。より具体的には、ＰＭＯＳトランジスタＰ２のドレインは、ＰＭＯＳトランジスタＰ１のドレインおよびサブブロックｂ１１〜ｂ１nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ１のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ１のドレインは、信号線ｄ１を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ２のゲートは、ＮＡＮＤ回路３３の出力に接続されている。
【００３６】
サブブロックｂ１は、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＡＮＤ回路３３に接続されている。また、サブブロックｂ１には、ＡＮＤ回路２の出力が接続されている。なお、サブブロックｂ１は、グラウンドに接続されている。すなわち、サブブロックｂ１１〜ｂ１nは、並列接続されている。さらに、サブブロックｂ１には、ＡＮＤ回路２の出力が接続されている。さらに、サブブロックｂ１には、信号φおよび複数のData信号が入力される。
【００３７】
サブブロックｂ１は、ＮＭＯＳトランジスタＮ１〜Ｎ３をそなえている。
ＮＭＯＳトランジスタＮ１のドレインは、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＡＮＤ回路３３の入力に接続されている。さらに、ＮＭＯＳトランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。サブブロックｂ１１〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートは、ＡＮＤ回路２の出力に接続されている。また、サブブロックｂ１１〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートには、それぞれ、select信号＜１＞〜＜ｎ＞のそれぞれと反転したsel信号とblock select信号との論理積が入力される。例えば、サブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートには、select信号＜１＞と反転したsel信号とblock select信号との論理積が入力される。
【００３８】
ＮＭＯＳトランジスタＮ２のドレインおよびソースは、ＮＭＯＳトランジスタＮ１のソースおよびＮＭＯＳトランジスタＮ３のドレインとそれぞれ接続されている。サブブロックｂ１１〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ２のゲートには、それぞれData信号が入力される。
ＮＭＯＳトランジスタＮ３のドレインおよびソースは、ＮＭＯＳトランジスタＮ２のソースおよびグラウンドとそれぞれ接続されている。サブブロックｂ１１〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ３のゲートは、共通であり、信号φが入力される。
【００３９】
信号線ｄ１には、ＰＭＯＳトランジスタＰ１，Ｐ２のドレイン，サブブロックｂ１１〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のドレインおよびＮＡＮＤ回路３３の入力が接続される。
ブロック３２には、ＡＮＤ回路３の出力が接続されるとともに、信号φおよび複数のData信号が入力される。また、ブロック３２の出力は、ＮＡＮＤ回路３３に接続されている。
【００４０】
ブロック３２は、ＰＭＯＳトランジスタＰ３，Ｐ４，サブブロックｂ２１〜ｂ２nをそなえている。
以下、サブブロックを示す符号としては、複数のサブブロックのうち１つを特定する必要があるときには符号ｂ２１〜ｂ２nを用いるが、サブブロックｂ２１〜ｂ２nのうち任意のサブブロックを指すときには符号ｂ２を用いる。
【００４１】
ＰＭＯＳトランジスタＰ３のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ３のドレインは、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ４のドレインおよびサブブロックｂ２１〜ｂ２nと接続されている。より具体的には、ＰＭＯＳトランジスタＰ３のドレインは、ＰＭＯＳトランジスタＰ４のドレインおよびサブブロックｂ２１〜ｂ２nのそれぞれにそなえられた後述するＮＭＯＳトランジスタＮ４のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ３のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ３のゲートには、信号φが入力されている。
【００４２】
ＰＭＯＳトランジスタＰ４のソースは、電源に接続されている。さらに、ＰＭＯＳトランジスタＰ４のドレインは、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３のドレインおよびサブブロックｂ２１〜ｂ２nと接続されている。より具体的には、ＭＯＳトランジスタＰ４のドレインは、ＰＭＯＳトランジスタＰ３のドレインおよびサブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のドレインに接続されている。さらに、ＰＭＯＳトランジスタＰ４のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３に接続されている。また、ＰＭＯＳトランジスタＰ４のゲートは、ＮＡＮＤ回路３３の出力に接続されている。
【００４３】
サブブロックｂ２は、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３，Ｐ４のドレインおよびＮＡＮＤ回路３３に接続されている。また、サブブロックｂ２には、ＡＮＤ回路３の出力が接続されている。なお、サブブロックｂ２は、グラウンドに接続されている。すなわち、サブブロックｂ２１〜ｂ２nは、並列接続されている。さらに、サブブロックｂ２には、信号φおよび複数のData信号が入力される。
【００４４】
サブブロックｂ２は、ＮＭＯＳトランジスタＮ４〜Ｎ６をそなえている。
ＮＭＯＳトランジスタＮ４のドレインは、信号線ｄ２を介して、ＮＡＮＤ回路３３の入力およびＰＭＯＳトランジスタＰ３，Ｐ４のドレインに接続される。さらに、ＮＭＯＳトランジスタＮ４のソースは、ＮＭＯＳトランジスタＮ５のドレインに接続されている。サブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のゲートは、ＡＮＤ回路３の出力に接続されている。また、サブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のゲートには、それぞれ、select信号＜１＞〜＜ｎ＞のそれぞれとsel信号およびblock select信号との論理積が入力される。例えば、サブブロックｂ２１にそなえられたＮＭＯＳトランジスタＮ１のゲートには、select信号＜１＞とsel信号およびblock select信号との論理積が入力される。
【００４５】
ＮＭＯＳトランジスタＮ５のドレインおよびソースは、ＮＭＯＳトランジスタＮ４のソースおよびＮＭＯＳトランジスタＮ６のドレインとそれぞれ接続されている。サブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ５のゲートには、それぞれＤａｔａ信号が入力される。
ＮＭＯＳトランジスタＮ６のドレインおよびソースは、ＮＭＯＳトランジスタＮ５のソースおよびグラウンドとそれぞれ接続されている。サブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ６のゲートは、共通であり、信号φが入力される。
【００４６】
信号線ｄ２には、ＰＭＯＳトランジスタＰ３，Ｐ４のドレイン，サブブロックｂ２１〜ｂ２nのそれぞれにそなえられたＮＭＯＳトランジスタＮ４のドレインおよびＮＡＮＤ回路３３の入力が接続される。
ＮＡＮＤ回路３３の入力には、信号線ｄ１を介して、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインおよびＮＭＯＳトランジスタＮ１のドレインが接続される。さらに、ＮＡＮＤ回路３３の入力には、信号線ｄ２を介して、ＰＭＯＳトランジスタＰ３，Ｐ４のドレインおよびＮＭＯＳトランジスタＮ４のドレインが接続される。また、ＮＡＮＤ回路３３の出力は、スリーステートインバータ５に接続される。
【００４７】
なお、ダイナミックブロック４の構成は、上記の構成に限定されるものではない。
スリーステートインバータ５には、ＮＡＮＤ回路３３の出力およびＮＯＴ回路７の出力が接続されている。また、スリーステートインバータ５の出力には、ＮＯＴ回路８の入力が接続されている。
スリーステートインバータ５は、ＮＭＯＳトランジスタ５１，ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３をそなえている。
【００４８】
ＮＭＯＳトランジスタ５１のドレインは、ＰＭＯＳトランジスタ５２のドレインと接続されている。また、ＮＭＯＳトランジスタ５１のソースは接地されている。言い換えれば、ＮＭＯＳトランジスタ５１のソースは０Ｖの電源に接続されている。さらに、ＮＭＯＳトランジスタ５１のゲートは、ＰＭＯＳトランジスタ５２のゲートと接続されている。また、ＮＭＯＳトランジスタ５１のゲートは、ＮＡＮＤ回路３３の出力と接続されている。
【００４９】
ＰＭＯＳトランジスタ５２のドレインおよびソースは、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５３のドレインとそれぞれ接続されている。さらに、ＰＭＯＳトランジスタ５２のゲートは、ＮＭＯＳトランジスタ５１のゲートと接続されている。また、ＰＭＯＳトランジスタ５２のゲートは、ＮＡＮＤ回路３３の出力と接続されている。
【００５０】
ここで、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５２のドレインが、スリーステートインバータ５の出力である。また、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートが、スリーステートインバータ５の入力である。
ＰＭＯＳトランジスタ５３のドレインおよびソースは、ＰＭＯＳトランジスタ５２のソースおよび電源にそれぞれ接続されている。また、ＰＭＯＳトランジスタ５３のゲートは、ＮＯＴ回路７の出力と接続されている。
【００５１】
すなわち、ＮＭＯＳトランジスタ５１（第２のＭＯＳトランジスタの一例）とＰＭＯＳトランジスタ５２（第１のＭＯＳトランジスタの一例）とは、ＣＭＯＳインバータを構成している。そして、電源（第１の電源）−グラウンド（第２の電源）間において、このＣＭＯＳインバータが、ＰＭＯＳトランジスタ５３（第３のＭＯＳトランジスタの一例）と縦続接続されている。すなわち、スリーステートインバータ５は、ＣＭＯＳインバータと、第３のＭＯＳトランジスタと、を第１の電源と第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部の一例である。
【００５２】
ＮＯＴ回路７の入力には、対応するblock select信号が入力される。さらに、ＮＯＴ回路７の出力は、ＰＭＯＳトランジスタ５３のゲートに接続されている。
ＮＯＴ回路８の入力には、ＮＭＯＳトランジスタ５１のドレインおよびＰＭＯＳトランジスタ５２のソースが接続されている。
次に、各構成要素の機能について説明する。
【００５３】
ＡＮＤ回路２は、入力された信号の論理積を出力する回路である。例えば、ＡＮＤ回路２は、select信号と，ＮＯＴ回路６によって反転されたsel信号とblock select信号との論理積を出力する。
ＡＮＤ回路３は、入力された信号の論理積を出力する回路である。例えば、select信号，sel信号および対応するblock select信号の論理積を出力する。
【００５４】
ＮＯＴ回路６は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路６は、入力されたsel信号の反転した値を出力する。
ダイナミックブロック４は、入力された複数のData信号のうち、一のData信号を選択的に出力する。例えば、ダイナミックブロック４は、信号φ，select信号，sel信号およびblock select信号に応じて、ダイナミックブロック４に入力された複数のData信号のうち一のData信号を出力する。具体的には、ダイナミックブロック４は、信号φ，ＡＮＤ回路２，３の出力に応じて、複数のData信号のうち一のData信号を、対応するスリーステートインバータ５へ出力する。すなわち、ダイナミックブロック４は、入力された複数のData信号のうち一のData信号を出力する選択部の一例である。
【００５５】
ブロック３１は、自身に入力された信号に応じた信号を出力する。例えば、ブロック３１は、自身に入力された信号φおよびＡＮＤ回路２の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をＮＡＮＤ回路３３に出力する。
ＰＭＯＳトランジスタＰ１は、ゲートに入力される信号φに応じて電源と信号線ｄ１との間を導通・遮断する。
【００５６】
ＰＭＯＳトランジスタＰ２は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じて電源と信号線ｄ１との間を導通・遮断する。
サブブロックｂ１は、信号φ，ＡＮＤ回路２の出力およびData信号に応じて、信号線ｄ１の電圧を変化させる。すなわち、サブブロックｂ１は、信号φ，block select信号，select信号，sel信号およびData信号に応じて、信号線ｄ１の電圧を変化させる。
【００５７】
ＮＭＯＳトランジスタＮ１は、ゲートに入力されるＡＮＤ回路２の出力に応じて信号線ｄ１とＮＭＯＳトランジスタＮ２との間を導通・遮断する。
従って、block select信号がローレベルの場合、ＡＮＤ回路２の出力はローレベルとなり、ＮＭＯＳトランジスタＮ１がオフ状態となるため、信号線ｄ１はprecharge後の電圧（ハイレベル）に固定される。
【００５８】
ＮＭＯＳトランジスタＮ２は、ゲートに入力されるData信号に応じてＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ３との間を導通・遮断する。
ＮＭＯＳトランジスタＮ３は、ゲートに入力される信号φに応じてＮＭＯＳトランジスタＮ２とグラウンドとの間を導通・遮断する。
ブロック３２は、自身に入力された信号に応じた信号を出力する。例えば、ブロック３２は、自身に入力された信号φおよびＡＮＤ回路３の出力に応じて、自身に入力された複数のData信号のうち、一のData信号に応じた信号をＮＡＮＤ回路３３に出力する。
【００５９】
ＰＭＯＳトランジスタＰ３は、ゲートに入力される信号φに応じて電源と信号線ｄ２との間を導通・遮断する。
ＰＭＯＳトランジスタＰ４は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じて電源と信号線ｄ２との間を導通・遮断する。
サブブロックｂ２は、信号φ，ＡＮＤ回路３の出力およびData信号に応じて、信号線ｄ２の電圧を変化させる。すなわち、サブブロックｂ２は、信号φ，block select信号，select信号，sel信号およびData信号に応じて、信号線ｄ２の電圧を変化させる。
【００６０】
ＮＭＯＳトランジスタＮ４は、ゲートに入力されるＡＮＤ回路３の出力に応じて信号線ｄ２とＮＭＯＳトランジスタＮ５との間を導通・遮断する。
従って、block select信号がローレベルの場合、ＡＮＤ回路３の出力はローレベルとなり、ＮＭＯＳトランジスタＮ４がオフ状態となるため、信号線ｄ２はprecharge後の電圧（ハイレベル）に固定される。
【００６１】
ＮＭＯＳトランジスタＮ５は、ゲートに入力されるData信号に応じてＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ６との間を導通・遮断する。
ＮＭＯＳトランジスタＮ６は、ゲートに入力される信号φに応じてＮＭＯＳトランジスタＮ５とグラウンドとの間を導通・遮断する。
ＮＡＮＤ回路３３は、入力された信号の否定論理積を出力する回路である。例えば、ＮＡＮＤ回路３３は、信号線ｄ１の電圧と信号線ｄ２の電圧との否定論理積を出力する。
【００６２】
従って、block select信号がローレベルの場合、信号線ｄ１，ｄ２はprecharge後の電圧（ハイレベル）に固定されているため、ＮＡＮＤ回路３３の出力はローレベルに固定される。
ＮＯＴ回路７は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路７は、入力されたblock select信号の反転した値を出力する。
【００６３】
スリーステートインバータ５は、自身に入力される信号に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。具体的には、スリーステートインバータ５は、ＮＯＴ回路７およびＮＡＮＤ回路３３の出力に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。
【００６４】
ＮＭＯＳトランジスタ５１は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じてＰＭＯＳトランジスタ５２とグラウンドとの間を導通・遮断する。
ＰＭＯＳトランジスタ５２は、ゲートに入力されるＮＡＮＤ回路３３の出力に応じてＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５１との間を導通・遮断する。
ＰＭＯＳトランジスタ５３は、ゲートに入力されるＮＯＴ回路７の出力に応じて、電源とＰＭＯＳトランジスタ５２との間を導通・遮断する。
【００６５】
ＰＭＯＳトランジスタ５３のゲートに入力される信号がローレベルの場合、すなわち、block select信号がハイレベルの場合、ＰＭＯＳトランジスタ５３はオン状態となり、ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とは、通常のＣＭＯＳインバータとして機能する。すなわち、ＰＭＯＳトランジスタ５３のゲートに入力される信号がローレベルの場合において、スリーステートインバータ５はＮＡＮＤ回路３３の出力の反転した値を出力する。ここで、ＮＭＯＳトランジスタ５１は第２のＭＯＳトランジスタの一例であり、ＰＭＯＳトランジスタ５２は、第１のＭＯＳトランジスタの一例である。従って、ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２とからなるＣＭＯＳインバータは、第１信号（例えば、ＮＡＮＤ回路３３の出力信号）を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータの一例である。
【００６６】
具体的には、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにハイレベルの信号が入力された場合には、ＮＭＯＳトランジスタ５１がオン状態となる。したがって、ＮＭＯＳトランジスタ５１によってスリーステートインバータ５の出力容量が放電されることで、スリーステートインバータ５はローレベルの信号を出力する。
また、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにローレベルの信号が入力された場合には、ＰＭＯＳトランジスタ５２がオン状態となる。従って、ＰＭＯＳトランジスタ５２，５３によってスリーステートインバータ５の出力容量が充電されることで、スリーステートインバータ５はハイレベルの信号を出力する。
【００６７】
一方、ＰＭＯＳトランジスタ５３のゲートに入力される信号がハイレベルの場合、すなわち、block select信号がローレベルの場合、ＰＭＯＳトランジスタ５３はオフ状態となる。すなわち、ＰＭＯＳトランジスタ５３は第２信号の出力を制御する制御信号（例えば、block select信号）がゲート端子に入力されるとともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタの一例である。そして、ＮＭＯＳトランジスタ５１のゲートおよびＰＭＯＳトランジスタ５２のゲートにローレベルの信号が入力されると、ＮＭＯＳトランジスタ５１はオフ状態となるため、スリーステートインバータ５の出力端子はハイインピーダンス状態となる。つまり、ＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となることで、スリーステートインバータ５の出力端子はハイインピーダンスとなる。
【００６８】
ＮＯＴ回路８は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路８は、入力されたスリーステートインバータ５の出力の反転した値を出力する。
次に、第１実施形態にかかるダイナミックセレクト回路全体の動作について説明する。
一例として、ダイナミックブロック４−１がそなえるブロック１１のＮＭＯＳトランジスタＮ２に入力されているData信号１１を選択・出力する場合について説明する。
【００６９】
まず、信号φがローレベルのとき、すなわちprecharge期間のとき、ＰＭＯＳトランジスタＰ１，Ｐ３がオン状態、ＮＭＯＳトランジスタＮ３，Ｎ６がオフ状態とるため、信号線ｄ１，ｄ２の電圧がハイレベルとなる。信号線ｄ１，ｄ２の電圧がハイレベルとなることで、ＮＡＮＤ回路３３の出力はローレベルとなり、ＰＭＯＳトランジスタＰ２，Ｐ４がオン状態となる。
【００７０】
なお、信号φがハイレベルの期間に信号線d１，ｄ２の電圧がローレベルになると、信号φがハイレベルの期間は、信号線d１，ｄ２をハイレベルに戻すことができない。このため、例えば、信号φがハイレベルの期間にselect１１〜select ｍｎ及びData １１〜Data ｍｎを変化させない。
従って、precharge期間のとき、ＡＮＤ回路２およびＡＮＤ回路３の出力信号select１１〜ｍｎおよびData １１〜ｍｎが確定されている。
【００７１】
その後、信号φがハイレベルとなり、evaluation期間になると、ＰＭＯＳトランジスタＰ１，Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ３，Ｎ６はオン状態となる。従って、信号線ｄ１の電圧は、ＡＮＤ回路２の出力信号およびＮＭＯＳトランジスタＮ２に入力されたData信号に応じた値となる。また、信号線ｄ２の電圧は、ＡＮＤ回路３の出力信号およびＮＭＯＳトランジスタＮ５に入力されたData信号に応じた値となる。
【００７２】
例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック４−１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４−１に接続されたＡＮＤ回路２の出力はハイレベルとなる。従って、ダイナミックブロック４−１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１〜Ｎ３はオン状態となり、ダイナミックブロック４−１の信号線ｄ１の電圧は、ローレベルとなる。また、ダイナミックブロック４−１のサブブロックｂ１２〜サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４−１に接続されたＡＮＤ回路２の出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック４−１のサブブロックｂ１２〜ｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１はオフ状態となる。
【００７３】
一方、sel信号がローレベルのため、ダイナミックブロック４−１に接続されたＡＮＤ回路３の出力はローレベルとなる。従って、ダイナミックブロック４−１のサブブロックｂ２にそなえられたＮＭＯＳトランジスタＮ４は、オフ状態となるため、信号線ｄ２の電圧は、ハイレベルを維持する。
以上の動作により、ダイナミックブロック４−１にそなえられたＮＡＮＤ回路３３には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック４−１にそなえられたＮＡＮＤ回路３３は、スリーステートインバータ５−１にそなえられるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートにハイレベルの信号を出力する。
【００７４】
従って、ＮＭＯＳトランジスタ５１はオン状態となり、ＮＭＯＳトランジスタ５１がスリーステートインバータ５−１の出力容量を放電することで、スリーステートインバータ５−１はローレベルの信号を出力する。
なお、block select信号１は、ハイレベルであるため、スリーステートインバータ５−１に接続されたＮＯＴ回路７の出力はローレベルとなり、スリーステートインバータ５−１を構成するＰＭＯＳトランジスタ５３はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３がオン状態となることでスリーステートインバータ５−１はハイレベルの信号を出力する。
【００７５】
また、block select信号２〜block select信号(ｍ/２)はローレベルのため、ダイナミックブロック４−２〜ダイナミックブロック４−(ｍ/２)のそれぞれに接続されたＡＮＤ回路２およびＡＮＤ回路３の出力はローレベルとなる。従って、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＭＯＳトランジスタＮ１，Ｎ４はオフ状態となる。よって、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられた信号線ｄ１，ｄ２の電圧は、ハイレベルを維持する。
【００７６】
従って、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３は、それぞれスリーステートインバータ５−２〜５−(ｍ/２)にローレベルの信号を出力する。すなわち、選択部は、論理積回路の出力に応じて、出力を決定する。つまり、block select信号によって、スリーステートインバータ５へのＮＡＮＤ回路３３の出力がローレベルに固定される。言い換えれば、block select信号によって、スリーステートインバータ５の入力がローレベルに固定される。すなわち、ＡＮＤ回路２，３は、制御信号に基づいて第１信号の値を固定する固定部の一例である。より具体的には、ＡＮＤ回路２，３は、選択部の出力を固定することで、第１信号の値を固定する固定部の一例である。
【００７７】
従って、スリーステートインバータ５−２〜５−(ｍ/２)のそれぞれにそなえられるＮＭＯＳトランジスタ５１は、オフ状態となる。すなわち、ＡＮＤ回路２，３は、制御信号が、第２信号の出力を抑止することを示している場合に、第２のＭＯＳトランジスタのソース端子が第２の電源に接続されている場合には、第２トランジスタがオフ状態となる値に第１信号を固定する固定部の一例である。
【００７８】
なお、block select信号２２〜 (ｍ/２)は、ローレベルであるため、スリーステートインバータ５−２〜５−ｍのそれぞれに含まれるＰＭＯＳトランジスタ５３のゲートには、それぞれハイレベルの信号が入力される。
従って、スリーステートインバータ５−２〜５−(ｍ/２)のそれぞれに含まれるＰＭＯＳトランジスタ５３はオフ状態となる。
【００７９】
すなわち、block select信号２〜信号(ｍ/２)がローレベルの場合、スリーステートインバータ５−２〜５−(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となる。従って、スリーステートインバータ５−２〜５−(ｍ/２)それぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
【００８０】
従って、ＮＯＴ回路８にはスリーステートインバータ５−１からローレベルの信号が入力され、ＮＯＴ回路８はハイレベルの信号を出力する。すなわち、ＮＯＴ回路８は、Data １１を出力する。
第１実施形態の例では、上述の如く、block select信号を対応するＡＮＤ回路２，３に入力している。そして、block select信号が入力されたＡＮＤ回路２，３の出力によってＮＭＯＳトランジスタＮ１，Ｎ４を制御することで、ダイナミックブロックの出力を制御している。すなわち、block select信号がハイレベルの場合には、ダイナミックブロック４は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＭＯＳトランジスタＮ１，Ｎ４がオフ状態となるため、ダイナミックブロック４の出力は、Data信号によらずローレベルに固定される。言い換えれば、block select信号がローレベルの場合には、スリーステートインバータ５への入力はローレベルに固定される（図２に示すタイムチャートにおける、最初のevaluation期間のbout2参照）。スリーステートインバータ５への入力がローレベルに固定されることで、スリーステートインバータ５の出力はハイインピーダンスとなる。
【００８１】
このように第１実施形態の一例によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５への入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５の出力端子と接地との間にはＮＭＯＳトランジスタは１個となるため、スリーステートインバータ５の出力容量を放電する速度を高速化することができる。すなわち、第１実施形態にかかるスリーステートインバータ５によれば、ローレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路１では、precharge後の値をそのまま出力する動作速度、すなわち、ハイレベルを出力する動作はそもそも高速である。
【００８２】
また、第１実施形態によれば、スリーステートインバータ５は、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
〔Ｂ〕第２実施形態
図３は、実施形態の一例としてのダイナミックセレクタ回路の構成を示す図である。
【００８３】
第２実施形態にかかるダイナミックセレクタ回路１ａは、図３に示すように、ＮＯＲ回路２ａ，ＮＯＲ回路３ａ，ダイナミックブロック４−１〜４−(ｍ/２)，スリーステートインバータ５ａ−１〜５ａ−(ｍ/２)，ＮＯＴ回路６，ＮＯＴ回路９およびＮＯＴ回路１０をそなえている。
ＮＯＴ回路９，１０は、ダイナミックブロック４−１〜４−(ｍ/２)ごとにそなえられる。ＮＯＲ回路２ａ，３ａは、ダイナミックブロック４−１〜４−(ｍ/２)ごとにそなえられる。
【００８４】
以下、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５ａ−３〜５ａ−ｍを用いるが、任意のスリーステートインバータを指すときには符号５ａを用いる。
なお、ダイナミックブロック４−３〜４−(ｍ-２)/２はそれぞれ、ダイナミックブロック４−１と同様の構成を有するため、図３中においては、便宜上、ダイナミックブロック４−３〜４−(ｍ-２)/２の図示は省略している。
【００８５】
また、スリーステートインバータ５ａ−３〜５ａ−(ｍ-２)/２はそれぞれ、スリーステートインバータ５ａ−１と同様の構成を有するため、図３中においては、便宜上、スリーステートインバータ５ａ−３〜５ａ−(ｍ-２)/２の図示は省略している。
さらに、図３中においては、スリーステートインバータ５ａ−３〜５ａ−(ｍ-２)/２のそれぞれに接続されるＮＯＴ回路９，１０およびダイナミックブロック４−３〜４−(ｍ-２)/２のそれぞれに接続されるＮＯＲ回路２ａ，３ａの図示は省略している。
【００８６】
また、ダイナミックブロック４−２，４−(ｍ/２)は、ダイナミックブロック４−１と同様の構成を有するため、図３中においては、便宜上、ダイナミックブロック４−２，４−(ｍ/２)の詳細な構成は省略している。
第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１におけるＡＮＤ回路２，３のそれぞれに代えてＮＯＲ回路２ａ，３ａをそなえている。また、その他の部分は、第１実施形態にかかるダイナミックセレクタ回路１と同様に構成されている。
【００８７】
なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。
また、第１実施形態にかかるダイナミックセレクタ回路１とは異なり、ダイナミックセレクタ回路１ａには、select信号，sel信号およびblock select信号の各反転した値が入力される。
【００８８】
さらに、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、スリーステートインバータの構成が異なる。
また、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、ＮＡＮＤ回路３３の出力にＮＯＴ回路９が接続されている点で異なる。
【００８９】
さらに、第２実施形態にかかるダイナミックセレクタ回路１ａでは、第１実施形態にかかるダイナミックセレクタ回路１と比較し、反転したblock select信号が入力されるＮＯＴ回路１０がそなえられている点で異なる。
以下に、各構成要素の接続関係を説明する。
ダイナミックセレクタ回路１ａには、sel信号，select信号＜１：ｎ＞およびblock select信号１〜(ｍ/２)の各反転した値が入力されるとともに、Data信号１１〜ｍｎ，信号φが入力される。
【００９０】
ＮＯＴ回路６には、反転したsel信号が入力され、ＮＯＴ回路６の出力は、ＮＯＲ回路２ａの入力に接続される。
ＮＯＲ回路２ａの入力には、ＮＯＴ回路６の出力が接続されるとともに、ＮＯＲ回路２ａの出力は、ダイナミックブロック４に接続されている。また、ＮＯＲ回路２ａには、反転したselect信号とＮＯＲ回路２ａが接続されたダイナミックブロック４に対応するblock select信号の反転した信号とが入力される。
【００９１】
ＮＯＲ回路３ａの出力は、ダイナミックブロック４に接続されている。ＮＯＲ回路３ａの入力には、反転したsel信号と反転したselect信号とＮＯＲ回路３ａが接続されたダイナミックブロック４に対応するblock select信号の反転した信号とが入力される。
ダイナミックブロック４には、ＮＯＲ回路２ａおよびＮＯＲ回路３ａの出力が接続されるとともに、precharge期間とevaluation期間とを切替制御する信号φが入力される。さらに、ダイナミックブロック４には複数のData信号が入力される。また、ダイナミックブロック４の出力は、対応するスリーステートインバータ５aに接続される。
【００９２】
ＮＯＴ回路９の入力は、ＮＡＮＤ回路３３の出力と接続されており、ＮＯＴ回路９の出力は、スリーステートインバータ５ａと接続されている。より具体的には、ＮＯＴ回路９の出力は、スリーステートインバータ５ａを構成する後述するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに接続されている。
ＮＯＴ回路１０の入力には、反転したblock select信号が入力される。さらに、ＮＯＴ回路１０の出力は、スリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５４のゲートに接続されている。
【００９３】
スリーステートインバータ５ａには、ＮＯＴ回路９の出力およびＮＯＴ回路１０の出力が接続されている。また、スリーステートインバータ５ａ−１〜５ａ−(ｍ/２)のそれぞれの出力は互いに接続されている。
スリーステートインバータ５ａは、ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６をそなえている。
【００９４】
ＮＭＯＳトランジスタ５４のドレインは、ＮＭＯＳトランジスタ５５のソースと接続されている。また、ＮＭＯＳトランジスタ５４のソースは接地されている。さらに、ＮＭＯＳトランジスタ５４のゲートは、ＮＯＴ回路１０の出力と接続されている。
ＮＭＯＳトランジスタ５５のドレインおよびソースは、ＰＭＯＳトランジスタ５６のドレインおよびＮＭＯＳトランジスタ５４のドレインとそれぞれ接続されている。ＮＭＯＳトランジスタ５５のゲートは、ＰＭＯＳトランジスタ５６のゲートと接続されるとともに、ＮＯＴ回路９の出力と接続されている。
【００９５】
ＰＭＯＳトランジスタ５６のドレインおよびソースは、ＮＭＯＳトランジスタ５５のドレインおよび電源にそれぞれ接続されている。また、ＰＭＯＳトランジスタ５６のゲートは、ＮＭＯＳトランジスタ５５のゲートと接続されるとともに、ＮＯＴ回路９の出力と接続されている。
すなわち、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とは、ＣＭＯＳインバータを構成しており、このＣＭＯＳインバータが、ＮＭＯＳトランジスタ５４と縦続接続されている。
【００９６】
すなわち、ＮＭＯＳトランジスタ５５（第２のＭＯＳトランジスタの一例）とＰＭＯＳトランジスタ５６（第１のＭＯＳトランジスタの一例）とは、ＣＭＯＳインバータを構成している。そして、電源（第１の電源）−グラウンド（第２の電源）間において、このＣＭＯＳインバータが、ＮＭＯＳトランジスタ５４（第３のＭＯＳトランジスタの一例）と縦続接続されている。すなわち、スリーステートインバータ５ａは、ＣＭＯＳインバータと、第３のＭＯＳトランジスタと、を第１の電源と第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部の一例である。
【００９７】
なお、ＮＭＯＳトランジスタ５５のドレインおよびＰＭＯＳトランジスタ５６のドレインが、スリーステートインバータ５ａの出力である。また、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートは、スリーステートインバータ５ａの入力である。
次に、各構成要素の機能について説明する。
【００９８】
ＮＯＲ回路２ａは、入力された信号の否定論理和を出力する回路である。例えば、ＮＯＲ回路２ａは、反転したselect信号とＮＯＴ回路６から出力されたsel信号と反転したblock select信号との否定論理和を出力する。
ＮＯＲ回路３ａは、入力された信号の否定論理和を出力する回路である。例えば、反転したselect信号と反転したsel信号と反転したblock select信号との否定論理和を出力する。
【００９９】
ＮＯＴ回路６は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路６は、入力された反転したsel信号の反転した値を出力する。
ＮＯＴ回路９は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路９は、入力された反転したblock select信号の反転した値を出力する。
ＮＯＴ回路１０は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路７は、ＮＡＮＤ回路３３の出力の反転した値を出力する。
【０１００】
スリーステートインバータ５ａは、自身に入力される信号に応じて、出力端子がハイレベル，ローレベルおよびハイインピーダンスのいずれかの状態となる回路である。
ＮＭＯＳトランジスタ５４は、ゲートに入力されるＮＯＴ回路１０の出力に応じてＮＭＯＳトランジスタ５５とグラウンドとの間を導通・遮断する。
ＮＭＯＳトランジスタ５５は、ゲートに入力されるＮＯＴ回路９の出力に応じてＰＭＯＳトランジスタ５６とＮＭＯＳトランジスタ５４との間を導通・遮断する。
【０１０１】
ＰＭＯＳトランジスタ５６は、ゲートに入力されるＮＯＴ回路９の出力に応じて、電源とＮＭＯＳトランジスタ５５との間を導通・遮断する。
ＮＭＯＳトランジスタ５４のゲートに入力される信号がハイレベルの場合、すなわち、block select信号がハイレベルの場合、ＮＭＯＳトランジスタ５４はオン状態となり、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とは、通常のＣＭＯＳインバータとして機能する。すなわち、ＮＭＯＳトランジスタ５４のゲートに入力される信号がハイレベルの場合において、スリーステートインバータ５ａはＮＯＴ回路９の出力の反転した値を出力する。ここで、ＮＭＯＳトランジスタ５５は第２のＭＯＳトランジスタの一例であり、ＰＭＯＳトランジスタ５６は第１のＭＯＳトランジスタの一例である。従って、ＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６とからなるＣＭＯＳインバータは、第１信号（例えば、ＮＯＴ回路９の出力信号）を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータの一例である。
【０１０２】
具体的には、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートにローレベルの信号が入力された場合には、ＰＭＯＳトランジスタ５６がオン状態となる。したがって、ＰＭＯＳトランジスタ５６によってスリーステートインバータ５ａの出力容量が充電されることで、スリーステートインバータ５ａはハイレベルの信号を出力する。
また、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートにハイレベルの信号が入力された場合には、ＮＭＯＳトランジスタ５５がオン状態となる。従って、ＮＭＯＳトランジスタ５４，５５によってスリーステートインバータ５ａの出力容量が放電されることで、スリーステートインバータ５ａはローレベルの信号を出力する。
【０１０３】
一方、ＮＭＯＳトランジスタ５４のゲートに入力される信号がローレベルの場合、すなわち、block select信号がローレベルの場合、ＮＭＯＳトランジスタ５４はオフ状態となる。すなわち、ＮＭＯＳトランジスタ５４は第２信号の出力を制御する制御信号（例えば、block select信号）がゲート端子に入力されるとともに、制御信号が第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタの一例である。そして、ＮＭＯＳトランジスタ５５のゲートおよびＰＭＯＳトランジスタ５６のゲートにハイレベルの信号が入力されると、ＰＭＯＳトランジスタ５６はオフ状態となるため、スリーステートインバータ５ａの出力端子はハイインピーダンス状態となる。つまり、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となることで、スリーステートインバータ５ａの出力端子はハイインピーダンスとなる。
【０１０４】
次に、第２実施形態にかかるダイナミックセレクト回路全体の動作について説明する。
一例として、ダイナミックブロック４−１がそなえるブロック１１のＮＭＯＳトランジスタＮ２に入力されているData １１を選択・出力する場合について説明する。
まず、信号φがローレベルのとき、すなわちprecharge期間のとき、ＰＭＯＳトランジスタＰ１，Ｐ３がオン状態、ＮＭＯＳトランジスタＮ３，Ｎ６がオフ状態とるため、信号線ｄ１，ｄ２の電圧がハイレベルとなる。信号線ｄ１，ｄ２の電圧がハイレベルとなることで、ＮＡＮＤ回路３３の出力はローレベルとなり、ＰＭＯＳトランジスタＰ２，Ｐ４がオン状態となる。
【０１０５】
その後、信号φがハイレベルとなり、evaluation期間になると、ＰＭＯＳトランジスタＰ１，Ｐ３はオフ状態、ＮＭＯＳトランジスタＮ３，Ｎ６はオン状態となる。従って、信号線ｄ１の電圧は、ＮＯＲ回路２ａの出力信号およびＮＭＯＳトランジスタＮ２に入力されたData信号に応じた値となる。また、信号線ｄ２の電圧は、ＮＯＲ回路３ａの出力信号およびＮＭＯＳトランジスタＮ５に入力されたData信号に応じた値となる。
【０１０６】
例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであり、sel信号がローレベルの場合を考える。すると、ダイナミックブロック４−１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４−１に接続されたＮＯＲ回路２ａの出力はハイレベルとなる。従って、ダイナミックブロック４−１のサブブロックｂ１１にそなえられたＮＭＯＳトランジスタＮ１〜Ｎ３はオン状態となり、ダイナミックブロック４−１の信号線ｄ１の電圧は、ローレベルとなる。また、ダイナミックブロック４−１のサブブロックｂ１２〜サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１のゲートに対する、ダイナミックブロック４−１に接続されたＮＯＲ回路２ａの出力はローレベルとなる。これは、select信号が1hot信号であるからである。従って、ダイナミックブロック４−１のサブブロックｂ１２〜サブブロックｂ１nのそれぞれにそなえられたＮＭＯＳトランジスタＮ１はオフ状態となる。
【０１０７】
一方、sel信号がローレベルのため、ダイナミックブロック４−１に接続されたＮＯＲ回路３ａの出力はローレベルとなる。従って、ダイナミックブロック４−１のサブブロックｂ２にそなえられたＮＭＯＳトランジスタＮ４は、オフ状態となるため、信号線ｄ２の電圧は、ハイレベルを維持する。
従って、ダイナミックブロック４−１にそなえられたＮＡＮＤ回路３３には、ローレベルの信号とハイレベルの信号とが入力される。そして、ダイナミックブロック４−１にそなえられたＮＡＮＤ回路３３は、ＮＯＴ回路９に対して、ハイレベルの信号を出力する。
【０１０８】
ＮＯＴ回路９は、ローレベルの信号をスリーステートインバータ５ａ−１を構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに出力する。
従って、ＰＭＯＳトランジスタ５６はオン状態となり、ＰＭＯＳトランジスタ５６がスリーステートインバータ５ａ−１の出力容量を充電することで、スリーステートインバータ５ａ−１はハイレベルの信号を出力する。
【０１０９】
なお、block select信号１は、ハイレベルであるため、スリーステートインバータ５ａ−１に接続されたＮＯＴ回路１０の出力はハイレベルとなり、スリーステートインバータ５ａ−１を構成するＮＭＯＳトランジスタ５４はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５４がオン状態となることでスリーステートインバータ５−１はハイレベルの信号を出力する。
【０１１０】
また、block select信号２〜(ｍ/２)はローレベルのため、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれに接続されたＮＯＲ回路２ａおよびＮＯＲ回路３ａの出力はローレベルとなる。従って、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＭＯＳトランジスタＮ１，Ｎ４はオフ状態となる。よって、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられた信号線ｄ１，ｄ２の電圧は、ハイレベルを維持する。
【０１１１】
従って、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３には、ハイレベルの信号のみが入力される。そして、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれにそなえられたＮＡＮＤ回路３３は、対応するＮＯＴ回路９に対してローレベルの信号を出力する。そして、ダイナミックブロック４−２〜４−(ｍ/２)のそれぞれに接続されたＮＯＴ回路９は、それぞれスリーステートインバータ５ａ−２〜５ａ−(ｍ/２)にハイレベルの信号を出力する。すなわち、選択部は、否定論理和回路の出力に応じて、出力を決定する。異なる観点から見れば、block select信号によって、スリーステートインバータ５ａへのＮＯＴ回路９の出力がハイレベルに固定される。言い換えれば、block select信号によって、スリーステートインバータ５ａの入力がハイレベルに固定される。すなわち、ＮＯＲ回路２ａ，３ａは、制御信号基づいて第１信号の値を固定する固定部の一例である。より具体的には、ＮＯＲ回路２ａ，３ａは、選択部の出力を固定することで、第１信号の値を固定する固定部の一例である。
【０１１２】
従って、スリーステートインバータ５ａ−２〜５ａ−(ｍ/２)のそれぞれにそなえられるＰＭＯＳトランジスタ５６は、オフ状態となる。すなわち、ＮＯＲ回路２ａ，３ａは、制御信号が、第２信号の出力を抑止することを示している場合に、第１のＭＯＳトランジスタのソース端子が第１の電源に接続されている場合には、第１のトランジスタがオフ状態となる値に第１信号を固定する固定部の一例である。
【０１１３】
なお、block select信号２〜(ｍ/２)は、ローレベルであるため、スリーステートインバータ５ａ−２〜５ａ−ｍのそれぞれに含まれるＮＭＯＳトランジスタ５４のゲートには、それぞれローレベルの信号が入力される。
従って、スリーステートインバータ５ａ−２〜５ａ−(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４はオフ状態となる。
【０１１４】
すなわち、block select信号２〜(ｍ/２)がローレベルの場合、スリーステートインバータ５ａ−２〜スリーステートインバータ５ａ−(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となる。従って、スリーステートインバータ５ａ−２〜５ａ−(ｍ/２)それぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
【０１１５】
従って、ダイナミックセレクタ回路１ａの出力からはハイレベルの信号が出力される。すなわち、ダイナミックセレクタ回路１ａは、Data １１を出力する。
第２実施形態の一例では、上述の如く、反転したblock select信号をＮＯＲ回路２ａ，３ａに入力している。そして、反転したblock select信号が入力されたＮＯＲ回路２ａ，３ａの出力によってＮＭＯＳトランジスタＮ１，Ｎ４を制御することで、ダイナミックブロックの出力を制御している。すなわち、block select信号がハイレベルの場合には、ダイナミックブロック４は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＭＯＳトランジスタＮ１，Ｎ４がオフ状態となるため、ダイナミックブロック４の出力は、Data信号によらずローレベルに固定される。言い換えれば、block select信号がローレベルの場合には、スリーステートインバータ５ａへの入力はハイレベルに固定される。スリーステートインバータ５ａへの入力がハイレベルに固定されることで、スリーステートインバータ５ａの出力はハイインピーダンスとなる。
【０１１６】
このように第２実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５ａへの入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５ａの出力端子と電源との間にはＰＭＯＳトランジスタは１個となるため、スリーステートインバータ５ａの出力容量を充電する速度を高速化することができる。すなわち、第２実施形態にかかるスリーステートインバータ５ａによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。なお、ダイナミックセレクタ回路１ａでは、precharge後の値をそのまま出力する動作速度、すなわち、ローレベルを出力する動作はそもそも高速である。
【０１１７】
また、第２実施形態によれば、スリーステートインバータ５ａは、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
〔Ｃ〕第３実施形態
図４は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図４に示すスタティックセレクタ回路２０は、ｍ×ｎ対１のスタティックセレクタ回路である。なお、”ｎ”は、後述するブロック４２の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれる後述するセレクタ４１の数である。
【０１１８】
第３実施形態にかかるスタティックセレクタ回路２０は、図４に示すように、セレクタ４１−１〜４１−ｍ，ＮＯＲ回路４６およびスリーステートインバータ５−１〜５−ｍをそなえている。
スリーステートインバータ５−１〜５−ｍは、それぞれセレクタ４１−１〜４１−ｍに対応してそなえられる。また、ＮＯＲ回路４６は、セレクタ４１−１〜４１−ｍごとにそなえられる。
【０１１９】
以下、セレクタを示す符号としては、複数のセレクタのうち１つを特定する必要があるときには符号４１−１〜４１−ｍを用いるが、任意のセレクタを指すときには符号４１を用いる。
また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５−３〜５−mを用いるが、任意のセレクタを指すときには符号５を用いる。
【０１２０】
なお、セレクタ４１−３〜４１−(ｍ-１)はそれぞれ、セレクタ４１−１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１−３〜４１−(ｍ-１)の図示は省略している。
また、スリーステートインバータ５−３〜５−(ｍ-１)はそれぞれ、スリーステートインバータ５−１と同様の構成を有するため、図４中においては、便宜上、スリーステートインバータ５−３〜５−(ｍ-１)の図示は省略している。
【０１２１】
さらに、図４中においては、スリーステートインバータ５−３〜５−(ｍ-１)のそれぞれに接続されるＮＯＲ回路４６の図示は省略している。
また、セレクタ４１−２，４１−ｍは、セレクタ４−１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１−１，４１−ｍの詳細な構成は省略している。
なお、既述の符号と同一の符号は同一もしくは略同一の部分を示す。
【０１２２】
以下に、各構成要素の接続関係を説明する。
スタティックセレクタ回路２０には、Data信号１１〜ｍｎ，select信号＜１：ｎ＞およびblock select信号１〜ｍ（図中、それぞれData １１〜Data ｍｎ，select＜１＞〜select＜n＞およびblock select １〜block select ｍと記載）が入力される。
また、以下、block select信号を示す符号としては、複数のblock select信号のうち１つを特定する必要があるときには符号１〜ｍを用いるが、任意のblock select信号を指すときには単にblock select信号という。
【０１２３】
また、select信号は、セレクタ４１に入力されるData信号のうち、どのData信号をＮＯＲ回路４６に出力するかを示す信号である。なお、select信号は、例えば、1hot信号である。
さらに、block select信号は、セレクタ４１ごとに対応して設けられた信号であり、セレクタ４１から出力された信号を、当該セレクタ４１に対応するスリーステートインバータ５から出力するか否かを示す信号である。block select信号１〜block select信号ｍは、それぞれセレクタ４１−１〜４１−ｍに対応している。また、block select信号１〜block select信号mは、それぞれスリーステートインバータ５−１〜５−ｍに対応している。なお、block select信号は、例えば、1hot信号である。例えば、block select信号が、ハイレベルの場合、セレクタ４１から出力された信号を、対応するスリーステートインバータ５から出力することを示す。一方、例えば、block select信号が、ローレベルの場合、セレクタ４１から出力された信号の、対応するスリーステートインバータ５からの出力を抑止することを示す。
【０１２４】
セレクタ４１の出力は、ＮＯＲ回路４６に接続されている。また、セレクタ４１には、select信号およびData信号が入力される。
セレクタ４１は、ブロック４２−１〜４２−ｎをそなえている。ブロック４２−１〜４２−ｎは、それぞれselect信号1〜nに対応してそなえられる。
以下、ブロックを示す符号としては、複数のブロックのうち１つを特定する必要があるときには符号４２−１〜４２−ｍを用いるが、任意のブロックを指すときには符号４２を用いる。
【０１２５】
ブロック４２は、ＮＯＲ回路４６の入力と接続されている。また、ブロック４２には、select信号およびData信号が入力される。
ブロック４２は、ＮＯＴ回路４３，ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５をそなえる。
ＮＯＴ回路４３の出力は、ＰＭＯＳトランジスタ４４のゲートに接続されている。また、ＮＯＴ回路４３の入力にはselect信号が入力される。
【０１２６】
ＰＭＯＳトランジスタ４４のゲートには、ＮＯＴ回路４３の出力が接続されている。また、ＰＭＯＳトランジスタ４４のドレイン（またはソース）は、ＮＯＲ回路４６の入力およびＮＭＯＳトランジスタ４５のソース（またはドレイン）に接続されている。さらに、ＰＭＯＳトランジスタ４４のソース（またはドレイン）には、ＮＭＯＳトランジスタ４５のドレイン（またはソース）が接続されるとともに、Data信号が入力される。
【０１２７】
ＮＭＯＳトランジスタ４５のソース（またはドレイン）は、ＮＯＲ回路４６の入力およびＰＭＯＳトランジスタ４４のドレイン（またはソース）と接続されている。さらに、ＮＭＯＳトランジスタ４５のドレイン（またはソース）は、ＰＭＯＳトランジスタ４４のソース（またはドレイン）と接続さるとともに、Data信号が入力される。また、ＮＭＯＳトランジスタ４５のゲートには、select信号が入力される。
【０１２８】
すなわち、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５は、Data信号をＮＯＲ回路４６に入力するか否かを制御するＣＭＯＳスイッチを構成している。
ＮＯＲ回路４６の入力および出力は、セレクタ４１の出力およびスリーステートインバータ５の入力とそれぞれ接続されている。具体的には、ＮＯＲ回路４６の出力はスリーステートインバータ５を構成するＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートと接続されている。また、ＮＯＲ回路４６には反転したblock select信号が入力される。なお、スリーステートインバータ５を構成するＰＭＯＳトランジスタ５３のゲートにも、反転したblock select信号が入力される。
【０１２９】
次に、各構成要素の機能について説明する。
セレクタ４１は、select信号に応じて、入力された複数のData信号うち一のData信号をＮＯＲ回路４６に出力する。すなわち、セレクタ４１は、入力された複数のData信号のうち一のData信号を、選択信号（例えば、select信号）に応じて出力する選択部の一例である。
【０１３０】
ブロック４２は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック４２は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック４２は、Data信号の出力を抑止する。
ＮＯＴ回路４３は、入力信号の反転した値を出力する回路である。例えば、ＮＯＴ回路４３は、反転したselect信号をＰＭＯＳトランジスタ４５のゲートに出力する。
【０１３１】
ＰＭＯＳトランジスタ４４は、ゲートに入力されるＮＯＴ回路４３の出力に応じてドレイン−ソース間を導通・遮断する。
ＮＭＯＳトランジスタ４５は、ゲートに入力されるselect信号に応じてドレイン−ソース間を導通・遮断する。
例えば、select信号がハイレベルの場合、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオン状態となることで、Data信号がＮＯＲ回路４６に出力される。一方、select信号がローレベルの場合、ＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
【０１３２】
ＮＯＲ回路４６は、入力された信号の否定論理和を出力する回路である。例えば、ＮＯＲ回路４６は、セレクタ４１の出力と反転したblock select信号との否定論理和を出力する。すなわち、block select信号がローレベルの場合、ＮＯＲ回路４６の出力はローレベルに固定される。ＮＯＲ回路４６は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と制御信号の反転した値との否定論理和を第１信号として出力することで、第１信号の値を固定する固定部の一例である。
【０１３３】
次に、第３実施形態にかかるスタティックセレクト回路全体の動作について説明する。
一例として、セレクタ４１−１に入力されているData １１を選択・出力する場合について説明する。
例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであるとする。
【０１３４】
上記の条件より、セレクタ４１−１のブロック４２−１のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５がオン状態となり、セレクタ４１−１にそなえられた他のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
従って、セレクタ４１−１の出力は、ハイレベルとなり、セレクタ４１−１に接続されたＮＯＲ回路４６に入力される。
【０１３５】
セレクタ４１−１に接続されたＮＯＲ回路４６は、block select信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ５−１を構成するＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５２のゲートに出力する。
従って、ＮＭＯＳトランジスタ５１はオン状態となり、ＮＭＯＳトランジスタ５１がスリーステートインバータ５−１の出力容量を放電することで、スリーステートインバータ５−１はローレベルの信号を出力する。
【０１３６】
なお、block select信号1は、ハイレベルであるため、スリーステートインバータ５−１を構成するＰＭＯＳトランジスタ５３はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＰＭＯＳトランジスタ５２およびＰＭＯＳトランジスタ５３がオン状態となることでスリーステートインバータ５−１はハイレベルの信号を出力する。
【０１３７】
一方、セレクタ４１−２〜４１−ｍの出力は、それぞれ対応するＮＯＲ回路４６に入力される。
ここで、block select信号２〜ｍはローレベルであるため、セレクタ４１−２〜４１−ｍのそれぞれに接続されたＮＯＲ回路４６には、それぞれハイレベルの信号が入力される。
【０１３８】
従って、セレクタ４１−２〜４１−ｍからの出力に関わらず、セレクタ４１−２〜４１−ｍのそれぞれに接続されたＮＯＲ回路４６は、それぞれローレベルの信号をスリーステートインバータ５−２〜５−ｍに出力する。すなわち、block select信号により、スリーステートインバータへの入力信号がローレベルに固定される。言い換えれば、block select信号により、ＮＯＲ回路４６の出力をローレベルに固定する。
【０１３９】
従って、スリーステートインバータ５−２〜５−ｍのそれぞれにそなえられたＮＭＯＳトランジスタ５１はオフ状態となる。
なお、block select信号２〜ｍはローレベルであるため、スリーステートインバータ５−２〜５−ｍのそれぞれにそなえられたＰＭＯＳトランジスタ５３のゲートにはハイレベルの信号が入力されオフ状態となる。
【０１４０】
すなわち、block select信号２〜block select信号ｍがローレベルの場合、スリーステートインバータ５−２〜５−ｍのそれぞれに含まれるＮＭＯＳトランジスタ５１およびＰＭＯＳトランジスタ５３がオフ状態となる。従って、スリーステートインバータ５−２〜５−ｍそれぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をローレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
【０１４１】
従って、スタティックセレクタ回路２０の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路２０は、Data信号１１を出力する。
第３実施形態の一例では、上述の如く、block select信号をＮＯＲ回路４６に入力することで、スリーステートインバータ５への出力を制御している。すなわち、block select信号がハイレベルの場合には、ＮＯＲ回路４６は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＯＲ回路４６の出力は、入力されたData信号によらずローレベルに固定される。スリーステートインバータ５への入力がローレベルに固定されることで、スリーステートインバータ５の出力はハイインピーダンスとなる。
【０１４２】
このように第３実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５への入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５の出力端子とグラウンドとの間にはＮＭＯＳトランジスタは１個となるため、スリーステートインバータ５の出力容量を放電する速度を高速化することができる。すなわち、第３実施形態にかかるスリーステートインバータ５によれば、ローレベルの信号の出力する場合の動作を高速化することができる。
【０１４３】
また、第３実施形態によれば、スリーステートインバータ５は、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
〔Ｄ〕第４実施形態
図５は、実施形態の一例としてのスタティックセレクタ回路の構成を示す図である。図５に示すスタティックセレクタ回路２０ａは、ｍ×ｎ対１のスタティックセレクタ回路である。なお、”ｎ”は、後述するブロック４２の数であり、”ｍ”は、ダイナミックセレクタ回路１に含まれる後述するセレクタ４１の数である。
【０１４４】
第４実施形態にかかるスタティックセレクタ回路２０ａは、図５に示すように、セレクタ４１−１〜４１−ｍ，ＮＡＮＤ回路４７およびスリーステートインバータ５ａ−１〜５ａ−ｍをそなえている。
スリーステートインバータ５ａ−１〜５ａ−ｍは、それぞれセレクタ４１−１〜４１−ｍに対応してそなえられる。また、ＮＡＮＤ回路４７は、セレクタ４１−１〜４１−ｍごとにそなえられる。
【０１４５】
第４実施形態にかかるスタティックセレクタ回路２０ａでは、第３実施形態にかかるスタティックセレクタ回路２０におけるＮＯＲ回路４６に代えて、ＮＡＮＤ回路４７をそなえる。また、その他の部分は第３実施形態にかかるスタティックセレクタ回路２０と同様に構成されている。
なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。  さらに、第４実施形態にかかるスタティックセレクタ回路２０ａでは、反転したblock select信号ではなく、通常のblock select信号が入力されている。
【０１４６】
以下、セレクタを示す符号としては、複数のセレクタのうち１つを特定する必要があるときには符号４１−１〜４１−ｍを用いるが、任意のセレクタを指すときには符号４１を用いる。
また、スリーステートインバータを示す符号としては、複数のスリーステートインバータのうち１つを特定する必要があるときには符号５ａ−３〜５ａ−mを用いるが、任意のセレクタを指すときには符号５ａを用いる。
【０１４７】
なお、セレクタ４１−３〜４１−(ｍ-１)はそれぞれ、セレクタ４１−１と同様の構成を有するため、図５中においては、便宜上、セレクタ４１−３〜４１−(ｍ-１)の図示は省略している。
また、スリーステートインバータ５ａ−３〜５ａ−(ｍ-１)はそれぞれ、スリーステートインバータ５ａ−１と同様の構成を有するため、図５中においては、便宜上、スリーステートインバータ５ａ−３〜５ａ−(ｍ-１)の図示は省略している。
【０１４８】
さらに、図５中においては、スリーステートインバータ５ａ−３〜５ａ−(ｍ-１)のそれぞれに接続されるＮＡＮＤ回路４７の図示は省略している。
また、セレクタ４１−２，４１−ｍは、セレクタ４−１と同様の構成を有するため、図４中においては、便宜上、セレクタ４１−１，４１−ｍの詳細な構成は省略している。
以下に、各構成要素の接続関係を説明する。
【０１４９】
スタティックセレクタ回路２０ａには、Data信号１１〜ｍｎ，select信号＜１：ｎ＞およびblock select信号１〜ｍ（図中、それぞれData １１〜Data ｍｎ，select＜１＞〜select＜n＞およびblock select １〜block select ｍと記載）が入力される。
セレクタ４１の出力は、ＮＡＮＤ回路４７に接続されている。また、セレクタ４１には、select信号およびData信号が入力される。
【０１５０】
セレクタ４１は、ブロック４２−１〜４２−ｎをそなえている。ブロック４２−１〜４２−ｎは、それぞれselect信号1〜nに対応してそなえられる。
以下、ブロックを示す符号としては、複数のブロックのうち１つを特定する必要があるときには符号４１−１〜４−ｍを用いるが、任意のブロックを指すときには符号４２を用いる。
【０１５１】
ＮＡＮＤ回路４７の入力および出力は、セレクタ４１の出力およびスリーステートインバータ５ａの入力とそれぞれ接続されている。具体的には、ＮＡＮＤ回路４７の出力はスリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートと接続されている。また、ＮＡＮＤ回路４７にはblock select信号が入力される。なお、スリーステートインバータ５ａを構成するＮＭＯＳトランジスタ５４のゲートにも、block select信号が入力される。
【０１５２】
次に、各構成要素の機能について説明する。
セレクタ４１は、select信号に応じて、入力された複数のData信号うち一のData信号をＮＡＮＤ回路４７に出力する。
ブロック４２は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック４２は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック４２は、Data信号の出力を抑止する。
【０１５３】
ＮＯＴ回路４３は、入力信号の反転した値を出力する回路である。例えば、ＮＯＴ回路４３は、反転したselect信号をＰＭＯＳトランジスタ４５のゲートに出力する。
ＰＭＯＳトランジスタ４４は、ゲートに入力されるＮＯＴ回路４３の出力に応じてドレイン−ソース間を導通・遮断する。
ＮＭＯＳトランジスタ４５は、ゲートに入力されるselect信号に応じてドレイン−ソース間を導通・遮断する。
【０１５４】
例えば、select信号がハイレベルの場合、ＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオン状態となることで、Data信号がＮＡＮＤ回路４７に出力される。一方、select信号がローレベルの場合、ＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
ＮＡＮＤ回路４７は、入力された信号の否定論理積を出力する回路である。例えば、ＮＡＮＤ回路４７は、セレクタ４１の出力とblock select信号との否定論理積を出力する。すなわち、block select信号がローレベルの場合、ＮＡＮＤ回路４７の出力はハイレベルに固定される。ＮＡＮＤ回路４７は、入力された複数のData信号のうち一のData信号を出力する選択部の出力と前記制御信号のとの否定論理積を前記第１信号として出力することで、第１信号の値を固定する固定部の一例である。
【０１５５】
次に、第４実施形態にかかるスタティックセレクト回路全体の動作について説明する。
一例として、セレクタ４１−１に入力されているData １１を選択・出力する場合について説明する。
例えば、Data信号１１，block select信号１，select信号＜１＞がハイレベルであるとする。
【０１５６】
上記の条件より、セレクタ４１−１のブロック４２−１のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５がオン状態となり、セレクタ４１−１にそなえられた他のＰＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５はオフ状態となる。
従って、セレクタ４１−１の出力は、ハイレベルとなり、セレクタ４１−１に接続されたＮＡＮＤ回路４７に入力される。
【０１５７】
セレクタ４１−１に接続されたＮＡＮＤ回路４７は、block select信号1がハイレベルであるため、ローレベルの信号を、スリーステートインバータ５ａ−１を構成するＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６のゲートに出力する。
従って、ＰＭＯＳトランジスタ５６はオン状態となり、ＰＭＯＳトランジスタ５６がスリーステートインバータ５ａ−１の出力容量を充電することで、スリーステートインバータ５ａ−１はハイレベルの信号を出力する。
【０１５８】
なお、block select信号1は、ハイレベルであるため、スリーステートインバータ５ａ−１を構成するＮＭＯＳトランジスタ５４はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５５がオン状態となることでスリーステートインバータ５ａ−１はローレベルの信号を出力する。
【０１５９】
一方、セレクタ４１−２〜４１−ｍの出力は、それぞれ対応するＮＡＮＤ回路４７に入力される。
ここで、block select信号２〜ｍはローレベルであるため、セレクタ４１−２〜４１−ｍのそれぞれに接続されたＮＡＮＤ回路４７には、それぞれローレベルの信号が入力される。
【０１６０】
従って、セレクタ４１−２〜４１−ｍからの出力に関わらず、セレクタ４１−２〜４１−ｍのそれぞれに接続されたＮＡＮＤ回路４７は、それぞれハイレベルの信号をスリーステートインバータ５ａ−２〜５ａ−ｍに出力する。すなわち、block select信号により、スリーステートインバータへの入力信号がハイレベルに固定される。言い換えれば、block select信号により、ＮＡＮＤ回路４７の出力をハイレベルに固定する。
【０１６１】
従って、スリーステートインバータ５ａ−２〜５ａ−ｍのそれぞれにそなえられたＰＭＯＳトランジスタ５６はオフ状態となる。
なお、block select信号２〜ｍはローレベルであるため、スリーステートインバータ５ａ−２〜５ａ−ｍのそれぞれにそなえられたＮＭＯＳトランジスタ５４のゲートにはローレベルの信号が入力されオフ状態となる。
【０１６２】
すなわち、block select信号２〜(ｍ/２)がローレベルの場合、スリーステートインバータ５ａ−２〜５ａ−ｍのそれぞれに含まれるＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５６がオフ状態となる。従って、スリーステートインバータ５ａ−２〜５ａ−ｍそれぞれの出力はハイインピーダンスとなる。すなわち、block select信号を用いて、スリーステートインバータへの入力をハイレベルに固定しているため、３個のＭＯＳトランジスタでハイインピーダンス状態を実現している。
【０１６３】
従って、スタティックセレクタ回路２０の出力からはハイレベルの信号が出力される。すなわち、スタティックセレクタ回路２０は、Data １１を出力する。
第４実施形態の一例では、上述の如く、block select信号をＮＡＮＤ回路４７に入力することで、スリーステートインバータ５ａへの出力を制御している。すなわち、block select信号がハイレベルの場合には、ＮＡＮＤ回路４７は、Data信号に応じた値を出力するが、block select信号がローレベルの場合には、ＮＡＮＤ回路４７の出力は、入力されたData信号によらずハイレベルに固定される。スリーステートインバータ５ａへの入力がハイレベルに固定されることで、スリーステートインバータ５ａの出力はハイインピーダンスとなる。
【０１６４】
このように第４実施形態によれば、block select信号がローレベルの場合に、当該block select信号が入力されるスリーステートインバータ５ａへの入力を固定しているため、スリーステートインバータをＭＯＳトランジスタ３個により構成することができる。さらに、スリーステートインバータ５ａの出力端子と電源との間にはＰＭＯＳトランジスタは１個となるため、スリーステートインバータ５ａの出力容量を充電する速度を高速化することができる。すなわち、第４実施形態にかかるスリーステートインバータ５ａによれば、ハイレベルの信号の出力する場合の動作を高速化することができる。
【０１６５】
また、第４実施形態によれば、スリーステートインバータ５ａは、ＭＯＳトランジスタ３個により構成されるため、４個のＭＯＳトランジスタにより構成されていた従来のスリーステートインバータに比べ低消費電力化が可能となる。
以上、詳述したように、block select信号がハイレベルかつスリーステートインバータ５に入力される信号がローレベルの場合、ハイレベルの出力を高速化することができる（図６（Ａ）参照）。また、block select信号がハイレベルかつスリーステートインバータ５ａに入力される信号がハイレベルの場合、ローレベルの出力を高速化することができる（図６（Ｂ）参照）。
【０１６６】
さらに、block select信号がローレベルの場合には、スリーステートインバータ５に入力される信号をハイレベルに固定する。これにより、ＰＭＯＳトランジスタを１個削減したＭＯＳトランジスタ３個からなるスリーステートインバータ５の出力をハイインピーダンスとしている（図７（Ａ）参照）また、block select信号がローレベルの場合には、スリーステートインバータ５ａに入力される信号をローレベルに固定する。これにより、ＮＭＯＳトランジスタを１個削減したＭＯＳトランジスタ３個からなるスリーステートインバータ５aの出力をハイインピーダンスとしている（図７（Ｂ）参照）。従って、低消費電力化が可能となる。
【０１６７】
〔Ｅ〕その他
なお、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、本実施形態の一例では、ＮＭＯＳトランジスタＮ３，Ｎ６，５１，５４それぞれのソースは、接地されているが、これに限定されるものではなく、負電源（第２の電源の一例）に接続されることとしてもよい。
【０１６８】
また、本実施形態の一例では、スリーステートインバータ５，５ａをセレクト回路に用いた場合を例に挙げたが、これに限定されるものではなく、本実施形態にかかるスリーステートインバータ５，５ａを他の回路に適用してもよい。
【符号の説明】
【０１６９】
１，１ａ    ダイナミックセレクタ回路
２，３    ＡＮＤ回路
２ａ，３ａ，４６    ＮＯＲ回路
４−１〜４−（ｍ/２）    ダイナミックブロック
５−１〜５−（ｍ/２），５ａ−１〜５ａ−（ｍ/２）    スリーステートインバータ
６，７，８，９，１０，４３    ＮＯＴ回路
２０，２０ａ    スタティックセレクタ回路
３１，３２    ブロック
４２−１〜４２−ｍ    ブロック
４１−１〜４１−ｍ    セレクタ
４４，５２，５３，５５，Ｐ１〜Ｐ４    ＰＭＯＳトランジスタ
４５，５１，５４，５５，Ｎ１〜Ｎ６    ＮＭＯＳトランジスタ
４７    ＮＡＮＤ回路
ｂ１１〜ｂ１ｎ，ｂ２１〜ｂ２ｎ    サブブロック
【図１】
2012120619.tif 000003
【図２】
2012120619.tif 000004
【図３】
2012120619.tif 000005
【図４】
2012120619.tif 000006
【図５】
2012120619.tif 000007
【図６】
2012120619.tif 000008
【図７】
2012120619.tif 000009
【図８】
2012120619.tif 000010
【図９】
2012120619.tif 000011
【図１０】
2012120619.tif 000012
【図１１】
2012120619.tif 000013
【手続補正書】
【提出日】平成25年11月13日(2013.11.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成され、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続される出力部と、
前記制御信号に基づいて前記第１信号の値を固定する固定部と、をそなえ
前記制御信号が、前記第２信号の出力を抑止することを示している場合に、
前記固定部は、前記選択部の出力を固定することで、前記第１信号の値を固定し、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する
ことを特徴とする集積回路。
【請求項２】
前記第１のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第３のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第２のＭＯＳトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第３のＭＯＳトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする請求項１に記載の集積回路。
【請求項４】
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号と、前記制御信号との論理積を出力する論理積回路をそなえ、
前記選択部は、前記論理積回路の出力に応じて、出力を決定する
ことを特徴とする請求項２に記載の集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本集積回路は、第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成され、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続される出力部と、前記制御信号基づいて前記第１信号の値を固定する固定部と、をそなえ、前記制御信号が、前記第２信号の出力を抑止することを示している場合に、前記固定部は、前記選択部の出力を固定することで、前記第１信号の値を固定し、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
ＮＯＴ回路６は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路６は、入力された反転したsel信号の反転した値を出力する。
ＮＯＴ回路１０は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路１０は、入力された反転したblock select信号の反転した値を出力する。
ＮＯＴ回路９は、入力された信号の反転した値を出力する回路である。例えば、ＮＯＴ回路９は、ＮＡＮＤ回路３３の出力の反転した値を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
なお、block select信号１は、ハイレベルであるため、スリーステートインバータ５ａ−１に接続されたＮＯＴ回路１０の出力はハイレベルとなり、スリーステートインバータ５ａ−１を構成するＮＭＯＳトランジスタ５４はオン状態となっている。従って、例えば、Data信号１１がローレベルの場合には、ＮＭＯＳトランジスタ５４がオン状態となることでスリーステートインバータ５ａ−１はハイレベルの信号を出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
なお、block select信号２〜(ｍ/２)は、ローレベルであるため、スリーステートインバータ５ａ−２〜５ａ−(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４のゲートには、それぞれローレベルの信号が入力される。
従って、スリーステートインバータ５ａ−２〜５ａ−(ｍ/２)のそれぞれに含まれるＮＭＯＳトランジスタ５４はオフ状態となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
ブロック４２は、select信号に応じて、入力されたData信号を出力する。例えば、select信号がハイレベルの場合、ブロック４２は、入力されたData信号を出力する。一方、select信号がローレベルの場合、ブロック４２は、Data信号の出力を抑止する。
ＮＯＴ回路４３は、入力信号の反転した値を出力する回路である。例えば、ＮＯＴ回路４３は、反転したselect信号をＮＭＯＳトランジスタ４５のゲートに出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
第４実施形態にかかるスタティックセレクタ回路２０ａでは、第３実施形態にかかるスタティックセレクタ回路２０におけるＮＯＲ回路４６に代えて、ＮＡＮＤ回路４７をそなえる。また、その他の部分は第３実施形態にかかるスタティックセレクタ回路２０と同様に構成されている。
なお、既述の符号と同一の符号は同一もしくは略同一の部分を示しているので、その詳細な説明は省略する。さらに、第４実施形態にかかるスタティックセレクタ回路２０ａでは、反転したblock select信号ではなく、通常のblock select信号が入力されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
また、本実施形態の一例では、スリーステートインバータ５，５ａをセレクト回路に用いた場合を例に挙げたが、これに限定されるものではなく、本実施形態にかかるスリーステートインバータ５，５ａを他の回路に適用してもよい。
〔Ｆ〕付記
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１信号を入力として第２信号を出力する、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタから構成されるＣＭＯＳインバータと、前記第２信号の出力を制御する制御信号がゲート端子に入力されるととともに、前記制御信号が前記第２信号の出力を抑止することを示している場合にオフ状態となる第３のＭＯＳトランジスタと、を第１の電源と前記第１の電源よりも低い電圧を供給する第２の電源との間に縦続接続して構成される出力部と、
前記制御信号に基づいて前記第１信号の値を固定する固定部と、をそなえ
前記制御信号が、前記第２信号の出力を抑止することを示している場合に、
前記固定部は、前記第３のＭＯＳトランジスタを介さずに前記第１の電源又は前記第２の電源に接続された前記第１又は第２のＭＯＳトランジスタがオフ状態となる値に前記第１信号を固定する
ことを特徴とする集積回路。
（付記２）
前記第１のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第３のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第２のＭＯＳトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする付記１に記載の集積回路。
（付記３）
前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタ、前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタのソース端子が前記第１の電源に接続され、前記第３のＭＯＳトランジスタのソース端子が前記第２の電源に接続される
ことを特徴とする付記１に記載の集積回路。
（付記４）
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記選択部の出力を固定することで、前記第１信号の値を固定する
ことを特徴とする付記１〜３のいずれか１項に記載の集積回路。
（付記５）
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号と、前記制御信号との論理積を出力する論理積回路をそなえ、
前記選択部は、前記論理積回路の出力に応じて、出力を決定する
ことを特徴とする付記２に記載の集積回路。
（付記６）
前記出力部は、入力された複数のデータ信号のうち一のデータ信号を出力する選択部の出力と接続され、
前記固定部は、前記入力された複数のデータ信号のうち出力するデータ信号を選択する第１の選択信号の反転した値と、前記入力された複数のデータ信号のうち使用するデータ信号を選択する第２の選択信号の反転した値と、前記制御信号の反転した値との否定論理和を出力する否定論理和回路をそなえ、
前記選択部は、前記否定論理和回路の出力に応じて、出力を決定する
ことを特徴とする付記３に記載の集積回路。
（付記７）
前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号の反転した値との否定論理和を前記第１信号として出力する
ことを特徴とする付記２に記載の集積回路。
（付記８）
前記固定部は、入力された複数のデータ信号のうち一のデータ信号を選択信号に応じて出力する選択部の出力と前記制御信号との否定論理積を前記第１信号として出力する
ことを特徴とする付記３に記載の集積回路。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2012120619.tif 000014
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2012120619.tif 000015
【国際調査報告】
2012120619.tif 000016
2012120619.tif 000017