(57)【要約】  本発明の不揮発性ラッチ回路（１００）は、酸素不足型の酸化物層を第１および第２の電極で挟み、第１の電極から第２の電極へ電流が流れる向きに第１書き込み電圧を印加することで低抵抗状態に推移し、第２の電極から第１の電極へ電流が流れる向きに第２書き込み電圧を印加することで高抵抗状態へ推移する抵抗変化素子（１）を備え、トランジスタ（６）の第１端子と上記第１の電極とが接続され、トランジスタ（７）の第１端子と上記の第２の電極とが接続され、インバータ回路（２０）の出力端子とトランジスタ（６）の第２端子とが接続され、インバータ回路（２１）の出力端子とトランジスタ（７）の第２端子とが接続され、高抵抗状態から低抵抗状態に推移させるときに抵抗変化素子（１）に流れる第１の電流の絶対値は、低抵抗状態から高抵抗状態に推移させるときに抵抗変化素子（１）に流れる第２の電流の絶対値より小さい。
2012098897.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、
第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、
第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、
酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、
前記第１のトランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、
前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、
前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい電圧を前記第１の電極と前記第２の電極との間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな電圧を前記第１の電極と前記第２の電極との間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、
前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１の電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２の電流の絶対値より小さい
不揮発性ラッチ回路。
【請求項２】
さらに、前記第１のノードの電位と前記第２のノードの電位との加算値を検出する加算増幅回路を備え、
前記加算増幅回路は、前記抵抗変化素子が前記第２の抵抗状態から前記第１の抵抗状態に推移する時、あるいは前記抵抗変化素子が前記第１の抵抗状態から前記第２の抵抗状態に推移する時に、前記第１制御端子および前記第２制御端子にそれぞれ印加する電圧を、それぞれ第１書き込み電圧および第２書き込み電圧としたときに、前記第１書き込み電圧および前記第２書き込み電圧より絶対値の小さな読み出し電圧が、前記第１制御端子および前記第２制御端子にそれぞれ印加された場合に、
前記加算値に応じて、前記第３のノードまたは前記第４のノードへ、前記第１および前記第２の論理反転回路で構成されたラッチ動作部の論理状態を表すハイレベルの電圧またはローレベルの電圧を出力することにより、前記抵抗変化素子に記憶された抵抗状態から、前記ラッチ動作部の論理状態を復帰せしめる
請求項１に記載の不揮発性ラッチ回路。
【請求項３】
前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、
前記第１制御端子に第１書き込み電圧を印加し、前記第２制御端子に、絶対値が前記第１書き込み電圧より大きい第２書き込み電圧を印加する書き込み回路を備える
請求項１または２に記載の不揮発性ラッチ回路。
【請求項４】
前記抵抗変化素子を前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に第３書き込み電圧を印加し、前記第１の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に絶対値が前記第３書き込み電圧より大きい第４書き込み電圧を印加する書き込み回路を備える
請求項１または２に記載の不揮発性ラッチ回路。
【請求項５】
前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第５書き込み電圧を印加する書き込み回路を備え、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅より小さい
請求項１または２に記載の不揮発性ラッチ回路。
【請求項６】
前記第１のノードに接続された容量性負荷の値は、前記第２のノードに接続された容量性負荷の値以上となるように、前記第１のノードと接地端子との間に容量性負荷が接続される
請求項１〜５のいずれか１項に記載の不揮発性ラッチ回路。
【請求項７】
前記第２のノードに接続された配線の配線長は、前記第１のノードに接続された配線の配線長以下である
請求項１〜５のいずれか１項に記載の不揮発性ラッチ回路。
【請求項８】
前記酸化物層は、第１の遷移金属で構成される第１酸化物層と、第２の遷移金属で構成される第２酸化物層との積層構造を含み、
前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、
前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接している
請求項１〜７のいずれか１項に記載の不揮発性ラッチ回路。
【請求項９】
前記第１酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物層である
請求項８に記載の不揮発性ラッチ回路。
【請求項１０】
前記第２酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２タンタル酸化物層である
請求項８に記載の不揮発性ラッチ回路。
【請求項１１】
前記第２の電極の材料は前記第１の電極の材料よりも標準電極電位が高い
請求項１〜１０のいずれか１項に記載の不揮発性ラッチ回路。
【請求項１２】
請求項１〜１１のいずれか１項に記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、
前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２以上の入力端子を備えた第１のＮＡＮＤゲート回路および第２のＮＡＮＤゲート回路であり、
前記第１のＮＡＮＤゲート回路の出力端子と前記第２のＮＡＮＤゲート回路の入力端子の１つとが前記第３のノードを介して接続され、
前記第２のＮＡＮＤゲート回路の出力端子と前記第１のＮＡＮＤゲート回路の入力端子の１つとが前記第４のノードを介して接続され、
前記第１のＮＡＮＤゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続された
不揮発性フリップフロップ回路。
【請求項１３】
請求項１〜１１のいずれか１項に記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、
前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２入力以上の入力端子を備えた第１のＮＯＲゲート回路および第２のＮＯＲゲート回路であり、
前記第１のＮＯＲゲート回路の出力端子と前記第２のＮＯＲゲート回路の入力端子の１つとが前記第３のノードを介して接続され、
前記第２のＮＯＲゲート回路の出力端子と前記第１のＮＯＲゲート回路の入力端子の１つとが前記第４のノードを介して接続され、
前記第１のＮＯＲゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続された
不揮発性フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性ラッチ回路および不揮発性フリップフロップ回路に関する。特に、電源供給を遮断しても遮断前の状態を保持する不揮発性ラッチ回路からの状態復帰により、信号処理の状態を電源遮断前に復帰することが可能な不揮発性ディジタル信号処理装置に関する。
【背景技術】
【０００２】
エレクトロニクス製品には、ディジタル回路で構成される多くのマイクロコンピュータ（マイコン）やロジックＬＳＩが使用されている。【０００３】
マイコンやＬＳＩ等のディジタル回路には、信号処理経路上に途中の処理内容のディジタル信号を一時的に保持しておくラッチ回路、あるいはフリップフロップのような１ビットのディジタル情報を記憶するレジスタ回路が用いられる（以下、簡略的にまとめてラッチ回路という）。ラッチ回路は、ディジタル信号におけるハイ（Ｈ）あるいはロー（Ｌ）の２つの状態を保持する。この最も単純な回路構成として、２つのインバータ回路をペアとして組み合わせ、相互に交差接続させた回路構成（ペアインバータ）が例示できる。また、２つのＮＡＮＤ回路またはＮＯＲ回路をペアとして組み合わせ、相互に交差接続させたセットリセットフリップフロップ（ＳＲ−ＦＦ）回路や、当該ＳＲ−ＦＦ回路を複数組み合わせてクロックエッジ同期で出力の論理状態が更新されるエッジトリガ型Ｄフリップフロップ（Ｄ−ＦＦ）回路なども例示できる。これらの回路は非常に一般的な周知の技術であるので詳細な説明は省略するが、これら回路の動作速度は、トランジスタのターンオンおよびターンオフ時間で決定される。特に上記ペアインバータによるラッチ回路の例では、動作速度は、４つのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）によるＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）回路のスイッチ速度のみに制約されるため、ナノセカンドオーダの回路動作が実現できる。【０００４】
しかし、これらラッチ回路への電源が、一旦遮断されると、その状態は保持されず、失われてしまう（揮発する）。仮にロジック回路の全てのラッチ回路の論理状態が電源のオンオフ状態に拘わらず記憶されているような不揮発性ラッチ回路であれば、電源再投入の際に、速やかに電源遮断する直前の状態へと復帰できる。これにより電源を遮断するという行為が、ユーザによりエレクトロニクス製品に対して実行されても、電源の再投入時には以前の状態に完全に復帰でき、一旦初期状態に戻ることなく連続的な回路動作が可能になる。【０００５】
また、微細化が進む半導体プロセスによりＬＳＩの省電力化も同時に進歩しているが、微細化のためにかえってリーク電流の抑制が困難となり、プロセスの微細化のみではＬＳＩの省電力化に限界が見え始めている。このため、ＬＳＩ内部における回路ブロック単位で、未使用ブロック回路に対して、きめ細かく電源のＯＮ／ＯＦＦを実行することで省電力化を図るようなアプローチが進められている。しかし、電源を遮断すると、そのブロックの論理状態は失われるため、連続した処理が必要な回路ブロックでは実施できなかった。これに対し、上述した不揮発性ラッチ回路でロジック回路の全てのレジスタやラッチ回路が構成されていれば、このような要望にも対応できる。【０００６】
しかしながら、これまでの従来技術における不揮発ラッチ回路のＬＳＩへの応用例としては、フローティングゲート型メモリ素子（以下、フラッシュメモリともいう）が、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ）やＦＰＬＤ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅｓ）のプログラム記録メモリとして利用されているように、ロジック回路とは別領域に形成されるメモリ領域への適用に留まっている。これは、フラッシュメモリの情報消去あるいは書き込みにはμｓオーダかそれ以上の時間が必要であり、フラッシュメモリの動作周期をロジック回路の動作周期に同期させることができないためである。仮に、ロジック回路内のラッチ回路に個別にこれら記録素子を設置した場合には、各ラッチ回路の動作が終了しても記録素子への情報（ラッチ回路の状態論理）の記録は完了せず、ロジック回路の高速動作性能を損なってしまう。従って、ロジック回路の高速動作を確保するには、フラッシュメモリをロジック回路とは別に設け、電源遮断前にロジック回路内の状態をフラッシュメモリに転送し、その転送が終了した段階で電源を遮断する処理が必要になる。ただし、突然の電源遮断が起こった場合には、ロジック回路内の全てのラッチ状態をメモリ素子に転送することが間に合わず、記録することができないという問題が生じる。また、フラッシュメモリの書き込み、あるいは消去に要求される電圧は、ロジック回路の電源電圧よりも一般的に非常に高い。このため、ロジック回路の出力信号によってフラッシュメモリの書き込み動作を直接実行することはできない。よって、フラッシュメモリの書き込みや消去電圧は、ＬＳＩ外部から供給されるかあるいはＬＳＩチップの内部で生成されるとともに、専用のドライバ回路が必要となる。【０００７】
さらに、一般にフラッシュメモリの製造工程は複雑となるため、ロジック回路とフラッシュメモリとを同一基板に形成しようとすると、工程が非常に複雑化する。さらに、ロジック回路を構成するトランジスタの形成後に、高温の熱工程等が介在するため、トランジスタの性能を損なう場合もある。【０００８】
これらの課題に対処するため、近年では、不揮発性のラッチ回路を構成するにあたって、次のような提案がなされている。【０００９】
［第１の従来例］
まず、第１の従来例として、特許文献１に記載されているようなスピンバルブ型のメモリ素子を用いた不揮発性ラッチ回路について説明する。スピンバルブ型メモリ素子はＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルともいわれ、磁化の方向によって抵抗値が変化する磁気抵抗効果（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｅｆｆｅｃｔ）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（Ａｎｉｓｏｔｒｏｐｉｃ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＡＭＲ）や巨大磁気抵抗効果（Ｇｉａｎｔ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＧＭＲ）、トンネル磁気抵抗効果（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）などが知られている。【００１０】
図１９Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図であり、図１９Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。図１９Ａに記載された不揮発性ラッチ回路６００は、センス・ラッチ回路６０１と、書込電流生成回路６０２とで構成される。【００１１】
センス・ラッチ回路６０１は、ｐ型ＭＯＳＦＥＴ６２１およびｎ型ＭＯＳＦＥＴ６２２で構成されるインバータ回路６１１と、ｐ型ＭＯＳＦＥＴ６２３およびｎ型ＭＯＳＦＥＴ６２４で構成されるインバータ回路６１２と、ｐ型ＭＯＳＦＥＴ６２５および６２６と、ｎ型ＭＯＳＦＥＴ６２７と、磁気抵抗素子ＭＴＪ０およびＭＴＪ１とを有する。また、書込電流生成回路６０２は、ｎ型ＭＯＳＦＥＴ６２８〜６３２を有する。【００１２】
図１９Ａにおいて、ＩＮ端子にはデータ信号が入力され、ＩＮバー端子にはＩＮ端子に入力されるデータの反転信号が入力されている。この状態で、図１９Ｂに示されるように、ＤＡＴＡＧＥＴ端子を所定の期間“Ｌ”から“Ｈ”に変化させると、ｎ型ＭＯＳＦＥＴ６３２がＯＮし、ＤＷＬに入力データに応じた方向で電流ｉが流れる。これによって磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗が変化し、入力データに応じて、一方が高抵抗状態へ、他方が低抵抗状態に変化する。その後、ＲＥＦＲＥＳＨＮ端子を、所定の期間“Ｈ”から“Ｌ”に変化させると、ｎ型ＭＯＳＦＥＴ６２７がＯＦＦとなり、ｐ型ＭＯＳＦＥＴ６２５および６２６がＯＮとなる。これにより、ノードｎ１とノードｎ２とが一時的にＶｄｄにプリチャージされる。そして、再びＲＥＦＲＥＳＨＮ端子が“Ｈ”に戻ることで、ｎ型ＭＯＳＦＥＴ６２７がＯＮとなり磁気抵抗素子ＭＴＪ０およびＭＴＪ１を介して電流がＧＮＤに流れる。この電流により、ノードｎ１およびノードｎ２の電位は、徐々にＧＮＤ電位に近づいていく。このとき、磁気抵抗素子ＭＴＪ０およびＭＴＪ１のうち、抵抗値の小さいほうがより早く放電し、ノード電位が早く低下する。この結果、インバータ回路６１１および６１２からなるペアインバータ回路の論理が収束し、磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗関係に応じた論理状態にラッチ回路が復元される。【００１３】
このように、特許文献１では、磁気抵抗素子を用いた不揮発性ラッチ回路６００により、ロジック回路内に不揮発性ラッチ回路やフリップフロップ回路を個別に配置することができ、また、磁気抵抗素子の高速書き換えが可能であることから、ロジック回路全体の動作速度を損なうことがないことが効果として示されている。また、記憶素子の書き換え等に、ロジック動作に必要な電圧と異なった高い電圧は不要あることが開示されている。【００１４】
［第２の従来例］
次に、第２の従来例として、非特許文献１に記載されているようなＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）セルを用いた不揮発性ラッチ回路について説明する。ＲｅＲＡＭセルは、電気的なストレス（主に電気パルス）の印加によって、抵抗値が変化する抵抗変化素子である。非特許文献１では、銀（Ａｇ）電極と白金（Ｐｔ）電極との間にＺｎＣｄＳの抵抗膜が挟まれた素子が開示されている。この従来例における抵抗変化素子は、ＢＥ（Ｐｔ）電極からＴＥ（Ａｇ）電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると高抵抗化し、ＴＥ電極からＢＥ電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると低抵抗化する。この素子を、図２０のように接続することにより不揮発性ラッチ回路を構成している。【００１５】
図２０は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路７００は、抵抗変化素子７１１および７１２を備える。通常動作時の抵抗変化素子７１１と抵抗変化素子７１２とは、必ず高抵抗状態にリセットされている。通常動作時であるラッチ動作においては、ＶｃｔｒｌはＶｄｄにプルアップされていて、ＢＬまたはＢＬ＿Ｂが、ＧＮＤレベルやＶｄｄレベルであっても、既に抵抗変化素子７１１および７１２は高抵抗状態にあるので抵抗変化は発生せず、通常のラッチ動作が実行される。次にラッチ回路の論理状態を抵抗変化素子に記憶させる場合は、Ｖｃｔｒｌを、所定の期間ＧＮＤレベルにセットする。これによりＢＬとＢＬ＿Ｂのうち、“Ｈ”側に接続された抵抗変化素子が低抵抗状態に変化する。さらに、低抵抗状態として記憶されたラッチ回路の論理情報は、ＶｃｔｒｌをＶｄｄにプルアップすると、低抵抗状態にある方の抵抗変化素子が他方に比べて早く電位が上昇するため、低抵抗状態の抵抗変化素子が接続されているほうが“Ｈ”で、他方が“Ｌ”に収束し、論理情報が復元される。そして通常のラッチ動作に戻るためには、抵抗変化素子が低抵抗状態にあると消費電力が増大するので、必ずＶｃｔｒｌ端子をＶｄｄより大きい電位にあげて、低抵抗状態の抵抗変化素子を高抵抗状態にリセットする必要がある。【００１６】
このように、非特許文献１の例によれば、抵抗変化素子の２素子を追加するだけで不揮発ラッチ回路が実現され、通常のラッチ動作のスピードも全く損なわれないことが開示されている。【００１７】
［第３の従来例］
次に、第３の従来例として、特許文献２および特許文献３に挙げられているＲｅＲＡＭセルを用いた不揮発性ラッチ回路について説明する。【００１８】
図２１は、第３の従来例に係る不揮発性ラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路イメージ図である。また、図２２は、第３の従来例に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路イメージ図である。第３の先行例では、ラッチ状態の記憶のため、２つの抵抗変化素子がペアとなり使用される。図２１に記載された不揮発性ラッチ回路８００は、インバータ回路８２１の出力端子がインバータ回路８２２の入力端子に接続され、インバータ回路８２２の出力端子がインバータ回路８２１の入力端子に接続されているようなクロスカップル型のラッチ回路である。また、スイッチ回路(図示せず)を切換えることによりノードｘおよびノードｙを介して、抵抗変化素子８１１と抵抗変化素子８１２とが接続される。【００１９】
不揮発性ラッチ回路８００の状態が、ノードｘがＨｉｇｈレベルにあり、ノードｙがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ａで示す方向に電流が流れる。このとき、抵抗変化素子８１１は、抵抗値が高い状態（ＨＲ状態または単にＨＲという）に変化し、抵抗変化素子８１２は、当該ＨＲ状態の抵抗値より低い抵抗状態（ＬＲ状態または単にＬＲという）に変化するように構成されている。【００２０】
不揮発性ラッチ回路８００の状態が、ノードｙがＨｉｇｈレベルにあり、ノードｘがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ｂで示す方向に電流が流れる。このとき、抵抗変化素子８１１は、ＬＲ状態に変化し、抵抗変化素子８１２はＨＲ状態に変化するように構成され、それぞれのラッチ回路状態が、抵抗変化素子に記憶される。【００２１】
一方、スイッチ回路（図示せず）を切り替えることにより、インバータ回路８２１および８２２の電源ラインに抵抗変化素子８１１および８１２が図２２のように接続される。この回路接続において、同図に示された電源端子Ａが０Ｖから電源電圧ＶＤＤまで引き上げられると、抵抗変化素子８１１がＨＲで抵抗変化素子８１２がＬＲの場合には、インバータ回路８２１に流れる電流が少なく、インバータ回路８２２に流れる電流は多くなる。これにより、インバータ回路８２１の出力が、インバータ回路８２２の出力より早く立ち上がるため、ノードｙをＨｉｇｈレベルにするとともにノードｘをＬｏｗレベルに収束させて元のラッチ状態を復帰させる。また逆に、抵抗変化素子８１１がＬＲで抵抗変化素子８１２がＨＲの場合には、インバータ回路８２１に流れる電流が多く、インバータ回路８２２に流れる電流は少なくなる。これにより、インバータ回路８２２の出力が、インバータ回路８２１の出力より早く立ち上がるため、ノードｘをＨｉｇｈレベルにするとともにノードｙをＬｏｗレベルに収束させて元のラッチ状態を復帰させる。【００２２】
このように、第３の従来例の構成によれば、スイッチ回路により抵抗変化素子をラッチ回路から切り離すことで、通常のラッチ動作のスピードも全く損なわれないことが効果として挙げられている。また、抵抗変化素子から抵抗状態を読み取り、元のラッチ状態へと復帰させる場合の電圧が小さく、復帰後は抵抗変化素子に電圧のストレスが加わらないため、素子の耐性を大きく改善できることが挙げられている。【００２３】
また、抵抗変化素子のセル構造の特徴として、特許文献４には、抵抗変化素子に含まれる酸化物層が第１の酸素含有率である第１の酸化物層と、当該第１の酸化物層より酸素含有率の高い第２の酸化物層との積層構造で構成することにより、電圧印加の方向と抵抗変化の方向が決定されることが開示されている。また、特許文献５には、抵抗変化素子に用いる電極材料の標準電極電位が高いものと低いものとが用いられることで、電圧印加の方向と抵抗変化の方向が決定されることが開示されている。【００２４】
さらに、特許文献６には抵抗変化素子と負荷抵抗を直列に接続し、ＬＲ状態に変化させるときと、ＨＲ状態に変化させるときで負荷抵抗の負荷特性を切り替えて、ＬＲ状態に変化させるときの負荷抵抗が、ＨＲ状態に変化させるときの負荷抵抗より大きくなるようにして、ＬＲ状態に変化させるときに電流制限することが、抵抗変化素子の安定な抵抗変化動作に必要な場合があることが述べられている。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００３−１５７６７１号公報
【特許文献２】特開２００８−８５７７０号公報
【特許文献３】国際公開第２００９−０６０６２５号
【特許文献４】国際公開第２００８−１４９４８４号
【特許文献５】国際公開第２００９−０５０８３３号
【特許文献６】国際公開第２００６−１３７１１１号
【非特許文献】
【００２６】
【非特許文献１】“Ｎｏｎｖｏｌａｔｉｌｅ  ＳＲＡＭ  Ｃｅｌｌ”,ＩＥＥＥ  ２００６,１−４２４４−０４３９−８／０６
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、第１の従来例として挙げた特許文献１の不揮発性ラッチ回路では、高速動作が効果として述べられているものの、データの入力から出力までに、ＭＯＳＦＥＴのスイッチングディレイだけでなく磁気抵抗素子への書き込みと読み出し動作が入るため、通常のロジック回路よりも回路動作速度が遅くなってしまう。さらに、素子から書き込まれた情報を読み出すために、ＯＵＴと、その反転であるＯＵＴバー出力がともに“Ｈ”レベルとなるようなグリッジ（ｇｌｉｔｃｈ）が発生する。このようなグリッジはクロック同期のロジック回路が構成されたときに誤動作の原因となり好ましくない。また、データの書き込み用制御信号であるＤＡＴＡＧＥＴと、データ出力（読み出し）用制御信号であるＲＥＦＲＥＳＨＮの２つの制御線による時分割制御が必要であるため、ＤＡＴＡＧＥＴおよびＲＥＦＲＥＳＨＮ動作の時間的余裕を考慮した場合も、高速動作を阻害させる要因となる。そして、ラッチ動作ごとに抵抗変化素子の書換えが発生するため、抵抗変化素子の書換え耐性に対する寿命の劣化が懸念される。【００２８】
また、第２の従来例として挙げた非特許文献１の不揮発性ラッチ回路では、通常のラッチ動作には不揮発のための回路要素が全く影響を及ぼさないため、トランジスタのスイッチング速度で決定される高速動作が可能である。しかし、ラッチ回路の状態を記憶するために、抵抗変化素子への状態書き込みと、記憶された抵抗変化素子から状態を読み出す復帰動作だけでなく、抵抗変化素子を全て高抵抗状態にするリセット動作がさらに必要になる。また、データ入力線を抵抗変化素子でプルアップする構成において、全てのラッチ回路の信号ラインに挿入され定常的に電流が流れるため消費電力の増大が懸念される。そして、一度に多くのラッチ回路に対してリセット動作を実行するためには、低抵抗状態にある複数の抵抗変化素子に電圧を印加し、電流を流す強力なドライバ回路が必要になる。さらに、通常のラッチ動作において、“Ｌ”レベルにある入力端子側に接続された抵抗変化素子は常にＶｄｄの電圧が印加されており、極めて高いストレスが加わり続けることになる。一般的に、抵抗変化素子において、例えば、高抵抗化電圧が継続して印加されると、徐々に、当該抵抗変化素子がより高抵抗へと変化していく。そうすると、次に当該抵抗変化素子を低抵抗化させるための電圧を印加したとしても低抵抗化しなくなるという、いわゆる抵抗状態のすり込み（ｉｍｐｒｉｎｔ）現象が起こる不具合が発生する。【００２９】
さらに、第３の従来例として挙げた特許文献２および特許文献３のラッチ回路では、直列接続された２つの抵抗変化素子を書き換える必要があるため、印加電圧として、ＨＲに変化させる電圧にＬＲに変化させる電圧が加算された電圧が必要となり、ラッチ回路の電源電圧の増加、また、電源生成回路の増加といった弊害が生じる。また、復帰動作では、ラッチ回路の電源投入の過渡応答を利用するため、複数のラッチ回路の電源投入を同時に行なった場合には、電源電圧が乱れて、安定な復帰動作に障害を与えることも懸念される。【００３０】
また、抵抗変化素子の種類によっては、特許文献６で示されるように、抵抗変化素子の書き換え方向に応じて電流制限をする必要があるにもかかわらず、抵抗変化素子を用いた不揮発性ラッチ回路において、抵抗変化動作における電流制限についての具体策を示した先行例は見当たらない。特に、上記第３の従来例の場合は、直列接続された２つの抵抗変化素子のうち、ＨＲ状態にある抵抗変化素子に多くの電圧が分配される。例えば、図２１に記載された抵抗変化素子８１１がＨＲ状態で、抵抗変化素子８１２がＬＲ状態とすると、最初は抵抗変化素子８１１にほとんどの電圧成分が割り当てられる。ここで、抵抗変化素子８１１がＬＲ状態へと変化し始めると、それに伴い抵抗変化素子８１２に電圧成分が分配される。しかし、抵抗変化素子８１２に電圧成分が分配されると同時に、抵抗変化素子８１１の両端電圧は急速に低下し、通常のＬＲ状態に到達する前に、抵抗変化が中断される場合が起こる。すなわち、ＨＲ状態からＬＲ状態に変化するときには、他方のＬＲ状態にある抵抗変化素子が負荷抵抗として動作するものの、当該他方の負荷抵抗も変化するため、抵抗変化が安定しない不具合が発生する。【００３１】
以上まとめると、上述した従来例は、ラッチ動作の高速化、抵抗変化素子の長寿命化、動作電圧の低電圧化および安定性といった点で課題を有し、いずれも、上記課題を同時に解決することができない。【００３２】
本発明は、上記課題に鑑みてなされたものであり、高速かつ高信頼性で、安定したラッチ状態の記憶と復元を実行できる不揮発性ラッチ回路および不揮発性フリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、前記第１のトランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい電圧を前記第１の電極と前記第２の電極との間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな電圧を前記第１の電極と前記第２の電極との間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１の電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２の電流の絶対値より小さいことを特徴とする。
【発明の効果】
【００３４】
本発明の構成によれば、ロジック回路内に不揮発性ラッチ回路や不揮発性フリップフロップ回路を任意に配置することができる。また、本発明の不揮発性ラッチ回路や不揮発性フリップフロップ回路を適用したロジック回路全体の動作速度は、トランジスタのスイッチング性能の制約のみであり、不揮発機能追加によって損なわれることが全くない。また、不揮発性ラッチ回路や不揮発性フリップフロップ回路の記憶素子である抵抗変化素子に論理状態の情報を記録する際にフラッシュメモリのような高い電圧は不要である。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。
【図２Ａ】図２Ａは、本発明の実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。
【図２Ｂ】図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図である。
【図２Ｃ】図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。
【図３】図３は、本発明の実施の形態１に係る不揮発性ラッチ回路の回路構成図である。
【図４】図４は、本発明の実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。
【図５Ａ】図５Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路の状態記憶（ストア）動作におけるＨＲ状態の書き込みを説明する図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態１に係る不揮発性ラッチ回路の状態記憶（ストア）動作におけるＬＲ状態の書き込みを説明する図である。
【図６Ａ】図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図である。
【図６Ｂ】図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。
【図７】図７は、抵抗変化素子の電流−電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【図８】図８は、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。
【図９Ａ】図９Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。
【図９Ｂ】図９Ｂは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【図９Ｃ】図９Ｃは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。
【図９Ｄ】図９Ｄは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【図１０】図１０は、本発明の実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。
【図１１Ａ】図１１Ａは、ノード４の配線容量Ｃ２がノード３の配線容量Ｃ１より大きい構成における、ＨＲ書き込み時およびＬＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図である。
【図１１Ｂ】図１１Ｂは、ノード４の配線容量Ｃ２がノード３の配線容量Ｃ１より小さい構成における、ＨＲ書き込み時およびＨＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図である。
【図１１Ｃ】図１１Ｃは、ノード４の配線容量Ｃ２とノード３の配線容量Ｃ１との大小関係に拘わらない構成における、ＬＲ書き込み時およびＬＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図である。
【図１２】図１２は、上部電極から下部電極への電流方向に電圧印加したときにＨＲ化する抵抗変化素子を用いた場合の、ノイズの発生を抑制するレイアウト図である。
【図１３】図１３は、下部電極から上部電極への電流方向に電圧印加したときにＨＲ化する抵抗変化素子を用いた場合の、ノイズの発生を抑制するレイアウト図である。
【図１４】図１４は、本発明の実施の形態２に係る不揮発性ラッチ回路の回路構成図である。
【図１５Ａ】図１５Ａは、本発明の実施の形態２に係る抵抗変化素子へのＨＲ書き込み動作を表す回路図である。
【図１５Ｂ】図１５Ｂは、本発明の実施の形態２に係る抵抗変化素子へのＬＲ書き込み動作を表す回路図である。
【図１６】図１６は、抵抗変化素子の電流−電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【図１７Ａ】図１７Ａは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の回路構成図である。
【図１７Ｂ】図１７Ｂは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の論理表を示す図である。
【図１８Ａ】図１８Ａは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の回路構成図である。
【図１８Ｂ】図１８Ｂは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の論理表を示す図である。
【図１９Ａ】図１９Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図である。
【図１９Ｂ】図１９Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。
【図２０】図２０は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。
【図２１】図２１は、第３の従来例に係るラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路構成イメージ図である。
【図２２】図２２は、第３の従来例に係るラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路構成図である。
【発明を実施するための形態】
【００３６】
前述した従来の不揮発性ラッチ回路は、いずれも、以下の課題を同時に解決することができない。
【００３７】
課題１：ラッチ動作の動作速度が、単体のラッチ回路と同等程度に高速化できない。
【００３８】
課題２：ラッチ動作毎に抵抗変化素子が書き換えられるため、素子寿命が短くなる。
【００３９】
課題３：書換えや読み出しに適切な電圧値および時間に対応した電圧印加がされておらず、素子寿命が短くなる。
【００４０】
課題４：複数の抵抗変化素子を直列に接続した構成であるため、書換え電圧が低電圧化できない。
【００４１】
課題５：抵抗変化時に電流制限を行う構成がないため、抵抗変化が不安定となる。
【００４２】
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造である抵抗変化素子と、を備え、前記第１のトランジスタの前記第１端子と前記抵抗変化素子の前記第１の電極とが第１のノードを介して接続され、前記第２のトランジスタの前記第４端子と前記抵抗変化素子の前記第２の電極とが第２のノードを介して接続され、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第３端子とが第４のノードを介して接続され、前記抵抗変化素子は、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より大きい電圧を前記第１の電極と前記第２の電極との間に印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より大きな電圧を前記第１の電極と前記第２の電極との間に印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態に推移し、前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１の電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２の電流の絶対値より小さいことを特徴とする。
【００４３】
このような構成によれば、トランジスタの制御端子を、例えば、接地電位とすることにより、論理反転回路からなるラッチ動作部と、トランジスタおよび抵抗変化素子からなる状態記憶部とが電気的に切断され、上記ラッチ動作部は上記状態記憶部とは独立に動作できる。このため、前述の課題１が解決され、ラッチ動作の動作速度は、状態記憶部のない単体のラッチ回路と同等程度に高速で動作することが可能となる。また、ラッチ回路の論理状態として、第３のノード（ノード１）がＨｉｇｈレベルであり第４のノード（ノード２）がＬｏｗレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第１のトランジスタが電流制限素子として働く。また、第３のノード（ノード１）がＬｏｗレベルであり第４のノード（ノード２）がＨｉｇｈレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第２のトランジスタが電流制限素子として働く。これにより課題５が解決される。また、上記制御端子によって書き込み制御が自在に行えるので、ラッチ動作毎に抵抗変化素子を書き換えず、書換え時には必要な電圧と時間だけ印加されることになり、前述の課題２および課題３が解決された安定な書換え動作が可能となる。さらに、ラッチ回路の論理状態の記憶に用いられる抵抗変化素子は１つであるので、前述の課題４も解決され、使用する抵抗変化素子に応じた最小限の書換え電圧に低電圧化できる。
【００４４】
また、ある好ましい形態において、さらに、前記第１のノードの電位と前記第２のノードの電位との加算値を検出する加算増幅回路を備え、前記加算増幅回路は、前記抵抗変化素子が前記第２の抵抗状態から前記第１の抵抗状態に推移する時、あるいは前記抵抗変化素子が前記第１の抵抗状態から前記第２の抵抗状態に推移する時に、前記第１制御端子および前記第２制御端子にそれぞれ印加する電圧を、それぞれ第１書き込み電圧および第２書き込み電圧としたときに、前記第１書き込み電圧および前記第２書き込み電圧より絶対値の小さな読み出し電圧が、前記第１制御端子および前記第２制御端子にそれぞれ印加された場合に、前記加算値に応じて、前記第３のノードまたは前記第４のノードへ、前記第１および前記第２の論理反転回路で構成されたラッチ動作部の論理状態を表すハイレベルの電圧またはローレベルの電圧を出力することにより、前記抵抗変化素子に記憶された抵抗状態から、前記ラッチ動作部の論理状態を復帰せしめる。
【００４５】
これにより、第３の従来例で説明したように、抵抗変化素子の抵抗状態からもとのラッチ状態を復元する時に、電源立ち上がりの不安定な過渡期間を使用しないので、ラッチ状態の復帰動作が安定する。また、読み出しに必要な、かつ、ストレスの小さな低電圧を必要時間だけ印加するので、前述の課題３における読み出し時の課題も解決され、極めて安定な復元動作を実現できる。
【００４６】
また、ある好ましい形態において、前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、前記第１制御端子に第１書き込み電圧を印加し、前記第２制御端子に、絶対値が前記第１書き込み電圧より大きい第２書き込み電圧を印加する書き込み回路を備える。
【００４７】
これにより、ラッチ回路の論理状態を抵抗変化素子に書き込む場合に、第２の抵抗状態であるＨＲ状態に変化させるときには第２のトランジスタが電流制限素子として動作し、第１の抵抗状態であるＬＲ状態に変化させるときには第１のトランジスタが電流制限素子として動作する。第１のトランジスタのゲート幅と第２のトランジスタのゲート幅が等しい関係にあっても、第１の書き込み電圧＜第２の書き込み電圧の関係にすることで、第２のトランジスタの駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子は確実にＨＲ状態に変化させることが可能となる。従って、トランジスタのゲート幅が同じトランジスタを用いても前述の課題５が解決され、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【００４８】
また、ある好ましい形態において、前記抵抗変化素子を前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に第３書き込み電圧を印加し、前記第１の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に絶対値が前記第３書き込み電圧より大きい第４書き込み電圧を印加する書き込み回路を備える。
【００４９】
これにより、最小サイズのトランジスタを用いて、ラッチ回路を構成することができる。
【００５０】
また、ある好ましい形態において、前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第５書き込み電圧を印加する書き込み回路を備え、前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅より小さい。
【００５１】
これにより、抵抗変化素子をＬＲ状態からＨＲ状態に変化させるときには第２のトランジスタが負荷抵抗として動作し、また、抵抗変化素子をＨＲ状態からＬＲ状態に変化させるときには第１のトランジスタが負荷抵抗として動作する。第１制御端子および第２制御端子に、等しい第５書き込み電圧が入力されるが、ゲート幅の違いから、第１のトランジスタのオン抵抗は第２トランジスタのオン抵抗よりも大きい。従って、第２のトランジスタの駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子は第２のトランジスタによって確実にＨＲ状態に変化させることが可能となる。これにより、ただ一つの制御線による制御で前述の課題５が解決され、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【００５２】
また、ある好ましい形態において、前記第１のノードに接続された容量性負荷の値は、前記第２のノードに接続された容量性負荷の値以上となるように、前記第１のノードと接地端子との間に容量性負荷が接続される。
【００５３】
あるいは、前記第２のノードに接続された配線の配線長は、前記第１のノードに接続された配線の配線長以下である。
【００５４】
これらにより、ＨＲ状態の読み出し時の抵抗変化素子の両端電圧の波形がオーバーシュートするようなノイズの発生を抑制することが可能となる。よって、ＨＲ状態からＬＲ状態への誤動作が回避され、安定した論理状態の復元動作が実現される。
【００５５】
また、ある好ましい形態において、前記酸化物層は、第１の遷移金属で構成される第１酸化物層と、第２の遷移金属で構成される第２酸化物層との積層構造を含み、前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接している。
【００５６】
これにより、第２の電極から第１の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は第１の抵抗値に相当する高抵抗状態へ遷移する。逆に、第１の電極から第２の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は上記第１の抵抗値よりも低い抵抗値に相当する低抵抗状態へ遷移することが可能となる。
【００５７】
また、ある好ましい形態において、前記第１酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物層である。
【００５８】
また、ある好ましい形態において、前記第２酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２タンタル酸化物層である。
【００５９】
これらにより、不揮発性の機能追加のために追加される抵抗変化素子は、タンタル酸化物で形成される。Ｔａは、その窒化物であるＴａＮや酸化物であるＴａ２Ｏ５などで既に半導体プロセスで実績のある材料である。タンタル酸化物は、室温から比較的低温の処理で形成が可能である。つまり、抵抗変化素子を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうことがない。また、ロジック回路領域とは別に、状態を記録するメモリセルアレイ領域を形成する必要がない。よって、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、抵抗変化素子をプラグコンタクトの一部の配線層に形成できるので、ロジック回路における集積化および微細化を損なわない。
【００６０】
また、ある好ましい形態において、前記第２の電極の材料は前記第１の電極の材料よりも標準電極電位が高い。
【００６１】
これにより、抵抗変化素子をＨＲ状態に書き込んだ後に、ラッチ回路の状態復帰のためにリストア動作を実行してもＨＲ状態にある抵抗変化素子をＬＲ状態に変えてしまうようなノイズが発生せず、データ保持の信頼性が高い不揮発性ラッチ回路を提供できる。
【００６２】
また、本発明の一態様に係る不揮発性フリップフロップ回路は、上記記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２以上の入力端子を備えた第１のＮＡＮＤゲート回路および第２のＮＡＮＤゲート回路であり、前記第１のＮＡＮＤゲート回路の出力端子と前記第２のＮＡＮＤゲート回路の入力端子の１つとが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の出力端子と前記第１のＮＡＮＤゲート回路の入力端子の１つとが前記第４のノードを介して接続され、前記第１のＮＡＮＤゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続されていることを特徴とする。
【００６３】
あるいは、本発明の一態様に係る不揮発性フリップフロップ回路は、上記記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２入力以上の入力端子を備えた第１のＮＯＲゲート回路および第２のＮＯＲゲート回路であり、前記第１のＮＯＲゲート回路の出力端子と前記第２のＮＯＲゲート回路の入力端子の１つとが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の出力端子と前記第１のＮＯＲゲート回路の入力端子の１つとが前記第４のノードを介して接続され、前記第１のＮＯＲゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続されていてもよい。
【００６４】
これらの構成によれば、前述の課題１〜５の全てをクリアした、高速かつ高信頼性のデータ保持能力を有し、フリップフロップ回路のデータラッチ状態を極めて安定的に記録および復帰せしめる不揮発性フリップフロップ回路を提供できる。
【００６５】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下の各実施形態に示す膜厚、抵抗および電圧などの数値は具体例としての一例を示すものであり、これらの数値に限定されるものではない。
【００６６】
（実施の形態１） 
［抵抗変化素子の構成］
まず、本発明の不揮発性ラッチ回路およびフリップフロップ回路に用いられる抵抗変化素子について説明する。
【００６７】
図１は、本発明の実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。同図に記載された抵抗変化素子５００は、一般的なＣＭＯＳトランジスタを含む半導体プロセス構造上に形成され、例えば、半導体基板上のプラグ層５０７を用いて接続される。また、ソース／ドレイン領域５０６およびゲート酸化膜層５０５により基板上にＭＯＳトランジスタが構成される。
【００６８】
抵抗変化素子５００は、金属配線層５０８上に形成された第１の電極である第１電極層５０１と、第２の電極である第２電極層５０４と、第１電極層５０１および第２電極層５０４に挟まれた第１抵抗変化層５０２および第２抵抗変化層５０３とを備える。本実施の形態では、第１抵抗変化層５０２は、第１の遷移金属で構成される酸素不足型の第１酸化物層であり、例えば、酸素含有率が低い第１タンタル酸化物層である。酸素不足型の酸化物層の定義については、後に述べることとする。また、第２抵抗変化層５０３は、第２の遷移金属で構成される第２酸化物層であり、例えば、上記第１タンタル酸化物層上に形成された、酸素含有率が上記第１タンタル酸化物層よりも高い第２タンタル酸化物層である。このような構成とすることにより、第２抵抗変化層５０３内での酸化還元反応は促進され、安定に抵抗変化を起こすことができる。
【００６９】
なお、図１では、第２層であるプラグ層５０７に抵抗変化素子５００が配置されているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な配置および形状に変更されるとともに、抵抗変化素子の構造も層配置の順番が変更されてもよく、また、層間の密着性を改善するために密着層などが挿入されてもよい。
【００７０】
第１電極層５０１および第２電極層５０４の材料には、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などが用いられる。
【００７１】
第２抵抗変化層５０３と接する第２電極層５０４の材料の標準電極電位は、第２抵抗変化層５０３を構成する遷移金属の標準電極電位より高い方が好ましい。また、第１抵抗変化層５０２と接する第１電極層５０１の材料の標準電極電位は、第２電極層５０４の材料の標準電極電位より小さい方が好ましく、さらには、第１抵抗変化層５０２を構成する遷移金属の標準電極電位より小さい方が好ましい。
【００７２】
標準電極電位は、その値が高い方が酸化されにくいため、標準電極電位がより高い電極と接する抵抗変化層において、酸素イオンが効率よく酸化還元反応に寄与することができ、安定した抵抗変化が得られるためである。
【００７３】
上記の電極材料において、抵抗変化層を構成する遷移金属より標準電極電位が高い材料は、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）で、第２電極層５０４の材料として好ましい。
【００７４】
なお、図１では、第１電極層５０１と第２電極層５０４とは同じ径を有する形状をなしているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な形状としてもよい。
【００７５】
第１抵抗変化層５０２および第２抵抗変化層５０３の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のタンタル酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有率（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。例えば、遷移金属元素がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯとの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。遷移金属元素の種類としては、例えば、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ、Ｈｆ（ハフニウム）などが挙げられ、化学量論的な酸化物の組成はそれぞれの元素の価数により異なる。
【００７６】
また、第１抵抗変化層５０２を構成する第１の遷移金属と、第２抵抗変化層５０３を構成する第２の遷移金属とは、互いに異なっていてもよい。例えば、第１抵抗変化層５０２として酸素含有率が低い酸素不足型の第１タンタル酸化物層（ＴａＯｘ）を用いる場合、第２抵抗変化層５０３としては例えばチタン酸化物層（ＴｉＯ２）を用いることができる。この時、第２抵抗変化層５０３を構成する第２酸化物層の抵抗値は、第１抵抗変化層５０２を構成する第１酸化物層の抵抗値より大きい方が好ましい。この時、第２抵抗変化層５０３を構成する第２酸化物層の酸素不足度は、第１抵抗変化層５０２を構成する第１酸化物層の酸素不足度より小さい方が好ましい。ここで、酸素不足度とは、化学量論的組成に対する酸素不足の程度（比率）をいう。例えば、化学量論的組成のタンタル酸化物はＴａ２Ｏ５であり、チタン酸化物はＴｉＯ２である。それらを酸素不足度０％、金属Ｔａおよび金属Ｔｉを酸素不足度１００％としたときの、当該酸化物層の酸素不足度をいう。一般的に、金属酸化物は、酸素不足度が小さいほど、抵抗が高い。
【００７７】
また、第２抵抗変化層５０３を構成する遷移金属の標準電極電位は、第１抵抗変化層５０２を構成する遷移金属の標準電極電位より小さい方が好ましい。このような構成とすることにより、第２抵抗変化層５０３に抵抗変化に必要な電圧が効率よく印加され、また、第２抵抗変化層５０３内での酸化還元反応は促進されるため、より安定に抵抗変化を起こすことができる。
【００７８】
本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のタンタル酸化物（以下、Ｔａ酸化物と記載）であることが好ましい。より好適には、第１抵抗変化層５０２は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル酸化物層であり、第２抵抗変化層５０３は、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル酸化物層であり、これら２層が積層構造を形成している。なお、上記２層以外の他層、例えば、酸素含有率が第１および第２タンタル酸化物層とは異なる第３タンタル酸化物層や他の遷移金属酸化物層などが適宜配置されてもよく、また、上記２層に少量の不純物がドープされていてもよい。ここで、第１タンタル酸化物層としてのＴａＯｘは、０．８≦ｘ≦１．９を満足することが好ましく、第２タンタル酸化物層としてのＴａＯｙは、２．１≦ｙを満足することが好ましい。また、第１タンタル酸化物層の厚みは５ｎｍ以上５０ｎｍ以下に対して、第２タンタル酸化物層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましく、第２タンタル酸化物層の厚みは第１タンタル酸化物層より薄いことが好ましい。
【００７９】
以上のように構成された抵抗変化素子５００では、第２抵抗変化層５０３に接した第２電極層５０４から第１抵抗変化層５０２に接した第１電極層５０１へ電流が流れる向きに所定の第２電圧を印加することで、抵抗変化素子が第２の抵抗状態に相当する高抵抗状態（ＨＲ状態またはＨＲという）へ遷移する。逆に、第１電極層５０１から第２電極層５０４へ電流が流れる向きに所定の第１電圧を印加することで、上記第２の抵抗状態よりも低い抵抗値を有する第１の抵抗状態に相当する低抵抗状態（ＬＲ状態またはＬＲという）へ遷移する。
【００８０】
［抵抗変化素子の電流−電圧特性］
次に、本実施の形態に係る抵抗変化素子の電流−電圧特性について説明する。
【００８１】
図２Ａは、本発明の実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。また、図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図であり、図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。図２Ｂで示された印加状態Ａおよび図２Ｃで示された印加状態Ｂでは、図１で示されたように、ともに抵抗変化素子５００の第１電極層５０１とＮ型ＭＯＳトランジスタとがノードＤを介して直列に接続されている。また、図２Ｂおよび図２Ｃに示されたように、Ｎ型ＭＯＳトランジスタの基板はグランドレベル（ＧＮＤ）に接地されている。
【００８２】
そして、印加状態ＡではノードＢをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に４Ｖを印加した状態で、ノードＡに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧とパルス電流の量を、図２Ａでは負極性として表記した。一方、印加状態Ｂでは半導体スイッチなどにより接続関係を印加状態Ａから入れ替えることにより、ノードＡをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に同じく４Ｖを印加した状態で、ノードＢに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧とパルス電流の量を、図２Ａでは正極性として表記した。
【００８３】
図２Ａに示されるように、本発明に用いられる抵抗変化素子は、電流−電圧特性にヒステリシス特性が見られる。第２電極層５０４から第１電極層５０１へ電流が流れるような印加を正電圧印加とし、第１電極層５０１から第２電極層５０４へ電流が流れる印加を負電圧印加と定義した場合、正電圧印加で高抵抗化し、負電圧印加で低抵抗化していることがわかる。なお、正電圧および負電圧のいずれの極性の印加で高抵抗化または低抵抗化するかは、定義上の差異であり、本発明にとって重要なことではない。つまり、本実施の形態に用いられる抵抗変化素子は、図２Ａに示されるように、所定の電圧レベル以上を印加し、可変抵抗層に流れる電流の方向によって抵抗値が増加するか減少するかが決定される。
【００８４】
［不揮発性ラッチ回路の構成］
次に、本発明の実施の形態１に係る不揮発性ラッチ回路について、図３を用いて説明する。
【００８５】
図３は、本発明の実施の形態１に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１００は、抵抗変化素子１と、トランジスタ６および７と、インバータ回路２０および２１と、加算増幅回路２２と、トランスミッションゲートＴＭＧ１およびＴＭＧ２とを備える。インバータ回路２０は、トランジスタ２および４を備え、インバータ回路２１は、トランジスタ３および５を備える。加算増幅回路２２は、トランジスタ８、９、１０および１１と、抵抗素子１２とを備える。
【００８６】
抵抗変化素子１は、例えば、図１に記載された抵抗変化素子５００と同様の構造を有し、図２Ａに表された電流−電圧特性と同様の特性を有する。
【００８７】
トランジスタ２、３、１０および１１は、例えば、Ｐ型ＭＯＳＦＥＴであり、トランジスタ４〜９は、例えば、Ｎ型ＭＯＳＦＥＴである。
【００８８】
インバータ回路２０および２１は、それぞれ、一方の出力端子が他方の入力端子にクロスカップル接続された第１の論理反転回路および第２の論理反転回路であり、ラッチ動作部を構成している。さらに、インバータ回路２０の出力端子は、ノード１を介してトランジスタ６のソース端子およびドレイン端子のいずれか一方に接続され、トランジスタ６のソース端子およびドレイン端子のいずれか他方は、ノード３を介して抵抗変化素子１の第１の電極に接続され、抵抗変化素子１の第２の電極は、ノード４を介してトランジスタ７のソース端子およびドレイン端子のいずれか他方に接続され、トランジスタ７のソース端子およびドレイン端子のいずれか一方は、ノード２を介してインバータ回路２１の出力端子に接続されている。つまり、トランジスタ６と、抵抗変化素子１と、トランジスタ７とは、この順序で直列接続されており状態記憶部を構成し、当該直列接続を介してインバータ回路２０の出力端子とインバータ回路２１の出力端子が接続される。
【００８９】
なお、請求項に記載の第１のトランジスタは、トランジスタ６に対応し、請求項に記載の第２のトランジスタはトランジスタ７に対応する。また、請求項に記載の第１のトランジスタの第１端子は、トランジスタ６のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ６のソース端子およびドレイン端子のいずれか他方に対応する。また、請求項に記載の第２のトランジスタの第１端子は、トランジスタ７のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ７のソース端子およびドレイン端子のいずれか他方に対応する。さらに、請求項に記載の第３のノード、第４のノード、第１のノード、第２のノードは、それぞれ上記ノード１、ノード２、ノード３、ノード４に対応している。
【００９０】
なお、抵抗変化素子１は、ノード４からノード３へ電流が流れる向きに所定の第２電圧より大きな電圧を印加することでＨＲ状態（第２の抵抗状態）に遷移し、ノード３からノード４に電流が流れる向きに所定の第１電圧より大きな電圧を印加することでＬＲ状態（第１の抵抗状態）に遷移するように接続されている。さらに、トランジスタ６および７の制御端子であるゲート端子に印加されるゲート電圧は、Ｃｔｒｌ端子から制御可能となっている。
【００９１】
また、抵抗変化素子１の両端に位置するノード３およびノード４は、それぞれ、トランジスタ８および９のゲート端子に接続され、トランジスタ８および９のソース端子はＧＮＤに接地され、ドレイン端子同士は接続されている。トランジスタ１０および１１は、カレントミラー回路を構成し、そのミラー比は、例えば、１：１０である。すなわち、トランジスタ８および９に流れる合成電流が１０倍に増幅された電流が、抵抗素子１２に流れる。抵抗素子１２は、理解を容易にするために固定抵抗として図示したが、トランジスタのオン抵抗など非線形性の抵抗素子を用いてもよい。加算増幅回路２２は、トランジスタ６および７のゲート端子に、絶対値が第１電圧および第２電圧より小さな読み出し電圧が印加された場合に、ノード３およびノード４のゲート電位に応じた各々のドレイン電流が加算され、カレントミラーにより増幅されて抵抗素子１２に流れる。これによって発生する抵抗素子１２両端の電圧を、トランスミッションゲートＴＭＧ２を介して、インバータ回路２０の入力端子およびインバータ回路２１の出力端子に出力する。
【００９２】
図４は、本発明の実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。本構成図は、図３に記載された不揮発性ラッチ回路１００の回路図をブロック図に表記し直したものであり、両図において同一記号が付加された構成要素は同じである。
【００９３】
次に、本実施の形態に係る不揮発性ラッチ回路１００の動作について順に説明する。
【００９４】
［ラッチ動作］
はじめに、不揮発性ラッチ回路１００のラッチ動作では、図３または図４において、Ｃｔｒｌ端子およびトランスミッションゲートＴＭＧ２のＲ端子がＧＮＤに接地されている(但し、ＲＢ端子はＶＤＤ)。これにより、トランジスタ６および７と、トランスミッションゲートＴＭＧ２とがオフとなるため、抵抗変化素子１および加算増幅回路２２が、インバータ回路２０および２１で構成されるラッチ動作部から切り離され、当該ラッチ動作部は、一般的なクロスカップル型ラッチ回路として動作する。
【００９５】
すなわち、ラッチ動作に対して抵抗変化素子や不揮発動作のために必要な付属回路が一切影響を与えないため、ラッチ動作の動作速度が劣化することなく、ほぼ、ラッチ動作部の構成要素であるＭＯＳＦＥＴの動作速度で実行できる。また、定常的に抵抗変化素子に流れる電流をなくし、ＣＭＯＳ回路で構成されたラッチ動作部の低消費電力の特性を損なわない。また、ラッチ動作によって抵抗変化素子にストレスを与えることが無いので、抵抗変化素子に与える劣化要因もない。なお、トランスミッションゲートＴＭＧ１のＧ端子に、同期用のクロック信号(ＣＬＫ)と、ＧＢ端子にＣＬＫの反転信号を入力することで、上記ラッチ動作部は、クロック同期型のＤラッチ回路としても動作できる。
【００９６】
［ストア動作］
次に、本発明の最大の特徴であるラッチ状態のストア動作、すなわち抵抗変化素子への情報の書き込み動作について図５Ａ〜図７を用いて説明する。図５Ａ〜図６Ｂにおいて、図３および図４と等しい記号が付加された構成要素は、同じものを表している。
【００９７】
図５Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路の状態記憶（ストア）動作におけるＨＲ状態の書き込みを説明する図であり、図５Ｂは、ＬＲ状態の書き込みを説明する図である。具体的には、図５Ａでは、実施の形態１に係る不揮発性ラッチ回路において、ノード１がＬｏｗ電圧、ノード２がＨｉｇｈ電圧にラッチした状態を表しており、図５Ｂでは、ノード１がＨｉｇｈ電圧、ノード２がＬｏｗ電圧にラッチした状態を表している。両図で表された状態において、Ｃｔｒｌ端子からトランジスタ６および７のゲート端子へ、絶対値が第１電圧または第２電圧より大きな電圧振幅Ｖｗ（｜Ｖｗ｜＞｜第１電圧｜または｜第２電圧｜）を有する書き込みパルスが印加されると、抵抗変化素子１には、Ｖｗからトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加される。従って、より好ましくは前記の｜第１電圧｜または｜第２電圧｜に、Ｖｔの電圧を加算した電圧振幅より大きな｜Ｖｗ｜を決定することが望ましい。上記書き込み電圧は、例えば、不揮発性ラッチ回路１００が備える書き込み回路で生成され、当該書き込み回路から上記Ｃｔｒｌ端子へ出力される。図５Ａで表されたノード１およびノード２の状態では、ノード２からノード１の方向に第２の電流が流れ、抵抗変化素子１はＨＲ状態に遷移する。一方、図５Ｂで表されたノード１およびノード２の状態では、逆にノード１からノード２の方向に第１の電流が流れ、抵抗変化素子１はＬＲ状態に遷移する。
【００９８】
このとき、上記第１の電流の絶対値は、上記第２の電流の絶対値より小さくなるように構成する。例えば、同じサイズのトランジスタ６および７を用いて抵抗変化素子１に書き込む場合は、トランジスタ６および７のゲート端子に印加される電圧振幅Ｖｗの書き込みパルスを以下の通りとすることができる。抵抗変化素子１をＨＲ状態からＬＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ１（請求項に記載の第３書き込み電圧）、ＬＲ状態からＨＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ２（請求項に記載の第４書き込み電圧）とするとき、Ｖｗ１＜Ｖｗ２を満足するようにしてもよい。このような構成とすることにより、最小サイズのトランジスタを用いて、ラッチ回路を構成することができる。
【００９９】
また、同じ電圧振幅Ｖｗの書き込みパルス（請求項に記載の第５書き込み電圧）を用いて抵抗変化素子１に書き込む場合は、トランジスタ６のゲート幅Ｗａとトランジスタ７のゲート幅Ｗｂとを比較すると、Ｗａ＜Ｗｂの関係となるようにトランジスタ６および７を設計してもよい。なお、この時のトランジスタ６および７のゲート長は同じである。このような構成とすることにより、簡単な構成の書き込み回路を用いることができる。このことについて、図６Ａ、図６Ｂおよび図７を用いて詳細に説明する。
【０１００】
図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図であり、図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。さらに、図７は、抵抗変化素子の電圧−電流特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【０１０１】
図６Ａにおいて、トランジスタ７のドレイン（ノード２）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ６のソース（ノード１）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ７がソースフォロア回路として動作するため、トランジスタ７のゲート幅Ｗｂがトランジスタ６のゲート幅Ｗａとほぼ同じか、多少広くてもトランジスタのバックバイアス効果によりソース接地で動作するトランジスタ６に比べ、トランジスタ７の電流駆動能力は低下する。つまり、図６Ａに記載された抵抗変化素子１のＨＲ化においては、素子に流れる電流はトランジスタ７の駆動能力によって決定される。反対に、図６Ｂにおいては、トランジスタ６のドレイン（ノード１）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ７のソース（ノード２）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ６がソースフォロア回路として動作するため、ソース接地で動作するトランジスタ７に比べ、トランジスタ６の電流駆動能力が更に低下する。つまり、図６Ｂに記載された抵抗変化素子１のＬＲ化においては、抵抗変化素子１に流れる電流はトランジスタ６の駆動能力によって決定される。
【０１０２】
上述したように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる時には、ＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ７の駆動能力で制限され、逆にＨＲ状態からＬＲ状態へ変化させる時には、変化後のＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ６の駆動能力で制限される。
【０１０３】
図７に表された電流−電圧特性は、図６Ａの印加状態を正極性とし、図６Ｂの印加状態を負極性として表記されている。図７において、ＨＲ状態にあった抵抗変化素子１の両端に所定の第１電圧(｜Ｖａ｜)以上が印加されるとＬＲへの推移を開始する。このときのＬＲ状態の抵抗値は負荷抵抗によって決定され、トランジスタ６の負荷抵抗線がＶａと交わる動作点Ａで、低抵抗への推移を停止し抵抗値が決定される。一方、ＬＲ状態からＨＲ状態への推移は、抵抗変化素子１の両端の電圧が、動作点Ｂの所定の第２電圧Ｖｂを超えると開始される。
【０１０４】
本発明の実施の形態１で用いた酸素不足型のタンタル酸化物で構成される抵抗変化素子１の場合は、図２Ａの特性のように上記｜Ｖａ｜と上記｜Ｖｂ｜とは、ほぼ等しい関係にある。上述のように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる場合は、抵抗変化素子１への印加電圧は、トランジスタ７の駆動能力によって決定されるが、トランジスタ６よりゲート幅の広いトランジスタ７を配置することで、ＬＲ状態の抵抗変化素子１にＶｂ以上の電圧を印加することが可能となる。このことは図７に示したように、トランジスタ６の負荷抵抗線を、原点を中心に点対称移動させたミラー表記の負荷抵抗線に比べて、トランジスタ７の負荷抵抗線の傾きが大きいことでも理解することができる。
【０１０５】
以上のように、本発明の実施の形態１の構成によれば、ラッチ動作部の論理状態を抵抗変化素子１に書き込む場合に、ＨＲ状態に変化させるときはトランジスタ７が電流制限素子として動作し、ＬＲ状態に変化させるときにはトランジスタ６が電流制限素子として動作する。よって、予め、トランジスタ６のゲート幅（Ｗａ）とトランジスタ７のゲート幅（Ｗｂ）との関係をＷａ＜Ｗｂとしておくことにより、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子１が書き込まれることを防止できるので、ＬＲ状態にある抵抗変化素子を確実にＨＲ状態に変化させることが可能となる。言い換えれば、抵抗変化素子１を、ＨＲ状態からＬＲ状態に変化させるときと、ＬＲ状態からＨＲ状態に変化させるときにおいて、ＨＲ状態に変化する場合に比べ、ＬＲ状態に変化する場合の負荷抵抗を大きくすることで、ＬＲ状態となった後にＨＲ状態に変化できなくなるような異常なＬＲ状態に推移することを防止できる。従って、良好な抵抗変化動作を安定に維持することができ、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【０１０６】
［リストア動作］
次に、抵抗変化素子１に記憶された抵抗状態から、元のラッチ動作部の論理状態を復帰せしめるリストア動作について説明する。
【０１０７】
図８は、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。図４に記載のブロック構成の中で、リストア動作に関与する部分のみを抜粋して図８に記載した。図８に記載されたリストア動作においては、トランスミッションゲートＴＭＧ１はオフされ、トランスミッションゲートＴＭＧ２はオン状態となっている。
【０１０８】
通常、ラッチ回路に電源が投入されると、回路配置や他の論理回路との結線の関係が様々であり負荷や容量が異なるので、ラッチ回路の初期状態は全て同じとはならない。すなわち図８に記載の構成において、ノード２がＨｉｇｈレベルでノード１がＬｏｗレベルの場合と、ノード１がＨｉｇｈレベルでノード２がＬｏｗレベルの場合という２通りの論理状態が存在する。リストア動作では、ラッチ回路の論理状態によらず、抵抗変化素子１の抵抗状態から、記憶した時点のラッチ回路の状態が復元されることが望まれる。本実施の形態に係るリストア動作を容易に理解するため、図９Ａ〜図９Ｄには、ノード１がＨｉｇｈレベルの状態とノード２がＨｉｇｈレベルの状態とに分けて、回路状態を表した。
【０１０９】
図９Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｂは、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。また、図９Ｃは、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｄは、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【０１１０】
まず、図８に示されるように、リストア動作時においては、Ｃｔｒｌ端子からは、絶対値が第１電圧および第２電圧より小さな電圧振幅Ｖｒを有する読み出しパルスが入力される。例えば、シミュレーションを実施した一具体例の値を例示すると、抵抗変化素子１が、ＬＲ＝５ｋΩ、ＨＲ＝１００ｋΩのとき、Ｖｒが１．５Ｖとされる。図９Ａでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩにあるため、ノード３は、トランジスタの閾値電圧（Ｖｔｈ）が降下した電位となり、具体的には、０．６７Ｖとなる。一方、ノード４はトランジスタ７が完全なオン領域で動作するから、ほぼグランドレベルの０Ｖとされる。
【０１１１】
ノード３の電位は加算増幅回路２２の有するトランジスタ８に入力され、ノード４の電位は加算増幅回路２２の有するトランジスタ９に入力される。ノード３の電位が０．６７Ｖであるのでトランジスタ８はＯＮ状態になり、ノード４の電位が０Ｖであるのでトランジスタ９はオフ状態となる。トランジスタ１０および１１からなる加算増幅回路２２のカレントミラー回路によって、トランジスタ８が流す電流は増幅される。この増幅電流は、例えば、２０ｋΩとした抵抗素子１２を流れ、加算増幅回路２２の出力端子をＨｉｇｈレベルにする。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。
【０１１２】
また、同様にして、図９Ｂでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時も図９Ａの状態と同じく、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩであるため、ノード４の電位は、トランジスタの閾値電圧（Ｖｔｈ）が降下した０．６７Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作するので、ほぼグランドレベルの０Ｖとなる。
【０１１３】
ノード４の電位が０．６７Ｖの電圧があるのでトランジスタ９はＯＮ状態になり、ノード３の電位が０Ｖであるのでトランジスタ８はオフ状態となる。加算増幅回路２２のカレントミラー回路によって、トランジスタ９が流す電流は増幅され、当該電流は抵抗素子１２を流れ、加算増幅回路２２の出力端子は、図９Ａと同様にＨｉｇｈレベルになる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＨＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態を復帰せしめる。
【０１１４】
次に、図９Ｃでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には読み出し電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード３の電位は、トランジスタの閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ６のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード４の電位はトランジスタ７が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。
【０１１５】
ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はともにオフ状態となる。よって、抵抗素子１２にながれる電流は少量となり、加算増幅回路２２の出力端子はＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。
【０１１６】
また、同様に、図９Ｄでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には、図９Ｃの状態と同様に、読み出し電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード４の電位は、トランジスタ７の閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ７のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はオフ状態となる。よって、抵抗素子１２に流れる電流は少量となり、加算増幅回路２２の出力端子は、図９Ｃと同様にＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＬＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態を復帰せしめる。
【０１１７】
つまり、図９Ａ〜図９Ｄに記載されたように、抵抗変化素子の状態がＨＲとＬＲの２種類と、ラッチ回路のノード１がハイレベルまたはローレベルとなる２種類とがあるので、合計４種類の組合せが存在する。抵抗状態を書き換えるときにトランジスタ６および７のゲート端子に印加する電圧よりも絶対値の小さな読み出し電圧（Ｖｒ）が、トランジスタ６および７のゲート端子にそれぞれ印加された場合に、加算増幅回路２２は、ノード３（第１のノード）の電位とノード４（第２のノード）の電位との加算値に応じて、ラッチ動作部の論理状態に相当するハイレベルまたはローレベルを出力する。前述した４種類の組合せ状態の何れの場合であっても、抵抗変化素子がＨＲ状態にあれば、ノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめ、逆に抵抗変化素子がＬＲ状態にあればノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめる。これにより、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
【０１１８】
以上のように、本発明の実施の形態１に係る不揮発性ラッチ回路のリストア動作は、従来技術のようなラッチ回路の電源の立ち上がりを利用したリストア動作でない。よって、電源電圧が十分に安定化した状態、あるいはラッチ回路の動作中であっても極めて安定かつ確実にリストア動作が可能となる。なお、上述したＶｒおよび各ノードでの電圧値やカレントミラー回路のミラー比などの具体例は一例に過ぎず、抵抗変化素子１の特性や半導体プロセスの条件に応じて最適化されることは言うまでもない。
【０１１９】
図１０は、本発明の実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１１０が、図３に記載された不揮発性ラッチ回路１００と異なる点は、抵抗変化素子１の接続方向と、加算増幅回路２２の出力端子の接続先である。具体的には、抵抗変化素子１はノード２からノード１に電流が流れる向きでＬＲ化（低抵抗状態に変化）され、ノード１からノード２へ電流が流れる向きでＨＲ化（高抵抗状態に変化）される。これに対応して、抵抗変化素子１の抵抗状態から復元されるラッチ動作部の論理状態が、図９Ａ〜図９Ｄで示されているものと逆になるため、加算増幅回路２２の出力端子は、トランスミッションゲートＴＭＧ２を介して、インバータ回路２１の入力端子およびインバータ回路２０の出力端子に接続される。本構成においても、図３に記載された不揮発性ラッチ回路１００と同様の効果が奏される。つまり、前述した４種類の組合せ状態の何れの場合であっても、抵抗変化素子がＨＲ状態にあれば、ノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめ、逆に抵抗変化素子がＬＲ状態にあればノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめる。これにより、抵抗変化の向きが図３と異なる場合であっても、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
【０１２０】
［抵抗変化素子のレイアウト］
次に、本発明における抵抗変化素子１とトランジスタ６および７のレイアウトの最適化について説明する。図１１Ａは、ノード４の配線容量Ｃ２がノード３の配線容量Ｃ１より大きい構成における、ＨＲ書き込み時およびＨＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図である。また、図１１Ｂは、ノード４の配線容量Ｃ２がノード３の配線容量Ｃ１以下の構成における、ＨＲ書き込み時およびＨＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図である。また、図１１Ｃは、ＬＲ書き込み時およびＬＲ読み出し時の抵抗変化素子に発生する電圧振幅の波形図で、ノード４の配線容量Ｃ２とノード３の配線容量Ｃ１との大小関係に関わらず不具合が発生しない場合の例である。具体的には、図１１Ａおよび図１１Ｂは、ともに、図３に記載された不揮発性ラッチ回路１００の構成において、（１）ノード２がＨｉｇｈレベル、ノード１がＬｏｗレベルの論理状態でＨＲ書き込みがされた後に、（２）同じ論理状態で読み出し動作を実行し、（３）さらにＨＲ書き込みが実行された後に、（４）ノード２がＬｏｗレベル、ノード１がＨｉｇｈレベルの論理状態のときに読み出し動作が実行された、場合の抵抗変化素子１の両端電圧の波形図である。但し、図１１Ａは、ノード４の寄生容量Ｃ２がノード３の寄生容量Ｃ１より大きい場合を示し、逆に、図１１Ｂは、Ｃ２がＣ１以下の場合を示している。また、図１１Ｃは、図３に記載された不揮発性ラッチ回路１００の構成において、（１）ノード２がＬｏｗレベル、ノード１がＨｉｇｈレベルの論理状態でＬＲ書き込みが実行された後に、（２）同じ論理状態で読み出し動作を実行した、（３）さらにＬＲ書き込みが実行された後に、（４）ノード２がＨｉｇｈレベル、ノード１がＬｏｗレベルの論理状態のときに読み出し動作が実行された、場合の抵抗変化素子１の両端電圧の波形図である。抵抗変化素子にＬＲ書き込みが実行された状態では、Ｃ１とＣ２との大小関係により抵抗変化素子１の両端電圧に差異が生じにくいため、Ｃ１とＣ２との大小関係に関わらず、ＬＲ読み出し時に誤動作を引き起こすようなノイズは発生しない。
【０１２１】
図１１Ａから明らかなように、ＨＲ読み出し動作における抵抗変化素子１の両端電圧波形が、Ｃ２＞Ｃ１のときにオーバーシュートするようなノイズが発生していることがわかる。特に図１１Ａ中、破線Ａ、Ｂで囲まれたノイズにより、ＨＲ状態にある抵抗変化素子をＬＲ状態に変化させてしまうような大きなノイズが抵抗変化素子に加わる恐れがあり、ＨＲ状態からＬＲ状態への誤動作（読み出しディスターブ）の発生が懸念される。一方、図１１Ｂや図１１Ｃでは、上述したようなノイズは発生しない。すなわち、Ｃ２≦Ｃ１となるようなレイアウトで回路構成することで、上記ノイズの発生が回避されることがわかる。
【０１２２】
上述したノード４の配線容量Ｃ２とノード３の配線容量Ｃ１との関係を考慮した抵抗変化素子のレイアウトの一例を図１２および図１３に示す。
【０１２３】
図１２は、上部電極から下部電極へ電流が流れる方向に電圧印加したときにＨＲ化する抵抗変化素子を用いた場合の、ノイズの発生を抑制するレイアウト図である。また、図１３は、下部電極から上部電極へ電流が流れる方向に電圧印加したときにＨＲ化する抵抗変化素子を用いた場合の、ノイズの発生を抑制するレイアウト図である。図１２および図１３において、図１に示された構成要素と符号が等しいものは同じものを表す。
【０１２４】
図１２では、図１と同様に、半導体基板側から第１電極層５０１、第１抵抗変化層５０２、第２抵抗変化層５０３および第２電極層５０４の順番で積層された素子構造を持つ抵抗変化素子５００が配置されている。既に説明したように、本実施の形態で用いられた抵抗変化素子５００は、第２抵抗変化層５０３と接した上部電極となる第２電極層５０４から、下部電極となる第１電極層５０１へ電流を流すように所定の値を超える電圧を印加することで高抵抗状態（ＨＲ）へと推移し、逆向きの電圧印加では低抵抗状態（ＬＲ）へと推移する。
【０１２５】
一方、図１３では、半導体基板側から第２電極層５０４、第２抵抗変化層５０３、第１抵抗変化層５０２、第１電極層５０１の逆の順番で積層された素子構造を持つ抵抗変化素子５１０が配置されている。抵抗変化の方向は抵抗変化素子５００と同様に定まるので、第２抵抗変化層５０３と接した下部電極である第２電極層５０４から、上部電極となる第１電極層５０１へ電流を流すように所定の値を超える電圧を印加することで高抵抗状態（ＨＲ）へと推移し、逆向きの電圧印加では低抵抗状態（ＬＲ）へと推移する。図１２および図１３に示されたレイアウトは、ともに、第２電極層５０４からトランジスタ７および９への結線にあたるノード４の配線レイアウトが最短となるように配慮されている。一方、第１電極層５０１からトランジスタ８および６への結線にあたるノード３の配線レイアウトはノード４の配線レイアウトに比べて長くなる。つまり、ノード４に接続された配線の配線長は、ノード３に接続された配線の配線長よりも短く設定されている。これらの配線長の関係により、ノード４の寄生容量Ｃ２をノード３の寄生容量Ｃ１以下になるように、言い換えると、ノード３の寄生容量Ｃ１をノード４の寄生容量Ｃ２以上になるようにレイアウト設計することで、上述したノイズの発生が抑制される。
【０１２６】
上記したレイアウト設計は、ノード３に接続された配線の配線容量を、ノード４に接続された配線の配線容量以上とすることで実現できるが、これらの配線長の長短関係を規定する代わりに、ノード３と接地端子との間に、例えば、容量素子のような容量性負荷を配置してもよい。これによっても、ノード３の容量をノード４の容量以上とすることが可能である。
【０１２７】
なお、図１２および図１３のレイアウト例では、抵抗変化素子の抵抗変化方向は、第２の酸化物層とこの第２の酸化物層に接続した電極により定義されるが、これに限定されるものではない。例えば、酸化物層が本実施形態のような２層ではなく、１層であっても、標準電極電位が高い材料を用いた電極と当該電極よりも標準電極電位が低い材料を用いた電極とを用いることで定義できる。つまり、図１２と図１３の第２電極層５０４の材料に標準電極電位の高い材料を用い、第１電極層５０１の材料に標準電極電位の低い材料を用いることで同様な抵抗変化が得られる。すなわち、本発明に係るレイアウトの制約は、抵抗変化素子が高抵抗状態へと遷移するために第２電極層５０４から第１電極層５０１へ電流を流す場合において、第２電極層５０４側に付加される寄生容量を、第１電極層５０１側に付加される寄生容量に比べて極力小さくするように設計することにある。よって、この構成においても、抵抗変化素子をＨＲ状態に書き込んだ後に、ラッチ回路の状態復帰のためにリストア動作を実行してもＨＲ状態にある抵抗変化素子をＬＲに変えてしまうようなノイズが発生せず、データ保持の信頼性が高い不揮発性ラッチ回路を提供できる。
【０１２８】
以上、本実施の形態によれば、トランジスタ６および７のゲート端子を、例えば、ＧＮＤ電位とすることにより、インバータ回路２０および２１で構成されたラッチ動作部と、トランジスタ６および７、ならびに抵抗変化素子１で構成された状態記憶部とが電気的に切断され、上記ラッチ動作部は上記状態記憶部とは独立に動作できる。このため、ラッチ動作の動作速度は、状態記憶部のない単体のラッチ回路と同等程度に高速で動作することが可能となる。また、ラッチ動作部の論理状態として、ノード１がＨｉｇｈレベルでありノード２がＬｏｗレベルであって、ゲート端子に書き込み電圧を印加して抵抗変化素子１を駆動する場合、トランジスタ６が電流制限素子として働く。また、ノード１がＬｏｗレベルでありノード２がＨｉｇｈレベルであって、ゲート端子に書き込み電圧を印加して抵抗変化素子１を駆動する場合、トランジスタ７が電流制限素子として働く。よって、ラッチ動作毎に抵抗変化素子１を書き換えず、書き換え時には必要な電圧と時間だけ印加されることになり、安定な書き換え動作が可能となる。さらに、ラッチ動作部の論理状態の記憶に用いられる抵抗変化素子は複数を直列接続した構成をとっておらず１つであるので、書き込み電圧を低電圧化できる。
【０１２９】
また、抵抗変化素子１の抵抗状態から元のラッチ状態を復元する時に、電源立ち上がりの不安定な過渡期間を使用しない。また、読み出しに必要な、かつ、ストレスの小さな低電圧を必要時間だけ印加するので、極めて安定な復元動作を実現できる。
【０１３０】
また、抵抗変化素子１をＬＲからＨＲに変化させるときにはトランジスタ７が負荷抵抗として動作し、また、抵抗変化素子をＨＲからＬＲに変化させるときにはトランジスタ６が負荷抵抗として動作する。トランジスタ６および７のゲート端子には等しい電圧が入力されるが、ゲート幅の違い（Ｗａ＜Ｗｂ）から、トランジスタ６のオン抵抗はトランジスタ７のオン抵抗よりも大きい。従って、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子１はトランジスタ７によって確実にＨＲ状態に変化させることが可能となる。これにより、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路１００を提供できる。
【０１３１】
また、ノード３の寄生容量Ｃ１≧ノード４の寄生容量Ｃ２と設定することにより、ＨＲ読み出し時の抵抗変化素子の両端電圧の波形がオーバーシュートするようなノイズの発生を抑制することが可能となる。よって、ＨＲからＬＲへの誤動作が回避され、安定した論理状態の復元動作が実現される。
【０１３２】
不揮発性の機能追加のために追加される抵抗変化素子１は、酸素不足型のタンタル酸化物で構成されている。タンタル（Ｔａ）は、その窒化物であるＴａＮや酸化物であるＴａ２Ｏ５などで既に半導体プロセスで実績のある材料であり、ＣＭＯＳプロセスと親和性が高い。特に、酸素不足型のタンタル酸化物、ＴａＯｘ（０＜ｘ＜２．５）は、室温から比較的低温の処理で形成が可能である。つまり、抵抗変化素子１を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうことがない。また、ロジック回路領域とは別に、状態を記録するメモリセルアレイ領域を形成する必要がない。よって、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、抵抗変化素子１をプラグコンタクトの一部の配線層に形成できるので、ロジック回路における集積化および微細化を損なわない。
【０１３３】
（実施の形態２）
次に、本発明の実施の形態２について、図１４〜図１６を用いて説明する。
【０１３４】
図１４は、本発明の実施の形態２に係る不揮発性ラッチ回路の回路構成図である。図１４、図１５Ａおよび図１５Ｂにおいて、図３に記載された構成要素と符号が等しいものは同じものを表している。但し、後述するように、トランジスタ６および７のゲート幅は等しいものとする。本実施の形態に係る不揮発性ラッチ回路２００が、図３に記載された不揮発性ラッチ回路１００と異なる点は、トランジスタ６のゲートに入力される制御信号Ｃｔｒｌ１と、トランジスタ７に入力される制御信号Ｃｔｒｌ２とが、個別に入力される点である。
【０１３５】
実施の形態１で説明したように、抵抗変化素子１はＨＲ状態に推移するときに比べてＬＲ状態に推移する場合に流れる電流を小さくするように制限することが好ましい。実施の形態１では、トランジスタ７のゲート幅Ｗｂをトランジスタ６のゲート幅Ｗａより大きくすることで実現したが、本実施の形態では、トランジスタ６および７のゲート幅が同一の場合を前提としている。
【０１３６】
本実施の形態に係る不揮発性ラッチ回路２００のストア動作において、トランジスタ６のゲート端子には絶対値が第１電圧および第２電圧より大きな電圧振幅Ｖｗ１を有する第１書き込みパルスが印加され、同時に、トランジスタ７のゲート端子には絶対値が第１電圧および第２電圧より大きな電圧振幅Ｖｗ２を有する第２書き込みパルスが印加される。ここで、印加される制御信号Ｃｔｒｌ１とＣｔｒｌ２との間には、Ｖｗ１＜Ｖｗ２の関係がある。上記第１書き込みパルスおよび上記第２書き込みパルスは、例えば、不揮発性ラッチ回路２００が備える書き込み回路で生成され、当該書き込み回路から上記Ｃｔｒｌ１端子およびＣｔｒｌ２端子へ出力される。そして、上記第１書き込みパルスおよび上記第２書き込みパルスにより、トランジスタ６および７のゲート端子へ、第１書き込み電圧および第２書き込み電圧が一定期間印加される。
【０１３７】
図１５Ａは、本発明の実施の形態２に係る抵抗変化素子へのＨＲ書き込み動作を表す回路図である。また、図１５Ｂは、本発明の実施の形態２に係る抵抗変化素子へのＬＲ書き込み動作を表す回路図である。
【０１３８】
図１５Ａでは、ノード１がＬｏｗ電圧、ノード２がＨｉｇｈ電圧にラッチした状態を示し、図１５Ｂでは、逆に、ノード１がＨｉｇｈ電圧、ノード２がＬｏｗ電圧にラッチした状態を示している。両図ともに、トランジスタ６のゲート端子へ電圧振幅Ｖｗ１の第１書き込み電圧が印加され、トランジスタ７のゲート端子へ電圧振幅Ｖｗ２の第２書き込み電圧が印加されている。このとき、図１５Ａでは、抵抗変化素子１には、Ｖｗ２からトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加され、ノード２からノード１の方向に電流が流れ、抵抗変化素子１はＨＲに遷移する。また、図１５Ｂでは、逆に、抵抗変化素子１にはＶｗ１からトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加され、ノード１からノード２の方向に電流が流れ、抵抗変化素子１はＬＲに遷移する。このとき、ＨＲに遷移する時に比べ、ＬＲに遷移する時のほうが抵抗変化素子１の両端電圧が小さくなり、等価的にＬＲに遷移するときの電流量がＨＲに遷移する時に比べて制限される。このことについて図１６を用いて詳細に説明する。
【０１３９】
図１６は、抵抗変化素子の電流−電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【０１４０】
図１５Ａにおいて、トランジスタ７のドレイン（ノード２）には、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加されている。一方、トランジスタ６のソース（ノード１）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ７がソースフォロア回路として動作するため、トランジスタ７のゲート端子に印加された電圧振幅Ｖｗ２が、トランジスタ６のゲート端子に印加された電圧振幅Ｖｗ１より、多少大きくあってもトランジスタのバックバイアス効果によって、ソース接地で動作するトランジスタ６に比べ、トランジスタ７の電流駆動能力が低下する。つまり、図１５Ａに記載された抵抗変化素子１のＨＲ化においては、素子に流れる電流はトランジスタ７の駆動能力によって決定される。反対に、図１５Ｂにおいては、トランジスタ６のドレイン（ノード１）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加されている。一方、トランジスタ７のソース（ノード２）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ６がソースフォロア回路として動作するため、ソース接地で動作するトランジスタ７に比べ、トランジスタ６の電流駆動能力が更に低下する。つまり、図１５Ｂに記載された抵抗変化素子１のＬＲ化においては、素子に流れる電流はトランジスタ６の駆動能力によって決定される。
【０１４１】
このように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる時には、ＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ７の駆動能力で制限され、逆に、ＨＲ状態からＬＲ状態へ変化させる時には、ＬＲ状態に変化した後に抵抗変化素子１に印加可能な電圧レベルはトランジスタ６の駆動能力で制限される。
【０１４２】
図１６に表された電流−電圧特性は、図１５Ａの印加状態を正極性とし、図１５Ｂの印加状態を負極性として表記されている。図１６において、ＨＲ状態にあった抵抗変化素子１の両端に所定の第１電圧(｜Ｖａ｜)以上が印加されるとＬＲへの推移を開始する。このときのＬＲ状態の抵抗値は負荷抵抗によって決定され、トランジスタ６の負荷抵抗線がＶａと交わる動作点Ａで、低抵抗への推移を停止し抵抗値が決定される。一方、ＬＲ状態からＨＲ状態への推移は、抵抗変化素子１の両端の電圧が、動作点Ｂの所定の第２電圧Ｖｂを超えると開始される。
【０１４３】
本発明の実施の形態２で用いた酸素不足型のタンタル酸化物で構成された抵抗変化素子の場合は、上記｜Ｖａ｜と上記｜Ｖｂ｜とは、ほぼ等しい関係にある。上述のように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる場合には、抵抗変化素子１への印加電圧は、トランジスタ７の駆動能力によって決定されるが、トランジスタ７のゲート端子に印加される第２書き込み電圧を、トランジスタ６のゲート端子に印加される第１書き込み電圧より大きく設定することで、抵抗変化素子１にＶｂ以上の電圧を印加することが可能となる。このことは図１６に示したように、トランジスタ６の負荷抵抗線を、原点を中心に点対称移動させたミラー表記の負荷抵抗線に比べて、トランジスタ７の負荷抵抗線が、Ｖｗ２を通るようにシフトしており、動作点Ｂの電圧を十分に超えたところにあることでも理解することができる。
【０１４４】
以上のように、本発明の実施の形態２の構成によれば、ラッチ動作部の論理状態を抵抗変化素子１に書き込む場合に、ＨＲ状態に変化させるときはトランジスタ７が電流制限素子として動作し、ＬＲ状態に変化させるときにはトランジスタ６が電流制限素子として動作する。よって、トランジスタ６のゲート幅（Ｗａ）とトランジスタ７のゲート幅（Ｗｂ）とが等しい関係にあっても、トランジスタ６のゲート端子の電圧振幅Ｖｗ１とトランジスタ７のゲート端子の電圧振幅Ｖｗ２とが、Ｖｗ１＜Ｖｗ２の関係に設定されることにより、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子１が書き込まれることを防止できる。これにより、ＬＲ状態にある抵抗変化素子を確実にＨＲ状態に変化させることが可能となる。従って、良好な抵抗変化動作を安定に維持することができ、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。なお、本実施の形態ではトランジスタ６のゲート端子と、トランジスタ７のゲート端子とを別の端子にして制御する例を示したが、この構成に限定されるものでない。例えば、トランジスタ６とトランジスタ７のゲート端子を共通化し、そこに入力される書き込み電圧の振幅が、ラッチ状態に応じて切り替えてられて入力される構成でもよい。
【０１４５】
（実施の形態３）
次に、本発明の実施の形態３について図１７Ａおよび図１７Ｂを用いて説明する。
【０１４６】
図１７Ａは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の回路構成図であり、図１７Ｂは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の論理表を示す図である。図１７Ａにおいて、図４に記載された構成要素と符号が等しいものは同じものを表している。本実施の形態に係る不揮発性フリップフロップ回路３００が、図４の不揮発性ラッチ回路１００と異なる点は、インバータ回路２０および２１が、２入力のＮＡＮＤゲート回路５０および５１に変更されていることである。
【０１４７】
実施の形態１で説明したように、Ｃｔｒｌ端子の入力がＧＮＤレベルで、トランスミッションゲートＴＭＧ２がオフであれば、トランジスタ６および７、抵抗変化素子１ならびに加算増幅回路２２は、ＮＡＮＤゲート回路５０および５１から切り離される。不揮発性フリップフロップ回路３００では、第１の論理反転回路であるＮＡＮＤゲート回路５０および第２の論理反転回路であるＮＡＮＤゲート回路５１は、ラッチ動作部を構成している。具体的には、ＮＡＮＤゲート回路５０の出力端子がＮＡＮＤゲート回路５１の一方の入力端子に接続され、ＮＡＮＤゲート回路５１の出力端子がＮＡＮＤゲート回路５０の一方の入力端子に接続されるようなクロスカップル接続がなされ、ＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）フリップフロップが構成されている。ＳＲフリップフロップ回路は、一般技術であるので詳細な説明は省略するが、図１７Ｂに記載された論理表のうち、Ｃｔｒｌ端子の電圧振幅が０のときに論理回路として動作する。この状態で、ＳＥＴ端子とＲｅＳＥＴ端子とを共に１とすると、ＮＡＮＤゲート回路５０および５１は共にインバータ回路と等価な動作をする。
【０１４８】
トランスミッションゲートＴＭＧ２をオフとした状態で、Ｃｔｒｌ端子に電圧振幅Ｖｗの書き込み電圧を入力すると、その時点のフリップフロップの状態が抵抗変化素子１に書き込まれ、フリップフロップの論理状態がストアされる。また、トランスミッションゲートＴＭＧ２をオンとした状態で、Ｃｒｒｌ端子に電圧振幅Ｖｒの読み出し電圧を入力すると、抵抗変化素子１の抵抗値に応じて、ＨｉｇｈレベルまたはＬｏｗレベルの電圧値がリストアされ、フリップフロップの論理状態が元に復帰される。このストアおよびリストアの詳細は、ＮＡＮＤゲート回路５０および５１を、インバータ回路２０および２１に置き換えたときの実施の形態１と同じであるので説明を省略する。
【０１４９】
以上のように、本発明の実施の形態３に係る構成によれば、抵抗変化素子１を用いた非常に高速かつ信頼性に優れた不揮発性フリップフロップ回路が実現される。また、フリップフロップの状態をストアする場合の書き込みの電流制限が適切に実行されるので、誤動作無く正確にストア動作を実行できる。また、抵抗変化素子を２個使用していた従来技術で問題となったような、書き込みのための電圧が２倍必要となる課題も、抵抗変化素子が１つである本発明の構成により解消され、回路の低消費電力化や電源回路の簡素化といった効果が奏される。
【０１５０】
また、実施の形態２のように、トランジスタ６および７のゲート端子を個別に制御可能とした構成も、本実施の形態と同時に実現できることは言うまでもない。さらに、本実施の形態では、ＮＡＮＤゲートを用いた構成を例示したが、これに限定されるものでなく、例えば、ＮＡＮＤゲート回路をＮＯＲゲート回路に置き換えても良い。
【０１５１】
図１８Ａは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の回路構成図であり、図１８Ｂは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の論理表を示す図である。同図に記載された不揮発性フリップフロップ回路４００では、第１の論理反転回路であるＮＯＲゲート回路６０および第２の論理反転回路であるＮＯＲゲート回路６１は、ラッチ動作部を構成している。具体的には、ＮＯＲゲート回路６０の出力端子がＮＯＲゲート回路６１の一方の入力端子に接続され、ＮＯＲゲート回路６１の出力端子がＮＯＲゲート回路６０の一方の入力端子に接続されるようなクロスカップル接続がなされ、ＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）フリップフロップが構成されている。本変形例においては、ＳＥＴおよびＲｅＳＥＴ端子の電圧振幅が共に０の時に、ストアおよびリストア動作が可能となる。本変形例に記載された不揮発性フリップフロップ回路４００においても、実施の形態３で示された不揮発性フリップフロップ回路３００と同様の効果が奏される。
【０１５２】
さらに、上述したＳＲフリップフロップ回路は、あらゆる種類のフリップフロップ回路の基本となるので、上記不揮発性フリップフロップ回路を用いた応用が考えられる。例えば、マスタースレーブ型のＤフリップフロップであれば、マスターのフリップフロップに上記不揮発性フリップフロップ回路を用いれば、不揮発性Ｄ型フリップフロップ回路として提供できる。
【０１５３】
以上、本発明に係る不揮発性ラッチ回路および不揮発性フリップフロップ回路について実施に形態１〜３に基づき説明したが、本発明に係る不揮発性ラッチ回路および不揮発性フリップフロップ回路は、上述した実施の形態１〜３に限定されるものではない。実施の形態１〜３に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る不揮発性ラッチ回路および不揮発性フリップフロップ回路を内蔵した各種機器も本発明に含まれる。
【０１５４】
なお、上記の各実施の形態においては、酸化物層はタンタル酸化物の積層構造で構成されていたが、実施の形態１でも述べたように、他の酸化物層の積層構造でもよく、例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
【０１５５】
ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯｘとし、第２のハフニウム酸化物の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
【０１５６】
また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２のジルコニウム酸化物の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
【０１５７】
また、酸化物層の積層構造は、同一の遷移金属である必要はなく、酸素不足型の第１の遷移金属で構成される第１の遷移金属酸化物層と、第１の遷移金属と異なる第２の遷移金属で構成される第２の遷移金属酸化物層の積層構造で構成され、第２の遷移金属酸化物の抵抗値は、第１の遷移金属酸化物層の抵抗値よりも高い積層構造の遷移金属酸化物を用いてもよい。
【０１５８】
第２の遷移金属酸化物の抵抗値が、第１の遷移金属酸化物層の抵抗値よりも高い積層構造を用いる理由は、データの書き換え時に抵抗変化素子に印加された電圧が効率よく第２の遷移金属酸化物に印加され、抵抗変化に寄与するようにするためである。
【０１５９】
また、第２の遷移金属の標準電極電位は第１の遷移金属の標準電極電位より低い方が好ましい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。より高抵抗の第２の遷移金属酸化物に、より標準電極電位が低い遷移金属の酸化物を配置することにより、より安定に抵抗変化させることができるからである。例えば、第１の遷移金属酸化物層に酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層にＴｉＯ２を用いればよい。このような構成とすることにより、より安定に抵抗変化動作を起こすことができる。
【０１６０】
また、遷移金属材料からなる酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル等の遷移金属酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。遷移金属は複数の酸化状態を有する材料が多いため、それらの酸化状態をデータの記憶に用いることにより不揮発性記憶装置に用いることが可能である。
【産業上の利用可能性】
【０１６１】
本発明の不揮発性ラッチ回路および不揮発性フリップフロップ回路は、不揮発性のシステムＬＳＩ、ＣＰＵおよびマイクロプロセッサに応用でき、また、電源を遮断する直前の動作状態に完全に復元することが要求されるエレクトロニクス製品に応用でき、産業上有用である。
【符号の説明】
【０１６２】
１、５００、５１０、７１１、７１２、８１１、８１２    抵抗変化素子
２、３、４、５、６、７、８、９、１０、１１    トランジスタ
１２    抵抗素子
２０、２１、６１１、６１２、８２１、８２２    インバータ回路
２２    加算増幅回路
５０、５１    ＮＡＮＤゲート回路
６０、６１    ＮＯＲゲート回路
１００、１１０、２００、６００、７００、８００    不揮発性ラッチ回路
３００、４００    不揮発性フリップフロップ回路
５０１    第１電極層
５０２    第１抵抗変化層
５０３    第２抵抗変化層
５０４    第２電極層
５０５    ゲート酸化膜層
５０６    ソース／ドレイン領域
５０７    プラグ層
５０８    金属配線層
６０１    センス・ラッチ回路
６０２    書込電流生成回路
６２１、６２３、６２５、６２６    ｐ型ＭＯＳＦＥＴ
６２２、６２４、６２７、６２８、６２９、６３０、６３１、６３２    ｎ型ＭＯＳＦＥＴ
ＴＭＧ１    トランスミッションゲート
ＴＭＧ２    トランスミッションゲート
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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