(57)【要約】  製造コストを抑えつつ、電流駆動力を大幅に改善可能な薄膜トランジスタを提供する。  熱処理によって、チタン電極（６５）により酸素を奪い取られたＩＧＺＯ層（４５）は低抵抗領域（４０ｂ）になり、酸素を奪い取られなかったＩＧＺＯ層（４５）は高抵抗領域（４０ａ）として残る。この状態で、ゲート電極（２０）にゲート電圧を印加すれば、高抵抗領域（４０ａ）との境界に近い低抵抗領域（４０ｂ）の電子が、それぞれチタン電極（６５）側に移動する。その結果、低抵抗領域（４０ｂ）の長さが短くなり、逆に高抵抗領域（４０ａ）の長さはその分だけ長くなる。しかし、電気的チャネル長（Ｌｅ）は、露光装置の限界解像度であるソース／ドレイン間スペース（Ｌｃｈ）よりも短くなり、電流駆動力が大きくなる。
2012117936.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれ、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短いことを特徴とする、薄膜トランジスタ。
【請求項２】
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給する金属からなる金属電極を含み、
前記金属電極は、前記酸化物半導体層と直接接していることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項５】
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項４に記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体層の一端は前記ソース電極の一端を覆うように形成され、前記酸化物半導体層の他端は前記ドレイン電極の一端を覆うように形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給する金属電極を少なくとも１つ含み、複数の金属電極を積層した積層金属電極からなり、
前記積層金属電極は、前記複数の金属電極の表面の少なくとも一部が露出されるように形成された階段状の段差を有し、
前記酸化物半導体層の一端および他端は、前記階段状の段差を覆うように形成されていることを特徴する、請求項６に記載の薄膜トランジスタ。
【請求項８】
前記金属電極はチタン電極であることを特徴とする、請求項３または７に記載の薄膜トランジスタ。
【請求項９】
前記酸化物半導体層は酸化インジウムガリウム亜鉛層であり、前記チタン電極は前記酸化インジウムガリウム亜鉛層と直接接していることを特徴とする、請求項８に記載の薄膜トランジスタ。
【請求項１０】
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする、請求項９に記載の薄膜トランジスタ。
【請求項１１】
前記酸化物半導体層は微結晶酸化物半導体からなることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項１２】
絶縁基板上に形成された薄膜トランジスタの製造方法であって、
前記絶縁基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、酸化インジウムガリウム亜鉛層からなるチャネル層を形成する工程と、
前記チャネル層の一端および他端を覆うようにソース電極およびドレイン電極をそれぞれ形成する工程と、
前記ソース電極および前記ドレイン電極を形成後に熱処理する工程とを備え、
前記熱処理する工程は、温度を２５０℃以上であって３５０℃以下とし、時間を０．５時間以上であって３時間以下とする処理であることを特徴とする、薄膜トランジスタの製造方法。
【請求項１３】
前記ソース電極および前記ドレイン電極を形成後に、パッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ソース電極および前記ドレイン電極にそれぞれ到達するコンタクトホールを開孔する工程とをさらに含み、
前記熱処理する工程は、前記パッシベーション膜に前記コンタクトホールを開孔後に行うことを特徴とする、請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記ソース電極および前記ドレイン電極を形成する工程は、スパッタリング法を用いて、前記酸化インジウムガリウム亜鉛層の表面にチタン膜を成膜する工程を含み、
前記チタン膜を成膜する工程は、前記チタン膜の膜厚と成膜時のパワーを調整して成膜することを特徴とする、請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１５】
画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、請求項１に記載の薄膜トランジスタによって構成されていることを特徴とする、表示装置。
【請求項１６】
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、請求項１に記載の薄膜トランジスタを含むことを特徴とする、請求項１５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法、並びに表示装置に関し、特に、酸化物半導体からなるチャネル層を有する薄膜トランジスタおよびその製造方法、並びに表示装置に関する。
【背景技術】
【０００２】
近年、酸化インジウムガリウム亜鉛（以下、「ＩＧＺＯ」という）等の酸化物半導体の優れた性質に着目し、酸化物半導体をチャネル層とする薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）の開発が進められている。【０００３】
このようなＴＦＴの電流駆動力を高めるためには、チャネル長を短くすることが最も効果的である。チャネル長はソース電極の端部とドレイン電極の端部との間の長さと等しく、この長さは露光装置の解像度限界によって決まる。解像度限界は、露光装置に使用される露光光の波長によって決まり、露光光の波長が短ければ短いほど、解像度限界は向上する。具体的には、ｇ線（波長４３６ｎｍ）およびｈ線（波長４０５ｎｍ）線による露光が可能な露光装置（以下、「ｇ線＋ｈ線露光装置」という）を使用すれば解像度限界は３μｍであるのに対して、ｉ線（波長３６５ｎｍ）による露光が可能な露光装置（以下、「ｉ線露光装置」という）を使用することにより解像度限界は１．５μｍまで向上する。このため、フォトリソグラフィ工程のばらつきを考慮したＴＦＴのチャネル長は、ｇ線＋ｈ線露光装置を使用した場合には４μｍ程度であるのに対して、ｉ線露光装置を使用した場合には２μｍ程度まで短くすることができる。【０００４】
しかし、ｉ線露光装置はｇ線＋ｈ線露光装置に比べて高価であり、大型基板を露光可能な大型のｉ線露光装置はより高価になる。そこで、例えばＧ８サイズ（２２００ｍｍ×２５００ｍｍ）の大型基板にＴＦＴを形成する際の製造コストを少しでも低減するために、大型のｉ線露光装置ではなく、大型のｇ線＋ｈ線露光装置が使用されることが多い。この場合、ＴＦＴのチャネル長は上述のように３〜４μｍになる。そこで、ｇ線＋ｈ線露光装置を使用した場合にも、チャネル長を短く方法が求められている。【０００５】
特許文献１には、酸化物半導体からなるチャネル層を有するＴＦＴの電流駆動力を高めるために、ソース電極およびドレイン電極と接する酸化物半導体層を還元することによって酸化物半導体層を低抵抗化し、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗を低くすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特開２０１０−２３２６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、チャネル層の低抵抗化された領域は、ソース電極およびドレイン電極の下部にのみ形成される。このため、ＴＦＴのチャネル長は、ソース電極の端部とドレイン電極の端部との間の長さと同じ３〜４μｍであり、露光装置の解像度限界以上に短くすることはできない。その結果、ＴＦＴの電流駆動力は、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗値が低くなることにより数％程度改善されるにとどまり、ＴＦＴの電流駆動力を大幅に改善することは難しい。【０００８】
そこで、本発明の目的は、製造コストを抑えつつ、電流駆動力を大幅に改善可能な薄膜トランジスタおよびその製造方法を提供することである。また、本発明の他の目的は、そのような薄膜トランジスタを用いてハイフレームレート化および高精細化が可能な表示装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれ、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短いことを特徴とする。【００１０】
本発明の第２の局面は、本発明の第１の局面において、
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする。【００１１】
本発明の第３の局面は、本発明の第１の局面において、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給する金属からなる金属電極を含み、
前記金属電極は、前記酸化物半導体層と直接接していることを特徴とする。【００１２】
本発明の第４の局面は、本発明の第１の局面において、
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする。【００１３】
本発明の第５の局面は、本発明の第４の局面において、
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。【００１４】
本発明の第６の局面は、本発明の第１の局面において、
前記酸化物半導体層の一端は前記ソース電極の一端を覆うように形成され、前記酸化物半導体層の他端は前記ドレイン電極の一端を覆うように形成されていることを特徴とする。【００１５】
本発明の第７の局面は、本発明の第６の局面において、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給する金属電極を少なくとも１つ含み、複数の金属電極を積層した積層金属電極からなり、
前記積層金属電極は、前記複数の金属電極の表面の少なくとも一部が露出されるように形成された階段状の段差を有し、
前記酸化物半導体層の一端および他端は、前記階段状の段差を覆うように形成されていることを特徴する。【００１６】
本発明の第８の局面は、本発明の第３の局面または第７の局面において、
前記金属電極はチタン電極であることを特徴とする。【００１７】
本発明の第９の局面は、本発明の第８の局面において、
前記酸化物半導体層は酸化インジウムガリウム亜鉛層であり、前記チタン電極は前記酸化インジウムガリウム亜鉛層と直接接していることを特徴とする。【００１８】
本発明の第１０の局面は、本発明の第９の局面において、
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする。【００１９】
本発明の第１１の局面は、本発明の第１の局面において、
前記酸化物半導体層は微結晶酸化物半導体からなることを特徴とする。【００２０】
本発明の第１２の局面は、絶縁基板上に形成された薄膜トランジスタの製造方法であって、
前記絶縁基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、酸化インジウムガリウム亜鉛層からなるチャネル層を形成する工程と、
前記チャネル層の一端および他端を覆うようにソース電極およびドレイン電極をそれぞれ形成する工程と、
前記ソース電極および前記ドレイン電極を形成後に熱処理する工程とを備え、
前記熱処理する工程は、温度を２５０℃以上であって３５０℃以下とし、時間を０．５時間以上であって３時間以下とする処理であることを特徴とする。【００２１】
本発明の第１３の局面は、本発明の第１２の局面において、
前記ソース電極および前記ドレイン電極を形成後に、パッシベーション膜を形成する工程と、
前記パッシベーション膜に、前記ソース電極および前記ドレイン電極にそれぞれ到達するコンタクトホールを開孔する工程とをさらに含み、
前記熱処理する工程は、前記パッシベーション膜に前記コンタクトホールを開孔後に行うことを特徴とする。【００２２】
本発明の第１４の局面は、本発明の第１２の局面において、
前記ソース電極および前記ドレイン電極を形成する工程は、スパッタリング法を用いて、前記酸化インジウムガリウム亜鉛層の表面にチタン膜を成膜する工程を含み、
前記チタン膜を成膜する工程は、前記チタン膜の膜厚と成膜時のパワーを調整して成膜することを特徴とする。【００２３】
本発明の第１５の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、第１の局面に係る薄膜トランジスタによって構成されていることを特徴とする。【００２４】
本発明の第１６の局面は、本発明の第１５の局面において、
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、第１の局面に係る薄膜トランジスタを含むことを特徴とする。
【発明の効果】
【００２５】
上記第１の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。【００２６】
上記第２の局面によれば、ゲート電極に電圧を印加することにより、第１の領域の長さが短くなった分だけ第２の領域の長さが長くなる。しかし、第２の領域の長さは、ソース電極の端部とドレイン電極の端部との間の長さよりも短くなるので、従来の薄膜トランジスタと比較して電流駆動力を大きくすることができる。【００２７】
上記第３の局面によれば、金属電極は、酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する。酸化物半導体層は還元され、またその内部に水素が拡散し、酸化物半導体層に抵抗値が低い第１の領域が形成される。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。【００２８】
上記第４の局面によれば、チャネルエッチ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、チャネルエッチ構造の薄膜トランジスタの電流駆動力を大きくすることができる。【００２９】
上記第５の局面によれば、エッチストッパ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、エッチストッパ構造の薄膜トランジスタの電流駆動力を大きくすることができる。【００３０】
上記第６の局面によれば、ボトムコンタクト構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、ボトムコンタクト構造の薄膜トランジスタの電流駆動力を大きくすることができる。【００３１】
上記第７の局面によれば、ボトムコンタクト構造の薄膜トランジスタにおいて、ソース電極およびドレイン電極は階段状の段差を有し、段差の表面には酸化物半導体層から酸素を奪い取るとともに酸化物半導体層の水素を供給する金属電極の表面が露出している。酸化物半導体層は金属電極によって還元され、またその内部に水素が拡散する。これにより、金属電極と直接接触している酸化物半導体層の一端および他端に、抵抗値が低い第１の領域が形成され、第２の領域の長さが短くなる。その結果、電気的チャネル長が短くなるので、ボトムコンタクト構造の薄膜トランジスタの電流駆動力を大きくすることができる。【００３２】
上記第８の局面によれば、チタン層は酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。【００３３】
上記第９の局面によれば、酸化インジウムガリウム亜鉛層はチタン電極によって還元されやすく、またその内部に水素が拡散しやすいので、第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。【００３４】
上記第１０の局面によれば、第２の領域の長さを、ソース電極の端部とドレイン電極の端部との間の長さよりも１〜３μｍだけ短くすることによって、ソース電極の端部とドレイン電極の端部との間の長さを解像度限界まで狭くした場合でも、薄膜トランジスタを正常に動作させることができる。【００３５】
上記第１１の局面によれば、酸化物半導体膜は微結晶半導体からなるので、薄膜トランジスタのオン抵抗が小さくなる。これにより、電流駆動力を大きくすることができる。【００３６】
上記第１２の局面によれば、０．５時間から３時間の熱処理を行うことにより、短い処理時間でゲート電圧ストレスによる閾値電圧のシフトを十分に抑制することができる。また、２５０℃から３５０℃の熱処理を行うことにより、第１の領域が形成されやすくなり、第１の領域の長さのばらつきを小さくすることができる。【００３７】
上記第１３の局面によれば、チャネル層の酸化インジウムガリウム亜鉛層を還元するための熱処理と、コンタクトホールをエッチングした際に受けたダメージを回復させるための熱処理とを１回の熱処理で行うことができる。これにより、薄膜トランジスタの製造プロセスを簡略化することができる。【００３８】
上記第１４の局面によれば、ソース電極およびドレイン電極に含まれるチタン膜をスパッタリング法によって成膜する際に、その膜厚およびパワーを調整することにより、第２の領域の長さを露光装置の解像度限界以上に短くすることができるので、電流駆動力が大きな薄膜トランジスタを形成することができる。【００３９】
上記第１５の局面によれば、電流駆動力が大きな第１の局面に係る薄膜トランジスタを用いて駆動回路を構成することにより、駆動回路の動作速度が速くなり、ハイフレームレート化しやすくなる。また、駆動回路の回路規模を小さくすることができるので、表示部の額縁を小さくすることができるとともに、表示装置の消費電力を抑制することができる。【００４０】
上記第１６の局面によれば、画素形成部のスイッチング素子として第１の局面に係る薄膜トランジスタを用いることにより、画素容量に、画像信号の信号電圧を短時間で充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。
【図面の簡単な説明】
【００４１】
【図１】基礎検討で使用したボトムゲート型ＴＦＴの構成を示す断面図である。
【図２】図１に示すＴＦＴにおいて、ゲート電圧を変えたときのソース／ドレイン間スペースの長さと、ソース／ドレイン電極間の抵抗値との関係を示す図である。
【図３】図１に示すＴＦＴにおいて、ΔＬ領域の長さのゲート電圧依存性を示す図である。
【図４】図１に示すＴＦＴにおいて、ソース／ドレイン間スペースにおける電子キャリア濃度の分布を示す図である。
【図５】図１に示すＴＦＴにおいて、ΔＬ領域の抵抗値のゲート電圧依存性を示す図である。
【図６】（ａ）〜（ｄ）は、図１に示すＴＦＴにおいて、ＩＧＺＯ層がチタン電極によって還元される様子を示す模式断面図である。
【図７】（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【図８】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図９】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１０】図７（ａ）および図７（ｂ）に示すＴＦＴの各種のプロセス条件と低抵抗領域の長さとの関係を示す図である。
【図１１】図１０に示す実験１のプロセス条件で製造したＴＦＴの断面図である。
【図１２】図１０に示す実験２のプロセス条件で製造したＴＦＴの断面図である。
【図１３】図７（ａ）および図７（ｂ）に示すＴＦＴのゲート電圧−ドレイン電流特性を示す図である。
【図１４】（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＢ−Ｂ線に沿った断面図である。
【図１５】（ａ）〜（ｄ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１６】（ａ）〜（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１７】（ａ）および（ｂ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴのチャネル層付近の拡大断面図である。
【図１８】（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＣ−Ｃ線に沿った断面図である。
【図１９】（ａ）〜（ｄ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２０】（ａ）〜（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２１】図１８（ａ）および図１８（ｂ）に示すＴＦＴのチャネル層を構成するＩＧＺＯ層が熱処理により還元される様子を示す拡大断面図である。
【図２２】第１〜第３の実施形態に係るＴＦＴのいずれかを含む液晶表示装置の構成を示すブロック図である。
【図２３】図２２に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。
【発明を実施するための形態】
【００４２】
＜１．基礎検討＞
図１は、基礎検討で使用したボトムゲート型ＴＦＴ１０の構成を示す断面図である。図１に示すように、ＴＦＴ１０は、絶縁基板１５上に形成されたゲート電極２０と、ゲート電極２０を覆うように形成されたゲート絶縁膜３０と、ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に形成された島状のチャネル層４０と、チャネル層４０の左上面から左側のゲート絶縁膜３０上に延在するソース電極６０ａと、チャネル層４０の右上面から右側のゲート絶縁膜３０上に延在するドレイン電極６０ｂとを含む。
【００４３】
ＴＦＴ１０において、チャネル層４０はＩＧＺＯ層からなり、ＩＧＺＯ層はソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン（Ｔｉ）電極（図示しない）と接している。チタン電極は、ＩＧＺＯ層から構成元素の１つである酸素を奪い取ることによってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれる水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。このように、酸素を奪い取られるとともに、水素が拡散したＩＧＺＯ層は低抵抗領域になり、酸素を奪い取られず、水素も拡散しなかったＩＧＺＯ層は高抵抗領域として残る。これにより、チャネル層４０の両側には低抵抗領域（「第１の領域」ともいう）４０ｂが形成される。また、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、高抵抗領域（「第２の領域」ともいう）４０ａが残り、ＴＦＴ１０のチャネルとして機能する。
【００４４】
しかし、物理分析または化学分析によって高抵抗領域４０ａまたは低抵抗領域４０ｂの大きさ（長さ）を求めることは困難である。また後述するように、低抵抗領域４０ｂの大きさがＴＦＴ特性の測定によって変化し、それにともなって高抵抗領域４０ａの大きさも変化する。そこで、以下に説明する方法によってＴＦＴ１０のチャネル長を求める。
【００４５】
ＴＦＴ１０において、ソース電極６０ａの端部とドレイン電極６０ｂの端部によって挟まれたスペース（以下、「ソース／ドレイン間スペース」という）の長さをＬｃｈ、ＴＦＴ特性を測定することによって求めたＴＦＴ１０のチャネル長（以下、「電気的チャネル長」）をＬｅとしたとき、次式（１）で表わされる長さΔＬの領域をΔＬ領域という。
ΔＬ＝Ｌｃｈ−Ｌｅ  …  （１）
【００４６】
ソース／ドレイン電極６０ａ、６０ｂ間の電圧をＶｇｓ、ドレイン電流をＩｍｅａｓとしたとき、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓは、次式（２）で表わされる。
Ｒｍｅａｓ＝Ｖｇｓ／Ｉｍｅａｓ  …  （２）
なお、ドレイン電流Ｉｍｅａｓは、チャネル幅が１μｍあたりの電流であり、ソース／ドレイン電極６０ａ、６０ｂ間に流れる全電流をチャネル幅で割った値である。
【００４７】
ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓから、電気的チャネル長Ｌｅの抵抗値を除いた抵抗値Ｒｅｘｔは、主にΔＬ領域の抵抗値であり、さらにソース電極６０ａおよびドレイン電極６０ｂとチャネル層４０とのコンタクト抵抗値も含む。
【００４８】
ΔＬ領域の長さΔＬおよび抵抗値Ｒｅｘｔを求める方法を説明する。図２は、ゲート電圧を変えたときのソース／ドレイン間スペースの長さＬｃｈと、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓとの関係を示す図である。図２に示すように、ゲート電極２０に６±１Ｖを印加したときのＴＦＴ特性のチャネル長依存性を示すデータから、ゲート電圧が５Ｖのときの直線と、ゲート電圧が７Ｖのときの直線が得られる。２本の直線の交点におけるチャネル長成分（横軸成分）が長さΔＬを表わし、抵抗成分（縦軸成分）が抵抗値Ｒｅｘｔを表わす。
【００４９】
このようにして、ゲート電圧を変えて、ΔＬ領域の長さΔＬと抵抗値Ｒｅｘｔのゲート電圧依存性を求める。図３は、ΔＬ領域の長さΔＬのゲート電圧依存性を示す図である。ソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン電極は、熱処理によってチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取ってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。これにより、チャネル層４０に、抵抗値の低い領域が形成される。この抵抗値の低い領域がΔＬ領域であり、その長さΔＬは、奪い取られた酸素と内部に拡散した水素とによって決まる。図３に示すように、ΔＬ領域の長さΔＬは、熱処理の温度が高いほど長くなることがわかる。
【００５０】
図４は、ソース／ドレイン間スペースにおける電子キャリア濃度Ｎｅｘｔの分布を示す図である。図４に示すように、ソース／ドレイン間スペースの長さＬｃｈが８．７μｍの場合、電子キャリア濃度Ｎｅｘｔは、ソース電極およびドレイン電極の端部（それぞれｘ＝０μｍおよび８μｍの位置）で、電子キャリア濃度Ｎｅｘｔが最も高く、ソース／ドレイン間スペースの内側になるほど電子キャリア濃度Ｎｅｘｔは低くなっている。また、ゲート電極２０に印加するゲート電圧を高くすれば、チャネルの電子キャリア濃度Ｎｅｘｔが増加し、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域の濃度を超えるようになる。これにより、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに取り込まれるので、ΔＬ領域は電子キャリア濃度Ｎｅｘｔが高い領域のみになり、その長さΔＬが減少する。その結果、図３に示すように、電気的チャネル長Ｌｅは長くなり、ΔＬ領域の長さΔＬは短くなる。
【００５１】
図５は、ΔＬ領域の抵抗値Ｒｅｘｔのゲート電圧依存性を示す図である。図５に示すように、ゲート電圧を高くすることによってΔＬ領域の長さΔＬが短くなれば、その抵抗値Ｒｅｘｔは低くなる。これは、ゲート電圧が高くなれば、ΔＬ領域内側の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに変化し、ΔＬ領域の抵抗値に関与する領域はΔＬ領域内の電子キャリア濃度Ｎｅｘｔが高い領域のみになるからである。また、ゲート電圧が高い領域では、熱処理の温度が高いほど、抵抗値Ｒｅｘｔも高くなっている。これは、熱処理の温度が高いほど、ΔＬ領域の長さΔＬが長くなるからである。
【００５２】
このように、ΔＬ領域の長さΔＬは、ゲート電圧に依存する。ΔＬ領域のうち、ＴＦＴ１０がオン状態のときのドレイン電流Ｉｍｅａｓに対する寄与が大きいのは、電子キャリア濃度Ｎｅｘｔが低いチャネル内側の領域ではなく、ソース電極６０ａおよびドレイン電極６０ｂの端部に近い領域である。そこで、本明細書におけるΔＬ領域の長さΔＬとは、ゲート電極２０に２０〜３０Ｖを印加したときに図３から求められる長さであると定義する。また、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと、ΔＬ領域の長さΔＬから、次式（３）により求める。
Ｌｅ＝Ｌｃｈ−ΔＬ  …  （３）
【００５３】
また、図１に示す低抵抗領域４０ｂは、ΔＬ領域、すなわち長さがΔＬの領域をいい、高抵抗領域４０ａは、ソース／ドレイン間スペースから低抵抗領域４０ｂを除いた領域、すなわち長さが電気的チャネル長Ｌｅである領域をいう。上述のように、熱処理によってチャネル層４０に含まれるＩＧＺＯ層は酸素を奪い取られて還元され、酸素を奪い取ったチタン電極は酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給される。供給された水素はＩＧＺＯ層の内部に拡散する。このようなＩＧＺＯ層の還元および水素の拡散によって、長さΔＬの低抵抗領域４０ｂが形成される。
【００５４】
ＴＦＴ１０のチャネル層４０がＩＧＺＯ層４５を含み、ソース電極６０ａおよびドレイン電極６０ｂがチタン電極６５を含む場合について、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を説明する。図６（ａ）〜図６（ｄ）は、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を示す模式断面図である。図６（ａ）〜図６（ｄ）を参照しつつ、ＩＧＺＯ層４５の還元が進行する様子を説明する。
【００５５】
図６（ａ）に示すように、ＩＧＺＯ層４５上に、チタン電極６５を形成する。この工程では、熱処理が施されていないので、ＩＧＺＯ層４５は還元されていない。このとき、ＩＧＺＯ層４５の酸素濃度は高く、チタン電極６５の酸素濃度は低いので、ＩＧＺＯ層４５とチタン電極６５との界面で酸素濃度勾配が急峻になっている。
【００５６】
図６（ｂ）に示すように、熱処理を行うことにより、まずチタン電極６５の下部のＩＧＺＯ層４５に含まれる酸素がチタン電極６５によって奪い取られる。これにより、ＩＧＺＯ層４５が還元されると同時に、チタン電極６５が酸化される。チタン電極６５の下部のＩＧＺＯ層４５は、酸素を奪い取られることによって酸素濃度が低下し、低抵抗領域４０ｂになる。
【００５７】
図６（ｃ）に示すように、界面から離れているソース／ドレイン間スペース内のＩＧＺＯ層４５に含まれる酸素が界面に順に供給され、チタン電極６５に奪い取られる。チタン電極６５はＩＧＺＯ層４５から奪い取った酸素により酸化される。このようにして、チタン電極６５は、その下部のＩＧＺＯ層４５だけでなく、さらにソース／ドレイン間スペースのＩＧＺＯ層４５からも酸素を奪い取って還元する。また、チタン電極６５から水素が供給され、ＩＧＺＯ層４５の内部に拡散する。このため、低抵抗領域４０ｂは、ソース／ドレイン間スペース内のＩＧＺＯ層４５まで広がる。一方、還元されなかったＩＧＺＯ層４５は、高抵抗領域４０ａとして残る。
【００５８】
図６（ｄ）に示すように、ゲート電極２０にゲート電圧を印加すれば、高抵抗領域４０ａとの境界に近い低抵抗領域４０ｂの電子が、それぞれチタン電極６５側に移動する。これにより、低抵抗領域４０ｂの長さが短くなり、逆に高抵抗領域４０ａの長さはその分だけ長くなる。このように、ゲート電極２０に２０〜３０Ｖを印加したときの高抵抗領域４０ａの長さが電気的チャネル長Ｌｅになる。この電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短いので、電流駆動力が従来の薄膜トランジスタと比較して大きくなる。
【００５９】
なお、以下の各実施形態では、低抵抗領域は、酸素を奪い取られて還元されることにより形成されるとし、チタン電極から供給された水素が拡散することの説明は省略する。
【００６０】
＜２．第１の実施形態＞
＜２．１  ＴＦＴの構成＞
図７（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴ１００の構成を示す平面図であり、図７（ｂ）は図７（ａ）に示すＡ−Ａ線に沿った断面図である。図７（ａ）および図７（ｂ）に示すＴＦＴ１００は、チャネルエッチ構造のＴＦＴともいわれる。図７（ａ）および図７（ｂ）を参照して、ＴＦＴ１００の構成を説明する。
【００６１】
ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０は、例えばチタン膜上に銅（Ｃｕ）膜を積層した積層金属膜により構成されている。なお、ゲート電極２０は、絶縁基板１５側からチタン膜、アルミニウム（Ａｌ）膜、チタン膜を順に積層した積層金属膜により構成されていてもよい。
【００６２】
ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン（ＳｉＮｘ）膜３５上に酸化シリコン（ＳｉＯ２）膜３６を積層した積層絶縁膜により構成されている。このように、窒化シリコン膜３５上に酸化シリコン膜３６を積層したのは、ゲート絶縁膜３０が後述するチャネル層４０になる酸化物半導体層から酸素を奪い取りにくくするためである。
【００６３】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含むＩＧＺＯ層からなる。チャネル層４０の両側には、それぞれ低抵抗領域４０ｂが形成されている。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。
【００６４】
ＩＧＺＯ層の膜厚は、３０〜５０ｎｍ程度が好ましい。これは、以下の理由による。ＩＧＺＯ層の膜厚が３０μｍよりも薄くなると、ＴＦＴ１００のＴＦＴ特性が不安定になり、また温度およびゲート電圧ストレスによる閾値電圧のシフトが生じる。一方、膜厚が５０ｎｍよりも厚くなると、ゲート電圧による制御性が悪くなり、リーク電流（特にゲート電圧が０Ｖのときのリーク電流）が増大する。
【００６５】
本実施形態で用いられるＩＧＺＯ層の組成比は、次式（４）に示す。
インジウム：ガリウム：亜鉛＝１：１：１  …  （４）
しかし、ＩＧＺＯ層の組成比は、次式（５）に示す場合であってもよく、またはその他の組成比であってもよい。
インジウム：ガリウム：亜鉛＝４：５：１  …  （５）
また、本実施形態で用いられるＩＧＺＯ層は非晶質膜であることが最も好ましいが、微結晶膜または多結晶膜等の結晶性膜であってもよい。微結晶膜である場合には、ＴＦＴ１００のオン抵抗が小さくなり、電流駆動力が大きくなる。
【００６６】
なお、ＴＦＴ１００のチャネル層４０として使用可能な酸化物半導体は、ＩＧＺＯに限定されず、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系、またはＩｎ−Ｚｎ−Ｓｉ−Ｏ系等であってもよい。具体的には、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＷＯ、ＩＯ等であってもよい。
【００６７】
チャネル層４０の上面で所定の距離を隔てて形成されたソース電極６０ａおよびドレイン電極６０ｂが配置されている。ソース電極６０ａはチャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されている。ドレイン電極６０ｂはチャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されている。ソース電極６０ａおよびドレイン電極６０ｂの端部は、左右の低抵抗領域４０ｂ上にそれぞれ位置するように形成されている。
【００６８】
ソース電極６０ａおよびドレイン電極６０ｂは、例えば、膜厚１００ｎｍのチタン電極６５上に、膜厚３００〜１０００ｎｍの銅電極６６を積層した積層金属膜により構成されている。このように、ソース電極６０ａおよびドレイン電極６０ｂを積層金属膜により構成するのは、チタン電極６５の抵抗値が高いので、抵抗値が低い銅電極６６を積層することにより、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値を低くするためである。また、ソース電極６０ａおよびドレイン電極６０ｂにチタン電極６５が含まれているのは以下の理由による。すなわち、チタンは酸化物半導体（特にＩＧＺＯ）から酸素を奪い取って還元する能力が高いので、低抵抗領域４０ｂを形成しやすいからである。なお、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値が高くてもよい場合には、ソース電極６０ａおよびドレイン電極６０ｂはチタン電極６５のみで構成されていてもよい。
【００６９】
また、ソース電極６０ａおよびドレイン電極６０ｂは、チタン、アルミニウム、銅、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の単層金属膜、アルミニウム−ネオジム（Ｎｄ）、チタン−アルミニウム、モリブデン−タングステン、インジウム−錫の単層合金膜、チタン膜、アルミニウム膜、チタン膜を順に積層したり、チタン膜上にアルミニウム膜を積層したり、チタン膜上にモリブデン膜を積層したりした積層金属膜等からなる電極であってもよい。
【００７０】
ソース電極６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層４０の各低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極６０ａおよびドレイン電極６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【００７１】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【００７２】
ＴＦＴ１００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。好ましくは、後述するように、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短い。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ１００は正常に動作する。なお、図７（ａ）および図７（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ１００のチャネル長を示す。
【００７３】
＜２．２  ＴＦＴの製造方法＞
図８（ａ）〜図８（ｃ）および図９（ａ）〜図９（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００の各製造工程を示す工程断面図である。
【００７４】
図８（ａ）に示すように、絶縁基板１５上に、例えばスパッタリング法を用いて、チタン膜（図示しない）および銅膜（図示しない）を連続して成膜する。次に、銅膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。レジストパターンをマスクにして、銅膜、チタン膜の順にウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。これにより、チタン膜上に銅膜を層したゲート電極２０が形成される。
【００７５】
図８（ｂ）に示すように、ゲート電極２０を含む絶縁基板１５の全体を覆うように、プラズマ化学気相成長法（Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）を用いて、窒化シリコン膜３５および酸化シリコン膜３６を連続して成膜し、ゲート絶縁膜３０を形成する。
【００７６】
図８（ｃ）に示すように、ゲート絶縁膜３０の表面に、スパッタリング法を用いて、インジウム、ガリウム、亜鉛および酸素を含むＩＧＺＯ膜４１を成膜する。ＩＧＺＯ膜４１は、酸化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合して焼結したターゲットを用い、ＤＣ（Direct Current）スパッタリング法により成膜する。ＩＧＺＯ膜４１の膜厚は３０〜５０ｎｍである。
【００７７】
次に、ＩＧＺＯ膜４１の表面にレジストパターン４８を形成する。レジストパターン４８をマスクとしてＩＧＺＯ膜４１をドライエッチング法によりエッチングし、レジストパターン４８を剥離する。これにより、ゲート絶縁膜３０上のゲート電極２０に対応する位置に、島状のチャネル層４０となるＩＧＺＯ層を形成する。
【００７８】
次に、大気中で温度を３５０℃にして、熱処理を１時間行なう。熱処理を行うことによって、酸化シリコン膜３６等のゲート絶縁膜３０の膜質が向上し、温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフト量を抑制することができる。また、酸化シリコン膜３６とチャネル層４０との界面の欠陥が減少するので、ＴＦＴ１００の立ち上がり特性を改善することができる。このように、ソース電極６０ａおよびドレイン電極６０ｂを形成する前に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元を考慮する必要がないので、ＴＦＴ特性の改善のみを目的とする高温の熱処理が可能になる。
【００７９】
図９（ａ）に示すように、スパッタリング法を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、膜厚３０〜１００ｎｍのチタン膜６２上に、膜厚３００〜１０００ｎｍの銅膜６３を積層した積層金属膜により構成される。このとき、チタン膜６２の膜厚およびスパッタリング時のパワーは、後述する熱処理条件とともに、電気的チャネル長Ｌｅと深く関係していることがわかった。そこで、これらの条件については後述する。
【００８０】
次に、ソースメタル膜６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン６８を形成する。レジストパターン６８に形成された所定の距離は、ゲート電極２０の長さよりも短いので、レジストパターン６８の端部は、ゲート電極２０の左右の側部とそれぞれ重なるように形成されている。
【００８１】
図９（ｂ）に示すように、レジストパターン６８をマスクにして、ウエットエッチング法により、ソースメタル膜６１の銅膜６３およびチタン膜６２を順にエッチングし、チタン電極６５および銅電極６６を積層したソース電極６０ａおよびドレイン電極６０ｂを形成する。これにより、ソース電極６０ａは、チャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在する。ドレイン電極６０ｂは、チャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在する。なお、チャネル層４０上にエッチングストッパ層は形成されていない。しかし、ウエットエッチング法によってソースメタル膜６１をエッチングするので、ソース電極６０ａおよびドレイン電極６０ｂを形成する際に、チャネル層４０はほとんど膜減りしない。
【００８２】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、パッシベーション膜７０になる酸化シリコン膜を成膜する。なお、パッシベーション膜７０は、チャネル層４０と直接接しているので、パッシベーション膜７０には、チャネル層４０を構成するＩＧＺＯ層を還元しにくい酸化シリコン膜を用いることが好ましい。
【００８３】
ドライエッチング法を用いて、パッシベーション膜７０に、ソース電極６０ａおよびドレイン電極６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。次に、大気中で温度を３００℃とし、時間を１時間とする熱処理を行う。熱処理により、チャネル層４０を構成するＩＧＺＯ層からチタン電極６５に酸素が移動する。これにより、チャネル層４０の両側には低抵抗領域４０ｂが形成される。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。この熱処理によって、ＴＦＴ１００の電気的チャネル長Ｌｅが決まる。
【００８４】
また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極６０ａおよびドレイン電極６０ｂに生じるダメージを回復させることができる。さらに、パッシベーション膜７０に含まれている酸素がチャネル層４０の高抵抗領域４０ａに供給されるので、高抵抗領域４０ａは高い抵抗値を維持することができる。なお、熱処理の温度および時間は、チタン膜６２の膜厚および成膜時のパワーも考慮して決まるので、その詳細は後述する。
【００８５】
図９（ｃ）に示すように、コンタクトホール７１ａ、７１ｂを含むパッシベーション膜７０上に、金属膜（図示しない）を成膜し、レジストパターン（図示しない）をマスクにして金属膜をパターニングする。これにより、コンタクトホール７１ａ、７１ｂをそれぞれ介してソース電極６０ａおよびドレイン電極６０ｂと電気的に接続される外部配線８０ａ、８０ｂが形成される。
【００８６】
なお、上記説明では、熱処理を、ソースメタル膜６１を成膜する前と、コンタクトホール７１ａ、７１ｂの形成後に行った。しかし、ソースメタル膜６１を成膜する前の熱処理を省略し、コンタクトホール７１ａ、７１ｂの形成後にまとめて熱処理を行ってもよい。コンタクトホール７１ａ、７１ｂの形成後に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元が進むので、高温で長時間の熱処理を行うことはできない。このため、ＴＦＴ特性を十分向上させることは困難である。しかし、熱処理の回数を１回減らすことができるので、ＴＦＴ１００の製造プロセスを簡略化することができる。
【００８７】
＜２．３  電気的チャネル長とプロセス条件＞
チタン膜６２によるＩＧＺＯ膜４１の還元によって決まる低抵抗領域４０ｂの長さΔＬは、チタン膜６２の膜厚、チタン膜６２をスパッタリングによって成膜する際のパワー、および、チタン膜６２の成膜後（例えばコンタクトホール７１ａ、７１ｂの形成後）の熱処理条件（温度および時間）によって大きな影響を受けることがわかった。そこで、これらのプロセス条件と、低抵抗領域４０ｂの長さΔＬとの関係を調べる実験を行った。図１０は、各種のプロセス条件と低抵抗領域４０ｂの長さΔＬとの関係を示す図である。なお、実験で使用したＴＦＴのソース／ドレイン間スペースの長さＬｃｈは５μｍである。
【００８８】
実験で使用したプロセス条件について説明する。チタン膜６２の膜厚を３０ｎｍまたは７０ｎｍのいずれかとし、スパッタリング法による成膜時のパワーを２ｋＷまたは７ｋＷのいずれかとした。また、チタン膜６２の成膜後の熱処理は、大気中で温度を２５０〜３５０℃の範囲で変化させ、処理時間はいずれの場合も１時間とした。これらのプロセス条件を組み合わせて実験を行った。
【００８９】
実験１では、チタン膜６２の膜厚を１００ｎｍとし、パワーを２ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは０μｍであった。したがって、ＴＦＴ１０１の電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと同じ５μｍであり、電気的チャネル長Ｌｅを短くすることはできなかった。
【００９０】
図１１は、実験１のプロセス条件で製造したＴＦＴ１０１の断面図である。図１１において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１１に示すように、ＴＦＴ１０１のチャネル層４０では、低抵抗領域４０ｂの長さΔＬは０μｍであり、ソース／ドレイン間スペースの長さＬｃｈと電気的チャネル長Ｌｅとが一致している。このため、電気的チャネル長Ｌｅは露光装置の解像度限界によって決まり、それ以下にすることはできない。
【００９１】
実験２では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは５μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは０μｍになり、ＴＦＴ１０２は常に導通状態になった。
【００９２】
図１２は、実験２のプロセス条件で製造したＴＦＴ１０２の断面図である。図１２において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１２に示すように、ＴＦＴ１０２のチャネル層４０では、高抵抗領域が消滅し、全体が低抵抗領域４０ｂになっている。このため、ＴＦＴ１０２は常に導通状態になっており、トランジスタとしての機能が失われている。
【００９３】
実験３では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは３μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは２μｍになり、正常に動作することがわかった。
【００９４】
実験４では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは２μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは３μｍになり、正常に動作することがわかった。実験３と実験４の結果から、チタン膜６２の膜厚を厚くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００９５】
実験５では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、２５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは１μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは４μｍになり、正常に動作することがわかった。また、実験４および実験５の結果から、熱処理温度を低くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００９６】
実験３〜実験５の結果から、低抵抗領域４０ｂの長さΔＬが１〜３μｍであれば、ＴＦＴは正常に動作することがわかった。このことから、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。
【００９７】
また、チタン膜６２の成膜時のパワーが小さいほど、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。このように、低抵抗領域４０ｂの長さΔＬは、主にチタン膜６２の膜厚および成膜時のパワーによって決まる。チタン膜６２の膜厚が厚く、かつ成膜時のパワーが小さい場合に、低抵抗領域４０ｂの長さΔＬは最も短くなり、電気的チャネル長Ｌｅは最も長くなる。このように、チタン膜６２の膜厚およびパワーを調整することにより、高抵抗領域４０ａの長さを露光装置の解像度限界以上に短くすることができるので、電流駆動力が大きな薄膜トランジスタを形成することができる。
【００９８】
また、実験１〜５では、熱処理時間を１時間としたが、０．５時間以上３時間以下としてもよい。０．５時間よりも短い時間で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが抑制されるので、電気的チャネル長Ｌｅのばらつきも抑制される。しかし、ゲート電圧ストレスによる閾値電圧のシフトを十分に抑制することができない。一方、３時間よりも長い時間で熱処理した場合には、スループットが悪くなる。また、２５０℃よりも低い温度で熱処理した場合には、閾値電圧のシフトを抑制することができず、また低抵抗領域４０ｂが形成されにくくなる。一方、３５０℃よりも高い温度で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが大きくなるので、電気的チャネル長Ｌｅのばらつきが大きくなる。
【００９９】
なお、実験６は、後述する第２の実施形態に係るＴＦＴ２００についての実験結果であるので、第２の実施形態において説明する。
【０１００】
＜２．４  ゲート電圧−ドレイン電流特性＞
図１３は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００のゲート電圧−ドレイン電流特性を示す図である。図１３において、ＴＦＴ１００Ａは低抵抗領域４０ｂの長さΔＬが２μｍのＴＦＴであり、ＴＦＴ１００Ｂは低抵抗領域４０ｂの長さΔＬが０μｍのＴＦＴであり、ＴＦＴ１００Ｃは低抵抗領域４０ｂの長さΔＬが４．５μｍのＴＦＴである。なお、ＴＦＴ１００Ａ〜１００Ｃのソース／ドレイン間スペースの長さＬｃｈはいずれも４．５μｍである。
【０１０１】
ＴＦＴ１００Ａでは、３００℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは２μｍであるので、電気的チャネル長Ｌｅは２．５μｍである。ＴＦＴ１００Ｂでは、チャネル層４０を構成するＩＧＺＯ層と直接接するチタン電極６５の膜厚は１００ｎｍであり、２５０℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは０μｍであるので、電気的チャネル長Ｌｅは４．５μｍのままである。ＴＦＴ１００ｃでは、低抵抗領域４０ｂの長さΔＬがソース／ドレイン間スペースの長さと同じなので、電気的チャネル長Ｌｅは０μｍである。
【０１０２】
図１３からわかるように、ＴＦＴ１００Ａのドレイン電流Ｉｄｓは、ＴＦＴ１００Ｂのドレイン電流Ｉｄｓに比べて１．８倍も大きくなっていることがわかる。これは、ＴＦＴ１００Ａの電気的チャネル長Ｌｅが、ＴＦＴ１００Ｂの電気的チャネル長Ｌｅに比べて、２．０μｍだけ短くなっているためと考えられる。このことから、低抵抗領域４０ｂの長さΔを制御することによって、電気的チャネル長Ｌｅを調整し、電流駆動力が優れたＴＦＴ１００Ａを製造することができることがわかる。なお、ＴＦＴ１００Ｃでは、電気的チャネル長Ｌｅは０μｍになったので、ゲート電圧によってドレイン電流Ｉｄｓを制御できないことを示している。
【０１０３】
＜３．第２の実施形態＞
＜３．１  ＴＦＴの構成＞
図１４（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴ２００の構成を示す平面図であり、図１４（ｂ）は図１４（ａ）に示すＴＦＴ２００のＢ−Ｂ線に沿った断面図である。図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００はエッチストッパ構造のＴＦＴともいわれる。
【０１０４】
図１４（ａ）および図１４（ｂ）を参照して、ＴＦＴ２００の構成を説明する。ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１０５】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０はＩＧＺＯ層からなる。チャネル層４０は、その両側に形成された低抵抗領域４０ｂと、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に残された高抵抗領域４０ａとを含む。なお、ＩＧＺＯ層の膜厚、結晶性、組成比等は第１の実施形態に係るＴＦＴ１００の場合とそれぞれ同じであるため、それらの説明を省略する。
【０１０６】
ＴＦＴ１００の場合と異なり、チャネル層４０およびゲート絶縁膜３０上に、エッチングストッパ層１５０が形成されている。エッチングストッパ層１５０は、後述するソース電極１６０ａおよびドレイン電極１６０ｂをエッチングによって形成する際に、チャネル層４０の表面がエッチングされないように保護するとともに、配線の負荷容量を低減する機能を有する。このため、エッチングストッパ層１５０の膜厚は厚い方が好ましいが、厚すぎると成膜時間が長くなり、スループットが落ちるという問題がある。そこで、エッチングストッパ層１５０の好ましい膜厚は、１００〜５００ｎｍである。また、エッチングストッパ層１５０は、直接接するチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取りにくくするために、酸化シリコン膜によって形成されている。
【０１０７】
エッチングストッパ層１５０には、チャネル層４０の低抵抗領域４０ｂに到達するコンタクトホール１５１ａ、１５１ｂがそれぞれ開孔されている。エッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれたエッチングストッパ層１５０ｃの上面に所定の距離を隔てて形成されたソース電極１６０ａおよびドレイン電極１６０ｂが配置されている。ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ａを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ｂを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。なお、ソース電極１６０ａおよびドレイン電極１６０ｂの膜厚および材料は、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。
【０１０８】
ソース電極１６０ａの端部は、エッチングストッパ層１５０ｃの左上面に配置され、ドレイン電極１６０ｂの端部は、エッチングストッパ層１５０ｃの右上面に配置されている。このため、ＴＦＴ１００の場合と同様に、ゲート電極２０にゲート電圧が印加されれば、低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極１６０ａおよびドレイン電極１６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【０１０９】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１１０】
ＴＦＴ２００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ２００は正常に動作する。なお、図１４（ａ）および図１４（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ２００のチャネル長を示す。
【０１１１】
＜３．２  ＴＦＴの製造方法＞
図１５（ａ）〜図１５（ｄ）および図１６（ａ）〜図１６（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００の各製造工程を示す工程断面図である。
【０１１２】
ＴＦＴ２００の製造工程のうち、図１５（ａ）〜図１５（ｃ）に示す、絶縁基板１５上にゲート電極２０、ゲート絶縁膜３０、およびチャネル層４０を順次形成する工程は、図８（ａ）〜図８（ｃ）に示す工程と同じである。そこで、図１５（ａ）〜図１５（ｃ）に図８（ａ）〜図８（ｃ）と同じ参照符号を付して、それらの説明を省略する。
【０１１３】
図１５（ｄ）に示すように、プラズマＣＶＤ法を用いて、チャネル層４０を覆い、膜厚が１００〜５００ｎｍの酸化シリコン膜１５１を成膜する。酸化シリコン膜１５１上にレジストパターン１５８を形成する。レジストパターン１５８をマスクにして、酸化シリコン膜１５１をドライエッチング法によりエッチングし、チャネル層４０の表面にそれぞれ到達するコンタクトホール１５１ａ、１５１ｂが開孔されたエッチングストッパ層１５０を形成する。このエッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれた部分を特にエッチングストッパ層１５０ｃという。
【０１１４】
次に、３５０℃で１時間の熱処理を行う。この熱処理は、ゲート電圧ストレスによる閾値電圧のシフトを抑制する等の信頼性の向上、および、コンタクトエッチング時にＩＧＺＯ層に生じたダメージを回復することによるＴＦＴ特性の向上を図ることを目的とするもので、コンタクトホール１５１ａ、１５１ｂを開孔後であって、後述するソースメタル膜１６１を成膜する前に行なう。
【０１１５】
図１６（ａ）に示すように、スパッタリング法を用いて、コンタクトホール１５１ａ、１５１ｂを含むエッチングストッパ層１５０上にソースメタル膜１６１を成膜する。ソースメタル膜１６１の構成、膜厚、および成膜条件はＴＦＴ１００のソースメタル膜６１の場合と同じであるため、それらの説明を省略する。
【０１１６】
次に、ソースメタル膜１６１上に、フォトリソグラフィ法を用いて、エッチングストッパ層１５０の上方で所定の距離を隔てて左右に分離されたレジストパターン１６８を形成する。
【０１１７】
図１６（ｂ）に示すように、レジストパターン１６８をマスクにして、ドライエッチング法を用いて、ソースメタル膜１６１に含まれる銅膜１６２およびチタン膜１６３を順にエッチングし、チタン電極１６５および銅電極１６６によって構成されるソース電極１６０ａおよびドレイン電極１６０ｂを形成する。これにより、ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ａを介してチャネル層４０とも電気的に接続される。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ｂを介してチャネル層４０とも電気的に接続される。なお、ソース電極１６０ａおよびドレイン電極１６０ｂと、ゲート電極２０との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１１８】
図１６（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂの形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂの形成後の熱処理により、チャネル層４０の両側には低抵抗領域４０ｂが形成され、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に高抵抗領域４０ａが残る。このようにして、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００が形成される。
【０１１９】
＜３．３  コンタクトホール形成後の熱処理条件＞
第１の実施形態では、コンタクトホール形成後の熱処理の温度は３００℃であったが、本実施形態では３５０℃と高くした。この理由について説明する。図１７（ａ）および図１７（ｂ）は、ＴＦＴ２００のチャネル層４０付近の拡大断面図である。
【０１２０】
図１７（ａ）に示すように、ソース電極１６０ａおよびドレイン電極１６０ｂに含まれるチタン電極１６５がエッチングストッパ層１５０上に形成されている。チタン電極１６５は、エッチングストッパ層１５０に形成されたコンタクトホール１５１ａ、１５１ｂを介してチャネル層４０を構成するＩＧＺＯ層４５と電気的に接続されている。チタン電極１６５に電圧が印加されれば、その電界によって、チタン電極１６５に対応するＩＧＺＯ層４５の位置に電子が誘起される。その結果、エッチングストッパ層１５０上のチタン電極１６５に対応するＩＧＺＯ層４５の位置に、高濃度キャリア層が形成される。
【０１２１】
高濃度キャリア層が形成されたチャネル層４０の電気的チャネル長Ｌｅを短くするためには、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５をより多く還元する必要がある。しかし、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５は、コンタクトホール１５１ａ、１５１ｂの位置から離れた位置にある。そこで、図１７（ｂ）に示すように、熱処理の温度を高くして、ソース／ドレイン間スペース内のＩＧＺＯ層４５ｂに含まれる酸素をチタン電極１６５まで移動させて奪い取る必要がある。このようにして酸素を奪い取られたＩＧＺＯ層４５ｂは低抵抗領域４０ｂになる。また、２つの低抵抗領域４０ｂによって挟まれたＩＧＺＯ層４５ａは酸素を奪い取られないので、高抵抗領域４０ａとして残る。これにより、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短くなる。
【０１２２】
例えば、エッチングストッパ層１５０ｃの長さが７．５μｍの場合、図１０に示す実験６の結果から、ゲート電極２０に２０〜３０Ｖを印加したときの低抵抗領域４０ｂの長さΔＬは５μｍになるので、電気的チャネル長Ｌｅは２．５μｍになる。このことから、ＴＦＴ２００にゲート電圧を印加したとき、エッチングストッパ層１５０ｃの両端の直下に位置するＩＧＺＯ層４５に、長さ２．５μｍの低抵抗領域４０ｂがそれぞれ形成されたことがわかる。この結果、図１０の実験１に示す場合と比較して、電気的チャネル長Ｌｅを２μｍ短くすることができる。
【０１２３】
＜３．４  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ２００の電流駆動力を高くすることができる。
【０１２４】
＜４．第３の実施形態＞
＜４．１  ＴＦＴの構成＞
図１８（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴ３００の構成を示す平面図であり、図１８（ｂ）は図１８（ａ）に示すＴＦＴ３００のＣ−Ｃ線に沿った断面図である。図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００は、ボトムコンタクト構造のＴＦＴともいわれる。
【０１２５】
図１８（ａ）および図１８（ｂ）を参照して、ＴＦＴ３００の構成を説明する。絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００の場合と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１２６】
ゲート電極２０の上方のゲート絶縁膜３０上に、所定の距離を隔てて形成されたソース電極２６０ａおよびドレイン電極２６０ｂが形成されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、ゲート絶縁膜３０の表面にチタン電極２６５、銅電極２６６、およびチタン電極２６７が順に積層された積層金属膜によって構成されている。ソース電極２６０ａでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも左側に後退している。ドレイン電極２６０ｂでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも右側に後退している。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂの端部には、チタン電極２６５がそれぞれ内側に飛び出した階段状の段差が形成されている。
【０１２７】
ソース電極２６０ａとドレイン電極２６０ｂとによって挟まれたゲート絶縁膜３０上には、ＩＧＺＯ層からなるチャネル層２４０が形成されている。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在している。ソース電極２６０ａと接するチャネル層４０の一端、および、ドレイン電極２６０ｂと接するチャネル層４０の他端は、チタン電極２６５およびチタン電極２６７と直接接している。このため、チャネル層２４０の両側には、チタン電極２６５およびチタン電極２６７によって還元された低抵抗領域（「第１の領域」ともいう）２４０ｂが形成されている。２つの低抵抗領域２４０ｂによって挟まれたチャネル層４０の中央には、還元されなかった高抵抗領域（「第２の領域」ともいう）２４０ａが残る。
【０１２８】
ソース電極２６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極２６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層２４０の各低抵抗領域２４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、２つの低抵抗領域２４０ｂとそれぞれオーミック接続される。
【０１２９】
ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極２６０ａおよびドレイン電極２６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１３０】
ＴＦＴ３００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ３００は正常に動作する。なお、図１８（ａ）および図１８（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ３００のチャネル長を示す。
【０１３１】
＜４．２  ＴＦＴの製造方法＞
図１９（ａ）〜図１９（ｄ）および図２０（ａ）〜図２０（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００の各製造工程を示す工程断面図である。
【０１３２】
ＴＦＴ３００の製造工程のうち、図１９（ａ）〜図１９（ｂ）に示す、絶縁基板１５上にゲート電極２０を形成する工程、および、ゲート絶縁膜３０を形成する工程は、図８（ａ）および図８（ｂ）に示す工程と同じである。そこで、図１９（ａ）および図１９（ｂ）には、図８（ａ）および図８（ｂ）と同じ参照符号を付してそれらの説明を省略する。
【０１３３】
図１９（ｃ）に示すように、スパッタリング法を用いて、ゲート絶縁膜３０上にソースメタル膜２６１を成膜する。ソースメタル膜２６１は、チタン膜２６２、銅膜２６３、チタン膜２６４の順に積層した積層金属膜である。次に、ソースメタル膜２６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン２６８を形成する。レジストパターン２６８をマスクにして、ウエットエッチング法を用いて、ソースメタル膜２６１に含まれるチタン膜２６４および銅膜２６３を順にエッチングし、ソース電極２６０ａおよびドレイン電極２６０ｂに含まれるチタン電極２６７および銅電極２６６を形成する。
【０１３４】
図１９（ｄ）に示すように、レジストパターン２６８を剥離し、チタン電極２６７および銅電極２６６を覆い、レジストパターン２６８よりも開口部を狭くしたレジストパターン２６９を形成する。レジストパターン２６９をマスクにして、ウエットエッチング法を用いてチタン膜２６２をエッチングし、チタン電極２６５を形成する。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６７および銅電極２６６の端部がチタン電極２６５の端部よりも後退した階段状の段差を有する構造になる。ソース電極２６０ａは、ゲート電極２０の左上方から左側に延在し、ドレイン電極２６０ｂは、ゲート電極２０の右上方から右側に延在する。なお、ソース電極２６０ａおよびドレイン電極２６０ｂの端部と、ゲート電極２０の側部との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１３５】
図２０（ａ）に示すように、スパッタリング法を用いて、膜厚３０〜５０ｎｍのＩＧＺＯ膜（図示しない）を成膜する。ＩＧＺＯ膜上に形成したレジストパターン２４８を用いてＩＧＺＯ膜をエッチングすることにより、ソース／ドレイン間スペースにＩＧＺＯ層からなるチャネル層２４０を形成する。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在する。これにより、ＩＧＺＯ層の左下面は、ソース電極２６０ａに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接し、ＩＧＺＯ層の右下面は、ドレイン電極２６０ｂに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接する。
【０１３６】
図２０（ｂ）に示すように、チャネル層２４０、ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０を成膜する。次に、パッシベーション膜７０に、ソース電極２６０ａおよびドレイン電極２６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。なお、これらの工程は、第１の実施形態の場合と同じであるので、詳細な説明を省略する。
【０１３７】
コンタクトホール７１ａ、７１ｂを開孔後に、大気中で温度を３５０℃とし、時間を１時間とする熱処理を行う。熱処理によって、チャネル層２４０を構成するＩＧＺＯ層からソース電極２６０ａおよびドレイン電極２６０ｂのチタン電極２６５、２６７に酸素が移動し、ＩＧＺＯ層が還元される。これにより、チャネル層２４０の両側に低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたＩＧＺＯ層は高抵抗領域２４０ａとして残る。また、コンタクトホール７１ａ、７１ｂのエッチングによってソース電極２６０ａおよびドレイン電極２６０ｂに生じたダメージが回復され、ＴＦＴ特性が改善される。なお、ＩＧＺＯ層が還元される様子は後述する。
【０１３８】
図２０（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂを形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂを形成後の熱処理により、チャネル層２４０の両側には低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたチャネル層２４０の中央に高抵抗領域２４０ａが残る。このようにして、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００が形成される。
【０１３９】
図２１は、チャネル層２４０を構成するＩＧＺＯ層が熱処理により還元される様子を示すＴＦＴ３００の拡大断面図である。図２１に示すように、チャネル層２４０を構成するＩＧＺＯ層は、ソース電極２６０ａのチタン電極２６５、２６７の表面および側面と直接接している。熱処理により、ＩＧＺＯ層は、チタン電極２６５、２６７の表面および側面と直接接する領域から還元されるので、チタン電極２６５、２６７と接する領域を基点として低抵抗領域２４０ｂが広がる。
【０１４０】
＜４．３  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ３００の電流駆動力を高くすることができる。
【０１４１】
＜４．４  変形例＞
ＴＦＴ３００では、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６５、銅電極２６６、チタン電極２６７を順に積層した積層金属膜によって構成されているとした。しかし、積層金属膜には、チタン電極２６５およびチタン電極２６７のうち少なくともいずれか一方のみが含まれていればよい。この場合、チャネル層２４０を構成するＩＧＺＯ層がチタン電極２６５、２６７と接する面積が減少するので、ＩＧＺＯ層が還元される速度が遅くなる。そこで、低抵抗領域２４０ｂの長さΔＬを十分長くするために、熱処理時の温度を高くしたり、処理時間を長くしたりする必要がある。
【０１４２】
＜５．第４の実施形態＞
図２２は、第１から第３の実施形態に係るＴＦＴ１００〜３００のいずれかを含む液晶表示装置１の構成を示すブロック図である。図２２に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１〜Ｇｎと、ゲート配線Ｇ１〜Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１〜Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
【０１４３】
表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
【０１４４】
ゲートドライバ４はゲート配線Ｇ１〜Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１〜Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１〜Ｇｎに順に与える。これにより、ゲート配線Ｇ１〜Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１〜Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１〜Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１〜Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４およびソースドライバ５をまとめて「駆動回路」ということがある。
【０１４５】
図２３は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図２３に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図７（ａ）および図７（ｂ）に示すＴＦＴ１００を含む。ＴＦＴ１００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、島状のチャネル層４０が形成されている。チャネル層４０の一端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層４０の他端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）とともに、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
【０１４６】
液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として、駆動電流力が大きなＴＦＴ１００を用いれば、ＴＦＴ１００は、ソース配線Ｓｊから与えられる画像信号ＤＴの信号電圧を、短時間で画素容量に充電できる。これにより、画素形成部Ｐｉｊの数を増やすことができるので、高精細化を図ることが可能になる。
【０１４７】
また、ＴＦＴ１００を用いて、液晶パネル２の額縁にゲートドライバ４およびソースドライバ５を形成することもできる。この場合、ＴＦＴ１００のオン電流が大きいので、ゲートドライバ４およびソースドライバ５の動作速度が速くなり、ハイフレームレート化を実現することができる。また、ゲートドライバ４およびソースドライバ５の回路規模を小さくすることができるので、液晶パネル２の額縁を小さくすることができるとともに、液晶表示装置１の消費電力を低減することができる。
【０１４８】
なお、図２２および図２３では、ＴＦＴ１００を用いた場合について説明したが、ＴＦＴ１００の代わりに、ＴＦＴ２００または３００を用いてもよい。
【０１４９】
また、上述の説明では、ＴＦＴ２１０を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
【産業上の利用可能性】
【０１５０】
本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられる薄膜トランジスタに適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路のトランジスタに適している。
【符号の説明】
【０１５１】
１…液晶表示装置
２…液晶パネル
４…ゲートドライバ
５…ソースドライバ
２０…ゲート電極
３０…ゲート絶縁膜
４０…チャネル層（ＩＧＺＯ層）
４０ａ、２４０ａ…高抵抗領域
４０ｂ、２４０ｂ…低抵抗領域
６０ａ、１６０ａ、２６０ａ…ソース電極
６０ｂ、１６０ｂ、２６０ｂ…ドレイン電極
６５、１６５、２６５、２６７…チタン電極
７１ａ、７１ｂ、１５１ａ、１５１ｂ…コンタクトホール
１００、２００、３００…薄膜トランジスタ（ＴＦＴ）
１５０、１５０ｃ…エッチングストッパ層
【図１】
2012117936.tif 000003
【図２】
2012117936.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成25年5月31日(2013.5.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層とが直接接するように前記階段状の段差が前記酸化物半導体層の一端および他端によって覆われていることを特徴とする、薄膜トランジスタ。
【請求項２】
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする、請求項２に記載の薄膜トランジスタ。
【請求項４】
前記金属電極はチタン電極であることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項５】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するためのチタン電極を含み、
前記チタン電極は、前記酸化物半導体層と直接接していることを特徴とする、薄膜トランジスタ。
【請求項６】
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする、請求項５に記載の薄膜トランジスタ。
【請求項７】
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項６に記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含み、前記チタン電極は前記酸化物半導体層と直接接していることを特徴とする、請求項５に記載の薄膜トランジスタ。
【請求項９】
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする、請求項８に記載の薄膜トランジスタ。
【請求項１０】
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする、請求項１または５に記載の薄膜トランジスタ。
【請求項１１】
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする、請求項１または５に記載の薄膜トランジスタ。
【請求項１２】
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする、請求項１１に記載の薄膜トランジスタ。
【請求項１３】
画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、請求項１または５に記載の薄膜トランジスタによって構成されていることを特徴とする、表示装置。
【請求項１４】
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、請求項１または５に記載の薄膜トランジスタを含むことを特徴とする、請求項１３に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよび表示装置に関し、特に、酸化物半導体からなるチャネル層を有する薄膜トランジスタおよび表示装置に関する。
【背景技術】
【０００２】
近年、酸化インジウムガリウム亜鉛（以下、「ＩＧＺＯ」という）等の酸化物半導体の優れた性質に着目し、酸化物半導体をチャネル層とする薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）の開発が進められている。
【０００３】
このようなＴＦＴの電流駆動力を高めるためには、チャネル長を短くすることが最も効果的である。チャネル長はソース電極の端部とドレイン電極の端部との間の長さと等しく、この長さは露光装置の解像度限界によって決まる。解像度限界は、露光装置に使用される露光光の波長によって決まり、露光光の波長が短ければ短いほど、解像度限界は向上する。具体的には、ｇ線（波長４３６ｎｍ）およびｈ線（波長４０５ｎｍ）線による露光が可能な露光装置（以下、「ｇ線＋ｈ線露光装置」という）を使用すれば解像度限界は３μｍであるのに対して、ｉ線（波長３６５ｎｍ）による露光が可能な露光装置（以下、「ｉ線露光装置」という）を使用することにより解像度限界は１．５μｍまで向上する。このため、フォトリソグラフィ工程のばらつきを考慮したＴＦＴのチャネル長は、ｇ線＋ｈ線露光装置を使用した場合には４μｍ程度であるのに対して、ｉ線露光装置を使用した場合には２μｍ程度まで短くすることができる。
【０００４】
しかし、ｉ線露光装置はｇ線＋ｈ線露光装置に比べて高価であり、大型基板を露光可能な大型のｉ線露光装置はより高価になる。そこで、例えばＧ８サイズ（２２００ｍｍ×２５００ｍｍ）の大型基板にＴＦＴを形成する際の製造コストを少しでも低減するために、大型のｉ線露光装置ではなく、大型のｇ線＋ｈ線露光装置が使用されることが多い。この場合、ＴＦＴのチャネル長は上述のように３〜４μｍになる。そこで、ｇ線＋ｈ線露光装置を使用した場合にも、チャネル長を短く方法が求められている。
【０００５】
特許文献１には、酸化物半導体からなるチャネル層を有するＴＦＴの電流駆動力を高めるために、ソース電極およびドレイン電極と接する酸化物半導体層を還元することによって酸化物半導体層を低抵抗化し、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗を低くすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特開２０１０−２３２６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、チャネル層の低抵抗化された領域は、ソース電極およびドレイン電極の下部にのみ形成される。このため、ＴＦＴのチャネル長は、ソース電極の端部とドレイン電極の端部との間の長さと同じ３〜４μｍであり、露光装置の解像度限界以上に短くすることはできない。その結果、ＴＦＴの電流駆動力は、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗値が低くなることにより数％程度改善されるにとどまり、ＴＦＴの電流駆動力を大幅に改善することは難しい。
【０００８】
そこで、本発明の目的は、製造コストを抑えつつ、電流駆動力を大幅に改善可能な薄膜トランジスタおよび表示装置を提供することである。また、本発明の他の目的は、そのような薄膜トランジスタを用いてハイフレームレート化および高精細化が可能な表示装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層とが直接接するように前記階段状の段差が前記酸化物半導体層の一端および他端によって覆われていることを特徴とする。
【００１０】
本発明の第２の局面は、本発明の第１の局面において、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする。
【００１１】
本発明の第３の局面は、本発明の第２の局面において、
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする。
【００１２】
本発明の第４の局面は、本発明の第１の局面において、
前記金属電極はチタン電極であることを特徴とする。
【００１３】
本発明の第５の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するためのチタン電極を含み、
前記チタン電極は、前記酸化物半導体層と直接接していることを特徴とする。
【００１４】
本発明の第６の局面は、本発明の第５の局面において、
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする。
【００１５】
本発明の第７の局面は、本発明の第６の局面において、
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。
【００１６】
本発明の第８の局面は、本発明の第５の局面において、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含み、前記チタン電極は前記酸化物半導体層と直接接していることを特徴とする。
【００１７】
本発明の第９の局面は、本発明の第８の局面において、
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする。
【００１８】
本発明の第１０の局面は、本発明の第１または第５の局面において、
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする。
【００１９】
本発明の第１１の局面は、本発明の第１または第５の局面において、
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする。
【００２０】
本発明の第１２の局面は、本発明の第１１の局面において、
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする。
【００２１】
本発明の第１３の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、第１または第５の局面に係る薄膜トランジスタによって構成されていることを特徴とする。
【００２２】
本発明の第１４の局面は、本発明の第１３の局面において、
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、第１または第５の局面に係る薄膜トランジスタを含むことを特徴とする。
【発明の効果】
【００２３】
上記第１の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。また、ソース電極およびドレイン電極は階段状の段差を有し、段差の表面には酸化物半導体層から酸素を奪い取るとともに酸化物半導体層に水素を供給する金属電極の表面が露出している。酸化物半導体層は金属電極によって還元され、またその内部に水素が拡散する。これにより、金属電極と直接接触している酸化物半導体層の一端および他端に、抵抗値が低い第１の領域が形成され、第２の領域の長さが短くなる。その結果、電気的チャネル長がより短くなるので、ボトムコンタクト構造の薄膜トランジスタの電流駆動力をより大きくすることができる。
【００２４】
上記第２の局面によれば、酸化インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体層はチタン電極によって還元されやすく、またその内部に水素が拡散しやすいので、第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２５】
上記第３の局面によれば、第２の領域の長さを、ソース電極の端部とドレイン電極の端部との間の長さよりも１〜３μｍだけ短くすることによって、ソース電極の端部とドレイン電極の端部との間の長さを解像度限界まで狭くした場合でも、薄膜トランジスタを正常に動作させることができる。
【００２６】
上記第４の局面によれば、チタン層は酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２７】
上記第５の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。特に、チタン電極は酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長がより短くなるので、薄膜トランジスタの電流駆動力をより大きくすることができる。
【００２８】
上記第６の局面によれば、チャネルエッチ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、チャネルエッチ構造の薄膜トランジスタの電流駆動力を大きくすることができる。
【００２９】
上記第７の局面によれば、エッチストッパ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、エッチストッパ構造の薄膜トランジスタの電流駆動力を大きくすることができる。
【００３０】
上記第８の局面によれば、上記第２の局面の効果と同じ効果を奏する。
【００３１】
上記第９の局面によれば、上記第３の局面の効果と同じ効果を奏する。
【００３２】
上記第１０の局面によれば、ゲート電極に電圧を印加することにより、第１の領域の長さが短くなった分だけ第２の領域の長さが長くなる。しかし、第２の領域の長さは、ソース電極の端部とドレイン電極の端部との間の長さよりも短くなるので、従来の薄膜トランジスタと比較して電流駆動力を大きくすることができる。
【００３３】
上記第１１の局面によれば、酸化物半導体層は結晶性酸化物半導体からなるので、薄膜トランジスタのオン抵抗が小さくなる。これにより、電流駆動力を大きくすることができる。
【００３４】
上記第１２の局面によれば、結晶性酸化物半導体は微結晶酸化物半導体を含むので、薄膜トランジスタのオン抵抗がより小さくなる。これにより、電流駆動力をより大きくすることができる。
【００３５】
上記第１３の局面によれば、電流駆動力が大きな第１の局面に係る薄膜トランジスタを用いて駆動回路を構成することにより、駆動回路の動作速度が速くなり、ハイフレームレート化しやすくなる。また、駆動回路の回路規模を小さくすることができるので、表示部の額縁を小さくすることができるとともに、表示装置の消費電力を抑制することができる。
【００３６】
上記第１４の局面によれば、画素形成部のスイッチング素子として第１の局面に係る薄膜トランジスタを用いることにより、画素容量に、画像信号の信号電圧を短時間で充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。
【図面の簡単な説明】
【００３７】
【図１】基礎検討で使用したボトムゲート型ＴＦＴの構成を示す断面図である。
【図２】図１に示すＴＦＴにおいて、ゲート電圧を変えたときのソース／ドレイン間スペースの長さと、ソース／ドレイン電極間の抵抗値との関係を示す図である。
【図３】図１に示すＴＦＴにおいて、ΔＬ領域の長さのゲート電圧依存性を示す図である。
【図４】図１に示すＴＦＴにおいて、ソース／ドレイン間スペースにおける電子キャリア濃度の分布を示す図である。
【図５】図１に示すＴＦＴにおいて、ΔＬ領域の抵抗値のゲート電圧依存性を示す図である。
【図６】（ａ）〜（ｄ）は、図１に示すＴＦＴにおいて、ＩＧＺＯ層がチタン電極によって還元される様子を示す模式断面図である。
【図７】（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【図８】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図９】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１０】図７（ａ）および図７（ｂ）に示すＴＦＴの各種のプロセス条件と低抵抗領域の長さとの関係を示す図である。
【図１１】図１０に示す実験１のプロセス条件で製造したＴＦＴの断面図である。
【図１２】図１０に示す実験２のプロセス条件で製造したＴＦＴの断面図である。
【図１３】図７（ａ）および図７（ｂ）に示すＴＦＴのゲート電圧−ドレイン電流特性を示す図である。
【図１４】（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＢ−Ｂ線に沿った断面図である。
【図１５】（ａ）〜（ｄ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１６】（ａ）〜（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１７】（ａ）および（ｂ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴのチャネル層付近の拡大断面図である。
【図１８】（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＣ−Ｃ線に沿った断面図である。
【図１９】（ａ）〜（ｄ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２０】（ａ）〜（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２１】図１８（ａ）および図１８（ｂ）に示すＴＦＴのチャネル層を構成するＩＧＺＯ層が熱処理により還元される様子を示す拡大断面図である。
【図２２】第１〜第３の実施形態に係るＴＦＴのいずれかを含む液晶表示装置の構成を示すブロック図である。
【図２３】図２２に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。
【発明を実施するための形態】
【００３８】
＜１．基礎検討＞
図１は、基礎検討で使用したボトムゲート型ＴＦＴ１０の構成を示す断面図である。図１に示すように、ＴＦＴ１０は、絶縁基板１５上に形成されたゲート電極２０と、ゲート電極２０を覆うように形成されたゲート絶縁膜３０と、ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に形成された島状のチャネル層４０と、チャネル層４０の左上面から左側のゲート絶縁膜３０上に延在するソース電極６０ａと、チャネル層４０の右上面から右側のゲート絶縁膜３０上に延在するドレイン電極６０ｂとを含む。
【００３９】
ＴＦＴ１０において、チャネル層４０はＩＧＺＯ層からなり、ＩＧＺＯ層はソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン（Ｔｉ）電極（図示しない）と接している。チタン電極は、ＩＧＺＯ層から構成元素の１つである酸素を奪い取ることによってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれる水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。このように、酸素を奪い取られるとともに、水素が拡散したＩＧＺＯ層は低抵抗領域になり、酸素を奪い取られず、水素も拡散しなかったＩＧＺＯ層は高抵抗領域として残る。これにより、チャネル層４０の両側には低抵抗領域（「第１の領域」ともいう）４０ｂが形成される。また、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、高抵抗領域（「第２の領域」ともいう）４０ａが残り、ＴＦＴ１０のチャネルとして機能する。
【００４０】
しかし、物理分析または化学分析によって高抵抗領域４０ａまたは低抵抗領域４０ｂの大きさ（長さ）を求めることは困難である。また後述するように、低抵抗領域４０ｂの大きさがＴＦＴ特性の測定によって変化し、それにともなって高抵抗領域４０ａの大きさも変化する。そこで、以下に説明する方法によってＴＦＴ１０のチャネル長を求める。
【００４１】
ＴＦＴ１０において、ソース電極６０ａの端部とドレイン電極６０ｂの端部によって挟まれたスペース（以下、「ソース／ドレイン間スペース」という）の長さをＬｃｈ、ＴＦＴ特性を測定することによって求めたＴＦＴ１０のチャネル長（以下、「電気的チャネル長」）をＬｅとしたとき、次式（１）で表わされる長さΔＬの領域をΔＬ領域という。
ΔＬ＝Ｌｃｈ−Ｌｅ  …  （１）
【００４２】
ソース／ドレイン電極６０ａ、６０ｂ間の電圧をＶｇｓ、ドレイン電流をＩｍｅａｓとしたとき、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓは、次式（２）で表わされる。
Ｒｍｅａｓ＝Ｖｇｓ／Ｉｍｅａｓ  …  （２）
なお、ドレイン電流Ｉｍｅａｓは、チャネル幅が１μｍあたりの電流であり、ソース／ドレイン電極６０ａ、６０ｂ間に流れる全電流をチャネル幅で割った値である。
【００４３】
ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓから、電気的チャネル長Ｌｅの抵抗値を除いた抵抗値Ｒｅｘｔは、主にΔＬ領域の抵抗値であり、さらにソース電極６０ａおよびドレイン電極６０ｂとチャネル層４０とのコンタクト抵抗値も含む。
【００４４】
ΔＬ領域の長さΔＬおよび抵抗値Ｒｅｘｔを求める方法を説明する。図２は、ゲート電圧を変えたときのソース／ドレイン間スペースの長さＬｃｈと、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓとの関係を示す図である。図２に示すように、ゲート電極２０に６±１Ｖを印加したときのＴＦＴ特性のチャネル長依存性を示すデータから、ゲート電圧が５Ｖのときの直線と、ゲート電圧が７Ｖのときの直線が得られる。２本の直線の交点におけるチャネル長成分（横軸成分）が長さΔＬを表わし、抵抗成分（縦軸成分）が抵抗値Ｒｅｘｔを表わす。
【００４５】
このようにして、ゲート電圧を変えて、ΔＬ領域の長さΔＬと抵抗値Ｒｅｘｔのゲート電圧依存性を求める。図３は、ΔＬ領域の長さΔＬのゲート電圧依存性を示す図である。ソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン電極は、熱処理によってチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取ってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。これにより、チャネル層４０に、抵抗値の低い領域が形成される。この抵抗値の低い領域がΔＬ領域であり、その長さΔＬは、奪い取られた酸素と内部に拡散した水素とによって決まる。図３に示すように、ΔＬ領域の長さΔＬは、熱処理の温度が高いほど長くなることがわかる。
【００４６】
図４は、ソース／ドレイン間スペースにおける電子キャリア濃度Ｎｅｘｔの分布を示す図である。図４に示すように、ソース／ドレイン間スペースの長さＬｃｈが８．７μｍの場合、電子キャリア濃度Ｎｅｘｔは、ソース電極およびドレイン電極の端部（それぞれｘ＝０μｍおよび８μｍの位置）で、電子キャリア濃度Ｎｅｘｔが最も高く、ソース／ドレイン間スペースの内側になるほど電子キャリア濃度Ｎｅｘｔは低くなっている。また、ゲート電極２０に印加するゲート電圧を高くすれば、チャネルの電子キャリア濃度Ｎｅｘｔが増加し、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域の濃度を超えるようになる。これにより、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに取り込まれるので、ΔＬ領域は電子キャリア濃度Ｎｅｘｔが高い領域のみになり、その長さΔＬが減少する。その結果、図３に示すように、電気的チャネル長Ｌｅは長くなり、ΔＬ領域の長さΔＬは短くなる。
【００４７】
図５は、ΔＬ領域の抵抗値Ｒｅｘｔのゲート電圧依存性を示す図である。図５に示すように、ゲート電圧を高くすることによってΔＬ領域の長さΔＬが短くなれば、その抵抗値Ｒｅｘｔは低くなる。これは、ゲート電圧が高くなれば、ΔＬ領域内側の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに変化し、ΔＬ領域の抵抗値に関与する領域はΔＬ領域内の電子キャリア濃度Ｎｅｘｔが高い領域のみになるからである。また、ゲート電圧が高い領域では、熱処理の温度が高いほど、抵抗値Ｒｅｘｔも高くなっている。これは、熱処理の温度が高いほど、ΔＬ領域の長さΔＬが長くなるからである。
【００４８】
このように、ΔＬ領域の長さΔＬは、ゲート電圧に依存する。ΔＬ領域のうち、ＴＦＴ１０がオン状態のときのドレイン電流Ｉｍｅａｓに対する寄与が大きいのは、電子キャリア濃度Ｎｅｘｔが低いチャネル内側の領域ではなく、ソース電極６０ａおよびドレイン電極６０ｂの端部に近い領域である。そこで、本明細書におけるΔＬ領域の長さΔＬとは、ゲート電極２０に２０〜３０Ｖを印加したときに図３から求められる長さであると定義する。また、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと、ΔＬ領域の長さΔＬから、次式（３）により求める。
Ｌｅ＝Ｌｃｈ−ΔＬ  …  （３）
【００４９】
また、図１に示す低抵抗領域４０ｂは、ΔＬ領域、すなわち長さがΔＬの領域をいい、高抵抗領域４０ａは、ソース／ドレイン間スペースから低抵抗領域４０ｂを除いた領域、すなわち長さが電気的チャネル長Ｌｅである領域をいう。上述のように、熱処理によってチャネル層４０に含まれるＩＧＺＯ層は酸素を奪い取られて還元され、酸素を奪い取ったチタン電極は酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給される。供給された水素はＩＧＺＯ層の内部に拡散する。このようなＩＧＺＯ層の還元および水素の拡散によって、長さΔＬの低抵抗領域４０ｂが形成される。
【００５０】
ＴＦＴ１０のチャネル層４０がＩＧＺＯ層４５を含み、ソース電極６０ａおよびドレイン電極６０ｂがチタン電極６５を含む場合について、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を説明する。図６（ａ）〜図６（ｄ）は、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を示す模式断面図である。図６（ａ）〜図６（ｄ）を参照しつつ、ＩＧＺＯ層４５の還元が進行する様子を説明する。
【００５１】
図６（ａ）に示すように、ＩＧＺＯ層４５上に、チタン電極６５を形成する。この工程では、熱処理が施されていないので、ＩＧＺＯ層４５は還元されていない。このとき、ＩＧＺＯ層４５の酸素濃度は高く、チタン電極６５の酸素濃度は低いので、ＩＧＺＯ層４５とチタン電極６５との界面で酸素濃度勾配が急峻になっている。
【００５２】
図６（ｂ）に示すように、熱処理を行うことにより、まずチタン電極６５の下部のＩＧＺＯ層４５に含まれる酸素がチタン電極６５によって奪い取られる。これにより、ＩＧＺＯ層４５が還元されると同時に、チタン電極６５が酸化される。チタン電極６５の下部のＩＧＺＯ層４５は、酸素を奪い取られることによって酸素濃度が低下し、低抵抗領域４０ｂになる。
【００５３】
図６（ｃ）に示すように、界面から離れているソース／ドレイン間スペース内のＩＧＺＯ層４５に含まれる酸素が界面に順に供給され、チタン電極６５に奪い取られる。チタン電極６５はＩＧＺＯ層４５から奪い取った酸素により酸化される。このようにして、チタン電極６５は、その下部のＩＧＺＯ層４５だけでなく、さらにソース／ドレイン間スペースのＩＧＺＯ層４５からも酸素を奪い取って還元する。また、チタン電極６５から水素が供給され、ＩＧＺＯ層４５の内部に拡散する。このため、低抵抗領域４０ｂは、ソース／ドレイン間スペース内のＩＧＺＯ層４５まで広がる。一方、還元されなかったＩＧＺＯ層４５は、高抵抗領域４０ａとして残る。
【００５４】
図６（ｄ）に示すように、ゲート電極２０にゲート電圧を印加すれば、高抵抗領域４０ａとの境界に近い低抵抗領域４０ｂの電子が、それぞれチタン電極６５側に移動する。これにより、低抵抗領域４０ｂの長さが短くなり、逆に高抵抗領域４０ａの長さはその分だけ長くなる。このように、ゲート電極２０に２０〜３０Ｖを印加したときの高抵抗領域４０ａの長さが電気的チャネル長Ｌｅになる。この電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短いので、電流駆動力が従来の薄膜トランジスタと比較して大きくなる。
【００５５】
なお、以下の各実施形態では、低抵抗領域は、酸素を奪い取られて還元されることにより形成されるとし、チタン電極から供給された水素が拡散することの説明は省略する。
【００５６】
＜２．第１の実施形態＞
＜２．１  ＴＦＴの構成＞
図７（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴ１００の構成を示す平面図であり、図７（ｂ）は図７（ａ）に示すＡ−Ａ線に沿った断面図である。図７（ａ）および図７（ｂ）に示すＴＦＴ１００は、チャネルエッチ構造のＴＦＴともいわれる。図７（ａ）および図７（ｂ）を参照して、ＴＦＴ１００の構成を説明する。
【００５７】
ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０は、例えばチタン膜上に銅（Ｃｕ）膜を積層した積層金属膜により構成されている。なお、ゲート電極２０は、絶縁基板１５側からチタン膜、アルミニウム（Ａｌ）膜、チタン膜を順に積層した積層金属膜により構成されていてもよい。
【００５８】
ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン（ＳｉＮｘ）膜３５上に酸化シリコン（ＳｉＯ２）膜３６を積層した積層絶縁膜により構成されている。このように、窒化シリコン膜３５上に酸化シリコン膜３６を積層したのは、ゲート絶縁膜３０が後述するチャネル層４０になる酸化物半導体層から酸素を奪い取りにくくするためである。
【００５９】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含むＩＧＺＯ層からなる。チャネル層４０の両側には、それぞれ低抵抗領域４０ｂが形成されている。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。
【００６０】
ＩＧＺＯ層の膜厚は、３０〜５０ｎｍ程度が好ましい。これは、以下の理由による。ＩＧＺＯ層の膜厚が３０μｍよりも薄くなると、ＴＦＴ１００のＴＦＴ特性が不安定になり、また温度およびゲート電圧ストレスによる閾値電圧のシフトが生じる。一方、膜厚が５０ｎｍよりも厚くなると、ゲート電圧による制御性が悪くなり、リーク電流（特にゲート電圧が０Ｖのときのリーク電流）が増大する。
【００６１】
本実施形態で用いられるＩＧＺＯ層の組成比は、次式（４）に示す。
インジウム：ガリウム：亜鉛＝１：１：１  …  （４）
しかし、ＩＧＺＯ層の組成比は、次式（５）に示す場合であってもよく、またはその他の組成比であってもよい。
インジウム：ガリウム：亜鉛＝４：５：１  …  （５）
また、本実施形態で用いられるＩＧＺＯ層は非晶質膜であることが最も好ましいが、微結晶膜または多結晶膜等の結晶性膜であってもよい。微結晶膜である場合には、ＴＦＴ１００のオン抵抗が小さくなり、電流駆動力が大きくなる。
【００６２】
なお、ＴＦＴ１００のチャネル層４０として使用可能な酸化物半導体は、ＩＧＺＯに限定されず、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系、またはＩｎ−Ｚｎ−Ｓｉ−Ｏ系等であってもよい。具体的には、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＷＯ、ＩＯ等であってもよい。
【００６３】
チャネル層４０の上面で所定の距離を隔てて形成されたソース電極６０ａおよびドレイン電極６０ｂが配置されている。ソース電極６０ａはチャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されている。ドレイン電極６０ｂはチャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されている。ソース電極６０ａおよびドレイン電極６０ｂの端部は、左右の低抵抗領域４０ｂ上にそれぞれ位置するように形成されている。
【００６４】
ソース電極６０ａおよびドレイン電極６０ｂは、例えば、膜厚１００ｎｍのチタン電極６５上に、膜厚３００〜１０００ｎｍの銅電極６６を積層した積層金属膜により構成されている。このように、ソース電極６０ａおよびドレイン電極６０ｂを積層金属膜により構成するのは、チタン電極６５の抵抗値が高いので、抵抗値が低い銅電極６６を積層することにより、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値を低くするためである。また、ソース電極６０ａおよびドレイン電極６０ｂにチタン電極６５が含まれているのは以下の理由による。すなわち、チタンは酸化物半導体（特にＩＧＺＯ）から酸素を奪い取って還元する能力が高いので、低抵抗領域４０ｂを形成しやすいからである。なお、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値が高くてもよい場合には、ソース電極６０ａおよびドレイン電極６０ｂはチタン電極６５のみで構成されていてもよい。
【００６５】
また、ソース電極６０ａおよびドレイン電極６０ｂは、チタン、アルミニウム、銅、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の単層金属膜、アルミニウム−ネオジム（Ｎｄ）、チタン−アルミニウム、モリブデン−タングステン、インジウム−錫の単層合金膜、チタン膜、アルミニウム膜、チタン膜を順に積層したり、チタン膜上にアルミニウム膜を積層したり、チタン膜上にモリブデン膜を積層したりした積層金属膜等からなる電極であってもよい。
【００６６】
ソース電極６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層４０の各低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極６０ａおよびドレイン電極６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【００６７】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【００６８】
ＴＦＴ１００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。好ましくは、後述するように、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短い。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ１００は正常に動作する。なお、図７（ａ）および図７（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ１００のチャネル長を示す。
【００６９】
＜２．２  ＴＦＴの製造方法＞
図８（ａ）〜図８（ｃ）および図９（ａ）〜図９（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００の各製造工程を示す工程断面図である。
【００７０】
図８（ａ）に示すように、絶縁基板１５上に、例えばスパッタリング法を用いて、チタン膜（図示しない）および銅膜（図示しない）を連続して成膜する。次に、銅膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。レジストパターンをマスクにして、銅膜、チタン膜の順にウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。これにより、チタン膜上に銅膜を層したゲート電極２０が形成される。
【００７１】
図８（ｂ）に示すように、ゲート電極２０を含む絶縁基板１５の全体を覆うように、プラズマ化学気相成長法（Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）を用いて、窒化シリコン膜３５および酸化シリコン膜３６を連続して成膜し、ゲート絶縁膜３０を形成する。
【００７２】
図８（ｃ）に示すように、ゲート絶縁膜３０の表面に、スパッタリング法を用いて、インジウム、ガリウム、亜鉛および酸素を含むＩＧＺＯ膜４１を成膜する。ＩＧＺＯ膜４１は、酸化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合して焼結したターゲットを用い、ＤＣ（Direct Current）スパッタリング法により成膜する。ＩＧＺＯ膜４１の膜厚は３０〜５０ｎｍである。
【００７３】
次に、ＩＧＺＯ膜４１の表面にレジストパターン４８を形成する。レジストパターン４８をマスクとしてＩＧＺＯ膜４１をドライエッチング法によりエッチングし、レジストパターン４８を剥離する。これにより、ゲート絶縁膜３０上のゲート電極２０に対応する位置に、島状のチャネル層４０となるＩＧＺＯ層を形成する。
【００７４】
次に、大気中で温度を３５０℃にして、熱処理を１時間行なう。熱処理を行うことによって、酸化シリコン膜３６等のゲート絶縁膜３０の膜質が向上し、温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフト量を抑制することができる。また、酸化シリコン膜３６とチャネル層４０との界面の欠陥が減少するので、ＴＦＴ１００の立ち上がり特性を改善することができる。このように、ソース電極６０ａおよびドレイン電極６０ｂを形成する前に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元を考慮する必要がないので、ＴＦＴ特性の改善のみを目的とする高温の熱処理が可能になる。
【００７５】
図９（ａ）に示すように、スパッタリング法を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、膜厚３０〜１００ｎｍのチタン膜６２上に、膜厚３００〜１０００ｎｍの銅膜６３を積層した積層金属膜により構成される。このとき、チタン膜６２の膜厚およびスパッタリング時のパワーは、後述する熱処理条件とともに、電気的チャネル長Ｌｅと深く関係していることがわかった。そこで、これらの条件については後述する。
【００７６】
次に、ソースメタル膜６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン６８を形成する。レジストパターン６８に形成された所定の距離は、ゲート電極２０の長さよりも短いので、レジストパターン６８の端部は、ゲート電極２０の左右の側部とそれぞれ重なるように形成されている。
【００７７】
図９（ｂ）に示すように、レジストパターン６８をマスクにして、ウエットエッチング法により、ソースメタル膜６１の銅膜６３およびチタン膜６２を順にエッチングし、チタン電極６５および銅電極６６を積層したソース電極６０ａおよびドレイン電極６０ｂを形成する。これにより、ソース電極６０ａは、チャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在する。ドレイン電極６０ｂは、チャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在する。なお、チャネル層４０上にエッチングストッパ層は形成されていない。しかし、ウエットエッチング法によってソースメタル膜６１をエッチングするので、ソース電極６０ａおよびドレイン電極６０ｂを形成する際に、チャネル層４０はほとんど膜減りしない。
【００７８】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、パッシベーション膜７０になる酸化シリコン膜を成膜する。なお、パッシベーション膜７０は、チャネル層４０と直接接しているので、パッシベーション膜７０には、チャネル層４０を構成するＩＧＺＯ層を還元しにくい酸化シリコン膜を用いることが好ましい。
【００７９】
ドライエッチング法を用いて、パッシベーション膜７０に、ソース電極６０ａおよびドレイン電極６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。次に、大気中で温度を３００℃とし、時間を１時間とする熱処理を行う。熱処理により、チャネル層４０を構成するＩＧＺＯ層からチタン電極６５に酸素が移動する。これにより、チャネル層４０の両側には低抵抗領域４０ｂが形成される。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。この熱処理によって、ＴＦＴ１００の電気的チャネル長Ｌｅが決まる。
【００８０】
また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極６０ａおよびドレイン電極６０ｂに生じるダメージを回復させることができる。さらに、パッシベーション膜７０に含まれている酸素がチャネル層４０の高抵抗領域４０ａに供給されるので、高抵抗領域４０ａは高い抵抗値を維持することができる。なお、熱処理の温度および時間は、チタン膜６２の膜厚および成膜時のパワーも考慮して決まるので、その詳細は後述する。
【００８１】
図９（ｃ）に示すように、コンタクトホール７１ａ、７１ｂを含むパッシベーション膜７０上に、金属膜（図示しない）を成膜し、レジストパターン（図示しない）をマスクにして金属膜をパターニングする。これにより、コンタクトホール７１ａ、７１ｂをそれぞれ介してソース電極６０ａおよびドレイン電極６０ｂと電気的に接続される外部配線８０ａ、８０ｂが形成される。
【００８２】
なお、上記説明では、熱処理を、ソースメタル膜６１を成膜する前と、コンタクトホール７１ａ、７１ｂの形成後に行った。しかし、ソースメタル膜６１を成膜する前の熱処理を省略し、コンタクトホール７１ａ、７１ｂの形成後にまとめて熱処理を行ってもよい。コンタクトホール７１ａ、７１ｂの形成後に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元が進むので、高温で長時間の熱処理を行うことはできない。このため、ＴＦＴ特性を十分向上させることは困難である。しかし、熱処理の回数を１回減らすことができるので、ＴＦＴ１００の製造プロセスを簡略化することができる。
【００８３】
＜２．３  電気的チャネル長とプロセス条件＞
チタン膜６２によるＩＧＺＯ膜４１の還元によって決まる低抵抗領域４０ｂの長さΔＬは、チタン膜６２の膜厚、チタン膜６２をスパッタリングによって成膜する際のパワー、および、チタン膜６２の成膜後（例えばコンタクトホール７１ａ、７１ｂの形成後）の熱処理条件（温度および時間）によって大きな影響を受けることがわかった。そこで、これらのプロセス条件と、低抵抗領域４０ｂの長さΔＬとの関係を調べる実験を行った。図１０は、各種のプロセス条件と低抵抗領域４０ｂの長さΔＬとの関係を示す図である。なお、実験で使用したＴＦＴのソース／ドレイン間スペースの長さＬｃｈは５μｍである。
【００８４】
実験で使用したプロセス条件について説明する。チタン膜６２の膜厚を３０ｎｍまたは７０ｎｍのいずれかとし、スパッタリング法による成膜時のパワーを２ｋＷまたは７ｋＷのいずれかとした。また、チタン膜６２の成膜後の熱処理は、大気中で温度を２５０〜３５０℃の範囲で変化させ、処理時間はいずれの場合も１時間とした。これらのプロセス条件を組み合わせて実験を行った。
【００８５】
実験１では、チタン膜６２の膜厚を１００ｎｍとし、パワーを２ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは０μｍであった。したがって、ＴＦＴ１０１の電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと同じ５μｍであり、電気的チャネル長Ｌｅを短くすることはできなかった。
【００８６】
図１１は、実験１のプロセス条件で製造したＴＦＴ１０１の断面図である。図１１において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１１に示すように、ＴＦＴ１０１のチャネル層４０では、低抵抗領域４０ｂの長さΔＬは０μｍであり、ソース／ドレイン間スペースの長さＬｃｈと電気的チャネル長Ｌｅとが一致している。このため、電気的チャネル長Ｌｅは露光装置の解像度限界によって決まり、それ以下にすることはできない。
【００８７】
実験２では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは５μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは０μｍになり、ＴＦＴ１０２は常に導通状態になった。
【００８８】
図１２は、実験２のプロセス条件で製造したＴＦＴ１０２の断面図である。図１２において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１２に示すように、ＴＦＴ１０２のチャネル層４０では、高抵抗領域が消滅し、全体が低抵抗領域４０ｂになっている。このため、ＴＦＴ１０２は常に導通状態になっており、トランジスタとしての機能が失われている。
【００８９】
実験３では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは３μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは２μｍになり、正常に動作することがわかった。
【００９０】
実験４では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは２μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは３μｍになり、正常に動作することがわかった。実験３と実験４の結果から、チタン膜６２の膜厚を厚くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００９１】
実験５では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、２５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは１μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは４μｍになり、正常に動作することがわかった。また、実験４および実験５の結果から、熱処理温度を低くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００９２】
実験３〜実験５の結果から、低抵抗領域４０ｂの長さΔＬが１〜３μｍであれば、ＴＦＴは正常に動作することがわかった。このことから、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。
【００９３】
また、チタン膜６２の成膜時のパワーが小さいほど、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。このように、低抵抗領域４０ｂの長さΔＬは、主にチタン膜６２の膜厚および成膜時のパワーによって決まる。チタン膜６２の膜厚が厚く、かつ成膜時のパワーが小さい場合に、低抵抗領域４０ｂの長さΔＬは最も短くなり、電気的チャネル長Ｌｅは最も長くなる。このように、チタン膜６２の膜厚およびパワーを調整することにより、高抵抗領域４０ａの長さを露光装置の解像度限界以上に短くすることができるので、電流駆動力が大きな薄膜トランジスタを形成することができる。
【００９４】
また、実験１〜５では、熱処理時間を１時間としたが、０．５時間以上３時間以下としてもよい。０．５時間よりも短い時間で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが抑制されるので、電気的チャネル長Ｌｅのばらつきも抑制される。しかし、ゲート電圧ストレスによる閾値電圧のシフトを十分に抑制することができない。一方、３時間よりも長い時間で熱処理した場合には、スループットが悪くなる。また、２５０℃よりも低い温度で熱処理した場合には、閾値電圧のシフトを抑制することができず、また低抵抗領域４０ｂが形成されにくくなる。一方、３５０℃よりも高い温度で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが大きくなるので、電気的チャネル長Ｌｅのばらつきが大きくなる。
【００９５】
なお、実験６は、後述する第２の実施形態に係るＴＦＴ２００についての実験結果であるので、第２の実施形態において説明する。
【００９６】
＜２．４  ゲート電圧−ドレイン電流特性＞
図１３は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００のゲート電圧−ドレイン電流特性を示す図である。図１３において、ＴＦＴ１００Ａは低抵抗領域４０ｂの長さΔＬが２μｍのＴＦＴであり、ＴＦＴ１００Ｂは低抵抗領域４０ｂの長さΔＬが０μｍのＴＦＴであり、ＴＦＴ１００Ｃは低抵抗領域４０ｂの長さΔＬが４．５μｍのＴＦＴである。なお、ＴＦＴ１００Ａ〜１００Ｃのソース／ドレイン間スペースの長さＬｃｈはいずれも４．５μｍである。
【００９７】
ＴＦＴ１００Ａでは、３００℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは２μｍであるので、電気的チャネル長Ｌｅは２．５μｍである。ＴＦＴ１００Ｂでは、チャネル層４０を構成するＩＧＺＯ層と直接接するチタン電極６５の膜厚は１００ｎｍであり、２５０℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは０μｍであるので、電気的チャネル長Ｌｅは４．５μｍのままである。ＴＦＴ１００ｃでは、低抵抗領域４０ｂの長さΔＬがソース／ドレイン間スペースの長さと同じなので、電気的チャネル長Ｌｅは０μｍである。
【００９８】
図１３からわかるように、ＴＦＴ１００Ａのドレイン電流Ｉｄｓは、ＴＦＴ１００Ｂのドレイン電流Ｉｄｓに比べて１．８倍も大きくなっていることがわかる。これは、ＴＦＴ１００Ａの電気的チャネル長Ｌｅが、ＴＦＴ１００Ｂの電気的チャネル長Ｌｅに比べて、２．０μｍだけ短くなっているためと考えられる。このことから、低抵抗領域４０ｂの長さΔＬを制御することによって、電気的チャネル長Ｌｅを調整し、電流駆動力が優れたＴＦＴ１００Ａを製造することができることがわかる。なお、ＴＦＴ１００Ｃでは、電気的チャネル長Ｌｅは０μｍになったので、ゲート電圧によってドレイン電流Ｉｄｓを制御できないことを示している。
【００９９】
＜３．第２の実施形態＞
＜３．１  ＴＦＴの構成＞
図１４（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴ２００の構成を示す平面図であり、図１４（ｂ）は図１４（ａ）に示すＴＦＴ２００のＢ−Ｂ線に沿った断面図である。図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００はエッチストッパ構造のＴＦＴともいわれる。
【０１００】
図１４（ａ）および図１４（ｂ）を参照して、ＴＦＴ２００の構成を説明する。ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１０１】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０はＩＧＺＯ層からなる。チャネル層４０は、その両側に形成された低抵抗領域４０ｂと、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に残された高抵抗領域４０ａとを含む。なお、ＩＧＺＯ層の膜厚、結晶性、組成比等は第１の実施形態に係るＴＦＴ１００の場合とそれぞれ同じであるため、それらの説明を省略する。
【０１０２】
ＴＦＴ１００の場合と異なり、チャネル層４０およびゲート絶縁膜３０上に、エッチングストッパ層１５０が形成されている。エッチングストッパ層１５０は、後述するソース電極１６０ａおよびドレイン電極１６０ｂをエッチングによって形成する際に、チャネル層４０の表面がエッチングされないように保護するとともに、配線の負荷容量を低減する機能を有する。このため、エッチングストッパ層１５０の膜厚は厚い方が好ましいが、厚すぎると成膜時間が長くなり、スループットが落ちるという問題がある。そこで、エッチングストッパ層１５０の好ましい膜厚は、１００〜５００ｎｍである。また、エッチングストッパ層１５０は、直接接するチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取りにくくするために、酸化シリコン膜によって形成されている。
【０１０３】
エッチングストッパ層１５０には、チャネル層４０の低抵抗領域４０ｂに到達するコンタクトホール１５１ａ、１５１ｂがそれぞれ開孔されている。エッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれたエッチングストッパ層１５０ｃの上面に所定の距離を隔てて形成されたソース電極１６０ａおよびドレイン電極１６０ｂが配置されている。ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ａを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ｂを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。なお、ソース電極１６０ａおよびドレイン電極１６０ｂの膜厚および材料は、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。
【０１０４】
ソース電極１６０ａの端部は、エッチングストッパ層１５０ｃの左上面に配置され、ドレイン電極１６０ｂの端部は、エッチングストッパ層１５０ｃの右上面に配置されている。このため、ＴＦＴ１００の場合と同様に、ゲート電極２０にゲート電圧が印加されれば、低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極１６０ａおよびドレイン電極１６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【０１０５】
ソース電極１６０ａおよびドレイン電極１６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極１６０ａおよびドレイン電極１６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極１６０ａおよびドレイン電極１６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１０６】
ＴＦＴ２００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ２００は正常に動作する。なお、図１４（ａ）および図１４（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ２００のチャネル長を示す。
【０１０７】
＜３．２  ＴＦＴの製造方法＞
図１５（ａ）〜図１５（ｄ）および図１６（ａ）〜図１６（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００の各製造工程を示す工程断面図である。
【０１０８】
ＴＦＴ２００の製造工程のうち、図１５（ａ）〜図１５（ｃ）に示す、絶縁基板１５上にゲート電極２０、ゲート絶縁膜３０、およびチャネル層４０を順次形成する工程は、図８（ａ）〜図８（ｃ）に示す工程と同じである。そこで、図１５（ａ）〜図１５（ｃ）に図８（ａ）〜図８（ｃ）と同じ参照符号を付して、それらの説明を省略する。
【０１０９】
図１５（ｄ）に示すように、プラズマＣＶＤ法を用いて、チャネル層４０を覆い、膜厚が１００〜５００ｎｍの酸化シリコン膜１５１を成膜する。酸化シリコン膜１５１上にレジストパターン１５８を形成する。レジストパターン１５８をマスクにして、酸化シリコン膜１５１をドライエッチング法によりエッチングし、チャネル層４０の表面にそれぞれ到達するコンタクトホール１５１ａ、１５１ｂが開孔されたエッチングストッパ層１５０を形成する。このエッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれた部分を特にエッチングストッパ層１５０ｃという。
【０１１０】
次に、３５０℃で１時間の熱処理を行う。この熱処理は、ゲート電圧ストレスによる閾値電圧のシフトを抑制する等の信頼性の向上、および、コンタクトエッチング時にＩＧＺＯ層に生じたダメージを回復することによるＴＦＴ特性の向上を図ることを目的とするもので、コンタクトホール１５１ａ、１５１ｂを開孔後であって、後述するソースメタル膜１６１を成膜する前に行なう。
【０１１１】
図１６（ａ）に示すように、スパッタリング法を用いて、コンタクトホール１５１ａ、１５１ｂを含むエッチングストッパ層１５０上にソースメタル膜１６１を成膜する。ソースメタル膜１６１の構成、膜厚、および成膜条件はＴＦＴ１００のソースメタル膜６１の場合と同じであるため、それらの説明を省略する。
【０１１２】
次に、ソースメタル膜１６１上に、フォトリソグラフィ法を用いて、エッチングストッパ層１５０の上方で所定の距離を隔てて左右に分離されたレジストパターン１６８を形成する。
【０１１３】
図１６（ｂ）に示すように、レジストパターン１６８をマスクにして、ドライエッチング法を用いて、ソースメタル膜１６１に含まれる銅膜１６２およびチタン膜１６３を順にエッチングし、チタン電極１６５および銅電極１６６によって構成されるソース電極１６０ａおよびドレイン電極１６０ｂを形成する。これにより、ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ａを介してチャネル層４０とも電気的に接続される。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ｂを介してチャネル層４０とも電気的に接続される。なお、ソース電極１６０ａおよびドレイン電極１６０ｂと、ゲート電極２０との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１１４】
図１６（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂの形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂの形成後の熱処理により、チャネル層４０の両側には低抵抗領域４０ｂが形成され、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に高抵抗領域４０ａが残る。このようにして、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００が形成される。
【０１１５】
＜３．３  コンタクトホール形成後の熱処理条件＞
第１の実施形態では、コンタクトホール形成後の熱処理の温度は３００℃であったが、本実施形態では３５０℃と高くした。この理由について説明する。図１７（ａ）および図１７（ｂ）は、ＴＦＴ２００のチャネル層４０付近の拡大断面図である。
【０１１６】
図１７（ａ）に示すように、ソース電極１６０ａおよびドレイン電極１６０ｂに含まれるチタン電極１６５がエッチングストッパ層１５０上に形成されている。チタン電極１６５は、エッチングストッパ層１５０に形成されたコンタクトホール１５１ａ、１５１ｂを介してチャネル層４０を構成するＩＧＺＯ層４５と電気的に接続されている。チタン電極１６５に電圧が印加されれば、その電界によって、チタン電極１６５に対応するＩＧＺＯ層４５の位置に電子が誘起される。その結果、エッチングストッパ層１５０上のチタン電極１６５に対応するＩＧＺＯ層４５の位置に、高濃度キャリア層が形成される。
【０１１７】
高濃度キャリア層が形成されたチャネル層４０の電気的チャネル長Ｌｅを短くするためには、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５をより多く還元する必要がある。しかし、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５は、コンタクトホール１５１ａ、１５１ｂの位置から離れた位置にある。そこで、図１７（ｂ）に示すように、熱処理の温度を高くして、ソース／ドレイン間スペース内のＩＧＺＯ層４５ｂに含まれる酸素をチタン電極１６５まで移動させて奪い取る必要がある。このようにして酸素を奪い取られたＩＧＺＯ層４５ｂは低抵抗領域４０ｂになる。また、２つの低抵抗領域４０ｂによって挟まれたＩＧＺＯ層４５ａは酸素を奪い取られないので、高抵抗領域４０ａとして残る。これにより、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短くなる。
【０１１８】
例えば、エッチングストッパ層１５０ｃの長さが７．５μｍの場合、図１０に示す実験６の結果から、ゲート電極２０に２０〜３０Ｖを印加したときの低抵抗領域４０ｂの長さΔＬは５μｍになるので、電気的チャネル長Ｌｅは２．５μｍになる。このことから、ＴＦＴ２００にゲート電圧を印加したとき、エッチングストッパ層１５０ｃの両端の直下に位置するＩＧＺＯ層４５に、長さ２．５μｍの低抵抗領域４０ｂがそれぞれ形成されたことがわかる。この結果、図１０の実験１に示す場合と比較して、電気的チャネル長Ｌｅを２μｍ短くすることができる。
【０１１９】
＜３．４  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ２００の電流駆動力を高くすることができる。
【０１２０】
＜４．第３の実施形態＞
＜４．１  ＴＦＴの構成＞
図１８（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴ３００の構成を示す平面図であり、図１８（ｂ）は図１８（ａ）に示すＴＦＴ３００のＣ−Ｃ線に沿った断面図である。図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００は、ボトムコンタクト構造のＴＦＴともいわれる。
【０１２１】
図１８（ａ）および図１８（ｂ）を参照して、ＴＦＴ３００の構成を説明する。絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００の場合と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１２２】
ゲート電極２０の上方のゲート絶縁膜３０上に、所定の距離を隔てて形成されたソース電極２６０ａおよびドレイン電極２６０ｂが形成されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、ゲート絶縁膜３０の表面にチタン電極２６５、銅電極２６６、およびチタン電極２６７が順に積層された積層金属膜によって構成されている。ソース電極２６０ａでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも左側に後退している。ドレイン電極２６０ｂでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも右側に後退している。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂの端部には、チタン電極２６５がそれぞれ内側に飛び出した階段状の段差が形成されている。
【０１２３】
ソース電極２６０ａとドレイン電極２６０ｂとによって挟まれたゲート絶縁膜３０上には、ＩＧＺＯ層からなるチャネル層２４０が形成されている。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在している。ソース電極２６０ａと接するチャネル層２４０の一端、および、ドレイン電極２６０ｂと接するチャネル層２４０の他端は、チタン電極２６５およびチタン電極２６７と直接接している。このため、チャネル層２４０の両側には、チタン電極２６５およびチタン電極２６７によって還元された低抵抗領域（「第１の領域」ともいう）２４０ｂが形成されている。２つの低抵抗領域２４０ｂによって挟まれたチャネル層２４０の中央には、還元されなかった高抵抗領域（「第２の領域」ともいう）２４０ａが残る。
【０１２４】
ソース電極２６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極２６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層２４０の各低抵抗領域２４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、２つの低抵抗領域２４０ｂとそれぞれオーミック接続される。
【０１２５】
ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極２６０ａおよびドレイン電極２６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極２６０ａおよびドレイン電極２６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１２６】
ＴＦＴ３００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ３００は正常に動作する。なお、図１８（ａ）および図１８（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ３００のチャネル長を示す。
【０１２７】
＜４．２  ＴＦＴの製造方法＞
図１９（ａ）〜図１９（ｄ）および図２０（ａ）〜図２０（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００の各製造工程を示す工程断面図である。
【０１２８】
ＴＦＴ３００の製造工程のうち、図１９（ａ）〜図１９（ｂ）に示す、絶縁基板１５上にゲート電極２０を形成する工程、および、ゲート絶縁膜３０を形成する工程は、図８（ａ）および図８（ｂ）に示す工程と同じである。そこで、図１９（ａ）および図１９（ｂ）には、図８（ａ）および図８（ｂ）と同じ参照符号を付してそれらの説明を省略する。
【０１２９】
図１９（ｃ）に示すように、スパッタリング法を用いて、ゲート絶縁膜３０上にソースメタル膜２６１を成膜する。ソースメタル膜２６１は、チタン膜２６２、銅膜２６３、チタン膜２６４の順に積層した積層金属膜である。次に、ソースメタル膜２６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン２６８を形成する。レジストパターン２６８をマスクにして、ウエットエッチング法を用いて、ソースメタル膜２６１に含まれるチタン膜２６４および銅膜２６３を順にエッチングし、ソース電極２６０ａおよびドレイン電極２６０ｂに含まれるチタン電極２６７および銅電極２６６を形成する。
【０１３０】
図１９（ｄ）に示すように、レジストパターン２６８を剥離し、チタン電極２６７および銅電極２６６を覆い、レジストパターン２６８よりも開口部を狭くしたレジストパターン２６９を形成する。レジストパターン２６９をマスクにして、ウエットエッチング法を用いてチタン膜２６２をエッチングし、チタン電極２６５を形成する。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６７および銅電極２６６の端部がチタン電極２６５の端部よりも後退した階段状の段差を有する構造になる。ソース電極２６０ａは、ゲート電極２０の左上方から左側に延在し、ドレイン電極２６０ｂは、ゲート電極２０の右上方から右側に延在する。なお、ソース電極２６０ａおよびドレイン電極２６０ｂの端部と、ゲート電極２０の側部との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１３１】
図２０（ａ）に示すように、スパッタリング法を用いて、膜厚３０〜５０ｎｍのＩＧＺＯ膜（図示しない）を成膜する。ＩＧＺＯ膜上に形成したレジストパターン２４８を用いてＩＧＺＯ膜をエッチングすることにより、ソース／ドレイン間スペースにＩＧＺＯ層からなるチャネル層２４０を形成する。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在する。これにより、ＩＧＺＯ層の左下面は、ソース電極２６０ａに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接し、ＩＧＺＯ層の右下面は、ドレイン電極２６０ｂに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接する。
【０１３２】
図２０（ｂ）に示すように、チャネル層２４０、ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０を成膜する。次に、パッシベーション膜７０に、ソース電極２６０ａおよびドレイン電極２６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。なお、これらの工程は、第１の実施形態の場合と同じであるので、詳細な説明を省略する。
【０１３３】
コンタクトホール７１ａ、７１ｂを開孔後に、大気中で温度を３５０℃とし、時間を１時間とする熱処理を行う。熱処理によって、チャネル層２４０を構成するＩＧＺＯ層からソース電極２６０ａおよびドレイン電極２６０ｂのチタン電極２６５、２６７に酸素が移動し、ＩＧＺＯ層が還元される。これにより、チャネル層２４０の両側に低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたＩＧＺＯ層は高抵抗領域２４０ａとして残る。また、コンタクトホール７１ａ、７１ｂのエッチングによってソース電極２６０ａおよびドレイン電極２６０ｂに生じたダメージが回復され、ＴＦＴ特性が改善される。なお、ＩＧＺＯ層が還元される様子は後述する。
【０１３４】
図２０（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂを形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂを形成後の熱処理により、チャネル層２４０の両側には低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたチャネル層２４０の中央に高抵抗領域２４０ａが残る。このようにして、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００が形成される。
【０１３５】
図２１は、チャネル層２４０を構成するＩＧＺＯ層が熱処理により還元される様子を示すＴＦＴ３００の拡大断面図である。図２１に示すように、チャネル層２４０を構成するＩＧＺＯ層は、ソース電極２６０ａのチタン電極２６５、２６７の表面および側面と直接接している。熱処理により、ＩＧＺＯ層は、チタン電極２６５、２６７の表面および側面と直接接する領域から還元されるので、チタン電極２６５、２６７と接する領域を基点として低抵抗領域２４０ｂが広がる。
【０１３６】
＜４．３  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ３００の電流駆動力を高くすることができる。
【０１３７】
＜４．４  変形例＞
ＴＦＴ３００では、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６５、銅電極２６６、チタン電極２６７を順に積層した積層金属膜によって構成されているとした。しかし、積層金属膜には、チタン電極２６５およびチタン電極２６７のうち少なくともいずれか一方のみが含まれていればよい。この場合、チャネル層２４０を構成するＩＧＺＯ層がチタン電極２６５、２６７と接する面積が減少するので、ＩＧＺＯ層が還元される速度が遅くなる。そこで、低抵抗領域２４０ｂの長さΔＬを十分長くするために、熱処理時の温度を高くしたり、処理時間を長くしたりする必要がある。
【０１３８】
＜５．第４の実施形態＞
図２２は、第１から第３の実施形態に係るＴＦＴ１００〜３００のいずれかを含む液晶表示装置１の構成を示すブロック図である。図２２に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１〜Ｇｎと、ゲート配線Ｇ１〜Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１〜Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
【０１３９】
表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
【０１４０】
ゲートドライバ４はゲート配線Ｇ１〜Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１〜Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１〜Ｇｎに順に与える。これにより、ゲート配線Ｇ１〜Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１〜Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１〜Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１〜Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４およびソースドライバ５をまとめて「駆動回路」ということがある。
【０１４１】
図２３は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図２３に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図７（ａ）および図７（ｂ）に示すＴＦＴ１００を含む。ＴＦＴ１００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、島状のチャネル層４０が形成されている。チャネル層４０の一端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層４０の他端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）とともに、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
【０１４２】
液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として、駆動電流力が大きなＴＦＴ１００を用いれば、ＴＦＴ１００は、ソース配線Ｓｊから与えられる画像信号ＤＴの信号電圧を、短時間で画素容量に充電できる。これにより、画素形成部Ｐｉｊの数を増やすことができるので、高精細化を図ることが可能になる。
【０１４３】
また、ＴＦＴ１００を用いて、液晶パネル２の額縁にゲートドライバ４およびソースドライバ５を形成することもできる。この場合、ＴＦＴ１００のオン電流が大きいので、ゲートドライバ４およびソースドライバ５の動作速度が速くなり、ハイフレームレート化を実現することができる。また、ゲートドライバ４およびソースドライバ５の回路規模を小さくすることができるので、液晶パネル２の額縁を小さくすることができるとともに、液晶表示装置１の消費電力を低減することができる。
【０１４４】
なお、図２２および図２３では、ＴＦＴ１００を用いた場合について説明したが、ＴＦＴ１００の代わりに、ＴＦＴ２００または３００を用いてもよい。
【０１４５】
また、上述の説明では、ＴＦＴ２１０を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
【産業上の利用可能性】
【０１４６】
本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられる薄膜トランジスタに適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路のトランジスタに適している。
【符号の説明】
【０１４７】
１…液晶表示装置
２…液晶パネル
４…ゲートドライバ
５…ソースドライバ
２０…ゲート電極
３０…ゲート絶縁膜
４０…チャネル層（ＩＧＺＯ層）
４０ａ、２４０ａ…高抵抗領域
４０ｂ、２４０ｂ…低抵抗領域
６０ａ、１６０ａ、２６０ａ…ソース電極
６０ｂ、１６０ｂ、２６０ｂ…ドレイン電極
６５、１６５、２６５、２６７…チタン電極
７１ａ、７１ｂ、１５１ａ、１５１ｂ…コンタクトホール
１００、２００、３００…薄膜トランジスタ（ＴＦＴ）
１５０、１５０ｃ…エッチングストッパ層
【手続補正書】
【提出日】平成25年7月31日(2013.7.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層の前記第１の領域とが直接接するように前記階段状の段差が前記酸化物半導体層の前記第１の領域によって覆われていることを特徴とする、薄膜トランジスタ。
【請求項２】
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする、請求項２に記載の薄膜トランジスタ。
【請求項４】
前記金属電極はチタン電極であることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項５】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、インジウム、ガリウム、亜鉛、および酸素を含み、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれ、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するためのチタン電極を含み、
前記チタン電極は、前記酸化物半導体層と直接接しており、
前記第２の領域の長さは、前記ゲート電極に所定の電圧が印加されたときに、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短くなることを特徴とする、薄膜トランジスタ。
【請求項６】
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする、請求項５に記載の薄膜トランジスタ。
【請求項７】
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする、請求項６に記載の薄膜トランジスタ。
【請求項８】
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする、請求項１または５に記載の薄膜トランジスタ。
【請求項９】
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする、請求項１または５に記載の薄膜トランジスタ。
【請求項１０】
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする、請求項９に記載の薄膜トランジスタ。
【請求項１１】
画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、請求項１または５に記載の薄膜トランジスタによって構成されていることを特徴とする、表示装置。
【請求項１２】
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、請求項１または５に記載の薄膜トランジスタを含むことを特徴とする、請求項１１に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよび表示装置に関し、特に、酸化物半導体からなるチャネル層を有する薄膜トランジスタおよび表示装置に関する。
【背景技術】
【０００２】
近年、酸化インジウムガリウム亜鉛（以下、「ＩＧＺＯ」という）等の酸化物半導体の優れた性質に着目し、酸化物半導体をチャネル層とする薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）の開発が進められている。
【０００３】
このようなＴＦＴの電流駆動力を高めるためには、チャネル長を短くすることが最も効果的である。チャネル長はソース電極の端部とドレイン電極の端部との間の長さと等しく、この長さは露光装置の解像度限界によって決まる。解像度限界は、露光装置に使用される露光光の波長によって決まり、露光光の波長が短ければ短いほど、解像度限界は向上する。具体的には、ｇ線（波長４３６ｎｍ）およびｈ線（波長４０５ｎｍ）線による露光が可能な露光装置（以下、「ｇ線＋ｈ線露光装置」という）を使用すれば解像度限界は３μｍであるのに対して、ｉ線（波長３６５ｎｍ）による露光が可能な露光装置（以下、「ｉ線露光装置」という）を使用することにより解像度限界は１．５μｍまで向上する。このため、フォトリソグラフィ工程のばらつきを考慮したＴＦＴのチャネル長は、ｇ線＋ｈ線露光装置を使用した場合には４μｍ程度であるのに対して、ｉ線露光装置を使用した場合には２μｍ程度まで短くすることができる。
【０００４】
しかし、ｉ線露光装置はｇ線＋ｈ線露光装置に比べて高価であり、大型基板を露光可能な大型のｉ線露光装置はより高価になる。そこで、例えばＧ８サイズ（２２００ｍｍ×２５００ｍｍ）の大型基板にＴＦＴを形成する際の製造コストを少しでも低減するために、大型のｉ線露光装置ではなく、大型のｇ線＋ｈ線露光装置が使用されることが多い。この場合、ＴＦＴのチャネル長は上述のように３〜４μｍになる。そこで、ｇ線＋ｈ線露光装置を使用した場合にも、チャネル長を短く方法が求められている。
【０００５】
特許文献１には、酸化物半導体からなるチャネル層を有するＴＦＴの電流駆動力を高めるために、ソース電極およびドレイン電極と接する酸化物半導体層を還元することによって酸化物半導体層を低抵抗化し、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗を低くすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特開２０１０−２３２６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、チャネル層の低抵抗化された領域は、ソース電極およびドレイン電極の下部にのみ形成される。このため、ＴＦＴのチャネル長は、ソース電極の端部とドレイン電極の端部との間の長さと同じ３〜４μｍであり、露光装置の解像度限界以上に短くすることはできない。その結果、ＴＦＴの電流駆動力は、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗値が低くなることにより数％程度改善されるにとどまり、ＴＦＴの電流駆動力を大幅に改善することは難しい。
【０００８】
そこで、本発明の目的は、製造コストを抑えつつ、電流駆動力を大幅に改善可能な薄膜トランジスタおよび表示装置を提供することである。また、本発明の他の目的は、そのような薄膜トランジスタを用いてハイフレームレート化および高精細化が可能な表示装置を提供することである。
【課題を解決するための手段】
【０００９】
第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層の前記第１の領域とが直接接するように前記階段状の段差が前記酸化物半導体層の前記第１の領域によって覆われていることを特徴とする。
【００１０】
第２の局面は、第１の局面において、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする。
【００１１】
第３の局面は、第２の局面において、
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする。
【００１２】
第４の局面は、第１の局面において、
前記金属電極はチタン電極であることを特徴とする。
【００１３】
第５の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、インジウム、ガリウム、亜鉛、および酸素を含み、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれ、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するためのチタン電極を含み、
前記チタン電極は、前記酸化物半導体層と直接接しており、
前記第２の領域の長さは、前記ゲート電極に所定の電圧が印加されたときに、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短くなることを特徴とする。
【００１４】
第６の局面は、第５の局面において、
前記ソース電極は前記酸化物半導体層の一端を覆うように形成され、前記ドレイン電極は前記酸化物半導体層の他端を覆うように形成されていることを特徴とする。
【００１５】
第７の局面は、第６の局面において、
前記ソース電極の端部と前記ドレイン電極の端部とによって挟まれた領域の前記酸化物半導体層上に、前記第２の領域を覆うように形成されたエッチングストッパ層をさらに含み、
前記ソース電極および前記ドレイン電極は、前記エッチングストッパ層に形成されたコンタクトホールを介して前記チャネル層の前記２つの第１の領域とそれぞれ電気的に接続されていることを特徴とする。
【００１６】
第８の局面は、第１または第５の局面において、
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする。
【００１７】
第９の局面は、第１または第５の局面において、
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする。
【００１８】
第１０の局面は、第９の局面において、
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする。
【００１９】
第１１の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、第１または第５の発明に係る薄膜トランジスタによって構成されていることを特徴とする。
【００２０】
第１２の局面は、第１１の局面において、
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、第１または第５の発明に係る薄膜トランジスタを含むことを特徴とする。
【発明の効果】
【００２１】
上記第１の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。また、ソース電極およびドレイン電極は階段状の段差を有し、段差の表面には酸化物半導体層から酸素を奪い取るとともに酸化物半導体層に水素を供給する金属電極の表面が露出している。酸化物半導体層の第１の領域は金属電極と直接接しているので、金属電極によって還元され、またその内部に水素が拡散する。これにより、金属電極と直接接触している酸化物半導体層の一端および他端の第１の領域が長くなり、第２の領域の長さが短くなる。その結果、電気的チャネル長がより短くなるので、ボトムコンタクト構造の薄膜トランジスタの電流駆動力をより大きくすることができる。
【００２２】
上記第２の局面によれば、酸化インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体層はチタン電極によって還元されやすく、またその内部に水素が拡散しやすいので、第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２３】
上記第３の局面によれば、第２の領域の長さを、ソース電極の端部とドレイン電極の端部との間の長さよりも１〜３μｍだけ短くすることによって、ソース電極の端部とドレイン電極の端部との間の長さを解像度限界まで狭くした場合でも、薄膜トランジスタを正常に動作させることができる。
【００２４】
上記第４の局面によれば、チタン層は酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２５】
上記第５の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。特に、チタン電極はインジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長がより短くなるので、薄膜トランジスタの電流駆動力をより大きくすることができる。さらに、ゲート電極に所定の電圧を印加したときの第２の領域の長さを、ソース電極の端部とドレイン電極の端部との間の長さよりも１〜３μｍだけ短くすることによって、ソース電極の端部とドレイン電極の端部との間の長さを解像度限界まで狭くした場合でも、薄膜トランジスタを正常に動作させることができる。
【００２６】
上記第６の局面によれば、チャネルエッチ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、チャネルエッチ構造の薄膜トランジスタの電流駆動力を大きくすることができる。
【００２７】
上記第７の局面によれば、エッチストッパ構造の薄膜トランジスタにおいても、第１の領域を形成することによって電気的チャネル長を短くする。これにより、エッチストッパ構造の薄膜トランジスタの電流駆動力を大きくすることができる。
【００２８】
上記第８の局面によれば、ゲート電極に電圧を印加することにより、第１の領域の長さが短くなった分だけ第２の領域の長さが長くなる。しかし、第２の領域の長さは、ソース電極の端部とドレイン電極の端部との間の長さよりも短くなるので、従来の薄膜トランジスタと比較して電流駆動力を大きくすることができる。
【００２９】
上記第９の局面によれば、酸化物半導体層は結晶性酸化物半導体からなるので、薄膜トランジスタのオン抵抗が小さくなる。これにより、電流駆動力を大きくすることができる。
【００３０】
上記第１０の局面によれば、結晶性酸化物半導体は微結晶酸化物半導体を含むので、薄膜トランジスタのオン抵抗がより小さくなる。これにより、電流駆動力をより大きくすることができる。
【００３１】
上記第１１の局面によれば、電流駆動力が大きな第１の局面に係る薄膜トランジスタを用いて駆動回路を構成することにより、駆動回路の動作速度が速くなり、ハイフレームレート化しやすくなる。また、駆動回路の回路規模を小さくすることができるので、表示部の額縁を小さくすることができるとともに、表示装置の消費電力を抑制することができる。
【００３２】
上記第１２の局面によれば、画素形成部のスイッチング素子として第１の局面に係る薄膜トランジスタを用いることにより、画素容量に、画像信号の信号電圧を短時間で充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。
【図面の簡単な説明】
【００３３】
【図１】基礎検討で使用したボトムゲート型ＴＦＴの構成を示す断面図である。
【図２】図１に示すＴＦＴにおいて、ゲート電圧を変えたときのソース／ドレイン間スペースの長さと、ソース／ドレイン電極間の抵抗値との関係を示す図である。
【図３】図１に示すＴＦＴにおいて、ΔＬ領域の長さのゲート電圧依存性を示す図である。
【図４】図１に示すＴＦＴにおいて、ソース／ドレイン間スペースにおける電子キャリア濃度の分布を示す図である。
【図５】図１に示すＴＦＴにおいて、ΔＬ領域の抵抗値のゲート電圧依存性を示す図である。
【図６】（ａ）〜（ｄ）は、図１に示すＴＦＴにおいて、ＩＧＺＯ層がチタン電極によって還元される様子を示す模式断面図である。
【図７】（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【図８】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図９】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１０】図７（ａ）および図７（ｂ）に示すＴＦＴの各種のプロセス条件と低抵抗領域の長さとの関係を示す図である。
【図１１】図１０に示す実験１のプロセス条件で製造したＴＦＴの断面図である。
【図１２】図１０に示す実験２のプロセス条件で製造したＴＦＴの断面図である。
【図１３】図７（ａ）および図７（ｂ）に示すＴＦＴのゲート電圧−ドレイン電流特性を示す図である。
【図１４】（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＢ−Ｂ線に沿った断面図である。
【図１５】（ａ）〜（ｄ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１６】（ａ）〜（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１７】（ａ）および（ｂ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴのチャネル層付近の拡大断面図である。
【図１８】（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＣ−Ｃ線に沿った断面図である。
【図１９】（ａ）〜（ｄ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２０】（ａ）〜（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２１】図１８（ａ）および図１８（ｂ）に示すＴＦＴのチャネル層を構成するＩＧＺＯ層が熱処理により還元される様子を示す拡大断面図である。
【図２２】第１〜第３の実施形態に係るＴＦＴのいずれかを含む液晶表示装置の構成を示すブロック図である。
【図２３】図２２に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。
【発明を実施するための形態】
【００３４】
＜１．基礎検討＞
図１は、基礎検討で使用したボトムゲート型ＴＦＴ１０の構成を示す断面図である。図１に示すように、ＴＦＴ１０は、絶縁基板１５上に形成されたゲート電極２０と、ゲート電極２０を覆うように形成されたゲート絶縁膜３０と、ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に形成された島状のチャネル層４０と、チャネル層４０の左上面から左側のゲート絶縁膜３０上に延在するソース電極６０ａと、チャネル層４０の右上面から右側のゲート絶縁膜３０上に延在するドレイン電極６０ｂとを含む。
【００３５】
ＴＦＴ１０において、チャネル層４０はＩＧＺＯ層からなり、ＩＧＺＯ層はソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン（Ｔｉ）電極（図示しない）と接している。チタン電極は、ＩＧＺＯ層から構成元素の１つである酸素を奪い取ることによってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれる水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。このように、酸素を奪い取られるとともに、水素が拡散したＩＧＺＯ層は低抵抗領域になり、酸素を奪い取られず、水素も拡散しなかったＩＧＺＯ層は高抵抗領域として残る。これにより、チャネル層４０の両側には低抵抗領域（「第１の領域」ともいう）４０ｂが形成される。また、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、高抵抗領域（「第２の領域」ともいう）４０ａが残り、ＴＦＴ１０のチャネルとして機能する。
【００３６】
しかし、物理分析または化学分析によって高抵抗領域４０ａまたは低抵抗領域４０ｂの大きさ（長さ）を求めることは困難である。また後述するように、低抵抗領域４０ｂの大きさがＴＦＴ特性の測定によって変化し、それにともなって高抵抗領域４０ａの大きさも変化する。そこで、以下に説明する方法によってＴＦＴ１０のチャネル長を求める。
【００３７】
ＴＦＴ１０において、ソース電極６０ａの端部とドレイン電極６０ｂの端部によって挟まれたスペース（以下、「ソース／ドレイン間スペース」という）の長さをＬｃｈ、ＴＦＴ特性を測定することによって求めたＴＦＴ１０のチャネル長（以下、「電気的チャネル長」）をＬｅとしたとき、次式（１）で表わされる長さΔＬの領域をΔＬ領域という。
ΔＬ＝Ｌｃｈ−Ｌｅ  …  （１）
【００３８】
ソース／ドレイン電極６０ａ、６０ｂ間の電圧をＶｄｓ、ドレイン電流をＩｍｅａｓとしたとき、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓは、次式（２）で表わされる。
Ｒｍｅａｓ＝Ｖｄｓ／Ｉｍｅａｓ  …  （２）
なお、ドレイン電流Ｉｍｅａｓは、チャネル幅が１μｍあたりの電流であり、ソース／ドレイン電極６０ａ、６０ｂ間に流れる全電流をチャネル幅で割った値である。
【００３９】
ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓから、電気的チャネル長Ｌｅの抵抗値を除いた抵抗値Ｒｅｘｔは、主にΔＬ領域の抵抗値であり、さらにソース電極６０ａおよびドレイン電極６０ｂとチャネル層４０とのコンタクト抵抗値も含む。
【００４０】
ΔＬ領域の長さΔＬおよび抵抗値Ｒｅｘｔを求める方法を説明する。図２は、ゲート電圧を変えたときのソース／ドレイン間スペースの長さＬｃｈと、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓとの関係を示す図である。図２に示すように、ゲート電極２０に６±１Ｖを印加したときのＴＦＴ特性のチャネル長依存性を示すデータから、ゲート電圧が５Ｖのときの直線と、ゲート電圧が７Ｖのときの直線が得られる。２本の直線の交点におけるチャネル長成分（横軸成分）が長さΔＬを表わし、抵抗成分（縦軸成分）が抵抗値Ｒｅｘｔを表わす。
【００４１】
このようにして、ゲート電圧を変えて、ΔＬ領域の長さΔＬと抵抗値Ｒｅｘｔのゲート電圧依存性を求める。図３は、ΔＬ領域の長さΔＬのゲート電圧依存性を示す図である。ソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン電極は、熱処理によってチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取ってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。これにより、チャネル層４０に、抵抗値の低い領域が形成される。この抵抗値の低い領域がΔＬ領域であり、その長さΔＬは、奪い取られた酸素と内部に拡散した水素とによって決まる。図３に示すように、ΔＬ領域の長さΔＬは、熱処理の温度が高いほど長くなることがわかる。
【００４２】
図４は、ソース／ドレイン間スペースにおける電子キャリア濃度Ｎｅｘｔの分布を示す図である。図４に示すように、ソース／ドレイン間スペースの長さＬｃｈが８．７μｍの場合、電子キャリア濃度Ｎｅｘｔは、ソース電極およびドレイン電極の端部（それぞれｘ＝０μｍおよび８μｍの位置）で、電子キャリア濃度Ｎｅｘｔが最も高く、ソース／ドレイン間スペースの内側になるほど電子キャリア濃度Ｎｅｘｔは低くなっている。また、ゲート電極２０に印加するゲート電圧を高くすれば、チャネルの電子キャリア濃度Ｎｅｘｔが増加し、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域の濃度を超えるようになる。これにより、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに取り込まれるので、ΔＬ領域は電子キャリア濃度Ｎｅｘｔが高い領域のみになり、その長さΔＬが減少する。その結果、図３に示すように、電気的チャネル長Ｌｅは長くなり、ΔＬ領域の長さΔＬは短くなる。
【００４３】
図５は、ΔＬ領域の抵抗値Ｒｅｘｔのゲート電圧依存性を示す図である。図５に示すように、ゲート電圧を高くすることによってΔＬ領域の長さΔＬが短くなれば、その抵抗値Ｒｅｘｔは低くなる。これは、ゲート電圧が高くなれば、ΔＬ領域内側の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに変化し、ΔＬ領域の抵抗値に関与する領域はΔＬ領域内の電子キャリア濃度Ｎｅｘｔが高い領域のみになるからである。また、ゲート電圧が高い領域では、熱処理の温度が高いほど、抵抗値Ｒｅｘｔも高くなっている。これは、熱処理の温度が高いほど、ΔＬ領域の長さΔＬが長くなるからである。
【００４４】
このように、ΔＬ領域の長さΔＬは、ゲート電圧に依存する。ΔＬ領域のうち、ＴＦＴ１０がオン状態のときのドレイン電流Ｉｍｅａｓに対する寄与が大きいのは、電子キャリア濃度Ｎｅｘｔが低いチャネル内側の領域ではなく、ソース電極６０ａおよびドレイン電極６０ｂの端部に近い領域である。そこで、本明細書におけるΔＬ領域の長さΔＬとは、ゲート電極２０に２０〜３０Ｖを印加したときに図３から求められる長さであると定義する。また、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと、ΔＬ領域の長さΔＬから、次式（３）により求める。
Ｌｅ＝Ｌｃｈ−ΔＬ  …  （３）
【００４５】
また、図１に示す低抵抗領域４０ｂは、ΔＬ領域、すなわち長さがΔＬの領域をいい、高抵抗領域４０ａは、ソース／ドレイン間スペースから低抵抗領域４０ｂを除いた領域、すなわち長さが電気的チャネル長Ｌｅである領域をいう。上述のように、熱処理によってチャネル層４０に含まれるＩＧＺＯ層は酸素を奪い取られて還元され、酸素を奪い取ったチタン電極は酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給される。供給された水素はＩＧＺＯ層の内部に拡散する。このようなＩＧＺＯ層の還元および水素の拡散によって、長さΔＬの低抵抗領域４０ｂが形成される。
【００４６】
ＴＦＴ１０のチャネル層４０がＩＧＺＯ層４５を含み、ソース電極６０ａおよびドレイン電極６０ｂがチタン電極６５を含む場合について、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を説明する。図６（ａ）〜図６（ｄ）は、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を示す模式断面図である。図６（ａ）〜図６（ｄ）を参照しつつ、ＩＧＺＯ層４５の還元が進行する様子を説明する。
【００４７】
図６（ａ）に示すように、ＩＧＺＯ層４５上に、チタン電極６５を形成する。この工程では、熱処理が施されていないので、ＩＧＺＯ層４５は還元されていない。このとき、ＩＧＺＯ層４５の酸素濃度は高く、チタン電極６５の酸素濃度は低いので、ＩＧＺＯ層４５とチタン電極６５との界面で酸素濃度勾配が急峻になっている。
【００４８】
図６（ｂ）に示すように、熱処理を行うことにより、まずチタン電極６５の下部のＩＧＺＯ層４５に含まれる酸素がチタン電極６５によって奪い取られる。これにより、ＩＧＺＯ層４５が還元されると同時に、チタン電極６５が酸化される。チタン電極６５の下部のＩＧＺＯ層４５は、酸素を奪い取られることによって酸素濃度が低下し、低抵抗領域４０ｂになる。
【００４９】
図６（ｃ）に示すように、界面から離れているソース／ドレイン間スペース内のＩＧＺＯ層４５に含まれる酸素が界面に順に供給され、チタン電極６５に奪い取られる。チタン電極６５はＩＧＺＯ層４５から奪い取った酸素により酸化される。このようにして、チタン電極６５は、その下部のＩＧＺＯ層４５だけでなく、さらにソース／ドレイン間スペースのＩＧＺＯ層４５からも酸素を奪い取って還元する。また、チタン電極６５から水素が供給され、ＩＧＺＯ層４５の内部に拡散する。このため、低抵抗領域４０ｂは、ソース／ドレイン間スペース内のＩＧＺＯ層４５まで広がる。一方、還元されなかったＩＧＺＯ層４５は、高抵抗領域４０ａとして残る。
【００５０】
図６（ｄ）に示すように、ゲート電極２０にゲート電圧を印加すれば、高抵抗領域４０ａとの境界に近い低抵抗領域４０ｂの電子が、それぞれチタン電極６５側に移動する。これにより、低抵抗領域４０ｂの長さが短くなり、逆に高抵抗領域４０ａの長さはその分だけ長くなる。このように、ゲート電極２０に２０〜３０Ｖを印加したときの高抵抗領域４０ａの長さが電気的チャネル長Ｌｅになる。この電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短いので、電流駆動力が従来の薄膜トランジスタと比較して大きくなる。
【００５１】
なお、以下の各実施形態では、低抵抗領域は、酸素を奪い取られて還元されることにより形成されるとし、チタン電極から供給された水素が拡散することの説明は省略する。
【００５２】
＜２．第１の実施形態＞
＜２．１  ＴＦＴの構成＞
図７（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴ１００の構成を示す平面図であり、図７（ｂ）は図７（ａ）に示すＡ−Ａ線に沿った断面図である。図７（ａ）および図７（ｂ）に示すＴＦＴ１００は、チャネルエッチ構造のＴＦＴともいわれる。図７（ａ）および図７（ｂ）を参照して、ＴＦＴ１００の構成を説明する。
【００５３】
ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０は、例えばチタン膜上に銅（Ｃｕ）膜を積層した積層金属膜により構成されている。なお、ゲート電極２０は、絶縁基板１５側からチタン膜、アルミニウム（Ａｌ）膜、チタン膜を順に積層した積層金属膜により構成されていてもよい。
【００５４】
ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン（ＳｉＮｘ）膜３５上に酸化シリコン（ＳｉＯ２）膜３６を積層した積層絶縁膜により構成されている。このように、窒化シリコン膜３５上に酸化シリコン膜３６を積層したのは、ゲート絶縁膜３０が後述するチャネル層４０になる酸化物半導体層から酸素を奪い取りにくくするためである。
【００５５】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含むＩＧＺＯ層からなる。チャネル層４０の両側には、それぞれ低抵抗領域４０ｂが形成されている。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。
【００５６】
ＩＧＺＯ層の膜厚は、３０〜５０ｎｍ程度が好ましい。これは、以下の理由による。ＩＧＺＯ層の膜厚が３０ｎｍよりも薄くなると、ＴＦＴ１００のＴＦＴ特性が不安定になり、また温度およびゲート電圧ストレスによる閾値電圧のシフトが生じる。一方、膜厚が５０ｎｍよりも厚くなると、ゲート電圧による制御性が悪くなり、リーク電流（特にゲート電圧が０Ｖのときのリーク電流）が増大する。
【００５７】
本実施形態で用いられるＩＧＺＯ層の組成比は、次式（４）に示す。
インジウム：ガリウム：亜鉛＝１：１：１  …  （４）
しかし、ＩＧＺＯ層の組成比は、次式（５）に示す場合であってもよく、またはその他の組成比であってもよい。
インジウム：ガリウム：亜鉛＝４：５：１  …  （５）
また、本実施形態で用いられるＩＧＺＯ層は非晶質膜であることが最も好ましいが、微結晶膜または多結晶膜等の結晶性膜であってもよい。微結晶膜である場合には、ＴＦＴ１００のオン抵抗が小さくなり、電流駆動力が大きくなる。
【００５８】
なお、ＴＦＴ１００のチャネル層４０として使用可能な酸化物半導体は、ＩＧＺＯに限定されず、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系、またはＩｎ−Ｚｎ−Ｓｉ−Ｏ系等であってもよい。具体的には、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＷＯ、ＩＯ等であってもよい。
【００５９】
チャネル層４０の上面で所定の距離を隔てて形成されたソース電極６０ａおよびドレイン電極６０ｂが配置されている。ソース電極６０ａはチャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されている。ドレイン電極６０ｂはチャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されている。ソース電極６０ａおよびドレイン電極６０ｂの端部は、左右の低抵抗領域４０ｂ上にそれぞれ位置するように形成されている。
【００６０】
ソース電極６０ａおよびドレイン電極６０ｂは、例えば、膜厚１００ｎｍのチタン電極６５上に、膜厚３００〜１０００ｎｍの銅電極６６を積層した積層金属膜により構成されている。このように、ソース電極６０ａおよびドレイン電極６０ｂを積層金属膜により構成するのは、チタン電極６５の抵抗値が高いので、抵抗値が低い銅電極６６を積層することにより、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値を低くするためである。また、ソース電極６０ａおよびドレイン電極６０ｂにチタン電極６５が含まれているのは以下の理由による。すなわち、チタンは酸化物半導体（特にＩＧＺＯ）から酸素を奪い取って還元する能力が高いので、低抵抗領域４０ｂを形成しやすいからである。なお、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値が高くてもよい場合には、ソース電極６０ａおよびドレイン電極６０ｂはチタン電極６５のみで構成されていてもよい。
【００６１】
また、ソース電極６０ａおよびドレイン電極６０ｂは、チタン、アルミニウム、銅、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の単層金属膜、アルミニウム−ネオジム（Ｎｄ）、チタン−アルミニウム、モリブデン−タングステン、インジウム−錫の単層合金膜、チタン膜、アルミニウム膜、チタン膜を順に積層したり、チタン膜上にアルミニウム膜を積層したり、チタン膜上にモリブデン膜を積層したりした積層金属膜等からなる電極であってもよい。
【００６２】
ソース電極６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層４０の各低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極６０ａおよびドレイン電極６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【００６３】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【００６４】
ＴＦＴ１００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。好ましくは、後述するように、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短い。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ１００は正常に動作する。なお、図７（ａ）および図７（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ１００のチャネル長を示す。
【００６５】
＜２．２  ＴＦＴの製造方法＞
図８（ａ）〜図８（ｃ）および図９（ａ）〜図９（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００の各製造工程を示す工程断面図である。
【００６６】
図８（ａ）に示すように、絶縁基板１５上に、例えばスパッタリング法を用いて、チタン膜（図示しない）および銅膜（図示しない）を連続して成膜する。次に、銅膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。レジストパターンをマスクにして、銅膜、チタン膜の順にウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。これにより、チタン膜上に銅膜を積層したゲート電極２０が形成される。
【００６７】
図８（ｂ）に示すように、ゲート電極２０を含む絶縁基板１５の全体を覆うように、プラズマ化学気相成長法（Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）を用いて、窒化シリコン膜３５および酸化シリコン膜３６を連続して成膜し、ゲート絶縁膜３０を形成する。
【００６８】
図８（ｃ）に示すように、ゲート絶縁膜３０の表面に、スパッタリング法を用いて、インジウム、ガリウム、亜鉛および酸素を含むＩＧＺＯ膜４１を成膜する。ＩＧＺＯ膜４１は、酸化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合して焼結したターゲットを用い、ＤＣ（Direct Current）スパッタリング法により成膜する。ＩＧＺＯ膜４１の膜厚は３０〜５０ｎｍである。
【００６９】
次に、ＩＧＺＯ膜４１の表面にレジストパターン４８を形成する。レジストパターン４８をマスクとしてＩＧＺＯ膜４１をドライエッチング法によりエッチングし、レジストパターン４８を剥離する。これにより、ゲート絶縁膜３０上のゲート電極２０に対応する位置に、島状のチャネル層４０となるＩＧＺＯ層を形成する。
【００７０】
次に、大気中で温度を３５０℃にして、熱処理を１時間行なう。熱処理を行うことによって、酸化シリコン膜３６等のゲート絶縁膜３０の膜質が向上し、温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフト量を抑制することができる。また、酸化シリコン膜３６とチャネル層４０との界面の欠陥が減少するので、ＴＦＴ１００の立ち上がり特性を改善することができる。このように、ソース電極６０ａおよびドレイン電極６０ｂを形成する前に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元を考慮する必要がないので、ＴＦＴ特性の改善のみを目的とする高温の熱処理が可能になる。
【００７１】
図９（ａ）に示すように、スパッタリング法を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、膜厚３０〜１００ｎｍのチタン膜６２上に、膜厚３００〜１０００ｎｍの銅膜６３を積層した積層金属膜により構成される。このとき、チタン膜６２の膜厚およびスパッタリング時のパワーは、後述する熱処理条件とともに、電気的チャネル長Ｌｅと深く関係していることがわかった。そこで、これらの条件については後述する。
【００７２】
次に、ソースメタル膜６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン６８を形成する。レジストパターン６８に形成された所定の距離は、ゲート電極２０の長さよりも短いので、レジストパターン６８の端部は、ゲート電極２０の左右の側部とそれぞれ重なるように形成されている。
【００７３】
図９（ｂ）に示すように、レジストパターン６８をマスクにして、ウエットエッチング法により、ソースメタル膜６１の銅膜６３およびチタン膜６２を順にエッチングし、チタン電極６５および銅電極６６を積層したソース電極６０ａおよびドレイン電極６０ｂを形成する。これにより、ソース電極６０ａは、チャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在する。ドレイン電極６０ｂは、チャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在する。なお、チャネル層４０上にエッチングストッパ層は形成されていない。しかし、ウエットエッチング法によってソースメタル膜６１をエッチングするので、ソース電極６０ａおよびドレイン電極６０ｂを形成する際に、チャネル層４０はほとんど膜減りしない。
【００７４】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、パッシベーション膜７０になる酸化シリコン膜を成膜する。なお、パッシベーション膜７０は、チャネル層４０と直接接しているので、パッシベーション膜７０には、チャネル層４０を構成するＩＧＺＯ層を還元しにくい酸化シリコン膜を用いることが好ましい。
【００７５】
ドライエッチング法を用いて、パッシベーション膜７０に、ソース電極６０ａおよびドレイン電極６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。次に、大気中で温度を３００℃とし、時間を１時間とする熱処理を行う。熱処理により、チャネル層４０を構成するＩＧＺＯ層からチタン電極６５に酸素が移動する。これにより、チャネル層４０の両側には低抵抗領域４０ｂが形成される。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。この熱処理によって、ＴＦＴ１００の電気的チャネル長Ｌｅが決まる。
【００７６】
また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極６０ａおよびドレイン電極６０ｂに生じるダメージを回復させることができる。さらに、パッシベーション膜７０に含まれている酸素がチャネル層４０の高抵抗領域４０ａに供給されるので、高抵抗領域４０ａは高い抵抗値を維持することができる。なお、熱処理の温度および時間は、チタン膜６２の膜厚および成膜時のパワーも考慮して決まるので、その詳細は後述する。
【００７７】
図９（ｃ）に示すように、コンタクトホール７１ａ、７１ｂを含むパッシベーション膜７０上に、金属膜（図示しない）を成膜し、レジストパターン（図示しない）をマスクにして金属膜をパターニングする。これにより、コンタクトホール７１ａ、７１ｂをそれぞれ介してソース電極６０ａおよびドレイン電極６０ｂと電気的に接続される外部配線８０ａ、８０ｂが形成される。
【００７８】
なお、上記説明では、熱処理を、ソースメタル膜６１を成膜する前と、コンタクトホール７１ａ、７１ｂの形成後に行った。しかし、ソースメタル膜６１を成膜する前の熱処理を省略し、コンタクトホール７１ａ、７１ｂの形成後にまとめて熱処理を行ってもよい。コンタクトホール７１ａ、７１ｂの形成後に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元が進むので、高温で長時間の熱処理を行うことはできない。このため、ＴＦＴ特性を十分向上させることは困難である。しかし、熱処理の回数を１回減らすことができるので、ＴＦＴ１００の製造プロセスを簡略化することができる。
【００７９】
＜２．３  電気的チャネル長とプロセス条件＞
チタン膜６２によるＩＧＺＯ膜４１の還元によって決まる低抵抗領域４０ｂの長さΔＬは、チタン膜６２の膜厚、チタン膜６２をスパッタリングによって成膜する際のパワー、および、チタン膜６２の成膜後（例えばコンタクトホール７１ａ、７１ｂの形成後）の熱処理条件（温度および時間）によって大きな影響を受けることがわかった。そこで、これらのプロセス条件と、低抵抗領域４０ｂの長さΔＬとの関係を調べる実験を行った。図１０は、各種のプロセス条件と低抵抗領域４０ｂの長さΔＬとの関係を示す図である。なお、実験で使用したＴＦＴのソース／ドレイン間スペースの長さＬｃｈは５μｍである。
【００８０】
実験で使用したプロセス条件について説明する。チタン膜６２の膜厚を３０ｎｍまたは７０ｎｍのいずれかとし、スパッタリング法による成膜時のパワーを２ｋＷまたは７ｋＷのいずれかとした。また、チタン膜６２の成膜後の熱処理は、大気中で温度を２５０〜３５０℃の範囲で変化させ、処理時間はいずれの場合も１時間とした。これらのプロセス条件を組み合わせて実験を行った。
【００８１】
実験１では、チタン膜６２の膜厚を１００ｎｍとし、パワーを２ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは０μｍであった。したがって、ＴＦＴ１０１の電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと同じ５μｍであり、電気的チャネル長Ｌｅを短くすることはできなかった。
【００８２】
図１１は、実験１のプロセス条件で製造したＴＦＴ１０１の断面図である。図１１において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１１に示すように、ＴＦＴ１０１のチャネル層４０では、低抵抗領域４０ｂの長さΔＬは０μｍであり、ソース／ドレイン間スペースの長さＬｃｈと電気的チャネル長Ｌｅとが一致している。このため、電気的チャネル長Ｌｅは露光装置の解像度限界によって決まり、それ以下にすることはできない。
【００８３】
実験２では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは５μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは０μｍになり、ＴＦＴ１０２は常に導通状態になった。
【００８４】
図１２は、実験２のプロセス条件で製造したＴＦＴ１０２の断面図である。図１２において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１２に示すように、ＴＦＴ１０２のチャネル層４０では、高抵抗領域が消滅し、全体が低抵抗領域４０ｂになっている。このため、ＴＦＴ１０２は常に導通状態になっており、トランジスタとしての機能が失われている。
【００８５】
実験３では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは３μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは２μｍになり、正常に動作することがわかった。
【００８６】
実験４では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは２μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは３μｍになり、正常に動作することがわかった。実験３と実験４の結果から、チタン膜６２の膜厚を厚くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００８７】
実験５では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、２５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは１μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは４μｍになり、正常に動作することがわかった。また、実験４および実験５の結果から、熱処理温度を低くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００８８】
実験３〜実験５の結果から、低抵抗領域４０ｂの長さΔＬが１〜３μｍであれば、ＴＦＴは正常に動作することがわかった。このことから、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。
【００８９】
また、チタン膜６２の成膜時のパワーが小さいほど、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。このように、低抵抗領域４０ｂの長さΔＬは、主にチタン膜６２の膜厚および成膜時のパワーによって決まる。チタン膜６２の膜厚が厚く、かつ成膜時のパワーが小さい場合に、低抵抗領域４０ｂの長さΔＬは最も短くなり、電気的チャネル長Ｌｅは最も長くなる。このように、チタン膜６２の膜厚およびパワーを調整することにより、高抵抗領域４０ａの長さを露光装置の解像度限界以上に短くすることができるので、電流駆動力が大きな薄膜トランジスタを形成することができる。
【００９０】
また、実験１〜５では、熱処理時間を１時間としたが、０．５時間以上３時間以下としてもよい。０．５時間よりも短い時間で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが抑制されるので、電気的チャネル長Ｌｅのばらつきも抑制される。しかし、ゲート電圧ストレスによる閾値電圧のシフトを十分に抑制することができない。一方、３時間よりも長い時間で熱処理した場合には、スループットが悪くなる。また、２５０℃よりも低い温度で熱処理した場合には、閾値電圧のシフトを抑制することができず、また低抵抗領域４０ｂが形成されにくくなる。一方、３５０℃よりも高い温度で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが大きくなるので、電気的チャネル長Ｌｅのばらつきが大きくなる。
【００９１】
なお、実験６は、後述する第２の実施形態に係るＴＦＴ２００についての実験結果であるので、第２の実施形態において説明する。
【００９２】
＜２．４  ゲート電圧−ドレイン電流特性＞
図１３は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００のゲート電圧−ドレイン電流特性を示す図である。図１３において、ＴＦＴ１００Ａは低抵抗領域４０ｂの長さΔＬが２μｍのＴＦＴであり、ＴＦＴ１００Ｂは低抵抗領域４０ｂの長さΔＬが０μｍのＴＦＴであり、ＴＦＴ１００Ｃは低抵抗領域４０ｂの長さΔＬが４．５μｍのＴＦＴである。なお、ＴＦＴ１００Ａ〜１００Ｃのソース／ドレイン間スペースの長さＬｃｈはいずれも４．５μｍである。
【００９３】
ＴＦＴ１００Ａでは、３００℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは２μｍであるので、電気的チャネル長Ｌｅは２．５μｍである。ＴＦＴ１００Ｂでは、チャネル層４０を構成するＩＧＺＯ層と直接接するチタン電極６５の膜厚は１００ｎｍであり、２５０℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは０μｍであるので、電気的チャネル長Ｌｅは４．５μｍのままである。ＴＦＴ１００ｃでは、低抵抗領域４０ｂの長さΔＬがソース／ドレイン間スペースの長さと同じなので、電気的チャネル長Ｌｅは０μｍである。
【００９４】
図１３からわかるように、ＴＦＴ１００Ａのドレイン電流Ｉｄｓは、ＴＦＴ１００Ｂのドレイン電流Ｉｄｓに比べて１．８倍も大きくなっていることがわかる。これは、ＴＦＴ１００Ａの電気的チャネル長Ｌｅが、ＴＦＴ１００Ｂの電気的チャネル長Ｌｅに比べて、２．０μｍだけ短くなっているためと考えられる。このことから、低抵抗領域４０ｂの長さΔＬを制御することによって、電気的チャネル長Ｌｅを調整し、電流駆動力が優れたＴＦＴ１００Ａを製造することができることがわかる。なお、ＴＦＴ１００Ｃでは、電気的チャネル長Ｌｅは０μｍになったので、ゲート電圧によってドレイン電流Ｉｄｓを制御できないことを示している。
【００９５】
＜３．第２の実施形態＞
＜３．１  ＴＦＴの構成＞
図１４（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴ２００の構成を示す平面図であり、図１４（ｂ）は図１４（ａ）に示すＴＦＴ２００のＢ−Ｂ線に沿った断面図である。図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００はエッチストッパ構造のＴＦＴともいわれる。
【００９６】
図１４（ａ）および図１４（ｂ）を参照して、ＴＦＴ２００の構成を説明する。ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【００９７】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０はＩＧＺＯ層からなる。チャネル層４０は、その両側に形成された低抵抗領域４０ｂと、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に残された高抵抗領域４０ａとを含む。なお、ＩＧＺＯ層の膜厚、結晶性、組成比等は第１の実施形態に係るＴＦＴ１００の場合とそれぞれ同じであるため、それらの説明を省略する。
【００９８】
ＴＦＴ１００の場合と異なり、チャネル層４０およびゲート絶縁膜３０上に、エッチングストッパ層１５０が形成されている。エッチングストッパ層１５０は、後述するソース電極１６０ａおよびドレイン電極１６０ｂをエッチングによって形成する際に、チャネル層４０の表面がエッチングされないように保護するとともに、配線の負荷容量を低減する機能を有する。このため、エッチングストッパ層１５０の膜厚は厚い方が好ましいが、厚すぎると成膜時間が長くなり、スループットが落ちるという問題がある。そこで、エッチングストッパ層１５０の好ましい膜厚は、１００〜５００ｎｍである。また、エッチングストッパ層１５０は、直接接するチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取りにくくするために、酸化シリコン膜によって形成されている。
【００９９】
エッチングストッパ層１５０には、チャネル層４０の低抵抗領域４０ｂに到達するコンタクトホール１５１ａ、１５１ｂがそれぞれ開孔されている。エッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれたエッチングストッパ層１５０ｃの上面に所定の距離を隔てて形成されたソース電極１６０ａおよびドレイン電極１６０ｂが配置されている。ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ａを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ｂを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。なお、ソース電極１６０ａおよびドレイン電極１６０ｂの膜厚および材料は、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。
【０１００】
ソース電極１６０ａの端部は、エッチングストッパ層１５０ｃの左上面に配置され、ドレイン電極１６０ｂの端部は、エッチングストッパ層１５０ｃの右上面に配置されている。このため、ＴＦＴ１００の場合と同様に、ゲート電極２０にゲート電圧が印加されれば、低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極１６０ａおよびドレイン電極１６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【０１０１】
ソース電極１６０ａおよびドレイン電極１６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極１６０ａおよびドレイン電極１６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極１６０ａおよびドレイン電極１６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１０２】
ＴＦＴ２００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ２００は正常に動作する。なお、図１４（ａ）および図１４（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ２００のチャネル長を示す。
【０１０３】
＜３．２  ＴＦＴの製造方法＞
図１５（ａ）〜図１５（ｄ）および図１６（ａ）〜図１６（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００の各製造工程を示す工程断面図である。
【０１０４】
ＴＦＴ２００の製造工程のうち、図１５（ａ）〜図１５（ｃ）に示す、絶縁基板１５上にゲート電極２０、ゲート絶縁膜３０、およびチャネル層４０を順次形成する工程は、図８（ａ）〜図８（ｃ）に示す工程と同じである。そこで、図１５（ａ）〜図１５（ｃ）に図８（ａ）〜図８（ｃ）と同じ参照符号を付して、それらの説明を省略する。
【０１０５】
図１５（ｄ）に示すように、プラズマＣＶＤ法を用いて、チャネル層４０を覆い、膜厚が１００〜５００ｎｍの酸化シリコン膜１５１を成膜する。酸化シリコン膜１５１上にレジストパターン１５８を形成する。レジストパターン１５８をマスクにして、酸化シリコン膜１５１をドライエッチング法によりエッチングし、チャネル層４０の表面にそれぞれ到達するコンタクトホール１５１ａ、１５１ｂが開孔されたエッチングストッパ層１５０を形成する。このエッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれた部分を特にエッチングストッパ層１５０ｃという。
【０１０６】
次に、３５０℃で１時間の熱処理を行う。この熱処理は、ゲート電圧ストレスによる閾値電圧のシフトを抑制する等の信頼性の向上、および、コンタクトエッチング時にＩＧＺＯ層に生じたダメージを回復することによるＴＦＴ特性の向上を図ることを目的とするもので、コンタクトホール１５１ａ、１５１ｂを開孔後であって、後述するソースメタル膜１６１を成膜する前に行なう。
【０１０７】
図１６（ａ）に示すように、スパッタリング法を用いて、コンタクトホール１５１ａ、１５１ｂを含むエッチングストッパ層１５０上にソースメタル膜１６１を成膜する。ソースメタル膜１６１の構成、膜厚、および成膜条件はＴＦＴ１００のソースメタル膜６１の場合と同じであるため、それらの説明を省略する。
【０１０８】
次に、ソースメタル膜１６１上に、フォトリソグラフィ法を用いて、エッチングストッパ層１５０の上方で所定の距離を隔てて左右に分離されたレジストパターン１６８を形成する。
【０１０９】
図１６（ｂ）に示すように、レジストパターン１６８をマスクにして、ドライエッチング法を用いて、ソースメタル膜１６１に含まれる銅膜１６２およびチタン膜１６３を順にエッチングし、チタン電極１６５および銅電極１６６によって構成されるソース電極１６０ａおよびドレイン電極１６０ｂを形成する。これにより、ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ａを介してチャネル層４０とも電気的に接続される。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ｂを介してチャネル層４０とも電気的に接続される。なお、ソース電極１６０ａおよびドレイン電極１６０ｂと、ゲート電極２０との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１１０】
図１６（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂの形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂの形成後の熱処理により、チャネル層４０の両側には低抵抗領域４０ｂが形成され、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に高抵抗領域４０ａが残る。このようにして、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００が形成される。
【０１１１】
＜３．３  コンタクトホール形成後の熱処理条件＞
第１の実施形態では、コンタクトホール形成後の熱処理の温度は３００℃であったが、本実施形態では３５０℃と高くした。この理由について説明する。図１７（ａ）および図１７（ｂ）は、ＴＦＴ２００のチャネル層４０付近の拡大断面図である。
【０１１２】
図１７（ａ）に示すように、ソース電極１６０ａおよびドレイン電極１６０ｂに含まれるチタン電極１６５がエッチングストッパ層１５０上に形成されている。チタン電極１６５は、エッチングストッパ層１５０に形成されたコンタクトホール１５１ａ、１５１ｂを介してチャネル層４０を構成するＩＧＺＯ層４５と電気的に接続されている。チタン電極１６５に電圧が印加されれば、その電界によって、チタン電極１６５に対応するＩＧＺＯ層４５の位置に電子が誘起される。その結果、エッチングストッパ層１５０上のチタン電極１６５に対応するＩＧＺＯ層４５の位置に、高濃度キャリア層が形成される。
【０１１３】
高濃度キャリア層が形成されたチャネル層４０の電気的チャネル長Ｌｅを短くするためには、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５をより多く還元する必要がある。しかし、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５は、コンタクトホール１５１ａ、１５１ｂの位置から離れた位置にある。そこで、図１７（ｂ）に示すように、熱処理の温度を高くして、ソース／ドレイン間スペース内のＩＧＺＯ層４５ｂに含まれる酸素をチタン電極１６５まで移動させて奪い取る必要がある。このようにして酸素を奪い取られたＩＧＺＯ層４５ｂは低抵抗領域４０ｂになる。また、２つの低抵抗領域４０ｂによって挟まれたＩＧＺＯ層４５ａは酸素を奪い取られないので、高抵抗領域４０ａとして残る。これにより、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短くなる。
【０１１４】
例えば、エッチングストッパ層１５０ｃの長さが７．５μｍの場合、図１０に示す実験６の結果から、ゲート電極２０に２０〜３０Ｖを印加したときの低抵抗領域４０ｂの長さΔＬは５μｍになるので、電気的チャネル長Ｌｅは２．５μｍになる。このことから、ＴＦＴ２００にゲート電圧を印加したとき、エッチングストッパ層１５０ｃの両端の直下に位置するＩＧＺＯ層４５に、長さ２．５μｍの低抵抗領域４０ｂがそれぞれ形成されたことがわかる。この結果、図１０の実験１に示す場合と比較して、電気的チャネル長Ｌｅを２μｍ短くすることができる。
【０１１５】
＜３．４  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ２００の電流駆動力を高くすることができる。
【０１１６】
＜４．第３の実施形態＞
＜４．１  ＴＦＴの構成＞
図１８（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴ３００の構成を示す平面図であり、図１８（ｂ）は図１８（ａ）に示すＴＦＴ３００のＣ−Ｃ線に沿った断面図である。図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００は、ボトムコンタクト構造のＴＦＴともいわれる。
【０１１７】
図１８（ａ）および図１８（ｂ）を参照して、ＴＦＴ３００の構成を説明する。絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００の場合と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１１８】
ゲート電極２０の上方のゲート絶縁膜３０上に、所定の距離を隔てて形成されたソース電極２６０ａおよびドレイン電極２６０ｂが形成されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、ゲート絶縁膜３０の表面にチタン電極２６５、銅電極２６６、およびチタン電極２６７が順に積層された積層金属膜によって構成されている。ソース電極２６０ａでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも左側に後退している。ドレイン電極２６０ｂでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも右側に後退している。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂの端部には、チタン電極２６５がそれぞれ内側に飛び出した階段状の段差が形成されている。
【０１１９】
ソース電極２６０ａとドレイン電極２６０ｂとによって挟まれたゲート絶縁膜３０上には、ＩＧＺＯ層からなるチャネル層２４０が形成されている。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在している。ソース電極２６０ａと接するチャネル層２４０の一端、および、ドレイン電極２６０ｂと接するチャネル層２４０の他端は、チタン電極２６５およびチタン電極２６７と直接接している。このため、チャネル層２４０の両側には、チタン電極２６５およびチタン電極２６７によって還元された低抵抗領域（「第１の領域」ともいう）２４０ｂが形成されている。２つの低抵抗領域２４０ｂによって挟まれたチャネル層２４０の中央には、還元されなかった高抵抗領域（「第２の領域」ともいう）２４０ａが残る。
【０１２０】
ソース電極２６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極２６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層２４０の各低抵抗領域２４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、２つの低抵抗領域２４０ｂとそれぞれオーミック接続される。
【０１２１】
ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極２６０ａおよびドレイン電極２６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極２６０ａおよびドレイン電極２６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１２２】
ＴＦＴ３００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ３００は正常に動作する。なお、図１８（ａ）および図１８（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ３００のチャネル長を示す。
【０１２３】
＜４．２  ＴＦＴの製造方法＞
図１９（ａ）〜図１９（ｄ）および図２０（ａ）〜図２０（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００の各製造工程を示す工程断面図である。
【０１２４】
ＴＦＴ３００の製造工程のうち、図１９（ａ）〜図１９（ｂ）に示す、絶縁基板１５上にゲート電極２０を形成する工程、および、ゲート絶縁膜３０を形成する工程は、図８（ａ）および図８（ｂ）に示す工程と同じである。そこで、図１９（ａ）および図１９（ｂ）には、図８（ａ）および図８（ｂ）と同じ参照符号を付してそれらの説明を省略する。
【０１２５】
図１９（ｃ）に示すように、スパッタリング法を用いて、ゲート絶縁膜３０上にソースメタル膜２６１を成膜する。ソースメタル膜２６１は、チタン膜２６２、銅膜２６３、チタン膜２６４の順に積層した積層金属膜である。次に、ソースメタル膜２６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン２６８を形成する。レジストパターン２６８をマスクにして、ウエットエッチング法を用いて、ソースメタル膜２６１に含まれるチタン膜２６４および銅膜２６３を順にエッチングし、ソース電極２６０ａおよびドレイン電極２６０ｂに含まれるチタン電極２６７および銅電極２６６を形成する。
【０１２６】
図１９（ｄ）に示すように、レジストパターン２６８を剥離し、チタン電極２６７および銅電極２６６を覆い、レジストパターン２６８よりも開口部を狭くしたレジストパターン２６９を形成する。レジストパターン２６９をマスクにして、ウエットエッチング法を用いてチタン膜２６２をエッチングし、チタン電極２６５を形成する。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６７および銅電極２６６の端部がチタン電極２６５の端部よりも後退した階段状の段差を有する構造になる。ソース電極２６０ａは、ゲート電極２０の左上方から左側に延在し、ドレイン電極２６０ｂは、ゲート電極２０の右上方から右側に延在する。なお、ソース電極２６０ａおよびドレイン電極２６０ｂの端部と、ゲート電極２０の側部との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１２７】
図２０（ａ）に示すように、スパッタリング法を用いて、膜厚３０〜５０ｎｍのＩＧＺＯ膜（図示しない）を成膜する。ＩＧＺＯ膜上に形成したレジストパターン２４８を用いてＩＧＺＯ膜をエッチングすることにより、ソース／ドレイン間スペースにＩＧＺＯ層からなるチャネル層２４０を形成する。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在する。これにより、ＩＧＺＯ層の左下面は、ソース電極２６０ａに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接し、ＩＧＺＯ層の右下面は、ドレイン電極２６０ｂに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接する。
【０１２８】
図２０（ｂ）に示すように、チャネル層２４０、ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０を成膜する。次に、パッシベーション膜７０に、ソース電極２６０ａおよびドレイン電極２６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。なお、これらの工程は、第１の実施形態の場合と同じであるので、詳細な説明を省略する。
【０１２９】
コンタクトホール７１ａ、７１ｂを開孔後に、大気中で温度を３５０℃とし、時間を１時間とする熱処理を行う。熱処理によって、チャネル層２４０を構成するＩＧＺＯ層からソース電極２６０ａおよびドレイン電極２６０ｂのチタン電極２６５、２６７に酸素が移動し、ＩＧＺＯ層が還元される。これにより、チャネル層２４０の両側に低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたＩＧＺＯ層は高抵抗領域２４０ａとして残る。また、コンタクトホール７１ａ、７１ｂのエッチングによってソース電極２６０ａおよびドレイン電極２６０ｂに生じたダメージが回復され、ＴＦＴ特性が改善される。なお、ＩＧＺＯ層が還元される様子は後述する。
【０１３０】
図２０（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂを形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂを形成後の熱処理により、チャネル層２４０の両側には低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたチャネル層２４０の中央に高抵抗領域２４０ａが残る。このようにして、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００が形成される。
【０１３１】
図２１は、チャネル層２４０を構成するＩＧＺＯ層が熱処理により還元される様子を示すＴＦＴ３００の拡大断面図である。図２１に示すように、チャネル層２４０を構成するＩＧＺＯ層は、ソース電極２６０ａのチタン電極２６５、２６７の表面および側面と直接接している。熱処理により、ＩＧＺＯ層は、チタン電極２６５、２６７の表面および側面と直接接する領域から還元されるので、チタン電極２６５、２６７と接する領域を基点として低抵抗領域２４０ｂが広がる。
【０１３２】
＜４．３  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ３００の電流駆動力を高くすることができる。
【０１３３】
＜４．４  変形例＞
ＴＦＴ３００では、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６５、銅電極２６６、チタン電極２６７を順に積層した積層金属膜によって構成されているとした。しかし、積層金属膜には、チタン電極２６５およびチタン電極２６７のうち少なくともいずれか一方のみが含まれていればよい。この場合、チャネル層２４０を構成するＩＧＺＯ層がチタン電極２６５、２６７と接する面積が減少するので、ＩＧＺＯ層が還元される速度が遅くなる。そこで、低抵抗領域２４０ｂの長さΔＬを十分長くするために、熱処理時の温度を高くしたり、処理時間を長くしたりする必要がある。
【０１３４】
＜５．第４の実施形態＞
図２２は、第１から第３の実施形態に係るＴＦＴ１００〜３００のいずれかを含む液晶表示装置１の構成を示すブロック図である。図２２に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１〜Ｇｎと、ゲート配線Ｇ１〜Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１〜Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
【０１３５】
表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
【０１３６】
ゲートドライバ４はゲート配線Ｇ１〜Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１〜Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１〜Ｇｎに順に与える。これにより、ゲート配線Ｇ１〜Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１〜Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１〜Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１〜Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４およびソースドライバ５をまとめて「駆動回路」ということがある。
【０１３７】
図２３は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図２３に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図７（ａ）および図７（ｂ）に示すＴＦＴ１００を含む。ＴＦＴ１００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、島状のチャネル層４０が形成されている。チャネル層４０の一端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層４０の他端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）とともに、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
【０１３８】
液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として、駆動電流力が大きなＴＦＴ１００を用いれば、ＴＦＴ１００は、ソース配線Ｓｊから与えられる画像信号ＤＴの信号電圧を、短時間で画素容量に充電できる。これにより、画素形成部Ｐｉｊの数を増やすことができるので、高精細化を図ることが可能になる。
【０１３９】
また、ＴＦＴ１００を用いて、液晶パネル２の額縁にゲートドライバ４およびソースドライバ５を形成することもできる。この場合、ＴＦＴ１００のオン電流が大きいので、ゲートドライバ４およびソースドライバ５の動作速度が速くなり、ハイフレームレート化を実現することができる。また、ゲートドライバ４およびソースドライバ５の回路規模を小さくすることができるので、液晶パネル２の額縁を小さくすることができるとともに、液晶表示装置１の消費電力を低減することができる。
【０１４０】
なお、図２２および図２３では、ＴＦＴ１００を用いた場合について説明したが、ＴＦＴ１００の代わりに、ＴＦＴ２００または３００を用いてもよい。
【０１４１】
また、上述の説明では、ＴＦＴ１００を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
【産業上の利用可能性】
【０１４２】
本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられる薄膜トランジスタに適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路のトランジスタに適している。
【符号の説明】
【０１４３】
１…液晶表示装置
２…液晶パネル
４…ゲートドライバ
５…ソースドライバ
２０…ゲート電極
３０…ゲート絶縁膜
４０…チャネル層（ＩＧＺＯ層）
４０ａ、２４０ａ…高抵抗領域
４０ｂ、２４０ｂ…低抵抗領域
６０ａ、１６０ａ、２６０ａ…ソース電極
６０ｂ、１６０ｂ、２６０ｂ…ドレイン電極
６５、１６５、２６５、２６７…チタン電極
７１ａ、７１ｂ、１５１ａ、１５１ｂ…コンタクトホール
１００、２００、３００…薄膜トランジスタ（ＴＦＴ）
１５０、１５０ｃ…エッチングストッパ層
【手続補正書】
【提出日】平成25年9月12日(2013.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層の前記第１の領域とが直接接するように前記階段状の段差が前記酸化物半導体層の前記第１の領域によって覆われていることを特徴とする、薄膜トランジスタ。
【請求項２】
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする、請求項２に記載の薄膜トランジスタ。
【請求項４】
前記金属電極はチタン電極であることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項５】
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項７】
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする、請求項６に記載の薄膜トランジスタ。
【請求項８】
画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、請求項１に記載の薄膜トランジスタによって構成されていることを特徴とする、表示装置。
【請求項９】
前記複数の画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子をそれぞれ含み、
前記スイッチング素子は、請求項１に記載の薄膜トランジスタを含むことを特徴とする、請求項８に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよび表示装置に関し、特に、酸化物半導体からなるチャネル層を有する薄膜トランジスタおよび表示装置に関する。
【背景技術】
【０００２】
近年、酸化インジウムガリウム亜鉛（以下、「ＩＧＺＯ」という）等の酸化物半導体の優れた性質に着目し、酸化物半導体をチャネル層とする薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）の開発が進められている。
【０００３】
このようなＴＦＴの電流駆動力を高めるためには、チャネル長を短くすることが最も効果的である。チャネル長はソース電極の端部とドレイン電極の端部との間の長さと等しく、この長さは露光装置の解像度限界によって決まる。解像度限界は、露光装置に使用される露光光の波長によって決まり、露光光の波長が短ければ短いほど、解像度限界は向上する。具体的には、ｇ線（波長４３６ｎｍ）およびｈ線（波長４０５ｎｍ）線による露光が可能な露光装置（以下、「ｇ線＋ｈ線露光装置」という）を使用すれば解像度限界は３μｍであるのに対して、ｉ線（波長３６５ｎｍ）による露光が可能な露光装置（以下、「ｉ線露光装置」という）を使用することにより解像度限界は１．５μｍまで向上する。このため、フォトリソグラフィ工程のばらつきを考慮したＴＦＴのチャネル長は、ｇ線＋ｈ線露光装置を使用した場合には４μｍ程度であるのに対して、ｉ線露光装置を使用した場合には２μｍ程度まで短くすることができる。
【０００４】
しかし、ｉ線露光装置はｇ線＋ｈ線露光装置に比べて高価であり、大型基板を露光可能な大型のｉ線露光装置はより高価になる。そこで、例えばＧ８サイズ（２２００ｍｍ×２５００ｍｍ）の大型基板にＴＦＴを形成する際の製造コストを少しでも低減するために、大型のｉ線露光装置ではなく、大型のｇ線＋ｈ線露光装置が使用されることが多い。この場合、ＴＦＴのチャネル長は上述のように３〜４μｍになる。そこで、ｇ線＋ｈ線露光装置を使用した場合にも、チャネル長を短く方法が求められている。
【０００５】
特許文献１には、酸化物半導体からなるチャネル層を有するＴＦＴの電流駆動力を高めるために、ソース電極およびドレイン電極と接する酸化物半導体層を還元することによって酸化物半導体層を低抵抗化し、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗を低くすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本国特開２０１０−２３２６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、チャネル層の低抵抗化された領域は、ソース電極およびドレイン電極の下部にのみ形成される。このため、ＴＦＴのチャネル長は、ソース電極の端部とドレイン電極の端部との間の長さと同じ３〜４μｍであり、露光装置の解像度限界以上に短くすることはできない。その結果、ＴＦＴの電流駆動力は、ソース電極およびドレイン電極とチャネル層とのコンタクト抵抗値が低くなることにより数％程度改善されるにとどまり、ＴＦＴの電流駆動力を大幅に改善することは難しい。
【０００８】
そこで、本発明の目的は、製造コストを抑えつつ、電流駆動力を大幅に改善可能な薄膜トランジスタおよび表示装置を提供することである。また、本発明の他の目的は、そのような薄膜トランジスタを用いてハイフレームレート化および高精細化が可能な表示装置を提供することである。
【課題を解決するための手段】
【０００９】
第１の局面は、絶縁基板上に形成された薄膜トランジスタであって、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート電極を挟むように、所定の距離を隔てて前記ゲート絶縁膜上に形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に形成され、一端および他端が前記ソース電極および前記ドレイン電極とそれぞれ電気的に接続された酸化物半導体層を含むチャネル層とを備え、
前記酸化物半導体層は、第１の抵抗値を有する２つの第１の領域と、前記２つの第１の領域によって挟まれた、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも短い長さであって、前記第１の抵抗値よりも高い第２の抵抗値を有する第２の領域とを含み、
前記ソース電極および前記ドレイン電極は、前記酸化物半導体層から酸素を奪い取るとともに前記酸化物半導体層に水素を供給するための金属電極を含む複数の電極が積層された積層金属膜からなり、
前記積層金属膜は、前記金属電極の表面の少なくとも一部が露出された階段状の段差を有し、前記金属電極の表面と前記酸化物半導体層の前記第１の領域とが直接接するように前記階段状の段差が前記酸化物半導体層の前記第１の領域によって覆われていることを特徴とする。
【００１０】
第２の局面は、第１の局面において、
前記酸化物半導体層はインジウム、ガリウム、亜鉛、および酸素を含むことを特徴とする。
【００１１】
第３の局面は、第２の局面において、
前記ゲート電極に電圧が印加されたときの前記第２の領域の長さは、前記ソース電極の端部と前記ドレイン電極の端部との間の長さよりも１〜３μｍだけ短いことを特徴とする。
【００１２】
第４の局面は、第１の局面において、
前記金属電極はチタン電極であることを特徴とする。
【００１３】
第５の局面は、第１の局面において、
前記ゲート電極に所定の電圧が印加されたとき、前記第１の領域の長さが短くなった分だけ前記第２の領域の長さが長くなることを特徴とする。
【００１４】
第６の局面は、第１の局面において、
前記酸化物半導体層は結晶性酸化物半導体からなることを特徴とする。
【００１５】
第７の局面は、第６の局面において、
前記結晶性酸化物半導体は微結晶酸化物半導体を含むことを特徴とする。
【００１６】
第８の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを有する表示部と、
前記複数の画素形成部を駆動する駆動回路とを備え、
前記駆動回路は、第１の局面に係る薄膜トランジスタによって構成されていることを特徴とする。
【００１７】
第９の局面は、第８の局面において、
前記複数の画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子をそれぞれ含み、
前記スイッチング素子は、第１の局面に係る薄膜トランジスタを含むことを特徴とする。
【発明の効果】
【００１８】
上記第１の局面によれば、チャネル層に形成された２つの第１の領域によって挟まれた第２の領域の抵抗値は、第１の領域の抵抗値よりも高いので、第２の領域は薄膜トランジスタのチャネルとして機能する。第１の領域を形成することによって、露光装置の解像度限界で決まるソース電極の端部とドレイン電極の端部との間の長さよりも第２の領域の長さを短くすることができる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力が大きくなる。また、ソース電極およびドレイン電極は階段状の段差を有し、段差の表面には酸化物半導体層から酸素を奪い取るとともに酸化物半導体層に水素を供給する金属電極の表面が露出している。酸化物半導体層の第１の領域は金属電極と直接接しているので、金属電極によって還元され、またその内部に水素が拡散する。これにより、金属電極と直接接触している酸化物半導体層の一端および他端の第１の領域が長くなり、第２の領域の長さが短くなる。その結果、電気的チャネル長がより短くなるので、ボトムコンタクト構造の薄膜トランジスタの電流駆動力をより大きくすることができる。
【００１９】
上記第２の局面によれば、酸化インジウム、ガリウム、亜鉛、および酸素を含む酸化物半導体層はチタン電極によって還元されやすく、またその内部に水素が拡散しやすいので、第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２０】
上記第３の局面によれば、第２の領域の長さを、ソース電極の端部とドレイン電極の端部との間の長さよりも１〜３μｍだけ短くすることによって、ソース電極の端部とドレイン電極の端部との間の長さを解像度限界まで狭くした場合でも、薄膜トランジスタを正常に動作させることができる。
【００２１】
上記第４の局面によれば、チタン層は酸化物半導体層から酸素を奪い取るとともに、酸化物半導体層に水素を供給する能力が高いので、酸化物半導体層に第１の領域が形成されやすくなる。これにより、電気的チャネル長が短くなるので、薄膜トランジスタの電流駆動力を大きくすることができる。
【００２２】
上記第５の局面によれば、ゲート電極に電圧を印加することにより、第１の領域の長さが短くなった分だけ第２の領域の長さが長くなる。しかし、第２の領域の長さは、ソース電極の端部とドレイン電極の端部との間の長さよりも短くなるので、従来の薄膜トランジスタと比較して電流駆動力を大きくすることができる。
【００２３】
上記第６の局面によれば、酸化物半導体層は結晶性酸化物半導体からなるので、薄膜トランジスタのオン抵抗が小さくなる。これにより、電流駆動力を大きくすることができる。
【００２４】
上記第７の局面によれば、結晶性酸化物半導体は微結晶酸化物半導体を含むので、薄膜トランジスタのオン抵抗がより小さくなる。これにより、電流駆動力をより大きくすることができる。
【００２５】
上記第８の局面によれば、電流駆動力が大きな第１の局面に係る薄膜トランジスタを用いて駆動回路を構成することにより、駆動回路の動作速度が速くなり、ハイフレームレート化しやすくなる。また、駆動回路の回路規模を小さくすることができるので、表示部の額縁を小さくすることができるとともに、表示装置の消費電力を抑制することができる。
【００２６】
上記第９の局面によれば、画素形成部のスイッチング素子として第１の局面に係る薄膜トランジスタを用いることにより、画素容量に、画像信号の信号電圧を短時間で充電できるので、画素形成部の数を増やして高精細化を図ることが可能になる。
【図面の簡単な説明】
【００２７】
【図１】基礎検討で使用したボトムゲート型ＴＦＴの構成を示す断面図である。
【図２】図１に示すＴＦＴにおいて、ゲート電圧を変えたときのソース／ドレイン間スペースの長さと、ソース／ドレイン電極間の抵抗値との関係を示す図である。
【図３】図１に示すＴＦＴにおいて、ΔＬ領域の長さのゲート電圧依存性を示す図である。
【図４】図１に示すＴＦＴにおいて、ソース／ドレイン間スペースにおける電子キャリア濃度の分布を示す図である。
【図５】図１に示すＴＦＴにおいて、ΔＬ領域の抵抗値のゲート電圧依存性を示す図である。
【図６】（ａ）〜（ｄ）は、図１に示すＴＦＴにおいて、ＩＧＺＯ層がチタン電極によって還元される様子を示す模式断面図である。
【図７】（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線に沿った断面図である。
【図８】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図９】（ａ）〜（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１０】図７（ａ）および図７（ｂ）に示すＴＦＴの各種のプロセス条件と低抵抗領域の長さとの関係を示す図である。
【図１１】図１０に示す実験１のプロセス条件で製造したＴＦＴの断面図である。
【図１２】図１０に示す実験２のプロセス条件で製造したＴＦＴの断面図である。
【図１３】図７（ａ）および図７（ｂ）に示すＴＦＴのゲート電圧−ドレイン電流特性を示す図である。
【図１４】（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＢ−Ｂ線に沿った断面図である。
【図１５】（ａ）〜（ｄ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１６】（ａ）〜（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図１７】（ａ）および（ｂ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴのチャネル層付近の拡大断面図である。
【図１８】（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴの構成を示す平面図であり、（ｂ）は（ａ）に示すＴＦＴのＣ−Ｃ線に沿った断面図である。
【図１９】（ａ）〜（ｄ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２０】（ａ）〜（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴの各製造工程を示す工程断面図である。
【図２１】図１８（ａ）および図１８（ｂ）に示すＴＦＴのチャネル層を構成するＩＧＺＯ層が熱処理により還元される様子を示す拡大断面図である。
【図２２】第１〜第３の実施形態に係るＴＦＴのいずれかを含む液晶表示装置の構成を示すブロック図である。
【図２３】図２２に示す液晶表示装置の液晶パネルに設けられた画素形成部内のパターン配置を示す平面図である。
【発明を実施するための形態】
【００２８】
＜１．基礎検討＞
図１は、基礎検討で使用したボトムゲート型ＴＦＴ１０の構成を示す断面図である。図１に示すように、ＴＦＴ１０は、絶縁基板１５上に形成されたゲート電極２０と、ゲート電極２０を覆うように形成されたゲート絶縁膜３０と、ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に形成された島状のチャネル層４０と、チャネル層４０の左上面から左側のゲート絶縁膜３０上に延在するソース電極６０ａと、チャネル層４０の右上面から右側のゲート絶縁膜３０上に延在するドレイン電極６０ｂとを含む。
【００２９】
ＴＦＴ１０において、チャネル層４０はＩＧＺＯ層からなり、ＩＧＺＯ層はソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン（Ｔｉ）電極（図示しない）と接している。チタン電極は、ＩＧＺＯ層から構成元素の１つである酸素を奪い取ることによってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれる水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。このように、酸素を奪い取られるとともに、水素が拡散したＩＧＺＯ層は低抵抗領域になり、酸素を奪い取られず、水素も拡散しなかったＩＧＺＯ層は高抵抗領域として残る。これにより、チャネル層４０の両側には低抵抗領域（「第１の領域」ともいう）４０ｂが形成される。また、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、高抵抗領域（「第２の領域」ともいう）４０ａが残り、ＴＦＴ１０のチャネルとして機能する。
【００３０】
しかし、物理分析または化学分析によって高抵抗領域４０ａまたは低抵抗領域４０ｂの大きさ（長さ）を求めることは困難である。また後述するように、低抵抗領域４０ｂの大きさがＴＦＴ特性の測定によって変化し、それにともなって高抵抗領域４０ａの大きさも変化する。そこで、以下に説明する方法によってＴＦＴ１０のチャネル長を求める。
【００３１】
ＴＦＴ１０において、ソース電極６０ａの端部とドレイン電極６０ｂの端部によって挟まれたスペース（以下、「ソース／ドレイン間スペース」という）の長さをＬｃｈ、ＴＦＴ特性を測定することによって求めたＴＦＴ１０のチャネル長（以下、「電気的チャネル長」）をＬｅとしたとき、次式（１）で表わされる長さΔＬの領域をΔＬ領域という。
ΔＬ＝Ｌｃｈ−Ｌｅ  …  （１）
【００３２】
ソース／ドレイン電極６０ａ、６０ｂ間の電圧をＶｄｓ、ドレイン電流をＩｍｅａｓとしたとき、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓは、次式（２）で表わされる。
Ｒｍｅａｓ＝Ｖｄｓ／Ｉｍｅａｓ  …  （２）
なお、ドレイン電流Ｉｍｅａｓは、チャネル幅が１μｍあたりの電流であり、ソース／ドレイン電極６０ａ、６０ｂ間に流れる全電流をチャネル幅で割った値である。
【００３３】
ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓから、電気的チャネル長Ｌｅの抵抗値を除いた抵抗値Ｒｅｘｔは、主にΔＬ領域の抵抗値であり、さらにソース電極６０ａおよびドレイン電極６０ｂとチャネル層４０とのコンタクト抵抗値も含む。
【００３４】
ΔＬ領域の長さΔＬおよび抵抗値Ｒｅｘｔを求める方法を説明する。図２は、ゲート電圧を変えたときのソース／ドレイン間スペースの長さＬｃｈと、ソース／ドレイン電極６０ａ、６０ｂ間の抵抗値Ｒｍｅａｓとの関係を示す図である。図２に示すように、ゲート電極２０に６±１Ｖを印加したときのＴＦＴ特性のチャネル長依存性を示すデータから、ゲート電圧が５Ｖのときの直線と、ゲート電圧が７Ｖのときの直線が得られる。２本の直線の交点におけるチャネル長成分（横軸成分）が長さΔＬを表わし、抵抗成分（縦軸成分）が抵抗値Ｒｅｘｔを表わす。
【００３５】
このようにして、ゲート電圧を変えて、ΔＬ領域の長さΔＬと抵抗値Ｒｅｘｔのゲート電圧依存性を求める。図３は、ΔＬ領域の長さΔＬのゲート電圧依存性を示す図である。ソース電極６０ａおよびドレイン電極６０ｂに含まれるチタン電極は、熱処理によってチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取ってＩＧＺＯ層を還元し、奪い取った酸素によって酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給され、供給された水素はＩＧＺＯ層の内部に拡散する。これにより、チャネル層４０に、抵抗値の低い領域が形成される。この抵抗値の低い領域がΔＬ領域であり、その長さΔＬは、奪い取られた酸素と内部に拡散した水素とによって決まる。図３に示すように、ΔＬ領域の長さΔＬは、熱処理の温度が高いほど長くなることがわかる。
【００３６】
図４は、ソース／ドレイン間スペースにおける電子キャリア濃度Ｎｅｘｔの分布を示す図である。図４に示すように、ソース／ドレイン間スペースの長さＬｃｈが８．７μｍの場合、電子キャリア濃度Ｎｅｘｔは、ソース電極およびドレイン電極の端部（それぞれｘ＝０μｍおよび８μｍの位置）で、電子キャリア濃度Ｎｅｘｔが最も高く、ソース／ドレイン間スペースの内側になるほど電子キャリア濃度Ｎｅｘｔは低くなっている。また、ゲート電極２０に印加するゲート電圧を高くすれば、チャネルの電子キャリア濃度Ｎｅｘｔが増加し、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域の濃度を超えるようになる。これにより、ΔＬ領域の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに取り込まれるので、ΔＬ領域は電子キャリア濃度Ｎｅｘｔが高い領域のみになり、その長さΔＬが減少する。その結果、図３に示すように、電気的チャネル長Ｌｅは長くなり、ΔＬ領域の長さΔＬは短くなる。
【００３７】
図５は、ΔＬ領域の抵抗値Ｒｅｘｔのゲート電圧依存性を示す図である。図５に示すように、ゲート電圧を高くすることによってΔＬ領域の長さΔＬが短くなれば、その抵抗値Ｒｅｘｔは低くなる。これは、ゲート電圧が高くなれば、ΔＬ領域内側の電子キャリア濃度Ｎｅｘｔが低い領域はチャネルに変化し、ΔＬ領域の抵抗値に関与する領域はΔＬ領域内の電子キャリア濃度Ｎｅｘｔが高い領域のみになるからである。また、ゲート電圧が高い領域では、熱処理の温度が高いほど、抵抗値Ｒｅｘｔも高くなっている。これは、熱処理の温度が高いほど、ΔＬ領域の長さΔＬが長くなるからである。
【００３８】
このように、ΔＬ領域の長さΔＬは、ゲート電圧に依存する。ΔＬ領域のうち、ＴＦＴ１０がオン状態のときのドレイン電流Ｉｍｅａｓに対する寄与が大きいのは、電子キャリア濃度Ｎｅｘｔが低いチャネル内側の領域ではなく、ソース電極６０ａおよびドレイン電極６０ｂの端部に近い領域である。そこで、本明細書におけるΔＬ領域の長さΔＬとは、ゲート電極２０に２０〜３０Ｖを印加したときに図３から求められる長さであると定義する。また、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと、ΔＬ領域の長さΔＬから、次式（３）により求める。
Ｌｅ＝Ｌｃｈ−ΔＬ  …  （３）
【００３９】
また、図１に示す低抵抗領域４０ｂは、ΔＬ領域、すなわち長さがΔＬの領域をいい、高抵抗領域４０ａは、ソース／ドレイン間スペースから低抵抗領域４０ｂを除いた領域、すなわち長さが電気的チャネル長Ｌｅである領域をいう。上述のように、熱処理によってチャネル層４０に含まれるＩＧＺＯ層は酸素を奪い取られて還元され、酸素を奪い取ったチタン電極は酸化される。また、チタン電極に含まれている水素がＩＧＺＯ層に供給される。供給された水素はＩＧＺＯ層の内部に拡散する。このようなＩＧＺＯ層の還元および水素の拡散によって、長さΔＬの低抵抗領域４０ｂが形成される。
【００４０】
ＴＦＴ１０のチャネル層４０がＩＧＺＯ層４５を含み、ソース電極６０ａおよびドレイン電極６０ｂがチタン電極６５を含む場合について、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を説明する。図６（ａ）〜図６（ｄ）は、ＩＧＺＯ層４５がチタン電極６５によって還元される様子を示す模式断面図である。図６（ａ）〜図６（ｄ）を参照しつつ、ＩＧＺＯ層４５の還元が進行する様子を説明する。
【００４１】
図６（ａ）に示すように、ＩＧＺＯ層４５上に、チタン電極６５を形成する。この工程では、熱処理が施されていないので、ＩＧＺＯ層４５は還元されていない。このとき、ＩＧＺＯ層４５の酸素濃度は高く、チタン電極６５の酸素濃度は低いので、ＩＧＺＯ層４５とチタン電極６５との界面で酸素濃度勾配が急峻になっている。
【００４２】
図６（ｂ）に示すように、熱処理を行うことにより、まずチタン電極６５の下部のＩＧＺＯ層４５に含まれる酸素がチタン電極６５によって奪い取られる。これにより、ＩＧＺＯ層４５が還元されると同時に、チタン電極６５が酸化される。チタン電極６５の下部のＩＧＺＯ層４５は、酸素を奪い取られることによって酸素濃度が低下し、低抵抗領域４０ｂになる。
【００４３】
図６（ｃ）に示すように、界面から離れているソース／ドレイン間スペース内のＩＧＺＯ層４５に含まれる酸素が界面に順に供給され、チタン電極６５に奪い取られる。チタン電極６５はＩＧＺＯ層４５から奪い取った酸素により酸化される。このようにして、チタン電極６５は、その下部のＩＧＺＯ層４５だけでなく、さらにソース／ドレイン間スペースのＩＧＺＯ層４５からも酸素を奪い取って還元する。また、チタン電極６５から水素が供給され、ＩＧＺＯ層４５の内部に拡散する。このため、低抵抗領域４０ｂは、ソース／ドレイン間スペース内のＩＧＺＯ層４５まで広がる。一方、還元されなかったＩＧＺＯ層４５は、高抵抗領域４０ａとして残る。
【００４４】
図６（ｄ）に示すように、ゲート電極２０にゲート電圧を印加すれば、高抵抗領域４０ａとの境界に近い低抵抗領域４０ｂの電子が、それぞれチタン電極６５側に移動する。これにより、低抵抗領域４０ｂの長さが短くなり、逆に高抵抗領域４０ａの長さはその分だけ長くなる。このように、ゲート電極２０に２０〜３０Ｖを印加したときの高抵抗領域４０ａの長さが電気的チャネル長Ｌｅになる。この電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短いので、電流駆動力が従来の薄膜トランジスタと比較して大きくなる。
【００４５】
なお、以下の各実施形態では、低抵抗領域は、酸素を奪い取られて還元されることにより形成されるとし、チタン電極から供給された水素が拡散することの説明は省略する。
【００４６】
＜２．第１の実施形態＞
＜２．１  ＴＦＴの構成＞
図７（ａ）は、本発明の第１の実施形態に係るボトムゲート型ＴＦＴ１００の構成を示す平面図であり、図７（ｂ）は図７（ａ）に示すＡ−Ａ線に沿った断面図である。図７（ａ）および図７（ｂ）に示すＴＦＴ１００は、チャネルエッチ構造のＴＦＴともいわれる。図７（ａ）および図７（ｂ）を参照して、ＴＦＴ１００の構成を説明する。
【００４７】
ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０は、例えばチタン膜上に銅（Ｃｕ）膜を積層した積層金属膜により構成されている。なお、ゲート電極２０は、絶縁基板１５側からチタン膜、アルミニウム（Ａｌ）膜、チタン膜を順に積層した積層金属膜により構成されていてもよい。
【００４８】
ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。ゲート絶縁膜３０は、窒化シリコン（ＳｉＮｘ）膜３５上に酸化シリコン（ＳｉＯ２）膜３６を積層した積層絶縁膜により構成されている。このように、窒化シリコン膜３５上に酸化シリコン膜３６を積層したのは、ゲート絶縁膜３０が後述するチャネル層４０になる酸化物半導体層から酸素を奪い取りにくくするためである。
【００４９】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を含むＩＧＺＯ層からなる。チャネル層４０の両側には、それぞれ低抵抗領域４０ｂが形成されている。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。
【００５０】
ＩＧＺＯ層の膜厚は、３０〜５０ｎｍ程度が好ましい。これは、以下の理由による。ＩＧＺＯ層の膜厚が３０ｎｍよりも薄くなると、ＴＦＴ１００のＴＦＴ特性が不安定になり、また温度およびゲート電圧ストレスによる閾値電圧のシフトが生じる。一方、膜厚が５０ｎｍよりも厚くなると、ゲート電圧による制御性が悪くなり、リーク電流（特にゲート電圧が０Ｖのときのリーク電流）が増大する。
【００５１】
本実施形態で用いられるＩＧＺＯ層の組成比は、次式（４）に示す。
インジウム：ガリウム：亜鉛＝１：１：１  …  （４）
しかし、ＩＧＺＯ層の組成比は、次式（５）に示す場合であってもよく、またはその他の組成比であってもよい。
インジウム：ガリウム：亜鉛＝４：５：１  …  （５）
また、本実施形態で用いられるＩＧＺＯ層は非晶質膜であることが最も好ましいが、微結晶膜または多結晶膜等の結晶性膜であってもよい。微結晶膜である場合には、ＴＦＴ１００のオン抵抗が小さくなり、電流駆動力が大きくなる。
【００５２】
なお、ＴＦＴ１００のチャネル層４０として使用可能な酸化物半導体は、ＩＧＺＯに限定されず、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ系、またはＩｎ−Ｚｎ−Ｓｉ−Ｏ系等であってもよい。具体的には、ＩＺＯ、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＷＯ、ＩＯ等であってもよい。
【００５３】
チャネル層４０の上面で所定の距離を隔てて形成されたソース電極６０ａおよびドレイン電極６０ｂが配置されている。ソース電極６０ａはチャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在するように形成されている。ドレイン電極６０ｂはチャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在するように形成されている。ソース電極６０ａおよびドレイン電極６０ｂの端部は、左右の低抵抗領域４０ｂ上にそれぞれ位置するように形成されている。
【００５４】
ソース電極６０ａおよびドレイン電極６０ｂは、例えば、膜厚１００ｎｍのチタン電極６５上に、膜厚３００〜１０００ｎｍの銅電極６６を積層した積層金属膜により構成されている。このように、ソース電極６０ａおよびドレイン電極６０ｂを積層金属膜により構成するのは、チタン電極６５の抵抗値が高いので、抵抗値が低い銅電極６６を積層することにより、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値を低くするためである。また、ソース電極６０ａおよびドレイン電極６０ｂにチタン電極６５が含まれているのは以下の理由による。すなわち、チタンは酸化物半導体（特にＩＧＺＯ）から酸素を奪い取って還元する能力が高いので、低抵抗領域４０ｂを形成しやすいからである。なお、ソース電極６０ａおよびドレイン電極６０ｂの抵抗値が高くてもよい場合には、ソース電極６０ａおよびドレイン電極６０ｂはチタン電極６５のみで構成されていてもよい。
【００５５】
また、ソース電極６０ａおよびドレイン電極６０ｂは、チタン、アルミニウム、銅、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）等の単層金属膜、アルミニウム−ネオジム（Ｎｄ）、チタン−アルミニウム、モリブデン−タングステン、インジウム−錫の単層合金膜、チタン膜、アルミニウム膜、チタン膜を順に積層したり、チタン膜上にアルミニウム膜を積層したり、チタン膜上にモリブデン膜を積層したりした積層金属膜等からなる電極であってもよい。
【００５６】
ソース電極６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層４０の各低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極６０ａおよびドレイン電極６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【００５７】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極６０ａおよびドレイン電極６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極６０ａおよびドレイン電極６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【００５８】
ＴＦＴ１００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。好ましくは、後述するように、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短い。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ１００は正常に動作する。なお、図７（ａ）および図７（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ１００のチャネル長を示す。
【００５９】
＜２．２  ＴＦＴの製造方法＞
図８（ａ）〜図８（ｃ）および図９（ａ）〜図９（ｃ）は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００の各製造工程を示す工程断面図である。
【００６０】
図８（ａ）に示すように、絶縁基板１５上に、例えばスパッタリング法を用いて、チタン膜（図示しない）および銅膜（図示しない）を連続して成膜する。次に、銅膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。レジストパターンをマスクにして、銅膜、チタン膜の順にウエットエッチング法によりエッチングし、ゲート電極２０を形成する。その後、レジストパターンを剥離する。これにより、チタン膜上に銅膜を積層したゲート電極２０が形成される。
【００６１】
図８（ｂ）に示すように、ゲート電極２０を含む絶縁基板１５の全体を覆うように、プラズマ化学気相成長法（Chemical Vapor Deposition：以下、「プラズマＣＶＤ法」という）を用いて、窒化シリコン膜３５および酸化シリコン膜３６を連続して成膜し、ゲート絶縁膜３０を形成する。
【００６２】
図８（ｃ）に示すように、ゲート絶縁膜３０の表面に、スパッタリング法を用いて、インジウム、ガリウム、亜鉛および酸素を含むＩＧＺＯ膜４１を成膜する。ＩＧＺＯ膜４１は、酸化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合して焼結したターゲットを用い、ＤＣ（Direct Current）スパッタリング法により成膜する。ＩＧＺＯ膜４１の膜厚は３０〜５０ｎｍである。
【００６３】
次に、ＩＧＺＯ膜４１の表面にレジストパターン４８を形成する。レジストパターン４８をマスクとしてＩＧＺＯ膜４１をドライエッチング法によりエッチングし、レジストパターン４８を剥離する。これにより、ゲート絶縁膜３０上のゲート電極２０に対応する位置に、島状のチャネル層４０となるＩＧＺＯ層を形成する。
【００６４】
次に、大気中で温度を３５０℃にして、熱処理を１時間行なう。熱処理を行うことによって、酸化シリコン膜３６等のゲート絶縁膜３０の膜質が向上し、温度ストレスおよびゲート電圧ストレスによる閾値電圧のシフト量を抑制することができる。また、酸化シリコン膜３６とチャネル層４０との界面の欠陥が減少するので、ＴＦＴ１００の立ち上がり特性を改善することができる。このように、ソース電極６０ａおよびドレイン電極６０ｂを形成する前に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元を考慮する必要がないので、ＴＦＴ特性の改善のみを目的とする高温の熱処理が可能になる。
【００６５】
図９（ａ）に示すように、スパッタリング法を用いてソースメタル膜６１を成膜する。ソースメタル膜６１は、膜厚３０〜１００ｎｍのチタン膜６２上に、膜厚３００〜１０００ｎｍの銅膜６３を積層した積層金属膜により構成される。このとき、チタン膜６２の膜厚およびスパッタリング時のパワーは、後述する熱処理条件とともに、電気的チャネル長Ｌｅと深く関係していることがわかった。そこで、これらの条件については後述する。
【００６６】
次に、ソースメタル膜６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン６８を形成する。レジストパターン６８に形成された所定の距離は、ゲート電極２０の長さよりも短いので、レジストパターン６８の端部は、ゲート電極２０の左右の側部とそれぞれ重なるように形成されている。
【００６７】
図９（ｂ）に示すように、レジストパターン６８をマスクにして、ウエットエッチング法により、ソースメタル膜６１の銅膜６３およびチタン膜６２を順にエッチングし、チタン電極６５および銅電極６６を積層したソース電極６０ａおよびドレイン電極６０ｂを形成する。これにより、ソース電極６０ａは、チャネル層４０の左上面から左側のゲート絶縁膜３０上まで延在する。ドレイン電極６０ｂは、チャネル層４０の右上面から右側のゲート絶縁膜３０上まで延在する。なお、チャネル層４０上にエッチングストッパ層は形成されていない。しかし、ウエットエッチング法によってソースメタル膜６１をエッチングするので、ソース電極６０ａおよびドレイン電極６０ｂを形成する際に、チャネル層４０はほとんど膜減りしない。
【００６８】
ソース電極６０ａおよびドレイン電極６０ｂを含む絶縁基板１５の全体を覆うように、プラズマＣＶＤ法を用いて、パッシベーション膜７０になる酸化シリコン膜を成膜する。なお、パッシベーション膜７０は、チャネル層４０と直接接しているので、パッシベーション膜７０には、チャネル層４０を構成するＩＧＺＯ層を還元しにくい酸化シリコン膜を用いることが好ましい。
【００６９】
ドライエッチング法を用いて、パッシベーション膜７０に、ソース電極６０ａおよびドレイン電極６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。次に、大気中で温度を３００℃とし、時間を１時間とする熱処理を行う。熱処理により、チャネル層４０を構成するＩＧＺＯ層からチタン電極６５に酸素が移動する。これにより、チャネル層４０の両側には低抵抗領域４０ｂが形成される。２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央には、低抵抗領域４０ｂよりも抵抗値が高い高抵抗領域４０ａが残る。この熱処理によって、ＴＦＴ１００の電気的チャネル長Ｌｅが決まる。
【００７０】
また、この熱処理によって、コンタクトホール７１ａ、７１ｂのエッチング時にソース電極６０ａおよびドレイン電極６０ｂに生じるダメージを回復させることができる。さらに、パッシベーション膜７０に含まれている酸素がチャネル層４０の高抵抗領域４０ａに供給されるので、高抵抗領域４０ａは高い抵抗値を維持することができる。なお、熱処理の温度および時間は、チタン膜６２の膜厚および成膜時のパワーも考慮して決まるので、その詳細は後述する。
【００７１】
図９（ｃ）に示すように、コンタクトホール７１ａ、７１ｂを含むパッシベーション膜７０上に、金属膜（図示しない）を成膜し、レジストパターン（図示しない）をマスクにして金属膜をパターニングする。これにより、コンタクトホール７１ａ、７１ｂをそれぞれ介してソース電極６０ａおよびドレイン電極６０ｂと電気的に接続される外部配線８０ａ、８０ｂが形成される。
【００７２】
なお、上記説明では、熱処理を、ソースメタル膜６１を成膜する前と、コンタクトホール７１ａ、７１ｂの形成後に行った。しかし、ソースメタル膜６１を成膜する前の熱処理を省略し、コンタクトホール７１ａ、７１ｂの形成後にまとめて熱処理を行ってもよい。コンタクトホール７１ａ、７１ｂの形成後に熱処理を行う場合には、チタン電極６５によるＩＧＺＯ層の還元が進むので、高温で長時間の熱処理を行うことはできない。このため、ＴＦＴ特性を十分向上させることは困難である。しかし、熱処理の回数を１回減らすことができるので、ＴＦＴ１００の製造プロセスを簡略化することができる。
【００７３】
＜２．３  電気的チャネル長とプロセス条件＞
チタン膜６２によるＩＧＺＯ膜４１の還元によって決まる低抵抗領域４０ｂの長さΔＬは、チタン膜６２の膜厚、チタン膜６２をスパッタリングによって成膜する際のパワー、および、チタン膜６２の成膜後（例えばコンタクトホール７１ａ、７１ｂの形成後）の熱処理条件（温度および時間）によって大きな影響を受けることがわかった。そこで、これらのプロセス条件と、低抵抗領域４０ｂの長さΔＬとの関係を調べる実験を行った。図１０は、各種のプロセス条件と低抵抗領域４０ｂの長さΔＬとの関係を示す図である。なお、実験で使用したＴＦＴのソース／ドレイン間スペースの長さＬｃｈは５μｍである。
【００７４】
実験で使用したプロセス条件について説明する。チタン膜６２の膜厚を３０ｎｍまたは７０ｎｍのいずれかとし、スパッタリング法による成膜時のパワーを２ｋＷまたは７ｋＷのいずれかとした。また、チタン膜６２の成膜後の熱処理は、大気中で温度を２５０〜３５０℃の範囲で変化させ、処理時間はいずれの場合も１時間とした。これらのプロセス条件を組み合わせて実験を行った。
【００７５】
実験１では、チタン膜６２の膜厚を１００ｎｍとし、パワーを２ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは０μｍであった。したがって、ＴＦＴ１０１の電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈと同じ５μｍであり、電気的チャネル長Ｌｅを短くすることはできなかった。
【００７６】
図１１は、実験１のプロセス条件で製造したＴＦＴ１０１の断面図である。図１１において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１１に示すように、ＴＦＴ１０１のチャネル層４０では、低抵抗領域４０ｂの長さΔＬは０μｍであり、ソース／ドレイン間スペースの長さＬｃｈと電気的チャネル長Ｌｅとが一致している。このため、電気的チャネル長Ｌｅは露光装置の解像度限界によって決まり、それ以下にすることはできない。
【００７７】
実験２では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは５μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは０μｍになり、ＴＦＴ１０２は常に導通状態になった。
【００７８】
図１２は、実験２のプロセス条件で製造したＴＦＴ１０２の断面図である。図１２において、図７（ｂ）に示すＴＦＴ１００の構成要素と同じ構成要素には同じ参照符号を付して、その説明を省略する。図１２に示すように、ＴＦＴ１０２のチャネル層４０では、高抵抗領域が消滅し、全体が低抵抗領域４０ｂになっている。このため、ＴＦＴ１０２は常に導通状態になっており、トランジスタとしての機能が失われている。
【００７９】
実験３では、チタン膜６２の膜厚を３０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは３μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは２μｍになり、正常に動作することがわかった。
【００８０】
実験４では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、３００℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは２μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは３μｍになり、正常に動作することがわかった。実験３と実験４の結果から、チタン膜６２の膜厚を厚くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００８１】
実験５では、チタン膜６２の膜厚を７０ｎｍとし、パワーを７ｋＷとし、２５０℃で１時間の熱処理を行った。このとき、低抵抗領域４０ｂの長さΔＬは１μｍであった。この場合、ＴＦＴの電気的チャネル長Ｌｅは４μｍになり、正常に動作することがわかった。また、実験４および実験５の結果から、熱処理温度を低くすれば、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。
【００８２】
実験３〜実験５の結果から、低抵抗領域４０ｂの長さΔＬが１〜３μｍであれば、ＴＦＴは正常に動作することがわかった。このことから、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。
【００８３】
また、チタン膜６２の成膜時のパワーが小さいほど、低抵抗領域４０ｂの長さΔＬは短くなり、電気的チャネル長Ｌｅは長くなることがわかった。このように、低抵抗領域４０ｂの長さΔＬは、主にチタン膜６２の膜厚および成膜時のパワーによって決まる。チタン膜６２の膜厚が厚く、かつ成膜時のパワーが小さい場合に、低抵抗領域４０ｂの長さΔＬは最も短くなり、電気的チャネル長Ｌｅは最も長くなる。このように、チタン膜６２の膜厚およびパワーを調整することにより、高抵抗領域４０ａの長さを露光装置の解像度限界以上に短くすることができるので、電流駆動力が大きな薄膜トランジスタを形成することができる。
【００８４】
また、実験１〜５では、熱処理時間を１時間としたが、０．５時間以上３時間以下としてもよい。０．５時間よりも短い時間で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが抑制されるので、電気的チャネル長Ｌｅのばらつきも抑制される。しかし、ゲート電圧ストレスによる閾値電圧のシフトを十分に抑制することができない。一方、３時間よりも長い時間で熱処理した場合には、スループットが悪くなる。また、２５０℃よりも低い温度で熱処理した場合には、閾値電圧のシフトを抑制することができず、また低抵抗領域４０ｂが形成されにくくなる。一方、３５０℃よりも高い温度で熱処理した場合には、低抵抗領域４０ｂの長さΔＬのばらつきが大きくなるので、電気的チャネル長Ｌｅのばらつきが大きくなる。
【００８５】
なお、実験６は、後述する第２の実施形態に係るＴＦＴ２００についての実験結果であるので、第２の実施形態において説明する。
【００８６】
＜２．４  ゲート電圧−ドレイン電流特性＞
図１３は、図７（ａ）および図７（ｂ）に示すＴＦＴ１００のゲート電圧−ドレイン電流特性を示す図である。図１３において、ＴＦＴ１００Ａは低抵抗領域４０ｂの長さΔＬが２μｍのＴＦＴであり、ＴＦＴ１００Ｂは低抵抗領域４０ｂの長さΔＬが０μｍのＴＦＴであり、ＴＦＴ１００Ｃは低抵抗領域４０ｂの長さΔＬが４．５μｍのＴＦＴである。なお、ＴＦＴ１００Ａ〜１００Ｃのソース／ドレイン間スペースの長さＬｃｈはいずれも４．５μｍである。
【００８７】
ＴＦＴ１００Ａでは、３００℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは２μｍであるので、電気的チャネル長Ｌｅは２．５μｍである。ＴＦＴ１００Ｂでは、チャネル層４０を構成するＩＧＺＯ層と直接接するチタン電極６５の膜厚は１００ｎｍであり、２５０℃で１時間の熱処理を行った。この場合、低抵抗領域４０ｂの長さΔＬは０μｍであるので、電気的チャネル長Ｌｅは４．５μｍのままである。ＴＦＴ１００ｃでは、低抵抗領域４０ｂの長さΔＬがソース／ドレイン間スペースの長さと同じなので、電気的チャネル長Ｌｅは０μｍである。
【００８８】
図１３からわかるように、ＴＦＴ１００Ａのドレイン電流Ｉｄｓは、ＴＦＴ１００Ｂのドレイン電流Ｉｄｓに比べて１．８倍も大きくなっていることがわかる。これは、ＴＦＴ１００Ａの電気的チャネル長Ｌｅが、ＴＦＴ１００Ｂの電気的チャネル長Ｌｅに比べて、２．０μｍだけ短くなっているためと考えられる。このことから、低抵抗領域４０ｂの長さΔＬを制御することによって、電気的チャネル長Ｌｅを調整し、電流駆動力が優れたＴＦＴ１００Ａを製造することができることがわかる。なお、ＴＦＴ１００Ｃでは、電気的チャネル長Ｌｅは０μｍになったので、ゲート電圧によってドレイン電流Ｉｄｓを制御できないことを示している。
【００８９】
＜３．第２の実施形態＞
＜３．１  ＴＦＴの構成＞
図１４（ａ）は、本発明の第２の実施形態に係るボトムゲート型ＴＦＴ２００の構成を示す平面図であり、図１４（ｂ）は図１４（ａ）に示すＴＦＴ２００のＢ−Ｂ線に沿った断面図である。図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００はエッチストッパ構造のＴＦＴともいわれる。
【００９０】
図１４（ａ）および図１４（ｂ）を参照して、ＴＦＴ２００の構成を説明する。ガラス基板等の絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【００９１】
ゲート電極２０に対応するゲート絶縁膜３０の表面上の位置に、島状のチャネル層４０が形成されている。チャネル層４０はＩＧＺＯ層からなる。チャネル層４０は、その両側に形成された低抵抗領域４０ｂと、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に残された高抵抗領域４０ａとを含む。なお、ＩＧＺＯ層の膜厚、結晶性、組成比等は第１の実施形態に係るＴＦＴ１００の場合とそれぞれ同じであるため、それらの説明を省略する。
【００９２】
ＴＦＴ１００の場合と異なり、チャネル層４０およびゲート絶縁膜３０上に、エッチングストッパ層１５０が形成されている。エッチングストッパ層１５０は、後述するソース電極１６０ａおよびドレイン電極１６０ｂをエッチングによって形成する際に、チャネル層４０の表面がエッチングされないように保護するとともに、配線の負荷容量を低減する機能を有する。このため、エッチングストッパ層１５０の膜厚は厚い方が好ましいが、厚すぎると成膜時間が長くなり、スループットが落ちるという問題がある。そこで、エッチングストッパ層１５０の好ましい膜厚は、１００〜５００ｎｍである。また、エッチングストッパ層１５０は、直接接するチャネル層４０を構成するＩＧＺＯ層から酸素を奪い取りにくくするために、酸化シリコン膜によって形成されている。
【００９３】
エッチングストッパ層１５０には、チャネル層４０の低抵抗領域４０ｂに到達するコンタクトホール１５１ａ、１５１ｂがそれぞれ開孔されている。エッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれたエッチングストッパ層１５０ｃの上面に所定の距離を隔てて形成されたソース電極１６０ａおよびドレイン電極１６０ｂが配置されている。ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ａを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するように形成されているとともに、コンタクトホール１５１ｂを介して、チャネル層４０の低抵抗領域４０ｂとも電気的に接続されている。なお、ソース電極１６０ａおよびドレイン電極１６０ｂの膜厚および材料は、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。
【００９４】
ソース電極１６０ａの端部は、エッチングストッパ層１５０ｃの左上面に配置され、ドレイン電極１６０ｂの端部は、エッチングストッパ層１５０ｃの右上面に配置されている。このため、ＴＦＴ１００の場合と同様に、ゲート電極２０にゲート電圧が印加されれば、低抵抗領域４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極１６０ａおよびドレイン電極１６０ｂは、２つの低抵抗領域４０ｂとそれぞれオーミック接続される。
【００９５】
ソース電極１６０ａおよびドレイン電極１６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極１６０ａおよびドレイン電極１６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極１６０ａおよびドレイン電極１６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【００９６】
ＴＦＴ２００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ２００は正常に動作する。なお、図１４（ａ）および図１４（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ２００のチャネル長を示す。
【００９７】
＜３．２  ＴＦＴの製造方法＞
図１５（ａ）〜図１５（ｄ）および図１６（ａ）〜図１６（ｃ）は、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００の各製造工程を示す工程断面図である。
【００９８】
ＴＦＴ２００の製造工程のうち、図１５（ａ）〜図１５（ｃ）に示す、絶縁基板１５上にゲート電極２０、ゲート絶縁膜３０、およびチャネル層４０を順次形成する工程は、図８（ａ）〜図８（ｃ）に示す工程と同じである。そこで、図１５（ａ）〜図１５（ｃ）に図８（ａ）〜図８（ｃ）と同じ参照符号を付して、それらの説明を省略する。
【００９９】
図１５（ｄ）に示すように、プラズマＣＶＤ法を用いて、チャネル層４０を覆い、膜厚が１００〜５００ｎｍの酸化シリコン膜１５１を成膜する。酸化シリコン膜１５１上にレジストパターン１５８を形成する。レジストパターン１５８をマスクにして、酸化シリコン膜１５１をドライエッチング法によりエッチングし、チャネル層４０の表面にそれぞれ到達するコンタクトホール１５１ａ、１５１ｂが開孔されたエッチングストッパ層１５０を形成する。このエッチングストッパ層１５０のうち、コンタクトホール１５１ａ、１５１ｂによって挟まれた部分を特にエッチングストッパ層１５０ｃという。
【０１００】
次に、３５０℃で１時間の熱処理を行う。この熱処理は、ゲート電圧ストレスによる閾値電圧のシフトを抑制する等の信頼性の向上、および、コンタクトエッチング時にＩＧＺＯ層に生じたダメージを回復することによるＴＦＴ特性の向上を図ることを目的とするもので、コンタクトホール１５１ａ、１５１ｂを開孔後であって、後述するソースメタル膜１６１を成膜する前に行なう。
【０１０１】
図１６（ａ）に示すように、スパッタリング法を用いて、コンタクトホール１５１ａ、１５１ｂを含むエッチングストッパ層１５０上にソースメタル膜１６１を成膜する。ソースメタル膜１６１の構成、膜厚、および成膜条件はＴＦＴ１００のソースメタル膜６１の場合と同じであるため、それらの説明を省略する。
【０１０２】
次に、ソースメタル膜１６１上に、フォトリソグラフィ法を用いて、エッチングストッパ層１５０の上方で所定の距離を隔てて左右に分離されたレジストパターン１６８を形成する。
【０１０３】
図１６（ｂ）に示すように、レジストパターン１６８をマスクにして、ドライエッチング法を用いて、ソースメタル膜１６１に含まれる銅膜１６２およびチタン膜１６３を順にエッチングし、チタン電極１６５および銅電極１６６によって構成されるソース電極１６０ａおよびドレイン電極１６０ｂを形成する。これにより、ソース電極１６０ａは、エッチングストッパ層１５０ｃの左上面から左側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ａを介してチャネル層４０とも電気的に接続される。ドレイン電極１６０ｂは、エッチングストッパ層１５０ｃの右上面から右側のゲート絶縁膜３０上まで延在するとともに、コンタクトホール１５１ｂを介してチャネル層４０とも電気的に接続される。なお、ソース電極１６０ａおよびドレイン電極１６０ｂと、ゲート電極２０との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１０４】
図１６（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂの形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂの形成後の熱処理により、チャネル層４０の両側には低抵抗領域４０ｂが形成され、２つの低抵抗領域４０ｂに挟まれたチャネル層４０の中央に高抵抗領域４０ａが残る。このようにして、図１４（ａ）および図１４（ｂ）に示すＴＦＴ２００が形成される。
【０１０５】
＜３．３  コンタクトホール形成後の熱処理条件＞
第１の実施形態では、コンタクトホール形成後の熱処理の温度は３００℃であったが、本実施形態では３５０℃と高くした。この理由について説明する。図１７（ａ）および図１７（ｂ）は、ＴＦＴ２００のチャネル層４０付近の拡大断面図である。
【０１０６】
図１７（ａ）に示すように、ソース電極１６０ａおよびドレイン電極１６０ｂに含まれるチタン電極１６５がエッチングストッパ層１５０上に形成されている。チタン電極１６５は、エッチングストッパ層１５０に形成されたコンタクトホール１５１ａ、１５１ｂを介してチャネル層４０を構成するＩＧＺＯ層４５と電気的に接続されている。チタン電極１６５に電圧が印加されれば、その電界によって、チタン電極１６５に対応するＩＧＺＯ層４５の位置に電子が誘起される。その結果、エッチングストッパ層１５０上のチタン電極１６５に対応するＩＧＺＯ層４５の位置に、高濃度キャリア層が形成される。
【０１０７】
高濃度キャリア層が形成されたチャネル層４０の電気的チャネル長Ｌｅを短くするためには、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５をより多く還元する必要がある。しかし、エッチングストッパ層１５０ｃの直下のＩＧＺＯ層４５は、コンタクトホール１５１ａ、１５１ｂの位置から離れた位置にある。そこで、図１７（ｂ）に示すように、熱処理の温度を高くして、ソース／ドレイン間スペース内のＩＧＺＯ層４５ｂに含まれる酸素をチタン電極１６５まで移動させて奪い取る必要がある。このようにして酸素を奪い取られたＩＧＺＯ層４５ｂは低抵抗領域４０ｂになる。また、２つの低抵抗領域４０ｂによって挟まれたＩＧＺＯ層４５ａは酸素を奪い取られないので、高抵抗領域４０ａとして残る。これにより、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短くなる。
【０１０８】
例えば、エッチングストッパ層１５０ｃの長さが７．５μｍの場合、図１０に示す実験６の結果から、ゲート電極２０に２０〜３０Ｖを印加したときの低抵抗領域４０ｂの長さΔＬは５μｍになるので、電気的チャネル長Ｌｅは２．５μｍになる。このことから、ＴＦＴ２００にゲート電圧を印加したとき、エッチングストッパ層１５０ｃの両端の直下に位置するＩＧＺＯ層４５に、長さ２．５μｍの低抵抗領域４０ｂがそれぞれ形成されたことがわかる。この結果、図１０の実験１に示す場合と比較して、電気的チャネル長Ｌｅを２μｍ短くすることができる。
【０１０９】
＜３．４  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ２００の電流駆動力を高くすることができる。
【０１１０】
＜４．第３の実施形態＞
＜４．１  ＴＦＴの構成＞
図１８（ａ）は、本発明の第３の実施形態に係るボトムゲート型ＴＦＴ３００の構成を示す平面図であり、図１８（ｂ）は図１８（ａ）に示すＴＦＴ３００のＣ−Ｃ線に沿った断面図である。図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００は、ボトムコンタクト構造のＴＦＴともいわれる。
【０１１１】
図１８（ａ）および図１８（ｂ）を参照して、ＴＦＴ３００の構成を説明する。絶縁基板１５上に、ゲート電極２０が形成されている。ゲート電極２０を含む絶縁基板１５の全体を覆うように、ゲート絶縁膜３０が形成されている。なお、ゲート電極２０およびゲート絶縁膜３０の構成は、第１の実施形態に係るＴＦＴ１００の場合と同じであるので、同じ参照符号を付してそれらの説明を省略する。
【０１１２】
ゲート電極２０の上方のゲート絶縁膜３０上に、所定の距離を隔てて形成されたソース電極２６０ａおよびドレイン電極２６０ｂが形成されている。ソース電極２６０ａおよびドレイン電極２６０ｂは、ゲート絶縁膜３０の表面にチタン電極２６５、銅電極２６６、およびチタン電極２６７が順に積層された積層金属膜によって構成されている。ソース電極２６０ａでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも左側に後退している。ドレイン電極２６０ｂでは、銅電極２６６およびチタン電極２６７の端部は、チタン電極２６５の端部よりも右側に後退している。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂの端部には、チタン電極２６５がそれぞれ内側に飛び出した階段状の段差が形成されている。
【０１１３】
ソース電極２６０ａとドレイン電極２６０ｂとによって挟まれたゲート絶縁膜３０上には、ＩＧＺＯ層からなるチャネル層２４０が形成されている。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在している。ソース電極２６０ａと接するチャネル層２４０の一端、および、ドレイン電極２６０ｂと接するチャネル層２４０の他端は、チタン電極２６５およびチタン電極２６７と直接接している。このため、チャネル層２４０の両側には、チタン電極２６５およびチタン電極２６７によって還元された低抵抗領域（「第１の領域」ともいう）２４０ｂが形成されている。２つの低抵抗領域２４０ｂによって挟まれたチャネル層２４０の中央には、還元されなかった高抵抗領域（「第２の領域」ともいう）２４０ａが残る。
【０１１４】
ソース電極２６０ａの端部はゲート電極２０の左側部の上方に配置され、ドレイン電極２６０ｂの端部はゲート電極２０の右側部の上方に配置されている。このため、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０からの電界によって、チャネル層２４０の各低抵抗領域２４０ｂに電子が誘起され、高濃度キャリア層が形成される。高濃度キャリア層が形成されることにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、２つの低抵抗領域２４０ｂとそれぞれオーミック接続される。
【０１１５】
ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０が形成されている。パッシベーション膜７０は、膜厚３００ｎｍの酸化シリコン膜からなる。パッシベーション膜７０には、ソース電極２６０ａおよびドレイン電極２６０ｂの表面に到達するコンタクトホール７１ａ、７１ｂがそれぞれ開孔されている。ソース電極２６０ａおよびドレイン電極２６０ｂはコンタクトホール７１ａ、７１ｂを介して、パッシベーション膜７０上に形成された外部配線８０ａ、８０ｂとそれぞれ電気的に接続されている。
【０１１６】
ＴＦＴ３００では、電気的チャネル長Ｌｅは、ソース／ドレイン間スペースの長さＬｃｈよりも短い。電気的チャネル長Ｌｅは、ＴＦＴ１００の場合と同様に、ソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍ程度短いことが好ましい。電気的チャネル長Ｌｅをソース／ドレイン間スペースの長さＬｃｈよりも１〜３μｍだけ短くすることによって、ソース／ドレイン間スペースを解像度限界まで狭くした場合でも、ＴＦＴ３００は正常に動作する。なお、図１８（ａ）および図１８（ｂ）に示す電気的チャネル長Ｌｅは、ゲート電極２０に２０〜３０Ｖを印加したときのＴＦＴ３００のチャネル長を示す。
【０１１７】
＜４．２  ＴＦＴの製造方法＞
図１９（ａ）〜図１９（ｄ）および図２０（ａ）〜図２０（ｃ）は、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００の各製造工程を示す工程断面図である。
【０１１８】
ＴＦＴ３００の製造工程のうち、図１９（ａ）〜図１９（ｂ）に示す、絶縁基板１５上にゲート電極２０を形成する工程、および、ゲート絶縁膜３０を形成する工程は、図８（ａ）および図８（ｂ）に示す工程と同じである。そこで、図１９（ａ）および図１９（ｂ）には、図８（ａ）および図８（ｂ）と同じ参照符号を付してそれらの説明を省略する。
【０１１９】
図１９（ｃ）に示すように、スパッタリング法を用いて、ゲート絶縁膜３０上にソースメタル膜２６１を成膜する。ソースメタル膜２６１は、チタン膜２６２、銅膜２６３、チタン膜２６４の順に積層した積層金属膜である。次に、ソースメタル膜２６１上に、フォトリソグラフィ法を用いて、ゲート電極２０の上方で所定の距離を隔てて左右に分離されたレジストパターン２６８を形成する。レジストパターン２６８をマスクにして、ウエットエッチング法を用いて、ソースメタル膜２６１に含まれるチタン膜２６４および銅膜２６３を順にエッチングし、ソース電極２６０ａおよびドレイン電極２６０ｂに含まれるチタン電極２６７および銅電極２６６を形成する。
【０１２０】
図１９（ｄ）に示すように、レジストパターン２６８を剥離し、チタン電極２６７および銅電極２６６を覆い、レジストパターン２６８よりも開口部を狭くしたレジストパターン２６９を形成する。レジストパターン２６９をマスクにして、ウエットエッチング法を用いてチタン膜２６２をエッチングし、チタン電極２６５を形成する。これにより、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６７および銅電極２６６の端部がチタン電極２６５の端部よりも後退した階段状の段差を有する構造になる。ソース電極２６０ａは、ゲート電極２０の左上方から左側に延在し、ドレイン電極２６０ｂは、ゲート電極２０の右上方から右側に延在する。なお、ソース電極２６０ａおよびドレイン電極２６０ｂの端部と、ゲート電極２０の側部との位置関係はＴＦＴ１００の場合と同じであるので、その説明を省略する。
【０１２１】
図２０（ａ）に示すように、スパッタリング法を用いて、膜厚３０〜５０ｎｍのＩＧＺＯ膜（図示しない）を成膜する。ＩＧＺＯ膜上に形成したレジストパターン２４８を用いてＩＧＺＯ膜をエッチングすることにより、ソース／ドレイン間スペースにＩＧＺＯ層からなるチャネル層２４０を形成する。チャネル層２４０の一端はソース電極２６０ａの上面まで延在し、他端はドレイン電極２６０ｂの上面まで延在する。これにより、ＩＧＺＯ層の左下面は、ソース電極２６０ａに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接し、ＩＧＺＯ層の右下面は、ドレイン電極２６０ｂに含まれるチタン電極２６７およびチタン電極２６５の端部の表面と直接接する。
【０１２２】
図２０（ｂ）に示すように、チャネル層２４０、ソース電極２６０ａおよびドレイン電極２６０ｂを含む絶縁基板１５の全体を覆うように、パッシベーション膜７０を成膜する。次に、パッシベーション膜７０に、ソース電極２６０ａおよびドレイン電極２６０ｂの表面にそれぞれ到達するコンタクトホール７１ａ、７１ｂを開孔する。なお、これらの工程は、第１の実施形態の場合と同じであるので、詳細な説明を省略する。
【０１２３】
コンタクトホール７１ａ、７１ｂを開孔後に、大気中で温度を３５０℃とし、時間を１時間とする熱処理を行う。熱処理によって、チャネル層２４０を構成するＩＧＺＯ層からソース電極２６０ａおよびドレイン電極２６０ｂのチタン電極２６５、２６７に酸素が移動し、ＩＧＺＯ層が還元される。これにより、チャネル層２４０の両側に低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたＩＧＺＯ層は高抵抗領域２４０ａとして残る。また、コンタクトホール７１ａ、７１ｂのエッチングによってソース電極２６０ａおよびドレイン電極２６０ｂに生じたダメージが回復され、ＴＦＴ特性が改善される。なお、ＩＧＺＯ層が還元される様子は後述する。
【０１２４】
図２０（ｃ）に示すパッシベーション膜７０の形成から外部配線８０ａ、８０ｂの形成までは、コンタクトホール７１ａ、７１ｂを形成後の熱処理を除き、ＴＦＴ１００の場合と同じであるので、それらの説明を省略する。コンタクトホール７１ａ、７１ｂを形成後の熱処理により、チャネル層２４０の両側には低抵抗領域２４０ｂが形成され、２つの低抵抗領域２４０ｂに挟まれたチャネル層２４０の中央に高抵抗領域２４０ａが残る。このようにして、図１８（ａ）および図１８（ｂ）に示すＴＦＴ３００が形成される。
【０１２５】
図２１は、チャネル層２４０を構成するＩＧＺＯ層が熱処理により還元される様子を示すＴＦＴ３００の拡大断面図である。図２１に示すように、チャネル層２４０を構成するＩＧＺＯ層は、ソース電極２６０ａのチタン電極２６５、２６７の表面および側面と直接接している。熱処理により、ＩＧＺＯ層は、チタン電極２６５、２６７の表面および側面と直接接する領域から還元されるので、チタン電極２６５、２６７と接する領域を基点として低抵抗領域２４０ｂが広がる。
【０１２６】
＜４．３  効果＞
本実施形態によれば、第１の実施形態に係るＴＦＴ１００の場合と同様に、ＴＦＴ３００の電流駆動力を高くすることができる。
【０１２７】
＜４．４  変形例＞
ＴＦＴ３００では、ソース電極２６０ａおよびドレイン電極２６０ｂは、チタン電極２６５、銅電極２６６、チタン電極２６７を順に積層した積層金属膜によって構成されているとした。しかし、積層金属膜には、チタン電極２６５およびチタン電極２６７のうち少なくともいずれか一方のみが含まれていればよい。この場合、チャネル層２４０を構成するＩＧＺＯ層がチタン電極２６５、２６７と接する面積が減少するので、ＩＧＺＯ層が還元される速度が遅くなる。そこで、低抵抗領域２４０ｂの長さΔＬを十分長くするために、熱処理時の温度を高くしたり、処理時間を長くしたりする必要がある。
【０１２８】
＜５．第４の実施形態＞
図２２は、第１から第３の実施形態に係るＴＦＴ１００〜３００のいずれかを含む液晶表示装置１の構成を示すブロック図である。図２２に示す液晶表示装置１は、液晶パネル２と、表示制御回路３と、ゲートドライバ４と、ソースドライバ５とを含む。液晶パネル２には、水平方向に延びるｎ本（ｎは１以上の整数）のゲート配線Ｇ１〜Ｇｎと、ゲート配線Ｇ１〜Ｇｎと交差する方向に延びるｍ本（ｍは１以上の整数）のソース配線Ｓ１〜Ｓｍが形成されている。ｉ番目のゲート配線Ｇｉ（ｉは１以上ｎ以下の整数）とｊ番目のソース配線Ｓｊ（ｊは１以上ｍ以下の整数）との交点近傍には、それぞれ画素形成部Ｐｉｊが配置されている。
【０１２９】
表示制御回路３には、液晶表示装置１の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対して制御信号ＳＣ１を出力し、ソースドライバ５に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
【０１３０】
ゲートドライバ４はゲート配線Ｇ１〜Ｇｎに接続され、ソースドライバ５はソース配線Ｓ１〜Ｓｍに接続されている。ゲートドライバ４は、選択状態を示すハイレベルの信号をゲート配線Ｇ１〜Ｇｎに順に与える。これにより、ゲート配線Ｇ１〜Ｇｎが１本ずつ順に選択される。例えば、ｉ番目のゲート配線Ｇｉが選択されたとき、１行分の画素形成部Ｐｉ１〜Ｐｉｍが一括して選択される。ソースドライバ５は、各ソース配線Ｓ１〜Ｓｍに対して画像信号ＤＴに応じた信号電圧を与える。これにより、選択された１行分の画素形成部Ｐｉ１〜Ｐｉｍに画像信号ＤＴに応じた信号電圧が書き込まれる。このようにして、液晶表示装置１は液晶パネル２に画像を表示する。なお、液晶パネル２を「表示部」といい、ゲートドライバ４およびソースドライバ５をまとめて「駆動回路」ということがある。
【０１３１】
図２３は、液晶パネル２に設けられた画素形成部Ｐｉｊ内のパターン配置を示す平面図である。図２３に示すように、液晶パネル２は、水平方向に延びるｉ番目のゲート配線Ｇｉと、ゲート配線Ｇｉと交差する方向に延びるｊ番目のソース配線Ｓｊと、ゲート配線Ｇｉとソース配線Ｓｊに囲まれた領域に配置された画素形成部Ｐｉｊとを含む。画素形成部Ｐｉｊは、スイッチング素子として機能するＴＦＴとして、図７（ａ）および図７（ｂ）に示すＴＦＴ１００を含む。ＴＦＴ１００のゲート電極２０はゲート配線Ｇｉと電気的に接続されている。ゲート電極２０の上方には、島状のチャネル層４０が形成されている。チャネル層４０の一端は、ソース配線Ｓｊに接続されたソース電極と電気的に接続され、チャネル層４０の他端は、ドレイン電極と電気的に接続されている。さらに、ドレイン電極は、コンタクトホール６を介して画素電極７と接続されている。画素電極７は、対向電極（図示しない）とともに、画像信号ＤＴに応じた信号電圧を所定時間保持する画素容量を構成する。
【０１３２】
液晶パネル２に設けられた各画素形成部Ｐｉｊのスイッチング素子として、駆動電流力が大きなＴＦＴ１００を用いれば、ＴＦＴ１００は、ソース配線Ｓｊから与えられる画像信号ＤＴの信号電圧を、短時間で画素容量に充電できる。これにより、画素形成部Ｐｉｊの数を増やすことができるので、高精細化を図ることが可能になる。
【０１３３】
また、ＴＦＴ１００を用いて、液晶パネル２の額縁にゲートドライバ４およびソースドライバ５を形成することもできる。この場合、ＴＦＴ１００のオン電流が大きいので、ゲートドライバ４およびソースドライバ５の動作速度が速くなり、ハイフレームレート化を実現することができる。また、ゲートドライバ４およびソースドライバ５の回路規模を小さくすることができるので、液晶パネル２の額縁を小さくすることができるとともに、液晶表示装置１の消費電力を低減することができる。
【０１３４】
なお、図２２および図２３では、ＴＦＴ１００を用いた場合について説明したが、ＴＦＴ１００の代わりに、ＴＦＴ２００または３００を用いてもよい。
【０１３５】
また、上述の説明では、ＴＦＴ１００を液晶表示装置１に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。
【産業上の利用可能性】
【０１３６】
本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に用いられる薄膜トランジスタに適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路のトランジスタに適している。
【符号の説明】
【０１３７】
１…液晶表示装置
２…液晶パネル
４…ゲートドライバ
５…ソースドライバ
２０…ゲート電極
３０…ゲート絶縁膜
４０…チャネル層（ＩＧＺＯ層）
４０ａ、２４０ａ…高抵抗領域
４０ｂ、２４０ｂ…低抵抗領域
６０ａ、１６０ａ、２６０ａ…ソース電極
６０ｂ、１６０ｂ、２６０ｂ…ドレイン電極
６５、１６５、２６５、２６７…チタン電極
７１ａ、７１ｂ、１５１ａ、１５１ｂ…コンタクトホール
１００、２００、３００…薄膜トランジスタ（ＴＦＴ）
１５０、１５０ｃ…エッチングストッパ層
【国際調査報告】
2012117936.tif 000026
2012117936.tif 000027
2012117936.tif 000028
2012117936.tif 000029