(57)【要約】小型・低消費電力の可変遅延回路を実現するに当たり、遅延量制御に伴う波形劣化を抑制するため、伝送線路に複数の可変容量素子を装荷し、それらの容量値を変化させることにより遅延量の制御を行う可変遅延回路において、可変容量素子の装荷間隔、及び素子サイズ分布が、各素子の容量値が最大となるとき最平坦群遅延条件を満たし、一方、最小となるときには、該伝送線路と可変容量素子とで構成される擬似的な伝送線路の特性インピーダンスが信号源及び負荷インピーダンス付近となるようにする。
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【特許請求の範囲】
【請求項１】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか二つ、もしくは全てのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、それぞれのパラメータの平均値に対し２０％以上となるようにすることを特徴とする可変遅延回路。
【請求項２】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、伝送線路構造パラメータの何れか一つのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、パラメータの平均値に対し２０％以上となるようにすることを特徴とする可変遅延回路。
【請求項３】
伝送線路に複数の可変容量を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか一つ、あるいは二つ、もしくは全てのパラメータを、信号の進行方向に対して一様増加もしくは一様減少関数に従い分布させることを特徴とする可変遅延回路。
【請求項４】
伝送線路に複数の可変容量を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、前記可変容量素子の容量値がある値、好ましくは最大となる条件において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータが、最平坦群遅延条件を満足する値の±１０％以内であることを特徴とする請求項１乃至３に記載の可変遅延回路。
【請求項５】
前記最平坦群遅延条件が、Ｂｅｓｓｅｌフィルタ形成条件であることを特徴とする請求項４記載の可変遅延回路。
【請求項６】
前記最平坦群遅延条件が、Ｇａｕｓｓｉａｎフィルタ形成条件であることを特徴とする請求項４記載の可変遅延回路。
【請求項７】
伝送線路に複数の可変容量を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、前記可変容量素子の容量値がある値、好ましくは最小となる条件において、前記伝送線路と前記可変容量素子とで構成される擬似的な伝送線路の特性インピーダンスが、該可変遅延回路の入出力に接続される回路の該可変遅延回路から見た入力インピーダンスの値の±５０％の範囲にあることを特徴とする請求項４乃至６に記載の可変遅延回路。
【請求項８】
前記可変容量素子の一部を先端開放スタブで置換したことを特徴とする請求項１乃至７に記載の可変遅延回路。
【請求項９】
前記可変容量素子の一部を、複数可変容量の直列接続としたことを特徴とする請求項１乃至７に記載の可変遅延回路。
【請求項１０】
前記伝送線路を、インダクタンス素子で置き換えたことを特徴とする請求項１乃至９に記載の可変遅延回路。
【請求項１１】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか二つ、もしくは全てのパラメータを非一様にすることを特徴とする可変遅延回路。
【請求項１２】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、伝送線路構造パラメータの何れか一つのパラメータを非一様にすることを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ信号等の遅延時間を制御する可変遅延回路に関する。
【背景技術】
【０００２】
光通信システム、無線通信システム、レーダーシステム等のシステムにおいて、データ信号の遅延量を制御する可変遅延回路がしばしば用いられる。そのようなシステムの一例として、偏波多重ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ、四位相偏移）変調方式を用いた１００Ｇｂｐｓ級のデジタルコヒーレント光通信システムの構成を図１に示す。システムは、送信部４１、受信部４２、及び伝送路である光ファイバ４３とから構成される。送信部４１には、１００Ｇｂｐｓ級の情報電気信号が入力され、送信部４１において１００Ｇｂｐｓ級の偏波多重ＱＰＳＫ光信号に変換され、光ファイバ４３へ出力される。受信部４２は、１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号を受信し、１００Ｇｂｐｓ級の情報電気信号へ変換し出力する。
図２に、送信部４１の構成の一例を示す。入力された１００Ｇｂｐｓ級の情報電気信号は、誤り訂正・符号化・多重回路２３において４ｃｈ（チャンネル）の３２Ｇｂｐｓ級信号に変換され、変調器ドライバ回路２２−１乃至４により増幅された後、２台のＱＰＳＫ変調器２５ａ、２５ｂから構成される光変調器２５へ入力される。光変調器２５においてシンボルレート３２Ｇｂｐｓの４値位相変調光に変換された後、偏波ビームコンバイナ（ＰＢＣ）２６において偏波多重され、１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号として出力される。
図３に、受信部４２の構成の一例を示す。光ファイバ４３により伝送された１００Ｇｂｐｓ級偏波多重ＱＰＳＫ光信号は、偏波ビームスプリッタ（ＰＢＳ）３１により２つの偏波成分（Ｘ、Ｙ）に分離され、それぞれ９０度光ハイブリッド回路３３ａ、３３ｂへと入力される。更に９０度光ハイブリッド回路３３ａ、３３ｂにおいて、局発光源３２から発生される局発光と干渉することにより、各偏波は同相成分と直行成分とに分離される。これらの光信号は、バランス型フォトダイオード３４−１乃至４により、Ｘ、Ｙ偏波それぞれの同相（Ｉ）及び直行（Ｑ）成分の計４つ電気信号へと変換される。これらの電気信号は、アナログ・デジタル変換回路（ＡＤＣ）３５−１乃至４を介して、デジタル信号処理回路（ＤＳＰ）３６へ入力され、分散補償や位相同期などの処理が行われる。最後に、誤り訂正・符号化回路３７を経て、１００Ｇｂｐｓ級の情報電気信号として出力される。
図２に示すようなデジタルコヒーレント光通信システムの送信部においては、良好な偏波多重ＱＰＳＫ光信号波形を生成するために、光変調器２５への４つのチャンネルに対応する入力信号の遅延量を調整する必要がある。そのために図４に示すように、可変遅延回路２１−１〜２１−４を具備することが有効な手段となる。
上述したようなシステムにおいては、装置の小型化、低消費電力化、発熱の観点から、可変遅延機能を小型、低消費電力で実現することが強く求められる。
可変遅延機能を実現する一般的な技術として、トロンボーン型などの機械式の方式がある。これは、信号の通過経路の長さを機械的に変化させることにより遅延量を制御する方式である。この方式によれば、一般に、低損失、且つ波形劣化を十分に抑えながら広範囲に遅延量の制御を行うことが可能となる。しかし、例えば長辺が十数ｃｍ程度と巨大であるため、高度に集積化されたシステムへ組み込むには不適である場合が多い。
２つ目の一般的技術として、比較的大規模な集積回路を用いた技術を挙げることができる。例えば、フェーズインターポレータ等を使ってクロック信号の位相を制御し、これとＤ−Ｆ／Ｆ（Ｄタイプ・フリップフロップ）を組み合わせる構成が挙げられる。こうした技術は集積回路により実現されるため機械式に比べ小型であり、また広範囲に遅延量の制御を行うことが可能である。しかし一般に消費電力が大きく、結果的に発熱も大きいという問題がある。
上記２つの一般的技術に対し、小型かつ低消費電力で可変遅延機能を実現する手段として、図５に示すような伝送線路６、６ｃに周期的に可変容量素子５を装荷した構造が考えられる。各々の可変容量素子５には何らかの手段により制御電圧ＶＣＮＴが印加され、その容量値ＣＶはＶＣＮＴに依存して変化する。このような構造は、以前から非線型伝送線路、もしくは可変容量装荷伝送線路として知られており、パルス発生やミリ波帯における高調波発生等の用途に用いられてきた。
この構造は、伝送線路と可変容量素子とから擬似的な伝送線路が構成されていると見ることが可能である。この擬似的な伝送線路の位相定数βは近似的に、
2012124789.tif 000003
により与えられる。ここで、伝送線路及び可変容量素子の損失は無視している。式（１）において、ωは角周波数、ＬＴＬは伝送線路に分布する単位長さ当たりのインダクタンス、ＣＴＬは伝送線路に分布する単位長さ当たりの容量、ＣＶは可変容量素子の容量でＶＣＮＴの関数、ｄは可変容量素子が装荷された一区間の伝送線路の長さである。式（１）が示すように、制御電圧ＶＣＮＴにより可変容量値ＣＶを変化させれば、位相定数βを変化させることが可能である。一般にデータ信号は広帯域に渡る周波数成分を有しているが、各周波数成分の位相の変化量が周波数に比例していれば、データ波形を変化させることなく遅延量を調整することが可能となる。
一方、図５に示した伝送線路と可変容量素子により構成される擬似的な伝送線路の特性インピーダンスは近似的に、
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により与えられる。式（１）と同様、伝送線路及び可変容量素子の損失は無視している。式（２）は、制御電圧ＶＣＮＴにより位相定数βを制御した場合、同時に特性インピーダンスも変化することを示している。これは、遅延量の制御に伴い、挿入損失や反射損失が変化し、結果的に信号振幅が変化することを意味する。これは一般には望ましくない現象であるが、振幅変動が許容範囲であったり、もしくは、後段に続く回路の振幅が飽和状態である場合などには問題にならないことも多い。従って、本特許においては直接的な課題とはしない。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｇ．Ｍａｔｔｈａｅｉ、Ｌ．Ｙｏｕｎｇ、Ｅ．Ｍ．Ｔ．Ｊｏｎｅｓ、“Ｃｈａｐｔｅｒ  ４  Ｌｏｗ−Ｐａｓｓ  Ｐｒｏｔｏｔｙｐｅ  Ｆｉｌｔｅｒｓ  Ｏｂｔａｉｎｅｄ  ｂｙ  Ｎｅｔｗｏｒｋ  Ｓｙｎｔｈｅｓｉｓ  Ｍｅｔｈｏｄｓ”ｉｎ「Ｍｉｃｒｏｗａｖｅ  Ｆｉｌｔｅｒｓ、Ｉｍｐｅｄａｎｃｅ−Ｍａｔｃｈｉｎｇ  Ｎｅｔｗｏｒｋｓ、ａｎｄ  Ｃｏｕｐｌｉｎｇ  Ｓｔｒｕｃｔｕｒｅｓ」、Ａｒｔｅｃｈ  Ｈｏｕｓｅ  １９８０（Ｒｅｐｒｉｎｔ  ｏｆ  ｔｈｅ  ｅｄｉｔｉｏｎ  ｐｕｂｌｉｓｈｅｄ  ｂｙ  ＭｃＧｒａｗ−Ｈｉｌｌ  Ｂｏｏｋ  Ｃｏｍｐａｎｙ、Ｉｎｃ．、１９６４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし本件発明者の検討によれば、実際に図５に示すような伝送線路に周期的に可変容量素子を装荷した構造を用いて遅延量の制御を行おうとすると、以下の問題が生じる。
図６は、伝送線路に周期的に可変容量素子を装荷した構造により遅延量の制御を行った際の出力電圧波形のシミュレーション特性を示したものである。ここで、伝送線路としてＣＰＷ（コプレーナ・ウェーブガイド）、可変容量素子としてＨＢＴ（ヘテロ接合バイポーラトランジスタ）のＢＣ間（ベース・コレクタ間）容量の使用を想定した。図には、４つの制御電圧値、すなわち可変容量値に対応した波形を示している。入力は、速度３２Ｇｂｐｓ、振幅５００ｍＶｐ−ｐの擬似ランダム信号である。図に示すように、可変容量素子の容量値を大きくするに従って波形が大きく劣化していることが分かる。
この波形劣化の原因を調べるために、同回路の挿入損失、及び群遅延特性の計算を行った。そのシミュレーション結果を、図７、及び図８に示す。図６と同様に、４つの制御電圧値、すなわち可変容量値に対応した特性を示してある。伝送線路に周期的に可変容量素子を装荷した構造には、一般にブラッグ（Ｂｒａｇｇ）周波数と呼ばれる遮断周波数が存在する。その結果、図７に示すように、この例では６０〜８０ＧＨｚ程度の周波数で挿入損失の急激な劣化が起こる。遮断周波数は装荷した可変容量の容量値に依存する。しかしこの遮断周波数は、伝送信号に含まれる主要な周波数成分の帯域に比較し十分大きく、出力波形を大きく劣化させる要因とはならない。
一方、遮断周波数付近で群遅延の増大が見られる。これは、周波数と位相の間の線形性が高周波領域において保持されないことを意味しており、波形劣化の主要因であると考えられる。
以上から、伝送線路に周期的に可変容量素子を装荷した構造により遅延量の制御を行おうとした際に図３に見られたような波形劣化は、この構造に本質的な問題であることが分かる。
本発明は、上述した問題点に鑑みてなされたものであって、小型・低消費電力の可変遅延回路を実現するに当たり、遅延量制御に伴う波形劣化を抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか二つ、もしくは全てのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、それぞれのパラメータの平均値に対し２０％以上となるようにする。
また、本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、伝送線路構造パラメータの何れか一つのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、パラメータの平均値に対し２０％以上となるようにする。
また、本発明の可変遅延回路は、伝送線路に複数の可変容量を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか一つ、あるいは二つ、もしくは全てのパラメータを、信号の進行方向に対して一様増加もしくは一様減少関数に従い分布させる。
また、本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか二つ、もしくは全てのパラメータを非一様にする。
また、本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、伝送線路構造パラメータの何れか一つのパラメータを非一様にする。
【発明の効果】
【０００６】
上述した本発明の態様によれば、小型・低消費電力の可変遅延回路を実現するに当たり、遅延量制御に伴う波形劣化を抑制することが可能になる。
【図面の簡単な説明】
【０００７】
【図１】デジタルコヒーレント光通信システムのブロック図である。
【図２】デジタルコヒーレント光通信システムの送信部のブロック図である。
【図３】デジタルコヒーレント光通信システムの受信部のブロック図である。
【図４】可変遅延回路を適用したデジタルコヒーレント光通信システムの送信部のブロック図である。
【図５】一般的な可変遅延回路の一例を示す回路図である。
【図６】一般的な可変遅延回路の一例に係る回路の出力電圧波形のシミュレーション結果を示したグラフである。
【図７】一般的な可変遅延回路の一例に係る回路の挿入損失のシミュレーション結果を示したグラフである。
【図８】一般的な可変遅延回路の一例に係る回路の群遅延特性のシミュレーション結果を示したグラフである。
【図９】本発明の第１の実施の形態に係る回路図である。
【図１０】本発明の第１の実施の形態に係る回路の群遅延特性のシミュレーション結果を示したグラフである。
【図１１】本発明の第１の実施の形態に係る回路の出力電圧波形のシミュレーション結果を示したグラフである。
【図１２】本発明の第２の実施の形態に係るレイアウト図である。
【図１３】本発明の第３の実施の形態に係る回路図である。
【図１４】本発明の第４の実施の形態に係る回路図である。
【図１５】本発明の第５の実施の形態に係る回路図である。
【図１６】本発明の第６の実施の形態に係る回路図である。
【図１７】本発明の第７の実施の形態に係る回路図である。
【図１８】本発明の第８の実施の形態に係る回路図である。
【図１９】本発明の第９の実施の形態に係る回路図である。
【図２０】本発明の第１０の実施の形態に係る回路図である。
【図２１】本発明の第１１の実施の形態に係る回路図である。
【発明を実施するための最良の形態】
【０００８】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
＜第１の実施の形態＞
図９は、本発明の第１の実施の形態の可変遅延回路の回路図である。この実施の形態の可変遅延回路は、入力端子１、出力端子２、制御電圧端子３、抵抗４、可変容量素子５−１、３、・・・、ｎ−１、伝送線路６−２、４、・・・、ｎとから構成される。この例ではｎは偶数である。入力端子１からデータ信号が入力され、出力端子２から出力される。制御電圧端子３には、制御電圧ＶＣＮＴが印加され、これにより可変容量素子５−１、３、・・・、ｎ−１の容量値が制御される。抵抗４は、データ信号の制御電圧端子３への漏れを防止するためのものであり、十分大きな値とするとよい。ただし、可変容量素子に電流が流れるような場合には、制御電流による電圧降下も考慮して抵抗値を決める必要がある。
本実施の形態においては、伝送線路構造は一様とし、その単位長さ当りの容量をＣＴＬ、インダクタンスをＬＴＬとする。また、各伝送線路６−２、４、・・・、ｎの長さを、ｄ（２）、ｄ（４）、・・・、ｄ（ｎ）とする。さらに、可変容量素子５−１、３、・・・、ｎ−１の最大容量値を、ＣＶ、ｍａｘ（１）、ＣＶ、ｍａｘ（３）、・・・、ＣＶ、ｍａｘ（ｎ−１）、最小容量値を、ＣＶ、ｍｉｎ（１）、ＣＶ、ｍｉｎ（３）、・・・、ＣＶ、ｍｉｎ（ｎ−１）と書く。
ここで、最大容量値時、すなわち制御電圧ＶＣＮＴを、その制御範囲内で可変容量素子５−１、３、・・・、ｎ−１の容量値が最大となるように設定したとき、最平坦群遅延応答条件が満足されるように、伝送線路構造、各伝送線路６−２、４、・・・、ｎの長さ、可変容量素子５−１、３、・・・、ｎ−１のサイズを決定する。すなわち、伝送線路が分布的に有する容量、及びインダクタンス成分と、可変容量素子とで、可変容量素子が最大容量値時に最平坦群遅延フィルタが形成されるようにする。例えば、Ｂｅｓｓｅｌフィルタ、あるいはＧａｕｓｓｉａｎフィルタが形成されるようにするとよい。
ここで、制御電圧ＶＣＮＴの制御範囲とは、可変容量素子に付随する物理的な限界により決定される場合もあるし、あるいは設計者や使用者が、システムの電源系の要請、もしくは所要遅延量などの他の要素を勘案して決定する場合もある。
例えば、伝送線路構造を、その単位長さ当たりの容量、及びインダクタンスが、ＣＴＬ、ＬＴＬとなるようにした場合、各伝送線路６−２、４、・・・、ｎの長さを、
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となるよう決定するとよい。また、可変容量素子５−１、３、・・・、ｎ−１のサイズを、それらの最大容量値が
2012124789.tif 000006
となるように決定するとよい。ここで、ωＣは伝送線路と可変容量素子により最大容量値時に形成される最平坦群遅延フィルタの帯域である。これは、伝送すべき信号が含有する周波数成分などを考慮し決定する。Ｒ０は、可変遅延回路の入出力端子に接続される回路もしくは部品の、可変遅延回路から見た入力インピーダンスである。この例では、入力及び出力端子に接続される回路のインピーダンスが等しく、実数の場合を考えている。ｇ（ｋ）（ｋ＝１、２、・・・、ｎ）はフィルタの設計論により導かれる広く知られた定数で、例えばＢｅｓｓｅｌフィルタ、ｎ＝６の場合、ｇ（１）＝０．８３７７、ｇ（２）＝０．４１１６、ｇ（３）＝０．３１５８、ｇ（４）＝０．２３６４、ｇ（５）＝０．１４８０、ｇ（６）＝０．０５０５などと与えられる。これらの定数は、非特許文献１などに開示されている。
一方、最小容量値時、すなわち制御電圧ＶＣＮＴを、その制御範囲内で可変容量素子５−１、３、・・・、ｎ−１の容量値が最小となるように設定したときには、伝送線路６−２、４、・・・、ｎと可変容量素子５−１、３、・・・、ｎ−１により構成される擬似的な伝送線路の特性インピーダンスが、可変遅延回路の入出力端子に接続される回路もしくは部品の、可変遅延回路から見た入力インピーダンスＲ０に等しくなるよう、伝送線路構造、各伝送線路６−２、４、・・・、ｎの長さ、可変容量素子５−１、３、・・・、ｎ−１のサイズを決定する。最小容量値時の擬似的な伝送線路の特性インピーダンスは近似的に、
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により見積もればよい。ここで、下添字ｅｖｅｎの和記号はｋ＝２、４、・・・、ｎに関する和を表し、下添字ｏｄｄの和記号はｋ＝１、３、・・・、ｎ−１に関する和を表す。
伝送線路構造、各伝送線路６−２、４、・・・、ｎの長さ、可変容量素子５−１、３、・・・、ｎ−１のサイズは、上述した最大容量値時、及び最小容量値時の２つの条件を同時に満足するように決定する必要がある。その際、伝送線路構造や最平坦群遅延応答条件における帯域が設計自由度となるが、両条件を完全に満足することが困難な場合もある。そのような場合には、両条件を近似的に満足することにより、一定の効果を保持することが可能である。
上述した設計指針に従い、可変遅延回路の設計を行った。１００Ｇｂｐｓデジタルコヒーレント光通信システムへの適用を想定し、データ信号は最大３２ＧｂｐｓのＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）信号とした。遅延量の微調整用途であるため、所要可変遅延量としては３ｐｓ程度の小さな値を想定した。また、伝送線路としてＣＰＷ、可変容量素子としてＨＢＴのＢＣ間容量の使用を想定した。現実的に使用可能な可変容量素子のサイズ、実現可能な伝送線路構造、回路規模、所要性能等を勘案し、ｎ＝１０、ωＣ／２π＝１０ＧＨｚとした。
図１０に、上述した設計指針に従い設計した可変遅延回路の群遅延特性を示す。図には、４つの制御電圧値、すなわち可変容量値に対応した群遅延特性を示している。図５に示した一般的な回路の群遅延特性と異なり、高周波領域における群遅延の増大が解消されていることが分かる。図１１に、上述した設計指針に従い設計した可変遅延回路の遅延制御特性を示す。図１０と同様、４つの制御電圧値、すなわち可変容量値に対応した波形を示している。入力は、速度３２Ｇｂｐｓ、振幅５００ｍＶｐ−ｐの擬似ランダム信号である。図５に示した一般的な回路の遅延制御特性と異なり、良好な波形を保持したまま遅延制御が実現されている。
なお、本実施の形態においては、最大容量値時、及び最小容量値時における回路の構成条件のみを規定した。これは通常、最大容量値時、及び最小容量値時に上記のような条件を満たすようにすれば、中間状態においても大きな波形の劣化なく遅延量の調整が可能なためである。ここで中間状態とは、可変容量素子５−１、３、・・・、ｎ−１の容量値が、最大容量と最小容量の間の容量値となるよう、制御電圧ＶＣＮＴを設定した状態を指す。しかし、最大容量値時、及び最小容量値時における回路の構成条件の規定に加え、中間状態における何らかの構成条件の規定を付加したとしても、本発明の範囲を逸脱するものではない。
また、本実施の形態においては、最大容量値時に最平坦群遅延応答条件を満足するとした。これは通常最も好ましいと考えられる一例を示したものであって、必ずしも最大容量値時に限るものではない。すなわち、最大容量値時以外の制御電圧設定時に最平坦群遅延応答条件を満足するようにしたとしても、本発明の範囲を逸脱するものではない。同様に、本実施の形態においては、最小容量値時に式（６）で与えられる擬似的な特性インピーダンスを入出力回路のインピーダンスに等しくするとした。これは通常最も好ましいと考えられる一例を示したものであって、必ずしも最小容量値時に限るものではない。すなわち、最小容量値時以外の制御電圧設定時に、擬似的な特性インピーダンスが入出力回路のインピーダンスに等しくするようにしたとしても、本発明の範囲を逸脱するものではない。
なお、図９に示した可変容量素子５−１、３、・・・、ｎ−１のアノードとカソードの向きは一例に過ぎず、逆向きの構成も可能である。また、上記の説明における入力端子と出力端子を逆にして用いることも可能である。すなわち、出力端子２からデータ信号を入力し、入力端子１から出力してもよい。
＜第２の実施の形態＞
本発明における第２の実施の形態を、図１２に示したレイアウト図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図１２は、図９に示した第１の実施の形態で示した回路のレイアウト図の一例である。ただし、制御電圧の印加手段、すなわち制御電圧端子３、及び抵抗４は省略してある。この例では、図９における伝送線路６−２、４、・・・、ｎを、中心導体７−２、４、・・・、ｎと接地導体１０ａ、１０ｂとから構成されるＣＰＷにより実現している。第１の実施の形態の説明において述べた単位長さ当たりのインダクタンスＬＴＬ、及び容量ＣＴＬは、中心導体の幅ｗ、及び中心導体と接地導体間の間隙ｓにより制御可能である。また可変遅延回路の入出力には、引き出し用の中心導体８、９を設けてある。この中心導体８、９は接地導体１０ａ、１０ｂとＣＰＷを構成し、その特性インピーダンスは入出力端子に接続される回路のインピーダンス、例えば５０Ωに一致させておくとよい。図９における可変容量素子５−１、３、・・・、ｎ−１は、それぞれ２つの可変容量素子５ａ−１及び５ｂ−１、５ａ−３及び５ｂ−３、・・・、５ａ−（ｎ−１）及び５ｂ−（ｎ−１）により実現している。各可変容量素子のサイズ、すなわち容量値は、式（４）、（５）、（６）で決められる用量値ＣＶ（ｋ）（ｋ＝１、３、・・・、ｎ−１）に対し、ＣＶ（ｋ）／２とすればよい。
本実施の形態においては、伝送線路としてＣＰＷを用いた例を示したが、マイクロストリップ線路（ＭＳＬ）等、他の伝送線路構造を用いることも可能である。
＜第３の実施の形態＞
本発明における第３の実施の形態を、図１３に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、一箇所に装荷する可変容量を、単一の可変容量素子で構成していた。これに対し本実施の形態においては、一部の可変容量を、複数の可変容量素子の直列接続で構成している。
実際に製造可能な可変容量素子のサイズには、上限及び下限が存在する場合が多い。一方、式（４）（５）（６）で与えられる容量値には、帯域ωＣ、伝送線路の分布容量ＣＴＬなどの設計自由度があるものの、その下限値を下回る場合もある。そのような場合には、図１３に示すように、一部の可変容量素子を複数の可変容量素子の直列接続で置換するとよい。
なお、図１３に示す構成では、直列接続にした可変容量素子５ｃ−（ｎ−１）、５ｄ−（ｎ−１）それぞれには制御電圧の一部しか印加されない。例えば、可変容量素子５ｃ−（ｎ−１）、５ｄ−（ｎ−１）を同サイズで構成した場合、それぞれの素子には制御電圧の半分の電圧しか印加されない。可変容量素子５ｃ−（ｎ−１）、５ｄ−（ｎ−１）のサイズの設定は、この点を考慮して行う必要がある。また、可変容量素子５ｃ−（ｎ−１）、５ｄ−（ｎ−１）それぞれに印加される制御電圧の制御幅が小さくなるため、可変遅延量が小さくなる短所がある。この短所よりも、再平坦群遅延応答条件をより高精度に満足することによる波形劣化の抑制という長所が重要であると判断される場合に、本実施の形態を用いるべきである。
＜第４の実施の形態＞
本発明における第４の実施の形態を、図１４に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
本実施の形態においては、図９に示した第１の実施の形態における可変容量の一部を、容量性の先端開放スタブで置換している。
第３の実施の形態において述べたように、式（４）（５）（６）等で与えられる容量値が、実際に製造可能な可変容量素子のサイズの下限を下回る場合がある。そのような場合には、図１４に示すように、一部の可変容量素子を容量性の先端開放スタブ１１−（ｎ−３）、１１−（ｎ−１）で置換するとよい。
なお、先端開放スタブ１１−（ｎ−３）、１１−（ｎ−１）の等価的な容量値は制御電圧に依存しないため、可変遅延量が小さくなる短所がある。この短所よりも、再平坦群遅延応答条件をより高精度に満足することによる波形劣化の抑制という長所が重要であると判断される場合に、本実施の形態を用いるべきである。
＜第５の実施の形態＞
本発明における第５の実施の形態を、図１５に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、制御電圧ＶＣＮＴを伝送線路側から与える構成としていた。これに対し本実施の形態においては、制御電圧ＶＣＮＴを可変容量素子の伝送線路に接続された端子とは逆側の端子から供給している。
図１５に示すように、本実施の形態においては、可変容量素子５−１、３、・・・、ｎ−１の伝送線路６−２、４、・・・、ｎに接続された端子とは逆側の端子、この例ではアノード端子を一つに纏め、そこに制御端子３を設けて制御電圧ＶＣＮＴを供給している。この場合、可変容量素子５−１、３、・・・、ｎ−１の伝送線路６−２、４、・・・、ｎに接続された端子には基準電位が与えられている必要がある。例えば、入力端子１もしくは出力端子２から与える構成とすればよい。また、制御端子３が設けられた点は、通常高周波的には接地であることが必要であるため、同接点に接地容量１２を設けている。接地容量１２の大きさは、伝送するデータ信号に含まれる最も低い周波数成分にとって十分に低いインピーダンスとなるように選ぶ。可変遅延回路を半導体集積回路により実現する場合、そのような大きな容量を半導体上に形成することは困難な場合が多いため、必要な容量値の一部もしくは全部を外付けの容量部品により実現する構成としてもよい。
＜第６の実施の形態＞
本発明における第６の実施の形態を、図１６に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、制御電圧ＶＣＮＴを伝送線路の適当な地点に抵抗を介して与える構成としていた。これに対し本実施の形態においては、制御電圧ＶＣＮＴを外付けのバイアス・ティー１３から供給している。
＜第７の実施の形態＞
本発明における第７の実施の形態を、図１７に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、入力端子側から可変容量素子、伝送線路、可変容量素子、伝送線路、・・・の順序で構成していた。これに対し本実施の形態においては、伝送線路、可変容量素子、伝送線路、可変容量素子、・・・の順序で構成している。
本実施の形態においても、伝送線路構造は一様とし、その単位長さ当りの容量をＣＴＬ、インダクタンスをＬＴＬとする。また、各伝送線路６−１、３、・・・、ｎ−１の長さを、ｄ（１）、ｄ（３）、・・・、ｄ（ｎ−１）とする。さらに、可変容量素子５−２、４、・・・、ｎの最大容量値を、ＣＶ、ｍａｘ（２）、ＣＶ、ｍａｘ（４）、・・・、ＣＶ、ｍａｘ（ｎ）、最小容量値を、ＣＶ、ｍｉｎ（２）、ＣＶ、ｍｉｎ（４）、・・・、ＣＶ、ｍｉｎ（ｎ）と書く。この例でも、ｎは偶数である。
第１の実施の形態と同様に、最大容量値時に最平坦群遅延応答条件が満足されるように、伝送線路構造、各伝送線路６−１、３、・・・、ｎ−１の長さ、可変容量素子５−２、４、・・・、ｎのサイズを決定する。
例えば、伝送線路構造を、その単位長さ当たりの容量、及びインダクタンスが、ＣＴＬ、ＬＴＬとなるようにした場合、各伝送線路６−２、４、・・・、ｎの長さを、
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となるよう決定するとよい。また、可変容量素子５−１、３、・・・、ｎ−１のサイズを、それらの最大容量値が
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により決定するとよい。ここで、ωＣは伝送線路と可変容量素子により最大容量値時に形成される最平坦群遅延フィルタの帯域である。これは、伝送すべき信号が含有する周波数成分などを考慮し決定する。Ｒ０は、可変遅延回路の入出力端子に接続される回路もしくは部品の、可変遅延回路から見た入力インピーダンスである。この例では、入力及び出力端子に接続される回路のインピーダンスが等しく、実数の場合を考えている。ｇ（ｋ）（ｋ＝１、２、・・・、ｎ）はフィルタの設計論により導かれる広く知られた定数で、例えばＢｅｓｓｅｌフィルタ、ｎ＝６の場合、ｇ（１）＝０．８３７７、ｇ（２）＝０．４１１６、ｇ（３）＝０．３１５８、ｇ（４）＝０．２３６４、ｇ（５）＝０．１４８０、ｇ（６）＝０．０５０５などと与えられる。これらの定数は、非特許文献１などに開示されている。
一方、最小容量値時、すなわち制御電圧ＶＣＮＴを、その制御範囲内で可変容量素子５−２、４、・・・、ｎの容量値が最小となるように設定したときには、伝送線路６−１、３、・・・、ｎ−１と可変容量素子５−２、４、・・・、ｎにより構成される擬似的な伝送線路の特性インピーダンスが、可変遅延回路の入出力端子に接続される回路もしくは部品の、可変遅延回路から見た入力インピーダンスＲ０に等しくなるよう、伝送線路構造、各伝送線路６−１、３、・・・、ｎ−１の長さ、可変容量素子５−２、４、・・・、ｎのサイズを決定する。最小容量値時の擬似的な伝送線路の特性インピーダンスは近似的に、
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により見積もればよい。ここで、下添字ｅｖｅｎの和記号はｋ＝２、４、・・・、ｎに関する和を表し、下添字ｏｄｄの和記号はｋ＝１、３、・・・、ｎ−１に関する和を表す。
＜第８の実施の形態＞
本発明における第８の実施の形態を、図１８に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、入力端子側から可変容量素子、伝送線路、可変容量素子、伝送線路、・・・、伝送線路の順序で構成していた。また図１７に示した第７の実施の形態においては、伝送線路、可変容量素子、伝送線路、可変容量素子、・・・、可変容量素子の順序で構成していた。しかし、両端を可変容量素子とし、可変容量素子、伝送線路、可変容量素子、伝送線路、・・・、可変容量素子の順序で構成することも可能である。
図１８に示すように本実施の形態の可変遅延回路は、可変容量素子５−１、３、・・・、ｎ、伝送線路６−２、４、・・・、６−（ｎ−１）を含んで構成される。この例では、ｎは奇数である。
＜第９の実施の形態＞
本発明における第９の実施の形態を、図１９に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、入力端子側から可変容量素子、伝送線路、可変容量素子、伝送線路、・・・、伝送線路の順序で構成していた。また図１７に示した第７の実施の形態においては、伝送線路、可変容量素子、伝送線路、可変容量素子、・・・、可変容量素子の順序で構成していた。しかし、両端を伝送線路とし、伝送線路、可変容量素子、伝送線路、可変容量素子、・・・、伝送線路の順序で構成することも可能である。
図１９に示すように本実施の形態の可変遅延回路は、可変容量素子５−２、４、・・・、ｎ−１、伝送線路６−１、３、・・・、６−ｎを含んで構成される。この例では、ｎは奇数である。
＜第１０の実施の形態＞
本発明における第１０の実施の形態を、図２０に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、可変容量素子５−１、３、・・・、ｎ−１を一般に可変容量素子とだけ記述していた。図中では便宜上、可変容量ダイオードの記号を用いているが、ダイオードである必要もなく、電圧等のなんらかの制御手段によって容量値が可変である素子であれば適用可能である。
図２０に示す本実施の形態の可変遅延回路においては、図９における可変容量素子５−１、３、・・・、ｎ−１を、ＨＢＴ等のバイポーラトランジスタ１４−１、３、・・・、ｎ−１のＢＣ間のｐ−ｎ接合容量を用いて実現している。エミッタ端子は開放としている。トランジスタサイズを変えることにより、式（４）、（５）、（６）等を満足する容量値を実現する。
＜第１１の実施の形態＞
本発明における第１１の実施の形態を、図２１に示した回路図を用いて説明する。図９における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図９に示した第１の実施の形態においては、可変容量素子５−１、３、・・・、ｎ−１を一般に可変容量素子とだけ記述していた。図中では便宜上、可変容量ダイオードの記号を用いているが、ダイオードである必要もなく、電圧等のなんらかの制御手段によって容量値が可変である素子であれば適用可能である。
図２１に示す本実施の形態の可変遅延回路においては、図９における可変容量素子５−１、３、・・・、ｎ−１を、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１５−１、３、・・・、ｎ−１のゲート端子のショットキー接合容量を用いて実現している。ソース端子とドレイン端子は短絡している。ゲート幅やゲート長を変えることにより、式（４）、（５）、（６）等を満足する容量値を実現する。ＦＥＴとしては、金属・半導体ＦＥＴ（ＭＥＳＦＥＴ：Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等が使用可能である。
＜その他の実施の形態＞
以上第１乃至１１の実施の形態においては、伝送線路の長さ（装荷する可変容量素子の間隔）と可変容量素子のサイズを特定の非一様な分布とする例について述べた。しかし、伝送線路の長さ、可変容量素子サイズに加え、伝送線路の構造パラメータを含めて、非一様の分布としてもよい。伝送線路構造パラメータとは、例えばＣＰＷにおける中心導体幅や中心導体と接地導体間の間隙などを指す。さらに、伝送線路の長さ、可変容量素子サイズ、伝送線路構造のうち、何れか２つ、もしくは１つを非一様の分布としてもよい。
また、伝送線路の長さ、可変容量素子サイズの非一様な分布の例として、最大容量値時に最平坦群遅延応答条件を満足し、最小容量値時には、擬似的な伝送線路の特性インピーダンスが可変遅延回路の入出力端子に接続される回路の入力インピーダンスに等しくなるような分布を挙げた。しかし、非一様な分布はこれに限定されるわけではない。例えば、伝送線路の長さ、可変容量素子サイズが、データ信号の進行方向に対して一様に減少、もしくは増加するような分布とすることにより、一様分布の場合に比較し、波形劣化を抑制しながら可変遅延機能を実現する効果を得ることが出来る。
以上の説明において非一様という言葉を使用した。非一様とは、伝送線路の長さ、可変容量素子サイズ、伝送線路構造等の各パラメータに関し、最大値と最小値の差が、それぞれの平均値に対し２０％以上あることを意味するものとする。
以上第１乃至１１の実施の形態においては、伝送線路と可変容量素子とで可変遅延回路を構成していた。しかし、伝送線路を集中定数のインダクタンスで実現することも可能である。
以上第１乃至１１の実施の形態においては、多くの場合デジタル信号であるデータ信号の遅延量の調整を行う回路として説明を行った。しかし本回路は、そのまま超広帯域の移相器としても使用可能である。すなわち、光通信システム等におけるクロック信号や、無線・レーダーシステムにおける局発（ＬＯ）信号、無線（ＲＦ）信号の位相制御に用いることも可能である。
さらに、本発明の可変遅延回路を、帰還型発振器の帰還回路に用いることにより、電圧制御発振器を構成することが可能である。また、増幅・混合・逓倍回路の整合回路に適用することにより、周波数バンドや利得等の可変機能を実現することも可能である。
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
この出願は、２０１１年３月１５日に出願された日本出願特願２０１１−０５６８２２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成24年10月11日(2012.10.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか二つ、もしくは全てのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、それぞれのパラメータの平均値に対し２０％以上となるようにするとともに、
前記可変容量素子の容量値がある値、好ましくは最大となる条件において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータが、最平坦群遅延条件を満足する値の±１０％以内である、
ことを特徴とする可変遅延回路。
【請求項２】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、伝送線路構造パラメータの何れか一つのパラメータに関し、それぞれのパラメータの最大値と最小値の差が、パラメータの平均値に対し２０％以上となるようにするとともに、
前記可変容量素子の容量値がある値、好ましくは最大となる条件において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータが、最平坦群遅延条件を満足する値の±１０％以内である、
ことを特徴とする可変遅延回路。
【請求項３】
伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータの何れか一つ、あるいは二つ、もしくは全てのパラメータを、信号の進行方向に対して一様増加もしくは一様減少関数に従い分布させるとともに、
前記可変容量素子の容量値がある値、好ましくは最大となる条件において、可変容量素子間隔、可変容量素子サイズ、伝送線路構造パラメータが、最平坦群遅延条件を満足する値の±１０％以内である、
ことを特徴とする可変遅延回路。
【請求項４】
前記最平坦群遅延条件が、Ｂｅｓｓｅｌフィルタ形成条件であることを特徴とする請求項１乃至３のいずれかに記載の可変遅延回路。
【請求項５】
前記最平坦群遅延条件が、Ｇａｕｓｓｉａｎフィルタ形成条件であることを特徴とする請求項１乃至３のいずれかに記載の可変遅延回路。
【請求項６】
前記可変容量素子の容量値がある値、好ましくは最小となる条件において、前記伝送線路と前記可変容量素子とで構成される擬似的な伝送線路の特性インピーダンスが、該可変遅延回路の入出力に接続される回路の該可変遅延回路から見た入力インピーダンスの値の±５０％の範囲にあることを特徴とする請求項１乃至５に記載の可変遅延回路。
【請求項７】
前記可変容量素子の一部を先端開放スタブで置換したことを特徴とする請求項１乃至６に記載の可変遅延回路。
【請求項８】
前記可変容量素子の一部を、複数可変容量の直列接続としたことを特徴とする請求項１乃至６に記載の可変遅延回路。
【請求項９】
前記伝送線路を、インダクタンス素子で置き換えたことを特徴とする請求項１乃至８に記載の可変遅延回路。
【国際調査報告】
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