(57)【要約】  接続信頼性が低下するのを抑制することが可能な半導体素子を提供する。この半導体素子（１０）は、辺に沿って配列される複数の出力バンプ電極（１２、１４および１５）と、複数の出力バンプ電極（１２、１４および１５）に沿ってそれぞれ配列される複数のサブ電極（３２、３４および３５）と、を備える。サブ電極（３２、３４および３５）はそれぞれ出力バンプ電極（１２、１４および１５）に比べて小さい面積を有する。
2012117960.tif 000002
【特許請求の範囲】
【請求項１】
４辺を有する主表面と、
前記４辺のうちの少なくとも対向する２辺に沿って配列される複数の機能電極と、
前記複数の機能電極よりも外側または内側に配置され、前記複数の機能電極の少なくとも一部に沿って配列される複数のサブ電極と、
を備え、
前記サブ電極は前記機能電極に電気的に接続され、または、ダミー電極により形成されているとともに、前記機能電極に比べて小さい面積を有することを特徴とする半導体素子。
【請求項２】
前記複数のサブ電極は前記複数の機能電極よりも外側に配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記サブ電極の配列方向の幅は前記機能電極の配列方向の幅よりも小さいことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記サブ電極の配列方向と交差する方向の長さは前記機能電極の配列方向と交差する方向の長さよりも小さいことを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
【請求項５】
前記主表面は２つの長辺および２つの短辺を有する長方形状に形成されており、
前記複数の機能電極は前記長辺に沿って配列される長辺側電極列と、前記短辺に沿って配列される短辺側電極列とを含み、
前記複数のサブ電極は前記短辺側電極列に沿って配列されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。
【請求項６】
前記複数のサブ電極は前記短辺側電極列の少なくとも端部に沿って配列されていることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記主表面は２つの長辺および２つの短辺とを有する長方形状に形成されており、
前記複数の機能電極は前記長辺に沿って配列される長辺側電極列を含み、
前記複数のサブ電極は前記長辺側電極列に沿って配列されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。
【請求項８】
前記複数のサブ電極は前記長辺側電極列の少なくとも端部に沿って配列されていることを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記複数の機能電極は第１の面積を有する複数の第１面積電極と、前記第１の面積よりも小さい第２の面積を有する複数の第２面積電極とを含み、
前記サブ電極は前記第１面積電極に沿って配列されておらず、前記第２面積電極に沿って配列されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体素子。
【請求項１０】
前記複数の機能電極は第１のピッチで配列された複数の第１ピッチ電極と、前記第１のピッチよりも小さい第２のピッチで配列された複数の第２ピッチ電極とを含み、
前記サブ電極は前記第１ピッチ電極に沿って配列されておらず、前記第２ピッチ電極に沿って配列されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体素子。
【請求項１１】
前記複数の機能電極は前記４辺のうちの少なくとも１辺に沿って２列状に配列された外側電極列および内側電極列を含み、
前記サブ電極は前記外側電極列に沿って前記外側電極列の外側に配列されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体素子。
【請求項１２】
前記サブ電極は前記機能電極に電気的に接続されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体素子。
【請求項１３】
前記機能電極および前記サブ電極は前記主表面から突出したバンプ電極を含むことを特徴とする請求項１〜１２のいずれか１項に記載の半導体素子。
【請求項１４】
前記機能電極および前記サブ電極は素子実装部材に異方性導電層を介して接続されることを特徴とする請求項１〜１３のいずれか１項に記載の半導体素子。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体素子を備えることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子および表示パネルに関し、特に、列状に配置される複数の電極を備えた半導体素子および表示パネルに関する。
【背景技術】
【０００２】
従来、列状に配置される複数の電極を有する半導体素子を備えた表示パネルが知られている。図１２は、従来の一例による半導体素子を備えた表示パネルの構造を示した断面図である。図１３は、図１２の半導体素子の構造を示した平面図である。【０００３】
従来の一例による表示パネル１０１は図１２に示すように、半導体素子１１０と、半導体素子１１０が実装された透明基板からなるパネル（素子実装部材）１２０とを備えている。この半導体素子１１０は図１３に示すように、２つの長辺１１１ａおよび１１１ｂと、２つの短辺１１１ｃおよび１１１ｄとを有する長方形状の主表面１１１を含んでいる。主表面１１１上には、長辺１１１ａおよび１１１ｂに沿って複数（例えば数百個）のバンプ電極１１２および複数のバンプ電極１１３がそれぞれ配列されている。複数のバンプ電極１１２は狭ピッチで配置されており、バンプ電極１１２同士の間の距離は例えば１５μｍ程度である。【０００４】
また、半導体素子１１０とパネル１２０との間にはＡＣＦ（異方性導電フィルム）（図示せず）が配置されており、熱圧着により半導体素子１１０がパネル１２０に実装されている。【０００５】
しかしながら、半導体素子１１０には図１２に示すように、熱圧着後の熱収縮により反りが発生する。この反りは半導体素子１１０のコーナー部（特に短辺部分）で最も大きくなり、導電粒子に対する押圧力が小さくなるとともに導電粒子の変形（圧縮）率が不足する。このため、半導体素子１１０とパネル１２０との間で十分な接続が得られない場合があるという不都合がある。【０００６】
この不都合を解消するためにはバンプ電極の面積を大きくすることが効果的であり、例えば以下のような構造にすることが考えられる。具体的には図１４に示すように、半導体素子１１０のバンプ電極１１２の外側に、隣接するバンプ電極１１２に電気的に接続されたバンプ電極１１４を追加する。このように構成すれば、半導体素子１１０のバンプ電極１１２および１１４とパネル１２０の電極（図示せず）との間の接着面積が大きくなるので、半導体素子１１０とパネル１２０との間の接続信頼性が低下するのをある程度抑制することが可能である。【０００７】
なお、半導体素子のバンプ電極の外側にバンプ電極を追加した構造は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３０３８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体素子１１０を図１４に示した構造にすると、ＡＣＦを介して半導体素子１１０をパネル１２０に熱圧着する際に、ＡＣＦに含有された導電粒子の流動性が低下する。すなわち、複数のバンプ電極１１２は狭ピッチで配置されており、もともと導電粒子はバンプ電極１１２同士の間を通過しにくい（導電粒子の流動性が低下しやすい）。この上、図１４の構造にすると、バンプ電極１１２の外側にバンプ電極１１４が配置されるので、導電粒子が通過しにくい領域（バンプ電極１１２同士の間およびバンプ電極１１４同士の間）が長くなる。このため、図１５に示すように導電粒子１３０が凝集しやすくなり、バンプ電極１１２同士の間やバンプ電極１１４同士の間で短絡が発生する場合があるという問題点がある。【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、接続信頼性が低下するのを抑制することが可能な半導体素子および表示パネルを提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の半導体素子は、４辺を有する主表面と、４辺のうちの少なくとも対向する２辺に沿って配列される複数の機能電極と、複数の機能電極よりも外側または内側に配置され、複数の機能電極の少なくとも一部に沿って配列される複数のサブ電極と、を備え、サブ電極は機能電極に電気的に接続され、または、ダミー電極により形成されているとともに、機能電極に比べて小さい面積を有する。【００１２】
この半導体素子では、複数の機能電極に沿って複数のサブ電極を配列することによって、機能電極の周辺における電極（機能電極およびサブ電極）と素子実装部材の電極との間の接着面積が大きくなる。【００１３】
また、サブ電極は機能電極に比べて小さい面積を有するので、異方性導電層に含有される導電粒子が通過する領域（サブ電極同士の間）が狭くなるのを抑制することができる。【００１４】
上記半導体素子において、好ましくは、複数のサブ電極は複数の機能電極よりも外側に配置されている。このように構成すれば、サブ電極と素子実装部材との間の接続が劣化する前に、機能電極と素子実装部材との間の接続が劣化するのを抑制することができる。【００１５】
上記半導体素子において、好ましくは、サブ電極の配列方向の幅は機能電極の配列方向の幅よりも小さい。このように構成すれば、サブ電極同士の間の距離が小さくなるのを抑制することができる。【００１６】
上記半導体素子において、好ましくは、サブ電極の配列方向と交差する方向の長さは機能電極の配列方向と交差する方向の長さよりも小さい。このように構成すれば、導電粒子が通過する領域（機能電極同士の間およびサブ電極同士の間）が長くなるのを容易に抑制することができる。【００１７】
上記半導体素子において、好ましくは、主表面は２つの長辺および２つの短辺を有する長方形状に形成されており、複数の機能電極は長辺に沿って配列される長辺側電極列と、短辺に沿って配列される短辺側電極列とを含み、複数のサブ電極は短辺側電極列に沿って配列されている。このように構成すれば、短辺部分（短辺側電極列）の接続の劣化が抑制される。【００１８】
上記複数のサブ電極が短辺側電極列に沿って配列されている半導体素子において、好ましくは、複数のサブ電極は短辺側電極列の少なくとも端部に沿って配列されている。このように構成すれば、短辺部分（短辺側電極列）の端部の接続の劣化が抑制される。【００１９】
上記半導体素子において、主表面は２つの長辺および２つの短辺とを有する長方形状に形成されており、複数の機能電極は長辺に沿って配列される長辺側電極列を含み、複数のサブ電極は長辺側電極列に沿って配列されていてもよい。【００２０】
上記複数のサブ電極が長辺側電極列に沿って配列されている半導体素子において、好ましくは、複数のサブ電極は長辺側電極列の少なくとも端部に沿って配列されている。このように構成すれば、長辺側電極列の端部の接続の劣化が抑制される。【００２１】
上記半導体素子において、好ましくは、複数の機能電極は第１の面積を有する複数の第１面積電極と、第１の面積よりも小さい第２の面積を有する複数の第２面積電極とを含み、サブ電極は第１面積電極に沿って配列されておらず、第２面積電極に沿って配列されている。このように構成すれば、第２面積電極の周辺における電極（第２面積電極およびサブ電極）と素子実装部材の電極との間の接続面積が大きくなる。【００２２】
上記半導体素子において、好ましくは、複数の機能電極は第１のピッチで配列された複数の第１ピッチ電極と、第１のピッチよりも小さい第２のピッチで配列された複数の第２ピッチ電極とを含み、サブ電極は第１ピッチ電極に沿って配列されておらず、第２ピッチ電極に沿って配列されている。このように構成すれば、第２ピッチ電極の周辺における電極（第２ピッチ電極およびサブ電極）と素子実装部材の電極との間の接続面積が大きくなる。【００２３】
上記半導体素子において、複数の機能電極は４辺のうちの少なくとも１辺に沿って２列状に配列された外側電極列および内側電極列を含み、サブ電極は外側電極列に沿って外側電極列の外側に配列されていてもよい。【００２４】
上記半導体素子において、好ましくは、サブ電極は機能電極に電気的に接続されている。【００２５】
上記半導体素子において、好ましくは、機能電極およびサブ電極は主表面から突出したバンプ電極を含む。【００２６】
上記半導体素子において、好ましくは、機能電極およびサブ電極は素子実装部材に異方性導電層を介して接続される。【００２７】
この発明の表示パネルは、上記の構成の半導体素子を備える。
【発明の効果】
【００２８】
以上のように、本発明によれば、複数の機能電極に沿って複数のサブ電極を配列させることによって、機能電極の周辺における電極（機能電極およびサブ電極）と素子実装部材の電極との間の接着面積が大きくなる。これにより、機能電極の周辺における電極と素子実装部材の電極との間の接着強度を大きくすることができるので、半導体素子と素子実装部材との間の接続信頼性が低下するのを抑制することができる。【００２９】
また、サブ電極は機能電極に比べて小さい面積を有するので、導電粒子が通過する領域（サブ電極同士の間）が狭くなるのを抑制することができる。これにより、異方性導電層を介して半導体素子を素子実装部材に熱圧着する際に、機能電極同士の間やサブ電極同士の間で導電粒子の流動性が低下して凝集するのを抑制することができる。その結果、機能電極同士の間やサブ電極同士の間で短絡が発生するのを抑制することができるので、半導体素子の接続信頼性が低下するのを抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態による半導体素子を備えた液晶表示パネルの構造を示した側面図である。
【図２】図１の半導体素子の構造を示した平面図である。
【図３】図１の半導体素子の出力バンプ電極およびサブ電極の構造を示した拡大平面図である。
【図４】図１のパネルの構造を示した平面図である。
【図５】本発明の第２実施形態による半導体素子の構造を示した平面図である。
【図６】本発明の第３実施形態による半導体素子の構造を示した平面図である。
【図７】本発明の第１変形例による半導体素子の出力バンプ電極およびサブ電極の構造を示した拡大平面図である。
【図８】本発明の第２変形例による半導体素子の出力バンプ電極およびサブ電極の構造を示した拡大平面図である。
【図９】本発明の第３変形例による半導体素子の構造を示した平面図である。
【図１０】本発明の第４変形例による半導体素子の構造を示した平面図である。
【図１１】本発明の第５変形例による半導体素子の構造を示した平面図である。
【図１２】従来の一例による半導体素子を備えた表示パネルの構造を示した断面図である。
【図１３】図１２の半導体素子の構造を示した平面図である。
【図１４】バンプ電極の外側にバンプ電極を追加した半導体素子の構造を示した平面図である。
【図１５】図１４のバンプ電極の構造を示した拡大平面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について図面を参照して説明する。
【００３２】
（第１実施形態）
図１〜図４を参照して、本発明の第１実施形態による半導体素子１０を備えた液晶表示パネル１の構造について説明する。
【００３３】
本発明の第１実施形態による液晶表示パネル（表示パネル）１は液晶表示装置（図示せず）に用いられるものである。また、液晶表示パネル１は図１に示すように、半導体素子１０と、半導体素子１０が実装されたガラス基板からなるパネル（素子実装部材）４０と、半導体素子１０およびパネル４０の間に配置されるＡＣＦ（異方性導電フィルム（異方性導電層））７０とを備えている。パネル４０は、半導体素子１０が実装されるＡＭ基板（アクティブマトリックス基板）４１と、ＡＭ基板４１に対向配置される対向基板４２とを含んでいる。また、ＡＭ基板４１と対向基板４２との間には、図示しない液晶が封入されている。
【００３４】
半導体素子１０は図２に示すように、２つの長辺１１ａおよび１１ｂと２つの短辺１１ｃおよび１１ｄとを有する長方形状の主表面１１を含んでいる。主表面１１上には、長辺１１ａおよび１１ｂに沿って（隣接して）それぞれ配列された複数（例えば数百個）の出力バンプ電極１２および複数の入力バンプ電極１３が設けられている。また、主表面１１上には、短辺１１ｃおよび１１ｄに沿ってそれぞれ配列された複数の出力バンプ電極１４および複数の出力バンプ電極１５が設けられている。すなわち、出力バンプ電極１２、入力バンプ電極１３、出力バンプ電極１４および出力バンプ電極１５は、主表面１１の周縁部に配置されている。バンプ電極（１２〜１５）は主表面１１から突出するように形成されている。なお、出力バンプ電極１２、１４、１５および入力バンプ電極１３は本発明の「機能電極」および「バンプ電極」の一例である。
【００３５】
そして、複数の出力バンプ電極１２により長辺側電極列２２が構成されており、複数の入力バンプ電極１３により長辺側電極列２３が構成されている。また、複数の出力バンプ電極１４により短辺側電極列２４が構成されており、複数の出力バンプ電極１５により短辺側電極列２５が構成されている。
【００３６】
出力バンプ電極（第２面積電極）１２、１４および１５は、入力バンプ電極（第１面積電極）１３の面積（第１の面積）よりも小さい面積（第２の面積）を有する。また、出力バンプ電極（第２ピッチ電極）１２、１４および１５は、入力バンプ電極（第１ピッチ電極）１３のピッチ（第１のピッチ）よりも小さいピッチ（第２のピッチ）で配列されている。なお、出力バンプ電極１２、１４および１５は狭ピッチで配置されており、出力バンプ電極同士の間の距離は例えば１５μｍ程度である。
【００３７】
ここで、主表面１１上には、出力バンプ電極１２、１４および１５に沿って複数のサブ電極３２、３４および３５がそれぞれ配列されている。具体的には、複数の出力バンプ電極１２の外側（長辺１１ａ側）に複数のサブ電極３２が配列されている。また、複数の出力バンプ電極１４の外側（短辺１１ｃ側）に複数のサブ電極３４が配列されており、複数の出力バンプ電極１５の外側（短辺１１ｄ側）に複数のサブ電極３５が配列されている。なお、サブ電極３２、３４および３５も、主表面１１から突出したバンプ電極により形成されている。
【００３８】
サブ電極３２は隣接する出力バンプ電極１２に電気的に接続されている。サブ電極３４は隣接する出力バンプ電極１４に電気的に接続されており、サブ電極３５は隣接する出力バンプ電極１５に電気的に接続されている。これにより、例えばサブ電極３２および出力バンプ電極１２の一方の、パネル４０に対する接続が劣化したとしても、他方がパネル４０に電気的に接続されていれば、液晶表示パネル１が誤動作するのを抑制することが可能である。なお、サブ電極３２、３４および３５はダミー電極（液晶表示パネル１の駆動に寄与しない電極）であってもよい。
【００３９】
サブ電極３２は出力バンプ電極１２と同じピッチで配列されている。サブ電極３４は出力バンプ電極１４と同じピッチで配列されており、サブ電極３５は出力バンプ電極１５と同じピッチで配列されている。
【００４０】
また、図３に示すように、サブ電極３４の配列方向（Ａ方向）の幅Ｗ３４は出力バンプ電極１４の配列方向（Ａ方向）の幅Ｗ１４よりも小さく、サブ電極３４の配列方向と交差する方向（Ｂ方向）の長さＬ３４は出力バンプ電極１４の配列方向と交差する方向（Ｂ方向）の長さＬ１４よりも小さい。同様に、図２に示すように、サブ電極３２の配列方向（Ｂ方向）の幅は出力バンプ電極１２の配列方向の幅（Ｂ方向）よりも小さく、サブ電極３２の配列方向と交差する方向（Ａ方向）の長さは出力バンプ電極１２の配列方向と交差する方向（Ａ方向）の長さよりも小さい。また、サブ電極３５の配列方向（Ａ方向）の幅は出力バンプ電極１５の配列方向（Ａ方向）の幅よりも小さく、サブ電極３５の配列方向と交差する方向（Ｂ方向）の長さは出力バンプ電極１５の配列方向と交差する方向（Ｂ方向）の長さよりも小さい。このため、サブ電極３２、３４および３５はそれぞれ出力バンプ電極１２、１４および１５よりも小さい面積を有する。
【００４１】
このように、図３に示すようにサブ電極３４の幅Ｗ３４を出力バンプ電極１４の幅Ｗ１４よりも小さくすることによって、サブ電極３４同士の間の距離が小さくなるのを抑制することが可能である。これにより、ＡＣＦ７０を介して半導体素子１０をパネル４０に熱圧着する際に、ＡＣＦ７０に含有される導電粒子がサブ電極３４同士の間を通過しにくくなるのを抑制することが可能である。また、サブ電極３４の長さＬ３４を出力バンプ電極１４の長さＬ１４よりも小さくすることによって、導電粒子が通過する領域（出力バンプ電極１４同士の間およびサブ電極３４同士の間）が長くなるのを抑制することが可能である。これにより、出力バンプ電極１４同士の間やサブ電極３４同士の間で導電粒子の流動性が低下して凝集するのを抑制することが可能である。このことは、サブ電極３２および３５も同様である。なお、図３の矢印はＡＣＦ７０に含有される導電粒子の、熱圧着時の動きを示している。
【００４２】
パネル４０のＡＭ基板４１には図４に示すように、半導体素子１０の電極に対応する複数のパッド電極が設けられている。具体的には、ＡＭ基板４１には、出力バンプ電極１２、入力バンプ電極１３、出力バンプ電極１４、１５、サブ電極３２、３４および３５にそれぞれ対応する位置に、パッド電極５２、５３、５４、５５、６２、６４および６５が設けられている。パッド電極５２は出力バンプ電極１２と例えば同じピッチ、同じ幅、同じ面積で形成されている。パッド電極５３〜５５、６２、６４および６５も同様である。なお、半導体素子１０はフェイスダウンでＡＭ基板４１に実装されるので、パッド電極５２〜５５、６２、６４および６５は半導体素子１０の電極（１２〜１５、３２、３４および３５）を反転した位置に形成されている。
【００４３】
このＡＭ基板４１（パネル４０）に半導体素子１０を実装する場合、半導体素子１０とＡＭ基板４１との間にＡＣＦ７０を挟み込んで熱圧着する。このとき、ＡＣＦ７０に含有される導電粒子の一部は、半導体素子１０に押圧されることにより、バンプ電極（１２〜１５）同士の間やサブ電極（３２、３４および３５）同士の間を通過して外側に押し出される。
【００４４】
本実施形態では、上記のように、出力バンプ電極１２に沿ってサブ電極３２を配列する。これにより、出力バンプ電極１２の周辺における電極（出力バンプ電極１２およびサブ電極３２）とパネル４０の電極（パッド電極５２および６２）との間の接着面積を大きくすることができるとともに接着強度を大きくすることができる。その結果、半導体素子１０とパネル４０との間の接続信頼性が低下するのを抑制することができる。同様に、出力バンプ電極１４および１５に沿ってサブ電極３４および３５をそれぞれ配列することによって、半導体素子１０とパネル４０との間の接続信頼性が低下するのをより抑制することができる。
【００４５】
また、サブ電極３２を出力バンプ電極１２に比べて小さい面積にすることによって、ＡＣＦ７０に含有される導電粒子が通過する領域（サブ電極３２同士の間）が狭くなるのを抑制することができる。これにより、ＡＣＦ７０を介して半導体素子１０をパネル４０に熱圧着する際に、出力バンプ電極１２同士やサブ電極３２同士の間で導電粒子の流動性が低下して凝集するのを抑制することができる。その結果、出力バンプ電極１２同士の間やサブ電極３２同士の間で短絡が発生するのを抑制することができるので、半導体素子１０の接続信頼性が低下するのを抑制することができる。同様に、サブ電極３４および３５をそれぞれ出力バンプ電極１４および１５に比べて小さい面積にすることによって、半導体素子１０の接続信頼性が低下するのをより抑制することができる。
【００４６】
また、サブ電極３２（３４および３５）を出力バンプ電極１２（１４および１５）に電気的に接続することによって、導電粒子により出力バンプ電極１２（１４および１５）とサブ電極３２（３４および３５）とが電気的につながったとしても、半導体素子１０が誤動作することがない。これにより、サブ電極３２（３４および３５）を出力バンプ電極１２（１４および１５）に近づけて形成することができるので、電極の形成領域が広くなるのを抑制することができる。この効果は、サブ電極３２（３４および３５）をダミー電極により形成した場合も同様に得られる。
【００４７】
また、サブ電極３２（３４および３５）を出力バンプ電極１２（１４および１５）よりも外側に配置している。これにより、サブ電極３２（３４および３５）とパネル４０との間の接続が劣化する前に、出力バンプ電極１２（１４および１５）とパネル４０との間の接続が劣化するのを抑制することができる。なお、出力バンプ電極１２（１４および１５）とパネル４０との間の接続が劣化しなければ、サブ電極３２（３４および３５）とパネル４０との間の接続が劣化しても問題ない。このため、サブ電極３２（３４および３５）の一部が例えば欠けてもよいので、サブ電極３２（３４および３５）を主表面１１の長辺１１ａ（短辺１１ｃおよび１１ｄ）に近づけることができる。その結果、半導体素子１０が大型化するのを抑制することができる。
【００４８】
また、サブ電極３２を出力バンプ電極１２の外側に配置することによって、サブ電極３２と出力バンプ電極１２との間に隙間を形成することができる。これにより、サブ電極３２の接続部分に剥がれや亀裂が生じた場合に、その剥がれや亀裂が出力バンプ電極１２の接続部分に伝わるのを抑制することができる。このため、単に出力バンプ電極１２を大きくするよりも出力バンプ電極１２の外側にサブ電極３２を配置した方が、出力バンプ電極１２の接続が劣化するのを抑制することができる。また、サブ電極３２と出力バンプ電極１２との間に樹脂（ＡＣＦ７０）が存在することにより、アンカー効果が働きそれぞれの電極での接続部の密着性が向上し、信頼性低下を抑制することができる。また、サブ電極３４および３５をそれぞれ出力バンプ電極１４および１５よりも外側に配置することによって、同様の効果が得られる。
【００４９】
また、サブ電極３２（３４および３５）の配列方向の幅を出力バンプ電極１２（１４および１５）の配列方向の幅よりも小さくすることによって、サブ電極３２（３４および３５）同士の間の距離が小さくなるのを抑制することができる。これにより、サブ電極３２（３４および３５）同士の間を導電粒子が通過しにくくなるのを抑制することができる。
【００５０】
また、サブ電極３２（３４および３５）の配列方向と交差する方向の長さを出力バンプ電極１２（１４および１５）の配列方向と交差する方向の長さよりも小さくする。これにより、導電粒子が通過する領域（出力バンプ電極１２（１４および１５）同士の間およびサブ電極３２（３４および３５）同士の間）が長くなるのを容易に抑制することができる。その結果、導電粒子の流動性が低下するのを抑制することができる。
【００５１】
また、半導体素子１０とパネル４０との間の接続は短辺１１ｃおよび１１ｄ部分から劣化しやすい。このため、サブ電極３４および３５を短辺側電極列２４および２５（出力バンプ電極１４および１５）に沿ってそれぞれ配列することによって、短辺１１ｃおよび１１ｄ部分（短辺側電極列２４および２５）の接続の劣化を抑制することができ、特に効果的である。
【００５２】
また、半導体素子１０とパネル４０との間の接続は特に短辺側電極列２４および２５の端部（半導体素子１０のコーナー部）から劣化しやすい。このため、サブ電極３４および３５を短辺側電極列２４および２５の少なくとも端部に沿ってそれぞれ配列することによって、短辺側電極列２４および２５の端部の接続の劣化を抑制することができ、より効果的である。
【００５３】
同様に、サブ電極３２を長辺側電極列２２の少なくとも端部に沿って配列することによって、長辺側電極列２２の端部の接続の劣化を抑制することができ、より効果的である。
【００５４】
（第２実施形態）
この第２実施形態では図５を参照して、上記第１実施形態に比べて電極の形成領域を狭くする（回路形成領域を広くする）場合について説明する。
【００５５】
本発明の第２実施形態による半導体素子１０では図５に示すように、長辺１１ａに沿って複数の出力バンプ電極１２および複数の出力バンプ電極１６が配列されている。また、短辺１１ｄに沿って複数の出力バンプ電極１７が配列されている。そして、複数の出力バンプ電極１２および１６により長辺側電極列２６が構成されており、複数の出力バンプ電極１７により短辺側電極列２７が構成されている。なお、出力バンプ電極１６および１７は本発明の「機能電極」および「バンプ電極」の一例である。
【００５６】
出力バンプ電極１６（第１面積電極）は出力バンプ電極（第２面積電極）１２の面積（第２の面積）よりも大きい面積（第１の面積）を有する。また、出力バンプ電極（第１ピッチ電極）１６は出力バンプ電極（第２ピッチ電極）１２のピッチ（第２のピッチ）よりも大きいピッチ（第１のピッチ）で配列されている。また、出力バンプ電極１６の外側にはサブ電極３２が配置されていない。このため、出力バンプ電極１６の形成領域は出力バンプ電極１２およびサブ電極３２の形成領域に比べて狭くなっているとともに、出力バンプ電極１６は出力バンプ電極１２よりも外側に配置されている。
【００５７】
出力バンプ電極１７（第１面積電極）は出力バンプ電極（第２面積電極）１４の面積（第２の面積）よりも大きい面積（第１の面積）を有する。また、出力バンプ電極（第１ピッチ電極）１７は出力バンプ電極（第２ピッチ電極）１４のピッチ（第２のピッチ）よりも大きいピッチ（第１のピッチ）で配列されている。また、出力バンプ電極１７の外側にはサブ電極３５が配置されていない。このため、出力バンプ電極１７の形成領域は出力バンプ電極１４およびサブ電極３４の形成領域に比べて狭くなっているとともに、出力バンプ電極１７は出力バンプ電極１４よりも外側に配置されている。
【００５８】
これにより、出力バンプ電極１６および１７の周辺の回路形成領域１０ａは、出力バンプ電極１２および１４の周辺の回路形成領域１０ｂよりも外側まで形成されている。すなわち、第２実施形態は第１実施形態に比べて回路形成領域が広くなっている。
【００５９】
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
【００６０】
本実施形態では、上記のように、サブ電極３２を、出力バンプ電極１６に沿って配列せず、出力バンプ電極１６よりも小さい面積を有する出力バンプ電極１２に沿って配列する。出力バンプ電極１２は出力バンプ電極１６に比べてパネル４０との間の接着面積が小さく、パネル４０との接続が劣化しやすい。このため、サブ電極３２を出力バンプ電極１２に沿って配列することによって、半導体素子１０の接続信頼性が低下するのを抑制することができる。また、サブ電極３２を出力バンプ電極１６に沿って配列しないことによって、出力バンプ電極１６の周辺の回路形成領域１０ａを広くすることができる。これにより、半導体素子１０が大型化するのを抑制することができる。
【００６１】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６２】
（第３実施形態）
この第３実施形態では図６を参照して、上記第２実施形態と異なり、サブ電極３２を長辺側電極列２６ａの端部のみに沿って配列する場合について説明する。
【００６３】
本発明の第３実施形態による半導体素子１０では図６に示すように、長辺１１ａに沿って複数の出力バンプ電極１２、複数の出力バンプ電極１８および複数の出力バンプ電極１２が配列されている。そして、複数の出力バンプ電極１２および１８により長辺側電極列２６ａが構成されている。なお、出力バンプ電極１８は本発明の「機能電極」および「バンプ電極」の一例である。
【００６４】
出力バンプ電極１８の面積およびピッチは出力バンプ電極１２と同じ大きさに形成されている。なお、出力バンプ電極１８の面積およびピッチは上記第２実施形態の出力バンプ電極１６と同じ大きさであってもよい。また、出力バンプ電極１８の外側にはサブ電極３２が配置されていない。すなわち、サブ電極３２は長辺側電極列２６ａの端部のみに沿って配列されている。そして、出力バンプ電極１８の周辺の回路形成領域１０ｃは、出力バンプ電極１２の周辺の回路形成領域１０ｄよりも外側まで形成されている。
【００６５】
なお、第３実施形態のその他の構造は、上記第１および第２実施形態と同様である。
【００６６】
本実施形態では、上記のように、複数のサブ電極３２を長辺側電極列２６ａの端部のみに沿って配列する。長辺側電極列２６ａとパネル４０との間の接続は特に長辺側電極列２６ａの端部（半導体素子１０のコーナー部）から劣化しやすい。このため、サブ電極３２を長辺側電極列２６ａの端部に沿って配列することによって、長辺側電極列２６ａの端部の接続の劣化を抑制することができ、特に効果的である。
【００６７】
第３実施形態のその他の効果は、上記第１および第２実施形態と同様である。
【００６８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６９】
たとえば、上記実施形態では、表示パネルを液晶表示パネルに適用した例について示したが、本発明はこれに限らず、液晶表示パネル以外の表示パネルに適用してもよい。
【００７０】
また、上記実施形態では、半導体素子をパネルに実装する例について示したが、本発明はこれに限らない。半導体素子をパネル以外の素子実装部材に実装してもよい。
【００７１】
また、上記実施形態では、機能電極（出力バンプ電極および入力バンプ電極）が４辺に沿って配列されている例について示したが、本発明はこれに限らない。機能電極は対向する２辺（例えば２つの長辺）のみに沿って配列されていてもよい。また、機能電極は３辺のみに配列されていてもよく、この場合、残りの１辺にダミー電極が配列されていてもよい。
【００７２】
また、上記実施形態では、サブ電極の幅および長さを出力バンプ電極の幅および長さよりも小さくした例について示したが、本発明はこれに限らない。サブ電極の幅および長さの一方のみを、出力バンプ電極の幅および長さの一方よりも小さくしてもよい。
【００７３】
また、例えば上記第１実施形態では、出力バンプ電極１２（１４および１５も同様）を１列状に配列した例について示したが、本発明はこれに限らない。例えば図７に示した本発明の第１変形例による半導体素子のように構成してもよい。すなわち、出力バンプ電極１２を２列状（千鳥状）に配列し、外側電極列（長辺側電極列）１２ａおよび内側電極列（長辺側電極列）１２ｂを形成する。そして、サブ電極３２を外側電極列１２ａに沿って外側電極列１２ａの外側に配列してもよい。また、図８に示した本発明の第２変形例による半導体素子のように、サブ電極３２を外側電極列１２ａおよび内側電極列１２ｂの両方に沿って配列してもよい。なお、第１変形例のように構成すれば、第２変形例に比べて、回路形成領域を広くすることができる。
【００７４】
また、上記第２実施形態では、出力バンプ電極１６を出力バンプ電極１２よりも大きい面積に形成した例について示したが、本発明はこれに限らない。例えば図９に示した本発明の第３変形例による半導体素子１０のように、出力バンプ電極１６を出力バンプ電極１２と同じ面積に形成するとともに、出力バンプ電極１６（第１ピッチ電極）のピッチ（第１のピッチ）を出力バンプ電極１２（第２ピッチ電極）のピッチ（第２のピッチ）よりも大きくしてもよい。このように、出力バンプ電極１６を出力バンプ電極１２と同じ面積に形成し、出力バンプ電極１６のピッチを出力バンプ電極１２のピッチよりも大きくした場合、出力バンプ電極１２は出力バンプ電極１６に比べてパネル４０との接続が劣化しやすい。このため、サブ電極３２を出力バンプ電極１２に沿って配列することは、効果的である。
【００７５】
なお、出力バンプ電極１６を出力バンプ電極１２と同じ面積に形成し、出力バンプ電極１６のピッチを出力バンプ電極１２のピッチよりも大きくした場合に、出力バンプ電極１２の方が出力バンプ電極１６に比べてパネル４０との接続が劣化しやすいのは以下の理由によるものと考えられる。すなわち、出力バンプ電極１２は狭ピッチで配列されているので、１つの出力バンプ電極１２を囲う（保持する）ＡＣＦ７０の量が１つの出力バンプ電極１６を囲うＡＣＦ７０の量に比べて少なくなる。このため、１つの出力バンプ電極１２当りの接着強度が１つの出力バンプ電極１６当りの接着強度に比べて小さくなるので、出力バンプ電極１２が出力バンプ電極１６に比べてパネル４０との接続が劣化しやすくなると考えられる。
【００７６】
また、上記実施形態では、サブ電極を３辺に沿って配列した例について示したが、本発明はこれに限らない。サブ電極を４辺に沿って配列してもよい。また、例えば図１０に示した本発明の第４変形例による半導体素子１０のように、サブ電極（３４および３５）を２辺（例えば２つの短辺）のみに沿って配列してもよい。
【００７７】
また、上記実施形態では、サブ電極を機能電極（出力バンプ電極および入力バンプ電極）の外側に配列した例について示したが、本発明はこれに限らない。例えば図１１に示した本発明の第５変形例による半導体素子１０のように、サブ電極（３２、３４および３５）を機能電極の内側に配列してもよい。この場合、サブ電極（３２、３４および３５）を隣接する機能電極と電気的に接続するのが好ましい。サブ電極を機能電極と電気的に接続すれば、機能電極とパネルとの接続が劣化したとしても、サブ電極とパネルとの接続が劣化していなければ、半導体素子１０が誤動作することがない。
【００７８】
また、上記実施形態では、半導体素子を液晶表示パネルに実装する場合に、ＡＣＦを用いた例について示したが、本発明はこれに限らない。半導体素子を液晶表示パネルに実装する場合に、ＡＣＰ（異方性導電ペースト（異方性導電層））を用いてもよい。
【００７９】
また、上記実施形態では、半導体素子にバンプ電極を設け、パネル（素子実装部材）にパッド電極を設けた例について示したが、本発明はこれに限らず、半導体素子にパッド電極を設け、素子実装部材にバンプ電極を設けてもよい。なお、半導体素子にバンプ電極を形成する方がパネルにパッド電極を形成するよりも簡単にできるので、半導体素子にバンプ電極を形成する方が好ましい。
【符号の説明】
【００８０】
１  液晶表示パネル（表示パネル）
１０  半導体素子
１１  主表面
１１ａ、１１ｂ  長辺
１１ｃ、１１ｄ  短辺
１２  出力バンプ電極（機能電極、バンプ電極、第２面積電極、第２ピッチ電極）
１２ａ  外側電極列（長辺側電極列）
１２ｂ  内側電極列（長辺側電極列）
１３  入力バンプ電極（機能電極、バンプ電極、第１面積電極、第１ピッチ電極）
１４  出力バンプ電極（機能電極、バンプ電極、第２面積電極、第２ピッチ電極）
１５  出力バンプ電極（機能電極、バンプ電極、第２面積電極、第２ピッチ電極）
１６  出力バンプ電極（機能電極、バンプ電極、第１面積電極、第１ピッチ電極）
１７  出力バンプ電極（機能電極、バンプ電極、第１面積電極、第１ピッチ電極）
１８  出力バンプ電極（機能電極、バンプ電極）
２２、２３、２６、２６ａ  長辺側電極列
２４、２５、２７  短辺側電極列
３２、３４、３５  サブ電極
４０  パネル（素子実装部材）
７０  ＡＣＦ（異方性導電層）
Ｌ１４、Ｌ３４  長さ
Ｗ１４、Ｗ３４  幅
【図１】
2012117960.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2012117960.tif 000015
【図１４】
2012117960.tif 000016
【図１５】
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【国際調査報告】
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2012117960.tif 000019
2012117960.tif 000020
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