(57)【要約】  本発明は、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。本発明は、通常セル６の配列中にコンタクトセル７が点在するセル配列を備える半導体装置であって、ｎ+型半導体基板１上のｎ-型半導体層２と、ｎ-型半導体層２内に埋没したｐ型埋め込み層５と、通常セル６、コンタクトセル７それぞれの中央部に形成されたｐ型表面層４とを備え、コンタクトセル７において、ｐ型埋め込み層５はｐ型表面層４と接触し、コンタクトセル７のｐ型表面層４上に形成された、ｐ+型コンタクト層８と、ｎ-型半導体層２上にショットキー接合され、ｐ+型コンタクト層８とオーミック接合されたアノード電極３とをさらに備え、ｐ型埋め込み層５とアノード電極３とは、ｐ型表面層４とｐ+型コンタクト層８とを介して接続される。
2012090861.tif 000002
【特許請求の範囲】
【請求項１】
第１セル（６）の配列中に第２セル（７）が点在するセル配列を備える半導体装置であって、
第１導電型の半導体基板（１）上にエピタキシャル成膜された第１導電型の半導体層（２）と、
前記半導体層（２）内に埋没した、第２導電型の半導体からなる埋め込み層（５）とを備え、
前記埋め込み層（５）は、前記第１セル（６）の周辺部に設けられるとともに、前記第２セル（７）の全面に設けられ、
前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなる第１表面層（４、４ａ、４ｂ）、前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなるコンタクト層（８、８ａ）のうち少なくとも一方と、
前記半導体層（２）表面において、前記第１セル（６）の中央部に形成された第２導電型の半導体からなる第２表面層（４）とをさらに備え、
前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方と接触し、
前記半導体層（２）上にショットキー接合され、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方とオーミック接合されたアノード電極（３）をさらに備え、
前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方を介して接続されることを特徴とする、
半導体装置。
【請求項２】
前記第１表面層（４ａ）を備え、前記コンタクト層（８、８ａ）を備えない場合、
前記第１表面層（４ａ）の下層領域の濃度が、その上層領域の濃度よりも低いことを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記第１表面層（４、４ｂ）および前記コンタクト層（８、８ａ）の双方を備える場合、
前記コンタクト層（８）が、前記第１表面層（４）上に形成され、
前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４）と接触し、
前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４）および前記コンタクト層（８）の双方を介して接続されることを特徴とする、
請求項１に記載の半導体装置。
【請求項４】
前記コンタクト層（８）が、前記第１表面層（４）よりも平面視における占める幅が広いことを特徴とする、
請求項３に記載の半導体装置。
【請求項５】
前記第１表面層（４、４ｂ）および前記コンタクト層（８、８ａ）の双方を備える場合、
前記第１表面層（４ｂ）が、前記コンタクト層（８ａ）を平面視上囲んで形成され、
前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４ｂ）および前記コンタクト層（８ａ）の双方と接触し、
前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４ｂ）および前記コンタクト層（８ａ）の双方を介して接続されることを特徴とする、
請求項１に記載の半導体装置。
【請求項６】
前記アノード電極（３）の端部における、前記半導体層（２）表面に形成されたガードリング層（９）と、
前記アノード電極（３）の端部および前記ガードリング層（９）を覆って形成された絶縁膜（１０）と、
前記半導体基板（１）下にオーミック接合されたカソード電極（１１）とをさらに備えることを特徴とする、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記埋め込み層（５）が、前記ガードリング層（９）と接触して形成されることを特徴とする、
請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にショットキーバリアダイオードに関する。
【背景技術】
【０００２】
半導体装置であるショットキーバリアダイオード（ＳＢＤ、Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）は、ユニポーラデバイスである為高速スイッチングが可能で、さらに半導体界面とのバリアハイトの低い金属を用いるとオン電圧が小さいデバイスが実現できることから、低損失かつ高速動作が可能である。【０００３】
さらに近年、炭化珪素（ＳｉＣ）を用いたＳＢＤは、上記特徴を活かして高耐圧で低損失・高速スイッチングができる半導体デバイスとして期待されている。【０００４】
しかしながら、更にオン電圧を低くする目的で、エピ膜厚を薄くする、エピ濃度を高くする等の方法でバリアハイトを小さくすることを試みると、逆方向電圧印加時のリーク電流が増大してしまう。この問題を解決するために、ｐｎ接合を利用してリーク電流を低減するＳＢＤが提案されている。【０００５】
その一つとしての特許文献１に記載のＳＢＤは、オン電圧の上昇を防ぐ為、ｎ-型半導体層内部にｐ型埋め込み層を設け、表面に形成されるｐｎ接合の半分をｎ-型半導体層内部に埋め込むことによって、ショットキー接合の面積の拡大を図っている。【０００６】
また、特許文献２では、エピタキシャル成膜された半導体層表面にはｐｎ接合部が形成されず、ｐ型埋め込み層が、平面視でストライプ状もしくは網目状に埋め込まれ、その一部が、接続導体を介してアノード電極とオーミック接触するＳＢＤが記載されている。【０００７】
上記の特許文献１、２では、ＳＢＤにｐｎ接合を混載させることによってリーク電流を低減するとともに、ショットキー接合の面積減少によるオン電圧上昇の抑制を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２９４８０４号公報
【特許文献２】特開２０１０−４０８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１のＳＢＤでは、ｐ型表面層、ｐ型埋め込み層で挟まれた領域の幅が非常に狭いため、オン抵抗が増大してしまうという問題があった。【００１０】
また、ｐ型埋め込み層は、ｐ型コンタクト層を介してアノード電極と接続されている為、終端部から距離が離れたＳＢＤ中心部のｐ型埋め込み層との間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。【００１１】
また、特許文献２のＳＢＤでは、ｐ型埋め込み層上の一部が接続導体を介してアノード電極とオーミック接触している。しかしながら、ｐ型埋め込み層の幅が狭くなると接続導体の幅も狭くなるため、接続導体とｐ型埋め込み層との接触抵抗が大きくなってしまい、その結果、スイッチング時の高速動作が抑制されてしまうという問題があった。【００１２】
本発明は、このような問題点を解決するためになされたものであり、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、第１セルの配列中に第２セルが点在するセル配列を備える半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続される。
【発明の効果】
【００１４】
本発明によれば、第１セルの配列中に第２セルが点在するセル配列を備える半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続されることにより、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。【００１５】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置を示す上面図である。
【図２】本発明の実施の形態１による半導体装置の部分断面図である。
【図３】本発明の実施の形態１による半導体装置の部分断面図である。
【図４】本発明の実施の形態１による半導体装置の部分断面図である。
【図５】本発明の実施の形態１による半導体装置の部分断面図である。
【図６】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図７】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図８】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図９】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１０】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１１】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１２】本発明の実施の形態１による製造工程中の半導体装置の上面図である。
【図１３】本発明の実施の形態１による製造工程中の半導体装置の上面図である。
【図１４】本発明の実施の形態１による製造工程中の半導体装置の上面図である。
【図１５】前提技術にかかる半導体装置を示す断面図である。
【図１６】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１７】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１８】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【図１９】本発明の実施の形態１による製造工程中の半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
＜Ａ．実施の形態１＞
本発明にかかる前提技術としての半導体装置（ＳＢＤ）について、図１５を用いて説明する。
【００１８】
図に示す半導体装置においては、ｎ+型半導体基板４１上のエピタキシャル成膜されたｎ-型半導体層４２の表面にｐ型表面層４３ａが形成され、ｎ-型半導体層４２内部にはｐ型埋め込み層４３ｂが埋め込まれている。
【００１９】
そして、ｎ-型半導体層４２の表面には、ショットキー接合を形成するアノード電極４５が設けられている。このアノード電極４５はまた、ｎ-型半導体層４２の表面に形成されたｐ+型コンタクト層４４にも接触している。ｐ+型コンタクト層４４は、ｐ型埋め込み層４３ｂとも接続されているため、ｐ型埋め込み層４３ｂは、ｐ+型コンタクト層４４を介してアノード電極４５と同電位にされていることになる。
【００２０】
なお、ｎ+型半導体基板４１の下面には、オーミック接合を形成するカソード電極４６が設けられている。
【００２１】
このような構造において、ｎ-型半導体層４２の表面にｐｎ接合を形成するｐ型表面層４３ａが高密度に配置すると、ショットキー接合を形成している面積がｐｎ接合が形成される面積分だけ減少してしまう。その結果、オン電圧が上昇してしまう。
【００２２】
これを防ぐ為、ｎ-型半導体層４２内部にｐ型埋め込み層４３ｂを設け、表面に形成されるｐｎ接合の半分をｎ-型半導体層４２内部に埋め込むことによって、ショットキー接合の面積の拡大を図っている。
【００２３】
このＳＢＤでは、ｐ型表面層４３ａ、ｐ型埋め込み層４３ｂが、平面視で互いにずらした配置で形成されており、ｐ型表面層４３ａ、ｐ型埋め込み層４３ｂで挟まれた領域の幅が０．２μｍ〜２μｍと非常に狭い。よって、ｎ-型半導体層４２層内部における電流経路が狭いため、オン抵抗が増大してしまうという問題があった。
【００２４】
また、ｐ型埋め込み層４３ｂは、アノード電極４５の終端部に形成されたｐ+型コンタクト層４４を介してアノード電極４５と接続されている為、終端部から距離が離れたＳＢＤ中心部のｐ型埋め込み層４３ｂとの間の抵抗が大きくなってしまい、スイッチング時の高速動作が抑制されてしまうという問題があった。また、素子特性の面内均一性が劣化する恐れもあった。
【００２５】
以下に示す実施の形態では、上記の問題を解決しうる半導体装置を示す。
【００２６】
＜Ａ−１．構成＞
ここでは、本発明にかかる半導体装置としてのショットキーバリアダイオード（ＳＢＤ）について説明する。
【００２７】
図１は本発明の実施の形態１による半導体装置を示す上面図（透視図）である。図２は図１のＡ−Ａ’間の断面図、図３は図１のＢ−Ｂ’間の断面図を示している。図４はＳＢＤの外周端部とＡ−Ａ’間を含む部分断面図、図５はＳＢＤの外周端部とＢ−Ｂ’間を含む部分断面図である。
【００２８】
図１に示すように、本発明にかかる半導体装置（ＳＢＤ）は、ｎ-型半導体層２表面に形成されたｐ型表面層４を、平面視において例えばリング状に囲むようにｐ型埋め込み層５がｎ-型半導体層２内部に埋没して形成され、このようにｐ型埋め込み層５に平面視における周辺部を囲まれた単位セルである通常セル６（第１セル）が、二次元的に複数敷き詰めて配列されている。セル内において、ｐ型表面層４は平面視における中央部に形成される。
【００２９】
隣接した通常セル６同士は、セルピッチだけ離れて配列されることになる。隣接した通常セル６を形成するｐ型埋め込み層５同士は、ｎ-型半導体層２内部で互いに接触している。
【００３０】
さらに敷き詰めて配列された通常セル６の間に点在して、通常セル６とは異なるコンタクトセル７（第２セル）を形成する。セル内において、ｐ型表面層４は平面視における中央部に形成される。
【００３１】
コンタクトセル７は、ｎ-型半導体層２表面に形成されたｐ型表面層４のさらに上層にコンタクト層としてのｐ+型コンタクト層８が形成され（図１においては、コンタクトセル７におけるｐ型表面層４は図示せず）、またｐ型埋め込み層５は、通常セル６の場合とは異なり、ｐ型表面層４の直下まで延在して、ｐ型表面層４の内部におけるコンタクトセル７全面に設けられている。コンタクトセル７は互いに離間して点在し、隣接した通常セル６を形成するｐ型埋め込み層５と、ｎ-型半導体層２内部で接触している。
【００３２】
コンタクトセル７のｐ型埋め込み層５は、ｐ型表面層４とｐ+型コンタクト層８とを介してアノード電極３と接続されており、アノード電極３の電位と近い電位になっている。コンタクトセル７のｐ型埋め込み層５と接続された、通常セル６を形成するｐ型埋め込み層５も、同様にアノード電極３の電位と近い電位となっている。
【００３３】
これにより、逆方向電圧印加状態から順方向電圧印加状態にスイッチングする場合において、逆方向電圧印加状態で広がった、ｐ型埋め込み層５のｐｎ接合からの空乏層が、消滅するまでの時間を短くすることができる。すなわち、高速なスイッチング動作が可能となる。
【００３４】
またコンタクトセル７は、おおよそ通常セル６が２５個あるのに対して１個の割合で配置されている。すなわち、全体のセル面積の４％程度に相当する。通常セル６内ではｐ型埋め込み層５とアノード電極３との電気的接続は行わないため、ｐ型埋め込み層５直上のｎ-型半導体層２表面の電流経路を制限することがなく、オン電圧の増大を抑制することができる。
【００３５】
通常セル６を形成するｐ型埋め込み層５は、直接アノード電極３とは接続せずに、コンタクトセル７のｐ+型コンタクト層８を介してアノード電極３と接続される。このように構成することにより、通常セル６内でアノード電極３とｐ型埋め込み層５との接続層を形成する必要性を回避することができる。通常セル６内でアノード電極３との接続を実現する場合には、ｐ型埋め込み層５の占有幅内での、接触面積の小さいコンタクトを形成することとなり、また高精度の位置合わせも必要となってくる。
【００３６】
本実施の形態１に示すようにコンタクトセル７を介してアノード電極３との接続を形成する場合には、コンタクトセル７におけるｐ型埋め込み層５の電界遮蔽効果により、コンタクトセル７のセル面積内でコンタクトを形成することが可能となり、コンタクト抵抗を低減し、また高精度な位置合わせも不要となる。
【００３７】
また通常セル６では、ｐ型埋め込み層５を例えばリング状に形成することで、逆方向電圧印加時に二次元的に広がる空乏層により、アノード電極３にかかる電界強度を二次元的に遮蔽できるので、例えば等間隔のストライプ状に形成されたｐ型埋め込み層よりも、効果的に電界強度を低減することができる。結果的に、ｐ型埋め込み層５の占有幅を小さくすることができ、電流経路を広げることができる。
【００３８】
また、例えば１辺１０μｍの正方形のセルに対して、ｎ-型半導体層２の表面でアノード電極３と接触しているｐ型表面層４は１辺２μｍの正方形であるので、アノード電極３と接触しているセル当たりのｐ型表面層４の面積はセル面積の４％程度にしかならず、ｐ型埋め込み層５直上の電流経路を制限することがなく、オン電圧の増大を抑制することができる。
【００３９】
また、セル中心部にｐ型表面層４を配置したことにより、ｐ型埋め込み層５のリング状配置によって最も電界集中するセル中心部において、電界強度を低減することができている。よって、ｐ型埋め込み層５の占有幅を広くして電界強度を低減させる必要がなく、ｐ型埋め込み層５の占有幅を抑えながらも電界強度を低減し、リーク電流の低減を実現できる。ｐ型埋め込み層５の占有幅を抑えることにより、順方向電圧印加時のオン電圧の低減も実現できる。
【００４０】
ここで、コンタクトセル７のセル面積内であればコンタクト形成可能であるため、ｐ+型コンタクト層８の縦方向と横方向の大きさは、ｐ型表面層４のそれより大きくすることも可能である。
【００４１】
一般にｐ+型コンタクト層８のような高濃度注入層では、空乏層が広がりにくいため、注入層境界で電界集中が生じ、耐圧低下が引き起こす可能性がある。そのため、ｐ+型コンタクト層８の周囲には、ｐ型表面層４のような低濃度層が形成される必要がある。
【００４２】
本実施の形態１では、ｐ+型コンタクト層８の下方（ｎ-型半導体層２の内部）において、コンタクトセル７のセル面積範囲全面に渡ってｐ型埋め込み層５が配設されているため、そのｐ型埋め込み層５の電界遮蔽効果により、ｐ+型コンタクト層８がｐ型表面層４よりはみ出して大きく形成されても、そのはみ出した箇所への電界集中は低減され、耐圧低下が生じない。なお、ｐ型埋め込み層５がコンタクトセル７の全面に渡って形成されない場合でも、その占有面積に応じて電界遮蔽効果が得られるので、その範囲内でｐ+型コンタクト層８の大きさを調整することができる。
【００４３】
なお、ｐ型埋め込み層５がｐ型表面層４を囲む形状は図１に示す場合には限られず、円形、多角形等さまざまな形状を採用可能である。
【００４４】
図２に示すのは、図１におけるＡ−Ａ’間の断面図である。図２に示すように、例えば炭化珪素（ＳｉＣ）のｎ+型半導体基板１の上に、エピタキシャル成膜されたｎ-型半導体層２と、ｎ-型半導体層２の主表面にｐ型表面層４が互いに離間して形成され、また、ｎ-型半導体層２の内部にｐ型埋め込み層５が、平面視でｐ型表面層４を例えばリング状に囲むように埋め込まれている。すなわち、前述の通常セル６に対応する構造である。そして、ｐ型表面層４のうち、その上層にｐ+型コンタクト層８が形成されているｐ型表面層４に対しては、ｐ型表面層４の下層にｐ型埋め込み層５が接触するように延在している。すなわち、前述のコンタクトセル７に対応する構造である。
【００４５】
逆方向電圧印加時のアノード電極３の電界強度の低減は、主にｐ型埋め込み層５による電界遮蔽効果で実現しているため、ｎ-型半導体層２とアノード電極３との接触面積をほとんど減らすことなく電界強度を低減し、リーク電流を減らしている。
【００４６】
さらに、ｎ-型半導体層２上に形成され、ショットキー接合として機能するアノード電極３が設けられる。ｎ-型半導体層２上に形成されているｐ型表面層４、ｐ+型コンタクト層８も、アノード電極３と接触している。
【００４７】
図３に示すのは、図１におけるＢ−Ｂ’間の断面図である。図３に示すように、例えば炭化珪素（ＳｉＣ）のｎ+型半導体基板１の上に、エピタキシャル成膜されたｎ-型半導体層２と、ｎ-型半導体層２の主表面にｐ型表面層４が互いに離間して形成され、また、ｎ-型半導体層２の内部にｐ型埋め込み層５が、平面視でｐ型表面層４を囲むように埋め込まれている。すなわち、前述の通常セル６に対応する構造である。
【００４８】
さらに、ｎ-型半導体層２上に形成され、ショットキー接合として機能するアノード電極３が設けられる。
【００４９】
図４、５は、コンタクトセル７、通常セル６が二次元的に敷き詰められたＳＢＤの端部の断面図である。ＳＢＤの端部まで延在したアノード電極３の、端部下のｎ-型半導体層２の表面に、空乏層を広げ耐圧を保持するための、ｐ型半導体からなるガードリング層９が形成される。また、ガードリング層９とアノード電極３端部上の周囲を覆うように、絶縁膜１０が設けられる。
【００５０】
また、ｎ+型半導体基板１の下面には、オーミックコンタクトとして機能するカソード電極１１が設けられる。
【００５１】
ｐｎ接合部においてｐｎダイオード動作がオン状態になると、アノード電極３から流れた電流はコンタクトセル７のｐ型埋め込み層５を経由して、ｎ-型半導体層２のカソード電極１１側に流れていく。ここで、サージ電流などにより順方向に大電流が流れる場合、ショットキー接合を有するアノード電極３から流れていた電流よりも、ｐｎ接合を有するｐ型埋め込み層５からの電流が支配的となる。
【００５２】
その際、ｐ型埋め込み層５には大電流により発熱が生じる。ｐ型埋め込み層５がアノード電極３直下にある場合には、発熱によりアノード電極３の破壊が生じやすいが、本実施の形態１のように、ｐ型埋め込み層５をアノード電極３と直接接触させず、ｎ-型半導体層２内部に形成することによって、よりコンタクト抵抗が低い状態で電流を流すことができ、発熱による素子破壊の防止することができる。
【００５３】
＜Ａ−２．製造方法＞
次に、本発明にかかる半導体装置（ＳＢＤ）の製造方法について、製造工程中の半導体装置の断面図を用いて以下説明する。以下に示す図６〜１１の（ａ）は、ＳＢＤの外周端部とコンタクトセル７を含むＡ−Ａ’間を含む部分断面図、図６〜１１の（ｂ）はＳＢＤの外周端部と通常セル６のＢ−Ｂ’間を含む部分断面図である。図１２〜図１４はＡ−Ａ’間とＢ−Ｂ’間を含むＳＢＤの部分上面図である。
【００５４】
ここでは例として、ｎ+型半導基板として４Ｈ−ＳｉＣ（炭化珪素）を基板として用いたＳＢＤの製造方法について説明する。
【００５５】
まず、第１の工程では、図６（ａ）、図６（ｂ）に示すように、ｎ+型半導体基板１上にｎ-型半導体層２が形成された基板を準備する。ｎ+型半導体基板１は、例えば、抵抗率が０．０２Ω・ｃｍの４Ｈ−ＳｉＣ（炭化珪素）基板である。ｎ-型半導体層２は、例えば、ｎ型不純物の不純物濃度が５×１０15ｃｍ-3で厚さを１０μｍとしたものが採用される。ｎ-型半導体層の不純物濃度と厚さは、半導体装置の設計耐圧によって異なる。
【００５６】
第２の工程では、図７（ａ）、図７（ｂ）、図１２に示すように、通常セル６とコンタクトセル７にマスク１２、マスク１５を用いてイオン注入を行う。
【００５７】
通常セル６においては（図７（ｂ）、図１２Ｂ−Ｂ’参照）、ｎ-型半導体層２表面のマスク１２をパターンニングして、セルの境界外周部にリング状の開口部を形成した後、ｐ型不純物をイオン注入して各セル内の外周近傍領域にｐ型埋め込み層５を形成する。隣接したセル間の開口部はひとつの開口領域となっている。
【００５８】
ここでは、セルの形状は縦方向の長さ１０μｍ、横方向の長さ１０μｍの四角形とし、縦方向と横方向に１０μｍピッチで配置する。
【００５９】
マスク１２には、レジストや酸化膜を用いることができる。セルの外周境界から内側までのマスク開口幅Ｓは１μｍであるが、隣接セルとの間で開口部同士はつながっている為、隣接セル間にまたがる開口幅は２μｍとなる。
【００６０】
一方、コンタクトセル７においては（図７（ａ）、図１２Ａ−Ａ’参照）、コンタクトセル７領域のすべてを開口し、セルの境界外周部からセル中心部までつながったｐ型埋め込み層５を形成している。隣接する通常セル６の開口部とはセル境界でつながり、開口部が連続してつながっている。マスク１５には、レジストや酸化膜を用いることができる。
【００６１】
イオン注入として、例えば、照射量３×１０13ｃｍ-2とし、加速電圧７００ｋｅＶでｐ型の不純物としてアルミニウムを注入する。注入プロファイルは、例えば、深さ方向に対して表面からの深さ０．７μｍで濃度１×１０18ｃｍ-3のピーク注入濃度をもち、表面側と裏面側に対して濃度が減少していく凸型の濃度分布をもつものとする。ｎ-型半導体層２の表面近傍のｐ型不純物濃度は、ｎ-型半導体層２のｎ型不純物濃度よりも低くなっている。ピーク不純物濃度の半分以上の不純物濃度になっている注入領域を注入領域の厚さと定義すると、ｐ型埋め込み層５の厚さは約０．２μｍである。
【００６２】
第３の工程では、図８（ａ）、図８（ｂ）、図１３に示すように、マスク１５、マスク１２を除去した後、ｎ-型半導体層２上の新たなマスク１３をパターンニングし、セル中心部にマスク開口部を形成した後、ｐ型不純物をイオン注入して、ｎ-型半導体層２の表層部にｐ型表面層４を形成する。
【００６３】
イオン注入として、例えば、照射量３×１０13ｃｍ-2とし、加速電圧を４０〜５００ｋｅＶの多段階に分けて、ｐ型の不純物としてのアルミニウムを注入する。Ｐ型表面層４の幅に対応しているマスク開口部は、縦方向の長さ２μｍ、横方向の長さ２μｍの正方形である。ｐ型表面層４は、表面からの深さ０．６μｍで、濃度２×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。
【００６４】
ここで、通常セル６内では、ｐ型表面層４とｐ型埋め込み層５とは重なっていないが（図８（ｂ）、図１３Ｂ−Ｂ’参照）、コンタクトセル７においては、ｐ型埋め込み層５とセル中心部に形成されたｐ型表面層４とは、ｎ-型半導体層２の内部で重なり合い接触している（図８（ａ）、図１３Ａ−Ａ’参照）。
【００６５】
また、アノード電極３端への電界集中を緩和させる目的で、後の工程で形成されるアノード電極３の端を囲むようにｐ型不純物をイオン注入したガードリング層９も上記イオン注入によって同時に形成する。
【００６６】
第４の工程では、図９（ａ）、図９（ｂ）、図１４に示すように、マスク１３を除去した後、新たなマスク１６、マスク１４を形成する。ここで、マスク１６のコンタクトセル７の部分だけにパターンニングして、コンタクトセル７の中心部にマスク開口部を形成した後、ｐ型不純物をイオン注入して、ｐ+型コンタクト層８を形成する（図９（ｂ）、図１４Ｂ−Ｂ’参照）。
【００６７】
イオン注入として、例えば、加速電圧を４０ｋｅＶ、１００ｋｅＶ、各照射量は３×１０15ｃｍ-2、ｐ型の不純物としてアルミニウムを注入する。ｐ+型コンタクト層８の形状は縦方向の長さ３μｍ、横方向の長さ３μｍの正方形である。ｐ+型コンタクト層８は表面からの深さ０．２μｍで濃度１×１０20ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。コンタクトセル７内では、ｐ+型コンタクト層８とｐ型表面層４とは重なり合い接触している。
【００６８】
第５の工程では、マスク１６、マスク１４を除去した後、ｐ型表面層４、ｐ型埋め込み層５、ｐ+型コンタクト層８およびガードリング層９に注入された不純物を活性化する為に活性化アニールを行う。例えば、活性化アニールは１７００℃で１０分間実施する。
【００６９】
第６の工程では、図１０（ａ）、図１０（ｂ）に示すように、ｎ+型半導体基板１の裏面にニッケルからなるカソード電極１７を成膜し、１０００℃でアニールを行うことによりオーミック電極を形成する。
【００７０】
次いで、ｎ-型半導体層２表面、ｐ型表面層４、ｐ+型コンタクト層８、一部のガードリング層９の表面上に、チタン又はニッケルからなるアノード電極３を成膜し、５００℃でアニールを行う。アノード電極３の外周部の端部はガードリング層９と接触している。
【００７１】
ｎ-型半導体層２、ｐ型表面層４、ガードリング層９は、アノード電極３とショットキー接合を形成し、ｐ+型コンタクト層８とアノード電極３とはオーミック接合を形成する。ｐ+型コンタクト層８とアノード電極３はオーミック接合が望ましいが、完全なオーミック接合を形成していなくても１×１０-2Ωｃｍ2程度まで接触抵抗が低減していれば良い。接触抵抗を十分低減する為には、ｐ+型コンタクト層８の表層部のｐ型不純物濃度として１×１０19ｃｍ-3以上が必要である。
【００７２】
第７の工程では、図１１（ａ）、図１１（ｂ）に示すように、ガードリング層９上、及びアノード電極３の端部上に絶縁膜１０を形成する。
【００７３】
このようにして、ｐｎ接合を混載したＳＢＤが完成する。
【００７４】
なお、ｐ型表面層４とｐ型埋め込み層５とのイオン照射量、加速電圧は、リーク電流の設計値に応じて変更される。
【００７５】
また、セル形状として四角形としたが、六角形や円形でも良い。また、配列としてセルを碁盤目状に配列させたが、例えば隣接セルの位置が半ピッチだけずれて配列された交互配列としても良い。
【００７６】
本実施の形態１では、平面視におけるｐ+型コンタクト層８の幅がｐ型表面層４の幅よりも広い場合について説明したが、接触抵抗が良好であればｐ+型コンタクト層８の幅はｐ型表面層４の幅より小さくても良い。
【００７７】
本実施の形態１では、コンタクトセル７内のｐ型表面層４とｐ+型コンタクト層８とは異なるマスクを用いて異なる工程で形成されているが、同じ注入マスクを用いることでｐ型表面層４とｐ+型コンタクト層８を一体化して形成しても良い。
【００７８】
図１６に、図１におけるＡ−Ａ’間の断面図を示す。この断面図は、イオン注入条件を変えることによって、アノード電極３とｐ型埋め込み層５とがｐ型表面層４を介して接続された場合のものである。
【００７９】
ここでは、ｐ+型コンタクト層８を内在させたｐ型表面層４ａの形成方法について説明する。まず、ｐ型表面層４ａに対応するマスクの開口領域を形成した後、加速電圧を４０ｋｅＶ〜７００ｋｅＶの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、ｐ型の不純物としてのアルミニウムを用いる。そして、表面からの深さ０．７μｍで濃度２×１０17ｃｍ-3の、ボックス型のプロファイルを持つ注入層を形成する。
【００８０】
次いで、マスクを変更せずに、加速電圧を４０ｋｅＶ、１００ｋｅＶでイオン注入する。このとき照射量は３×１０15ｃｍ-2とする。そして、表面からの深さ０．２μｍで濃度１×１０20ｃｍ-3の、ボックス型のプロファイルを持つ注入層を形成する。
【００８１】
このようにすることによって、ｎ-型半導体層２の表面から深さ０．２μｍの範囲には、注入濃度１×１０20ｃｍ-3程度のボックス型のプロファイルを持つ高濃度の注入層が形成でき、深さ０．２μｍを超えて深さ０．７μｍまでの範囲には、注入濃度２×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層が形成できる。これらの注入層をもって、ｐ型表面層４ａを形成することができる。
【００８２】
このｐ型表面層４ａは、コンタクトセル７内において、アノード電極３とｐ型埋め込み層５とが接触している。この例ではｐ型表面層４ａとアノード電極３との界面近傍の注入濃度が高いため、ｐ型表面層４ａとアノード電極３との接触抵抗を低くすることができる。
【００８３】
また、通常セル内のｐ型表面層４においても、コンタクトセル７内のｐ型表面層４ａと同じ注入条件で形成されるため、通常セル内のｐ型表面層４とアノード電極３との接触抵抗を下げることができる。
【００８４】
本実施の形態１では、通常セル６とコンタクトセル７のｐ型表面層は必ずしも同時に形成する必要はなく、異なるマスク及び異なるイオン注入条件を用いて、通常セル６とコンタクトセル７内のｐ型表面層を個別に形成しても良い。
【００８５】
この場合、コンタクトセル内のｐ型表面層４の高濃度注入領域は表面近傍に限定したものではなく、例えば、図１７に示すように、表面からｐ型埋め込み層５までの範囲を高濃度の注入層で形成しても良い。
【００８６】
すなわち、ｐ型表面層の注入領域をｐ+型コンタクト層８ａで形成することができる。アノード電極３とｐ型埋め込み層５とを、ｐ+型コンタクト層８ａによって電気的に接続することで、ｐ型表面層４を介して接続されていた場合と比較して抵抗が減少するため、さらに高速なスイッチング動作が可能となる。
【００８７】
コンタクトセル７内のｐ+型コンタクト層８ａの作製方法を、次のようにすることができる。まず、ｐ+型コンタクト層８ａに対応するマスクの開口領域を形成した後、加速電圧を４０ｋｅＶ〜７００ｋｅＶの範囲のエネルギーで多段階的にイオン注入を行う。注入するイオンは、ｐ型の不純物としてアルミニウムを用いる。そして、表面からの深さ０．７μｍで濃度１×１０20ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。このｐ+型コンタクト層８ａはｐ型埋め込み層５内で接続されている。
【００８８】
ｎ-型半導体層２内に、ｐ+型コンタクト層８ａとして１×１０19ｃｍ-3以上の高濃度の注入領域が形成されている場合には、ｐ+型コンタクト層８ａとｎ-型半導体層２との境界に電界集中が生じ、耐圧が低下する恐れがある。しかし、本実施の形態では、ｐ+型コンタクト層８ａが、ｐ+型コンタクト層８ａより低濃度のｐ型埋め込み層５内で接続しているために、電界集中が低減される結果、耐圧低下は生じない。
【００８９】
また、さらにｐ+型コンタクト層８ａ近傍の電界集中を低減するためには、図１８に示すように、ｐ+型コンタクト層８ａよりも低濃度のｐ型表面層４ｂでｐ+型コンタクト層８ａの側面を取り囲んで形成することが有効である。
【００９０】
また、通常セル６のｐ型表面層４の厚さを、コンタクトセル７のｐ型表面層より薄く形成しても良い。
【００９１】
たとえば、通常セル６のみにｐ型表面層４に対応したマスク開口部を形成した後、照射量６×１０13ｃｍ-2とし、加速電圧を４０ｋｅＶ〜３５０ｋｅＶの多段階に分けてｐ型の不純物としてアルミニウムをイオン注入し、表面からの深さ０．３５μｍで濃度４×１０17ｃｍ-3のボックス型のプロファイルを持つ注入層を形成する。通常セル６のｐ型表面層４の厚さが減少するため、順方向電圧印加時の電流経路を拡大することができ、オン電圧を低減することができる。
【００９２】
さらに、耐圧が確保できる範囲で、ｐ型表面層４の厚さを薄くして高濃度化することも可能である。例えば、通常セル６のｐ型表面層４をｐ+型コンタクト層８と同じイオン注入条件で形成しても良い。この場合、ｐ型表面層４とアノード電極３がオーミック接合を形成するため、逆方向電圧印加時の状態から順方向電圧を印加した時に、ｐ型表面層４から広がった空乏層が消失する時間が短くなるため、さらに高速なスイッチング動作が可能となる。
【００９３】
本実施の形態１ではガードリング層９とｐ型埋め込み層５は直接的に接触しておらず、アノード電極３を介して接続されている。この場合には、ｐ型埋め込み層５からガードリング層９までの距離の半分の位置におけるｎ-型半導体層２の表面の電界強度が高くなるため、ｐ型埋め込み層５からガードリング層９までの距離は、セルのピッチの半分以下が望ましい。
【００９４】
また、ガードリング層９と、通常セル６またはコンタクトセル７におけるｐ型埋め込み層５の一部が重なるように接続して形成しても良い。この場合、図１９に示すように、ガードリング層９に重なるようにコンタクトセルを配置することによって、コンタクトセル内のｐ型埋め込み層５の一部とガードリング層９が重なるようにして接続される。なお、図１９においては、ｐ+型コンタクト層８が備えられる場合を示しているが、図１６〜図１８に示した構造の場合にも、適用可能である。
【００９５】
ｐ型埋め込み層５がガードリング層９に接続されていない場合には、逆方向電圧印加時にガードリング層９内のプラス電荷がショットキー界面を介してアノード電極３に移動することによって、空乏層が形成され耐圧が保持される。この場合、ショットキー界面には接触抵抗が存在するために、プラス電荷がアノード電極３に素早く移動できず、高速なスイッチング動作を制限するという問題がある。
【００９６】
一方、ガードリング層９がｐ型埋め込み層５を介してコンタクトセル７に対し電気的に接続されている場合には、アノード電極３との接触抵抗が小さいために、逆方向電圧が印加される際にガードリング層９内のプラス電荷はコンタクトセル７内のｐ型埋め込み層５、ｐ型表面層４、ｐ+型コンタクト層８を介してアノード電極３に移動する。ｐ+型コンタクト層８とアノード電極３との接触抵抗は、ショットキー界面の接触抵抗よりも小さいために、素早くホール電荷の移動が可能である。すなわち、高速なスイッチング動作が可能になる。
【００９７】
通常セル６内のｐ型埋め込み層５がガードリング層９に接続されている場合でも、通常セル６内のｐ型埋め込み層５はコンタクトセル７内のｐ型埋め込み層５と接続されている為、同様の高速なスイッチング動作が可能となる。
【００９８】
また、本実施の形態１では、ｐ型埋め込み層５の注入濃度は、ｐ型表面層４またはガードリング層９より高濃度になっているが、所望の耐圧を得るために調整できることは言うまでもなく、ｐ型埋め込み層５の注入濃度は、ｐ型表面層４またはガードリング層９の注入濃度と同じかそれ以下になっても良い。
【００９９】
また、ガードリング層９とｐ型表面層４とを同時に形成しているが、ガードリング層９とｐ型表面層４とは個別に注入濃度と注入深さを変えて形成しても良い。
【０１００】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、通常セル６の配列中にコンタクトセル７が点在するセル配列を備える半導体装置であって、ｎ+型半導体基板１上のｎ-型半導体層２と、ｎ-型半導体層２内に埋没したｐ型埋め込み層５と、通常セル６、コンタクトセル７それぞれの中央部に形成されたｐ型表面層４とを備え、コンタクトセル７において、ｐ型埋め込み層５はｐ型表面層４と接触し、コンタクトセル７のｐ型表面層４上に形成された、ｐ+型コンタクト層８と、ｎ-型半導体層２上にショットキー接合され、ｐ+型コンタクト層８とオーミック接合されたアノード電極３とをさらに備え、ｐ型埋め込み層５とアノード電極３とは、ｐ型表面層４とｐ+型コンタクト層８とを介して接続されることで、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。
【０１０１】
また、本発明にかかる実施の形態１によれば、半導体装置において、第２セルであるコンタクトセル７の表面層としてのｐ型表面層４上に形成されたｐ+型コンタクト層８は、ｐ型表面層４よりも平面視における占める幅が広い場合であっても、コンタクトセル７のセル面積範囲全面に渡ってｐ型埋め込み層５が配設されているため、そのｐ型埋め込み層５の電界遮蔽効果により、はみ出した箇所への電界集中は低減され、耐圧低下が生じない。
【０１０２】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１０３】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０４】
１，４１  ｎ+型半導体基板、２，４２  ｎ-型半導体層、３，４５  アノード電極、４，４ａ，４ｂ，４３ａ  ｐ型表面層、５，４３ｂ  ｐ型埋め込み層、６  通常セル、７  コンタクトセル、８，８ａ，４４  ｐ+型コンタクト層、９  ガードリング層、１０  絶縁膜、１１，１７，４６  カソード電極、１２〜１６  マスク。
【図１】
2012090861.tif 000003
【図２】
2012090861.tif 000004
【図３】
2012090861.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2012090861.tif 000016
【図１５】
2012090861.tif 000017
【図１６】
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【図１７】
2012090861.tif 000019
【図１８】
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【図１９】
2012090861.tif 000021
【手続補正書】
【提出日】平成25年12月4日(2013.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１セル（６）の配列中に第２セル（７）が点在するセル配列を備える、ショットキーバリアダイオードである半導体装置であって、
第１導電型の半導体基板（１）上にエピタキシャル成膜された第１導電型の半導体層（２）と、
前記半導体層（２）内に埋没した、第２導電型の半導体からなる埋め込み層（５）とを備え、
前記埋め込み層（５）は、前記第１セル（６）の周辺部に設けられるとともに、前記第２セル（７）の全面に設けられ、
前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなる第１表面層（４、４ａ、４ｂ）、前記半導体層（２）表面において、前記第２セル（７）の中央部に形成された第２導電型の半導体からなるコンタクト層（８、８ａ）のうち少なくとも一方と、
前記半導体層（２）表面において、前記第１セル（６）の中央部に形成された第２導電型の半導体からなる第２表面層（４）とをさらに備え、
前記第２セル（７）において、前記埋め込み層（５）は前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方と接触し、
前記半導体層（２）上にショットキー接合され、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方とオーミック接合されたアノード電極（３）をさらに備え、
前記埋め込み層（５）と前記アノード電極（３）とは、前記第１表面層（４、４ａ、４ｂ）、前記コンタクト層（８、８ａ）のうち少なくとも一方を介して接続されることを特徴とする、
半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明は、第１セルの配列中に第２セルが点在するセル配列を備える、ショットキーバリアダイオードである半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明によれば、第１セルの配列中に第２セルが点在するセル配列を備える、ショットキーバリアダイオードである半導体装置であって、第１導電型の半導体基板上にエピタキシャル成膜された第１導電型の半導体層と、前記半導体層内に埋没した、第２導電型の半導体からなる埋め込み層とを備え、前記埋め込み層は、前記第１セルの周辺部に設けられるとともに、前記第２セルの全面に設けられ、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなる第１表面層、前記半導体層表面において、前記第２セルの中央部に形成された第２導電型の半導体からなるコンタクト層のうち少なくとも一方と、前記半導体層表面において、前記第１セルの中央部に形成された第２導電型の半導体からなる第２表面層とをさらに備え、前記第２セルにおいて、前記埋め込み層は前記第１表面層、前記コンタクト層のうち少なくとも一方と接触し、前記半導体層上にショットキー接合され、前記第１表面層、前記コンタクト層のうち少なくとも一方とオーミック接合されたアノード電極をさらに備え、前記埋め込み層と前記アノード電極とは、前記第１表面層、前記コンタクト層のうち少なくとも一方を介して接続されることにより、電界強度低減によるリーク電流の低減、電流経路の拡大によるオン抵抗の低減、空乏層消滅までの時間を短縮することによるスイッチング時の高速動作を可能とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
コンタクトセル７は、ｎ-型半導体層２表面に形成されたｐ型表面層４のさらに上層にコンタクト層としてのｐ+型コンタクト層８が形成され（図１においては、コンタクトセル７におけるｐ型表面層４は図示せず）、またｐ型埋め込み層５は、通常セル６の場合とは異なり、ｐ型表面層４の直下まで延在して、ｎ-型半導体層２の内部におけるコンタクトセル７全面に設けられている。コンタクトセル７は互いに離間して点在し、隣接した通常セル６を形成するｐ型埋め込み層５と、ｎ-型半導体層２内部で接触している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
第６の工程では、図１０（ａ）、図１０（ｂ）に示すように、ｎ+型半導体基板１の裏面にニッケルからなるカソード電極１１を成膜し、１０００℃でアニールを行うことによりオーミック電極を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
１，４１  ｎ+型半導体基板、２，４２  ｎ-型半導体層、３，４５  アノード電極、４，４ａ，４ｂ，４３ａ  ｐ型表面層、５，４３ｂ  ｐ型埋め込み層、６  通常セル、７  コンタクトセル、８，８ａ，４４  ｐ+型コンタクト層、９  ガードリング層、１０  絶縁膜、１１，４６  カソード電極、１２〜１６  マスク。
【国際調査報告】
2012090861.tif 000022
2012090861.tif 000023
2012090861.tif 000024
2012090861.tif 000025