(57)【要約】  本発明による半導体装置（１００）は、ゲート電極（６２ａ）と、第１絶縁層（６４）と、酸化物半導体層（６６ａ）と、保護層（６８）と、ソース電極（７２ａｓ）と、第２絶縁層（７４）とを備えた薄膜トランジスタ（１０）を備え、第１接続部（３０）は、下部金属層（７２ｃ）と、上部金属層（７２ｃ）と、絶縁層（７４）とを備え、第２接続部（４０）は、下部金属層（７２ｄ）と、上部導電層（１７ｄ）とを備え、第２接続部（４０）内に、下部金属層（７２ｄ）と上部導電層（１７ｄ）とが接する領域と、下部金属層（７２ｄ）と上部導電層（１７ｄ）との間に、第１絶縁層と同一の材料からなる絶縁層（７４）および酸化物半導体層（６６ａ）と同一の材料からなる半導体層（６６ｄ）が積層された領域とが形成されている。これにより、高い製造効率でより高性能の半導体装置を提供できる。
2012046658.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第１接続部と、を備えた半導体装置の製造方法であって、
（Ａ）基板上に第１金属を積層する工程と、
（Ｂ）積層した前記第１金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第１接続部の下部金属層を形成する工程と、
（Ｃ）前記ゲート電極および前記下部金属層の上に第１絶縁層を形成する工程と、
（Ｄ）前記第１絶縁層の上に酸化物半導体を積層する工程と、
（Ｅ）積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、
（Ｆ）前記酸化物半導体層および前記第１絶縁層の上に保護層を積層する工程と、
（Ｇ）前記保護層の上にマスクパターンを形成する工程と、
（Ｈ）前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第１絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第１絶縁層を除去する工程と、
（Ｉ）前記保護層および前記下部金属層の上に第２金属を積層する工程と、
（Ｊ）前記第２金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第１接続部の上部金属層を形成する工程、とを含む半導体装置の製造方法。
【請求項２】
前記工程（Ｊ）において、前記第１接続部に、前記第１絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記第２接続部の下部金属層が形成され、
前記工程（Ｃ）において、前記第２接続部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記第２接続部における前記第１絶縁層上に第１半導体層が形成され、
前記工程（Ｆ）において、前記第１半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第１半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第１半導体層の一部の上から前記保護層が除去され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第２接続部内の前記第２金属が除去されるとともに、前記第１半導体層の一部が除去される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｊ）において、第２接続部内の前記第１絶縁層の一部の上に前記第１半導体層の一部が残される、請求項３に記載の半導体装置の製造方法。
【請求項５】
さらに、前記第２接続部内の前記下部金属層の上、および残された前記第１半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、さらに、前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記端子部の下部金属層が形成され、
前記工程（Ｃ）において、前記端子部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記端子部における前記第１絶縁層上に第２半導体層が形成され、
前記工程（Ｆ）において、前記第２半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第２半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第２半導体層の一部の上に保護層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記端子部内の前記第２金属が除去されるとともに、前記第２半導体層の一部が除去される、請求項３から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｊ）において、前記端子部の前記第１絶縁層の上に前記第２半導体層の一部が残される、請求項６に記載の半導体装置の製造方法。
【請求項８】
さらに、前記端子部の前記下部金属層の上、および残された前記第２半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｈ）において、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される、請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
請求項１から９のいずれかに記載の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、
（Ｋ）前記ソース電極、前記ドレイン電極、および前記第１接続部の前記上部金属層の上に第２絶縁層を形成する工程と、
（Ｌ）前記第２絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む表示装置の製造方法。
【請求項１１】
前記表示装置は、さらに、画素内に配置された補助容量を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記補助容量の第１容量電極が形成され、
前記工程（Ｃ）において、前記第１容量電極の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記補助容量における前記第１絶縁層上に第３半導体層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第３半導体層に接するように第２容量電極が形成され、
前記工程（Ｋ）において、前記第２容量電極の上の前記第２絶縁層が選択的に除去されてコンタクトホールが形成され、
前記工程（Ｌ）において、前記導電膜が前記コンタクトホール内で前記第２容量電極に接するように積層され、前記第２容量電極が前記画素電極に電気的に接続される、請求項１０に記載の表示装置の製造方法。
【請求項１２】
薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第１接続部とを備えた半導体装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極の上に形成された第１絶縁層と、
前記第１絶縁層の上に形成された酸化物半導体層と、
前記酸化物半導体層に接して設けられた保護層と、
前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に形成された第２絶縁層と、
を備え、
前記第１接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、
前記上部金属層の上に形成された、前記第２絶縁層と同一の材料からなる絶縁層と、
を備え、
前記第１接続部内に、前記上部金属層と、前記薄膜トランジスタの前記保護層と同一の部材からなる層と、前記上部金属層とが積層された領域が形成されている、半導体装置。
【請求項１３】
さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、
前記第２接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記第２接続部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記第２接続部内に、前記第２接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第２接続部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項１２に記載の半導体装置。
【請求項１４】
前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記端子部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記端子部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項１３に記載の半導体装置。
【請求項１５】
前記薄膜トランジスタの前記酸化物半導体層、前記第２接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている、請求項１４に記載の半導体装置。
【請求項１６】
請求項１２から１５のいずれかに記載の半導体装置を備えた表示装置であって、
マトリクス状に配置された複数の画素と、
画素内において前記第２絶縁層の上に形成された画素電極を備え、
前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、
前記第２接続部の前記上部導電層が前記画素電極と同一の材料からなる、表示装置。
【請求項１７】
画素内に配置された補助容量を備え、
前記補助容量は、
前記ゲート電極と同一の材料からなる第１容量電極と、
前記第１容量電極の上に形成された、前記第１絶縁層と同一の材料からなる絶縁層と、
前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、
前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第２容量電極と、
を備えた、請求項１６に記載の表示装置。
【請求項１８】
前記補助容量の前記第２容量電極は、前記第２絶縁層に形成された開口部内で前記画素電極と電気的に接している、請求項１７に記載の表示装置。
【請求項１９】
前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、
前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、
前記第１接続部および前記第２接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される、請求項１６から１８のいずれかに記載の表示装置。
【請求項２０】
前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である、請求項１９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備える半導体装置および表示装置、ならびに、薄膜トランジスタを備える半導体装置および表示装置の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。【０００３】
ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。また、ＴＦＴ基板の端部には、ソース配線およびゲート配線を、駆動回路の入力端子にそれぞれ接続するための端子部が設けられている。駆動回路は、ＴＦＴ基板上に形成されていてもよいし、別個の基板（回路基板）上に形成されていてもよい。【０００４】
ＴＦＴ基板の構成は、例えば特許文献１に開示されている。以下、図面を参照しながら、特許文献１に開示されたＴＦＴ基板の構成を説明する。【０００５】
図１５（ａ）は、ＴＦＴ基板の概略を示す模式的な平面図であり、図１５（ｂ）は、ＴＦＴ基板における１個の画素を示す拡大平面図である。また、図１６は、図１５に示す半導体装置におけるＴＦＴおよび端子部の断面図である。【０００６】
図１５（ａ）に示すように、ＴＦＴ基板は、複数のゲート配線２０１６と、複数のソース配線２０１７とを有している。これらの配線２０１６、２０１７で包囲されたそれぞれの領域２０２１が「画素」となる。ＴＦＴ基板のうち画素が形成される領域（表示領域）以外の領域２０４０には、複数のゲート配線２０１６およびソース配線２０１７のそれぞれを駆動回路に接続するための複数の接続部２０４１が配置されている。各接続部２０４１は、外部配線と接続するための端子部を構成する。【０００７】
図１５（ｂ）および図１６に示すように、画素となる各領域２０２１を覆うように画素電極２０２０が設けられている。また、各領域２０２１にはＴＦＴが形成されている。ＴＦＴは、ゲート電極Ｇと、ゲート電極Ｇを覆うゲート絶縁膜２０２５、２０２６と、ゲート絶縁膜２０２６上に配置された半導体層２０１９と、半導体層２０１９の両端部にそれぞれ接続されたソース電極Ｓおよびドレイン電極Ｄとを有している。ＴＦＴは保護膜２０２８で覆われている。保護膜２０２８と画素電極２０２０との間には、層間絶縁膜２０２９が形成されている。ＴＦＴのソース電極Ｓはソース配線２０１７に、ゲート電極Ｇはゲート配線２０１６に接続されている。また、ドレイン電極Ｄは、コンタクトホール２０３０内で画素電極２０２０に接続されている。【０００８】
また、ゲート配線２０１６と平行に補助容量配線２０１８が形成されている。補助容量配線２０１８は補助容量に接続されている。ここでは、補助容量は、ドレイン電極と同じ導電膜から形成された補助容量電極２０１８ｂと、ゲート配線と同じ導電膜から形成された補助容量電極２０１８ａと、それらの間に位置するゲート絶縁膜２０２６とから構成されている。【０００９】
各ゲート配線２０１６またはソース配線２０１７から延びた接続部２０４１上には、ゲート絶縁膜２０２５、２０２６および保護膜２０２８が形成されておらず、接続部２０４１の上面と接するように接続配線２０４４が形成されている。これにより、接続部２０４１と接続配線２０４４との電気的な接続が確保されている。【００１０】
なお、図１６に示すように、液晶表示装置では、ＴＦＴ基板は、液晶層２０１５を挟んで、対向電極やカラーフィルタが形成された基板２０１４と対向するように配置される。【００１１】
このようなＴＦＴ基板を製造する際には、画素となる領域２０２１（「画素部」ともいう。）と、端子部とを共通のプロセスで形成し、マスク数や工程数の増大を抑えることが好ましい。【００１２】
上記のＴＦＴ基板を製造しようとすると、ゲート絶縁膜２０２５、２０２６および保護膜２０２８のうち端子配置領域２０４０に位置する部分、および、ゲート絶縁膜２０２５および保護膜２０２８のうち補助容量が形成される領域に位置する部分をエッチングする必要がある。特許文献１では、有機絶縁膜を用いて層間絶縁膜２０２９を形成し、これをマスクとして、これらの絶縁膜２０２５、２０２６、保護膜２０２８をエッチングすることが開示されている。【００１３】
特許文献２には、チャネル保護型のＴＦＴを有するＴＦＴ基板の画素部の構成が記載されている。ただし、特許文献２のＴＦＴは、シリコン膜を用いて形成されている。【００１４】
図１７は、特許文献２に記載されたＴＦＴ基板の一部を示す断面図である。ＴＦＴ基板の各画素には、薄膜トランジスタ１１４１および補助容量１１４２が設けられている。薄膜トランジスタ１１４１には、ゲート配線１１０２、ゲート絶縁膜１１０４、チャネル形成領域を有する半導体層１１１３、チャネル保護膜１１０８、ソース領域１１１８、ドレイン領域１１１７、ドレイン電極１１２１およびソース配線１１２２が形成されている。薄膜トランジスタ１１４１は保護膜１１２７で覆われており、保護膜１１２７上には画素電極１１３１が設けられている。画素電極１１３１は、保護膜１１２７に形成されたコンタクトホール内でドレイン電極１１２１と接続されている。補助容量１１４２は、ゲート配線１１０２と同じ導電膜から形成された容量配線１１５１と、画素電極１１３１を電極とし、電極間に挟まれたゲート絶縁膜１１０４および保護膜１１２７を誘電体として構成されている。【００１５】
また、特許文献３には、チャネル保護型のＴＦＴを備えたＴＦＴ基板の製造方法において、ハーフトーンマスクを利用することによって、使用するマスクの数を低減することが提案されている。しかしながら、特許文献３の方法は、製造プロセスが複雑で、量産性が低くなるおそれがある。また、ゲート電極とソース・ドレイン電極との間に絶縁膜が１層しか形成されていないため、これらの電極間で短絡が生じる可能性がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−１７０６６４号公報
【特許文献２】特開２００９−１５７３５４号公報
【特許文献３】特開２００７−２５８６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
近年、シリコン半導体膜の代わりに、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。【００１８】
しかしながら、ボトムゲート構造を有する酸化物半導体ＴＦＴでは、ＴＦＴの製造プロセス中、例えば熱処理工程などにおいて、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ソース・ドレイン電極のエッチング工程や層間絶縁膜の形成工程において、その下方にある酸化物半導体膜がダメージを受けやすいという問題がある。【００１９】
これに対し、半導体層のうちチャネルが形成される領域（チャネル形成領域）を覆うようにチャネル保護膜を設ける構造（チャネル保護型）が考えられる。ＴＦＴの製造プロセスにおいて、半導体層上にチャネル保護膜を形成した後、ソース・ドレイン電極を形成すると、ソース・ドレイン電極を形成するためのエッチングを行う際に、チャネル保護膜がエッチストップとして機能する。このため、チャネル形成領域がエッチングによって受けるダメージを低減できると考えられる。【００２０】
しかし、このようなチャネル保護膜を追加した場合、従来の積層方法を採用したとすればチャネル保護膜に対するマスクを用いたパターニング工程が必要とされるため、製造工程が増え、半導体装置の製造効率が低下することが予想される。【００２１】
また、液晶表示装置や有機ＥＬ表示装置のＴＦＴ基板は、一般に、表示領域とその周辺領域（「額縁領域」ともいう）とを有しており、表示領域には複数の画素がマトリクス状に配置され、周辺領域には走査信号及び表示信号のそれぞれを駆動させる駆動回路が配置されている。ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式の表示装置では、これら駆動回路はＴＦＴ基板の周辺領域にＬＳＩ等の電気素子として搭載される。表示領域と周辺領域との境界付近には、表示領域の走査線、信号線等を周辺領域の接続配線に接続する接続部が設けられる。これに加えて、周辺領域の外縁近傍には、一般に、ＦＰＣ（フレキシブルプリント基板）等の素子を取り付けるための端子部が形成される。接続部および端子部は、ＴＦＴ基板と一体をなしており、ＴＦＴ基板の製造時に同時に形成される。【００２２】
接続部および端子部においては、上層配線を下層配線に接続する、あるいは下層配線を上層配線に接続するなど、異なる導体配線間の直接的な電気的接続がなされる。接続部および端子部の層構成はＴＦＴの層構成と異なるため、これらの部位を同一基板上に同時に効率よく形成するためには、各部位の構成および製造方法に工夫が必要である。【００２３】
特に、酸化物半導体ＴＦＴを高性能に用いる場合は、上述したように、チャネル保護層を余分に積層することが望まれる。よって、ＣＯＧ方式の表示装置に酸化物半導体ＴＦＴを適用する場合、酸化物半導体の性能を確保しつつ表示装置のＴＦＴ基板の製造効率を上げるために、より一層の工夫が必要である。【００２４】
本発明は、上記に鑑みてなされたものであり、酸化物半導体ＴＦＴおよび接続部を備えた半導体装置、または酸化物半導体ＴＦＴ、接続部、および端子部を備えた半導体装置を高性能かつ製造効率よく製造することを目的とする。また本発明は、そのような半導体装置をＴＦＴ基板として備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。
【課題を解決するための手段】
【００２５】
本発明による半導体装置の製造方法は、薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第１接続部と、を備えた半導体装置の製造方法であって、
（Ａ）基板上に第１金属を積層する工程と、
（Ｂ）積層した前記第１金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第１接続部の下部金属層を形成する工程と、
（Ｃ）前記ゲート電極および前記下部金属層の上に第１絶縁層を形成する工程と、
（Ｄ）前記第１絶縁層の上に酸化物半導体を積層する工程と、
（Ｅ）積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、
（Ｆ）前記酸化物半導体層および前記第１絶縁層の上に保護層を積層する工程と、
（Ｇ）前記保護層の上にマスクパターンを形成する工程と、
（Ｈ）前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第１絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第１絶縁層を除去する工程と、
（Ｉ）前記保護層および前記下部金属層の上に第２金属を積層する工程と、
（Ｊ）前記第２金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第１接続部の上部金属層を形成する工程、とを含む。【００２６】
ある実施形態では、前記工程（Ｊ）において、前記第１接続部に、前記第１絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される。【００２７】
ある実施形態では、前記半導体装置が、さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、前記工程（Ｂ）において、前記第１金属をパターニングして、前記第２接続部の下部金属層が形成され、前記工程（Ｃ）において、前記第２接続部の前記下部金属層の上に前記第１絶縁層が形成され、前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記第２接続部における前記第１絶縁層上に第１半導体層が形成され、前記工程（Ｆ）において、前記第１半導体層の上に前記保護層が積層され、前記工程（Ｈ）において、前記マスクパターンを介して、前記第１半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第１半導体層の一部の上から前記保護層が除去され、前記工程（Ｊ）において、前記第２金属をパターニングして、前記第２接続部内の前記第２金属が除去されるとともに、前記第１半導体層の一部が除去される。【００２８】
ある実施形態では、前記工程（Ｊ）において、第２接続部内の前記第１絶縁層の一部の上に前記第１半導体層の一部が残される。【００２９】
ある実施形態では、前記製造方法が、さらに、前記第２接続部内の前記下部金属層の上、および残された前記第１半導体層の前記一部の上に上部導電層を形成する工程を含む。【００３０】
ある実施形態では、前記半導体装置は、さらに、前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記工程（Ｂ）において、前記第１金属をパターニングして、前記端子部の下部金属層が形成され、前記工程（Ｃ）において、前記端子部の前記下部金属層の上に前記第１絶縁層が形成され、前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記端子部における前記第１絶縁層上に第２半導体層が形成され、前記工程（Ｆ）において、前記第２半導体層の上に前記保護層が積層され、前記工程（Ｈ）において、前記マスクパターンを介して、前記第２半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第２半導体層の一部の上に保護層が形成され、前記工程（Ｊ）において、前記第２金属をパターニングして、前記端子部内の前記第２金属が除去されるとともに、前記第２半導体層の一部が除去される。【００３１】
ある実施形態では、前記工程（Ｊ）において、前記端子部の前記第１絶縁層の上に前記第２半導体層の一部が残される。【００３２】
ある実施形態では、前記製造方法が、さらに、前記端子部の前記下部金属層の上、および残された前記第２半導体層の前記一部の上に上部導電層を形成する工程を含む。【００３３】
ある実施形態では、前記工程（Ｈ）において、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される。【００３４】
本発明による表示装置の製造方法は、上記の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、
（Ｋ）前記ソース電極、前記ドレイン電極、および前記第１接続部の前記上部金属層の上に第２絶縁層を形成する工程と、
（Ｌ）前記第２絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む。【００３５】
ある実施形態では、前記表示装置が、さらに、画素内に配置された補助容量を備え、前記工程（Ｂ）において、前記第１金属をパターニングして、前記補助容量の第１容量電極が形成され、前記工程（Ｃ）において、前記第１容量電極の上に前記第１絶縁層が形成され、前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記補助容量における前記第１絶縁層上に第３半導体層が形成され、前記工程（Ｊ）において、前記第２金属をパターニングして、前記第３半導体層に接するように第２容量電極が形成され、前記工程（Ｋ）において、前記第２容量電極の上の前記第２絶縁層が選択的に除去されてコンタクトホールが形成され、前記工程（Ｌ）において、前記導電膜が前記コンタクトホール内で前記第２容量電極に接するように積層され、前記第２容量電極が前記画素電極に電気的に接続される。【００３６】
本発明による半導体装置は、薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第１接続部とを備えた半導体装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上に形成された第１絶縁層と、前記第１絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に接して設けられた保護層と、前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上に形成された第２絶縁層と、を備え、前記第１接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、前記上部金属層の上に形成された、前記第２絶縁層と同一の材料からなる絶縁層と、を備え、前記第１接続部内に、前記上部金属層と、前記薄膜トランジスタの前記保護層と同一の部材からなる層と、前記上部金属層とが積層された領域が形成されている。【００３７】
ある実施形態では、前記半導体装置が、さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、前記第２接続部は、前記ゲート電極と同一の材料からなる下部金属層と、前記第２接続部の前記下部金属層の上に形成された上部導電層と、を備え、前記第２接続部内に、前記第２接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第２接続部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている。【００３８】
ある実施形態では、前記半導体装置が、前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、前記端子部は、前記ゲート電極と同一の材料からなる下部金属層と、前記端子部の前記下部金属層の上に形成された上部導電層と、を備え、前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている。【００３９】
ある実施形態では、前記薄膜トランジスタの前記酸化物半導体層、前記第２接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている。【００４０】
本発明による表示装置は、上記の半導体装置を備えた表示装置であって、マトリクス状に配置された複数の画素と、画素内において前記第２絶縁層の上に形成された画素電極を備え、前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、前記第２接続部の前記上部導電層が前記画素電極と同一の材料からなる。【００４１】
ある実施形態では、前記表示装置が、画素内に配置された補助容量を備え、前記補助容量は、前記ゲート電極と同一の材料からなる第１容量電極と、前記第１容量電極の上に形成された、前記第１絶縁層と同一の材料からなる絶縁層と、前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第２容量電極と、を備えている。【００４２】
ある実施形態では、前記補助容量の前記第２容量電極は、前記第２絶縁層に形成された開口部内で前記画素電極と電気的に接している。【００４３】
ある実施形態では、前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、前記第１接続部および前記第２接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される。【００４４】
ある実施形態では、前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である。
【発明の効果】
【００４５】
本発明によれば、酸化物半導体ＴＦＴおよび接続部を備えた高性能の半導体装置、ならびに酸化物半導体ＴＦＴ、接続部、および端子部を備えた高性能の半導体装置を製造効率よく提供することができる。また、本発明によれば、そのような半導体装置をＴＦＴ基板として備えた高性能の表示装置を製造効率よく提供することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態１による半導体装置１００の構成を示す断面図である。
【図２】本発明の実施形態２による液晶表示装置１０００の構成を模式的に示す斜視図である。
【図３】液晶表示装置１０００のＴＦＴ基板（半導体装置１００）の構成を模式的に示す平面図である。
【図４】ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図である。
【図５】ＴＦＴ基板１００の配線構成を模式的に示す平面図である。
【図６】（ａ）〜（ｅ）は、半導体装置１００の製造工程の一部を示す断面図である。
【図７】（ｆ）〜（ｉ）は、半導体装置１００の製造工程の一部を示す断面図である。
【図８】（ｊ）〜（ｌ）は、半導体装置１００の製造工程の一部を示す断面図である。
【図９】（ａ）〜（ｃ）は、第１参考例による半導体装置の製造工程の一部を示す断面図である。
【図１０】（ｄ）〜（ｆ）は、第１参考例による半導体装置の製造工程の一部を示す断面図である。
【図１１】（ａ）〜（ｅ）は、第２参考例による半導体装置の製造工程を示す断面図である。
【図１２】（ａ）〜（ｆ）は、半導体装置１００のＴＦＴの構成例を示す平面図である。
【図１３】本発明の実施形態３による液晶表示装置１００１のＴＦＴ基板（半導体装置１０１）の構成を模式的に示す平面図である。
【図１４】本発明の実施形態４による有機ＥＬ表示装置１００２の構成を模式的に示す平面図である。
【図１５】（ａ）は、従来のＴＦＴ基板の概略を示す模式的な平面図であり、（ｂ）は、（ａ）のＴＦＴ基板における１個の画素を示す拡大平面図である。
【図１６】図１５に示す従来のＴＦＴ基板におけるＴＦＴおよび端子部の断面図である。
【図１７】従来のＴＦＴ基板の一部を示す断面図である。
【発明を実施するための形態】
【００４７】
以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
【００４８】
（実施形態１）
図１は、実施形態１の半導体装置の構成を模式的に表した断面図である。
【００４９】
本実施形態の半導体装置は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、各種表示装置や電子機器などのＴＦＴ基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体ＴＦＴをスイッチング素子として備えた液晶表示装置のＴＦＴ基板として説明する。
【００５０】
本実施形態の半導体装置１００（「ＴＦＴ基板１００」と呼ぶこともある）は、薄膜トランジスタ１０と、薄膜トランジスタ１０と外部配線とを電気的に接続するための第１接続部３０、第２接続部４０、および端子部５０とを備えている。第１接続部３０、第２接続部４０、および端子部５０の詳細は後述する。さらに、半導体装置１００は、表示装置のＴＦＴ基板として用いられた場合に、補助容量を生じさせる補助容量部（「補助容量２０」と呼ぶ）を備えている。補助容量２０を含まない形態も本発明による半導体装置に含まれるものとする。
【００５１】
薄膜トランジスタ１０は、ゲート電極６２ａと、ゲート電極６２ａの上に形成された第１絶縁層６４（「ゲート絶縁層６４」、または単に「絶縁層６４」と呼ぶこともある）と、第１絶縁層６４の上に形成された酸化物半導体層６６ａと、酸化物半導体層６６ａに接して設けられた保護層６８と、保護層６８の上に、保護層６８の間隙を介してそれぞれの一部が酸化物半導体層６６ａに接するように形成されたソース電極７２ａｓ及びドレイン電極７２ａｄと、ソース電極７２ａｓ及びドレイン電極７２ａｄの上に形成された第２絶縁層７４（単に「絶縁層７４」と呼ぶこともある）と、を備えている。
【００５２】
第２絶縁層７４は、ソース電極７２ａｓ及びドレイン電極７２ａｄに接するように成膜された保護膜７４ａ、および保護膜７４ａの上に成膜された層間絶縁膜７４ｂからなる。第２絶縁層７４を１つの層で形成してもよい。第２絶縁層７４の上には、表示装置の画素電極として機能し得る導電層（「画素電極１７」と呼ぶ）が形成されている。
【００５３】
補助容量２０は、ゲート電極６２ａと同一の金属材料からなる第１容量電極（補助容量電極）６２ｂと、第１容量電極６２ｂの上に形成された、第２絶縁層６４と同一の材料からなる絶縁層６４と、絶縁層６４の上に形成された、酸化物半導体層６６ａと同一の材料からなる半導体層６６ｂと、半導体層６６ｂの上に形成された、ソース電極７２ａｓおよびドレイン電極７２ａｄと同一の材料からなる第２容量電極（補助容量対向電極）７２ｂと、を備えている。第２容量電極７２ｂの上には絶縁層７４が形成されている。補助容量２０における絶縁層７４にはコンタクトホール（開口部）１９が形成されており、コンタクトホール１９内には画素電極１７（ここでは、画素電極１７から延びる導電体層を含めて画素電極１７と呼ぶ）積層されており、コンタクトホール１９の内側で第２容量電極７２ｂが画素電極１７に電気的に接続されている。
【００５４】
第１接続部３０は、ゲート電極６２ａと同一の材料からなる下部金属層６２ｃと、絶縁層６４の間隙の中で下部金属層６２ｃに接して形成された、ソース電極７２ａｓおよびドレイン電極７２ａｄと同一の材料からなる上部金属層７２ｃと、上部金属層７２ｃの上に形成された、第２絶縁層７４と同一の材料からなる絶縁層７４と、を備えている。第１接続部３０の一部には、絶縁層６４と保護層６８と上部金属層７２ｃとが積層された領域が存在する。
【００５５】
第２接続部４０は、ゲート電極６２ａと同一の材料からなる下部金属層６２ｄと、絶縁層６４の間隙の中で下部金属層６２ｄに接するように形成された上部導電層１７ｄと、を備えている。上部導電層１７ｄは画素電極１７と同一の材料からなる。第２接続部４０内には、下部金属層６２ｄと上部導電層１７ｄとが接する領域と、その領域の外側の下部金属層６２ｄと上部導電層１７ｄとの間に、絶縁層６４および酸化物半導体層６６ａと同一の材料からなる半導体層６６ｄが積層された領域とが形成されている。
【００５６】
端子部５０は、ゲート電極６２ａと同一の材料からなる下部金属層６２ｅと、絶縁層６４の間隙の中で下部金属層６２ｅに接するように形成された上部導電層１７ｅと、を備えている。上部導電層１７ｅは画素電極１７と同一の材料からなる。端子部５０内には、下部金属層６２ｅと上部導電層１７ｅとが接する領域と、その領域の外側の下部金属層６２ｅと上部導電層１７ｅとの間に、絶縁層６４および酸化物半導体層６６ａと同一の材料からなる半導体層６６ｅが積層された領域とが形成されている。
【００５７】
薄膜トランジスタ１０の酸化物半導体層６６ａ、半導体層６６ｂ、６６ｄ、および６６ｅの保護層６８に覆われない部分の表面を、製造工程におけるプラズマエッチング時またはプラズマ処理を追加することによって導体化してもよい。
【００５８】
（実施形態２）
図２は、本発明の実施形態２による液晶表示装置１０００の構成を模式的に示す斜視図である。
【００５９】
図２に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向するＴＦＴ基板１００（実施形態１の半導体装置１００に対応）および対向基板２００と、ＴＦＴ基板１００および対向基板２００のそれぞれの外側に配置された偏光板２１０および２２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット２３０とを備えている。ＴＦＴ基板１００には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路１１０、および複数の信号線（データバスライン）を駆動する信号線駆動回路１２０が配置されている。走査線駆動回路８０及び信号線駆動回路８２は、ＴＦＴ基板１００の外部に配置された制御回路１３０に接続されている。制御回路１３０による制御に応じて、走査線駆動回路１１０からＴＦＴのオン−オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路１２０から表示信号（画素電極１７への印加電圧）が、複数の信号線に供給される。
【００６０】
対向基板２００は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極１７を覆うように形成されている。共通電極と各画素電極１７との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
【００６１】
図３は、ＴＦＴ基板１００の構成を模式的に示す平面図であり、図４は、ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図、図５は、ＴＦＴ基板の配線構成を模式的に表した平面図である。
【００６２】
図３に示すように、表示部ＤＡと表示部の外側に位置する周辺部ＦＡを有する。周辺部ＦＡには、走査線駆動回路１１０、信号線駆動回路１２０、電圧供給回路等の電気素子２５がＣＯＧ方式で配置されている。また、周辺部ＦＡの外端部付近にはＦＰＣ等の外部素子を取り付けるための端子部５０が配置されている。
【００６３】
表示部ＤＡには、図４に示すように、複数の画素５がマトリクス状に配置されており、複数の走査線１４と複数の信号線１２とが互いに直交するように配置されている。複数の走査線１４と複数の信号線１２との交点それぞれの付近には、能動素子である薄膜トランジスタ（ＴＦＴ）１０が画素５毎に形成されている。各画素５には、ＴＦＴ１０のドレイン電極に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる画素電極１７が配置されている。また、隣り合う２つの走査線１４の間には補助容量線（蓄積容量線、Ｃｓラインとも呼ぶ）１５が走査線１４と平行に延びている。ＴＦＴ１０のゲート電極６２ａおよび補助容量２０の第１容量電極６２ｂは、それぞれ走査線１４および補助容量線１５の一部として形成される。
【００６４】
図５に示すように、表示領域ＤＡと周辺領域ＦＡとの境界には複数の接続配線３５が配置されている。信号線１２、および補助容量線１５に接続された補助容量接続線１６は、それぞれに対応して配置された接続部３０を介して接続配線３５に電気的に接続されている。接続部３０によって、上層配線である信号線１２および補助容量接続線１６が下層配線である接続配線３５に接続される。なお、補助容量接続線１６は、下層配線である補助容量線１５に、絶縁層６４に形成されたコンタクトホールを介して接続されている。また、ＴＦＴ１０のドレイン電極は補助容量２０の上部電極である第２容量電極と接続されており、第２容量電極は画素電極と第２容量電極との間の絶縁層に形成されたコンタクトホールを介して画素電極１７に接続されている。
【００６５】
各接続配線３５の周辺領域ＦＡ側には接続部４０が配置されている。接続部４０において接続配線３５は周辺領域ＦＡの上層配線に接続され、上層配線は電気素子２５に接続される。また、下層配線である走査線１４も、接続部４０によって周辺領域の上層配線に接続された後、電気素子２５に接続される。電気素子２５と端子部５０とは複数の配線によって接続されている。
【００６６】
次に、図６〜８を用いてＴＦＴ基板１００の製造方法を説明する。
【００６７】
図６（ａ）〜（ｅ）、図７（ｆ）〜（ｉ）、および図８（ｊ）〜（ｌ）は、ＴＦＴ基板１００の製造工程（Ａ）〜（Ｌ）を示す模式的な断面図である。図６〜図８において、薄膜トランジスタ（ＴＦＴ）１０、補助容量２０、第１接続部３０、第２接続部４０、および端子部５０の断面は、それぞれ図５におけるＡ−Ａ断面、Ｂ−Ｂ断面、Ｃ−Ｃ断面、Ｄ−Ｄ断面、およびＥ―Ｅ断面に対応している。
【００６８】
工程（Ａ）：
まず、図６（ａ）に示すように、基板６０の上にスパッタ法などにより、第１金属６２を積層する。第１金属６２は、例えばＴｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の３層からなる金属層であり得る。
【００６９】
工程（Ｂ）：
次に、図６（ｂ）に示すように、積層した第１金属６２をパターニングすることによって、薄膜トランジスタ１０のゲート電極６２ａと、補助容量２０の第１金属層６２ｂと、第１接続部３０、第２接続部４０、および端子部５０の下部金属層６２ｃ、６２ｄ、および６２ｅが形成される。パターニングには、公知のフォトリソグラフィ法によって、レジストマスク（第１のマスク）を形成した後、レジストマスクで覆われていない部分の第１金属６２を除去して行われる。パターニングの後、レジストマスクは除去される。
【００７０】
工程（Ｃ）：
次に、図６（ｃ）に示すように、基板６０上に、ゲート電極６２ａ、第１金属層６２ｂ、ならびに下部金属層６２ｃ、６２ｄ、および６２ｅを覆うように第１絶縁層６４を積層する。第１絶縁層６４は、例えば厚さが約４００ｎｍのＳｉＯ2膜であり、ＣＶＤ法を用いて成膜される。第１絶縁層６４は、例えばＳｉＯ2膜からなる単層膜であってもよいし、ＳｉＮｘ膜を下層とし、ＳｉＯ2膜を上層とする積層構造を有していてもよい。ＳｉＯ2膜からなる単層の場合、ＳｉＯ2膜の厚さは３００ｎｍ以上５００ｎｍ以下であることが好ましい。ＳｉＮｘ膜（下層）およびＳｉＯ2膜（上層）からなる積層構造を有する場合、ＳｉＮｘ膜の厚さは２００ｎｍ以上５００ｎｍ以下、ＳＩＯ2膜の厚さは２０ｎｍ以上１５０ｎｍ以下であることが好ましい。
【００７１】
工程（Ｄ）：
次に、図６（ｄ）に示すように、第１絶縁層６４の上に酸化物半導体６６を積層する。酸化物半導体６６は、スパッタ法を用いて、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜を厚さ３０ｎｍ以上３００ｎｍに積層して形成される。
【００７２】
工程（Ｅ）：
次に、図６（ｅ）に示すように、積層した酸化物半導体６６をパターニングして、薄膜トランジスタ１０の酸化物半導体層６６ａと、補助容量２０、第２接続部４０、および端子部５０の半導体層６６ｂ（第３半導体層）、６６ｄ（第１半導体層）、および６６ｅ（第２半導体層）を得る。このとき、第１接続部３０においては、下部金属層６２ｃおよび絶縁層６４の上から酸化物半導体が除去される。パターニングは、フォトリソグラフィ法により、酸化物半導体６６の所定の領域をレジストマスク（第２のマスク）で覆い、レジストマスクで覆われていない部分をウェットエッチングによって除去して行なわれる。その後、レジストマスクは除去される。なお、酸化物半導体６６には、ＩＧＺＯの代わりに他の種類の酸化物半導体膜を用いてもよい。
【００７３】
工程（Ｆ）：
次に、図７（ｆ）に示すように、酸化物半導体層６６ａ、半導体層６６ｂ、６６ｄ、および６６ｅを覆うように、第１絶縁層６４の上に、例えばＳｉＯ2の保護層６８を、厚さ１５０ｎｍ程度にＣＶＤ法によって積層する。保護層６８は、ＳｉＯｙなどの酸化物を含むことが好ましい。酸化物を用いると、酸化物半導体層６６ａに酸素欠損が生じた場合に、酸化物に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層６６ａの酸化欠損を効果的に低減できる。
【００７４】
なお、ここでは保護層６８をＳｉＯ2の単層に積層したが、その代わりにＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層構造を採用してもよい。保護層６８の厚さ（積層構造を有する場合には各層の合計厚さ）は５０ｎｍ以上２００ｎｍ以下であることが好ましい。５０ｎｍ以上であれば、ソース・ドレイン電極のパターニング工程などにおいて、酸化物半導体層６６ａの表面をより確実に保護できる。一方、２００ｎｍを超えると、ソース電極やドレイン電極により大きい段差が生じるので、断線などを引き起こすおそれがあるため好ましくない。
【００７５】
工程（Ｇ）：
次に、図７（ｇ）に示すように、保護層６８の上にフォトリソグラフィ法によってマスクパターン７０（第３のマスク）を形成する。
【００７６】
工程（Ｈ）：
次に、図７（ｈ）に示すように、マスクパターン７０を介して、保護層６８および第１絶縁層６４のエッチングを行う。このとき、酸化物半導体層６６a、半導体層６６ｂ、６６ｄ、および６６ｅがエッチストッパとして用いられる。このエッチングにより、酸化物半導体層６６ａ、半導体層６６ｂ、６６ｄ、および６６ｅの上に選択的に保護層６８が形成される。このとき、プラズマエッチング処理によって、酸化物半導体層６６ａ、半導体層６６ｂ、６６ｄ、および６６ｅの表面が導体化されてもよい。
【００７７】
この工程では、酸化物半導体層６６ａがエッチングされないように、エッチング条件を選択する。そのため、例えば、エッチングガスとしてＣＦ4／Ｏ2（流量：４７５ｓｃｃｍ／２５ｓｃｃｍ）を用い、基板の温度を６０℃として、チャンバー内でドライエッチングを行う。チャンバー内の真空度は１５ｍＴ、印加パワーは１０００Ｗ、エッチング時間は７分とする。
【００７８】
これにより、ＴＦＴ１０においては、保護層６８のうちソースコンタクトおよびドレインコンタクトを形成する部分が除去されて、酸化物半導体層６６ａを露出する２つの開口部が形成される。保護層６８は、酸化物半導体層６６ａのうちチャネルとなる領域を覆っており、チャネル保護膜として機能する。補助容量２０においては、半導体層６６ｂの上に位置する保護層６８の大部分が除去されて、半導体層６６ｂを露出する開口部が形成される。開口部の直径は例えば２０μｍである。第１接続部３０では、下部金属層６２ｃの上部から保護層６８および第１絶縁層６４が除去され、下部金属層６２ｃが露出する。第２接続部４０では、保護層６８の一部が除去され、半導体層６６ｄが部分的に露出する。端子部５０では、保護層６８の一部が除去され、半導体層６６ｅが部分的に露出する。
【００７９】
本工程では、酸化物半導体層６６ａをエッチストッパとして、エッチングが行われるように、保護層６８および第１絶縁層６４の材料などに応じて、エッチング条件が選択されていることが好ましい。これにより、第１接続部３０では第１絶縁層６４および保護層６８が一括してエッチングされ（ＧＩ／ＥＳ同時エッチング）、同時に、ＴＦＴ１０、補助容量２０、第２接続部４０、および端子部５０においては、絶縁層６８のみがエッチングされる。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
【００８０】
工程（Ｉ）：
次に、図７（ｉ）に示すように、保護層６８、酸化物半導体層６６ａ、半導体層６６ｂ、６６ｄ、および６６ｅ、ならびに下部金属層６２を覆うように、基板上に導電材料である第２金属７２を積層する。ここでは、例えばスパッタ法によりＭｏＮ／Ａｌ／ＭｏＮの３層が積層される。
【００８１】
工程（Ｊ）：
次に、図８（ｊ）に示すように、フォトリソグラフィ法により、マスクパターン（第４のマスク）を用いて、第２金属７２のパターニングが行なわれる。これにより、酸化物半導体層６６ａに接するようにＴＦＴ１０のソース電極７２ａｓおよびドレイン電極ａｄが形成される。このとき、補助容量２０では、半導体層６６ｂに接するように第２容量電極７２ｂが形成され、第１接続部３０では、下部金属層６２ｃに接するように上部金属層７２ｃが形成される。第１接続部３０内には、絶縁層６４の上に保護層６８と上部金属層７２ｃとが積層された領域が残される。
【００８２】
また、第２接続部４０内の全ての第２金属７２が除去されるとともに、保護層６８に覆われていない部分の半導体層６６ｄが選択的に除去される。つまり、第２接続部４０においては、絶縁層６４の一部の上にのみ半導体層６６ｄおよび保護層６８が残される。端子部５０では、第２金属７２全てが除去されるとともに、保護層６８に覆われていない部分の半導体層６６ｅが選択的に除去される。つまり、端子部５０においては、絶縁層６４の一部の上にのみ半導体層６６ｅおよび保護層６８が残される。
【００８３】
このようにして、酸化物半導体ＴＦＴであるＴＦＴ１０、およびが補助容量Ｃｓである補助容量２０が完成する。なお、酸化物半導体層６６ａおよび半導体層６６ｂ、６６ｄ、および６６ｅの表面はドライエッチングダメージにより導電体となる可能性がある。その場合、補助容量２０は、第１容量電極６２ｂを補助容量電極とし、導体化した半導体層６６ｂおよび第２容量電極を補助容量対向電極とし、絶縁層６４を誘電体層として構成される。
【００８４】
工程（Ｋ）：
次に、図８（ｋ）に示すように、ＴＦＴ１０、補助容量２０、第１接続部３０の上に、第２絶縁層７４を形成する。この工程では、まず基板全体の上に、ＳｉＯ2などの酸化物をＣＶＤ法により堆積し、その後ＳｉＮｘ膜を堆積して、保護膜７４ａおよび層間絶縁層７４ｂを形成する。なお第２絶縁層７４は、例えばＳｉＯ2の単層として形成してもよいし、例えばＳｉＯ2層とＳｉＮｘ層の２重構造としてもよい。ＳｉＯ2からなる単層の場合、ＳｉＯ2層の厚さは５０ｎｍ以上３００ｎｍ以下であることが好ましい。２重構造の場合、ＳＩＯ2の厚さは５０ｎｍ以上１５０ｎｍ以下、ＳｉＮｘの厚さは５０ｎｍ以上２００ｎｍ以下であることが好ましい。
【００８５】
次いで、フォトリソグラフィにより、マスクパターン（第５のマスク）を用いて、第２絶縁層７４のパターニングを行う。これにより、ＴＦＴ１０および第１接続部３０の上に第２絶縁層７４が残り、第２接続部４０および端子部５０の上から第２絶縁層７４が除去される。このとき、第２接続部４０および端子部５０の上から保護層６８が除去され、さらに半導体層６６ｄおよび６６ｅに覆われない部分の絶縁層６４が除去されて、下部金属層６２ｄおよび６２ｅが露出する。
【００８６】
また、補助容量２０においては、第２容量電極７２ｂの上の第２絶縁層７４が除去されてコンタクトホール１９が形成され、その内部で第２容量電極７２ｂが露出する。
【００８７】
工程（Ｌ）：
次に、図８（ｌ）に示すように、画素電極１７、上部導電層１７ｄおよび１７ｅが形成される。ここでは、まず、基板全体の上に、例えばスパッタ法により透明導電材料（導電膜）を堆積する。このとき、透明導電材料はコンタクトホール１９内で補助容量２０の第２容量電極７２ｂに接するように堆積する。透明導電材料としては、例えばＩＴＯ（厚さ：５０〜２００ｎｍ）を用いる。次いで、公知のフォトリソグラフィによって、マスクパターン（第６のマスク）を用いて、ＩＴＯ膜のパターニングを行う。これにより、画素５内に画素電極が形成されるとともに、第２接続部４０および端子部５０の上部導電層１７ｄおよび１７ｅが形成される。
【００８８】
補助容量２０においては、画素電極１７はコンタクトホール１９内で第２容量電極７２ｂに画素電極１７に電気的に接続されている。第２容量電極７２ｂは図５に示すように、ＴＦＴ１０のドレイン電極７２ａｄに電気的に接続されている。また、第２続部４０の下部金属層６２ｄおよび半導体層６６ｄに接するように上部導電層１７ｄが形成され、端子部５０の下部金属層６２ｅおよび半導体層６６ｅに接するように上部導電層１７ｅが形成される。
【００８９】
上記方法で作製されたＴＦＴ基板１００では、端子部５０は次のような構造を有する。端子部５０は、基板６０上に配置された下部金属層６２ｅと、下部金属層６２ｅ上に形成され、下部金属層６２ｅの一部を露出する開口部を有する第１絶縁層６４と、第１絶縁層６４の上に形成され、第１絶縁層６４の開口部内で下部金属層６２ｅと接続された上部導電層１７ｅとを有している。また、第１絶縁層６４の開口部の周縁において、第１絶縁層６４と上部導電層１７ｅとの間には、酸化物半導体からなる半導体層６６ｅが配置されている。基板６０の法線方向から見たとき、半導体層６６ｅは下部金属層６２ｅと重なっていることが好ましい。これにより、上部導電層１７ｅと下部金属層６２ｅとの間に、第１絶縁層６４のみでなく半導体層６６ｅも存在させることができるので、端子部５０の信頼性を向上できる。
【００９０】
図示する例では、半導体層６６ｅの開口部側の端部は、第１絶縁層６４の開口部の側壁と整合している。これは、図８（ｋ）に示す工程において、半導体層６６ｅがエッチングマスクとなって、第１絶縁層６４がエッチングされ、開口部が形成されたからである。また、半導体層６６ｅの開口部と反対側の端部は、上部導電層１７ｅの端部と整合していてもよい。このような構造は、図８（ｌ）に示す工程において、半導体層６６ｅと上部導電層１７ｅとを同時にエッチングすることによって得られる。
【００９１】
なお、上述したような構造の端子部５０の製造方法は、図６〜図８に例示する方法に限定されない。例えば図６〜図８では、ＴＦＴ１０や容量部などとともに基板６０上に端子部５０を製造しているが、ＴＦＴ１０や容量部の構造やプロセスは図６〜図８に示す例と異なっていてもよい。また、端子部５０は、基板６０上に単独で、あるいは、ＴＦＴ以外の半導体素子とともに基板６０上に製造されてもよい。
【００９２】
以下に、端子部５０を効率的に製造する方法を説明する。以下の説明では、分かり易さのため、図６〜図８に示す工程を例として参照する場合がある。
【００９３】
まず、基板６０の上に下部金属層６２ｅを形成する。次いで、下部金属層６２ｅを覆うように第１絶縁層６４を形成する。この後、第１絶縁層６４の上に半導体層６６ｅを形成する（図６（ｅ）参照）。
【００９４】
次いで、半導体層６６ｅの一部を覆うように保護層（絶縁層）６８を形成する。保護層６８は、基板６０の法線方向から見たとき、第１絶縁層６４および半導体層６６ｅを介して、下部金属層６２ｅの一部と重なるように配置される（例えば図７（ｈ）参照）。
【００９５】
続いて、保護層６８をエッチングマスクとして半導体層６６ｅの一部を除去する（例えば図８（ｊ）参照）。なお、この工程を、ＴＦＴ１０のソース・ドレイン分離工程と同時に行ってもよい。これにより、ソース・ドレイン電極となる金属層のパターニング工程において、保護層６８がバリアレイヤとして機能し、半導体層６６ｅが受けるダメージを低減しつつ、半導体層６６ｅを端子部形成領域に残すことが可能となる。
【００９６】
続いて、半導体層６６ｅ上の保護層６８を除去するとともに、第１絶縁層６４のうち半導体層６６ｅで覆われていない部分を除去して開口部を形成する（図８（ｋ）参照）。すなわち、半導体層６６ｅは、保護層６８のエッチングにおいてエッチングストッパとして機能し、かつ、第１絶縁層６４のエッチングにおいてはエッチングマスクとして機能する。このように、保護層６８によって確保された半導体層６６ｅをエッチングマスクとして利用できるので、開口部を形成するために別個のマスクを形成する必要がなく有利である。この工程により、下部金属層６２ｅの一部が露出される。また、半導体層６６ｅの端部は、第１絶縁層６４の開口部の側壁と整合する。
【００９７】
この後、開口部内および半導体層６６ｅ上に上部導電層１７ｅを形成する（図８（ｌ）参照）。なお、基板６０上に複数の端子部５０を形成する場合に、隣接する端子部５０の半導体層６６ｅ同士が接続されていると、端子部５０同士が導通するおそれがある。従って、各端子部５０の半導体層６６ｅは互いに分離したパターンを有していることが好ましい。例えば、上部導電層１７ｄのパターニングの際に、半導体層６６ｅも同時にパターニングしてもよい。その場合、基板６０の法線方向から見て、上部導電層１７ｅの端部と半導体層６６ｄの端部とは整合する。ただし、ウェットエッチングを用いてパターニングを行う場合には、基板６０に垂直な断面において、半導体層６６ｄの側壁が上部導電層１７ｅの端部から開口部側に傾斜する逆テーパ形状を有する場合もある。このように、上部導電層１７ｄおよび半導体層６６ｅを同時にパターニングすると、製造工程数を増大させることなく、開口部周縁においてのみ、上部導電層１７ｅと第１絶縁層６４との間に半導体層６６ｅを残すことができる。従って、端子部５０の信頼性を確保しつつ、端子部５０同士の導通を抑制できる。
【００９８】
以上、ＴＦＴ基板１００の製造方法を説明したが、液晶表示装置１０００は、上記ＴＦＴ１００の製造方法で製造したＴＦＴ基板に、それ以外の部材を公知の製造方法によって加えることによって得られる。
【００９９】
次に、図９および１０を用いて第１参考例による半導体装置の製造方法を説明する。
【０１００】
図９（ａ）〜（ｃ）および図１０（ｄ）〜（ｆ）は、第１参考例による半導体装置の製造工程（Ａ１−Ｆ１）を模式的に示す断面図である。第１参考例の半導体装置は、上述の半導体装置１００に含まれていた保護層６８を含まない半導体装置であり、以下に示す工程は、そのような半導体装置の効率的な製造方法として考えられる典型的な例を表している。なお、半導体装置１００と対応する部材および部分には同じ参照番号を付し、その詳細な説明を省略している。
【０１０１】
工程（Ａ１）：
まず、図６（ａ）および（ｂ）と同様の工程を経て、図９（ａ）に示すように、第１参考例の半導体装置のＴＦＴ１０のゲート電極６２ａ、補助容量２０の第１容量電極６２ｂ、第１接続部３０の下部金属層６２ｃ、第２接続部４０の下部金属層６２ｄ、および端子部５０の下部金属層６２ｅが形成される。ここで、第１のマスクが用いられる。
【０１０２】
工程（Ｂ１）：
図６（ｃ）〜（ｅ）に対応する工程であり、図９（ｂ）に示すように、第１絶縁層６４の上に、ＴＦＴ１０の酸化物半導体層６６ａ、第２接続部４０の半導体層６６ｄ、および端子部５０の半導体層６６ｅが形成される。ここで、第２のマスクが用いられる。
【０１０３】
工程（Ｃ１）：
図７（ｆ）〜（ｈ）に対応する工程であり、図９（ｃ）に示すように、第１接続部３０の第１絶縁層６４が除去され、下部金属層６２ｃが露出する。ここで、第３のマスクが用いられる。
【０１０４】
工程（Ｄ１）：
図７（ｉ）〜図８（ｊ）に対応する工程であり、図１０（ｄ）に示すように、ＴＦＴ１０のソース電極７２ａｓおよびドレイン電極７２ａｄ、補助容量２０の第２容量電極７２ｂ、および第１接続部３０の上部金属層７２ｃが形成される。ここで、第４のマスクが用いられる。
【０１０５】
工程（Ｅ１）：
図８（ｋ）に対応する工程であり、図１０（ｅ）に示すように、ＴＦＴ１０、補助容量２０、および第１接続部３０の上に第２絶縁層７４が形成される。補助容量２０上の第２絶縁層７４にはコンタクトホール１９が形成され、第２容量電極７２ｂが露出する。ここで、第５のマスクが用いられる。
【０１０６】
工程（Ｆ１）：
図８（ｌ）に対応する工程であり、図１０（ｆ）に示すように、ＴＦＴ１０および補助容量２０の上に画素電極１７が形成されるとともに、第２接続部４０および端子部５０の上部導電層１７ｄおよび１７ｅが形成される。補助容量２０上の画素電極１７はコンタクトホール１９内で第２容量電極７２ｂに接続される。ここで、第６のマスクが用いられる。
【０１０７】
このように第１参考例の半導体装置の製造方法においては６枚のマスクが用いられる。しかし、この半導体装置は保護層６８を有していないため、ＴＦＴ１０の酸化物半導体層が、スパッタ等によるダメージを受け、ＴＦＴ１０が酸化物半導体ＴＦＴとして十分に機能しない恐れがある。この問題を解決するために、第１参考例の製造方法に単に保護層６８の形成工程を加えたとすれば、そのために別途１つのフォトリソグラフィ工程（第７のマスク工程）が必要となり、製造時間およびコストが増大する。
【０１０８】
本発明による半導体装置１００の製造方法によれば、保護層を有する高性能な半導体装置および表示装置のＴＦＴ基板を６枚のマスクを用いて製造することが可能であり、製造時間およびコストを削減することができる。
【０１０９】
次に、図１１を用いて第２参考例による半導体装置の製造方法を説明する。
【０１１０】
図１１（ａ）〜（ｅ）は、第２参考例による半導体装置の製造工程（Ａ２−Ｅ２）を模式的に示す断面図である。第２参考例の半導体装置は、製造効率を上げるために、半導体装置を５枚のマスクのみによって形成する製造方法である。半導体装置１００と対応する部材および部分には同じ参照番号を付し、その詳細な説明を省略している。また、ここでは、端子部５０の製造方法は第２接続部の製造方法と同じであるため、その図示を省略している。
【０１１１】
工程（Ａ２）：
まず、図６（ａ）および（ｂ）と同様の工程を経て、図１０（ａ）に示すように、第２参考例の半導体装置のＴＦＴ１０のゲート電極６２ａ、補助容量２０の第１容量電極６２ｂ、第１接続部３０の下部金属層６２ｃ、第２接続部４０の下部金属層６２ｄ、および端子部５０の下部金属層６２ｅが形成される。ここで、第１のマスクが用いられる。
【０１１２】
工程（Ｂ２）：
図６（ｃ）〜（ｅ）に対応する工程であり、図１０（ｂ）に示すように、第１絶縁層６４の上に、ＴＦＴ１０の酸化物半導体層６６ａ、第２接続部４０の半導体層６６ｄ、および端子部５０の半導体層６６ｅが形成される。ここで、第２のマスクが用いられる。
【０１１３】
工程（Ｃ２）：
図７（ｉ）および図８（ｊ）に対応する工程であり、図１０（ｃ）に示すように、保護層６８が形成されることなく、また第１接続部の第１絶縁層６４が除去されることなく、ＴＦＴ１０のソース電極７２ａｓおよびドレイン電極７２ａｄ、補助容量２０の第２容量電極７２ｂ、および第１接続部３０の上部金属層７２ｃが形成される。ここで、第３のマスクが用いられる。
【０１１４】
工程（Ｄ２）：
図８（ｋ）に対応する工程であり、図１１（ｄ）に示すように、ＴＦＴ１０、補助容量２０、および第１接続部３０の上に第２絶縁層７４が形成される。補助容量２０第２絶縁層７４にはコンタクトホール１９が形成され、第２容量電極７２ｂが露出する。また、第２接続部３０の上の第２絶縁層７４にもコンタクトホール１９ｃが形成され、下部金属層６２ｃおよび上部金属層７２ｃが露出する。ここで、第４のマスクが用いられる。
【０１１５】
工程（Ｅ２）：
図８（ｌ）に対応する工程であり、図１１（ｅ）に示すように、ＴＦＴ１０および補助容量２０の上に画素電極１７が形成されるとともに、第２接続部４０および端子部５０の上部導電層１７ｄおよび１７ｅが形成される。補助容量２０上の画素電極１７はコンタクトホール１９内で第２容量電極７２ｂに接続される。また、第２接続部３０の上にも画素電極と同じ材料からなる金属層１７ｃが形成され、コンタクトホール１９ｃ内で、金属層１７ｃを介して下部金属層６２ｃと上部金属層７２ｃとが電気的に接続される。ここで、第５のマスクが用いられる。
【０１１６】
このように第２参考例の半導体装置の製造方法においては５枚のマスクが用いられる。しかし、この製造方法によれば、周辺の額縁と呼ばれる領域ＦＡの幅（図３におけるｄ１）を小さく（例えばｄ１が１ｍｍ以下）設計する場合や、端子部５０の配置間隔（図５におけるｄ２）を非常に短く（例えばｄ２が５０μｍ以下）形成することが製造上困難であることから、第２参考例の製造方法を採用することができない恐れがある。
【０１１７】
また、第２参考例の製造方法も第１参考例の製造方法同様、保護層６８を採用しない半導体装置の製造方法であるため、装置の高性能化のために保護層６８を採用した場合、さらに工程が増加するという問題もある。
【０１１８】
本発明による半導体装置１００の製造方法によれば、保護層を有する半導体装置を第１接続部３０に第２絶縁層７４のコンタクトホール１９ｃを形成することなく製造することが可能である。よって、小型かつ高性能な半導体装置および表示装置を製造効率よく製造することが可能となる。
【０１１９】
本実施形態では、保護層６８がＳｉＯ2を含むことが好ましい。これにより、保護層６８からＴＦＴの活性層となる酸化物半導体層６６ａに酸素が供給されるので、酸化物半導体層６６ａに生じる酸素欠損をより低減できる。このため、酸素欠陥に起因して酸化物半導体層６６ａが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。また同様の理由により、酸化物半導体層６６ａに接する第１絶縁層６４がＳｉＯ2から形成されていることも好ましい。
【０１２０】
また、保護層６８は、島状の酸化物半導体層６６ａの上面全体（ただしソース・ドレイン領域を除く）およびその側壁全体を覆っていることが好ましい。このような構成によると、ソース・ドレイン電極を形成するパターニング工程において、酸化物半導体層６６ａのチャネル領域およびその近傍に、酸化還元反応によって酸素欠陥が形成されることを抑制できる。この結果、酸素欠陥に起因して酸化物半導体層６６ａが低抵抗化されることを抑制できるので、リーク電流やヒステリシスを低減できる。また、保護層６８は、チャネル幅方向に酸化物半導体６６ａよりも長く、酸化物半導体層６６ａの側壁の近傍に位置する第１絶縁層６４の上面とも接することが好ましい。これにより、保護層６８によって酸化物半導体層６６ａの上面のみでなく側壁もより確実に保護することができる。
【０１２１】
本実施形態における酸化物半導体層６６ａは、例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）、またはＺｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）からなる層であることが好ましい。
【０１２２】
次に、半導体装置１００におけるＴＦＴ１０の形態を説明する。
【０１２３】
図１２（ａ）〜（ｆ）は、ＴＦＴ１０の第１〜第６構成例を模式的に示す平面図である。図１２（ａ）〜（ｆ）には、第１〜第６構成例におけるＴＦＴ１０のゲート電極６２ａ、酸化物半導体層６６ａ、ソース電極７２ａｓ、ドレイン電極７２ａｄ、および酸化物半導体層６６ａとソース電極７２ａｓおよびドレイン電極７２ａｄのそれぞれとを接続する保護層６８の間隙６８ａｓおよび６８ａｄの形状を表している。図１２（ａ）〜（ｆ）に示す形態の各ＴＦＴを半導体装置１００のＴＦＴ１０として用いることができる。
【０１２４】
（実施形態３）
次に、本発明の実施形態３による液晶表示装置１００１の半導体装置１０１を説明する。
【０１２５】
図１３は、半導体装置１０１の構成を模式的に示す平面図であり、図５に示した半導体装置１００の平面図に対応している。以下に説明する以外の半導体装置１０１の構成は、基本的に半導体装置１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その説明を省略する。
【０１２６】
半導体装置１０１は、図５に示した半導体装置１００から補助容量２０と、補助容量線１５と、補助容量接続線１６と、補助容量接続線１６に対応する接続部３０、接続配線３５、および接続部４０とを取り除いた構成を有する。この場合、ＴＦＴ１０のドレイン電極７２ａｄは、その上部の第２絶縁層７４に形成されたコンタクトホールを介して画素電極１７に接続される。例えば、高速表示駆動を行なう表示装置に対しては、補助容量が必要とされない場合があり、そのような表示装置のＴＦＴ基板として半導体装置１０１が好適に用いられる。
【０１２７】
半導体装置１０１のＴＦＴ１０、接続部３０、接続部４０、および端子部５０の構成および製造方法は、実施形態１および２の半導体装置１００と同じであるので、半導体装置１０１によっても、高性能なＴＦＴを備えた半導体装置および表示装置を製造効率よく製造することができる。
【０１２８】
（実施形態４）
次に、本発明の実施形態４による有機ＥＬ表示装置１００２を説明する。
【０１２９】
図１４は、有機ＥＬ表示装置１００２（単に「表示装置１００２」とも呼ぶ）の構成を模式的に示す断面図である。図に示すように、表示装置１００２は、ＴＦＴ基板１０２と、ＴＦＴ基板１０２の上に設けられたホール輸送層１０４と、ホール輸送層１０４の上に設けられた発光層１０６と、発光層１０６の上に設けられた対向電極１０８を備えている。ホール輸送層１０４と発光層１０６は有機ＥＬ層を構成する。有機ＥＬ層は絶縁性突起１０７によって区分されており、区分された有機ＥＬ層が１つの画素の有機ＥＬ層となる。
【０１３０】
ＴＦＴ基板１０２は、基本的に実施形態１による半導体装置１００および実施形態２による液晶表示装置１０００のＴＦＴ基板１００と基本的に同じ構成を有している。つまり、ＴＦＴ基板１０２は基板６０の上に形成されたＴＦＴ１０と、ここでは図示を省略している補助容量電極２０、接続部３０、接続部４０、および端子部５０を備えている。ＴＦＴ１０は基板６０の上に形成されたゲート電極６２ａ、第１絶縁層６４、酸化物半導体層６６ａ、保護層６８（ここでは図示を省略している）、ソース電極７２ａｓ、およびドレイン電極７２ａｄを備えている。さらに、ＴＦＴ基板１０２は、ＴＦＴ１０を覆って積層された第２絶縁層７４および第２絶縁層７４の上に形成された画素電極１７を有している。画素電極１７は、第２絶縁層７４に形成されたコンタクトホール内でドレイン電極７２ａｄに接続されている。
【０１３１】
ＴＦＴ基板１０２の平面構成は、図３〜５に示したものと基本的に同じであるので、同じ構成要素には同じ参照番号を付け、その説明を省略する。なお、ＴＦＴ基板１０２として、補助容量２０を有しない実施形態３の半導体装置１０１を用いてもよい。
【０１３２】
画素電極１７および対向電極１０８によって有機ＥＬ層に電圧が印加されると、ホール輸送層１０４を介して画素電極１７から発生したホールが発光層１０６に送られる。また同時に、発光層１０６には対向電極１０８から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層１０６内で発光が起こる。発光層１０６での発光を、アクティブマトリクス基板であるＴＦＴ基板１０２を用いて画素毎に制御することにより、所望の表示がなされる。
【０１３３】
ホール輸送層１０４、発光層１０６、および対向電極１０８の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層１０４と発光層１０６との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光りの出射光率を上げるとともに、有機ＥＬ層への高い電子注入効率を達成するため、対向電極１０８には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。
【０１３４】
本実施形態の有機ＥＬ表示装置１００２は、そのＴＦＴ基板に実施形態１〜３で説明した半導体装置を用いているため、実施形態１〜３で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機ＥＬ表示装置１００２を製造効率よく提供することが可能となる。
【産業上の利用可能性】
【０１３５】
本発明は、薄膜トランジスタを有する半導体装置、および薄膜トランジスタをＴＦＴ基板に備えた液晶表示装置、有機ＥＬ表示装置等の表示装置に好適に用いられる。
【符号の説明】
【０１３６】
５    画素
１０    薄膜トランジスタ（ＴＦＴ）
１２    信号線
１４    走査線
１５    補助容量線
１６    補助容量接続線
１７    画素電極
１７ｄ、１７ｅ    上部導電層
１９    コンタクトホール
２０    補助容量
２５    電気素子
３０    接続部（第１接続部）
３５    接続配線
４０    接続部（第２接続部）
５０    端子部
６０    基板
６２    第１金属層
６２ａ    ゲート電極
６２ｂ    第１容量電極
６２ｃ、６２ｄ、６２ｅ    下部金属層
６４    第１絶縁層（ゲート絶縁層、絶縁層）
６６    酸化物半導体
６６ａ    酸化物半導体層
６６ｂ、６６ｄ、６６ｅ    半導体層（第３、第１、第２半導体層）
６８    保護層
７０    マスクパターン
７２    第２金属層
７２ａｓ    ソース電極
７２ａｄ    ドレイン電極
７２ｂ    第２容量電極
７２ｃ    上部金属層
７４    第２絶縁層
７４ａ    保護膜
７４ｂ    層間絶縁層
１００、１０１、１０２    半導体装置（ＴＦＴ基板）
１１０    走査線駆動回路
１２０    信号線駆動回路
１３０    制御回路
２００    対向基板
２１０、２２０  偏光板
２３０    バックライトユニット
１０００、１００１    液晶表示装置
１００２    有機ＥＬ表示装置
【図１】
2012046658.tif 000003
【図２】
2012046658.tif 000004
【図３】
2012046658.tif 000005
【図４】
2012046658.tif 000006
【図５】
2012046658.tif 000007
【図６】
2012046658.tif 000008
【図７】
2012046658.tif 000009
【図８】
2012046658.tif 000010
【図９】
2012046658.tif 000011
【図１０】
2012046658.tif 000012
【図１１】
2012046658.tif 000013
【図１２】
2012046658.tif 000014
【図１３】
2012046658.tif 000015
【図１４】
2012046658.tif 000016
【図１５】
2012046658.tif 000017
【図１６】
2012046658.tif 000018
【図１７】
2012046658.tif 000019
【手続補正書】
【提出日】平成25年1月21日(2013.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第１接続部と、を備えた半導体装置の製造方法であって、
（Ａ）基板上に第１金属を積層する工程と、
（Ｂ）積層した前記第１金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第１接続部の下部金属層を形成する工程と、
（Ｃ）前記ゲート電極および前記下部金属層の上に第１絶縁層を形成する工程と、
（Ｄ）前記第１絶縁層の上に酸化物半導体を積層する工程と、
（Ｅ）積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、
（Ｆ）前記酸化物半導体層および前記第１絶縁層の上に保護層を積層する工程と、
（Ｇ）前記保護層の上にマスクパターンを形成する工程と、
（Ｈ）前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第１絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第１絶縁層を除去する工程と、
（Ｉ）前記保護層および前記下部金属層の上に第２金属を積層する工程と、
（Ｊ）前記第２金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第１接続部の上部金属層を形成する工程、とを含む半導体装置の製造方法。
【請求項２】
前記工程（Ｊ）において、前記第１接続部に、前記第１絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記第２接続部の下部金属層が形成され、
前記工程（Ｃ）において、前記第２接続部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記第２接続部における前記第１絶縁層上に第１半導体層が形成され、
前記工程（Ｆ）において、前記第１半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第１半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第１半導体層の一部の上から前記保護層が除去され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第２接続部内の前記第２金属が除去されるとともに、前記第１半導体層の一部が除去される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｊ）において、第２接続部内の前記第１絶縁層の一部の上に前記第１半導体層の一部が残される、請求項３に記載の半導体装置の製造方法。
【請求項５】
さらに、前記第２接続部内の前記下部金属層の上、および残された前記第１半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、さらに、前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記端子部の下部金属層が形成され、
前記工程（Ｃ）において、前記端子部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記端子部における前記第１絶縁層上に第２半導体層が形成され、
前記工程（Ｆ）において、前記第２半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第２半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第２半導体層の一部の上に保護層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記端子部内の前記第２金属が除去されるとともに、前記第２半導体層の一部が除去される、請求項３から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｊ）において、前記端子部の前記第１絶縁層の上に前記第２半導体層の一部が残される、請求項６に記載の半導体装置の製造方法。
【請求項８】
さらに、前記端子部の前記下部金属層の上、および残された前記第２半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｈ）において、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される、請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体である請求項１から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
請求項１から１０のいずれかに記載の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、
（Ｋ）前記ソース電極、前記ドレイン電極、および前記第１接続部の前記上部金属層の上に第２絶縁層を形成する工程と、
（Ｌ）前記第２絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む表示装置の製造方法。
【請求項１２】
前記表示装置は、さらに、画素内に配置された補助容量を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記補助容量の第１容量電極が形成され、
前記工程（Ｃ）において、前記第１容量電極の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記補助容量における前記第１絶縁層上に第３半導体層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第３半導体層に接するように第２容量電極が形成され、
前記工程（Ｋ）において、前記第２容量電極の上の前記第２絶縁層が選択的に除去されてコンタクトホールが形成され、
前記工程（Ｌ）において、前記導電膜が前記コンタクトホール内で前記第２容量電極に接するように積層され、前記第２容量電極が前記画素電極に電気的に接続される、請求項１１に記載の表示装置の製造方法。
【請求項１３】
薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第１接続部とを備えた半導体装置であって、
接続配線により前記第１接続部に電気的に接続された第２接続部をさらに備え、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極の上に形成された第１絶縁層と、
前記第１絶縁層の上に形成された酸化物半導体層と、
前記酸化物半導体層に接して設けられた保護層と、
前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に形成された第２絶縁層と、
を備え、
前記第１接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、
前記上部金属層の上に形成された、前記第２絶縁層と同一の材料からなる絶縁層と、
を備え、
前記第１接続部内に、前記上部金属層と、前記薄膜トランジスタの前記保護層と同一の部材からなる層と、前記上部金属層とが積層された領域が形成されており、
前記第２接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記第２接続部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記第２接続部内に、前記第２接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第２接続部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、半導体装置。
【請求項１４】
前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記端子部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記端子部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項１３に記載の半導体装置。
【請求項１５】
前記薄膜トランジスタの前記酸化物半導体層、前記第２接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている、請求項１４に記載の半導体装置。
【請求項１６】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体からなる層である請求項１３から１５のいずれかに記載の半導体装置。
【請求項１７】
請求項１３から１６のいずれかに記載の半導体装置を備えた表示装置であって、
マトリクス状に配置された複数の画素と、
画素内において前記第２絶縁層の上に形成された画素電極を備え、
前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、
前記第２接続部の前記上部導電層が前記画素電極と同一の材料からなる、表示装置。
【請求項１８】
画素内に配置された補助容量を備え、
前記補助容量は、
前記ゲート電極と同一の材料からなる第１容量電極と、
前記第１容量電極の上に形成された、前記第１絶縁層と同一の材料からなる絶縁層と、
前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、
前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第２容量電極と、
を備えた、請求項１７に記載の表示装置。
【請求項１９】
前記補助容量の前記第２容量電極は、前記第２絶縁層に形成された開口部内で前記画素電極と電気的に接している、請求項１８に記載の表示装置。
【請求項２０】
前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、
前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、
前記第１接続部および前記第２接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される、請求項１７から１９のいずれかに記載の表示装置。
【請求項２１】
前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である、請求項２０に記載の表示装置。
【手続補正書】
【提出日】平成25年3月27日(2013.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、前記薄膜トランジスタと外部接続配線とを電気的に接続するための第１接続部と、を備えた半導体装置の製造方法であって、
（Ａ）基板上に第１金属を積層する工程と、
（Ｂ）積層した前記第１金属をパターニングして、前記薄膜トランジスタのゲート電極、および前記第１接続部の下部金属層を形成する工程と、
（Ｃ）前記ゲート電極および前記下部金属層の上に第１絶縁層を形成する工程と、
（Ｄ）前記第１絶縁層の上に酸化物半導体を積層する工程と、
（Ｅ）積層した前記酸化物半導体をパターニングして、前記薄膜トランジスタの酸化物半導体層を形成するとともに、前記下部金属層の上部から前記酸化物半導体を除去する工程と、
（Ｆ）前記酸化物半導体層および前記第１絶縁層の上に保護層を積層する工程と、
（Ｇ）前記保護層の上にマスクパターンを形成する工程と、
（Ｈ）前記マスクパターンを介して、前記酸化物半導体層をエッチストッパとして前記保護層および前記第１絶縁層のエッチングを行って、前記酸化物半導体層の一部の上に保護層を形成するとともに、前記下部金属層の上部から前記保護層及び前記第１絶縁層を除去する工程と、
（Ｉ）前記保護層および前記下部金属層の上に第２金属を積層する工程と、
（Ｊ）前記第２金属をパターニングして、前記薄膜トランジスタのソース電極およびドレイン電極を形成するとともに、前記第１接続部の上部金属層を形成する工程、とを含む半導体装置の製造方法。
【請求項２】
前記工程（Ｊ）において、前記第１接続部に、前記第１絶縁層の上に前記保護層と前記上部金属層とが積層された領域が残される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、さらに、接続配線により前記第１接続部に電気的に接続された第２接続部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記第２接続部の下部金属層が形成され、
前記工程（Ｃ）において、前記第２接続部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記第２接続部における前記第１絶縁層上に第１半導体層が形成され、
前記工程（Ｆ）において、前記第１半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第１半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第１半導体層の一部の上から前記保護層が除去され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第２接続部内の前記第２金属が除去されるとともに、前記第１半導体層の一部が除去される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｊ）において、第２接続部内の前記第１絶縁層の一部の上に前記第１半導体層の一部が残される、請求項３に記載の半導体装置の製造方法。
【請求項５】
さらに、前記第２接続部内の前記下部金属層の上、および残された前記第１半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、さらに、前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記端子部の下部金属層が形成され、
前記工程（Ｃ）において、前記端子部の前記下部金属層の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記端子部における前記第１絶縁層上に第２半導体層が形成され、
前記工程（Ｆ）において、前記第２半導体層の上に前記保護層が積層され、
前記工程（Ｈ）において、前記マスクパターンを介して、前記第２半導体層をエッチストッパとして前記保護層のエッチングを行って、前記第２半導体層の一部の上に保護層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記端子部内の前記第２金属が除去されるとともに、前記第２半導体層の一部が除去される、請求項３から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｊ）において、前記端子部の前記第１絶縁層の上に前記第２半導体層の一部が残される、請求項６に記載の半導体装置の製造方法。
【請求項８】
さらに、前記端子部の前記下部金属層の上、および残された前記第２半導体層の前記一部の上に上部導電層を形成する工程を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｈ）において、プラズマエッチング処理によって、前記酸化物半導体の表面が導体化される、請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体である請求項１から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
請求項１から１０のいずれかに記載の半導体装置の製造方法を含む表示装置の製造方法であって、さらに、
（Ｋ）前記ソース電極、前記ドレイン電極、および前記第１接続部の前記上部金属層の上に第２絶縁層を形成する工程と、
（Ｌ）前記第２絶縁層の上に導電膜を積層し、前記導電膜をパターニングして画素電極を形成する工程と、を含む表示装置の製造方法。
【請求項１２】
前記表示装置は、さらに、画素内に配置された補助容量を備え、
前記工程（Ｂ）において、前記第１金属をパターニングして、前記補助容量の第１容量電極が形成され、
前記工程（Ｃ）において、前記第１容量電極の上に前記第１絶縁層が形成され、
前記工程（Ｅ）において、前記酸化物半導体をパターニングして、前記補助容量における前記第１絶縁層上に第３半導体層が形成され、
前記工程（Ｊ）において、前記第２金属をパターニングして、前記第３半導体層に接するように第２容量電極が形成され、
前記工程（Ｋ）において、前記第２容量電極の上の前記第２絶縁層が選択的に除去されてコンタクトホールが形成され、
前記工程（Ｌ）において、前記導電膜が前記コンタクトホール内で前記第２容量電極に接するように積層され、前記第２容量電極が前記画素電極に電気的に接続される、請求項１１に記載の表示装置の製造方法。
【請求項１３】
薄膜トランジスタと、前記薄膜トランジスタと外部配線とを電気的に接続するための第１接続部とを備えた半導体装置であって、
接続配線により前記第１接続部に電気的に接続された第２接続部をさらに備え、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極の上に形成された第１絶縁層と、
前記第１絶縁層の上に形成された酸化物半導体層と、
前記酸化物半導体層に接して設けられた保護層と、
前記保護層の上に、それぞれの一部が前記酸化物半導体層に接するように形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に形成された第２絶縁層と、
を備え、
前記第１接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記下部金属層に接して形成された、前記ソース電極及びドレイン電極と同一の材料からなる上部金属層と、
前記上部金属層の上に形成された、前記第２絶縁層と同一の材料からなる絶縁層と、
を備え、
前記第１接続部内に、前記第１絶縁層と同一の材料からなる絶縁層と、前記薄膜トランジスタの前記保護層と同一の材料からなる層と、前記上部金属層とが積層された領域が形成されており、
前記第２接続部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記第２接続部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記第２接続部内に、前記第２接続部の前記下部金属層と前記上部導電層とが接する領域と、前記第２接続部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、半導体装置。
【請求項１４】
前記第１接続部および前記第２接続部を介して前記薄膜トランジスタと外部配線とを電気的に接続するための端子部を備え、
前記端子部は、
前記ゲート電極と同一の材料からなる下部金属層と、
前記端子部の前記下部金属層の上に形成された上部導電層と、
を備え、
前記端子部内に、前記端子部の前記下部金属層と前記上部導電層とが接する領域と、前記端子部の前記下部金属層と前記上部導電層との間に、前記第１絶縁層と同一の材料からなる絶縁層および前記酸化物半導体層と同一の材料からなる半導体層が積層された領域とが形成されている、請求項１３に記載の半導体装置。
【請求項１５】
前記薄膜トランジスタの前記酸化物半導体層、前記第２接続部の前記半導体層、および前記端子部の前記半導体層の各表面が、プラズマエッチング処理によって導体化されている、請求項１４に記載の半導体装置。
【請求項１６】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体からなる層である請求項１３から１５のいずれかに記載の半導体装置。
【請求項１７】
請求項１３から１６のいずれかに記載の半導体装置を備えた表示装置であって、
マトリクス状に配置された複数の画素と、
画素内において前記第２絶縁層の上に形成された画素電極を備え、
前記画素電極は、前記薄膜トランジスタの前記ドレイン電極と電気的に接続されており、
前記第２接続部の前記上部導電層が前記画素電極と同一の材料からなる、表示装置。
【請求項１８】
画素内に配置された補助容量を備え、
前記補助容量は、
前記ゲート電極と同一の材料からなる第１容量電極と、
前記第１容量電極の上に形成された、前記第１絶縁層と同一の材料からなる絶縁層と、
前記補助容量の前記絶縁層の上に形成された、前記酸化物半導体層と同一の材料からなる半導体層と、
前記補助容量の前記半導体層の上に形成された、前記ドレイン電極と同一の材料からなる第２容量電極と、
を備えた、請求項１７に記載の表示装置。
【請求項１９】
前記補助容量の前記第２容量電極は、前記第２絶縁層に形成された開口部内で前記画素電極と電気的に接している、請求項１８に記載の表示装置。
【請求項２０】
前記表示装置は、マトリクス状に配置された複数の画素を含む表示部と、前記表示部の外側に位置する周辺部とを有し、
前記周辺部には、前記表示部の表示を制御する電気素子が配置されており、
前記第１接続部および前記第２接続部を介して、前記薄膜トランジスタと前記周辺部の電気素子が電気的に接続される、請求項１７から１９のいずれかに記載の表示装置。
【請求項２１】
前記端子部は、フレキシブルプリント基板を取り付けるために前記周辺部に配置された端子である、請求項２０に記載の表示装置。
【国際調査報告】
2012046658.tif 000020
2012046658.tif 000021
2012046658.tif 000022