(57)【要約】  電流制限用コンパレータ１０は、検出端子ＣＳの検出電圧Ｖｓが、所定のしきい値電圧ＶＴＨより高いときにアサートされる電流制限信号ＳＬＩＭを生成する。マスク信号生成部１４は、スイッチングトランジスタＭ１がオンした後、所定の遅延時間ＴＭＳＫ経過後にアサートされるマスク信号ＳＭＳＫを生成する。パルス信号生成部３０は、（ａ）電流制限信号ＳＬＩＭがネゲートされる期間にセット信号ＳＳＥＴがアサートされると、パルス信号ＳＰＷＭを第１レベルに遷移させ、（ｂ）リセット信号ＳＲＳＴがアサートされると、またはマスク信号ＳＭＳＫがネゲートされる期間に電流制限信号ＳＬＩＭがアサートされると、パルス信号ＳＰＷＭを第２レベルに遷移させる。
2012157242.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力電圧を受け、出力端子から降圧された出力電圧を出力するスイッチングレギュレータの制御回路であって、
前記スイッチングレギュレータは、
前記入力端子と前記出力端子の間に順に直列に設けられたスイッチングトランジスタ、検出抵抗およびインダクタと、
前記スイッチングトランジスタと前記検出抵抗の接続点と接地端子の間に設けられた整流ダイオードと、
前記出力端子と接地端子の間に設けられた出力キャパシタと、を含み、
前記制御回路は、
前記スイッチングトランジスタの制御端子と接続されるべきスイッチング端子と、
前記スイッチングトランジスタと前記検出抵抗の接続点と接続されるべき電流検出端子と、
前記検出抵抗と前記インダクタの接続点と接続されるべき接地端子と、
前記出力電圧に応じたフィードバック電圧が入力されるべきフィードバック端子と、
前記検出端子の検出電圧が、所定のしきい値電圧より高いときにアサートされる電流制限信号を生成する電流制限用コンパレータと、
所定の周期ごとにアサートされるセット信号を生成するオシレータと、
前記スイッチングトランジスタがオンした後、所定の遅延時間経過後にアサートされるマスク信号を生成するマスク信号生成部と、
前記フィードバック電圧に応じてアサートされるタイミングが調節されるリセット信号を生成するリセット信号生成部と、
前記スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなるパルス信号を生成するパルス信号生成部であって、（ａ）前記電流制限信号がネゲートされる期間に前記セット信号がアサートされると、前記パルス信号を前記第１レベルに遷移させ、（ｂ）前記リセット信号がアサートされると、または前記マスク信号がネゲートされる期間に前記電流制限信号がアサートされると、前記パルス信号を前記第２レベルに遷移させるパルス信号生成部と、
前記パルス信号に応じたスイッチング信号を、前記スイッチング端子を介して前記スイッチングトランジスタの前記制御端子に出力するドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記パルス信号生成部は、
前記電流制限信号を反転する第１インバータと、
前記セット信号と前記第１インバータの出力が入力される第１ＡＮＤゲートと、
そのセット端子に、前記セット信号に応じた前記第１ＡＮＤゲートの出力信号が入力され、そのリセット端子に、前記リセット信号に応じた信号が入力されるＳＲフリップフロップと、
を備えることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記マスク信号と前記電流制限信号が入力される第２ＡＮＤゲートと、
前記リセット信号と前記第２ＡＮＤゲートの出力信号が入力されるＯＲゲートと、
をさらに備え、
前記ＳＲフリップフロップの前記リセット端子には、前記リセット信号に応じた前記ＯＲゲートの出力信号が入力されることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記パルス信号生成部は、
前記マスク信号と前記電流制限信号が入力される第２ＡＮＤゲートと、
前記リセット信号と前記第２ＡＮＤゲートの出力信号が入力されるＯＲゲートと、
そのセット端子に、前記セット信号に応じた信号が入力され、そのリセット端子に、前記リセット信号に応じた前記ＯＲゲートの出力信号が入力されるＳＲフリップフロップと、
を備えることを特徴とする請求項１に記載の制御回路。
【請求項５】
前記リセット信号生成部は、
前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が前記フィードバック電圧より高くなるとアサートされる前記セット信号を生成するエラーコンパレータを含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記リセット信号生成部は、
前記セット信号と同期した三角波またはのこぎり波のスロープ信号を生成するスロープ生成部と、
前記検出電圧と前記スロープ信号を加算する加算器と、
をさらに含むことを特徴とする請求項５に記載の制御回路。
【請求項７】
前記マスク信号生成部は、前記パルス信号に応じた信号を、遅延させる遅延回路を含むことを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
入力端子に入力電圧を受け、出力端子から降圧された出力電圧を出力するスイッチングレギュレータであって、
前記入力端子と前記出力端子の間に順に直列に設けられたスイッチングトランジスタ、検出抵抗およびインダクタと、
前記スイッチングトランジスタと前記検出抵抗の接続点と接地端子の間に設けられた整流ダイオードと、
前記出力端子と接地端子の間に設けられた出力キャパシタと、
前記スイッチングトランジスタを駆動する請求項１から７のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチングレギュレータ。
【請求項９】
請求項８に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
【請求項１０】
請求項８に記載のスイッチングレギュレータを備えることを特徴とするＡＣアダプタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非絶縁降圧型スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）に関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品、あるいはラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器には、直流電圧を負荷に応じた電圧レベルに降圧するスイッチングレギュレータが搭載される。【０００３】
図１は、本発明者らが検討した非絶縁降圧型スイッチングレギュレータの構成を示す回路図である。スイッチングレギュレータ２ｒは、入力端子Ｐ１の直流入力電圧ＶＩＮを降圧し、出力端子Ｐ２に出力する。【０００４】
スイッチングレギュレータ２ｒは、ＮチャンネルＭＯＳＦＥＴであるスイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１、電流検出抵抗Ｒｓ、制御回路１００ｒ、フィードバック回路１０２、を備える。【０００５】
電流検出抵抗Ｒｓの一端はスイッチングトランジスタＭ１と接続され、その他端は、整流ダイオードＤ１のカソードと接続される。インダクタＬ１の一端は整流ダイオードＤ１のカソードと接続され、その他端は出力キャパシタＣ１と接続される。【０００６】
制御回路１００ｒは、電流モードまたは電圧モードのパルス幅変調方式の制御回路であり、電流検出端子ＣＳ、スイッチング端子ＯＵＴ、フィードバック端子ＦＢ、接地端子ＧＮＤを有する。制御回路１００ｒスイッチング端子ＯＵＴは、スイッチングトランジスタＭ１のゲートと接続され、その接地端子ＧＮＤは、整流ダイオードＤ１のカソードと接続され、その電流検出端子ＣＳは、電流検出抵抗Ｒｓの一端と接続される。電流検出抵抗Ｒｓには、スイッチングトランジスタＭ１のオン期間において、インダクタＬ１のコイル電流ＩＬが流れ、コイル電流ＩＬに比例した電圧降下（検出電圧Ｖｓ）が発生する。検出電圧Ｖｓは、電流検出端子ＣＳにフィードバックされる。【０００７】
フィードバック回路１０２は、スイッチングレギュレータ２ｒの出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成し、制御回路１００ｒのフィードバック端子ＦＢに入力する。フィードバック回路１０２は、たとえばフォトカプラを含み、出力電圧ＶＯＵＴと目標値の誤差に応じたフィードバック電圧ＶＦＢを生成する誤差増幅器として機能する。【０００８】
制御回路１００ｒは、検出電圧Ｖｓに応じてコイル電流ＩＬを一定レベルに保ちつつ、フィードバック電圧ＶＦＢに応じた出力電圧ＶＯＵＴが目標値と一致するように、デューティ比が調節されるパルス信号ＳＰＷＭを生成し、スイッチング端子ＯＵＴから出力する。【０００９】
具体的に制御回路１００ｒは、所定の周期毎にスイッチングトランジスタＭ１をオンする。スイッチングトランジスタＭ１がオンすると、インダクタＬ１のコイル電流ＩＬが時間とともに増大し、検出電圧Ｖｓもそれに応じて増大する。【００１０】
制御回路１００ｒは、検出電圧Ｖｓがフィードバック電圧ＶＦＢに達すると、言い換えれば、コイル電流ＩＬが、出力電圧ＶＯＵＴに応じて調節される電流値に達すると、スイッチングトランジスタＭ１をオフする。以上の動作を繰り返すことにより制御回路１００ｒは、スイッチングトランジスタＭ１をスイッチングする。【００１１】
図１のスイッチングレギュレータ２ｒにおいて、スイッチングトランジスタＭ１のオフ期間、スイッチングトランジスタＭ１のドレインソース間容量には電荷が蓄えられる。そして、スイッチングトランジスタＭ１がオンすると、そのドレインソース間容量に蓄えられた電荷が瞬時に放電され、スパイク電流が電流検出抵抗Ｒｓに流れ、インダクタＬ１のコイル電流ＩＬが過剰に見積もられる。その結果、スイッチングトランジスタＭ１がオンした直後に、コイル電流ＩＬが十分に増大する前に、スイッチングトランジスタＭ１がオフしてしまう。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
スパイク電流によるコイル電流ＩＬの誤検出を防止するために、スイッチングトランジスタＭ１がオンした直後、所定のマスク時間ＴＭＳＫの間、検出電圧Ｖｓをマスクする方法が考えられる。マスク時間ＴＭＳＫを設けると、スイッチングトランジスタＭ１は、毎サイクル、少なくともマスク時間ＴＭＳＫの間は、オフに切りかえられず、オン状態となる。つまりマスク時間ＴＭＳＫが、スイッチングトランジスタＭ１の最小オン時間となる。【００１３】
マスク時間を設けたスイッチングレギュレータについて検討した結果、本発明者らは以下の課題を認識するに至った。【００１４】
スイッチングレギュレータ２ｒの出力端子Ｐ２が故障により地絡した状況を考える。図２は、図１のスイッチングレギュレータ２ｒにおいて、出力が地絡したときの波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。【００１５】
出力端子Ｐ２が地絡しているにもかかわらず、スイッチングトランジスタＭ１は、毎サイクル、少なくともマスク時間ＴＭＳＫオンする。インダクタンスＬのコイル電流ＩＬの時間変化率は、その両端間の電圧ＶＬを用いて式（１）で与えられる。
ｄＩＬ／ｄｔ＝ＶＬ／Ｌ    …（１）
スイッチングトランジスタＭ１がオンのとき、インダクタＬ１の一端には、入力電圧ＶＩＮが印加され、その他端は、出力端子の地絡により０Ｖが印加される。したがって、オン時間ＴＭＳＫごとに、コイル電流ＩＬは、式（２）で与えられる電流量ΔＩＯＮ増大する。
ΔＩＯＮ＝ＴＭＳＫ×ＶＩＮ／Ｌ    …（２）【００１６】
スイッチングトランジスタＭ１がオンのとき、インダクタＬ１の一端には、整流ダイオードＤ１によって、電圧−ＶＦが印加され、その他端には０Ｖが印加される。したがってオフ時間ごとに、コイル電流ＩＬは式（３）で与えられる電流量ΔＩＯＦＦ減少する。
ΔＩＯＦＦ＝ＴＯＦＦ×ＶＦ／Ｌ    …（３）
入力電圧ＶＩＮ＝１４１Ｖ、ＶＦ＝０．６Ｖとすると、ΔＩＯＮ＞ΔＩＯＦＦが成り立つため、サイクル毎にコイル電流ＩＬが増大し、やがて回路の信頼性に影響を及ぼすことになる。【００１７】
出力端子の地絡状態のみでなく、スイッチングレギュレータ２ｒの起動直後に出力電圧ＶＯＵＴが低い状態においても、同様の問題が生じうる。【００１８】
以上の課題を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。【００１９】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、出力電圧が低い状態における信頼性を改善したスイッチングレギュレータの提供にある。
【課題を解決するための手段】
【００２０】
本発明のある態様は、降圧型スイッチングレギュレータの制御回路に関する。スイッチングレギュレータは、入力端子に入力電圧を受け、出力端子から降圧された出力電圧を出力する。スイッチングレギュレータは、入力端子と出力端子の間に順に直列に設けられたスイッチングトランジスタ、検出抵抗およびインダクタと、スイッチングトランジスタと検出抵抗の接続点と接地端子の間に設けられた整流ダイオードと、出力端子と接地端子の間に設けられた出力キャパシタと、を含む。制御回路は、スイッチングトランジスタの制御端子と接続されるべきスイッチング端子と、スイッチングトランジスタと検出抵抗の接続点と接続されるべき電流検出端子と、検出抵抗とインダクタの接続点と接続されるべき接地端子と、出力電圧に応じたフィードバック電圧が入力されるべきフィードバック端子と、検出端子の検出電圧が、所定のしきい値電圧より高いときにアサートされる電流制限信号を生成する電流制限用コンパレータと、所定の周期ごとにアサートされるセット信号を生成するオシレータと、スイッチングトランジスタがオンした後、所定の遅延時間経過後にアサートされるマスク信号を生成するマスク信号生成部と、フィードバック電圧に応じてアサートされるタイミングが調節されるリセット信号を生成するリセット信号生成部と、スイッチングトランジスタがオンすべき期間に第１レベル、オフすべき期間に第２レベルとなるパルス信号を生成するパルス信号生成部であって、（ａ）電流制限信号がネゲートされる期間にセット信号がアサートされると、パルス信号を第１レベルに遷移させ、（ｂ）リセット信号がアサートされると、またはマスク信号がネゲートされる期間に電流制限信号がアサートされると、パルス信号を第２レベルに遷移させるパルス信号生成部と、パルス信号に応じたスイッチング信号を、スイッチング端子を介してスイッチングトランジスタの制御端子に出力するドライバと、を備える。【００２１】
この態様において電流検出抵抗には、スイッチングトランジスタのオン期間のみでなく、オフ期間にもコイル電流が流れるため、オン期間、オフ期間の両方にわたり、コイル電流をモニターできる。
スイッチングレギュレータの出力端子が地絡するなどして、出力電圧が低下すると、インダクタに流れるコイル電流が次第に増大し、電流制限用コンパレータにより過電流状態が検出される。電流制限用コンパレータが生成する電流制限信号は、オン期間、オフ期間を問わずに、継続的にアサートされ続ける。そして、この電流制限信号によってセット信号をマスクすることにより、スイッチングトランジスタが第１レベルに遷移しなくなるため、スイッチングトランジスタをオフに保つことができ、コイル電流が上昇し続けるのを防止できる。その結果、回路の信頼性を改善できる。【００２２】
本発明の別の態様は、入力端子に入力電圧を受け、出力端子から降圧された出力電圧を出力するスイッチングレギュレータに関する。このスイッチングレギュレータは、入力端子と出力端子の間に順に直列に設けられたスイッチングトランジスタ、検出抵抗およびインダクタと、スイッチングトランジスタと検出抵抗の接続点と接地端子の間に設けられた整流ダイオードと、出力端子と接地端子の間に設けられた出力キャパシタと、スイッチングトランジスタを駆動する上述の制御回路と、を備える。【００２３】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチングレギュレータを備える。
本発明のさらに別の態様は、ＡＣアダプタである。このＡＣアダプタは、上述のスイッチングレギュレータを備える。【００２４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明のある態様によれば、出力電圧が低い状態における信頼性を改善できる。
【図面の簡単な説明】
【００２６】
【図１】本発明者らが検討した非絶縁降圧型スイッチングレギュレータの構成を示す回路図である。
【図２】図１のスイッチングレギュレータにおいて、出力が地絡したときの波形図である。
【図３】実施の形態に係る電子機器の構成を示す回路図である。
【図４】図３の制御回路の構成を示す回路図である。
【図５】図５（ａ）、（ｂ）は、図３のスイッチングレギュレータの動作を示す波形図である。
【図６】スイッチングレギュレータを備えるＡＣアダプタを示す図である。
【図７】図７（ａ）、（ｂ）は、スイッチングレギュレータを備える電子機器を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２９】
図３は、実施の形態に係る電子機器１の構成を示す回路図である。
電子機器１は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器１は、スイッチングレギュレータ２、整流回路４、ＰＦＣ（力率改善）回路６、負荷８を備える。
【００３０】
整流回路４は、たとえばダイオード整流回路であり、商用交流電圧などの交流電圧を全波整流する。
【００３１】
ＰＦＣ回路６は、整流回路４からの全波整流された交流電圧ＶＡＣを受け、出力電圧ＶＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）である。ＰＦＣ回路６は、交流電圧ＶＡＣと入力電流ＩＡＣの位相を一致させることにより力率を改善する。
【００３２】
スイッチングレギュレータ２は、ＰＦＣ回路６の出力電圧ＶＩＮを入力端子Ｐ１に受け、これを降圧して出力電圧ＶＯＵＴを生成し、出力端子Ｐ２に接続される負荷８に供給する。
【００３３】
負荷８は、電子機器１全体を統合的に制御するマイコンや、特定の信号処理を行う信号処理回路を含む。信号処理回路としては、たとえば外部機器との通信を行うインタフェース回路や、画像処理回路、音声処理回路などが例示される。
【００３４】
続いてスイッチングレギュレータ２の構成を説明する。スイッチングレギュレータ２は、制御回路１００、フィードバック回路１０２、スイッチングトランジスタＭ１、整流ダイオードＤ１、電流検出抵抗Ｒｓ、インダクタＬ１、出力キャパシタＣ１を備える。
【００３５】
スイッチングトランジスタＭ１、整流ダイオードＤ１、インダクタＬ１、出力キャパシタＣ１により構成される出力回路のトポロジーは、降圧型スイッチングレギュレータの一般的なものである。
【００３６】
図３のスイッチングレギュレータ２は、電流検出抵抗Ｒｓが、整流ダイオードＤ１のカソードと、インダクタＬ１の一端の間に設けられている点において図１と異なっている。すなわち入力端子Ｐ１と出力端子Ｐ２の間に、スイッチングトランジスタＭ１、電流検出抵抗Ｒｓ、インダクタＬ１が順に直列に設けられる。図１の電流検出抵抗Ｒｓには、スイッチングトランジスタＭ１のオン期間のみコイル電流ＩＬが流れるが、図３の電流検出抵抗Ｒｓには、オン期間ＴＯＮとオフ期間ＴＯＦＦの両方においてコイル電流ＩＬが流れることに留意すべきである。
【００３７】
制御回路１００は、スイッチング端子ＯＵＴ、電流検出端子ＣＳ、接地端子ＧＮＤ、フィードバック端子ＦＢを有する。
スイッチング端子ＯＵＴは、スイッチングトランジスタＭ１の制御端子（ゲート）と接続される。スイッチングトランジスタＭ１はＮチャンネルＭＯＳＦＥＴであり、それをオンするためには、ゲートソース間にＭＯＳＦＥＴのしきい値電圧を超える駆動電圧を印加する必要がある。そこで制御回路１００の接地端子ＧＮＤは、検出抵抗ＲｓとインダクタＬ１の接続点Ｎ１と接続される。
【００３８】
電流検出端子ＣＳは、スイッチングトランジスタＭ１と検出抵抗Ｒｓの接続点Ｎ２と接続される。電流検出端子ＣＳと接地端子ＧＮＤの間には、コイル電流ＩＬに比例する検出電圧Ｖｓ（＝Ｒｓ×ＩＬ）が発生する。
【００３９】
制御回路１００のフィードバック端子ＦＢには、スイッチングレギュレータ２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが入力される。フィードバック電圧ＶＦＢは、フィードバック回路１０２によって生成される。
【００４０】
たとえばフィードバック回路１０２は、ツェナーダイオードＺＤ、抵抗Ｒ１１、Ｒ１２、フォトカプラＰＣを含む。ツェナーダイオードＺＤ、抵抗Ｒ１１、Ｒ１２は出力端子と接地端子の間に順に設けられる。フォトカプラＰＣの入力側の発光ダイオードには、抵抗Ｒ１１の電圧降下に応じた電流が流れる。フォトカプラＰＣの出力側のフォトトランジスタには、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが発生する。フィードバック回路１０２は、出力電圧ＶＯＵＴとその目標電圧との誤差に応じた誤差電圧を生成する誤差増幅器として機能する。なお、フィードバック回路１０２の構成は特に限定されず、演算増幅器を誤差増幅器として用いてもよい。この場合、誤差増幅器は制御回路１００に内蔵してもよい。
【００４１】
図４は、図３の制御回路１００の構成を示す回路図である。
制御回路１００は、電流制限用コンパレータ１０、オシレータ１２、マスク信号生成部１４、リセット信号生成部２０、パルス信号生成部３０、ドライバ４０を備え、ピーク電流モードでスイッチングトランジスタＭ１のスイッチングを制御する。
【００４２】
電流制限用コンパレータ１０は、検出端子ＣＳの検出電圧Ｖｓが、所定のしきい値電圧ＶＴＨより高いときにアサート（ハイレベル）される電流制限信号ＳＬＩＭを生成する。電流制限信号ＳＬＩＭは、コイル電流ＩＬが所定のしきい値レベルを超える過電流状態においてアサートされる。
オシレータ１２は、所定の周期ごとにアサート（ハイレベル）されるセット信号ＳＳＥＴを生成する。
【００４３】
マスク信号生成部１４は、スイッチングトランジスタＭ１がオンした後、所定の遅延時間（マスク時間）ＴＭＳＫ経過後にアサートされるマスク信号ＳＭＳＫを生成する。
【００４４】
リセット信号生成部２０は、フィードバック電圧ＶＦＢに応じてアサート（ハイレベル）されるタイミングが調節されるリセット信号ＳＲＳＴを生成する。
【００４５】
ピーク電流モードのリセット信号生成部２０は、スロープ生成部２２、加算器２４、エラーコンパレータ２６を含む。スロープ生成部２２は、オシレータ１２が生成するセット信号ＳＳＥＴと同期した三角波もしくはのこぎり波のスロープ信号ＳＳＬＯＰＥを生成する。加算器２４は、検出電圧Ｖｓとスロープ信号ＳＳＬＯＰＥを加算する。スロープ生成部２２および加算器２４は位相補償のために設けられる。
エラーコンパレータ２６は、加算器２４によってスロープ信号ＳＳＬＯＰＥが重畳された検出電圧Ｖｓ’を、フィードバック電圧ＶＦＢと比較する。そして、検出電圧Ｖｓがフィードバック電圧ＶＦＢより高くなるとアサート（ハイレベル）されるセット信号ＳＳＥＴを生成する。リセット信号生成部２０の構成は特に限定されず、別の構成としてもよい。
【００４６】
パルス信号生成部３０は、スイッチングトランジスタＭ１がオンすべき期間に第１レベル（ハイレベル）、オフすべき期間に第２レベル（ローレベル）となるパルス信号ＳＰＷＭを生成する。パルス信号生成部３０は、（機能ａ）電流制限信号ＳＬＩＭがネゲート（ローレベル）される期間に、セット信号ＳＳＥＴがアサートされると、パルス信号ＳＰＷＭを第１レベル（ハイレベル）に遷移させる。パルス信号生成部３０は、（機能ｂ）リセット信号ＳＲＳＴがアサート（ハイレベル）されると、またはマスク信号ＳＭＳＫがネゲート（ローレベル）される期間に電流制限信号ＳＬＩＭがアサートされると、パルス信号ＳＰＷＭを第２レベル（ローレベル）に遷移させる。
【００４７】
たとえばパルス信号生成部３０は、ＳＲフリップフロップ３２、第１ＡＮＤゲート３４、第１インバータ３６、ＯＲゲート３８、第２ＡＮＤゲート３９を備える。
第１インバータ３６は、電流制限信号ＳＬＩＭを反転する。第１ＡＮＤゲート３４には、セット信号ＳＳＥＴと第１インバータ３６の出力信号が入力される。第１ＡＮＤゲート３４の出力信号は、ＳＲフリップフロップ３２のセット端子（Ｓ）に入力される。
【００４８】
ＳＲフリップフロップ３２のセット端子（Ｓ）には、セット信号ＳＳＥＴに応じた信号が、そのリセット端子（Ｒ）には、リセット信号ＳＲＳＴに応じた信号が入力される。
【００４９】
第１インバータ３６の出力信号は、過電流状態においてローレベル、そうでないときにハイレベルとなる。つまり第１ＡＮＤゲート３４は、過電流状態においてセット信号ＳＳＥＴをマスクする。ＳＲフリップフロップ３２の出力Ｑであるパルス信号ＳＰＷＭは、マスクされたセット信号ＳＳＥＴ’がアサートされる度に、アサート（ハイレベル）される。
【００５０】
第２ＡＮＤゲート３９には、マスク信号ＳＭＳＫと電流制限信号ＳＬＩＭが入力される。上述のように、マスク信号ＳＭＳＫは、スイッチングトランジスタＭ１がオンしてから所定のマスク時間ＴＭＳＫの間はネゲート（ローレベル）され、オンしてからマスク時間ＴＭＳＫ経過後にアサート（ハイレベル）される。すなわち第２ＡＮＤゲート３９は、スイッチングトランジスタＭ１がオンしてからマスク時間ＴＭＳＫが経過するまでの間、電流制限信号ＳＬＩＭをマスクする。
【００５１】
ＯＲゲート３８には、リセット信号ＳＲＳＴと第２ＡＮＤゲート３９の出力信号ＳＬＩＭ’が入力される。ＯＲゲート３８の出力は、ＳＲフリップフロップ３２のリセット端子に入力される。
【００５２】
この構成によって、パルス信号生成部３０の機能（ａ）、（ｂ）が実現できる。当業者であれば、この機能を実現しうるパルス信号生成部３０には、さまざまな変形例が存在することが理解され、こうした変形例も本発明の範囲に含まれる。
【００５３】
ドライバ４０は、パルス信号ＳＰＷＭに応じたスイッチング信号を、スイッチング端子ＯＵＴを介してスイッチングトランジスタＭ１のゲートに出力する。
【００５４】
たとえばドライバ４０は、デッドタイム生成部４２、４４と、第２インバータ４６、第３インバータ４８、トランジスタＭ２、Ｍ３を含む。デッドタイム生成部４２、４４はそれぞれ、入力されたパルス信号ＳＰＷＭを所定のデッドタイムＴｄ遅延させる。デッドタイムＴｄにより、トランジスタＭ２、Ｍ３が同時にオンするのを防止できる。
【００５５】
第２インバータ４６は、デッドタイム生成部４２の出力を反転し、ハイサイドトランジスタＭ２のゲートに出力する。第３インバータ４８は、デッドタイム生成部４４の出力を反転し、ローサイドトランジスタＭ３のゲートに出力する。
【００５６】
上述のマスク信号生成部１４は、パルス信号生成部３０が生成するパルス信号ＳＰＷＭに応じた信号、具体的にはスイッチングトランジスタＭ１がオンするタイミングでアサート（ハイレベル）される信号を、マスク時間ＴＭＳＫ遅延させる遅延回路を含んでもよい。
【００５７】
スイッチングトランジスタＭ１は、パルス信号ＳＰＷＭがローレベルからハイレベルに遷移した後、デッドタイムＴｄ経過後にオンする。したがって、デッドタイム生成部４４の出力信号は、スイッチングトランジスタＭ１がオンするタイミングにおいて、ローレベルからハイレベルに遷移する。そこでマスク信号生成部１４は、デッドタイム生成部４４の出力信号を、所定のマスク時間ＴＭＳＫ遅延させてもよい。
【００５８】
以上が制御回路１００の構成である。続いてスイッチングレギュレータ２の動作を説明する。図５（ａ）、（ｂ）は、図３のスイッチングレギュレータ２の動作を示す波形図である。
【００５９】
図５（ａ）を参照し、正常時の動作を説明する。
セット信号ＳＳＥＴが所定の周期ごとにアサートされるごとに、パルス信号ＳＰＷＭがハイレベルとなり、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、コイル電流ＩＬが上昇に転ずる。検出電圧Ｖｓがフィードバック電圧ＶＦＢに達すると、リセット信号ＳＲＳＴがアサートされ、パルス信号ＳＰＷＭがローレベルとなり、スイッチングトランジスタＭ１がオフする。
【００６０】
スイッチングトランジスタＭ１がオンした直後、スイッチングトランジスタＭ１のドレインソース間容量の放電に起因するスパイク電流ＩＳＰＫが流れると、検出電圧Ｖｓがしきい値電圧ＶＴＨを超え、電流制限信号ＳＬＩＭがアサートされるが、スパイク電流ＩＳＰＫはマスク時間ＴＭＳＫ内に発生するため、パルス信号生成部３０によって、より具体的には第２ＡＮＤゲート３９によってマスクできる。
【００６１】
続いて図５（ｂ）を参照し、地絡故障などによってスイッチングレギュレータ２の出力電圧ＶＯＵＴが低下した状態の動作を説明する。
出力電圧ＶＯＵＴが低下すると、コイル電流ＩＬが増大し、それにともなって検出電圧Ｖｓが増大する。時刻ｔ１に検出電圧Ｖｓがしきい値電圧ＶＴＨを超えると、電流制限信号ＳＬＩＭがアサートされる。電流制限信号ＳＬＩＭがアサートされると、パルス信号ＳＰＷＭがローレベルとなり、スイッチングトランジスタＭ１がオフする。
【００６２】
時刻ｔ１以降、検出電圧Ｖｓがしきい値電圧ＶＴＨより高い期間、電流制限信号ＳＬＩＭはハイレベルを持続するため、セット信号ＳＳＥＴがマスクされ、スイッチングトランジスタＭ１はオフを維持する。
【００６３】
時刻ｔ２に検出電圧Ｖｓがしきい値電圧ＶＴＨより低くなると、電流制限信号ＳＬＩＭがネゲートされる。時刻ｔ３に、次のセット信号ＳＳＥＴがアサートされると、スイッチングトランジスタＭ１が再びオンする。
【００６４】
これにより、コイル電流ＩＬが再び上昇し、時刻ｔ４に検出電圧Ｖｓはしきい値電圧ＶＴＨを超える。時刻ｔ３からマスク時間ＴＭＳＫの間は、電流制限信号ＳＬＩＭがマスクされ、時刻ｔ３からマスク時間ＴＭＳＫ経過後の時刻ｔ５に、電流制限信号ＳＬＩＭ’（不図示）がアサートされ、スイッチングトランジスタＭ１がオフする。
【００６５】
以上が制御回路１００の動作である。制御回路１００によれば、スパイク電流ＩＳＰＫによる誤動作を防止しつつ、スイッチングレギュレータ２の出力短絡、あるいは起動直後において、コイル電流ＩＬが上昇し続けるのを防止できる。その結果、回路の信頼性を高めることができる。
【００６６】
続いて、スイッチングレギュレータ２の用途を説明する。
【００６７】
スイッチングレギュレータ２は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。
【００６８】
図６は、スイッチングレギュレータ２を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。スイッチングレギュレータ２は、筐体８０４内に実装される。スイッチングレギュレータ２の前段には、交流電圧を直流電圧に変換する整流回路が設けられる。スイッチングレギュレータ２は、整流回路からの直流電圧を受ける。スイッチングレギュレータ２により生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
【００６９】
図７（ａ）、（ｂ）は、スイッチングレギュレータ２を備える電子機器９００を示す図である。図７（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧ＶＡＣを受ける。スイッチングレギュレータ２の前段には、交流電圧を直流電圧に変換する整流回路が設けられる。スイッチングレギュレータ２は、整流回路からの直流電圧を受ける。スイッチングレギュレータ２は、筐体８０４内に実装される。スイッチングレギュレータ２により生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
【００７０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７１】
各信号のアサート、ネゲートを、ハイレベル、ローレベルのいずれに割り当てるかは、設計事項であり、当業者によれば、適宜入れ替えることができ、それに応じて、図２、図３に示される回路構成を適宜修正しうることは言うまでもない。
【００７２】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７３】
１００…制御回路、２…スイッチングレギュレータ、４…整流回路、６…ＰＦＣ回路、８…負荷、Ｌ１…インダクタ、Ｃ２…入力キャパシタ、Ｃ１…出力キャパシタ、Ｒｓ…電流検出抵抗、Ｄ１…整流ダイオード、１０２…フィードバック回路、Ｍ１…スイッチングトランジスタ、ＯＵＴ…スイッチング端子、ＦＢ…フィードバック端子、ＣＳ…電流検出端子、ＧＮＤ…接地端子、１０…電流制限用コンパレータ、１２…オシレータ、１４…マスク信号生成部、２０…リセット信号生成部、２２…スロープ生成部、２４…加算器、２６…エラーコンパレータ、３０…パルス信号生成部、３２…ＳＲフリップフロップ、３４…第１ＡＮＤゲート、３６…第１インバータ、３８…ＯＲゲート、３９…第２ＡＮＤゲート、４０…ドライバ、４２，４４…デッドタイム生成部、４６…第２インバータ、４８…第３インバータ、Ｐ１…入力端子、Ｐ２…出力端子。
【産業上の利用可能性】
【００７４】
本発明は、非絶縁降圧型スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）に関する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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