(57)【要約】  ３２ｎｍテクノロジノード以降のＭＩＳＦＥＴにおいては、Ｈｉｇｈ−ｋゲート絶縁膜とメタルゲート電極が導入されている。この場合、ｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴの閾値電圧の絶対値が、後の高温熱処理によって、上昇するという問題がある。そこで、各種の閾値電圧調整金属膜等をＨｉｇｈ−ｋゲート絶縁膜上に形成して、そこからＨｉｇｈ−ｋゲート絶縁膜内に、これらの膜成分を導入することによって、閾値電圧を制御している。しかし、ｎ−ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ領域等に移動しやすいという問題があることが、本願発明者等によって、明らかにされた。  本願発明は、半導体集積回路装置において、ｎ−ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Nチャネル閾値調整元素外方拡散防止領域を設けたものである。
2012141122.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）半導体基板の第１の主面の表面に設けられた素子分離領域；
（ｂ）前記半導体基板の前記第１の主面の前記表面に設けられ、前記素子分離領域によって相互に分離されたＮチャネルアクティブ領域およびＰチャネルアクティブ領域；
（ｃ）前記半導体基板の前記第１の主面上に設けられ、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック；
（ｄ）前記半導体基板の前記第１の主面上に設けられ、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタック；
（ｅ）前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に設けられたNチャネル閾値調整元素外方拡散防止領域。
【請求項２】
前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、Nチャネル閾値調整元素がドープされている。
【請求項３】
前記２項の半導体集積回路装置において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
【請求項４】
前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、窒素がドープされている。
【請求項５】
前記３項の半導体集積回路装置において、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Nチャネル閾値調整元素外方拡散防止領域は設けられていない。
【請求項６】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面の表面に素子分離領域を形成することにより、前記半導体基板の前記第１の主面の前記表面に、Ｎチャネルアクティブ領域およびＰチャネルアクティブ領域を区画する工程；
（ｂ）前記半導体基板の前記第１の主面上に、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタックを形成する工程；
（ｃ）前記半導体基板の前記第１の主面上に、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタックを形成する工程；
（ｄ）前記工程（ｂ）および（ｃ）の前であって、前記工程（ａ）の後に、前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に、Nチャネル閾値調整元素外方拡散防止領域を形成する工程。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、Nチャネル閾値調整元素をイオン注入することによって行われる。
【請求項８】
前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、窒素をイオン注入することによって行われる。
【請求項９】
前記６項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、前記Nチャネル閾値調整元素外方拡散防止領域となるべき部分の前記素子分離領域の表面に、Nチャネル閾値調整元素または、その酸化物を成膜し、熱処理することによって行われる。
【請求項１０】
前記７項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Nチャネル閾値調整元素外方拡散防止領域が形成されないように行われる。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に適用して有効な技術に関する。
【背景技術】
【０００２】
Ｖ．Ｎａｒａｙａｎａｎほか２５名、”Ｂａｎｄ−Ｅｄｇｅ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ｈｉｇｈ−ｋ／Ｍｅｔａｌ  Ｇａｔｅ  ｎ−ＭＯＳＦＥＴｓ  ｕｓｉｎｇ  Ｃａｐ  Ｌａｙｅｒｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｇｒｏｕｐ  ＩＩＡ  ａｎｄ  ＩＩＩＢ  Ｅｌｅｍｅｎｓ  ｗｉｔｈ  Ｇａｔｅ−Ｆｉｒｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ４５ｎｍ  ａｎｄ  Ｂｅｙｏｎｄ”，２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ（非特許文献１）には、Ｈｉｇｈ−ｋゲート絶縁膜を有するｎ−ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とｐ−ＭＩＳＦＥＴの閾値電圧（より正確には、その絶対値）を両方同時にバランスよく低下させるために、それぞれの領域のＨｉｇｈ−ｋゲート絶縁膜上に、別種の金属または金属酸化物を形成して、その成分をＨｉｇｈ−ｋゲート絶縁膜内に導入する技術が開示されている。【０００３】
Ｔ．Ｍｏｒｏｏｋａほか１３名、”Ｓｕｐｐｒｅｓｓｉｏｎ  ｏｆ  Ａｎｏｍａｌｏｕｓ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｉｎｃｒｅａｓｅ  ｗｉｔｈ  Ａｒｅａ  Ｓｃａｌｉｎｇ  ｆｏｒ  Ｍｇ−  ｏｒ  Ｌａ−ｉｎｃｏｒｐｏｒａｔｅｄ  Ｈｉｇｈ−ｋ／Ｍｅｔａｌ  Ｇａｔｅ  ｎＭＯＳＦＥＴｓ  ｉｎ  Ｄｅｅｐ  Ｓｃａｌｅｄ  Ｒｅｇｉｏｎ”，２０１０  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ（非特許文献２）には、ｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴの閾値電圧を制御するために、Ｈｉｇｈ−ｋゲート絶縁膜内に導入された添加成分の濃度が、その後の高温熱処理による拡散等により低下しないように、Ｈｉｇｈ−ｋゲート絶縁膜の加工端部をオフセットサイドウォール端部まで延長する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｖ．Ｎａｒａｙａｎａｎほか２５名、”Ｂａｎｄ−Ｅｄｇｅ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  ｈｉｇｈ−ｋ／Ｍｅｔａｌ  Ｇａｔｅ  ｎ−ＭＯＳＦＥＴｓ  ｕｓｉｎｇ  Ｃａｐ  Ｌａｙｅｒｓ  Ｃｏｎｔａｉｎｉｎｇ  Ｇｒｏｕｐ  ＩＩＡ  ａｎｄ  ＩＩＩＢ  Ｅｌｅｍｅｎｓ  ｗｉｔｈ  Ｇａｔｅ−Ｆｉｒｓｔ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ４５ｎｍ  ａｎｄ  Ｂｅｙｏｎｄ”，２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【非特許文献２】Ｔ．Ｍｏｒｏｏｋａほか１３名、”Ｓｕｐｐｒｅｓｓｉｏｎ  ｏｆ  Ａｎｏｍａｌｏｕｓ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｉｎｃｒｅａｓｅ  ｗｉｔｈ  Ａｒｅａ  Ｓｃａｌｉｎｇ  ｆｏｒ  Ｍｇ−  ｏｒ  Ｌａ−ｉｎｃｏｒｐｏｒａｔｅｄ  Ｈｉｇｈ−ｋ／Ｍｅｔａｌ  Ｇａｔｅ  ｎＭＯＳＦＥＴｓ  ｉｎ  Ｄｅｅｐ  Ｓｃａｌｅｄ  Ｒｅｇｉｏｎ”，２０１０  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
３２ｎｍテクノロジノード以降のＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）等に用いられるＭＩＳＦＥＴにおいては、Ｈｉｇｈ−ｋゲート絶縁膜とメタルゲート電極が導入されている。この場合、ｎ−ＭＩＳＦＥＴおよびｐ−ＭＩＳＦＥＴの閾値電圧の絶対値が、後の高温熱処理によって、上昇するという問題がある。そこで、各種の閾値電圧調整金属膜または閾値電圧調整金属酸化物膜をＨｉｇｈ−ｋゲート絶縁膜上に形成して、そこからＨｉｇｈ−ｋゲート絶縁膜内に、これらの膜成分を導入することによって、閾値電圧を制御している。しかし、ｎ−ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域等に移動しやすいという問題があることが、本願発明者等によって、明らかにされた。【０００６】
本願発明は、これらの課題を解決するためになされたものである。【０００７】
本発明の目的は、信頼性の高い半導体集積回路装置または半導体集積回路装置の製造プロセスを提供することにある。【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１０】
すなわち、本願の一つの発明は、半導体集積回路装置において、ｎ−ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Nチャネル閾値調整元素外方拡散防止領域を設けたものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。【００１２】
すなわち、半導体集積回路装置において、ｎ−ＭＩＳＦＥＴのゲートスタック下部およびその周辺の素子分離領域表面部に、Ｎチャネル閾値調整元素外方拡散防止領域を設けたので、ｎ−ＭＩＳＦＥＴのＨｉｇｈ−ｋゲート絶縁膜に導入されたランタン等が、その後の熱処理によって、ＳＴＩ領域（素子分離領域）等に移動することを防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図である。
【図２】図１のＸ−Ｘ’断面に対応するデバイス断面図である。
【図３】図１のＹ−Ｙ’断面に対応するデバイス断面図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ領域形成途中）である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素イオン注入工程）である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ウエル領域形成工程）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜形成工程）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜加工工程）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工工程）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜成膜工程）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜等除去工程）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜除去工程）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（メタルゲート電極膜およびポリシリコンゲート電極膜成膜工程）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ゲートパターニング工程）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング工程）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング後熱処理工程）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜除去工程）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール形成工程）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール除去工程）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜成膜工程）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜パターニング工程）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜後熱処理工程）である。
【図２７】本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図（図１に対応）である。
【図２８】図２７のＸ−Ｘ’断面に対応するデバイス断面図である。
【図２９】図２７のＹ−Ｙ’断面に対応するデバイス断面図である。
【図３０】本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ−Ｘ’断面に対応するデバイス断面図（窒素イオン注入工程）である。
【図３１】本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下を含む半導体集積回路装置：
（ａ）半導体基板の第１の主面の表面に設けられた素子分離領域；
（ｂ）前記半導体基板の前記第１の主面の前記表面に設けられ、前記素子分離領域によって相互に分離されたＮチャネルアクティブ領域およびＰチャネルアクティブ領域；
（ｃ）前記半導体基板の前記第１の主面上に設けられ、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック；
（ｄ）前記半導体基板の前記第１の主面上に設けられ、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタック；
（ｅ）前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に設けられたＮチャネル閾値調整元素外方拡散防止領域。
【００１６】
２．前記１項の半導体集積回路装置において、前記Nチャネル閾値調整元素外方拡散防止領域には、Ｎチャネル閾値調整元素がドープされている。
【００１７】
３．前記２項の半導体集積回路装置において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
【００１８】
４．前記１から３項のいずれか一つの半導体集積回路装置において、前記Ｎチャネル閾値調整元素外方拡散防止領域には、窒素がドープされている。
【００１９】
５．前記１から４項のいずれか一つの半導体集積回路装置において、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Ｎチャネル閾値調整元素外方拡散防止領域は設けられていない。
【００２０】
６．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面の表面に素子分離領域を形成することにより、前記半導体基板の前記第１の主面の前記表面に、Ｎチャネルアクティブ領域およびＰチャネルアクティブ領域を区画する工程；
（ｂ）前記半導体基板の前記第１の主面上に、前記Ｎチャネルアクティブ領域を横断し、Ｎチャネル型ＭＩＳＦＥＴを構成するＮチャネルゲートスタック（真性ゲートスタックおよびダミーゲートスタックを含む）を形成する工程；
（ｃ）前記半導体基板の前記第１の主面上に、前記Ｐチャネルアクティブ領域を横断し、Ｐチャネル型ＭＩＳＦＥＴを構成するＰチャネルゲートスタックを形成する工程；
（ｄ）前記工程（ｂ）および（ｃ）の前であって、前記工程（ａ）の後に、前記Ｎチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域に、Ｎチャネル閾値調整元素外方拡散防止領域を形成する工程。
【００２１】
７．前記６項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、Ｎチャネル閾値調整元素をイオン注入することによって行われる。
【００２２】
８．前記６または７項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、窒素をイオン注入することによって行われる。
【００２３】
９．前記６項の半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｎチャネル閾値調整元素外方拡散防止領域となるべき部分の前記素子分離領域の表面に、Ｎチャネル閾値調整元素または、その酸化物を成膜し、熱処理することによって行われる。
【００２４】
１０．前記６から９項のいずれか一つの半導体集積回路装置の製造方法において、前記Ｎチャネル閾値調整元素外方拡散防止領域の形成は、前記Ｐチャネルゲートスタック下およびその周辺の前記素子分離領域の表面領域には、前記Ｎチャネル閾値調整元素外方拡散防止領域が形成されないように行われる。
【００２５】
１１．前記６，９または１０項の半導体集積回路装置の製造方法において、前記Nチャネル閾値調整元素は、Ｌａ，Ｙ，ＭｇまたはＳｃである。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００２９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Undoped Silicon Dioxide）だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン（TEOS−based silicon oxide）、SiOC（Silicon Oxicarbide）またはカーボンドープ酸化シリコン（Carbon−doped Silicon oxide）またはOSG（Organosilicate glass）、PSG（Phosphorus Silicate Glass）、BPSG（Borophosphosilicate Glass）等の熱酸化膜、CVD酸化膜、SOG（Spin ON Glass）、ナノクラスタリングシリカ（Nano−Clustering Silica：NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low−k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜またはＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（ストレッサまたはストレッサ膜）としても使用される。
【００３３】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
６．本願において、「ゲート」というときは、「実ゲート」すなわち、実際にゲートとなるものとともに、後に除去するいわゆる「ダミーゲート」、「リプレースメントゲート」を含む。「ゲートスタック」とは、主にゲート絶縁膜およびゲート電極から構成された積層体を言う（「ダミーゲートスタック」と特に区別する必要があるときは、「実ゲートスタック」という）。「Ｈｉｇｈ−ｋゲートスタック」というときは、ゲート絶縁膜中にＨｉｇｈ−ｋゲート絶縁層を有するものをいう。
【００３８】
また、「ゲート側面構造体」とは、ゲートスタックの側壁に作られたオフセットスペーサ、サイドウォールスペーサ等のゲート周辺構造を言う。更に、ゲートスタックとゲート側面構造体を含むゲート周辺構造を「ゲート構造体」という。
【００３９】
また、本願において、「ゲートファースト方式」とは、ＭＩＳＦＥＴを集積した集積回路装置の製造方法において、実ゲートスタックの形成をソースドレインの活性化熱処理よりも前に実行する方式を言う。一方、「ゲートラスト方式」とは、実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜（界面実ゲート絶縁膜）およびＨｉｇｈ−ｋゲート絶縁膜（実ゲート絶縁膜）をソースドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソースドレインの活性化熱処理よりも後に実行する方式を「Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式」言う。
【００４０】
なお、Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式においては、界面ゲート絶縁膜（いわゆるＩＬ）やＨｉｇｈ−ｋゲート絶縁膜は、ダミーゲートスタックを構成する要素であるが、実ゲートスタックを構成する要素でもあるので、プロセスの説明等に於いては、その時点の呼称を用いることがある。
【００４１】
７．本願に於いて、「アクティブ領域」とは、半導体基板のデバイス面の素子分離領域に囲まれた領域であって、ＭＩＳＦＥＴ等のチャネル領域やソースドレイン領域となるべき部分を言う。
【００４２】
更に、「Ｎチャネル閾値調整元素外方拡散防止領域」とは、Ｈｉｇｈ−ｋゲート絶縁膜を有するＮチャネル型ＭＩＳＦＥＴの閾値電圧を調整するためのＬａ、Ｙ、Ｍｇ、Ｓｃ等のＮチャネル閾値調整元素が、ゲート絶縁膜から素子分離領域（たとえばＳＴＩ領域）等へ外方拡散することを防止するための領域を言う。具体的には、Ｎチャネル閾値調整元素導入領域、窒素導入領域等である。
【００４３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４５】
１．本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等の説明（主に図１から図３）
以下の例では、３２ｎｍテクノロジノードのＣＭＩＳ半導体集積回路装置を例に取り具体的に説明するが、
これよりも微細な製品およびこれよりも寸法の大きな製品にも適用できることは言うまでもない。
【００４６】
以下では、説明の便宜上、主にゲートファースト方式について説明するが、Ｈｉｇｈ−ｋファースト−メタルゲートラスト方式等の中間形態を含むゲートラスト方式にも適用できることはいうまでもない。
【００４７】
図１は本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図である。図２は図１のＸ−Ｘ’断面に対応するデバイス断面図である。図３は図１のＹ−Ｙ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置のデバイス構造（Ｎチャネル閾値調整元素ドープＳＴＩ構造）等を説明する。
【００４８】
図１に示すように、半導体チップ２のデバイス面１ａ上において、ＣＭＩＳを構成するＮチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）のアクティブ領域、すなわち、Ｎチャネルアクティブ領域４ｎおよびＰチャネルアクティブ領域４ｐは、それぞれＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３（素子分離領域）によって囲まれている。この素子分離領域３の表面領域は、Ｎチャネルアクティブ領域４ｎの周辺のＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）とＰチャネルアクティブ領域４ｐの周辺のＮチャネル閾値調整元素等非導入領域３ｕに分かれている。Ｎチャネルアクティブ領域４ｎとＰチャネルアクティブ領域４ｐの中央部をＮチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐがそれぞれ縦断又は横断している。
【００４９】
次に、図２に示すように、半導体チップ２は、基板部１ｓ（Ｐ型単結晶シリコン基板部）と、その上のウエル部に分かれており、ウエル部はＮチャネルデバイス領域Ｒｎに対応するＮ型ウエル領域６ｎと、Ｐチャネルデバイス領域Ｒｐに対応するＰ型ウエル領域６ｐに分かれている。Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐの表面領域には、それぞれＮ型ソースドレイン領域２０ｎおよびＰ型ソースドレイン領域２０ｐが設けられている。Ｎチャネルゲートスタック５ｎは、下からＩＬ（Ｉｎｔｅｒｆａｃｉａｌ  Ｌａｙｅｒ）すなわち、界面酸化シリコン系絶縁膜７、ＮチャネルＨｉｇｈ−ｋゲート絶縁膜８ｎ（Ｈｉｇｈ−ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。一方、Ｐチャネルゲートスタック５ｐは、下からＩＬすなわち、界面酸化シリコン系絶縁膜７、ＰチャネルＨｉｇｈ−ｋゲート絶縁膜８ｐ（Ｈｉｇｈ−ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。
【００５０】
次に、図３に示すように、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、Ｎチャネル閾値調整元素導入領域３ｄが設けられている。一方、Ｐチャネルゲートスタック５ｐ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、Ｎチャネル閾値調整元素導入領域３ｄが設けられていない。これは、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値電圧制御に悪影響を与えるからである。
【００５１】
なお、図１に示すように、Ｎチャネル閾値調整元素導入領域３ｄは、通常、製造のしやすさから、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３（素子分離領域）の表面領域のほぼ全体に形成するが、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面領域のみに形成するようにしてもよい。
【００５２】
Ｎチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）には、基本的に、ＮチャネルＨｉｇｈ−ｋゲート絶縁膜８ｎにドープされたＮチャネル閾値調整元素と同一のＮチャネル閾値調整元素がドープするのが、プロセス的に元も好適である。なお、異なるＮチャネル閾値調整元素をドープしても良い。Ｎチャネル閾値調整元素としては、たとえば、Ｌａ、Ｙ、Ｓｃ（以上、希土類元素）、Ｍｇ（周期表２族）等を好適なものとして例示することができる。
【００５３】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスの説明（主に図４から図１５）
このセクションでは、セクション１で説明したデバイス構造を実現するための要部プロセスを説明する。以下の説明では、主に、ゲートスタックのパターニングまでを説明する。これは、ゲートスタックのパターニング後のゲート側面構造体等を含むゲート構造体の形成およびソースドレイン領域の導入等は、ゲートファースト方式またはゲートラスト方式の選択も含めて、採用するプロセス方式によって、必要に応じて種々選択できるからである。
【００５４】
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ領域形成途中）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素イオン注入工程）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ウエル領域形成工程）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜形成工程）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜加工工程）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工工程）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜成膜工程）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整膜等除去工程）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネル閾値調整膜加工用ハードマスク膜除去工程）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（メタルゲート電極膜およびポリシリコンゲート電極膜成膜工程）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ゲートパターニング工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明する。
【００５５】
先ず、図４を参照しながら、図４に至るＳＴＩプロセスを簡単に説明する。ウエハ１（基板部１ｓ）として、たとえばＰ型単結晶シリコンウエハ（たとえば比抵抗が１から１０Ωｃｍ程度）を準備し、そのデバイス面（第１の主面）１ａ側（裏面１bの反対側）のほぼ全面に、たとえば、熱酸化により、パッド酸化シリコン膜１２（たとえば厚さ１０ｎｍ程度）を形成する。続いて、パッド酸化シリコン膜１２上のほぼ全面に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、ＳＴＩ形成用窒化シリコン膜１１（たとえば厚さ２０ｎｍ程度）を成膜する。次に、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２をパターニングして、トレンチ形成用開口（たとえば、幅７０ｎｍ程度）を形成する。次に、このパターニングされたＳＴＩ形成用窒化シリコン膜１１等をマスクとして、たとえばハロゲン系エッチングガスを用いた異方性ドライエッチングにより、トレンチ（たとえば深さ３００ｎｍ程度）を形成する。次に、例えば、熱酸化により、トレンチ内にライナ酸化シリコン膜（たとえば厚さ３ｎｍ程度）を成膜する。続いて、ウエハ１のデバイス面１ａ側のほぼ全面およびトレンチ内に、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤにより、埋め込み用酸化シリコン系膜を成膜する。次に、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、表面を平坦化して、ＳＴＩ形成用窒化シリコン膜１１の上で止める。続いて、たとえば弗酸系エッチング液を用いて、トレンチ上の埋め込み用酸化シリコン系膜を除去すると、図４に示すように、トレンチ内にＳＴＩ領域３（素子分離領域）が残る。
【００５６】
次に、図５に示すように、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｎチャネル閾値調整元素導入用レジスト膜１４（例えば、厚さ３００ｎｍ程度）をパターニングする。パターニングされたＮチャネル閾値調整元素導入用レジスト膜１４をイオン注入マスクとして、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３の表面に、たとえば、ランタンをイオン注入することにより、Ｎチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ランタン、打ち込みエネルギー：１５０ＫｅＶ程度、ドーズ量：５ｘ１０１４／ｃｍ２等（範囲としては、たとえば打ち込みエネルギー：５０から３００ＫｅＶ程度、ドーズ量：５ｘ１０１３／ｃｍ２から５ｘ１０１５／ｃｍ２等）を好適なものとして例示することができる。このように、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２がある状態で、ランタン等のイオン注入を実行するので、Ｎチャネルアクティブ領域４ｎへの不所望なランタン等の導入を防止することができるメリットがある。
【００５７】
その後、不要になったＮチャネル閾値調整元素導入用レジスト膜１４をたとえばアッシング等により除去する。続いて、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去すると、図６のようになる。
【００５８】
次に、図７に示すように、ウエハ１のデバイス面１ａ側からイオン注入することにより、半導体基板部１ｓのデバイス面１ａ側のＮチャネルデバイス領域Ｒｎに対応する部分およびＰチャネルデバイス領域Ｒｐに対応する部分に、それぞれＮ型ウエル領域６ｎおよびＰ型ウエル領域６ｐを形成する。
【００５９】
次に、図８に示すように、ウエハ１のデバイス面１ａの半導体表面のほぼ全面に、たとえば、熱酸化により、ＩＬ（界面酸化シリコン系絶縁膜）として酸化シリコン系絶縁膜７（たとえば厚さ１ｎｍ程度の酸窒化シリコン膜）を成膜する。続いて、界面酸化シリコン系絶縁膜７上のほぼ全面に、たとえば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）により、ノンドープＨｉｇｈ−ｋゲート絶縁膜８（たとえば厚さ２ｎｍ程度の酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）を成膜する。続いて、ノンドープＨｉｇｈ−ｋゲート絶縁膜８上のほぼ全面に、たとえば、スパッタリング成膜により、Ｐチャネル閾値調整膜１０ｐ（たとえば厚さ１ｎｍ程度のアルミナ膜）を成膜する。次に、Ｐチャネル閾値調整膜１０ｐ上のほぼ全面に、たとえば、反応性スパッタリング成膜により、メタルキャップ膜またはＰチャネル閾値調整膜加工用ハードマスク膜１５（たとえば厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。続いて、Ｐチャネル閾値調整膜加工用ハードマスク膜１５に、Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜１６（例えば、厚さ３００ｎｍ程度）を形成し、それを通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、パターニングする。
【００６０】
次に、図９に示すように、Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜１６をマスクとして、たとえば、ウエットエッチング等により、Ｐチャネル閾値調整膜加工用ハードマスク膜１５をパターニングする。その後、不要になったＰチャネル閾値調整膜加工用ハードマスク用レジスト膜１６を除去する。
【００６１】
次に、図１０に示すように、Ｐチャネル閾値調整膜加工用ハードマスク膜１５をマスクとして、たとえば、ウエットエッチング等により、Ｎチャネルデバイス領域Ｒｎ側のＰチャネル閾値調整膜１０ｐを除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）等を好適なものとして例示することができる。
【００６２】
次に、図１１に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜等により、Ｎチャネル閾値調整膜１０ｎ（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。その後、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、図１２に示すように、Ｎチャネルデバイス領域ＲｎのノンドープＨｉｇｈ−ｋゲート絶縁膜８は、ＮチャネルＨｉｇｈ−ｋゲート絶縁膜８ｎ（ランタン添加酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）となる。一方、Ｐチャネルデバイス領域ＲｐのノンドープＨｉｇｈ−ｋゲート絶縁膜８は、ＰチャネルＨｉｇｈ−ｋゲート絶縁膜８ｐ（アルミニウム添加酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）となる。次に、不要になったＰチャネル閾値調整膜加工用ハードマスク膜１５を、たとえば、ウエットエッチング等により、除去すると図１３のようになる。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。
【００６３】
次に、図１４に示すように、ウエハ１のデバイス面１ａ側のほぼ全面のＮチャネルＨｉｇｈ−ｋゲート絶縁膜８ｎおよびＰチャネルＨｉｇｈ−ｋゲート絶縁膜８ｐ上に、たとえば、反応性スパッタリング成膜等により、メタルゲート電極膜９ｍ（たとえば厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。続いて、メタルゲート電極膜９ｍ上のほぼ全面に、たとえば、ＣＶＤにより、ポリシリコンゲート電極膜９ｓ（たとえば厚さ１０ｎｍ程度のポリシリコン膜又はアモルファスシリコン膜）を成膜する。
【００６４】
次に、図１５に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）と異方性ドライエッチングの組み合わせにより、Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐをパターニングする。ここで、ポリシリコンゲート電極膜９ｓのエッチングガスとしては、たとえばＨＢｒ等のハロゲン系エッチングガスを、メタルゲート電極膜９ｍのエッチングガスとしては、たとえばＣｌ２／ＨＢｒ等のハロゲン系エッチングガスを、Ｈｉｇｈ−ｋゲート絶縁膜８（８ｎ、８ｐ）のエッチングガスとしては、たとえばＢＣｌ３／Ｃｌ２等のハロゲン系エッチングガスを好適なものとして例示することができる。
【００６５】
この後、ゲート側面構造体等を含むゲート構造体の形成およびソースドレイン領域の導入等を経て、ゲートファースト方式であれば、プリメタル（Ｐｒｅ−ｍｅｔａｌ）絶縁膜の形成、コンタクトホール形成、タングステンプラグ等の埋め込みの後、たとえば、ダマシン方式等の銅系埋め込み配線工程等に移行する。
【００６６】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例１（Ｎチャネル閾値調整元素含有膜成膜基本方式）の説明（主に図１６から図１９）
セクション２では、セクション１のデバイス構造を実現するデバイスの製法として、ランタン等のＮチャネル閾値調整元素をイオン注入する方法を説明したが、このセクションでは、その変形例として、Ｎチャネル閾値調整元素含有膜からＮチャネル閾値調整元素を導入する方法を説明する。いうまでもないことであるが、セクション２の方法を併用することを排除するものではない。
【００６７】
図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング工程）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜パターニング後熱処理工程）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜除去工程）である。
【００６８】
図４の状態から、図１６に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえばスパッタリング成膜等により、Ｎチャネル閾値調整元素含有膜１７（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。
【００６９】
次に、図１７に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｎチャネル閾値調整元素含有膜加工用レジスト膜１７（例えば、厚さ３００ｎｍ程度）をパターニングする。このパターニングされたＮチャネル閾値調整元素含有膜加工用レジスト膜１７をマスクとして、たとえば、ウエットエッチング等により、Ｐチャネルデバイス領域Ｒｐ上のＮチャネル閾値調整元素含有膜１７を除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。その後、不要になったＮチャネル閾値調整元素含有膜加工用レジスト膜１７を、たとえばアッシング等により除去すると、図１８のようになる。
【００７０】
更に、この状態で熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すと、図１９に示すように、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。この後、先と同様に、図６の工程に移行する。
【００７１】
このようにＮチャネル閾値調整元素含有膜からＮチャネル閾値調整元素を導入する方法（Ｎチャネル閾値調整元素含有膜成膜基本方式）においては、イオン注入による方式（Ｎチャネル閾値調整元素イオン注入方式）と比較して、比較的容易に高濃度のＮチャネル閾値調整元素含有領域３ｄを形成することができるメリットがある。
【００７２】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例２（Ｎチャネル閾値調整元素含有膜成膜＆サイドウォール方式）の説明（主に図２０から図２２）
このセクションに於いては、セクション３と同様に、Ｎチャネル閾値調整元素含有膜成膜方式ではあるが、Ｎチャネル閾値調整元素導入領域３ｄを、Ｎチャネルデバイス領域Ｒｎに対応する素子分離領域３の表面の内、Ｎチャネルアクティブ領域４ｎに近接した領域のみに限定することができるＮチャネル閾値調整元素含有膜成膜＆サイドウォール方式を説明する。
【００７３】
図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール形成工程）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜サイドウォール除去工程）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法（Ｎチャネル閾値調整元素イオン注入方式）における要部プロセスを説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例２（Ｎチャネル閾値調整元素含有膜成膜＆サイドウォール方式）を説明する。
【００７４】
図１８の状態から、図２０に示すように、Ｎチャネル閾値調整元素含有膜１７（酸化ランタン膜）に対して、異方性ドライエッチングを施すことにより、Ｎチャネル閾値調整元素含有膜サイドウォール１７ｓを形成する。
【００７５】
次に、図２１に示すように、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、先と同様に、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。
【００７６】
次に、図２２に示すように、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去する。
【００７７】
このような構造とすることによって、Ｎチャネル閾値調整元素導入領域３ｄを、Ｎチャネルデバイス領域Ｒｎに対応する素子分離領域３の表面の内、Ｎチャネルアクティブ領域４ｎに近接した領域のみに限定することができるので、Ｎチャネル閾値調整元素のＰチャネルデバイス領域Ｒｐへの悪影響を低減することができる。
【００７８】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）の説明（主に図２３から図２６）
このセクションで説明する例は、セクション３で説明した製法の変形例で、ランタン等の選択的導入のために、ハードマスクを利用するところが特徴となっている。このは、たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のように段差の激しい製品の加工に有利である。
【００７９】
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜成膜工程）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｐチャネルデバイス領域被覆用ハードマスク膜パターニング工程）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜工程）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明するための図１のＸ−Ｘ’断面に対応するデバイス断面図（Ｎチャネル閾値調整元素含有膜成膜後熱処理工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例３（Ｎチャネル閾値調整元素含有膜成膜＆ハードマスク方式）を説明する。
【００８０】
図４の状態から、図２３に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、反応性スパッタリング成膜により、キャップ膜又はＰチャネルデバイス領域被覆用ハードマスク膜２５（例えば、厚さ１０ｎｍ程度のＴｉＮ膜）を成膜する。なお、Ｐチャネルデバイス領域被覆用ハードマスク膜２５としては、ＴｉＮ膜のほか、ＴａＮを好適なものとして例示することができる。
【００８１】
次に、図２４に示すように、たとえば、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、Ｐチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６（例えば、厚さ３００ｎｍ程度）をパターニングする。続いて、このパターニングされたＰチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６をマスクとして、たとえば、ウエットエッチング等により、Ｎチャネルデバイス領域ＲｎのＰチャネルデバイス領域被覆用ハードマスク膜２５を除去する。ここで、ウエットエッチング液としては、たとえば、ＳＰＭ等を好適なものとして例示することができる。その後、不要になったＰチャネルデバイス領域被覆ハードマスク加工用レジスト膜２６を、たとえばアッシング等により除去する。
【００８２】
次に、図２５に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、Ｎチャネル閾値調整元素含有膜１７（たとえば厚さ１ｎｍ程度の酸化ランタン膜）を成膜する。
【００８３】
次に、図２６に示すように、熱処理（たとえば、摂氏８５０度程度のＲＴＡ処理等）を施すことにより、ＳＴＩ領域３（素子分離領域）の表面領域にＮチャネル閾値調整元素導入領域３ｄ（Ｎチャネル閾値調整元素外方拡散防止領域）が形成され、素子分離領域３は、先と同様に、この領域と、もともとのＮチャネル閾値調整元素等非導入領域３ｕに分かれる。
【００８４】
続いて、先と同様に、たとえばＳＰＭによるウエットエッチング等により、Ｎチャネル閾値調整元素含有膜１７およびＰチャネルデバイス領域被覆用ハードマスク膜２５を除去する。その後、図６のプロセスに移行する。
【００８５】
このようなプロセスによれば、レジスト膜で直接、Ｎチャネル閾値調整元素含有膜１７をパターニングするのと比較して、パターン精度を改善することができる。
【００８６】
６．本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）の説明（主に図２７から図２９）
このセクションでは、セクション１で説明したデバイス構造の変形例を説明する。セクション１の例では、Ｎチャネル閾値調整元素外方拡散防止領域として、Ｎチャネル閾値調整元素導入領域３ｄ（図１から図３）を使用しているが、このセクションの例では、その代わりに、窒素導入領域３ｎ（図２７から図２９）を使用している。
【００８７】
図２７は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）等を説明するためのデバイス要部上面図（図１に対応）である。図２８は図２７のＸ−Ｘ’断面に対応するデバイス断面図である。図２９は図２７のＹ−Ｙ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）を説明する。
【００８８】
図２７に示すように、半導体チップ２のデバイス面１ａ上において、ＣＭＩＳを構成するＮチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびＰチャネル型ＭＩＳＦＥＴ（Ｑｐ）のアクティブ領域、すなわち、Ｎチャネルアクティブ領域４ｎおよびＰチャネルアクティブ領域４ｐは、それぞれＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３（素子分離領域）によって囲まれている。この素子分離領域３の表面領域は、Ｎチャネルアクティブ領域４ｎの周辺の窒素導入領域３ｎ（Ｎチャネル閾値調整元素外方拡散防止領域）とＰチャネルアクティブ領域４ｐの周辺のＮチャネル閾値調整元素等非導入領域３ｕに分かれている。Ｎチャネルアクティブ領域４ｎとＰチャネルアクティブ領域４ｐの中央部をＮチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐがそれぞれ縦断又は横断している。
【００８９】
次に、図２８に示すように、半導体チップ２は、基板部１ｓ（Ｐ型単結晶シリコン基板部）と、その上のウエル部に分かれており、ウエル部はＮチャネルデバイス領域Ｒｎに対応するＮ型ウエル領域６ｎと、Ｐチャネルデバイス領域Ｒｐに対応するＰ型ウエル領域６ｐに分かれている。Ｎチャネルゲートスタック５ｎおよびＰチャネルゲートスタック５ｐの表面領域には、それぞれＮ型ソースドレイン領域２０ｎおよびＰ型ソースドレイン領域２０ｐが設けられている。Ｎチャネルゲートスタック５ｎは、下からＩＬ（Ｉｎｔｅｒｆａｃｉａｌ  Ｌａｙｅｒ）すなわち、界面酸化シリコン系絶縁膜７、ＮチャネルＨｉｇｈ−ｋゲート絶縁膜８ｎ（Ｈｉｇｈ−ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。一方、Ｐチャネルゲートスタック５ｐは、下からＩＬすなわち、界面酸化シリコン系絶縁膜７、ＰチャネルＨｉｇｈ−ｋゲート絶縁膜８ｐ（Ｈｉｇｈ−ｋゲート絶縁膜８）、メタルゲート電極膜９ｍ、ポリシリコンゲート電極膜９ｓ等から構成されている。
【００９０】
次に、図２９に示すように、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、窒素導入領域３ｎが設けられている。一方、Ｐチャネルゲートスタック５ｐ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面には、窒素導入領域３ｎが設けられていない。これは、Ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の閾値電圧制御に悪影響を与えるおそれがあるからである。
【００９１】
なお、図２７に示すように、窒素導入領域３ｎは、通常、製造のしやすさから、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３（素子分離領域）の表面領域のほぼ全体に形成するが、Ｎチャネルゲートスタック５ｎ下又はその周辺のＳＴＩ領域３（素子分離領域）の表面領域のみに形成するようにしてもよい。
【００９２】
このように、Ｎチャネル閾値調整元素外方拡散防止領域として、窒素導入領域３ｎを用いるメリットは、Ｎチャネル閾値調整元素導入領域３ｄと比較して、ＳＴＩのエッチング特性に対する影響が小さい外、Ｐチャネルデバイス領域Ｒｐへの影響が小さい等がある。一方、熱処理等で抜けやすいので、Ｎチャネル閾値調整元素導入領域３ｄの方が効果が大きい。
【００９３】
７．本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例に対応する半導体集積回路装置の製造方法における要部プロセスの説明（主に図３０および図３１）
このセクションでは、セクション６で説明したデバイス構造を実現するための製造方法の一例を説明する。
【００９４】
図３０は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ−Ｘ’断面に対応するデバイス断面図（窒素イオン注入工程）である。図３１は本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例（窒素ドープＳＴＩ構造）に対応する製造方法（窒素イオン注入方式）における要部プロセスを説明するための図２７のＸ−Ｘ’断面に対応するデバイス断面図（ＳＴＩ形成用窒化シリコン膜等除去工程）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置のデバイス構造の変形例に対応する半導体集積回路装置の製造方法における要部プロセスを説明する。
【００９５】
図４の状態から、図３０に示すように、通常のリソグラフィ（たとえば、ＡｒＦリソグラフィ）により、窒素導入用レジスト膜１９（例えば、厚さ３００ｎｍ程度）をパターニングする。パターニングされた窒素導入用レジスト膜１９をイオン注入マスクとして、Ｎチャネルデバイス領域Ｒｎに対応するＳＴＩ領域３の表面に、窒素をイオン注入することにより、窒素導入領域３ｎ（Ｎチャネル閾値調整元素外方拡散防止領域）を形成する。ここで、イオン注入条件としては、たとえば、イオン種：窒素、打ち込みエネルギー：１５ＫｅＶ程度、ドーズ量：５ｘ１０１４／ｃｍ２等（範囲としては、たとえば打ち込みエネルギー：５から３０ＫｅＶ程度、ドーズ量：５ｘ１０１３／ｃｍ２から５ｘ１０１５／ｃｍ２等）を好適なものとして例示することができる。このように、ＳＴＩ形成用窒化シリコン膜１１およびパッド酸化シリコン膜１２がある状態で、窒素等のイオン注入を実行するので、Ｎチャネルアクティブ領域４ｎへの不所望な窒素等の導入を防止することができるメリットがある。
【００９６】
その後、不要になった窒素導入用レジスト膜１９をたとえばアッシング等により除去する。続いて、例えば、熱燐酸等により、ＳＴＩ形成用窒化シリコン膜１１を除去し、たとえば、弗酸系エッチング液を用いて、ウエハ１のデバイス面１ａをエッチバックすることにより、パッド酸化シリコン膜１２等を除去すると、図３１のようになる。
【００９７】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９８】
例えば、前記実施の形態では、前記実施の形態では、主にゲートファースト（Ｇａｔｅ  Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ  Ｌａｓｔ）方式にも適用できることは言うまでもない。
【産業上の利用可能性】
【００９９】
本発明は、半導体集積回路装置および半導体集積回路装置（または半導体装置）の製造方法における閾値電圧制御技術に広く適用することができる。
【符号の説明】
【０１００】
１  半導体ウエハ
１ａ  （ウエハ又はチップの）表側主面（デバイス面）
１ｂ  （ウエハ又はチップの）裏側主面
１ｓ  （ウエハ又はチップの）基板部（Ｐ型単結晶シリコン基板部）
２  半導体チップ
３  ＳＴＩ領域（素子分離領域）
３ｄ  Ｎチャネル閾値調整元素導入領域（Ｎチャネル閾値調整元素外方拡散防止領域）
３ｎ  窒素導入領域（Ｎチャネル閾値調整元素外方拡散防止領域）
３ｕ  Ｎチャネル閾値調整元素等非導入領域
４ｎ  Ｎチャネルアクティブ領域
４ｐ  Ｐチャネルアクティブ領域
５ｎ  Ｎチャネルゲートスタック
５ｐ  Ｐチャネルゲートスタック
６ｎ  Ｎ型ウエル領域
６ｐ  Ｐ型ウエル領域
７  ＩＬ（界面酸化シリコン系絶縁膜）
８  Ｈｉｇｈ−ｋゲート絶縁膜（酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）
８ｎ  ＮチャネルＨｉｇｈ−ｋゲート絶縁膜（ランタン添加酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）
８ｐ  ＰチャネルＨｉｇｈ−ｋゲート絶縁膜（アルミニウム添加酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜）
９ｍ  メタルゲート電極膜（ＴｉＮ膜）
９ｓ  ポリシリコンゲート電極膜
１０ｎ  Ｎチャネル閾値調整膜（酸化ランタン膜）
１０ｐ  Ｐチャネル閾値調整膜（アルミナ膜）
１１  ＳＴＩ形成用窒化シリコン膜
１２  パッド酸化シリコン膜
１４  Ｎチャネル閾値調整元素導入用レジスト膜
１５  Ｐチャネル閾値調整膜加工用ハードマスク膜（ＴｉＮ膜）
１６  Ｐチャネル閾値調整膜加工用ハードマスク用レジスト膜
１７  Ｎチャネル閾値調整元素含有膜（酸化ランタン膜）
１７ｓ  Ｎチャネル閾値調整元素含有膜サイドウォール
１８  Ｎチャネル閾値調整元素含有膜加工用レジスト膜
１９  窒素導入用レジスト膜
２０ｎ  Ｎ型ソースドレイン領域
２０ｐ  Ｐ型ソースドレイン領域
２５  Ｐチャネルデバイス領域被覆用ハードマスク膜（ＴｉＮ膜）
２６  Ｐチャネルデバイス領域被覆ハードマスク加工用レジスト膜
Ｑｎ  Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  Ｐチャネル型ＭＩＳＦＥＴ
Ｒｎ  Ｎチャネルデバイス領域
Ｒｐ  Ｐチャネルデバイス領域
【図１】
2012141122.tif 000003
【図２】
2012141122.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2012141122.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
2012141122.tif 000034
2012141122.tif 000035
2012141122.tif 000036
2012141122.tif 000037