(57)【要約】印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第１スイッチ及び第２スイッチのそれぞれが２つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、第１スイッチの他方の電極が第１ノードをなし、第２スイッチの他方の電極が第２ノードをなすユニット素子と、第１ノードと接続されて、信号の伝送路をなす第１配線と、第２ノードと接続されて、ユニット素子を介して第１配線と接続された第２配線と、を備える。
2012043502.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第１スイッチ及び第２スイッチのそれぞれが２つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、前記第１スイッチの他方の電極が第１ノードをなし、前記第２スイッチの他方の電極が第２ノードをなすユニット素子と、
前記第１ノードと接続されて、信号の伝送路をなす第１配線と、
前記第２ノードと接続されて、前記ユニット素子を介して前記第１配線と接続された第２配線と、を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１配線と前記第２配線とは、捻れ関係をなす位置に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１配線及び前記第２配線の少なくとも一方の配線が複数設けられて、前記ユニット素子が複数設けられた前記第１配線又は前記第２配線に対応して複数設けられていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置であって、
前記抵抗変化層は、印加電圧の極性に応じて高抵抗状態と低抵抗状態とのいずれかの抵抗状態に遷移するイオン伝導体であり、
２つの内の一方の前記電極が、前記イオン伝導体に金属イオンを供給する活性電極であり、
他方の電極が、前記活性電極よりイオン化の度合いが小さい不活性電極である、ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置であって、
前記共通ノードは、前記活性電極同士を接続した接続点、又は前記不活性電極同士を接続した接続点であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置であって、
前記第１配線又は前記第２配線の少なくとも一方の配線に接続された電源接続制御トランジスタを備え、
前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記電源接続制御トランジスタが前記第１ノード、前記第２ノード及び前記共通ノードの少なくとも２つのノードに印加する前記電源と、前記第１配線又は前記第２配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置であって、
前記第１配線と前記第２配線とを介して伝送する信号の送信元又は当該信号を受信する受信先と、前記第１配線又は前記第２配線の少なくとも一方の配線との間に接続された信号部接続制御トランジスタを備え、
前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記信号部接続制御トランジスタにより前記送信元又は前記受信先と、前記第１配線又は前記第２配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記電源接続制御トランジスタがＰ型ＭＩＳトランジスタ又はＮ型ＭＩＳトランジスタの場合には、前記信号部接続制御トランジスタはＮ型ＭＩＳトランジスタ又はＰ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置であって、
前記第１ノード、第２ノード及び前記共通ノードの少なくとも２つのノードに電圧を印加して、前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に用いる前記電源と、前記共通ノードとの接続状態を制御する共通ノード電位制御トランジスタを設けたことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置であって、
前記第１ノード、第２ノード及び前記共通ノードの少なくとも２つのノードに電圧を印加して、前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記第１スイッチ又は前記第２スイッチの一方を短絡させて、非短絡状態の前記第２スイッチ又は前記第１スイッチに印可電圧が直接加わるようにするバイパストランジスタを設けたことを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置であって、
前記共通ノード電位制御トランジスタは、印可する電圧の種類が２種類の場合には、２つの共通ノード電位制御トランジスタが用いられていることを特徴とする半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置であって、
少なくとも前記電源接続制御トランジスタ、信号部接続制御トランジスタ、前記共通ノード電位制御トランジスタ、前記バイパストランジスタをオン・オフ制御するための制御線が複数設けられ、かつ、複数の前記制御線のうち少なくとも１の前記制御線が前記第１配線又は第２配線と非平行に設けられていることを特徴とする半導体装置。
【請求項１３】
請求項４に記載の半導体装置であって、
前記第１スイッチの前記イオン伝導体と、前記第２スイッチの前記イオン伝導体とは、一体に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項４又は１３に記載の半導体装置であって、
前記イオン伝導体は、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタンのいずれか１つを含み、
前記活性電極は銅を主成分に含み、
前記不活性電極はルテニウム又は白金を含む、ことを特徴とする半導体装置。
【請求項１５】
請求項４に記載の半導体装置であって、
前記イオン伝導体は、複数の遷移金属酸化物を含む層を積層して形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記遷移金属酸化物は、
酸化チタン又は酸化ニッケルを含む第１遷移金属酸化膜層と、
酸化タンタル、酸化ジルコニウム、酸化ハフニウムのうち少なくとも１つを含む第２遷移金属酸化膜と、を含み、
前記第１遷移金属酸化膜は前記活性電極と接し、前記第２遷移金属酸化膜は前記不活性電極と接することを特徴とする半導体装置。
【請求項１７】
請求項４に記載の半導体装置であって、
前記共通ノードを形成する前記第１スイッチと前記第２スイッチとにおける前記活性電極又は前記不活性電極が、一体に形成されていることを特徴とする半導体装置。
【請求項１８】
請求項４に記載の半導体装置であって、
前記第１ノードをなす前記第１スイッチの前記活性電極又は前記不活性電極が、前記第１配線と一体に形成されことを特徴とする半導体装置。
【請求項１９】
請求項４に記載の半導体装置であって、
前記第２ノードをなす前記第２スイッチの前記活性電極又は前記不活性電極が、前記第２配線と一体に形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１乃至１９のいずれか１項に記載の半導体装置であって、
前記第１配線及び第２配線が、当該半導体装置における多層配線層の同一配線層に形成され、
前記第１スイッチ及び第２スイッチが、前記第１配線及び第２配線が設けられた配線層の直上の層又は直下の層に設けられていることを特徴とする半導体装置。
【請求項２１】
請求項１乃至１９のいずれか１項に記載の半導体装置であって、
前記第１配線と第２配線とが、当該半導体装置における多層配線層の異なる配線層に形成され、
前記第１スイッチ及び第２スイッチが、前記第１配線及び第２配線が設けられた配線層の直上の層又は直下の層に設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に抵抗変化型不揮発素子（以下、スイッチ素子）を搭載した半導体装置に関する。
【背景技術】
【０００２】
半導体デバイス、特にシリコンデバイスは、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。その改善策として、近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥ  ＧＡＴＥ  ＡＲＲＡＹ）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。このデバイスは、チップ製造後に配線接続が顧客自身により行われる。このＦＰＧＡの多層配線層内部に抵抗変化素子を搭載することで、いっそうの低電力化が期待されている。
抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏ  Ｂｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。特許文献１及び非特許文献１には、電界などの印加によってイオンが自由に動くことのできる固体（イオン伝導体）中における金属イオンの移動と電気化学反応とを利用した抵抗変化素子が開示されている。これらの抵抗変化素子は、イオン伝導層、該イオン伝導層に接すると共に、対向して設けられた第１電極及び第２電極から構成されている。金属イオンは、第１電極からイオン伝導層に供給されるが、第２電極からは供給されない。そこで、特許文献１及び非特許文献１に開示された抵抗変化素子では、印加電圧の極性を変えることにより、イオン伝導体の抵抗値を変化させている。これにより、２つの電極間の導通状態が制御される。また、特許文献１及び非特許文献１には、クロスバースイッチに抵抗変化素子を利用したＵＬＳＩ（Ｕｌｔｒａ−Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）が開示されている。
【特許文献１】特開２００５−１０１５３５号公報
【非特許文献１】Ｓｈｕｎｉｃｈｉ  Ｋａｅｒｉｙａｍａ  ｅｔ  ａｌ．，”Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ．１６８−１７６，Ｊａｎｕａｒｙ  ２００５．
【発明の開示】
【０００３】
しかしながら、特許文献１及び非特許文献１の抵抗変化素子には、以下のような問題があった。ＵＬＳＩにおける信号線の開閉用クロスバースイッチに抵抗変化素子を適用した場合を考える。この場合、高抵抗状態にある抵抗変化素子は、外部ノイズ等の信号の論理振幅により、誤書き込み（ＯＦＦディスターブ）を起こすことがある。特に、ロジックＬＳＩの動作電圧に近づけるために抵抗変化素子のプログラミング電圧を低電圧化した場合には、前述のディスターブ問題はより顕著となる。従って、プログラミング電圧の低電圧化と高ディスターブ耐性（高信頼化）を両立することが困難である問題があった。
本発明の主目的は、ＯＦＦディスターブの発生を防止した、高信頼性化且つ低電圧駆動化が可能な半導体装置を提供することである。
＜課題を解決するための手段＞
上述した課題を解決するため、本発明にかかる半導体装置は、印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第１スイッチ及び第２スイッチのそれぞれが２つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、第１スイッチの他方の電極が第１ノードをなし、第２スイッチの他方の電極が第２ノードをなすユニット素子と、第１ノードと接続されて、信号の伝送路をなす第１配線と、第２ノードと接続されて、ユニット素子を介して第１配線と接続された第２配線と、を備えることを特徴とする。
＜発明の効果＞
本発明によれば、高信頼性化且つ低電圧駆動化が可能な半導体装置とすることができる。
【図面の簡単な説明】
【０００４】
【図１Ａ】ユニポーラ型スイッチ素子の第１電極に正電圧を印加した際の動作特性を示す図である。
【図１Ｂ】ユニポーラ型スイッチ素子の第１電極にリセット電圧より大きな正電圧を印加した際の動作特性を示す図である。
【図１Ｃ】ユニポーラ型スイッチ素子の第１電極に負電圧を印加した際の動作特性を示す図である。
【図１Ｄ】ユニポーラ型スイッチ素子の第１電極にリセット電圧より大きな負電圧を印加した際の動作特性を示す図である。
【図２Ａ】バイポーラ型スイッチ素子の第１電極に正電圧を印加した際の動作特性を示す図である。
【図２Ｂ】バイポーラ型スイッチ素子の第１電極にセット電圧より大きな正電圧を印加した際の動作特性を示す図である。
【図２Ｃ】バイポーラ型スイッチ素子の第１電極にリセット電圧より大きいな負電圧を印加した際の動作特性を示す図である。
【図２Ｄ】バイポーラ型スイッチ素子の第１電極にセット電圧より大きな正電圧を印加した際の動作特性を示す図である。
【図３】ユニット素子の動作を纏めた図である。
【図４Ａ】本発明の第１実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図４Ｂ】第１実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図５Ａ】本発明の第２実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図５Ｂ】第２実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図６Ａ】本発明の第３の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図６Ｂ】第３の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図７Ａ】本発明の第４の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図７Ｂ】第４の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図８】第４の実施形態にかかる半導体装置の主要要素を抽出して示した図である。
【図９Ａ】本発明の第５の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図９Ｂ】第５の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図１０Ａ】本発明の第６の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図１０Ｂ】第６の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図１１Ａ】本発明の第７の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図１１Ｂ】第７の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図１２】第７の実施形態にかかる半導体装置の主要要素を抽出して示した図である。
【図１３Ａ】本発明の第８の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図１３Ｂ】第８の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図１４Ａ】第８の実施形態にかかる半導体装置の配線のレイアウト図である。
【図１４Ｂ】第８の実施形態にかかる半導体装置の配線及び第１ユニット素子の斜視図である。
【図１５】第８の実施形態にかかるトランジスタのレイアウト図である。
【図１６Ａ】本発明の第９の実施形態にかかる第１ユニット素子を用いた半導体装置の構成図である。
【図１６Ｂ】第９の実施形態にかかる第２ユニット素子を用いた半導体装置の構成図である。
【図１７Ａ】第９の実施形態にかかる第１３制御線と第１４制御線とが共に第１配線と第２配線とに対し非平行の場合の半導体装置の構成図である。
【図１７Ｂ】第９の実施形態にかかる第１３制御線が第１配線と第２配線とに対し非平行で第１４制御線が第２配線に対し平行の場合の半導体装置の構成図である。
【図１７Ｃ】第９の実施形態にかかる第１４制御線が第１配線と第２配線とに対し非平行で第１３制御線が第１配線に対し平行の場合の半導体装置の構成図である。
【図１８Ａ】本発明の第１０の実施形態にかかる第１ユニット素子の構造模式図である。
【図１８Ｂ】第１０の実施形態にかかる第１スイッチと第２スイッチと詳細構造模式図である。
【図１９】第１０の実施形態にかかる第１スイッチと第２スイッチとのイオン伝導体が一体に形成された第１ユニット素子を示す構造模式図である。
【図２０Ａ】本発明の第１０の実施形態にかかる第１ユニット素子の構造模式図である。
【図２０Ｂ】第１０の実施形態にかかる第１ユニット素子の詳細構造模式図である。
【図２１Ａ】本発明の第１１の実施形態にかかる接続方法が異なる構成の第１ユニット素子の模式図である。
【図２１Ｂ】第１１の実施形態にかかる第１スイッチと第２スイッチとの詳細構成を示した模式図である。
【図２１Ｃ】第１１の実施形態にかかるイオン伝導体が複数の遷移金属酸化物層により形成されている場合の結線模式図である。
【図２２】本発明の第１２の実施形態にかかる第１ユニット素子を用いた半導体装置の断面模式図である。
【図２３】第１２の実施形態にかかる第２ユニット素子を用いた半導体装置の断面模式図である。
【図２４】第１２の実施形態にかかる他の構成の第２ユニット素子を用いた半導体装置の断面模式図である。
【図２５】本発明の実施例にかかる試作した半導体装置の断面図である。
【図２６Ａ】実施例にかかる各ノードに電圧を印加したときの第１スイッチ及び第２スイッチがＯＮ状態に遷移する際に流れる電流の測定結果を示す図である。
【図２６Ｂ】実施例にかかる第１スイッチ及び第２スイッチがＯＦＦ状態に遷移する際に流れる電流の測定結果を示す図である。
【図２６Ｃ】実施例にかかるＯＮ状態又はＯＦＦ状態に遷移した際に第２ユニット素子に流れる電流の印加電圧依存性を示した図である。
【図２７Ａ】実施例にかかる第１ノードと第２ノードとの間に電圧を印加した場合の電流値の測定結果を示す図である。
【図２７Ｂ】実施例にかかる共通ノードと第２ノードとの間に電圧を印加した場合の電流値の測定結果を示す図である。
【図２８】実施例にかかる半導体装置の動作特性と従来の２端子型のスイッチ素子を用いた半導体装置の動作特性とを比較した図である。
【発明を実施するための最良の形態】
【０００５】
本発明を詳細に説明する前に、関連する用語の説明を行う。
（バイポーラ型スイッチとユニポーラ型スイッチの説明）
（ユニポーラ型スイッチ）
ユニポーラ型スイッチは、印加電圧値によりＯＦＦ状態（高抵抗状態）とＯＮ状態（低抵抗状態）とが切り替えられるスイッチング素子である。
図１を用いて、ユニポーラ型スイッチの動作特性を説明する。図１は、ユニポーラ型スイッチの動作特性を示す図である。
ユニポーラ型スイッチとして、抵抗変化層が第１電極と第２電極とにより挟まれた構成を考える。そして、第１電極に正電圧を印加する。印加電圧が所定のセット電圧を越えると、ユニポーラ型スイッチは、ＯＦＦ状態からＯＮ状態に遷移する（図１Ａ）。
なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のＯＦＦ状態から低抵抗のＯＮ状態に遷移する電圧がセット電圧であり、逆にＯＮ状態からＯＦＦ状態に遷移する電圧がリセット電圧である。
このようなＯＮ状態にあるユニポーラ型スイッチにリセット電圧より大きな電圧を印可すると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。さらに、印加している正電圧を大きくして、電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｂ）。
一方、第１電極に負電圧を印加し、その電圧値がセット電圧を超えると、ユニポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図１Ｃ）。
このようなＯＮ状態にあるユニポーラ型スイッチにおいて、第１電極に印加している負電圧値がリセット電圧を越えると、ユニポーラ型スイッチはＯＮ状態からＯＦＦ状態に遷移する。さらに、印加している負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びＯＦＦ状態からＯＮ状態に遷移する（図１Ｄ）。
このようにユニポーラ型スイッチは、印加する電圧の極性には依存せず、印加電圧値にのみ依存して、図１Ａ、図１Ｂの抵抗変化特性と、図１Ｃ、図１Ｄの抵抗変化特性とを示す特徴がある。
（バイポーラ型スイッチ）
かかるユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性（第１電極に印加されている電圧が第２電極に印可されている電圧より高いとき正極とする）に応じて、ＯＦＦ状態とＯＮ状態とが切替えられるスイッチング素子である。
図２は、バイポーラ型スイッチの動作特性を示す図である。バイポーラ型スイッチとして、抵抗変化層として機能するイオン伝導体が第１電極と第２電極とで挟まれた構造を考える。そして、第１電極に正電圧を印加する。印加電圧値が、セット電圧を超えると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ａ）。以下、このような電圧印加条件を順バイアスと記載する。
続いて、印加電圧値を大きくすると、バイポーラ型スイッチは、オーミックな電流−電圧特性を示すようになる（図２Ｂ）。
次に、第１電極に負電圧を印加する。印加電圧値がリセット電圧を越えると、バイポーラ型スイッチは、ＯＮ状態からＯＦＦ状態に遷移する（図２Ｃ）。以下、このような電圧印加条件を逆バイアスと記載する。
さらに、ＯＦＦ状態のバイポーラ型スイッチの第１電極に、再び正電圧を印加する。そして、正電圧値が、セット電圧より大きくなると、バイポーラ型スイッチはＯＦＦ状態からＯＮ状態に遷移する（図２Ｄ）。このように、バイポーラ型スイッチは、印加電圧の極性に応じてＯＦＦ状態とＯＮ状態とが切り替えられる。
（バイポーラ型スイッチにおける電極の定義）
ここで、バイポーラ型スイッチに用いられる電極を定義する。図２Ａに示すように、正電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を第１電極又は活性電極と定義する。または、負電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を第２電極又は不活性電極と定義する。
同様に、正電圧を印加した場合にＯＮ状態からＯＦＦ状態に遷移する電極を第２電極又は不活性電極と定義する。または、負電圧を印加した場合にＯＦＦ状態からＯＮ状態に遷移する電極を第１電極又は不活性電極と定義する。
以下の各実施形態においては、２つのバイポーラ型スイッチの第１電極同士又は第２電極同士を電気的に接続したユニット素子が用いられる。即ち、２つのバイポーラ型スイッチを第１スイッチと第２スイッチとすれば、ユニット素子は第１スイッチと第２スイッチとを接続して形成されていることになる。なお、電極の接続方法には、第１スイッチと第２スイッチとの第１電極又は第２電極を直接接続する場合や別部材により接続する場合が含まれる。
第１電極同士が接続されたユニット素子を第１ユニット素子、第２電極同士が接続されたユニット素子を第２ユニット素子とする。また、第１スイッチと第２スイッチとの電極が接続された点を共通ノード、第１スイッチの他方の電極に対応した点を第１ノード、第２スイッチの他方の電極に対応した点を第２ノードとする。
ここで、第１ノードの電圧をＶＬ１、第２ノードの電圧をＶＬ２とすると、第１ユニット素子及び第２ユニット素子における第１スイッチ及び第２スイッチは、以下のように動作する。この関係を図３に纏める。
（１）ＶＬ１＞ＶＬ２の場合、
［ａ］第１ユニット素子の第１スイッチ：逆バイアス、図２Ｃの抵抗変化特性
［ｂ］第１ユニット素子の第２スイッチ：順バイアス、図２Ａの抵抗変化特性
［ｃ］第２ユニット素子の第１スイッチ：順バイアス、図２Ａの抵抗変化特性
［ｄ］第２ユニット素子の第２スイッチ：逆バイアス、図２Ｃの抵抗変化特性
（２）ＶＬ１＜ＶＬ２のとき
［ａ］第１ユニット素子の第１スイッチ：順バイアス、図２Ａの抵抗変化特性
［ｂ］第１ユニット素子の第２スイッチ：逆バイアス、図２Ｃの抵抗変化特性
［ｃ］第２ユニット素子の第１スイッチ：逆バイアス、図２Ｃの抵抗変化特性
［ｄ］第２ユニット素子の第２スイッチ：順バイアス、図２Ａの抵抗変化特性
＜第１実施形態＞
本発明の第１実施形態を説明する。図４は、本実施形態にかかる半導体装置３Ａ，４Ａの構成図で、図４Ａは第１ユニット素子５ａを用いた半導体装置３Ａの構成図、図４Ｂは第２ユニット素子５ｂを用いた半導体装置４Ａの構成図である。ユニット素子５（５ａ，５ｂ）は、第１スイッチ１と第２スイッチ２とにより形成されている。
半導体装置３Ａは、第１ユニット素子５ａ、第１配線７１、第２配線７２を複数備える。第１配線７１、第２配線７２としては、半導体装置３Ａにおいて信号が伝送される伝送線が想定されている。第１配線７１と第２配線７２とは、少なくとも電気的に直接接しないように設けられている。図４Ａ，４Ｂにおいては、第１配線７１と第２配線７２とが、捻れの関係をなしている場合を示している。そして、第１配線７１と第２配線７２との最短距離の位置又はその近傍位置（以下、交差部と記載する）に、第１ユニット素子５ａが設けられている。
第１配線７１と接続されている第１スイッチ１の電極は第１ノード３ａであり、第２配線７２と接続されている第２スイッチ２の電極は第２ノード３ｃである。そして、第１スイッチ１と第２スイッチ２とが接続点が、共通ノード３ｂである。
これにより、第１ユニット素子５ａのＯＮ・ＯＦＦ状態に応じて、第１配線７１と第２配線７２との導通状態が制御できる。
半導体装置４Ａも同様の構成である。但し、半導体装置３Ａが第１ユニット素子５ａを含むのに対し、半導体装置４Ａは第２ユニット素子５ｂを含む点で相違している。
次に、半導体装置３Ａの動作を説明する。このとき、第１ユニット素子５ａを構成する第１スイッチ１及び第２スイッチ２は、共にＯＦＦ状態に設定されているとする。そして、（１）第１配線７１にはセット電圧より低い正極性の高電圧が印加され、第２配線７２には低電圧が印加されている場合、（２）第１配線７１には低電圧が印加され、第２配線７２にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等に対する第１ユニット素子５ａの挙動を説明する。
なお、本明細書においては、高電圧や低電圧の用語を用いるが、かかる用語は電圧値を特定するものではない。ユニット素子は、第１ノードと第２ノードとの電圧差及び、各ノードに印加されている電圧の極性により抵抗状態が変化するため、一方のノードに対して他方のノードの電圧値が高いか否かが要件となる。無論、電圧値がセット電圧やリセット電圧より大きいか否かにより抵抗状態が分かれるので、かかる電圧値を特定する必要がある場合には、「セット電圧より低い正極性の高電圧」等のように記載する。また、低電圧には、接地電位も含まれる。
（１）第１配線７１にセット電圧より低い正極性の高電圧が印加され、第２配線７２に低電圧が印加されている場合
このバイアス条件は、第１ノード３ａの電圧（ＶＬ１）が第２ノード３ｃの電圧（ＶＬ２）より高い（ＶＬ１＞ＶＬ２）ことを意味する。従って、第１スイッチ１は逆バイアスとなり、図２Ｃに示す抵抗変化特性に従って動作する。このバイアス条件では、第１スイッチ１はＯＮ状態に遷移することはない。即ち、第１スイッチ１にはＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されていることになる。一方、このバイアス条件は、第２スイッチ２に対しては順バイアスなので、第２スイッチ２は図２Ａに示す抵抗変化特性に従って動作する。即ち、第２スイッチ２はＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されていることになる。
このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第２スイッチ２にはＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第２スイッチ２は誤動作して、ＯＮ状態に遷移する恐れがある。しかし、第１スイッチ１にはＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第１スイッチ１はＯＦＦ状態を維持する。従って、少なくとも第１スイッチ１がＯＦＦ状態を維持するため、第１ユニット素子５ａはＯＦＦ状態を維持する。よって、第１ユニット素子５ａは誤動作しない。
（２）第１配線７１に低電圧が印加され、第２配線７２にセット電圧より低い正極性の高電圧が印加されている場合
このバイアス条件は、第１ノード３ａの電圧（ＶＬ１）が第２ノード３ｂの電圧（ＶＬ２）より低い（ＶＬ１＜ＶＬ２）ことを意味する。従って、第１スイッチ１は順バイアスとなり、図２Ａに示す抵抗変化特性に従って動作する。このとき第１スイッチ１はＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されていることになる。一方、第２スイッチ２は逆バイアスとなり、図２Ｃに示す抵抗変化特性に従って動作する。従って、第２スイッチ２はＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されていることになる。
このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第１スイッチ１にはＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第１スイッチ１は誤動作してＯＮ状態に遷移する恐れがある。一方、第２スイッチ２にはＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第２スイッチ２はＯＦＦ状態を維持する。従って、少なくとも第２スイッチ２がＯＦＦ状態を維持するため、第１ユニット素子５ａはＯＦＦ状態を維持する。よって、第１ユニット素子５ａは誤動作しない。
次に、半導体装置３Ｂの動作を説明する。第２ユニット素子５ｂを構成する第１スイッチ１及び第２スイッチ２は、共にＯＦＦ状態に設定されているとする。そして、（１）第１配線７１にはセット電圧より低い正極性の高電圧が印加され、第２配線７２には低電圧が印加されている場合、（２）第１配線７１には低電圧が印加され、第２配線７２にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等による第２ユニット素子５ｂの挙動を説明する。
（１）第１配線７１にセット電圧より低い正極性の高電圧が印加され、第２配線７２に低電圧が印加されている場合
このバイアス条件は、第１ノードの電圧（ＶＬ１）が第２ノードの電圧（ＶＬ２）より高い（ＶＬ１＞ＶＬ２）場合を意味する。従って、第１スイッチ１は順バイアスとなり、図２Ａに示す抵抗変化特性に従って動作する。即ち、第１スイッチ１はＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されていることになる。一方、第２スイッチ２は逆バイアスとなり、図２Ｃに示す抵抗変化特性に従って動作する。即ち、第２スイッチ２はＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されていることになる。
このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第１スイッチ１にはＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第１スイッチ１は誤動作してＯＮ状態に遷移する恐れがある。一方、第２スイッチ２にはＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても第２スイッチ２はＯＦＦ状態を維持する。従って、少なくとも第２スイッチ２がＯＦＦ状態を維持するため、第２ユニット素子５ｂは誤動作することなく、ＯＦＦ状態を維持する。
（２）第１配線７１に低電圧が印加され、第２配線７２にセット電圧より低い正極性の高電圧が印加されている場合
このバイアス条件は、第１ノードの電圧（ＶＬ１）が第２ノードの電圧（ＶＬ２）より低い（ＶＬ１＜ＶＬ２）ことを意味する。従って、第１スイッチ１は逆バイアスとなり、図２Ｃに示す抵抗変化特性に従って動作する。即ち、第１スイッチ１はＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されていることになる。一方、第２スイッチ２は順バイアスとなり、図２Ａに示す抵抗変化特性に従って動作する。即ち、第２スイッチ２はＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されていることになる。
このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第１スイッチ１にはＯＮ状態からＯＦＦ状態に遷移する方向の電圧が印可されているので、第１スイッチ１はノイズ等が侵入しても、ＯＦＦ状態を維持する。一方、第２スイッチ２にはＯＦＦ状態からＯＮ状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第２スイッチ２は誤動作してＯＮ状態に遷移する恐れがある。しかし、少なくとも第１スイッチ１がＯＦＦ状態を維持するため、第２ユニット素子５ｂは誤動作することなく、ＯＦＦ状態を維持する。
以上説明したように、第１ユニット素子又は第２ユニット素子にノイズ等が侵入した場合であっても、第１スイッチ又は第２スイッチのいずれか一方が、ＯＦＦ状態を維持するので、第１ユニット素子や第２ユニット素子は誤動作（ＯＦＦディスターブ）しない。
ユニット素子は第１スイッチと第２スイッチとを直列接続して形成されているので、第１スイッチと第２スイッチとに加わっている電圧は、ユニット素子に印可されている電圧を第１スイッチ、第２スイッチの抵抗値で分圧した値となる。従って、ユニット素子に印加されている電圧差がセット電圧近傍であっても、ユニット素子はＯＦＦディスターブを起さない。
また、ＯＦＦディスターブを起こさない又は起こし難いユニット素子を半導体装置に用いることで、この半導体装置の信頼性が向上する。そして、半導体装置としてＦＰＧＡを想定した場合、かかるＦＰＧＡにユニット素子を用いることにより、信頼性の高いＦＰＧＡを製造できるようになる。
加えて、セット電圧を下げてもユニット素子は誤動作しないことから、ユニット素子のＯＮ・ＯＦＦ状態を設定するためのプログラミング電圧（フォーミング電圧）を半導体装置の動作電圧に近づけることができるようになる。従って、ユニット素子を半導体装置に用いる際の電源供給に関する電源設計が容易になる。
＜第２実施形態＞
次に、本発明の第２実施形態を説明する。本実施形態においては、ユニット素子のプログラミング（ＯＮ・ＯＦＦ状態の設定）を行う方法及び構成に関する。なお、第１実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。
図５は、本実施形態にかかる半導体装置３Ｂ，４Ｂの構成図で、図５Ａは第１ユニット素子５ａを用いた半導体装置３Ｂの構成図、図５Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｂの構成図である。
半導体装置３Ｂ，４Ｂには、第１実施形態に対して、第１トランジスタ（電源接続制御トランジスタ）６１と第１制御線７５ａとが複数追設されている。そして、第１トランジスタ６１のゲートは、第１制御線７５ａに接続されている。従って、第１トランジスタ６１は、この第１制御線７５ａの制御信号に応じてＯＮ・ＯＦＦする。また、第１トランジスタ６１のドレインには第１配線７１が接続され、ソースには高電圧又は低電圧が印加されるようになっている。
このような半導体装置３Ｂ，４Ｂの動作を説明する。なお、半導体装置３Ｂと半導体装置４Ｂとのプログラミング手順は略同じであるので、半導体装置３Ｂにおけるプログラミング手順を例に説明する。プログラミングとして、第１ユニット素子５ａをＯＮ状態に遷移させて、第１配線７１と第２配線７２とを導通させる手順とする。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
バイアス条件として第１トランジスタ６１のソースにセット電圧より高い正極性の高電圧を印加する。また、第２配線７２に低電圧を印加する。従って、第１トランジスタ６１がＯＮすると、第１配線７１には高電圧が印加される。このバイアス条件では、第１スイッチ１は逆バイアスとなり、ＯＦＦ状態を維持するが、第２スイッチ２は順バイアスとなるので、ＯＮ状態に遷移する。
次に、第１スイッチ１がＯＦＦ状態で第２スイッチ２がＯＮ状態の第１ユニット素子５ａに対して、第１トランジスタ６１のソースに低電圧を印加する。従って、第１トランジスタ６１がＯＮすると、第１配線７１には低電圧が印加される。また、第２配線７２には、セット電圧以下の正極性の高電圧を印加する。
このバイアス条件では、第１スイッチ１は、順バイアスとなるので、ＯＮ状態に遷移する。一方、第２スイッチ２はＯＮ状態を維持する。従って、第１スイッチ１及び第２スイッチ２が共にＯＮ状態となり、第１配線７１と第２配線７２とは第１ユニット素子５ａを介して導通する。第１ユニット素子５ａが導通した後、第１トランジスタ６１をＯＦＦすることにより、第１配線７１は電源から切り離される。従って、電源等に影響されることなく、第１配線７１と第２配線７２との間で信号伝送が行えるようになって、信号伝送の信頼性が向上する。
＜第３実施形態＞
次に、本発明の第３実施形態を説明する。なお、第２実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図６は、本実施形態にかかる半導体装置３Ｃ，４Ｃの構成図で、図６Ａは第１ユニット素子５ａを用いた半導体装置３Ｃの構成図、図６Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｃの構成図である。
本実施形態は、第２実施形態に対して、第２配線７２に接続された第２トランジスタ（電源接続制御トランジスタ）６５と、この第２トランジスタ６５を制御する第２制御線７５ｂとが複数追設されている。即ち、第２実施形態においては、第１トランジスタ６１のＯＮ・ＯＦにより、第１配線７１と電源との接続が制御されるようにした。本実施形態においては、さらに第２トランジスタ６５のＯＮ・ＯＦＦにより、第２配線７２と電源との接続が制御されるようにする。
第１トランジスタ６１のドレインには第１配線７１が接続され、ソースには低電圧（又は高電圧）が印加されている。また、第２トランジスタ６５のドレインには第２配線７２が接続され、ソースには高電圧（又は低電圧）が印加されている。
このような半導体装置３Ｃ，４Ｃの動作を説明する。なお、半導体装置３Ｃと半導体装置４Ｃとのプログラミング手順は略同じであるので、半導体装置３Ｃにおけるプログラミング手順を例に説明する。プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
先ず、第１トランジスタ６１のソースに低電圧を印加し、第２トランジスタ６５のソースにセット電圧より高い正極性の高電圧を印加する。そして、第１トランジスタ６１及び第２トランジスタ６５をＯＮさせる。
このバイアス条件では、第１スイッチ１は順バイアスとなりＯＮ状態に遷移するが、第２スイッチ２は逆バイアスとなるので、ＯＦＦ状態を維持する。
次に、第１トランジスタ６１及び第２トランジスタ６５をＯＦＦして、第１トランジスタ６１のソースにセット電圧より高い正極性の高電圧を印加し、第２トランジスタ６５のソースに低電圧を印加する。その後、第１トランジスタ６１及び第２トランジスタ６５をＯＮさせる。
このバイアス条件では、第２スイッチ２は順バイアスとなるので、ＯＮ状態に遷移する。従って、第１スイッチ１及び第２スイッチ２が共にＯＮ状態となり、第１配線７１と第２配線７２とは第１ユニット素子５ａを介して導通する。
第１ユニット素子５ａが導通した後、第１トランジスタ６１及び第２トランジスタ６５をＯＦＦする。これにより、第１配線７１及び第２配線７２は、電源等から切り離される。従って、電源等に影響されることなく、第１配線７１と第２配線７２との間で信号の伝送が行えるようになる。
このようにユニット素子のプログラミング時においてのみ、第１配線７１及び第２配線７２に高電圧又は低電圧が印加されるため、伝送する信号の送信元又は受信先に対するフォーミング電圧の影響が防止できる。以下、伝送する信号の送信元又は受信先を、単に信号部と記載する。このとき、送信元及び受信先が、第１配線７１側であるか第２配線側であるかは問わない。
＜第４実施形態＞
次に、本発明の第４実施形態を説明する。なお、第３実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図７は、本実施形態にかかる半導体装置３Ｄ，４Ｄの構成図で、図７Ａは第１ユニット素子５ａを用いた半導体装置３Ｄの構成図、図７Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｄの構成図である。
本実施形態は、第３実施形態に対して、ユニット素子５における共通ノード３ｂの電圧が制御される。このため、第３実施形態に対して、第３トランジスタ（共通ノード電位制御トランジスタ）６３及び第３制御線７５ｃが複数追設されている。また、この第３制御線７５ｃへの制御信号の印加を制御するための第４トランジスタ６３ｄ及びこの第４トランジスタ６３ｄを制御するための第４制御線７５ｄが複数設けられている。
そして、第３トランジスタ６３のゲートは、第３制御線７５ｃに接続されている。また、第３トランジスタ６３のドレインは共通ノード３ｂに接続され、ソースには高電圧（又は低電圧）が印加されている。
このような半導体装置３Ｄ，４Ｄの動作を説明する。なお、半導体装置３Ｄと半導体装置４Ｄとのプログラミング手順は略同じであるので、半導体装置３Ｄにおけるプログラミング手順を例に説明する。プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
図８は、図７に示す半導体装置３Ｄにおける主要要素を抽出して示した図である。なお、図８において、Ｖ１端子〜Ｖ３端子は第１トランジスタ６１、第２トランジスタ６５、第３トランジスタ６３の端子を示している。従って、各トランジスタがＯＮすると、第１配線７１と接続されている第１ノード３ａはＶ１端子の電圧となり、共通ノード３ｂはＶ２端子の電圧となり、第２配線７２と接続されている第２ノード３ｃは、Ｖ３端子の電圧となる。
バイアス条件として、第１ノード３ａ及び第２ノード３ｃの電圧を低電圧に設定する。また、共通ノード３ｂの電圧をセット電圧以上の正極性の高電圧に設定する。
そして、プログラミングする際には、第１トランジスタ６１、第２トランジスタ６５、第３トランジスタ６３をＯＮにする。これにより、第１スイッチ１及び第２スイッチ２は、共に順バイアスとなりＯＮ状態に遷移する。従って、第１配線７１と第２配線７２とは、第１ユニット素子５ａを介して導通する。導通した後、第１トランジスタ６１、第２トランジスタ６５、第３トランジスタ６３をＯＦＦすることにより、第１配線７１と第２配線７２との間で信号を伝送することができる。
逆に、第１配線７１と第２配線７２とを遮断する場合には、共通ノード３ｂを低電圧に設定し、第１ノード３ａ及び第２ノード３ｃにリセット電圧以上の正極性の高電圧を印加する。これにより、第１スイッチ１及び第２スイッチ２は、共に逆バイアスとなり、ＯＦＦ状態に遷移する。従って、第１配線７１と、第２配線７２とは導通しなくなる。
このように、第１スイッチ１及び第２スイッチ２の抵抗状態を同時に変えることができるので、プログラミングが容易に行える利点がある。従って、プログラミングミス等が軽減して、半導体装置の信頼性が向上する。
また、かかる構成のユニット素子を高密度に設けることにより容易にクロスバースイッチが形成できる。さらに、このユニット素子のフォーミング電圧を低い電圧値に設定しても、ユニット素子は誤動作しないので、低消費電力かつ信頼性の高いクロスバースイッチが製造できる。そして、このクロスバースイッチをＦＰＧＡ等の半導体装置に組み込むことも容易なので、当該半導体装置の低消費電力化及び高信頼性化が可能になる。
さらに、クロスバースイッチのスイッチ部を多層配線層内に設けた場合には、その占有面積が小さいので、信号伝達時における充放電電流が低減できる。この意味からも、消費電力の低減が可能になる。
＜第５実施形態＞
次に、本発明の第５実施形態を説明する。なお、第３実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図９は、第５実施形態にかかる半導体装置３Ｅ，４Ｅの構成図で、図９Ａは第１ユニット素子５ａを用いた半導体装置３Ｅの構成図、図９Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｅの構成図である。
第２実施形態で説明したように、ユニット素子５のプログラミングを行う際に、第１配線に電圧を印加する電源と、第１配線と、が切り離せるように第１トランジスタ６１を設けた。
これに対し、本実施形態では、プログラミング時において、電源を信号部と切り離すために、第１ユニット素子５ａを挟むように第５トランジスタ（信号部接続制御トランジスタ）４２が追設されると共に、この第５トランジスタ４２を制御するための第５制御線７５ｅが追設されている。
なお、第１トランジスタ６１をＰ型のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとすると、第５トランジスタ４２はＮ型ＭＩＳトランジスタが好ましい。無論、第１トランジスタ６１をＮ型ＭＩＳトランジスタとした場合には、第５トランジスタ４２をＰ型ＭＩＳトランジスタにしてもよい。このＭＩＳトランジスタとして、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いることができる。
第１トランジスタ６１をＰ型ＭＩＳトランジスタ、第５トランジスタ４２をＮ型ＭＩＳトランジスタ等のように、異なるタイプのトランジスタを用いると、第１制御線７５ａと第５制御線７５ｅとに同じ制御信号を印加するだけで、第１配線７１に接続する電源と信号部との接続状態が、プログラミング時ばかりでなく、信号伝送時においても制御できるようになる。この場合は、第１制御線７５ａと第５制御線７５ｅとは、共用できるので、製造プロセスが簡略化できる利点がある。以下の説明では、第１トランジスタ６１のゲートには第１制御線７５ａが接続され、第５トランジスタ４２のゲートには第５制御線７５ｅが接続されているとし、かつ、第１制御線７５ａと第５制御線７５ｅとは共用されていないとする。
第１トランジスタ６１のドレイン及び第５トランジスタ４２のソースは、第１ノード３ａに接続されている。そして、第１トランジスタ６１のソースには高電圧（又は低電圧）が印加されている。このとき、第５トランジスタ４２のドレインには、信号部が接続されていることになる。
このような半導体装置３Ｅ，４Ｅの動作を説明する。なお、半導体装置３Ｅと半導体装置４Ｅとのプログラミング手順は略同じであるので、半導体装置３Ｅにおけるプログラミング手順を例に説明する。プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
第５制御線７５ｅに第５トランジスタ４２をＯＦＦさせる制御信号を印加すると共に、第１制御線７５ａに第１トランジスタ６１をＯＮさせる制御信号を印加する。これにより、第１配線７１は信号部と切り離されると共に、セット電圧より高い正極性の高電圧（又は低電圧）が印加される。また、第２配線７２は信号部と切り離されると共に、低電圧（又は高電圧）が印加される。
このようなバイアス条件により、第１スイッチ１は逆バイアスとなりＯＦＦ状態を維持する。一方、第２スイッチ２は順バイアスとなるので、ＯＮ状態に遷移する。
次に、第２スイッチ２がＯＮ状態の第１ユニット素子５ａに対して、第１トランジスタ６１のソースに低電圧を印加して第１配線７１を低電圧に設定する。また、第２配線７２にはセット電圧以下の正極性の高電圧を印加する。
このバイアス条件では、第１スイッチ１は、順バイアスとなるので、ＯＮ状態に遷移する。一方、第２スイッチ２はＯＮ状態を維持する。従って、第１スイッチ１及び第２スイッチ２が共にＯＮ状態となり、第１配線７１と第２配線７２とは第１ユニット素子５ａを介して導通する。第１ユニット素子５ａが導通した後、第１トランジスタ６１をＯＦＦし、第５トランジスタ４２をＯＮすることにより、第１配線７１は電源から切り離されると共に、信号部と接続される。従って、プログラミング時であるか否かにかかわらず、電源と信号部とは遮断された状態となり、電源により信号部が影響を受けなくなる。
＜第６実施形態＞
次に、本発明の第６実施形態を説明する。なお、第５実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図１０は、第６実施形態にかかる半導体装置３Ｆ，４Ｆの構成図で、図１０Ａは第１ユニット素子５ａを用いた半導体装置３Ｆの構成図、図１０Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｆの構成図である。
第５実施形態においては、第１配線７１の両端に第１トランジスタ６１と第５トランジスタ４２とを設けて、プログラミング時であるか否かにかかわらず、電源と信号部とが遮断できるようにした。これに対し、本実施形態は、第２配線７２に接続される電源と信号部とも遮断できるようにした。
このため本実施形態にかかる半導体装置３Ｆ，４Ｆは、第５実施形態の半導体装置３Ｅ，４Ｅに対して、第６トランジスタ（電源接続制御トランジスタ）４５、第７トランジスタ（信号部接続制御トランジスタ）４６、第６制御線７５ｆ、第７制御線７５ｇが追設されている。第６トランジスタ４５はＰ型ＭＩＳトランジスタとし、第７トランジスタ４６はＮ型ＭＩＳトランジスタとする。そして、第６トランジスタ４５のゲートは第６制御線７５ｆが接続され、第７トランジスタ４６のゲートは第７制御線７５ｇが接続されている。先にも説明したように、第６トランジスタ４５をＰ型にした際には、第７トランジスタ４６をＮ型にすると、第６制御線７５ｆと第７制御線７５ｇとの制御信号を同じ信号にすることが可能であるため、第７制御線７５ｇと第６制御線７５ｆとが共用できるようになる。
そして、第５トランジスタ４２のドレイン及び第６トランジスタ４５のソースは、第１ノード３ａに接続される。第１トランジスタ６１のソースに高電圧（又は低電圧）を印加する。このとき、第６トランジスタ４５のドレインには、信号部が接続されていることになる。また、第６トランジスタ４５のドレイン及び第７トランジスタ４６のソースは、第２ノード３ｃに接続される。第６トランジスタ４５のソースに低電圧（又は高電圧）を印加する。このとき、第７トランジスタ４６のドレインには、信号部が接続されていることになる。
このような半導体装置３Ｆ，４Ｆの動作を説明する。なお、半導体装置３Ｆと半導体装置４Ｆとのプログラミング手順は略同じであるので、半導体装置３Ｆにおけるプログラミング手順を例に説明する。プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
第５制御線７５ｅに第５トランジスタ４２をＯＦＦさせる制御信号を印加すると共に、第７制御線７５ｇに第７トランジスタ４６をＯＦＦさせる制御信号を印加する。これにより、信号部は第１ノード３ａ、第２ノード３ｃと切り離される。この状態で、第１トランジスタ６１のソースにセット電圧より高い正極性の高電圧を印加し、第６トランジスタ４５のソースに低電圧を印加する。その後、第１トランジスタ６１、第６トランジスタ４５をＯＮさせる。
このようなバイアス条件により、第１スイッチ１は逆バイアスとなりＯＦＦ状態を維持するが、第２スイッチ２は順バイアスとなるので、ＯＮ状態に遷移する。
次に、第１スイッチ１がＯＦＦ状態で第２スイッチ２がＯＮ状態の第１ユニット素子５ａに対して、第１トランジスタ６１のソースに低電圧を印加し、第６トランジスタ４５のソースにセット電圧以上の正極性の高電圧を印加する。
このバイアス条件では、第１スイッチ１は、順バイアスとなるので、ＯＮ状態に遷移する。一方、第２スイッチ２はＯＮ状態を維持する。従って、第１スイッチ１及び第２スイッチ２が共にＯＮ状態となり、第１配線７１と第２配線７２とは第１ユニット素子５ａを介して導通する。第１ユニット素子５ａが導通した後、第１トランジスタ６１をＯＦＦ，第５トランジスタ４２をＯＮ、第６トランジスタ４５をＯＦＦ、第７トランジスタ４６をＯＮさせる。これにより、第１配線７１及び第２配線７２は、電源から切り離されると共に、信号部と接続される。従って、信号部は、電源と常に遮断することが可能になる。
＜第７実施形態＞
次に、本発明の第７実施形態を説明する。なお、第６実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図１１は、第７実施形態にかかる半導体装置３Ｇ，４Ｇの構成図で、図１１Ａは第１ユニット素子５ａを用いた半導体装置３Ｇ、図１１Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｇの構成図である。
第６実施形態においては、ユニット素子のプログラミング時における電源が第１配線７１や第２配線７２に接続されている信号部に影響を与えないように、第１トランジスタ６１，第５トランジスタ４２〜第７トランジスタ４６等を設けた。本実施形態は、このような構成に対して、さらに共通ノード３ｂの電位が制御できるようにした。
即ち、本実施形態は、第６実施形態に対して、第８トランジスタ（共通ノード電位制御トランジスタ）４３、第９トランジスタ（共通ノード電位制御トランジスタ）４４、第８制御線７５ｈ、第９制御線７５ｉが複数追設されている。また、この第９制御線７５ｉへの制御信号の印加を制御するための第１０トランジスタ４７及びこの第１０トランジスタ４７を制御するための第１０制御線７５ｊが複数設けられている。
第８制御線７５ｈは第８トランジスタ４３のゲートに接続され、第９制御線７５ｉは第９トランジスタ４４のゲートに接続されている。先に説明したように、第８トランジスタ４３をＰ型ＭＩＳトランジスタとした場合には、第９トランジスタ４４をＮ型ＭＩＳトランジスタにすることで、第８制御線７５ｈと第９制御線７５ｉとに印加する制御信号を同じ信号とすることができる。
第８トランジスタ４３と第９トランジスタ４４とのドレインは、共通ノード３ｂに接続され、第８トランジスタ４３のソースには高電圧が印加され、第９トランジスタ４４のソースには低電圧が印加されている。
このような半導体装置３Ｇ，４Ｇの動作を説明する。なお、半導体装置３Ｇと半導体装置４Ｇとのプログラミング手順は略同じであるので、半導体装置３Ｇにおけるプログラミング手順を例に説明する。
プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
図１２は、図１１に示す半導体装置３Ｇにおける主要要素を抽出して示した図である。図１２において、第１トランジスタ６１の端子Ｖ１には高電圧（又は低電圧）が印加され、第６トランジスタ４５の端子Ｖ３には低電圧（又は高電圧）が印加されているとする。また、第８トランジスタ４３の端子Ｖ２には高電圧（又は低電圧）が印加され、第９トランジスタ４４の端子Ｖ５には低電圧（又は高電圧）が印加されている。そして、第５トランジスタ４２の端子Ｖ４、第７トランジスタ４６の端子Ｖ６には、信号部が接続されるとする。
このような条件の下で、第１トランジスタ６１と第５トランジスタ４２、第８トランジスタ４３と第９トランジスタ４４、第６トランジスタ４５と第７トランジスタ４６のＯＮ・ＯＦＦが、それぞれ逆になるように各制御線に制御信号を印加する。例えば、第１トランジスタ６１をＯＮさせる場合には、第５トランジスタ４２をＯＦＦさせる。
第１ユニット素子５ａをＯＮ状態にプログラムする。このとき、第１トランジスタ６１の端子Ｖ１、第６トランジスタ４５の端子Ｖ３には低電圧が印加されているとする。このようなバイアス条件の下で、第５トランジスタ４２、第７トランジスタ４６、第９トランジスタ４４をＯＦＦにすると共に、第１トランジスタ６１及、第８トランジスタ４３、第６トランジスタ４５をＯＮにする。これにより、第１ノード３ａ、第２ノード３ｃは、信号部と切り離されると共に、低電圧が印加される。また、共通ノード３ｂは、高電圧が印加される。
従って、第１スイッチ１及び第２スイッチ２は、共に順バイアスとなりＯＮ状態に遷移する。よって、第１配線７１と第２配線７２とは、第１ユニット素子５ａを介して導通する。導通した後、第１トランジスタ６１、第５トランジスタ４２、第７トランジスタ４６をＯＮにすると共に、第１トランジスタ６１、第８トランジスタ４３、第６トランジスタ４５、第９トランジスタ４４をＯＦＦにする。これにより、第１ノード３ａ、第２ノード３ｃ、共通ノード３ｂは電源から切り離されると共に、第１ノード３ａ，第２ノード３ｃは信号部に接続されて、信号の伝送が可能になる。
逆に、第１配線７１と第２配線７２とを遮断する場合（第１ユニット素子５ａをＯＦＦ状態にプログラムするとき）は、第１トランジスタ６１の端子Ｖ１、第６トランジスタ４５の端子Ｖ３に高電圧を印加する。そして、第５トランジスタ４２、第７トランジスタ４６、第８トランジスタ４３をＯＦＦにすると共に、第１トランジスタ６１、第６トランジスタ４５、第９トランジスタ４４をＯＮにする。
これにより、第１ノード３ａ及び第２ノード３ｃは、信号部と切り離されると共に、高電圧が印加される。また、共通ノード３ｂには低電圧が印加される。従って、第１スイッチ１及び第２スイッチ２は、共に逆バイアスとなりＯＦＥ状態に遷移する。よって、第１配線７１と第２配線７２との導通が遮断される。その後、第５トランジスタ４２、第７トランジスタ４６をＯＮにすると共に、第１トランジスタ６１、第６トランジスタ４５、第８トランジスタ４３、第９トランジスタ４４をＯＦＦにする。以上により、第１配線７１と第２配線７２との導通が制御できる。従って、信号部は常に電源と切り離され、かつ、一度の処理で、ユニット素子のプログラミングができるので、プログラミング処理が容易になると共に、正確に行えるようになる。
なお、第１配線７１と第２配線７２とが遮断されている際に、ノイズ等により第１スイッチ１又は第２スイッチ２が誤動作する恐れがある。しかしながら、これまで説明したように、第１スイッチ１又は第２スイッチ２が誤動作しても、同時にＯＮ状態に遷移することがないため、第１ユニット素子５ａはＯＦＦ状態を維持する。従って、（ＯＦＦディスターブ）を防ぐことができる。よって、かかる構成により、半導体装置の誤動作が防止できるため、高信頼が向上する。
＜第８実施形態＞
次に、本発明の第８実施形態を説明する。なお、第１実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図１３は、本実施形態にかかる半導体装置３Ｈ，４Ｈの構成図で、図１３Ａは第１ユニット素子５ａを用いた半導体装置３Ｈの構成図、図１３Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｈの構成図である。また、図１４は、半導体装置３Ｈのパターン構造を示した図で、図１４Ａは配線のレイアウト図、図１４Ｂは配線及び第１ユニット素子の斜視図である。また、図１５はトランジスタのレイアウト図である。図１４等において、層間絶縁膜等は図示省略している。なお、レイアウト等は種々の構成が考えられ、図１４、図１５に示す構成は例示であることを付言する。
本実施形態においては、ユニット素子５を構成する第１スイッチ１及び第２スイッチ２が一時的に短絡できるようにした。このため、第１実施形態にかかる半導体装置３Ａ，４Ａに対して、第１１トランジスタ６６、第１２トランジスタ６７、第１１制御線７５ｋ、第１２制御線７５ｍが複数追設されている。なお、図１４においては、第１１トランジスタ（バイパストランジスタ）６６、第１２トランジスタ（バイパストランジスタ）６７、第１１制御線７５ｋ、第１２制御線７５ｍは仮想線により示されている。
そして、第１１トランジスタ６６のソースとドレインとは、第１ノード３ａと共通ノード３ｂとに接続され、第１２トランジスタ６７のソースとドレインとは、第２ノード３ｃと共通ノード３ｂとに接続されている。また、第１１トランジスタ６６のゲートは第１１制御線７５ｋに接続され、第１２トランジスタ６７のゲートは第１２制御線７５ｍに接続されている。第１１トランジスタ６６と第１２トランジスタ６７とは、第１ユニット素子５ａのプログラミング時以外は、共にＯＦＦにする必要がある。
図１５に示すように、第１１トランジスタ６６のゲート６６ａと第１２トランジスタ６７のゲート６７ａとは並設されて、第１１トランジスタ６６のドレイン６６ｃと第１２トランジスタ６７のソース６７ｂとは、１つの接合層により共用されている。このように接合層を共用することにより、第１１トランジスタ６６と第１２トランジスタ６７との配置が最密配置構造となり、第１スイッチ１と第２スイッチ２との距離を短くすることが可能になる。即ち、信号伝送が高速に行える。また、ユニット素子の占有面積が小さくなる。なお、図１５においては、各トランジスタ６６，６７のゲート電極が制御線を兼ねて図面上下方向に延設されることにより、各トランジスタが図面左右方向に最密配置された場合を示しているが、この逆であっても良い。即ち、各トランジスタ６６，６７のゲート電極が制御線を兼ねて図面左右向に延設されて、各トランジスタを図面上下方向に最密配置してもよい。
図１４Ｂに示すように、第１配線７１の上に第１スイッチ１が形成され、接続線６ａを介して接続線６ｂが設けられている。接続線６ｂの他方端の下層には接続線６ｃを介して第２スイッチ２が設けられている。第２スイッチ２における第２電極が接続線６ｄ及び接続線６ｅを介して第２配線７２に接続されている。共通ノードをなす接続線６ｂは、接続線６ｅを介して接続線６ｇに接続されている。そして、第１１トランジスタ６６のソース端子は第１配線に接続され、第１２トランジスタ６７のドレイン端子は接続線６ｄに接続されている。また、第１１トランジスタ６６のドレイン端子及び第１２トランジスタ６７のソース端子は接続線６ｇに接続されている。
第１ユニット素子５ａのプログラミングを説明する。なお、半導体装置３Ｈと半導体装置４Ｈとのプログラミング手順は略同じであるので、半導体装置３Ｈにおけるプログラミング手順を例に説明する。
第１配線７１にセット電圧以上の正極性の高電圧を印加し、第２配線７２に低電圧を印加する。そして、第１１トランジスタ６６がＯＮ、第１２トランジスタ６７がＯＦＦするように、第１１制御線７５ｋ及び第１２制御線７５ｍに制御信号を印加する。
第１１トランジスタ６６がＯＮすると、第１スイッチ１はショート状態となるため、共通ノード３ｂの電圧は第１配線７１の電圧と同じセット電圧以上の正極性の高電圧となる。一方、第１２トランジスタ６７がＯＦＦであるので、第２ノード３ｃは第２配線７２の低電圧となる。従って、第２スイッチ２は、順バイアスとなりＯＮ状態に遷移する。
次に、第１配線７１に低電圧を印加し、第２配線７２に高電圧を印加する。そして、第１１トランジスタ６６をＯＦＦ、第１２トランジスタ６７をＯＮにする。これにより、第２スイッチ２はショート状態となり共通ノード３ｂには高電圧が印加され、第１ノード３ａには低電圧が印加される。従って、第１スイッチ１は順バイアスとなり、ＯＮ状態に遷移する。
以上により、第１スイッチ１及び第２スイッチ２が共にＯＮ状態に遷移するので、第１ユニット素子５ａはＯＮ状態となる。従って、第１配線７１と第２配線７２との間で信号の伝送が可能になる。
一方、第１ユニット素子５ａをＯＦＦ状態にする場合には、第１配線７１に低電圧を印加し、第２配線７２にセット電圧以上の正極性の高電圧を印加する。そして、第１１トランジスタ６６がＯＮ、第１２トランジスタ６７がＯＦＦとなるように、第１１制御線７５ｋ及び第１２制御線７５ｍに制御信号を印加する。
第１１トランジスタ６６がＯＮすると、第１スイッチ１はショート状態となるため、共通ノード３ｂの電圧は第１配線７１の電圧と同じ低電圧となる。このとき第１２トランジスタ６７はＯＦＦであるので、第２ノード３ｃには第２配線７２の高電圧が印加される。従って、第２スイッチ２は、逆バイアスとなりＯＦＦ状態に遷移する。
次に、第１配線７１に高電圧を印加し、第２配線７２に低電圧を印加する。そして、第１１トランジスタ６６をＯＦＦ、第１２トランジスタ６７をＯＮにする。これにより、第２スイッチ２はショート状態となり共通ノード３ｂには低電圧が印加されると共に、第１ノード３ａには高電圧が印加される。従って、第１スイッチ１は逆バイアスとなり、ＯＦＦ状態に遷移する。
以上により、第１スイッチ１及び第２スイッチ２は共にＯＦＦ状態に遷移して、第１ユニット素子５ａはＯＦＦ状態となる。従って、第１配線７１と第２配線７２とは遮断される。
なお、第１ユニット素子５ａがＯＦＦ状態にあるときに、ノイズ等の影響で第１スイッチ１又は第２スイッチ２が誤動作しても、必ず一方のスイッチがＯＦＦ状態を維持する。従って、ＯＦＦディスターブを防ぐことができる。よって、かかるユニット素子を備える半導体装置は誤動作を起こすことが無くなり、高信頼化且つ低電圧化が図れる。
第１ユニット素子５ａをＯＮ状態に遷移させる際には、他の第１配線及び第２配線には中間電圧を印加しておくことが好ましい。即ち、図１３Ａには、半導体装置３Ｈが備える複数の第１ユニット素子５ａ、第１配線７１、第２配線７２のうち、４つの第１ユニット素子、２本の第１配線及び第２配線が例示されている。
そこで、図１３Ａのように、第１ユニット素子５ａ（５ａＡ、５ａＢ、５ａＣ、５ａＤ）、第１配線７１（７１Ａ，７１Ｂ）、第２配線７２（７２Ａ、７２Ｂ）のように記載して区別する。そして、第１ユニット素子５ａＡのみをＯＮ状態に遷移させる場合を考える。このとき、第１配線７１Ａ及び第２配線７２Ａが用いられ、第１配線７１Ａに高電圧が印加され、第２配線７２Ａには低電圧が印加されている。
このとき、プログラミング対象である第１ユニット素子５ａＡの第２スイッチ２をＯＮに遷移させるために第１１トランジスタ６６をＯＮ、第１２トランジスタをＯＦＦとする。これにより第１ユニット素子５ａＡ、５ａＢの共通ノードは高電圧が印加され、他の第１ユニット素子５ａＣ、５ａＤの共通ノードは不定電位となる。また、第１ユニット素子５ａＡ、５ａＣの第２ノードは低電圧が印加され、他の第１ユニット素子５ａＢ、５ａＤの第２ノードは、不定電位となる。
この場合、プログラミング対象でない第１ユニット素子５ａＢ〜５ａＤの共通ノード又は第２ノードの電位が何らかの理由で変動した場合には、これら第１ユニット素子５ａＢ〜５ａＤが誤動作してＯＮ状態に遷移することが起きる。従って、プログラミング対象でない第１ユニット素子５ａＢ〜５ａＤの共通ノード又は第２ノードの電位も固定電位とすることが必要となる。
そこで、プログラミング対象でない第１ユニット素子５ａＢ〜５ａＤの共通ノード又は第２ノードの電位を低電圧に設定したとする。この場合には、上述した誤動作は起きないことになる。
ところが、第１配線７１Ａと第１配線７１Ｂとの間の絶縁が不十分の場合には、第１配線７１Ａと第１配線７１Ｂと間で、リーク電流が流れる。このため、電源から第１配線７１Ａに印加した電圧がリーク電流により電圧降下して、プログラミング対象である第１ユニット素子５ａＡの共通ノードに適正に加わらなくなる場合がある。即ち、適正なプログラミングが行えない場合が生じる。
このような事情を勘案して、プログラミング対象でない第１ユニット素子５ａＢ〜５ａＤにのみ接続されている第１配線７１Ｂや第２配線７２Ｂに中間電圧を印加する。この中間電圧とは、高電圧と低電圧との中間の電圧である。これにより、例えリーク電流が流れても、そのリーク電流量を小さくできるので、適正なプログラミングが可能になる。
＜第９実施形態＞
次に、本発明の第９実施形態を説明する。なお、第１実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図１６は、本実施形態にかかる半導体装置３Ｉ，４Ｉの構成図で、図１６Ａは第１ユニット素子５ａを用いた半導体装置３Ｉの構成図、図１６Ｂは第２ユニット素子５ｂを用いた半導体装置４Ｉの構成図である。
本実施形態にかかる半導体装置３Ｉ，４Ｉは、第１実施形態にかかる半導体装置３Ａ，４Ａに対して、第１３トランジスタ６８、第１３制御線７５ｎ、第１４制御線７５ｐが追設されている。
第１３トランジスタのドレインは共通ノード３ｂ、ソースは第１３制御線７５ｎ、ゲートは第１４制御線７５ｐに接続されている。
このような半導体装置３Ｉ，４Ｉの動作を説明する。なお、半導体装置３Ｉと半導体装置４Ｉとのプログラミング手順は略同じであるので、半導体装置３Ｉにおけるプログラミング手順を例に説明する。
プログラミングとして、第１配線７１と第２配線７２とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第１ユニット素子５ａはＯＦＦ状態にある。
第１３制御線にセット電圧以上の正極性の高電圧を印加し、第１配線及び第２配線に低電圧を印加する。このバイアス条件で、第１４トランジスタがＯＮするように第１４制御線７５ｐに制御信号を印加する。これにより、第１スイッチ１及び第２スイッチ２は順バイアスとなりＯＮ状態に遷移する。従って、第１ユニット素子５ａはＯＮ状態となる。その後、第１３トランジスタ６８をＯＦＦにする。これにより、共通ノード３ｂは第１３制御線７５ｎから切り離されて、第１配線７１と第２配線７２とを介した信号の伝送が行えるようになる。
第１配線７１と第２配線７２とを遮断する場合には、第１配線７１及び第２配線７２に高電圧を印加し、第１３制御線７５ｎに低電圧を印加する。そして、第１３トランジスタ６８をＯＮにする。これにより、第１スイッチ１及び第２スイッチ２は逆バイアスとなり、ＯＦＦ状態に遷移する。従って、第１ユニット素子５ａはＯＦＦ状態となる。その後、第１３トランジスタ６８をＯＦＦにする。これにより、第１配線７１と第２配線７２とは遮断される。
なお、第１ユニット素子５ａがＯＦＦ状態にあるときに、ノイズ等の影響で第１スイッチ１又は第２スイッチ２が誤動作しても、第１スイッチ１又は第２スイッチ２のいずれか１方がＯＦＦ状態を維持するため、ＯＦＦディスターブの発生が防止される。
これまで説明した各実施形態においては第１配線７１、第２配線７２は捻れの関係をなして設けられ、第１制御線７５ａ〜第１４制御線７５ｐは、これら第１配線７１や第２配線７２と平行に設けた。しかしながら、本発明は、各制御線を第１配線７１や第２配線７２と平行に設けることを要件とするものではなく、互いに電気的に接触しないことを要件としている。
例えば、図１７に示すように、制御線を第１配線７１や第２配線７２と非平行に設けることが可能である。図１７は、第１３制御線７５ｎ及び第１４制御線７５ｐを第１配線７１及び第２配線７２に対して非平行に配置した場合の半導体装置の構成図である。図１７Ａは第１３制御線７５ｎと第１４制御線７５ｐとが、共に第１配線７１と第２配線７２とに対し非平行の場合、図１７Ｂは、第１３制御線７５ｎが、第１配線７１と第２配線７２とに対し非平行で、第１４制御線７５ｐが第２配線７２に対し平行の場合、図１７Ｃは、第１４制御線７５ｐが、第１配線７１と第２配線７２とに対し非平行で、第１３制御線７５ｎが第１配線７１に対し平行の場合、を示している。
第１３制御線７５ｎや第１４制御線７５ｐを第１配線７１や第２配線７２と平行に設けた場合には、これら制御線と配線との容量結合等により、信号伝送の遅延を起こす場合がある。しかし、図１７に示すように、第１３制御線７５ｎや第１４制御線７５ｐを第１配線７１及び第２配線７２と非平行に設けることにより、かかる容量結合が小さな値となるので、信号の伝送遅延等が抑制できる利点がある。
＜第１０実施形態＞
次に、本発明の第１０実施形態を説明する。なお、第１実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図１８は、第１ユニット素子５ａの模式図で、図１８Ａは第１ユニット素子５ａの構造模式図、図１８Ｂは第１スイッチ１と第２スイッチ２と詳細構造模式図である。
第１ユニット素子５ａ及び第２ユニット素子５ｂを形成する第１スイッチ１及び第２スイッチ２は、同じ構成である。そこで、以下の説明では、第１ユニット素子５ａを例に説明する。
第１スイッチ１及び第２スイッチ２は、イオン伝導体１３、第１電極１１、第２電極１２を備え、イオン伝導体１３が第１電極１１と第２電極１２とで挟まれている。イオン伝導体１３は、抵抗変化機能を持つ材料により形成されている。第１電極１１は、イオン伝導体１３に接触して設けられている。そして、第１電極１１がイオン伝導体１３に金属イオンを供給する。なお、第２電極１２は、第１電極１１よりもイオン化し難い材料により形成されている。
イオン伝導体１３には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第１電極１１には、銅を主成分とする材料を用いることができ、第２電極１２には、ルテニウム又は白金を含む材料を用いることができる。ここで、銅を主成分とする材料とは、銅の含有率が９５％以上の材料を意味する。一般に、この含有率以下の場合には、電気抵抗が増加するため、配線材として不適切なことが多い。このような材料を用いてユニット素子を形成することにより、ユニット素子の動作信頼性が向上する。
なお、第１ユニット素子５ａの第１スイッチ１と第２スイッチ２とを同極接続する際に、第１スイッチ１と第２スイッチ２とのイオン伝導体１３を一体に形成することも可能である。図１９は、第１スイッチ１と第２スイッチ２とのイオン伝導体１３が一体に形成された第１ユニット素子５ａを示す構造模式図で、第１スイッチ１と第２スイッチ２との第１電極１１が分離して形成されて接続部材７６により接続されている。
このように、第１スイッチ１と第２スイッチ２とのイオン伝導体１３を一体に形成することで、第１スイッチ１と第２スイッチ２とのイオン伝導体１３を分離して形成する場合に比べ、製造が用になる利点がある。
＜第１１実施形態＞
次に、本発明の第１１実施形態を説明する。なお、第１０実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第１ユニット素子５ａ及び第２ユニット素子５ｂを形成する第１スイッチ１及び第２スイッチ２は、同じ構成である。そこで、以下の説明では、第１ユニット素子５ａを例に説明する。
図２０は、第１ユニット素子５ａの模式図で、図２０Ａは第１ユニット素子５ａの構造模式図、図２０Ｂは第１ユニット素子５ａの詳細構造模式図である。また、図２１は、図２０に示す第１ユニット素子５ａと接続方法が異なる構成を示す第１ユニット素子５ａの模式図である。即ち、図２１Ａは第１ユニット素子５ａの模式図、図２１Ｂは第１スイッチ１と第２スイッチ２との詳細構成を示した模式図、図２１Ｃはイオン伝導体１３が複数の遷移金属酸化物層により形成されている場合の結線模式図である。なお、図２１Ｂは、図１８において示した第１ユニット素子５ａの構成に対応し、図２１Ｃは図２０において示した第１ユニット素子５ａの構成に対応する。
本実施形態におけるイオン伝導体１３は、第１遷移金属酸化膜層１０３と第２遷移金属酸化膜層１０４とで構成されている。
即ち、第１スイッチ１及び第２スイッチ２は、第１遷移金属酸化膜層１０３と第２遷移金属酸化膜層１０４との積層体からなるイオン伝導体１３を含んでいる。そして、第１電極１１、第１遷移金属酸化膜層１０３、第２遷移金属酸化膜層１０４、第２電極１２の順で積層されている。このとき、第１遷移金属酸化膜層１０３は、酸化チタン又は酸化ニッケルを含む材料により形成されている。また、第２遷移金属酸化膜層１０４は、酸化タンタル、酸化ジルコニウム、酸化ハフニウムの少なくとも１つを含む材料により形成されている。
このように第１スイッチ１の第１電極１１と第２スイッチ２の第１電極１１とを一体に形成することにより、少なくともこれらを別体に形成する場合より作業工程が削減できる利点がある。また、第１スイッチ１の第１電極１１と第２スイッチ２の第１電極１１とを別体に形成して、接続部材により接続する場合に比べ、プロセスの信頼性が向上する。加えて、第１スイッチ１と第２スイッチ２との距離が短くできるため、集積化が図れると共に、信号遅延が抑制される利点がある。
＜第１２実施形態＞
次に、本発明の第１２実施形態を説明する。なお、第１１実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。
図２２は、第１１実施形態において説明した第１ユニット素子５ａを用いた半導体装置３Ａの断面模式図である。なお、第１スイッチ１と第２スイッチ２は、図２１Ｂ又は図２１Ｃに示したように第１電極１１同士が一体に形成されている。
そして、第１ユニット素子５ａは半導体基板３０２上に設けられた多層配線層３０３，３０４，３０７，３０８、３１１，３１２，３１３，３１７内に設けられている。即ち、第１スイッチ１は、第１電極１１と、第２電極１２と、第１電極１１と第２電極１２の間に介在するイオン伝導体１３を備える。第１スイッチ１と第２スイッチ２との第１電極１１同士が一体化して設けられて、共通ノード３ｂを形成している。
第１電極１１は接続線（例えば、図１４Ｂに示す接続線６ｂ）を兼ねており、第１電極１１とイオン伝導体１３との間に絶縁性バリア膜３０７が設けられている。この絶縁性バリア膜３０７には、第１電極１１と挿通する２つの開口部７（７ａ，７ｂ）が形成されて、この開口部７を埋めるようにイオン伝導体１３が埋め込まれている。このときイオン伝導体１３は第１スイッチ１と第２スイッチ２とに対応して２つ並設されている。そして、各イオン伝導体１３の上に第１スイッチ１と第２スイッチ２とに対応した２つ第２電極１２が形成され、各第２電極１２の上に層間接続線をなすプラグ３１５ａ、３１５ｂが形成されている。これらのプラグ３１５ａ，３１５ｂの上には、第１ノード３ａ又は第２ノード３ｃをなす第１配線７１又は第２配線７２が形成されている。
次に、第２ユニット素子５ｂを備える半導体装置について説明する。図２３は、第２ユニット素子５ｂを用いた半導体装置４Ａの断面模式図である。
第２ユニット素子５ｂは、第１ユニット素子５ａと同様に、半導体基板３０２上に設けられた多層配線層３０３，３０４，３０７，３０８、３１１，３１２，３１３，３１７内に設けられている。
そして、半導体基板３０２上に２つの第１電極１１ａ，１１ｂが並設され、この第１電極１１ａ，１１ｂの上にイオン伝導体１３が形成されている。イオン伝導体１３の上には第２電極１２同士が一体化して設けられて、共通ノード３ｂを形成している。なお、２つの第１電極１１は、第１ノード３ａ及び第２ノード３ｃを形成する。
第１電極１１ａ，１１ｂとイオン伝導体１３との間には２つの開口部７を備える絶縁性バリア膜３０７が形成されて、この開口部７を埋めるようにイオン伝導体１３が設けられている。このときイオン伝導体１３は、第１スイッチ用と第２スイッチ用とに、別々に設けられている。即ち、イオン伝導体１３は、図１８に示した構成である。
第２電極１２の上には、層間接続線をなすプラグ３１５ａ、３１５ｂが形成され、これらのプラグ３１５ａ、３１５ｂの上に共通ノード３ｂをなす接続部材３１４が設けられている。
かかる構成により、第１ユニット素子や第２ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。
なお、第２ユニット素子５ｂを備える半導体装置として、上記構成に限定されず、例えば図２４に示す構成であっても良い。図２４に示す構成は、図１９に示した構成に対応し、第１スイッチ用のイオン伝導体と、第２スイッチ用のイオン伝導体とが１つのイオン伝導体１３として形成されている。
即ち、第２ユニット素子５ｂは、並設された２つの第１電極１１ａ，１１ｂの上に開口部７は並設された絶縁性バリア膜３０７が設けられている。開口部７は、第１スイッチ１の第１電極１１ａと第２スイッチ２の第１電極１１ｂとに跨って形成されているので、この開口部７を埋めるようにイオン伝導体１３を形成することにより、第１スイッチ１と第２スイッチ２とのイオン伝導体１３が一体に形成される。
図２２〜図２４に用いられる第１電極１１は、銅等の金属イオンの供給源となる元素を主成分とした材料が用いられる。また、第２電極１２には第１電極１１よりもイオン化し難いルテニウム又は白金等の材料が用いられる。イオン伝導体１３には金属イオンが伝導する有機シロキサン等の有機物や、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタンの少なくとも１つを含む材料が用いられる。なお、銅等の元素を主成分とするとは、銅等の含有率が９５％以上であることをいう。一般にこれ以下の銅含有率になると、配線抵抗が増加する。
かかる構成により、第１ユニット素子や第２ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。
【実施例】
【０００６】
次に、図２４に示す半導体装置を試作して、ユニット素子の電圧−電流特性を測定した。図２５は、試作した半導体装置の断面図であり、図２６は、各ノードに電圧を印加したときの電圧−電流特性の測定結果を示している。図２６Ａは、第１スイッチ１及び第２スイッチ２がＯＮ状態に遷移する際に流れる電流の測定結果である。図２６Ｂは、第１スイッチ１及び第２スイッチ２がＯＦＦ状態に遷移する際に流れる電流の測定結果である。図２６Ｃは、ＯＮ状態又はＯＦＦ状態に遷移した際に第２ユニット素子に流れる電流の印加電圧依存性を示している。
初期状態において第２ユニット素子５ｂはＯＦＦ状態であるため、第１ノード３ａと第２ノード３ｃとの間の抵抗値は、図２６Ｃに示す曲線ＯＦＦ１のように変化し、約１０８Ωであった。即ち、第２ユニット素子５ｂはＯＦＦ状態であることが確認できた。
続いて、第２ユニット素子５ｂをＯＮ状態に遷移させるため、第１ノード３ａと共通ノード３ｂとの間に第１スイッチが順バイアスとなるように電圧を印可し、次いで、共通ノード３ｂと第２ノード３ｃの間に第２スイッチが順バイアスとなるように電圧を印加する。なお、共通ノード３ｂに低電圧が印加された場合には、第１ノード３ａ、第２ノード３ｃには正極性の高電圧が印加される。
このようなバイアス条件で第１スイッチ１に流れる電流を電流Ｉｇｓ、第２スイッチ２に流れる電流を電流Ｉｇｄとする（図２６Ａ参照）。そして、第１スイッチ及び第２スイッチの抵抗変化は急激に起きるため、電流測定に際しては、電流値が１００μＡに制限している。そして、電流値が１００μＡの時の電圧をセット電圧としている。この定義に従えば、図２６Ａに示すように、セット電圧は約２Ｖであった。
第２ユニット素子５ｂが、ＯＮ状態に遷移したことを確認するため、第１ノード３ａと第２ノード３ｃとの間の電圧−電流特性を測定すると、図２６Ｃの曲線ＯＮが得られた。この曲線から第２ユニット素子５ｂの抵抗値は約６００Ωであり、第２ユニット素子５ｂはＯＮ状態に遷移していることが確認できた。
次に、第２ユニット素子５ｂをＯＦＦ状態に遷移させるため、第１ノード３ａ及び第２ノード３ｃに低電圧を印加し、共通ノード３ｂに正極性の高電圧を印加した。図２６Ｂは、このバイアス条件のもとで、第１スイッチ１に流れる電流Ｉｇｓ及び第２スイッチ２に流れる電流Ｉｇｄを測定した結果である。共通ノード３ｂに印加している電圧が約１Ｖを越えると、電流Ｉｇｓ，Ｉｇｄは減少し始める。このことは、第２ユニット素子の抵抗値が増大し始めたことを意味している。
この抵抗値の増大が、第２ユニット素子がＯＦＦ状態に遷移したためであることを確認するために、第１ノード３ａと第２ノード３ｃとの電圧−電流特性を測定した。この測定により、図２６Ｃにおける曲線ＯＦＦ２が得られた。曲線ＯＦＦ２は、曲線ＯＦＦ１と略一致している。従って、第２ユニット素子５ｂは、ＯＦＦ状態に遷移したことが確認できた。
以上説明したように、第２ユニット素子５ｂは、ＯＮ状態とＯＦＦ状態とに遷移し、かつ、電圧印加を停止しても、遷移状態は保持されていることが確認できた。即ち、第２ユニット素子５ｂは、不揮発メモリスイッチとして機能していることが確認できた。
次に、第２ユニット素子の信頼性（ディスターブ特性）を評価した。図２７は、１２５℃の環境温度下におけるＯＦＦ状態の第２ユニット素子５ｂの電流−電圧特性を複数回測定した結果を示している。なお、図２７Ａは第１ノード３ａと第２ノード３ｃとの間に電圧を印加した場合の電流値Ｉｄｓ、図２７Ｂは共通ノード３ｂと第２ノード３ｃとの間に電圧を印加した場合の電流値Ｉｇｓを示している。図２７Ａにおいては４Ｖ付近で電流値Ｉｄｓが急激に増大している。一方、図２７Ｂにおいて約２Ｖ付近で電流値Ｉｇｓは急激に増大している。電流値Ｉｇｓは、第２スイッチ２を流れる電流であるので、約２Ｖで第２スイッチ２はＯＮ状態に遷移していることが解る。このことが、第２スイッチ２が誤動作して、ＯＮ状態に遷移したことを示している。これに対し、電流値Ｉｄｓは第２ユニット素子５ｂを流れる電流値であることから、ＯＦＦ状態の第２ユニット素子５ｂは絶縁破壊を起こしていることがわかる。しかし、第２スイッチ２が誤動作した電圧が２Ｖで、第２ユニット素子５ｂの絶縁破壊電圧が４Ｖなので、第２ユニット素子５ｂは第２スイッチ２が誤動作しても、ＯＦＦ状態を維持していることが確認できた。即ち、第２ユニット素子のＯＦＦディスターブが防止されている。
以上より、第１ノード３ａと第２ノード３ｃとの耐圧（絶縁破壊電圧）が、プログラミング電圧よりも大きいので、このようなユニット素子を用いた半導体装置の信頼性が向上していることが実証できた。
ここで、ＯＦＦディスターブ特性を改善するために注意すべき点について述べる。
ユニット素子の絶縁信頼性を確保するためには、第１スイッチ１と第２スイッチ２との双方の絶縁抵抗（ＯＦＦ抵抗）が、可能な限り同じ値を持つことが好ましい。これは、第１スイッチと第２スイッチのＯＦＦ抵抗値が異なると、各スイッチに印加される電圧が等しくならず、一方のスイッチに高い電圧が印加される可能性があるためである。このように第１スイッチと第２スイッチのＯＦＦ抵抗値を同じ値にするためには、図２５に示した開口部７が第１電極１１ａと第１電極１１ｂとに対して均等に開口することが好ましい。即ち、開口部７の中心位置と、第１電極１１ａと第１電極１１ｂとの間の中心位置とが一致するように、開口部７を形成することが好ましい。このように形成することにより、イオン伝導体１３と第１電極１１ａ，１１ｂとが接する面積が同じにできるので、ＯＦＦ抵抗値を略同じ値にすることが可能になる。
図２８は、従来の２端子型のスイッチ素子（本実施形態において第１スイッチ又は第２スイッチのみにより形成されたユニット素子に対応）を用いた半導体装置の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。
従来の２端子型の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、本実施例にかかる半導体装置は、印加電圧が１Ｖとしたときの寿命予測は、１０年（１０８ｓｅｃ）から１００万年以上に増加していることがわかる。
以上のように、幾つかの好適な実施形態及び実施例により本発明を説明したが、これら実施形態および実施例は、本発明を限定する物ではなく、また限定されない。
また、上記説明では、第１配線と第２配線とのスイッチ機能をなすユニット素子を備える半導体装置について述べたが、本発明はこのような半導体装置に限定されるものではない。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ  Ｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に掲載したボードやパッケージ等の配線に対しても適用することができる。
また、本発明にかかるユニット素子は、半導体装置に対して用いられる電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）などのスイッチングにも適用することができる。さらに、本発明ではスイッチ機能で実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。
この出願は、２０１０年９月２８日に出願された日本出願特願２０１０−２１６７３２及び２０１１年７月２５日に出願された日本出願特願２０１１−１６２３１５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０００７】
１    第１スイッチ
２    第２スイッチ
３Ａ〜３Ｊ，４Ａ〜４Ｊ，５Ｊ    半導体装置
３ａ    第１ノード
３ｂ    共通ノード
３ｃ    第２ノード
５ａＡ〜５ａＤ    第１ユニット素子
５    ユニット素子
５ａ    第１ユニット素子
５ｂ    第２ユニット素子
６ａ〜６ｇ    接続線
１１ａ，１１ｂ    第１電極
１１    第１電極
１２    第２電極
１３    イオン伝導体
４２    第５トランジスタ（信号部接続制御トランジスタ）
４３    第８トランジスタ（共通ノード電位制御トランジスタ）
４４    第９トランジスタ（共通ノード電位制御トランジスタ）
４５    第６トランジスタ（電源接続制御トランジスタ）
４６    第７トランジスタ（信号部接続制御トランジスタ）
４７    第１０トランジスタ
６１    第１トランジスタ（電源接続制御トランジスタ）
６３    第３トランジスタ（共通ノード電位制御トランジスタ）
６３ｄ    第４トランジスタ
６５    第２トランジスタ（電源接続制御トランジスタ）
６６    第１１トランジスタ（バイパストランジスタ）
６７    第１２トランジスタ（バイパストランジスタ）
６８    第１３トランジスタ
７１，７１Ａ，７１Ｂ    第１配線
７２，７２Ａ，７２Ｂ    第２配線
７５ａ    第１制御線
７５ｂ    第２制御線
７５ｃ    第３制御線
７５ｄ    第４制御線
７５ｅ    第５制御線
７５ｆ    第６制御線
７５ｇ    第７制御線
７５ｈ    第８制御線
７５ｉ    第９制御線
７５ｊ    第１０制御線
７５ｋ    第１１制御線
７５ｍ  第１２制御線
７５ｎ    第１３制御線
７５ｐ    第１４制御線
７６    接続部材
１０３    第１遷移金属酸化膜層
１０４    第２遷移金属酸化膜層
【図１Ａ】
2012043502.tif 000003
【図１Ｂ】
2012043502.tif 000004
【図１Ｃ】
2012043502.tif 000005
【図１Ｄ】
2012043502.tif 000006
【図２Ａ】
2012043502.tif 000007
【図２Ｂ】
2012043502.tif 000008
【図２Ｃ】
2012043502.tif 000009
【図２Ｄ】
2012043502.tif 000010
【図３】
2012043502.tif 000011
【図４Ａ】
2012043502.tif 000012
【図４Ｂ】
2012043502.tif 000013
【図５Ａ】
2012043502.tif 000014
【図５Ｂ】
2012043502.tif 000015
【図６Ａ】
2012043502.tif 000016
【図６Ｂ】
2012043502.tif 000017
【図７Ａ】
2012043502.tif 000018
【図７Ｂ】
2012043502.tif 000019
【図８】
2012043502.tif 000020
【図９Ａ】
2012043502.tif 000021
【図９Ｂ】
2012043502.tif 000022
【図１０Ａ】
2012043502.tif 000023
【図１０Ｂ】
2012043502.tif 000024
【図１１Ａ】
2012043502.tif 000025
【図１１Ｂ】
2012043502.tif 000026
【図１２】
2012043502.tif 000027
【図１３Ａ】
2012043502.tif 000028
【図１３Ｂ】
2012043502.tif 000029
【図１４Ａ】
2012043502.tif 000030
【図１４Ｂ】
2012043502.tif 000031
【図１５】
2012043502.tif 000032
【図１６Ａ】
2012043502.tif 000033
【図１６Ｂ】
2012043502.tif 000034
【図１７Ａ】
2012043502.tif 000035
【図１７Ｂ】
2012043502.tif 000036
【図１７Ｃ】
2012043502.tif 000037
【図１８Ａ】
2012043502.tif 000038
【図１８Ｂ】
2012043502.tif 000039
【図１９】
2012043502.tif 000040
【図２０Ａ】
2012043502.tif 000041
【図２０Ｂ】
2012043502.tif 000042
【図２１Ａ】
2012043502.tif 000043
【図２１Ｂ】
2012043502.tif 000044
【図２１Ｃ】
2012043502.tif 000045
【図２２】
2012043502.tif 000046
【図２３】
2012043502.tif 000047
【図２４】
2012043502.tif 000048
【図２５】
2012043502.tif 000049
【図２６Ａ】
2012043502.tif 000050
【図２６Ｂ】
2012043502.tif 000051
【図２６Ｃ】
2012043502.tif 000052
【図２７Ａ】
2012043502.tif 000053
【図２７Ｂ】
2012043502.tif 000054
【図２８】
2012043502.tif 000055
【手続補正書】
【提出日】平成25年3月19日(2013.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第１スイッチ及び第２スイッチのそれぞれが２つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、前記第１スイッチの他方の電極が第１ノードをなし、前記第２スイッチの他方の電極が第２ノードをなすユニット素子と、 
前記第１ノードと接続されて、信号の伝送路をなす第１配線と、 
前記第２ノードと接続されて、前記ユニット素子を介して前記第１配線と接続された第２配線と、
を備えることを特徴とする半導体装置。 
【請求項２】
請求項１に記載の半導体装置であって、 
前記第１配線と前記第２配線とは、捻れ関係をなす位置に設けられていることを特徴とする半導体装置。 
【請求項３】
請求項１又は２に記載の半導体装置であって、 
前記第１配線及び前記第２配線の少なくとも一方の配線が複数設けられて、前記ユニット素子が複数設けられた前記第１配線又は前記第２配線に対応して複数設けられていることを特徴とする半導体装置。 
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置であって、 
前記抵抗変化層は、印加電圧の極性に応じて高抵抗状態と低抵抗状態とのいずれかの抵抗状態に遷移するイオン伝導体であり、 
２つの内の一方の前記電極が、前記イオン伝導体に金属イオンを供給する活性電極であり、 
他方の電極が、前記活性電極よりイオン化の度合いが小さい不活性電極である、ことを特徴とする半導体装置。 
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置であって、 
前記共通ノードは、前記活性電極同士を接続した接続点、又は前記不活性電極同士を接続した接続点であることを特徴とする半導体装置。 
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置であって、 
前記第１配線又は前記第２配線の少なくとも一方の配線に接続された電源接続制御トランジスタを備え、 
前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記電源接続制御トランジスタが前記第１ノード、前記第２ノード及び前記共通ノードの少なくとも２つのノードに印加する前記電源と、前記第１配線又は前記第２配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。 
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置であって、 
前記第１配線と前記第２配線とを介して伝送する信号の送信元又は当該信号を受信する受信先と、前記第１配線又は前記第２配線の少なくとも一方の配線との間に接続された信号部接続制御トランジスタを備え、 
前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記信号部接続制御トランジスタにより前記送信元又は前記受信先と、前記第１配線又は前記第２配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。 
【請求項８】
請求項７に記載の半導体装置であって、 
前記電源接続制御トランジスタがＰ型ＭＩＳトランジスタ又はＮ型ＭＩＳトランジスタの場合には、前記信号部接続制御トランジスタはＮ型ＭＩＳトランジスタ又はＰ型ＭＩＳトランジスタであることを特徴とする半導体装置。 
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置であって、 
前記第１ノード、第２ノード及び前記共通ノードの少なくとも２つのノードに電圧を印加して、前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に用いる前記電源と、前記共通ノードとの接続状態を制御する共通ノード電位制御トランジスタを設けたことを特徴とする半導体装置。 
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置であって、 
前記第１ノード、第２ノード及び前記共通ノードの少なくとも２つのノードに電圧を印加して、前記第１スイッチ及び第２スイッチを所定の抵抗状態に遷移させる際に、前記第１スイッチ又は前記第２スイッチの一方を短絡させて、非短絡状態の前記第２スイッチ又は前記第１スイッチに印可電圧が直接加わるようにするバイパストランジスタを設けたことを特徴とする半導体装置。
【国際調査報告】
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