(57)【要約】  マトリクス状に配置された縦型トランジスタである第１選択トランジスタと、前記第１選択トランジスタのそれぞれの上に形成された縦型トランジスタである第２選択トランジスタとからなる２段選択トランジスタと、前記２段選択トランジスタ上に縦に直列に接続した複数のメモリセルとにより縦型チェインメモリを構成する。これにより、隣り合う選択トランジスタが、それぞれの共有するゲートによりいずれも選択されることを防ぎ、複数の前記２段選択トランジスタのそれぞれを独立して選択することを可能とし、不揮発性記憶装置の記憶容量が低下することを防ぐ。
2012070096.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電層と、
前記第１導電層上に形成された第１半導体層と、
前記第１半導体層の側壁に第１絶縁膜を介して形成され前記半導体基板の主面に沿う第１方向に延在する第１配線と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２配線と、
交互に積層された複数の第３絶縁膜と複数の第３配線とを具備し前記第１方向に直交する第２方向に並んで形成された前記第１方向に延在する複数の積層膜と、
隣り合う前記複数の積層膜の対向する側壁の一方に積層された第１メモリ材料層および第３半導体層と、前記複数の積層膜の対向する側壁のもう一方に積層された第２メモリ材料層および第４半導体層と、
前記積層膜上に形成され、前記第２方向に延在する複数の第２導電層と、
を有し、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第３半導体層を介して直列に接続されるとともに、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第４半導体層を介して直列に接続されていることを特徴とする不揮発性記憶装置。
【請求項２】
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第２導電層との間に並列に接続されているか、あるいは前記第１半導体層と前記第１導電層との間に並列に接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１配線および前記第２配線はそれぞれ前記第２方向に複数並んで形成され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
前記第２配線は隣り合う前記第１配線同士の間の領域の直上に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１配線と前記第１半導体層とはそれぞれの間に前記第１絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線と前記第２半導体層とはそれぞれの間に前記第２絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記第１配線および前記第２配線は前記第２方向に複数並んで形成され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
隣り合う前記第１配線同士の間には前記第１半導体層が二つ形成され、
隣り合う前記第２配線同士の間には前記第２半導体層が二つ形成され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第１メモリ材料層および前記第２メモリ材料層は相変化材料を含み、前記複数の積層膜のそれぞれの一方の側壁には、前記複数の積層膜側から順に第４絶縁膜、および前記第１メモリ材料層が形成され、もう一方の側壁には、前記複数の積層膜側から順に第５絶縁膜、前記第４半導体層および前記第２メモリ材料層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記第１メモリ材料層および前記第２メモリ材料層は前記複数の積層膜の側壁側から順に積層された第１電位障壁膜、電荷蓄積膜および第２電位障壁膜をそれぞれ含み、
前記複数の積層膜のそれぞれの一方の側壁には前記第１メモリ材料層を介して前記第３半導体層が形成され、もう一方の側壁には前記第２メモリ材料層を介して前記第４半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記第３半導体層および前記第４半導体層と前記複数の第２導電層との間にはそれぞれ第５半導体層が形成され、
前記第５半導体層のそれぞれの前記第２方向の側壁には前記第１方向に延在する第４配線が第６絶縁膜を介して形成されていることを特徴とする請求項６記載の不揮発性記憶装置。
【請求項９】
半導体基板の主面に沿って前記半導体基板上に形成された第１導電層と、
前記第１導電層上に形成された第１半導体層と、
前記第１半導体層の側壁に第１絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する第１配線と、
前記１半導体層上に形成された第２半導体層と、
前記第２半導体層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２配線と、
前記第２半導体層上に交互に積層された複数の第３絶縁膜と複数の第１導電型の半導体層を具備し、前記第１方向に直交する第２方向に並んで形成された前記第１方向に延在する複数の積層膜と、
隣り合う前記複数の積層膜の対向する側壁の一方に形成された第１相変化材料層と、前記複数の積層膜の対向する側壁のもう一方に形成された第２相変化材料層と、
隣り合う前記複数の積層膜同士の間を埋めるように形成された第２導電層と、
前記複数の第１導電型の半導体層と前記第１相変化材料層との間および前記複数の第１導電型の半導体層と前記第２相変化材料層との間のそれぞれに形成された複数の第２導電型の半導体層と、
を有し、
前記第１導電層と前記複数の第１導電型の半導体層とは、前記第１半導体層、前記第２半導体層、前記第２導電層および前記複数の第２導電型を有する半導体層と、前記第１相変化材料層または前記第２相変化材料層のいずれか一方とを介して電気的に接続されていることを特徴とする不揮発性記憶装置。
【請求項１０】
前記第１配線および前記第２配線はそれぞれ前記第２方向に複数並んで形成され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
前記第２配線は隣り合う前記第１配線同士の間の領域の直上に形成されていることを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１１】
前記第１配線と前記第１半導体層とはそれぞれの間に前記第１絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線と前記第２半導体層とはそれぞれの間に前記第２絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１２】
前記第１配線および前記第２配線は前記第２方向に複数並んで形成され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
隣り合う前記第１配線同士の間には前記第１半導体層が二つ形成され、
隣り合う前記第２配線同士の間には前記第２半導体層が二つ形成され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１３】
（ａ）半導体基板上に形成された前記第１導電層上に、前記第１導電層と電気的に接続された第１チャネル層と前記第１チャネル層の側壁に第１絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する第１ゲート配線とを含む第１選択トランジスタを形成する工程と、
（ｂ）前記第１チャネル層上に、前記第１チャネル層と電気的に接続された第２チャネル層と前記第２チャネル層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２ゲート配線とを含む第２選択トランジスタを形成する工程と、
（ｃ）前記第２選択トランジスタ上にＮ＋１層（ＮはＮ≧１である整数）の第３絶縁膜とＮ層の第１半導体層とを交互に積層して第１積層膜を形成する工程と、
（ｄ）前記第１積層膜を加工し、前記第１方向に直交する第２方向に並び、前記第１方向に延在する複数の第１パターンを形成する工程と、
（ｅ）前記複数の第１パターンのそれぞれの側壁に第４絶縁膜を介して前記第２チャネル層と電気的に接続された第３チャネル層とメモリ材料層とを形成する工程と、
（ｆ）隣り合う前記複数の第１パターン同士の間を第５絶縁膜により埋め込んだ後、前記第３チャネル層の上面を露出させる工程と、
（ｇ）前記（ｆ）工程の後、前記第３チャネル層上に前記第３チャネル層と電気的に接続され、前記第１方向に並び、前記第２方向に延在する複数の配線を形成した後、隣り合う前記複数の配線同士の間の領域の直下の前記第３チャネル層を除去する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１４】
前記（ａ）工程では、前記第１ゲート配線の前記第２方向の両方の側壁に前記第１チャネル層を形成し、
前記（ｂ）工程では、隣り合う前記第１ゲート配線同士の間の領域の直上に前記第２ゲート配線を形成し、前記第２ゲート配線の前記第２方向の両方の側壁に前記第２チャネル層を形成することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１５】
前記（ａ）工程は、
（ａ１）前記第１ゲート配線の前記第２方向の両方の側壁に前記第１チャネル層を形成する工程と、
（ａ２）斜めイオン注入法を用いて、前記第１ゲート配線の一方の側壁の前記第１チャネル層に不純物を導入する工程と、
を有し、
前記（ｂ）工程は、
（ｂ１）前記第２ゲート配線の前記第２方向の両方の側壁に前記第２チャネル層を形成する工程と、
（ｂ２）斜めイオン注入法を用いて、前記（ａ２）工程で前記不純物を導入した前記第１チャネル層の直上に形成した前記第２チャネル層と隣り合う前記第２チャネル層に前記不純物を導入する工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１６】
前記（ａ）工程は、
（ａ３）第２方向に交互に並ぶ前記第１ゲート配線および前記第１チャネル層をそれぞれ複数形成する工程と、
（ａ４）前記第１ゲート配線の前記第２方向の側壁の一方に形成した前記第１チャネル層の上面を第１マスクで覆った後に、もう一方の前記第１チャネル層に不純物を導入し、続いて前記第１マスクを除去する工程と、
を有し、
前記（ｂ）工程は、
（ｂ３）第２方向に前記第２ゲート配線および前記第２チャネル層を交互に複数形成する工程と、
（ｂ４）前記（ａ４）工程で前記不純物を導入した前記第１チャネル層の直上に形成した前記第２チャネル層の上面を第２マスクで覆った後に、前記第２マスクで覆われていない前記第２チャネル層に前記不純物を導入し、続いて前記第２マスクを除去する工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１７】
前記メモリ材料層は相変化材料を含むことを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１８】
前記（ａ）工程は、
（ａ５）前記第１導電層上に前記第１ゲート配線を含む第１方向に延在する複数の第２パターンを前記第２方向に並べて形成する工程と、
（ａ６）前記第２方向に隣り合う前記複数の第２パターン同士の間の領域を完全には埋め込まないように前記半導体基板上に前記第１絶縁膜を形成した後、前記複数の第２パターンのそれぞれの側壁に前記第１絶縁膜を介して第４チャネル層を形成する工程と、
（ａ７）前記第４チャネル層から露出している前記第１絶縁膜を除去することで前記第１導電層の上面を露出させる工程と、
を有し、
前記（ｂ）工程は、
（ｂ５）前記第２導電層上に前記第２ゲート配線を含む第１方向に延在する複数の第３パターンを前記第２方向に並べて形成する工程と、
（ｂ６）前記第２方向に隣り合う前記複数の第３パターン同士の間の領域を完全には埋め込まないように前記半導体基板上に前記第２絶縁膜を形成した後、前記複数の第３パターンのそれぞれの側壁に前記第２絶縁膜を介して第５チャネル層を形成する工程と、
（ｂ７）前記第５チャネル層から露出している前記第２絶縁膜を除去することで前記第１チャネル層の上面を露出させる工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１９】
（ｃ１）前記（ｂ）工程の後であって前記（ｃ）工程の前に、前記第１チャネル層および前記第２チャネル層を前記第１方向に断続的に複数並ぶように加工する工程をさらに有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項２０】
（ｇ１）前記（ｇ）工程の後、隣り合う前記複数の配線同士の間の領域の直下の前記第１チャネル層および前記第２チャネル層を除去することにより、前記第１チャネル層および前記第２チャネル層を前記第１方向に断続的に複数形成する工程をさらに有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関し、特に、電気的に書き換え可能な不揮発性メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
これまでのフラッシュメモリのメモリセルアレイは半導体基板の表面に２次元的に形成されることで、微細化および多値化にすることにより大容量化、低コスト化が進められてきた。しかしながら近年、フラッシュメモリは微細化の限界に近付いているため、今後さらに大容量化、低コスト化を推進するためには新しい構造のメモリが必要である。微細化限界に達した後も大容量化と低コスト化を継続するために有望視されているのが、メモリセルアレイの３次元化であり、現在盛んに研究されている。例えば非特許文献１には、ＮＡＮＤ型フラッシュメモリを３次元集積化する技術、すなわち、ゲート電極材料と絶縁膜を交互に複数積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にチャージトラップ膜、チャネル層を成膜し加工することで、メモリセルを形成する技術が開示されている。【０００３】
特許文献１（特開２００８−１６０００４号公報）には、抵抗変化型メモリを３次元集積化する技術、すなわち、ゲート電極材料と絶縁膜を交互に複数積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、抵抗変化材料層を成膜し加工することで、メモリセルを形成することが記載されている。【０００４】
また特許文献２（特開２００８−１８１９７８号公報）には、クロスポイントメモリの互いに直交する配線の間に、電極材料と絶縁膜を交互に複数積層した積層膜を形成し、前記積層膜の全層を貫く複数の貫通孔を一括加工で形成した後、貫通孔の内側に選択デバイス材料、メモリ材料と縦配線を形成することで、メモリセルを形成する技術が記載されている。【０００５】
非特許文献１、特許文献１および２のメモリセルアレイは、積層数を増加させ大容量化しても工程数の増加が少ないので、低コスト化に適している。一方、シリコン基板投影面のメモリセルサイズは６×Ｆ２（Ｆ：最小加工寸法）であり、シリコン基板上に形成した２次元フラッシュメモリの４×Ｆ２よりも大きい。これは、３次元集積したメモリセルアレイから個々のメモリセルを選択して動作させるために必要な選択トランジスタを、ストライプ状のゲート電極の側壁に開けた孔に形成したチャネル層を含む構造にする必要があり、そのために６×Ｆ２の面積が必要となるからである。なお、特許文献３（特開２００９−４５１７号公報）には、工程数を増やすことで選択トランジスタを２段構造にし、シリコン基板投影面のメモリセルサイズを４×Ｆ２にする技術が開示されている。【０００６】
フラッシュメモリについて、ゲート電極材料と絶縁膜を交互に複数積層した積層膜の加工の仕方としては、積層膜に貫通孔を開けるのではなくストライプ状の溝を形成して、溝の内側にチャージトラップ膜、チャネル層を成膜し加工することでメモリセルを形成する技術が特許文献４（特開２００７−１８０３８９号公報）に開示されている。【０００７】
上記の特許文献１の抵抗変化型メモリはフラッシュメモリよりも微細化に適したメモリとして研究されており、その中の一例として、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。【０００８】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。相変化材料はアモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。【０００９】
相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いており、現在盛んに研究が行われている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１６０００４号公報
【特許文献２】特開２００８−１８１９７８号公報
【特許文献３】特開２００９−４５１７号公報
【特許文献４】特開２００７−１８０３８９号公報
【非特許文献】
【００１１】
【非特許文献１】「２００９  シンポジウム  オン  ブイエルエスアイ  テクノロジー（2009 Symposium on VLSI Technology）」，（日本），２００９年，ｐ．１３６〜１３７
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、非特許文献１および特許文献１〜４に記載の選択トランジスタおよびメモリセルには、以下のような課題が存在する。【００１３】
第１の課題は、メモリ部、選択トランジスタ部において、先に貫通孔を形成した後に、メモリ層（相変化材料層）およびチャネル層などを形成している点である。このように先に貫通孔を形成すると、メモリ部では貫通孔の中心に向かってメモリ層およびチャネル層などが形成され、選択トランジスタ部では貫通孔の中心に向かってゲート絶縁膜およびチャネル層などが形成されることになる。ここで、微細化が進んで貫通孔が小さくなり、貫通孔の大きさに対してメモリ層、チャネル層およびゲート絶縁膜の膜厚が厚くなると貫通孔が埋まってしまい、メモリ層およびチャネル層などを形成することができないことが考えられる。そうすると貫通孔を広げる必要があるが、この場合、半導体基板の主面に沿う方向であって互いに直交する２つの方向（縦方向・横方向）の両方について広げる必要があり、両方向に対し、最少加工寸法を維持することができなくなる。その結果、メモリセルを小さくすることができなくなる。【００１４】
第２の課題は、特許文献４のようにゲート電極材料と絶縁膜を交互に複数積層した積層膜に形成したストライプ状の溝の内側に、チャージトラップ膜、チャネル層を成膜し加工することでメモリセルを形成する場合、ストライプ状に加工された各層のゲートの両側のチャネル層が同時に選択状態、あるいは非選択状態となるため、ゲートの両側に形成される素子を独立に動作させることができず容量が減ってしまうことである。【００１５】
本発明の目的は、不揮発性記憶装置の記憶容量を増大させることにある。【００１６】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１８】
本願の一発明による不揮発性記憶装置は、
半導体基板上に形成された第１導電層と、
前記第１導電層上に形成された第１半導体層 と、
前記第１半導体層の側壁に第１絶縁膜を介して形成され前記半導体基板の主面に沿う第１方向に延在する第１配線と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２配線と、
交互に積層された複数の第３絶縁膜と複数の第３配線とを具備し前記第１方向に直交する第２方向に並んで形成された 前記第１方向に延在する複数の積層膜と、
隣り合う前記複数の積層膜の対向する側壁の一方に積層された第１メモリ材料層および第３半導体層と、前記複数の積層膜の対向する側壁のもう一方に積層された第２メモリ材料層および第４半導体層と、
前記積層膜上に形成され、前記第２方向に延在する複数の第２導電層と、
を有し、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第３半導体層を介して直列に接続されるとともに、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第４半導体層を介して直列に接続されているものである。【００１９】
また、本願の１発明により不揮発性記憶装置の製造方法は、
（ａ）半導体基板上に形成された前記第１導電層上に、前記第１導電層と電気的に接続された第１チャネル層と前記第１チャネル層の側壁に第１絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する第１ゲート配線とを含む第１選択トランジスタを形成する工程と、
（ｂ）前記第１チャネル層上に、前記第１チャネル層と電気的に接続された第２チャネル層と前記第２チャネル層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２ゲート配線とを含む第２選択トランジスタを形成する工程と、
（ｃ）前記第２選択トランジスタ上にＮ＋１層（ＮはＮ≧１である整数）の第３絶縁膜とＮ層の第１半導体層とを交互に積層して第１積層膜を形成する工程と、
（ｄ）前記第１積層膜を加工し、前記第１方向に直交する第２方向に並び、前記第１方向に延在する複数の第１パターンを形成する工程と、
（ｅ）前記複数の第１パターンのそれぞれの側壁に第４絶縁膜を介して前記第２チャネル層と電気的に接続された第３チャネル層とメモリ材料層とを形成する工程と、
（ｆ）隣り合う前記複数の第１パターン同士の間を第５絶縁膜により埋め込んだ後、前記第３チャネル層の上面を露出させる工程と、
（ｇ）前記（ｆ）工程の後、前記第３チャネル層上に前記第３チャネル層と電気的に接続され、前記第１方向に並び、前記第２方向に延在する複数の配線を形成した後、隣り合う前記複数の配線同士の間の領域の直下の前記第３チャネル層を除去する工程と、
を有するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２１】
本発明によれば、不揮発性記憶装置の記憶容量を増大させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１である縦型チェインメモリの断面図である。
【図２】本発明の実施の形態１である縦型チェインメモリの断面図である。
【図３】本発明の実施の形態１である縦型チェインメモリの断面図である。
【図４】本発明の実施の形態１である縦型チェインメモリの動作を説明する断面図である。
【図５】（ａ）は、図４に示す縦型チェインメモリの動作を説明する等価回路図である。（ｂ）は、図４に示す縦型チェインメモリを破断して示す上面図である。
【図６】本発明の実施の形態１である縦型チェインメモリの動作を説明する等価回路図である。
【図７】本発明の実施の形態１である縦型チェインメモリの製造方法を示す俯瞰図である。
【図８】図７に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図９】図８に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１０】図９に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１１】図１０に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１２】図１１に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１３】図１２に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１４】図１３に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１５】図１４に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１６】図１５に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１７】図１６に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１８】図１７に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図１９】図１８に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図２０】図１９に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図２１】本発明の実施の形態１の変形例である縦型クロスポイントメモリの断面図である。
【図２２】本発明の実施の形態１の変形例である縦型クロスポイントメモリの断面図である。
【図２３】本発明の実施の形態１の変形例である縦型クロスポイントメモリの動作を説明する断面図である。
【図２４】（ａ）は、図２３に示す縦型チェインメモリの動作を説明する等価回路図である。（ｂ）は、図２３に示す縦型チェインメモリを破断して示す上面図である。
【図２５】本発明の実施の形態１の変形例である縦型フラッシュメモリの断面図である。
【図２６】本発明の実施の形態１の変形例である縦型フラッシュメモリの断面図である。
【図２７】本発明の実施の形態１の変形例である縦型フラッシュメモリの動作を説明する等価回路図である。
【図２８】本発明の実施の形態２である縦型チェインメモリの製造方法を示す俯瞰図である。
【図２９】図２８に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３０】図２９に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３１】図３０に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３２】図３１に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３３】図３２に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３４】図３３に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３５】図３４に続く縦型チェインメモリの製造方法を説明する断面図である。
【図３６】図３５に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図３７】図３６に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図３８】本発明の実施の形態２である縦型チェインメモリの断面図である。
【図３９】本発明の実施の形態３である縦型チェインメモリの製造方法を示す断面図である。
【図４０】図３９に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４１】図４０に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４２】図４１に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４３】図４２に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４４】図４３に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４５】図４４に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４６】図４５に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４７】図４６に続く縦型チェインメモリの製造方法を説明する断面図である。
【図４８】図４７に続く縦型チェインメモリの製造方法を説明する俯瞰図である。
【図４９】本発明の実施の形態３である縦型チェインメモリの断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２４】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００２５】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２６】
（実施の形態１）
本実施の形態における縦型チェインメモリの断面図の一部を図１に示す。図１は本実施の形態の不揮発性記憶装置の断面図であり、メモリセルアレイ、配線、コンタクトプラグの一部が示されている。半導体基板１上にはゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴＥが形成され、半導体基板１の主面にはゲート電極ＧＡＴＥの下部の半導体基板１を挟むように拡散層ＤＩＦが形成されており、拡散層ＤＩＦおよびゲート電極ＧＡＴＥは、ワード線であるソース電極１０２またはビット線１０３を選択する電界効果トランジスタを構成している。半導体基板１の上面には拡散層ＤＩＦに接して素子分離層ＳＴＩが形成されており、半導体基板１上にはゲート電極ＧＡＴＥおよび素子分離層ＳＴＩを覆うように層間絶縁膜ＩＬＤ１が形成され、層間絶縁膜ＩＬＤ１上には層間絶縁膜ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６およびグローバルビット線ＧＢＬが半導体基板１側から順に形成されている。
【００２７】
層間絶縁膜ＩＬＤ２内の下部および上部にはそれぞれ配線層Ｍ１およびＭ２が形成され、配線層Ｍ２は配線層Ｍ２と配線層Ｍ１との間に形成されたコンタクトプラグＣ２、配線層Ｍ１および層間絶縁膜ＩＬＤ１を貫くコンタクトプラグＣ１を介して拡散層ＤＩＦと電気的に接続されている。層間絶縁膜ＩＬＤ３上の金属膜からなるプレート状（板状）のソース電極１０２上には、順にバリア金属層ＢＭおよびｎ型不純物がドープされたポリシリコン層１０６ｐが、バリア金属層ＢＭと同様にプレート状に形成されている。
【００２８】
ポリシリコン層１０６ｐ上には絶縁膜を介して、半導体基板１の主面に沿う第１方向（図１の紙面垂直方向）に延在するストライプ状に形成されたポリシリコン層１６１ｐが複数形成されている。それぞれのポリシリコン層１６１ｐの一方の側壁には絶縁膜１３１を介して複数のポリシリコン層１４１ｐが形成されている。ポリシリコン層１６１ｐは、半導体基板１の主面に沿う方向であって、第１方向に直交する第２方向に複数並んで形成されている。ポリシリコン層１４１ｐは、半導体基板１の主面に対して垂直な方向に延在する柱状の形状を有しており、ポリシリコン層１６１ｐの第２方向の側壁において、第１方向に断続的に複数並んで配置されている。ポリシリコン層１６１ｐはストライプ状に複数形成されており、それぞれのポリシリコン層１６１ｐの一方の側壁にポリシリコン層１４１ｐが複数形成されている。したがって、ポリシリコン層１４１ｐは平面視においてマトリクス状に複数配置されている。なお、ここでいうストライプ状のパターンとは、半導体基板の主面に沿う同一の方向に延在するパターンが、その延在する方向に直交し、かつ半導体基板の主面に沿う他の方向に所定の間隔を空けて複数並んで配置されているものをいう。
【００２９】
ポリシリコン層１４１ｐの上面を含むポリシリコン層１４１ｐの上部の一部には、ｎ型不純物（例えばＡｓ（ヒ素））がドープされたポリシリコン層１４２ｐが形成されている。ポリシリコン層１６１ｐは第１選択トランジスタの第１ゲートであり、ポリシリコン層１４１ｐは第１選択トランジスタの第１チャネル半導体層である。ポリシリコン層１４１ｐおよびポリシリコン層１６１ｐを含む層の上方には、絶縁膜を介して第１方向に延在する複数のポリシリコン層１６２ｐからなるストライプ状パターンが形成されており、ポリシリコン層１６２ｐの側壁には絶縁膜１３２を介してポリシリコン層１４３ｐが形成されている。すなわち、ポリシリコン層１６１ｐ、１６２ｐはいずれも第２方向に複数並んで配置されている。また、ポリシリコン層１６１ｐは第１選択トランジスタのゲート電極およびゲート配線として機能する導電層であり、ポリシリコン層１６２ｐは第２選択トランジスタのゲート電極およびゲート配線として機能する導電層である。
【００３０】
ポリシリコン層１４３ｐの上面を含むポリシリコン層１４３ｐの上部の一部には、ｎ型不純物（例えばＡｓ（ヒ素））がドープされたポリシリコン層１４４ｐが形成されている。ポリシリコン層１６２ｐは第２選択トランジスタの第２ゲートであり、チャネルポリシリコン１４３ｐは第２選択トランジスタの第２チャネル半導体層である。第１選択トランジスタおよび第２選択トランジスタは、それぞれのチャネル層、すなわちポリシリコン層１４１ｐおよびポリシリコン層１４３ｐがポリシリコン層１４２ｐを介して直列接続されている。すなわち、縦型トランジスタである第１選択トランジスタ上に、縦型トランジスタである第２選択トランジスタが形成された構造を有する２段選択トランジスタが形成されている。
【００３１】
つまり、ポリシリコン層１４３ｐはポリシリコン層１４２ｐを介してポリシリコン層１４１ｐの直上に形成されている。また、ポリシリコン層１６２ｐはポリシリコン層１６１ｐの直上には配置されておらず、絶縁膜１３２は絶縁膜１３１の直上には配置されていない。したがって、同一方向に延在している複数のポリシリコン層１６１ｐおよび複数のポリシリコン層１６２ｐは平面視において重なっておらず、第２方向に隣り合うポリシリコン層１６１ｐ同士の間の領域の直上にポリシリコン層１６２ｐが配置されている。なお、後述するように、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐは第１方向において分離され、複数形成されている。また、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐは、いずれも平面的に重なる位置に積層され、半導体基板１上にマトリクス状に配置されている。
【００３２】
すなわち、ポリシリコン層１４１ｐ〜１４４ｐからなる柱状の積層膜がマトリクス状に配置されており、第１方向に並ぶ前記積層膜のそれぞれの前記積層膜の第２方向の一方の側壁は絶縁膜１３１を介してポリシリコン層１６１ｐに接し、前記積層膜の第２方向のもう一方の側壁は絶縁膜１３２を介してポリシリコン層１６２ｐに接している。
【００３３】
上述した２段選択トランジスタ上には、下方から順に絶縁膜および導電層を交互に複数積層したパターンであって、第１方向にストライプ状に形成されたパターンが配置されている。すなわち、２段選択トランジスタ上には、絶縁膜１１１（図２参照）、ポリシリコン層１２１ｐ、絶縁膜１１２（図２参照）、ポリシリコン層１２２ｐ、絶縁膜１１３（図２参照）、ポリシリコン層１２３ｐ、絶縁膜１１４（図２参照）、ポリシリコン層１２４ｐ、絶縁膜１１５（図２参照）、ポリシリコン層１６３ｐおよび絶縁膜１７５（図２参照）が形成されている。ポリシリコン層１２１ｐ〜１２４ｐは、シリコン基板の主面に対して垂直な方向に直列接続された複数の相変化メモリのそれぞれを選択するセルトランジスタ（選択トランジスタ）のゲートとして機能するものであり、いずれも第１方向に延在するストライプ状に形成されている。
【００３４】
また、ゲート配線であるポリシリコン層１６３ｐは、ポリシリコン層１２１ｐ〜１２４ｐを含む積層膜の第２方向の側壁に形成された縦型チェインメモリの選択を行なうゲートとして機能するものである。ゲート配線であるポリシリコン層１２１ｐ〜１２４ｐおよび１６３ｐを含む積層膜はポリシリコン層１６１ｐおよびポリシリコン層１６２ｐのそれぞれの直上に形成されており、ポリシリコン層１４１ｐおよびポリシリコン層１４２ｐのそれぞれの直上には形成されていない。
【００３５】
ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐおよびそれらの間の絶縁膜からなる積層膜には、２段選択トランジスタのチャネル半導体であるポリシリコン層１４１ｐおよびポリシリコン層１４２ｐの直上に、１４４ｐに達する複数の溝、すなわちストライプ状に形成された前記積層膜同士の間の空間が形成されており、各溝の内壁であって前記積層膜の両側の側壁には絶縁膜１０９が形成されている。
【００３６】
それぞれの溝内には、溝の内壁および底部を覆うポリシリコン層１０８ｐが形成され、ポリシリコン層１０８ｐ上には、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１が順に形成されており、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１は、溝の底部からポリシリコン層１６３ｐの直下の絶縁膜と同層の高さまで埋め込まれている。すなわち、それぞれの溝には、溝内の対向する内壁のそれぞれから順に絶縁膜１０９、ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１が形成されている。ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１は溝の底部にも形成されているため、ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１のそれぞれは第２方向に沿う断面においてＵ字型の形状を有している。
【００３７】
溝内の絶縁膜１１０、相変化材料層１０７および絶縁膜１９１のそれぞれの最上面の上部には絶縁膜１９２が形成され、ポリシリコン層１６３ｐの上面より高い領域のポリシリコン層１０８ｐの上部には、ｎ型不純物がポリシリコン層１０８ｐよりも高濃度でドープ（導入）されたポリシリコン層１３８ｐが形成されている。ポリシリコン層１３８ｐはポリシリコン層１０８ｐおよびポリシリコン層１３８ｐ上のビット線１０３と電気的に接続されている。ビット線１０３は、第２方向に延在するストライプ状の配線であり、第１選択トランジスタを構成するポリシリコン層１４１ｐの直上に形成されている。つまり、第１選択トランジスタ、第２選択トランジスタおよびそれらの上部の縦型チェインメモリセルは、ストライプ状に形成されたポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐおよびそれらの間の絶縁膜からなる積層膜同士の間のスペース部分とビット線１０３とが平面的に重なる位置にそれぞれ配置されている。ビット線１０３および拡散層ＤＩＦは、コンタクトプラグＢＬＣ、配線層Ｍ２、Ｍ１、コンタクトプラグＣ１およびＣ２を介して電気的に接続されており、ビット線３は他の回路と接続されている。なお、ビット線１０３は、相変化メモリを選択するための金属配線である。
【００３８】
層間絶縁膜ＩＬＤ５上には、前記セルトランジスタおよび前記２段選択トランジスタの各ゲートに給電するための配線ＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、ＳＴｃＯ、ＳＴｃＥ、ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４が第１方向にストライプ状に並んで配置されている。層間絶縁膜ＩＬＤ６上に形成された配線であるグローバルビット線ＧＢＬと配線層Ｍ１とは、層間絶縁膜ＩＬＤ３〜ＩＬＤ６を貫くコンタクトプラグＧＢＬＣ、配線層Ｍ２およびコンタクトプラグＣ２を介して電気的に接続されている。
【００３９】
ここでは、２段選択トランジスタ、ポリシリコン層１２１ｐ〜１２４ｐ、ポリシリコン層１６１ｐ、相変化材料層１０７、ポリシリコン層１０８ｐ、ポリシリコン層１３８ｐ、絶縁膜１０９、ビット線１０３およびソース電極１０２を含む領域をメモリセルアレイＭＡと呼ぶ。
【００４０】
なお、図示していない領域において、ポリシリコン層１２１ｐ〜１２４ｐは配線ＧＬ１〜ＧＬ４にコンタクトプラグを介してそれぞれ電気的に接続されている。また、複数のポリシリコン層１６１ｐは配線ＳＴａ１〜ＳＴａｎ（ｎは自然数）にそれぞれ接続され、複数のポリシリコン層１６２ｐはそれぞれ配線ＳＴｂ１〜ＳＴｂｎ（ｎは自然数）に接続されている。なお、図１では配線ＳＴａ１〜ＳＴａｎおよび配線ＳＴｂ１〜ＳＴｂｎのうち、配線ＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２およびＳＴｂ３のみを示している。
【００４１】
同層に形成されたストライプ状のポリシリコン層１６１ｐはそれぞれコンタクトプラグ（図示しない）を介して配線ＳＴａ１〜ＳＴａｎに電気的に接続されており、互いに電気的に絶縁されている。すなわち、複数のポリシリコン層１６１ｐのうちの隣り合う二つのポリシリコン層１６１ｐの一方は配線ＳＴａ１に接続されており、もう一方は配線ＳＴａ２に接続されている。これにより、隣り合うポリシリコン層１６１ｐにはそれぞれ独立した電圧を印加することができる。
【００４２】
同様に、同層に形成されたストライプ状のポリシリコン層１６２ｐはそれぞれコンタクトプラグ（図示しない）を介して配線ＳＴｂ１〜ＳＴｂｎに電気的に接続されており、互いに電気的に絶縁されている。すなわち、複数のポリシリコン層１６２ｐのうちの第２方向に並ぶ三つのポリシリコン層１６１ｐは、配線ＳＴｂ１〜配線ＳＴｂ３にそれぞれ接続されている。これにより、隣り合うポリシリコン層１６２ｐにはそれぞれ独立した電圧を印加することができる。
【００４３】
また、図１に示していない領域であってソース電極１０２の下部には、ソース電極１０２と、半導体基板１上に形成された電界効果トランジスタとを接続するコンタクトプラグが形成されている。配線ＳＴａ１、ＳＴａ２、ＳＴｂ１、ＳＴｂ２、ＳＴｂ３、ＳＴｃＯ、ＳＴｃＥ、ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４はそれぞれ、コンタクトプラグを介して半導体基板１上に形成された周辺回路（図示しない）と電気的に接続されている。
【００４４】
また、図示していない領域において、ポリシリコン層１２１ｐ〜１２４ｐおよび１６３ｐのそれぞれは、一本置きに配置されたストライプパターンがそれぞれの層で一体となって繋がっている。つまり、例えば隣り合うポリシリコン層１２１ｐ同士は電気的に接続されておらず、一つのポリシリコン層１２１ｐを挟んで配置された二つのポリシリコン層１２１ｐ同士は電気的に接続されている。なお、電気的に接続された二つのポリシリコン層１２１ｐの間に配置され、前記二つのポリシリコン層１２１ｐと絶縁された一つのポリシリコン層１２１ｐは、前記二つのポリシリコン層１２１ｐのそれぞれを挟んだ反対側に配置されたポリシリコン層１２１ｐと電気的に接続されている。
【００４５】
また、前述したようにポリシリコン層１２１ｐ〜１２４ｐは配線ＧＬ１〜ＧＬ４にコンタクトプラグを介してそれぞれ電気的に接続されているが、例えばある一つのポリシリコン層１２１ｐは配線ＧＬ１に接続されているとき、前記一つのポリシリコン層１２１ｐと隣り合うポリシリコン層１２１ｐは、他の配線に接続されているため、隣り合うポリシリコン層１２１ｐ同士は電気的に絶縁されている。
【００４６】
ポリシリコン層１２２ｐ〜１２４ｐおよび１６３ｐは同様の構造を有している。すなわち、ポリシリコン層１２１ｐ〜１２４ｐは隣り合うポリシリコン層同士が絶縁されており、それぞれ別々の配線ＧＬ１〜ＧＬ４に接続されている。また、隣り合うポリシリコン層１６３ｐは、配線ＳＴｃＯ、ＳＴｃＥにそれぞれ接続されている。したがって、ポリシリコン層１２２ｐ〜１２４ｐおよび１６３ｐの第２方向に隣り合うポリシリコン層同士は、電気的に接続されておらず、独立に電圧を印加し、別々に制御することが可能となっている。
【００４７】
図２および図３は、図１のメモリセルアレイＭＡの部分を抜き出して示した断面図である。図２はビット線１０３を含む第２方向に沿った断面図であり、図３はビット線１０３のスペース部分を含む第２方向に沿った断面図である。
【００４８】
図２に示すように、半導体基板１（図１参照）上には、半導体基板１の主面に沿ってソース電極１０２、バリア金属膜ＢＭおよびポリシリコン層１０６ｐが形成されている。ポリシリコン層１０６ｐ上に形成された柱状のポリシリコン層１４１ｐの第２方向の一方の側壁には、絶縁膜１３１を介して、半導体基板１側から順に積層された絶縁膜１７１、ポリシリコン層１６１ｐおよび絶縁膜１７２が形成されている。すなわち、絶縁膜１７１、ポリシリコン層１６１ｐおよび絶縁膜１７２からなり導体膜と絶縁膜が交互に積層された積層膜の両側の側壁には絶縁膜１３１を介してポリシリコン層１４１ｐがそれぞれ形成されている。したがって、ポリシリコン層１６１ｐは絶縁膜１７１によってポリシリコン層１０６ｐと絶縁されている。
【００４９】
同様に、ポリシリコン層１４１ｐの直上に形成されたポリシリコン層１４３ｐの第２方向の一方の側壁には、絶縁膜１３２を介して、半導体基板１（図１参照）側から順に積層された絶縁膜１７３、ポリシリコン層１６２ｐおよび絶縁膜１７４が形成されている。すなわち、絶縁膜１７３、ポリシリコン層１６２ｐおよび絶縁膜１７４からなる積層膜の両側の側壁には絶縁膜１３２を介してポリシリコン層１４３ｐがそれぞれ形成されている。
【００５０】
ポリシリコン層１４１ｐおよびポリシリコン層１６１ｐは第１選択トランジスタを構成しており、ポリシリコン層１４３ｐおよびポリシリコン層１６２ｐは第２選択トランジスタを構成し、第１選択トランジスタおよび第２選択トランジスタは２段選択トランジスタを構成している。
【００５１】
図２および図３に示すように、ポリシリコン層１６１ｐ、絶縁膜１７１および１７２からなる積層膜と、ポリシリコン層１６２ｐ、絶縁膜１７３および１７４からなる積層膜とは、第１方向にストライプ状にパターニングされている。ポリシリコン層１６２ｐのパターンは、ポリシリコン層１６１ｐの直上ではなく、ポリシリコン層１６１ｐがパターニングされて除去されている領域の直上に存在する。図２に示すように、ポリシリコン層１４１ｐの底部はポリシリコン層１０６ｐと電気的に接続され、上部はｎ型不純物（例えばＡｓ（ヒ素））がドープされたポリシリコン層１４２ｐと電気的に接続されている。ポリシリコン層１４３ｐの底部はｎ型のポリシリコン層１４２ｐと電気的に接続され、上部はｎ型不純物（例えばＡｓ（ヒ素））がドープされたポリシリコン層１４４ｐと電気的に接続されている。ポリシリコン層１６１ｐ、１６２ｐとは異なり、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐはビット線１０３の直下にのみ形成されている。隣り合うビット線１０３同士の間の領域を含む断面図である図３から分かるように、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐは示されておらず、ポリシリコン層１４１ｐ〜１４４ｐは隣り合うビット線１０３同士の間の領域の直下には形成されていない。すなわち、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐは隣り合うビット線１０３同士の間の領域で分離されており、第１方向に断続的に複数形成されている。
【００５２】
図２に示すように、隣り合うポリシリコン層１４１ｐ、１４２ｐからなる積層膜同士の間であって、ポリシリコン層１６１ｐが形成されていない領域には絶縁膜１５１が形成されており、同様に、隣り合うポリシリコン層１４３ｐ、１４４ｐからなる積層膜同士の間であって、ポリシリコン層１６２ｐが形成されていない領域には絶縁膜１５３が形成されている。
【００５３】
また、図３に示すように、隣り合う絶縁膜１７１、ポリシリコン層１６１ｐおよび絶縁膜１７２からなる積層膜同士の間には、絶縁膜１３１を介して絶縁膜１５２が形成されている。同様に、隣り合う絶縁膜１７３、ポリシリコン層１６２ｐおよび絶縁膜１７４からなる積層膜同士の間には、絶縁膜１３２を介して絶縁膜１５４が形成されている。なお、図３では、ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５からなる積層膜同士の間に形成されている絶縁膜１３３（図５（ｂ）参照）を示していない。
【００５４】
図２および図３に示すように、絶縁膜１１１、ポリシリコン層１２１ｐ、絶縁膜１１２、ポリシリコン層１２２ｐ、絶縁膜１１３、ポリシリコン層１２３ｐ、絶縁膜１１４、ポリシリコン層１２４ｐ、絶縁膜１１５、ポリシリコン層１６３ｐおよび絶縁膜１７５からなる積層膜は、第１方向にストライプ状にパターニングされている。つまり、第１方向に延在するＮ＋１層（ＮはＮ≧１である整数）の絶縁膜と、第１方向に延在するＮ層の導電膜とが交互に積層された積層膜が第２方向に複数並んで配置されている。
【００５５】
ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５からなる積層膜のストライプ状のパターン部分（ライン部分）がポリシリコン層１６１ｐ、１６２ｐの直上に配置されている。また、ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５の積層膜のストライプ状のパターン同士の間のスペース部分がポリシリコン層１４１ｐ、１４３ｐの直上に配置されている。ビット線１０３は絶縁膜１７５上にｎ型のポリシリコン層１３８ｐを介して配置されている。
【００５６】
ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５の積層膜のスペース部分であってビット線１０３の直下の領域には、前記積層膜の側壁から順に絶縁膜１０９、ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７が積層されている。絶縁膜１１０は、相変化材料層１０７およびポリシリコン層１０８ｐ間において不純物などが拡散することを防止するための層である。対向する前記積層膜の側壁のそれぞれに形成された相変化材料層１０７の間には絶縁膜１９１が埋め込まれている。
【００５７】
絶縁膜１１０、相変化材料層１０７および絶縁膜１９１の最上面の高さは絶縁膜１１５の上面の高さよりも低く、絶縁膜１１５の底面の高さよりも高い位置に配置されている。絶縁膜１１５の側壁の上部の側壁とポリシリコン層１６３ｐおよび絶縁膜１７５の側壁とには絶縁膜１０９およびポリシリコン層１０８ｐが順に積層されており、対向する絶縁膜１１５、ポリシリコン層１６３ｐおよび絶縁膜１７５のそれぞれの側壁に形成されたポリシリコン層１０８ｐ間には絶縁膜１９２が埋め込まれている。
【００５８】
ビット線１０３の直下の領域であって、隣り合うポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５からなる積層膜同士の間のスペース部分の底部では、ポリシリコン層１４４ｐの上面とポリシリコン層１０８ｐの底面が接触し、電気的に接続されている。したがって、ビット線１０３と２段の選択トランジスタを構成するポリシリコン層１４４ｐとは、ポリシリコン層１３８ｐおよびポリシリコン層１０８ｐを介して前記積層膜の両側の側面を通じて電気的に接続されている。
【００５９】
第１方向に延在し、ゲート電極およびゲート配線として機能するポリシリコン層１２１ｐ、１２２ｐ、１２３ｐおよび１２４ｐのそれぞれと、ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐおよび１２４ｐのそれぞれの第２方向の側壁に絶縁膜１０９を介して形成されたポリシリコン層１０８ｐと相変化材料層１０７とはメモリセルを構成している。つまり、図３に示すメモリアレイでは、ポリシリコン層１２１ｐ、１２２ｐ、１２３ｐおよび１２４ｐをゲートとする四つのメモリセルが前記積層膜の第２方向の側壁に沿って半導体基板１の主面に対して垂直な方向に直列に接続されて形成されている。
【００６０】
なお、前記積層膜の側壁に沿って直列に接続された複数のメモリセルは、第２方向に隣り合う前記積層膜同士の対向する側壁のそれぞれに形成されているため、隣り合う前記積層膜同士の間には、直列に接続された複数のメモリセルが二列形成されている。この二列のメモリセルはそれぞれ隣り合う前記積層膜同士の間の直下の２段選択トランジスタに電気的に接続されており、また、隣り合う前記積層膜同士の間の直上の同一のビット線１０３に電気的に接続されている。
【００６１】
つまり、前記二列のメモリセルは２段選択トランジスタとビット線１０３との間に並列に接続されており、ソース電極１０２およびビット線１０３は、直列に接続された第１選択トランジスタと第２選択トランジスタと並列に接続された前記二列のメモリセルとを介して電気的に接続されている。
【００６２】
図２に示すように、前記二列のメモリセルのうち一方は、隣り合う前記積層膜同士の対向する側壁の一方に形成された半導体層（ポリシリコン層１０８ｐ）をチャネル領域として有し、前記二列のメモリセルのうちもう一方は、隣り合う前記積層膜同士の対向する側壁のもう一方に形成された半導体層（ポリシリコン層１０８ｐ）をチャネル領域として有している。
【００６３】
ポリシリコン層１０８ｐは、隣り合う前記積層膜同士の間の溝の内壁および底面に連続して形成された半導体層であり、ビット線１０３の延在方向（第２方向）に沿う断面ではＵ字型の形状を有している。したがって、ポリシリコン層１０８ｐは隣り合う前記積層膜同士の対向する側壁にそれぞれ形成された半導体層を含み、それぞれの前記半導体層はポリシリコン層１４１ｐとビット線１０３との間に並列接続されている。
【００６４】
つまり、隣り合う前記積層膜同士の対向する側壁にそれぞれ形成された前記半導体層を含む並列接続層（ポリシリコン層１０８ｐ）により、第２選択トランジスタとビット線１０３とは電気的に接続されている。このように、ソース電極１０２およびビット線１０３は、ソース電極１０２およびビット線１０３の間に形成され、直列接続されたポリシリコン層１４１ｐ、１４３ｐおよび前記並列接続層により電気的に接続されている。
【００６５】
すなわち、ソース電極１０２およびビット線１０３は、直列接続されたポリシリコン層１４１ｐ、１４３ｐおよび隣り合う前記積層膜同士の対向する側壁の一方に形成された半導体層を介して電気的に接続されるとともに、直列接続されたポリシリコン層１４１ｐ、１４３ｐおよび前記積層膜同士の対向する側壁のもう一方に形成された半導体層を介して電気的に接続されている。
【００６６】
本願の不揮発性記憶装置は、相変化材料層１０７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶するものである。相変化材料層１０７はアモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
【００６７】
相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作と、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作とは、温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し１０−６秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
【００６８】
図４では、本実施の形態のメモリセルアレイＭＡの一部分を抜き出して示している。また、図５（ａ）には図４に示したメモリセルの等価回路図を示し、図５（ｂ）は、図４に示したメモリセルのポリシリコン層１２１ｐを含む断面であって、縦型チェインメモリの一部を破断して示す上面図である。図４に示す構造はメモリセルアレイＭＡ（図１参照）内にマトリクス状に形成された複数のメモリセルの一つである。複数のメモリセルは、隣り合うポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５からなる積層膜と、その積層膜同士の間に形成された相変化材料層１０７、ポリシリコン層１３８ｐおよびポリシリコン層１０８ｐと、その下部に形成された２段選択トランジスタとを含んでいる。
【００６９】
図４に示すように、ポリシリコン層１０６ｐおよびソース電極１０２とビット線ＢＬ１、すなわちビット線１０３とは、ポリシリコン層１４１ｐ、１４２ｐと、隣り合う前記積層膜の対向する側壁に形成されたポリシリコン層１０８ｐのそれぞれを介して電気的に接続されている。また、図５（ａ）に示すように、ソース電極１０２とビット線１０３とは、直列に接続された第１選択トランジスタ、第２選択トランジスタおよび複数のメモリセルにより電気的に接続されている。ただし、第２選択トランジスタとビット線１０３との間には半導体層であるポリシリコン層１０８ｐからなる二つの電流経路が並列に形成されており、前記二つの電流経路のそれぞれは、直列に接続された複数のメモリセルを有している。
【００７０】
図４に示すような、トランジスタと相変化素子が並列接続されたメモリセルが直列に複数接続されたセル、すなわち縦型チェインメモリでは、例えば以下のような動作が行われる。なお、以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読出動作時のどの場合でも０Ｖを印加することを意味する。また、図４に示す符号の下部の数字であって、例えば「５／５／５Ｖ」と示されているのは、左から順にメモリセルのリセット（消去）動作、セット（書込）動作、読出動作のそれぞれの動作の際に印加する電圧を「／」で区切って示しているものである。
【００７１】
図４および図５（ａ）に示す選択セルＳＭＣが接続されているゲート配線である配線ＧＬ１には０Ｖを印加し、図４に示すポリシリコン層１０８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート配線である配線ＧＬ２、ＧＬ３およびＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ソース電極１０２には０Ｖ、ビット線ＢＬ１にはリセット動作時、セット動作時、読出動作時に４Ｖ、３Ｖ、１Ｖをそれぞれ印加する。リセット動作時、セット動作時、読出動作時において、選択セルＳＭＣを有するメモリセルのポリシリコン層１６１ｐ、ポリシリコン層１６２ｐには５Ｖを印加し、チャネルをＯＮ状態にする。
【００７２】
また、ポリシリコン層１６３ｐは、選択セルＳＭＣと接続されている側のゲート、すなわち配線ＳＴｃＯに５Ｖを印加しトランジスタをＯＮ状態にする。選択セルＳＭＣが接続されていない側のゲート、すなわち配線ＳＴｃＥには０Ｖを印加しトランジスタをＯＦＦ状態にする。このとき、非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態となってチャネルの抵抗が低くなり、また、ＯＮ状態になっている配線ＳＴｃＯに隣接するポリシリコン層１０８ｐも抵抗が低くなっている。したがって、非選択セルＵＳＭＣ１での相変化材料層１０７の状態によらず、選択セルに直列に接続されているいずれの非選択セルＵＳＭＣ１のポリシリコン層１０８ｐにおいてもほぼ同じ電流が流れるようにすることができる。さらに、選択セルＳＭＣではトランジスタがＯＦＦ状態であるため、電流は相変化材料層１０７を流れる。このときの電流の流れる経路を、図４に矢印で示している。
【００７３】
リセット動作、セット動作時には、選択セルＳＭＣの相変化材料層１０７を流れる電流によって相変化材料層１０７の抵抗値を変化させる。読出動作時には、選択セルＳＭＣの相変化材料層１０７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２および非選択セルＵＳＭＣ３のトランジスタは選択セルＳＭＣおよび非選択セルＵＳＭＣ１のトランジスタとそれぞれゲート電圧が共通なので、選択セルのリセット動作、セット動作、読出動作時は、非選択セルＵＳＭＣ２のトランジスタはＯＦＦ状態であり、非選択セルＵＳＭＣ３のトランジスタはＯＮ状態である。配線ＳＴｃＥが接続されたポリシリコン層１６３ｐを含む選択トランジスタはＯＦＦ状態であるので、非選択セルＵＳＭＣ２および非選択セルＵＳＭＣ３を経由した電流は流れない。したがって、相変化材料層１０７に電流が流れるのは選択セルＳＭＣの相変化材料層１０７だけになり、選択的な動作が可能である。
【００７４】
図５（ｂ）には、相変化素子の上面からの形状を説明するために、縦型チェインメモリの水平面での断面図を示している。図５（ｂ）に示すように、第１方向に延在するポリシリコン層１２１ｐ同士の間には、一方のポリシリコン層１２１ｐの側壁から順に絶縁膜１０９、ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１が形成されている領域と、絶縁膜１３３のみが形成されている領域とがある。
【００７５】
図６には、リセット動作、セット動作、読出動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ソース電極１０２、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴｃＯ、ＳＴｃＥ、ＳＴａ１、ＳＴａ２、ＳＴｂ１およびＳＴｂ２に印加する電位の関係を示している。第１選択トランジスタと第２選択トランジスタのポリシリコン層１６１ｐ、１６２ｐ（図２参照）はどちらも１本ごとに独立した電圧を印加できるようにしている。
【００７６】
図４と同様に、図６では、ビット線ＢＬ１の符号の近傍に示している数字、すなわち４／３／１Ｖはそれぞれ、リセット動作時、セット動作時、読出動作時にビット線ＢＬ１に印可する電位を表わしている。図６の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出動作時の電位を表している。図６では、第１選択トランジスタのゲートでは配線ＳＴａ１に５Ｖ、それ以外の第１選択トランジスタゲートには０Ｖを印加し、第２選択トランジスタのゲートでは配線ＳＴｂ１に５Ｖ、それ以外の第２選択トランジスタゲートには０Ｖを印加している。このように電圧を印加することで、ビット線に沿った方向のうち一箇所だけが２段選択トランジスタをＯＮ状態にすることができる。
【００７７】
図６の場合ビット線ＢＬ１〜ＢＬ４に接続された複数の縦型チェインメモリから１つずつの選択セルＳＭＣを同時に選択している。これら４つの選択セルＳＭＣは必ずしも全て動作させる必要はなく、例えば、ビット線ＢＬ１に接続されたセルを動作させたくない場合はビット線ＢＬ１の印加電圧をソース電極１０２と同じ０Ｖにするだけで良い。ソース電極１０２がプレート形状で低抵抗なので、Ｎ本（Ｎは自然数）のビット線から１つずつのセルを選択し動作させてソース電極１０２にＮ個のセルの分の電流が流れ込んだとしてもソース電極１０２での電圧降下による不具合は生じないようにできる。
【００７８】
ビット線にリセット／セット／読出動作に必要な電圧を印加し、２段選択トランジスタをＯＮ状態にした縦型チェインメモリだけ、両端に電圧が印加されて電流が流れるようにすることができる。図４で説明した方法により縦型チェインメモリ内の選択セルＳＭＣを選択し動作させることができるので、結果メモリセルアレイ内の選択セルＳＭＣを選択して動作させることができる。
【００７９】
次に、図７から図２０を用いて本実施の形態の不揮発性記憶装置の製造方法を説明する。
【００８０】
まず、図７に示すように、周辺回路（図示しない）とソース電極１０２のコンタクトプラグ（図示しない）が形成された半導体基板１（図示しない）上に、層間絶縁膜１３０、タングステン膜からなるソース電極１０２、ＴｉＮ（窒化チタン）からなるバリア金属層ＢＭ、ｎ型不純物（例えばＡｓ（ヒ素））がドープされたアモルファスシリコン層１０６ａ、絶縁膜１７１、アモルファスシリコン層１６１ａおよび絶縁膜１７２を順に形成する。バリア金属層ＢＭはソース電極１０２とアモルファスシリコン層１０６ａとが反応することを防止し、低接触抵抗なコンタクトを形成するために用いる。
【００８１】
その後、絶縁膜１７１、アモルファスシリコン層１６１ａおよび絶縁膜１７２からなる積層膜を、フォトリソグラフィ技術およびエッチング法を用いて半導体基板１（図示しない）の主面に沿う方向である第１方向に延在するストライプ状のパターンに加工する。
【００８２】
次に図８に示すように、図７を用いて説明した工程で形成したストライプ状のパターンの間の溝を完全には埋め込まないように絶縁膜１３１を形成する。絶縁膜１３１は、第１選択トランジスタのゲート絶縁膜となる。その後、絶縁膜１７２の上面に形成された絶縁膜１３１と、アモルファスシリコン層１０６ａの上面の絶縁膜１３１をエッチバックにより除去する。これにより、絶縁膜１７１、アモルファスシリコン層１６１ａおよび絶縁膜１７２からなる積層膜の前記ストライプ状のパターンのそれぞれの側壁にのみ絶縁膜１３１が残る。
【００８３】
次に、図９に示すように、第１選択トランジスタのポリシリコン層１４１ｐ（図２参照）となるアモルファスシリコン層１４１ａを例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成する。このとき、アモルファスシリコン層１４１ａは、前記溝が完全には埋め込まれないように形成する。続いて、絶縁膜１７２の上面およびアモルファスシリコン層１０６ａの上面のアモルファスシリコン層１４１ａをエッチバックにより除去する。これにより、前記ストライプ状のパターンのそれぞれの側壁にのみアモルファスシリコン層１４１ａが残る。
【００８４】
次に、図１０に示すように、前記溝内を絶縁膜１５１で埋め込んだ後、絶縁膜１５１を、アモルファスシリコン層１６１ａの延在方向である第１方向と直交する第２方向に延在するストライプ状に加工し、また、ストライプ状に加工した絶縁膜１５１同士の間の下部のアモルファスシリコン層１４１ａを除去する。このとき、アモルファスシリコン層１４１ａはストライプ状の絶縁膜１５１同士の間のスペース部分で完全に除去分離されるようにし、また、アモルファスシリコン層１６１ａは加工されないようにする。つまり、アモルファスシリコン層１４１ａは分断され、第１方向に断続的に複数並んで形成される。なお、アモルファスシリコン層１０６ａはオーバーエッチングにより削れても問題ない。
【００８５】
次に、図１１に示すように、ストライプ状の絶縁膜１５１同士の間のスペース部分を絶縁膜１５２で埋め込む。その後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて絶縁膜１５２の上面を平坦化し、アモルファスシリコン層１４１ａの上面を露出させる。
【００８６】
次に、図１２に示すように、例えばイオン打ち込み法によって、ｎ型不純物であるヒ素（Ａｓ）をアモルファスシリコン層１４１ａの上面に導入（ドーピング）することにより、アモルファスシリコン層１４１ａの上面に、アモルファスシリコン層１４１ａよりも不純物濃度が高いアモルファスシリコン層１４２ａを形成する。
【００８７】
次に、絶縁膜１３１、１５１、１５２、１７２およびアモルファスシリコン層１４２ａのそれぞれの上部に、図１２までの工程でアモルファスシリコン層１０６ａ上に形成したアモルファスシリコン層１４１ａ、１４２ａ、１６１ａおよび絶縁膜１３１を有する構造体と同様の構造体を形成する。
【００８８】
すなわち、図１３に示すように、まず半導体基板１（図示しない）の主面の全面上に、絶縁膜１７３、アモルファスシリコン層１６２ａ、絶縁膜１７４を例えばＣＶＤ法などにより順に形成した後、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４の積層膜を、フォトリソグラフィ技術およびエッチング法を用いて第１方向に延在するストライプ状に加工する。
【００８９】
この際、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４からなる積層膜のストライプパターンのそれぞれは、第２方向に隣り合うアモルファスシリコン層１６１ａ同士の間の中央の領域の直上に形成する。つまり、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４からなる積層膜は、アモルファスシリコン層１４１ａの第２方向の側壁であって絶縁膜１３１およびアモルファスシリコン層１６１ａが形成されている側の反対側の側壁に接する絶縁膜１５１の直上に形成する。また、前記ストライプパターンのそれぞれの第２方向の幅は、隣り合うアモルファスポリシリコン層１４１ａ間に存在する絶縁膜１５１の同方向の幅とほぼ同一となるような大きさとする。こうすることで、ｎ型不純物（たとえばＡｓ（ヒ素））がドープされたアモルファスシリコン層１４２ａ、絶縁膜１７２の上面が露出する。したがって、アモルファスシリコン層１４２ａは第２方向に隣り合うアモルファスシリコン層１４１ａ同士の間の領域の直上に形成される。
【００９０】
その後、半導体基板１（図示しない）の主面の全面上に、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４からなるストライパターンの溝を完全には埋め込まないように、例えばＣＶＤ法により絶縁膜１３２を形成（堆積）する。絶縁膜１３２は、第２選択トランジスタのゲート絶縁膜となる。続いて、絶縁膜１７４の上面の絶縁膜１３２と、アモルファスシリコン層１４２ａおよび絶縁膜１７２のそれぞれの上面の絶縁膜１３２とをエッチバックにより除去する。
【００９１】
その後、第２選択トランジスタのポリシリコン層１４３ｐ（図２参照）となるアモルファスシリコン層１４３ａを形成する。アモルファスシリコン層１４３ａは、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４からなるストライパターンの溝が完全には埋め込まれないように、半導体基板１（図示しない）の主面の全面上に、例えばＣＶＤ法により形成する。続いて、絶縁膜１７４上のアモルファスシリコン層１４３ａと、絶縁膜１７２の上面のアモルファスシリコン層１４３ａとをエッチバックにより除去する。
【００９２】
次に、図１４に示すように、絶縁膜１７３、アモルファスシリコン層１６２ａおよび絶縁膜１７４からなるストライパターンの溝を絶縁膜１５３で埋め込んだ後、絶縁膜１５３を第２方向に延在するストライプ状に加工し、また、ストライプ状に加工した絶縁膜１５３同士の間の下部のアモルファスシリコン層１４３ａを除去する。このとき、アモルファスシリコン層１４３ａは第１方向に隣り合う絶縁膜１５３同士の間のスペース部において完全に除去分離されるようにし、アモルファスシリコン層１６２ａは加工されないようにする。なお、アモルファスシリコン層１４３ａのパターンがアモルファスシリコン層１４２ａの直上に残るように、絶縁膜１５３のストライプ形状を決める。
【００９３】
次に、絶縁膜１５３同士の間のスペース部を絶縁膜１５４で埋め込んだ後、ＣＭＰ法により絶縁膜１５４の上部を除去し、アモルファスシリコン層１４３ａの上面を露出させる。続いて、イオン打ち込み法によってｎ型不純物であるヒ素（Ａｓ）をアモルファスシリコン層１４３ａの上面に導入し、アモルファスシリコン層１４３ａの上面にアモルファスシリコン層１４４ａを形成する。
【００９４】
このように、図１３および図１４を用いて説明した工程により、絶縁膜１３１、１５１、１５２、１７２およびアモルファスシリコン層１４２ａのそれぞれの上部に、図１２までの工程でアモルファスシリコン層１０６ａ上に形成したアモルファスシリコン層１４１ａ、１４２ａ、１６１ａおよび絶縁膜１３１を有する構造体と同様の構造体を形成する。
【００９５】
次に、図１５に示すように、半導体基板１（図示しない）の主面の全面上に、絶縁膜１１１、アモルファスシリコン層１２１ａ、絶縁膜１１２、アモルファスシリコン層１２２ａ、絶縁膜１１３、アモルファスシリコン層１２３ａ、絶縁膜１１４、アモルファスシリコン層１２４ａ、絶縁膜１１５、アモルファスシリコン層１６３ａ、絶縁膜１７５を順に成膜した積層膜を形成する。その後、前記積層膜を第１方向に延在するストライプ状に加工することにより、絶縁膜１７５の上面からアモルファスシリコン層１４４ａの上面に至る溝を複数形成する。
【００９６】
次に、図１６に示すように前記溝を完全には埋め込まないように絶縁膜１０９を形成する。絶縁膜１０９は、メモリセル部のゲート絶縁膜となる。その後、絶縁膜１７５の上面の絶縁膜１０９と、前記溝の底部、すなわちアモルファスシリコン層１４４ａの上面の絶縁膜１０９とをエッチバックにより除去し、前記積層膜の側壁のみに絶縁膜１０９を残す。
【００９７】
次に、図１７に示すように、ポリシリコン層１０８ｐ（図２参照）となる第１アモルファスシリコン層と保護絶縁膜とを順に形成する。第１アモルファスシリコン層は、前記溝が完全には埋め込まれないように形成し、保護絶縁膜は前記溝を完全に埋め込むように形成する。その後、ｎ型不純物であるヒ素（Ａｓ）、あるいはリン（Ｐ）をイオン打ち込み法で打ち込み、第１アモルファスシリコン層の上部に導入する。第１アモルファスシリコン層において、イオンドープされた部分は第２アモルファスシリコン層とする。
【００９８】
このときＡｓまたはＰをドープ（導入）する深さは、絶縁膜１７５の上面だけでなく、絶縁膜１７５の側面の第１アモルファスシリコン層の一部まで達するようにする。このように第２アモルファスシリコン層を形成するのは、後述するビット線１０３（図２参照）との接触抵抗の増大を抑止するためである。ただし、アモルファスシリコン層１６３ａ（図１６参照）の側面部分に形成されている第１アモルファスシリコン層まではドープをせず、アモルファスシリコン層１６３ａのゲート動作を妨げないようにする。なお、保護絶縁膜が形成されていることにより、前記溝の底部の第１アモルファスシリコン層には不純物は導入されない。
【００９９】
その後、熱処理により、アモルファスシリコン層１０６ａ、１６１ａ、１６２ａ、１４１ａ、１４２ａ、１４３ａ、１４４ａ、１２１ａ、１２２ａ、１２３ａ、１２４ａ、１６３ａ、第１アモルファスシリコン層および第２アモルファスシリコン層の結晶化およびこれらに含まれている不純物の活性化を行った後、保護絶縁膜を除去する。これにより、アモルファスシリコン層１０６ａ、１４２ａ、１４４ａ、１６１ａ、１６２ａ、１２１ａ、１２２ａ、１２３ａ、１２４ａ、１６３ａ、１４１ａおよび１４３ａはそれぞれ、ポリシリコン層１０６ｐ、１４２ｐ、１４４ｐ、１６１ｐ、１６２ｐ、１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、１４１ｐおよび１４３ｐとなる。なお、この熱処理により、前述した第１アモルファスシリコン層はポリシリコン層１０８ｐとなり、第２アモルファスシリコン層はポリシリコン層１３８ｐとなる。
【０１００】
次に、図１８に示すように、例えばＣＶＤ法により前記溝が完全には埋め込まれないように相変化材料層１０７を形成した後、前記溝が完全に埋め込まれるように絶縁膜１９１を形成する。
【０１０１】
次に、図１９に示すように、エッチバックによって相変化材料層１０７および絶縁膜１９１を絶縁膜１１５と同じ高さまで除去し、相変化材料層１０７および絶縁膜１９１のそれぞれの上面の高さを絶縁膜１１５の底面よりも高く絶縁膜１１５の上面よりも低い位置に後退させる。続いて、相変化材料層１０７、絶縁膜１９１および絶縁膜１１５のそれぞれの上に絶縁膜１９２を形成することで前記溝を埋め込んだ後、絶縁膜１９２をエッチバックすることで絶縁膜１９２の上部を除去し、ポリシリコン層１３８ｐの上面を露出させる。
【０１０２】
その後、図１９には示していないが、図１に示すコンタクトプラグＢＬＣ、すなわち、ビット線１０３と半導体基板１に形成した周辺回路とを接続する接続部材を形成する。
【０１０３】
次に、図２０に示すように、図１９までの工程で形成したポリシリコン層１３８ｐ上および絶縁膜１９２上に導電材料層を形成する。その後、前記導電材料層を第１方向に延在するストライプ状に加工し、前記導電材料層からなるビット線１０３を形成した後、隣り合うビット線１０３同士の間の領域の直下のポリシリコン層１３８ｐ、絶縁膜１９２、ポリシリコン層１０８ｐ、絶縁膜１１０、相変化材料層１０７および絶縁膜１９１を除去する。
【０１０４】
上記工程では、ストライプ状に加工される部分であって隣り合うビット線１０３同士の間の領域の直下のポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐ、１６３ｐ、絶縁膜１１１、１１２、１１３、１１４、１１５および１７５の積層膜ならびに絶縁膜１０９は加工されず残るが、ポリシリコン層１０８ｐ、ポリシリコン層１３８ｐ、相変化材料層１０７および絶縁膜１１０は除去される。
【０１０５】
その後、上記の工程で形成したメモリセルアレイの全体を層間絶縁膜で埋め込む。このときに埋め込む層間絶縁膜は、図５（ｂ）に示す絶縁膜１３３であり、絶縁膜１３３により、図２０に示すストライプ状のビット線１０３同士の間の領域の直下の領域であって、第１方向に隣り合う相変化材料層１０７同士の間の空間が埋め込まれる。
【０１０６】
続いて、図２に示すポリシリコン層１２１ｐ、１２２ｐ、１２３ｐ、１２４ｐに接続されるコンタクトプラグ（図示しない）、ポリシリコン層１６３ｐに接続されるコンタクトプラグ（図示しない）、ポリシリコン層１６１ｐ、１６２ｐに接続されるコンタクトプラグ（図示しない）を形成する。また、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴａｎ、ＳＴｂｎ、ＳＴｃＯおよびＳＴｃＥを形成し、それらの配線および周辺回路を接続するコンタクトプラグ（図示しない）を形成する。さらに、コンタクトプラグＧＢＬＣおよびグローバルビット線ＧＢＬを形成することにより、図１に示す本実施の形態の不揮発性記憶装置が完成する。
【０１０７】
次に、図２を用いて本実施の形態の２段選択トランジスタの動作を説明する。本実施の形態の２段選択トランジスタでは、第１選択トランジスタのゲートと第２選択トランジスタのゲートが第２方向にずれた位置に形成され、ポリシリコン層１４１ｐ、１４３ｐ、ポリシリコン層１４２ｐおよび１４４ｐからなる２段選択トランジスタのチャネル半導体層の一方の側壁にポリシリコン層１６１ｐが形成され、反対側の側壁にポリシリコン層１６２ｐが配置されている。
【０１０８】
図２では、ＯＮ状態のチャネルには電流の向きと同じ下向きの矢印を示し、ＯＦＦ状態のチャネルには×印を示してある。２段選択トランジスタがＯＮ状態になるのは、矢印が上下に接続された第１選択トランジスタおよび第２選択トランジスタの両方のチャネルが共にＯＮ状態となっているときだけで、図２の表記方法でいうと、直列接続された２段のチャネルの両方に矢印が示されている箇所だけである。
【０１０９】
したがって、ＯＮ状態にしたいチャネルの両側に配置されているポリシリコン層１６１ｐ、１６２ｐのそれぞれにＯＮ電圧を印加し、それ以外のゲートにＯＦＦ電圧を印加することで、１つのビット線１０３に対して１か所だけ２段選択トランジスタのチャネルをＯＮ状態にできる。つまり、本実施の形態の不揮発性記憶装置は、一つのメモリセルに二つの選択トランジスタ（２段選択トランジスタ）が接続されているため、一部の第１選択トランジスタおよび第２選択トランジスタのそれぞれのゲートをＯＮ状態にすることで、それらの間のチャネル半導体を選択し、前記チャネル半導体の上部のメモリセルに電流を流すことができる。このとき、例えば第１選択トランジスタのゲートをＯＮ状態にすることで、ＯＮ状態にしたい第１選択トランジスタのチャネルの前記ゲートを挟んで隣り合う他の第１選択トランジスタもＯＮ状態となるが、前記他の第１選択トランジスタの上部の第２選択トランジスタをＯＦＦ状態とすることで、前記他の第１選択トランジスタに接続されたメモリセルに電流が流れないようにすることができる。
【０１１０】
仮に、選択トランジスタが２段ではなく１段のみしか形成されていない場合、その選択トランジスタをＯＮ状態にしようとすると、その両隣の二つのチャネルがＯＮ状態となり、二つのメモリセルに電流が流れてしまうため、メモリセル一つ一つを別々に選択することができない。この場合、二つのメモリセルを別々に制御することができないため、半導体記憶装置の記憶容量はメモリセルの数に対して著しく低くなる。これに対し、本実施の形態では、特許文献４に記載されている半導体記憶装置のように、一つのゲート配線をＯＮ状態にすることで、そのゲート配線の両隣の二つのチャネルおよびそれらに接続されたメモリセルの両方を多重選択してしまうことによる容量減少を回避することができる。
【０１１１】
また、仮にポリシリコン層１６１ｐの直上にポリシリコン層１６３ｐが配置されている場合、それらのポリシリコン層をゲートとする選択トランジスタをＯＮ状態にしようとすると、それらのポリシリコン層の両隣のチャネルがＯＮ状態となってしまい、一つのチャネル半導体のみを選択することができない。これに対し、本実施の形態ではポリシリコン層１６１ｐの直上にポリシリコン層１６３ｐが配置されないようにすることで、隣り合う２段選択トランジスタのチャネル半導体の両方が通電してしまうことを防いでいる。
【０１１２】
したがって、本実施の形態の不揮発性記憶装置では、複数のメモリセルを有する縦型のユニットセルをマトリクス状に複数配置したメモリセルアレイにおいて、それぞれのユニットセルを２段選択トランジスタにより個別に選択して動作させることを可能としているため、メモリの容量を増加させることができ、不揮発性記憶装置の性能を向上させることができる。
【０１１３】
ここまで示した図１〜図２０では、縦型チェインメモリについて動作および製造方法を説明したが、本実施の形態の２段選択トランジスタは他の型のメモリにも適用することが可能である。以下に、縦型クロスポイントメモリに本発明を適用した場合の説明をする。図２１および図２２は、本実施の形態の変形例であって、縦型チェインメモリとは別の型である縦型クロスポイントメモリの不揮発性記憶装置の一部であるメモリセルアレイを示す断面図である。
【０１１４】
図２１と図２２は、本実施の形態の不揮発性記憶装置のうち、縦型クロスポイントメモリのメモリセルアレイの部分を抜き出して示した断面図である。図２１はストライプ状に複数形成されたワード線であるソース電極２０２を含み、半導体基板（図示しない）の主面に沿う第１方向に直交する第２方向に沿った断面図であり、図２２はストライプ状のソース電極２０２同士の間のスペース部分を含む、第２方向に沿う断面図である。図２１および図２２に示す縦型クロスポイントメモリは、図１〜図２０を用いて説明した縦型チェインメモリと似たような構造を有しているが、２段選択トランジスタ上のメモリセルの態様が縦型チェインメモリとは異なる。また、図２１に示すソース電極２０２、バリア金属層ＢＭおよびポリシリコン層２０６ｐは第２方向に沿ってストライプ状に形成されている。また、図２１および図２２に示す縦型クロスポイントメモリのメモリセルアレイの上部にはビット線が形成されていない。
【０１１５】
ただし、本願の特徴である２段選択トランジスタは前述した縦型チェインメモリと全く同一の形状を有している。すなわち、ポリシリコン層２０６ｐ上には絶縁膜２７１、ポリシリコン層２６１ｐおよび絶縁膜２７２の積層膜からなる第１方向に延在するストライプ状のパターンが形成され、前記パターンの第２方向の両側の側壁のそれぞれには、絶縁膜２３１を介して柱状のポリシリコン層２４１ｐが第１方向に複数並んで形成されている。ポリシリコン層２４１ｐの上部にはポリシリコン層２４１ｐよりも高濃度で不純物が導入されたポリシリコン層２４２ｐが形成されており、ポリシリコン層２４１ｐの側壁であって絶縁膜２３１が形成されている側壁の反対側の側壁には絶縁膜２５１が形成されている。
【０１１６】
また、ポリシリコン層２４１ｐ、ポリシリコン層２４２ｐおよびポリシリコン層２６１ｐを有する第１選択トランジスタ上には、第１選択トランジスタと同様の構造を有する第２選択トランジスタが配置されている。ただし、前記縦型チェインメモリと同様に、ポリシリコン層２６１ｐの直上にはポリシリコン層２６２ｐが配置されておらず、ポリシリコン層２６２ｐは絶縁膜２５１の直上に形成され、第１方向に延在している。すなわち、絶縁膜２５１上には絶縁膜２７３、ポリシリコン層２６２ｐおよび絶縁膜２７４の積層膜からなる第１方向に延在するストライプ状のパターンが形成され、前記パターンの第２方向の両側の側壁のそれぞれには、絶縁膜２３２を介して柱状のポリシリコン層２４３ｐが第１方向に複数並んで形成されている。ポリシリコン層２４３ｐの上部にはポリシリコン層２４３ｐよりも高濃度で不純物が導入されたポリシリコン層２４４ｐが形成されており、ポリシリコン層２４３ｐの側壁であって絶縁膜２３２が形成されている側壁の反対側の側壁には絶縁膜２５３が形成されている。
【０１１７】
また、図２２を見ると分かるように、第１方向におけるソース電極２０２同士間の領域直上にはポリシリコン層２４１ｐ、２４３ｐは形成されておらず、２段選択トランジスタは第１方向において分離されて複数形成されている。なお、第１方向において、ソース電極２０２、バリア金属層ＢＭおよびポリシリコン層２０６ｐからなるパターン同士の間には絶縁膜２３０が形成されており、ストライプ状に形成されたポリシリコン層２６１ｐ同士の間、およびポリシリコン層２６２ｐ同士の間には、それぞれ絶縁膜２５２および２５４がそれぞれ形成されている。
【０１１８】
図２１に示すように、電極層２２１〜２２４はそれぞれ第２方向に複数重ねられた膜からなる構造を有している。例えば電極層２２１は、ソース電極２０２上では、中央にｎ型の導電型を有するポリシリコン層２６０ｐと、ポリシリコン層２６０ｐの第２方向の両側の側壁に形成された、不純物が低濃度でドープされたポリシリコン層２５０ｐと、前記側壁にポリシリコン層２５０ｐを介して形成されたｐ型の伝導型を有するポリシリコン層２４０ｐとを有している。ポリシリコン層２５０ｐの不純物濃度は、ポリシリコン層２６０ｐ、２４０ｐのいずれの不純物濃度よりも低い。図２２に示すように、ソース電極２０２（図２１参照）同士の間の領域の直上では、ポリシリコン層２４０ｐ、２５０ｐは除去されている。電極層２２２、２２３および２２４が、いずれも上記の電極層２２１と同様の構造を有している。
【０１１９】
図２１に示すソース電極２０２側から順に積層された絶縁膜２１１、電極層２２１、絶縁膜２１２、電極層２２２、絶縁膜２１３、電極層２２３、絶縁膜２１４、電極層２２４および絶縁膜２１５の積層膜は、第１方向にストライプ状にパターニングされている。
【０１２０】
前記パターン同士の間のスペース部分であってソース電極２０２の直上には、前記パターンのそれぞれの第２方向の両側の側壁に絶縁膜２１０、相変化材料層２０７が順に形成されており、対向する前記パターンの側壁に形成された相変化材料層２０７同士の間に形成された金属電極２０４によって、前記パターン同士の間の溝は埋め込まれている。金属電極２０４の底部は、ｎ型不純物（例えばＡｓ（ヒ素））がドープされたポリシリコン層２４４ｐと電気的に接続されている。絶縁膜１１０は、相変化材料層２０７と電極配線である各最外層のポリシリコン層２４０ｐとの間での拡散を防止するための層である。
【０１２１】
クロスポイントメモリのメモリセルは、ポリシリコン層２４０ｐ、２５０ｐおよび２６０ｐからなるダイオードと、相変化材料層２０７ｐとからなる。前記積層膜に沿って金属電極２０４の第２方向の両側に形成された複数のメモリセルは、半導体基板の主面に対して垂直な方向に延在する金属電極２０４にそれぞれ直接接続され、金属電極２０４と電気的に接続されている。また、ソース電極２０２および金属電極２０４は、直列に接続された第１選択トランジスタおよび第２選択トランジスタを介して電気的に接続されている。
【０１２２】
図２２に示すように、前記パターン同士の間の領域であって、かつソース電極２０２（図２１参照）同士の間のスペース部分の直上では、金属電極２０４、相変化材料層２０７、絶縁膜２１０、ポリシリコン層２４０ｐおよび２５０ｐは除去されている。なお、図２２に示す絶縁膜２１１〜２１５およびポリシリコン層２６０ｐからなるパターンであって第１方向に延在するストライプパターン同士の間の領域には、実際には絶縁膜２３３（図２４（ｂ）参照）が形成されているが、図２２では絶縁膜２３３の図示を省略している。
【０１２３】
なお、図２１および図２２に示すメモリセルアレイの外側の領域では、図示はしていないが、メモリセルアレイ内の各ゲート配線および金属電極は前記縦型チェインメモリと同様に周辺回路などに接続されている。すなわち、ソース電極２０２の下部に、ソース電極２０２と半導体基板１（図示しない）上に形成された電界効果トランジスタとを接続するコンタクトプラグが形成されている。ソース電極２０２は第２方向にストライプ状に延在する複数の金属配線であり、メモリセルアレイの上層には２段選択トランジスタのポリシリコン層２６１ｐ、２６２ｐに給電するためのゲート配線が第１方向に延在している。
【０１２４】
また、前記ゲート配線はそれぞれ、コンタクトプラグを介して半導体基板１（図示しない）上に形成された周辺回路と接続されている。電極層２２１〜２２４はそれぞれ一本置きに配置されたストライプパターンがそれぞれの層で一体となって繋がるように形成されているため、第２方向に隣り合う電極層同士は絶縁されている。
【０１２５】
また、第１選択トランジスタおよび第２選択トランジスタのゲートであるポリシリコン層２６１ｐ、２６２ｐはどちらも１本ごとにゲートコンタクトプラグを介して別々のゲート配線に接続され、それぞれ独立した電圧を印加できるようになっている。
【０１２６】
ここで、図２３に、図２１に示すメモリセルアレイを構成するメモリセルを抜き出して示す。また、図２４（ａ）に図２３のメモリセルの等価回路図を示し、図２４（ｂ）には電極層２２１を含む断面であって、縦型チェインメモリの一部を破断した上面図を示す。図２４（ｂ）に示すように、第１方向に延在するポリシリコン層２６０ｐ同士の間には、対向するポリシリコン層２６０ｐの側壁のそれぞれから順にポリシリコン層２５０ｐ、２４０ｐ、絶縁膜２１０、相変化材料層２０７および金属電極２０４が形成されている領域と、絶縁膜２３３のみが形成されている領域とがある。
【０１２７】
図２３に示すような縦配線である金属電極２０４と横配線である電極層２２１〜２２４との交点に、メモリセル毎に形成されたポリシリコン層２４０ｐ、２５０ｐおよび２６０ｐからなるダイオードと、相変化材料層２０７からなる記憶層が接続されたセル、すなわち縦型クロスポイントメモリでは、例えば以下のような動作が行われる。なお、以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読出動作時のどの場合でも０Ｖを印加することを意味する。
【０１２８】
選択セルＳＭＣが接続されているワード線ＷＬ１には、リセット動作時、セット動作時、読出動作時にそれぞれ４、３、２Ｖを印加する。選択セルＳＭＣが接続されている配線ＭＬ１Ｏには０Ｖを印加し、選択セルＳＭＣが接続されていない配線ＭＬ２Ｏ、ＭＬ３Ｏ、ＭＬ４Ｏ、ＭＬ１Ｅ、ＭＬ２Ｅ、ＭＬ３ＥおよびＭＬ４Ｅには、リセット動作時、セット動作時、読出動作時にそれぞれ４、３、２Ｖを印加する。ポリシリコン層２６１ｐ、ポリシリコン層２６２ｐは５Ｖを印加し、チャネルをＯＮ状態にする。
【０１２９】
なお、配線ＭＬ２Ｏ、ＭＬ３Ｏ、ＭＬ４Ｏ、ＭＬ１Ｅ、ＭＬ２Ｅ、ＭＬ３ＥおよびＭＬ４Ｅは、それぞれポリシリコン層２６０ｐに接続された配線である。選択セルＳＭＣに電位を供給するポリシリコン層２６０ｐの直上または直下に配置されたポリシリコン層２６０ｐが配線ＭＬ２Ｏ、ＭＬ３ＯまたはＭＬ４Ｏに接続されているのであり、その他のポリシリコン層２６０ｐは配線ＭＬ１Ｅ、ＭＬ２Ｅ、ＭＬ３ＥまたはＭＬ４Ｅに接続されている。
【０１３０】
非選択セルＵＳＭＣではワード線電位と配線ＭＬ２Ｏ、ＭＬ３Ｏ、ＭＬ４Ｏ、ＭＬ１Ｅ、ＭＬ２Ｅ、ＭＬ３Ｅ、ＭＬ４Ｅのそれぞれの電位とが等しいので各電極層のダイオードには電流が流れず、選択セルＳＭＣにだけソース電極２０２から配線ＭＬ１Ｏに電流が流れる。リセット動作、セット動作時には、選択セルＳＭＣにおいて相変化材料層２０７を流れる電流の大きさを変化させて相変化材料層２０７の抵抗値を変える。読出動作時には、選択セルＳＭＣの相変化材料層２０７を流れる電流値を判定する。
【０１３１】
次に、図示は省略するが、図２４（ａ）に示すような一組のメモリセルが、図６に示した複数のメモリセルと動揺にマトリクス状に複数配置されたメモリアレイにおいて、リセット動作、セット動作、読出動作を行う際の各配線の電圧印加方法を説明する。なお、図２３に示す第１選択トランジスタと第２選択トランジスタのポリシリコン層２６１ｐ、２６２ｐはどちらも１本ごとに独立した電圧を印加できるようにしている。
【０１３２】
図示はしていないが、図２３と同様に、ワード線ＷＬ１の電位はリセット動作時、セット動作時、読出動作時においてそれぞれ４／３／２Ｖとする。第１選択トランジスタのゲート配線である配線ＳＴａ１にはセット動作時、セット動作時、読出動作時のいずれにおいても５Ｖを印加し、それ以外の第１選択トランジスタゲートには０Ｖを印加し、第２選択トランジスタのゲート配線である配線ＳＴｂ１には５Ｖ、それ以外の第２選択トランジスタゲートには０Ｖを印加している。このように電圧を印加することで、ワード線ＷＬ１に沿った方向のうち１か所だけが第１選択トランジスタおよび第２選択トランジスタがいずれもＯＮ状態になっている２段選択トランジスタだけをＯＮ状態にできる。
【０１３３】
ここで、ワード線ＷＬ１にリセット／セット／読出動作に必要な電圧（ここでは４／３／２Ｖ）を印加し、２段選択トランジスタをＯＮ状態にした部分でさらに選択した配線（配線ＭＬ１Ｏ）に接続されたセルは、ワード線ＷＬ１と前記配線との間でセルを介して電流が流れるため動作する。
【０１３４】
それ以外のセルについては以下のようになる。すなわち、ワード線ＷＬ１にリセット／セット／読出動作に必要な電圧（ここでは４／３／２Ｖ）を印加し、２段選択トランジスタをＯＮ状態にした部分で、さらに配線（例えば図２３の配線ＭＬ２Ｏ）にもワード線ＷＬ１と同じ電圧を印加したセルは、ワード線ＷＬ１と前記配線との間が等電位になるため電流が流れない。
【０１３５】
また、リセット／セット／読出動作の動作時においていずれもワード線に０Ｖを印加し、２段選択トランジスタをＯＮ状態にした部分で、さらに配線にも０Ｖを印加したセルには、ワード線と前記配線との間が等電位になるため電流が流れない。
【０１３６】
また、リセット／セット／読出動作の動作時においていずれもワード線に０Ｖを印加し、２段選択トランジスタをＯＮ状態にした部分で、さらに配線にリセット／セット／読出動作に必要な電圧（ここでは４／３／２Ｖ）を印加したセルには、図２４（ｂ）に示すポリシリコン層２４０ｐ、２５０ｐ、２６０ｐからなるダイオードに逆バイアスが印加されるので、ワード線と前記配線との間が等電位になるため電流が流れない。
【０１３７】
また、２段選択トランジスタをＯＦＦ状態にした部分では、ワード線との間は絶縁されるため電流は流れない。また、配線にリセット／セット／読出動作に必要な電圧（ここでは４／３／２Ｖ）を印加したセルと０Ｖを印加したセル間では、配線にリセット／セット／読出動作に必要な電圧を印加したセルの部分のポリシリコン層２４０ｐ、２５０ｐ、２６０ｐ（図２４（ｂ）参照）からなるダイオードに逆バイアスが印加されるので配線間でも電流は流れない。
【０１３８】
このように、図２４（ａ）に示すような一組のメモリセルが図６に示す複数のメモリセルのようにマトリクス状に複数配置されたメモリアレイ内においても、選択セルＳＭＣにだけ電流を流し、動作させることができる。
【０１３９】
ここまで示した図１〜図２では縦型チェインメモリについて説明し、図３２〜図２４では縦型クロスポイントメモリについて説明したが、本実施の形態の２段選択トランジスタはさらに他の型のメモリにも適用可能である。以下に、本実施の形態の変形例である縦型フラッシュメモリに本発明を適用した場合の説明をする。
【０１４０】
図２５および図２６は、変形例である縦型フラッシュメモリのメモリセルアレイの部分を抜き出して示した断面図である。縦型フラッシュメモリは、縦型チェインメモリと同様に、板状のソース電極３０２と、第２方向に延在するストライプパターンであるビット線３０３とを有しており、ビット線３０３とソース電極３０２との間にメモリセルアレイを有している。なお、図２５はビット線３０３を含むメモリセルアレイの第２方向に沿った断面図であり、図２６はビット線３０３同士の間のスペース部分を含むメモリセルアレイの第２方向に沿った断面図である。
【０１４１】
なお、図２５および図２６に示す縦型フラッシュメモリは、メモリセルの上部に２段選択トランジスタが形成されており、メモリセルの下部にさらに選択トランジスタを有している点が、図１〜図２０を用いて説明した縦型チェインメモリと異なる。また、縦型フラッシュメモリはメモリセルの構造が図１〜図２０を用いて説明した縦型チェインメモリとは異なっている。
【０１４２】
図２５に示すように、板状のソース電極３０２上には、板状のバリア金属層ＢＭおよび板状のポリシリコン層３０６ｐが順に積層されており、ポリシリコン層３６０ｐ上には、絶縁膜３７１、ゲート配線であるポリシリコン層３６１ｐおよび絶縁膜３７２からなる積層膜が第１方向に延在するストライプ状に形成されている。第２方向に隣り合う前記積層膜同士の間には、前記積層膜の両側の側壁に形成されたゲート絶縁膜３３１を介してポリシリコン層３４１ｐが埋め込まれている。
【０１４３】
前記積層膜、ゲート絶縁膜３３１およびポリシリコン層３４１ｐのそれぞれの上部には複数のメモリセルが形成され、前記複数のメモリセル上には２段選択トランジスタが形成されている。縦型フラッシュメモリの２段選択トランジスタは縦型チェインメモリの２段選択トランジスタと同一の構造を有している。すなわち、第１選択トランジスタは第１方向に延在する絶縁膜３７３、ポリシリコン層３６２ｐおよび絶縁膜３７４により構成される積層膜からなるストライプ状のパターンと、前記積層膜の第２方向の両方の側壁にゲート絶縁膜３３２を介して形成された柱状のポリシリコン層３４３ｐとを有している。ポリシリコン層３４３ｐはゲート絶縁膜３３２に接して第１方向に断続的に複数並んで形成されており、平面的にマトリクス状に配置されている。ポリシリコン層３４３ｐの上部には、ポリシリコン層３４３ｐよりも不純物濃度が高いポリシリコン層３４４ｐが形成されており、ポリシリコン層３４３ｐの側壁であってポリシリコン層３６２ｐが形成されていない方の側壁には絶縁膜３５４が埋め込まれている。
【０１４４】
また、第１選択トランジスタ上に形成された第２選択トランジスタも第１選択トランジスタと同様の構造を有している。すなわち、第２選択トランジスタは第１方向に延在する絶縁膜３７５、ポリシリコン層３６３ｐおよび絶縁膜３７６により構成される積層膜からなるストライプ状のパターンと、前記積層膜の第２方向の両方の側壁にゲート絶縁膜３３３を介して形成された柱状のポリシリコン層３４５ｐとを有している。ポリシリコン層３４５ｐはゲート絶縁膜３３３に接して第１方向に断続的に複数並んで形成されており、平面的にマトリクス状に配置されている。ポリシリコン層３４５ｐの上部には、ポリシリコン層３４５ｐよりも不純物濃度が高いポリシリコン層３４６ｐが形成されており、ポリシリコン層３４５ｐの側壁であってポリシリコン層３６３ｐが形成されていない方の側壁には絶縁膜３５６が埋め込まれている。
【０１４５】
ポリシリコン層３６３ｐのパターンは、ポリシリコン層３６２ｐの直上ではなく、ポリシリコン層３６２ｐがパターニングされて除去されている領域の直上に存在する。ポリシリコン層３４３ｐの下部はメモリセルの導電経路を構成するｎ型のポリシリコン層３４２ｐと電気的に接続され、ポリシリコン層３４３ｐの上部はｎ型不純物を高濃度でドープされたポリシリコン層３４４ｐと電気的に接続されている。ポリシリコン層３４５ｐの下部はｎ型のポリシリコン層３４４ｐと電気的に接続され、ポリシリコン層３４５ｐの上部はｎ型不純物（例えばＡｓ（ヒ素））を高濃度でドープされたポリシリコン層３４６ｐと電気的に接続されている。
【０１４６】
ポリシリコン層３６２ｐ、３６３ｐは第１方向に延在しているため、図２６に示すように、ビット線３０３（図２５参照）同士の間の領域の直下にもポリシリコン層３６２ｐ、３６３ｐは形成されている。これに対し、図２５に示すポリシリコン層３４３ｐ、３４５ｐ、ポリシリコン層３４４ｐおよび３４６ｐはビット線３０３の直下にのみ存在しており、図２６に示すようにビット線３０３（図２５参照）同士の間の領域の直下には形成されておらず、第１方向で分離されている。
【０１４７】
図２５に示すように、上記複数のメモリセルが形成されている領域には、絶縁膜３７２上に順に積層された絶縁膜３１１、ポリシリコン層３２１ｐ、絶縁膜３１２、ポリシリコン層３２２ｐ、絶縁膜３１３、ポリシリコン層３２３ｐ、絶縁膜３１４、ポリシリコン層３２４ｐおよび絶縁膜３１５の積層膜からなる第１方向に延在するストライプ状のパターンが形成されている。
【０１４８】
ポリシリコン層３２１ｐ、３２２ｐ、３２３ｐおよび３２４ｐと絶縁膜３１１、３１２、３１３、３１４および３１５とからなる前記積層膜のストライプパターンのライン部分（パターン部分）は、ポリシリコン層３６２ｐ、３６３ｐのそれぞれの直下に配置されている。前記積層膜同士の間のストライプのスペース部分は、ポリシリコン層３４３ｐ、３４５ｐの直下に配置されている。ビット線３０３は絶縁膜３７６上およびポリシリコン層３４５ｐ上に形成された、第２方向に延在するストライプ状の形状を有する導電膜である。
【０１４９】
ポリシリコン層３２１ｐ、３２２ｐ、３２３ｐおよび３２４ｐと絶縁膜３１１、３１２、３１３、３１４および３１５とからなる前記積層膜の側壁には、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造を有するゲート絶縁膜３０９およびポリシリコン層３０８ｐが順に形成されている。ゲート絶縁膜３０９は、図２５では一層の絶縁膜として示しているが、実際は電位障壁膜である二層の酸化シリコン膜と、その間に形成された電荷蓄積膜である窒化シリコン膜からなるＯＮＯ（Oxide-Nitride-Oxide）膜である。
【０１５０】
前記積層膜のスペース部分であって、ビット線３０３のスペース部分の直下では、図２６に示すようにポリシリコン層３０８ｐは除去されており、その上部の第１選択トランジスタ、第２選択トランジスタのチャネルおよび拡散層を形成するポリシリコン層３４３ｐ、３４４ｐ、３４５ｐおよび３４６ｐも除去されている。またソース電極側、すなわち前記複数のメモリセルの下部に配置されている選択トランジスタのチャネルおよび拡散層を形成するポリシリコン層３４１ｐ、３４２ｐも除去されている。
【０１５１】
図２５に示すように、隣り合う前記積層膜同士の対向する側壁には、ポリシリコン層３０８ｐの一部でありチャネル領域として機能する半導体層がそれぞれ形成されている。ポリシリコン層３０８ｐは、隣り合う前記積層膜同士の間の溝の内壁および底面に連続して形成された半導体層であり、ビット線３０３の延在方向（第２方向）に沿う断面ではＵ字型の形状を有している。したがって、ポリシリコン層３０８ｐは隣り合う前記積層膜同士の対向する側壁にそれぞれ形成された半導体層を含み、それぞれの前記半導体層はポリシリコン層３２３ｐとソース電極３０２との間に並列に接続されている。なお、前記半導体層とソース電極３０２との間にはポリシリコン層３０６ｐおよびポリシリコン層３４１ｐが介在している。
【０１５２】
つまり、隣り合う前記積層膜同士の対向する側壁にそれぞれ形成された前記半導体層を含む並列接続層（ポリシリコン層３０８ｐ）により、第１選択トランジスタとソース電極３０２とは電気的に接続されている。
【０１５３】
すなわち、ソース電極３０２およびビット線３０３は、直列接続されたポリシリコン層３４１ｐ、３４３ｐおよび隣り合う前記積層膜同士の対向する側壁の一方に形成された半導体層を介して電気的に接続されるとともに、直列接続されたポリシリコン層３４１ｐ、３４３ｐおよび前記積層膜同士の対向する側壁のもう一方に形成された半導体層を介して電気的に接続されている。
【０１５４】
次に、図２５および図２６に示されていない、メモリセルアレイの外側の領域の構成について説明する。ソース電極３０２の下部には、ソース電極３０２と、半導体基板１（図示しない）上に形成された電界効果トランジスタとを接続するコンタクトプラグが形成されている。また、ビット線３０３の下部には、ビット線３０３と、半導体基板１上に形成された電界効果トランジスタとを接続するコンタクトプラグが形成されている。
【０１５５】
メモリセルアレイの上層には各選択トランジスタのゲート配線であるポリシリコン層３６１ｐ、３６２ｐおよび３６３ｐに給電するためのゲート配線が第１に延在して形成されている。このゲート配線の同層には、第１方向に延在する他の複数のゲート配線が形成されている。ビット線３０３は、縦型フラッシュメモリを選択するための金属配線である。
【０１５６】
前記ゲート配線および前記他の複数のゲート配線はそれぞれ、コンタクトプラグを介して半導体基板１（図示しない）上に形成された周辺回路と接続されている。ポリシリコン層３２１ｐ〜３２４ｐはそれぞれのストライプパターンのうち、第２方向において一本置きに配置されたパターン同士がそれぞれの層で一体となって電気的に接続されている。すなわち、例えば第２方向に隣り合うポリシリコン層３２１ｐ同士は電気的に接続されていない。ポリシリコン層３２１ｐ〜３２４ｐはそれぞれ前記他の複数のゲート配線とコンタクトプラグを介して電気的に接続されている。一方、複数のポリシリコン層３６１ｐ、３６２ｐおよび３６３ｐは一本ごとに別々の配線に接続されており、それぞれ独立した電圧を印加できるようになっている。
【０１５７】
次に、図２７を用いて本実施の形態の変形例である縦型フラッシュメモリの書込動作、消去動作、読出動作を行う際の各配線の電位の関係を説明する。上述したように、第１選択トランジスタと第２選択トランジスタのポリシリコン層１６１ｐ、１６２ｐはそれぞれ１本ごとに独立した電圧を印加し、別々に制御することができる。
【０１５８】
ビット線ＢＬ１の端子の近傍に記している０／０／１Ｖはそれぞれ、書込動作時、消去動作時、読出動作時にビット線ＢＬ１に印加する電位を示している。図２７の他の端子の電位の表記も同様に、順に書込動作時、消去動作時、読出動作時に印加する電位を「／」で分けて表している。
【０１５９】
図２７に示すように、縦型フラッシュメモリの書込動作時には、破線で記されている選択セルＳＭＣに接続された第１選択トランジスタのゲート配線である配線ＳＴａｎ１に２Ｖを印加し、それ以外の第１選択トランジスタの配線ＳＴａｎに０Ｖを印加している。また、選択セルＳＭＣに接続された第２選択トランジスタの配線ＳＴｂｎ１に２Ｖを印可し、それ以外の第２選択トランジスタの配線ＳＴｂｎに０Ｖを印加している。このように電圧を印加することで、図２５に示すポリシリコン層３６２ｐ、３６３ｐをゲートとする２段選択トランジスタであって、ビット線に沿った方向に並ぶ複数の２段選択トランジスタのうちの１か所だけをＯＮ状態にすることができる。図２７に示すソース側の選択トランジスタのゲート配線である配線ＳＴ０ｎは、書込動作時には０Ｖを印加してチャネルをＯＦＦ状態にする。また、読出動作時には、ビット線側の２段選択トランジスタをＯＮ状態にし、選択セルＳＭＣに接続されたソース側の選択トランジスタもＯＮ状態になるように配線ＳＴ０ｎ２、ＳＴ０ｎ３に２Ｖを印加する。
【０１６０】
書込動作の際には選択セルのゲート配線である配線ＧＬ１Ｏには２０Ｖ程度の高電圧を印加し、他のゲート配線である配線ＧＬ２Ｏ〜ＧＬ４ＯおよびＧＬ１Ｅ〜ＧＬ４Ｅの印加電圧は１０Ｖ程度として、チャネルをオン状態にする。このとき、ゲート絶縁膜３０９（図２５参照）内の電荷蓄積層である窒化シリコン膜に電子が捕らえられる（トラップされる）ことにより、選択セルＳＭＣに情報が書き込まれる。
【０１６１】
読出動作の際には選択セルＳＭＣのゲート配線である配線ＧＬ１Ｏには０Ｖを印加し、他の配線ＧＬ２Ｏ〜ＧＬ４ＯおよびＧＬ１Ｅ〜ＧＬ４Ｅの印加電圧は５Ｖ程度として、チャネルをオン状態にすることで、選択セルの閾値が０Ｖより高いか低いかを判断することにより記録されている情報を判定する。
【０１６２】
消去動作の際には、全てのゲートに―２０Ｖ程度の電圧を印加してアレイ内の全セルに対して一括で消去動作を行なう。一括で消去動作を行うため、消去動作時には選択セルＳＭＣに接続された配線のみに、他の配線と異なる電圧を印可する必要はない。このとき、各メモリセルの電荷蓄積層に注入されていた電子が無くなることにより、各メモリセルの情報はリセットされる。
【０１６３】
本実施の形態では、前述したように、複数のメモリセルを有する縦型のユニットセルをマトリクス状に複数配置したメモリセルアレイにおいて、それぞれのユニットセルを２段選択トランジスタにより個別に選択して動作させることを可能としているため、メモリの容量を増加させることができ、不揮発性記憶装置の性能を向上させることができる。このことは、縦型チェインメモリ、縦型クロスポイントメモリおよび縦型フラッシュメモリのいずれにおいても同様である。
【０１６４】
また、縦型チェインメモリ、縦型クロスポイントメモリおよび縦型フラッシュメモリはいずれも、絶縁膜およびゲート配線の積層膜のストライプパターン同士の間の溝に形成されたユニットセル内に、直列に接続された複数のメモリセルからなる列を二列有している。この場合、例えば特許文献２に記載されている不揮発性半導体装置のように、絶縁膜およびゲート配線の積層膜にマトリクス状に複数形成した孔のそれぞれの中に、直列接続された複数のメモリセルからなる列を一列のみ形成する場合に比べて、不揮発性記憶装置の単位面積当たりの記憶容量を２〜３倍に増加させることができる。
【０１６５】
すなわち、本実施の形態のメモリセルは、何れも第２方向に複数の積層膜を有しているが、それぞれのメモリセルは第１方向には積層構造を有しておらず、第１方向の幅を容易に縮めることができる。これに対し、各ユニットセル内に一列のみメモリセルの列を形成するメモリでは、特許文献２に記載されているように、平面的に各孔内に環状の積層膜を構成していることが考えられる。この場合、半導体基板の主面に沿う第１方向および第１方向に直交する第２方向のそれぞれの方向において各メモリセルを縮小することが比較的困難となるため、近い将来、不揮発性記憶装置の微細化が限界に達し、記憶容量を増大させることが困難になると考えられる。また、本実施の形態の不揮発性記憶装置では、ユニットセル内にメモリセルの列を二列形成することで、メモリセルを一列のみ形成する場合よりも記憶容量を増大させることができる。
【０１６６】
また、本実施の形態の不揮発性記憶装置では、製造工程において各ユニットセル内に一列のみメモリセルの列を形成するメモリに比べて積層数を増大する可能性があるが、各ユニットセル内に一列のみメモリセルの列を形成するメモリに比べて単位面積当たりに形成するメモリセルを増やすことが可能なため、単位メモリセル当たりの加工プロセスを減らすことができる。したがって、縦型チェインメモリ、縦型クロスポイントメモリまたは縦型フラッシュメモリなどの製造工程の工程数を減らすことができるため、さらに記録密度を向上し、ビットコストを低減することができる。
【０１６７】
（実施の形態２）
本実施の形態では、前記実施の形態の不揮発性記憶装置とは別の構造を有する２段選択トランジスタの構成と製造方法の例を示す。
【０１６８】
以下に、図２８〜図３８を用いて、本実施の形態の２段選択トランジスタを縦型チェインメモリに適用した場合の不揮発性記憶装置の製造方法を示す。ただし、本実施の形態で説明する２段選択トランジスタは、前記実施の形態１と同様に、縦型クロスポイントメモリまたは縦型フラッシュメモリなどに適用することも可能である。
【０１６９】
なお、図２８、図３６および図３７は製造工程中の本実施の形態の不揮発性記憶装置の俯瞰図である。また、図２９〜図３５は製造工程中の本実施の形態の不揮発性記憶装置の断面図である。
【０１７０】
まず、図２８に示すように、周辺回路とソース電極コンタクトプラグが形成された半導体基板１（図示しない）上に、層間絶縁膜４３０、タングステン膜からなるソース電極４０２、ＴｉＮ（窒化チタン）膜からなるバリア金属層ＢＭ、ｎ型の不純物（例えばＡ（ヒ素））がドープされたアモルファスシリコン層４０６ａ、絶縁膜４７１、アモルファスシリコン層４６１ａ、絶縁膜４７２、アモルファスシリコン層４６２ａおよび絶縁膜４７３を順次ＣＶＤ法などにより形成する。
【０１７１】
その後、絶縁膜４７１、アモルファスシリコン層４６１ａ、絶縁膜４７２、アモルファスシリコン層４６２ａおよび絶縁膜４７３からなる積層膜を、フォトリソグラフィ技術およびエッチング法を用いて、第１方向に延在するストライプ状のパターンに加工する。
【０１７２】
アモルファスシリコン層４６１ａ、４６２ａはそれぞれ第１選択トランジスタ、第２選択トランジスタのゲートとなるが、第１選択トランジスタおよび第２選択トランジスタのそれぞれのゲートを別工程で形成した前記実施の形態１とは異なり、２層の選択トランジスタのゲートが自己整合的に一括で加工されている。したがって、アモルファスシリコン層４６１ａ、４６２ａは平面的に重なる位置に形成される。つまり、アモルファスシリコン層４６２ａはアモルファスシリコン層４６１ａの直上に配置される。
【０１７３】
次に、図２９に示すように、絶縁膜４７１、アモルファスシリコン層４６１ａ、絶縁膜４７２、アモルファスシリコン層４６２ａおよび絶縁膜４７３からなる積層膜のストライプパターン同士の間の溝を完全には埋め込まないように、絶縁膜４３１、アモルファスシリコン層４４１ａをそれぞれＣＶＤ法などにより順に形成する。絶縁膜４３１は第１選択トランジスタのゲート絶縁膜となり、アモルファスシリコン層４４１ａは第１選択トランジスタのチャネルの一部となる。
【０１７４】
その後、絶縁膜４７３の上面のアモルファスシリコン層４４１ａと、アモルファスシリコン層４０６ａの上面に存在するアモルファスシリコン層４４１ａとをエッチバックにより除去する。これにより、前記積層膜の側壁にのみ、絶縁膜４３１を介してアモルファスシリコン層４４１ａを残す。このとき、前記積層膜の側壁に形成された絶縁膜４３１はアモルファスシリコン層４４１ａで覆われているために、アモルファスシリコン層４４１ａを一部除去する前記エッチバックの際に絶縁膜４３１が損傷を受けることを回避できる。なお、前記実施の形態１の２段選択トランジスタに対しても同様のプロセスを適用することが可能である。
【０１７５】
次に、図３０に示すように、絶縁膜４３１の露出部をウェットエッチングで除去し、アモルファスシリコン層４０６ａの上面を露出させた後、前記積層膜からなるストライプパターン同士の間が完全に埋まるように、例えばＣＶＤ法によりアモルファスシリコン層４４２ａを形成する。
【０１７６】
次に、図３１に示すように、エッチバックによりアモルファスシリコン層４４１ａ、４４２ａを後退させ、それぞれの上面を絶縁膜４７３の高さに合わせる。すなわち、アモルファスシリコン層４４１ａ、４４２ａのそれぞれの上面高さは絶縁膜４７３の下面よりも高く、絶縁膜４７３の上面よりも低い位置に位置するようにエッチバックを行う。
【０１７７】
次に、図３２に示すように、フォトレジスト膜ＰＲ１を用いたイオン打ち込み法により、ｎ型の不純物（例えばＡｓ（ヒ素））の打ち込みをアモルファスシリコン層４４１ａ、４４２ａに対して行なう。このイオン打ち込みは、第２方向に並ぶアモルファスシリコン層４４１ａ、４４２ａからなるパターンに対し、１つ置きに行なう。すなわち、イオン打ち込みを行うアモルファスシリコン層４４１ａとそれに接するアモルファスシリコン層４４２ａの両隣のアモルファスシリコン層４４１ａ、４４２ａの上部にフォトレジスト膜ＰＲ１を形成し、フォトレジスト膜ＰＲ１により上面を覆われたアモルファスシリコン層４４１ａ、４４２ａの両隣のアモルファスシリコン層４４１ａ、４４２ａは露出した状態でイオン打ち込みを行う。イオン打ち込みされたアモルファスシリコン層４４１ａ、４４２ａはそれぞれアモルファスシリコン層４４３ａ、４４４ａとなる。
【０１７８】
次に、図３３に示すように、フォトレジスト膜ＰＲ１を除去した後に、図２９〜５８と同様の工程でアモルファスシリコン層４４５ａ、４４６ａからなるパターンを前記積層膜からなるストライプパターン同士の間であってアモルファスシリコン層４４１ａ〜４４４ａのそれぞれの上に形成する。このとき、絶縁膜４７３の上面を露出させることにより、アモルファスシリコン層４４５ａ、４４６ａからなるパターンを第１方向に延在するストライプ状のパターンとして形成し、それぞれのパターンを分離する。
【０１７９】
次に、図３４に示すように、フォトレジスト膜ＰＲ２を用いたイオン打ち込み法により、ｎ型の不純物（例えば（ヒ素））の打ち込みをアモルファスシリコン層４４５ａ、４４６ａに対して行なう。このイオン打ち込みは、アモルファスシリコン層４４５ａ、４４６ａからなるパターンであって、第２方向にストライプ状に並ぶパターンに対し、図３２を用いて説明した方法と同様に１つ置きに行なうが、図３２の工程でイオン打ち込みを行なっていないアモルファスシリコン層４４１ａ、４４２ａの直上のアモルファスシリコン層４４５ａ、４４６ａに打ち込みを行なう。イオン打ち込みされたアモルファスシリコン層４４５ａ、４４６ａはそれぞれアモルファスシリコン層４４７ａ、４４８ａとなる。
【０１８０】
したがって、第２方向に隣り合うアモルファスシリコン層４４１ａ、４４２ａからなるパターンとアモルファスシリコン層４４３ａ、４４４ａからなるパターンとではアモルファスシリコン層４４３ａ、４４４ａからなるパターンの方が不純物濃度が高くなる。また、アモルファスシリコン層４４１ａ、４４２ａからなるパターンの直上のアモルファスシリコン層４４７ａ、４４８ａと、アモルファスシリコン層４４３ａ、４４４ａからなるパターンの直上のアモルファスシリコン層４４５ａ、４４６ａとでは、アモルファスシリコン層４４７ａ、４４８ａの方が不純物濃度が高くなる。
【０１８１】
次に、図３５に示すように、フォトレジスト膜ＰＲ２を除去した後に、マスクを用いずにイオン打ち込みを行い、アモルファスシリコン層４４５ａ、４４６ａ、４４７ａ、４４８ａの上面に対してｎ型の不純物（例えばＡｓ（ヒ素））を打ち込む。これにより、アモルファスシリコン層４４５ａ、４４６ａの上部にも、アモルファスシリコン層４４５ａ、４４６ａよりも不純物濃度が高い半導体領域であるアモルファスシリコン層４４７ａ、４４８ａをそれぞれ形成する。ただし、図３５を用いて説明した工程でアモルファスシリコン層４４５ａ、４４６ａの上部に形成するアモルファスシリコン層４４７ａ、４４８ａの底面の高さは、アモルファスシリコン層４６２ａの上面の高さよりも高い領域に位置するようにする。
【０１８２】
ここで、図３５で説明したイオン打ち込み後の製造工程中の不揮発性記憶装置の俯瞰図を図３６に示す。
【０１８３】
次に、前記実施の形態１で図１５〜２０を用いて説明した工程と同様の工程により、図３７に示す複数のメモリセルを図３５に示す構造体の上部に形成する。すなわち、前記２段選択トランジスタ上に縦型チェインメモリを形成し、その上部にはビット線４０３となる金属膜を板状に形成する。なお、途中の工程の熱処理により、図３５に示すアモルファスシリコン層４４１ａ、４４２ａ、４４３ａ、４４４ａ、４４５ａ、４４６ａ、４４７ａおよび４４８ａは、それぞれ図３７に示すポリシリコン層４４１ｐ、４４２ｐ、４４３ｐ、４４４ｐ、４４５ｐ、４４６ｐ、４４７ｐおよび４４８ｐとなる。この段階では、これらのポリシリコンパターンは、ポリシリコン層４６１ｐ、４６２ｐの延在方向である第１方向に延在している。
【０１８４】
その後、前記板状の金属膜をマスクを用いて第２方向に延在するストライプ状に加工し、そのストライプパターン同士の間の直下のｎ型のポリシリコン層４３８ｐ、絶縁膜４９２、ポリシリコン層４０８ｐ、絶縁膜４１０、相変化材料層４０７および絶縁膜４９１からなる膜と、ポリシリコン層４４１ｐ、４４２ｐ、４４３ｐ、４４４ｐ、４４５ｐ、４４６ｐ、４４７ｐおよび４４８ｐとを加工する。これにより、ポリシリコン層４０６ｐの上面の一部を露出させ、前記板状の金属膜からなるストライプ状のビット線４０３を形成し、本実施の形態の特徴である２段選択トランジスタを形成する。すなわち、第２方向に延在するストライプ状に形成したビット線同士の間の領域の直下のポリシリコン層４３８ｐ、絶縁膜４９２、ポリシリコン層４０８ｐ、絶縁膜４１０、相変化材料層４０７、絶縁膜４９１およびポリシリコン層４４１ｐ〜４４８ｐを除去する。
【０１８５】
つまり、ビット線４０３のパターンの直下のポリシリコン層４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐ、４６３ｐ、絶縁膜４１１、４１２、４１３、４１４、４１５および絶縁膜１０９は加工されず残るが、ビット線４０３同士の間の直下のポリシリコン層４０８ｐ、ポリシリコン層４３８ｐ、相変化材料層４０７、絶縁膜４１０およびポリシリコン層４４１ｐ〜４４８ｐは除去される。これにより、ポリシリコン層４４１ｐ〜４４８ｐは第１方向に断続的に複数並んで形成される。
【０１８６】
この除去工程では、メモリセル部のチャネルポリシリコンおよび相変化材料層の加工時に、前記マスクを用いてメモリセル部の下層の２段選択トランジスタのチャネルポリシリコンも一括で加工することで、マスク数および工程数を削減し、製造コストの低減を実現することができる。なお、この方法は、前記実施の形態１の２段選択トランジスタに対しても適用することが可能である。また、縦型クロスポイントメモリ、縦型フラッシュメモリにも適用可能である。
【０１８７】
その後、メモリセルアレイ端のポリシリコンを前記実施の形態１と同様に各層へのコンタクトが形成できるように加工し、図３７で説明した工程でストライプ状に加工したメモリセルアレイを含めた全体を層間絶縁膜で埋め込む。すなわち、ポリシリコン層４２１ｐ〜４２４ｐに至るコンタクトプラグ、ポリシリコン層４６３ｐに至るコンタクトプラグおよびポリシリコン層４６１ｐ、４６２ｐに至るコンタクトプラグを形成し、また、複数のゲート配線および前記複数のゲート配線と周辺回路とを接続するコンタクトプラグを形成することで、図３８に示す不揮発性記憶装置が完成する。
【０１８８】
図３８に示すように、ポリシリコン層４６２ｐはポリシリコン層４６１ｐの直上に形成されており、ポリシリコン層４６１ｐとポリシリコン層４６２ｐとは平面的に重なる位置に形成されている。ゲート電極として機能するポリシリコン層４６１ｐの第２方向の一方の側壁には絶縁膜４３１を介してポリシリコン層４４１ｐ、４４２ｐが形成されており、もう一方の側壁には絶縁膜４３１を介してポリシリコン層４４３ｐ、４４４ｐが形成されている。同様に、ゲート電極として機能するポリシリコン層４６２ｐの第２方向の一方の側壁には絶縁膜４３２を介してポリシリコン層４４５ｐ、４４６ｐが形成されており、もう一方の側壁には絶縁膜４３２を介してポリシリコン層４４７ｐ、４４８ｐが形成されている。
【０１８９】
つまり、ポリシリコン層４４１ｐ、４４２ｐからなる半導体層と、ポリシリコン層４４３ｐ、４４４ｐからなる半導体層のそれぞれの両側の側壁には、絶縁膜４３１を介してポリシリコン層４６１ｐが形成されている。また、ポリシリコン層４４５ｐ、４４６ｐからなる半導体層と、ポリシリコン層４４７ｐ、４４８ｐからなる半導体層のそれぞれの両側の側壁には、絶縁膜４３２を介してポリシリコン層４６２ｐが形成されている。
【０１９０】
隣接するポリシリコン層４６１ｐ、４４１ｐは第１選択トランジスタを構成し、隣接するポリシリコン層４６２ｐ、４４６ｐは第２選択トランジスタを構成している。
【０１９１】
ポリシリコン層４６１ｐの第２方向の一方の側壁のポリシリコン層４４４ｐは、その直上のポリシリコン層４４６ｐおよびポリシリコン層４６１ｐの第２方向の他方の側壁のポリシリコン層４４２ｐよりも不純物濃度が高い。また、ポリシリコン層４６２ｐの第２方向の一方の側壁のポリシリコン層４４８ｐは、その直下のポリシリコン層４４２ｐおよびポリシリコン層４６２ｐの第２方向の他方の側壁のポリシリコン層４４６ｐよりも不純物濃度が高い。
【０１９２】
すなわち、不純物濃度が相対的に高いポリシリコン層４４３ｐ、４４４ｐからなる半導体層の直上には、不純物濃度が相対的に低いポリシリコン層４４７ｐ、４４８ｐが形成されており、不純物濃度が相対的に高いポリシリコン層４４７ｐ、４４８ｐからなる半導体層の直下には、不純物濃度が相対的に低いポリシリコン層４４１ｐ、４４２ｐが形成されている。
【０１９３】
例えば、第１選択トランジスタの複数のチャネル層は、メモリアレイの第２方向の端部から数えて奇数番目のチャネル層が相対的に低い不純物濃度を有するとき、第２方向の前記端部から数えて偶数番目のチャネル層は相対的に高い不純物濃度を有する。
【０１９４】
次に、図３８を用いて本実施の形態の２段選択トランジスタを備えた縦型チェインメモリの動作を説明する。なお、ここでいう第１選択トランジスタはポリシリコン層４４１ｐ〜４４４ｐからなるパターンと、そのパターンの側壁に絶縁膜４３１を介して隣接するポリシリコン層４６１ｐからなり、また、ここでいう第２選択トランジスタは、アモルファスシリコン層４４５ｐ〜４４８ｐからなるパターンと、そのパターンの側壁に絶縁膜４３２を介して隣接するポリシリコン層４６１ｐからなる。２段選択トランジスタは、第１選択トランジスタと第２選択トランジスタの積層構造からなるものである。
【０１９５】
本実施の形態の２段選択トランジスタでは、第１選択トランジスタおよび第２選択トランジスタのそれぞれのチャネルであって、第２方向に隣り合うチャネルの一方はｎ型不純物が高濃度でドープされているため、ゲート電圧に関わらず常にＯＮ状態となっている。図３８では、ＯＮ状態のチャネルには電流の向きと同じ下向きの矢印を示し、ＯＦＦ状態のチャネルには×印を示してある。したがって、ｎ型不純物が比較的高濃度でドープされているチャネルはゲート電圧に関わらず矢印が記されており、電流が導通可能な状態となっている。
【０１９６】
２段選択トランジスタがＯＮ状態になるのは、第１選択トランジスタとその直上の第２選択トランジスタのチャネルとが両方ともにＯＮ状態のときだけであり、図３８で示す２段選択トランジスタでは、直列接続された２段のチャネルの両方に矢印が示されている箇所だけである。ここではＯＮ状態にしたいチャネルの両側に配置されているゲート（図３８に示すポリシリコン層４４５ｐ、４４５ｐの両隣のポリシリコン層４６２ｐ）にＯＮ電圧を印加し、それ以外のゲートにＯＦＦ電圧を印加することで、１つのビット線に対して１か所だけ２段選択トランジスタのチャネルをＯＮ状態にできる。したがって、前記実施の形態１と同様の効果が得られるため、特許文献４のような多重選択による容量減少を回避でき、不揮発性記憶装置の記憶容量を増大させることができる。
【０１９７】
本実施の形態でも、前記実施の形態１と同様に、２段選択トランジスタを縦型チェインメモリ、縦型クロスポイントメモリ、縦型フラッシュメモリに適用することでさらに面内記録密度を向上し、また、ビットコストを効果的に低減することができる。
【０１９８】
また、本実施の形態では、図２９に示すように、第１選択トランジスタのゲート絶縁膜として機能する絶縁膜４３１の表面にアモルファスシリコン層４４１ａを形成している。アモルファスシリコン層４４１ａを形成しなくても、図３０で形成するアモルファスシリコン層４４２ａにより溝内にチャネル領域を形成することはできるが、アモルファスシリコン層４４１ａを形成することにより、図２９におけるアモルファスシリコン層４４１ａのエッチング工程で絶縁膜４３１が損傷を負うことを防ぎ、不揮発性記憶装置の信頼性を向上することができる。
【０１９９】
（実施の形態３）
本実施の形態では、前記実施の形態１および前記実施の形態２とは異なる２段選択トランジスタの構成および製造方法の例を示す。ここでは図３９〜図４９を用いて縦型チェインメモリに適用した場合の製造方法を示すが、前記実施の形態１および前記実施の形態２と同様に、縦型クロスポイントメモリ、縦型フラッシュメモリに適用することも可能である。
【０２００】
なお、図３９〜図４７および図４９は製造工程中の本実施の形態の不揮発性記憶装置の断面図である。また、図４８は製造工程中の本実施の形態の不揮発性記憶装置の俯瞰図である。
【０２０１】
まず、前記実施の形態２で説明した図２９の工程までは前記実施の形態２と同様に行う。その後、図３９に示すようにエッチングにより、アモルファスシリコン層５４１ａ（図２９のアモルファスシリコン層４４１ａに対応）から露出している絶縁膜５３１（図２９の絶縁膜４３１に対応）を除去する。その後、半導体基板１（図示しない）の主面の全面上に、例えばＣＶＤ法によりアモルファスシリコン層５４２ａを形成（堆積）する。このとき、アモルファスシリコン層５４２ａはアモルファスシリコン層５０６ａ上に順に積層された絶縁膜５７１、アモルファスシリコン層５６１ａ、絶縁膜５７２、アモルファスシリコン層５６２ａおよび絶縁膜５７３からなる積層膜であって第１方向に延在するストライプ状のパターン同士の間の溝を完全に埋めないように形成する。
【０２０２】
次に、図４０に示すように、斜めイオン打ち込み法により、ｎ型の不純物（例えばＡｓ（ヒ素））の打ち込みをアモルファスシリコン層５４１ａ、５４２ａに対して行なう。このとき、絶縁膜５７１〜５７３、アモルファスシリコン層５６１ａおよび５６２ａからなる積層膜のパターンの両側の側壁に絶縁膜５３１を介して形成されたアモルファスシリコン層５４１ａ、５４２ａのうち、一方の側壁に形成されたアモルファスシリコン層５４１ａ、５４２ａの全体にドーピングを行なう。イオン打ち込みされたアモルファスシリコン層５４１ａ、５４２ａはそれぞれアモルファスシリコン層５４３ａ、５４４ａとなる。
【０２０３】
アモルファスシリコン層５４３ａ、５４４ａは、前記積層膜を挟んでアモルファスシリコン層５４３ａ、５４４ａの反対側に形成され、前記斜めイオン打ち込みによって不純物が殆どドーピングされなかったアモルファスシリコン層５４１ａ、５４２ａよりも不純物濃度が高くなっている。この場合、斜めイオン打ち込みが可能な装置を必要とするが、前記実施の形態２の図３２、図３５のイオン打ち込み法とは異なりフォトレジスト膜をマスクに用いてイオン打ち込みをする必要が無いので、マスク数と工程数を低減することができる。
【０２０４】
なお、アモルファスシリコン層５６１ａ、５６２ａの側壁であってアモルファスシリコン層５４３ａが形成されている側壁の反対側の側壁に形成されたアモルファスシリコン層５４１ａ、５４２ａには前記斜めイオン打ち込みによって不純物が導入されていないことが望ましい。ただし、このアモルファスシリコン層５４１ａ、５４２ａの上部であって、絶縁膜５７３の上面よりも低く、アモルファスシリコン層５６２ａの上面よりも高い領域には不純物が導入され、比較的高濃度の不純物が導入されたアモルファスシリコン層５４４ａが形成されている。
【０２０５】
次に、図４１示すように、絶縁膜５７３上のアモルファスシリコン層５４４ａおよびアモルファスシリコン層５０６ａ上のアモルファスシリコン層５４４ａをエッチバックにより除去し、絶縁膜５７３およびアモルファスシリコン層５０６ａのそれぞれの上面を露出する。
【０２０６】
次に、図４２に示すように、例えばＣＶＤ法などにより、前記溝が完全に埋まるように絶縁膜５５０を形成した後、エッチバックにより絶縁膜５５０の上部を除去してアモルファスシリコン層５４４ａの上面を露出させる。
【０２０７】
次に、図４３に示すように、アモルファスシリコン層５４３ａ、５４４ａ、５４２ａおよび５４１ａをエッチバックにより後退させ、アモルファスシリコン層５４１ａ〜５４４ａのそれぞれの上面の高さが絶縁膜５７２と同じ高さになるようにする。すなわち、アモルファスシリコン層５４１ａ〜５４４ａのそれぞれの上面の高さは略同一であり、アモルファスシリコン層５６２ａの下面よりも低く、アモルファスシリコン層５６１ａの上面よりも高い位置に形成する。
【０２０８】
次に、図４４に示すように、ウェットエッチングにより絶縁膜５３１および５５０の上面を後退させる。このとき、絶縁膜５３１および５５０のそれぞれの上面の高さは、アモルファスシリコン層５４１ａ〜５４４ａのそれぞれの上面の高さとほぼ同じになるようにする。なお、絶縁膜５５０の上面はウェットエッチングによって山なり、すなわち第２方向の端部よりも中央部の方が高くなっていることが考えられる。
【０２０９】
次に、図４５に示すように、図３９を用いて説明した工程と同様の工程を行うことにより、前記積層膜の側壁に絶縁膜５３２を介してアモルファスシリコン層５４５ａを形成する。すなわち、前記溝を完全には埋め込まないように絶縁膜５３２およびアモルファスシリコン層５４５ａを形成した後、絶縁膜５３２の上面のアモルファスシリコン層５４５ａを形成し、前記積層膜の側壁にのみアモルファスシリコン層５４５ａを残す。続いて、ウェットエッチングにより、アモルファスシリコン層５４５ａから露出している絶縁膜５３２を除去することにより、前記積層膜の側壁にのみ絶縁膜５３２を残す。このとき、前記実施の形態２と同様に、アモルファスシリコン層５４５ａで絶縁膜５３２を覆っているため、アモルファスシリコン層５４５ａを一部除去する際に絶縁膜５３２が損傷を受けるのを回避できる。
【０２１０】
なお、絶縁膜５３２は第２選択トランジスタのゲート絶縁膜となり、アモルファスシリコン層５４５ａは第１選択トランジスタのチャネルの一部となる。
【０２１１】
この後、例えばＣＶＤ法により、前記溝が完全には埋まらないようにアモルファスシリコン層５４６ａを半導体基板１（図示しない）の主面の全面上に形成する。
【０２１２】
次に、図４６に示すように、斜めイオン打ち込み法により、ｎ型の不純物（例えばＡｓ（ヒ素））の打ち込みをアモルファスシリコン層５４５ａ、５４６ａに対して行ない、絶縁膜５７１〜５７３、アモルファスシリコン層５６１ａおよび５６２ａの積層膜からなるパターンの両側の側壁に絶縁膜５３２を介して形成されたアモルファスシリコン層５４５ａ、５４６ａのうち、一方の側壁のアモルファスシリコン層５４５ａ、５４６ａの全体にドーピングを行なう。このとき、イオン打ち込みは図４０とは反対の方向に傾けて行なう。すなわち、半導体基板１（図示しない）の主面に垂直な面であって、第１方向に沿う面を基準として、図４０で説明したイオン打ち込みの方向と対称な関係にある方向からイオン打ち込みを行う。
【０２１３】
イオン打ち込みされた領域のアモルファスシリコン層５４５ａ、５４６ａはそれぞれアモルファスシリコン層５４７ａ、５４８ａとなる。図４０の工程と同様に、斜めイオン打ち込みが可能な装置を必要とするが、実施の形態２の図３２、図３５のイオン打ち込みとは異なりフォトレジスト膜を形成してイオン打ち込みをする必要が無いので、マスク数と工程数を低減することができる。
【０２１４】
ここでは、図４０を用いて説明した工程において不純物を導入したアモルファスシリコン層５４３ａ、５４４ａの直上のアモルファスシリコン層５４５ａ、５４６ａであって、アモルファスシリコン層５６２ａと同じ高さのアモルファスシリコン層５４５ａ、５４６ａにはｎ型不純物が導入されないようにする。また、図４０を用いて説明した工程において不純物を導入しなかったアモルファスシリコン層５４１ａ、５４２ａの上部のアモルファスシリコン層５４５ａ、５４６ａであって、アモルファスシリコン層５６２ａと同じ高さのアモルファスシリコン層５４５ａ、５４６ａにはｎ型不純物を導入し、アモルファスシリコン層５４５ａ、５４６ａからなるアモルファスシリコン層５４７ａ、５４８ａをそれぞれ形成する。
【０２１５】
すなわち、ｎ型不純物濃度がアモルファスシリコン層５４１ａ、５４２ａよりも高いアモルファスシリコン層５４３ａ、５４４ａのそれぞれの上にはアモルファスシリコン層５４５ａ、５４６ａを形成し、アモルファスシリコン層５４１ａ、５４２ａのそれぞれの上にはアモルファスシリコン層５４５ａ、５４６ａよりもｎ型不純物濃度が高いアモルファスシリコン層５４７ａ、５４８ａを形成する。アモルファスシリコン層５６１ａの一方の側壁には絶縁膜５３１を介してアモルファスシリコン層５４１ａ、５４２ａが形成されており、アモルファスシリコン層５６１ａのもう一方の側壁には絶縁膜５３１を介してアモルファスシリコン層５４３ａ、５４４ａが形成されている。また、アモルファスシリコン層５６２ａの一方の側壁には絶縁膜５３２を介してアモルファスシリコン層５４５ａ、５４６ａが形成されており、アモルファスシリコン層５６２ａのもう一方の側壁には絶縁膜５３２を介してアモルファスシリコン層５４７ａ、５４８ａが形成されている。
【０２１６】
なお、アモルファスシリコン層５４３ａ、５４４ａの直上のアモルファスシリコン層５４５ａ、５４６ａの上部であって、アモルファスシリコン層５６２ａの上面より高く、絶縁膜５７３の上面よりも低い領域内の最上部には前記斜めイオン打ち込みによって不純物がドープされ、アモルファスシリコン層５４７ａ、５４８ａが形成されていることが望ましい。
【０２１７】
次に、図４７に示すように、絶縁膜５７３上のアモルファスシリコン層５４８ａ上、絶縁膜５５０上のアモルファスシリコン層５４６ａをエッチバックによりそれぞれ除去する。
【０２１８】
次に、図４８に示すように、例えばＣＶＤ法により前記溝が完全に埋まるように絶縁膜５５１を形成する。続いて、ＣＭＰ法、あるいはエッチバックにより絶縁膜５５１の上部を除去してアモルファスシリコン層５４８ａ、絶縁膜５７３のそれぞれの上面を露出させる。
【０２１９】
この後、前記実施の形態２の図３７と同様の工程を経ることで、図４９に示す２段選択トランジスタを選択素子に用いた縦型チェインメモリが完成する。
【０２２０】
本実施の形態の２段選択トランジスタでも前記実施の形態２と同様に、ビット線加工と同時に２段選択トランジスタのチャネルを加工し、マスク数と工程数を削減している。
【０２２１】
図４９に示すように、ポリシリコン層５６２ｐはポリシリコン層５６１ｐの直上に形成されており、ポリシリコン層５６１ｐとポリシリコン層５６２ｐとは平面的に重なる位置に形成されている。ゲート電極として機能するポリシリコン層５６１ｐの第２方向の一方の側壁には絶縁膜５３１を介してポリシリコン層５４１ｐ、５４２ｐが形成されており、もう一方の側壁には絶縁膜５３１を介してポリシリコン層５４３ｐ、５４４ｐが形成されている。同様に、ゲート電極として機能するポリシリコン層５６２ｐの第２方向の一方の側壁には絶縁膜５３２を介してポリシリコン層５４５ｐ、５４６ｐが形成されており、もう一方の側壁には絶縁膜５３２を介してポリシリコン層５４７ｐ、５４８ｐが形成されている。
【０２２２】
ただし、ポリシリコン層５４１ｐ、５４２ｐからなる半導体層の両側にポリシリコン層５６１ｐが形成されているわけではなく、ポリシリコン層５４１ｐ、５４２ｐからなる半導体層の第２方向の一方の側壁であってポリシリコン層５４１ｐが形成されている方の側壁には、絶縁膜５３１を介してポリシリコン層５６１ｐが形成され、前記半導体層のもう一方の側壁には絶縁膜５５０が形成されている。同様に、ポリシリコン層５４３ｐ、５４４ｐからなる半導体層の第２方向の一方の側壁であってポリシリコン層５４３ｐが形成されている方の側壁には、絶縁膜５３１を介してポリシリコン層５６１ｐが形成され、前記半導体層のもう一方の側壁には絶縁膜５５０が形成されている。
【０２２３】
同様に、ポリシリコン層５４５ｐ、５４６ｐからなる半導体層の第２方向の一方の側壁であってポリシリコン層５４５ｐが形成されている方の側壁には、絶縁膜５３２を介してポリシリコン層５６２ｐが形成され、前記半導体層のもう一方の側壁には絶縁膜５５１が形成されている。また、ポリシリコン層５４７ｐ、５４８ｐからなる半導体層の第２方向の一方の側壁であってポリシリコン層５４７ｐが形成されている方の側壁には、絶縁膜５３２を介してポリシリコン層５６２ｐが形成され、前記半導体層のもう一方の側壁には絶縁膜５５１が形成されている。
【０２２４】
すなわち、第２方向に隣り合うポリシリコン層５６１ｐ同士の間、または隣り合うポリシリコン層５６２ｐ同士の間には、互いに絶縁された柱状の半導体層が二つ形成されており、これら二つの半導体層同士の間には絶縁膜のみが形成されている。
【０２２５】
隣接するポリシリコン層５６１ｐ、５４１ｐは第１選択トランジスタを構成し、隣接するポリシリコン層５６２ｐ、５４６ｐは第２選択トランジスタを構成している。
【０２２６】
ポリシリコン層５６１ｐの第２方向の一方の側壁のポリシリコン層５４４ｐは、その直上のポリシリコン層５４６ｐおよびポリシリコン層５６１ｐの第２方向の他方の側壁のポリシリコン層５４２ｐよりも不純物濃度が高い。また、ポリシリコン層５６２ｐの第２方向の一方の側壁のポリシリコン層５４８ｐは、その直下のポリシリコン層５４２ｐおよびポリシリコン層５６２ｐの第２方向の他方の側壁のポリシリコン層５４６ｐよりも不純物濃度が高い。
【０２２７】
すなわち、不純物濃度が相対的に高いポリシリコン層５４３ｐ、５４４ｐからなる半導体層の直上には、不純物濃度が相対的に低いポリシリコン層５４７ｐ、５４８ｐが形成されており、不純物濃度が相対的に高いポリシリコン層５４７ｐ、５４８ｐからなる半導体層の直下には、不純物濃度が相対的に低いポリシリコン層５４１ｐ、５４２ｐが形成されている。
【０２２８】
例えば、第１選択トランジスタの複数のチャネル層は、メモリアレイの第２方向の端部から数えて奇数番目のチャネル層が相対的に低い不純物濃度を有するとき、第２方向の前記端部から数えて偶数番目のチャネル層は相対的に高い不純物濃度を有する。
【０２２９】
次に、図４９を用いて本実施の形態の２段選択トランジスタを備えた縦型チェインメモリの動作を説明する。本実施の形態の２段選択トランジスタの動作は、前記実施の形態２の２段選択トランジスタとほぼ同様である。なお、ここでいう第１選択トランジスタはポリシリコン層５４１ｐ〜５４４ｐからなるパターンと、そのパターンの側壁に絶縁膜５３１を介して隣接するポリシリコン層５６１ｐからなり、また、ここでいう第２選択トランジスタは、アモルファスシリコン層５４５ｐ〜５４８ｐからなるパターンと、そのパターンの側壁に絶縁膜５３２を介して隣接するポリシリコン層５６１ｐからなる。２段選択トランジスタは、第１選択トランジスタと第２選択トランジスタの積層構造からなるものである。
【０２３０】
第２方向に並ぶ複数の第１選択トランジスタのチャネルであって、隣り合うチャネルのうち一方はｎ型不純物が比較的高濃度でドープされており、ゲート電圧に関わらず常にＯＮ状態となっている。図４９では、ＯＮ状態のチャネルには電流の向きと同じ下向きの矢印、ＯＦＦ状態のチャネルには×印を示してある。つまり、ｎ型不純物がドープされていているチャネルはゲート電圧に関わらず矢印が記され、電流を流すことができる状態となる。２段選択トランジスタがＯＮ状態になるのは、矢印が第１選択トランジスタおよび第２選択トランジスタのそれぞれのチャネルが両方ともにＯＮ状態となっているときだけで、図４９では、直列接続された上下２段のチャネルの両方に矢印が示されている箇所だけが２段選択トランジスタがＯＮ状態となっている。
【０２３１】
ＯＮ状態にしたいチャネル（図４９では矢印が示してあるポリシリコン層５４５ａ、５４６ａ）にゲート絶縁膜を介して隣接しているゲート（図４９では矢印が示してあるポリシリコン層５４５ａ、５４６ａに隣接するポリシリコン層５６２ｐ）にＯＮ電圧を印加し、それ以外のゲートにＯＦＦ電圧を印加することで、１つのビット線５０３に対して１か所だけ２段選択トランジスタのチャネルをＯＮ状態にできる。したがって、前記実施の形態１と同様の効果が得られるため、特許文献４のような多重選択による容量減少を回避でき、不揮発性記憶装置の記憶容量を増大させることができる。
【０２３２】
本実施の形態でも、前記実施の形態１および前記実施の形態２と同様に、２段選択トランジスタを縦型チェインメモリ、縦型クロスポイントメモリ、縦型フラッシュメモリに適用することで、さらに面内記録密度を向上し、また、ビットコストを効果的に低減することができる。
【０２３３】
また、本実施の形態では、前記実施の形態２と同様に、図３９に示すように、第１選択トランジスタのゲート絶縁膜として機能する絶縁膜５３１の表面にアモルファスシリコン層５４１ａを形成している。これより、アモルファスシリコン層５４１ａのエッチング工程で絶縁膜５３１が損傷を負うことを防ぎ、不揮発性記憶装置の信頼性を向上することができる。
【０２３４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２３５】
例えば、前記実施の形態１〜３では、ゲート動作を行なうポリシリコン層およびソース・ドレイン経路になるチャネル等にポリシリコンを用いたことを前提に説明したが、ポリシリコン層の材料は限定されず、ゲート動作を行なうことのできる半導体材料を適用することによって本発明が実現できるようになる。また、ゲートとして機能する導電層の材料は、例えば金属膜であっても構わない。
【０２３６】
さらに、前記実施の形態１〜３では、説明を分かりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線である。したがって、位置関係等は、上下反対となってもよく、また、ビット線側にセンスアンプ等の読出回路が接続される必要もないことはいうまでもない。
【産業上の利用可能性】
【０２３７】
本発明の不揮発性記憶装置の製造方法は、メモリセルを選択する縦型トランジスタを有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【０２３８】
１    半導体基板
１０２    ソース電極
１０３    ビット線
１０６ａ    アモルファスシリコン層
１０６ｐ    ポリシリコン層
１０７    相変化材料層
１０８ｐ    チャネルポリシリコン層
１０９〜１１５    絶縁膜
１２１ｐ〜１２４ｐ    ポリシリコン層
１２２ｐ〜１２４ｐ    ポリシリコン層
１３０    層間絶縁膜
１３１〜１３３    絶縁膜
１３８ｐ    ポリシリコン層
１４１ａ〜１４４ａ    アモルファスシリコン層
１４１ｐ〜１４４ｐ    ポリシリコン層
１５１〜１５４    絶縁膜
１６１ａ    アモルファスシリコン層
１６１ｐ    ポリシリコン層
１６２ａ    アモルファスシリコン層
１６２ｐ    ポリシリコン層
１６３ａ    アモルファスシリコン層
１６３ｐ    ポリシリコン層
１７１〜１７５    絶縁膜
１９１    絶縁膜
１９２    絶縁膜
２０２    ソース電極
２０４    金属電極
２０６ｐ    ポリシリコン層
２０７    相変化材料層
２１０    絶縁膜
２１１〜２１５    絶縁膜
２２１〜２２４    電極層
２３０〜２３３    絶縁膜
２４０ｐ〜２４４ｐ    ポリシリコン層
２５０ｐ    ポリシリコン層
２５１〜２５３    絶縁膜
２６０ｐ〜２６２ｐ    ポリシリコン層
２７１〜２７４    絶縁膜
３０２    ソース電極
３０３    ビット線
３０６ｐ    ポリシリコン層
３０８ｐ    チャネルポリシリコン層
３０９    ゲート絶縁膜
３１１〜３１５    絶縁膜
３２１ｐ〜３２４ｐ    ポリシリコン層
３３１〜３３３    ゲート絶縁膜
３４１ｐ〜３４６ｐ    ポリシリコン層
３５４    絶縁膜
３５６    絶縁膜
３６０ｐ〜３６３ｐ    ポリシリコン層
３７１〜３７６    絶縁膜
４０３    ビット線
４０６ａ    アモルファスシリコン層
４０６ｐ    ポリシリコン層
４０７    相変化材料層
４０８ｐ    チャネルポリシリコン層
４１０    絶縁膜
４１１    絶縁膜
４２１ｐ〜４２４ｐ    ポリシリコン層
４３０    層間絶縁膜
４３１    絶縁膜
４３２    絶縁膜
４３８ｐ    ポリシリコン層
４４１ａ〜４４８ａ    アモルファスシリコン層
４４１ｐ〜４４８ｐ    ポリシリコン層
４６１ａ    アモルファスシリコン層
４６１ｐ    ポリシリコン層
４６２ａ    アモルファスシリコン層
４６２ｐ    ポリシリコン層
４６３ｐ    ポリシリコン層
４７１〜４７３    絶縁膜
４９１    絶縁膜
４９２    絶縁膜
５０３    ビット線
５０６ａ    アモルファスシリコン層
５３１    絶縁膜
５３２    絶縁膜
５４１ａ〜５４８ａ    アモルファスシリコン層
５４１ｐ〜５４４ｐ    ポリシリコン層
５５０    絶縁膜
５５１    絶縁膜
５６１ａ    アモルファスシリコン層
５６１ｐ    ポリシリコン層
５６２ａ    アモルファスシリコン層
５７１〜５７３    絶縁膜
ＢＬ１〜ＢＬ４    ビット線
ＢＬＣ    コンタクトプラグ
ＢＭ    バリア金属層
Ｃ１    コンタクトプラグ
Ｃ２    コンタクトプラグ
ＤＩＦ    拡散層
ＧＡＴＥ    ゲート電極
ＧＢＬ    グローバルビット線
ＧＢＬＣ    コンタクトプラグ
ＧＬ１〜ＧＬ４    配線
ＧＬ１Ｏ    配線
ＧＬ２Ｏ〜ＧＬ４Ｏ    配線
ＧＯＸ    ゲート絶縁膜
ＩＬＤ３〜ＩＬＤ６    層間絶縁膜
Ｍ１    配線層
Ｍ２    配線層
ＭＡ    メモリセルアレイ
ＭＬ１Ｅ    配線
ＭＬ１Ｏ    配線
ＭＬ２Ｏ    配線
ＭＬ４Ｅ    配線
ＰＲ１    フォトレジスト膜
ＰＲ２    フォトレジスト膜
ＳＭＣ    選択セル
ＳＴ０ｎ    選択トランジスタ
ＳＴ０ｎ２    配線
ＳＴａ１〜ＳＴａｎ    配線
ＳＴａ２    配線
ＳＴａ３    配線ＳＴｂ１〜配線
ＳＴａｎ    配線
ＳＴａｎ１    配線
ＳＴｂ１    配線
ＳＴｂ１〜ＳＴｂｎ    配線
ＳＴｂｎ    配線
ＳＴｂｎ１    配線
ＳＴｃＥ    配線
ＳＴｃＯ    配線
ＳＴＩ    素子分離層
ＵＳＭＣ    非選択セル
ＵＳＭＣ１〜ＵＳＭＣ３    非選択セル
ＷＬ１    ワード線
【図１】
2012070096.tif 000003
【図２】
2012070096.tif 000004
【図３】
2012070096.tif 000005
【図４】
2012070096.tif 000006
【図５】
2012070096.tif 000007
【図６】
2012070096.tif 000008
【図７】
2012070096.tif 000009
【図８】
2012070096.tif 000010
【図９】
2012070096.tif 000011
【図１０】
2012070096.tif 000012
【図１１】
2012070096.tif 000013
【図１２】
2012070096.tif 000014
【図１３】
2012070096.tif 000015
【図１４】
2012070096.tif 000016
【図１５】
2012070096.tif 000017
【図１６】
2012070096.tif 000018
【図１７】
2012070096.tif 000019
【図１８】
2012070096.tif 000020
【図１９】
2012070096.tif 000021
【図２０】
2012070096.tif 000022
【図２１】
2012070096.tif 000023
【図２２】
2012070096.tif 000024
【図２３】
2012070096.tif 000025
【図２４】
2012070096.tif 000026
【図２５】
2012070096.tif 000027
【図２６】
2012070096.tif 000028
【図２７】
2012070096.tif 000029
【図２８】
2012070096.tif 000030
【図２９】
2012070096.tif 000031
【図３０】
2012070096.tif 000032
【図３１】
2012070096.tif 000033
【図３２】
2012070096.tif 000034
【図３３】
2012070096.tif 000035
【図３４】
2012070096.tif 000036
【図３５】
2012070096.tif 000037
【図３６】
2012070096.tif 000038
【図３７】
2012070096.tif 000039
【図３８】
2012070096.tif 000040
【図３９】
2012070096.tif 000041
【図４０】
2012070096.tif 000042
【図４１】
2012070096.tif 000043
【図４２】
2012070096.tif 000044
【図４３】
2012070096.tif 000045
【図４４】
2012070096.tif 000046
【図４５】
2012070096.tif 000047
【図４６】
2012070096.tif 000048
【図４７】
2012070096.tif 000049
【図４８】
2012070096.tif 000050
【図４９】
2012070096.tif 000051
【手続補正書】
【提出日】平成25年11月15日(2013.11.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電層と、
前記第１導電層上に形成された第１半導体層と、
前記第１半導体層の側壁に第１絶縁膜を介して形成され前記半導体基板の主面に沿う第１方向に延在する第１配線と、
前記第１半導体層上に形成された第２半導体層と、
前記第２半導体層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２配線と、
交互に積層された複数の第３絶縁膜と複数の第３配線とを具備し前記第１方向に直交する第２方向に並んで形成された前記第１方向に延在する複数の積層膜と、
隣り合う前記複数の積層膜の対向する側壁の一方に積層された第１メモリ材料層および第３半導体層と、前記複数の積層膜の対向する側壁のもう一方に積層された第２メモリ材料層および第４半導体層と、
前記積層膜上に形成され、前記第２方向に延在する複数の第２導電層と、
を有し、
前記第１半導体層、前記第１絶縁膜および前記第１配線は第１選択トランジスタを構成し、
前記第２半導体層、前記第２絶縁膜および前記第２配線は第２選択トランジスタを構成し、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第３半導体層を介して直列に接続されるとともに、
前記第１導電層と前記第２導電層とは、前記第１半導体層、前記第２半導体層および前記第４半導体層を介して直列に接続されていることを特徴とする不揮発性記憶装置。
【請求項２】
前記第３半導体層および前記第４半導体層は、前記第２半導体層と前記第２導電層との間に並列に接続されているか、あるいは前記第１半導体層と前記第１導電層との間に並列に接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１配線および前記第２配線はそれぞれ前記第２方向に複数並んで形成され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
前記第２配線は隣り合う前記第１配線同士の間の領域の直上に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１配線と前記第１半導体層とはそれぞれの間に前記第１絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線と前記第２半導体層とはそれぞれの間に前記第２絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記第１配線および前記第２配線は前記第２方向に複数並んで形成され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
隣り合う前記第１配線同士の間には前記第１半導体層が二つ形成され、
隣り合う前記第２配線同士の間には前記第２半導体層が二つ形成され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第１メモリ材料層および前記第２メモリ材料層は相変化材料を含み、前記複数の積層膜のそれぞれの一方の側壁には、前記複数の積層膜側から順に第４絶縁膜、および前記第１メモリ材料層が形成され、もう一方の側壁には、前記複数の積層膜側から順に第５絶縁膜、前記第４半導体層および前記第２メモリ材料層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記第１メモリ材料層および前記第２メモリ材料層は前記複数の積層膜の側壁側から順に積層された第１電位障壁膜、電荷蓄積膜および第２電位障壁膜をそれぞれ含み、
前記複数の積層膜のそれぞれの一方の側壁には前記第１メモリ材料層を介して前記第３半導体層が形成され、もう一方の側壁には前記第２メモリ材料層を介して前記第４半導体層が形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記第３半導体層および前記第４半導体層と前記複数の第２導電層との間にはそれぞれ第５半導体層が形成され、
前記第５半導体層のそれぞれの前記第２方向の側壁には前記第１方向に延在する第４配線が第６絶縁膜を介して形成されていることを特徴とする請求項６記載の不揮発性記憶装置。
【請求項９】
半導体基板の主面に沿って前記半導体基板上に形成された第１導電層と、
前記第１導電層上に形成された第１半導体層と、
前記第１半導体層の側壁に第１絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する第１配線と、
前記１半導体層上に形成された第２半導体層と、
前記第２半導体層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２配線と、
前記第２半導体層上に交互に積層された複数の第３絶縁膜と複数の第１導電型の半導体層を具備し、前記第１方向に直交する第２方向に並んで形成された前記第１方向に延在する複数の積層膜と、
隣り合う前記複数の積層膜の対向する側壁の一方に形成された第１相変化材料層と、前記複数の積層膜の対向する側壁のもう一方に形成された第２相変化材料層と、
隣り合う前記複数の積層膜同士の間を埋めるように形成された第２導電層と、
前記複数の第１導電型の半導体層と前記第１相変化材料層との間および前記複数の第１導電型の半導体層と前記第２相変化材料層との間のそれぞれに形成された複数の第２導電型の半導体層と、
を有し、
前記第１導電層と前記複数の第１導電型の半導体層とは、前記第１半導体層、前記第２半導体層、前記第２導電層および前記複数の第２導電型を有する半導体層と、前記第１相変化材料層または前記第２相変化材料層のいずれか一方とを介して電気的に接続されていることを特徴とする不揮発性記憶装置。
【請求項１０】
前記第１配線および前記第２配線はそれぞれ前記第２方向に複数並んで形成され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
前記第２配線は隣り合う前記第１配線同士の間の領域の直上に形成されていることを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１１】
前記第１配線と前記第１半導体層とはそれぞれの間に前記第１絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線と前記第２半導体層とはそれぞれの間に前記第２絶縁膜を介して前記第２方向に交互に並んで複数配置され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１２】
前記第１配線および前記第２配線は前記第２方向に複数並んで形成され、
前記第２配線は前記第１配線の直上に配置され、
前記第１配線の前記第２方向の両方の側壁には前記第１絶縁膜を介して前記第１半導体層が形成され、
前記第２配線の前記第２方向の両方の側壁には前記第２絶縁膜を介して前記第２半導体層が形成され、
隣り合う前記第１配線同士の間には前記第１半導体層が二つ形成され、
隣り合う前記第２配線同士の間には前記第２半導体層が二つ形成され、
前記第１配線の前記第２方向の一方の側壁の前記第１半導体層は、その直上の前記第２半導体層および前記第１配線の前記第２方向の他方の側壁の前記第１半導体層よりも不純物濃度が高く、
前記第２配線の前記第２方向の一方の側壁の前記第２半導体層は、その直下の前記第１半導体層および前記第２配線の前記第２方向の他方の側壁の前記第２半導体層よりも不純物濃度が高いことを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１３】
（ａ）半導体基板上に形成された導電層上に、前記導電層と電気的に接続された第１チャネル層と前記第１チャネル層の側壁に第１絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する第１ゲート配線とを含む第１選択トランジスタを形成する工程と、
（ｂ）前記第１チャネル層上に、前記第１チャネル層と電気的に接続された第２チャネル層と前記第２チャネル層の側壁に第２絶縁膜を介して形成され、前記第１方向に延在する第２ゲート配線とを含む第２選択トランジスタを形成する工程と、
（ｃ）前記第２選択トランジスタ上にＮ＋１層（ＮはＮ≧１である整数）の第３絶縁膜とＮ層の第１半導体層とを交互に積層して第１積層膜を形成する工程と、
（ｄ）前記第１積層膜を加工し、前記第１方向に直交する第２方向に並び、前記第１方向に延在する複数の第１パターンを形成する工程と、
（ｅ）前記複数の第１パターンのそれぞれの側壁に第４絶縁膜を介して前記第２チャネル層と電気的に接続された第３チャネル層とメモリ材料層とを形成する工程と、
（ｆ）隣り合う前記複数の第１パターン同士の間を第５絶縁膜により埋め込んだ後、前記第３チャネル層の上面を露出させる工程と、
（ｇ）前記（ｆ）工程の後、前記第３チャネル層上に前記第３チャネル層と電気的に接続され、前記第１方向に並び、前記第２方向に延在する複数の配線を形成した後、隣り合う前記複数の配線同士の間の領域の直下の前記第３チャネル層を除去する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１４】
前記（ａ）工程では、前記第１ゲート配線の前記第２方向の両方の側壁に前記第１チャネル層を形成し、
前記（ｂ）工程では、隣り合う前記第１ゲート配線同士の間の領域の直上に前記第２ゲート配線を形成し、前記第２ゲート配線の前記第２方向の両方の側壁に前記第２チャネル層を形成することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１５】
前記（ａ）工程は、
（ａ１）前記第１ゲート配線の前記第２方向の両方の側壁に前記第１チャネル層を形成する工程と、
（ａ２）斜めイオン注入法を用いて、前記第１ゲート配線の一方の側壁の前記第１チャネル層に不純物を導入する工程と、
を有し、
前記（ｂ）工程は、
（ｂ１）前記第２ゲート配線の前記第２方向の両方の側壁に前記第２チャネル層を形成する工程と、
（ｂ２）斜めイオン注入法を用いて、前記（ａ２）工程で前記不純物を導入した前記第１チャネル層の直上に形成した前記第２チャネル層と隣り合う前記第２チャネル層に前記不純物を導入する工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１６】
前記（ａ）工程は、
（ａ３）前記第２方向に交互に並ぶ前記第１ゲート配線および前記第１チャネル層をそれぞれ複数形成する工程と、
（ａ４）前記第１ゲート配線の前記第２方向の側壁の一方に形成した前記第１チャネル層の上面を第１マスクで覆った後に、もう一方の前記第１チャネル層に不純物を導入し、続いて前記第１マスクを除去する工程と、
を有し、
前記（ｂ）工程は、
（ｂ３）前記第２方向に前記第２ゲート配線および前記第２チャネル層を交互に複数形成する工程と、
（ｂ４）前記（ａ４）工程で前記不純物を導入した前記第１チャネル層の直上に形成した前記第２チャネル層の上面を第２マスクで覆った後に、前記第２マスクで覆われていない前記第２チャネル層に前記不純物を導入し、続いて前記第２マスクを除去する工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１７】
前記メモリ材料層は相変化材料を含むことを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１８】
前記（ａ）工程は、
（ａ５）前記導電層上に前記第１ゲート配線を含む前記第１方向に延在する複数の第２パターンを前記第２方向に並べて形成する工程と、
（ａ６）前記第２方向に隣り合う前記複数の第２パターン同士の間の領域を完全には埋め込まないように前記半導体基板上に前記第１絶縁膜を形成した後、前記複数の第２パターンのそれぞれの側壁に前記第１絶縁膜を介して第４チャネル層を形成する工程と、
（ａ７）前記第４チャネル層から露出している前記第１絶縁膜を除去することで前記導電層の上面を露出させる工程と、
（ａ８）前記第２パターン同士の間の領域を埋込む第６チャネル層を形成することで、前記第４チャネル層および前記第６チャネル層を含む前記第１チャネル層を形成する工程と、
を有し、
前記（ｂ）工程は、
（ｂ５）前記導電層上に前記第２ゲート配線を含む前記第１方向に延在する複数の第３パターンを前記第２方向に並べて形成する工程と、
（ｂ６）前記第２方向に隣り合う前記複数の第３パターン同士の間の領域を完全には埋め込まないように前記半導体基板上に前記第２絶縁膜を形成した後、前記複数の第３パターンのそれぞれの側壁に前記第２絶縁膜を介して第５チャネル層を形成する工程と、
（ｂ７）前記第５チャネル層から露出している前記第２絶縁膜を除去することで前記第１チャネル層の上面を露出させる工程と、
（ｂ８）前記第３パターン同士の間の領域を埋込む第７チャネル層を形成することで、前記第５チャネル層および前記第７チャネル層を含む前記第２チャネル層を形成する工程と、
を有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項１９】
（ｃ１）前記（ｂ）工程の後であって前記（ｃ）工程の前に、前記第１チャネル層および前記第２チャネル層を前記第１方向に断続的に複数並ぶように加工する工程をさらに有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【請求項２０】
（ｇ１）前記（ｇ）工程の後、隣り合う前記複数の配線同士の間の領域の直下の前記第１チャネル層および前記第２チャネル層を除去することにより、前記第１チャネル層および前記第２チャネル層を前記第１方向に断続的に複数形成する工程をさらに有することを特徴とする請求項１３記載の不揮発性記憶装置の製造方法。
【国際調査報告】
2012070096.tif 000052
2012070096.tif 000053
2012070096.tif 000054
2012070096.tif 000055