(57)【要約】  画素信号を画素出力線（４０）に出力するためのソースフォロア増幅用トランジスタ（２２）の負荷電流源となるトランジスタ（２４）を各画素（１０）内に設けることにより、大きなバイアス電流が高抵抗である画素出力線（４０）に流れることを回避し、画素毎のオフセット電圧のばらつきを抑える。また、高抵抗の画素出力線（４０）がソースフォロア増幅回路内に配置されることを回避し、ゲイン特性の低下を防止する。これにより、画素信号のＳＮ比を改善して画質向上を図る。さらに、出力制御用トランジスタ（２５）と同一タイミングでオン・オフする電流遮断用トランジスタ（２３）をソースフォロア増幅用トランジスタ（２２）と直列に接続し、画素信号を画素出力線に出力する期間以外ではトランジスタ（２２）に電流を流さないようにすることで消費電力を抑える。
2012107995.tif 000002
【特許請求の範囲】
【請求項１】
a)フォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を後記画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、
b)前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた、画素数と同数である記憶ユニットが配置された記憶領域と、
c)前記画素領域内の１個の画素と前記記憶領域内の１個の記憶ユニットとをそれぞれ独立に接続する画素数及び記憶ユニット数と同数である画素出力線と、
を備え、前記バッファ回路は前記画素出力線を駆動する少なくとも１個の電流駆動部を含み、該電流駆動部は当該画素の内部に配置された負荷となる電流源を含むことを特徴とする固体撮像素子。
【請求項２】
a)フォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、
b)前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた記憶ユニットが配置された記憶領域と、
c)前記画素領域内のＮ個（Ｎは２以上の整数）の画素とそのＮ個の画素に対応付けられた前記記憶領域内のＮ個の記憶ユニットとをＮ個の画素及び記憶ユニット毎にそれぞれ独立に接続する画素数／Ｎ本の画素出力線と、を備え、
前記バッファ回路は、前記画素出力線を駆動する少なくとも１個の電流駆動部と、同一の画素出力線に接続されたＮ個の画素のうちの１個を選択的に該画素出力線に接続するための少なくとも１個の画素選択スイッチとを含み、前記電流駆動部は当該画素の内部に配置された負荷となる電流源を含み、同一の前記画素出力線に接続されるＮ個の画素の画素選択スイッチにはそれぞれ独立にＮ本の画素選択信号線が配線されてなることを特徴とする固体撮像素子。
【請求項３】
請求項２に記載の固体撮像素子であって、
前記バッファ回路は前記電流駆動部の動作をオン・オフする切替スイッチを含むことを特徴とする固体撮像素子。
【請求項４】
請求項１に記載の固体撮像素子であって、
前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意されることを特徴とする固体撮像素子。
【請求項５】
請求項２又は３に記載の固体撮像素子であって、
前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意されることを特徴とする固体撮像素子。
【請求項６】
請求項２、３又は５のいずれかに記載の固体撮像素子の駆動方法であって、
前記Ｎ本の画素選択信号線を通した制御信号によって前記Ｎ個の画素選択スイッチを順番に選択して前記Ｎ個の画素を順次、共通の画素出力線に接続させる第１駆動モードと、
前記Ｎ本の画素選択信号線の一部のみを用いて前記Ｎ個の画素選択スイッチの一部のみを選択し、前記Ｎ個の画素の一部を共通の画素出力線に接続させる第２駆動モードと、
が選択可能であることを特徴とする固体撮像素子の駆動方法。
【請求項７】
請求項６に記載の固体撮像素子の駆動方法であって、
同一の画素出力線に接続される前記Ｎ個の画素は垂直方向に隣接する偶数個の画素であり、第２駆動モードにおいては、前記Ｎ個の画素のうち垂直方向に１個おきの全部でＮ／２個の画素のみを使用し、且つ、画素領域内において、水平方向に隣接する画素でも使用される画素が１個おきとなるようにして、画素領域全体で市松模様の一色の部分の画素が選択されるように駆動することを特徴とする固体撮像素子の駆動方法。
【請求項８】
請求項６又は７に記載の固体撮像素子の駆動方法であって、
第２駆動モードにおいて、選択された一部の画素に対して元々該画素に対応付けられていた記憶ユニットに加え、選択されなかった画素に対応する記憶ユニットをも割り当て、選択された一部の画素に対する記憶容量を拡大したことを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその駆動方法に関し、さらに詳しくは、破壊、爆発、燃焼といった極めて高速である現象を撮影するために好適な高速動作可能である固体撮像素子とその駆動方法に関する。
【背景技術】
【０００２】
爆発、破壊、燃焼、衝突、放電等の高速の現象を短時間だけ連続的に撮影するための高速撮影装置（高速ビデオカメラ）が従来知られている（非特許文献１など参照）。こうした高速撮影装置では、１００万フレーム／秒程度以上の、きわめて高速度の撮影が必要である。そのため、一般的なビデオカメラやデジタルカメラなどに利用されている通常の撮像素子とは異なる、特殊な構造の高速動作可能な固体撮像素子が利用されている。【０００３】
上記のような用途に適した固体撮像素子として、特許文献１などに記載の画素周辺記録型撮像素子と呼ばれるＣＣＤ型の固体撮像素子や、特許文献２、３などに記載のＭＯＳ型の固体撮像素子とが知られている。後者は前者における諸問題を解決するために本願発明者らが提案しているものであり、フォトダイオードを含む画素と、各画素と一対一に対応し且つ画像信号を記憶するためのメモリセル（コンデンサ）を多数有するメモリアレイユニットとが、空間的に分離された２つの領域（画素領域及び記憶領域）の中にそれぞれ２次元的に配列された構造を持つＭＯＳ型の固体撮像素子である。【０００４】
特許文献２に記載の固体撮像素子では、画素の総数とメモリアレイユニットの総数とが等しく、１個の画素と１個のメモリアレイユニットとがそれぞれ独立したカラム線によって接続される構造となっている。そのため、全画素で一斉に各画素からカラム線を通してメモリアレイユニットに信号を転送することが可能である。その反面、総画素数と等しい本数のカラム線が必要であり、素子チップ上でカラム線の配線領域の占める割合が大きくなるために、受光部（フォトダイオード）の開口率を上げるのが難しい。【０００５】
一方、特許文献３に記載の固体撮像素子では、Ｎ個（但し、Ｎは２以上の整数）の画素とＮ個のメモリアレイユニットとが共通の１本のカラム線で接続される構造となっている。そのため、カラム線の総数が総画素数／Ｎで済み、カラム線の配線領域の面積を減らすことができるために、受光部の開口率を上げる上で有利である。その代わりに、全画素で一斉に各画素からカラム線を通してメモリアレイユニットに画素信号を転送することはできず、カラム線を共有するＮ個の画素において時分割で画素信号をメモリアレイユニットへ転送する必要がある。【０００６】
上述したように、一般的な固体撮像素子では１画素列あたり１本のみ設けられるカラム線が、上記高速撮影用のＭＯＳ型固体撮像素子では、１画素列あたりの画素数と同数本、又は１画素列あたりの画素数／Ｎ本設けられている。これは、比較的遅いフレームレートで使用される一般的な固体撮像素子の場合には画素から信号を読み出すのに十分長い信号読出し時間をかけることができるのに対し、高速撮影用の固体撮像素子においては桁違いに短い時間（１００万フレーム／秒以上の高速撮影の場合にはおおよそ数ns〜数十nsのオーダー）で信号読出しを行う必要があるために、全画素で一斉に信号読出し→メモリセルへの書き込み、又は、全画素中のＮ分の１の画素で一斉に信号読出し→メモリセルへの書き込み、という読出し動作及び記憶動作が必要となるからである。【０００７】
上述の従来の高速撮影用ＭＯＳ型固体撮像素子は高速動作を行うために様々な工夫がなされたものではあるが、次のような問題がある。【０００８】
即ち、上記特許文献２、３に記載の高速撮影用固体撮像素子ではいずれも、カラム線を駆動して画素からメモリアレイユニット内のメモリセルへ電圧信号を書き込むために、各画素の内部にソースフォロア増幅器が設けられているが、このソースフォロア増幅器の負荷電流源は画素領域と記憶領域との間に設けられた電流源領域にまとめて配置されている。これは主として、画素サイズを小さくするとともに素子チップ上の領域を有効に利用するためである。【０００９】
上記高速撮影用固体撮像素子において、駆動すべき負荷の一部であるカラム線の線幅はサブミクロンオーダー（例えば０．２８μm）であり、その長さは画素領域と記憶領域とが分離されているために最長で数mm程度とかなり長くなる。そのため、カラム線は大きな寄生抵抗をもち（例えばＡｌ配線では１kΩ程度）、また素子チップ上には複数本のカラム線が近接して平行に延設されているために大きな寄生容量も生じる（例えば１pF）。このような抵抗及び容量の大きな負荷を例えば２０ns以内という短時間で充放電するには、カラム線を駆動するソースフォロア増幅器のバイアス電流を例えば１００μA（ソースフォロワ増幅器のサイズに依存するためあくまで一例）とする必要がある。【００１０】
上述のように負荷電流源を画素から離して配置した場合、上記バイアス電流はカラム線そのものを流れることになるため、上述した寄生抵抗によって電圧降下を生じ、カラム線の負荷電流源側出力端と画素側入力端との間でオフセット電圧を生じる。画素領域中央付近の画素と画素領域下端付近（電流源領域に近い領域）に位置する画素とでは電流源領域までの距離に大きな差異があるため、それら画素における画素信号電圧はそれぞれ異なるオフセット電圧を持つことになる。また、画素内のソースフォロワ増幅器の駆動トランジスタと負荷電流源との間には高抵抗のカラム線が介在するので、ソースフォロワ増幅器のゲイン特性は劣化する。このゲイン特性の劣化の程度も、画素領域中央付近の画素と画素領域下端付近に位置する画素とでは大きく相違するため、画素毎に異なるゲイン特性を持つことになる。【００１１】
さらには、画素毎のゲイン特性は、次のような理由によっても異なるものとなる。即ち、画素数と同じ数の負荷電流源を狭い電流源領域にまとめて配置した場合、ソースフォロワ増幅器のバイアス電流帰還パスが電流源領域という狭い箇所に集中することになる。例えば特許文献２、３に記載の固体撮像素子では、全画素を半分に分割してそれぞれ異なる電流源領域及び記憶領域に対応付けているため、例えば総画素数を４００×２５６とした場合、その半分の画素数による、４００×１２８×１００μm＝５．１２Ａもの電流が瞬間的に一つの電流源領域に集中することになる。【００１２】
低電圧側電源線の配線幅を拡げることで配線の抵抗を下げようとしても抵抗をゼロとすることは不可能であるので、配線による電圧降下は常に存在し、それにより電流源領域付近での低電圧側電位（通常は接地電位）は上昇する（例えば配線抵抗が０．１Ωである場合には約５００mV）。その結果、電流源トランジスタのゲートバイアス電圧が変動し、それによって各画素内部のソースフォロワ増幅器の動作点を決めるバイアス電流そのものが変化してゲイン特性の不安定要因となる。例えば電流源領域への低電圧側電源配線を素子チップの左右両側から行う構成とした場合、上述したような接地電位の上昇は素子チップの左右端よりも中央部で大きくなり、これも画素毎に異なるゲイン特性を生じる大きな要因となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−３４５４４１号公報
【特許文献２】国際公開第２００９／０３１３０１号パンフレット
【特許文献３】国際公開第２００９／１５０８２８号パンフレット
【非特許文献】
【００１４】
【非特許文献１】近藤ほか５名、「高速度ビデオカメラHyperVision HPV-1の開発」、島津評論、島津評論編集部、２００５年９月３０日発行、第６２巻、第１・２号、ｐ．７９−８６
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した画素毎に相違するオフセット電圧やゲイン特性はいずれも画素信号の品質を劣化させるノイズ要因である。特に高速撮影用の固体撮像素子では、撮影時の露光時間（電荷蓄積時間）がきわめて短いために各画素における信号のレベル自体がかなり低く、十分な画質を得るためには上記のような要因によるノイズを低減して少しでも画素信号のＳ／Ｎを改善することが非常に重要である。【００１６】
本発明は上記課題に鑑みて成されたものであり、その目的とするところは、画素間のオフセット電圧やゲイン特性の差異を縮小することにより画素信号に乗るノイズを低減し、画質を向上させたり、或いは画質を同一程度に維持したまま撮影速度を上げたりすることができる固体撮像素子及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために成された第１発明に係る固体撮像素子は、
a)フォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を後記画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、
b)前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた、画素数と同数である記憶ユニットが配置された記憶領域と、
c)前記画素領域内の１個の画素と前記記憶領域内の１個の記憶ユニットとをそれぞれ独立に接続する画素数及び記憶ユニット数と同数である画素出力線と、
を備え、前記バッファ回路は前記画素出力線を駆動する少なくとも１個の電流駆動部を含み、該電流駆動部は当該画素の内部に配置された負荷となる電流源を含むことを特徴としている。【００１８】
また上記課題を解決するために成された第２発明に係る固体撮像素子は、
a)フォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、
b)前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた記憶ユニットが配置された記憶領域と、
c)前記画素領域内のＮ個（Ｎは２以上の整数）の画素とそのＮ個の画素に対応付けられた前記記憶領域内のＮ個の記憶ユニットとをＮ個の画素及び記憶ユニット毎にそれぞれ独立に接続する画素数／Ｎ本の画素出力線と、を備え、
前記バッファ回路は、前記画素出力線を駆動する少なくとも１個の電流駆動部と、同一の画素出力線に接続されたＮ個の画素のうちの１個を選択的に該画素出力線に接続するための少なくとも１個の画素選択スイッチとを含み、前記電流駆動部は当該画素の内部に配置された負荷となる電流源を含み、同一の前記画素出力線に接続されるＮ個の画素の画素選択スイッチにはそれぞれ独立にＮ本の画素選択信号線が配線されてなることを特徴としている。【００１９】
第１及び第２発明に係る固体撮像素子において、上記電流駆動部は典型的にはソースフォロア増幅器である。【００２０】
上述したように、従来のこの種の固体撮像素子では、電流駆動部の負荷となる電流源は電流源領域に集中的に配置されていたのに対し、第１及び第２発明に係る固体撮像素子では、電流駆動部の負荷となる電流源が各画素の内部にそれぞれ配置されている。このため、例えばソースフォロア増幅器である電流駆動部のバイアス電流は画素出力線を流れないので、その画素出力線自体の抵抗による電圧降下とそれによる信号電圧オフセットは発生せず、それに起因する画素毎のオフセット電圧のばらつきもなくなる。また、従来の構成では、高抵抗で且つ容量性である画素出力線が実質的に電流駆動部の回路に含まれていたのに対し、第１及び第２発明に係る固体撮像素子では、画素出力線が電流駆動部の回路とは分離されるので、各画素の電流駆動部におけるゲイン特性が改善され、且つ画素間のゲイン誤差も発生しなくなる。【００２１】
さらに第１及び第２発明に係る固体撮像素子では、各画素の負荷電流源が素子チップ内で集中的に配置されることなく画素領域内に分散して配置されるため、負荷電流源を流れた電流の帰還電流パスが分散される。これにより、電流集中による素子チップ上の特定部位での接地電位の上昇を抑えることができ、画素毎の接地電位のばらつきも改善される。それにより、そうした接地電位の上昇変動に起因する画素間のゲイン特性の誤差も抑制される。【００２２】
第１発明に係る固体撮像素子では画素毎に画素出力線が独立しているため、全画素で一斉に、画素出力線を通して画素信号を記憶ユニットへ送り出すことができる。一方、第２発明に係る固体撮像素子ではＮ個の画素で１本の画素出力線を共用しているため、各画素に含まれる画素選択スイッチのオン・オフにより、１組のＮ個の画素の中で１本の画素出力線に信号を出す画素が選択される。１組のＮ個の画素の中の或る１個の画素から画素出力線に信号が送出されているとき、他のＮ−１個の画素の電流駆動部は実際には機能していない。【００２３】
そこで、第２発明に係る固体撮像素子において、好ましくは、前記バッファ回路は前記電流駆動部の動作をオン・オフする切替スイッチを含む構成とするとよい。具体的には、該切替スイッチは、電流駆動部の増幅用トランジスタとその負荷となる電流源を構成するトランジスタとの接続経路を遮断するトランジスタとすることができる。
この構成によれば、上述のように１組のＮ個の画素の中の或る１個の画素から画素出力線に信号が送出されているとき、他のＮ−１個の画素の電流駆動部を切替スイッチによりオフすることができる。オフされた電流駆動部では負荷電流が流れなくなるので消費電流が減少し、素子全体で消費電力を削減するのに有効である。【００２４】
また第１及び第２発明に係る固体撮像素子では、前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意される構成とするとよい。【００２５】
この構成によれば、１本の画素出力線を画素内に配置された電流駆動部のみで駆動するのでなく、この電流駆動部と画素出力線の途中に配置された中継増幅器とで分担して駆動することができる。それによって、１個の増幅器あたりの駆動負荷が減じるので、より高速に駆動することができる。また、同一の速度で駆動する場合には、より少ないバイアス電流で済むためゲイン特性はさらに改善する。画素内の電流駆動部によるバイアス電流が減ることで画素領域における消費電流が減り、その分、記憶領域内に分散された中継増幅器領域の消費電流が増えるが、これは電流消費が素子全体に分散されたかたちとなり、前述した接地電位上昇などの原因となる電力集中を一層緩和することができる。【００２６】
前述のように第２発明に係る固体撮像素子ではＮ個の画素で１本の画素出力線を共用するため、１枚分の画像信号を各画素から記憶ユニット中の記憶セルに転送するために第１発明に係る固体撮像素子の約Ｎ倍の時間を要する。これが第２発明に係る固体撮像素子において撮影速度を上げるための制約になる。【００２７】
そこで、第３発明に係る固体撮像素子の駆動方法は、上記第２発明に係る固体撮像素子を駆動する駆動方法であって、
前記Ｎ本の画素選択信号線を通した制御信号によって前記Ｎ個の画素選択スイッチを順番に選択して前記Ｎ個の画素を順次、共通の画素出力線に接続させる第１駆動モードと、
前記Ｎ本の画素選択信号線の一部のみを用いて前記Ｎ個の画素選択スイッチの一部のみを選択し、前記Ｎ個の画素の一部を共通の画素出力線に接続させる第２駆動モードと、
が選択可能であることを特徴としている。【００２８】
第１駆動モードは撮影に全画素を使用するものであり、これに対し第２駆動モードは、全画素を使用せずにＮ個の画素からなる１組毎に一部の画素のみを使用した撮影を行うものである。即ち、第２駆動モードでは、１枚の画像は一部の画素信号が間引かれた状態の粗い画像となるものの、１本の画素出力線を通して画素領域から記憶領域に送るべき画素信号が少なくて済むので、その分、撮影速度を上げることが可能となる。即ち、第２駆動モードでは第１駆動モードと比較して、画質は下がるものの撮影速度を上げることができる。【００２９】
また第３発明に係る固体撮像素子の駆動方法では、好ましくは、同一の画素出力線に接続される前記Ｎ個の画素は垂直方向に隣接する偶数個の画素であり、第２駆動モードにおいては、前記Ｎ個の画素のうち垂直方向に１個おきの全部でＮ／２個の画素のみを使用し、且つ、画素領域内において、水平方向に隣接する画素でも使用される画素が１個おきとなるようにして、画素領域全体で市松模様の一色（例えば白色）部分の画素が選択されるような駆動を行うとよい。これによれば、間引きされる画素がかたまらずに分散されるので、画質の劣化をできるだけ抑えながら撮影速度を上げることができる。【００３０】
また第３発明に係る固体撮像素子の駆動方法では、第２駆動モードにおいて、選択された一部の画素に対して元々該画素に対応付けられていた記憶ユニットに加え、選択されなかった画素に対応する記憶ユニットをも割り当て、選択された一部の画素に対する記憶容量を拡大するようにするとよい。これにより、画質を落として撮影速度を上げた際に、連続撮影可能なフレーム数を増やす、つまり撮影可能時間を延ばすことができる。
【発明の効果】
【００３１】
第１及び第２発明に係る固体撮像素子によれば、画素間のオフセット電圧やゲイン特性の誤差などのノイズ要因が除去されるとともに接地電位のばらつきも軽減される。これにより、各画素における画素信号の質、つまりはＳＮ比が向上し、画質を改善することができる。【００３２】
また第３発明に係る固体撮像素子の駆動方法によれば、素子上で画素出力線の占める領域の面積を減らしながらも撮影速度を上げることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施例である固体撮像素子の半導体チップ上のレイアウトを示す概略平面図。
【図２】第１実施例の固体撮像素子における画素と記憶ユニットとの接続状態を示す図。
【図３】第１実施例の固体撮像素子における画素領域中の１個の画素の回路構成図。
【図４】第１実施例の固体撮像素子における１個の記憶ユニットの回路構成図。
【図５】第１実施例の固体撮像素子における１個の画素内の動作の概略タイムチャート。
【図６】従来構成と第１実施例の構成とについて回路シミュレーションにより１２個の画素のソースフォロア増幅器の入力電圧−出力電圧特性を計算した結果を示す図。
【図７】従来構成と第１実施例の構成とについて回路シミュレーションにより画素領域内で画素領域下端から最も遠い位置にある４個の画素のソースフォロア増幅器のゲイン特性を計算した結果を示す図。
【図８】本発明の第２実施例の固体撮像素子における画素と記憶ユニットとの接続状態を示す図。
【図９】第２実施例の固体撮像素子における画素領域中の１個の画素の回路構成図。
【図１０】第２実施例の固体撮像素子における１個の画素内の動作の概略タイムチャート。
【図１１】第２実施例の固体撮像素子における各駆動モードの概略タイムチャート。
【図１２】第２実施例の固体撮像素子における各駆動モードの概略タイムチャート。
【図１３】第２実施例の固体撮像素子において画素ハーフ駆動モードの際に駆動される画素位置を示す概念図。
【図１４】本発明の第３実施例の固体撮像素子における画素、中継増幅器、及び記憶ユニットの接続状態を示す図。
【発明を実施するための形態】
【００３４】
［第１実施例］
以下、本発明の第１実施例である固体撮像素子及びその駆動方法について、添付図面を参照して説明する。
【００３５】
本実施例による固体撮像素子の全体の回路構成及び構造について、図１〜図４により説明する。図１は本実施例の固体撮像素子の半導体チップ上のレイアウトを示す概略平面図、図２は画素と記憶ユニットとの接続状態を示す図、図３は画素領域中の１個の画素の回路構成図、図４は１個の記憶ユニットの回路構成図である。
【００３６】
図１に示すように、この固体撮像素子は、入射光を受けて画素毎に画素信号を生成するための一つの大きな画素領域２と、画素信号が外部に読み出されるまで保持するための２つに分割された記憶領域（第１記憶領域３ａ、第２記憶領域３ｂ）とを、半導体基板１上に備える。画素領域２と記憶領域３ａ、３ｂとは、互いに分離され、それぞれまとまった領域である。略矩形状の画素領域２内にはＮ行、Ｍ列の合計Ｎ×Ｍ個の画素１０が二次元アレイ状に配置され、この画素領域２はそれぞれ（Ｎ／２）×Ｍ個の画素１０が配置された第１画素領域２ａと第２画素領域２ｂとの２つに分割されている。また、第１、第２記憶領域３ａ、３ｂにはそれぞれ、（Ｎ／２）×Ｍ個の記憶ユニット３０が二次元アレイ状に配置されている。
【００３７】
第１記憶領域３ａには第１垂直走査回路領域４ａと第１水平走査回路領域５ａとが付設され、第２記憶領域３ｂにも同様に、第２垂直走査回路領域４ｂと第２水平走査回路領域５ｂとが付設されている。第１垂直走査回路領域４ａ及び第１水平走査回路領域５ａには、第１記憶領域３ａ中の記憶ユニット３０に含まれる記憶セルからの信号の読み出しを制御するためのシフトレジスタやデコーダなどの回路が配設され、第２垂直走査回路領域４ｂ及び第２水平走査回路領域５ｂにも同様の構成の回路が配設されている。
【００３８】
図１に示すように、本実施例の固体撮像素子は、画素領域２を第１画素領域２ａ、第２画素領域２ｂの２つに区画する線（図１中に点線で示す直線）を中心として、ほぼ線対称の構造である。この線を挟んだ両部分の構造及び動作は同じであるため、以下の説明では、第１画素領域２ａ、第１記憶領域３ａ、第１垂直走査回路領域４ａ、及び第１水平走査回路領域５ａの構造及び動作を中心に述べる。
【００３９】
画素領域２に配設される画素の数、つまりＮ及びＭの値はそれぞれ任意に決めることができる。これらの値を大きくすれば画像の解像度は上がるが、その反面、チップ全体の面積が大きくなる、或いは、チップ面積が同一であるとすると１画素当たりのチップ面積が小さくなり感度の点では不利である。ここで説明する例では、Ｎ＝２５６、Ｍ＝４００である。この場合、第１画素領域２ａ及び第２画素領域２ｂにそれぞれ配置される画素の数は、水平方向（横方向）が４００、垂直方向（縦方向）が１２８である。
【００４０】
図２に示すように、画素領域２ａ中の１個の画素１０と、記憶領域３ａ中の１個の記憶ユニット３０とはそれぞれ１本の画素出力線４０で接続されている。したがって、画素領域２ａと記憶領域３ａとは、各領域２ａ、３ａに含まれる画素１０又は記憶ユニット３０と同数の（この例では１２８×４００）画素出力線４０で接続されている。なお、記憶領域３ａにおいて垂直方向に配列されている全ての記憶ユニット３０の出力は共通の垂直出力線４１に接続され、さらに垂直転送ゲート４２を介して共通の出力線４３に接続され、出力バッファ４４を経て外部に接続されている。
【００４１】
図３に示すように、１個の画素１０は、フォトダイオード（ＰＤ）１１、転送用トランジスタ１２、リセット用トランジスタ１３、フローティングディフュージョン（ＦＤ）１４、第１段バッファ用トランジスタ１５、第１段バイアス用トランジスタ１７、第１コンデンサ１８、第１サンプリング用トランジスタ１９、第２サンプリング用トランジスタ２０、第２コンデンサ２１、ソースフォロア増幅用トランジスタ２２、負荷電流源用トランジスタ２４、及び、出力制御用トランジスタ２５、を含む。
【００４２】
フォトダイオード１１は光を受けて光電荷を生成するものである。フローティングディフュージョン１４は光電荷を一時的に蓄積するとともにこれを電圧信号に変換するものであり、本発明における検出ノードに相当する。転送用トランジスタ１２は光電荷をフォトダイオード１１からフローティングディフュージョン１４へ転送するためのものであり、本発明における転送ゲートに相当する。リセット用トランジスタ１３はフローティングディフュージョン１４に蓄積された電荷を排出するためのものであり、本発明におけるリセット素子に相当する。第１コンデンサ１８、第２コンデンサ２１、第１サンプリング用トランジスタ１９、及び第２サンプリング用トランジスタ２０は相関２重サンプリング（ＣＤＳ）回路を構成するものである。第１段バッファ用トランジスタ１５及び第１段バイアス用トランジスタ１７は、フローティングディフュージョン１４と相関２重サンプリング回路とのインターフェイスの機能を果たすバッファである。ソースフォロア増幅用トランジスタ２２、負荷電流源用トランジスタ２４、及び出力制御用トランジスタ２５、は、フローティングディフュージョン１４に蓄積された電荷信号をＣＤＳ回路を通して画素出力線４０に電圧信号として出力するためのものであり、本発明におけるバッファ回路に相当する。
【００４３】
転送用トランジスタ１２、リセット用トランジスタ１３、第１サンプリング用トランジスタ１９、第２サンプリング用トランジスタ２０、及び出力制御用トランジスタ２５のゲート端子には、それぞれφＴ、φＲ、φＮＳ、φＳＳ、φＸ２なる駆動パルス信号（制御信号）を供給するための駆動ラインが接続される。これら駆動ラインは画素領域２内の全ての画素１０に共通である。これにより、画素領域２ａ、２ｂに含まれる全ての画素１０において電荷蓄積動作等のための同時駆動が行われる。
【００４４】
図５は１個の画素１０における光電変換から信号送出までの動作の概略タイムチャートである。これを参照しつつ、画素１０における動作を説明する。
【００４５】
フォトダイオード１１からフローティングディフュージョン１４へ信号電荷を転送する前に、リセット用トランジスタ１３をオンさせることによりフローティングディフュージョン１４は電源電圧ＶＲにリセットされる。しかしながら、そのあとにリセット用トランジスタ１３をオフにしてフローティングディフュージョン１４をフローティング状態にする際に、フローティングディフュージョン１４のキャパシタに熱ノイズが取り込まれるためフローティングディフュージョン１４の電圧は揺らぎ、電源電圧（リセット電圧）ＶＲそのものとはならない。リセットノイズと呼ばれるこの揺らぎ成分が存在する状態でフォトダイオード１１からフローティングディフュージョン１４へ信号電荷の転送を始めると、その信号電荷にノイズが重畳したものが電圧信号となって出力されてしまうことになる。そこで、以下のような手順でノイズを取り除きつつ画素信号を出力する。
【００４６】
図５中のｔ１の時点（φＴ：オン→オフ）で転送用トランジスタ１２はオフとなり、フォトダイオード１１がフローティング状態となって光電変換で発生した電荷の蓄積（露光）が開始される。このとき、フローティングディフュージョン１４はリセット電圧ＶＲにリセットされている。少し遅れてｔ２の時点（φＲ：オン→オフ）でリセット用トランジスタがオフとなるとフローティングディフュージョン１４がフローティング状態となる。上述したように、このときフローティングディフュージョン１４の電圧はリセット電圧ＶＲ＋リセットノイズ電圧となる。ｔ３の時点（φＮＳ、φＳＳ：オフ→オン）で第１、第２サンプリング用トランジスタ１９、２０が共にオンすると、第１コンデンサ１８の第２サンプリング用トランジスタ２０側の端子電圧と第２コンデンサ２１の第２サンプリング用トランジスタ２０側の端子電圧とはいずれもリセット電圧ＶＲにリセットされる。
【００４７】
ｔ４の時点（φＮＳ：オン→オフ）で第１サンプリング用トランジスタ１９のみがオフされると、第１コンデンサ１８の第２サンプリング用トランジスタ２０側の端子と第２コンデンサ２１の第２サンプリング用トランジスタ２０側の端子とはいずれもフローティング状態となる。このとき、第１段バッファ用トランジスタ１５を通して第１コンデンサ１８に与えられる電圧がリセット電圧＋リセットノイズ電圧であれば、ソースフォロア増幅用トランジスタ２２のゲート端子に印加される電圧はリセット電圧ＶＲとなるから、リセットノイズは除去されることになる。ｔ５の時点（φＴ：オフ→オン）で転送用トランジスタ１２をオンさせて、フォトダイオード１１からフローティングディフュージョン１４へ信号電荷の転送を行う。これにより、ソースフォロア増幅用トランジスタ２２のゲート端子に印加される電圧は、リセット電圧ＶＲから［正味の信号電圧］×［ＣＤＳ回路のゲイン］だけ下がる。
【００４８】
ｔ６の時点（φＳＳ：オン→オフ）で第２サンプリング用トランジスタ２０もオフされると、ソースフォロア増幅用トランジスタ２２のゲート端子に印加される電圧が確定する。このときの電圧はリセットノイズ電圧が除かれた［正味の信号電圧］×［ＣＤＳ回路のゲイン］なる電圧である。その後、ｔ７の時点（φＸ２；オフ→オン）で出力制御用トランジスタ２５をオンすれば、上記のようにフローティングディフュージョン１４におけるリセットノイズを含まない信号電圧がソースフォロア増幅用トランジスタ２２を介して画素出力線４０に出力される。
【００４９】
なお、上記説明では、ＣＤＳ回路におけるリセットノイズを考慮していないが、実際には、第１コンデンサ１８、第２コンデンサ２１がフローティング状態になるとき、フローティングディフュージョン１４と同様にリセットノイズは発生し得る。しかしながら、これはフローティングディフュージョン１４の容量に比べて第１コンデンサ１８、第２コンデンサ２１の容量を大きくしておけば、リセットノイズの影響は相対的に小さくなるため、実用上無視することができる。
【００５０】
図４に示すように、１個の記憶ユニット３０は、画素領域２ａから延伸する画素出力線４０に接続された書き込み用トランジスタ３１、読み出しバッファ用トランジスタ３３、バイアス用トランジスタ３４、読み出し用トランジスタ３５、書き込み用トランジスタ３１と読み出しバッファ用トランジスタ３３との間の記憶ユニット内信号線３２に接続された蓄積フレーム数Ｌ（この例ではＬ＝１２８）分のサンプリング用トランジスタ３６及びコンデンサ３７と、を含む。コンデンサ３７は例えばダブルポリシリコンゲート構造やスタック構造などにより形成される。書き込み用トランジスタ３１のゲート端子には、全記憶ユニット３０に共通であるφＷＳなる駆動パルス信号を供給するための駆動ラインが接続される。読み出し用トランジスタ３５のゲート端子には垂直方向の行単位に共通で行毎に異なるφＶＳＲなる駆動パルス信号を供給するための駆動ラインが接続される。さらにサンプリング用トランジスタ３６のゲート端子には、１個の記憶ユニット３０に含まれるＬ個のサンプリング用トランジスタ毎に相違し、且つ全ての記憶ユニット３０で同じ順番のサンプリング用トランジスタには共通であるφＶＳＲ１なる駆動パルス信号を供給するための駆動ラインが接続される。
【００５１】
この記憶ユニット３０では、対応する画素１０から画素出力線４０に信号が出力された状態であるときに、読み出し用トランジスタ３５をオフ状態にして書き込み用トランジスタ３１をオンし、さらに１２８個のサンプリング用トランジスタ３６のうちの任意の１つを選択的にオンすると、記憶ユニット内信号線３２上に存在する信号を、オンされたサンプリング用トランジスタに接続されたコンデンサ３７に書き込むことができる。この書き込み動作の際に、駆動パルス信号φＶＳＲ１によりオンさせるサンプリング用トランジスタ３６を順に走査することにより、最大１２８フレームの連続画像に対応した画素信号を各コンデンサ３７にそれぞれ保持することができる。
【００５２】
一方、これとは逆に、 書き込み用トランジスタ３１をオフ状態にしたまま読み出し用トランジスタ３５をオンし、さらに１２８個のサンプリング用トランジスタ３６のうちの任意の１個を選択的にオンすると、そのサンプリング用トランジスタ３６に接続されたコンデンサ３７に保持されている画素信号を記憶ユニット内信号線３２上に読み出し、読み出しバッファ用トランジスタ３３及び読み出し用トランジスタ３５を通して外部に出力することができる。この読み出し動作の際に、駆動パルス信号φＶＳＲ１によりオンさせるサンプリング用トランジスタ３６を順に走査することにより、各コンデンサ３７にそれぞれ保持されている最大１２８フレーム分の連続画像に対応した画素信号を順番に、つまりシリアルで読み出すことができる。
【００５３】
本実施例の固体撮像素子の特徴の一つは、各画素１０の内部にソースフォロア増幅用トランジスタ２２の負荷電流源である負荷電流源用トランジスタ２４が配置されていることである。したがって、画素１０内で出力制御用トランジスタ２５がオン、記憶ユニット３０で書き込み用トランジスタ３１がオンした状態でも、画素１０と記憶ユニット３０とを接続する画素出力線４０にはソースフォロア増幅用トランジスタ２２のバイアス電流は流れない。また画素出力線４０には、出力制御用トランジスタ２５がオンした直後にその画素出力線４０の容量と書き込み先のコンデンサ３７の容量を充放電するための電流が流れるが、充放電完了後には電流は全く流れない。そのため、画素出力線４０の抵抗が或る程度大きくても電圧降下は一切生じない。また、ソースフォロア増幅回路の内部に高抵抗の画素出力線４０が配置されないことで、それに起因するゲイン特性の低下もなく、また、負荷電流源用トランジスタ２４が分散配置されることで接地電位の上昇や変動も抑えられるので、それによるゲイン特性の低下も無視できる程度である。
【００５４】
それ故に、本実施例の固体撮像素子では、各画素１０においてオフセット電圧のばらつきやゲイン特性のばらつきが従来のこの種の固体撮像素子に比べて小さくて済み、画素信号のＳＮ比が向上するので、画質を高めることができる。
【００５５】
本実施例の固体撮像素子を従来の固体撮像素子と比較した効果を検証するために、シミュレーションソフトウエア「SPICE」を用いて計算した結果を説明する。ここでは、第１画素領域２ａの１／２の領域に略均等に分散配置されている１２個の画素に着目し、それら各画素についてシミュレーション計算を行った。
【００５６】
図６は１２個の画素のソースフォロア増幅器の入力電圧−出力電圧特性を示すものであり、（ａ）は従来構成、（ｂ）は上記実施例の構成である。従来の構成では、画素出力線の抵抗による電圧降下と電流源領域の帰還電流パスの電位上昇によるバイアス電流の変動とにより出力電圧のばらつきが大きい。これに対して本実施例の構成においては、画素出力線の抵抗による電位降下は非常に小さく、画素領域の帰還電流パスの電位上昇によるバイアス電流変動がばらつきの主要因となるが、電流源領域ほど局所的に電流が集中することはないので電位上昇は小さい。そのため、出力電圧のばらつきも小さくなっている。
【００５７】
図７は、画素領域２ａ内で下端から最も遠い位置にある４個の画素のソースフォロア増幅器の微分ゲイン特性をシミュレートしたものである。（ａ）に示すように、従来構成ではゲインは０．８を下回っており、しかもゲインカーブにフラットな部分が殆どなく画素毎のゲイン誤差が大きい。これに対して（ｂ）に示すように本実施例の構成では、入力電圧が１．０〜３．５Ｖの範囲でゲインはほぼフラットを保ち、且つゲイン値も０．８を超えている。こうした結果から、本実施例の構成においては画素毎のゲイン誤差は殆どなく、且つ高いゲインを達成できることが確認できる。
【００５８】
［第２実施例］
次に、本発明に係る第２実施例による固体撮像素子の構成及び動作を説明する。
上記第１実施例の固体撮像素子では、画素毎に独立した画素出力線で画素と記憶ユニットとを接続していたため、全画素一斉に信号転送が可能であるものの、半導体基板１上で画素出力線の占める領域の割合が多く、フォトダイオード１１の面積を広く確保するのが難しい。これに対し、この第２実施例の固体撮像素子では、撮影速度を若干犠牲にしながら画素出力線の占める領域を減らし、それによってフォトダイオードの面積、つまりは開口率を上げるようにしたものである。
【００５９】
図８は本実施例の固体撮像素子における画素と記憶ユニットとの接続状態を示す概略図、図９は本実施例の固体撮像素子における画素領域中の１個の画素の回路構成図、図１０は１個の画素１０における光電変換から信号送出までの動作の概略タイムチャートである。記憶領域内の１個の記憶ユニット３０の回路構成は第１実施例の図４で説明したものと同じであるので説明を略す。
【００６０】
図８に示すように、第２実施例の固体撮像素子では、画素領域２ａにおいて垂直方向、つまり画素出力線４０の延伸方向に隣接する４個の画素１０（図８中の点線１００で示す部分）と記憶領域３ａにおいて垂直方向に隣接する４個の記憶ユニット３０（図８中の点線３００で示す部分）とを１本の画素出力線４０で接続している。即ち、垂直方向に並ぶ４個ずつの画素１０と同じく４個ずつの記憶ユニット３０とをそれぞれ組として、その組毎に１本の画素出力線４０により両者を接続している。これによって、画素領域２ａと記憶領域３ａとの間に配設される画素出力線４０の本数は垂直方向の列あたり、第１実施例の１２８本からその１／４の３２本へ減ることになる。その結果、開口率が向上し、感度やＳＮ比の向上に有効である。ただし、この場合には、１本の画素出力線４０を共用している４個の画素１０から選択的に、つまり同時に複数の画素１０から信号が出力されないように、画素出力線４０への信号の出力タイミングを調整する必要がある。
【００６１】
また図９に示した本実施例の画素構成を図３に示した画素構成と比較すれば分かるように、１個の画素１０において、第１段バッファ用トランジスタ１５に直列に第１電流遮断用トランジスタ１６が接続され、ソースフォロア増幅用トランジスタ２２に直列に第２電流遮断用トランジスタ２３が接続されている。第１電流遮断用トランジスタ１６のゲート端子にはφＸ１なる駆動パルス信号を供給するための駆動ラインが接続される。他方、第２電流遮断用トランジスタ２３のゲート端子には、出力制御用トランジスタ２５のゲート端子と同じφＸ２なる駆動パルス信号を供給するための駆動ラインが接続される。
【００６２】
第２実施例の固体撮像素子における１個の画素内の光電変換動作及びリセットノイズ除去動作は第１実施例と同じであるので、特に相違する点のみについて図１０を参照して説明する。第１電流遮断用トランジスタ１６はｔ３の時点、つまりサンプリング用トランジスタ１９、２０がオンされるのとほぼ同時にオンされ、ｔ７の時点、つまり出力制御用トランジスタ２５を介した信号の出力が開始される直前にオフされる。即ち、フローティングディフュージョン１４の電圧を第１コンデンサ１８やその後段の第２コンデンサ２１に与える必要がある期間だけ、第１電流遮断用トランジスタ１６はオンされ、それによって第１段バッファ用トランジスタ１５を動作させる。換言すれば、第１段バッファ用トランジスタ１５が動作している必要のない期間には、第１電流遮断用トランジスタ１６をオフ状態とし、第１段バッファ用トランジスタ１５にバイアス電流を供給しないことによって消費電力を抑えている。
【００６３】
第２電流遮断用トランジスタ２３は出力制御用トランジスタ２５と同時にオン・オフされる。換言すれば、電圧信号を画素出力線４０に出力していない期間には、第２電流遮断用トランジスタ２３をオフ状態とし、ソースフォロア増幅用トランジスタ２２にバイアス電流を供給しないようにしている。これによって消費電力を抑えている。
【００６４】
上述したように、１本の画素出力線４０を共用する４個の画素１０から順番に時分割で信号を画素出力線４０に出力するため、その４個の画素１０の出力制御用トランジスタ２５のゲート端子には、φＸ２{０}、φＸ２{１}、φＸ２{２}、φＸ２{３}なる駆動パルス信号がそれぞれ供給される。即ち、１本の画素出力線４０を共用する４個の画素１０のうちの１番目の画素１０の出力制御用トランジスタ２５のゲート端子にはφＸ２{０}の駆動パルス信号が入力され、このφＸ２{０}がハイレベルである期間には、出力制御用トランジスタ２５がオンし、その画素１０から画素出力線４０に画素信号が出力される。また、記憶ユニット３０では、こうした各画素１０からの信号送出に同期して、対応する記憶ユニット３０の書き込み用トランジスタ３１がオンされ、さらにオンしたサンプリング用トランジスタ３６に接続されているコンデンサ３７に信号が保持される。
【００６５】
また第２実施例の固体撮像素子では、第１実施例と同様に、全ての画素を利用して高解像度の画像を取得するバースト・フル画素使用モード（本発明における第１駆動モードに相当）と、全体の１／２の画素のみを利用して解像度は劣るものの、バースト・フル画素使用モードよりも高速度で画像を取得することが可能なバースト・ハーフ画素使用モード（本発明における第２駆動モード）と、の２つのモードで固体撮像素子を駆動することができる。
【００６６】
図１１及び図１２の（ａ）はバースト・フル画素使用モードにおける要部の駆動パルス信号のタイミングチャートである。図１１（ａ）の続きが図１２（ａ）である。なお、ここでは、駆動パルス信号φＸ１は省略している。
このモードでは、全ての画素１０に対する駆動パルス信号（φＲ、φＴ、φＮＳ、φＳＳ）は全画素一斉に同一のタイミングで動作し、グローバルシャッタ動作をする。一方、出力制御用トランジスタ２５をオン・オフする駆動パルス信号φＸ２は画素出力線４０を共にする４個の画素１０にそれぞれ対応してφＸ２{０}〜φＸ２{３}の４つあり、それぞれ異なるタイミングで４個の画素１０による画素信号を１本の画素出力線４０へ順番に接続する。これは上述した通りである。
【００６７】
１本の画素出力線４０は４個の記憶ユニット３０にそれぞれ、駆動パルス信号φＷＳによりオン・オフされる書き込み用トランジスタ３１を経由して接続されている。１個の記憶ユニット３０中に１２８個存在する記憶セル（サンプリング用トランジスタ３６＋コンデンサ３７）の中の１個の記憶セルを選択する駆動パルス信号は、φＶＳＲ１｛０｝〜φＶＳＲ１｛３｝の４つあり、図１１、図１２に示すように、それぞれ異なるタイミングでもって４個の記憶ユニットの中の１個のユニットを画素出力線４０へ接続する。
【００６８】
以上述べた駆動方法によって、画素出力線４０を共用していても４系統の画素信号が混交することなく、画素１０と一対一で対応する記憶ユニット３０の中の１つの記憶セルへと画素信号を書き込むことができる。ただし、このバースト・フル画素使用モードにおいては１本の画素出力線４０を時分割で使用して４画素分の信号をサンプリングするので、サンプリング時間が第１実施例の構成の約４倍かかることになる。例えば１個のサンプリングパルス幅は数ns〜数十nsであるのでフレームレートが遅ければ特に問題にならないが、最大フレームレート（数〜１０Mfps以上を想定）を確実に制限する要因となる。そこで、バースト・ハーフ画素使用モードでは、１本の画素出力線４０を共用している４個の画素の中の２画素のみ或いは１画素のみから画素信号を取り出し、他の画素は読み飛ばすことによって、最大フレームレートを上げることができるようにしている。
【００６９】
図１１（ｂ）及び図１２（ｂ）に示すように、駆動パルス信号φＸ２{１}及びφＸ２{３}は常にローレベルであり、４個の画素の中で２個の画素が実質的に使用されていない（つまり読み飛ばされた）ことが分かる。これに対し、記憶ユニット３０側では、駆動パルス信号φＶＳＲ１｛０｝〜φＶＳＲ１｛３｝がそれぞれハイレベルとなるタイミングが存在し、上記のように読み飛ばされた画素に対応する記憶ユニット３０も使用し、該記憶ユニット３０中の記憶セルに信号を書き込んでいることが分かる。これによって、外部へ信号を読み出しことなく連続的に撮影可能なフレーム数は通常の２倍の２５６フレームとなり、それだけ２倍の撮影時間を確保することができる。
【００７０】
また、駆動パルス信号φＸ２｛０｝とφＸ２｛１｝、φＸ２｛２｝とφＸ２｛３｝を偶数列と奇数列とでそれぞれ千鳥状に配線することにより、バースト・ハーフ画素使用モードにおける画素の間引きを、図１３に示すように市松模様状にすることができる。これによって、垂直方向及び水平方向の解像度の実質的な劣化を抑えることができる。
【００７１】
上記実施例ではいずれも、画素領域２ａ中の画素１０と記憶領域３ａ中の記憶ユニット３０との間を画素出力線４０で直結していたが、例えば画素数を増やそうとして素子チップの面積が大きくなる場合には、画素出力線４０が長くなり、画素１０内のソースフォロア増幅用トランジスタ２２では駆動能力が不足する場合がある。こうした場合には、例えば図１４に示すように、画素出力線４０（４０ａ、４０ｂ）の途中に信号中継用のソースフォロア増幅器６０を挿入してもよい。図１４の構成では、信号中継用ソースフォロア増幅器６０は２個のトランジスタ６１、６２からなるが、構成はこれに限らない。また、各画素出力線４０に挿入される信号中継用ソースフォロア増幅器６０を１箇所に集中配置するのではなく、電力分散と画素１０内ソースフォロア増幅器との負荷分担の均等化の観点から、記憶領域３ａ上に水平方向に延伸する複数の帯状の中継用ソースフォロア増幅器領域６を設け、その複数の各領域６に含まれる信号中継用ソースフォロア増幅器６０の数がほぼ同数となるように、信号中継用ソースフォロア増幅器６０を分散配置している。
【００７２】
このように１本の画素出力線４０を画素１０内のソースフォロア増幅器のみで駆動するのでなく、記憶領域３（３ａ、３ｂ）内に配置した中継用ソースフォロア増幅器と分担して駆動することによって、１個の増幅器あたりの負荷が減るのでより高速に駆動することができる。或いは、速度を上げずにバイアス電流を減らすという選択も可能であり、この場合には、ゲイン特性はさらに改善し、また画素領域の消費電流も減る。もちろん、画素領域の消費電流が減った分だけ、ソースフォロア増幅器が配置された記憶領域の消費電流が増えることになるが、これは素子チップ全体に総電力を分散されたことになり、接地電位の上昇などの原因となる電力集中を改善できるという点では好ましい。
【００７３】
なお、上記実施例は本発明に係る固体撮像素子及びその駆動方法の一例であり、本発明の趣旨の範囲で適宜変形や修正、追加を行っても本願請求の範囲に包含されることは明らかである。
【００７４】
具体的には、上記説明で用いた各種の数値は単に一例であり、本発明に係る固体撮像素子の構成・構造を制約するものではない。また、例えば１個の画素内の回路構成についても、フォトダイオード、検出ノード、転送ゲート、バッファ回路といった本願発明に基本的な構成要素さえ備えていれば、それ以外の要素、例えば上述したＣＤＳ回路などは必ずしも必要でないことは当然である。
【符号の説明】
【００７５】
１…半導体基板
２、２ａ、２ｂ…画素領域
３、３ａ、３ｂ…記憶領域
４ａ、４ｂ…垂直走査回路領域
５ａ、５ｂ…水平走査回路領域
６…中継用ソースフォロア増幅器領域
１０…画素
１１…フォトダイオード
１２…転送用トランジスタ
１３…リセット用トランジスタ
１４…フローティングディフュージョン（ＦＤ）
１５…第１段バッファ用トランジスタ
１６…第１電流遮断用トランジスタ
１７…第１段バイアス用トランジスタ
１８…第１コンデンサ
１９…第１サンプリング用トランジスタ
２０…第２サンプリング用トランジスタ
２１…第２コンデンサ
２２…ソースフォロア増幅用トランジスタ
２３…第２電流遮断用トランジスタ
２４…負荷電流源用トランジスタ
２５…出力制御用トランジスタ
３０…記憶ユニット
３１…書き込み用トランジスタ
３２…記憶ユニット内信号線
３３…読み出しバッファ用トランジスタ
３４…バイアス用トランジスタ
３６…サンプリング用トランジスタ
３７…コンデンサ
４０…画素出力線
４１…垂直出力線
４２…垂直転送ゲート
４３…出力線
４４…出力バッファ
６０…信号中継用ソースフォロア増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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2012107995.tif 000018
2012107995.tif 000019
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