(57)【要約】  本発明は、演算処理回路（１）と、デジタル・アナログ変換回路（２）と、出力制御回路（３）と、少なくとも一つの出力ポート回路（４）と、接続制御回路（５）と、出力切替回路（６）とを備える半導体処理装置（１０）である。出力ポート回路（４）は、出力バッファ（４１）と、第１スイッチ素子（ＳＷ１）と、第２スイッチ素子（ＳＷ２，ＳＷ３）とを備え、出力ポート回路（４）は、第２スイッチ素子（ＳＷ２，ＳＷ３）を出力アンプ（４２）側に接続した場合、出力アンプ（４２）で増幅した信号に基づいてＰチャネルＭＯＳトランジスタ（４１ａ）およびＮチャネルＭＯＳトランジスタ（４１ｂ）のオン抵抗を制御して、出力バッファ（４１）からアナログ信号を出力する。
2012133519.tif 000002
【特許請求の範囲】
【請求項１】
演算処理回路と、
前記演算処理回路から出力したデジタル信号をアナログ信号に変換するデジタル・アナログ変換回路と、
前記デジタル・アナログ変換回路で変換したアナログ信号の出力を制御する出力制御回路と、
前記演算処理回路から出力したデジタル信号、または前記デジタル・アナログ変換回路から出力したアナログ信号を外部へ出力する少なくとも一つの出力ポート回路と、
前記デジタル・アナログ変換回路と前記出力ポート回路との接続を制御する接続制御回路と、
前記出力ポート回路から外部にデジタル信号を出力するか、アナログ信号を出力するかを切替える出力切替回路と
を備え、
前記出力ポート回路は、
トランジスタ回路を有し、該トランジスタ回路のオン状態とオフ状態とを切替えることでデジタル信号を出力する出力バッファと、
前記デジタル・アナログ変換回路から出力したアナログ信号を増幅する出力アンプと、
前記デジタル・アナログ変換回路と前記出力アンプとの間に設け、前記接続制御回路から出力した制御信号に基づき、前記デジタル・アナログ変換回路と前記出力アンプとの接続と、切断とを切替える第１スイッチ素子と、
前記トランジスタ回路のゲート端子に接続され、前記出力切替回路から出力した切替信号に基づき、前記演算処理回路側に接続するか、前記出力アンプ側に接続するかを切替える第２スイッチ素子と
を備え、
前記出力ポート回路は、前記第２スイッチ素子を前記出力アンプ側に接続した場合、前記出力アンプで増幅した信号に基づいて前記トランジスタ回路のオン抵抗を制御して、前記出力バッファからアナログ信号を出力する、半導体処理装置。
【請求項２】
前記出力アンプは、前記出力バッファから出力したアナログ信号の電圧と、前記デジタル・アナログ変換回路から出力したアナログ信号の電圧とを比較した結果に基づいて、アナログ信号の増幅率を変更する、請求項１に記載の半導体処理装置。
【請求項３】
前記出力ポート回路は、前記第１スイッチ素子で前記デジタル・アナログ変換回路と前記出力アンプとを接続したときに、前記デジタル・アナログ変換回路から出力したアナログ信号の電圧を保持する容量を備える、請求項１に記載の半導体処理装置。
【請求項４】
前記出力バッファの前記トランジスタ回路は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを直列接続したＣＭＯＳ回路で構成してある、請求項１に記載の半導体処理装置。
【請求項５】
前記出力アンプは、前記出力バッファの前記ＰチャネルＭＯＳトランジスタと、前記出力バッファの前記ＮチャネルＭＯＳトランジスタとに対して異なるアナログ信号を出力する、請求項４に記載の半導体処理装置。
【請求項６】
前記接続制御回路は、複数の前記出力ポート回路のそれぞれに対応して設定されたポート番号を順次選択するカウンタを備え、
前記出力制御回路は、前記カウンタで選択したポート番号に対応して前記デジタル・アナログ変換回路で変換するアナログ信号の電圧を予め設定し、
前記接続制御回路は、前記カウンタで選択したポート番号に対応した前記出力ポート回路の前記第１スイッチ素子をオン状態にする、請求項１に記載の半導体処理装置。
【請求項７】
請求項１に記載の半導体処理装置と、
前記半導体処理装置の前記出力ポート回路に接続し、前記出力ポート回路から出力したアナログ信号で駆動する少なくとも一つの回路と
を備える半導体処理システム。
【請求項８】
前記出力バッファの前記トランジスタ回路は、電源と接地との間に、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを直列接続したＣＭＯＳ回路で構成してあり、
前記ＰチャネルＭＯＳトランジスタのゲート端子にのみ、前記第２スイッチ素子を接続して、
前記出力ポート回路から外部にアナログ信号を出力し、当該アナログ信号で前記出力ポート回路に接続した負荷に電流を供給する場合、
前記ＮチャネルＭＯＳトランジスタをオフ状態にして、
前記ＰチャネルＭＯＳトランジスタを前記出力アンプで増幅した信号に基づいてオン抵抗を制御する、請求項１に記載の半導体処理装置。
【請求項９】
前記出力バッファの前記トランジスタ回路は、電源と接地との間に、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを直列接続したＣＭＯＳ回路で構成してあり、
前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲート端子に、前記第２スイッチ素子をそれぞれ接続して、
前記出力ポート回路から外部にアナログ信号を出力し、当該アナログ信号で前記出力ポート回路に接続した負荷に電流を供給する場合、
前記ＮチャネルＭＯＳトランジスタをオフ状態にして、
前記ＰチャネルＭＯＳトランジスタを前記出力アンプで増幅した信号に基づいてオン抵抗を制御する、請求項１に記載の半導体処理装置。
【請求項１０】
前記出力ポート回路に接続した前記負荷に電流を供給する電源モードに、前記出力ポート回路を設定するための設定信号を、前記出力ポート回路に出力する電源モードレジスタをさらに備え、
前記出力ポート回路は、前記出力切替回路から出力した前記切替信号および前記電源モードレジスタから出力した前記設定信号に基づき、前記ＮチャネルＭＯＳトランジスタのゲート端子に接続した前記第２スイッチ素子を前記演算処理回路側に接続して、前記ＮチャネルＭＯＳトランジスタをオフ状態に制御する第１論理回路をさらに備える、請求項９に記載の半導体処理装置。
【請求項１１】
前記負荷から出力した信号に基づき、前記負荷の動作を判定する負荷判定回路をさらに備え、
前記負荷判定回路は、前記負荷の動作が停止している判定した場合、前記電源モードレジスタに設定した電源モードをリセットするリセット信号を、前記電源モードレジスタに出力する、請求項１０に記載の半導体処理装置。
【請求項１２】
前記負荷から出力した信号に基づき、前記負荷の動作を判定する負荷判定回路をさらに備え、
前記負荷判定回路は、前記負荷の動作が停止している判定した場合、リセット信号を前記電源モードレジスタに出力して、前記電源モードレジスタを電源遮断モードに設定し、
前記出力ポート回路は、前記出力切替回路から出力した前記切替信号および前記電源モードレジスタから出力した前記設定信号に基づき、前記ＰチャネルＭＯＳトランジスタのゲート端子に接続した前記第２スイッチ素子を前記演算処理回路側に接続して、前記ＰチャネルＭＯＳトランジスタをオフ状態にする第２論理回路をさらに備える、請求項１０に記載の半導体処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体処理装置および半導体処理システムに関し、特にデジタル・アナログ変換回路を備えている半導体処理装置および半導体処理システムに関する。
【背景技術】
【０００２】
近年、マイクロコントローラ、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）等の半導体処理装置では、デジタル信号を出力するだけでなく、アナログ信号も出力することが要求されている。半導体処理装置においてアナログ信号を出力する場合、半導体処理装置は、デジタル・アナログ変換回路と、アナログ信号を出力するための出力ポート回路とを備えている必要があった。たとえば、特開２０１０−４５５５３号公報（特許文献１）に開示してある半導体処理装置は、マイクロプロセッサから出力したデジタル信号をアナログ信号に変換するデジタル・アナログ変換回路と、複数の出力ポート回路と、デジタル・アナログ変換回路と複数の出力ポート回路との接続を切替えるマルチプレクサとを備えている。【０００３】
また、特許文献１に開示してある半導体処理装置は、出力ポート回路から出力するアナログ信号の電圧が適切な範囲内にあるか否かを判断するため、リファレンス回路と、出力ポート回路から出力したアナログ信号の電圧とリファレンス回路から出力したアナログ信号の電圧とを比較するコンパレータとを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−４５５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示してある半導体処理装置は、デジタル信号を出力する出力ポート回路と、アナログ信号を出力する出力ポート回路とをそれぞれ独立して設けているため、出力ポート回路の数が多くなるという問題があった。特に、半導体処理装置を小型にするには出力ポート回路の数を減らす必要があり、デジタル信号を出力する出力ポート回路からアナログ信号を出力して、デジタル信号を出力する出力ポート回路と、アナログ信号を出力する出力ポート回路とを共通にすることが望まれている。【０００６】
また、一つのデジタル・アナログ変換回路から複数の出力ポート回路に対してアナログ信号を出力する場合、それぞれの出力ポート回路に接続する回路（たとえば、メモリ回路、センサ回路等）のインピーダンスと、デジタル・アナログ変換回路のインピーダンスとをすべて整合させることは困難である。そのため、従来の半導体処理装置は、一つのデジタル・アナログ変換回路に対して一つの出力ポート回路を備える構成に限定されていたという問題があった。【０００７】
さらに、従来の半導体処理装置は、複数の出力ポート回路から異なる電圧のアナログ信号を出力する場合、異なる電圧の数だけデジタル・アナログ変換回路を備える構成に限定され、小型にできないという問題があった。【０００８】
それゆえに、本発明は、上記問題点を解決するためになされたものであり、デジタル信号を出力する出力ポート回路からアナログ信号を出力して、デジタル信号を出力する出力ポート回路と、アナログ信号を出力する出力ポート回路とを共通にすることができる半導体処理装置および半導体処理システムを提供することを目的とする。また、本発明は、一つのデジタル・アナログ変換回路に対して複数の出力ポート回路を備えて、それぞれの出力ポート回路から異なる電圧のアナログ信号を出力することができる半導体処理装置および半導体処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、基準電圧を生成するデジタル・アナログ変換回路と、出力ポート回路毎に基準電圧保持回路と出力されたアナログ電圧を基準電圧と比較する比較回路を有し、出力されたアナログ電圧が基準電圧と一致するように出力ポート回路を制御する。
【発明の効果】
【００１０】
かかる構成により、基準電圧を生成するデジタル・アナログ変換回路は共通化することが可能となる。【００１１】
より具体的には、本発明に係る半導体処理装置によれば、デジタル信号を出力する出力バッファのトランジスタ回路のオン抵抗を制御して、出力バッファからアナログ信号を出力するので、デジタル信号を出力する出力ポート回路からアナログ信号を出力することができる。そのため、半導体処理装置は、デジタル信号を出力する出力ポート回路と、アナログ信号を出力する出力ポート回路とを共通にすることができ、出力ポート回路の数を減らして小型にすることができる。また、本発明に係る半導体処理装置によれば、デジタル・アナログ変換回路から出力したアナログ信号を、出力バッファを用いて出力ポート回路から出力するので、出力ポート回路に接続する回路のインピーダンスと、デジタル・アナログ変換回路のインピーダンスとを整合させる必要がなく、一つのデジタル・アナログ変換回路に対して複数の出力ポート回路を備える構成にすることができる。【００１２】
さらに、本発明に係る半導体処理装置によれば、出力ポート回路ごとに出力バッファのトランジスタ回路のオン抵抗を制御してアナログ信号を出力するので、それぞれの出力ポート回路の出力バッファから異なる電圧のアナログ信号を出力することができる。また、本発明に係る半導体処理システムによれば、複数の出力ポート回路のそれぞれの出力バッファから異なる電圧のアナログ信号を出力することができる半導体処理装置を備えるので、複数のデジタル・アナログ変換回路、電圧変換回路等を備えることなく、異なる電圧のアナログ信号で駆動する回路を半導体処理装置に接続することができ、半導体処理システムを小型にすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体処理装置の構成を示す概略図である。
【図２】本発明の実施の形態１に係る半導体処理装置の動作を説明するためのフローチャートである。
【図３】本発明の実施の形態２に係る半導体処理装置の構成を示す概略図である。
【図４】本発明の実施の形態３に係る半導体処理装置の接続制御回路の構成を示す概略図である。
【図５】本発明の実施の形態３に係る半導体処理装置の動作を説明するためのフローチャートである。
【図６】本発明の実施の形態４に係る半導体処理システムの構成を示す概略図である。
【図７】本発明の実施の形態５に係る半導体処理装置の構成を示す概略図である。
【図８】本発明の実施の形態５に係る半導体処理装置の動作を説明するためのフローチャートである。
【図９】本発明の実施の形態６に係る半導体処理装置の構成を示す概略図である。
【図１０】本発明の実施の形態６に係る半導体処理装置の動作を説明するためのフローチャートである。
【図１１】本発明の実施の形態７に係る半導体処理装置の構成を示す概略図である。
【図１２】本発明の実施の形態７に係る半導体処理装置の動作を説明するためのフローチャートである。
【図１３】本発明の実施の形態７に係る半導体処理装置の処理Ａの動作を説明するためのフローチャートである。
【図１４】本発明の実施の形態８に係る半導体処理装置の構成を示す概略図である。
【図１５】本発明の実施の形態８に係る半導体処理装置の動作を説明するためのフローチャートである。
【図１６】本発明の実施の形態９に係る半導体処理装置の構成を示す概略図である。
【図１７】本発明の実施の形態９に係る半導体処理装置の動作を説明するためのフローチャートである。
【図１８】本発明の実施の形態９に係る半導体処理装置の処理Ｃの動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明に係る実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体処理装置の構成を示す概略図である。図１に示す半導体処理装置１０は、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４、接続制御回路５、および出力切替回路６を備えている。なお、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４を接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４を接続した構成であってもよい。
【００１５】
演算処理回路１は、ＣＰＵ、ＭＰＵ等であって、入力信号に基づいて所望の演算処理を行い、デジタル・アナログ変換回路２、出力制御回路３等の回路に対して制御信号等のデジタル信号を出力する。デジタル・アナログ変換回路２は、演算処理回路１から出力したデジタル信号をアナログ信号に変換する。出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号の出力を制御する。たとえば、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定し、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【００１６】
出力ポート回路４は、演算処理回路１から出力したデジタル信号、またはデジタル・アナログ変換回路２から出力したアナログ信号を外部へ出力する。具体的に、出力ポート回路４は、出力バッファ４１、出力アンプ４２、第１スイッチ素子ＳＷ１、および第２スイッチ素子ＳＷ２，ＳＷ３を備えている。なお、図１では、一つの出力ポート回路４の構成について詳細に図示してあるが、他の出力ポート回路４の構成も同様であるため、詳細な図示を省略してある。
【００１７】
出力バッファ４１は、ＰチャネルＭＯＳトランジスタ４１ａと、ＮチャネルＭＯＳトランジスタ４１ｂとを直列接続したＣＭＯＳ回路である。ＰチャネルＭＯＳトランジスタ４１ａは、一端が電源に、他端がＮチャネルＭＯＳトランジスタ４１ｂにそれぞれ接続し、ＮチャネルＭＯＳトランジスタ４１ｂは、一端が接地され、他端がＰチャネルＭＯＳトランジスタ４１ａに接続してある。出力バッファ４１は、デジタル信号を出力する出力ポート回路４に一般的に用いられるＣＭＯＳ回路で構成してあるので、特別な回路を用いる必要がなく安価に製造することができる。
【００１８】
出力バッファ４１は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン状態とオフ状態とを切替えることでデジタル信号を出力する。具体的に、出力バッファ４１は、演算処理回路１から出力したデジタル信号を出力ポート４３から直接出力するのではなく、演算処理回路１から出力したデジタル信号を論理回路４４で制御信号に変換する。出力バッファ４１は、変換した制御信号に基づき、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン状態とオフ状態とを切替えることでデジタル信号を出力する。
【００１９】
たとえば、電源電圧として２．８Ｖを供給し接地電圧として０Ｖを供給することで、ＰチャネルＭＯＳトランジスタ４１ａがオン状態、ＮチャネルＭＯＳトランジスタ４１ｂがオフ状態の場合、出力バッファ４１はＨレベルのデジタル信号（２．８Ｖ−閾値電圧）を出力する。ＰチャネルＭＯＳトランジスタ４１ａがオフ状態、ＮチャネルＭＯＳトランジスタ４１ｂがオン状態の場合、出力バッファ４１はＬレベルのデジタル信号（０Ｖ＋閾値電圧）を出力する。論理回路４４は、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に接続されたＮＡＮＤ回路４４ａ、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続されたＮＯＲ回路４４ｂ、およびＮＯＲ回路４４ｂの一方の入力端子に接続されたＮＯＴ回路４４ｃを備えている。なお、出力バッファ４１は、ＣＭＯＳ回路である場合に限定されるものではなく、少なくとも１つのトランジスタを有し、該トランジスタのオン状態とオフ状態とを切替えることでデジタル信号を出力するトランジスタ回路であればいずれの回路でもよく、たとえば、ＮチャネルＭＯＳトランジスタを有するオープン・ドレイン出力回路であってもよい。
【００２０】
出力アンプ４２は、デジタル・アナログ変換回路２から出力したアナログ信号を増幅する。第１スイッチ素子ＳＷ１は、デジタル・アナログ変換回路２と出力アンプ４２との間に設け、接続制御回路５から出力した制御信号に基づき、デジタル・アナログ変換回路２と出力アンプ４２との接続と、切断とを切替える。第２スイッチ素子ＳＷ２，ＳＷ３は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続され、出力切替回路６から出力した切替信号に基づき、演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。
【００２１】
出力ポート回路４は、第１スイッチ素子ＳＷ１をオン状態にした場合、デジタル・アナログ変換回路２と出力アンプ４２とが接続し、デジタル・アナログ変換回路２から出力したアナログ信号を出力アンプ４２に入力する。さらに、出力ポート回路４は、第２スイッチ素子ＳＷ２，ＳＷ３が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に入力する。そして、出力ポート回路４は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御する。ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御することで、出力ポート回路４は、それぞれのＭＯＳトランジスタの閾値電圧を考慮して、電源電圧として供給されている電圧（２．８Ｖ）と接地電圧（０Ｖ）との間の電圧範囲内のアナログ信号を出力バッファ４１から出力することができる。なお、第２スイッチ素子ＳＷ２，ＳＷ３が演算処理回路１側に接続してある場合（出力バッファ４１と論理回路４４とが接続してある場合）、出力ポート回路４は、出力バッファ４１からデジタル信号を出力することができる。
【００２２】
出力ポート回路４は、出力バッファ４１から出力したデジタル信号またはアナログ信号を、外部に出力する出力ポート４３を備えている。出力ポート４３に外部から信号が入力して出力ポート回路４を破壊するのを防止するために、出力バッファ４１と出力ポート４３との間に保護用ダイオード４５を接続してある。
【００２３】
さらに、出力ポート回路４は、出力アンプ４２をオペアンプで構成し、正側の入力端子にデジタル・アナログ変換回路２から出力したアナログ信号を、負側の入力端子に出力バッファ４１から出力したアナログ信号をそれぞれ入力する。これにより、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、デジタル・アナログ変換回路２から出力したアナログ信号の電圧とを比較した結果に基づいて、アナログ信号の増幅率を変更して、出力バッファ４１から出力したアナログ信号を、デジタル・アナログ変換回路２から出力したアナログ信号に一致するようにフィードバック制御を行なうことができる。
【００２４】
特許文献１に開示してある半導体処理装置では、コンパレータで出力ポート回路から出力したアナログ信号の電圧とリファレンス回路から出力したアナログ信号の電圧とを比較してフィードバック制御を行なうので、出力ポート回路から出力するアナログ信号に生じるデジタル・アナログ変換回路の誤差と、リファレンス回路から出力するアナログ信号に生じるデジタル・アナログ変換回路の誤差とが重畳して精度の高いフィードバック制御を行なうことができないという問題があった。しかし、本発明の実施の形態１に係る半導体処理装置１０では、リファレンス回路から出力するアナログ信号の代わりに、デジタル・アナログ変換回路２から出力したアナログ信号の電圧を用いることができるので、リファレンス回路からアナログ信号を出力するためにデジタル・アナログ変換回路２でデジタル信号をアナログ信号に再度変換する必要がなく、リファレンス回路から出力するアナログ信号に生じるデジタル・アナログ変換回路２の誤差を小さくすることが可能となる。そのため、半導体処理装置１０は、出力バッファ４１から出力したアナログ信号を、デジタル・アナログ変換回路２から出力したアナログ信号に一致するように精度の高いフィードバック制御を行なうことができる。
【００２５】
また、出力ポート回路４は、第１スイッチ素子ＳＷ１でデジタル・アナログ変換回路２と出力アンプ４２とを接続したときに、デジタル・アナログ変換回路２から出力したアナログ信号の電圧を保持する容量ＣＡＰを備える。出力ポート回路４は、容量ＣＡＰを備えているので、出力アンプ４２が、出力バッファ４１から出力したアナログ信号の電圧と、デジタル・アナログ変換回路２から出力したアナログ信号の電圧とを比較するとき、デジタル・アナログ変換回路２と出力バッファ４１とを接続する必要がない。つまり、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したデジタル・アナログ変換回路２から出力したアナログ信号の電圧とを比較することで、フィードバック制御を行なうことができる。そのため、半導体処理装置１０は、１つの出力ポート回路４のフィードバック制御を終了する前に、デジタル・アナログ変換回路２と出力アンプ４２とを切断して、次の出力ポート回路４からアナログ信号を出力することができる。また、出力アンプ４２は、フィードバック制御を行なうとき、デジタル・アナログ変換回路２と出力アンプ４２とを切断してあるので、デジタル・アナログ変換回路２から出力するアナログ信号の電圧変動の影響を受けることなく、フィードバック制御を行なうことができる。なお、容量ＣＡＰに保持したアナログ信号の電圧は、リーク電流その他の要因により変動を来たすことから、所定の周期でデジタル・アナログ変換回路２の出力するアナログ信号電圧を保持し直せばよい。
【００２６】
接続制御回路５は、デジタル・アナログ変換回路２と出力ポート回路４との接続を制御している。具体的に、接続制御回路５は、出力する制御信号に基づき、第１スイッチ素子ＳＷ１のオン状態とオフ状態とを切替えて、デジタル・アナログ変換回路２と出力ポート回路４との接続を制御している。出力切替回路６は、出力ポート回路４から外部にデジタル信号を出力するか、アナログ信号を出力するかを切替えている。具体的には、出力切替回路６は、出力する切替信号に基づき、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替えて、出力ポート回路４から外部にデジタル信号を出力するか、アナログ信号を出力するかを切替えている。
【００２７】
次に、本発明の実施の形態１に係る半導体処理装置１０の動作について説明する。図２は、本発明の実施の形態１に係る半導体処理装置１０の動作を説明するためのフローチャートである。まず、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。そして、接続制御回路５は、第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ２０１）。また、出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【００２８】
次に、出力切替回路６は、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ２０２）。出力切替回路６は、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ２０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ２０３）。半導体処理装置１０は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続することで、出力ポート回路４からデジタル信号を出力する。
【００２９】
出力切替回路６は、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ２０２：ＹＥＳ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ２０４）。第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ２０４）ことで、半導体処理装置１０は、出力ポート回路４の出力バッファ４１からアナログ信号を出力する（ステップＳ２０５）。
【００３０】
次に、出力ポート回路４は、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ２０６）。出力ポート回路４が、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ２０６：ＮＯ）、出力ポート回路４は、ステップＳ２０６の処理を繰返す。
【００３１】
出力ポート回路４が、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ２０６：ＹＥＳ）、接続制御回路５は、第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ２０７）。また、出力制御回路３は、デジタル・アナログ変換回路２が変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【００３２】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ２０８）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ２０８：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ２０９）。ステップＳ２０９後、出力アンプ４２は、ステップＳ２０８の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【００３３】
出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ２０８：ＹＥＳ）、出力アンプ４２は、フィードバック制御を繰返す。かかるフィードバック制御を繰返すことで、半導体処理装置１０は、所望の電圧のアナログ信号を出力ポート回路４から安定して出力する。なお、一つの出力ポート回路４からアナログ信号を出力する場合について説明したが、他の出力ポート回路４についても同様の処理を繰返すことで、複数の出力ポート回路４からアナログ信号を出力することができる。また、出力制御回路３が、出力ポート回路４ごとにデジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておくことで、出力ポート回路４ごとにＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御することができる。
【００３４】
以上のように、本発明の実施の形態１に係る半導体処理装置１０は、デジタル信号を出力する出力バッファ４１のオン抵抗を制御して、出力バッファ４１からアナログ信号を出力するので、デジタル信号を出力する出力ポート回路４からアナログ信号を出力することができる。そのため、半導体処理装置１０は、デジタル信号を出力する出力ポート回路４と、アナログ信号を出力する出力ポート回路４とを共通にすることができ、出力ポート回路４の数を減らして小型にすることができる。また、半導体処理装置１０は、デジタル・アナログ変換回路２から出力したアナログ信号を、出力バッファ４１を用いて出力ポート回路４から出力するので、出力ポート回路４に接続する回路（たとえば、メモリ回路、センサ回路等）のインピーダンスと、デジタル・アナログ変換回路２のインピーダンスとを整合させる必要がなく、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４を備える構成にすることができる。
【００３５】
また、半導体処理装置１０は、出力ポート回路４ごとに出力バッファ４１のＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御してアナログ信号を出力するので、それぞれの出力ポート回路４の出力バッファ４１から異なる電圧のアナログ信号を出力することができる。
【００３６】
（実施の形態２）
図３は、本発明の実施の形態２に係る半導体処理装置の構成を示す概略図である。図３に示す半導体処理装置１１は、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４、接続制御回路５、および出力切替回路６を備えている。なお、半導体処理装置１１は、出力ポート回路４の出力アンプ４２と異なり、出力アンプ４８を備えている以外、本発明の実施の形態１に係る半導体処理装置１０と同じ構成である。そのため、同じ構成要素については、同じ符号を付して詳細な説明を省略する。
【００３７】
図１に示す出力アンプ４２は、第２スイッチ素子ＳＷ２，ＳＷ３のそれぞれに同じアナログ信号を出力する。つまり、出力アンプ４２は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に対して同じアナログ信号を出力するので、出力バッファ４１は、同じアナログ信号に基づいてＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御する。
【００３８】
一方、図３に示す出力アンプ４８は、出力アンプ４２と異なり、正レベルのアナログ信号と、反転レベルのアナログ信号とを出力することができ、第２スイッチ素子ＳＷ２に正レベルのアナログ信号を、第２スイッチ素子ＳＷ３に反転レベルのアナログ信号をそれぞれ出力する。つまり、出力アンプ４８は、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子と、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子とに対して異なるアナログ信号を出力するので、出力バッファ４１は、異なるアナログ信号に基づいて、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と、ＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗とを個別に制御することができる。
【００３９】
なお、半導体処理装置１１は、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４を接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４を接続した構成であってもよい。また、半導体処理装置１１は、出力アンプ４２を備える出力ポート回路４と、出力アンプ４８を備える出力ポート回路４とが混在する構成であってもよい。さらに、半導体処理装置１１の動作は、実施の形態１に係る半導体処理装置１０の動作と同じであるため、詳細な説明を省略する。
【００４０】
以上のように、本発明の実施の形態２に係る半導体処理装置１１は、出力アンプ４８が、出力バッファ４１のＰチャネルＭＯＳトランジスタ４１ａと、出力バッファ４１のＮチャネルＭＯＳトランジスタ４１ｂとに対して異なるアナログ信号を出力するので、異なるアナログ信号に基づいて、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と、ＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗とを個別に制御することができ、出力バッファ４１から出力するアナログ信号の電圧を高い精度で制御することができる。
【００４１】
以後の実施の形態に係る半導体処理装置において、第２スイッチ素子ＳＷ２，ＳＷ３のそれぞれへの出力アンプ４２または出力アンプ４８からの制御信号は、実施の形態１に対応した図面に示す構成として説明するが、実施の形態２に対応した図面に示す構成も包含するものとする。
【００４２】
（実施の形態３）
本発明の実施の形態３に係る半導体処理装置は、接続制御回路にカウンタを設け、接続制御回路が、カウンタに従って複数の出力ポート回路の第１スイッチ素子ＳＷ１を順次制御する。図４は、本発明の実施の形態３に係る半導体処理装置の接続制御回路５０の構成を示す概略図である。図４では、接続制御回路５０以外に、デジタル・アナログ変換回路２、出力制御回路３、出力ポート回路の第１スイッチ素子ＳＷ１を図示している。なお、図４に示していない実施の形態３に係る半導体処理装置の構成要素は、図１に示した実施の形態１に係る半導体処理装置１０の構成要素と同じであるため、図示しせず同じ符号を用いて以下に説明する。
【００４３】
図４に示す接続制御回路５０は、カウンタ５１、出力ポート回路４のポート番号を格納したレジスタ５２を備えている。カウンタ５１は、一定の間隔でレジスタ５２に格納してある出力ポート回路４のポート番号を順次選択する。レジスタ５２は、カウンタ５１で選択した出力ポート回路４のポート番号に対応した制御信号を出力制御回路３、および出力ポート回路４の第１スイッチ素子ＳＷ１に出力する。出力制御回路３、および出力ポート回路４の第１スイッチ素子ＳＷ１は、それぞれ出力ポート回路４のポート番号に対応した処理情報を格納したレジスタ３１、４９を備えている。そのため、出力制御回路３、および出力ポート回路４の第１スイッチ素子ＳＷ１は、接続制御回路５０（レジスタ５２）から出力した制御信号に基づき、出力ポート回路４のポート番号に対応した処理情報を実行する。
【００４４】
たとえば、接続制御回路５０から出力ポート回路４のポート番号Ｐ０に対応する制御信号を出力した場合、出力制御回路３、および出力ポート回路４の第１スイッチ素子ＳＷ１は、出力ポート回路４のポート番号Ｐ０に対応したレジスタ３１、４９に格納してある処理情報を実行する。出力制御回路３は、レジスタ３１に格納してある処理情報を実行することで、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定し、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。出力ポート回路４の第１スイッチ素子ＳＷ１は、レジスタ４９に格納してある処理情報を実行することにより、オフ状態からオン状態になる。カウンタ５１が一定の間隔でレジスタ５２に格納した出力ポート回路のポート番号を順次選択することで、出力ポート回路４のポート番号Ｐ１からＰ３についても同様の処理を行なう。なお、出力ポート回路４のポート番号は、Ｐ０からＰ３までに限定されるものではない。
【００４５】
次に、本発明の実施の形態３に係る半導体処理装置の動作について説明する。図５は、本発明の実施の形態３に係る半導体処理装置の動作を説明するためのフローチャートである。まず、カウンタ５１は、レジスタ５２に格納してある出力ポート回路４のポート番号の一つを選択する。出力制御回路３は、カウンタ５１で選択した出力ポート回路４のポート番号に対応したレジスタ３１に格納してある処理情報を実行する。出力制御回路３は、レジスタ３１に格納してある処理情報を実行し、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。接続制御回路５は、カウンタ５１で選択した出力ポート回路４のポート番号に対応する第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ５０１）。また、出力制御回路３は、レジスタ３１に格納してある処理情報を実行し、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【００４６】
次に、出力切替回路６は、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ５０２）。出力切替回路６が、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ５０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ５０３）。半導体処理装置は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続することで、出力ポート回路４からデジタル信号を出力する。
【００４７】
出力切替回路６が、出力ポート回路４からアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ５０２：ＹＥＳ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ５０４）。半導体処理装置は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続することで、出力ポート回路４からアナログ信号を出力する（ステップＳ５０５）。
【００４８】
次に、出力ポート回路４は、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ５０６）。出力ポート回路４が、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ５０６：ＮＯ）、出力ポート回路４は、ステップＳ５０６の処理を繰返す。
【００４９】
出力ポート回路４が、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ５０６：ＹＥＳ）、接続制御回路５は、カウンタ５１で選択した出力ポート回路４のポート番号に対応する第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ５０７）。また、出力制御回路３は、レジスタ３１に格納してある処理情報を実行し、デジタル・アナログ変換回路２で変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【００５０】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ５０８）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ５０８：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ５０９）。ステップＳ５０９後、出力アンプ４２は、ステップＳ２０６の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【００５１】
出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ５０８：ＹＥＳ）、カウンタ５１は、選択した出力ポート回路４のポート番号が所定の番号を越えているか否かを判断する（ステップＳ５１０）。なお、出力アンプ４２が、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合、半導体処理装置１０は、フィードバック制御を繰返し（ステップＳ５０８）、所望の電圧のアナログ信号を出力ポート回路４から安定して出力する。
【００５２】
カウンタ５１は、選択した出力ポート回路４のポート番号が所定の番号を越えていないと判断した場合（ステップＳ５１０：ＮＯ）、カウンタ５１は、選択する出力ポート回路４のポート番号を一つ繰り上げる（ステップＳ５１１）。たとえば、カウンタ５１は、選択する出力ポート回路４のポート番号をＰ０からＰ１に一つ繰り上げる。カウンタ５１が、選択する出力ポート回路４のポート番号を一つ繰り上げた後、処理をステップＳ５０１に戻す。
【００５３】
カウンタ５１は、選択した出力ポート回路４のポート番号が所定の番号を越えていると判断した場合（ステップＳ５１０：ＹＥＳ）、半導体処理装置は、処理を終了する。
【００５４】
以上のように、本発明の実施の形態３に係る半導体処理装置は、接続制御回路５が、複数の出力ポート回路４のそれぞれに対応して設定された出力ポート回路４のポート番号を順次選択するカウンタ５１を備えている。出力制御回路３は、カウンタ５１で選択した出力ポート回路４のポート番号に対応してデジタル・アナログ変換回路２で変換するアナログ信号の電圧を予め設定し、接続制御回路５は、カウンタ５１で選択した出力ポート回路４のポート番号に対応した出力ポート回路４の第１スイッチ素子ＳＷ１をオン状態にするので、演算処理回路１が複数の出力ポート回路４を順次切替える処理を行なう必要がなくなり、演算処理回路１で処理する負担を軽減することができる。また、出力ポート回路４が、デジタル・アナログ変換回路２から出力したアナログ信号の電圧を保持する容量ＣＡＰを備えている場合、半導体処理装置は、カウンタ５１で出力ポート回路４のポート番号を順次選択して、容量ＣＡＰに保持するデジタル・アナログ変換回路２から出力したアナログ信号の電圧を順次供給することができる。そのため、半導体処理装置は、デジタル・アナログ変換回路２から出力したアナログ信号の電圧を容量ＣＡＰに安定して保持することができるので、出力バッファ４１から出力するアナログ信号の電圧を高精度に制御することができる。
【００５５】
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体処理システムの構成を示す概略図である。図６に示す半導体処理システム１００は、半導体処理装置１２、メモリ回路６０、外部接続回路７０、通信回路８０、および演算回路９０を備えている。
【００５６】
半導体処理装置１２は、実施の形態１ないし３に記載した半導体処理装置であって、出力ポート回路４からデジタル信号またはアナログ信号を出力することができる。また、半導体処理装置１２は、接続するメモリ回路６０、外部接続回路７０、通信回路８０、演算回路９０に対して出力ポート回路４からアナログ信号を出力することで電圧を供給し、電源としても機能している。なお、半導体処理装置１２は、外部電源から５．０Ｖの電圧が供給されている。
【００５７】
メモリ回路６０は、たとえばＤＲＡＭ等の記憶回路であり、電圧３．３Ｖで駆動する汎用ＩＣ６１を２個備えている。汎用ＩＣ６１は、駆動するためにＶＣＣ端子に、半導体処理装置１２の出力ポート回路４から電圧３．３Ｖのアナログ信号を入力している。汎用ＩＣ６１は、図示していないメモリ素子を駆動するため大電流を必要とするが、出力ポート回路４から出力するアナログ信号の電流はメモリ素子を駆動する大電流に比べて小さい。そのため、半導体処理システム１００は、複数の出力ポート回路４をメモリ回路６０に接続することで汎用ＩＣ６１に必要な大電流を供給している。たとえば、一つの出力ポート回路４から出力することができるアナログ信号の電流が２０ｍＡで、汎用ＩＣ６１を駆動するために必要な大電流が６０ｍＡである場合、三つの出力ポート回路４をメモリ回路６０に接続することで汎用ＩＣ６１に必要な大電流を供給している。なお、メモリ回路６０と半導体処理装置１２との間でデータを送受信するために、メモリ回路６０と半導体処理装置１２とが出力ポート回路４以外で接続してある。
【００５８】
外部接続回路７０は、たとえば外部記憶装置と接続するためのインターフェース回路であり、電圧１．８Ｖで駆動する汎用ＩＣ７１を１個備えている。汎用ＩＣ７１は、駆動するためにＶＣＣ端子に、半導体処理装置１２の出力ポート回路４から電圧１．８Ｖのアナログ信号を入力している。
【００５９】
通信回路８０は、たとえば外部機器とデータ通信を行なう通信ポートであり、接続した外部機器に電圧２．７Ｖを供給することができる回路である。通信回路８０は、外部機器に電圧２．７Ｖを供給するため、半導体処理装置１２の出力ポート回路４から電圧２．７Ｖのアナログ信号を入力している。さらに、通信回路８０は、半導体処理装置１２と外部機器とでデータ通信を行なうため、半導体処理装置１２のシリアル入出力ポート（ＳＩ／Ｏ）７と接続してある。
【００６０】
演算回路９０は、たとえば半導体処理装置１２から出力したデジタル信号を演算処理する演算回路であり、第１ＩＣ９１および第２ＩＣ９２を有する演算部９３、第１ＩＣ９１の電源の立上がりを検出する第１電源検出回路９４、および第２ＩＣ９２の電源の立上がりを検出する第２電源検出回路９５を備えている。第１ＩＣ９１と第２ＩＣ９２とのそれぞれは、供給された電圧レベルに応じた電圧を動作イネーブル信号（ＥＮ信号）として出力する。演算回路９０は、まず出力ポート回路４Ｂから電圧１．５Ｖを入力し、出力ポート回路４Ａから電圧１．８Ｖのアナログ信号を第１ＩＣ９１に入力することで、第１ＩＣ９１を駆動する。第１ＩＣ９１が駆動すると、第１ＩＣ９１は、動作イネーブル信号（ＥＮ信号）を第１電源検出回路９４に出力する。第１電源検出回路９４は、出力ポート回路４Ｂから出力した電圧１．５Ｖのアナログ信号（基準電圧）と、第１ＩＣ９１のＥＮ信号の電圧とを比較し、基準電圧よりＥＮ信号の電圧が高い場合、第１ＩＣ９１の電源の立上がりを検出した第１検出信号を半導体処理装置１２に出力する。電源投入された直後のある期間において、スイッチ９６はオフ状態となっている。
【００６１】
半導体処理装置１２は、第１検出信号に基づき出力ポート回路４Ｂをデジタル出力動作状態に変化させて、演算部９３のスイッチ９６をオン状態にするためのＨ電圧（たとえば２．２Ｖ）を出力して、スイッチ９６をオンさせる。スイッチ９６は、ヒステリシス特性を持つように構成し、オフ状態からオン状態に変化する電圧を２．０Ｖに、オン状態からオフ状態に変化する電圧を１．０Ｖにそれぞれ構成する。その後、出力ポート回路４Ｂをアナログ出力動作状態に変化させて、第２電源検出回路９５の基準電圧１．５Ｖを出力開始する。出力ポート回路４Ａから電圧１．８Ｖのアナログ信号を第２ＩＣ９２に入力することで、第２ＩＣ９２を駆動する。第２ＩＣ９２が駆動すると、第２ＩＣ９２は、動作イネーブル信号（ＥＮ２信号）を第２電源検出回路９５に出力する。第２電源検出回路９５は、出力ポート回路４Ｂから出力した電圧１．５Ｖのアナログ信号（基準電圧）と、第１ＩＣ９１のＥＮ２信号の電圧とを比較し、基準電圧よりＥＮ２信号の電圧が高い場合、第２ＩＣ９２の電源の立上がりを検出した第２検出信号を半導体処理装置１２に出力する。半導体処理装置１２は、第２検出信号に基づき出力ポート回路４Ｂからデータ転送開始信号（スタート信号）、およびデジタル信号を順に第１ＩＣ９１に出力する。
【００６２】
半導体処理装置１２は、実施の形態１ないし３で説明したように、出力ポート回路４ごとにＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力するので、それぞれの出力ポート回路４の出力バッファ４１から異なる電圧のアナログ信号を出力することができる。そのため、半導体処理装置１２は、電圧３．３Ｖで駆動するメモリ回路６０、電圧１．８Ｖで駆動する外部接続回路７０、電圧２．７Ｖを供給する通信回路８０、電圧１．８Ｖで駆動し、電圧０．８Ｖの基準電圧が必要な演算回路９０を出力ポート回路４に接続することができる。
【００６３】
また、出力ポート回路４Ｂの動作として説明したように、アナログ信号出力時の電圧を１．５Ｖに設定し、デジタル信号出力時のＨ電圧を２．２Ｖとなるようにすることで、１．５Ｖを出力する期間と２．２Ｖを出力する期間の切替えにおいて、デジタル・アナログ変換回路２で出力ポート回路４Ｂに設定する基準電圧の再設定を行なうことを不要にできる。
【００６４】
以上のように、本発明の実施の形態４に係る半導体処理システム１００は、複数の出力ポート回路４のそれぞれの出力バッファ４１から異なる電圧のアナログ信号を出力することができる半導体処理装置１２を備えているので、複数のデジタル・アナログ変換回路、電圧変換回路等を備えることなく、異なる電圧のアナログ信号で駆動する回路を半導体処理装置１２に接続することができ、さらにデジタル信号出力状態とアナログ信号出力状態とを切替えることで異なる電圧を出力することも容易になり、半導体処理システム１００を小型にすることができる。また、第１ＩＣ９１と第２ＩＣ９２とを同時に動作を開始させたとき、消費電力が増大してノイズ発生等の支障が生じる。ノイズ発生等の支障を回避するために、タイマを用いて第１ＩＣ９１と第２ＩＣ９２とを同時に動作を開始しないように構成した場合と比較して、半導体処理システム１００は、第１ＩＣ９１と第２ＩＣ９２との動作の開始に適宜の時間差をおくことが容易できる。
【００６５】
（実施の形態５）
図７は、本発明の実施の形態５に係る半導体処理装置の構成を示す概略図である。図７に示す半導体処理装置１３は、図１に示す半導体処理装置１０の構成に周辺機能回路８を追加した構成である。なお、半導体処理装置１３は、図１に示す半導体処理装置１０の構成と同じ構成について、同じ符号を付して、詳細な説明は省略する。ここで、周辺機能回路８には、タイマ回路やＰＷＭ（Pulse  Width  Modulation）回路などが含まれている。
【００６６】
出力ポート回路４は、演算処理回路１からのデジタル信号出力と、デジタル・アナログ変換回路２からのアナログ信号出力と、周辺機能回路８からのデジタル信号出力とを切替えることができる。出力ポート回路４は、演算処理回路１からのデジタル信号出力と、周辺機能回路８からのデジタル信号出力とを切替えるために、第４スイッチ素子ＳＷ４および第５スイッチ素子ＳＷ５を備えている。第４スイッチ素子ＳＷ４および第５スイッチ素子ＳＷ５は、演算処理回路１と論理回路４４との接続を、周辺機能回路８と論理回路４４との接続に切替えるためのスイッチング素子である。
【００６７】
図８は、本発明の実施の形態５に係る半導体処理装置の動作を説明するためのフローチャートである。まず、演算処理回路１は、出力ポート回路４を使用してデジタル信号出力を行なう（ステップＳ８０１）。その後、演算処理回路１が出力ポート回路４の使用を終了して、演算処理回路１は、周辺機能回路８を起動するための起動信号を周辺機能回路８に出力する（ステップＳ８０２）。周辺機能回路８は、起動完了してデジタル信号出力を行なうために第４スイッチ素子ＳＷ４、および第５スイッチ素子ＳＷ５を切替える（ステップＳ８０３）。具体的に、周辺機能回路８は、出力切替信号を第４スイッチ素子ＳＷ４、および第５スイッチ素子ＳＷ５のそれぞれに出力し、演算処理回路１と論理回路４４との接続を、周辺機能回路８と論理回路４４との接続に切替える。なお、周辺機能回路８は、周辺機能出力有効信号を出力切替回路６に出力し、出力バッファ４１と論理回路４４とが接続するように第２スイッチ素子ＳＷ２，ＳＷ３を切替えておく必要がある。
【００６８】
周辺機能回路８は、第４スイッチ素子ＳＷ４、および第５スイッチ素子ＳＷ５を切替えた後、出力ポート回路４を使用してデジタル信号出力を行なう（ステップＳ８０４）。その後、周辺機能回路８が出力ポート回路４の使用を終了して、デジタル・アナログ変換回路２が出力ポート回路４を使用してアナログ信号出力を行なう場合、周辺機能回路８は、周辺機能出力有効信号を出力切替回路６に出力し、出力バッファ４１とデジタル・アナログ変換回路２とが接続するように第２スイッチ素子ＳＷ２，ＳＷ３を切替える（ステップＳ８０５）。
【００６９】
以上のように、本発明の実施の形態５に係る半導体処理装置１３は、出力ポート回路４に第４スイッチ素子ＳＷ４、および第５スイッチ素子ＳＷ５を備えることで、出力ポート回路４を使用して、演算処理回路１からのデジタル信号出力を行なうと共に、周辺機能回路８からのデジタル信号出力も行なうことができる。
【００７０】
（実施の形態６）
図６に示した半導体処理装置１２では、メモリ回路６０、外部接続回路７０、通信回路８０、および演算回路９０に対して出力ポート回路４からアナログ信号を出力することで所定の電圧を供給し、電源として機能している。電源として機能する半導体処理装置１２には、大きく分けて基準電圧を供給する電源（基準電源）と、電流を供給する電源（電流源）とがある。具体的に、半導体処理装置１２は、演算回路９０の第１電源検出回路９４および第２電源検出回路９５に対して、出力ポート回路４Ｂから出力した電圧１．５Ｖのアナログ信号を基準電圧として出力している。一方、半導体処理装置１２は、メモリ回路６０や外部接続回路７０などに対して、出力ポート回路４Ｂから出力した電圧３．３Ｖのアナログ信号を電源電圧として出力し、メモリ素子を駆動するため電流を供給している。
【００７１】
本実施の形態６に係る半導体処理装置では、電流を供給する電源として機能する場合に、消費される電流を低減することができる構成について説明する。図９は、本発明の実施の形態６に係る半導体処理装置の構成を示す概略図である。
【００７２】
図９に示す半導体処理装置１０ａは、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４ａ、接続制御回路５、および出力切替回路６を備えている。なお、半導体処理装置１０ａは、出力ポート回路４ａの構成以外、本発明の実施の形態１に係る半導体処理装置１０と同じ構成である。そのため、同じ構成要素については、同じ符号を付して詳細な説明を省略する。
【００７３】
図１に示す出力ポート回路４は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続する第２スイッチ素子ＳＷ２，ＳＷ３を有している。第２スイッチ素子ＳＷ２，ＳＷ３は、出力切替回路６から出力した切替信号に基づき、演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。
【００７４】
図１に示す出力ポート回路４は、第２スイッチ素子ＳＷ２，ＳＷ３が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に入力する。そして、図１に示す出力ポート回路４は、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御する。ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御することで、図１に示す出力ポート回路４は、それぞれのＭＯＳトランジスタの閾値電圧を考慮して、電源電圧として供給されている電圧と接地電圧との間の電圧範囲内のアナログ信号を出力バッファ４１から出力することができる。
【００７５】
図１に示す出力ポート回路４に汎用ＩＣを接続して、当該汎用ＩＣを駆動するための電流を供給する電源として半導体処理装置１０を機能させる。この場合、電源からＰチャネルＭＯＳトランジスタ４１ａを介して汎用ＩＣに流れる電流Ｉ１以外に、電源からＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂを介して接地に流れる電流Ｉ２が常に必要となる。そのため、半導体処理装置１０は、汎用ＩＣを駆動するために電流Ｉ１＋Ｉ２を流す必要があるため、消費される電流が増加するという問題があった。
【００７６】
そこで、本発明の実施の形態６に係る半導体処理装置１０ａでは、図１に示す出力ポート回路４に代えて出力ポート回路４ａを備えることで、消費される電流を低減している。図９に示す出力ポート回路４ａは、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に接続する第２スイッチ素子ＳＷ２を有している。つまり、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に、第２スイッチ素子ＳＷ３を接続しておらず、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に論理回路４４のＮＯＲ回路４４ｂを直接接続してある。第２スイッチ素子ＳＷ２は、出力切替回路６から出力した切替信号に基づき、演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。
【００７７】
出力ポート回路４ａは、第２スイッチ素子ＳＷ２が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に入力する。そして、出力ポート回路４ａは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御する。
【００７８】
出力ポート回路４ａに汎用ＩＣ９を接続してある場合、出力ポート回路４ａは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することで、出力バッファ４１からアナログ信号を出力して、汎用ＩＣ９に電流を供給することができる。なお、出力ポート回路４ａから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧した値となる。また、ＮチャネルＭＯＳトランジスタ４１ｂは、ＮＯＲ回路４４ｂがオフ信号として論理Ｌを出力することによりオフ状態となる。プロセスのばらつき等によりＮチャネルＭＯＳトランジスタ４１ｂに流れるオフリークチャネル電流を考慮するのであれば、ＮＯＲ回路４４ｂが出力する論理Ｌは負電圧であっても良い。以下に示すの実施の形態に係る半導体処理装置においても同様である。
【００７９】
出力ポート回路４ａに汎用ＩＣ９を接続して、当該汎用ＩＣ９を駆動するための電流を供給する電源として半導体処理装置１０ａを機能させる場合、電源からＰチャネルＭＯＳトランジスタ４１ａを介して汎用ＩＣ９に流れる電流Ｉ１のみ必要となる。つまり、ＮチャネルＭＯＳトランジスタ４１ｂはオフ状態であるため、電源からＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂを介して接地に流れる電流Ｉ２が不要となる。そのため、半導体処理装置１０ａは、電流Ｉ１を流すだけで汎用ＩＣ９を駆動することができるため、消費される電流を低減することができる。
【００８０】
次に、本発明の実施の形態６に係る半導体処理装置１０ａの動作について説明する。図１０は、本発明の実施の形態６に係る半導体処理装置１０ａの動作を説明するためのフローチャートであり、図２に示すフローチャートと同じステップには同じ符号を付して説明する。まず、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。そして、接続制御回路５は、第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ２０１）。また、出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【００８１】
次に、出力切替回路６は、出力ポート回路４ａからアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ２０２）。出力切替回路６は、出力ポート回路４ａからアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ２０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２を演算処理回路１側に接続する（ステップＳ２０３ａ）。半導体処理装置１０ａは、第２スイッチ素子ＳＷ２を演算処理回路１側に接続することで、出力ポート回路４ａからデジタル信号を出力する。
【００８２】
出力切替回路６は、出力ポート回路４ａからアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ２０２：ＹＥＳ）、出力切替回路６は、第２スイッチ素子ＳＷ２を出力アンプ４２側に接続する（ステップＳ２０４ａ）。なお、出力切替回路６が、第２スイッチ素子ＳＷ２を出力アンプ４２側に接続するとき、論理回路４４は、ＮチャネルＭＯＳトランジスタ４１ｂをオフ状態とする。第２スイッチ素子ＳＷ２を出力アンプ４２側に接続する（ステップＳ２０４ａ）ことで、半導体処理装置１０ａは、出力ポート回路４ａの出力バッファ４１からアナログ信号を出力する（ステップＳ２０５）。このとき、半導体処理装置１０ａは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧した値のアナログ信号を出力ポート回路４ａから出力する。
【００８３】
次に、出力ポート回路４ａは、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ２０６）。出力ポート回路４ａが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ２０６：ＮＯ）、出力ポート回路４ａは、ステップＳ２０６の処理を繰返す。
【００８４】
出力ポート回路４ａが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ２０６：ＹＥＳ）、接続制御回路５は、第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ２０７）。また、出力制御回路３は、デジタル・アナログ変換回路２が変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【００８５】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ２０８）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ２０８：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ２０９）。ステップＳ２０９後、出力アンプ４２は、ステップＳ２０８の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【００８６】
出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ２０８：ＹＥＳ）、出力アンプ４２は、フィードバック制御を繰返す。かかるフィードバック制御を繰返すことで、半導体処理装置１０ａは、所望の電圧のアナログ信号を電流源として出力ポート回路４ａから安定して出力する。なお、一つの出力ポート回路４ａからアナログ信号を出力する場合について説明したが、他の出力ポート回路４ａについても同様の処理を繰返すことで、複数の出力ポート回路４ａからアナログ信号を出力することができる。また、出力制御回路３が、出力ポート回路４ａごとにデジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておくことで、出力ポート回路４ａごとにＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することができる。
【００８７】
以上のように、本発明の実施の形態６に係る半導体処理装置１０ａは、第２スイッチ素子ＳＷ３を設けずに、デジタル信号を出力するＮチャネルＭＯＳトランジスタ４１ｂをオフ状態にした状態で、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力する。そのため、半導体処理装置１０ａは、出力ポート回路４ａからアナログ信号を出力するときに、出力バッファ４１で消費される電流を低減することができる。
【００８８】
なお、半導体処理装置１０ａは、出力ポート回路４ａごとにＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力するので、それぞれの出力ポート回路４ａの出力バッファ４１から異なる電圧のアナログ信号を出力することができる。
【００８９】
また、半導体処理装置１０ａは、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４ａを接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４ａを接続した構成であってもよい。さらに、半導体処理装置１０ａは、出力アンプ４２を備える出力ポート回路４ａと、図３に示す出力アンプ４８を備える出力ポート回路４ａとが混在する構成であってもよい。
【００９０】
（実施の形態７）
本実施の形態７に係る半導体処理装置では、電流を供給する電源として機能する場合に、消費される電流を低減することができる別の構成について説明する。図１１は、本発明の実施の形態７に係る半導体処理装置の構成を示す概略図である。
【００９１】
図１１に示す半導体処理装置１０ｂは、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４ｂ、接続制御回路５、出力切替回路６、および電源モードレジスタ２０を備えている。なお、半導体処理装置１０ｂは、出力ポート回路４ｂおよび電源モードレジスタ２０の構成以外、本発明の実施の形態１に係る半導体処理装置１０と同じ構成である。そのため、同じ構成要素については、同じ符号を付して詳細な説明を省略する。
【００９２】
本発明の実施の形態７に係る半導体処理装置１０ｂでは、図１に示す出力ポート回路４に代えて出力ポート回路４ｂを備え、電源モードレジスタ２０をさらに備えていることで、消費される電流を低減している。図１１に示す出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続する第２スイッチ素子ＳＷ２，ＳＷ３を有している。第２スイッチ素子ＳＷ２は、出力切替回路６から出力した切替信号に基づき、演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。第２スイッチ素子ＳＷ３は、論理回路Ａ２１から出力した切替信号に基づき、演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。
【００９３】
電源モードレジスタ２０は、出力ポート回路４ｂに接続した汎用ＩＣ９に電流を供給する電源モードに、出力ポート回路４ｂを設定するための設定信号を、出力ポート回路４ｂに出力する。電源モードレジスタ２０から出力した設定信号は、出力ポート回路４ｂの論理回路Ａ２１に入力される。論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を演算処理回路１側に接続する。さらに、論理回路Ａ２１は、ＮチャネルＭＯＳトランジスタ４１ｂがオフ状態となるように、論理回路４４のＮＯＲ回路４４ｂからオフ信号を出力するように制御する。
【００９４】
出力ポート回路４ｂは、第２スイッチ素子ＳＷ２が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に入力する。そして、出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御する。
【００９５】
出力ポート回路４ｂに汎用ＩＣ９を接続してある場合、出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することで、出力バッファ４１からアナログ信号を出力して、汎用ＩＣ９に電流を供給することができる。なお、出力ポート回路４ｂから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧した値となる。
【００９６】
出力ポート回路４ｂに汎用ＩＣ９を接続して、当該汎用ＩＣ９を駆動するための電流を供給する電源として半導体処理装置１０ｂを機能させる場合、電源からＰチャネルＭＯＳトランジスタ４１ａを介して汎用ＩＣ９に流れる電流Ｉ１のみ必要となる。つまり、ＮチャネルＭＯＳトランジスタ４１ｂはオフ状態であるため、電源からＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂを介して接地に流れる電流Ｉ２が不要である。そのため、半導体処理装置１０ｂは、電流Ｉ１を流すだけで汎用ＩＣ９を駆動することができるため、消費される電流を低減することができる。
【００９７】
次に、本発明の実施の形態７に係る半導体処理装置１０ｂの動作について説明する。図１２は、本発明の実施の形態７に係る半導体処理装置１０ｂの動作を説明するためのフローチャートである。まず、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。そして、接続制御回路５は、第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ１２０１）。また、出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【００９８】
次に、出力切替回路６は、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ１２０２）。出力切替回路６は、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ１２０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ１２０３）。半導体処理装置１０ｂは、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続することで、出力ポート回路４ｂからデジタル信号を出力する。
【００９９】
出力切替回路６が、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ１２０２：ＹＥＳ）、電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用するか否かを判断する（ステップＳ１２０４）。電源モードレジスタ２０が、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用しないと判断した場合（ステップＳ１２０４：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１２０５）。つまり、電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９に基準電圧を供給する電源として使用すると判断する。
【０１００】
第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１２０５）ことで、半導体処理装置１０ｂは、出力ポート回路４ｂの出力バッファ４１からアナログ信号を出力する（ステップＳ１２０６）。
【０１０１】
次に、出力ポート回路４ｂは、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ１２０７）。出力ポート回路４ｂが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ１２０７：ＮＯ）、出力ポート回路４ｂは、ステップＳ１２０７の処理を繰返す。
【０１０２】
出力ポート回路４ｂが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ１２０７：ＹＥＳ）、接続制御回路５は、第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ１２０８）。また、出力制御回路３は、デジタル・アナログ変換回路２が変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【０１０３】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ１２０９）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ１２０９：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ１２１０）。ステップＳ１２１０後、出力アンプ４２は、ステップＳ１２０９の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【０１０４】
出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ１２０９：ＹＥＳ）、出力アンプ４２は、フィードバック制御を繰返す。かかるフィードバック制御を繰返すことで、半導体処理装置１０ｂは、所望の電圧のアナログ信号を電流源として出力ポート回路４ｂから安定して出力する。
【０１０５】
ステップＳ１２０４の処理に戻って、電源モードレジスタ２０が、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用すると判断した場合（ステップＳ１２０４：ＹＥＳ）、半導体処理装置１０ｂは処理Ａに進む。
【０１０６】
図１３は、本発明の実施の形態７に係る半導体処理装置１０ｂの処理Ａの動作を説明するためのフローチャートである。まず、電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用すると判断した場合（ステップＳ１２０４：ＹＥＳ）、論理回路Ａ２１に設定信号を出力する（ステップＳ１３０１）。
【０１０７】
次に、出力切替回路６は、第２スイッチ素子ＳＷ２を出力アンプ４２側に接続する（ステップＳ１３０２）。
【０１０８】
論理回路Ａ２１は、出力切替回路６から出力した切替信号および論理回路Ａ２１から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を演算処理回路１側に接続し、ＮチャネルＭＯＳトランジスタ４１ｂをオフ状態にする（ステップＳ１３０３）。
【０１０９】
半導体処理装置１０ｂは、ステップＳ１３０３後に、処理をステップＳ１２０６に戻す（処理Ｂ）。つまり、半導体処理装置１０ｂは、ＮチャネルＭＯＳトランジスタ４１ｂをオフ状態にした状態で、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力ポート回路４ｂの出力バッファ４１からアナログ信号を出力する。
【０１１０】
なお、一つの出力ポート回路４ｂからアナログ信号を出力する場合について説明したが、他の出力ポート回路４ｂについても同様の処理を繰返すことで、複数の出力ポート回路４ｂからアナログ信号を出力することができる。また、出力制御回路３が、出力ポート回路４ｂごとにデジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておくことで、出力ポート回路４ｂごとにＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することができる。
【０１１１】
以上のように、本発明の実施の形態７に係る半導体処理装置１０ｂは、第２スイッチ素子ＳＷ３を演算処理回路１側に接続して、デジタル信号を出力するＮチャネルＭＯＳトランジスタ４１ｂをオフ状態にした状態で、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力する。そのため、半導体処理装置１０ｂは、出力ポート回路４ｂからアナログ信号を出力するときに、出力バッファ４１で消費される電流を低減することができる。
【０１１２】
なお、半導体処理装置１０ｂは、出力ポート回路４ｂごとにＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力するので、それぞれの出力ポート回路４ｂの出力バッファ４１から異なる電圧のアナログ信号を出力することができる。
【０１１３】
また、半導体処理装置１０ｂは、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４ｂを接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４ｂを接続した構成であってもよい。さらに、半導体処理装置１０ｂは、出力アンプ４２を備える出力ポート回路４ｂと、図３に示す出力アンプ４８を備える出力ポート回路４ｂとが混在する構成であってもよい。
【０１１４】
（実施の形態８）
本実施の形態８に係る半導体処理装置では、電流を供給する汎用ＩＣ（負荷）がスタンバイモード等の低消費電力状態に遷移した、または停止した等の場合に、安定した電圧値のアナログ信号を出力することができる構成について説明する。図１４は、本発明の実施の形態８に係る半導体処理装置の構成を示す概略図である。
【０１１５】
図１４に示す半導体処理装置１０ｃは、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４ｂ、接続制御回路５、出力切替回路６、電源モードレジスタ２０、および汎用ＩＣ動作判定回路２２を備えている。なお、半導体処理装置１０ｃは、汎用ＩＣ動作判定回路２２の構成以外、本発明の実施の形態７に係る半導体処理装置１０ｂと同じ構成である。そのため、同じ構成要素については、同じ符号を付して詳細な説明を省略する。
【０１１６】
本発明の実施の形態８に係る半導体処理装置１０ｃでは、汎用ＩＣ動作判定回路２２を設けることで、汎用ＩＣ９の動作状態を判定している。具体的に、汎用ＩＣ９が低消費電力状態に遷移した、または停止した等の場合に、状態の変化を示す何らかの信号（停止信号）を汎用ＩＣ動作判定回路２２に対して出力する。汎用ＩＣ動作判定回路２２は、汎用ＩＣ９から出力した停止信号に基づいて汎用ＩＣ９が低消費電力状態に遷移した、または停止した等と判定し、電源モードレジスタ２０に設定した電源モードをリセットするリセット信号を、電源モードレジスタ２０に出力する。
【０１１７】
電源モードレジスタ２０は、出力ポート回路４ｂに接続した汎用ＩＣ９に電流を供給する電源モードに設定してある場合、設定信号を論理回路Ａ２１に出力する。論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を演算処理回路１側に接続する。さらに、論理回路Ａ２１は、ＮチャネルＭＯＳトランジスタ４１ｂがオフ状態となるように、論理回路４４のＮＯＲ回路４４ｂからオフ信号を出力するように制御する。
【０１１８】
出力ポート回路４ｂは、第２スイッチ素子ＳＷ２が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に入力する。そして、出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御する。
【０１１９】
汎用ＩＣ９が動作している場合、出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することで、出力バッファ４１からアナログ信号を出力して、汎用ＩＣ９に電流を供給することができる。なお、出力ポート回路４ｂから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧した値となる。
【０１２０】
しかし、汎用ＩＣ９が低消費電力状態に遷移した、または停止した等の場合、出力ポート回路４ｂから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧することができず、電圧値が増加することになる。
【０１２１】
そこで、本発明の実施の形態８に係る半導体処理装置１０ｃでは、汎用ＩＣ９が低消費電力状態に遷移した、または停止した等の場合、汎用ＩＣ動作判定回路２２から出力したリセット信号に基づいて、電源モードレジスタ２０に設定した電源モードをリセットする。電源モードレジスタ２０は、電源モードをリセットして、基準電圧を供給する電源モードに設定する設定信号を論理回路Ａ２１に出力する。論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を出力アンプ４２側に接続する。
【０１２２】
第２スイッチ素子ＳＷ２，ＳＷ３が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に入力し、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御する。
【０１２３】
汎用ＩＣ９が低消費電力状態に遷移した、または停止した等の場合、出力ポート回路４ｂは、ＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂのオン抵抗を制御することで、出力バッファ４１からアナログ信号を出力する。そのため、出力ポート回路４ｂから出力されるアナログ信号の電圧は、それぞれのＭＯＳトランジスタの閾値電圧を考慮した電圧値となるため、汎用ＩＣ９が低消費電力状態に遷移した、または停止した等による電圧値の増加を抑えることができる。出力ポート回路４ｂは、電源からＰチャネルＭＯＳトランジスタ４１ａを介して汎用ＩＣ９に電流Ｉ１は流れないが、電源からＰチャネルＭＯＳトランジスタ４１ａおよびＮチャネルＭＯＳトランジスタ４１ｂを介して接地に電流Ｉ２が流れる。これにより、汎用ＩＣ９が低消費電力モードとしてＳＲＡＭデータ保持に必要な程度の電圧供給を受けることが必要な場合に、かかる電圧供給を行なうことが可能となる。
【０１２４】
次に、本発明の実施の形態８に係る半導体処理装置１０ｃの動作について説明する。図１５は、本発明の実施の形態８に係る半導体処理装置１０ｃの動作を説明するためのフローチャートである。まず、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。そして、接続制御回路５は、第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ１５０１）。また、出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【０１２５】
次に、出力切替回路６は、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ１５０２）。出力切替回路６は、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ１５０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ１５０３）。半導体処理装置１０ｃは、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続することで、出力ポート回路４ｂからデジタル信号を出力する。
【０１２６】
出力切替回路６が、出力ポート回路４ｂからアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ１５０２：ＹＥＳ）、電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用するか否かを判断する（ステップＳ１５０４）。電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用しないと判断した場合（ステップＳ１５０４：ＮＯ）、設定した電源モードをリセットする（ステップＳ１５０５）。
【０１２７】
出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１５０６）。つまり、電源モードレジスタ２０は、出力ポート回路４ｂに接続する汎用ＩＣ９に基準電圧を供給する電源として使用すると判断する。
【０１２８】
第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１５０６）ことで、半導体処理装置１０ｃは、出力ポート回路４ｂの出力バッファ４１からアナログ信号を出力する（ステップＳ１５０７）。
【０１２９】
次に、出力ポート回路４ｂは、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ１５０８）。出力ポート回路４ｂが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ１５０８：ＮＯ）、出力ポート回路４ｂは、ステップＳ１５０８の処理を繰返す。
【０１３０】
出力ポート回路４ｂが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ１５０８：ＹＥＳ）、接続制御回路５は、第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ１５０９）。また、出力制御回路３は、デジタル・アナログ変換回路２が変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【０１３１】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ１５１０）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ１５１０：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ１５１１）。ステップＳ１５１１後、出力アンプ４２は、ステップＳ１５１０の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【０１３２】
出力アンプ４２が、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ１５１０：ＹＥＳ）、半導体処理装置１０ｃは、フィードバック制御を繰返し（ステップＳ１５１０）、所望の電圧のアナログ信号を電流源として出力ポート回路４ｂから安定して出力する。
【０１３３】
汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が動作しているか否かを判定する（ステップＳ１５１２）。汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が動作していると判定した場合（ステップＳ１５１２：ＹＥＳ）、半導体処理装置１０ｃは、所望の電圧のアナログ信号を電流源として出力ポート回路４ｂから継続して出力する。
【０１３４】
汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が低消費電力状態に遷移した、または停止した等と判定した場合（ステップＳ１５１２：ＮＯ）、電源モードレジスタ２０に対してリセット信号を出力して、電源モードレジスタ２０に設定した電源モードをリセットする（ステップＳ１５０５）。その後、出力ポート回路４ｂは、基準電圧を供給する電源モードに設定され、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する。
【０１３５】
ステップＳ１５０４の処理に戻って、電源モードレジスタ２０が、出力ポート回路４ｂに接続する汎用ＩＣ９の電流源として使用すると判断した場合（ステップＳ１５０４：ＹＥＳ）、半導体処理装置１０ｃは処理Ａに進む。なお、処理Ａは、実施の形態７の図１３で説明した処理と同じであるため、詳細な説明を繰返さない。
【０１３６】
なお、一つの出力ポート回路４ｂについて、接続した負荷が低消費電力状態に遷移した、または停止した等の場合の処理を説明したが、他の出力ポート回路４ｂについても同様の処理を適用することができる。また、電源モードレジスタ２０が、出力ポート回路４ｂごとにリセット信号を出力するように設定しておくことで、出力ポート回路４ｂのそれぞれに接続した負荷の停止に対応することができる。
【０１３７】
以上のように、本発明の実施の形態８に係る半導体処理装置１０ｃは、汎用ＩＣ９が停止した場合、電源モードレジスタ２０に設定した電源モードをリセットする。そのため、出力ポート回路４ｂから出力されるアナログ信号の電圧は、それぞれのＭＯＳトランジスタの閾値電圧を考慮した電圧値となり、汎用ＩＣ９が停止したことによる電圧値の増加を抑えることができる。
【０１３８】
なお、半導体処理装置１０ｃは、出力ポート回路４ｂごとにＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御して、出力バッファ４１からアナログ信号を出力するので、それぞれの出力ポート回路４ｂの出力バッファ４１から異なる電圧のアナログ信号を出力することができる。
【０１３９】
また、半導体処理装置１０ｃは、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４ｂを接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４ｂを接続した構成であってもよい。さらに、半導体処理装置１０ｃは、出力アンプ４２を備える出力ポート回路４ｂと、図３に示す出力アンプ４８を備える出力ポート回路４ｂとが混在する構成であってもよい。
【０１４０】
（実施の形態９）
本実施の形態９に係る半導体処理装置では、電流を供給する汎用ＩＣ（負荷）が停止した場合に、汎用ＩＣ（負荷）に対して電源遮断モードを設定することができる構成について説明する。図１６は、本発明の実施の形態９に係る半導体処理装置の構成を示す概略図である。
【０１４１】
図１６に示す半導体処理装置１０ｄは、演算処理回路１、デジタル・アナログ変換回路２、出力制御回路３、複数の出力ポート回路４ｄ、接続制御回路５、出力切替回路６、電源モードレジスタ２０、および汎用ＩＣ動作判定回路２２を備えている。なお、半導体処理装置１０ｄは、出力ポート回路４ｄの構成以外、本発明の実施の形態８に係る半導体処理装置１０ｃと同じ構成である。そのため、同じ構成要素については、同じ符号を付して詳細な説明を省略する。
【０１４２】
本発明の実施の形態９に係る半導体処理装置１０ｄでも、汎用ＩＣ動作判定回路２２を設け、汎用ＩＣ９の動作状態を判定している。しかし、出力ポート回路４ｄは、第２スイッチ素子ＳＷ２が論理回路Ｂ２３に、第２スイッチ素子ＳＷ３が論理回路Ａ２１にそれぞれ接続されている点が、図１４に示す出力ポート回路４ｂと異なる。そのため、電源モードレジスタ２０は、汎用ＩＣ動作判定回路２２から出力したリセット信号に基づいて論理回路Ｂ２３および論理回路Ａ２１に設定信号を出力する。論理回路Ｂ２３および論理回路Ａ２１は、当該設定信号に基づいて第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続するか、出力アンプ４２側に接続するかを切替える。
【０１４３】
具体的に、電源モードレジスタ２０が、出力ポート回路４ｄに接続した汎用ＩＣ９に電流を供給する電源モードに設定してあり、汎用ＩＣ９が動作している場合について説明する。論理回路Ｂ２３は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に接続した第２スイッチ素子ＳＷ２を出力アンプ４２側に接続する。
【０１４４】
論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を演算処理回路１側に接続する。さらに、論理回路Ａ２１は、ＮチャネルＭＯＳトランジスタ４１ｂがオフ状態となるように、論理回路４４のＮＯＲ回路４４ｂからオフ信号を出力するように制御する。
【０１４５】
出力ポート回路４ｄは、第２スイッチ素子ＳＷ２が出力アンプ４２側に接続してある場合（出力バッファ４１と出力アンプ４２とが接続してある場合）、出力アンプ４２で増幅したアナログ信号を、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に入力する。そして、出力ポート回路４ｄは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御する。
【０１４６】
出力ポート回路４ｄは、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗を制御することで、出力バッファ４１からアナログ信号を出力して、汎用ＩＣ９に電流を供給することができる。なお、出力ポート回路４ｄから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧した値となる。
【０１４７】
しかし、汎用ＩＣ９が停止した場合、出力ポート回路４ｄから出力されるアナログ信号の電圧は、ＰチャネルＭＯＳトランジスタ４１ａのオン抵抗と汎用ＩＣ９のオン抵抗とに基づいて電源電圧を分圧することができず、電圧値が増加することになる。
【０１４８】
そこで、本発明の実施の形態９に係る半導体処理装置１０ｄでは、汎用ＩＣ９が停止した場合、汎用ＩＣ動作判定回路２２から出力したリセット信号に基づいて、電源モードレジスタ２０に設定した電源モードをリセットして、電源遮断モードに設定する設定信号を論理回路Ｂ２３および論理回路Ａ２１に出力する。
【０１４９】
論理回路Ｂ２３は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＰチャネルＭＯＳトランジスタ４１ａのゲート端子に接続した第２スイッチ素子ＳＷ２を演算処理回路１側に接続する。さらに、論理回路Ｂ２３は、ＰチャネルＭＯＳトランジスタ４１ａがオフ状態となるように、論理回路４４のＮＡＮＤ回路４４ａからオフ信号を出力するように制御する。
【０１５０】
論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、ＮチャネルＭＯＳトランジスタ４１ｂのゲート端子に接続した第２スイッチ素子ＳＷ３を演算処理回路１側に接続する。さらに、論理回路Ａ２１は、ＮチャネルＭＯＳトランジスタ４１ｂがオン状態となるように、論理回路４４のＮＯＲ回路４４ｂからオン信号を出力するように制御する。
【０１５１】
ＰチャネルＭＯＳトランジスタ４１ａがオフ状態、ＮチャネルＭＯＳトランジスタ４１ｂがオン状態となることで、出力バッファ４１から出力するアナログ信号の電圧値を０Ｖとすることができ、汎用ＩＣ９に対する電源遮断の状態を実現することできる。なお、出力ポート回路４ｄは、汎用ＩＣ９からＮチャネルＭＯＳトランジスタ４１ｂを介して接地電位に電流Ｉ３が流れる。
【０１５２】
次に、本発明の実施の形態９に係る半導体処理装置１０ｄの動作について説明する。図１７は、本発明の実施の形態９に係る半導体処理装置１０ｄの動作を説明するためのフローチャートである。まず、出力制御回路３は、デジタル・アナログ変換回路２から出力したいアナログ信号の電圧を予め設定しておく。そして、接続制御回路５は、第１スイッチ素子ＳＷ１をオン状態にする（ステップＳ１７０１）。また、出力制御回路３は、デジタル・アナログ変換回路２で変換したアナログ信号を出力するようにデジタル・アナログ変換回路２に指示する。
【０１５３】
次に、出力切替回路６は、出力ポート回路４ｄからアナログ信号を出力する指示が演算処理回路１からあったか否かを判断する（ステップＳ１７０２）。出力切替回路６は、出力ポート回路４ｄからアナログ信号を出力する指示が演算処理回路１からなかったと判断した場合（ステップＳ１７０２：ＮＯ）、出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ１７０３）。半導体処理装置１０ｄは、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続することで、出力ポート回路４ｂからデジタル信号を出力する。
【０１５４】
出力切替回路６が、出力ポート回路４ｄからアナログ信号を出力する指示が演算処理回路１からあったと判断した場合（ステップＳ１７０２：ＹＥＳ）、電源モードレジスタ２０は、出力ポート回路４ｄに接続する汎用ＩＣ９の電流源として使用するか否かを判断する（ステップＳ１７０４）。電源モードレジスタ２０は、出力ポート回路４ｄに接続する汎用ＩＣ９の電流源として使用しないと判断した場合（ステップＳ１７０４：ＮＯ）、設定した電源モードをリセットする（ステップＳ１７０５）。
【０１５５】
出力切替回路６は、第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１７０６）。つまり、電源モードレジスタ２０は、出力ポート回路４ｄに接続する汎用ＩＣ９に基準電圧を供給する電源として使用すると判断する。
【０１５６】
第２スイッチ素子ＳＷ２，ＳＷ３を出力アンプ４２側に接続する（ステップＳ１７０６）ことで、半導体処理装置１０ｄは、出力ポート回路４ｄの出力バッファ４１からアナログ信号を出力する（ステップＳ１７０７）。
【０１５７】
次に、出力ポート回路４ｄは、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したか否かを判断する（ステップＳ１７０８）。出力ポート回路４ｄが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持していないと判断した場合（ステップＳ１７０８：ＮＯ）、出力ポート回路４ｄは、ステップＳ１７０８の処理を繰返す。
【０１５８】
出力ポート回路４ｄが、デジタル・アナログ変換回路２から出力するアナログ信号の電圧を容量ＣＡＰに保持したと判断した場合（ステップＳ１７０８：ＹＥＳ）、接続制御回路５は、第１スイッチ素子ＳＷ１をオフ状態にする（ステップＳ１７０９）。また、出力制御回路３は、デジタル・アナログ変換回路２が変換したアナログ信号の出力を停止するようにデジタル・アナログ変換回路２に指示する。
【０１５９】
次に、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧（デジタル・アナログ変換回路２から出力したアナログ信号の電圧）とを比較し、一致したか否かを判断する（ステップＳ１７１０）。出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致していないと判断した場合（ステップＳ１７１０：ＮＯ）、出力アンプ４２は、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧との差分（比較した結果）に基づいて、アナログ信号の増幅率を変更する（ステップＳ１７１１）。ステップＳ１７１１後、出力アンプ４２は、ステップＳ１７１０の処理に戻り、アナログ信号の増幅率を変更した後の出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とを比較し、一致するか否かを再度判断する。
【０１６０】
出力アンプ４２が、出力バッファ４１から出力したアナログ信号の電圧と、容量ＣＡＰに保持したアナログ信号の電圧とが一致したと判断した場合（ステップＳ１７１０：ＹＥＳ）、半導体処理装置１０ｄは、フィードバック制御を繰返し（ステップＳ１７１０）、所望の電圧のアナログ信号を電流源として出力ポート回路４ｄから安定して出力する。
【０１６１】
汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が動作しているか否かを判定する（ステップＳ１７１２）。汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が動作していると判定した場合（ステップＳ１７１２：ＹＥＳ）、半導体処理装置１０ｄは、所望の電圧のアナログ信号を電流源として出力ポート回路４ｄから継続して出力する。
【０１６２】
汎用ＩＣ動作判定回路２２は、汎用ＩＣ９が動作していない（停止した）と判定した場合（ステップＳ１７１２：ＮＯ）、半導体処理装置１０ｄは処理Ｃに進む。
【０１６３】
図１８は、本発明の実施の形態９に係る半導体処理装置１０ｄの処理Ｃの動作を説明するためのフローチャートである。まず、汎用ＩＣ動作判定回路２２において、汎用ＩＣ９が動作していない（停止した）と判定した場合（ステップＳ１７１２：ＮＯ）、電源モードレジスタ２０は、設定した電源モードをリセットする（ステップＳ１８０１）。
【０１６４】
次に、論理回路Ｂ２３および論理回路Ａ２１は、出力切替回路６から出力した切替信号および電源モードレジスタ２０から出力した設定信号に基づき、第２スイッチ素子ＳＷ２，ＳＷ３を演算処理回路１側に接続する（ステップＳ１８０２）。
【０１６５】
さらに、論理回路Ｂ２３および論理回路Ａ２１は、論理回路４４を介して、ＰチャネルＭＯＳトランジスタ４１ａがオフ状態、ＮチャネルＭＯＳトランジスタ４１ｂがオン状態となるように制御する（ステップＳ１８０３）。
【０１６６】
ステップＳ１７０４の処理に戻って、電源モードレジスタ２０が、出力ポート回路４ｄに接続する汎用ＩＣ９の電流源として使用すると判断した場合（ステップＳ１７０４：ＹＥＳ）、半導体処理装置１０ｄは処理Ａに進む。なお、処理Ａは、実施の形態７の図１３で説明した処理と同じであるため、詳細な説明を繰返さない。
【０１６７】
なお、一つの出力ポート回路４ｄについて、接続した負荷が停止した場合の処理を説明したが、他の出力ポート回路４ｄについても同様の処理を適用することができる。また、電源モードレジスタ２０が、出力ポート回路４ｄごとにリセット信号を出力するように設定しておくことで、出力ポート回路４ｄのそれぞれに接続した負荷の停止に対応することができる。
【０１６８】
以上のように、本発明の実施の形態９に係る半導体処理装置１０ｄは、汎用ＩＣ９が停止した場合、電源遮断モードに設定することができるので、出力ポート回路４ｄから汎用ＩＣ９へのリーク電流をカットすることができ、装置全体で消費される電流を低減することができる。
【０１６９】
なお、半導体処理装置１０ｄは、一つのデジタル・アナログ変換回路２に対して複数の出力ポート回路４ｄを接続した構成に限定されるものではなく、一つのデジタル・アナログ変換回路２に対して一つの出力ポート回路４ｄを接続した構成であってもよい。さらに、半導体処理装置１０ｄは、出力アンプ４２を備える出力ポート回路４ｄと、図３に示す出力アンプ４８を備える出力ポート回路４ｄとが混在する構成であってもよい。
【０１７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７１】
１  演算処理回路、２  デジタル・アナログ変換回路、３  出力制御回路、４，４ａ，４ｂ，４ｄ  出力ポート回路、５，５０  接続制御回路、６  出力制御回路、７  シリアル入出力ポート、８  周辺機能回路、９  汎用ＩＣ、１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１１，１２，１３  半導体処理装置、２０  電源モードレジスタ、２１  論理回路Ａ、２２  汎用ＩＣ動作判定回路、２３  論理回路Ｂ、３１，４９，５２  レジスタ、４１  出力バッファ、４２，４８  出力アンプ、４３  出力ポート、４４  論理回路、４５  保護用ダイオード、５１  カウンタ、６０  メモリ回路、６１，７１  汎用ＩＣ、７０  外部接続回路、８０  通信回路、９０  センサ回路、９１  センサ素子、１００  
【図１】
2012133519.tif 000003
【図２】
2012133519.tif 000004
【図３】
2012133519.tif 000005
【図４】
2012133519.tif 000006
【図５】
2012133519.tif 000007
【図６】
2012133519.tif 000008
【図７】
2012133519.tif 000009
【図８】
2012133519.tif 000010
【図９】
2012133519.tif 000011
【図１０】
2012133519.tif 000012
【図１１】
2012133519.tif 000013
【図１２】
2012133519.tif 000014
【図１３】
2012133519.tif 000015
【図１４】
2012133519.tif 000016
【図１５】
2012133519.tif 000017
【図１６】
2012133519.tif 000018
【図１７】
2012133519.tif 000019
【図１８】
2012133519.tif 000020
【国際調査報告】
2012133519.tif 000021
2012133519.tif 000022