(57)【要約】【課題】厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供する。【解決手段】酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板２と、Ｇａ２Ｏ３基板２上のＡｌＮバッファ層３と、ＡｌＮバッファ層３上の窒化物半導体層４と、を含む半導体積層体１を提供する。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、
前記ＡｌＮバッファ層上の窒化物半導体層と、
を含む半導体積層体。
【請求項２】
前記Ｇａ２Ｏ３基板の前記主面は、（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面である、
請求項１に記載の半導体積層体。
【請求項３】
前記Ｇａ２Ｏ３基板の前記主面は、（１０１）である、
請求項２に記載の半導体積層体。
【請求項４】
前記ＡｌＮバッファ層の厚さは１ｎｍ以上５ｎｍ以下である、
請求項１〜３のいずれか１つに記載の半導体積層体。
【請求項５】
前記ＡｌＮバッファ層の厚さは２ｎｍ以上３ｎｍ以下である、
請求項４に記載の半導体積層体。
【請求項６】
前記窒化物半導体層はＧａＮ層である、
請求項１に記載の半導体積層体。
【請求項７】
厚さ方向の電圧降下が０．６Ｖ以下である、
請求項１に記載の半導体積層体。
【請求項８】
前記窒化物半導体層は、前記ＡｌＮバッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、
請求項１に記載の半導体積層体。
【請求項９】
前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、
請求項８に記載の半導体積層体。
【請求項１０】
酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体を含み、
前記半導体積層体の厚さ方向に通電する、
半導体素子。
【請求項１１】
酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板上に、５００℃以下の温度条件でＡｌＮ結晶をエピタキシャル成長させてＡｌＮバッファ層を形成する工程と、
前記ＡｌＮバッファ層上に窒化物半導体結晶を成長させて窒化物半導体層を形成する工程と、
を含む半導体積層体の製造方法。
【請求項１２】
前記ＡｌＮバッファ層は１ｎｍ以上５ｎｍ以下の厚さに形成される、
請求項１１に記載の半導体積層体の製造方法。
【請求項１３】
前記窒化物半導体結晶はＧａＮ結晶である、
請求項１１又は１２に記載の半導体積層体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層体及びその製造方法、並びに半導体素子に関する。
【背景技術】
【０００２】
従来、Ｇａ２Ｏ３基板、ＡｌＮバッファ層、及びＧａＮ層からなる半導体積層体を含む半導体素子が知られている（例えば、特許文献１参照）。特許文献１によれば、ＡｌＮバッファ層はＧａ２Ｏ３基板上にＡｌＮ結晶を成長させることにより、１０〜３０ｎｍの厚さに形成される。また、ＧａＮ層はＡｌＮバッファ層上にＧａＮ結晶を成長させることにより形成され、ドナーとしてＳｉを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１０７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体素子等の、通電方向が縦方向である縦型の素子においては、半導体積層体の厚さ方向の電気抵抗の低減が重要である。【０００５】
したがって、本発明の目的は、厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するために、［１］〜［９］の半導体積層体、［１０］半導体素子、及び［１１］〜［１３］の半導体積層体の製造方法を提供する。【０００７】
［１］酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体。【０００８】
［２］前記Ｇａ２Ｏ３基板の前記主面は、（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面である、前記［１］に記載の半導体積層体。【０００９】
［３］前記Ｇａ２Ｏ３基板の前記主面は、（１０１）である、前記［２］に記載の半導体積層体。【００１０】
［４］前記ＡｌＮバッファ層の厚さは１ｎｍ以上５ｎｍ以下である、前記［１］〜［３］のいずれか１つに記載の半導体積層体。【００１１】
［５］前記ＡｌＮバッファ層の厚さは２ｎｍ以上３ｎｍ以下である、前記［４］に記載の半導体積層体。【００１２】
［６］前記窒化物半導体層はＧａＮ層である、前記［１］に記載の半導体積層体。【００１３】
［７］厚さ方向の電圧降下が０．６Ｖ以下である、前記［１］に記載の半導体積層体。【００１４】
［８］前記窒化物半導体層は、前記ＡｌＮバッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、前記［１］に記載の半導体積層体。【００１５】
［９］前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、前記［８］に記載の半導体積層体。【００１６】
［１０］酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体を含み、前記半導体積層体の厚さ方向に通電する、半導体素子。【００１７】
［１１］酸素が六角格子配置された面を主面とするＧａ２Ｏ３基板上に、５００℃以下の温度条件でＡｌＮ結晶をエピタキシャル成長させてＡｌＮバッファ層を形成する工程と、前記ＡｌＮバッファ層上に窒化物半導体結晶を成長させて窒化物半導体層を形成する工程と、を含む半導体積層体の製造方法。【００１８】
［１２］前記ＡｌＮバッファ層は１ｎｍ以上５ｎｍ以下の厚さに形成される、前記［１１］に記載の半導体積層体の製造方法。【００１９】
［１３］前記窒化物半導体結晶はＧａＮ結晶である、前記［１１］又は［１２］に記載の半導体積層体の製造方法。
【発明の効果】
【００２０】
本発明によれば、厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供することができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】第１の実施の形態に係る半導体積層体の断面図
【図１Ｂ】第１の実施の形態に係る半導体積層体の断面図
【図２】第２の実施の形態に係る縦型ＦＥＴの断面図
【図３】第３の実施の形態に係る縦型ＦＥＴの断面図
【図４】第４の実施の形態に係る縦型ＦＥＴの断面図
【図５】第５の実施の形態に係る縦型ＦＥＴの断面図
【図６】第６の実施の形態に係るＨＢＴの断面図
【図７】第７の実施の形態に係るＳＢＤの断面図
【図８】第８の実施の形態に係るＬＥＤの断面図
【図９】実施例に係るＡｌＮバッファ層の厚さと電圧降下との関係を表すグラフ
【図１０】実施例に係るＡｌＮバッファ層の厚さとエックス線回折のロッキングカーブの半値幅との関係を表すグラフ
【発明を実施するための形態】
【００２２】
本実施の形態によれば、Ｇａ２Ｏ３基板、ＡｌＮバッファ層、及びＧａＮ層等の窒化物半導体層からなる、厚さ方向の電気抵抗が低い半導体積層体を形成することができる。本発明者等は、特定の面を主面とするＧａ２Ｏ３基板上にＡｌＮ結晶をエピタキシャル成長させてＡｌＮバッファ層を形成することにより、ＡｌＮバッファ層が薄い場合であっても、表面が鏡面であるＧａＮ結晶等の窒化物半導体結晶をエピタキシャル成長させることができることを見いだした。ＡｌＮバッファ層を薄くすることにより、半導体積層体の厚さ方向の電気抵抗を大きく低減することができる。
【００２３】
また、本実施の形態によれば、厚さ方向の電気抵抗が低い半導体積層体を用いることにより、高性能の半導体素子を形成することができる。以下、その実施の形態の一例について詳細に説明する。
【００２４】
〔第１の実施の形態〕
図１Ａは、第１の実施の形態に係る半導体積層体の断面図である。半導体積層体１は、Ｇａ２Ｏ３基板２と、ＡｌＮバッファ層３と、窒化物半導体層４を含む。
【００２５】
Ｇａ２Ｏ３基板２は、β−Ｇａ２Ｏ３単結晶からなる。Ｇａ２Ｏ３基板２は、酸素が六角格子配置された面、すなわち、（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とする基板である。この場合、ＡｌＮバッファ層３が薄い（例えば１０ｎｍ以下）場合であっても、表面が平坦な窒化物半導体結晶をＡｌＮバッファ層３上に成長させ、窒化物半導体層４を形成することができる。特に、Ｇａ２Ｏ３基板２の主面は（１０１）であることがより好ましい。
【００２６】
なお、上記の面以外の面、例えば（１００）、を主面とするＧａ２Ｏ３基板上に薄いＡｌＮバッファ層を形成すると、ＡｌＮバッファ層上にエピタキシャル成長させるＧａＮ結晶は六角ヒロック状に成長し、結晶表面が鏡面にならない。
【００２７】
ＡｌＮバッファ層３は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等により、Ｇａ２Ｏ３基板２上にＡｌＮ結晶をエピタキシャル成長させることにより形成される。ＡｌＮ結晶の成長温度は、３５０〜６００℃であり、特に、３８０〜５００℃であることが好ましい。
【００２８】
ＡｌＮバッファ層３の厚さは、１〜５ｎｍ（１ｎｍ以上、５ｎｍ以下）であり、より好ましくは２〜３ｎｍである。厚さが１ｎｍ未満の場合は、窒化物半導体層４を構成するＧａＮ結晶等の窒化物半導体結晶は六角ヒロック状に成長し、表面が鏡面にならない。また、厚さが５ｎｍを超える場合は、半導体積層体１の厚さ方向の電気抵抗が大きくなる。厚さが２〜３ｎｍである場合、半導体積層体１の厚さ方向の電気抵抗が低く、かつＡｌＮバッファ層３上に成長する窒化物半導体結晶の表面が比較的容易に鏡面になる。
【００２９】
また、ＡｌＮバッファ層３の厚さが薄いほど、窒化物半導体層４の結晶品質が向上する。例えば、ＡｌＮバッファ層３の厚さは、１〜５ｎｍである場合には、十分な結晶品質の窒化物半導体層４を形成することができる。
【００３０】
窒化物半導体層４は、ＭＯＣＶＤ法等により、ＡｌＮバッファ層３上にＧａＮ結晶等の窒化物半導体結晶をＳｉ等の導電型不純物を添加しつつエピタキシャル成長させることにより形成される。窒化物半導体結晶としてＧａＮ結晶を用いる場合、その成長温度は、例えば、８００〜１１００℃である。窒化物半導体層４の厚さは、例えば、２μｍである。窒化物半導体層４のＳｉ濃度は、例えば、２×１０１８／ｃｍ３である。
【００３１】
また、図１Ｂに示されるように、半導体積層体１の窒化物半導体層４は、ＡｌＮバッファ層３側の表面近傍にＳｉ高濃度領域４ａを含んでもよい。Ｓｉ高濃度領域４ａが窒化物半導体層４中に形成されることにより、半導体積層体１の厚さ方向の電気抵抗をより低減することができる。
【００３２】
Ｓｉ高濃度領域４ａは、ＡｌＮバッファ層３上での窒化物半導体結晶の成長の初期段階において、Ｓｉの添加量を大きくすることにより形成される。
【００３３】
Ｓｉ高濃度領域４ａのＳｉ濃度は、その他の領域４ｂのＳｉ濃度よりも高い。Ｓｉ高濃度領域４ａのＳｉ濃度は、５×１０１８／ｃｍ３以上であり、特に、１×１０１９／ｃｍ３以上であることが好ましい。
【００３４】
また、半導体積層体１の厚さ方向の電気抵抗をより低減するために、Ｓｉ高濃度領域４ａの厚さは、２ｎｍ以上であることが好ましい。
【００３５】
〔第２の実施の形態〕
第２の実施の形態として、第１の実施の形態の半導体積層体１を含む縦型ＦＥＴ（Field effect transistor）について述べる。
【００３６】
図２は、第２の実施の形態に係る半導体素子である縦型ＦＥＴの断面図である。縦型ＦＥＴ１０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層であるｎ＋−ＧａＮ層１５を含む半導体積層体１と、ｎ＋−ＧａＮ層１５の表面（図２における上側の面）上に形成されたＧａＮ系縦型ＦＥＴ１４と、ＧａＮ系縦型ＦＥＴ１４上に形成されたゲート電極１１及びソース電極１２と、Ｇａ２Ｏ３基板２の表面（図２における下側の面）上に形成されたドレイン電極１３と、を含む。
【００３７】
なお、縦型ＦＥＴ１０は、半導体積層体１を用いて形成することのできる縦型ＦＥＴの一例である。
【００３８】
〔第３の実施の形態〕
第３の実施の形態として、第１の実施の形態の半導体積層体１を含むＭＩＳ（Metal Insulator Semiconductor）ゲート構造の縦型ＦＥＴについて述べる。
【００３９】
図３は、第３の実施の形態に係る半導体素子である縦型ＦＥＴの断面図である。縦型ＦＥＴ２０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４中にｐ型不純物を導入することにより形成されたｐ＋領域２５と、窒化物半導体層４の表面（図３における上側の面）上に形成されたＡｌ０．２Ｇａ０．８Ｎ層２６と、Ａｌ０．２Ｇａ０．８Ｎ層２６中にＳｉ等のｎ型不純物を導入することにより形成されたｎ＋領域２７と、Ａｌ０．２Ｇａ０．８Ｎ層２６上にゲート絶縁膜２４を介して形成されたゲート電極２１と、ｎ＋領域２７及びｐ＋領域２５に接続されたソース電極２２と、Ｇａ２Ｏ３基板２の表面（図３における下側の面）上に形成されたドレイン電極２３と、を含む。
【００４０】
ここで、例えば、窒化物半導体層４の厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｐ＋領域２５の厚さは１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。Ａｌ０．２Ｇａ０．８Ｎ層２６は不純物を含まない。ソース電極２２及びドレイン電極２３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極２１及びゲート絶縁膜２４は、例えば、それぞれＡｌ及びＳｉＯ２からなる。
【００４１】
なお、縦型ＦＥＴ２０は、半導体積層体１を用いて形成することのできるＭＩＳゲート構造の縦型ＦＥＴの一例である。
【００４２】
〔第４の実施の形態〕
第４の実施の形態として、第１の実施の形態の半導体積層体１を含むショットキーゲート構造の縦型ＦＥＴについて述べる。
【００４３】
図４は、第４の実施の形態に係る半導体素子である縦型ＦＥＴの断面図である。縦型ＦＥＴ３０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図４における上側の面）上に積層されたｐ＋−ＧａＮ層３４、ｎ＋−ＧａＮ層３５、ＧａＮ層３６、及びＡｌ０．２Ｇａ０．８Ｎ層３７と、Ａｌ０．２Ｇａ０．８Ｎ層３７上に形成されたゲート電極３１と、ｐ＋−ＧａＮ層３４、ｎ＋−ＧａＮ層３５、ＧａＮ層３６、及びＡｌ０．２Ｇａ０．８Ｎ層３７に接続されたソース電極３２と、Ｇａ２Ｏ３基板２の表面（図４における下側の面）上に形成されたドレイン電極３３と、を含む。
【００４４】
ここで、例えば、窒化物半導体層４の厚さは６μｍであり、Ｓｉ濃度は１×１０１６／ｃｍ３である。また、例えば、ｐ＋−ＧａＮ層３４の厚さは１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−ＧａＮ層３５の厚さは２００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。ＧａＮ層３６は不純物を含まず、厚さは、例えば、１００ｎｍである。Ａｌ０．２Ｇａ０．８Ｎ層３７は不純物を含まず、厚さは、例えば、３０ｎｍである。ソース電極３２及びドレイン電極３３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極３１は、例えば、Ｎｉ膜とＡｕ膜の積層体からなる。
【００４５】
なお、縦型ＦＥＴ３０は、半導体積層体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
【００４６】
〔第５の実施の形態〕
第５の実施の形態として、第１の実施の形態の半導体積層体１を含む他のショットキーゲート構造の縦型ＦＥＴについて述べる。
【００４７】
図５は、第５の実施の形態に係る半導体素子である縦型ＦＥＴの断面図である。縦型ＦＥＴ４０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図５における上側の面）上に形成されたｎ−−ＧａＮ層４４と、ｎ−−ＧａＮ層４４の平坦部上に形成されたゲート電極４１と、ｎ−−ＧａＮ層４４の凸部上にｎ＋−ＩｎＡｌＧａＮコンタクト層４５を介して形成されたソース電極４２と、Ｇａ２Ｏ３基板２の表面（図５における下側の面）上に形成されたドレイン電極４３と、を含む。
【００４８】
ここで、例えば、窒化物半導体層４の厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層４４の平坦部の厚さは３μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。ソース電極４２は、例えば、ＷＳｉからなる。ドレイン電極４３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極４１は、例えば、ＰｄＳｉからなる。
【００４９】
なお、縦型ＦＥＴ４０は、半導体積層体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
【００５０】
〔第６の実施の形態〕
第６の実施の形態として、第１の実施の形態の半導体積層体１を含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）について述べる。
【００５１】
図６は、第６の実施の形態に係る半導体素子であるＨＢＴの断面図である。ＨＢＴ５０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図６における上側の面）上に積層されたｎ−−ＧａＮ層５４及びｐ＋−ＧａＮ層５５と、ｐ＋−ＧａＮ層５５上に積層されたｎ＋−Ａｌ０．１Ｇａ０．９Ｎ層５６及びｎ＋−ＧａＮ層５７と、ｐ＋−ＧａＮ層５５上に形成されたベース電極５１と、ｎ＋−ＧａＮ層５７上に形成されたエミッタ電極５２と、Ｇａ２Ｏ３基板２の表面（図６における下側の面）上に形成されたコレクタ電極５３と、を含む。
【００５２】
ここで、例えば、窒化物半導体層４の厚さは４μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層５４の厚さは２μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。また、例えば、ｐ＋−ＧａＮ層５５の厚さは１００ｎｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−Ａｌ０．１Ｇａ０．９Ｎ層５６の厚さは５００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−ＧａＮ層５７の厚さは１μｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。エミッタ電極５２は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。コレクタ電極５３は、例えば、Ｔｉ膜とＡｕ膜の積層体からなる。ベース電極５１は、例えば、Ｎｉ膜とＡｕ膜の積層体からなる。
【００５３】
なお、ＨＢＴ５０は、半導体積層体１を用いて形成することのできるヘテロ接合バイポーラトランジスタの一例である。
【００５４】
〔第７の実施の形態〕
第７の実施の形態として、第１の実施の形態の半導体積層体１を含むショットキーバリアダイオード（ＳＢＤ）について述べる。
【００５５】
図７は、第７の実施の形態に係る半導体素子であるＳＢＤの断面図である。ＳＢＤ６０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図７における上側の面）上に形成されたｎ−−ＧａＮ層６３と、ｎ−−ＧａＮ層６３上に形成されたアノード電極６１と、Ｇａ２Ｏ３基板２の表面（図７における下側の面）上に形成されたカソード電極６２と、を含む。
【００５６】
ここで、例えば、窒化物半導体層４の厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層６３の厚さは７μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。アノード電極６１は、例えば、Ａｕからなる。カソード電極６２は、例えば、Ｔｉ膜とＡｕ膜の積層体からなる。
【００５７】
なお、ＳＢＤ６０は、半導体積層体１を用いて形成することのできるショットキーバリアダイオードの一例である。
【００５８】
〔第８の実施の形態〕
第８の実施の形態として、第１の実施の形態の半導体積層体１を含む発光ダイオード（ＬＥＤ）について述べる。
【００５９】
図８は、第８の実施の形態に係る半導体素子であるＬＥＤの断面図である。ＬＥＤ７０は、Ｇａ２Ｏ３基板２、ＡｌＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図８における上側の面）上に積層された発光層７３、ｐ型クラッド層７４、及びｐ型コンタクト層７５と、ｐ型コンタクト層７５上に形成されたｐ電極７１と、Ｇａ２Ｏ３基板２の表面（図８における下側の面）上に形成されたｎ電極７２と、を含む。
【００６０】
ここで、例えば、窒化物半導体層４の厚さは５μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。窒化物半導体層４は、n型クラッド層として働く。また、例えば、発光層７３は、厚さ８ｎｍのＧａＮ結晶と厚さ２ｎｍのＩｎＧａＮ結晶からなる多重量子井戸構造を３ペア含む。また、例えば、ｐ型クラッド層７４はＭｇ濃度が５．０×１０１９／ｃｍ３のＧａＮ結晶からなり、厚さは１５０ｎｍである。また、例えば、ｐ型コンタクト層７５はＭｇ濃度が１．５×１０２０／ｃｍ３のＧａＮ結晶からなり、厚さが１０ｎｍである。
【００６１】
なお、ＬＥＤ７０は、半導体積層体１を用いて形成することのできる発光ダイオードの一例である。
【００６２】
（実施の形態の効果）
第１の実施の形態によれば、酸素が六角格子配置された面、すなわち、（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板２上にＡｌＮ結晶をエピタキシャル成長させてＡｌＮバッファ層３を形成することにより、ＡｌＮバッファ層３が薄い場合であっても、表面が鏡面であるＧａＮ結晶等の窒化物半導体結晶をエピタキシャル成長させ、表面が鏡面である窒化物半導体層４を形成することができる。ＡｌＮバッファ層３を薄くすることにより、半導体積層体１の厚さ方向の電気抵抗を大きく低減することができる。
【００６３】
また、Ｓｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域４ａを窒化物半導体層４中に形成することにより、半導体積層体１の厚さ方向の電気抵抗をより低減することができる。これは、Ｓｉ濃度の高いＳｉ高濃度領域４ａを形成することにより、電子がヘテロ界面の電位障壁をトンネルし、電流が流れやすくなることによると考えられる。
【００６４】
また、Ｓｉ高濃度領域４ａの厚さを２ｎｍ以上とすることにより、半導体積層体の厚さ方向の電気抵抗をより低減できる。
【００６５】
また、第２〜８の実施の形態によれば、半導体積層体１を含み、通電方向が半導体積層体１の厚さ方向の縦型の半導体素子を形成することにより、高性能の縦型半導体素子を得ることができる。
【００６６】
以下の実施例１、２に示すように、本実施の形態に係る半導体積層体１の評価を行った。
【実施例１】
【００６７】
実施例１においては、ＡｌＮバッファ層３の厚さが０．５〜３２ｎｍの範囲内で異なる複数の半導体積層体１を形成し、ＡｌＮバッファ層３の厚さと半導体積層体１の厚さ方向の電気抵抗の関係を調べた。各半導体積層体１の形成工程は次の通りである。【００６８】
まず、主面が（１０１）であるＧａ２Ｏ３基板２を有機洗浄及び酸洗浄した後、ＭＯＣＶＤ装置の中に設置した。次に、窒素希釈したアンモニア（ＮＨ３）雰囲気中で基板温度を５５０℃にして表面を窒化した。【００６９】
その後、基板温度を４５０℃にしてトリメチルアルミニウム（ＴＭＡ）とＮＨ３を炉内に流してＡｌＮ結晶を成長させ、低温ＡｌＮバッファ層であるＡｌＮバッファ層３を形成した。【００７０】
基板温度を１０５０℃まで上昇させた後に、炉内雰囲気を水素に切り替えて、トリメチルガリウム（ＴＭＧ）とＮＨ３とモノシラン（ＭｔＳｉＨ３）を炉内に流し、Ｓｉ濃度が２．０×１０１８／ｃｍ３であるＧａＮ結晶を成長させ、厚さ２μｍの窒化物半導体層４を形成した。【００７１】
そして、上記の工程により製造したＧａ２Ｏ３基板２及び窒化物半導体層４の表面上に各々電極を形成した。そして、電極間に電圧を印加し、電流密度が２２０Ａ／ｃｍ２であるときの電圧降下を測定した。【００７２】
図９は、ＡｌＮバッファ層の厚さと電流密度が２２０Ａ／ｃｍ２であるときの電圧降下との関係を表すグラフである。図９に示されるように、ＡｌＮバッファ層３の厚さが小さいほど電圧降下が小さい、すなわち半導体積層体１の厚さ方向の電気抵抗が低い。特に、ＡｌＮバッファ層３の厚さが４ｎｍ以下であるときには、電圧降下が０．５Ｖと非常に小さい。例えば、電圧降下が０．６Ｖ以下である場合に、半導体積層体１を用いて高性能な半導体素子を製造することができる。【００７３】
また、上記の工程により製造したＧａＮ結晶からなる窒化物半導体層４の結晶品質をエックス線回折装置を用いて評価した。窒化物半導体層４を構成するＧａＮ結晶の（００２）面及び（１０１）面に対して測定を行った。【００７４】
図１０は、ＡｌＮバッファ層の厚さとエックス線回折のロッキングカーブの半値幅との関係を表すグラフである。図１０は、（００２）面及び（１０１）面のいずれについての測定結果においても、ＡｌＮバッファ層３の厚さが小さいほど半値幅が小さく、結晶品質が高いことを示している。
【実施例２】
【００７５】
実施例２においては、第８の実施の形態のＬＥＤ７０を形成し、順方向の電圧降下ＶＦを測定した。【００７６】
まず、Ｓｉを添加したｎ型のβ−Ｇａ２Ｏ３基板をＧａ２Ｏ３基板２として用意した。ここで、β−Ｇａ２Ｏ３基板の厚さは４００μｍであり、主面は（１０１）である。【００７７】
次に、β−Ｇａ２Ｏ３基板上に、ＭＯＣＶＤ装置を用いて成長温度４５０℃でＡｌＮ結晶を２ｎｍ成長させてＡｌＮバッファ層３を形成した。次に、Ｓｉ濃度１．０×１０１８／ｃｍ３のＧａＮ結晶を５μｍ成長させてn型クラッド層としての窒化物半導体層４を形成した。【００７８】
次に、成長温度７５０℃で厚さ８ｎｍのＧａＮ結晶と厚さ２ｎｍのＩｎＧａＮ結晶からなる多重量子井戸構造を３ペア形成し、さらにＧａＮ結晶を１０ｎｍ成長させて発光層７３を形成した。【００７９】
次に、成長温度１０００℃でＭｇ濃度が５．０×１０１９／ｃｍ３のＧａＮ結晶を１５０ｎｍ成長させ、ｐ型クラッド層７４を形成した。次に、成長温度１０００℃でＭｇ濃度が１．５×１０２０／ｃｍ３のＧａＮ結晶を１０ｎｍ成長させ、ｐ型コンタクト層７５を形成した。【００８０】
以上の工程において、Ｇａ原料としてＴＭＧ(トリメチルガリウム)、Ｉｎ原料としてＴＭＩ(トリメチルインジウム)、Ｓｉ原料としてＳｉＨ３ＣＨ３(モノメチルシラン)ガス、Ｍｇ原料としてＣｐ２Ｍｇ(シクロペンタジエニルマグネシウム)、Ｎ原料としてＮＨ３(アンモニア)ガスを用いた。【００８１】
上記のようにして作製したＬＥＤエピタキシャルウエハ表面を、ＩＣＰ−ＲＩＥ装置を用いてｐ型コンタクト層７５側から発光層７３より深い位置までエッチングし、メサ形状を形成した。次に、スパッタ装置を用いてＳｉＯ２膜を発光層７３の側面に形成した。更に、蒸着装置を用いてｐ型コンタクト層７５上及びＧａ２Ｏ３基板２上にそれぞれオーミック接合する電極を形成し、光取り出し面がＧａ２Ｏ３基板２側にあるＬＥＤ７０を得た。【００８２】
また、比較例として、ＡｌＮバッファ層３の厚さが２０ｎｍあるＬＥＤを形成した。【００８３】
その後、ＬＥＤ７０及び比較例のＬＥＤをキャンタイプのステムにＡｇペーストを用いてそれぞれ実装し、２０ｍＡの電流ＩＦが流れるときの電圧降下ＶＦを測定した。その結果、比較例の従来型のＬＥＤの電圧降下ＶＦが４．３２Ｖであったのに対して、ＬＥＤ７０の電圧降下ＶＦは３．１２Ｖであり、発光素子として実用可能なレベルの電圧降下ＶＦを示すことが確認された。【００８４】
以上、本発明の実施の形態及び実施例を説明したが、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００８５】
１…半導体積層体、２…Ｇａ２Ｏ３基板、３…ＡｌＮバッファ層、４…窒化物半導体層、４ａ…Ｓｉ高濃度領域、４ｂ…領域、１０、２０、３０、４０…縦型ＦＥＴ、５０…ＨＢＴ、６０…ＳＢＴ、７０…ＬＥＤ
【図１Ａ】
2012137781.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2012137781.tif 000013
【手続補正書】
【提出日】平成25年10月13日(2013.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、
前記ＡｌＮバッファ層上の窒化物半導体層と、
を含む半導体積層体。
【請求項２】
前記Ｇａ２Ｏ３基板の前記主面は、（１０１）である、
請求項１に記載の半導体積層体。
【請求項３】
前記ＡｌＮバッファ層の厚さは１ｎｍ以上５ｎｍ以下である、
請求項１〜２のいずれか１つに記載の半導体積層体。
【請求項４】
前記ＡｌＮバッファ層の厚さは２ｎｍ以上３ｎｍ以下である、
請求項３に記載の半導体積層体。
【請求項５】
前記窒化物半導体層はＧａＮ層である、
請求項１に記載の半導体積層体。
【請求項６】
厚さ方向の電圧降下が０．６Ｖ以下である、
請求項１に記載の半導体積層体。
【請求項７】
前記窒化物半導体層は、前記ＡｌＮバッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、
請求項１に記載の半導体積層体。
【請求項８】
前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、
請求項７に記載の半導体積層体。
【請求項９】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上のＡｌＮバッファ層と、
前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体を含み、
前記半導体積層体の厚さ方向に通電する、
半導体素子。
【請求項１０】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板上に、５００℃以下の温度条件でＡｌＮ結晶をエピタキシャル成長させてＡｌＮバッファ層を形成する工程と、
前記ＡｌＮバッファ層上に窒化物半導体結晶を成長させて窒化物半導体層を形成する工程と、
を含む半導体積層体の製造方法。
【請求項１１】
前記ＡｌＮバッファ層は１ｎｍ以上５ｎｍ以下の厚さに形成される、
請求項１０に記載の半導体積層体の製造方法。
【請求項１２】
前記窒化物半導体結晶はＧａＮ結晶である、
請求項１０又は１１に記載の半導体積層体の製造方法。
【手続補正書】
【提出日】平成26年6月3日(2014.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上に形成された厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層と、
前記ＡｌＮバッファ層上の窒化物半導体層と、
を含む半導体積層体。
【請求項２】
前記Ｇａ２Ｏ３基板の前記主面は、（１０１）である、
請求項１に記載の半導体積層体。
【請求項３】
前記ＡｌＮバッファ層の厚さは２ｎｍ以上、３ｎｍ以下である、
請求項１あるいは２に記載の半導体積層体。
【請求項４】
前記窒化物半導体層はＧａＮ層である、
請求項１に記載の半導体積層体。
【請求項５】
厚さ方向の電圧降下が０．６Ｖ以下である、
請求項１に記載の半導体積層体。
【請求項６】
前記窒化物半導体層は、前記ＡｌＮバッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、
請求項１に記載の半導体積層体。
【請求項７】
前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、
請求項６に記載の半導体積層体。
【請求項８】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上に形成された厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層と、
前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体を含み、
前記半導体積層体の厚さ方向に通電する、
半導体素子。
【請求項９】
酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板上に、５００℃以下の温度条件でＡｌＮ結晶をエピタキシャル成長させて厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層を形成する工程と、
前記ＡｌＮバッファ層上に窒化物半導体結晶を成長させて窒化物半導体層を形成する工程と、
を含む半導体積層体の製造方法。
【請求項１０】
前記窒化物半導体結晶はＧａＮ結晶である、
請求項９に記載の半導体積層体の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の一態様は、上記目的を達成するために、［１］〜［７］の半導体積層体、［８］の半導体素子、及び［９］及び［１０］の半導体積層体の製造方法を提供する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
［１］酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上に形成された厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層と、前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
［２］前記Ｇａ２Ｏ３基板の前記主面は、（１０１）である、前記［１］に記載の半導体積層体。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
［３］前記ＡｌＮバッファ層の厚さは２ｎｍ以上、３ｎｍ以下である、前記［１］あるいは［２］に記載の半導体積層体。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
［４］前記窒化物半導体層はＧａＮ層である、前記［１］に記載の半導体積層体。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
［５］厚さ方向の電圧降下が０．６Ｖ以下である、前記［１］に記載の半導体積層体。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
［６］前記窒化物半導体層は、前記ＡｌＮバッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、前記［１］に記載の半導体積層体。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
［７］前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、前記［６］に記載の半導体積層体。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
［８］酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上に形成された厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層と、前記ＡｌＮバッファ層上の窒化物半導体層と、を含む半導体積層体を含み、前記半導体積層体の厚さ方向に通電する、半導体素子。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
［９］酸素が六角格子配置された（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とするＧａ２Ｏ３基板上に、５００℃以下の温度条件でＡｌＮ結晶をエピタキシャル成長させて厚さが１ｎｍ以上、５ｎｍ以下のＡｌＮバッファ層を形成する工程と、前記ＡｌＮバッファ層上に窒化物半導体結晶を成長させて窒化物半導体層を形成する工程と、を含む半導体積層体の製造方法。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
［１０］前記窒化物半導体結晶はＧａＮ結晶である、前記［９］に記載の半導体積層体の製造方法。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【国際調査報告】
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