(57)【要約】  炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供する。  炭化珪素エピタキシャル基板１１に形成されたＭＯＳＦＥＴ部３ａおよびＭＯＳＦＥＴ部３ａの温度を測定するためのＳＢＤ部２を備えた炭化珪素半導体装置１ａであって、ＳＢＤ部２は、炭化珪素ドリフト層８の表層部のｎ型のカソード領域１２と、カソード領域１２上に形成され、ショットキー電極となるアノードチタン電極２７ａと、炭化珪素ドリフト層８の表層部にカソード領域１２と接するように形成され、カソード領域１２よりも高濃度のｎ型のカソードコンタクト領域１６と、カソードコンタクト領域１６上に形成されたカソードオーミック電極２６ｂと、炭化珪素ドリフト層８内でカソード領域１２およびカソードコンタクト領域１６の周囲を取り囲むように形成されたｐ型の第１ウェル領域１３と、を有する。
2012086099.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
を備えた炭化珪素半導体装置であって、
前記ショットキーバリアダイオードは、
前記炭化珪素ドリフト層の表層部のｎ型のカソード領域と、
前記カソード領域上に形成され、ショットキー電極となる第１チタン電極と、
前記炭化珪素ドリフト層の表層部に前記カソード領域と接するように形成され、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、
前記カソードコンタクト領域上に形成された第１オーミック電極と、
前記炭化珪素ドリフト層内で前記カソード領域および前記カソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、
を有する炭化珪素半導体装置。
【請求項２】
炭化珪素半導体素子は、
炭化珪素ドリフト層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ゲート電極となるポリシリコン電極と、
前記ポリシリコン電極上に形成された第２チタン電極と、
を備えたことを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
炭化珪素半導体素子は、
炭化珪素ドリフト層の表層部の、カソード領域とほぼ同じ濃度のｎ型のチャネル領域と、
前記炭化珪素ドリフト層の前記チャネル領域よりも深い部位に前記チャネル領域と接して形成され、第１ウェル領域とほぼ同じ濃度のｐ型の第２ウェル領域と、
前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように形成され、カソードコンタクト領域とほぼ同じ濃度のｎ型のソース領域と、
前記ソース領域上に形成された第２オーミック電極と、
を備え、
ポリシリコン電極は、ゲート絶縁膜および前記チャネル領域を介して前記第２ウェル領域上に形成されたことを特徴とする請求項２記載の炭化珪素半導体装置。
【請求項４】
第１ウェル領域は、
炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に形成された低濃度領域と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接して形成され、低濃度領域よりも高濃度のｐ型のガード領域と、を有し、
ショットキーバリアダイオードは、
前記ガード領域上に形成された第３オーミック電極を備え、
炭化珪素半導体素子は、
炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように形成され、前記ガード領域とほぼ同じ濃度のｐ型のウェルコンタクト領域を備え、
第２オーミック電極は、前記ウェルコンタクト領域上にも形成されたことを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項５】
ショットキーバリアダイオードに順方向電流を流すための電流源と、
前記電流源によって電流を流している間に前記ショットキーバリアダイオードのアノードとカソードとの間の電圧を測定するための電圧計と、
前記電流源が定電流を流している間に前記電圧計で測定された測定電圧が、予め設定された設定電圧を所定時間下回ったときに、炭化珪素半導体素子の動作を停止させる制御部と、
を備えたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
設定電圧は、アノードとカソードとの間の電圧とショットキーバリアダイオードを流れる電流との関係に基づいて設定されることを特徴とする請求項５記載の炭化珪素半導体装置。
【請求項７】
ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
を備えた炭化珪素半導体装置の製造方法であって、
前記ショットキーバリアダイオードを形成するために、
前記炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を前記炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、
前記炭化珪素ドリフト層の表層部で、かつ、前記第１ウェルによって囲まれた領域内に、前記カソード領域と接するように、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、
前記カソードコンタクト領域上に第１オーミック電極を形成する工程と、
前記カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素半導体素子を形成するために、
炭化珪素ドリフト層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極となるポリシリコン電極を形成する工程と、
前記ポリシリコン電極上に第２チタン電極を形成する工程と、を備え、
第１チタン電極を形成する工程と前記第２チタン電極を形成する工程を一度に行うことを特徴とする請求項７記載の炭化珪素半導体装置の製造方法。
【請求項９】
炭化珪素半導体素子を形成するために、
カソード領域とほぼ同じ濃度のｎ型で炭化珪素ドリフト層の表層部のチャネル領域よりも深い部位に、前記チャネル領域と接するように、第１ウェル領域とほぼ同じ濃度のｐ型の第２ウェル領域を形成する工程と、
前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように、カソードコンタクト領域とほぼ同じ濃度のｎ型のソース領域を形成する工程と、
前記ソース領域上に第２オーミック電極を形成する工程と、を備え、
ポリシリコン電極を形成する工程では、ゲート絶縁膜および前記チャネル領域を介して前記第２ウェル領域上に前記ポリシリコン電極を形成し、
前記第１ウェル領域を形成する工程と前記第２ウェル領域を形成する工程を一度に行い、
前記カソードコンタクト領域を形成する工程と前記ソース領域を形成する工程を一度に行い、
第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程を一度に行うことを特徴とする請求項８記載の炭化珪素半導体装置の製造方法。
【請求項１０】
第１ウェル領域を形成する工程は、
炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に低濃度領域を形成する工程と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接するように、前記低濃度領域よりも高濃度のｐ型のガード領域を形成する工程と、を有し、
ショットキーバリアダイオードを形成するために、
前記ガード領域上に第３オーミック電極を形成する工程を備え、
炭化珪素半導体素子を形成するために、
前記炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように、前記ガード領域とほぼ同じ濃度のｐ型のウェルコンタクト領域を形成する工程を備え、
第２オーミック電極を形成する工程では、前記コンタクト領域上にも前記第２オーミック電極を形成し、
前記低濃度領域を形成する工程と第２ウェル領域を形成する工程を一度に行い、
前記ガード領域を形成する工程と前記ウェルコンタクト領域を形成する工程を一度に行い、
第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程と前記第３オーミック電極を形成する工程を一度に行うことを特徴とする請求項９記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体素子の温度を測定するためのダイオードを備えた炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体素子は、珪素（Ｓｉ）で形成された半導体素子と比べてより高温度での動作が可能である。しかし、動作可能温度には上限があるため、炭化珪素半導体素子の温度を測定するための温度センサを搭載することが好ましい。【０００３】
温度センサを備えた炭化珪素半導体装置として、特許文献１に記載されたものがある。特許文献１には、ｐｎ接合ダイオード、ヘテロ接合ダイオードまたはショットキーバリアダイオード（以下「ＳＢＤ」という）を炭化珪素で形成された静電誘導トランジスタと同一の基板上に形成し、静電誘導トランジスタの温度を測定するための温度センサとして使用することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−９３３８２号公報（第２〜８頁、図１〜４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の特許文献１には、炭化珪素半導体素子の温度を測定する温度センサとして使用されるＳＢＤを備えた炭化珪素半導体装置の具体的な構造および製造方法が開示されていないという問題点があった。【０００６】
この発明は、上述のような問題を解決するためになされたもので、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る炭化珪素半導体装置は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置であって、ショットキーバリアダイオードは、炭化珪素ドリフト層の表層部のｎ型のカソード領域と、カソード領域上に形成され、ショットキー電極となる第１チタン電極と、炭化珪素ドリフト層の表層部にカソード領域と接するように形成され、カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、カソードコンタクト領域上に形成された第１オーミック電極と、炭化珪素ドリフト層内でカソード領域およびカソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、を有するものである。【０００８】
また、この発明に係る炭化珪素半導体装置の製造方法は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置の製造方法であって、ショットキーバリアダイオードを形成するために、炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、炭化珪素ドリフト層の表層部で、かつ、第１ウェル領域によって囲まれた領域内に、カソード領域と接するように、カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、カソードコンタクト領域上に第１オーミック電極を形成する工程と、カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、を有するものである。
【発明の効果】
【０００９】
この発明に係る炭化珪素半導体装置によれば、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することができる。【００１０】
また、この発明に係る炭化珪素半導体装置の製造方法によれば、炭化珪素半導体素子の温度を測定するためのＳＢＤを備えた炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１における炭化珪素半導体装置１ａを示す断面図であり、（ａ）はＳＢＤ部２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ａを示す断面図である。
【図２】この発明の実施の形態１における炭化珪素エピタキシャル基板のＳＢＤ部付近を拡大して示す上面図である。
【図３】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図４】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図５】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図６】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図７】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図８】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図９】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１０】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１１】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１２】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１３】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１４】この発明の実施の形態１における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１５】この発明の実施の形態１におけるＳＢＤの電流−電圧特性をデバイスシミュレーションによって計算した結果である。
【図１６】アノード電流ＩＡが１μＡの場合のＳＢＤの温度Ｔとアノード電圧ＶＡとの関係を示すグラフである。
【図１７】この発明の実施の形態２における炭化珪素半導体装置を示す断面図であり、（ａ）はｐｎ接合ダイオード部付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部を示す断面図である。
【図１８】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図１９】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２０】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２１】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２２】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２３】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２４】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【図２５】この発明の実施の形態２における炭化珪素半導体装置の製造方法の一部を示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
まず、この発明の実施の形態１における炭化珪素半導体装置１ａの構成を説明する。図１は、この発明の実施の形態１における炭化珪素半導体装置１ａを示す断面図であり、（ａ）はＳＢＤ部２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ａを示す断面図である。図２は、この発明の実施の形態１における炭化珪素エピタキシャル基板１１のＳＢＤ部２付近を拡大して示す上面図である。尚、図１は、図２におけるＡ−Ａ断面と同じ断面で切った炭化珪素半導体装置１ａを示している。
【００１３】
図１において、炭化珪素半導体装置１ａは、ｎ型の炭化珪素基板６の一方の面７上にｎ型の炭化珪素ドリフト層８が形成された炭化珪素エピタキシャル基板１１に、炭化珪素半導体素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたＭＯＳＦＥＴ部３ａと、ＭＯＳＦＥＴの温度を測定するためのＳＢＤが形成されたＳＢＤ部２と、を備えている。尚、図１では、ＳＢＤ部２とＭＯＳＦＥＴ部３ａとを別々に示しているが、実際にはＳＢＤ部２とＭＯＳＦＥＴ部３ａとは、ともに同一の炭化珪素エピタキシャル基板１１に形成されている。
【００１４】
まず、ＳＢＤ部２付近の構成について説明する。図１（ａ）に示すように、ＳＢＤ部２には、炭化珪素ドリフト層８の表層部にｎ型のカソード領域１２が形成され、炭化珪素ドリフト層８のカソード領域１２よりも深い部位にはｐ型の第１ウェル領域１３が形成されている。さらに、図１（ａ）および図２に示すように、炭化珪素ドリフト層８の表層部でカソード領域１２の外周を囲むように、カソード領域１２よりも高濃度のｎ型のカソードコンタクト領域１６が形成されている。そして、炭化珪素ドリフト層８の表層部でカソードコンタクト領域１６の外周を囲むように、第１ウェル領域１３よりも高濃度のｐ型のガード領域１７が形成されている。カソード領域１２とカソードコンタクト領域１６とは接しており、これらカソード領域１２およびカソードコンタクト領域１６は、炭化珪素ドリフト層８内でその周囲を、ガード領域１７よりも低濃度のｐ型の第１ウェル領域１３とガード領域１７によって形成されるｐ型の領域によって取り囲まれている。
【００１５】
炭化珪素ドリフト層８のデバイスが形成される領域以外の領域上は、フィールド酸化膜１８で覆われており、このフィールド酸化膜１８上には、ゲート電極となるポリシリコン電極２１が形成されている。炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、カソード領域１２上、カソードコンタクト領域１６上、ガード領域１７上、ポリシリコン電極２１上には、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄがそれぞれ形成されている。
【００１６】
そして、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位には、カソードオーミック電極２６ｂが、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位には、ガードオーミック電極２６ｃが、それぞれ形成されている。
【００１７】
さらに、カソード領域１２と接触し、アノードコンタクトホール２３ａの内面を覆うようにアノードチタン電極２７ａが形成され、カソードオーミック電極２６ｂと接触し、カソードコンタクトホール２３ｂの内面を覆うようにカソードチタン電極２７ｂが形成され、ガードオーミック電極２６ｃと接触し、ガードコンタクトホール２３ｃの内面を覆うようにガードチタン電極２７ｃが形成され、ポリシリコン電極２１と接触し、ゲートコンタクトホール２３ｄの内面を覆うようにゲートチタン電極２７ｄが形成されている。尚、アノードチタン電極２７ａは、カソード領域１２との間でショットキー障壁を形成するショットキー電極となる。
【００１８】
さらに、アノードチタン電極２７ａと接触し、アノードコンタクトホール２３ａを埋めるようにアノード配線２８ａが形成され、カソードチタン電極２７ｂと接触し、カソードコンタクトホール２３ｂを埋めるようにカソード配線２８ｂが形成され、ガードチタン電極２７ｃと接触し、ガードコンタクトホール２３ｃを埋めるようにガード配線２８ｃが形成され、ゲートチタン電極２７ｄと接触し、ゲートコンタクトホール２３ｄを埋めるようにゲート配線２８ｄが形成されている。
【００１９】
また、炭化珪素基板６の他方の面３１には、ドレインオーミック電極２６ｆが形成され、このドレインオーミック電極２６ｆ上に、ドレイン配線２８ｆが形成される。
【００２０】
そして、アノード配線２８ａにはアノード端子３２ａが、カソード配線２８ｂにはカソード端子３２ｂが、ガード配線２８ｃにはガード端子３２ｃが、ゲート配線２８ｄにはゲート端子３２ｄが、ドレイン配線２８ｆにはドレイン端子３２ｆが接続される。
【００２１】
次に、ＭＯＳＦＥＴ部３ａの構成について説明する。図１（ｂ）に示すように、ＭＯＳＦＥＴ部３ａには、炭化珪素ドリフト層８の表層部にｎ型の埋め込みチャネル領域３３が形成されている。また、炭化珪素ドリフト層８の埋め込みチャネル領域３３よりも深い部位に埋め込みチャネル領域３３と接して、第１ウェル領域１３とほぼ同じ濃度のｐ型の第２ウェル領域３６が形成されている。さらに、炭化珪素ドリフト層８の表層部に、埋め込みチャネル領域３３から第２ウェル領域３６にまで達するように、カソードコンタクト領域１６とほぼ同じ濃度のｎ型のソース領域３７が形成されている。また、炭化珪素ドリフト層８の表層部に、ソース領域３７および第２ウェル領域３６と接するように、ガード領域１７とほぼ同じ濃度のｐ型のウェルコンタクト領域３８が形成されている。
【００２２】
ＭＯＳＦＥＴ部３ａの炭化珪素ドリフト層８上の一部には、ゲート絶縁膜４１が形成され、このゲート絶縁膜４１上には、ゲート電極となるポリシリコン電極２１が形成されている。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７、第２ウェル領域３６および埋め込みチャネル領域３３上に跨って形成される。尚、ここで説明したゲート絶縁膜４１上のポリシリコン電極２１と、前述したフィールド酸化膜１８上のポリシリコン電極２１とは、連続して形成された一つの電極であって、電気的に接続されている。
【００２３】
そして、炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、ソース領域３７およびウェルコンタクト領域３８上には、ソースコンタクトホール２３ｅが形成されている。ソース領域３７およびウェルコンタクト領域３８上でソースコンタクトホール２３ｅの底部にあたる部位には、ソースオーミック電極２６ｅが形成されている。さらに、ソースオーミック電極２６ｅと接触し、ソースコンタクトホール２３ｅの内面を覆うようにソースチタン電極２７ｅが形成され、ソースチタン電極２７ｅと接触し、ソースコンタクトホール２３ｅを埋めるようにソース配線２８ｅが形成されている。ソース配線２８ｅにはソース端子３２ｅが接続される。
【００２４】
また、炭化珪素基板６の他方の面３１には、ＳＢＤ部２と同様にドレインオーミック電極２６ｆおよびドレイン配線２８ｆが形成されている。尚、ＳＢＤ部２とＭＯＳＦＥＴ部３ａに形成されたドレインオーミック電極２６ｆは、連続して形成された一つの電極であり、電気的に接続されている。また、ドレイン配線２８ｆについても同様である。
【００２５】
次に、この発明の実施の形態１における炭化珪素半導体装置１ａの製造方法について説明する。図３〜図１４は、この発明の実施の形態１における炭化珪素半導体装置１ａの製造方法の一部を示す断面図である。尚、各図において、（ａ）はＳＢＤ部２付近を示し、（ｂ）はＭＯＳＦＥＴ部３ａを示している。
【００２６】
まず、一方の面７の面方位が（０００１）面であり、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板６を準備する。そして、図３に示すように、炭化珪素基板６の一方の面７上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、４〜２００μｍの厚さのｎ型の炭化珪素ドリフト層８を形成することにより、炭化珪素エピタキシャル基板１１を形成する。ここで、炭化珪素ドリフト層８のｎ型の不純物濃度は例えば１×１０１４〜１×１０１７ｃｍ−３の範囲内の値とする。尚、炭化珪素基板６の面方位は、（０００−１）面や（１１−２０）面などでもよく、これらの面方位から８°以下に傾斜されていてもよい。さらに、ポリタイプとしては６Ｈや３Ｃなどであってもよい。
【００２７】
以下で、炭化珪素ドリフト層８にイオン注入を行う工程について説明するが、イオン注入は、炭化珪素ドリフト層８上に写真製版によって形成されたレジストのマスクを用いて行う。イオン注入時は、炭化珪素エピタキシャル基板１１を２００〜８００℃で加熱してもよいし、積極的に加熱を行わなくてもよい。また、イオン注入するｎ型の不純物としては、例えば窒素、リン、ヒ素などを用い、ｐ型の不純物としては、例えばアルミニウム、ホウ素、ガリウムなどを用いる。
【００２８】
次に、図４に示すように、炭化珪素ドリフト層８の表面側からｎ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にカソード領域１２および埋め込みチャネル領域３３を形成する。カソード領域１２と埋め込みチャネル領域３３とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。
【００２９】
イオン注入するｎ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超え、かつ、後述するカソードコンタクト領域１６の不純物濃度の値を超えないように例えば１×１０１５〜１×１０１８ｃｍ−３の範囲内の値に設定する。イオン注入の深さは、例えば炭化珪素ドリフト層８の表面から深さ０．４μｍの範囲内の値とする。ＭＯＳＦＥＴ部３ａに埋め込みチャネル領域３３を形成することによって、ＭＯＳＦＥＴのチャネル領域における導電性を高めることができる。尚、カソード領域１２と埋め込みチャネル領域３３とは、連続した一つのイオン注入層として形成してもよいし、それぞれ分離されたイオン注入層として形成してもよい。
【００３０】
次に、図５に示すように、炭化珪素ドリフト層８の表面側からｐ型の不純物をイオン注入し、カソード領域１２よりも深い部位にカソード領域１２と接して第１ウェル領域１３を、炭化珪素ドリフト層８の埋め込みチャネル領域３３よりも深い部位に埋め込みチャネル領域３３と接して第２ウェル領域３６を形成する。第１ウェル領域１３と第２ウェル領域３６とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。
【００３１】
イオン注入するｐ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超えており、例えば１×１０１５〜１×１０１９ｃｍ−３の範囲内の値とする。イオン注入の深さは、第１ウェル領域１３および第２ウェル領域３６の底面が炭化珪素ドリフト層８の底面を超えないように設定し、例えば０．３〜２μｍの範囲内の値とする。
【００３２】
尚、前述したカソード領域１２および埋め込みチャネル領域３３を形成する工程と、第１ウェル領域１３および第２ウェル領域３６を形成する工程を行う順序は逆でもよい。
【００３３】
次に、図６に示すように、炭化珪素ドリフト層８の表面側からｎ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にカソードコンタクト領域１６およびソース領域３７を形成する。図２に示すように、カソードコンタクト領域１６は、カソード領域１２の外周を囲むように形成され、カソードコンタクト領域１６とカソード領域１２とは接することとなる。カソードコンタクト領域１６とソース領域３７とは、ほぼ同じ不純物濃度で、カソード領域１２および埋め込みチャネル領域３３よりも高濃度のｎ型であり、一度のイオン注入工程で形成される。
【００３４】
イオン注入するｎ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲内の値とする。イオン注入の深さは、カソードコンタクト領域１６およびソース領域３７の底面が、それぞれ第１ウェル領域１３および第２ウェル領域３６の底面を超えないように設定される。
【００３５】
カソードコンタクト領域１６およびソース領域３７を形成することによって、後の工程でカソードコンタクト領域１６上およびソース領域３７上にそれぞれ形成される電極と良好なオーミック接触を得ることができる。
【００３６】
次に、図７に示すように、炭化珪素ドリフト層８の表面側からｐ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部にガード領域１７およびウェルコンタクト領域３８を形成する。図２に示すように、ガード領域１７は、カソードコンタクト領域１６の外周を囲むように形成される。これにより、カソード領域１２およびカソードコンタクト領域１６は、第１ウェル領域１３およびガード領域１７のｐ型の領域によって、炭化珪素ドリフト層８内で周囲を取り囲まれることとなる。ウェルコンタクト領域３８は、ソース領域３７および第２ウェル領域３６と接するように形成される。ガード領域１７とウェルコンタクト領域３８とは、ほぼ同じ不純物濃度で、第１ウェル領域１３および第２ウェル領域３６よりも高濃度のｐ型であり、一度のイオン注入工程で形成される。
【００３７】
イオン注入するｐ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲内とする。イオン注入の深さは、ガード領域１７およびウェルコンタクト領域３８の底面が、それぞれ第１ウェル領域１３および第２ウェル領域３６の底面を超えないように設定される。
【００３８】
ガード領域１７およびウェルコンタクト領域３８を形成することによって、後の工程でガード領域１７上およびウェルコンタクト領域３８上にそれぞれ形成される電極と良好なオーミック接触を得ることができ、電極と第１ウェル領域１３および第２ウェル領域３６とを低抵抗で電気的に接続することができる。また、ガード領域１７およびウェルコンタクト領域３８を形成する工程においては、炭化珪素エピタキシャル基板１１を１５０℃以上に加熱してイオン注入することが好ましい。これにより、シート抵抗の低いガード領域１７およびウェルコンタクト領域３８を得ることができる。
【００３９】
尚、前述したカソードコンタクト領域１６およびソース領域３７を形成する工程と、ガード領域１７およびウェルコンタクト領域３８を形成する工程を行う順序は逆でもよい。
【００４０】
次に、アルゴンや窒素などの不活性ガス雰囲気、または真空中において、１５００〜２２００℃の範囲内の温度、０．５〜６０分の範囲内の時間で熱処理を行う。これにより、イオン注入された不純物が電気的に活性化される。尚、この熱処理は、炭化珪素エピタキシャル基板１１の表面が炭素膜で覆われた状態で行ってもよい。このようにすると、熱処理時における装置内の残留水分や残留酸素などによるエッチング作用によって炭化珪素基板６や炭化珪素ドリフト層８の表面が荒れることを防ぐことができる。
【００４１】
次に、炭化珪素ドリフト層８の表面を熱酸化して犠牲酸化膜を形成し、その後、フッ酸によって犠牲酸化膜を除去する。これにより、炭化珪素ドリフト層８の表面変質層を除去し、清浄な面を得ることができる。
【００４２】
次に、図８に示すように、炭化珪素ドリフト層８上にフィールド酸化膜１８を形成する。フィールド酸化膜１８は、ＣＶＤ法などによって酸化シリコン膜を堆積し、パターニングすることによって形成されるが、ここで、炭化珪素ドリフト層８のデバイスが形成される領域上は開口し、デバイスが形成される領域以外の領域はフィールド酸化膜１８で覆われるようにパターニングを行う。フィールド酸化膜１８の膜厚は、０．５〜２μｍあればよい。
【００４３】
次に、図９に示すように、ＭＯＳＦＥＴ部３ａの炭化珪素ドリフト層８上にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、熱酸化法やＣＶＤ法によって酸化シリコン膜を形成することによって形成され、その膜厚は５０ｎｍ程度とする。
【００４４】
次に、図１０に示すように、ゲート電極となるポリシリコン電極２１をゲート絶縁膜４１およびフィールド酸化膜１８上に形成する。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７、第２ウェル領域３６および埋め込みチャネル領域３３上に跨って形成される。ポリシリコン電極２１は、高濃度のｎ型とすることが好ましい。
【００４５】
次に、図１１に示すように、炭化珪素ドリフト層８上およびポリシリコン電極２１上に、層間絶縁膜２２を形成し、ドライエッチングなどによって、カソードコンタクト領域１６上にカソードコンタクトホール２３ｂ、ガード領域１７上にガードコンタクトホール２３ｃ、ソース領域３７上にソースコンタクトホール２３ｅをそれぞれ形成する。層間絶縁膜２２としては、ＣＶＤ法などによって形成された酸化シリコン膜が用いられる。
【００４６】
次に、図１２に示すように、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位にカソードオーミック電極２６ｂを、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位にガードオーミック電極２６ｃを、ソース領域３７およびウェルコンタクト領域３８上でソースコンタクトホール２３ｅの底部にあたる部位にソースオーミック電極２６ｅをそれぞれ形成し、炭化珪素基板６の他方の面３１にドレインオーミック電極２６ｆを形成する。
【００４７】
これらカソードオーミック電極２６ｂ、ガードオーミック電極２６ｃ、ソースオーミック電極２６ｅおよびドレインオーミック電極２６ｆとしては、例えばニッケルシリサイドが用いられる。ニッケルシリサイドの形成方法としては、層間絶縁膜２２上から基板の全面にニッケルを主成分とする金属膜を成膜し、また、炭化珪素基板６の他方の面３１上にも同じくニッケルを主成分とする金属膜を成膜し、その後、６００〜１１００℃で熱処理を行う。これによりＳｉＣと金属膜との間でニッケルシリサイドが形成される。この後、層間絶縁膜２２上に残留した金属膜を、硫酸や硝酸、塩酸、それらの過酸化水素水との混合液などを用いたウェットエッチングによって除去する。
【００４８】
尚、層間絶縁膜２２上に残留した金属膜を除去した後に、再度、熱処理を行ってもよい。ここで、ニッケルシリサイドを形成するために行った熱処理よりも高温で熱処理を行うことで、さらに低抵抗なオーミック接触が得られる。
【００４９】
次に、図１３に示すように、カソード領域１２上にアノードコンタクトホール２３ａを、ポリシリコン電極２１上にゲートコンタクトホール２３ｄをそれぞれ形成する。アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄの形成方法としては、まず、アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄを形成する部位を除く層間絶縁膜２２の表面を覆い、かつ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃおよびソースコンタクトホール２３ｅを埋めるようにレジストの膜を形成する。そして、ウェットエッチング法またはドライエッチング法によって、アノードコンタクトホール２３ａおよびゲートコンタクトホール２３ｄをそれぞれ形成する。その後、レジストを除去し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの底面の表面変質層をフッ酸、またはスパッタリングなどによって除去して清浄な面を得る。
【００５０】
尚、ゲートコンタクトホール２３ｄをゲート絶縁膜４１上ではなくゲート絶縁膜４１よりも厚いフィールド酸化膜１８上に形成することにより、万が一、ゲートコンタクトホール２３ｄの形成時にポリシリコン電極２１を突き抜けてしまったとしても、後の工程で形成する電極が炭化珪素ドリフト層８と接触してしまうことを防ぐことができる。ゲートコンタクトホール２３ｄの形成時にポリシリコン電極２１を突き抜けてしまわないようにすれば、ゲートコンタクトホール２３ｄをゲート絶縁膜４１上に形成してもよい。
【００５１】
次に、スパッタ法や蒸着法によって、層間絶縁膜２２の表面側からチタン膜を形成する。チタン膜は、カソード領域１２、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃ、ポリシリコン電極２１およびソースオーミック電極２６ｅと接触し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの内面を覆うように形成される。
【００５２】
次に、スパッタ法や蒸着法によって、チタン膜の表面側からアルミニウム膜を形成する。アルミニウム膜は、チタン膜と接触し、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅを埋めるように形成される。
【００５３】
尚、アルミニウム膜を形成する前に、チタン膜上に窒化チタンなどのバリアメタルと呼ばれる金属の膜を形成してもよい。
【００５４】
そして、パターニングを行うことによって、アノードチタン電極２７ａおよびアノード配線２８ａ、カソードチタン電極２７ｂおよびカソード配線２８ｂ、ガードチタン電極２７ｃおよびガード配線２８ｃ、ゲートチタン電極２７ｄおよびゲート配線２８ｄ、ソースチタン電極２７ｅおよびソース配線２８ｅを形成する。
【００５５】
カソード領域１２と接触してアノードチタン電極２７ａを設けることによって、カソード領域１２とアノードチタン電極２７ａとの間にショットキー障壁が形成される。一方で、ゲートチタン電極２７ｄとゲート電極であるポリシリコン電極２１とではオーミック接触が得られる。
【００５６】
尚、チタン膜を形成した後で、５００℃程度で熱処理を行ってもよい。この熱処理は、アルゴンなどの雰囲気で１５分程度行うことが好ましい。これにより、アノードチタン電極２７ａとカソード領域１２との間には良好なショットキー障壁を形成でき、ゲートチタン電極２７ｄとポリシリコン電極２１との間でより低抵抗なオーミック接触が得られる。
【００５７】
次に、ドレインオーミック電極２６ｆ上に、ニッケルや金などによってドレイン配線２８ｆを形成し、図１４に示す状態となる。
【００５８】
最後に、アノード端子３２ａ、カソード端子３２ｂ、ガード端子３２ｃ、ゲート端子３２ｄ、ソース端子３２ｅおよびドレイン端子３２ｆをそれぞれ形成し、図１に示す炭化珪素半導体装置１ａが完成する。
【００５９】
次に、図１を参照して、この発明の実施の形態１における炭化珪素半導体装置１ａのＳＢＤ部２に形成されたＳＢＤの温度センサとしての動作について説明する。
【００６０】
アノード端子３２ａとカソード端子３２ｂとを制御ＩＣ（図示せず）に接続する。制御ＩＣは電流源および電圧計を内蔵している。この電流源は、カソード端子３２ｂを接地電位としてアノード端子３２ａからカソード端子３２ｂへＳＢＤの順方向に定電流を流すことができる。また、電圧計は、アノード端子３２ａとカソード端子３２ｂとの間の電圧を測定することができる。
【００６１】
まず、制御ＩＣの電流源によって、例えば１μＡの定電流をアノード端子３２ａからカソード端子３２ｂへ流す。そして、制御ＩＣの電圧計は、定電流が流れているときのアノード端子３２ａとカソード端子３２ｂとの間の電圧を測定する。炭化珪素半導体装置１ａのＭＯＳＦＥＴ部３ａに形成されたＭＯＳＦＥＴの温度が上昇すると、アノード端子３２ａとカソード端子３２ｂとの間の電圧は低下するので、この測定電圧が予め決めた設定電圧よりも低くなったときに、制御ＩＣはＭＯＳＦＥＴが過温度状態であると判断し、ＭＯＳＦＥＴに停止信号を送信する。例えば、ＭＯＳＦＥＴが２５０℃になったときの設定電圧を０．４Ｖとすると、制御ＩＣは、測定電圧が０．４Ｖを一定時間下回ったときにＭＯＳＦＥＴに停止信号を送信する。
【００６２】
また、ＭＯＳＦＥＴがスイッチングしているとき、ドレイン端子３２ｆには、数Ｖと数百Ｖの電圧が繰り返し印加される。このスイッチング時の充放電電流は、ガード端子３２ｃとソース端子３２ｅとを接続しておけば、ＳＢＤを囲む第１ウェル領域１３およびガード領域１７を通ってガード端子３２ｃに流れるため、ＭＯＳＦＥＴのスイッチングによるノイズがＳＢＤに影響を与えることを抑制できる。
【００６３】
次に、この発明の実施の形態１におけるＭＯＳＦＥＴが過温度状態であると制御ＩＣが判断する設定電圧の設定方法について具体例を挙げて説明する。図１５は、この発明の実施の形態１におけるＳＢＤの電流−電圧特性をデバイスシミュレーションによって計算した結果である。図１５において、横軸は、アノード端子３２ａの電圧（アノード電圧ＶＡ）を示し、縦軸は、アノード端子３２ａを流れる電流（アノード電流ＩＡ）、即ち、ＳＢＤを流れる電流を示す。ここでは、ＳＢＤの温度Ｔ、即ち、ＭＯＳＦＥＴの温度Ｔが３００Ｋ、４００Ｋ、５００Ｋの場合についてシミュレーションを行い、図１５では、Ｔ＝３００Ｋの場合を太い実線で示し、Ｔ＝４００Ｋの場合を点線で示し、Ｔ＝５００Ｋの場合を細い実線で示している。尚、カソード端子３２ｂは接地電位とし、カソード領域１２の不純物濃度は１×１０１７ｃｍ−３に設定している。
【００６４】
ここで、制御ＩＣの電流源によって、１μＡの定電流（判定電流）をアノード端子３２ａからカソード端子３２ｂへ流す場合、即ち、アノード電流ＩＡが１μＡである場合を想定する。図１５内には、アノード電流ＩＡ、つまり、判定電流が１μＡであるレベルを破線で示している。
【００６５】
図１６は、アノード電流ＩＡが１μＡの場合のＳＢＤの温度Ｔとアノード電圧ＶＡとの関係を示すグラフである。図１６において、横軸は、ＳＢＤの温度Ｔを示し、縦軸は、アノード電圧ＶＡを示す。尚、図１６におけるプロット点は、それぞれ、図１５におけるアノード電流ＩＡが１μＡである点をプロットしたものである。
【００６６】
図１６から、ＳＢＤの温度Ｔ、即ち、ＭＯＳＦＥＴの温度Ｔが５２３Ｋ（２５０℃）のとき、アノード電圧ＶＡが０．４Ｖになることが分かる。よって、前述したように、ＭＯＳＦＥＴの温度Ｔが２５０℃を超えないようにするためには、判定電流が１μＡである場合、制御ＩＣにおける設定温度を０．４Ｖに設定し、アノード電圧ＶＡを測定し、この測定電圧が０．４Ｖを一定時間下回ったときに制御ＩＣがＭＯＳＦＥＴへ停止信号を送信するようにすればよい。
【００６７】
このように、アノード端子３２ａとカソード端子３２ｂとの間の電圧（アノード電圧ＶＡ）とＳＢＤを流れる電流（アノード電流ＩＡ）との関係、即ち、ＳＢＤの電流−電圧特性を調べることにより、制御ＩＣがＭＯＳＦＥＴを停止させるべき設定温度（ここでは５２３Ｋ（２５０℃）に設定）に対応するアノード電圧ＶＡ（ここでは０．４Ｖ）を求めることができる。そして、この求めたアノード電圧ＶＡを設定電圧として設定することにより、ＭＯＳＦＥＴを過温度から保護することが可能となる。
【００６８】
尚、ここでは、ＳＢＤの温度Ｔが３００Ｋ、４００Ｋおよび５００Ｋの場合についてシミュレーションを行った結果から図１６を作成して、図１６から５２３Ｋ（２５０℃）のときのアノード電圧ＶＡが０．４Ｖになることを求め、設定電圧を０．４Ｖに決定した。しかし、はじめから温度Ｔが５２３Ｋ（２５０℃）の場合のシミュレーションを行って、その結果から設定電圧を決めてもよい。
【００６９】
また、ここでは、シミュレーションによってＳＢＤの電流−電圧特性を求め、この結果から、ＭＯＳＦＥＴが過温度状態であると制御ＩＣが判断する設定電圧を決めたが、シミュレーションではなく実際にＳＢＤの電流−電圧特性を測定した結果から設定電圧を決定してもよい。
【００７０】
この発明の実施の形態１では、以上のような構成としたことにより、ＭＯＳＦＥＴの温度を測定するためのＳＢＤを備えた炭化珪素半導体装置１ａを提供することができるという効果がある。
【００７１】
また、ゲート絶縁膜４１とポリシリコン電極２１を備え、ポリシリコン電極２１上にゲートチタン電極２７ｄを備えたことにより、ショットキー電極であるアノードチタン電極２７ａとゲートチタン電極２７ｄとを同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
【００７２】
さらに、ソース領域３７、ソースオーミック電極２６ｅ、第２ウェル領域３６を備えたことにより、ソース領域３７とカソードコンタクト領域１６とを同一の工程で形成でき、ソースオーミック電極２６ｅとカソードオーミック電極２６ｂとを同一の工程で形成でき、第２ウェル領域３６と第１ウェル領域１３とを同一の工程で形成できる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程をさらに減らすことができ、生産性を向上させることができる。
【００７３】
ガード領域１７、ガードオーミック電極２６ｃ、ウェルコンタクト領域３８を備えたことにより、ガード領域１７とウェルコンタクト領域３８とを同一工程で形成でき、ガードオーミック電極２６ｃとカソードオーミック電極２６ｂとソースオーミック電極２６ｅとを同一の工程で形成できる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ａのＳＢＤ部２を製造するための専用工程をさらに減らすことができ、生産性を向上させることができる。また、ガード領域１７を設けたことによって、スイッチングノイズがＳＢＤに影響を与えることを抑制することができる。
【００７４】
アノード端子３２ａとカソード端子３２ｂに制御ＩＣを接続し、制御ＩＣが電流源と電圧計を備えたことにより、ＭＯＳＦＥＴの温度を容易に測定することができ、ＭＯＳＦＥＴの過温度を検出することができる。
【００７５】
尚、この発明の実施の形態１では、炭化珪素ドリフト層８の表層部にカソード領域１２および埋め込みチャネル領域３３を形成した。しかし、カソード領域１２および埋め込みチャネル領域３３を特に形成せずに、炭化珪素ドリフト層８の表層部をそのままカソード領域１２および埋め込みチャネル領域３３として用いてもよい。
【００７６】
また、この発明の実施の形態１では、ＳＢＤによって温度を測定する炭化珪素半導体素子をＭＯＳＦＥＴとした。しかし、ＭＯＳＦＥＴに限ることはなく、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＳＩＴ（Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などでもよい。ＭＯＳＦＥＴの場合は、特に、ＳＢＤの製造工程とＭＯＳＦＥＴの製造工程を共通化できるため、より生産性が高い。
【００７７】
実施の形態２．
図１７は、この発明の実施の形態２における炭化珪素半導体装置１ｂを示す断面図であり、（ａ）はｐｎ接合ダイオード部４２付近を示す断面図、（ｂ）はＭＯＳＦＥＴ部３ｂを示す断面図である。図１７において、図１と同じ符号を付けたものは、同一または対応する構成を示しており、その説明を省略する。この発明の実施の形態１とは、ＭＯＳＦＥＴの温度センサとしてのダイオードをＳＢＤではなく、ｐｎ接合ダイオードとした構成が相違している。また、炭化珪素ドリフト層８の表層部の埋め込みチャネル領域３３を省略している構成が相違している。
【００７８】
図１７において、炭化珪素半導体装置１ｂは、炭化珪素エピタキシャル基板１１に、炭化珪素半導体素子であるＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ部３ｂと、ｐｎ接合ダイオードが形成されたｐｎ接合ダイオード部４２と、を備えている。
【００７９】
まず、ｐｎ接合ダイオード部４２付近の構成について説明する。図１７（ａ）に示すように、ｐｎ接合ダイオード部４２には、炭化珪素ドリフト層８の表層部２に、カソード領域となるｎ型のシャローウェル領域４３が形成され、このシャローウェル領域４３と接してシャローウェル領域４３よりも深い部位にｐ型のディープウェル領域４６が形成されている。さらに、シャローウェル領域４３およびディープウェル領域４６の外周と一部オーバーラップして外周を囲むように、炭化珪素ドリフト層８の表層部に、ｐ型の第３ウェル領域４７が形成されている。そして、炭化珪素ドリフト層８のシャローウェル領域４３の表層部には、第３ウェル領域４７よりも高濃度のｐ型のアノード領域４８が形成され、シャローウェル領域４３よりも高濃度のｎ型のカソードコンタクト領域１６が表層部でアノード領域４８の外周を囲むように形成されている。また、第３ウェル領域４７よりも高濃度のｐ型のガード領域１７が、炭化珪素ドリフト層８の第３ウェル領域４７の表層部でカソードコンタクト領域１６の外周を囲むように形成されている。
【００８０】
炭化珪素ドリフト層８上およびポリシリコン電極２１上には、層間絶縁膜２２が形成され、アノード領域４８上、カソードコンタクト領域１６上、ガード領域１７上、ポリシリコン電極２１上には、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄがそれぞれ形成されている。
【００８１】
そして、アノード領域４８上でアノードコンタクトホール２３ａの底部にあたる部位にはアノードオーミック電極２６ａが、カソードコンタクト領域１６上でカソードコンタクトホール２３ｂの底部にあたる部位にはカソードオーミック電極２６ｂが、ガード領域１７上でガードコンタクトホール２３ｃの底部にあたる部位には、ガードオーミック電極２６ｃが、それぞれ形成されている。
【００８２】
さらに、アノードオーミック電極２６ａと接触し、アノードコンタクトホール２３ａの内面を覆うようにアノードチタン電極２７ａが形成される。他のチタン電極、各チタン電極上に形成される各配線、ドレインオーミック電極２６ｆ、ドレイン配線２８ｆおよび各端子については、この発明の実施の形態１と同様であるため説明を省略する。
【００８３】
次に、ＭＯＳＦＥＴ部３ｂの構成について説明する。図１７（ｂ）に示すように、ＭＯＳＦＥＴ部３ｂには、炭化珪素ドリフト層８の表層部に、第３ウェル領域４７とほぼ同じ濃度のｐ型の第２ウェル領域３６が形成され、炭化珪素ドリフト層８の第２ウェル領域３６の表層部には、カソードコンタクト領域１６とほぼ同じ濃度のｎ型のソース領域３７が形成されている。炭化珪素ドリフト層８の表層部に、ソース領域３７および第２ウェル領域３６と接するように、アノード領域４８およびガード領域１７とほぼ同じ濃度のｐ型のウェルコンタクト領域３８が形成されている。
【００８４】
ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７および第２ウェル領域３６上に跨って形成される。尚、層間絶縁膜２２やソースコンタクトホール２３ｅ、その他の電極などについては、この発明の実施の形態１と同様であるため説明を省略する。
【００８５】
次に、この発明の実施の形態２における炭化珪素半導体装置１ｂの製造方法について説明する。図１８〜図２５は、この発明の実施の形態２における炭化珪素半導体装置１ｂの製造方法の一部を示す断面図である。尚、各図において、（ａ）はｐｎ接合ダイオード部４２付近を示し、（ｂ）はＭＯＳＦＥＴ部３ｂを示している。
【００８６】
まず、図１８に示すように、ｎ型の炭化珪素基板６の一方の面７上にｎ型の炭化珪素ドリフト層８を形成し、その後、イオン注入によって、ｐ型のディープウェル領域４６およびカソード領域となるｎ型のシャローウェル領域４３を一度に形成する。シャローウェル領域４３の深さは例えば０．６μｍ以内の値とし、ディープウェル領域４６の深さはシャローウェル領域４３の底部より深く、かつ、後の工程で形成する第２ウェル領域３６および第３ウェル領域４７の底部よりも深く設定する。
【００８７】
ここで、炭化珪素ドリフト層８のｎ型の不純物濃度は例えば１×１０１４〜１×１０１７ｃｍ−３の範囲内の値とする。また、シャローウェル領域４３およびディープウェル領域４６の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超え、かつ、後の工程で形成する第２ウェル領域３６および第３ウェル領域４７の不純物濃度の値を超えない値に設定する。
【００８８】
次に、図１９に示すように、ｐ型の不純物をイオン注入し、炭化珪素ドリフト層８の表層部に第３ウェル領域４７および第２ウェル領域３６を形成する。第３ウェル領域４７は、シャローウェル領域４３およびディープウェル領域４６と一部オーバーラップし、シャローウェル領域４３およびディープウェル領域４６の外周を囲むように形成される。第３ウェル領域４７の深さは、その底部が、シャローウェル領域４３の底部より深く、ディープウェル領域４６の底部より浅く設定する。第３ウェル領域４７と第２ウェル領域３６とは、ほぼ同じ不純物濃度であって、一度のイオン注入工程で形成される。イオン注入するｐ型の不純物濃度は、炭化珪素ドリフト層８の不純物濃度の値を超えており、例えば１×１０１５〜１×１０１９ｃｍ−３の範囲内の値とする。
【００８９】
次に、図２０に示すように、ｎ型の不純物をイオン注入し、炭化珪素ドリフト層８のシャローウェル領域４３の表層部にカソードコンタクト領域１６を、第２ウェル領域３６の表層部にソース領域３７を形成する。カソードコンタクト領域１６とソース領域３７とは、ほぼ同じ不純物濃度で、シャローウェル領域４３よりも高濃度のｎ型であり、一度のイオン注入工程で形成される。イオン注入するｎ型の不純物濃度は、第１ウェル領域１３および第２ウェル領域３６の不純物濃度の値を超えており、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲内の値とする。
【００９０】
次に、図２１に示すように、ｐ型の不純物をイオン注入し、炭化珪素ドリフト層８のシャローウェル領域４３の表層部にアノード領域４８を、第３ウェル領域４７の表層部にガード領域１７を、第２ウェル領域３６の表層部にウェルコンタクト領域３８をそれぞれ形成する。アノード領域４８は、カソードコンタクト領域１６によって外周を囲まれるように配置される。アノード領域４８とガード領域１７とウェルコンタクト領域３８とは、ほぼ同じ不純物濃度で、第３ウェル領域４７および第２ウェル領域３６よりも高濃度のｐ型であり、一度のイオン注入工程で形成される。アノード領域４８、ガード領域１７およびウェルコンタクト領域３８の深さは、シャローウェル領域４３の底面を超えないように設定され、不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲内の値とする。
【００９１】
次に、アルゴンや窒素などの不活性ガス雰囲気、または真空中において、１５００〜２２００℃の範囲内の温度、０．５〜６０分の範囲内の時間で熱処理を行う。これにより、イオン注入された不純物が電気的に活性化される。
【００９２】
次に、図２２に示すように、フィールド酸化膜１８を形成し、ゲート絶縁膜４１を形成する。そして、ポリシリコン電極２１をゲート絶縁膜４１およびフィールド酸化膜１８上に形成する。ポリシリコン電極２１は、ゲート絶縁膜４１を介して、炭化珪素ドリフト層８のソース領域３７および第２ウェル領域３６上に跨って形成される。
【００９３】
次に、図２３に示すように、炭化珪素ドリフト層８上およびポリシリコン電極２１上に、層間絶縁膜２２を形成し、ドライエッチングなどによって、アノード領域４８上にアノードコンタクトホール２３ａ、カソードコンタクト領域１６上にカソードコンタクトホール２３ｂ、ガード領域１７上にガードコンタクトホール２３ｃ、ソース領域３７上にソースコンタクトホール２３ｅをそれぞれ形成する。そして、それぞれのコンタクトホールの底部にあたる部位に、アノードオーミック電極２６ａ、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃおよびソースオーミック電極２６ｅを形成する。そして、炭化珪素基板６の他方の面３１にドレインオーミック電極２６ｆを形成する。
【００９４】
次に、図２４に示すように、ポリシリコン電極２１上にゲートコンタクトホール２３ｄを形成する。
【００９５】
次に、層間絶縁膜２２の表面側からチタン膜を形成する。チタン膜は、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅの内面を覆うように形成される。
【００９６】
次に、チタン膜の表面側からアルミニウム膜を形成する。アルミニウム膜は、アノードコンタクトホール２３ａ、カソードコンタクトホール２３ｂ、ガードコンタクトホール２３ｃ、ゲートコンタクトホール２３ｄおよびソースコンタクトホール２３ｅを埋めるように形成される。
【００９７】
そして、パターニングを行うことによって、アノードチタン電極２７ａおよびアノード配線２８ａ、カソードチタン電極２７ｂおよびカソード配線２８ｂ、ガードチタン電極２７ｃおよびガード配線２８ｃ、ゲートチタン電極２７ｄおよびゲート配線２８ｄ、ソースチタン電極２７ｅおよびソース配線２８ｅを形成する。
【００９８】
次に、ドレインオーミック電極２６ｆ上に、ニッケルや金などによってドレイン配線２８ｆを形成し、図２５に示す状態となる。
【００９９】
最後に、アノード端子３２ａ、カソード端子３２ｂ、ガード端子３２ｃ、ゲート端子３２ｄ、ソース端子３２ｅおよびドレイン端子３２ｆをそれぞれ形成し、図１７に示す炭化珪素半導体装置１ｂが完成する。
【０１００】
この発明の実施の形態２における炭化珪素半導体装置１ｂに形成されたｐｎ接合ダイオードの温度センサとしての動作は、この発明の実施の形態１と同様であるため説明を省略する。
【０１０１】
この発明の実施の形態２では、以上のような構成としたことにより、ＭＯＳＦＥＴの温度を測定するためのｐｎ接合ダイオードを備えた炭化珪素半導体装置１ｂを提供することができるという効果がある。
【０１０２】
また、カソード領域となるシャローウェル領域４３およびディープウェル領域４６を同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂの製造工程を減らすことができ、生産性を向上させることができる。
【０１０３】
アノード領域４８、ガード領域１７およびウェルコンタクト領域３８を同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂのｐｎ接合ダイオード部４２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
【０１０４】
さらに、アノードオーミック電極２６ａ、カソードオーミック電極２６ｂ、ガードオーミック電極２６ｃおよびソースオーミック電極２６ｅを同一の工程で形成することができる。これらを同一の工程で形成することにより、炭化珪素半導体装置１ｂのｐｎ接合ダイオード部４２を製造するための専用工程を減らすことができ、生産性を向上させることができる。
【０１０５】
アノード端子３２ａとカソード端子３２ｂに制御ＩＣを接続し、制御ＩＣが電流源と電圧計を備えたことにより、ＭＯＳＦＥＴの温度を容易に測定することができ、ＭＯＳＦＥＴの過温度を検出することができる。
【０１０６】
尚、この発明の実施の形態２では、この発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【符号の説明】
【０１０７】
１ａ、１ｂ  炭化珪素半導体装置
２  ＳＢＤ部
３ａ、３ｂ  ＭＯＳＦＥＴ部
６  ｎ型の炭化珪素基板
７  炭化珪素基板の一方の面
８  ｎ型の炭化珪素ドリフト層
１１  炭化珪素エピタキシャル基板
１２  ｎ型のカソード領域
１３  ｐ型の第１ウェル領域
１６  高濃度のｎ型のカソードコンタクト領域
１７  高濃度のｐ型のガード領域
２１  ポリシリコン電極
２６ｂ  カソードオーミック電極
２６ｃ  ガードオーミック電極
２６ｅ  ソースオーミック電極
２７ａ  アノードチタン電極
２７ｄ  ゲートチタン電極
３１  炭化珪素基板の他方の面
３６  ｐ型の第２ウェル領域
３７  高濃度のｎ型のソース領域
３８  高濃度のｐ型のウェルコンタクト領域
４１  ゲート絶縁膜
【図１】
2012086099.tif 000003
【図２】
2012086099.tif 000004
【図３】
2012086099.tif 000005
【図４】
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【図５】
2012086099.tif 000007
【図６】
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【図７】
2012086099.tif 000009
【図８】
2012086099.tif 000010
【図９】
2012086099.tif 000011
【図１０】
2012086099.tif 000012
【図１１】
2012086099.tif 000013
【図１２】
2012086099.tif 000014
【図１３】
2012086099.tif 000015
【図１４】
2012086099.tif 000016
【図１５】
2012086099.tif 000017
【図１６】
2012086099.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
2012086099.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成25年6月12日(2013.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
を備えた炭化珪素半導体装置であって、
前記ショットキーバリアダイオードは、
前記炭化珪素ドリフト層の表層部のｎ型のカソード領域と、
前記カソード領域上に形成され、ショットキー電極となる第１チタン電極と、
前記炭化珪素ドリフト層の表層部に前記カソード領域と接するように形成され、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、
前記カソードコンタクト領域上に形成された第１オーミック電極と、
前記第１オーミック電極上に形成された第２チタン電極と、
前記炭化珪素ドリフト層内で前記カソード領域および前記カソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、を有し、
前記炭化珪素半導体素子は、
前記炭化珪素ドリフト層の表層部の、前記カソード領域と同じ濃度のｎ型のチャネル領域と、
前記炭化珪素ドリフト層の前記チャネル領域よりも深い部位に前記チャネル領域と接して形成され、前記第１ウェル領域と同じ濃度のｐ型の第２ウェル領域と、
前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように形成され、前記カソードコンタクト領域と同じ濃度のｎ型のソース領域と、
前記ソース領域上に形成された第２オーミック電極と、
前記第２オーミック電極上に形成された第３チタン電極と、
前記炭化珪素ドリフト層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上、かつ、前記ゲート絶縁膜および前記チャネル領域を介して前記第２ウェル領域上に形成され、ゲート電極となるポリシリコン電極と、
前記ポリシリコン電極上に形成された第４チタン電極と、を有する
炭化珪素半導体装置。
【請求項２】
ショットキーバリアダイオードおよび炭化珪素半導体素子は、炭化珪素ドリフト層上およびポリシリコン電極上に層間絶縁膜を有し、
前記層間絶縁膜は、カソード領域の一部が露出するように形成されたアノードコンタクトホールおよびポリシリコン電極の一部が露出するように形成されたゲートコンタクトホールを有し、
第１チタン電極は前記アノードコンタクトホールの底部に、第４チタン電極は前記ゲートコンタクトホールの底部に形成された
ことを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
層間絶縁膜は、カソードコンタクト領域が露出するように形成されたカソードコンタクトホールおよびソース領域が露出するように形成されたソースコンタクトホールを有し、
第１オーミック電極は前記カソードコンタクトホールの底部に、第２オーミック電極は前記ソースコンタクトホールの底部に形成された
ことを特徴とする請求項２記載の炭化珪素半導体装置。
【請求項４】
第１ウェル領域は、
炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に形成された低濃度領域と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接して形成され、低濃度領域よりも高濃度のｐ型のガード領域と、を有し、
ショットキーバリアダイオードは、
前記ガード領域上に形成された第３オーミック電極を備え、
炭化珪素半導体素子は、
炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように形成され、前記ガード領域と同じ濃度のｐ型のウェルコンタクト領域を備え、
第２オーミック電極は、前記ウェルコンタクト領域上にも形成された
ことを特徴とする請求項１ないし３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
ｎ型の炭化珪素基板と前記炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、
前記炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、
前記炭化珪素エピタキシャル基板に形成され、前記炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、
を備えた炭化珪素半導体装置の製造方法であって、
前記ショットキーバリアダイオードを形成するために、
前記炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を前記炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、
前記炭化珪素ドリフト層の表層部で、かつ、前記第１ウェルによって囲まれた領域内に、前記カソード領域と接するように、前記カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、
前記カソードコンタクト領域上に第１オーミック電極を形成する工程と、
前記カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、
前記第１オーミック電極上に第２チタン電極を形成する工程と、を有し、
前記炭化珪素半導体素子を形成するために、
前記カソード領域と同じ濃度のｎ型で前記炭化珪素ドリフト層の表層部のチャネル領域よりも深い部位に、前記チャネル領域と接するように、前記第１ウェル領域と同じ濃度のｐ型の第２ウェル領域を形成する工程と、
前記炭化珪素ドリフト層の表層部に前記チャネル領域から前記第２ウェル領域にまで達するように、前記カソードコンタクト領域と同じ濃度のｎ型のソース領域を形成する工程と、
前記ソース領域上に第２オーミック電極を形成する工程と、
前記第２オーミック電極上に第３チタン電極を形成する工程と、
前記炭化珪素ドリフト層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上、かつ、前記ゲート絶縁膜および前記チャネル領域を介した前記第２ウェル領域上に、ゲート電極となるポリシリコン電極を形成する工程と、
前記ポリシリコン電極上に第４チタン電極を形成する工程と、を有し、
前記第１ウェル領域を形成する工程と前記第２ウェル領域を形成する工程を一度に行い、
前記カソードコンタクト領域を形成する工程と前記ソース領域を形成する工程を一度に行い、
前記第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程を一度に行い、
前記第１チタン電極を形成する工程、前記第２チタン電極を形成する工程、前記第３チタン電極を形成する工程および前記第４チタン電極を形成する工程を一度に行う
炭化珪素半導体装置の製造方法。
【請求項６】
炭化珪素ドリフト層上およびポリシリコン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、カソード領域の一部が露出するようにアノードコンタクトホールを形成する工程と、
前記層間絶縁膜に、ポリシリコン電極の一部が露出するようにゲートコンタクトホールを形成する工程と、を有し、
前記アノードコンタクトホールを形成する工程と前記ゲートコンタクトホールを形成する工程を一度に行い、
第１チタン電極を形成する工程では、前記アノードコンタクトホールの底部に第１チタン電極を形成し、
第４チタン電極を形成する工程では、前記ゲートコンタクトホールの底部に第４チタン電極を形成する
ことを特徴とする請求項５記載の炭化珪素半導体装置の製造方法。
【請求項７】
層間絶縁膜に、カソードコンタクト領域が露出するようにカソードコンタクトホールを形成する工程と、
前記層間絶縁膜に、ソース領域が露出するようにソースコンタクトホールを形成する工程と、を有し、
前記カソードコンタクトホールを形成する工程と前記ソースコンタクトホールを形成する工程を一度に行い、
第１オーミック電極を形成する工程では、前記カソードコンタクトホールの底部に第１オーミック電極を形成し、
第２オーミック電極を形成する工程では、前記ソースコンタクトホールの底部に第２オーミック電極を形成する
ことを特徴とする請求項６記載の炭化珪素半導体装置の製造方法。
【請求項８】
第１ウェル領域を形成する工程は、
炭化珪素ドリフト層のカソード領域およびカソードコンタクト領域よりも深い部位に低濃度領域を形成する工程と、前記炭化珪素ドリフト層の表層部に前記低濃度領域と接するように、前記低濃度領域よりも高濃度のｐ型のガード領域を形成する工程と、を有し、
ショットキーバリアダイオードを形成するために、
前記ガード領域上に第３オーミック電極を形成する工程を備え、
炭化珪素半導体素子を形成するために、
前記炭化珪素ドリフト層の表層部にソース領域および第２ウェル領域と接するように、前記ガード領域と同じ濃度のｐ型のウェルコンタクト領域を形成する工程を備え、
第２オーミック電極を形成する工程では、前記ウェルコンタクト領域上にも前記第２オーミック電極を形成し、
前記低濃度領域を形成する工程と第２ウェル領域を形成する工程を一度に行い、
前記ガード領域を形成する工程と前記ウェルコンタクト領域を形成する工程を一度に行い、
第１オーミック電極を形成する工程と前記第２オーミック電極を形成する工程と前記第３オーミック電極を形成する工程を一度に行うことを特徴とする請求項５ないし７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この発明に係る炭化珪素半導体装置は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置であって、ショットキーバリアダイオードは、炭化珪素ドリフト層の表層部のｎ型のカソード領域と、カソード領域上に形成され、ショットキー電極となる第１チタン電極と、炭化珪素ドリフト層の表層部にカソード領域と接するように形成され、カソード領域よりも高濃度のｎ型のカソードコンタクト領域と、カソードコンタクト領域上に形成された第１オーミック電極と、第１オーミック電極上に形成された第２チタン電極と、炭化珪素ドリフト層内でカソード領域およびカソードコンタクト領域の周囲を取り囲むように形成されたｐ型の第１ウェル領域と、を有し、炭化珪素半導体素子は、炭化珪素ドリフト層の表層部の、カソード領域と同じ濃度のｎ型のチャネル領域と、炭化珪素ドリフト層のチャネル領域よりも深い部位にチャネル領域と接して形成され、第１ウェル領域と同じ濃度のｐ型の第２ウェル領域と、炭化珪素ドリフト層の表層部にチャネル領域から第２ウェル領域にまで達するように形成され、カソードコンタクト領域と同じ濃度のｎ型のソース領域と、ソース領域上に形成された第２オーミック電極と、第２オーミック電極上に形成された第３チタン電極と、炭化珪素ドリフト層上に形成されたゲート絶縁膜と、ゲート絶縁膜上、かつ、ゲート絶縁膜およびチャネル領域を介して第２ウェル領域上に形成され、ゲート電極となるポリシリコン電極と、ポリシリコン電極上に形成された第４チタン電極と、を有するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、この発明に係る炭化珪素半導体装置の製造方法は、ｎ型の炭化珪素基板と炭化珪素基板の一方の面上に形成されたｎ型の炭化珪素ドリフト層とを有する炭化珪素エピタキシャル基板と、炭化珪素エピタキシャル基板に形成された炭化珪素半導体素子と、炭化珪素エピタキシャル基板に形成され、炭化珪素半導体素子の温度を測定するためのショットキーバリアダイオードと、を備えた炭化珪素半導体装置の製造方法であって、ショットキーバリアダイオードを形成するために、炭化珪素ドリフト層の表層部のｎ型のカソード領域の周囲を炭化珪素ドリフト層内で取り囲むようにｐ型の第１ウェル領域を形成する工程と、炭化珪素ドリフト層の表層部で、かつ、第１ウェル領域によって囲まれた領域内に、カソード領域と接するように、カソード領域よりも高濃度のｎ型のカソードコンタクト領域を形成する工程と、カソードコンタクト領域上に第１オーミック電極を形成する工程と、カソード領域上にショットキー電極となる第１チタン電極を形成する工程と、第１オーミック電極上に第２チタン電極を形成する工程と、を有し、炭化珪素半導体素子を形成するために、カソード領域と同じ濃度のｎ型で炭化珪素ドリフト層の表層部のチャネル領域よりも深い部位に、チャネル領域と接するように、第１ウェル領域と同じ濃度のｐ型の第２ウェル領域を形成する工程と、炭化珪素ドリフト層の表層部に前記チャネル領域から第２ウェル領域にまで達するように、カソードコンタクト領域と同じ濃度のｎ型のソース領域を形成する工程と、ソース領域上に第２オーミック電極を形成する工程と、第２オーミック電極上に第３チタン電極を形成する工程と、炭化珪素ドリフト層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上、かつ、ゲート絶縁膜およびチャネル領域を介した第２ウェル領域上に、ゲート電極となるポリシリコン電極を形成する工程と、ポリシリコン電極上に第４チタン電極を形成する工程と、を有し、第１ウェル領域を形成する工程と第２ウェル領域を形成する工程を一度に行い、カソードコンタクト領域を形成する工程とソース領域を形成する工程を一度に行い、第１オーミック電極を形成する工程と第２オーミック電極を形成する工程を一度に行い、第１チタン電極を形成する工程、第２チタン電極を形成する工程、第３チタン電極を形成する工程および第４チタン電極を形成する工程を一度に行うものである。
【国際調査報告】
2012086099.tif 000028
2012086099.tif 000029
2012086099.tif 000030
2012086099.tif 000031
2012086099.tif 000032