(57)【要約】  本発明による半導体装置（１００）は、ＴＦＴのゲート電極（１０２）と、ゲート電極（１０２）の上に形成されたゲート絶縁層（１０３）と、ゲート絶縁層（１０３）の上に配置された酸化物半導体層（１０７）と、酸化物半導体層（１０７）の上にスピンオングラス法によって形成された保護層（１０８）と、保護層（１０８）の上に配置されたソース電極（１０５）及びドレイン電極（１０６）と、を備え、保護層（１０８）に形成された、第１のコンタクトホール（１３１）を介してソース電極（１０５）が酸化物半導体層（１０４）に、第２のコンタクトホール（１３２）を介してドレイン電極（１０６）が酸化物半導体層（１０４）に、それぞれ電気的に接続されている。
2012060362.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成される、半導体装置の製造方法。
【請求項２】
前記保護層を形成する工程（Ｄ１）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項４に記載の半導体装置の製造方法。
【請求項６】
さらに、
前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、
を含む、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
さらに、
前記ソース電極及び前記ドレイン電極を覆うように第２保護層を形成する工程と、
前記第２保護層の上に前記層間絶縁層を形成する工程と、
前記第２保護層および前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、
を含む、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
さらに、前記ドレイン電極と直接接するように透明電極を形成する工程を含む、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に透明電極を形成する工程を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項１１】
薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、
（Ａ２）基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Ｃｓ部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、
（Ｂ２）前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｃ２）前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、
（Ｄ２）前記トランジスタ部における前記保護層に第１および第２のコンタクトホールを形成し、前記補助容量の上の前記保護層に第３のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、
（Ｅ２）前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される、表示装置の製造方法。
【請求項１２】
前記保護層を形成する工程（Ｂ２）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項１３に記載の表示装置の製造方法。
【請求項１５】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項１４に記載の表示装置の製造方法。
【請求項１６】
前記工程（Ｃ２）と（Ｄ２）との間に、
前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層の上に第２の保護層を形成する工程と、
前記第２の保護層に複数のコンタクトホールを形成する工程と、を含み、
前記工程（Ｄ２）では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第１、第２、および第３のコンタクトホールが形成される、請求項１１から１５のいずれかに記載の表示装置の製造方法。
【請求項１７】
前記工程（Ｅ２）において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される、請求項１１から１５のいずれかに記載の表示装置の製造方法。
【請求項１８】
前記工程（Ｃ２）が、前記工程（Ｄ２）および（Ｅ２）の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される、請求項１１から１５のいずれかに記載の表示装置の製造方法。
【請求項１９】
薄膜トランジスタを備えた半導体装置であって、
前記薄膜トランジスタのゲート電極と、
前記ゲート電極の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、
前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、
前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、
前記保護層には、第１のコンタクトホール及び第２のコンタクトホールが形成されており、前記第１のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第２のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されている、半導体装置。
【請求項２０】
前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である、請求項１９に記載の半導体装置。
【請求項２１】
前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である、請求項２０に記載の半導体装置。
【請求項２２】
前記保護層は、２００〜４５０℃の焼成温度で焼成されて得られた層である、請求項２１に記載の半導体装置。
【請求項２３】
請求項１９から２２のいずれかに記載の半導体装置を含む表示装置。
【請求項２４】
前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備え、
前記補助容量の上の前記保護層には第３のコンタクトホールが形成されており、
前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極が形成されており、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている、請求項２３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備える半導体装置および表示装置、ならびに、薄膜トランジスタを備える半導体装置および表示装置の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。【０００３】
ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。【０００４】
ＴＦＴ基板の構成は、例えば特許文献１に開示されている。以下、図面を参照しながら、特許文献１に開示されたＴＦＴ基板の構成を説明する。【０００５】
図２９（ａ）は、ＴＦＴ基板の概略を示す模式的な平面図であり、図２９（ｂ）は、ＴＦＴ基板における１個の画素を示す拡大平面図である。また、図３０は、図２９に示す半導体装置におけるＴＦＴおよび端子部の断面図である。【０００６】
図２９（ａ）に示すように、ＴＦＴ基板は、複数のゲート配線２０１６と、複数のソース配線２０１７とを有している。これらの配線２０１６、２０１７で包囲されたそれぞれの領域２０２１が「画素」となる。ＴＦＴ基板のうち画素が形成される領域（表示領域）以外の領域２０４０には、複数のゲート配線２０１６およびソース配線２０１７のそれぞれを駆動回路に接続するための複数の接続部２０４１が配置されている。各接続部２０４１は、外部配線と接続するための端子部を構成する。【０００７】
図２９（ｂ）および図３０に示すように、画素となる各領域２０２１を覆うように画素電極２０２０が設けられている。また、各領域２０２１にはＴＦＴが形成されている。ＴＦＴは、ゲート電極Ｇと、ゲート電極Ｇを覆うゲート絶縁膜２０２５、２０２６と、ゲート絶縁膜２０２６上に配置された半導体層２０１９と、半導体層２０１９の両端部にそれぞれ接続されたソース電極Ｓおよびドレイン電極Ｄとを有している。ＴＦＴは保護膜２０２８で覆われている。保護膜２０２８と画素電極２０２０との間には、層間絶縁膜２０２９が形成されている。ＴＦＴのソース電極Ｓはソース配線２０１７に、ゲート電極Ｇはゲート配線２０１６に接続されている。また、ドレイン電極Ｄは、コンタクトホール２０３０内で画素電極２０２０に接続されている。【０００８】
また、ゲート配線２０１６と平行に補助容量配線２０１８が形成されている。補助容量配線２０１８は補助容量に接続されている。ここでは、補助容量は、ドレイン電極と同じ導電膜から形成された補助容量電極２０１８ｂと、ゲート配線と同じ導電膜から形成された補助容量電極２０１８ａと、それらの間に位置するゲート絶縁膜２０２６とから構成されている。【０００９】
各ゲート配線２０１６またはソース配線２０１７から延びた接続部２０４１上には、ゲート絶縁膜２０２５、２０２６および保護膜２０２８が形成されておらず、接続部２０４１の上面と接するように接続配線２０４４が形成されている。これにより、接続部２０４１と接続配線２０４４との電気的な接続が確保されている。【００１０】
なお、図３０に示すように、液晶表示装置では、ＴＦＴ基板は、液晶層２０１５を挟んで、対向電極やカラーフィルタが形成された基板２０１４と対向するように配置される。【００１１】
このようなＴＦＴ基板を製造する際には、画素となる領域２０２１（「画素部」ともいう。）と、端子部とを共通のプロセスで形成し、マスク数や工程数の増大を抑えることが好ましい。【００１２】
上記のＴＦＴ基板を製造しようとすると、ゲート絶縁膜２０２５、２０２６および保護膜２０２８のうち端子配置領域２０４０に位置する部分、および、ゲート絶縁膜２０２５および絶縁膜２０２８のうち補助容量が形成される領域に位置する部分をエッチングする必要がある。特許文献１には、有機絶縁膜を用いて層間絶縁膜２０２９を形成し、これをマスクとして、これらの絶縁膜２０２５、２０２６、２０２８をエッチングすることが開示されている。【００１３】
近年、シリコン半導体膜の代わりに、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴのチャネル層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。【００１４】
特許文献２には、逆スタガ型の酸化物半導体ＴＦＴを備えた半導体装置の例が記載されている。この文献の図２２には、酸化物半導体ＴＦＴのソース・ドレイン電極の上に、スパッタ法、ＳＯＧ法、スピンコート等によって絶縁層を形成することが記載されている。【００１５】
特許文献３には、逆スタガ型の酸化物半導体ＴＦＴの例が記載されている。この文献には、酸化物半導体のチャネル層の上に液体酸化材料「ｓｅｌｆ−ａｓｓｅｍｂｌｅｄ  ｍｏｎｏｌａｙｅｒ（ＳＡＭ）」を形成して半導体を酸化させることが記載されている。【００１６】
特許文献４には、スタガ型の酸化物半導体ＴＦＴの例が記載されている。この例では、ＳｉＮX、ＳｉＯ2、または有機物による保護層によって、チャネル層及びソース・ドレイン電極が覆われている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−１７０６６４号公報
【特許文献２】特開２０１０−１７１４０６号公報
【特許文献３】米国特許出願公開第２００９／０１４０２４３号明細書
【特許文献４】特開２００７−７３７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、酸化物半導体ＴＦＴでは、ＴＦＴの製造プロセス中、例えば熱処理工程等において、酸素欠陥によってキャリア電子が生じ、抵抗が低くなるおそれがある。また、ソース・ドレイン電極のエッチング工程やその上部の絶縁層の形成工程において、下方にある酸化物半導体膜が、還元作用等のダメージを受けるという問題がある。【００１９】
近年、酸化物半導体の材料としてＩＧＺＯ（ＩｎＧａＺｎＯX）が脚光を浴びている。本願発明者が検討した結果、ＩＧＺＯ等の酸化物半導体に用いる場合、酸化物半導体層の上にソース・ドレイン電極となる金属層を積層する場合に、プラズマＣＶＤ処理等によりチャネル層がダメージを受け、ＴＦＴの特性が劣化することがわかった。また、金属層の整形時におけるフォトリソグラフィ処理によるダメージによって、また、チャネル層上部の絶縁層等のアニール処理時のダメージによっても、ＴＦＴの組成変化、ＴＦＴの特性劣化が生じることがわかった。ＴＦＴの特性劣化は、ダメージによってチャネル層に酸素欠損過多が発生し、リーク電流が増加することなどが原因と考えられる。それにより、ＴＦＴのオン−オフ電流比が所定の値から外れて所望の特性が得られなくなると考えられる。【００２０】
特許文献２の半導体装置では、ＴＦＴを保護するために２層の絶縁層を形成することが記載されている。しかし、この絶縁層はソース・ドレイン電極の上に形成されているため、ソース・ドレイン電極形成時のドライエッチング処理によりチャネル部が受けるダメージ、ウェットエッチング処理によりチャネル部に残渣が残ることから生じるダメージ等を、この絶縁層によって防止することはできない。【００２１】
特許文献３の半導体装置の製造工程では、ゲート絶縁層の上にソース・ドレイン電極を形成した後、チャネル層が形成され、その後、チャネル層を酸化させるために、チャネル層の上にのみＳＡＭ層が形成される。ＳＡＭ層が形成されたチャネル層およびソース・ドレイン電極の上には、活性層が形成される。しかし、この文献には、チャネル層形成後に、上述したようなダメージからチャネル層を保護するための特別な手法は記載されていない。【００２２】
特許文献４のスタガ型の半導体装置では、プラスチック基板の上にソース電極及びドレイン電極が形成されており、ソース電極及びドレイン電極の間にチャネル層が形成されている。チャネル層の上には、ゲート絶縁膜、ゲート電極がこの順に形成され、さらに、ＴＦＴを覆うように保護膜が形成されている。この保護膜は、チャネル層の上にゲート絶縁層及びゲート電極を形成した後に成膜される。この保護膜は、ゲート絶縁層及びゲート電極の形成時にチャネル層が受けるダメージを低減させるものではない。【００２３】
本発明は、上記に鑑みてなされたものであり、酸化物半導体ＴＦＴの製造時に発生するチャネル層へのダメージを低減して、ＴＦＴ特性の優れた半導体装置を製造効率よく製造することを目的とする。また本発明は、そのような半導体装置をＴＦＴ基板として備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。
【課題を解決するための手段】
【００２４】
本発明による半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成される。【００２５】
ある実施形態では、前記保護層を形成する工程（Ｄ１）は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む。【００２６】
ある実施形態では、前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる。【００２７】
ある実施形態では、前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む。【００２８】
ある実施形態では、前記焼成工程における焼成温度が２００〜４５０℃である。【００２９】
ある実施形態は、さらに、前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、前記層間絶縁層に第３のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、を含む。【００３０】
ある実施形態は、さらに、前記ソース電極及び前記ドレイン電極を覆うように第２保護層を形成する工程と、前記第２保護層の上に前記層間絶縁層を形成する工程と、前記第２保護層および前記層間絶縁層に第３のコンタクトホールを形成する工程と、前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、を含む。【００３１】
ある実施形態は、前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している。【００３２】
ある実施形態は、さらに、前記ドレイン電極と直接接するように透明電極を形成する工程を含む。【００３３】
ある実施形態は、前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に透明電極を形成する工程を含み、前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している。【００３４】
本発明による表示装置の製造方法は、薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、
（Ａ２）基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Ｃｓ部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、
（Ｂ２）前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｃ２）前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、
（Ｄ２）前記トランジスタ部における前記保護層に第１および第２のコンタクトホールを形成し、前記補助容量の上の前記保護層に第３のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、
（Ｅ２）前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される。【００３５】
ある実施形態では、前記保護層を形成する工程（Ｂ２）は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む。【００３６】
ある実施形態では、前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる。【００３７】
ある実施形態では、前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む。【００３８】
前記焼成工程における焼成温度が２００〜４５０℃である。【００３９】
ある実施形態は、前記工程（Ｃ２）と（Ｄ２）との間に、前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、前記層間絶縁層の上に第２の保護層を形成する工程と、前記第２の保護層に複数のコンタクトホールを形成する工程と、を含み、前記工程（Ｄ２）では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第１、第２、および第３のコンタクトホールが形成される。【００４０】
ある実施形態では、前記工程（Ｅ２）において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される。【００４１】
ある実施形態では、前記工程（Ｃ２）が、前記工程（Ｄ２）および（Ｅ２）の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される。【００４２】
本発明による半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記保護層には、第１のコンタクトホール及び第２のコンタクトホールが形成されており、前記第１のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第２のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されている。【００４３】
ある実施形態では、前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である。【００４４】
ある実施形態では、前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である。【００４５】
ある実施形態では、前記保護層は、２００〜４５０℃の焼成温度で焼成されて得られた層である。【００４６】
本発明による表示装置は、上記の半導体装置を含む表示装置である。【００４７】
ある実施形態は、前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備え、前記補助容量の上の前記保護層には第３のコンタクトホールが形成されており、前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極が形成されており、前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている。
【発明の効果】
【００４８】
本発明によれば、酸化物半導体層の上にスピンオングラス法によって保護層が形成されているため、ソース・ドレイン電極等の上層の成膜時のスパッタ、エッチング、アニール処理等から酸化物半導体層が受けるダメージを防止、軽減することができる。これにより、酸化物半導体ＴＦＴを有する半導体装置および表示装置の特性劣化が防止され、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。【００４９】
また、本発明によれば、酸化物半導体層に接するようにスピンオングラス材料による保護層が形成されているため、製造時にスピンオングラス材料から酸化物半導体層にＨ2Ｏまたは−ＯＨ基が拡散されるため、酸化物半導体の欠陥が修復される。これにより、酸化物半導体ＴＦＴを有する半導体装置および表示装置の特性劣化が防止され、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。【００５０】
また、本発明によれば、酸化物半導体層上にスピンオングラス材料層が形成され、ソース電極およびドレイン電極とが、コンタクトホールを介して酸化物半導体層に接続される構成を採ることができるので、ソース電極およびドレイン電極の形成時にエッチング処理によりチャネル層が受けるダメージ、または酸化物半導体層の形成以降に発生し得るＣＶＤ処理に起因するプラズマダメージを防止することができる。【００５１】
また、本発明によれば、高品質な酸化物半導体ＴＦＴの形成時に、同時に表示装置の補助容量または端子部が形成される。よって、高品質かつ信頼性の高い表示装置を、製造効率よく提供することが可能となる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態１による半導体装置１００の構成を示す断面図である。
【図２】本発明の実施形態１による液晶表示装置１０００の構成を模式的に示す斜視図である。
【図３】液晶表示装置１０００のＴＦＴ基板（半導体装置１００）の構成を模式的に示す平面図である。
【図４】ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図である。
【図５】（ａ）〜（ｇ）は、実施形態１による半導体装置１００の製造工程を模式的に示す断面図である。
【図６】（ａ）〜（ｃ）は、液晶表示装置１０００の対向基板２００の製造工程を模式的に示す断面図である。
【図７】本発明の実施形態２による半導体装置１００ｂの構成を示す断面図である。
【図８】（ａ）〜（ｇ）は、半導体装置１００ｂの製造工程を模式的に示す断面図である。
【図９】本発明の実施形態３による半導体装置１００ｃの構成を示す断面図である。
【図１０】（ａ）〜（ｇ）は、半導体装置１００ｃの製造工程を模式的に示す断面図である。
【図１１】本発明の実施形態４による半導体装置１００ｄの構成を示す断面図である。
【図１２】（ａ）〜（ｇ）は、半導体装置１００ｄの製造工程を模式的に示す断面図である。
【図１３】本発明の実施形態５による半導体装置１００ｅの構成を示す断面図である。
【図１４】（ａ）〜（ｆ）は、半導体装置１００ｅの製造工程を模式的に示す断面図である。
【図１５】本発明の実施形態６による半導体装置１００ｆの構成を示す断面図である。
【図１６】（ａ）〜（ｅ）は、半導体装置１００ｆの製造工程を模式的に示す断面図である。
【図１７】本発明の実施形態７による半導体装置１００ｇの構成を示す断面図である。
【図１８】（ａ）〜（ｇ）は、半導体装置１００ｇの製造工程を模式的に示す断面図である。
【図１９】本発明の実施形態８による半導体装置１００ｈの構成を示す断面図である。
【図２０】（ａ）〜（ｈ）は、半導体装置１００ｈの製造工程を模式的に示す断面図である。
【図２１】本発明の実施形態９による半導体装置１００ｉの構成を示す断面図である。
【図２２】（ａ）〜（ｆ）は、半導体装置１００ｉの製造工程を模式的に示す断面図である。
【図２３】本発明の実施形態１０による半導体装置１００ｊの構成を示す断面図である。
【図２４】（ａ）〜（ｇ）は、半導体装置１００ｊの製造工程を模式的に示す断面図である。
【図２５】本発明の実施形態１１による半導体装置１００ｋの構成を示す断面図である。
【図２６】（ａ）〜（ｇ）は、半導体装置１００ｋの製造工程の一部を模式的に示す断面図である。
【図２７】（ｈ）〜（ｍ）は、半導体装置１００ｋの製造工程の一部を模式的に示す断面図である。
【図２８】本発明による有機ＥＬ表示装置１００２の構成を模式的に示す断面図である。
【図２９】（ａ）は、従来のＴＦＴ基板の概略を示す模式的な平面図であり、（ｂ）は、（ａ）のＴＦＴ基板における１個の画素を示す拡大平面図である。
【図３０】図２９に示す従来のＴＦＴ基板におけるＴＦＴおよび端子部の断面図である。
【発明を実施するための形態】
【００５３】
以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明の半導体装置は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、各種表示装置や電子機器などのＴＦＴ基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体ＴＦＴをスイッチング素子として備えた表示装置のＴＦＴ基板として説明する。
【００５４】
（実施形態１）
図１は、本発明の実施形態１による半導体装置１００（「ＴＦＴ基板１００」と呼ぶこともある）の構成を模式的に表した断面図である。
【００５５】
半導体装置１００は薄膜トランジスタ１０を備えており、薄膜トランジスタ１０は、ガラス基板等の基板１０１の上に形成されたゲート電極１０２と、ゲート電極１０２の上に形成されたゲート絶縁層１０３（単に「絶縁層１０３」と呼ぶこともある）と、ゲート絶縁層１０３の上に形成された酸化物半導体層１０４と、ゲート絶縁層１０３の上に酸化物半導体層１０４を覆うように設けられた保護層（ＳＯＧ層）１０７と、保護層１０７の上に形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５及びドレイン電極１０６の上に形成された層間絶縁層１０８（単に「絶縁層１０８」と呼ぶこともある）と、層間絶縁層１０８の上に形成された透明電極１０９と、を備えている。
【００５６】
保護層１０７には、コンタクトホール（第１のコンタクトホール）１３１およびコンタクトホール（第２のコンタクトホール）１３２が形成されている。ソース電極１０５はコンタクトホール１３１の底で酸化物半導体層１０４に接しており、ドレイン電極１０６はコンタクトホール１３２の底で酸化物半導体層１０４に接している。つまり、ソース電極１０５およびドレイン電極１０６は、それぞれコンタクトホール１３１および１３２を介して酸化物半導体層１０４と電気的に接続されている。
【００５７】
透明電極１０９は、画素電極として機能し得るため、透明電極１０９を画素電極１０９と呼ぶこともある。透明電極１０９の下の層間絶縁層１０８にはコンタクトホール（第３のコンタクトホール）１３３が形成されている。透明電極１０９は、コンタクトホール１３３の底でドレイン電極１０６と接している。
【００５８】
保護層１０７は、例えばシラノール（Ｓｉ（ＯＨ）4）を含むスピンオングラス（ＳＯＧ）材料をスピンコート法によって塗布し、塗布したスピンオングラス材料を焼成すること（ＳＯＧ法）により、脱水重合反応させて得られた酸化シリコン膜である。スピンオングラス材料には、シラノールの他、アルコキシシラン、有機シロキサン樹脂等を含む材料を用いることができる。
【００５９】
ソース電極１０５は、例えばチタン（Ｔｉ）からなる下層ソース電極１０５ｂの上に、例えば銅（Ｃｕ）からなる上層ソース電極１０５ａが形成された２層構造を有する。ドレイン電極１０６も、例えばチタンからなる下層ドレイン電極１０６ｂの上に、例えば銅からなる上層ドレイン電極１０６ａが形成された２層構造を有する。透明電極１０９は、コンタクトホール１３３を介して上層ドレイン電極１０６ａに接続されている。
【００６０】
ゲート電極１０２も、例えばチタンからなる下層ゲート電極の上に、例えば銅からなる上層ゲート電極が形成された２層構造を有し得る。ゲート電極１０２を、Ｔｉ／Ａｌ（アルミニウム）／Ｔｉ等の３層構成としてもよい。
【００６１】
図２は、本発明の実施形態による液晶表示装置１０００の構成を模式的に示す斜視図である。本実施形態では、液晶表示装置１０００が、そのＴＦＴ基板として上述の半導体装置１００を備えている。液晶表示装置１０００は、半導体装置１００の代わりに、後に説明する実施形態２〜１２の半導体装置をＴＦＴ基板として備えていてもよい。
【００６２】
図２に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向する半導体装置（ＴＦＴ基板）１００および対向基板２００と、ＴＦＴ基板１００および対向基板２００のそれぞれの外側に配置された偏光板２１０および２２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット２３０とを備えている。ＴＦＴ基板１００には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路２４０、および複数の信号線（データバスライン）を駆動する信号線駆動回路２５０が配置されている。走査線駆動回路２４０及び信号線駆動回路２５０は、ＴＦＴ基板１００の内部または外部に配置された制御回路２６０に接続されている。制御回路２６０による制御に応じて、走査線駆動回路２４０からＴＦＴのオン−オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路２５０から表示信号（画素電極１０９への印加電圧）が、複数の信号線に供給される。
【００６３】
対向基板２００は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極１０９を覆うように形成されている。共通電極と各画素電極１０９との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
【００６４】
図３は、ＴＦＴ基板１００の構成を模式的に示す平面図であり、図４は、ＴＦＴ基板１００の表示領域ＤＡの構成を模式的に示す平面図である。
【００６５】
図３に示すように、ＴＦＴ基板１００は、表示部ＤＡと表示部の外側に位置する周辺部ＦＡを有する。周辺部ＦＡには、走査線駆動回路２４０、信号線駆動回路２５０、電圧供給回路等の電気素子２５がＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で配置されている。また、周辺部ＦＡの外端部付近にはＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）等の外部素子を取り付けるための端子部３０が配置されている。
【００６６】
表示部ＤＡには、図４に示すように、複数の画素５０がマトリックス状に配置されており、複数の走査線１６０と複数の信号線１５２とが互いに直交するように配置されている。複数の走査線１６０と複数の信号線１５２との交点それぞれの付近には、能動素子である薄膜トランジスタ（ＴＦＴ）１０が画素５０毎に形成されている。各画素５０には、ＴＦＴ１０のドレイン電極１０６に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる画素電極１０９が配置されている。また、隣り合う２つの走査線１６０の間には補助容量線（Ｃｓラインとも呼ぶ）１６２が走査線１６０と平行に延びている。各画素１０内には補助容量（Ｃｓ）が形成されており、補助容量線１６２の一部が補助容量の補助容量電極（下部電極）となっている。また、走査線１６０の一部がゲート電極１０２となっている。ゲート電極１０２、走査線１６０、補助容量電極、および補助容量電極は、同一の材料によって、同一の工程で形成される。
【００６７】
図示してはいないが、表示領域ＤＡと周辺領域ＦＡとの境界には複数の接続配線が形成されている。各信号線１５２は、それに対応して形成された接続部を介して接続配線に電気的に接続されている。接続部によって、上層配線である信号線１５２が下層配線である接続配線に接続される。また、ＴＦＴ１０のドレイン電極１０６は補助容量の上部電極である補助容量対向電極に接続されており、補助容量対向電極は層間絶縁層１０８に形成されたコンタクトホールを介して画素電極１０９に接続されている。
【００６８】
また、周辺領域ＦＡ側には他の接続部が配置されている。周辺領域ＦＡの接続部において接続配線は周辺領域ＦＡの上層配線に接続され、上層配線は電気素子２５に接続される。また、下層配線である走査線１６０は、接続部によって周辺領域ＦＡの上層配線に接続された後、電気素子２５に接続される。電気素子２５と端子部３０とは複数の配線によって接続されている。
【００６９】
次に、図５を参照しながらＴＦＴ基板１００の製造方法を説明する。
【００７０】
図５（ａ）〜（ｇ）は、ＴＦＴ基板１００の製造工程を示す模式的な断面図である。
【００７１】
工程（Ａ１）：
まず、基板１０１の上にスパッタ法などにより、Ｔｉ層およびＣｕ層をこの順に積層する。Ｔｉ層の厚さは３０〜１５０ｎｍであり、Ｃｕ層の厚さは２００〜５００ｎｍである。次に、積層した２層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして（第１マスク工程）、図５（ａ）に示すゲート電極１０２を得る。このとき、図示しない走査線１６０および補助容量電極も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。
【００７２】
工程（Ｂ１）：
次に、基板１０１の上に、ゲート電極１０２を覆うようにゲート絶縁層１０３を形成する。ゲート絶縁層１０３は、ＣＶＤ法によって厚さ１００〜５００ｎｍに積層された窒化シリコン（ＳｉＮｘ）膜と、ＣＶＤ法によってその上に厚さ１０〜２００ｎｍに積層された酸化シリコン（ＳｉＯ2）膜の２層構成を有する。ゲート絶縁層１０３は、窒化シリコンまたは酸化シリコンの単層膜であってもよい。
【００７３】
工程（Ｃ１）：
次に、ゲート絶縁層１０３の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）を厚さ１０〜１００ｎｍ積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、ウェットエッチング法でパターニングして（第２マスク工程）、図５（ｂ）に示すように、薄膜トランジスタ１０のチャネル層となる酸化物半導体層１０４を得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、ＩＧＺＯの代わりに他の種類の酸化物半導体膜を用いてもよい。
【００７４】
工程（Ｄ１）：
次に、図５（ｃ）に示すように、ゲート絶縁層１０３の上に、酸化物半導体層１０４を覆うように、スピンコート法によってＳＯＧ材料を塗布し、塗布したＳＯＧ材料を焼成する。スピンコート法の代わりにスリットコーターを用いた塗布方法を採用してもよい。焼成温度は２００〜４５０度であることが好ましい。本実施形態では３５０度で焼成がなされる。これにより、ＳＯＧ材料の脱水重合反応がなされ、厚さ１００〜３０００ｎｍの酸化シリコンの保護層１０７が形成される（ＳＯＧ法による保護層１０７の形成）。ＳＯＧ材料には、例えば、シラノール、アルコキシシラン、または有機シロキサン樹脂をベース材料として含む材料が用いられる。
【００７５】
このとき、ＳＯＧ材料の焼成により発生するＨ2Ｏまたは−ＯＨ基が、酸化物半導体層の上面および側面から酸化物半導体内に拡散するため、酸化物半導体の欠陥が均一に修復される。また、ＳＯＧ材料がスピンコート法によって塗布されるので、スパッタ法、フォトリソグラフィ法、エッチング法等の使用により発生し得る酸化物半導体層へのダメージを防止することができる。
【００７６】
また、保護層１０７によって、この後の層形成に用いられるスパッタ処理、フォトリソグラフィ処理、エッチング処理、加熱処理等から酸化物半導体層が受けるダメージを防止・軽減することができる。さらに、ＳＯＧ材料の焼成時に、酸化物半導体層をアニールすることができるので、別途アニール工程を追加する必要がなく、製造効率を向上させることができる。
【００７７】
工程（Ｅ１）：
次に、図５（ｄ）に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、保護層１０７にコンタクトホール１３１および１３２を形成する（第３マスク工程）。
【００７８】
工程（Ｆ１）：
次に、スパッタ法により、保護層１０７の上に、コンタクトホール１３１および１３２を埋めるように、Ｔｉ及びＣｕをこの順番に積層する。Ｔｉ層の厚さは２０〜１５０ｎｍであり、Ｃｕ層の厚さは１００〜６００ｎｍである。次に、フォトリソグラフィ法およびウェットエッチング法によって、Ｃｕ／Ｔｉの２層をパターニングして、図５（ｅ）に示すように、ソース電極１０５およびドレイン電極１０６を得る（第４マスク工程）。その後、残ったレジストの除去、および基板洗浄がなされる。
【００７９】
ソース電極１０５は、Ｔｉの下層ソース電極１０５ｂおよびＣｕの上層ソース電極１０５ａからなり、ドレイン電極１０６は、Ｔｉの下層ソース電極１０６ｂおよびＣｕの上層ソース電極１０６ａからなる。ここで、上層ソース電極１０５ａは下層ソース電極１０５ｂよりも幅が狭くなるように、上層ドレイン電極１０６ａは下層ドレイン電極１０６ｂよりも幅が狭くなるように、それぞれ形成される。ソース電極１０５およびドレイン電極１０６は、それぞれコンタクトホール１３１および１３２の底で酸化物半導体層に電気的に接続される。この工程では、信号線１５２も同時に形成される。
【００８０】
工程（Ｇ１）：
次に、図５（ｆ）に示すように、ソース電極１０５およびドレイン電極１０６を覆うように、保護層１０７の上に感光性材料による層間絶縁層１０８を、例えばスピンコーター、スリットコーターを用いたＳＯＧ法により形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層１０８をパターニングして（第５マスク工程）、層間絶縁層１０８の中にコンタクトホール（第３のコンタクトホール）１３３を形成する。
【００８１】
工程（Ｈ１）：
次に、層間絶縁層１０８の上に、例えばスパッタ法により透明導電材料を堆積する。このとき、透明導電材料はコンタクトホール１３３内でドレイン電極１０６に接するように堆積される。透明導電材料としては、例えばＩＴＯ（厚さ：５０〜２００ｎｍ）を用いる。次いで、公知のフォトリソグラフィ法によって、透明電極層のパターニングを行う（第６マスク工程）。これにより、図５（ｇ）に示すように、透明電極（画素５０内の画素電極）１０９が形成される。
【００８２】
次に、図６を参照しながら、液晶表示装置１０００の対向基板の製造方法を説明する。
【００８３】
図６（ａ）〜（ｃ）は、図２に示した液晶表示装置１０００の対向基板２００の製造工程を模式的に示す断面図である。
【００８４】
まず、ガラス基板等の基板２０１の上に、フォトリソグラフィ法により、図６（ａ）に示すように、ブラックマトリクス（ＢＭ）２０２およびカラーフィルタ２０３を形成する。ブラックマトリクス２０２は、画素５０の境界を覆うように格子状に形成され、ブラックマトリクス２０２で囲まれた領域に、各画素を覆うように、赤、緑、または青のカラーフィルタ２０３が形成される。
【００８５】
次に、図６（ｂ）に示すように、ブラックマトリクス２０２およびカラーフィルタ２０３の上に対向電極２０４を形成する。対向電極は、スパッタ法によってＩＴＯを５０〜２００ｎｍの厚さに堆積した後、それをフォトリソグラフィ法およびウェットエッチング法によってパターニングして得られる。
【００８６】
次に、対向電極２０４の上に感光性材料を塗布し、それをフォトリソグラフィ法によってパターニングして、ブラックマトリクス２０２の上部に、図６（ｃ）に示すような形状のフォトスペーサ２０５を形成する。
【００８７】
その後、上述のように形成されたＴＦＴ基板１００と対向基板２００とが液晶層を挟んで張り合わされて、液晶表示装置１０００が完成する。貼り合せの前には、ＴＦＴ基板１００および対向基板２００それぞれの電極側（液晶層側）の面上に配向膜が形成される。配向膜は、ポリイミドを印刷法により成膜して得られる。また、貼り合せの前には、一方の基板の周辺領域に印刷法によってシール材が形成され、シール材で囲まれた領域に液晶が滴下される。なお、通常は、複数の液晶表示装置１０００に対応する複数のＴＦＴ基板１００および複数の対向基板２００が、それぞれ大板ＴＦＴ基板および大板対向基板として形成され、それらを貼り合せた後、ダイシングにより分離して、複数の液晶表示装置１００が得られる。
【００８８】
本実施形態によれば、酸化物半導体層１０４の上にスピンオングラス法によって保護層１０７が形成されるため、上層の成膜時のスパッタ、エッチング、アニール処理等から酸化物半導体層が受けるダメージを防止、軽減することができる。また、本実施形態によれば、保護層１０７の形成時にＳＯＧ材料から酸化物半導体層にＨ2Ｏまたは−ＯＨ基が拡散されるため、酸化物半導体の欠陥が修復される。また、本実施形態によれば、保護層１０７の焼成によって酸化物半導体をアニールすることができるので、製造工程が簡略化される。
【００８９】
次に、本発明による他の実施形態（実施形態２〜１３）を説明する。これらの実施形態によっても、基本的には本実施形態から得られる効果と同様の効果を得ることができる。
【００９０】
（実施形態２）
次に、図７および図８を参照しながら、本発明の実施形態２による半導体装置１００ｂを説明する。
【００９１】
図７は、半導体装置１００ｂの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｂの基本的構成は、実施形態１の半導体装置１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【００９２】
半導体装置１００ｂは、基板１０１の上に形成された、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、保護層（第２保護層）１１０、層間絶縁層１０８、および透明電極１０９を備えている。図１に示した半導体装置１００とは異なり、酸化物半導体層１０４の上には、ソース電極１０５およびドレイン電極１０６を覆うように、保護層１１０が設けられ、保護層１１０の上に層間絶縁層１０８が形成されている。コンタクトホール１３３は、層間絶縁層１０８および保護層１１０を貫通してドレイン電極１０６に届くように形成されている。
【００９３】
次に、図８を参照しながら半導体装置１００ｂの製造方法を説明する。
【００９４】
図８（ａ）〜（ｇ）は、半導体装置１００ｂの製造工程を示す模式的な断面図である。
【００９５】
まず、図８（ａ）〜（ｅ）に示すように、図５を参照して説明した工程（Ａ１）〜（Ｆ１）と同様の工程が実施され、基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、およびドレイン電極１０６が形成される。
【００９６】
次に、ソース電極１０５およびドレイン電極１０６を覆うように、保護層１０７の上に、ＣＶＤ法により酸化物層を積層して、保護層（第２保護層）１１０を形成する。保護層１１０の厚さは、５０〜３００ｎｍである。保護層１１０の材料には、二酸化シリコン（ＳｉＯ2）が用いられる。二酸化シリコンの代わりに、窒化シリコン（ＳｉＮx）を用いることも可能であり、また、保護層１１０に、二酸化シリコン層と窒化シリコン層の積層構造を適用することも可能である。
【００９７】
次に、保護層１１０の上に層間絶縁層１０８を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層１０８および保護層１１０をパターニングして（第５マスク工程）、図８（ｆ）に示すように、層間絶縁層１０８および保護層１１０の中にコンタクトホール１３３を形成する。
【００９８】
その後、上述の工程（Ｈ１）と同様の方法によって、図８（ｇ）に示すように、透明電極１０９が形成される。透明電極１０９はコンタクトホール１３３を介してドレイン電極１０６に電気的に接続されている。
【００９９】
（実施形態３）
次に、図９および図１０を参照しながら、本発明の実施形態３による半導体装置１００ｃを説明する。
【０１００】
図９は、半導体装置１００ｃの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｃの基本的構成は、実施形態１の半導体装置１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１０１】
半導体装置１００ｃは、基板１０１の上に形成された、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、透明電極（第２透明電極）１１１、層間絶縁層１０８、および透明電極１０９を備えている。図１に示した半導体装置１００とは異なり、ソース電極１０５およびドレイン電極１０６は、コンタクトホール１３１および１３２を覆うことなく、それぞれコンタクトホール１３１および１３２から若干離れた位置に形成されている。
【０１０２】
コンタクトホール１３１および１３２の上およびその周囲の保護層１０７の上には、互いに分離した２つの透明電極１１１が形成されている。一方の透明電極１１１は、コンタクトホール１３１を埋め、ソース電極１０５の一部の上まで延びている。これにより、ソース電極１０５と酸化物半導体層１０４とが、透明電極１１１を介して電気的に接続される。他方の透明電極１１１は、コンタクトホール１３２を埋め、ドレイン電極１０６の一部の上まで延びている。これにより、ドレイン電極１０６と酸化物半導体層１０４とが、透明電極１１１を介して電気的に接続される。
【０１０３】
次に、図１０を参照しながら半導体装置１００ｃの製造方法を説明する。
【０１０４】
図１０（ａ）〜（ｇ）は、半導体装置１００ｃの製造工程を示す模式的な断面図である。
【０１０５】
まず、図１０（ａ）〜（ｄ）に示すように、図５を参照して説明した工程（Ａ１）〜（Ｅ１）と同様の工程が実施され、基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、並びにコンタクトホール１３１および１３２が形成される。
【０１０６】
次に、工程（Ｆ１）と同様、スパッタ法により、保護層１０７の上に、Ｔｉ及びＣｕをこの順番に積層し、これらをフォトリソグラフィ法およびウェットエッチング法によってパターニングして、ソース電極１０５およびドレイン電極１０６を得る（第４マスク工程）。ただし、図１０（ｅ）に示すように、ソース電極１０５およびドレイン電極１０６はコンタクトホール１３１および１３２を覆う位置には形成されず、両コンタクトホールから離れた位置に形成される。
【０１０７】
次に、スパッタ法によって、ＩＴＯを厚さ５０〜２００ｎｍに堆積する。その後ＩＴＯを、フォトリソグラフィ法およびウェットエッチング法を用いて、コンタクトホール１３１および１３２近辺にのみ残すようにパターニングして（第５マスク工程）、互いに分離した２つの透明電極１１１を得る。
【０１０８】
その後、工程（Ｇ１）と同様の工程を実施して、図１０（ｆ）に示すように、コンタクトホール１３３を有する層間絶縁層１０８を形成する（第６マスク工程）。
【０１０９】
次に、工程（Ｈ１）と同様の工程を実施して（第７マスク工程）、図１０（ｇ）に示すように、透明電極１０９が形成される。
【０１１０】
（実施形態４）
次に、図１１および図１２を参照しながら、本発明の実施形態４による半導体装置１００ｄを説明する。
【０１１１】
図１１は、半導体装置１００ｄの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｄの基本的構成は、実施形態３の半導体装置１００ｃと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１１２】
半導体装置１００ｄは、基板１０１の上に形成された、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、透明電極１１１、保護層（第２保護層）１１０、層間絶縁層１０８、および透明電極１０９を備えている。実施形態３の半導体装置１００ｃとは異なり、酸化物半導体層１０４の上には、ソース電極１０５、ドレイン電極１０６、および透明電極１１１を覆うように、保護層１１０が設けられており、保護層１１０の上に層間絶縁層１０８が形成されている。コンタクトホール１３３は、層間絶縁層１０８および保護層１１０を貫通してドレイン電極１０６に届くように形成されている。
【０１１３】
次に、図１２を参照しながら半導体装置１００ｄの製造方法を説明する。
【０１１４】
図１２（ａ）〜（ｇ）は、半導体装置１００ｄの製造工程を示す模式的な断面図である。
【０１１５】
まず、図１２（ａ）〜（ｅ）に示すように、図１０（ａ）〜（ｅ）と同様の工程が実施され、基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、および透明電極１１１が形成される。
【０１１６】
次に、ソース電極１０５、ドレイン電極１０６、および透明電極１１１を覆うように、保護層１０７の上に、ＣＶＤ法により酸化物層を積層して、保護層（第２保護層）１１０を形成する。
【０１１７】
次に、保護層１１０の上に層間絶縁層１０８を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層１０８および保護層１１０をパターニングして（第６マスク工程）、図１２（ｆ）に示すように、層間絶縁層１０８および保護層１１０の中にコンタクトホール１３３を形成する。
【０１１８】
その後、上述の工程（Ｈ１）と同様の方法によって、図１２（ｇ）に示すように、透明電極１０９が形成される。透明電極１０９はコンタクトホール１３３を介してドレイン電極１０６に電気的に接続されている。
【０１１９】
（実施形態５）
次に、図１３および図１４を参照しながら、本発明の実施形態５による半導体装置１００ｅを説明する。
【０１２０】
図１３は、半導体装置１００ｅの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｅの基本的構成は、実施形態１の半導体装置１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１２１】
半導体装置１００ｅは、基板１０１の上に形成された、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、および透明電極１０９を備えている。図１に示した半導体装置１００とは異なり、層間絶縁層１０８は形成されておらず、透明電極１０９は、ドレイン電極１０６および保護層１０７と直接接するように形成されている。
【０１２２】
次に、図１４を参照しながら半導体装置１００ｅの製造方法を説明する。
【０１２３】
図１４（ａ）〜（ｆ）は、半導体装置１００ｅの製造工程を示す模式的な断面図である。
【０１２４】
図１４（ａ）〜（ｅ）に示すように、図５を参照しながら説明した工程（Ａ１）〜（Ｆ１）と同様の工程が実施され、基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、コンタクトホール１３１および１３２、ソース電極１０５、並びにドレイン電極１０６が形成される。
【０１２５】
次に、層間絶縁層１０８を形成することなく、工程（Ｈ１）と同様の工程を実施して（第５マスク工程）、図１４（ｆ）に示すように、ドレイン電極１０６に直接接する透明電極１０９が、保護層１０７の上に形成される。
【０１２６】
（実施形態６）
次に、図１５および図１６を参照しながら、本発明の実施形態６による半導体装置１００ｆを説明する。
【０１２７】
図１５は、半導体装置１００ｆの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｆの基本的構成は、実施形態３の半導体装置１００ｃと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１２８】
半導体装置１００ｆは、基板１０１の上に形成された、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、および透明電極１０９を備えている。実施形態３の半導体装置１００ｃとは異なり、層間絶縁層１０８は形成されておらず、透明電極１０９は、ドレイン電極１０６および保護層１０７と直接接するように形成されている。また、透明電極１１１は、透明電極１０９と同じ工程で、同じ材料によって形成される。
【０１２９】
次に、図１６を参照しながら半導体装置１００ｆの製造方法を説明する。
【０１３０】
図１６（ａ）〜（ｅ）は、半導体装置１００ｆの製造工程を示す模式的な断面図である。
【０１３１】
図１６（ａ）〜（ｄ）に示すように、図１０（ａ）〜（ｄ）と同じ工程が実施され、基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、並びにコンタクトホール１３１および１３２が形成される。
【０１３２】
次に、層間絶縁層１０８を形成することなく、図１０（ｅ）と同様の工程を実施して（第５および第６マスク工程）、図１６（ｅ）に示すように、ソース電極１０５、ドレイン電極１０６、および透明電極１１１が形成される。この工程では、透明電極１１１と同時に透明電極１０９が、ドレイン電極１０６に直接接するように形成される。
【０１３３】
（実施形態７）
次に、図１７および図１８を参照しながら、本発明の実施形態７による半導体装置１００ｇを説明する。
【０１３４】
半導体装置１００ｇは、液晶表示装置１０００のＴＦＴ基板として得る半導体装置である。半導体装置１００ｇは、ＴＦＴ１０を含むＴＦＴ部６０と、画素電極１０９および補助容量を含むＣｓ部７０と、端子部３０とを備えている。
【０１３５】
図１７は、半導体装置１００ｇのＴＦＴ部６０、Ｃｓ部７０、端子部３０の構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｇの基本的構成は、実施形態１の半導体装置１００と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１３６】
半導体装置１００ｇのＴＦＴ部６０は、基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、保護層１１０、層間絶縁層１０８、および透明電極１０９を備えている。
【０１３７】
保護層１０７には、コンタクトホール１３１および１３２が形成されている。コンタクトホール１３１およびソース電極１０５の一部の上の層間絶縁層１０８および保護層１１０には、コンタクトホール１３５が形成されている。コンタクトホール１３２およびドレイン電極１０６の一部の上の層間絶縁層１０８および保護層１１０には他のコンタクトホール１３６が形成されている。透明電極１０９は、層間絶縁層１０８の上、コンタクトホール１３５および１３６の側面、ソース電極１０５の一部、およびドレイン電極１０６の一部を覆い、且つコンタクトホール１３１および１３２を埋めるように形成されている。透明電極１０９の一部によって、コンタクトホール１３１を介して、ソース電極１０５とＴＦＴ部６０の酸化物半導体層１０４とが電気的に接続され、透明電極１０９の他の一部によって、コンタクトホール１３２を介して、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続されている。
【０１３８】
半導体装置１００ｇのＣｓ部７０は、基板１０１の上に形成された補助容量電極（Ｃｓ電極）１０２ｂ、ゲート絶縁層１０３、酸化物半導体層１０４ｂ、保護層１０７、保護層１１０、層間絶縁層１０８、および透明電極（画素電極）１０９を備えている。ゲート絶縁層１０３は、補助容量電極１０２ｂを覆うように基板１０１の上に形成されている。酸化物半導体層１０４ｂは、ゲート絶縁層１０３を挟んで補助容量電極１０２ｂの上部に形成されている。酸化物半導体層１０４ｂは、補助容量対向電極として機能し、補助容量電極１０２ｂと補助容量対向電極と、両電極に挟まれたゲート絶縁層１０３によって、補助容量が形成される。
【０１３９】
保護層１０７には、コンタクトホール（第３のコンタクトホール）１３４が形成されている。コンタクトホール１３４の上の層間絶縁層１０８および保護層１１０には、コンタクトホール１３７が形成されている。透明電極１０９は、層間絶縁層１０８の上、コンタクトホール１３７の側面、およびコンタクトホール１３４の底部を覆うように形成されている。コンタクトホール１３４の底部において、透明電極１０９は酸化物半導体層１０４ｂに接続されている。
【０１４０】
半導体装置１００ｇの端子部３０は、基板１０１の上に形成された下層配線１０２ｃ、ゲート絶縁層１０３、保護層１０７、上層配線１１７、保護層１１０、層間絶縁層１０８、および透明電極１０９を備えている。ゲート絶縁層１０３および保護層１０７は、下層配線１０２ｃの一部の上にのみ形成されている。保護層１１０および層間絶縁層１０８は、上層配線１１７の一部の上にのみ形成されている。ゲート絶縁層１０３および保護層１０７に覆われていない部分の下層配線１０２ｃ、ゲート絶縁層１０３および保護層１０７の側面、保護層１１０および層間絶縁層１０８に覆われていない部分の上層配線１１７、保護層１１０および層間絶縁層１０８の側面、並びに、層間絶縁層１０８の上面は、透明電極１０９で覆われている。透明電極１０９によって、上層配線１１７と下層配線１０２ｃとが電気的に接続されている。
【０１４１】
次に、図１８を参照しながら半導体装置１００ｇの製造方法を説明する。
【０１４２】
図１８（ａ）〜（ｇ）は、半導体装置１００ｇの製造工程を示す模式的な断面図である。
【０１４３】
工程（Ａ２）：
まず、基板１０１の上にスパッタ法などにより、Ｔｉ層およびＣｕ層をこの順に積層する。Ｔｉ層の厚さは３０〜１５０ｎｍであり、Ｃｕ層の厚さは２００〜５００ｎｍである。次に、積層した２層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして（第１マスク工程）、図１８（ａ）に示すように、ゲート電極１０２、補助容量電極１０２ｂ、および下層配線１０２ｃを得る。このとき、図示しない走査線１６０および補助容量線も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。
【０１４４】
工程（Ｂ２−１）：
次に、基板１０１の上に、ゲート電極１０２、補助容量電極１０２ｂ、および下層配線１０２ｃを覆うように、ゲート絶縁層１０３を形成する。ゲート絶縁層１０３は、ＣＶＤ法によって厚さ１００〜５００ｎｍに積層された窒化シリコン（ＳｉＮｘ）膜と、ＣＶＤ法によってその上に厚さ１０〜２００ｎｍに積層された酸化シリコン（ＳｉＯ2）膜の２層構成を有する。ゲート絶縁層１０３は、窒化シリコンまたは酸化シリコンの単層膜であってもよい。
【０１４５】
工程（Ｂ２−２）：
次に、ゲート絶縁層１０３の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばＩＧＺＯを厚さ１０〜１００ｎｍ積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、ウェットエッチング法でパターニングして（第２マスク工程）、図１８（ｂ）に示すように、ＴＦＴのチャネル層である酸化物半導体層１０４、およびＣｓ部７０の補助容量電極１０２ｂを得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、ＩＧＺＯの代わりに他の種類の酸化物半導体膜を用いてもよい。
【０１４６】
工程（Ｂ２−３）：
次に、図１８（ｃ）に示すように、ゲート絶縁層１０３の上に、酸化物半導体層１０４および補助容量電極１０２ｂを覆うように、スピンコート法によってＳＯＧ材料を塗布し、塗布したＳＯＧ材料を焼成する。焼成温度は２００〜４５０度である。本実施形態では３５０度で焼成がなされる。これにより、ＳＯＧ材料の脱水重合反応がなされ、厚さ１００〜３０００ｎｍの酸化シリコンの保護層１０７が形成される（ＳＯＧ法による保護層１０７の形成）。
【０１４７】
工程（Ｃ２）：
次に、スパッタ法により、保護層１０７の上に、Ｔｉ及びＣｕをこの順番に積層する。Ｔｉ層の厚さは２０〜１５０ｎｍであり、Ｃｕ層の厚さは１００〜６００ｎｍである。次に、フォトリソグラフィ法およびウェットエッチング法によって、Ｃｕ／Ｔｉの２層をパターニングして、図１８（ｄ）に示すように、ソース電極１０５、ドレイン電極１０６、および端子部３０の上層配線１１７を得る（第３マスク工程）。その後、残ったレジストの除去、および基板洗浄がなされる。
【０１４８】
ソース電極１０５、ドレイン電極１０６、上層配線のそれぞれにおいて、上層であるＣｕ層は下層であるＴｉ層よりも幅が狭くなるように形成される。この工程では、図４に示した信号線１５２も同時に形成される。
【０１４９】
工程（Ｄ２−１）：
次に、ソース電極１０５、ドレイン電極１０６、および上層配線１１７を覆うように、保護層１０７の上に、ＣＶＤ法により酸化物層を積層して、保護層（第２保護層）１１０を形成する。保護層１１０の厚さは、５０〜３００ｎｍである。
【０１５０】
次に、保護層１１０の上に、感光性材料による層間絶縁層１０８を形成する。その後、フォトリソグラフィ法およびドライエッチング法を用いて層間絶縁層１０８をパターニングして（第４マスク工程）、図１８（ｅ）に示すように、層間絶縁層１０８の中にコンタクトホール１３５〜１３７を形成する。このとき、端子部３０における、下層配線１０２ｃの上、および上層配線１１７の一部の上の層間絶縁層１０８も除去される。
【０１５１】
工程（Ｄ２−２）：
次に、図１８（ｆ）に示すように、層間絶縁層１０８をマスクとしてドライエッチング法を施し、コンタクトホール１３５〜１３７の底の保護層１１０および１０７にコンタクトホール１３１、１３２、および１３４を形成する。コンタクトホール１３１および１３２の底では、酸化物半導体層１０４が露出し、コンタクトホール１３４の底では、酸化物半導体層１０４ｂが露出している。このとき、端子部３０における、下層配線１０２ｃの上のゲート絶縁層１０３、保護層１０７、および保護層１１０、並びに上層配線１１７の一部の上の保護層１１０も除去される。
【０１５２】
工程（Ｅ２）：
次に、層間絶縁層１０８の上に、例えばスパッタ法により透明導電材料を厚さ５０〜２００ｎｍに堆積する。透明導電材料には、例えばＩＴＯを用いる。このとき、透明導電材料はコンタクトホール１３５〜１３７の側面、コンタクトホール１３１、１３２、および１３４の側面および底面、並びに端子部３０の露出面にも堆積される。次いで、公知のフォトリソグラフィ法によって、透明電極層のパターニングを行う（第５マスク工程）。これにより、図１８（ｇ）に示すように、透明電極１０９が形成される。
【０１５３】
コンタクトホール１３１および１３５内の透明電極１０９によって、ソース電極１０５と酸化物半導体層１０４とが電気的に接続される。コンタクトホール１３２および１３６内の透明電極１０９によって、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続される。コンタクトホール１３４の底において、Ｃｓ部７０の透明電極１０９が酸化物半導体層１０４ｂに電気的に接続される。端子部３０においては、透明電極１０９によって、上層配線１１７と下層配線１０２ｃが電気的に接続される。
【０１５４】
本実施形態によれば、実施形態１において説明した保護層１０７による効果が得られるとともに、５つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。なお、ＴＦＴ基板に、上層配線１１７と下層配線１０２ｃとを接続する接続部が設けられる場合は、その接続部の構造、および製造方法も端子部３０と同様のものとすることができる。そのような接続部を有するＴＦＴ基板または半導体装置も、本実施形態および後述する実施形態に含まれる。
【０１５５】
（実施形態８）
次に、図１９および図２０を参照しながら、本発明の実施形態８による半導体装置１００ｈを説明する。
【０１５６】
図１９は、半導体装置１００ｈの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｈの基本的構成は、実施形態７の半導体装置１００ｇと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１５７】
半導体装置１００ｈのＴＦＴ部６０は、基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、保護層１１０、層間絶縁層１０８、および透明電極１０９を備えている。実施形態７と異なり、ゲート絶縁層１０３は、ほぼゲート電極１０２と酸化物半導体層１０４との間にのみ形成されている。
【０１５８】
Ｃｓ部７０は、基板１０１の上に形成された補助容量電極１０２ｂ、ゲート絶縁層１０３、酸化物半導体層１０４ｂ、保護層１０７、保護層１１０、層間絶縁層１０８、および透明電極１０９を備えている。ゲート絶縁層１０３は、ほぼ補助容量電極１０２ｂと酸化物半導体層１０４ｂとの間にのみ形成されている。
【０１５９】
端子部３０は、基板１０１の上に形成された下層配線１０２ｃ、ゲート絶縁層１０３、保護層１０７、上層配線１１７、保護層１１０、層間絶縁層１０８、および透明電極１０９を備えている。ゲート絶縁層１０３は、ほぼ下層配線１０２ｃの一部の上にのみ形成されている。
【０１６０】
次に、図２０を参照しながら半導体装置１００ｈの製造方法を説明する。
【０１６１】
図２０（ａ）〜（ｈ）は、半導体装置１００ｈの製造工程を示す模式的な断面図である。
【０１６２】
まず、基板１０１の上にスパッタ法などにより、Ｔｉ層およびＣｕ層をこの順に積層して、２層構成の金属層１２２を得る。Ｔｉ層の厚さは３０〜１５０ｎｍであり、Ｃｕ層の厚さは２００〜５００ｎｍである。さらに、金属層１２２の上に、ゲート絶縁層１０３および酸化物半導体層１０４を、実施形態７と同様の方法によって積層する。次に、酸化物半導体層１０４の上に、例えば感光性のレジストを塗布し、塗布したレジストを選択的に除去して、図２０（ａ）に示すように、ＴＦＴ部６０およびＣｓ部７０にレジスト１１２を、端子部３０にレジスト１１３を形成する。レジスト１１３は、ハーフトーン露光またはグレイトーン露光によってレジスト１１２よりも薄く形成されている。
【０１６３】
次に、レジスト１１２および１１３をマスクとして、ゲート絶縁層１０３および酸化物半導体層１０４にウェットエッチングを施して、図２０（ｂ）に示す積層構造を得る。ここで、ＴＦＴ部６０およびＣｓ部７０には、金属層１２２の上に、ゲート絶縁層１０３、酸化物半導体層１０４、およびレジスト１１２が島状に残され、端子部３０には、ゲート絶縁層１０３および酸化物半導体層１０４が島状に残される。
【０１６４】
次に、さらにドライエッチングを施して金属層１２２をパターニングし、その後レジスト１１２を除去する。その結果、図２０（ｃ）に示すように、ＴＦＴ部６０には、ゲート電極１０２、ゲート絶縁層１０３、および酸化物半導体層１０４の島状構造が形成され、Ｃｓ部７０には、補助容量電極１０２ｂ、ゲート絶縁層１０３、および酸化物半導体層１０４ｂの島状構造が形成され、端子部３０には、下層配線１０２ｃおよびゲート絶縁層１０３の島状構造が形成される。
【０１６５】
次に、図２０（ｄ）〜（ｈ）に示すように、実施形態７において図１８（ｃ）〜（ｈ）に示したものと同様の方法を施して、半導体装置１００ｈが完成する。ここでも、実施形態７と同様、コンタクトホール１３１および１３５内の透明電極１０９によって、ソース電極１０５と酸化物半導体層１０４とが電気的に接続され、コンタクトホール１３２および１３６内の透明電極１０９によって、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続される。また、コンタクトホール１３４の底において、Ｃｓ部７０の透明電極１０９が酸化物半導体層１０４ｂに電気的に接続される、端子部３０においては、透明電極１０９によって、上層配線１１７と下層配線１０２ｃが電気的に接続される。
【０１６６】
本実施形態によれば、実施形態１において説明した保護層１０７による効果が得られるとともに、４つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。
【０１６７】
（実施形態９）
次に、図２１および図２２を参照しながら、本発明の実施形態９による半導体装置１００ｉを説明する。
【０１６８】
図２１は、半導体装置１００ｉの構成を模式的に示す断面図である。半導体装置１００ｉの基本的構成は、保護層１１０および層間絶縁層１０８が形成されないことを除き、実施形態７の半導体装置１００ｇと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１６９】
半導体装置１００ｉのＴＦＴ部６０は、基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、および透明電極１０９を備えている。Ｃｓ部７０は、基板１０１の上に形成された補助容量電極１０２ｂ、ゲート絶縁層１０３、酸化物半導体層１０４ｂ、保護層１０７、および透明電極１０９を備えている。端子部３０は、基板１０１の上に形成された下層配線１０２ｃ、ゲート絶縁層１０３、保護層１０７、上層配線１１７、および透明電極１０９を備えている。
【０１７０】
次に、図２２を参照しながら半導体装置１００ｉの製造方法を説明する。
【０１７１】
図２２（ａ）〜（ｆ）は、半導体装置１００ｉの製造工程を示す模式的な断面図である。
【０１７２】
まず、図２２（ａ）〜（ｄ）に示すように、図１８（ａ）〜（ｄ）に示したものと同じ方法によって、基板１０１の上に、ゲート電極１０２、補助容量電極１０２ｂ、下層配線１０２ｃ、ゲート絶縁層１０３、酸化物半導体層１０４および１０４ｂ、保護層１０７、ソース電極１０５、ドレイン電極１０６、上層配線１１７、並びに透明電極１０９が形成される。
【０１７３】
次に、図２２（ｅ）に示すように、フォトリソグラフィ法およびエッチング法を施して、保護層１０７にコンタクトホール１３１、１３２、および１３４を形成する。コンタクトホール１３１および１３２の底では酸化物半導体層１０４が露出し、コンタクトホール１３４の底では酸化物半導体層１０４ｂが露出する。このとき、端子部３０における、下層配線１０２ｃの一部の上のゲート絶縁層１０３および保護層１０７が除去される。
【０１７４】
次に、保護層１０７の上に、ソース電極１０５、ドレイン電極１０６、および上層配線１１７を覆うように、例えばスパッタ法によりＩＴＯを厚さ５０〜２００ｎｍに堆積する。このとき、ＩＴＯはコンタクトホール１３１、１３２、および１３４の側面および底面、並びに端子部３０の露出面にも堆積される。次いで、フォトリソグラフィ法によって、透明電極層のパターニングを行う。これにより、図２２（ｆ）に示すように、透明電極１０９が形成される。
【０１７５】
コンタクトホール１３１内の透明電極１０９によって、ソース電極１０５と酸化物半導体層１０４とが電気的に接続され、コンタクトホール１３２内の透明電極１０９によって、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続される。また、コンタクトホール１３４の底において、Ｃｓ部７０の透明電極１０９が酸化物半導体層１０４ｂに電気的に接続される、端子部３０においては、透明電極１０９によって、上層配線１１７と下層配線１０２ｃが電気的に接続される。
【０１７６】
本実施形態によれば、実施形態１において説明した保護層１０７による効果が得られるとともに、５つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。
【０１７７】
（実施形態１０）
次に、図２３および図２４を参照しながら、本発明の実施形態１０による半導体装置１００ｊを説明する。
【０１７８】
図２３は、半導体装置１００ｊの構成を模式的に示す断面図である。半導体装置１００ｊの基本的構成は、保護層１１０および層間絶縁層１０８が形成されないことを除き、実施形態８の半導体装置１００ｈと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１７９】
半導体装置１００ｊのＴＦＴ部６０は、基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、ソース電極１０５、ドレイン電極１０６、および透明電極１０９を備えている。Ｃｓ部７０は、基板１０１の上に形成された補助容量電極１０２ｂ、ゲート絶縁層１０３、酸化物半導体層１０４ｂ、保護層１０７、および透明電極１０９を備えている。端子部３０は、基板１０１の上に形成された下層配線１０２ｃ、ゲート絶縁層１０３、保護層１０７、上層配線１１７、および透明電極１０９を備えている。
【０１８０】
次に、図２４を参照しながら半導体装置１００ｊの製造方法を説明する。
【０１８１】
図２４（ａ）〜（ｇ）は、半導体装置１００ｊの製造工程を示す模式的な断面図である。
【０１８２】
まず、図２４（ａ）〜（ｅ）に示すように、図２０（ａ）〜（ｅ）に示したものと同じ方法によって、基板１０１の上に、ゲート電極１０２、補助容量電極１０２ｂ、下層配線１０２ｃ、ゲート絶縁層１０３、酸化物半導体層１０４および１０４ｂ、保護層１０７、ソース電極１０５、ドレイン電極１０６、上層配線１１７、並びに透明電極１０９が形成される。
【０１８３】
次に、図２４（ｆ）に示すように、フォトリソグラフィ法およびエッチング法を施して、保護層１０７にコンタクトホール１３１、１３２、および１３４を形成する。コンタクトホール１３１および１３２の底では酸化物半導体層１０４が露出し、コンタクトホール１３４の底では酸化物半導体層１０４ｂが露出する。このとき、端子部３０における、下層配線１０２ｃの一部の上のゲート絶縁層１０３および保護層１０７が除去される。
【０１８４】
次に、保護層１０７の上に、ソース電極１０５、ドレイン電極１０６、および上層配線１１７を覆うように、例えばスパッタ法によりＩＴＯを厚さ５０〜２００ｎｍに堆積する。このとき、ＩＴＯは、コンタクトホール１３１、１３２、および１３４の側面および底面、並びに端子部３０の露出面にも堆積される。次いで、フォトリソグラフィ法によって、透明電極層のパターニングを行う。これにより、図２４（ｇ）に示すように、透明電極１０９が形成される。
【０１８５】
コンタクトホール１３１内の透明電極１０９によって、ソース電極１０５と酸化物半導体層１０４とが電気的に接続され、コンタクトホール１３２内の透明電極１０９によって、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続される。また、コンタクトホール１３４の底において、Ｃｓ部７０の透明電極１０９が酸化物半導体層１０４ｂに電気的に接続される、端子部３０においては、透明電極１０９によって、上層配線１１７と下層配線１０２ｃが電気的に接続される。
【０１８６】
本実施形態によれば、実施形態１において説明した保護層１０７による効果が得られるとともに、４つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、表示装置の製造効率の向上、およびコストの低減を図ることができる。
【０１８７】
（実施形態１１）
次に、図２５〜２７を参照しながら、本発明の実施形態１１による半導体装置１００ｋを説明する。
【０１８８】
図２５は、半導体装置１００ｋの構成を模式的に示す断面図である。以下に説明する以外の半導体装置１００ｋの構成は、実施形態８の半導体装置１００ｈと同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。
【０１８９】
半導体装置１００ｋのＴＦＴ部６０は、基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７、保護層１１０、透明電極１０９、ソース電極１０５、ドレイン電極１０６、およびレジスト１１２を備えている。実施形態８と異なり、ソース電極１０５およびドレイン電極１０６は、透明電極１０９の上に形成され、レジスト１１２に覆われている。透明電極１０９は、保護層１０７および１１０に形成されたコンタクトホール１３１および１３２を埋めている。
【０１９０】
Ｃｓ部７０は、基板１０１の上に形成された補助容量電極１０２ｂ、ゲート絶縁層１０３、酸化物半導体層１０４ｂ、保護層１０７、保護層１１０、および透明電極１０９を備えている。透明電極１０９の下に層間絶縁層１０８は形成されていない。
【０１９１】
端子部３０は、基板１０１の上に形成された下層配線１０２ｃ、ゲート絶縁層１０３、保護層１０７、保護層１１０、上層配線１１７、透明電極１０９、およびレジスト１１２を備えている。透明電極１０９の一部は保護層１１０の上に形成され、他の一部は保護層１０７の上に形成されている。上層配線１１７は透明電極１０９の上に形成され、レジスト１１２に覆われている。
【０１９２】
次に、図２６および図２７を参照しながら半導体装置１００ｋの製造方法を説明する。
【０１９３】
図２６（ａ）〜（ｇ）および図２７（ｈ）〜（ｍ）は、半導体装置１００ｋの製造工程を示す模式的な断面図である。
【０１９４】
まず、図２６（ａ）〜（ｃ）に示すように、図２０（ａ）〜（ｃ）と同じ方法により、ＴＦＴ部６０の基板１０１の上に、ゲート電極１０２、ゲート絶縁層１０３、および酸化物半導体層１０４の積層構造を、Ｃｓ部７０の基板１０１の上に、補助容量電極１０２ｂ、ゲート絶縁層１０３、および酸化物半導体層１０４ｂの積層構造を、端子部３０の基板１０１の上に、下層配線１０２ｃおよびゲート絶縁層１０３の積層構造を形成する（第１マスク工程）。
【０１９５】
次に、上述した３つの積層構造を覆うように、基板１０１の上に、スピンコート法によってＳＯＧ材料を塗布し、塗布したＳＯＧ材料を焼成する。焼成温度は２００〜４５０度である。本実施形態では３５０度で焼成がなされる。これにより、ＳＯＧ材料の脱水重合反応がなされ、厚さ１００〜３０００ｎｍの酸化シリコンの保護層１０７が形成される（ＳＯＧ法による保護層１０７の形成）。
【０１９６】
次に、保護層１０７の上に、ＣＶＤ法により酸化物層を積層して、保護層１１０を形成する。保護層１１０の厚さは５０〜３００ｎｍである。これにより、図２６（ｄ）に示す積層構造が得られる。
【０１９７】
次に、保護層１１０の上に塗布した感光性のレジストを選択的に除去して、図２６（ｅ）に示すように、コンタクトホール１３５、１３６、および１３７を有するレジスト１１２を形成する。端子部３０の上部のレジストは除去されている。
【０１９８】
次に、レジスト１１２をマスクとして、ドライエッチング法を用いて保護層１１０および１０７をパターニングして（第２マスク工程）、図２６（ｆ）に示すように、コンタクトホール１３１、１３２、および１３４を形成する。このとき、端子部３０における、下層配線１０２ｃの上、および上層配線１１７の一部の上の保護層１１０および１０７も除去される。
【０１９９】
その後、図２６（ｇ）に示すように、残ったレジスト１１２を除去する。ここで、コンタクトホール１３１および１３２の底では、酸化物半導体層１０４が露出し、コンタクトホール１３４の底では、酸化物半導体層１０４ｂが露出している。端子部３０においては、下層配線１０２ｃが露出している。
【０２００】
次に、スパッタ法により、図２７（ｈ）に示すように、例えばＩＴＯの透明電極１０９を５０〜２００ｎｍ堆積し、さらに例えばＣｕによる金属層１２４を１００〜６００ｎｍ堆積する。ここで、コンタクトホール１３１、１３２、および１３４は、透明電極１０９によって、または透明電極１０９と金属層１２４によって埋められる。
【０２０１】
次に、図２７（ｉ）に示すように、金属層１２４の上に、選択的にレジスト１１２および１１３が形成される。レジスト１１３はハーフトーン露光またはグレイトーン露光によって、レジスト１１２よりも薄く形成される（第３マスク工程）。
【０２０２】
続いて、ウェットエッチングを施して、図２７（ｊ）に示すように、金属層１２４および透明電極１０９の一部を除去する。
【０２０３】
次に、アッシング処理によって部分的にレジスト１１２を後退させ、図２７（ｋ）に示すように、除去すべき金属層１２４の上のレジスト１１２を除去する。
【０２０４】
次に、ウェットエッチングによって、露出した金属層１２４を除去する。これにより、図２７（ｌ）に示すように、ソース電極１０５、ドレイン電極１０６、および上層配線１１７が形成される。ここで、透明電極１０９は除去されることなく残される。
【０２０５】
次に、残されたレジスト１１２を、剥離することなく、溶剤雰囲気中に曝し、加熱して、リフローさせる。これにより、図２７（ｍ）に示すように、ソース電極１０５、ドレイン電極１０６、および上層配線１１７が露出することなく、レジスト１１２に覆われる。
【０２０６】
なお、この工程は必ず必要なものではなく、ソース電極１０５、ドレイン電極１０６、および上層配線１１７から対向電極へのリーク電流が問題にならないような場合には、レジスト１１２をリフローすることなく、除去してよい。
【０２０７】
上述のようにして半導体装置１００ｋが完成する。ここで、コンタクトホール１３１内の透明電極１０９によって、ソース電極１０５と酸化物半導体層１０４とが電気的に接続され、コンタクトホール１３２内の透明電極１０９によって、ドレイン電極１０６と酸化物半導体層１０４とが電気的に接続される。また、コンタクトホール１３４の底において、Ｃｓ部７０の透明電極１０９が酸化物半導体層１０４ｂに電気的に接続される。端子部３０においては、透明電極１０９によって、上層配線１１７と下層配線１０２ｃが電気的に接続される。
【０２０８】
本実施形態によれば、実施形態１において説明した保護層１０７による効果が得られるとともに、３つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、さらに表示装置の製造効率の向上、およびコストの低減を図ることができる。
【０２０９】
（実施形態１２）
次に、本発明の実施形態１２による半導体装置を説明する。
【０２１０】
実施形態１２の半導体装置は、図２５に示した実施形態１１の半導体装置１００ｋから保護層１１０を除いた構成を有している。その他の構成は半導体装置１００ｋと同じであるので、図示による説明は省略する。また、実施形態１２の半導体装置の製造方法は、半導体装置１００ｋの製造方法から図２６（ｄ）に示した保護層１１０の製造工程を除いたものと同じであるので、図示による説明を省略する。
【０２１１】
本実施形態によっても、実施形態１において説明した保護層１０７による効果が得られるとともに、３つのマスク工程によってＴＦＴ部６０、Ｃｓ部７０、および端子部３０を含む表示装置のＴＦＴ基板を形成することができるので、さらに表示装置の製造効率の向上、およびコストの低減を図ることができる。
【０２１２】
（実施形態１３）
次に、本発明の実施形態１３による有機ＥＬ表示装置１００２を説明する。
【０２１３】
図２８は、有機ＥＬ表示装置１００２（単に「表示装置１００２」とも呼ぶ）の構成を模式的に示す断面図である。図に示すように、表示装置１００２は、ＴＦＴ基板１４０と、ＴＦＴ基板１４０の上に設けられたホール輸送層１４４と、ホール輸送層１４４の上に設けられた発光層１４６と、発光層１４６の上に設けられた対向電極１４８を備えている。ホール輸送層１４４と発光層１４６は有機ＥＬ層を構成する。有機ＥＬ層は絶縁性突起１４７によって区分されており、区分された有機ＥＬ層が１つの画素の有機ＥＬ層となる。
【０２１４】
ＴＦＴ基板１４０は、実施形態１から１２の半導体装置と基本的に同じ構成を有し得る。ＴＦＴ基板１４０は基板１０１の上に形成されたＴＦＴ１０を有している。ＴＦＴ基板１４０は、Ｃｓ部７０、端子部３０等を備えていてもよい。図２８に示すＴＦＴ基板１４０の一例においては、ＴＦＴ１０は基板１０１の上に形成されたゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４、保護層１０７（ここでは図示を省略している）、ソース電極１０５、およびドレイン電極１０６を備えている。さらに、ＴＦＴ基板１４０は、ＴＦＴ１０を覆って積層された層間絶縁層１０８および層間絶縁層１０８の上に形成された画素電極１０９を有している。画素電極１０９は、層間絶縁層１０８に形成されたコンタクトホール内でドレイン電極１０６に接続されている。
【０２１５】
ＴＦＴ基板１４０の平面構成は、図３及び４に示したものと基本的に同じであるので、同じ構成要素には同じ参照番号を付け、その説明を省略する。なお、ＴＦＴ基板１４０として、補助容量１６２を有しない形態を用いてもよい。
【０２１６】
画素電極１０９および対向電極１４８によって有機ＥＬ層に電圧が印加されると、ホール輸送層１４４を介して画素電極１０９から発生したホールが発光層１４６に送られる。また同時に、発光層１４６には対向電極１４８から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層１４６内で発光が起こる。発光層１４６での発光を、アクティブマトリクス基板であるＴＦＴ基板１４０を用いて画素毎に制御することにより、所望の表示がなされる。
【０２１７】
ホール輸送層１４４、発光層１４６、および対向電極１４８の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層１４４と発光層１４６との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光の出射光率を上げるとともに、有機ＥＬ層への高い電子注入効率を達成するため、対向電極１４８には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。
【０２１８】
本実施形態の有機ＥＬ表示装置１００２は、そのＴＦＴ基板に実施形態１〜１２で説明した半導体装置を用いているため、実施形態１〜１２で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機ＥＬ表示装置１００２を製造効率よく提供することが可能となる。
【０２１９】
本発明による半導体装置および表示装置の製造方法においては、酸化物半導体層の上にスピンオングラス法によって保護層が形成されるため、ソース・ドレイン電極等の上層の成膜時に酸化物半導体層が受けるダメージが防止、軽減される。よって、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。
【０２２０】
また、本発明による半導体装置および表示装置では、酸化物半導体層に接するようにスピンオングラス材料による保護層が配置されているため、製造時に発生する酸化物半導体層へのダメージが防止される。よって、高品質かつ信頼性の高い半導体装置および表示装置が得られる。
【０２２１】
また、本発明の製造方法によれば、スピンオングラス材料から酸化物半導体層にＨ2Ｏまたは−ＯＨ基が拡散されるため、酸化物半導体の欠陥が修復される。よって、高品質かつ信頼性の高い半導体装置および表示装置を提供することが可能となる。
【０２２２】
また、本発明によれば、高品質な酸化物半導体ＴＦＴ、補助容量、および端子部を有する表示装置を、製造効率よく提供することが可能となる。
【産業上の利用可能性】
【０２２３】
本発明は、薄膜トランジスタを有する半導体装置、および薄膜トランジスタをＴＦＴ基板に備えた液晶表示装置、有機ＥＬ表示装置等の表示装置に好適に用いられる。
【符号の説明】
【０２２４】
１０    ＴＦＴ（薄膜トランジスタ）
２５    電気素子
３０    端子部
５０    画素
６０    ＴＦＴ部
７０    Ｃｓ部（補助容量部）
１００、１００ｂ〜１００ｋ、１４０    ＴＦＴ基板（半導体装置）
１０１    基板
１０２    ゲート電極
１０２ｂ    補助容量電極
１０２ｃ    下層配線
１０３    絶縁層（ゲート絶縁層）
１０４、１０４ｂ    酸化物半導体層
１０５    ソース電極
１０５ａ    上層ソース電極
１０５ｂ    下層ソース電極
１０６    ドレイン電極
１０６ａ    上層ドレイン電極
１０６ｂ    下層ドレイン電極
１０７    保護層（ＳＯＧ層）
１０８    層間絶縁層
１０９    透明電極（画素電極）
１１０    保護層（第２保護層）
１１２、１１３    レジスト
１１４    酸化物層（導体層）
１１７    上層配線
１２２    金属層
１２２ａ    上部金属層
１２２ｂ    下部金属層
１２４    金属層
１３１〜１３７    コンタクトホール
１５２    信号線
１６０    走査線
１６２    補助容量線
２００    対向基板
２０１    基板（ガラス基板）
２０２    ブラックマトリクス
２０３    カラーフィルタ
２０４    対向電極
２０５    フォトスペーサ
２１０、２２０    偏光板
２３０    バックライトユニット
２４０    走査線駆動回路
２５０    信号線駆動回路
２６０    制御回路
１０００    液晶表示装置
１００２    有機ＥＬ表示装置
【図１】
2012060362.tif 000003
【図２】
2012060362.tif 000004
【図３】
2012060362.tif 000005
【図４】
2012060362.tif 000006
【図５】
2012060362.tif 000007
【図６】
2012060362.tif 000008
【図７】
2012060362.tif 000009
【図８】
2012060362.tif 000010
【図９】
2012060362.tif 000011
【図１０】
2012060362.tif 000012
【図１１】
2012060362.tif 000013
【図１２】
2012060362.tif 000014
【図１３】
2012060362.tif 000015
【図１４】
2012060362.tif 000016
【図１５】
2012060362.tif 000017
【図１６】
2012060362.tif 000018
【図１７】
2012060362.tif 000019
【図１８】
2012060362.tif 000020
【図１９】
2012060362.tif 000021
【図２０】
2012060362.tif 000022
【図２１】
2012060362.tif 000023
【図２２】
2012060362.tif 000024
【図２３】
2012060362.tif 000025
【図２４】
2012060362.tif 000026
【図２５】
2012060362.tif 000027
【図２６】
2012060362.tif 000028
【図２７】
2012060362.tif 000029
【図２８】
2012060362.tif 000030
【図２９】
2012060362.tif 000031
【図３０】
2012060362.tif 000032
【手続補正書】
【提出日】平成25年1月31日(2013.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項２】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記ソース電極及び前記ドレイン電極を覆うように第２保護層を形成する工程と、
前記第２保護層の上に前記層間絶縁層を形成する工程と、
前記第２保護層および前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項３】
前記保護層を形成する工程（Ｄ１）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項５に記載の半導体装置の製造方法。
【請求項７】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に透明電極を形成する工程を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項８】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成される請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、
（Ａ２）基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Ｃｓ部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、
（Ｂ２）前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｃ２）前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、
（Ｄ２）前記トランジスタ部における前記保護層に第１および第２のコンタクトホールを形成し、前記補助容量の上の前記保護層に第３のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、
（Ｅ２）前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される、表示装置の製造方法。
【請求項１０】
前記保護層を形成する工程（Ｂ２）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項９に記載の表示装置の製造方法。
【請求項１１】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項１０に記載の表示装置の製造方法。
【請求項１２】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記工程（Ｃ２）と（Ｄ２）との間に、
前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層の上に第２の保護層を形成する工程と、
前記第２の保護層に複数のコンタクトホールを形成する工程と、を含み、
前記工程（Ｄ２）では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第１、第２、および第３のコンタクトホールが形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１５】
前記工程（Ｅ２）において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１６】
前記工程（Ｃ２）が、前記工程（Ｄ２）および（Ｅ２）の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１７】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成される請求項９から１６のいずれかに記載の表示装置の製造方法。
【請求項１８】
薄膜トランジスタを備えた半導体装置を含む表示装置であって、
前記半導体装置は、
前記薄膜トランジスタのゲート電極と、
前記ゲート電極の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、
前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、
前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、
前記保護層には、第１のコンタクトホール及び第２のコンタクトホールが形成されており、前記第１のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第２のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されており、
前記表示装置は、前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備え、
前記補助容量の上の前記保護層には第３のコンタクトホールが形成されており、
前記第１、第２、第３のコンタクトホールの上、および前記端子部の中に透明電極が形成されており、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている、表示装置。
【請求項１９】
前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である、請求項１８に記載の表示装置。
【請求項２０】
前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である、請求項１９に記載の表示装置。
【請求項２１】
前記保護層は、２００〜４５０℃の焼成温度で焼成されて得られた層である、請求項２０に記載の表示装置。
【請求項２２】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている請求項１８から２１のいずれかに記載の表示装置。
【手続補正書】
【提出日】平成25年3月29日(2013.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記ソース電極及び前記ドレイン電極を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように透明電極を形成する工程と、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項２】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記ソース電極及び前記ドレイン電極を覆うように第２保護層を形成する工程と、
前記第２保護層の上に前記層間絶縁層を形成する工程と、
前記第２保護層および前記層間絶縁層に第３のコンタクトホールを形成する工程と、
前記層間絶縁層の上に、前記第３のコンタクトホールを介して前記ドレイン電極と接続するように、透明電極を形成する工程と、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に第２透明電極を形成する工程と、を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記第２透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項３】
前記保護層を形成する工程（Ｄ１）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項５に記載の半導体装置の製造方法。
【請求項７】
薄膜トランジスタを備えた半導体装置の製造方法であって、
（Ａ１）基板上に前記薄膜トランジスタのゲート電極を形成する工程と、
（Ｂ１）前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、
（Ｃ１）前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、
（Ｄ１）前記酸化物半導体層を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｅ１）前記保護層に第１及び第２のコンタクトホールを形成する工程と、
（Ｆ１）前記保護層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、
前記ソース電極は、前記第１のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成され、前記ドレイン電極は、前記第２のコンタクトホールを介して前記酸化物半導体層と電気的に接続するように形成されており、
前記半導体装置の製造方法は、さらに、
前記工程（Ｆ１）の後に、前記ソース電極および前記ドレイン電極の上、ならびに前記第１および第２のコンタクトホールの中に透明電極を形成する工程を含み、
前記ソース電極および前記ドレイン電極が、それぞれ前記第１および第２のコンタクトホールの中の前記透明電極を介して前記酸化物半導体層と電気的に接続している、半導体装置の製造方法。
【請求項８】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成される請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備えた表示装置の製造方法であって、
（Ａ２）基板上に前記薄膜トランジスタのゲート電極、ゲート絶縁層、および酸化物半導体層と、前記Ｃｓ部の前記補助容量と、前記端子部の前記下層配線とを形成する工程と、
（Ｂ２）前記酸化物半導体層、前記補助容量、および前記下層配線を覆うように、スピンオングラス法によって保護層を形成する工程と、
（Ｃ２）前記保護層の上に、前記薄膜トランジスタのソース電極及びドレイン電極、ならびに前記端子部の前記上層配線を形成する工程と、
（Ｄ２）前記トランジスタ部における前記保護層に第１および第２のコンタクトホールを形成し、前記補助容量の上の前記保護層に第３のコンタクトホールを形成し、前記端子部の前記下層配線の少なくとも一部の上の前記保護層を除去する工程と、
（Ｅ２）前記第１、第２、第３のコンタクトホールの中、および前記端子部の前記下層配線の上に透明電極を形成する工程と、を含み、
前記補助容量は、前記ゲート電極と同一の材料から形成された補助容量電極と、前記酸化物半導体層と同一の酸化物半導体から形成された補助容量対向電極と、前記補助容量電極および前記補助容量対向電極に挟まれた前記ゲート絶縁層とから形成されており、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の前記補助容量対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続される、表示装置の製造方法。
【請求項１０】
前記保護層を形成する工程（Ｂ２）は、
スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布する工程と、
塗布した前記スピンオングラス材料を焼成する焼成工程と、を含む、請求項９に記載の表示装置の製造方法。
【請求項１１】
前記焼成工程において、前記スピンオングラス材料が脱水重合反応して酸化シリコン膜の前記保護層が得られる、請求項１０に記載の表示装置の製造方法。
【請求項１２】
前記スピンオングラス材料は、シラノール、アルコキシラン、または有機シロキサン樹脂を含む、請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記焼成工程における焼成温度が２００〜４５０℃である、請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記工程（Ｃ２）と（Ｄ２）との間に、
前記ソース電極、前記ドレイン電極、および前記上層配線を覆うように層間絶縁層を形成する工程と、
前記層間絶縁層の上に第２の保護層を形成する工程と、
前記第２の保護層に複数のコンタクトホールを形成する工程と、を含み、
前記工程（Ｄ２）では、前記複数のコンタクトホールの下の前記層間絶縁層および前記保護層が除去されて、前記第１、第２、および第３のコンタクトホールが形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１５】
前記工程（Ｅ２）において、前記透明電極が、前記薄膜トランジスタの前記ソース電極および前記ドレイン電極と、前記補助容量の前記補助容量対向電極と、前記端子部の前記下層配線および前記上層配線とに、直接接するように形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１６】
前記工程（Ｃ２）が、前記工程（Ｄ２）および（Ｅ２）の後に実施されて、前記ソース電極、前記ドレイン電極、および前記端子部の前記上層配線が、前記透明電極の上に形成される、請求項９から１３のいずれかに記載の表示装置の製造方法。
【請求項１７】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成される請求項９から１６のいずれかに記載の表示装置の製造方法。
【請求項１８】
薄膜トランジスタを備えた半導体装置を含む表示装置であって、
前記半導体装置は、
前記薄膜トランジスタのゲート電極と、
前記ゲート電極の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、
前記酸化物半導体層の上にスピンオングラス法によって形成された保護層と、
前記保護層の上に配置された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、
前記保護層には、第１のコンタクトホール及び第２のコンタクトホールが形成されており、前記第１のコンタクトホールを介して前記ソース電極が前記酸化物半導体層に電気的に接続され、前記第２のコンタクトホールを介して前記ドレイン電極が前記酸化物半導体層に電気的に接続されており、
前記表示装置は、前記薄膜トランジスタを含むトランジスタ部と、画素電極および補助容量を含むＣｓ部と、上層配線および下層配線との接続部を含む端子部とを備え、
前記補助容量の上の前記保護層には第３のコンタクトホールが形成されており、
前記第１、第２、第３のコンタクトホールの中、および前記端子部の前記下層配線の上に透明電極が形成されており、
前記補助容量は、前記ゲート電極と同一の材料から形成された補助容量電極と、前記酸化物半導体層と同一の酸化物半導体から形成された補助容量対向電極と、前記補助容量電極および前記補助容量対向電極に挟まれた前記ゲート絶縁層とから形成されており、
前記ソース電極および前記ドレイン電極と前記酸化物半導体層とが前記透明電極を介して電気的に接続され、前記Ｃｓ部において前記透明電極と前記補助容量の前記補助容量対向電極とが電気的に接続され、前記端子部において前記下層配線と前記上層配線とが前記透明電極を介して電気的に接続されている、表示装置。
【請求項１９】
前記保護層は、スピンオングラス材料を、スピンオングラス法によって、前記酸化物半導体層及び前記ゲート絶縁層の上に塗布し、塗布した前記スピンオングラス材料を焼成して得られた層である、請求項１８に記載の表示装置。
【請求項２０】
前記保護層は、前記スピンオングラス材料が脱水重合反応して得られた酸化シリコン膜である、請求項１９に記載の表示装置。
【請求項２１】
前記保護層は、２００〜４５０℃の焼成温度で焼成されて得られた層である、請求項２０に記載の表示装置。
【請求項２２】
前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体から形成されている請求項１８から２１のいずれかに記載の表示装置。
【国際調査報告】
2012060362.tif 000033
2012060362.tif 000034
2012060362.tif 000035
2012060362.tif 000036