(57)【要約】  無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することが可能な固体撮像素子およびカメラシステムを提供する。光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を有し、画素アレイ部の各画素は、少なくとも受光機能を含む第１画素部と、少なくとも光電変換された電荷を検出する機能を含む第２画素部と、を含み、第１画素部と第２画素部は互いに積層状態となるように形成され、かつ、第１画素部は、第１方向および１方向に直交する第２方向を基準として、基準と異なる方向に遷移させたような状態の配列として形成され、第２画素部は、第１方向および第１方向に直交する第２方向に正対する正方配列として形成されている。
2012161225.tif 000002
【特許請求の範囲】
【請求項１】
光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を有し、
上記画素アレイ部の各画素は、
少なくともマイクロレンズを含む第１画素部と、
電荷検出素子を含む第２画素部と、
上記第１画素部または上記第２画素部に含まれる光電変換素子と、を含み、
上記第１画素部と上記第２画素部は互いに積層状態となるように形成され、
上記第２画素部は、互いに直交する第１方向および第２方向に沿った２次元配列を有し、
上記第１画素部は、上記第１方向および上記第２方向とは異なる方向に沿った２次元配列を有する
固体撮像素子。
【請求項２】
上記複数の画素の上記第１画素部のそれぞれは、
上記第１方向および上記第２方向を基準として所定角度回転させたような状態で配列されている
請求項１記載の固体撮像素子。
【請求項３】
上記マイクロレンズは、上記複数の画素のうちの２以上の画素に跨って設けられるマルチレンズであり、
上記画素の第１画素部は、
少なくとも上記第１方向に複数の分割画素が形成され
上記各分割画素がステレオのＬ用画素またはＲ用画素のいずれかに割り当てられ、
上記マルチレンズは、少なくとも上記第１方向において、複数の分割画素に跨って光を入射するように配置されている
請求項１記載の固体撮像素子。
【請求項４】
前記第１画素部は、前記マイクロレンズを含み、
前記第２画素部は、前記光電変換素子、配線層および前記電荷検出素子を含む
請求項１記載の固体撮像素子。
【請求項５】
前記第１画素部は、前記マイクロレンズおよび色フィルタを含み、
前記第２画素部は、前記光電変換素子、配線層および前記電荷検出素子を含む
請求項１記載の固体撮像素子。
【請求項６】
裏面照射型の画素構造を有し、
前記第１画素部は、前記マイクロレンズ、色フィルタおよび前記光電変換素子を含み、
前記第２画素部は、配線層および前記電荷検出素子を含む
請求項１記載の固体撮像素子。
【請求項７】
表面照射型の画素構造を有し、
前記第１画素部は、前記マイクロレンズ、色フィルタおよび配線層を含み、
前記第２画素部は、前記光電変換素子および前記電荷検出素子を含む
請求項１記載の固体撮像素子。
【請求項８】
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する同じ色画素の分割画素に跨って光を入射するように配置されている
請求項３記載の固体撮像素子。
【請求項９】
上記画素アレイ部は、
画素配列の奇数行または偶数行には同色の色画素が配置され、
偶数行または奇数行には異なる色の色画素が配置されている
請求項８記載の固体撮像素子。
【請求項１０】
上記画素アレイ部は、
画素配列の一部の行には同色の色画素の分割画素が配置され、
他の行には異なる色の色画素の分割画素が混在して配置されている
請求項８記載の固体撮像素子。
【請求項１１】
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する色の異なる異色分割画素に跨って光を入射するように配置されている
請求項３記載の固体撮像素子。
【請求項１２】
上記画素アレイ部は、
画素配列の奇数列または偶数列には同色の色画素の分割画素が配置され、
各行には異なる色の色画素の分割画素が混在して配置されている
請求項１１記載の固体撮像素子。
【請求項１３】
上記画素アレイ部は、
各行および各列には異なる色の色画素の分割画素が混在して配置されている
請求項１１記載の固体撮像素子。
【請求項１４】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を含み、
上記画素アレイ部の各画素は、
少なくともマイクロレンズを含む第１画素部と、
電荷検出素子を含む第２画素部と、
上記第１画素部または上記第２画素部に含まれる光電変換素子と、を含み、
上記第１画素部と上記第２画素部は互いに積層状態となるように形成され、
上記第２画素部は、互いに直交する第１方向および第２方向に沿った２次元配列を有し、
上記第１画素部は、上記第１方向および上記第２方向とは異なる方向に沿った２次元配列を有する
カメラシステム。
【請求項１５】
上記複数の画素の上記第１画素部のそれぞれは、上記第１方向および上記第２方向を基準として所定角度回転させたような状態で配列されている
請求項１４記載のカメラシステム。
【請求項１６】
上記マイクロレンズは、上記複数の画素のうちの２以上の画素に跨って設けられるマルチレンズであり、
上記画素の第１画素部は、
少なくとも上記第１方向に複数の分割画素が形成され
上記各分割画素がステレオのＬ用画素またはＲ用画素のいずれかに割り当てられ、
上記マルチレンズは、少なくとも上記第１方向において、複数の分割画素に跨って光を入射するように配置されている
請求項１４記載のカメラシステム。
【請求項１７】
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する同じ色画素の分割画素に跨って光を入射するように配置されている
請求項１６記載のカメラシステム。
【請求項１８】
上記画素アレイ部は、
画素配列の奇数行または偶数行には同色の色画素が配置され、
偶数行または奇数行には異なる色の色画素が配置されている
請求項１７記載のカメラシステム。
【請求項１９】
上記画素アレイ部は、
画素配列の一部の行には同色の色画素の分割画素が配置され、
他の行には異なる色の色画素の分割画素が混在して配置されている
請求項１７記載のカメラシステム。
【請求項２０】
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する色の異なる異色分割画素に跨って光を入射するように配置されている
請求項１６記載のカメラシステム。
【請求項２１】
上記画素アレイ部は、
画素配列の奇数列または偶数列には同色の色画素の分割画素が配置され、
各行には異なる色の色画素の分割画素が混在して配置されている
請求項２０記載のカメラシステム。
【請求項２２】
上記画素アレイ部は、
各行および各列には異なる色の色画素の分割画素が混在して配置されている
請求項２０記載のカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、たとえばライトフィールド（Light Field）技術を適用するステレオカメラや単眼３次元（３Ｄ）ステレオカメラに適用可能な固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
ライトフィールドカメラ（Light Field Camera）としては、特許文献１や特許文献２に開示された技術が知られている。
特許文献１に開示された技術では、色フィルタアレイのカラーコーディング（色配列）を、ＲＧＢベイヤー配列を４５度回転させた市松配列（ジグザグ配列）で、上下左右隣接４画素が同一色とする。すなわち、同色４画素単位でＲＧＢの各フィルタが正方配列されたカラーコーディングとする。
そして、異なる色を跨ぐように４画素（上下２画素×左右２画素）単位で一つのマルチレンズアレイを共有する。【０００３】
また、特許文献２に開示された技術においても、画素は水平方向および垂直方向からそれぞれ４５°回転した２方向に沿って２次元状にジグザク配列されている。
そして、マイクロレンズアレイにより、撮像対象物の光線が撮像素子において互いに視点の異なる光線ベクトルとして記録され、視差情報が得られる。撮像素子が上記のような画素配列であることにより、同一サイズの画素を水平および垂直方向に沿って２次元配列させた場合に比べ、水平方向および垂直方向における画素ピッチが狭くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３９３３７号公報
【特許文献２】特開２０１０−１５４４９３号公報
【発明の概要】
【０００５】
ところが、特許文献１および２に開示された技術では、４画素単位のジグザグライトフィールドであることから、ステレオ機能のみでは上下画素が無駄で、解像度が劣化するという不利益がある。
また、正方画素では、左右２視差のステレオライトフィールドを実現することは困難である。
そして、現状の画素構造では、受光面と検出面は同一面であることから、正方なら正方の同じ組み合わせしか実現できない。
【０００６】
したがって、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することが可能な固体撮像素子およびカメラシステムを提供することが望ましい。
【０００７】
本技術の一実施形態の固体撮像素子は、光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を有し、上記画素アレイ部の各画素は、少なくともマイクロレンズを含む第１画素部と、電荷検出素子を含む第２画素部と、第１画素部または第２画素部に含まれる光電変換素子と、を含み、第１画素部と第２画素部は互いに積層状態となるように形成され、第２画素部は、互いに直交する第１方向および第２方向に沿った２次元配列を有し、第１画素部は、第１方向および第２方向とは異なる方向に沿った２次元配列を有するものである。
【０００８】
本技術の一実施形態のカメラシステムは、固体撮像素子と、上記本技術の固体撮像素子に被写体像を結像する光学系とを有するものである。
【０００９】
本発明の一実施形態によれば、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成の概略を示すシステム構成図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】裏面照射型固体撮像素子の基本的な画素構造例を示す図である。
【図４】図３の半導体基板のウェル構造例を示す図である。
【図５】隣接４画素加算を画素内で行う場合の回路構成の一例を示す回路図である。
【図６】画素配列例としてベイヤー配列を示す図である。
【図７】本実施形態に係る画素分割の概念図である。
【図８】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１の特徴的構成例を示す図である。
【図９】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第２の特徴的構成例を示す図である。
【図１０】図９の画素配列から間引き動作を行ったときの画素配列を概念的に示す図である。
【図１１】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第３の特徴的構成例を示す図である。
【図１２】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第４の特徴的構成例を示す図である。
【図１３】図１２の画素配列からビニング動作を行ったときの画素配列を概念的に示す図である。
【図１４】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第５の特徴的構成例を示す図である。
【図１５】図１４の画素配列からビニング動作を行ったときの画素配列を概念的に示す図である。
【図１６】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第６の特徴的構成例を示す図である。
【図１７】図１６の画素配列から加算処理を行ったときの画素配列を概念的に示す図である。
【図１８】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第７の特徴的構成例を示す図である。
【図１９】図１８の例においてベイヤー配列の多視点の観点から考察するための図である。
【図２０】図１８の例においてビニング処理を行ったときの画素配列を概念的に示す図である。
【図２１】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第８の特徴的構成例を示す図である。
【図２２】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第９の特徴的構成例を示す図である。
【図２３】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１０の特徴的構成例を示す図である。
【図２４】図２３の例においてビニング処理を行ったときの画素配列を概念的に示す図である。
【図２５】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１１の特徴的構成例を示す図である。
【図２６】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１２の特徴的構成例を示す図である。
【図２７】一般的な画素構造および図２６の画素構造における受光面の電位分布の一例を示す図である。
【図２８】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１３の特徴的構成例を示す図である。4
【図２９】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１４の特徴的構成例を示す図である。
【図３０】本実施形態に係る積層型画素の構成例を示す回路図である。
【図３１】本実施形態に係る積層型画素の構成例を示す一部省略簡略断面図である。
【図３２】図３０および図３１の画素の動作を説明するためのタイミングチャートである。
【図３３】図３０および図３１の動作タイミング毎のポテンシャル図を示す第１図である。
【図３４】図３０および図３１の動作タイミング毎のポテンシャル図を示す第２図である。
【図３５】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１５の特徴的構成例を示す図である。
【図３６】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１６の特徴的構成例を示す図である。
【図３７】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１７の特徴的構成例を示す図である。
【図３８】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１８の特徴的構成例を示す図である。
【図３９】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１９の特徴的構成例を示す図である。
【図４０】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）が適用される単眼３Ｄステレオカメラの構成例を示す図である。
【図４１】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）を適用した単眼３Ｄステレオカメラにおける像高変化量の被写体距離依存性を示す図である。
【図４２】本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）を適用した単眼３Ｄステレオカメラにおける被写体距離に対する結像変化量を示す図である。
【図４３】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成例（ＣＭＯＳイメージセンサの例）
２．本実施形態の特徴的構成
２−１．第１の特徴的構成例
２−２．第２の特徴的構成例
２−３．第３の特徴的構成例
２−４．第４の特徴的構成例
２−５．第５の特徴的構成例
２−６．第６の特徴的構成例
２−７．第７の特徴的構成例
２−８．第８の特徴的構成例
２−９．第９の特徴的構成例
２−１０．第１０の特徴的構成例
２−１１．第１１の特徴的構成例
２−１２．第１２の特徴的構成例
２−１３．第１３の特徴的構成例
２−１４．第１４の特徴的構成例
２−１５．第１５の特徴的構成例
２−１６．第１６の特徴的構成例
２−１７．第１７の特徴的構成例
２−１８．第１８の特徴的構成例
２−１９．第１９の特徴的構成例
３．適用可能な単眼３Ｄステレオカメラの構成例
４．カメラシステムの構成例
【００１２】
＜１．固体撮像素子の構成例＞
[システム構成]
図１は、本実施形態に係る固体撮像素子、たとえばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【００１３】
本実施形態に係るＣＭＯＳイメージセンサ１０は、半導体基板（以下、単に「センサチップ」と記述する場合もある）１１に形成された画素アレイ部１２と、画素アレイ部１２と同じ半導体基板１１に集積された周辺回路部とを有する。
周辺回路部としては、たとえば、垂直駆動部１３、カラム処理部１４、水平駆動部１５およびシステム制御部１６が配置されている。また、センサチップ１１の外部には、信号処理系を構成するＤＳＰ(Digital Signal Processor；デジタル信号処理回路)回路３１および画像メモリ３２が配置されている。
【００１４】
画素アレイ部１２には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子あるいは光電変換膜を含む図示しない単位画素（以下、単に「画素」と記述する場合もある）がアレイ状に配置されている。
画素アレイ部１２は、基本的に、単位画素の一部が正方配列（長方配列）を基準として、たとえば４５°だけ各単位画素を回転させた市松模様のようなジグザグ配列が適用される。
各単位画素は、入射光を受光し、受光した光の光電変換機能、電荷蓄積機能、並びに、蓄積電荷を検出する電荷蓄積機能を含んで構成される。
各単位画素は、後述するように、少なくとも受光機能を含む第１画素部と、第１画素部に対向するように形成され、少なくとも電荷検出機能を含む第２画素部が積層（重畳）するように構成される。
画素の構造としては、たとえば基板の一方の面側（裏面側）から光を入射し、他方の面側（表面側）に電荷検出用トランジスタ等の素子が形成される裏面照射型固体撮像素子の構造あるいは受光部に光電変換膜が形成される積層型固体撮像素子の構造が採用される。
単位画素の具体的な回路構成および積層構造については後述する。図１の例では、画素アレイ部１２の受光面（光入射面）側には、色フィルタアレイ３３や光電変換膜が形成され、その上部側にマルチレンズアレイ（Multi Lens Array；MLA）３４が配置されている。また、色フィルタアレイ３３や光電変換膜上にはオンチップレンズＯＣＬが配置される。
基本的に、本実施形態においては、後述するように、ライトフィールド（Light Field）のステレオ版として、マルチレンズアレイ（ＭＬＡ）でＬＲ視差分離を行う構成が採用される。
また、本実施形態では、後述するように、単眼で３ＤステレオのＷＤＲ画像を得ることが可能に構成される。
尚、本明細書においては、色フィルタを用いてカラー撮影を行う固体撮像素子を例示するが、用途に応じて、色フィルタを設けない構成（モノクロ撮影を行う固体撮像素子）であってもよい。
【００１５】
画素アレイ部１２にはさらに、行列状の画素配列に対して行ごとに画素駆動線１８が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列ごとに垂直信号線１７が図の上下方向（画素列の画素配列方向／垂直方向）に沿って形成されている。
画素駆動線１８の一端は、垂直駆動部１３の各行に対応した出力端に接続されている。図１では、画素駆動線１８について１本として示しているが、１本に限られるものではない。
【００１６】
垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直駆動部１３は、読出し走査系と掃出し走査系とを含んだ構成を有する。読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。
【００１７】
一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。
この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、光電変換素子等の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００１８】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応する。
そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
本実施形態においては、後述するように、この露光時間の制御や色フィルタの透過率を変えるデバイスを採用することによりワイドダイナミックレンジを得ることが可能となる。
【００１９】
垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１４に供給される。
カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から出力されるアナログの画素信号に対してあらかじめ定められた信号処理を行う。
【００２０】
カラム処理部１４での信号処理としては、たとえばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理が挙げられる。
ＣＤＳ処理は、選択行の各画素から出力されるリセットレベルと信号レベルとを取り込み、これらのレベル差を取ることによって１行分の画素の信号を得るとともに、画素の固定パターンノイズを除去する処理である。
カラム処理部１４に、アナログの画素信号をデジタル化するＡ／Ｄ変換機能を持たせることも可能である。
【００２１】
水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４の画素列に対応した回路部分を順番に選択走査する。
この水平駆動部１５による選択走査により、カラム処理部１４で画素列ごとに信号処理された画素信号が順番にセンサチップ１１の外部へ出力される。
すなわち、センサチップ１１からは、色フィルタアレイ３３や光電変換膜のカラーコーディング（色配列）に対応した画素信号がそのままＲＡＷデータ（生データ）として出力される。
【００２２】
システム制御部１６は、センサチップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。
システム制御部１６は、各種のタイミング信号を生成するタイミングジェネレータを有し、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４、水平駆動部１５などの駆動制御を行う。
【００２３】
センサチップ１１の外部回路であるＤＳＰ回路３１は、センサチップ１１から出力されるたとえば１フレーム分の画像データを画像メモリ３２に一時的に蓄え、画像メモリ３２に蓄えられた画素情報を基にデモザイク処理等を実行する。
デモザイク処理とは、単色の色情報しか持たない各画素の信号に対して、その周辺画素の信号から足りない色情報を集め与えることで色情報を補完してフルカラー画像を作り出す処理である。
【００２４】
（単位画素の第１の構成例）
図２は、単位画素２０の回路構成の一例を示す回路図である。
図２に示すように、本実施形態に係る単位画素２０は、光電変換素子、たとえばフォトダイオード（ＰＤ）２１と、たとえば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタとを有する。尚、これらの転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５等の各種トランジスタが、本技術における電荷検出素子の一具体例に相当する。
【００２５】
ここでは、４つの転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５として、たとえばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２６】
この単位画素２０に対して、画素駆動線１８として、たとえば、転送線１８１、リセット線１８２および選択線１８３の３本の駆動配線が同一画素行の各画素について共通に配線されている。
これら転送線１８１、リセット線１８２および選択線１８３の各一端は、垂直駆動部１３の各画素行に対応した出力端に、画素行単位で接続されている。
【００２７】
フォトダイオード２１は、アノード電極が負側電源(たとえば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。
フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００２８】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。
転送トランジスタ２２のゲート電極には、高レベル（たとえば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１８１を介して与えられる。
転送パルスφＴＲＦが与えられることで、転送トランジスタ２２はオン状態となってフォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
【００２９】
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。
リセットトランジスタ２３のゲート電極には、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１８２を介して与えられる。
リセットパルスφＲＳＴが与えられることで、リセットトランジスタ２３はオン状態となり、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによってＦＤ部２６をリセットする。
【００３０】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続されている。
そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力する。
増幅トランジスタ２４は、転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。
【００３１】
選択トランジスタ２５は、たとえば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１７にそれぞれ接続されている。
選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１８３を介して与えられる。
選択パルスφＳＥＬが与えられることで、選択トランジスタ２５はオン状態となって単位画素２０を選択状態とし、増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。
【００３２】
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
【００３３】
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。
たとえば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００３４】
（裏面照射型の画素構造）
上述した構成の単位画素を含む固体撮像素子は、たとえば基板の一方の面側（裏面側）から光を入射し、他方の面側（表面側）に電荷検出用トランジスタ等の素子が形成される裏面照射型固体撮像素子として形成される。
【００３５】
図３（Ａ）は、裏面照射型固体撮像素子の基本的な画素構造例を示す図である。
図４は、図３の半導体基板のウェル構造例を示す図である。
図３および図４は、画素が形成される画素領域（画素アレイ部）と周辺回路領域（周辺回路部）が並列に形成されている構成を簡略的に示している。
また、図面の簡単化のため、画素領域には一つの画素のみが示されている。
【００３６】
図３（Ａ）において、ウェハーをＣＭＰ(Chemical Mechanical Polishing)によって研磨することにより、１０〜２０μｍ程度の厚さのシリコン（Ｓｉ）層（素子層）４１が形成される。その厚さの望ましい範囲は、可視光に対して５〜１５μｍ、赤外光に対して１５〜５０μｍ、紫外域に対して３〜７μｍである。このシリコン層４１の一方の面側（裏面側）にはＳｉＯ２膜４２を挟んで遮光膜４３（ＢＬＤ）が形成されている。
遮光膜４３は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜４３には開口部４３Ａが形成されている。遮光膜４３のさらに裏面側には、パッシベーション膜としてシリコン窒化膜（ＳｉＮ）４４が形成され、さらに開口部４３Ａの裏面側の光入射経路に色フィルタ４５およびオンチップレンズ（マイクロレンズ）４６が形成されている。
すなわち、シリコン層４１の一方の面側から入射する光は、オンチップレンズ（マイクロレンズ）４６および色フィルタ４５を経由して、シリコン層４１に形成されるフォトダイオード（ＰＤ）４７の受光面に導かれる画素構造となっている。
フォトダイオード４７は、図２のフォトダイオード２１に相当し、光電変換機能および電荷蓄積機能を有し、ここでは、オンチップレンズ４６、色フィルタ４５とともに、受光部（第１画素部）を形成する。
シリコン層４１の他方の面側（表面側）には、トランジスタや金属配線が形成される配線層４８が形成され、その下にはさらに基板支持材４９が貼り付けられている。
【００３７】
通常のＣＭＯＳイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っている。
これに対して、本実施形態に係るＣＭＯＳイメージセンサでは、配線層４８と反対側の面（裏面）側から入射光を取り込むことから、裏面照射（受光）型の画素構造となっている。
この裏面照射（受光）型画素構造から明らかなように、オンチップレンズ（マイクロレンズ）４６からフォトダイオード４７までの間には遮光膜４３が金属層として存在するだけである。またこの遮光膜４３のフォトダイオード４７からの高さがＳｉＯ２膜４２の膜厚(たとえば、約０．５μｍ)と低いことから、金属層でのけられによる集光の制限を無くすことができる。
尚、ここで示す裏面照射型画素構造はあくまでも一例であり、種々の形態の画素構造を採用することが可能である。例えば、図３（Ｂ）に示したような表面照射型のものが挙げられる。この表面照射型の画素構造では、フォトダイオード４７を含むシリコン層４１上に、配線層４８、色フィルタ４５およびオンチップレンズ４６をこの順に備えている。配線層４８には、多層にわたって配線４８Ｂが配設されると共に、オンチップレンズ４６により集光された光を下層のフォトダイオード４７へ導く導波路４８Ａが形成されている。配線層４８のシリコン層４１との界面付近には、各種トランジスタのゲートが配設され、シリコン層４１の配線層４８との界面付近には、ＦＤ（フローティングディフュージョン）が形成されている。
【００３８】
図４は、図３（Ａ）のシリコン層４１のウェル構造の一例を示す簡略断面構造図であり、図中、図３（Ａ）と同等部分には同一符号を付して示している。
【００３９】
本例では、Ｎ−型基板５１を用いている。シリコン層４１の厚さは、先述したように、可視光に対しては５〜１５μｍが望ましく、本例では１０μｍとしている。これにより、可視光を良好に光電変換できる。シリコン層４１の一方の面には、浅いＰ＋層５２が画素部の全面に亘って形成されている。
画素分離領域は深いＰウェル５３によって形成されており、一方の面のＰ＋層５２とつながっている。
【００４０】
フォトダイオード４７はＰウェルを形成しないことで、Ｎ−型基板５１を利用して形成されている。このＮ−型領域（基板）５１が光電変換領域であり、その面積が小さく濃度が薄いために完全空乏化している。
その上に、信号電荷(本例では、電子)を蓄積するＮ＋領域５４が形成され、その上にさらに、埋め込みフォトダイオードとするためのＰ＋層５５が形成されている。
【００４１】
なお、フォトダイオード４７は、図４から明らかなように、受光面側の表面積が配線層４８側の表面積よりも広くなるように形成されている。これにより、入射光を効率良く取り込めることになる。
このフォトダイオード４７で光電変換されかつＮ＋領域５４に蓄積された信号電荷は、転送トランジスタ５６（図２の転送トランジスタ２２）によってＮ＋型領域のＦＤ（フローティングディフュージョン）５７に転送される。
フォトダイオード４７側とＦＤ５７とはＰ−層（４８）によって電気的に分離されている。
【００４２】
画素内の転送トランジスタ２２以外のトランジスタ（図２の増幅トランジスタ２４、選択トランジスタ２５およびリセットトランジスタ２３）は、深いＰウェル５３に通常通り形成されている。
一方、周辺回路領域については、裏面のＰ＋層５２に到達しない深さにＰウェル５９が形成され、このＰウェル５９の内側にさらにＮウェル６０が形成され、これらウェル５９，６０の領域にＣＭＯＳ回路が形成される。
【００４３】
（画素加算）
ところで、一般的に、動画撮像のときにはフレームレートを上げ、高速動画撮像を実現するために、隣接する複数の画素の信号を加算して読み出す画素加算が行われる。
この画素加算については、画素内や、垂直信号線１７上や、カラム処理部１４や、後段の信号処理部などで行うことができる。
ここで、一例として、たとえば２×２の正方配列における上下左右に隣接する４画素の信号を画素内で加算する場合の画素構成について説明する。
【００４４】
図５は、隣接４画素加算を画素内で行う場合の回路構成の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００４５】
図５において、上下左右に隣接する４画素のフォトダイオード２１を、フォトダイオード２１−１，２１−２，２１−３，２１−４とする。
これらフォトダイオード２１−１，２１−２，２１−３，２１−４に対して、４個の転送トランジスタ２２−１，２２−２，２２−３，２２−４が設けられ、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５が１個ずつ設けられている。
【００４６】
すなわち、転送トランジスタ２２−１，２２−２，２２−３，２２−４は、各一方の電極がフォトダイオード２１−１，２１−２，２１−３，２１−４の各カソード電極に接続され、各他方の電極が増幅トランジスタ２４のゲート電極に共通に接続されている。
この増幅トランジスタ２４のゲート電極には、フォトダイオード２１−１，２１−２，２１−３，２１−４に対して共通のＦＤ部２６が電気的に接続されている。
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。
【００４７】
上記構成の隣接４画素加算に対応した画素構成において、４個の転送トランジスタ２２−１，２２−２，２２−３，２２−４に対して同じタイミングで転送パルスφＴＲＦを与えることで、隣接する４画素間での画素加算を実現できる。
すなわち、フォトダイオード２１−１，２１−２，２１−３，２１−４から転送トランジスタ２２−１，２２−２，２２−３，２２−４によってＦＤ部２６に転送された信号電荷は、ＦＤ部２６において加算（ＦＤ加算と記述する場合もある）されることになる。
【００４８】
一方、転送トランジスタ２２−１，２２−２，２２−３，２２−４に対して異なるタイミングで転送パルスφＴＲＦを与えることで、画素単位での信号出力も実現できる。
すなわち、動画撮像時には画素加算を行うことによってフレームレートの向上を図ることができるのに対して、静止画撮像時には全画素の信号を独立して読み出すことで、解像度の向上を図ることができる。
【００４９】
[画素配列]
上述したように、画素アレイ部１２は、基本的には、複数の画素がマトリクス状（行列状）に配置されて構成される。
画素アレイ部１２は、その画素配列として、たとえば図６に示すようなベイヤー配列が採用される。
【００５０】
本実施形態の画素アレイ部１２は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルＤＰＣに分割されている。
具体的には、固体撮像素子（ＣＭＯＳイメージセンサ）１０において、ベイヤー配列の同一色フィルタ下の１画素について、２ケ以上複数個の分割画素セルＤＰＣに分割されている。この場合、感度または蓄積時間を変えて２ケ以上複数個に分割されている分割画素セルＤＰＣは、感度または蓄積時間（露光時間）を変えて分割されることが可能である。
【００５１】
以下の説明では、一つの画素が４つの分割画素セルＤＰＣ−Ａ〜ＤＰＣＤに分割されている場合を例に説明する。
【００５２】
図７は、本実施形態に係る画素分割の概念図である。
図７にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある（色フィルタに対向して配置された）１画素を４分割した例で、たとえば分割された個々の画素では感度または蓄積時間がそれぞれ異なる。
図７では、一例として、Ｇ（緑）画素ＰＣＧをＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄの４つの画素に分割した場合が示されている。たとえばＤＰＣ−ＡとＤＰＣ−Ｂの２つの画素に分割することも可能である。
【００５３】
＜２．本実施形態の特徴的構成＞
本実施形態において、上記構成を有するＣＭＯＳイメージセンサ１０は、ライトフィールド（Light Field）技術を適用するステレオカメラや単眼３次元（３Ｄ）ステレオカメラに適用可能な固体撮像素子として構成されている。
以下、ステレオカメラや単眼３次元（３Ｄ）ステレオカメラに適用可能な固体撮像素子としての特徴的な構成について具体的に説明する。
以下では、理解を容易にするために、正方配列（長方配列）の基本的な構成例を説明し、その後、市松模様のようにジグザグ配列の構成例について説明する。
なお、以下の説明では、図中に示すＸ−Ｙ座標において、Ｘ方向が第１方向に相当し、Ｙ方向が第２方向に相当し、Ｘ方向を水平方向または横方向といい、Ｙ方向を垂直方向または縦方向という場合もある。
【００５４】
＜２−１．第１の特徴的構成例＞
図８は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１の特徴的構成例を示す図である。
【００５５】
図８のＣＭＯＳイメージセンサ１０Ａは、ステレオカメラに適用可能で、ライトフィールド（Light Field）のステレオ版として、マルチレンズアレイ（Multi LensArray）３４でＬＲ視差分離を行う。
この構成では、水平解像度は１／２になるが、サイドバイサイド（Side by Side）記録方式とマッチすることから有用である。
ここで、Ｌはステレオにおける左（Ｌｅｆｔ）を示し、Ｒはステレオにおける右（Ｒｉｇｈｔ）を示す。光学特性によっては、ＬとＲが反転するケースもあり、その場合はＬとＲを入れ替えて捉えることで対応可能である。
【００５６】
ＣＭＯＳイメージセンサ１０Ａにおいて、画素アレイ部１２Ａは、正方配列（長方配列）でかつベイヤー配列の場合の各画素の分割方法が採用されている。
図８においては、Ｇ画素ＰＣＧ１１−１、Ｒ画素ＰＣＲ１１、Ｇ画素ＰＣＧ１１−２、およびＢ画素ＰＣＢ１１が２×２のベイヤー配列となるように、色フィルタアレイ３３が形成されている。この配列が行列状に形成されている。
図８の例では、一部のみを示し、Ｂ画素ＰＣＢ１１の横方向に隣接して、隣接のベイヤー配列のＧ画素ＰＣＧ１２−１が配置され、Ｇ画素ＰＣＧ１１−２の横方向に隣接して、隣接のベイヤー配列のＲ画素ＰＣＲ１２が配置されている例を示している。
図８の例では、第１行にＧ画素ＰＣＧ１１−１、Ｂ画素ＰＣＢ１１、Ｇ画素ＰＣＧ１２−１が配置され、第２行にＲ画素ＰＣＲ１１、Ｇ画素ＰＣＧ１１−２、Ｒ画素ＰＣＲ１２が配列されている。
【００５７】
そして、図８の例では、各Ｇ画素ＰＣＧ１１−１、Ｒ画素ＰＣＲ１１、Ｇ画素ＰＣＧ１１−２、およびＢ画素ＰＣＢ１１、Ｇ画素ＰＣＧ１１−２、Ｒ画素ＰＣＲ１２はそれぞれ横方向（Ｘ方向）に２分割されている。
【００５８】
Ｇ画素ＰＣＧ１１−１は、画素ＤＰＣ−ＡＧ１，ＤＰＣ−ＢＧ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＧ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＧ１がステレオのＬ用に割り当てられている。
【００５９】
Ｒ画素ＰＣＲ１１は、画素ＤＰＣ−ＡＲ１，ＤＰＣ−ＢＲ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＲ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＲ１がステレオのＬ用に割り当てられている。
【００６０】
Ｂ画素ＰＣＢ１１は、画素ＤＰＣ−ＡＢ１，ＤＰＣ−ＢＢ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＢ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＢ１がステレオのＬ用に割り当てられている。
【００６１】
Ｇ画素ＰＣＧ１１−２は、画素ＤＰＣ−ＡＧ１，ＤＰＣ−ＢＧ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＧ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＧ１がステレオのＬ用に割り当てられている。
【００６２】
Ｇ画素ＰＣＧ１２−１は、画素ＤＰＣ−ＡＧ１，ＤＰＣ−ＢＧ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＧ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＧ１がステレオのＬ用に割り当てられている。
【００６３】
Ｒ画素ＰＣＲ１２は、画素ＤＰＣ−ＡＲ１，ＤＰＣ−ＢＲ１の２つの分割画素を含んで構成されている。この例では、分割画素ＤＰＣ−ＡＲ１はステレオのＲ用に割り当てられ、分割画素ＤＰＣ−ＢＲ１がステレオのＬ用に割り当てられている。
【００６４】
本例では、画素配列の同一列（Ｙ方向の配列）の各分割画素は、同一のステレオ用のＲおよびＬの機能が割り当てられている。
換言すれば、画素配列の同一行（Ｘ方向の配列）の各分割画素は、ステレオ用のＲおよびＬの機能が交互に割り当てられている。
【００６５】
図８に示すように、半導体基板１１には、遮光部ＢＬＤや配線が形成され、その上層に色フィルタアレイ３３が形成され、色フィルタアレイ３３の上層にオンチップレンズ（ＯＣＬ）アレイ３５が形成されている。
オンチップレンズアレイ３５の各オンチップレンズＯＣＬは、画素アレイ部１２Ａにおける各分割画素に対応するように行列状に形成されている。
そして、オンチップレンズアレイ３５の光入射側に対向して、マルチレンズＭＬが行列状に形成されたマルチレンズアレイ３４が配置されている。
【００６６】
図８の例では、マルチレンズアレイ３４の各マルチレンズＭＬの横方向（Ｘ方向）に共有する画素の色が通常の配列と異なり、共有する画素が同色ではなく、異色となるように配置されている。
図８の例では、２つの第１マルチレンズ系ＭＬ１、第２マルチレンズ系ＭＬ２が示されている。
第１マルチレンズ系ＭＬ１は、第１行において、Ｇ画素ＰＣＧ１１−１のステレオのＬ用分割画素ＤＰＣ−ＢＧ１と、Ｇ画素ＰＣＧ１１−１の隣接Ｂ画素ＰＣＢ１１のステレオのＲ用分割画素ＤＰＣ−ＡＢ１とで共有するように配置されている。
同様に、第１マルチレンズ系ＭＬ１は、第２行において、Ｒ画素ＰＣＲ１１のステレオのＬ用分割画素ＤＰＣ−ＢＲ１と、Ｒ画素ＰＣＲ１１の隣接Ｇ画素ＰＣＧ１１−２のステレオのＲ用分割画素ＤＰＣ−ＡＧ１とで共有するように配置されている。
第２マルチレンズ系ＭＬ２は、第１行において、Ｂ画素ＰＣＢ１１のステレオのＬ用分割画素ＤＰＣ−ＢＢ１と、Ｂ画素ＰＣＢ１１の隣接Ｇ画素ＰＣＧ１２−１のステレオのＲ用分割画素ＤＰＣ−ＡＧ１とで共有するように配置されている。
同様に、第２マルチレンズ系ＭＬ２は、第２行において、Ｇ画素ＰＣＧ１１−２のステレオのＬ用分割画素ＤＰＣ−ＢＧ１と、Ｇ画素ＰＣＧ１１−２の隣接Ｒ画素ＰＣＲ１２のステレオのＲ用分割画素ＤＰＣ−ＡＲ１とで共有するように配置されている。
【００６７】
このように、一つのマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
【００６８】
また、縦方向（Ｙ方向）を、ディスクリートレンズＤＳＣＬとするかシリンドリカルレンズＣＹＬＤＬとするかは選択可能である。
オンチップレンズＯＣＬがない場合にはディスクリートレンズＤＳＣＬとすることにより集光率の向上を図ることができる。
【００６９】
なお、図８の例では、２つの分割画素に跨るレンズ形状は、縦方向（Ｙ方向）に隣接する共有される分割画素のレンズとの影響を避けるために、横方向（Ｘ方向）に長い扁平な形状となる。
【００７０】
＜２−２．第２の特徴的構成例＞
図９は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第２の特徴的構成例を示す図である。
【００７１】
図９のＣＭＯＳイメージセンサ１０Ｂは、画素配列の一部が、ジグザグ配列（斜方配列，ハニカム配列）を有している。ここで、ジグザグ配列とは、正方配列において互いに直交する２つの方向（第１方向および第２方向）とは異なる方向に沿った２次元配列である。具体的には、正方配列（長方配列）を基準として、たとえば４５°だけ各単位画素を遷移（回転）させた市松模様のような配列である。
そして、各単位画素が、少なくとも受光機能を含む（マイクロレンズ（オンチップレンズ４６）を含む）第１画素部６０と、第１画素部に対向するように形成され、少なくとも蓄積電荷の検出機能を含む（電荷検出素子を含む）第２画素部７０が積層（重畳）するように構成される。
例えば、裏面照射型の場合には、図３（Ａ）に示したように、配線層４８上にシリコン層４１（フォトダイオード４７）、色フィルタ４５およびオンチップレンズ４６をこの順に有するが、このような構成において、第１画素部６０および第２画素部７０の組み合わせとしては、次のものが挙げられる。即ち、第１画素部６０がオンチップレンズ４６を含み、第２画素部７０が上記電荷検出素子と共に、配線層４８およびフォトダイオード４７を含む。あるいは、第１画素部６０がオンチップレンズ４６と共に色フィルタ４５を含み、第２画素部７０が上記電荷検出素子と共に、配線層４８およびフォトダイオード４７を含んでいてもよい。また、第１画素部６０がオンチップレンズ４６と共に、色フィルタ４５およびフォトダイオード４７を含み、第２画素部７０が上記電荷検出素子と共に、配線層４８を含んだ構成であってもよい。
ここでは、一例として、第１画素部６０は、裏面側に配置され、たとえば図３（Ａ）の色フィルタ４５、オンチップレンズ４６を含み、あるいは色フィルタ４５、オンチップレンズ４６を含んで構成される。
第２画素部７０は、表面側に配置され、たとえば図３（Ａ）のフォトダイオード４７、配線層４８を含み、あるいは、電荷検出トランジスタ（増幅トランジスタ等）や配線層４８を含んで構成される。
そして、本実施形態においては、第１画素部６０がジグザグ配列として形成され、第２画素部７０は正方配列（長方配列）として形成されている。
なお、図９においては、図面の簡単化のため、色フィルタアレイやオンチップレンズアレイ等は省略している。
また、図３（Ｂ）に示したような表面照射型の場合には、シリコン層４１上に配線層４８（導波路４８Ａ，配線４８Ｂ）、色フィルタ４５およびオンチップレンズ４６をこの順に有するが、このような構成における第１画素部６０および第２画素部７０の組み合わせとしては、次のものが挙げられる。即ち、第１画素部６０がオンチップレンズ４６を含み、第２画素部７０が上記電荷検出素子と共に、配線層４８およびフォトダイオード４７を含む。あるいは、第１画素部６０がオンチップレンズ４６と共に色フィルタ４５を含み、第２画素部７０が上記電荷検出素子と共に、配線層４８およびフォトダイオード４７を含んでいてもよい。また、第１画素部６０がオンチップレンズ４６と共に、色フィルタ４５および配線層４８を含み、第２画素部７０が上記電荷検出素子と共に、フォトダイオード４７を含んだ構成であってもよい。
更に、本明細書においては、第１画素部がジグザグ配列（斜方配列）であり、第２画素部が正方配列である場合を例示したが、逆に、第１画素部が正方配列、第２画素部がジグザグ配列であってもよい。第１画素部における２次元配列の各配列方向と、第２画素部における２次元配列の各配列方向とが互いに（相対的に）異なっていれば、本技術の効果を得ることができる。
【００７２】
図９の例において、第２画素部７０は第ｐ行から第（ｐ＋４）行の５行かつ、第ｑ列から第（ｑ＋５）列の６列の５行６列の正方配列として形成されている。
図９の例では、第ｐ行から第（ｐ＋４）行の５行かつ、第（ｑ−１）列から第（ｑ＋６）列の８列のジグザグ配列が示されている。
第１画素部６０の行配列および列配列と第２画素部７０の行配列および列配列は互いに対応するように形成されている。
【００７３】
第１画素部６０はＧ画素、Ｒ画素、Ｂ画素が次のように配列されている。
ここでは、理解を容易にするためにｐ＝ｑ＝１として説明する。
【００７４】
第１行目には、Ｇ画素ＰＣＧ１−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ１−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−１２ＡＧ，ＤＰＣ１−１２ＢＧを含んで構成されている。分割画素ＤＰＣ１−１２ＡＧは第１列に配置され、分割画素ＤＰＣ１−１２ＢＧは第２列に配置されている。
分割画素ＤＰＣ１−１２ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−１２ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−１２ＡＧ，ＤＰＣ１−１２ＢＧに跨って共有するようにマルチレンズＭＬ１−１２が配置されている。
【００７５】
第１行目には、Ｇ画素ＰＣＧ１−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ１−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−３４ＡＧ，ＤＰＣ１−３４ＢＧを含んで構成されている。分割画素ＤＰＣ１−３４ＡＧは第３列に配置され、分割画素ＤＰＣ１−３４ＢＧは第４列に配置されている。
分割画素ＤＰＣ１−３４ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−３４ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−３４ＡＧ，ＤＰＣ１−３４ＢＧに跨って共有するようにマルチレンズＭＬ１−３４が配置されている。
【００７６】
第１行目には、Ｇ画素ＰＣＧ１−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ１−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−５６ＡＧ，ＤＰＣ１−５６ＢＧを含んで構成されている。分割画素ＤＰＣ１−５６ＡＧは第５列に配置され、分割画素ＤＰＣ１−５６ＢＧは第６列に配置されている。
分割画素ＤＰＣ１−５６ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−５６ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−５６ＡＧ，ＤＰＣ１−５６ＢＧに跨って共有するようにマルチレンズＭＬ１−５６が配置されている。
【００７７】
第２行目には、Ｒ画素ＰＣＲ２−０１が第０列および第１列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ２−０１はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−０１ＡＲ，ＤＰＣ２−０１ＢＲを含んで構成されている。分割画素ＤＰＣ２−０１ＡＲは第０列に配置され、分割画素ＤＰＣ２−０１ＢＲは第１列に配置されている。
分割画素ＤＰＣ２−０１ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−０１ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−０１ＡＲ，ＤＰＣ２−０１ＢＲに跨って共有するようにマルチレンズＭＬ２−０１が配置されている。
【００７８】
第２行目には、Ｇ画素ＰＣＧ２−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ２−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−２３ＡＧ，ＤＰＣ２−２３ＢＧを含んで構成されている。分割画素ＤＰＣ２−２３ＡＧは第２列に配置され、分割画素ＤＰＣ２−２３ＢＧは第３列に配置されている。
分割画素ＤＰＣ２−２３ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−２３ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−２３ＡＧ，ＤＰＣ２−２３ＢＧに跨って共有するようにマルチレンズＭＬ２−２３が配置されている。
【００７９】
第２行目には、Ｒ画素ＰＣＲ２−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ２−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−４５ＡＲ，ＤＰＣ２−４５ＢＲを含んで構成されている。分割画素ＤＰＣ２−４５ＡＲは第４列に配置され、分割画素ＤＰＣ２−４５ＢＲは第５列に配置されている。
分割画素ＤＰＣ２−４５ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−４５ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−４５ＡＲ，ＤＰＣ２−４５ＢＲに跨って共有するようにマルチレンズＭＬ２−４５が配置されている。
【００８０】
第２行目には、Ｇ画素ＰＣＧ２−６７が第６列および第７列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ２−６７はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−６７ＡＧ，ＤＰＣ２−６７ＢＧを含んで構成されている。分割画素ＤＰＣ２−６７ＡＧは第６列に配置され、分割画素ＤＰＣ２−６７ＢＧは第７列に配置されている。
分割画素ＤＰＣ２−６７ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−６７ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−６７ＡＧ，ＤＰＣ２−６７ＢＧに跨って共有するようにマルチレンズＭＬ２−６７が配置されている。
【００８１】
第３行目には、Ｇ画素ＰＣＧ３−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ３−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−１２ＡＧ，ＤＰＣ３−１２ＢＧを含んで構成されている。分割画素ＤＰＣ３−１２ＡＧは第１列に配置され、分割画素ＤＰＣ３−１２ＢＧは第２列に配置されている。
分割画素ＤＰＣ３−１２ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−１２ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−１２ＡＧ，ＤＰＣ３−１２ＢＧに跨って共有するようにマルチレンズＭＬ３−１２が配置されている。
【００８２】
第３行目には、Ｇ画素ＰＣＧ３−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ３−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−３４ＡＧ，ＤＰＣ３−３４ＢＧを含んで構成されている。分割画素ＤＰＣ３−３４ＡＧは第３列に配置され、分割画素ＤＰＣ３−３４ＢＧは第４列に配置されている。
分割画素ＤＰＣ３−３４ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−３４ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−３４ＡＧ，ＤＰＣ３−３４ＢＧに跨って共有するようにマルチレンズＭＬ３−３４が配置されている。
【００８３】
第３行目には、Ｇ画素ＰＣＧ３−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ３−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−５６ＡＧ，ＤＰＣ３−５６ＢＧを含んで構成されている。分割画素ＤＰＣ３−５６ＡＧは第５列に配置され、分割画素ＤＰＣ３−３４ＢＧは第６列に配置されている。
分割画素ＤＰＣ３−５６ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−５６ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−５６ＡＧ，ＤＰＣ３−５６ＢＧに跨って共有するようにマルチレンズＭＬ３−５６が配置されている。
【００８４】
第４行目には、Ｇ画素ＰＣＧ４−０１が第０列および第１列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ４−０１はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−０１ＡＧ，ＤＰＣ４−０１ＢＧを含んで構成されている。分割画素ＤＰＣ４−０１ＡＧは第０列に配置され、分割画素ＤＰＣ４−０１ＢＧは第１列に配置されている。
分割画素ＤＰＣ４−０１ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−０１ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−０１ＡＧ，ＤＰＣ４−０１ＢＧに跨って共有するようにマルチレンズＭＬ４−０１が配置されている。
【００８５】
第４行目には、Ｂ画素ＰＣＢ４−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ４−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−２３ＡＢ，ＤＰＣ４−２３ＢＢを含んで構成されている。分割画素ＤＰＣ４−２３ＡＢは第２列に配置され、分割画素ＤＰＣ４−２３ＢＢは第３列に配置されている。
分割画素ＤＰＣ４−２３ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−２３ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−２３ＡＢ，ＤＰＣ４−２３ＢＢに跨って共有するようにマルチレンズＭＬ２−２３が配置されている。
【００８６】
第４行目には、Ｇ画素ＰＣＧ４−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ４−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−４５ＡＧ，ＤＰＣ４−４５ＢＧを含んで構成されている。分割画素ＤＰＣ４−４５ＡＧは第４列に配置され、分割画素ＤＰＣ４−４５ＢＧは第５列に配置されている。
分割画素ＤＰＣ４−４５ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−４５ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−４５ＡＧ，ＤＰＣ４−４５ＢＧに跨って共有するようにマルチレンズＭＬ４−４５が配置されている。
【００８７】
第４行目には、Ｂ画素ＰＣＢ４−６７が第６列および第７列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ４−６７はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−６７ＡＢ，ＤＰＣ４−６７ＢＢを含んで構成されている。分割画素ＤＰＣ４−６７ＡＢは第６列に配置され、分割画素ＤＰＣ４−６７ＢＢは第７列に配置されている。
分割画素ＤＰＣ４−６７ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−６７ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−６７ＡＢ，ＤＰＣ４−６７ＢＢに跨って共有するようにマルチレンズＭＬ４−６７が配置されている。
【００８８】
第５行目には、Ｇ画素ＰＣＧ５−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ５−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−１２ＡＧ，ＤＰＣ５−１２ＢＧを含んで構成されている。分割画素ＤＰＣ５−１２ＡＧは第１列に配置され、分割画素ＤＰＣ５−１２ＢＧは第２列に配置されている。
分割画素ＤＰＣ５−１２ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−１２ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−１２ＡＧ，ＤＰＣ５−１２ＢＧに跨って共有するようにマルチレンズＭＬ５−１２が配置されている。
【００８９】
第５行目には、Ｇ画素ＰＣＧ５−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ５−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−３４ＡＧ，ＤＰＣ５−３４ＢＧを含んで構成されている。分割画素ＤＰＣ５−３４ＡＧは第３列に配置され、分割画素ＤＰＣ５−３４ＢＧは第４列に配置されている。
分割画素ＤＰＣ５−３４ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−３４ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−３４ＡＧ，ＤＰＣ５−３４ＢＧに跨って共有するようにマルチレンズＭＬ５−３４が配置されている。
【００９０】
第５行目には、Ｇ画素ＰＣＧ５−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ５−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−５６ＡＧ，ＤＰＣ５−５６ＢＧを含んで構成されている。分割画素ＤＰＣ５−５６ＡＧは第５列に配置され、分割画素ＤＰＣ５−５６ＢＧは第６列に配置されている。
分割画素ＤＰＣ５−５６ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−５６ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−５６ＡＧ，ＤＰＣ５−５６ＢＧに跨って共有するようにマルチレンズＭＬ５−５６が配置されている。
【００９１】
図９の画素配列では、第１行、第３行、および第５行にはＧ画素のみが配置され、第２行にはＲ画素とＧ画素が交互に配置され、第４行にはＧ画素とＢ画素が交互に配置されている。
図９の構成では、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【００９２】
図１０は、図９の画素配列から間引き動作を行ったときの画素配列を概念的に示す図である。
この例では、第１行、第３行、および第５行のＧ画素すべて間引かれ、結果として、ライン間引きで、ベイヤーステレオ配列として形成される。そして、前述したように、ＦＤが４画素で共有される。
このように、間引き動作時には、ベイヤーステレオ配列として形成されることから、通常のベイヤー配列の対応した画素加算系をそのまま適用することが可能となる。
【００９３】
図９の画素配列に対応した読出し画素信号は、画像メモリ３２に一時的に記録した画素信号を基にＤＳＰ回路３１において正方配列（長方配列）を４５°回転させたジグザグ配列（市松配列）を正方配列（長方配列）にするデモザイク処理が行われる。
【００９４】
＜２−３．第３の特徴的構成例＞
図１１は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第３の特徴的構成例を示す図である。
【００９５】
図１１においては、図面の簡略化のため、第１画素部６０Ｃのみ示し、マルチレンズおよび第２画素部は図９と同様であり、省略している。
図１１のＣＭＯＳイメージセンサ１０Ｃが図９のＣＭＯＳイメージセンサ１０Ｂと異なる点は、次の通りである。
図１１のＣＭＯＳイメージセンサ１０Ｃは、各Ｇ画素、Ｒ画素、Ｂ画素は２分割ではなく、２×２の４分割として、同色４画素を視差とワイドダイナミックレンジ（ＷＤＲ）の２条件を配分している。
なお、同色４つの三角形状の分割画素で図示しない一つのマルチレンズＭＬを共有する。
【００９６】
第１行において、Ｇ画素ＰＣＧ１−１２は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ１−１２ＡＧ，ＤＰＣ１−１２ＢＧ，ＤＰＣ１−１２ＣＧ，ＤＰＣ１−１２ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ１−３４は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ１−３４ＡＧ，ＤＰＣ１−３４ＢＧ，ＤＰＣ１−３４ＣＧ，ＤＰＣ１−３４ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ１−５６は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ１−５６ＡＧ，ＤＰＣ１−５６ＢＧ，ＤＰＣ１−５６ＣＧ，ＤＰＣ１−５６ＤＧを含んで構成されている。
【００９７】
第２行において、Ｒ画素ＰＣＲ２−０１は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ２−０１ＡＲ，ＤＰＣ２−０１ＢＲ，ＤＰＣ２−０１ＣＲ，ＤＰＣ２−０１ＤＲを含んで構成されている。
Ｇ画素ＰＣＧ２−２３は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ２−２３ＡＧ，ＤＰＣ２−２３ＢＧ，ＤＰＣ２−２３ＣＧ，ＤＰＣ２−２３ＤＧを含んで構成されている。
Ｒ画素ＰＣＲ２−４５は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ２−４５ＡＲ，ＤＰＣ２−４５ＢＲ，ＤＰＣ２−４５ＣＲ，ＤＰＣ２−４５ＤＲを含んで構成されている。
Ｇ画素ＰＣＧ２−６７は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ２−６７ＡＧ，ＤＰＣ２−６７ＢＧ，ＤＰＣ２−６７ＣＧ，ＤＰＣ２−６７ＤＧを含んで構成されている。
【００９８】
第３行において、Ｇ画素ＰＣＧ３−１２は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ３−１２ＡＧ，ＤＰＣ３−１２ＢＧ，ＤＰＣ３−１２ＣＧ，ＤＰＣ３−１２ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ３−３４は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ３−３４ＡＧ，ＤＰＣ３−３４ＢＧ，ＤＰＣ３−３４ＣＧ，ＤＰＣ３−３４ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ３−５６は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ３−５６ＡＧ，ＤＰＣ３−５６ＢＧ，ＤＰＣ３−５６ＣＧ，ＤＰＣ３−５６ＤＧを含んで構成されている。
【００９９】
第４行において、Ｇ画素ＰＣＧ４−０１は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ４−０１ＡＧ，ＤＰＣ４−０１ＢＧ，ＤＰＣ４−０１ＣＧ，ＤＰＣ４−０１ＤＧを含んで構成されている。
Ｂ画素ＰＣＢ４−２３は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ４−２３ＡＢ，ＤＰＣ４−２３ＢＢ，ＤＰＣ４−２３ＣＢ，ＤＰＣ４−２３ＤＢを含んで構成されている。
Ｇ画素ＰＣＧ４−４５は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ４−４５ＡＧ，ＤＰＣ４−４５ＢＧ，ＤＰＣ４−４５ＣＧ，ＤＰＣ４−４５ＤＧを含んで構成されている。
Ｂ画素ＰＣＢ４−６７は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ４−６７ＡＢ，ＤＰＣ４−６７ＢＢ，ＤＰＣ４−６７ＣＢ，ＤＰＣ４−６７ＤＢを含んで構成されている。
【０１００】
第５行において、Ｇ画素ＰＣＧ５−１２は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ５−１２ＡＧ，ＤＰＣ５−１２ＢＧ，ＤＰＣ５−１２ＣＧ，ＤＰＣ５−１２ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ５−３４は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ５−３４ＡＧ，ＤＰＣ５−３４ＢＧ，ＤＰＣ５−３４ＣＧ，ＤＰＣ５−３４ＤＧを含んで構成されている。
Ｇ画素ＰＣＧ５−５６は、Ｙ軸およびＸ軸を中心に４つの分割画素ＤＰＣ５−５６ＡＧ，ＤＰＣ５−５６ＢＧ，ＤＰＣ５−５６ＣＧ，ＤＰＣ５−５６ＤＧを含んで構成されている。
【０１０１】
図１１の画素配列に対応した読出し画素信号は、画像メモリ３２に一時的に記録した画素信号を基にＤＳＰ回路３１において正方配列（長方配列）を４５°回転させたジグザグ配列（市松配列）を正方配列（長方配列）にするデモザイク処理が行われる。
【０１０２】
＜２−４．第４の特徴的構成例＞
図１２は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第４の特徴的構成例を示す図である。
【０１０３】
図１２のＣＭＯＳイメージセンサ１０Ｄが図９のＣＭＯＳイメージセンサと異なる点は、間引く前の画素配列をジグザグのベイヤーステレオ配列としたことにある。
【０１０４】
図１２の例においても、図９の例と同様に、第２画素部７０は第ｐ行から第（ｐ＋４）行の５行かつ、第ｑ列から第（ｑ＋５）列の６列の５行６列の正方配列として形成されている。
図１２の例では、第ｐ行から第（ｐ＋４）行の５行かつ、第ｑ列から第（ｑ＋５）列の６列のジグザグ配列が示されている。
第１画素部６０の行配列および列配列と第２画素部７０の行配列および列配列は互いに対応するように形成されている。
【０１０５】
第１画素部６０ＤはＧ画素、Ｒ画素、Ｂ画素が次のように配列されている。
ここでは、図９の例の場合と同様に、理解を容易にするためにｐ＝ｑ＝１として説明する。
【０１０６】
第１行目には、Ｂ画素ＰＣＢ１−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ１−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−２３ＡＢ，ＤＰＣ１−２３ＢＢを含んで構成されている。分割画素ＤＰＣ１−２３ＡＢは第２列に配置され、分割画素ＤＰＣ１−２３ＢＢは第３列に配置されている。
分割画素ＤＰＣ１−２３ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−２３ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−２３ＡＢ，ＤＰＣ１−２３ＢＢに跨って共有するようにマルチレンズＭＬ１−２３が配置されている。
【０１０７】
第１行目には、Ｒ画素ＰＣＲ１−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ１−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−４５ＡＲ，ＤＰＣ１−４５ＢＲを含んで構成されている。分割画素ＤＰＣ１−４５ＡＲは第４列に配置され、分割画素ＤＰＣ１−４５ＢＲは第５列に配置されている。
分割画素ＤＰＣ１−４５ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−４５ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−４５ＡＲ，ＤＰＣ１−４５ＢＲに跨って共有するようにマルチレンズＭＬ１−４５が配置されている。
【０１０８】
第２行目には、Ｇ画素ＰＣＧ２−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ２−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−１２ＡＧ，ＤＰＣ２−１２ＢＧを含んで構成されている。分割画素ＤＰＣ２−１２ＡＧは第１列に配置され、分割画素ＤＰＣ２−１２ＢＧは第２列に配置されている。
分割画素ＤＰＣ２−１２ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−１２ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−１２ＡＧ，ＤＰＣ２−１２ＢＧに跨って共有するようにマルチレンズＭＬ２−１２が配置されている。
【０１０９】
第２行目には、Ｇ画素ＰＣＧ２−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ２−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−３４ＡＧ，ＤＰＣ２−３４ＢＧを含んで構成されている。分割画素ＤＰＣ２−３４ＡＧは第３列に配置され、分割画素ＤＰＣ２−３４ＢＧは第４列に配置されている。
分割画素ＤＰＣ２−３４ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−３４ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−３４ＡＧ，ＤＰＣ２−３４ＢＧに跨って共有するようにマルチレンズＭＬ２−３４が配置されている。
【０１１０】
第２行目には、Ｇ画素ＰＣＧ２−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ２−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−５６ＡＧ，ＤＰＣ２−５６ＢＧを含んで構成されている。分割画素ＤＰＣ２−５６ＡＧは第５列に配置され、分割画素ＤＰＣ２−５６ＢＧは第６列に配置されている。
分割画素ＤＰＣ２−５６ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−５６ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−５６ＡＧ，ＤＰＣ２−５６ＢＧに跨って共有するようにマルチレンズＭＬ２−５６が配置されている。
【０１１１】
第３行目には、Ｒ画素ＰＣＲ３−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ３−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−２３ＡＲ，ＤＰＣ３−２３ＢＲを含んで構成されている。分割画素ＤＰＣ３−２３ＡＲは第２列に配置され、分割画素ＤＰＣ３−２３ＢＲは第３列に配置されている。
分割画素ＤＰＣ３−２３ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−２３ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−２３ＡＲ，ＤＰＣ３−２３ＢＲに跨って共有するようにマルチレンズＭＬ３−２３が配置されている。
【０１１２】
第３行目には、Ｂ画素ＰＣＲＢ−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ３−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−４５ＡＢ，ＤＰＣ３−４５ＢＢを含んで構成されている。分割画素ＤＰＣ３−４５ＡＢは第４列に配置され、分割画素ＤＰＣ３−４５ＢＢは第５列に配置されている。
分割画素ＤＰＣ３−４５ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−４５ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−４５ＡＢ，ＤＰＣ３−４５ＢＢに跨って共有するようにマルチレンズＭＬ３−４５が配置されている。
【０１１３】
第４行目には、Ｇ画素ＰＣＧ４−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ４−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−１２ＡＧ，ＤＰＣ４−１２ＢＧを含んで構成されている。分割画素ＤＰＣ４−１２ＡＧは第１列に配置され、分割画素ＤＰＣ４−１２ＢＧは第２列に配置されている。
分割画素ＤＰＣ４−１２ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−１２ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−１２ＡＧ，ＤＰＣ４−１２ＢＧに跨って共有するようにマルチレンズＭＬ４−１２が配置されている。
【０１１４】
第４行目には、Ｇ画素ＰＣＧ４−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ４−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−３４ＡＧ，ＤＰＣ４−３４ＢＧを含んで構成されている。分割画素ＤＰＣ４−３４ＡＧは第３列に配置され、分割画素ＤＰＣ４−３４ＢＧは第４列に配置されている。
分割画素ＤＰＣ４−３４ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−３４ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−３４ＡＧ，ＤＰＣ４−３４ＢＧに跨って共有するようにマルチレンズＭＬ４−３４が配置されている。
【０１１５】
第４行目には、Ｇ画素ＰＣＧ４−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ４−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−５６ＡＧ，ＤＰＣ４−５６ＢＧを含んで構成されている。分割画素ＤＰＣ４−５６ＡＧは第５列に配置され、分割画素ＤＰＣ４−５６ＢＧは第６列に配置されている。
分割画素ＤＰＣ４−５６ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−５６ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−５６ＡＧ，ＤＰＣ４−５６ＢＧに跨って共有するようにマルチレンズＭＬ４−５６が配置されている。
【０１１６】
第５行目には、Ｂ画素ＰＣＢ５−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ５−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−２３ＡＢ，ＤＰＣ５−２３ＢＢを含んで構成されている。分割画素ＤＰＣ５−２３ＡＢは第２列に配置され、分割画素ＤＰＣ５−２３ＢＢは第３列に配置されている。
分割画素ＤＰＣ５−２３ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−２３ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−２３ＡＢ，ＤＰＣ５−２３ＢＢに跨って共有するようにマルチレンズＭＬ５−２３が配置されている。
【０１１７】
第５行目には、Ｒ画素ＰＣＲ５−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ５−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−４５ＡＲ，ＤＰＣ５−４５ＢＲを含んで構成されている。分割画素ＤＰＣ５−４５ＡＲは第４列に配置され、分割画素ＤＰＣ５−４５ＢＲは第５列に配置されている。
分割画素ＤＰＣ５−４５ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−４５ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−４５ＡＲ，ＤＰＣ５−４５ＢＲに跨って共有するようにマルチレンズＭＬ５−４５が配置されている。
【０１１８】
図１２の画素配列では、第２行および第４行にはＧ画素のみが配置され、第１行にはＢ画素とＲ画素が交互に配置され、第３行にはＲ画素とＢ画素が交互に配置され、第５行にはＢ画素とＲ画素が交互に配置されている。
図１２の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０１１９】
図１３は、図１２の画素配列からビニング動作を行ったときの画素配列を概念的に示す図である。
この例では、間引きや加算等のビニング（Ｂｉｎｎｉｎｇ）は、４行飛びにより処理可能である、この例においても、ＦＤが４画素で共有される。
このように、ベイヤーステレオ配列として形成されることから、通常のベイヤー配列の対応した画素加算系をそのまま適用することが可能となる。
【０１２０】
図１２の画素配列に対応した読出し画素信号は、画像メモリ３２に一時的に記録した画素信号を基にＤＳＰ回路３１において正方配列（長方配列）を４５°回転させたジグザグ配列（市松配列）を正方配列（長方配列）にするデモザイク処理が行われる。
【０１２１】
＜２−５．第５の特徴的構成例＞
図１４は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第５の特徴的構成例を示す図である。
【０１２２】
図１４のＣＭＯＳイメージセンサ１０Ｅが図１２のＣＭＯＳイメージセンサ１０Ｄと異なる点は、ひとつのマルチレンズを共有する三角形状の２つの分割画素が同色ではなく異色となっていることにある。
【０１２３】
第１行目において、Ｂ画素の分割画素ＤＰＣ１−２３ＡＢとマルチレンズＭＬ１−２３を共有する分割画素として、同色の分割画素ＤＰＣ１−２３ＢＢの代わりに、異色のＧ画素の分割画素ＤＰＣ１−２３ＢＧが配置されている。
Ｒ画素の分割画素ＤＰＣ１−４５ＡＲとマルチレンズＭＬ１−４５を共有する分割画素として、同色の分割画素ＤＰＣ１−４５ＢＲの代わりに、異色のＧ画素の分割画素ＤＰＣ１−４５ＢＧが形成されている。
【０１２４】
第２行目において、Ｇ画素の分割画素ＤＰＣ２−１２ＡＧとマルチレンズＭＬ２−１２を共有する分割画素として、同色の分割画素ＤＰＣ２−１２ＢＧの代わりに、異色のＲ画素の分割画素ＤＰＣ２−１２ＢＲが配置されている。
Ｇ画素の分割画素ＤＰＣ２−３４ＡＧとマルチレンズＭＬ２−３４を共有する分割画素として、同色の分割画素ＤＰＣ２−３４ＢＧの代わりに、異色のＢ画素の分割画素ＤＰＣ２−３４ＢＢが配置されている。
Ｇ画素の分割画素ＤＰＣ２−５６ＡＧとマルチレンズＭＬ２−５６を共有する分割画素として、同色の分割画素ＤＰＣ２−５６ＢＧの代わりに、異色のＲ画素の分割画素ＤＰＣ２−５６ＢＲが配置されている。
【０１２５】
第３行目において、Ｒ画素の分割画素ＤＰＣ３−２３ＡＲとマルチレンズＭＬ３−２３を共有する分割画素として、同色の分割画素ＤＰＣ３−２３ＢＲの代わりに、異色のＧ画素の分割画素ＤＰＣ３−２３ＢＧが配置されている。
Ｂ画素の分割画素ＤＰＣ３−４５ＡＢとマルチレンズＭＬ３−４５を共有する分割画素として、同色の分割画素ＤＰＣ３−４５ＢＢの代わりに、異色のＧ画素の分割画素ＤＰＣ３−４５ＢＧが形成されている。
【０１２６】
第４行目において、Ｇ画素の分割画素ＤＰＣ４−１２ＡＧとマルチレンズＭＬ４−１２を共有する分割画素として、同色の分割画素ＤＰＣ４−１２ＢＧの代わりに、異色のＢ画素の分割画素ＤＰＣ４−１２ＢＢが配置されている。
Ｇ画素の分割画素ＤＰＣ４−３４ＡＧとマルチレンズＭＬ４−３４を共有する分割画素として、同色の分割画素ＤＰＣ４−３４ＢＧの代わりに、異色のＲ画素の分割画素ＤＰＣ４−３４ＢＲが配置されている。
Ｇ画素の分割画素ＤＰＣ４−５６ＡＧとマルチレンズＭＬ４−５６を共有する分割画素として、同色の分割画素ＤＰＣ４−５６ＢＧの代わりに、異色のＢ画素の分割画素ＤＰＣ４−５６ＢＢが配置されている。
【０１２７】
第５行目において、Ｂ画素の分割画素ＤＰＣ５−２３ＡＢとマルチレンズＭＬ５−２３を共有する分割画素として、同色の分割画素ＤＰＣ５−２３ＢＢの代わりに、異色のＧ画素の分割画素ＤＰＣ５−２３ＢＧが配置されている。
Ｒ画素の分割画素ＤＰＣ５−４５ＡＲとマルチレンズＭＬ５−４５を共有する分割画素として、同色の分割画素ＤＰＣ５−４５ＢＲの代わりに、異色のＧ画素の分割画素ＤＰＣ５−４５ＢＧが形成されている。
【０１２８】
図１４の画素配列では、第１行から第５行にはＢ画素、Ｇ画素、Ｒ画素が混在するように交互に配置されている。
そして、図１４の画素配列では、第１列、第３列、および第５列においてＧ画素のみが配置され、いわゆるＧ画素の縦ストライプとして形成されている。
図１４の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
また、一つのマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
【０１２９】
図１５は、図１４の画素配列からビニング動作を行ったときの画素配列を概念的に示す図である。
この例では、間引きや加算等のビニング（Ｂｉｎｎｉｎｇ）は、４行飛びにより処理可能である。この例においても、ＦＤが４画素で共有される。
このように、ベイヤーステレオ配列として形成されることから、通常のベイヤー配列の対応した画素加算系をそのまま適用することが可能となる。
【０１３０】
図１４の画素配列に対応した読出し画素信号は、画像メモリ３２に一時的に記録した画素信号を基にＤＳＰ回路３１において正方配列（長方配列）を４５°回転させたジグザグ配列（市松配列）を正方配列（長方配列）にするデモザイク処理が行われる。
【０１３１】
＜２−６．第６の特徴的構成例＞
図１６は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第６の特徴的構成例を示す図である。
【０１３２】
図１６のＣＭＯＳイメージセンサ１０Ｆが図１２のＣＭＯＳイメージセンサ１０Ｄと異なる点は、輝度信号の主成分となる色、たとえば白色画素（Ｗ（Ｗｈｉｔｅ）画素）を含む画素配列となっていることにある。
白色を含むカラーコーディングの色フィルタアレイは、ＲＧＢベイヤー配列の色フィルタアレイに比べて出力電圧が高くなるため、ＣＭＯＳイメージセンサ１０Ｆの高感度を図ることができる。
【０１３３】
図１６の例において、第２画素部７０は第ｐ行から第（ｐ＋４）行の５行かつ、第ｑ列から第（ｑ＋５）列の６列の５行６列の正方配列として形成されている。
図１６の例では、第ｐ行から第（ｐ＋４）行の５行かつ、第（ｑ−１）列から第（ｑ＋６）列の８列のジグザグ配列が示されている。
第１画素部６０Ｆの行配列および列配列と第２画素部７０の行配列および列配列は互いに対応するように形成されている。
【０１３４】
第１画素部６０ＦはＷ画素、Ｇ画素、Ｒ画素、Ｂ画素が次のように配列されている。
ここでは、図９の例の場合と同様に、理解を容易にするためにｐ＝ｑ＝１として説明する。
【０１３５】
第１行目には、Ｂ画素ＰＣＢ１−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ１−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−２３ＡＢ，ＤＰＣ１−２３ＢＢを含んで構成されている。分割画素ＤＰＣ１−２３ＡＢは第２列に配置され、分割画素ＤＰＣ１−２３ＢＢは第３列に配置されている。
分割画素ＤＰＣ１−２３ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−２３ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−２３ＡＢ，ＤＰＣ１−２３ＢＢに跨って共有するようにマルチレンズＭＬ１−２３が配置されている。
【０１３６】
第１行目には、Ｇ画素ＰＣＧ１−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ１−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−４５ＡＧ，ＤＰＣ１−４５ＢＧを含んで構成されている。分割画素ＤＰＣ１−４５ＡＧは第４列に配置され、分割画素ＤＰＣ１−４５ＢＧは第５列に配置されている。
分割画素ＤＰＣ１−４５ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ１−４５ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ１−４５ＡＧ，ＤＰＣ１−４５ＢＧに跨って共有するようにマルチレンズＭＬ１−４５が配置されている。
【０１３７】
第２行目には、Ｗ画素ＰＣＷ２−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ２−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−１２ＡＷ，ＤＰＣ２−１２ＢＷを含んで構成されている。分割画素ＤＰＣ２−１２ＡＷは第１列に配置され、分割画素ＤＰＣ２−１２ＢＷは第２列に配置されている。
分割画素ＤＰＣ２−１２ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−１２ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−１２ＡＷ，ＤＰＣ２−１２ＢＷに跨って共有するようにマルチレンズＭＬ２−１２が配置されている。
【０１３８】
第２行目には、Ｗ画素ＰＣＷ２−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ２−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−３４ＡＷ，ＤＰＣ２−３４ＢＷを含んで構成されている。分割画素ＤＰＣ２−３４ＡＷは第３列に配置され、分割画素ＤＰＣ２−３４ＢＷは第４列に配置されている。
分割画素ＤＰＣ２−３４ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−３４ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−３４ＡＷ，ＤＰＣ２−３４ＢＷに跨って共有するようにマルチレンズＭＬ２−３４が配置されている。
【０１３９】
第２行目には、Ｗ画素ＰＣＷ２−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ２−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−５６ＡＷ，ＤＰＣ２−５６ＢＷを含んで構成されている。分割画素ＤＰＣ２−５６ＡＷは第５列に配置され、分割画素ＤＰＣ２−５６ＢＷは第６列に配置されている。
分割画素ＤＰＣ２−５６ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ２−５６ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ２−５６ＡＷ，ＤＰＣ２−５６ＢＷに跨って共有するようにマルチレンズＭＬ２−５６が配置されている。
【０１４０】
第３行目には、Ｒ画素ＰＣＲ３−０１が第０列および第１列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＲ３−０１はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−０１ＡＲ，ＤＰＣ３−０１ＢＲを含んで構成されている。分割画素ＤＰＣ３−０１ＡＲは第０列に配置され、分割画素ＤＰＣ３−０１ＢＲは第１列に配置されている。
分割画素ＤＰＣ３−０１ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣＲ−０１ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−０１ＡＲ，ＤＰＣ３−０１ＢＲに跨って共有するようにマルチレンズＭＬ３−０１が配置されている。
【０１４１】
第３行目には、Ｇ画素ＰＣＧ３−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ３−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−２３ＡＧ，ＤＰＣ３−２３ＢＧを含んで構成されている。分割画素ＤＰＣ３−２３ＡＧは第２列に配置され、分割画素ＤＰＣ３−２３ＢＧは第３列に配置されている。
分割画素ＤＰＣ３−２３ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−２３ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−２３ＡＧ，ＤＰＣ３−２３ＢＧに跨って共有するようにマルチレンズＭＬ３−２３が配置されている。
【０１４２】
第３行目には、Ｒ画素ＰＣＲ３−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｒ画素ＰＣＢ３−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−４５ＡＲ，ＤＰＣ３−４５ＢＲを含んで構成されている。分割画素ＤＰＣ３−４５ＡＲは第４列に配置され、分割画素ＤＰＣ３−４５ＢＲは第５列に配置されている。
分割画素ＤＰＣ３−４５ＡＲはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−４５ＢＲがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−４５ＡＲ，ＤＰＣ３−４５ＢＲに跨って共有するようにマルチレンズＭＬ３−４５が配置されている。
【０１４３】
第３行目には、Ｇ画素ＰＣＧ３−６７が第６列および第７列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ３−６７はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−６７ＡＧ，ＤＰＣ３−６７ＢＧを含んで構成されている。分割画素ＤＰＣ３−６７ＡＧは第６列に配置され、分割画素ＤＰＣ３−６７ＢＧは第７列に配置されている。
分割画素ＤＰＣ３−６７ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ３−６６７ＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ３−６７ＡＧ，ＤＰＣ３−６７ＢＧに跨って共有するようにマルチレンズＭＬ３−６７が配置されている。
【０１４４】
第４行目には、Ｗ画素ＰＣＷ４−１２が第１列および第２列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ４−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−１２ＡＷ，ＤＰＣ４−１２ＢＷを含んで構成されている。分割画素ＤＰＣ４−１２ＡＷは第１列に配置され、分割画素ＤＰＣ４−１２ＢＷは第２列に配置されている。
分割画素ＤＰＣ４−１２ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−１２ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−１２ＡＷ，ＤＰＣ４−１２ＢＷに跨って共有するようにマルチレンズＭＬ４−１２が配置されている。
【０１４５】
第４行目には、Ｗ画素ＰＣＷ４−３４が第３列および第４列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ４−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−３４ＡＷ，ＤＰＣ４−３４ＢＷを含んで構成されている。分割画素ＤＰＣ４−３４ＡＷは第３列に配置され、分割画素ＤＰＣ４−３４ＢＷは第４列に配置されている。
分割画素ＤＰＣ４−３４ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−３４ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−３４ＡＷ，ＤＰＣ４−３４ＢＷに跨って共有するようにマルチレンズＭＬ４−３４が配置されている。
【０１４６】
第４行目には、Ｗ画素ＰＣＷ４−５６が第５列および第６列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｗ画素ＰＣＷ４−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−５６ＡＷ，ＤＰＣ４−５６ＢＷを含んで構成されている。分割画素ＤＰＣ４−５６ＡＷは第５列に配置され、分割画素ＤＰＣ４−５６ＢＷは第６列に配置されている。
分割画素ＤＰＣ４−５６ＡＷはステレオのＬ用に割り当てられ、分割画素ＤＰＣ４−５６ＢＷがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ４−５６ＡＷ，ＤＰＣ４−５６ＢＷに跨って共有するようにマルチレンズＭＬ４−５６が配置されている。
【０１４７】
第５行目には、Ｂ画素ＰＣＢ５−２３が第２列および第３列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｂ画素ＰＣＢ５−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−２３ＡＢ，ＤＰＣ５−２３ＢＢを含んで構成されている。分割画素ＤＰＣ５−２３ＡＢは第２列に配置され、分割画素ＤＰＣ５−２３ＢＢは第３列に配置されている。
分割画素ＤＰＣ５−２３ＡＢはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−２３ＢＢがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−２３ＡＢ，ＤＰＣ５−２３ＢＢに跨って共有するようにマルチレンズＭＬ５−２３が配置されている。
【０１４８】
第５行目には、Ｇ画素ＰＣＧ５−４５が第４列および第５列に跨るように正方配列を基準に、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
Ｇ画素ＰＣＧ５−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−４５ＡＧ，ＤＰＣ５−４５ＢＧを含んで構成されている。分割画素ＤＰＣ５−４５ＡＧは第４列に配置され、分割画素ＤＰＣ５−４５ＢＧは第５列に配置されている。
分割画素ＤＰＣ５−４５ＡＧはステレオのＬ用に割り当てられ、分割画素ＤＰＣ５−４５ＢＧがステレオのＲ用に割り当てられている。
そして、同色の２つの分割画素ＤＰＣ５−４５ＡＧ，ＤＰＣ５−４５ＢＧに跨って共有するようにマルチレンズＭＬ５−４５が配置されている。
【０１４９】
図１６の画素配列では、第２行および第４行にはＷ画素のみが配置され、第１行にはＢ画素とＧ画素が交互に配置され、第３行にはＲ画素とＧ画素が交互に配置され、第５行にはＢ画素とＧ画素が交互に配置されている。
図１６の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０１５０】
図１７は、図１６の画素配列から加算処理を行ったときの画素配列を概念的に示す図である。
この例では、加算処理は、縦方向で同色同士での加算を行って、ＤＳＰ回路３１で横方向のデジタル加算を行う。また、図１７には、加算後の画素中心が概念的に示されている。
【０１５１】
図１６の画素配列に対応した読出し画素信号は、画像メモリ３２に一時的に記録した画素信号を基にＤＳＰ回路３１において正方配列（長方配列）を４５°回転させたジグザグ配列（市松配列）を正方配列（長方配列）にするデモザイク処理が行われる。
【０１５２】
＜２−７．第７の特徴的構成例＞
図１８は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第７の特徴的構成例を示す図である。
【０１５３】
図１８のＣＭＯＳイメージセンサ１０Ｇが図１２のＣＭＯＳイメージセンサ１０Ｄと異なる点は、ベイヤー配列の多視点の観点から、画素をフルに配置する構成を採用していることにある。
図１８の例では、４つのフル画素ＦＰＣ１，ＦＰＣ２，ＦＰＣ３，ＦＰＣ４が２×２のマトリクス状に配置され、かつ、たとえばＹ方向からＸ方向に４５°回転された状態で形成されている。
そして、各フル画素ＦＰＣ１，ＦＰＣ２，ＦＰＣ３，ＦＰＣ４の各画素に跨って共有するようにマルチレンズＦＭＬ１，ＦＭＬ２，ＦＭＬ３，ＦＭＬ４が配置されている。
【０１５４】
図１８の例では、フル画素ＦＰＣ１は、Ｇ画素ＰＣＧ１−２３，ＰＣＧ１−４５，ＰＣＧ０−３４，ＰＣＧ２−３４が２×２のマトリクス状に配列されて形成されている。
Ｇ画素ＰＣＧ１−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−２ＡＧ，ＤＰＣ１−３ＢＧを含んで構成されている。分割画素ＤＰＣ１−２ＡＧは第２列に配置され、分割画素ＤＰＣ１−３ＢＧは第３列に配置されている。
Ｇ画素ＰＣＧ１−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＧを含んで構成されている。分割画素ＤＰＣ１−４ＡＧは第４列に配置され、分割画素ＤＰＣ１−５ＢＧは第５列に配置されている。
Ｇ画素ＰＣＧ０−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ０−３ＡＧ，ＤＰＣ０−４ＢＧを含んで構成されている。分割画素ＤＰＣ０−３ＡＧは第３列に配置され、分割画素ＤＰＣ０−４ＢＧは第４列に配置されている。
Ｇ画素ＰＣＧ２−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−３ＡＧ，ＤＰＣ２−４ＢＧを含んで構成されている。分割画素ＤＰＣ２−３ＡＧは第３列に配置され、分割画素ＤＰＣ２−４ＢＧは第４列に配置されている。
マルチレンズＦＭＬ１は、８個の分割画素ＤＰＣ１−２ＡＧ，ＤＰＣ１−３ＢＧ，ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＧ，ＤＰＣ０−３ＡＧ，ＤＰＣ０−４ＢＧ，ＤＰＣ２−３ＡＧ，ＤＰＣ２−４ＢＧに跨って共有するように配置されている。
この例では、同色の８つの分割画素に跨って共有するようにマルチレンズＦＭＬ１が配置されている。
ここでは、フル画素ＦＰＣ１は、Ｙ軸を中心として図中左側の４つの各分割画素がステレオのＬ用に割り当てられ、右側の４つの各分割画素がステレオのＲ用に割り当てられている。
具体的には、分割画素ＤＰＣ１−２ＡＧ，ＤＰＣ１−３ＢＧ，ＤＰＣ０−３ＡＧ，ＤＰＣ２−３ＡＧがステレオのＬ用に割り当てられている。
分割画素ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＧ，ＤＰＣ０−４ＢＧ，ＤＰＣ２−４ＢＧがステレオのＲ用に割り当てられている。
【０１５５】
フル画素ＦＰＣ２は、Ｇ画素ＰＣＧ５−２３，ＰＣＧ５−４５，ＰＣＧ４−３４，ＰＣＧ６−３４が２×２のマトリクス状に配列されて形成されている。
Ｇ画素ＰＣＧ５−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−２ＡＧ，ＤＰＣ５−３ＢＧを含んで構成されている。分割画素ＤＰＣ５−２ＡＧは第２列に配置され、分割画素ＤＰＣ５−３ＢＧは第３列に配置されている。
Ｇ画素ＰＣＧ５−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＧを含んで構成されている。分割画素ＤＰＣ５−４ＡＧは第４列に配置され、分割画素ＤＰＣ５−５ＢＧは第５列に配置されている。
Ｇ画素ＰＣＧ４−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−３ＡＧ，ＤＰＣ４−４ＢＧを含んで構成されている。分割画素ＤＰＣ４−３ＡＧは第３列に配置され、分割画素ＤＰＣ４−４ＢＧは第４列に配置されている。
Ｇ画素ＰＣＧ６−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ６−３ＡＧ，ＤＰＣ６−４ＢＧを含んで構成されている。分割画素ＤＰＣ６−３ＡＧは第３列に配置され、分割画素ＤＰＣ６−４ＢＧは第４列に配置されている。
マルチレンズＦＭＬ２は、８個の分割画素ＤＰＣ５−２ＡＧ，ＤＰＣ５−３ＢＧ，ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＧ，ＤＰＣ４−３ＡＧ，ＤＰＣ４−４ＢＧ，ＤＰＣ６−３ＡＧ，ＤＰＣ６−４ＢＧに跨って共有するように配置されている。
この例では、同色の８つの分割画素に跨って共有するようにマルチレンズＦＭＬ２が配置されている。
ここでは、フル画素ＦＰＣ２は、Ｙ軸を中心として図中左側の４つの各分割画素がステレオのＬ用に割り当てられ、右側の４つの各分割画素がステレオのＲ用に割り当てられている。
具体的には、分割画素ＤＰＣ５−２ＡＧ，ＤＰＣ５−３ＢＧ，ＤＰＣ４−３ＡＧ，ＤＰＣ６−３ＡＧがステレオのＬ用に割り当てられている。
分割画素ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＧ，ＤＰＣ４−４ＢＧ，ＤＰＣ６−４ＢＧがステレオのＲ用に割り当てられている。
【０１５６】
フル画素ＦＰＣ３は、Ｂ画素ＰＣＢ３−０１，ＰＣＢ３−２３，ＰＣＢ２−１２，ＰＣＢ４−１２が２×２のマトリクス状に配列されて形成されている。
Ｂ画素ＰＣＢ３−０１はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−０ＡＢ，ＤＰＣ３−１ＢＢを含んで構成されている。分割画素ＤＰＣ３−０ＡＢは第０列に配置され、分割画素ＤＰＣ３−１ＢＢは第１列に配置されている。
Ｂ画素ＰＣＢ３−２３はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−２ＡＢ，ＤＰＣ３−３ＢＢを含んで構成されている。分割画素ＤＰＣ３−２ＡＢは第２列に配置され、分割画素ＤＰＣ３−３ＢＢは第３列に配置されている。
Ｂ画素ＰＣＧ２−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−１ＡＢ，ＤＰＣ２−２ＢＢを含んで構成されている。分割画素ＤＰＣ２−１ＡＢは第１列に配置され、分割画素ＤＰＣ２−２ＢＢは第２列に配置されている。
Ｂ画素ＰＣＢ４−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−１ＡＢ，ＤＰＣ４−２ＢＢを含んで構成されている。分割画素ＤＰＣ４−１ＡＢは第１列に配置され、分割画素ＤＰＣ４−２ＢＢは第２列に配置されている。
マルチレンズＦＭＬ３は、８個の分割画素ＤＰＣ３−０ＡＢ，ＤＰＣ３−１ＢＢ，ＤＰＣ３−２ＡＢ，ＤＰＣ３−３ＢＢ，ＤＰＣ２−１ＡＢ，ＤＰＣ２−２ＢＢ，ＤＰＣ４−１ＡＢ，ＤＰＣ４−２ＢＢに跨って共有するように配置されている。
この例では、同色の８つの分割画素に跨って共有するようにマルチレンズＦＭＬ３が配置されている。
ここでは、フル画素ＦＰＣ３は、Ｙ軸を中心として図中左側の４つの各分割画素がステレオのＬ用に割り当てられ、右側の４つの各分割画素がステレオのＲ用に割り当てられている。
具体的には、分割画素ＤＰＣ３−０ＡＢ，ＤＰＣ３−１ＢＢ，ＤＰＣ２−１ＡＢ，ＤＰＣ４−１ＡＢがステレオのＬ用に割り当てられている。
分割画素ＤＰＣ３−２ＡＢ，ＤＰＣ３−３ＢＢ，ＤＰＣ２−２ＢＢ，ＤＰＣ４−２ＢＢがステレオのＲ用に割り当てられている。
【０１５７】
フル画素ＦＰＣ４は、Ｒ画素ＰＣＲ３−４５，ＰＣＲ３−６７，ＰＣＢ２−５６，ＰＣＲ４−５６が２×２のマトリクス状に配列されて形成されている。
Ｒ画素ＰＣＲ３−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−４ＡＲ，ＤＰＣ３−５ＢＲを含んで構成されている。分割画素ＤＰＣ３−４ＡＲは第４列に配置され、分割画素ＤＰＣ３−５ＢＲは第５列に配置されている。
Ｒ画素ＰＣＲ３−６７はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−６ＡＲ，ＤＰＣ３−７ＢＲを含んで構成されている。分割画素ＤＰＣ３−６ＡＲは第６列に配置され、分割画素ＤＰＣ３−７ＢＲは第７列に配置されている。
Ｒ画素ＰＣＲ２−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−５ＡＲ，ＤＰＣ２−６ＢＲを含んで構成されている。分割画素ＤＰＣ２−５ＡＲは第５列に配置され、分割画素ＤＰＣ２−６ＢＲは第６列に配置されている。
Ｒ画素ＰＣＲ４−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−５ＡＲ，ＤＰＣ４−６ＢＲを含んで構成されている。分割画素ＤＰＣ４−５Ａ５は第５列に配置され、分割画素ＤＰＣ４−６ＢＲは第６列に配置されている。
マルチレンズＦＭＬ４は、８個の分割画素ＤＰＣ３−４ＡＲ，ＤＰＣ３−５ＢＲ，ＤＰＣ３−６ＡＲ，ＤＰＣ３−７ＢＲ，ＤＰＣ２−５ＡＲ，ＤＰＣ２−６ＢＲ，ＤＰＣ４−５ＡＲ，ＤＰＣ４−６ＢＲに跨って共有するように配置されている。
この例では、同色の８つの分割画素に跨って共有するようにマルチレンズＦＭＬ４が配置されている。
ここでは、フル画素ＦＰＣ４は、Ｙ軸を中心として図中左側の４つの各分割画素がステレオのＬ用に割り当てられ、右側の４つの各分割画素がステレオのＲ用に割り当てられている。
具体的には、分割画素ＤＰＣ３−４ＡＲ，ＤＰＣ３−５ＢＲ，ＤＰＣ２−５ＡＲ，ＤＰＣ４−５ＡＲがステレオのＬ用に割り当てられている。
分割画素ＤＰＣ３−６ＡＲ，ＤＰＣ３−７ＢＲ，ＤＰＣ２−６ＢＲ，ＤＰＣ４−６ＢＲがステレオのＲ用に割り当てられている。
【０１５８】
図１９は、図１８の例においてベイヤー配列の多視点の観点から考察するための図である。
図１８の画素配列は、水平方向（Ｘ方向）に６つの実視差画像に３つの内挿視差画像を含めて９視点画像に対応し、水平方向の視点画像が多いことから、単眼３次元（３Ｄ）ステレオカメラに適している。
【０１５９】
図２０は、図１８の例においてビニング処理を行ったときの画素配列を概念的に示す図である。
図１８の画素配列を適用してビニング（Ｂｉｎｎｉｎｇ）処理を行った場合、図２０に示すように、第１行や第５行のＧ画素行だけで４点視差を実現することができる。
なお、ステレオのみでは、Ｙ方向（上下方向）の画素はステレオ機能に寄与しない。
【０１６０】
＜２−８．第８の特徴的構成例＞
図２１は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第８の特徴的構成例を示す図である。
【０１６１】
図２１のＣＭＯＳイメージセンサ１０Ｈが図１８のＣＭＯＳイメージセンサ１０Ｇと異なる点は、各フル画素ＦＰＣ１Ｈ，ＦＰＣ２Ｈ，ＦＰＣ３Ｈ，ＦＰＣ４Ｈを構成する色画素が異なる点にある。
なお、図２１においては、理解を容易にするために、図１８の構成と異なる部分にのみ符号を付して示している。
【０１６２】
フル画素ＦＰＣ１Ｈにおいては、Ｇ画素ＰＣＧ０−３４の代わりにＲ画素ＰＣＲ０−３４が形成され、Ｇ画素ＰＣＧ２−３４の代わりにＢ画素ＰＣＢ２−３４が形成されている。
そして、Ｒ画素ＰＣＲ０−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ０−３ＡＲ，ＤＰＣ０−４ＢＲを含んで構成されている。
Ｂ画素ＰＣＢ２−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−３ＡＢ，ＤＰＣ２−４ＢＢを含んで構成されている。
なお、マルチレンズＦＭＬ１Ｈは、８個の分割画素ＤＰＣ１−２ＡＧ，ＤＰＣ１−３ＢＧ，ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＧ，ＤＰＣ０−３ＡＲ，ＤＰＣ０−４ＢＲ，ＤＰＣ２−３ＡＢ，ＤＰＣ２−４ＢＢに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ１Ｈが配置されている。
【０１６３】
フル画素ＦＰＣ２Ｈにおいては、Ｇ画素ＰＣＧ４−３４の代わりにB画素ＰＣＢ４−３４が形成され、Ｇ画素ＰＣＧ６−３４の代わりにＲ画素ＰＣＲ６−３４が形成されている。
そして、Ｂ画素ＰＣＢ４−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−３ＡＢ，ＤＰＣ４−４ＢＢを含んで構成されている。
Ｒ画素ＰＣＲ６−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ６−３ＡＲ，ＤＰＣ６−４ＢＲを含んで構成されている。
なお、マルチレンズＦＭＬ１Ｈは、８個の分割画素ＤＰＣ５−２ＡＧ，ＤＰＣ５−３ＢＧ，ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＧ，ＤＰＣ４−３ＡＢ，ＤＰＣ４−４ＢＢ，ＤＰＣ６−３ＡＲ，ＤＰＣ６−４ＢＲに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ２Ｈが配置されている。
【０１６４】
フル画素ＦＰＣ３Ｈにおいては、Ｂ画素ＰＣＢ３−０１の代わりにＲ画素ＰＣＲ３−０１が形成され、Ｂ画素ＰＣＢ２−１２の代わりにＧ画素ＰＣＧ２−１２が形成され、Ｂ画素ＰＣＢ４−１２の代わりにＧ画素ＰＣＧ４−１２が形成されている。
そして、Ｒ画素ＰＣＲ３−０１はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−０ＡＲ，ＤＰＣ３−１ＢＲを含んで構成されている。
Ｇ画素ＰＣＧ２−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−１ＡＧ，ＤＰＣ２−２ＢＧを含んで構成されている。
Ｇ画素ＰＣＲ４−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−１ＡＧ，ＤＰＣ４−２ＢＧを含んで構成されている。
なお、マルチレンズＦＭＬ３Ｈは、８個の分割画素ＤＰＣ３−０ＡＲ，ＤＰＣ３−１ＢＲ，ＤＰＣ３−２ＡＢ，ＤＰＣ３−３ＢＢ，ＤＰＣ２−１ＡＧ，ＤＰＣ２−２ＢＧ，ＤＰＣ４−１ＡＧ，ＤＰＣ４−２ＢＧに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ３Ｈが配置されている。
【０１６５】
フル画素ＦＰＣ４Ｈにおいては、Ｒ画素ＰＣＲ３−４５の代わりにB画素ＰＣＢ３−４５が形成され、Ｒ画素ＰＣＲ２−５６の代わりにＧ画素ＰＣＧ２−５６が形成され、Ｒ画素ＰＣＲ４−５６の代わりにＧ画素ＰＣＧ４−５６が形成されている。
そして、Ｂ画素ＰＣＢ３−４５はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ３−４ＡＢ，ＤＰＣ３−５ＢＢを含んで構成されている。
Ｇ画素ＰＣＧ２−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−５ＡＧ，ＤＰＣ２−６ＢＧを含んで構成されている。
Ｇ画素ＰＣＲ４−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−５ＡＧ，ＤＰＣ４−６ＢＧを含んで構成されている。
なお、マルチレンズＦＭＬ４Ｈは、８個の分割画素ＤＰＣ３−０ＡＢ，ＤＰＣ３−１ＢＢ，ＤＰＣ３−６ＡＲ，ＤＰＣ３−７ＢＲ，ＤＰＣ２−５ＡＧ，ＤＰＣ２−６ＢＧ，ＤＰＣ４−５ＡＧ，ＤＰＣ４−６ＢＧに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ４Ｈが配置されている。
【０１６６】
図２１の画素配列を適用してビニング（Ｂｉｎｎｉｎｇ）処理を行った場合も、図２０に示すように、第１行や第５行のＧ画素行だけて４点視差を実現することができる。
【０１６７】
＜２−９．第９の特徴的構成例＞
図２２は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第９の特徴的構成例を示す図である。
【０１６８】
図２２のＣＭＯＳイメージセンサ１０Ｉが図１８のＣＭＯＳイメージセンサ１０Ｇと異なる点は、各フル画素ＦＰＣ１Ｉ，ＦＰＣ２Ｉ，ＦＰＣ３Ｉ，ＦＰＣ４Ｉを構成する色画素が異なる点にある。
なお、図２２においては、理解を容易にするために、図１８の構成と異なる部分にのみ符号を付して示している。
【０１６９】
フル画素ＦＰＣ１Ｉにおいては、Ｇ画素ＰＣＧ０−３４の代わりにＲ画素ＰＣＲ０−３４が形成され、Ｇ画素ＰＣＧ２−３４の代わりにＲ画素ＰＣＲ２−３４が形成されている。
そして、Ｒ画素ＰＣＲ０−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ０−３ＡＲ，ＤＰＣ０−４ＢＲを含んで構成されている。
Ｒ画素ＰＣＲ２−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−３ＡＲ，ＤＰＣ２−４ＢＲを含んで構成されている。
なお、マルチレンズＦＭＬ１Ｉは、８個の分割画素ＤＰＣ１−２ＡＧ，ＤＰＣ１−３ＢＧ，ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＧ，ＤＰＣ０−３ＡＲ，ＤＰＣ０−４ＢＲ，ＤＰＣ２−３ＡＲ，ＤＰＣ２−４ＢＲに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ１Ｉが配置されている。
【０１７０】
フル画素ＦＰＣ２Ｉにおいては、Ｇ画素ＰＣＧ４−３４の代わりにB画素ＰＣＢ４−３４が形成され、Ｇ画素ＰＣＧ６−３４の代わりにＢ画素ＰＣＢ６−３４が形成されている。
そして、Ｂ画素ＰＣＢ４−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−３ＡＢ，ＤＰＣ４−４ＢＢを含んで構成されている。
Ｂ画素ＰＣＢ６−３４はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ６−３ＡＢ，ＤＰＣ６−４ＢＢを含んで構成されている。
なお、マルチレンズＦＭＬ２Ｉは、８個の分割画素ＤＰＣ５−２ＡＧ，ＤＰＣ５−３ＢＧ，ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＧ，ＤＰＣ４−３ＡＢ，ＤＰＣ４−４ＢＢ，ＤＰＣ６−３ＡＢ，ＤＰＣ６−４ＢＢに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ２Ｉが配置されている。
【０１７１】
フル画素ＦＰＣ３Ｉにおいては、Ｂ画素ＰＣＢ２−１２の代わりにＧ画素ＰＣＧ２−１２が形成され、Ｂ画素ＰＣＢ４−１２の代わりにＧ画素ＰＣＧ４−１２が形成されている。
そして、Ｇ画素ＰＣＧ２−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−１ＡＧ，ＤＰＣ２−２ＢＧを含んで構成されている。
Ｇ画素ＰＣＲ４−１２はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−１ＡＧ，ＤＰＣ４−２ＢＧを含んで構成されている。
なお、マルチレンズＦＭＬ３Ｉは、８個の分割画素ＤＰＣ３−０ＡＢ，ＤＰＣ３−１ＢＢ，ＤＰＣ３−２ＡＢ，ＤＰＣ３−３ＢＢ，ＤＰＣ２−１ＡＧ，ＤＰＣ２−２ＢＧ，ＤＰＣ４−１ＡＧ，ＤＰＣ４−２ＢＧに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ３Ｉが配置されている。
【０１７２】
フル画素ＦＰＣ４Ｉにおいては、Ｒ画素ＰＣＲ２−５６の代わりにＧ画素ＰＣＧ２−５６が形成され、Ｒ画素ＰＣＲ４−５６の代わりにＧ画素ＰＣＧ４−５６が形成されている。
そして、Ｇ画素ＰＣＧ２−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ２−５ＡＧ，ＤＰＣ２−６ＢＧを含んで構成されている。
Ｇ画素ＰＣＲ４−５６はＹ軸を中心に２分割された三角形状の分割画素ＤＰＣ４−５ＡＧ，ＤＰＣ４−６ＢＧを含んで構成されている。
なお、マルチレンズＦＭＬ４Ｉは、８個の分割画素ＤＰＣ３−４ＡＲ，ＤＰＣ３−５ＢＲ，ＤＰＣ３−６ＡＲ，ＤＰＣ３−７ＢＲ，ＤＰＣ２−５ＡＧ，ＤＰＣ２−６ＢＧ，ＤＰＣ４−５ＡＧ，ＤＰＣ４−６ＢＧに跨って共有するように配置されている。
この例においても、８つの分割画素に跨って共有するようにマルチレンズＦＭＬ４Ｉが配置されている。
【０１７３】
図２２の画素配列を適用してビニング（Ｂｉｎｎｉｎｇ）処理を行った場合も、図２０に示すように、第１行や第５行のＧ画素行だけて４点視差を実現することができる。
【０１７４】
＜２−１０．第１０の特徴的構成例＞
図２３は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１０の特徴的構成例を示す図である。
【０１７５】
図２３のＣＭＯＳイメージセンサ１０Ｊが図２２のＣＭＯＳイメージセンサ１０Ｉと異なる点は、次のとおりである。
本ＣＭＯＳイメージセンサ１０Ｊは、ＣＭＯＳイメージセンサ１０Ｉと各フル画素ＦＰＣ１Ｊ，ＦＰＣ２Ｊ，ＦＰＣ３Ｊ，ＦＰＣ４Ｊの構成において、行方向においてマルチレンズＭＬで共有する色画素が同色ではなく異色となっている。
このように、行方向においてマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
なお、図２３においては、理解を容易にするために、図２２の構成と異なる部分にのみ符号を付して示している。
【０１７６】
フル画素ＦＰＣ１Ｊにおいては、Ｇ画素ＰＣＧ１−２３の分割画素ＤＰＣ１−２ＡＧの代わりにＢ画素ＰＣＢの分割画素ＤＰＣ１−２ＡＢが形成されている。
フル画素ＦＰＣ１Ｊにおいて、Ｇ画素ＰＣＧ１−４５の分割画素ＤＰＣ１−５ＢＧの代わりにＲ画素ＰＣＲの分割画素ＤＰＣ１−５ＢＲが形成されている。
なお、マルチレンズＦＭＬ１Ｊは、８個の分割画素ＤＰＣ１−２ＡＢ，ＤＰＣ１−３ＢＧ，ＤＰＣ１−４ＡＧ，ＤＰＣ１−５ＢＲ，ＤＰＣ０−３ＡＲ，ＤＰＣ０−４ＢＲ，ＤＰＣ２−３ＡＲ，ＤＰＣ２−４ＢＲに跨って共有するように配置されている。
この例においても、異色の２つの分割画素ＤＣＰ１−２ＡＢとＤＰＣ１−３ＢＧ、並びに、分割画素ＤＰＣ１−４ＡＧとＤＰＣ１−５ＢＲに跨って共有するようにマルチレンズＦＭＬ１Ｊが配置されている。
【０１７７】
フル画素ＦＰＣ２Ｊにおいては、Ｇ画素ＰＣＧ５−２３の分割画素ＤＰＣ５−２ＡＧの代わりにＲ画素ＰＣＲの分割画素ＤＰＣ５−２ＡＲが形成されている。
フル画素ＦＰＣ２Ｊにおいて、Ｇ画素ＰＣＧ５−４５の分割画素ＤＰＣ５−５ＢＧの代わりにＢ画素ＰＣＢの分割画素ＤＰＣ５−５ＢＢが形成されている。
なお、マルチレンズＦＭＬ２Ｊは、８個の分割画素ＤＰＣ５−２ＡＲ，ＤＰＣ５−３ＢＧ，ＤＰＣ５−４ＡＧ，ＤＰＣ５−５ＢＢ，ＤＰＣ４−３ＡＢ，ＤＰＣ４−４ＢＢ，ＤＰＣ６−３ＡＢ，ＤＰＣ６−４ＢＢに跨って共有するように配置されている。
この例においても、異色の２つの分割画素ＤＣＰ５−２ＡＲとＤＰＣ５−３ＢＧ、並びに、分割画素ＤＰＣ５−４ＡＧとＤＰＣ５−５ＢＢに跨って共有するようにマルチレンズＦＭＬ２Ｊが配置されている。
【０１７８】
フル画素ＦＰＣ３Ｊにおいては、Ｂ画素ＰＣＧ３−０１の分割画素ＤＰＣ３−０ＡＢの代わりにＧ画素ＰＣＧの分割画素ＤＰＣ３−０ＡＧが形成されている。
フル画素ＦＰＣ３Ｊにおいては、Ｂ画素ＰＣＧ３−０１の分割画素ＤＰＣ３−１ＢＢの代わりにＲ画素ＰＣＲの分割画素ＤＰＣ３−１ＢＲが形成されている。
フル画素ＦＰＣ３Ｊにおいては、Ｂ画素ＰＣＧ３−２３の分割画素ＤＰＣ３−２ＡＢの代わりにＲ画素ＰＣＲの分割画素ＤＰＣ３−２ＡＲが形成されている。
フル画素ＦＰＣ３Ｊにおいては、Ｂ画素ＰＣＧ３−２３の分割画素ＤＰＣ３−３ＢＢの代わりにＧ画素ＰＣＧの分割画素ＤＰＣ３−３ＢＧが形成されている。
なお、マルチレンズＦＭＬ３Ｊは、８個の分割画素ＤＰＣ３−０ＡＧ，ＤＰＣ３−１ＢＲ，ＤＰＣ３−２ＡＲ，ＤＰＣ３−３ＢＧ，ＤＰＣ２−１ＡＧ，ＤＰＣ２−２ＢＧ，ＤＰＣ４−１ＡＧ，ＤＰＣ４−２ＢＧに跨って共有するように配置されている。
この例においても、異色の２つの分割画素ＤＣＰ３−０ＡＧとＤＰＣ３−１ＢＲ、並びに、分割画素ＤＰＣ３−２ＡＲとＤＰＣ３−３ＢＧに跨って共有するようにマルチレンズＦＭＬ３Ｊが配置されている。
【０１７９】
フル画素ＦＰＣ４Ｊにおいては、Ｒ画素ＰＣＧ３−４５の分割画素ＤＰＣ３−４ＡＲの代わりにＧ画素ＰＣＧの分割画素ＤＰＣ３−４ＡＧが形成されている。
フル画素ＦＰＣ４Ｊにおいては、Ｒ画素ＰＣＧ３−４５の分割画素ＤＰＣ３−５ＢＲの代わりにＢ画素ＰＣＢの分割画素ＤＰＣ３−５ＢＢが形成されている。
フル画素ＦＰＣ４Ｊにおいては、Ｂ画素ＰＣＧ３−６７の分割画素ＤＰＣ３−６ＡＲの代わりにＢ画素ＰＣＢの分割画素ＤＰＣ３−６ＡＢが形成されている。
フル画素ＦＰＣ４Ｊにおいては、Ｂ画素ＰＣＧ３−６７の分割画素ＤＰＣ３−７ＢＲの代わりにＧ画素ＰＣＧの分割画素ＤＰＣ３−７ＢＧが形成されている。
なお、マルチレンズＦＭＬ３Ｊは、８個の分割画素ＤＰＣ３−４ＡＧ，ＤＰＣ３−５ＢＢ，ＤＰＣ３−６ＡＢ，ＤＰＣ３−７ＢＧ，ＤＰＣ２−５ＡＧ，ＤＰＣ２−６ＢＧ，ＤＰＣ４−５ＡＧ，ＤＰＣ４−６ＢＧに跨って共有するように配置されている。
この例においても、異色の２つの分割画素ＤＣＰ３−４ＡＧとＤＰＣ３−５ＢＢ、並びに、分割画素ＤＰＣ３−６ＡＲとＤＰＣ３−７ＢＧに跨って共有するようにマルチレンズＦＭＬ４Ｊが配置されている。
【０１８０】
図２４は、図２３の例においてビニング処理を行ったときの画素配列を概念的に示す図である。
図２３の画素配列を適用してビニング（Ｂｉｎｎｉｎｇ）処理を行った場合、図２４に示すように、間引き時に各行のＲＧＢの視差が存在する。
また、行方向においてマルチレンズＭＬで共有する色画素を同色ではなく異色となっていることから、ステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
【０１８１】
＜２−１１．第１１の特徴的構成例＞
図２５（Ａ），（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１１の特徴的構成例を示す図である。
【０１８２】
図２５（Ａ），（Ｂ）は、本実施形態に係るマルチレンズＭＬの形状の一例を示している。
図２５（Ａ）は、左右２点視差に対応する図１２のＣＭＯＳイメージセンサ１０ＤにおけるマルチレンズＭＬの他の形状の例を示している。
図２５（Ｂ）は、裸眼３Ｄ用多視点画像に対応する図１８のＣＭＯＳイメージセンサ１０ＧにおけるマルチレンズＭＬの他の形状の例を示している。
ここでは、簡単化のため、Ｇ画素は符号ＰＣＧで、Ｂ画素は符号ＰＣＢで、Ｒ画素は符号ＰＣＲで示している。
【０１８３】
基本的に図２５（Ａ−１），（Ｂ−１）に示す円形状のマルチレンズに代えて、各画素の鋭角部分を丸めるように、たとえば図２５（Ａ−２），（Ａ−３），（Ｂ−２）に示すような形状を採用することが可能である。
図２５（Ａ−２）に示すマルチレンズは楕円形状のマルチレンズＭＬＥとして形成されている。
図２５（Ａ−３），（Ｂ−２）に示すマルチレンズは多角形状のマルチレンズＭＬＰＬとして形成されている。
このように、複数の分割画素に跨るマルチレンズＭＬの形状は、縦方向（Ｙ方向）に隣接する共有される分割画素のマルチレンズとの影響を避けるために、横方向（Ｘ方向）に長い扁平な形状とすることが望ましい。
このように、マルチレンズＭＬの形状を隣接画素の境界（分水嶺）に沿った楕円や多角形とすることで、消光比（混色）を改善することが可能となる。
【０１８４】
＜２−１２．第１２の特徴的構成例＞
図２６（Ａ）〜（Ｃ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１１の特徴的構成例を示す図である。
【０１８５】
図２６（Ａ）〜（Ｃ）は、本実施形態に係る画素構造の一例を示している。
この例は、前述したように、２×２の４画素でＦＤ部２６を共有する構成がＹ方向に２つ並列に形成されている。また、ＦＤ部２６を囲むように４つのＰＤ２１が配置されている。
図２６（Ａ）は、Ｓｉ基板表面部における各電極構造を示している。図において、ＷＣはウェルコンタクトを示している。
図中に破線で示す三角や４５°回転させた四角形状部は、基板の深部の画素分離部を示している。
図２６（Ｂ）は、深さ１μｍまでのトランジスタのウェルＷＬ構造を示している。
図２６（Ｃ）は、深さ１μｍの深部センサ部の分離形状を示しており、符号８１〜８７で示すライン部がそれに対応しており、図２６（Ａ）の破線に対応している。
なお、深さ１μｍ付近の電位分布は、ポテンシャルの連続性で保たれる。
【０１８６】
図２７（Ａ），（Ｂ）は、一般的な画素構造および図２６の画素構造における受光面の電位分布の一例を示す図である。
図２７（Ａ）は、画素が方形状に一般的な画素構造における受光面（裏面）の電位分布の一例示している。
図２７（Ｂ）は、画素が三角形等の図２６の画素構造における受光面（裏面）における電位分布の一例を示している。
【０１８７】
一般的な画素構造の場合、その電位分布は、図２７（Ａ）に示すように、隣接画素との境界（分水嶺：水平、垂直）に沿ってオンチップレンズＯＣＬの形状と同様の円形に近い形状となっている。
これに対して、図２６の画素構造の場合、マルチレンズＭＬの形状が図２５に示すような隣接画素の境界（分水嶺）に沿った楕円や多角形とすることができる。したがって、この場合、その電位分布は、図２７（Ｂ）に示すように、隣接画素との境界（分水嶺：水平）が歪み、多角形、たとえば６角形や楕円の近似形状となることがわかる。
このように、マルチレンズＭＬの形状を隣接画素の境界（分水嶺）に沿った楕円や多角形とすることで、消光比（混色）を改善することが可能となる。
【０１８８】
＜２−１３．第１３の特徴的構成例＞
図２８（Ａ）〜（Ｃ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１３の特徴的構成例を示す図である。
【０１８９】
図２８のＣＭＯＳイメージセンサ１０Ｋの特徴は、基本的にジグザグ配列ではなく正方配列（長方配列）であるが、行毎にＬ用画素とＲ用画素を入れ替えていることにある。
本ＣＭＯＳイメージセンサ１０Ｋが図８のＣＭＯＳイメージセンサ１０Ａと異なる点は、行毎にＬ用画素とＲ用画素を入れ替えていることに加えて、第１列、第３列、第５列、第７列がＧ画素のみのＧ画素ストライプになっていることにある。
そして、各Ｇ画素ＰＣＧはＸ方向に隣接するＲ画素ＰＣＲまたはＢ画素ＰＣＢとステレオのＬ側画素またはＲ側画素として機能するように、マルチレンズＭＬが配置されている。
ここでは、簡単化のため、Ｇ画素は符号ＰＣＧで、Ｂ画素は符号ＰＣＢで、Ｒ画素は符号ＰＣＲで示している。
【０１９０】
この構成では、図８の例と同様に、マルチレンズアレイ３４の各マルチレンズＭＬの横方向（Ｘ方向）に共有する画素の色が通常の配列と異なり、共有する画素が同色ではなく、異色となるように配置されている。
【０１９１】
図２８（Ａ）の例において、偶数行である第２行および第４行のＧ画素ＰＣＧはステレオのＬ用の画素（分割画素）として割り当てられている。
これに対応して、これらＧ画素ＰＣＧとマルチレンズＭＬを共有するＢ画素ＰＣＢまたはＲ画素ＰＣＲはステレオのＲ用の画素（分割画素）として割り当てられる。
図２８（Ａ）の例において、奇数行である第３行および第５行のＧ画素ＰＣＧはステレオのＲ用の画素（分割画素）として割り当てられている。
これに対応して、これらＧ画素ＰＣＧとマルチレンズＭＬを共有するＢ画素ＰＣＢまたはＲ画素ＰＣＲはステレオのＬ用の画素（分割画素）として割り当てられる。
【０１９２】
図２８（Ａ）の画素配列を基準にして、たとえば図２８（Ｂ）に示すように、Ｌ視差画素だけで、いわゆるベイヤーハニカム（ジグザグ）配列を実現することが可能である。
また、図２８（Ａ）の画素配列を基準にして、たとえば図２８（Ｃ）に示すように、Ｒ視差画素だけで、ベイヤーハニカム配列を実現することが可能である。
これらの構成においては、Ｙ方向のＬ用画素とＲ用画素の加算で２Ｄ（次元）ジグザグベイヤー配列となる。この場合、同一垂直信号線における加算であることから、加算処理が容易となる。
【０１９３】
図２８の例においても、一つのマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
【０１９４】
そして、図２８の例では、縦方向（Ｙ方向）に隣接する共有分割画素が、ＬとＲが半周期ずれていることから、マルチレンズＭＬの配置可能領域が広がることになり、マルチレンズＭＬの形状を扁平ではなくより円形に近づけることができレンズ形成が容易になる。
【０１９５】
＜２−１４．第１４の特徴的構成例＞
図２９は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１４の特徴的構成例を示す図である。
【０１９６】
図２９のＣＭＯＳイメージセンサ１０Ｌは、基本的にジグザグ配列ではなく正方配列（長方配列）であるが、行毎にＬ用画素とＲ用画素を入れ替えていることにある。
本ＣＭＯＳイメージセンサ１０Ｌが図８のＣＭＯＳイメージセンサ１０Ａと異なる点は、行毎にＬ用画素とＲ用画素を入れ替えていることに加えて、第２行、第４行がＧ画素のみのＧ画素ストライプになっていることにある。
そして、各Ｇ画素ＰＣＧはＸ方向に隣接するＲ画素ＰＣＲまたはＢ画素ＰＣＢとステレオのＬ側画素またはＲ側画素として機能するように、マルチレンズＭＬが配置されている。
ここでは、簡単化のため、Ｇ画素は符号ＰＣＧで、Ｂ画素は符号ＰＣＢで、Ｒ画素は符号ＰＣＲで示している。
【０１９７】
この構成では、第１行、第３行、第５行においてマルチレンズアレイ３４の各マルチレンズＭＬの横方向（Ｘ方向）に共有する画素の色が通常の配列と異なり、共有する画素が同色ではなく、異色となるように配置されている
すなわち、第１行、第３行。第５行においては、Ｘ方向に隣接するＢ画素ＰＣＢとＲ画素がマルチレンズＭＬを共有し、かつ一方がステレオのＬ用も画素（分割画素）として割り当てられ、他方がＲ用も画素（分割画素）として割り当てられている。
そして、第２行および第４行においては、隣接する同色のＧ画素ＰＣＧがマルチレンズＭＬを共有し、かつ一方がステレオのＬ用も画素（分割画素）として割り当てられ、他方がＲ用も画素（分割画素）として割り当てられている。
【０１９８】
図２９（Ａ）の画素配列を基準にして、たとえば図２９（Ｂ）に示すように、Ｌ視差画素だけで、いわゆるベイヤーハニカム（ジグザグ）配列を実現することが可能である。尚、図２９（Ａ）の画素配列（色フィルタ配列）に限らず、図２９（Ｄ）のような配列としてもよい。
また、図２９（Ａ）の画素配列を基準にして、たとえば図２９（Ｃ）に示すように、Ｒ視差画素だけで、ベイヤーハニカム配列を実現することが可能である。
【０１９９】
図２９の例においても、一つのマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
【０２００】
そして、図２９の例では、縦方向（Ｙ方向）に隣接する共有分割画素が、ＬとＲが半周期ずれていることから、マルチレンズＭＬの配置可能領域が広がることになり、マルチレンズＭＬの形状を扁平ではなくより円形に近づけることができレンズ形成が容易になる。
【０２０１】
なお、以上説明した各実施形態においては、裏面照射型画素構造を例に説明したが、光電変換膜を有する積層型画素構造を採用することも可能である。
この場合、画素アレイ部１２は、基本的に、単位画素の一部である光電変換膜が正方配列（長方配列）を基準として、たとえば４５°だけ各単位画素を回転させた市松模様のようなジグザグ配列が適用される。
以下、積層型画素構造、並びに、積層型の場合のジグザグ配列例を説明する。
【０２０２】
（単位画素の第２の構成例）
まず、光電変変換膜を含む積層型画素構造を単位画素の第２の構成例として説明し、その後、画素配列例について説明する。
【０２０３】
＜積層型画素の構造例＞
図３０は、本実施形態に係る積層型画素の構成例を示す回路図である。
図３１は、本実施形態に係る積層型画素の構成例を示す一部省略簡略断面図である。
【０２０４】
積層型画素２００は、光電変換膜２０１、注入部としてのコンタクト部２０２、障壁部２０３、蓄積部２０４、転送トランジスタ２０５、リセットトランジスタ２０６、増幅トランジスタ２０７、選択トランジスタ２０８、および排出トランジスタ２０９を有する。光電変換膜２０１は一端が上部電極２１０に接続され、他端が下部電極２１１に接続され、下部電極２１１がコンタクト２１２を介して下層のコンタクト部２０２に接続されている。
コンタクト部２０２は、光電変換膜２０１で発生した電荷が注入される。
コンタクト部２０２は、障壁部２０３を介して蓄積部２０４と接続される。
転送トランジスタ２０５は、蓄積部２０４と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＦを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＦが与えられる。
これにより、転送トランジスタ２０５は、蓄積部２０４に蓄積された電荷（ここでは電子）をフローティングディフュージョンＦＤに転送する。
【０２０５】
リセットトランジスタ２０６は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ２０６は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【０２０６】
フローティングディフュージョンＦＤには、増幅トランジスタ２０７のゲートが接続されている。増幅トランジスタ２０７は、ソースが垂直信号線ＬＳＧＮに接続されている。増幅トランジスタ２０７のドレインが選択トランジスタ２０８のソースに接続され、選択トランジスタ２０８のドレインが電源線ＬＶＤＤに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２０８のゲートに与えられ、選択トランジスタ２０８がオンする。
選択トランジスタ２０８がオンすると、増幅トランジスタ２０７はフローティングディフュージョンＦＤの電位に応じた電圧を垂直信号線ＬＳＧＮに出カする。垂直信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム処理部１４に出力される。
これらの動作は、たとえば転送トランジスタ２０５、リセットトランジスタ２０６、および選択トランジスタ２０８の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【０２０７】
排出トランジスタ２０９は、コンタクト部２０２をソースとし、ドレインが排出ドレイン線ＬＤＲＮに接続され、ゲートが排出ゲート線ＬＤＧＴに接続されている。
排出ドレイン線ＬＤＲＮおよび排出ゲート線ＬＤＧＴは、たとえば垂直駆動部１３により駆動制御され、初期状態で、排出トランジスタ２０９はオン状態に保持されて、ドレインからコンタクト部２０２に電荷を注入する初期化動作が行われる。
排出トランジスタ２０９のゲートとドレインはこの例では同じ行の画素で共有する横配線としているが、同じ列の画素で共有する縦方向の配線とすることも可能である。
【０２０８】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＦ、選択制御線ＬＳＥＬ、排出ドレイン線ＬＤＲＮ、および排出ゲート線ＬＤＧＴが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＦ、ＬＳＥＬ、ＬＤＲＮ、ＬＤＧＴの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＦ、および選択制御線ＬＳＥＬは、排出ドレイン線ＬＤＲＮ、および排出ゲート線ＬＤＧＴは、図１の画素駆動線１８に含まれ、垂直駆動部１３により駆動される。
【０２０９】
垂直駆動部１３は、画素アレイ部１２の中の任意の行に配置された画素の動作を制御する。垂直駆動部１３は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＦ、ＬＤＲＮ、ＬＤＧＴを通して画素２００を制御する。
垂直駆動部１３は、シャッタモードに応じて露光方式を行毎に露光を行うローリングシャッタ方式または前画素動に露光を行うグローバルシャッタ方式に切り替えて、画像駆動制御を行う。
【０２１０】
図３１は、本実施形態に係る積層型画素２００の光電変換膜２０１、コンタクト部２０２、障壁部２０３、蓄積部２０４、転送トランジスタ２０５、排出トランジスタ２０９、上部電極２１０、下部電極２１１、コンタクト２１２を含めて簡略断面を示している。
【０２１１】
基本的に、本画素２００は、Ｓｉ半導体基板２２０のＰウェル２２１内に、ｐ層２０４１、ｎ層２０４２のＰＮ接合により形成される蓄積部２０４が基板表面側に形成されている。
蓄積部２０４の図中右側に転送トランジスタ２０５のｎ＋拡散層２０５１が形成され、蓄積部２０４のｐ層２０４１と拡散層２０５１間のチャネル形成領域２０５２上にゲート絶縁膜２０５３を介してゲート電極２０５４が形成されている。
また、蓄積部２０４のｐ層２０４１に接した状態で図中左側にｎ＋層からなるコンタクト部２０２が形成されている。
蓄積部２０４のｎ層２０４２がコンタクト部２０２の底面側に延設されて障壁部２０３が形成されている。
上述したように、排出トランジスタ２０９は、コンタクト部２０２をソース領域とする。排出トランジスタ２０９は、このコンタクト部２０２とチャネル形成領域２０９１を挟んだ位置にドレイン領域２０９２が形成され、チャネル形成領域２０９１上にゲート絶縁膜２０９３を介してゲート電極２０９４が形成されている。
ドレイン領域２０９２は、半導体基板２２０の表面側に形成された層間絶縁膜２２２内に形成されたコンタクト２２３を介して排出ドレイン線ＬＤＲＮに接続される。
そして、層間絶縁膜２２２上に下部電極２１１が形成され、その上に光電変換膜２０１が形成され、その上に上部電極２１０が形成されている。
【０２１２】
なお、上部電極２１０はＩＴＯなどの透明電極により形成される。光電変換膜２０１はアモルファスシリコンや、有機光電変換膜などで形成される。
下部電極２１１は、Ｔｉなどの金属で形成される。下部電極２１１はシリコン基板表面のコンタクト部（Ｄ）２０２までコンタクトでつながっている。
【０２１３】
緑の波長光で光電変換する有機光電変換膜としては、たとえばローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料を用いることができる。
赤の波長光で光電変換する有機光電変換膜としては、フタロシアニン系色素を含む有機光電変換材料を用いることができる。
青の波長光で光電変換する有機光電変換膜としては、クマリン系色素、トリス−８−ヒドリキシキノリンＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料を用いることができる。
【０２１４】
次に、図３０および図３１の画素の動作を説明する。
図３２は、図３０および図３１の画素の動作を説明するためのタイミングチャートである。
【０２１５】
まず、排出トランジスタ２０９のゲート配線ＬＤＧＴとドレイン配線ＬＤＲＮを駆動して、全画素同時にコンタクト部（Ｄ）２０２に電子を注入する。
その後、転送トランジスタ２０５の転送線ＬＴＲＦとリセットトランジスタ２０６のリセット線ＬＲＳＴにハイアクティブのパルスを入れて、蓄積部２０４をリセットする。
転送ゲート２０５がオフして以降が露光期間になる。
露光期間の終了は、排出ゲート配線ＬＤＧＴを全画素同時にハイレベルに戻す。
その後、１行ずつ読み出す期間になる。注目画素は、その行が読み出される時に、通常の読み出し動作がされる。
【０２１６】
図３３および図３４は、図３０および図３１の動作タイミング毎のポテンシャル図を示す。
【０２１７】
（ａ）光電変換膜２０１からの光電子は、コンタクト部（Ｄ）２０２から排出トランジスタ２０９を通してそのドレイン（Ａ）に捨てられている。
（ｂ）初期化のために、排出ドレイン配線ＬＤＲＮをローレベルにする。
排出ドレイン配線ＬＤＲＮから、排出トランジスタ２０９と障壁部２０３を通して蓄積部２０４まで電子が注入される。
（ｃ）排出ゲート配線ＬＤＧＴをローレベルにした後、排出ドレイン配線ＬＤＲＮをハイレベルにする。
このときコンタクト部（Ｄ）２０２と蓄積部２０４に注入された電子が残っている。
（ｄ）転送線ＬＴＲＦとリセット配線ＬＲＳＴを駆動して転送トランジスタ２０５とリセットトランジスタ２０６をオンにすると、蓄積部２０４の電子が引き抜かれて空になるとともに、コンタクト部（Ｄ）２０２の電位が障壁部２０３の電位に揃う。
図には転送ゲートまでしか描いていない。
（ｅ）転送配線ＬＴＲＦをローレベルにすることで、蓄積部２０４に蓄積が開始される。
（ｆ）蓄積中は、光電変換膜２０１からの光電子が障壁部２０３を乗り越えて蓄積部２０４に蓄積される。
（ｇ）露光期間が終了して排出トランジスタ２０９がオンして、該当画素２００の読み出し順が回ってくるまでは、蓄積部２０４に信号が保持され、光電変換膜２０１からの光電子は、排出トランジスタ２０９を通して排出される。
【０２１８】
上記の動作により、光電変換膜からの光電子は、露光期間当初から蓄積部に流入するので、信号の線形性が良くなる。
【０２１９】
なお、積層型画素２００において、排出トランジスタが設けられていない構成も採用することも可能であり、光電変換膜２０１を積層していることを利用して、排出トランジスタを作らなくても、グローバルシャッタ動作可能である。
この場合、リセットトランジスタ２０６と選択トランジスタ（増幅トランジスタの場合もある）２０８のドレイン配線は、全画素で共通の配線になっているが、固定電圧でなくて、駆動できるように構成される。
上部電極２１０の電圧も固定でなく、駆動できるように構成される。
全面配線ＬＡＬＬ、上部電極２１０とも、垂直駆動部１３で駆動される。
【０２２０】
＜２−１５．第１５の特徴的構成例＞
図３５（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１５の特徴的構成例を示す図である。
【０２２１】
図３５のＣＭＯＳイメージセンサ１０Ｍは、単位画素の一部である光電変換膜が正方配列（長方配列）を基準として、たとえば４５°だけ各単位画素を回転させた市松模様のようなジグザグ配列が適用される。
そして、コンタクト部２０２により接続される蓄積部２０４等を含む半導体基板２２０側が正方配列（長方配列）として形成されている。
この場合、光電変換膜２０１の形成部が第１画素部６０に相当し、半導体基板２２０側が第２画素部７０に相当する。
【０２２２】
この例では、光電変換膜がカラーフィルタの機能を併せ持つ、カラー光電変換膜２０１Ｇ１，２０１Ｇ２，２０１Ｂ、２０１Ｒにより形成され、カラー光電変換膜２０１Ｇ１，２０１Ｇ２，２０１Ｂ、２０１Ｒがジグザグ配列として形成されている。
【０２２３】
図３５の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０２２４】
＜２−１６．第１６の特徴的構成例＞
図３６（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１６の特徴的構成例を示す図である。
【０２２５】
図３６のＣＭＯＳイメージセンサ１０Ｎが図３５のＣＭＯＳイメージセンサ１０Ｍと異なる点は、光電変換膜２０１にはカラーフィルタの機能を持たせず、別途にカラーフィルタ２３０Ｇ１，２３０Ｇ２，２３０Ｂ、２３０Ｒが配置されていることにある。
【０２２６】
図３６の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０２２７】
＜２−１７．第１７の特徴的構成例＞
図３７（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１７の特徴的構成例を示す図である。
【０２２８】
図３７のＣＭＯＳイメージセンサ１０Ｏが図３５のＣＭＯＳイメージセンサ１０Ｍと異なる点は、光電変換膜がカラーフィルタの機能を併せ持つ、有機光電変換膜２０１Ｇ１，２０１Ｇ２，２０１Ｂ、２０１Ｒの積層側として形成されていることにある。
【０２２９】
図３７の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０２３０】
＜２−１８．第１８の特徴的構成例＞
図３８（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１８の特徴的構成例を示す図である。
【０２３１】
図３８のＣＭＯＳイメージセンサ１０Ｐが図３５のＣＭＯＳイメージセンサ１０Ｍと異なる点は、各画素を２分割してライトフィールド（LightField）のステレオ版として、マルチレンズアレイ（Multi Lens Array）３４でＬＲ視差分離を行う点にある。
この例では、同色の三角柱状に分割された２つの分割画素に跨って共有するようにマルチレンズＭＬ２００が配置されている。
【０２３２】
図３８の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０２３３】
＜２−１９．第１９の特徴的構成例＞
図３９（Ａ）および（Ｂ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の第１９の特徴的構成例を示す図である。
【０２３４】
図３９のＣＭＯＳイメージセンサ１０Ｑが図３６のＣＭＯＳイメージセンサ１０Ｎと異なる点は、各画素を２分割してライトフィールド（LightField）のステレオ版として、マルチレンズアレイ（Multi Lens Array）３４でＬＲ視差分離を行う点にある。
この例では、同色の三角柱状に分割された２つの分割画素に跨って共有するようにマルチレンズＭＬ２００が配置されている。
【０２３５】
図３９の構成においても、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
【０２３６】
＜３．適用可能な単眼３Ｄステレオカメラの構成例＞
図４０は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の適用される単眼３Ｄステレオカメラの構成例を示す図である。
単眼３Ｄステレオカメラ３００は、基本的に、マルチレンズアレイ３４の被写体側に結像レンズ３１１を含む光学系３１０が配置される。
光学系３１０には、ズームレンズが配置されてもよい。
【０２３７】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態によれば、無駄な画素配列がなく、ステレオ化による解像度の低下を抑止することができる。
また、検出トランジスタや配線を正方単位で行えるため、微細化を行うことができる。
また、受光面はジグザグ（Zigzag）ハニカムを左右２分割した構造でＬＲ２視差を検出可能で、各１／２に画素数が減ってもジグザグ（Zigzag）ハニカム処理によって２倍の記録画素数に復元でき、ステレオ化による解像度低下を補える。
そして、ライトフィールド（Light Field）のステレオ版として、マルチレンズアレイ（Multi Lens Array）３４でＬＲ視差分離を行う。そして、一つのマルチレンズＭＬで共有する色画素を同色ではなく異色とすることでステレオのＬＲの混色（消光比）を、レンズギャップとこの異色分離で改善することが可能となる。
また、同色４画素を、視差とワイドダイナミックレンジの２条件を配分する。このことにより、１／４に記録情報が減ってもいいことを前提にすると、Ｑｕａｄ型４画素同色配列のセンサに関して、１条件を高感度・低感度のＷＤＲに用い、もう１条件をＬＲ視差に用いることで、単眼でステレオのＷＤＲ画像を得ることができる。
すなわち、本実施形態によれば、複雑な構造と複雑な信号処理を必要とすることなく、単眼でステレオのワイドダイナミックレンジ（ＷＤＲ）画像を得ることができる。
また、安価にワイドダイナミックレンジ（ＷＤＲ）とＬＲ視差を両立できる。
【０２３８】
図４１は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）を適用した単眼３Ｄステレオカメラにおける像高変化量の被写体距離依存性を示す図である。
図４１において、横軸が被写体距離（ｍｍ）を、縦軸が像高変化量（μｍ）をそれぞれ示している。
この場合、フォーカス点３ｍにおける像高変化量の被写体距離依存性を示す。
このカメラでは、１．１２μｍ微細画素ピッチでも、１．５ｍ以内でないと、視差画像の離性が良くないことを示す。
したがって、本実施形態に係る固体撮像素子を搭載した単眼３Ｄステレオカメラは、ステレオの用途として、近距離撮影に向いていると言える。
したがって、上述したように、携帯電子機器のフェース・カメラには最適である。
【０２３９】
図４２（Ａ），（Ｂ），（Ｃ）は、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）を適用した単眼３Ｄステレオカメラにおける被写体距離に対する結像変化量を示す図である。
図４２（Ａ），（Ｂ），（Ｃ）において、横軸が被写体距離（ｍｍ）を、縦軸が像高変化量（μｍ）をそれぞれ示している。
図４２（Ａ）は画角依存性を、図４２（Ｂ）はＦ値依存性を、図４２（Ｃ）はズーム依存性をそれぞれ示している。
ここでは、消光比は∞であり、焦点距離ｆが２８ｍｍ程度の広角では、３／２inch以下の小判の単眼視差は３ｍ以上で取れない。
図４２の例ではズームが最も効果的であることがわかる。
【０２４０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０２４１】
＜４．カメラシステムの構成例＞
図４３は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０２４２】
本カメラシステム４００は、図４３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１０，１０Ａ〜１０Ｑが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０２４３】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０２４４】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０２４５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１０，１０Ａ〜１０Ｑを搭載することで、低消費電力で、高精度なカメラが実現できる。
【０２４６】
なお、本技術は、以下のような構成もとることができる。
（１）
光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を有し、
上記画素アレイ部の各画素は、
少なくともマイクロレンズを含む第１画素部と、
電荷検出素子を含む第２画素部と、
上記第１画素部または上記第２画素部に含まれる光電変換素子と、を含み、
上記第１画素部と上記第２画素部は互いに積層状態となるように形成され、
上記第２画素部は、互いに直交する第１方向および第２方向に沿った２次元配列を有し、
上記第１画素部は、上記第１方向および上記第２方向とは異なる方向に沿った２次元配列を有する
固体撮像素子。
（２）
上記複数の画素の上記第１画素部のそれぞれは、
上記第１方向および上記第２方向を基準として所定角度回転させたような状態で配列されている
上記（１）記載の固体撮像素子。
（３）
上記マイクロレンズは、上記複数の画素のうちの２以上の画素に跨って設けられるマルチレンズであり、
上記画素の第１画素部は、
少なくとも上記第１方向に複数の分割画素が形成され
上記各分割画素がステレオのＬ用画素またはＲ用画素のいずれかに割り当てられ、
上記マルチレンズは、少なくとも上記第１方向において、複数の分割画素に跨って光を入射するように配置されている
上記（１）または（２）に記載の固体撮像素子。
（４）
前記第１画素部は、前記マイクロレンズを含み、
前記第２画素部は、前記光電変換素子、配線層および前記電荷検出素子を含む
上記（１）〜（３）のいずれかに記載の固体撮像素子。
（５）
前記第１画素部は、前記マイクロレンズおよび色フィルタを含み、
前記第２画素部は、前記光電変換素子、配線層および前記電荷検出素子を含む
上記（１）〜（４）のいずれかに記載の固体撮像素子。
（６）
裏面照射型の画素構造を有し、
前記第１画素部は、前記マイクロレンズ、色フィルタおよび前記光電変換素子を含み、
前記第２画素部は、配線層および前記電荷検出素子を含む
上記（１）〜（５）のいずれかに記載の固体撮像素子。
（７）
表面照射型の画素構造を有し、
前記第１画素部は、前記マイクロレンズ、色フィルタおよび配線層を含み、
前記第２画素部は、前記光電変換素子および前記電荷検出素子を含む
上記（１）〜（５）のいずれかに記載の固体撮像素子。
（８）
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する同じ色画素の分割画素に跨って光を入射するように配置されている
上記（３）〜（７）のいずれかに記載の固体撮像素子。
（９）
上記画素アレイ部は、
画素配列の奇数行または偶数行には同色の色画素が配置され、
偶数行または奇数行には異なる色の色画素が配置されている
上記（８）に記載の固体撮像素子。
（１０）
上記画素アレイ部は、
画素配列の一部の行には同色の色画素の分割画素が配置され、
他の行には異なる色の色画素の分割画素が混在して配置されている
上記（８）記載の固体撮像素子。
（１１）
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する色の異なる異色分割画素に跨って光を入射するように配置されている
上記（３）〜（１０）のいずれかに記載の固体撮像素子。
（１２）
上記画素アレイ部は、
画素配列の奇数列または偶数列には同色の色画素の分割画素が配置され、
各行には異なる色の色画素の分割画素が混在して配置されている
上記（１１）に記載の固体撮像素子。
（１３）
上記画素アレイ部は、
各行および各列には異なる色の色画素の分割画素が混在して配置されている
上記（１１）に記載の固体撮像素子。
（１４）
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換機能を含む複数の画素がアレイ状に配列された画素アレイ部を含み、
上記画素アレイ部の各画素は、
少なくともマイクロレンズを含む第１画素部と、
電荷検出素子を含む第２画素部と、
上記第１画素部または上記第２画素部に含まれる光電変換素子と、を含み、
上記第１画素部と上記第２画素部は互いに積層状態となるように形成され、
上記第２画素部は、互いに直交する第１方向および第２方向に沿った２次元配列を有し、
上記第１画素部は、上記第１方向および上記第２方向とは異なる方向に沿った２次元配列を有する
カメラシステム。
（１５）
上記複数の画素の上記第１画素部のそれぞれは、上記第１方向および上記第２方向を基準として所定角度回転させたような状態で配列されている
上記（１４）記載のカメラシステム。
（１６）
上記マイクロレンズは、上記複数の画素のうちの２以上の画素に跨って設けられるマルチレンズであり、
上記画素の第１画素部は、
少なくとも上記第１方向に複数の分割画素が形成され
上記各分割画素がステレオのＬ用画素またはＲ用画素のいずれかに割り当てられ、  上記マルチレンズは、少なくとも上記第１方向において、複数の分割画素に跨って光を入射するように配置されている
上記（１４）または（１５）に記載のカメラシステム。
（１７）
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する同じ色画素の分割画素に跨って光を入射するように配置されている
上記（１６）記載のカメラシステム。
（１８）
上記画素アレイ部は、
画素配列の奇数行または偶数行には同色の色画素が配置され、
偶数行または奇数行には異なる色の色画素が配置されている
上記（１７）記載のカメラシステム。
（１９）
上記画素アレイ部は、
画素配列の一部の行には同色の色画素の分割画素が配置され、
他の行には異なる色の色画素の分割画素が混在して配置されている
上記（１７）記載のカメラシステム。
（２０）
上記マルチレンズの少なくとも一部が、少なくとも上記第１方向において、互いに隣接する色の異なる異色分割画素に跨って光を入射するように配置されている
上記（１６）〜（１９）のいずれかに記載のカメラシステム。
（２１）
上記画素アレイ部は、
画素配列の奇数列または偶数列には同色の色画素の分割画素が配置され、
各行には異なる色の色画素の分割画素が混在して配置されている
上記（２０）記載のカメラシステム。
（２２）
上記画素アレイ部は、
各行および各列には異なる色の色画素の分割画素が混在して配置されている
上記（２０）記載のカメラシステム。
【０２４７】
本出願は、日本国特許庁において２０１１年５月２４日に出願された日本特許出願番号２０１１−１１６２３５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【国際調査報告】
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