(57)【要約】  絶縁型ＰＦＣ回路のトランス一次巻線側に直列に接続されるスイッチング素子に発生するサージを抑圧し、サージのエネルギーを出力に回生し、効率を向上させる力率改善回路を提供する。第１のスイッチング素子がターンオフにより発生するサージのエネルギーを第１のキャパシタに蓄え、第１のスイッチング素子がオフになると第１のキャパシタのエネルギーを第２のトランスの一次巻線から二次巻線へ、第１のキャパシタと第２のトランスの一次巻線とを共振させて生成した共振電流を伝送する共振部と、共振部から出力される共振電流を整流する整流部と、整流部から出力される電力を絶縁型力率改善回路の出力に回生する平滑部と、第１のスイッチング素子を周期ごとに制御する制御部と、を備える絶縁型ＰＦＣ回路である。
2012111070.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランスの一次巻線と直列に接続される第１のスイッチング素子と、前記第１のスイッチング素子を周期ごとにオン・オフ制御して力率改善をさせる制御部と、前記第１のトランスの一次巻線から二次巻線に伝送される電流を整流および平滑する回路と、を備える絶縁型力率改善回路であって、
前記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを蓄える第１のキャパシタと、前記第１のトランスの一次巻線と前記第１のキャパシタの間に設けられる第２のスイッチング素子と、前記第１のキャパシタに並列に接続される第２のトランスとを備え、前記第１のスイッチング素子と並列に接続される共振部と、
前記共振部から出力される前記共振電流を整流する整流部と、
前記整流部から出力される電力を前記絶縁型力率改善回路の出力に回生する平滑部と、
前記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを前記第１のキャパシタに蓄えるときに、前記第１のスイッチング素子のターンオフの前の時間に、前記第２のスイッチング素子をオンにして前記第１のトランスの一次巻線と接続させる制御と、
前記第１のスイッチング素子がオフした後の時間に、前記第２のスイッチング素子をオフにし、前記第２のトランスの一次巻線と前記第１のキャパシタとを共振させて前記共振電流を発生させ、前記第１のキャパシタに蓄えたエネルギーを前記第２のトランスの一次巻線から二次巻線へ伝送させて前記整流部に出力させる制御とを、前記周期で行う制御部と、
を備えることを特徴とする絶縁型力率改善回路。
【請求項２】
前記共振部は、
前記第１のスイッチング素子の一方の端子が前記第２のスイッチング素子の一方の端子と接続され、前記第２のスイッチング素子の他方の端子が第１のダイオードのアノード端子と接続され、前記第１のダイオードのカソード端子は前記第１のキャパシタの一方の端子と前記第２のトランスの一次巻線の一方の端子に接続され、前記第２のトランスの一次巻線の他方の端子が第３のスイッチング素子の一方の端子と接続され、前記第１のキャパシタの他方の端子は前記第１のスイッチング素子の他方の端子と前記第３のスイッチング素子の他方の端子と接続され、
前記制御部は、
前記第１のスイッチング素子をオフにする第１の制御信号を出力する時間より前の時間であり、前の時間が前記第２のスイッチング素子をオンにするときのディレイ時間である、前記第２のスイッチング素子をオン・オフする第２の制御信号をオンにする第２のスイッチング素子オン時間を求め、
前記第１の制御信号を出力する時間より後の時間であり、後の時間が前記第１のトランスのリーケージインダクタのエネルギーを前記第１のキャパシタに移し終える遮断時間である、前記第２の制御信号をオフにする第２のスイッチング素子オフ時間を求め、
前記第２のスイッチング素子オン時間と前記第２のスイッチング素子オフ時間とを、次の周期の前記第２のスイッチング素子の制御に反映させる、
ことを特徴とする請求項１に記載の絶縁型力率改善回路。
【請求項３】
前記第１のキャパシタの容量値は、前記第１のトランスの一次側のピーク電流値を２乗した値を、前記サージの電圧の最大値を２乗した値で除算し、前記除算した値により前記リーケージインダクタのインダクタンス値を除算して求めた値であることを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項４】
前記第２のトランスの二次側の巻線数と前記第２のトランスの一次側の巻線数の比は、前記第１のトランスの二次側の巻線数と前記第１のトランスの一次側の巻線数の比より大きいことを特徴とする請求項３に記載の絶縁型力率改善回路。
【請求項５】
前記第２のトランスの一次側のインダクタンス値は、前記第１のキャパシタに蓄えたエネルギーを次の周期の前記第２のスイッチング素子オン時間までに収束させる値であることを特徴とする請求項４に記載の絶縁型力率改善回路。
【請求項６】
前記整流部は、
前記第２のトランスの二次巻線の一方の端子が第２のダイオードのアノード端子と接続され、前記第２のトランスの二次巻線の他方の端子は第３のダイオードのアノード端子と接続され、インダクタと第２のキャパシタが直列に接続される前記平滑部の一方の端子が前記絶縁型ＰＦＣ回路の出力端子の一方の端子と接続され、前記平滑部の他方の端子が前記絶縁型ＰＦＣ回路の出力端子の他方の端子と接続され、前記平滑部の前記インダクタと前記第２のキャパシタとの接続点に、前記第２のトランスの二次巻線の中点とが接続され、
前記整流部の出力電力を用いて前記制御部を駆動させる電力を供給する電力供給部を備える、
ことを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項７】
前記制御部は、
前記第３のスイッチング素子の第１のデッドタイムを用いて、前記第２のスイッチング素子オン時間より前の時間に、前記第３のスイッチング素子をオフにする制御信号を出力する第３のスイッチング素子オフ時間を求め、
前記第３のスイッチング素子の第２のデッドタイムを用いて、前記第２のスイッチング素子オフ時間より後の時間に、前記第３のスイッチング素子をオンにする制御信号を出力する第３のスイッチング素子オン時間を求め、
前記第３のスイッチング素子オフ時間と前記第３のスイッチング素子オン時間とを、次の周期の前記第３のスイッチング素子の制御に反映させる、
ことを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項８】
前記第２のスイッチング素子と前記第１のダイオードと前記第１キャパシタとの直列インダクタンス値より、前記第１のスイッチング素子の直列寄生インダクタンス値を小さく回路配線をすることを特徴とする請求項１〜７のいずれか１つに記載の絶縁型力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁型の力率改善回路に関する。
【背景技術】
【０００２】
力率改善回路（Power Factor Correction（ＰＦＣ）回路）は、例えば、直流入力直流出力電源（ＤＣ−ＤＣ変換回路）で発生する高調波歪を低減させるためのアクティブフィルタとして使用されていることが知られている。しかし、ＰＦＣ回路はＡＣラインと絶縁されていないため、ＰＦＣ回路の出力電圧−アース間に人体が触れると感電することや、装置間の漏電などの重大な事故を引き起こす可能性がある。そこで、従来はＰＦＣ回路の後段に絶縁型のＤＣ−ＤＣ変換回路を設けている。ところが、絶縁型のＤＣ−ＤＣ変換回路はトランスを用いて電力を伝送するため効率（入力電力／出力電力）が低く、かつ回路構成も複雑になる。【０００３】
そこで、ＰＦＣ回路を絶縁にすることが望まれている。しかし、絶縁化のためにトランスを用いるため、該トランスの一次側に接続されているField Effect Transistor(ＦＥＴ)のターンオフ時に、該トランスの漏れインダクタンス（リーケージインダクタンス）により大きなサージ電圧が発生する。また、該サージ電圧に耐えるための高耐圧のＦＥＴを使用しなければいけないためＦＥＴのコストが増大する。また、高耐圧のＦＥＴはオン抵抗が大きいため損失が増加し効率が低下する。また、サージ電圧を抑圧するためトランスの一次側にスナバ回路を用いると、スナバ回路に設けられている抵抗による電力の損失が発生するため、絶縁型のＤＣ−ＤＣ変換回路の効率が低下する。【０００４】
例えば、ソフトスイッチングによるスイッチング損失の低減と低ノイズ化を図るとともに、スイッチング素子のターンオフ時に電荷蓄積コンデンサに蓄積されたエネルギーを、スイッチング素子のターンオン時に回生するスイッチング電源装置が知られている。このスイッチング電源装置によれば、先ず、スイッチング素子のターンオン時は補助スイッチング素子がターンオンする。次に、補助スイッチング素子は電荷蓄積コンデンサの静電容量と電荷回生トランスの一次巻線のインダクタンスの共振周期の１／４の間オンし電荷蓄積コンデンサの蓄積エネルギーを電荷回生トランスに移動させる。そして、補助スイッチング素子がターンオフすると、電荷回生トランスに蓄積されたエネルギーは電荷回生用ダイオードを介して直流入力電源に流れ込む。その結果、全体としての損失を低減し、高周波化を可能にしている。【０００５】
また、例えば、ダイオード、共振用コンデンサ、補助トランスの１次巻線及び補助トランジスタ、補助トランスの２次巻線及びダイオードを備えるトランス絶縁型ＤＣ−ＤＣコンバータが知られている。ダイオードは、トランスの１次巻線及びトランジスタの接続点に一端が接続されている。共振用コンデンサは、ダイオードの他端と直流電源の陰極端子との間に接続されている。補助トランスの１次巻線及び補助トランジスタは、共振用コンデンサ及びダイオードの接続点と直流電源の陰極端子との間に直列接続されている。補助トランスの２次巻線及びダイオードは、直流電源の陽極端子と陰極端子との間に直列に接続されている。そして、補助トランジスタがトランジスタと同時にターンオフ又はターンオンし、補助トランジスタのターンオン時に共振用コンデンサの放電エネルギーが補助トランス及びダイオードを介して直流電源に回生される。その結果。上記トランス絶縁型ＤＣ−ＤＣコンバータのスイッチング損失やノイズを低減しかつ効率を向上させる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１７８３４１号公報
【特許文献２】特開平１１−３１８０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１つの側面では、本発明は、絶縁型の力率改善回路の効率を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
実施の態様のひとつである絶縁型力率改善回路は、第１のトランスの一次巻線と直列に接続される第１のスイッチング素子と、上記第１のスイッチング素子を周期ごとにオン・オフ制御して力率改善をさせる制御部と、を備える。また、絶縁型力率改善回路は上記第１のトランスの一次巻線から二次巻線に伝送される電流を整流および平滑する回路と、を備える。【０００９】
上記第１のスイッチング素子と並列に接続される共振部は、上記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを蓄える第１のキャパシタと、上記第１のトランスの一次巻線と上記第１のキャパシタの間に設けられる第２のスイッチング素子と、を備える。また、共振部は上記第１のキャパシタに並列に接続される第２のトランスと、を備える。【００１０】
整流部は、上記共振部から出力される上記共振電流を整流する。
平滑部は、上記整流部から出力される電力を上記絶縁型力率改善回路の出力に回生する。【００１１】
制御部は、上記周期ごと上記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを上記第１のキャパシタに蓄えるときに、上記第１のスイッチング素子のターンオフの前の時間に、上記第２のスイッチング素子をオンにしする。そして、上記第１のトランスの一次巻線と接続させる制御を行う。【００１２】
また、制御部は上記周期ごとに、上記第１のスイッチング素子がオフした後の時間に、上記第２のスイッチング素子をオフにする。そして、上記第２のトランスの一次巻線と上記第１のキャパシタとを共振させて蒸気共振電流を発生させ、上記第１のキャパシタに蓄えたエネルギーを上記第２のトランスの一次巻線から二次巻線へ伝送させて上記整流部に出力させる制御をする。
【発明の効果】
【００１３】
実施の態様によれば、絶縁型の力率改善回路の効率を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】電源ユニットの一実施例を示すブロック図である。
【図２】実施形態１のＰＦＣ回路の一実施例を示す図である。
【図３】ＰＦＣ回路の各部の動作波形の一実施例を示す図である。
【図４】トランスＴ１の一次側に電流が流れている場合の状態を示す図である。
【図５】リーケージインダクタのエネルギーがキャパシタＣ２に蓄えられる場合の状態を示す図である。
【図６】トランスＴ１の二次側に伝送された電流に、トランスＴ２の二次側に伝送された共振電流を回生させた場合の状態を示す図である。
【図７】制御部の動作の一実施例を示すフロー図である。
【図８】スイッチング素子ＳＷ２がオンする時のディレイ時間の一実施例を示す図である。
【図９】ＳＷ情報のデータ構造の一実施例を示す図である。
【図１０】スイッチング素子ＳＷ２の遮断時間を説明するための回路とグラフを示す図である。
【図１１】ＰＦＣ回路の各部の動作波形の一実施例を示す図である。
【図１２】実施形態２のＰＦＣ回路の一実施例を示す図である。
【図１３】ＰＦＣ回路の各部の動作波形の一実施例を示す図である。
【図１４】実施形態３のＰＦＣ回路の一実施例を示す図である。
【発明を実施するための形態】
【００１５】
以下図面に基づいて、実施形態について詳細を説明する。
実施形態１では、絶縁型力率改善回路（絶縁型ＰＦＣ回路）に設けられるトランスの一次側のリーケージインダクタによりスイッチング素子をオフするときに発生するサージ電圧を抑圧するために、サージのエネルギーをトランスの二次側に伝送する回路を設ける。その回路により、サージのエネルギーを出力に回生し、絶縁型ＰＦＣ回路の効率を向上させる。
【００１６】
実施形態１について説明する。
実施形態１では、図１に示す電源ユニット内部に設けられるＰＦＣ回路を用いて説明する。図１は、電源ユニットの一実施例を示すブロック図である。図１の電源ユニット１は、整流回路２、ＰＦＣ回路３、ＤＣ−ＤＣ変換回路４を備えている。ここで、電源ユニット１は、例えば、サーバ、パーソナルコンピュータなどの情報機器に用いられる。ただし、電源ユニット１の適用範囲は情報機器に限定されるものではなく、交流入力直流出力電源（ＡＣ−ＤＣ変換回路）を用いる装置に適用することが考えられる。
【００１７】
整流回路２は交流を一方向の脈流に整流する。整流回路２は、例えば、ダイオードブリッジを用いることが考えられる。ＤＣ−ＤＣ変換回路４は、ＰＦＣ回路３から出力される直流電圧を決められた直流電圧に変換する。
【００１８】
ＰＦＣ回路３は、整流回路２とＰＦＣ回路３の後段に設けられる平滑キャパシタによる入力電流の歪を、正弦波に近づけて入力電流の歪を低減する。また、ＰＦＣ回路３を設けることにより、ノイズ防止、配電ロスを低減することができる。
【００１９】
図２は、実施形態１のＰＦＣ回路の一実施例を示す図である。図２のＰＦＣ回路３は、トランスＴ１（第１のトランス）、ダイオードＤ１、キャパシタＣ１、スイッチング素子ＳＷ１（第１のスイッチング素子）、制御部２１、共振部、整流部、平滑部を有している。制御部２１は、スイッチング素子ＳＷ１を周期ごとに制御する。なお、本例ではＰＦＣ回路３にキャパシタＣ１を含めている。
【００２０】
共振部は、スイッチング素子ＳＷ１がターンオフにより発生するサージのエネルギーをキャパシタＣ２に蓄え、スイッチング素子ＳＷ１のターンオフの期間にキャパシタＣ２のエネルギーをトランスＴ２の一次巻線から二次巻線へ、キャパシタＣ２とトランスＴ２の一次巻線とを共振させて生成した共振電流を伝送する。共振部は、スイッチング素子ＳＷ２（第２のスイッチング素子）、スイッチング素子ＳＷ３（第３のスイッチング素子）、ダイオードＤ２（第２のダイオード）、キャパシタＣ２（第１のキャパシタ）、トランスＴ２（第２のトランス）を有している。
【００２１】
整流部は、共振部から出力される共振電流を整流する。整流部は、ダイオードＤ３（第２のダイオード）、ダイオードＤ４（第４のダイオード）を有している。
平滑部は、整流部から出力される電力をＰＦＣ回路３の出力に回生する。平滑部は、インダクタＬ１、キャパシタＣ３（第２のキャパシタ）を有している。
【００２２】
また、電圧計２２はＰＦＣ回路３の入力電圧を計測して制御部２１に出力する。電圧計２３はＰＦＣ回路３の出力電圧を計測して制御部２１に出力する。電圧計２２、２３は電圧を計測して、計測結果を制御部２１に出力できるものであればよい。
【００２３】
トランスＴ１はＰＦＣ回路３を絶縁するためのトランスである。また、トランスＴ１として結合インダクタを用いることが考えられる。ダイオードＤ１は整流ダイオードなどである。キャパシタＣ１は平滑コンデンサなどである。スイッチング素子ＳＷ１は、例えば、Metal-Oxide-Semiconductor Field-Effect Transistor（ＭＯＳＦＥＴ）、Insulated Gate Bipolar Transistor（ＩＧＢＴ）などが考えられる。図２ではスイッチング素子ＳＷ１としてＭＯＳＦＥＴを用いた場合について示されている。
【００２４】
スイッチング素子ＳＷ２、ＳＷ３は、例えば、ＭＯＳＦＥＴ、ＩＧＢＴなどが考えられる。図２ではスイッチング素子ＳＷ１としてＭＯＳＦＥＴを用いた場合について示されている。なお、スイッチング素子ＳＷ２、ＳＷ３は、スイッチング素子ＳＷ１と耐圧は同じであるが許容電流は小さくすることができる。ダイオードＤ２〜Ｄ４は整流ダイオードなどである。キャパシタＣ２はコンデンサなどである。トランスＴ２は、キャパシタＣ２とトランスＴ２の一次巻線側により共振振動を発生させ、トランスＴ２の二次巻線側に共振電流を伝送させる。インダクタＬ１とキャパシタＣ３はＬＣ平滑回路（平滑部）を構成する。
【００２５】
制御部２１は、予め設定されている周期Ｔごとに電圧計２２、２３それぞれにより計測された、整流回路２の出力電圧に対応する入力電圧値ＶｉｎとＰＦＣ回路３の出力電圧に対応する出力電圧値Ｖｏｕｔとを取得する。次に、入力電圧値Ｖｉｎと出力電圧値Ｖｏｕｔとを用いて、スイッチング素子ＳＷ１〜ＳＷ３各々に対応する後述する制御信号各々を生成する。なお、制御信号としてPulse Width Modulation（ＰＷＭ）信号を用いることが考えられる。
【００２６】
スイッチング素子ＳＷ１の制御信号の生成は、例えば、周期ＴごとにＰＩ制御やＰＩＤ制御を用いて目標出力電圧値を求める。次に、制御部２１は該目標出力電圧値に応じて、周期Ｔごとにスイッチング素子ＳＷ１のゲート端子に電圧をかける期間を求める。この求めた期間を次の周期Ｔのスイッチング素子ＳＷ１の制御信号に反映させる。例えば、周期Ｔの開始時間から求めた期間、スイッチング素子ＳＷ１のゲート端子に電圧をかける。すなわち、周期Ｔの開始時間から求めた期間（駆動期間）、制御信号をオン状態にする。
【００２７】
また、スイッチング素子ＳＷ１の制御は電流モードを用いてもよい。なお、電流モードを用いる場合には、さらにＰＦＣ回路３の電流を計測する電流計を設け、電圧計２２、２３および該電流計の計測結果各々を用いて制御部２１が目標出力電流値を求める。次に、制御部２１は該目標出力電流値に応じて、周期Ｔごとにスイッチング素子ＳＷ１のゲート端子に電圧をかける期間（駆動期間）を求める。この求めた駆動期間を次の周期Ｔのスイッチング素子ＳＷ１の制御信号に反映させる。例えば、周期Ｔの開始時間から駆動期間、スイッチング素子ＳＷ１のゲート端子に電圧をかける。すなわち、周期Ｔの開始時間から求めた駆動期間、制御信号をオン状態にする。なお、スイッチング素子ＳＷ１の制御は上記説明した２つの制御に限定されるのもではない。なお、駆動期間は制御信号のオン状態の開始時間と終了時間を用いてもよい。
【００２８】
スイッチング素子ＳＷ２、ＳＷ３の制御信号の生成については後述する。
また、制御部２１は、例えばCentral Processing Unit（ＣＰＵ）やプログラマブルなデバイス（Field Programmable Gate Array（ＦＰＧＡ）、Programmable Logic Device（ＰＬＤ）など）を用いることが考えられる。
【００２９】
また、図２の制御部２１は駆動部と記録部とを有している。駆動部は、制御部２１から出力されるスイッチング素子ＳＷ１〜ＳＷ３各々に対応する制御信号を増幅してスイッチング素子ＳＷ１〜ＳＷ３各々に対応する駆動信号を生成し、スイッチング素子ＳＷ１〜ＳＷ３各々のゲート端子にそれぞれ入力する。なお、駆動部は制御部２１と別に設けてもよい。記録部は、周期Ｔ、目標出力電圧値などの設定データおよび入力電圧値Ｖｉｎと出力電圧値Ｖｏｕｔなどの入力データを記録する。また、制御部２１が求めたスイッチング素子ＳＷ１の周期Ｔにおけるスイッチング素子ＳＷ１の駆動期間、スイッチング素子ＳＷ２、ＳＷ３の駆動期間などに関連する算出データが記録されている。なお、記録部は制御部２１と別に設けてもよい。
【００３０】
ＰＦＣ回路３の回路構成について説明する。
トランスＴ１の一次巻線側の一方の端子（図２のａ端子）は、整流回路２の出力端子の一方の端子（＋端子）と接続される。トランスＴ１の一次巻線側の他方の端子（図２のｂ端子）は、スイッチング素子ＳＷ１のドレイン端子とスイッチング素子ＳＷ２のドレイン端子と接続されている。トランスＴ１の二次巻線側の一方の端子（図２のｃ端子）は、ダイオードＤ１のアノード端子に接続されている。ダイオードＤ１のカソード端子は、ＰＦＣ回路３の出力端子の一方の端子とキャパシタＣ１の一方の端子とインダクタＬ１の一方の端子が接続されている。トランスＴ１の二次巻線側の他方の端子（図２のｄ端子）は、ＰＦＣ回路３の出力端子の他方の端子とキャパシタＣ１の他方の端子とキャパシタＣ３の他方の端子が接続されている。インダクタＬ１との他方の端子とキャパシタＣ３の一方の端子は接続されている。整流回路２の出力端子の他方の端子（−端子）は、スイッチング素子ＳＷ１のソース端子とスイッチング素子ＳＷ３のソース端子とキャパシタＣ２の他方の端子と接続されている。スイッチング素子ＳＷ２のソース端子は、ダイオードＤ２のアノード端子と接続されている。ダイオードＤ２のカソード端子は、キャパシタＣ２の一方の端子とトランスＴ２の一次巻線側の一方の端子（ｅ端子）と接続されている。トランスＴ２の一次巻線側の他方の端子（ｆ端子）は、スイッチング素子ＳＷ３のドレイン端子と接続されている。トランスＴ２の二次巻線側の一方の端子（ｇ端子）は、ダイオードＤ３のアノード端子に接続されている。ダイオードＤ３のカソード端子とダイオードＤ４のカソード端子とは、インダクタＬ１の他方の端子とキャパシタＣ３の一方の端子に接続されている。トランスＴ２の二次巻線側の他方の端子（ｉ端子）は、ダイオードＤ４のアノード端子に接続されている。トランスＴ２の二次巻線側の中端子（ｈ端子）は、ＰＦＣ回路３の出力端子の他方の端子に接続されている。
【００３１】
図３、４、５、６を用いてＰＦＣ回路３の動作について説明する。
図３は、ＰＦＣ回路の各部の動作波形の一実施例を示す図である。図４は、トランスＴ１の一次側に電流が流れている場合の状態を示す図である。図５は、リーケージインダクタのエネルギーがキャパシタＣ２に蓄えられる場合の状態を示す図である。図６は、トランスＴ１の二次側に伝送された電流に、トランスＴ２の二次側に伝送された共振電流を回生させた場合の状態を示す図である。なお、図４、図５、図６には便宜上リーケージインダクタＬｋが示されている。また便宜上、スイッチング素子ＳＷ１をスイッチＳＷ１とし、スイッチング素子ＳＷ２をスイッチＳＷ２とし、スイッチング素子ＳＷ３をスイッチＳＷ３として表している。
【００３２】
図３の例では、上から順にスイッチング素子ＳＷ１のゲート端子に入力される駆動信号の波形ＳＷ１（ゲート）、スイッチング素子ＳＷ２のゲート端子に入力される駆動信号の波形ＳＷ２（ゲート）が記載されている。また、スイッチング素子ＳＷ３のゲート端子に入力される駆動信号の波形ＳＷ３（ゲート）が記載されている。図３のＩＬｐはトランスＴ１の一次側に流れる電流の波形を示し、ＩＬｓはトランスＴ１の二次側に流れる電流の波形を示している。図３のＩＳＷ２はスイッチング素子ＳＷ２のドレイン−ソース間に流れる電流の波形を示し、ＩＳＷ３はスイッチング素子ＳＷ３に流れる電流の波形を示している。図３のＩＤ３はダイオードＤ３に流れる電流の波形を示し、ＩＤ４はダイオードＤ４に流れる電流の波形を示している。図３のＶｏｕｔはＰＦＣ回路３の出力電圧値Ｖｏｕｔの波形を示している。
【００３３】
図３の状態１（ｔ１−ｔ４の期間）について説明する。
ｔ１のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ１に対する駆動信号（第１の制御信号）がオン（ＯＮ）になりスイッチング素子ＳＷ１のゲート端子に電圧が加えられ、スイッチング素子ＳＷ１がオフからオンになる。その後、トランスＴ１の一次側に電流ＩＬｐが流れる。図４に示すように、スイッチング素子ＳＷ１（図４ではスイッチＳＷ１として示している）がオン（導通）して電流ＩＬｐが流れる。このとき、スイッチング素子ＳＷ２（図４ではスイッチＳＷ２として示している）は遮断されているのでトランスＴ２側には電流は流れない。また、スイッチング素子ＳＷ３（図４ではスイッチＳＷ３として示している）はオンしている。
【００３４】
ｔ２（第３のスイッチング素子オフ時間）のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ３に対する駆動信号（第３の制御信号）がオン（ＯＮ）からオフ（ＯＦＦ）になりスイッチング素子ＳＷ３がオフになる。スイッチング素子ＳＷ３の駆動信号をオフ（ＯＦＦ）にするタイミングは、スイッチング素子ＳＷ２の駆動信号（第２の制御信号）がオン（ＯＮ）になるタイミングｔ３より前のタイミングである。前のタイミングは、例えば、図３に示されているスイッチング素子ＳＷ２のターンオン期間（ｔ３−ｔ４の期間）のｔ３より前で、かつデッドタイム（ｔ２−ｔ３の期間）のｔ２以前のタイミングであることが望ましい。なお、ｔ２のタイミングではスイッチング素子ＳＷ１（スイッチＳＷ１）はオン（導通）して電流ＩＬｐが流れ、スイッチング素子ＳＷ２（スイッチＳＷ２）は遮断されているのでトランスＴ２側には電流は流れない。
【００３５】
ｔ３（第２のスイッチング素子オン時間）のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ２に対する駆動信号がオン（ＯＮ）になりスイッチング素子ＳＷ２のゲート端子に電圧が加えられ、スイッチング素子ＳＷ２がオフからオンになる。スイッチング素子ＳＷ２の駆動信号をオン（ＯＮ）にするタイミングは、スイッチング素子ＳＷ１の駆動信号がオフ（ＯＦＦ）になるタイミングｔ４より前のタイミングである。ｔ４より前のタイミングは、例えば、図３に示されているスイッチング素子ＳＷ２のターンオン期間（ｔ３−ｔ４の期間）の始まりのタイミングｔ３が望ましい。また、スイッチング素子ＳＷ２のターンオン期間の終わりのタイミングｔ４は、スイッチング素子ＳＷ１のターンオフ期間（ｔ４−ｔ５の期間）の始まりのタイミングｔ４となることが望ましい。なお、ｔ３のタイミングではスイッチング素子ＳＷ１（スイッチＳＷ１）はオン（導通）して電流ＩＬｐが流れるが、スイッチング素子ＳＷ２（スイッチＳＷ２）がターンオンするまでトランスＴ２側には電流は流れない。
【００３６】
ｔ４のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ１の駆動信号がオフ（ＯＦＦ）になりスイッチング素子ＳＷ１がオンからオフになる。また、スイッチング素子ＳＷ２（スイッチＳＷ２）がオンになりトランスＴ２側には電流が流れる状態になる。図５に示すように、スイッチング素子ＳＷ１（スイッチＳＷ１）はオフ（遮断）し、スイッチング素子ＳＷ２（スイッチＳＷ２）がオンしてトランスＴ２側に電流が流れる。
【００３７】
図３の状態２（ｔ４−ｔ７の期間）について説明する。
ｔ４のタイミングでスイッチング素子ＳＷ１がオフになり、スイッチング素子ＳＷ２がオンになると、スイッチング素子ＳＷ１のターンオフ期間（ｔ４−ｔ５の期間）のｔ５まで、リーケージインダクタＬｋのエネルギーがキャパシタＣ２に蓄えられる。図３のｔ４−ｔ５の期間のスイッチング素子ＳＷ２に流れる電流ＩＳＷ２の波形に示されるように、キャパシタＣ２にリーケージインダクタＬｋのエネルギーが蓄えられる。スイッチング素子ＳＷ１のターンオフ期間、図５に示すように電流ＩＳＷ２は流れる。
【００３８】
ｔ５（第２のスイッチング素子オフ時間）のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ２の駆動信号がオフ（ＯＦＦ）になりスイッチング素子ＳＷ２がオンからオフになる。ｔ５のタイミングは、スイッチング素子ＳＷ１のターンオフ期間（ｔ４−ｔ５の期間）の終わりのタイミングである。
【００３９】
ｔ６（第３のスイッチング素子オン時間）のタイミングでは、制御部２１から出力されるスイッチング素子ＳＷ３の駆動信号がオン（ＯＮ）になりスイッチング素子ＳＷ３がオフからオンになる。スイッチング素子ＳＷ３の駆動信号をオン（ＯＮ）にするタイミングは、スイッチング素子ＳＷ２の駆動信号がオフ（ＯＦＦ）になるタイミングｔ５より後のタイミングである。後のタイミングは、例えば、図３に示されているスイッチング素子ＳＷ２のターンオン期間（ｔ５−ｔ６の期間）のｔ５より後で、かつデッドタイム（ｔ５−ｔ６の期間）のｔ６以後のタイミングであることが望ましい。
【００４０】
ｔ７のタイミングは、スイッチング素子ＳＷ３のターンオン期間（ｔ６−ｔ７の期間）を経過したタイミングである。そして、経過した後スイッチング素子ＳＷ３がオフからオンになり、図６に示すように電流ＩＳＷ３が流れる。
【００４１】
図３の状態３（ｔ７−ｔ８の期間）について説明する。
ｔ７のタイミングで図６に示すようにトランスＴ１の二次側に電流ＩＬｓが流れており、さらにトランスＴ２の一次側で共振電流ＩＳＷ３が発生して、トランスＴ２の二次側に共振電流が伝送される。その後、図６に示すように整流回路で共振電流が整流され電流ＩＤ３、ＩＤ４は、インダクタＬ１とキャパシタＣ３を有するＬＣ平滑回路でリップルが低減され、出力に回生される。
【００４２】
ここで、出力にサージのエネルギーを回生させるためには、回生する電圧は出力電圧値Ｖｏｕｔより高い電圧でなければならない。そのため、トランスＴ２の巻線比はトランスＴ１の巻線比より大きくする。すなわち、トランスＴ１の巻線比（トランスＴ１の二次巻線数）／（トランスＴ１の一次巻線数）より、トランスＴ２の巻線比（トランスＴ２の二次巻線数）／（トランスＴ２の一次巻線数）の巻線比を大きくする。その結果、回生する電圧は出力電圧値Ｖｏｕｔより、高い電圧になる。図１に示す回路の例では、（トランスＴ２の二次側のｇ−ｈ間の巻線数）／（トランスＴ２一次巻線数）の巻線比と、（トランスＴ２の二次側のｈ−ｉ間の巻線数）／（トランスＴ２一次巻線数）の巻線比とをそれぞれトランスＴ１の巻線比より大きくする。
【００４３】
ｔ８のタイミングでは次の周期Ｔの動作に移行し、次の周期Ｔに対応するスイッチング素子ＳＷ１〜ＳＷ３の制御を行う。
【００４４】
制御部２１の制御について説明する。
図７は、制御部の動作の一実施例を示すフロー図である。ステップＳ１では、制御部２１が入力電圧値Ｖｉｎと出力電圧値Ｖｏｕｔなどのスイッチング素子ＳＷ１を制御するために用いるデータを取得する。入力電圧値Ｖｉｎは整流回路２の出力電圧に対応し、出力電圧値ＶｏｕｔはＰＦＣ回路３の出力電圧に対応する値である。入力電圧値Ｖｉｎと出力電圧値Ｖｏｕｔは、例えば、周期Ｔごとにサンプリングされ記録部に記録される。図８の例であれば、ｔ１、ｔ８のタイミングで取得することが考えられる。
【００４５】
図８は、スイッチング素子ＳＷ２がオンする時のディレイ時間の一実施例を示す図である。図８には上から順に、図３に示したスイッチング素子ＳＷ１のゲート端子に入力される駆動信号の波形ＳＷ１（ゲート）、スイッチング素子ＳＷ２のゲート端子に入力される駆動信号の波形ＳＷ２（ゲート）が示されている。また、ＳＷ２抵抗値にはスイッチング素子ＳＷ２の抵抗値の波形が示されている。また、スイッチング素子ＳＷ３のゲート端子に入力される駆動信号の波形ＳＷ３（ゲート）が示されている。図８の演算時間の波形には、周期Ｔごとにスイッチング素子ＳＷ１〜ＳＷ３の制御タイミングを求める時間が示されている。
【００４６】
また、入力電圧値Ｖｉｎと出力電圧値Ｖｏｕｔは図９に示すＳＷ情報９１に記録される。図９のＳＷ情報９１はスイッチング素子ＳＷ１〜ＳＷ３を制御する駆動信号（または第１〜第３の制御信号）を制御するために用いる、図９は、ＳＷ情報のデータ構造の一実施例を示す図である。ＳＷ情報は入力データ、設定データ、算出データなどを記録する。ステップＳ１では、制御部２１は入力データとして「入力電圧値」に「Ｖｉｎ」、「出力電圧値」に「Ｖｏｕｔ」を記録する。また、図９には示されていないスイッチング素子ＳＷ１に対応する駆動信号を生成するために用いる設定値が記録されている。
【００４７】
ステップＳ２では、制御部２１がスイッチング素子ＳＷ１の開始時間と駆動期間（終了時間）を求める。すなわち、次の周期Ｔにおいてスイッチング素子ＳＷ１のゲート端子を制御する制御信号を生成する。スイッチング素子ＳＷ１の開始時間と駆動期間は、図８の例であれば演算時間の波形のオン状態（ＯＮ）で求める。なお、開始時間と駆動期間の演算時間は周期Ｔの期間内であればよく限定されるものではない。また、図８におけるスイッチング素子ＳＷ１の駆動期間は、ｔ１−ｔ４の期間とｔ８−ｔ１１の期間である。次に、制御部２１は求めたスイッチング素子ＳＷ１の開始時間と駆動期間に関するデータを記録部に記録する。例えば、スイッチング素子ＳＷ１の開始時間と駆動期間は、図９に示すＳＷ情報９１に記録する。図９の例では、ＳＷ情報９１の「ＳＷ１の開始時間」に開始時間「ｔ１」と「ＳＷ１の駆動期間」に駆動期間「ｔ４−ｔ１」が記録されている。なお、本例では「ＳＷ１の駆動期間」に「ｔ１−ｔ４」が記録されているが「ｔ４」と記録してもよい。つまり、ｔ１を０秒として開始時間とすればｔ１からｔ４経過後が終了時間になるので、「ｔ４」と記録してもよい。
【００４８】
ステップＳ３では、制御部２１がＳＷ情報９１からスイッチング素子ＳＷ２を制御するために用いるデータを取得する。図８の例であれば、演算時間の波形のオン状態（ＯＮ）でデータを取得する。本例でスイッチング素子ＳＷ２を制御するために用いるデータとは、図９に示す「ＳＷ１の開始時間」「ＳＷ１の駆動期間」「ＳＷ２のディレイ時間」「ＳＷ２の遮断時間」に関連付けられているデータである。「ＳＷ２のディレイ時間」は、スイッチング素子ＳＷ２がオンするときのディレイ時間が記録されている。「ＳＷ２の遮断時間」は、後述する式１を用いて求めたスイッチング素子ＳＷ２に出力する駆動信号をオフするために用いる時間が記録されている。本例では、図９のＳＷ情報９１の「ＳＷ２のディレイ時間」には「ｔ（ＳＷ２−ＯＮ−Ｄｅｌａｙ）」が関連付けられて記録されている。「ＳＷ２の遮断時間」には「ｔ（ＳＷ２−ＯＦＦ）」が関連付けられて記録されている。
【００４９】
ステップＳ４では、制御部２１がスイッチング素子ＳＷ２の開始時間（第２のスイッチング素子オン時間）と駆動期間（第２のスイッチング素子オフ時間）を求める。すなわち、次の周期Ｔにおいてスイッチング素子ＳＷ２のゲート端子を制御する制御信号を生成する。スイッチング素子ＳＷ２の開始時間と駆動期間は、図８の例であれば演算時間の波形のオン状態（ＯＮ）で求める。なお、開始時間と駆動期間の演算時間は周期Ｔの期間内であればよく限定されるものではない。また、図８におけるスイッチング素子ＳＷ２の駆動期間は、ｔ３−ｔ５の期間とｔ１０−ｔ１２の期間である。次に、制御部２１は求めたスイッチング素子ＳＷ２の開始時間と駆動期間に関するデータを記録部に記録する。例えば、スイッチング素子ＳＷ２の開始時間と駆動期間は、図９に示すＳＷ情報９１に記録する。図９のＳＷ情報９１は、スイッチング素子ＳＷ３のゲート端子に出力する制御信号を生成するために用いるデータが記録されている。図９の例では、ＳＷ情報９１の「ＳＷ２の開始時間」に開始時間「ｔ３−ｔ１」と「ＳＷ２の駆動期間」に駆動期間「ｔ５−ｔ１」が記録されている。「ＳＷ２の開始時間」には、本例では開始時間としてｔ３−ｔ１が記録されている。つまり、周期Ｔの開始時間ｔ１を０秒としてｔ３をスイッチング素子ＳＷ２の開始時間とすると、ｔ１からｔ３経過後が開始時間になる。「ＳＷ２の駆動期間」には、本例では終了時間としてｔ５−ｔ１が記録されている。つまり、周期Ｔの開始時間ｔ１を０秒としてｔ５をスイッチング素子ＳＷ２の終了時間とすると、ｔ１からｔ５経過後が終了時間になる。
【００５０】
スイッチング素子ＳＷ２の開始時間と駆動期間の求め方について説明する。
絶縁型ＰＦＣ回路に設けられるトランスＴ１のリーケージインダクタによりスイッチング素子ＳＷ１に発生するサージのエネルギーを、二次側に伝送して出力に回生するには、スイッチング素子ＳＷ１がオフする直前にスイッチング素子ＳＷ２をオンすればよい。そうすると、スイッチング素子ＳＷ２がオンするときのディレイ時間ｔ（ＳＷ２−ＯＮ−Ｄｅｌａｙ）を考慮すると、式１に示す時間でオンすることが望ましい。つまり、スイッチング素子ＳＷ２のオンする時間を最大限遅らせることでスイッチング素子ＳＷ３が動作できる時間を最長にし、エネルギーを回生する時間を最大に設定する。その結果、スイッチング素子ＳＷ３のオン時間を最大に保てるため、エネルギーを回生する時間を長くできる。そこで、スイッチング素子ＳＷ２の開始時間は、式１を用いて求める。
【００５１】
【数１】
2012111070.tif 000003
【００５２】
式１のｔ（ＳＷ２−ＯＮ）はスイッチング素子ＳＷ２の開始時間を示し、図８のｔ３、ｔ１０に相当する。式１のｔ（ＳＷ１−ＯＦＦ）はスイッチング素子ＳＷ１の駆動期間（終了時間）を示し、図８のｔ４、ｔ１１に相当する。ｔ（ＳＷ１−ＯＦＦ）はステップＳ２で求めた「ＳＷ１の駆動期間」に記録されているデータである。
【００５３】
式１のｔ（ＳＷ２−ＯＮ−Ｄｅｌａｙ）はスイッチング素子ＳＷ２がオンする時のディレイ時間を示している。ディレイ時間について図８を用いて説明する。ディレイ時間は、図８ではｔ３−ｔ４間、ｔ１０−ｔ１１間に相当する。また、図８ではスイッチング素子ＳＷ２のゲート端子に駆動信号が入力された後、スイッチング素子ＳＷ２の抵抗値が小さくなるにつれてスイッチング素子ＳＷ２に電流が流れ、スイッチング素子ＳＷ２がターンオンする。このターンオンまでの時間をディレイ時間と考える。
【００５４】
上記求めた算出データｔ（ＳＷ２−ＯＮ）は、制御部２１がＳＷ情報９１の「ＳＷ２の開始時間」に記録される。
【００５５】
次に、スイッチング素子ＳＷ２の駆動期間（終了時間）について説明する。
スイッチング素子ＳＷ２の駆動信号をオフするタイミングは、スイッチング素子ＳＷ１の駆動信号がオフされた後のタイミングである。スイッチング素子ＳＷ２の駆動期間（終了時間）は、式２を用いて求める。
【００５６】
【数２】
2012111070.tif 000004
【００５７】
式２のｔ（ＳＷ２−ＯＦＦ）はスイッチング素子ＳＷ２の終了時間を示し、図８のｔ５、ｔ１２に相当する。式２のｔ（ＳＷ１−ＯＦＦ）はスイッチング素子ＳＷ１の駆動期間（終了時間）を示し、図８のｔ４、ｔ１１に相当する。ｔ（ＳＷ１−ＯＦＦ）はステップＳ２で求めた「ＳＷ１の駆動期間」に記録されているデータである。
【００５８】
式２のｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）はスイッチング素子ＳＷ２がオフする時のターンオフ時間を示している。スイッチング素子ＳＷ２をオフするタイミングはリーケージインダクタのエネルギーが全てキャパシタＣ２に移された後が望ましい。すなわち、キャパシタＣ２への充電電流がゼロになった瞬間に遮断する。図１０は、スイッチング素子ＳＷ２の遮断時間を説明するための回路とグラフを示す図である。図１０に示すようにトランスＴ１の一次巻線Ｌｐのエネルギーは全て二次側に伝送されるため、リーケージインダクタＬｋのみを考慮すればスイッチング素子ＳＷ２の遮断時間を求めることができる。すなわち、図１０のグラフに示されているように、ｔ４（スイッチング素子ＳＷ１の駆動信号がオフ）からキャパシタＣ２への充電電流がゼロになるタイミングｔ５で、スイッチング素子ＳＷ２の駆動信号をオフにすることが望ましい。スイッチング素子ＳＷ１の駆動信号をオフ（ｔ４）した後のキャパシタＣ２の電流がゼロになるタイミング（ｔ５）は、式３のように示される。
【００５９】
【数３】
2012111070.tif 000005
【００６０】
式３に示されるＬｋ、Ｃ２、Ｉｐ、Ｅは記録部に記録されている。Ｌｋはリーケージインダクタのインダクタンス値を示している。Ｃ２はキャパシタＣ２の容量値を示している。ＩｐはトランスＴ１の一次側の推定されるピーク電流値を示している。Ｅは入力電圧値Ｖｉｎを示している。ｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）は、スイッチング素子ＳＷ１の駆動信号がオフになるタイミングｔ４からｔ５のタイミングまでの期間を示している。図９の例では、ＳＷ情報９１の「ＳＷ２の遮断時間」には、式２を用いて求めた設定データｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）が記録されている。なお、本例ではｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）を記録しているが、式２に示されるＬｋ、Ｃ２、Ｉｐ、Ｅを記録しておき、周期Ｔごとにｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）を求めてもよい。
【００６１】
次に、ステップＳ４で制御部２１はスイッチング素子ＳＷ２の駆動信号をオフするタイミングを記録部の「ＳＷ２の駆動期間」に記録する。本例では、上記求めた算出データｔ（ＳＷ２−ＯＦＦ）として「ｔ５―ｔ１」が記録されている。
【００６２】
ここで、キャパシタＣ２の設定について説明する。
スイッチング素子ＳＷ１に発生するサージ電圧を任意の電圧Ｖｓに設定するには、キャパシタＣ２の値を、式４を用いて決定する。
【００６３】
【数４】
2012111070.tif 000006
【００６４】
式４に示すＩｐ（ＩＳＷ２）はトランスＴ１の一次側ピーク電流（ｔ＝０）を示し、Ｖｓはスイッチング素子ＳＷ２のサージ電圧の最大値を示している。ｔ＝０は、リーケージインダクタＬｋからキャパシタＣ２にエネルギーをまだ移していない時間を示す。
【００６５】
式４によれば、トランスＴ１の一次側ピーク電流がＩｐのときにリーケージインダクタＬｋに蓄えられるエネルギーＵＬｋは式５を用いて表すことができる。
【００６６】
【数５】
2012111070.tif 000007
【００６７】
エネルギーＵＬｋは、キャパシタＣ２との共振によりキャパシタＣ２に共振周期ごとに全て移される。そして、キャパシタＣ２のエネルギーＵＣ２は式６により表すことができる。
【００６８】
【数６】
2012111070.tif 000008
【００６９】
また、式４を用いてＶｓについて解くことによりキャパシタＣ２の両端に発生する電圧は表すことができる。
ここで、トランスＴ２の一次側のインダクタンス値の設定について説明する。
【００７０】
トランスＴ２の一次側のインダクタンス値Ｌｐ２が大きすぎるとキャパシタＣ２に蓄えられたサージエネルギーを周期Ｔ以内に負荷に回生することができない。図１１に示すＩＳＷ３（ＮＧ）に示す波形は、周期Ｔ以内に負荷に回生することができないことを示している。そこで、キャパシタＣ２とトランスＴ２の一次側のインダクタンス値Ｌｐ２により決定される共振周期を周期Ｔ−スイッチング素子ＳＷ２のオン時間より小さく設定する。トランスＴ２の一次側のインダクタンス値Ｌｐ２は、上記ｔ（ＳＷ２−ＯＮ−Ｄｅｌａｙ）と、ｔ（ＳＷ２−ＯＦＦ−Ｓｈａｄａｎ）とを用いて、式７に従いを決定することができる。
【００７１】
【数７】
2012111070.tif 000009
【００７２】
ステップＳ５では、制御部２１がＳＷ情報９１からスイッチング素子ＳＷ３を制御するために用いるデータを取得する。図８の例であれば、演算時間の波形のオン状態（ＯＮ）でデータを取得する。本例でスイッチング素子ＳＷ３を制御するために用いるデータとは、図９に示す「ＳＷ２の開始時間」「ＳＷ２の駆動期間」「ＳＷ３のデッドタイム１」「ＳＷ３のデッドタイム２」に関連付けられているデータである。「ＳＷ３のデッドタイム１」は、スイッチング素子ＳＷ２のターンオン期間より前に設ける。図１１の例では、スイッチング素子ＳＷ３のデッドタイム１をｄ１の期間に示している。また、図９の「ＳＷ３のデッドタイム１」には「ｄ１」が記録されている。「ＳＷ３のデッドタイム２」は、スイッチング素子ＳＷ２のターンオフ期間より後に設ける。図１１の例では、スイッチング素子ＳＷ３のデッドタイム２をｄ２の期間に示している。また、図９の「ＳＷ３のデッドタイム２」には「ｄ２」が記録されている。
【００７３】
ステップＳ６では、制御部２１がスイッチング素子ＳＷ３の開始時間（第３のスイッチング素子オフ時間）と駆動期間（第２のスイッチング素子オン時間）とを求める。スイッチング素子ＳＷ３の開始時間は、「ＳＷ２の開始時間」と「ＳＷ３のデッドタイム１」のデータを用いて求める。図１１の例であれば、タイミングｔ３よりデッドタイムｄ１前のタイミングｔ２−ｔ１を求める。その後、制御部２１は図９のＳＷ情報９１の「ＳＷ３の開始時間」に、上記求めた算出データ「ｔ２−ｔ１」が記録されている。
【００７４】
スイッチング素子ＳＷ３の駆動期間は、「ＳＷ２の駆動期間」と「ＳＷ３のデッドタイム２」のデータを用いて求める。図１１の例であれば、タイミングｔ５よりデッドタイムｄ２後のタイミングｔ６−ｔ１を求める。その後、制御部２１は図９のＳＷ情報９１の「ＳＷ３の駆動期間」に、上記求めた算出データ「ｔ６−ｔ１」が記録されている。
【００７５】
ステップＳ７では、制御部２１がＳＷ１〜ＳＷ３各々の制御信号を生成して、駆動部から出力する。
実施形態１によれば、絶縁型ＰＦＣ回路に設けられるトランスのリーケージインダクタによりスイッチング素子に発生するサージのエネルギーを、二次側に伝送する回路を設けて出力側の負荷に回生する。また、スイッチング素子のサージを抑圧して効率（入力電力／出力電力）を向上させる。
【００７６】
また、サージを抑圧することによりサージ電圧を下げることができるため、高耐圧のスイッチング素子ＳＷ１（ＦＥＴなど）を使用しなくてよくなる。
また、スイッチング素子がＦＥＴの場合、高耐圧のＦＥＴはオン抵抗が高いため、損失が増加して回路効率が低下する。しかし、耐圧の低いＦＥＴを用いるため抵抗が下がるので、損失が低減して回路効率が向上する。また、高耐圧のＦＥＴに比べてコストを下げることができる。
【００７７】
絶縁型ＰＦＣ回路は低電力（例えば、１００Ｗ以下）の出力に限られているが、高電力のＰＦＣ回路であっても絶縁型を利用することができる。
また、従来の絶縁型ＰＦＣ回路ではサージ電圧を抑圧するにはスナバ回路が使用されているが、ＲＣスナバでは抵抗における電力損失が発生（回路効率の低下）する。それに対して、実施形態１の回路を採用するとサージのエネルギーを二次側に回生できるため、電力損失を低減できる。
なお、出力がＡＣ電源ラインに対して絶縁できる。
【００７８】
実施形態２について説明する。
実施形態２では制御用の電源をトランスＴ２の２次側から得ることで、回生したサージエネギーを有効活用し、かつトランスＴ２の共振電流を早く収束させる。また、トランスＴ２の共振電流を早く収束するため、スイッチング素子ＳＷ１のスイッチング周期をより短くすることができるので高周波化が可能である。
【００７９】
図１２は、実施形態２のＰＦＣ回路の一実施例を示す図である。実施形態１との違いは制御部２１の駆動用の電力供給部として直流入力直流出力変換部（ＤＣ−ＤＣ変換部）１２１を設けていることである。ＤＣ−ＤＣ変換部１２１は、ＰＦＣ回路３の出力電圧を利用して、制御部２１に駆動電力を供給する。図１２ではＤＣ−ＤＣ変換部１２１の入力端子ＤＣｉｎ＋端子は、ダイオードＤ３、Ｄ４のカソード端子と接続されている。入力端子ＤＣｉｎ−端子は、トランスＴ２のｈ点（中点）と接続されている。ＤＣ−ＤＣ変換部１２１の出力端子ＤＣｏｕｔ＋端子は、制御部２１の電源の＋側に接続され、出力端子ＤＣｏｕｔ−端子は制御部２１の電源の−側に接続されている。
【００８０】
図１３は、ＰＦＣ回路に実施形態２を適用した場合の共振電流の収束の一実施例を示す図である。図１３のＩＳＷ３（収束）は、ＤＣ−ＤＣ変換部１２１を設けた場合の共振電流の波形を示している。実施形態１の回路の電流ＩＳＷ３より、ＩＳＷ３（収束）の方が共振電流は早く収束する。これは、ＤＣ−ＤＣ変換部１２１で電力が消費されるためである。
【００８１】
実施形態２によれば、回生したサージのエネルギーを制御部２１の電力として使用し、かつ回生回路の共振を早く収束させるため、スイッチング素子ＳＷ１のスイッチング周波数を高く設定することができる。
【００８２】
また、実施形態２によればトランスのリーケージインダクタによりスイッチング素子に発生するサージのエネルギーを、二次側に伝送する回路を設けて負荷に回生して、スイッチング素子のサージを抑圧して効率を向上させることができる。
【００８３】
また、サージを抑圧することによりサージ電圧を下げることができるため、高耐圧のスイッチング素子ＳＷ１（ＦＥＴなど）を使用しなくてよくなる。
また、スイッチング素子がＦＥＴの場合、高耐圧のＦＥＴはオン抵抗が高いため、損失が増加して回路効率が低下する。しかし、耐圧の低いＦＥＴを用いるため抵抗が下がるので、損失が低減して回路効率が向上する。また、高耐圧のＦＥＴに比べてコストを下げることができる。
【００８４】
絶縁型ＰＦＣ回路は低電力（例えば、１００Ｗ以下）の出力に限られているが、高電力のＰＦＣ回路であっても絶縁型を利用することができる。
また、従来の絶縁型ＰＦＣ回路ではサージ電圧を抑圧するにはスナバ回路が使用されているが、ＲＣスナバでは抵抗における電力損失が発生（回路効率の低下）する。それに対して、実施形態１の回路を採用するとサージのエネルギーを二次側に回生できるため、電力損失を低減できる。
なお、出力がＡＣ電源ラインに対して絶縁できる。
【００８５】
実施形態３について説明する。
スイッチング素子ＳＷ１を用いて高速なスイッチングを行う場合に、スイッチング素子ＳＷ１の直列寄生インダクタンスＬｈ１よりもスイッチング素子ＳＷ２、ダイオードＤ２、キャパシタＣ２の直列インダクタンスＬｈ２の値が大きい場合に問題がある。高速なスイッチングを行うスイッチング素子ＳＷ１として、Gallium Nitride High Electron Mobility Transistor（ＧａＮ−ＨＥＭＴ）などが考えられる。
【００８６】
図１４に、直列寄生インダクタンスＬｈ１と直列インダクタンスＬｈ２の位置を示す。図１４に便宜上寄生インダクタンスＬｈ１とＬｈ２を示すが、寄生インダクタンスは図に示すようなコイルとして実際には存在しない。スイッチング素子ＳＷ１を用いて高速なスイッチングを行う場合に、スイッチング素子ＳＷ１の電流を瞬時にスイッチング素子ＳＷ２、ダイオードＤ２、キャパシタＣ２の回路に移し変えなければならない。しかし、直列寄生インダクタンスＬｈ１よりも直列インダクタンスＬｈ２が大きいと、スイッチング素子ＳＷ１の両端電圧の上昇を抑えることができない。そこで、スイッチング素子ＳＷ１の直列寄生インダクタンスＬｈ１よりもスイッチング素子ＳＷ２、ダイオードＤ２、キャパシタＣ２の直列インダクタンスＬｈ２の値を小さくする必要がある。すなわち、寄生インダクタンスの成分をＬｈ１≧Ｌｈ２の条件にする。寄生インダクタンスの成分をＬｈ１≧Ｌｈ２の条件を満たす方法としては、配線を加工することにより条件を満たす方法が考えられる。配線の加工は、配線長、配線幅、配線厚、配線材料を変えることが考えられる。
【００８７】
実施形態３によれば、高速なスイッチングを行うスイッチング素子ＳＷ１を用いることができる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。また、各実施形態は処理に矛盾の無い限りにおいて、互いに組み合わせても構わない。
【符号の説明】
【００８８】
１  電源ユニット
２  整流回路
３  ＰＦＣ回路
４  ＤＣ−ＤＣ変換回路
Ｔ１、Ｔ２  トランス
Ｄ１、Ｄ２、Ｄ３、Ｄ４  ダイオード
Ｃ１、Ｃ２、Ｃ３  キャパシタ
ＳＷ１、ＳＷ２、ＳＷ３  スイッチング素子
Ｌ１  インダクタ
２１  制御部
２２、２３  電圧計
１２１  ＤＣ−ＤＣ変換部
【図１】
2012111070.tif 000010
【図２】
2012111070.tif 000011
【図３】
2012111070.tif 000012
【図４】
2012111070.tif 000013
【図５】
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【図６】
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【図７】
2012111070.tif 000016
【図８】
2012111070.tif 000017
【図９】
2012111070.tif 000018
【図１０】
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【図１１】
2012111070.tif 000020
【図１２】
2012111070.tif 000021
【図１３】
2012111070.tif 000022
【図１４】
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【手続補正書】
【提出日】平成25年8月22日(2013.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランスの一次巻線と直列に接続される第１のスイッチング素子と、前記第１のスイッチング素子を周期ごとにオン・オフ制御して力率改善をさせる制御部と、前記第１のトランスの一次巻線から二次巻線に伝送される電流を整流および平滑する回路と、を備える絶縁型力率改善回路であって、
前記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを蓄える第１のキャパシタと、前記第１のトランスの一次巻線と前記第１のキャパシタの間に設けられる第２のスイッチング素子と、前記第１のキャパシタに並列に接続される第２のトランスとを備え、前記第１のスイッチング素子と並列に接続される共振部と、
前記共振部から出力される前記共振電流を整流する整流部と、
前記整流部から出力される電力を前記絶縁型力率改善回路の出力に回生する平滑部と、
前記第１のスイッチング素子のターンオフの際に発生するサージのエネルギーを前記第１のキャパシタに蓄えるときに、前記第１のスイッチング素子のターンオフの前の時間に、前記第２のスイッチング素子をオンにして前記第１のトランスの一次巻線と接続させる制御と、
前記第１のスイッチング素子がオフした後の時間に、前記第２のスイッチング素子をオフにし、前記第２のトランスの一次巻線と前記第１のキャパシタとを共振させて前記共振電流を発生させ、前記第１のキャパシタに蓄えたエネルギーを前記第２のトランスの一次巻線から二次巻線へ伝送させて前記整流部に出力させる制御とを、前記周期で行う制御部と、
を備えることを特徴とする絶縁型力率改善回路。
【請求項２】
前記共振部は、
前記第１のスイッチング素子の一方の端子が前記第２のスイッチング素子の一方の端子と接続され、前記第２のスイッチング素子の他方の端子が第１のダイオードのアノード端子と接続され、前記第１のダイオードのカソード端子は前記第１のキャパシタの一方の端子と前記第２のトランスの一次巻線の一方の端子に接続され、前記第２のトランスの一次巻線の他方の端子が第３のスイッチング素子の一方の端子と接続され、前記第１のキャパシタの他方の端子は前記第１のスイッチング素子の他方の端子と前記第３のスイッチング素子の他方の端子と接続され、
前記制御部は、
前記第１のスイッチング素子をオフにする第１の制御信号を出力する時間より前の時間であり、前の時間が前記第２のスイッチング素子をオンにするときのディレイ時間である、前記第２のスイッチング素子をオン・オフする第２の制御信号をオンにする第２のスイッチング素子オン時間を求め、
前記第１の制御信号を出力する時間より後の時間であり、後の時間が前記第１のトランスのリーケージインダクタのエネルギーを前記第１のキャパシタに移し終える遮断時間である、前記第２の制御信号をオフにする第２のスイッチング素子オフ時間を求め、
前記第２のスイッチング素子オン時間と前記第２のスイッチング素子オフ時間とを、次の周期の前記第２のスイッチング素子の制御に反映させる、
ことを特徴とする請求項１に記載の絶縁型力率改善回路。
【請求項３】
前記第１のキャパシタの容量値は、前記第１のトランスの一次側のピーク電流値を２乗した値を、前記サージの電圧の最大値を２乗した値で除算し、前記除算した値と、前記リーケージインダクタのインダクタンス値を、乗算して求めた値であることを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項４】
前記第２のトランスの二次側の巻線数と前記第２のトランスの一次側の巻線数の比は、前記第１のトランスの二次側の巻線数と前記第１のトランスの一次側の巻線数の比より大きいことを特徴とする請求項３に記載の絶縁型力率改善回路。
【請求項５】
前記第２のトランスの一次側のインダクタンス値は、前記第１のキャパシタに蓄えたエネルギーを、次の周期の前記第２のスイッチング素子オン時間までに負荷に回生しきる値であることを特徴とする請求項４に記載の絶縁型力率改善回路。
【請求項６】
前記整流部は、
前記第２のトランスの二次巻線の一方の端子が第２のダイオードのアノード端子と接続され、前記第２のトランスの二次巻線の他方の端子は第３のダイオードのアノード端子と接続され、インダクタと第２のキャパシタが直列に接続される前記平滑部の一方の端子が前記絶縁型ＰＦＣ回路の出力端子の一方の端子と接続され、前記平滑部の他方の端子が前記絶縁型ＰＦＣ回路の出力端子の他方の端子と接続され、前記平滑部の前記インダクタと前記第２のキャパシタとの接続点に第２および第３のダイオードのカソード端子が接続され、前記第２のトランスの二次巻線の中点と前記平滑部の他方の端子が接続され、
前記整流部の出力電力を用いて前記制御部を駆動させる電力を供給する電力供給部を備える、
ことを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項７】
前記制御部は、
前記第３のスイッチング素子の第１のデッドタイムを用いて、前記第２のスイッチング素子オン時間より前の時間に、前記第３のスイッチング素子をオフにする制御信号を出力する第３のスイッチング素子オフ時間を求め、
前記第３のスイッチング素子の第２のデッドタイムを用いて、前記第２のスイッチング素子オフ時間より後の時間に、前記第３のスイッチング素子をオンにする制御信号を出力する第３のスイッチング素子オン時間を求め、
前記第３のスイッチング素子オフ時間と前記第３のスイッチング素子オン時間とを、次の周期の前記第３のスイッチング素子の制御に反映させる、
ことを特徴とする請求項２に記載の絶縁型力率改善回路。
【請求項８】
前記第２のスイッチング素子と前記第１のダイオードと前記第１キャパシタとの直列インダクタンス値が、前記第１のスイッチング素子の直列寄生インダクタンス値以下になるように回路配線をすることを特徴とする請求項１〜７のいずれか１つに記載の絶縁型力率改善回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
共振部は、スイッチング素子ＳＷ１がターンオフにより発生するサージのエネルギーをキャパシタＣ２に蓄え、スイッチング素子ＳＷ１のターンオフの期間にキャパシタＣ２のエネルギーをトランスＴ２の一次巻線から二次巻線へ、キャパシタＣ２とトランスＴ２の一次巻線とを共振させて生成した共振電流を伝送する。共振部は、スイッチング素子ＳＷ２（第２のスイッチング素子）、スイッチング素子ＳＷ３（第３のスイッチング素子）、ダイオードＤ２（第１のダイオード）、キャパシタＣ２（第１のキャパシタ）、トランスＴ２（第２のトランス）を有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
整流部は、共振部から出力される共振電流を整流する。整流部は、ダイオードＤ３（第２のダイオード）、ダイオードＤ４（第３のダイオード）を有している。
平滑部は、整流部から出力される電力をＰＦＣ回路３の出力に回生する。平滑部は、インダクタＬ１、キャパシタＣ３（第２のキャパシタ）を有している。
【国際調査報告】
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2012111070.tif 000025
2012111070.tif 000026
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