(57)【要約】  半導体装置（１００）は、高抵抗基板１上にロジック用ＭＯＳＦＥＴ（１０１ａ）及びスイッチ用ＭＯＳＦＥＴ（１０２ａ、１０２ｂ）が形成される。ロジック用ＭＯＳＦＥＴ（１０１ａ）は、高抵抗基板（１）上に形成されたエピタキシャル層（２）と、エピタキシャル層（２）の上部に形成されたウェル層（８）と、を有する。スイッチ用ＭＯＳＦＥＴ（１０２ａ、１０２ｂ）は、高抵抗基板上（１）に形成され、トレンチ（５）で挟まれることにより上部がメサ形状を有するＬＯＣＯＳ酸化膜（６ａ）と、ＬＯＣＯＳ酸化膜（６ａ）のメサ形状の上に埋め込み酸化膜（３）及びＳＯＩ層（４）と、を有する。ＬＯＣＯＳ酸化膜（６ａ）のメサ形状の上面は、エピタキシャル層（２）の上面と同じ高さである。
2012132219.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗基板上に形成された第１のＭＯＳＦＥＴと、
前記高抵抗基板上に前記第１のＭＯＳＦＥＴとモノリシック集積された第２のＭＯＳＦＥＴと、を備え、
前記第１のＭＯＳＦＥＴは、
前記高抵抗基板上に形成された第１の半導体層と、
前記第１の半導体層の上部に形成された、当該第１のＭＯＳＦＥＴのウェル層である第２の半導体層と、を備え、
前記第２のＭＯＳＦＥＴは、
前記高抵抗基板上に形成され、２つのトレンチで挟まれることにより上部がメサ形状を有し、前記メサ形状の上面が前記第１の半導体層と同じ高さである第１の絶縁層と、
前記第１の絶縁層の前記メサ形状の上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された、当該第２のＭＯＳＦＥＴのウェル層である第３の半導体層と、を備える、
半導体装置。
【請求項２】
前記第１のＭＯＳＦＥＴは、
前記第１の半導体層の上部に前記第２の半導体層を挟んで形成された第１及び第２の素子分離と、
前記第２の半導体層の上部に離間して形成された第１及び第２の拡散層と、
前記第１及び第２の拡散層間の前記第２の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を更に備え、
前記第２のＭＯＳＦＥＴは、
前記第３の半導体層の上部に離間して形成された第３及び第４の拡散層と、
前記第３及び第４の拡散層間の前記第３の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を更に備えることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記高抵抗基板と前記第１の絶縁層との間に形成された、前記高抵抗基板よりも抵抗率が小さい第４の半導体層を備えることを特徴とする、
請求項１又は２に記載の半導体装置。
【請求項４】
高抵抗基板上に形成された第１のＭＯＳＦＥＴと、
前記高抵抗基板上に前記第１のＭＯＳＦＥＴとモノリシック集積された第２のＭＯＳＦＥＴと、を備え、
前記第１のＭＯＳＦＥＴは、
前記高抵抗基板上に形成された第１の半導体層と、
前記第１の半導体層の上部に形成された、当該第１のＭＯＳＦＥＴのウェル層である第２の半導体層と、を備え、
前記第２のＭＯＳＦＥＴは、
前記高抵抗基板上に形成された前記第１の半導体層にトレンチが形成され、その後当該トレンチの側面及び底面から酸化処理されることにより上部が２つのトレンチに挟まれたメサ形状を有する第１の絶縁層と、
前記第１の絶縁層の前記メサ形状の上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成された、当該第２のＭＯＳＦＥＴのウェル層である第３の半導体層と、を備える、
半導体装置。
【請求項５】
前記第１のＭＯＳＦＥＴは、
前記第１の半導体層の上部に前記第２の半導体層を挟んで形成された第１及び第２の素子分離と、
前記第２の半導体層の上部に離間して形成された第１及び第２の拡散層と、
前記第１及び第２の拡散層間の前記第２の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を更に備え、
前記第２のＭＯＳＦＥＴは、
前記第３の半導体層の上部に離間して形成された第３及び第４の拡散層と、
前記第３及び第４の拡散層間の前記第３の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を更に備えることを特徴とする、
請求項４に記載の半導体装置。
【請求項６】
前記高抵抗基板と前記第１の絶縁層との間に形成された、前記高抵抗基板よりも抵抗率が小さい第４の半導体層を備えることを特徴とする、
請求項４又は５に記載の半導体装置。
【請求項７】
前記第２のＭＯＳＦＥＴの前記高抵抗基板上に形成された前記第１の半導体層に、当該第１の半導体層を貫通しないトレンチが形成されることを特徴とする、
請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２のＭＯＳＦＥＴの前記高抵抗基板上に形成された前記第１の半導体層に、前記高抵抗基板に達するトレンチが形成されることを特徴とする、
請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記第２のＭＯＳＦＥＴの前記高抵抗基板上に形成された前記第１の半導体層に、当該第１の半導体層を貫通して前記第４の半導体層に達するトレンチが形成されることを特徴とする、
請求項６に記載の半導体装置。
【請求項１０】
前記高抵抗基板上に第１の半導体層を形成し、
前記第１の半導体層上に第２の絶縁層を形成し、
前記第２の絶縁層上に、第２のＭＯＳＦＥＴのウェル層となる第３の半導体層を形成し、
第１の領域の前記第２の絶縁層及び前記第３の半導体層を除去するとともに、第２の領域の前記第２の絶縁層及び第３の半導体層に開口部を形成し、
前記第２の領域の前記第２の絶縁層及び前記第３の半導体層に形成された前記開口部の前記第１の半導体層をエッチングしてトレンチを形成することにより、２つの前記トレンチに挟まれたメサ形状を前記第２の絶縁層及び前記第３の半導体層下方の前記第１の半導体層に形成し、
前記トレンチの側面及び底面から酸化処理を行うことにより、２つのトレンチで挟まれることにより上部がメサ形状を有する第１の絶縁層を形成し、
前記第１の領域の前記第１の半導体層の上部に、第１のＭＯＳＦＥＴのウェル層となる第２の半導体層を形成する、
半導体装置の製造方法。
【請求項１１】
前記第２の半導体層の形成に先立ち、前記第１の領域の前記第１の半導体層の上部に第１及び第２の素子分離を離間して形成し、
前記第１及び第２の素子分離の間の前記第１の半導体層にイオン注入を行うことにより、前記第２の半導体層を形成し、
前記第２の半導体層上に第１のゲート絶縁膜を形成するとともに、前記第３の半導体層上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に第２のゲート電極を形成し、
前記第１のゲート電極をマスクとして前記第１のゲート絶縁膜をエッチングするとともに、前記第２のゲート電極をマスクとして前記第２のゲート絶縁膜をエッチングし、
前記第１のゲート電極をマスクとして前記第２の半導体層にイオン注入を行うことにより第１及び第２の拡散層を形成するとともに、前記第２のゲート電極をマスクとして前記第３の半導体層にイオン注入を行うことにより第３及び第４の拡散層を形成することを特徴とする、
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の半導体層を形成した後に、イオン注入により前記高抵抗基板と前記第１の半導体層との間に、前記高抵抗基板よりも抵抗率が小さい第４の半導体層を形成することを特徴とする、
請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の領域の前記第１の半導体層に形成するトレンチを、前記第１の半導体層を貫通せずに形成することを特徴とする、
請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の領域の前記第１の半導体層に形成するトレンチを、前記高抵抗基板に達するように形成することを特徴とする、
請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の領域の前記第１の半導体層に形成するトレンチを、前記第１の半導体層を貫通して前記第４の半導体層に達するように形成することを特徴とする、
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に複数種の素子が混載される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話など携帯電子機器における送受信切り替えスイッチとして、これまで化合物半導体素子が使用されてきた。しかし、近年、シリコンＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）をＳＯＩ（Silicon on Insulator）基板上やＳＯＳ（Silicon on Sapphire）基板上に形成することにより、シリコンＭＯＳＦＥＴの高周波特性の改善が目覚しい。その結果、シリコンＭＯＳＦＥＴが携帯電子機器の高周波スイッチとして応用される機会が拡大している。【０００３】
高周波スイッチの性能を示す重要な特性として、伝送損失（ロス）、高調波歪及び相互変調歪み（ＩＭＤ：Inter-modulation Distortion）が挙げられる。これらの特性は、ＭＯＳＦＥＴの寄生容量Ｃとオン抵抗Ｒの積であるＣＲ積を小さくするほど改善することができる。【０００４】
そこで、ＭＯＳＦＥＴの素子サイズを縮小して短チャネル化することによる、寄生容量Ｃ及びオン抵抗Ｒの低減が試みられている。寄生容量Ｃを低減する方法として、薄膜ＳＯＩ基板の採用によるソース・ドレイン拡散層の容量低減やゲート長の微細化などが知られている。このような用途に用いられる薄膜ＳＯＩ基板は、例えばスマートカット法などで作製される。【０００５】
ＳＯＩ基板上にＭＯＳＦＥＴを形成した一般的な半導体装置（特許文献１）について説明する。図５は、ＳＯＩ基板上にＭＯＳＦＥＴを形成した一般的な半導体装置３００の構成を示す断面図である。半導体装置３００では、ＳＯＩ基板はｐ型のシリコン基板３１４を含む。シリコン基板３１４には、第１の領域３１０及び第２の領域３１２がある。第１の領域３１０には高耐圧トランジスタ３１３が形成されている。第１の領域３１０に形成することができる半導体素子としては、他に縦型バイポーラ等がある。第２の領域３１２にはＳＯＩ構造のＭＯＳ電界効果トランジスタ３１５が形成される。第２の領域３１２に形成することができる回路としては、例えば、高速化又は低消費電力化が必要な回路（例えば、携帯情報機器等に用いられる回路）がある。【０００６】
次に、第１の領域３１０の詳細を説明する。高耐圧トランジスタ３１３は、ゲート電極３４０、ソース／ドレイン３３４ａ、３３６ａ、ソース／ドレインのオフセット３３４ｂ、３３６ｂを備える。第１の領域３１０のシリコン基板３１４にはｐ型のウェル３１６が形成されている。ウェル３１６上にはゲート酸化膜３３８が形成されている。ゲート酸化膜３３８の厚さは例えば４０〜１００ｎｍである。ゲート酸化膜３３８を挟むようにウェル３１６上には、オフセット用ＬＯＣＯＳ酸化膜３２２、３２４が形成されている。ゲート酸化膜３３８上にはゲート電極３４０が形成されている。ゲート電極３４０の一方の端部はオフセット用ＬＯＣＯＳ酸化膜３２２上に位置している。ゲート電極３４０の他方の端部はオフセット用ＬＯＣＯＳ酸化膜３２４上に位置している。【０００７】
オフセット用ＬＯＣＯＳ酸化膜３２２下のウェル３１６にはｎ型のソース／ドレインのオフセット３３４ｂが形成されている。ウェル３１６にはｎ型のソース／ドレイン３３４ａが形成されている。ｎ型のソース／ドレイン３３４ａはソース／ドレインのオフセット３３４ｂの隣に位置している。オフセット用ＬＯＣＯＳ酸化膜３２４下のウェル３１６にはｎ型のソース／ドレインのオフセット３３６ｂが形成されている。ウェル３１６にはｎ型のソース／ドレイン３３６ａが形成されている。ｎ型のソース／ドレイン３３６ａはソース／ドレインのオフセット３３６ｂの隣に位置している。【０００８】
ウェル３１６の一方の端部には素子分離用ＬＯＣＯＳ酸化膜３２６、ウェル３１６の他方の端部には素子分離用ＬＯＣＯＳ酸化膜３２０がそれぞれ形成されている。素子分離用ＬＯＣＯＳ酸化膜３２６下のウェル３１６にはｐ型のチャネルストッパ領域３３０が形成されている。ＬＯＣＯＳ酸化膜３２０下のウェル３１６にはｐ型のチャネルストッパ領域３３２が形成されている。ゲート電極３４０を覆うようにシリコン基板３１４上には層間絶縁膜３５０が形成されている。層間絶縁膜３５０にはソース／ドレイン３３４ａを露出させるスルーホール３４２が形成されている。層間絶縁膜３５０上にはアルミ配線３４６が形成されている。アルミ配線３４６はスルーホール３４２にも形成され、ソース／ドレイン３３４ａと電気的に接続されている。層間絶縁膜３５０にはソース／ドレイン３３６ａを露出させるスルーホール３４４が形成されている。層間絶縁膜３５０上にはアルミ配線３４８が形成されている。アルミ配線３４８はスルーホール３４４にも形成され、ソース／ドレイン３３６ａと電気的に接続されている。【０００９】
次に、第２の領域３１２の詳細を説明する。ＭＯＳ電界効果トランジスタ３１５は、ゲート電極３６０、ソース／ドレイン３５４、３５６を備える。第２の領域３１２のシリコン基板３１４上には埋め込み酸化膜３１８が形成されている。埋め込み酸化膜３１８上にはシリコン単結晶層が形成されている。このシリコン単結晶層にはｐ型のボディ領域３５２、ｎ型のソース／ドレイン３５４、３５６が形成されている。埋め込み酸化膜３１８上には素子分離用ＬＯＣＯＳ酸化膜３２６、３２８が形成されている。素子分離用ＬＯＣＯＳ酸化膜３２６、３２８によってＭＯＳ電界効果トランジスタ３１５は他の素子と絶縁分離される。【００１０】
ボディ領域３５２上にはゲート酸化膜３５８が形成されている。ゲート酸化膜３５８の厚みは、例えば、３〜１０ｎｍである。ゲート電極３６０を覆うようにシリコン基板３１４上には層間絶縁膜３５０が形成されている。層間絶縁膜３５０にはソース／ドレイン３５４を露出させるスルーホール３６２が形成されている。層間絶縁膜３５０上にはアルミ配線３６６が形成されている。アルミ配線３６６はスルーホール３６２にも形成され、ソース／ドレイン３５４と電気的に接続されている。層間絶縁膜３５０にはソース／ドレイン３５６を露出させるスルーホール３６４が形成されている。層間絶縁膜３５０上にはアルミ配線３６８が形成されている。アルミ配線３６８はスルーホール３６４にも形成され、ソース／ドレイン３５６と電気的に接続されている。【００１１】
すなわち、半導体装置３００は、深い拡散層を必要とする高耐圧ＭＯＳＦＥＴとＳＯＩ構造のＭＯＳＦＥＴとを、同一基板に形成することが可能である。【００１２】
その他、回路サイズを抑制しつつ、スルーレートを容易に制御することができるドライブ回路が提案されている（特許文献２）。また、同種の半導体装置の例が提示されている（特許文献３及び４）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−７２１９号公報
【特許文献２】特開平８−１０２４９８号公報
【特許文献３】特開２００８−２２７０８４号公報
【特許文献４】特開２００７−２０１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところが、発明者は、上述の半導体装置には、以下のような問題点が有ることを見出した。一般に、ＳＯＩ構造のＭＯＳＦＥＴは、寄生容量の低減や、高周波用途に用いる場合には、支持基板の影響の抑制が求められる。そのため、埋め込み酸化膜（ＢＯＸ）層を厚く形成する必要がある。厚い埋め込み酸化膜層を持ったＭＯＳＦＥＴを作製するには、図５に示す半導体装置３００のように、ＳＯＩ基板及びＢＯＸ層と支持基板との間に高い段差が生じてしまう。その結果、リソグラフィ工程では、段差によるフォーカスずれが生じ、デバイスの寸法精度が悪化する。また、ドライエッチング工程における段差部の膜残りの発生やエッチング条件の複雑化を招いてしまう。従って、上述の半導体装置では、作製できるデバイスの制限や歩留まりの低下が避けられない。
【課題を解決するための手段】
【００１５】
本発明の一態様である半導体装置は、高抵抗基板上に形成された第１のＭＯＳＦＥＴと、前記高抵抗基板上に前記第１のＭＯＳＦＥＴとモノリシック集積された第２のＭＯＳＦＥＴと、を備え、前記第１のＭＯＳＦＥＴは、前記高抵抗基板上に形成された第１の半導体層と、前記第１の半導体層の上部に形成された、当該第１のＭＯＳＦＥＴのウェル層である第２の半導体層と、を備え、前記第２のＭＯＳＦＥＴは、前記高抵抗基板上に形成され、２つのトレンチで挟まれることにより上部がメサ形状を有し、前記メサ形状の上面が前記第１の半導体層と同じ高さである第１の絶縁層と、前記第１の絶縁層の前記メサ形状の上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された、当該第２のＭＯＳＦＥＴのウェル層である第３の半導体層と、を備えるものである。これにより、第１の絶縁層を形成しても、第１の絶縁層は、前記第２の半導体層よりも上部に突出することはなく、第１及び第２のＭＯＳＦＥＴ間に生じる段差を抑制することができる。【００１６】
本発明の一態様である半導体装置は、高抵抗基板上に形成された第１のＭＯＳＦＥＴと、前記高抵抗基板上に前記第１のＭＯＳＦＥＴとモノリシック集積された第２のＭＯＳＦＥＴと、を備え、前記第１のＭＯＳＦＥＴは、前記高抵抗基板上に形成された第１の半導体層と、前記第１の半導体層の上部に形成された、当該第１のＭＯＳＦＥＴのウェル層である第２の半導体層と、を備え、前記第２のＭＯＳＦＥＴは、前記高抵抗基板上に形成された前記第１の半導体層にトレンチが形成され、その後当該トレンチの側面及び底面から酸化処理されることにより上部が２つのトレンチに挟まれたメサ形状を有する第１の絶縁層と、前記第１の絶縁層の前記メサ形状の上に形成された第２の絶縁層と、前記第２の絶縁層上に形成された、当該第２のＭＯＳＦＥＴのウェル層である第３の半導体層と、を備えるものである。これにより、第１の絶縁層を形成しても、第１の絶縁層は、前記第２の半導体層よりも上部に突出することはなく、第１及び第２のＭＯＳＦＥＴ間に生じる段差を抑制することができる。【００１７】
本発明の一態様である半導体装置の製造方法は、前記高抵抗基板上に第１の半導体層を形成し、前記第１の半導体層上に第２の絶縁層を形成し、前記第２の絶縁層上に、第２のＭＯＳＦＥＴのウェル層となる第３の半導体層を形成し、第１の領域の前記第２の絶縁層及び前記第３の半導体層を除去するとともに、第２の領域の前記第２の絶縁層及び第３の半導体層に開口部を形成し、前記第２の領域の前記第２の絶縁層及び前記第３の半導体層に形成された前記開口部の前記第１の半導体層をエッチングしてトレンチを形成することにより、２つの前記トレンチに挟まれたメサ形状を前記第２の絶縁層及び前記第３の半導体層下方の前記第１の半導体層に形成し、前記トレンチの側面及び底面から酸化処理を行うことにより、２つのトレンチで挟まれることにより上部がメサ形状を有する第１の絶縁層を形成し、前記第１の領域の前記第１の半導体層の上部に、第１のＭＯＳＦＥＴのウェル層となる第２の半導体層を形成するものである。これにより、第１の絶縁層を形成しても、第１の絶縁層は、前記第２の半導体層よりも上部に突出することはなく、第１及び第２のＭＯＳＦＥＴ間に生じる段差を抑制することができる。
【発明の効果】
【００１８】
本発明によれば、絶縁層上に形成されるトランジスタを好適にモノリシック集積することができる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１にかかる半導体装置１００の構成を模式的に示す断面図である。
【図２Ａ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｂ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｃ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｄ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｅ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｆ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｇ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｈ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｉ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｊ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｋ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｌ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｍ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｎ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｏ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図２Ｐ】実施の形態１にかかる半導体装置１００の製造方法を模式的に示す断面図である。
【図３】実施の形態２にかかる半導体装置２００の製造方法を模式的に示す断面図である。
【図４Ａ】実施の形態２にかかる半導体装置２００の基板Ｓｕｂ２の製造方法を模式的に示す断面図である。
【図４Ｂ】実施の形態２にかかる半導体装置２００の基板Ｓｕｂ２の製造方法を模式的に示す断面図である。
【図５】半導体装置３００の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２１】
実施の形態１
本発明の実施の形態１にかかる半導体装置１００について説明する。図１は、実施の形態１にかかる半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、高抵抗基板１上にモノリシック集積されたロジック回路領域１０１及びスイッチ回路領域１０２を有する。ロジック回路領域１０１には、例えば図１のように、ロジック用ＭＯＳＦＥＴ１０１ａが形成される。スイッチ回路領域１０２には、スイッチ用ＭＯＳＦＥＴ１０２ａ及び１０２ｂが形成される。
【００２２】
ロジック回路領域１０１では、高抵抗基板１上にエピタキシャル層２が形成されている。高抵抗基板１は、例えば抵抗率ρｓ＝１０ｋΩ・ｃｍのシリコンからなる。エピタキシャル層は、例えば抵抗率ρｅ＝１０〜２０Ω・ｃｍのｎ型のシリコンからなる。エピタキシャル層２の上部には、絶縁層であるＬＯＣＯＳ酸化膜６ａが形成される。２つのＬＯＣＯＳ酸化膜６ａの間には、例えばｐ型シリコンからなるウェル層８が形成される。ロジック用ＭＯＳＦＥＴ１０１ａは、ウェル層８上に形成される。なお、ウェル層８が形成されていない部分のエピタキシャル層２及びＬＯＣＯＳ酸化膜６ａは、ゲート酸化膜９ａで覆われる。
【００２３】
ロジック用ＭＯＳＦＥＴ１０１ａの構成について説明する。ウェル層８の上部には、例えばｎ型の２つの拡散層１２ａが形成される。２つの拡散層１２ａは、それぞれロジック用ＭＯＳＦＥＴ１０１ａのソース及びドレインである。２つの拡散層１２ａの間のウェル層８とゲート電極１０ａとの間には、絶縁層であるゲート酸化膜９ａが形成される。なお、ゲート電極１０ａは例えばポリシリコンからなり、ゲート酸化膜９ａは酸化シリコン膜からなる。ゲート電極１０ａの上には、シリサイド１３ａが形成されている。拡散層１２ａ上には、シリサイド１３ｂが形成されている。ゲート電極１０ａの側壁は、サイドウォール１１で覆われている。そして、ロジック用ＭＯＳＦＥＴ１０１ａを覆う層間絶縁膜１４が形成されている。シリサイド１３ａ及び１３ｂ上の層間絶縁膜１４には、コンタクトホールが形成されている。
【００２４】
スイッチ回路領域１０２では、高抵抗基板１上に、絶縁層であるＬＯＣＯＳ酸化膜６ｂが形成される。ＬＯＣＯＳ酸化膜６ｂは、トレンチ５が設けられている。これにより、トレンチ５に挟まれるＬＯＣＯＣ酸化膜の上部は、メサ形状を有する。トレンチ５には、酸化膜７が充填されている。
【００２５】
スイッチ用ＭＯＳＦＥＴ１０２ａの構成について説明する。ＬＯＣＯＳ酸化膜６ｂ上には、埋め込み酸化膜３（厚み０．１〜０．４μｍ）及びＳＯＩ層４（厚み０．１μｍ以下）が形成されている。絶縁層である埋め込み酸化膜３は例えば酸化シリコンからなり、ＳＯＩ層４は例えばシリコンからなる。ＳＯＩ層４の上部には、拡散層１２ｂが形成される。２つの拡散層１２ｂは、それぞれスイッチ用ＭＯＳＦＥＴ１０２ａのソース及びドレインである。ＳＯＩ層４の上面とゲート電極１０ｂとの間には、絶縁層であるゲート酸化膜９ｂが形成される。なお、ゲート電極１０ｂは例えばポリシリコンからなり、ゲート酸化膜９ｂは酸化シリコンからなる。ゲート電極１０ｂの上には、シリサイド１３ｃが形成されている。拡散層１２ｂ上には、シリサイド１３ｄが形成されている。ゲート電極１０ｂの側壁は、サイドウォール１１で覆われている。そして、スイッチ用ＭＯＳＦＥＴ１０２ａを覆う層間絶縁膜１４が形成されている。シリサイド１３ｃ及び１３ｄ上の層間絶縁膜１４には、コンタクトホールが形成されている。なお、スイッチ用ＭＯＳＦＥＴ１０２ｂの構成はスイッチ用ＭＯＳＦＥＴ１０２ａと同様であるので、説明を省略する。
【００２６】
なお、半導体装置１００においては、ロジック回路領域１０１が第１の領域に相当し、スイッチ回路領域１０２が第２の領域に相当する。ロジック用ＭＯＳＦＥＴ１０１ａが第１のＭＯＳＦＥＴに相当し、スイッチ用ＭＯＳＦＥＴ１０２ａ及び１０２ｂが第２のＭＯＳＦＥＴに相当する。エピタキシャル層２、ウェル層８、ＳＯＩ層４及び界面キャリア抑制層１５は、それぞれ第１〜第４の半導体層に相当する。ＬＯＣＯＳ酸化膜６ｂ、埋め込み酸化膜３は、それぞれ第１及び第２の酸化膜に相当する。ゲート酸化膜９ａ及び９ｂは、それぞれ第１及び第２のゲート絶縁膜に相当する。拡散層１２ａは、第１及び第２の拡散層に相当する。拡散層１２ｂは、第３及び第４の拡散層に相当する。ＬＯＣＯＳ酸化膜６ａは、第１及び第２の素子分離に相当する。上述の用語の相関関係は、以下においても同様である。
【００２７】
続いて、半導体装置１００の製造方法について説明する。図２Ａ〜図２Ｐは、半導体装置１００の製造方法を模式的に示す断面図である。まず、高抵抗基板１に、例えばＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)などにより、エピタキシャル層２を形成する。そして、埋め込み酸化膜３及びＳＯＩ層４をスマートカット法によるウェーハ貼り合わせにて形成し、し、ＳＯＩ基板を作製する（図２Ａ）。
【００２８】
次いで、フォトリソグラフィにより、フォトレジスト３１を形成する。フォトレジスト３１は、スイッチ回路領域１０２に開口を有する。また、フォトレジスト３１は、ロジック回路領域１０１には形成されない（図２Ｂ）。そして、フォトレジスト３１をマスクとしてドライエッチングを行い、埋め込み酸化膜３及びＳＯＩ層４を除去する。エッチング終了後、フォトレジスト３１を除去する。この際、残存する埋め込み酸化膜３及びＳＯＩ層４の幅は、０．６μｍ以下である（図２Ｃ）。
【００２９】
次いで、ロジック回路領域１０１及びスイッチ回路領域１０２に、後の工程でマスクとして使用する酸化膜２１及び窒化膜２２を形成する。例えば、酸化膜２１は酸化シリコンを用いることができ、窒化膜２２には窒化シリコンを用いることができる。酸化膜２１及び窒化膜２２のそれぞれは、例えばプラズマＣＶＤ法などにより形成することが可能である（図２Ｄ）。
【００３０】
次いで、ＬＯＣＯＳ酸化膜形成に用いるマスクパターンを形成する。具体的には、フォトリソグラフィにより、フォトレジスト３２を形成する。フォトレジスト３２は、スイッチ回路領域１０２に残存する埋め込み酸化膜３及びＳＯＩ層４の上方に形成される。また、フォトレジスト３２は、ロジック回路領域１０１の素子分離を設ける部分に開口が形成される。そして、フォトレジスト３２をマスクとして窒化膜ドライエッチング及び酸化膜ドライエッチングを行い、フォトレジスト３２の開口部の埋め込み酸化膜３及びＳＯＩ層４を除去する。続いて、シリコンドライエッチングを行い、エピタキシャル層２にトレンチ５ａを形成する。なお、この際、トレンチ５ａがエピタキシャル層２を貫通しないようにエッチングを行う（図２Ｅ）。
【００３１】
上述のエッチング終了後に、フォトレジスト３２を除去する。フォトレジスト３２の除去後、フォトリソグラフィによりフォトレジスト３３を形成する。フォトレジスト３３は、ロジック回路領域１０１を覆って形成される。なお、フォトレジスト３３は、スイッチ回路領域１０２には形成されない。そして、フォトレジスト３３及び窒化膜２２をマスクとしてシリコンドライエッチングを行い、スイッチ回路領域１０２のトレンチ５ｂを、エピタキシャル層２を貫通して高抵抗基板１に到達するように形成する（図２Ｆ）。
【００３２】
上述のエッチング終了後に、フォトレジスト３３を除去する。フォトレジスト３３の除去後、ＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ酸化膜６ａ及び６ｂを形成する。スイッチ回路領域１０２では、トレンチの底面（下方）及び側面（横方向）から酸化が広がる。すなわち、横方向に酸化が広がることにより、埋め込み酸化膜３及びＳＯＩ層４下方のエピタキシャル層２は全て酸化される。下方に酸化が広がることにより、高抵抗基板１は底面方向に酸化される。その結果、ＬＯＣＯＳ酸化膜６ｂの底面から埋め込み酸化膜３までの厚みは、２．０μｍ以上の十分な厚さとなる。なお、ＬＯＣＯＳ酸化を行うと、酸化前に比べて体積膨張が生じるため、埋め込み酸化膜３及びＳＯＩ層４下方のＬＯＣＯＳ酸化膜６ｂは、横方向に膨張する。また、ロジック回路領域１０１では、トレンチ部分の酸化が進み、ＬＯＣＯＳ酸化膜６ａが形成される。なお、ＬＯＣＯＳ酸化膜６ａは、体積膨張により、窒化膜２２の上面から盛り上がって形成される（図２Ｇ）。
【００３３】
次いで、酸化膜７を形成する。例えば、酸化膜は酸化シリコンであり、プラズマＣＶＤ法を用いて形成することが可能である（図２Ｈ）。そして、平坦化処理を行い、窒化膜２２よりも上方の酸化膜７を除去する。この際、酸化膜７は、ＣＭＰ（Chemical Mechanical Polishing）又はエッチバックにより平坦化される（図２Ｉ）。平坦化処理終了後、フォトリソグラフィによりフォトレジスト３４を形成する。フォトレジスト３４は、スイッチ回路領域１０２を覆って形成されるが、ロジック回路領域１０１には形成されない。そして、フォトレジスト３４をマスクとして、例えばウェットエッチングを行い、ロジック回路領域１０１に残存する酸化膜７を除去する（図２Ｊ）。
【００３４】
次いで、ロジック回路領域１０１のウェル層８を形成する。まず、ウェットエッチングにより、窒化膜２２を除去する。この際、埋め込み酸化膜３及びＳＯＩ層４の側面には、酸化膜２１を介して若干の窒化膜２２が残存するが、図面の簡略化のため、以降では省略する。続いて、フォトリソグラフィにより、フォトレジスト３５を形成する。フォトレジスト３５は、スイッチ回路領域１０２を覆い、ロジック回路領域１０１のウェル層８を形成する領域に開口が形成される。ウェル層８は素子分離として機能するＬＯＣＯＳ酸化膜６ａに挟まれた領域に形成されるので、開口はＬＯＣＯＳ酸化膜６ａに挟まれた領域に形成される。そして、フォトレジスト３５をマスクとしてイオン注入を行い、ウェル層８を形成する（図２Ｋ）。
【００３５】
イオン注入終了後、フォトレジスト３５を除去する。そして、例えばウェットエッチングにより、酸化膜２１及びエピタキシャル層２上に突出した部分のＬＯＣＯＳ酸化膜６ａを除去する。この際、埋め込み酸化膜３及びＳＯＩ層４の側面には、若干の酸化膜２１が残存するが、図面の簡略化のため、以降では省略する。その後、ゲート酸化を行い、ロジック回路領域１０１上にゲート酸化膜９ａを形成し、ＳＯＩ層４上にゲート酸化膜９ｂを形成する（図２Ｌ）。
【００３６】
次いで、ゲート電極を形成する。まず、ロジック回路領域１０１及びスイッチ回路領域１０２にゲート電極の材料であるポリシリコン膜１０を形成する。ポリシリコン膜１０は、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成することが可能である（図２Ｍ）。そして、フォトリソグラフィにより、フォトレジスト３６を形成する。フォトレジスト３６は、ゲート電極を形成する部分、すなわち、ＳＯＩ層４及びウェル層８に形成されたポリシリコン膜１０上に形成される。続いて、例えばドライエッチングにより、フォトレジスト３６の開口部のポリシリコン膜１０を除去する。これにより、ロジック回路領域１０１にはロジック用ＭＯＳＦＥＴ１０１ａのゲート電極１０ａが形成され、スイッチ回路領域１０２にはスイッチ用ＭＯＳＦＥＴ１０２ａ及び１０２ｂのゲート電極１０ｂが形成される（図２Ｎ）。
【００３７】
ゲート電極形成後、フォトレジスト３６を除去する。そして、ＬＤＤ（Lightly Doped Drain）構造を形成するため、ゲート電極１０ａ及び１０ｂをマスクとして、ＬＤＤイオン注入を行う。続いて、例えばプラズマＣＶＤ法により酸化膜を形成し、形成した酸化膜を例えばドライエッチングによりエッチバックする。これにより、ゲート電極１０ａ及び１０ｂの側面にサイドウォール１１を形成する。その後、イオン注入を行い、ソース及びドレインを形成する（図２Ｏ）。なお、図２Ｏでは、図面の簡略化のため、ＬＤＤイオン注入及びその後のイオン注入により形成したソース領域及びドレイン領域を、ロジック回路領域１０１では拡散層１２ａ、スイッチ回路領域１０２では拡散層１２ｂと表示している。
【００３８】
次いで、例えばスパッタリング法により、ゲート電極及び拡散層の表面に、シリサイド１３ａ〜１３ｄを形成する。ゲート電極１０ａ上にはシリサイド１３ａが形成され、拡散層１２ａ上にはシリサイド１３ｂが形成される。ゲート電極１０ｂ上にはシリサイド１３ｃが形成され、拡散層１２ｂ上にはシリサイド１３ｄが形成される（図２Ｐ）。
【００３９】
最後に、既存の層間絶縁膜形成技術により層間絶縁膜１４を形成し、図１に示す半導体装置１００を形成することができる。
【００４０】
上述の半導体装置１００及びその製造方法では、基板Ｓｕｂ１（エピタキシャル層２及び高抵抗基板１）に形成したトレンチを用いて、スイッチ用ＭＯＳＦＥＴ１０２ａ及び１０２ｂのＬＯＣＯＳ酸化膜６ｂを形成する。従って、２．０μｍ以上の厚みを有するＬＯＣＯＳ酸化膜６ｂを形成しても、基板Ｓｕｂ１の上面（エピタキシャル層２の上面）よりも上方にＬＯＣＯＳ酸化膜６ｂが突出することは無い。これにより、ＬＯＣＯＳ酸化膜形成による段差の発生を防止することができる。なお、製造工程中で生じるその他の段差は、通常の半導体プロセスでも同様である。従って、本構成及び本製造方法によれば、ＬＯＣＯＳ酸化膜を形成した後の高段差の発生を防止し、高い寸法精度及び良好な歩留まりを有する半導体装置を提供することができる。
【００４１】
実施の形態２
次に、本発明の実施の形態２にかかる半導体装置２００について説明する。図３は、実施の形態２にかかる半導体装置２００の構成を模式的に示す断面図である。半導体装置２００は、ＬＯＣＯＳ酸化膜６ｂの下部に、界面キャリア抑制層１５を有する。すなわち、半導体装置２００の基板Ｓｕｂ２は、半導体装置２００の基板Ｓｕｂ１に界面キャリア抑制層１５を追加した構成を有する。界面キャリア抑制層１５は、高抵抗基板１よりも抵抗率が小さい層として構成される。半導体装置２００のその他の構成は、半導体装置１００と同様であるので説明を省略する。
【００４２】
続いて、半導体装置２００の製造方法について説明する。半導体装置２００の製造方法では、基板の作製方法が異なる。図４Ａ及び図４Ｂは、半導体装置２００の基板Ｓｕｂ２の製造方法を模式的に示す断面図である。半導体装置２００の製造方法は、半導体装置１００の製造方法を示す図２Ａを、図４Ａ及び図４Ｂに置換したプロセスである。
【００４３】
本製造方法においては、フォトリソグラフィにより、エピタキシャル層２上に、ロジック回路領域１０１のみを覆うように、フォトレジスト３７を形成する（図４Ａ）。そして、高エネルギーのイオン注入により、高抵抗基板１の予め定めた深さ領域に、界面キャリア抑制層１５を形成する（図４Ｂ）。フォトレジスト３７を除去した後の製造工程は、界面キャリア抑制層１５が存在することを除き、図２Ｂ〜図２Ｐと同様であるので、説明を省略する。
【００４４】
一般に、ＳＯＩ構造を有するＭＯＳＦＥＴを高速デバイスに適用すると、ＬＯＣＯＳ酸化膜６ｂのような厚い酸化膜の下部領域の高抵抗基板内に空乏層が生じることがある。その結果、半導体装置の高速動作を阻害する事態が生じることがある。しかしながら、上述の半導体装置２００及びその製造方法では、ＬＯＣＯＳ酸化膜６ｂの下部に界面キャリア抑制層１５が形成される。これにより、ＬＯＣＯＳ酸化膜６ｂの下部領域の高抵抗基板内での空乏層を防止できる。従って、本構成及び本製造方法によれば、半導体装置１００及びその製造方法と同様の作用効果を奏するのみならず、高速動作対応に優れる半導体装置及びその製造方法を提供することができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。たとえば、トレンチ５ｂは、エピタキシャル層２を貫通せずに形成してもよい。また、トレンチ５ｂは、界面キャリア抑制層１５を貫通してもよいし、貫通しなくてもよい。
【００４６】
上述の酸化膜、窒化膜等の材料は例示に過ぎず、例えば酸化シリコン、窒化シリコン、酸窒化シリコンなどの他の絶縁膜を適用することも可能である。また、半導体（シリコン）導電型についても、例示に過ぎず、例えばｐ型とｎ型を入れ換えてもよい。
【００４７】
この出願は、２０１１年３月２９日に出願された日本出願特願２０１１−７２６９９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００４８】
１  高抵抗基板
２  エピタキシャル層
３  埋め込み酸化膜
４  ＳＯＩ層
５  トレンチ
６ａ、６ｂ  ＬＯＣＯＳ酸化膜
７  酸化膜
８  ウェル層
９ａ、９ｂ  ゲート酸化膜
１０  ポリシリコン膜
１０ａ、１０ｂ  ゲート電極
１１  サイドウォール
１２ａ、１２ｂ  拡散層
１３ａ〜１３ｄ  シリサイド
１４  層間絶縁膜
１５  界面キャリア抑制層
２１  酸化膜
２２  窒化膜
３１〜３７  フォトレジスト
１００、２００、３００  半導体装置
１０１  ロジック回路領域
１０２  スイッチ回路領域
１０１ａ  ロジック用ＭＯＳＦＥＴ
１０２ａ、１０２ｂ  スイッチ用ＭＯＳＦＥＴ
３１０  第１の領域
３１２  第２の領域
３１３  高耐圧トランジスタ
３１４  シリコン基板
３１５  電界効果トランジスタ
３１６  ウェル
３１８  埋め込み酸化膜
３２０、３２６、３２８  素子分離用ＬＯＣＯＳ酸化膜
３２２、３２４  オフセット用ＬＯＣＯＳ酸化膜
３３０、３３２  チャネルストッパ領域
３３４ａ、３３６ａ、３５４、３５６  ソース／ドレイン
３３４ｂ、３３６ｂ  ソース／ドレインのオフセット
３３８、３５８  ゲート酸化膜
３４０、３６０  ゲート電極
３４２、３４４、３６２、３６４  スルーホール
３４６、３４８、３６６、３６８  アルミ配線
３５０  層間絶縁膜
３５２  ボディ領域
Ｓｕｂ１、Ｓｕｂ２  基板
【図１】
2012132219.tif 000003
【図２Ａ】
2012132219.tif 000004
【図２Ｂ】
2012132219.tif 000005
【図２Ｃ】
2012132219.tif 000006
【図２Ｄ】
2012132219.tif 000007
【図２Ｅ】
2012132219.tif 000008
【図２Ｆ】
2012132219.tif 000009
【図２Ｇ】
2012132219.tif 000010
【図２Ｈ】
2012132219.tif 000011
【図２Ｉ】
2012132219.tif 000012
【図２Ｊ】
2012132219.tif 000013
【図２Ｋ】
2012132219.tif 000014
【図２Ｌ】
2012132219.tif 000015
【図２Ｍ】
2012132219.tif 000016
【図２Ｎ】
2012132219.tif 000017
【図２Ｏ】
2012132219.tif 000018
【図２Ｐ】
2012132219.tif 000019
【図３】
2012132219.tif 000020
【図４Ａ】
2012132219.tif 000021
【図４Ｂ】
2012132219.tif 000022
【図５】
2012132219.tif 000023
【国際調査報告】
2012132219.tif 000024
2012132219.tif 000025
2012132219.tif 000026
2012132219.tif 000027