(57)【要約】本技術は、回路規模を抑えつつ、消費電力を低減させることができるＡ／Ｄ変換器、固体撮像装置および駆動方法、並びに電子機器に関する。比較器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較し、下位ビット記憶素子は、比較器の出力信号に基づいて、所定のカウントパターンでのカウント値を保持し、グレイコードバイナリ変換回路は、下位ビット記憶素子に保持されたカウントパターンでのカウント値をバイナリデータに変換し、格納動作制御回路は、グレイコードバイナリ変換回路に変換されたバイナリデータに応じたパルス信号を下位ビットU/D CNTに供給する。本技術は、例えば、グレイコードや位相シフトコードをクロック信号として用いて、カウント値を記憶素子に保持するイメージセンサに適用することができる。
2012133192.tif 000002
【特許請求の範囲】
【請求項１】
時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部と
を備える
Ａ／Ｄ変換器。
【請求項２】
前記記憶保持部は、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給し、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持する
請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記変換部は、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換し、
前記供給部は、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給する
請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、
前記供給部は、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給する
請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントする
請求項３に記載のＡ／Ｄ変換器。
【請求項６】
前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに備える
請求項２に記載のＡ／Ｄ変換器。
【請求項７】
前記カウントパターンは、グレイコードである
請求項１に記載のＡ／Ｄ変換器。
【請求項８】
前記カウントパターンは、位相シフトコードである
請求項１に記載のＡ／Ｄ変換器。
【請求項９】
光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記Ａ／Ｄ変換器は、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部と
を備える固体撮像装置。
【請求項１０】
前記記憶保持部は、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給し、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持する
請求項９に記載の固体撮像装置。
【請求項１１】
前記変換部は、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換し、
前記供給部は、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給する
請求項１０に記載の固体撮像装置。
【請求項１２】
前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、
前記供給部は、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給する
請求項１１に記載の固体撮像装置。
【請求項１３】
前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントする
請求項１１に記載の固体撮像装置。
【請求項１４】
クロック信号を生成するクロック生成部と、
前記クロック信号に基づいて、前記カウントパターンでのカウント値を前記記憶保持部に入力する入力部とをさらに備える
請求項９に記載の固体撮像装置。
【請求項１５】
前記入力部は、複数の前記Ａ／Ｄ変換器毎に設けられ、
前記クロック信号を、複数の前記Ａ／Ｄ変換器毎に設けられた前記入力部に伝送するためのクロックバッファを、複数の前記Ａ／Ｄ変換器毎に備え、
前記クロックバッファは、前記比較部の出力信号が反転した後、前記基準信号を、前記供給部に伝送する
請求項１４に記載の固体撮像装置。
【請求項１６】
前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに備える
請求項１０に記載の固体撮像装置。
【請求項１７】
前記カウントパターンは、グレイコードである
請求項９に記載の固体撮像装置。
【請求項１８】
前記カウントパターンは、位相シフトコードである
請求項９に記載の固体撮像装置。
【請求項１９】
光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備える固体撮像素子の駆動方法であって、
前記Ａ／Ｄ変換器が、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較ステップと、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持ステップと、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換ステップと、
前記変換部に変換された前記バイナリデータに応じたパルス信号をカウンタに供給する供給ステップと
含む駆動方法。
【請求項２０】
光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記Ａ／Ｄ変換器は、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号をカウンタに供給する供給部とを備える固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、Ａ／Ｄ変換器、固体撮像装置および駆動方法、並びに電子機器に関し、特に、回路規模を抑えつつ、消費電力を低減させることができるようにするＡ／Ｄ変換器、固体撮像装置および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、イメージセンサにおいて、画素の垂直列毎のリセット成分と信号成分のそれぞれに対してA/D（Analog/Digital）変換を行い、それぞれの差分を求めることでノイズを低減させるCDS（Correlated Double Sampling）処理が行われている。【０００３】
CDS処理においては、例えば、リセット成分についてのカウント値をダウンカウントして保持し、その後、信号成分についてのカウント値を、保持されたカウント値からアップカウントすることで、リセット成分と信号成分の差分が求められる。【０００４】
一方で、グレイコードや位相シフトコードをクロック信号として用いて、カウント値を記憶素子に保持するようにしたイメージセンサが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３８７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のイメージセンサにおいて、上述したCDS処理を行うことを考えた場合、信号成分を読み出す際に、記憶素子に保持されている、リセット成分についてのカウント値が消えてしまい、リセット成分と信号成分の差分を求めることができない。【０００７】
そこで、リセット成分についてのカウント値を保持する記憶素子と、信号成分についてのカウント値を保持する記憶素子とをそれぞれ設ける必要があるが、この場合、Ｎビットの信号に対して、Ｎ個の記憶素子が２組（すなわち２Ｎ個）必要となり、また、リセット成分と信号成分の差分を求める減算器にそれぞれの成分のカウント値を伝送する信号線も２Ｎ本必要となる。これにより、回路規模が大きくなるとともに、伝送における消費電力および伝送時間が増大してしまう。【０００８】
また、特許文献１のイメージセンサにおいては、記憶素子でカウント値を保持しているという特性上、内部での加算／減算を行うことができないので、２つもしくはそれ以上の複数の信号をＡ／Ｄ変換器内部で加算する構成を実現する場合、加算のための回路を追加する必要がある。【０００９】
本技術は、このような状況に鑑みてなされたものであり、回路規模を抑えつつ、消費電力を低減させることができるようにするものである。
【課題を解決するための手段】
【００１０】
本技術の一側面のＡ／Ｄ変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部とを備える。【００１１】
前記記憶保持部には、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給させ、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持させることができる。【００１２】
前記変換部には、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換させ、前記供給部には、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給させることができる。【００１３】
前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、前記供給部には、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給させることができる。【００１４】
前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントするようにすることができる。【００１５】
前記Ａ／Ｄ変換器には、前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに設けることができる。【００１６】
前記カウントパターンは、グレイコードとすることができる。【００１７】
前記カウントパターンは、位相シフトコードとすることができる。【００１８】
本技術の一側面の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイと、前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部とを備える。【００１９】
前記記憶保持部には、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給させ、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持させることができる。【００２０】
前記変換部には、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換させ、前記供給部には、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給させることができる。【００２１】
前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、前記供給部には、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給させることができる。【００２２】
前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントするようにすることができる。【００２３】
前記固体撮像装置には、クロック信号を生成するクロック生成部と、前記クロック信号に基づいて、前記カウントパターンでのカウント値を前記記憶保持部に入力する入力部とをさらに設けることができる。【００２４】
前記固体撮像装置には、前記入力部が、複数の前記Ａ／Ｄ変換器毎に設けられ、前記クロック信号を、複数の前記Ａ／Ｄ変換器毎に設けられた前記入力部に伝送するためのクロックバッファを、複数の前記Ａ／Ｄ変換器毎に設け、前記クロックバッファには、前記比較部の出力信号が反転した後、前記基準信号を、前記供給部に伝送させることができる。【００２５】
前記Ａ／Ｄ変換器には、前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに設けることができる。【００２６】
前記カウントパターンは、グレイコードとすることができる。【００２７】
前記カウントパターンは、位相シフトコードとすることができる。【００２８】
本技術の一側面の駆動方法は、光電変換を行う複数の画素が行列状に配列された画素アレイと、前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備える固体撮像素子の駆動方法であって、前記Ａ／Ｄ変換器が、時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較ステップと、前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持ステップと、前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換ステップと、前記変換部に変換された前記バイナリデータに応じたパルス信号をカウンタに供給する供給ステップとを含む。【００２９】
本技術の一側面の電子機器は、光電変換を行う複数の画素が行列状に配列された画素アレイと、前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器は、時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、前記変換部に変換された前記バイナリデータに応じたパルス信号をカウンタに供給する供給部とを備える固体撮像装置を備える。【００３０】
本技術の一側面においては、時間とともに電圧値が変化するランプ波形の参照電圧とアナログ信号の入力電圧とが比較され、比較結果としての出力信号に基づいて、所定のカウントパターンでのカウント値が保持され、保持されたカウントパターンでのカウント値がバイナリデータに変換され、変換されたバイナリデータに応じたパルス信号がカウンタにされる。
【発明の効果】
【００３１】
本技術の一側面によれば、回路規模を抑えつつ、消費電力を低減させることが可能となる。
【図面の簡単な説明】
【００３２】
【図１】本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
【図２】カラムAD変換回路の詳細な構成例を示す図である。
【図３】基準パルスとBIN選択スイッチの動作について説明する図である。
【図４】BIN選択信号による基準パルスのマスクの例について説明する図である。
【図５】カラムAD変換回路の動作を説明するタイミングチャートである。
【図６】固体撮像装置の他の機能構成例を示すブロック図である。
【図７】固体撮像装置のさらに他の機能構成例を示すブロック図である。
【図８】基準パルスの他の例について説明する図である。
【図９】積層構造を有する固体撮像装置の構成例を示す図である。
【図１０】積層構造を有する固体撮像装置の回路配置について説明する図である。
【図１１】本技術を適用した電子機器の一実施の形態の構成例を示す図である。
【発明を実施するための形態】
【００３３】
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．本技術の基本的な適用例
２．カラム数が大きい場合の適用例
３．メタステーブル対策を施した適用例
４．その他
【００３４】
＜１．本技術の基本的な適用例＞
［固体撮像装置の構成例］
図１は、本技術が適用される固体撮像装置としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ（以下、単に、イメージセンサという）の構成例を示している。
【００３５】
図１のイメージセンサ１０においては、画素１１が行列状に配列された画素アレイ部１２が設けられ、列ごとに図の上下方向（画素列の画素の配列方向）に沿って形成されている垂直信号線１３を介して、画素の信号（アナログ信号）が読み出される。
【００３６】
カラムAD変換回路１４は、垂直信号線１３を介して読み出されたアナログ信号を、Ｎビットのデジタル信号に変換して、出力バッファ１５に出力する。出力バッファ１５から出力されたデジタル信号は、後段の図示せぬデジタル信号処理回路において、所定のデジタル信号処理が施される。
【００３７】
クロック生成回路１６は、クロック信号を生成し、DAC（Digital Analog Converter）１７、下位ビットグレイコード生成回路１８、および基準パルス生成回路１９に供給する。
【００３８】
DAC１７は、クロック生成回路１６からのクロック信号に基づいて、時間とともに電圧値が変化するランプ波形の参照電圧を発生し、カラムAD変換回路１４に入力する。
【００３９】
下位ビットグレイコード生成回路１８は、いわゆるグレイコードカウンタであり、クロック生成回路１６からのクロック信号に基づいて、グレイコードでのカウントを行う。
【００４０】
基準パルス生成回路１９は、クロック生成回路１６からのクロック信号に基づいて、後述で説明する基準パルス信号を生成し、カラムAD変換回路１４に供給する。
【００４１】
次に、カラムAD変換回路１４の構成について説明する。
【００４２】
カラムAD変換回路１４は、比較器３１、下位ビット記憶素子３２、桁上がり切り替えスイッチ回路３３、上位ビットU/D CNT（Up/Down Counter）３４、グレイコードバイナリ変換回路３５、格納動作制御回路３６、および下位ビットU/D CNT３７を備える。
【００４３】
比較器３１は、DAC１７から入力される参照電圧と、垂直信号線１３を介して読み出されたアナログ信号の電圧（入力電圧）とを比較し、参照電圧と入力電圧の大小関係に基づいた出力を、下位ビット記憶素子３２に対して行う。比較器３１は、参照電圧と入力電圧の大小関係が反転すると、その出力を反転させる。
【００４４】
下位ビット記憶素子３２は、比較器３１の出力が反転するまで、下位ビットグレイコード生成回路１８の、グレイコードでのカウント値の最上位ビットを表す最上位ビット信号を、桁上がり切り替えスイッチ回路３３を介して、上位ビットU/D CNT３４に供給する。また、下位ビット記憶素子３２は、比較器３１の出力が反転したとき、グレイコードでのカウントによるカウント値の、最上位ビットより下位側の下位ビットを保持し、そのカウント値をグレイコードバイナリ変換回路３５に供給する。  
【００４５】
桁上がり切り替えスイッチ回路３３は、下位ビット記憶素子３２からの最上位ビット信号か、または、上位ビットU/D CNT３７からの最上位ビット信号のいずれかを、上位ビットU/D CNT３４に供給するように切り替えるスイッチからなる。
【００４６】
上位ビットU/D CNT３４は、桁上がり切り替えスイッチ回路３３からの最上位ビット信号に応じてカウントを行い、そのカウント値を保持する。グレイコードの最上位ビットは、バイナリコードの最上位ビットと同一となるので、上位ビットU/D CNT３４は、最上位ビットをバイナリコードでカウントすることになる。
【００４７】
グレイコードバイナリ変換回路３５は、下位ビット記憶素子３２からのグレイコードでの下位ビットのカウント値をバイナリデータに変換し、格納動作制御回路３６に供給する。
【００４８】
格納動作制御回路３６は、グレイコードバイナリ変換回路３５からのバイナリデータに応じたパルス信号を下位ビットU/D CNT３７に供給（格納）する。具体的には、例えば、格納動作制御回路３６は、基準パルス生成回路１９からの基準パルス信号のうちの、グレイコードバイナリ変換回路３５からのバイナリデータの各ビットの値に対応したパルス信号を下位ビットU/D CNT３７に供給する。下位ビットU/D CNT３７に供給されるパルス信号におけるパルスの数は、グレイコードでのカウント値が変換されたバイナリデータの値を同一となるようになされる。
【００４９】
下位ビットU/D CNT３７は、格納動作制御回路３６からのパルス信号に応じてカウントを行い、そのカウント値を保持する。すなわち、下位ビットU/D CNT３７は、下位ビットをバイナリコードでカウントすることになる。
【００５０】
［カラムAD変換回路の詳細な構成例］
ここで、図２を参照して、図１のカラムAD変換回路１４の詳細な構成例について説明する。なお、図２のカラムAD変換回路１４においては、比較器３１の図示は省略されている。
【００５１】
図２のカラムAD変換回路１４において、下位ビット記憶素子３２は、ｎ個の記憶素子３２−０乃至３２−ｎから構成される。記憶素子３２−０乃至３２−ｎにはそれぞれ、下位ビットグレイコード生成回路１８の、グレイコードでのカウントによるカウント値が入力される。
【００５２】
比較器３１の出力が反転するまでは、記憶素子３２−０乃至３２−ｎに入力されるカウント値のうち、記憶素子３２−ｎに入力されるカウント値に桁上がりが発生した場合、上述した最上位ビット信号が、桁上がり切り替えスイッチ回路３３を介して、上位ビットU/D CNT３４に供給される。
【００５３】
比較器３１の出力が反転すると、記憶素子３２−ｎから上位ビットU/D CNT３４への最上位ビット信号の供給は停止され、そのとき記憶素子３２−０乃至３２−ｎに入力されたカウント値が、記憶素子３２−０乃至３２−ｎそれぞれに保持される。このとき、桁上がり切り替えスイッチ回路３３のスイッチは、下位ビット記憶素子３２側から下位ビットU/D CNT３７側に切り替わる。
【００５４】
その後、記憶素子３２−０乃至３２−ｎそれぞれに保持された、グレイコードでのカウント値GC_0乃至GC_nは、グレイコードバイナリ変換回路３５に供給される。
【００５５】
グレイコードバイナリ変換回路３５は、記憶素子３２−０乃至３２−ｎからのグレイコードでのカウント値GC_0乃至GC_nを、バイナリデータBIN_0乃至BIN_nに変換し、格納動作制御回路３６に供給する。
【００５６】
図２の格納動作制御回路３６は、BIN選択スイッチSW_0乃至SW_n、および、ANDゲート３６ａから構成される。
【００５７】
BIN選択スイッチSW_0乃至SW_nは、SW_0から順番にON/OFFの動作を行い、BIN選択スイッチSW_0乃至SW_nのそれぞれに入力（供給）されるバイナリデータBIN_0乃至BIN_nの値に応じた出力信号であるBIN選択信号を、ANDゲート３６ａに入力する。
【００５８】
ANDゲート３６ａは、基準パルス生成回路１９からの基準パルス信号を構成するパルス列を、BIN選択スイッチSW_0乃至SW_nからのBIN選択信号が入力されたタイミングに応じて出力する。
【００５９】
［基準パルスとBIN選択スイッチの動作］
ここで、図３を参照して、基準パルスとBIN選択スイッチの動作について説明する。
【００６０】
基準パルス生成回路１９が生成する基準パルス信号は、下位ビットのビット数がｎである場合、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となる。具体的には、基準パルス信号は、図３の上から１番目に示されるように、１，２，４，８，・・・，２ｎの、ｎ個のパルス列からなるパルス信号となる。
【００６１】
また、図３の上から２番目以降に示されるように、BIN選択スイッチSW_0乃至SW_nは、SW_0から順番にON/OFFの動作を行う。図３においては、BIN選択スイッチSW_0乃至SW_3の動作が示されており、BIN選択スイッチSW_0乃至SW_3のそれぞれに入力されるバイナリデータBIN_0乃至BIN_3の値に応じたBIN選択信号がANDゲート３６ａに入力されるようになる。
【００６２】
なお、図３に示されるように、基準パルス信号における１個目のパルス列（２０（＝１）パルス）は、BIN選択スイッチSW_0の動作（BIN選択信号）に対応し、基準パルス信号における２個目のパルス列（２１（＝２）パルス）は、BIN選択スイッチSW_1の動作（BIN選択信号）に対応している。同様に、基準パルス信号における３個目のパルス列（２２（＝４）パルス）は、BIN選択スイッチSW_2の動作（BIN選択信号）に対応し、基準パルス信号における４個目のパルス列（２３（＝８）パルス）は、BIN選択スイッチSW_3の動作（BIN選択信号）に対応している。このように、基準パルス信号における（ｉ＋１）個目のパルス列（２ｉパルス）は、BIN選択スイッチSW_iの動作（BIN選択信号）に対応するようになる。
【００６３】
すなわち、ANDゲート３６ａによれば、基準パルス信号におけるｎ個のパルス列は、バイナリデータBIN_0乃至BIN_nの値に応じたBIN選択信号のONまたはOFF（１または０）に基づいてスルーまたはマスクされるようになる。具体的には、バイナリデータBIN_0乃至BIN_nのｉビット目（BIN_i）の値が１である場合、基準パルスにおける（ｉ＋１）個目のパルス列（２ｉパルス）はスルーされ、ｉビット目（BIN_i）の値が０である場合、基準パルスにおける（ｉ＋１）個目のパルス列（２ｉパルス）はマスクされる。ANDゲート３６ａによって、パルス列がスルーまたはマスクされた基準パルスは、マスク後信号として、下位ビットU/D CNT３７に供給される。
【００６４】
［BIN選択信号による基準パルスのマスクの例］
ここで、図４を参照して、BIN選択信号による基準パルスのマスクの例について説明する。
【００６５】
例えば、グレイコードバイナリ変換回路３５によって変換されたバイナリデータの下位４ビットが「１０１０」（１０進法の値で「１０」）であったとする。
【００６６】
この場合、バイナリデータの１ビット目と３ビット目の値が１（０ビット目と２ビット目の値は０）であるので、BIN選択スイッチSW_0乃至SW_3のそれぞれに入力されるバイナリデータBIN_0乃至BIN_3それぞれの値「０」、「１」、「０」、「１」に応じた、図４の上から２番目に示されるBIN選択信号がANDゲート３６ａに入力される。一方で、図４の上から１番目に示される基準パルスがANDゲート３６ａに入力される。
【００６７】
これにより、ANDゲート３６ａによって、基準パルスにおける１個目のパルス列（２０（＝１）パルス）はマスクされ、２個目のパルス列（２１（＝２）パルス）はスルーされ、３個目のパルス列（２２（＝４）パルス）はマスクされ、４個目のパルス列（２３（＝８）パルス）はマスクされるようになる。その結果、図４の上から３番目に示されるように、マスク後信号として、１０パルスのマスク後信号が、下位ビットU/D CNT３７に供給される。すなわち、グレイコードバイナリ変換回路３５によって変換されたバイナリデータの値と同一の数のパルスが供給されるようになる。
【００６８】
そして、下位ビットU/D CNT３７は、マスク後信号として供給されてくるパルスをカウントし、すなわち、グレイコードバイナリ変換回路３５によって変換されたバイナリデータの値をカウントし、そのカウント値を保持する。このようにして、下位ビットU/D CNT３７は、下位ビット記憶素子３２に保持された下位ビットをバイナリコードでカウントする。
【００６９】
なお、下位ビットU/D CNT３７におけるカウント値において、ｎビットからの桁上がりが発生した場合、最上位ビット信号が、桁上がり切り替えスイッチ回路３３を介して、上位ビットU/D CNT３４に供給される。すなわち、上位ビットU/D CNT３４は、下位ビットU/D CNT３７における最上位ビットをキャリーとしてカウントする。
【００７０】
［カラムAD変換回路の動作について］
次に、図５のタイミングチャートを参照して、カラムAD変換回路１４の動作について説明する。
【００７１】
なお、図５の例においては、下位ビット記憶素子３２には０ビット乃至３ビット（ｎ＝３）のカウント値が保持されるものとする。
【００７２】
まず、上位ビットU/D CNT３４および下位ビットU/D CNT３７のカウント値をリセットするカウント値リセット信号が入力された後、時刻t11において、CNT（カウンタ）イネーブル信号がオンされると、画素１１の垂直列毎のリセットレベル（リセット成分）の読み出しが開始される。図５の例においては、リセットレベルの読み出し期間は、１回目のAD期間として示されている。このとき、上位ビットU/D CNT３４は、記憶素子３２−０乃至３２−３に入力されるグレイコードでのカウント値の最上位ビットのダウンカウントを開始する。
【００７３】
時刻t12において、比較器３１の出力（カウント停止信号）が反転すると、上位ビットU/D CNT３４は、ダウンカウントを停止し、そのときのカウント値を保持するとともに、記憶素子３２−０乃至３２−３もまた、そのときのカウント値を保持する。
【００７４】
１回目のAD期間終了後、格納動作制御回路イネーブル信号がオンされると、格納動作制御回路３６による、記憶素子３２−０乃至３２−３に保持された下位ビットのカウント値の格納動作（１回目のGC BIN格納期間）が開始される。このとき、グレイコードバイナリ変換回路３５は、記憶素子３２−０乃至３２−３からのグレイコードでのカウント値GC_0乃至GC_3を、バイナリデータBIN_0乃至BIN_3に変換し、格納動作制御回路３６に供給する。
【００７５】
そして、時刻t13において、格納動作制御回路３６においては、基準パルス生成回路１９からの基準パルスとともに、BIN選択スイッチSW_0乃至SW_3のそれぞれに入力されるバイナリデータBIN_0乃至BIN_3それぞれの値（図５の例では「０」、「１」、「０」、「１」）に応じたBIN選択信号の、ANDゲート３６ａへの入力が開始される。そして、図４を参照して説明したように、ANDゲート３６ａによって、スルーまたはマスクされた基準パルスが、マスク後信号として下位ビットU/D CNT３７に供給されると、下位ビットU/D CNT３７は、マスク後信号として供給されてくるパルスのダウンカウントを開始する。下位ビットU/D CNT３７によるダウンカウントは、時刻t14まで行われる。
【００７６】
時刻t14において、格納動作制御回路イネーブル信号がオフされ、１回目のGC BIN格納期間が終了すると、下位ビットU/D CNT３７は、ダウンカウントを停止し、そのときのカウント値を保持する。
【００７７】
このようにして、リセットレベルについてのカウント値が、上位ビットU/D CNT３４および下位ビットU/D CNT３７にダウンカウントされ、保持される。
【００７８】
次に、時刻t21において、CNTイネーブル信号がオンされると、画素１１の垂直列毎の信号レベル（信号成分）の読み出しが開始される。図５の例においては、信号レベルの読み出し期間は、２回目のAD期間として示されている。このとき、上位ビットU/D CNT３４は、記憶素子３２−０乃至３２−３に入力されるグレイコードでのカウント値の最上位ビットのアップカウントを、時刻t12において保持されたカウント値から開始する。なお、記憶素子３２−０乃至３２−３においては、リセットレベルについてのカウント値は消去されている。
【００７９】
時刻t22において、比較器３１の出力（カウント停止信号）が反転すると、上位ビットU/D CNT３４は、アップカウントを停止し、そのときのカウント値を保持するとともに、記憶素子３２−０乃至３２−３もまた、そのときのカウント値を保持する。
【００８０】
２回目のAD期間終了後、格納動作制御回路イネーブル信号がオンされると、格納動作制御回路３６による、記憶素子３２−０乃至３２−３に保持された下位ビットのカウント値の格納動作（２回目のGC BIN格納期間）が開始される。このとき、グレイコードバイナリ変換回路３５は、記憶素子３２−０乃至３２−３からのグレイコードでのカウント値GC_0乃至GC_3を、バイナリデータBIN_0乃至BIN_3に変換し、格納動作制御回路３６に供給する。
【００８１】
そして、時刻t23において、格納動作制御回路３６においては、基準パルス生成回路１９からの基準パルスとともに、BIN選択スイッチSW_0乃至SW_3のそれぞれに入力されるバイナリデータBIN_0乃至BIN_3それぞれの値（図５の例では「１」、「０」、「１」、「１」）に応じたBIN選択信号の、ANDゲート３６ａへの入力が開始される。そして、図４を参照して説明したように、ANDゲート３６ａによって、スルーまたはマスクされた基準パルスが、マスク後信号として下位ビットU/D CNT３７に供給されると、下位ビットU/D CNT３７は、マスク後信号として供給されてくるパルスのアップカウントを、時刻t14において保持された値から開始する。下位ビットU/D CNT３７のアップカウントは、時刻t24まで行われる。
【００８２】
なお、図５の例においては、時刻t23乃至t24の期間で、下位ビットU/D CNT３７におけるカウント値において、桁上がりが発生し、上位ビットU/D CNT３４は、下位ビットU/D CNT３７における最上位ビットをキャリーとしてアップカウントしている。
【００８３】
時刻t24において、格納動作制御回路イネーブル信号がオフされ、２回目のGC BIN格納期間が終了すると、下位ビットU/D CNT３７は、アップカウントを停止し、そのときのカウント値を保持する。
【００８４】
このようにして、信号レベルについてのカウント値が、上位ビットU/D CNT３４および下位ビットU/D CNT３７にアップカウントされ、保持される。
【００８５】
すなわち、リセットレベルについてのカウント値をダウンカウントして保持し、信号レベルについてのカウント値を、保持されたカウント値からアップカウントするようにしたので、カラム毎にCDS処理を行うことができるようになる。
【００８６】
その後、上位ビットU/D CNT３４および下位ビットU/D CNT３７からそれぞれのビット値が順番に出力され、全てのビット（Ｎビット）のデータが出力されるようになる。
【００８７】
以上の動作によれば、グレイコードを用いてカウント値を記憶素子に保持するイメージセンサにおいてCDS処理を行う場合であっても、リセット成分についてのカウント値を保持する記憶素子と、信号成分についてのカウント値を保持する記憶素子とをそれぞれ設ける必要がなく、また、リセット成分と信号成分の差分を求める減算器にそれぞれの成分のカウント値を伝送する信号線をそれぞれ設ける必要もないので、回路規模を抑えつつ、消費電力を低減させることが可能となる。
【００８８】
また、下位ビットの格納動作は、リセットレベルの読み出し動作と信号レベルの読み出し動作との間、および、信号レベルの読み出し動作の後に行われるので、処理時間を増大させることなくCDS処理を行うことができる。
【００８９】
さらに、格納動作で扱われるデータ量（ビット量）は、下位ビットのみに削減されるので、転送のための回路規模を抑えつつ、後段のデジタル信号処理による消費電力をさらに低減させることが可能となる。
【００９０】
なお、読み出し動作と下位ビットの格納動作とで、上位ビットU/D CNT３４と下位ビットU/D CNT３７の動作のタイミングが異なるため、それぞれのカウント値には、オフセット成分が含まれるが、CDS処理によってキャンセルされるので、最終的に、正しいカウント値を得ることができる。
【００９１】
また、２つもしくはそれ以上の複数個の画素の信号をＡ／Ｄ変換器内部で加算する構成においては、図５で示される動作によってある画素のカウント値を得た後、そのカウント値をリセットせず、選択される画素を切り替えた後に、図５で示される動作を再度行うことで、上位ビットU/D CNT３４と下位ビットU/D CNT３７とで加算が行われるようになる。したがって、本技術によれば、２つもしくはそれ以上の複数個の画素の信号をＡ／Ｄ変換器内部で加算する構成を、加算のための回路を追加することなく実現することが可能となる。
【００９２】
以上においては、下位ビットグレイコード生成回路１８のグレイコードでのカウント値が、全ての画素列（カラム）のカラムAD変換回路１４に供給される構成について説明してきたが、カラム数が多い場合、下位ビットグレイコード生成回路１８からのパルスの伝送負荷が大きくなり、高速なパルスが伝送されなくなる。
【００９３】
そこで、以下においては、複数のカラムAD変換回路１４毎に、下位ビットグレイコード生成回路を設けるようにした構成について説明する。
【００９４】
＜２．カラム数が大きい場合の適用例＞
［固体撮像装置の構成例］
図６は、複数のカラムAD変換回路１４毎に、下位ビットグレイコード生成回路を設けるようにした固体撮像装置としてのイメージセンサ（CMOSイメージセンサ）の構成例を示している。
【００９５】
なお、図６のイメージセンサ１１０において、図１のイメージセンサ１０に設けられたものと同様の機能を備える構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【００９６】
すなわち、図６のイメージセンサ１１０において、図１のイメージセンサ１０と異なるのは、クロック切り替えスイッチ１２１、クロックバッファ１２２−１乃至１２２−Ｍ、クロック切り替えスイッチ１２３−１乃至１２３−Ｍを新たに設け、下位ビットグレイコード生成回路１８に代えて下位ビットグレイコード生成回路１２４−１乃至１２４−Ｍを設けた点である。
【００９７】
なお、以下においては、クロックバッファ１２２−１乃至１２２−Ｍ、クロック切り替えスイッチ１２３−１乃至１２３−Ｍ、および下位ビットグレイコード生成回路１２４−１乃至１２４−Ｍをそれぞれ区別しない場合には、単に、クロックバッファ１２２、クロック切り替えスイッチ１２３、および下位ビットグレイコード生成回路１２４ということとする。また、下位ビットグレイコード生成回路１２４は、図１の下位ビットグレイコード生成回路１８と同様の機能を有するので、その説明は省略する。
【００９８】
図６のイメージセンサ１１０においては、画素１１の画素列の数（カラム数）は、図１のCMOSイメージセンサ１０における画素１１の画素列の数に比べて十分大きい。また、図６のイメージセンサ１１０においては、クロックバッファ１２２、クロック切り替えスイッチ１２３、および下位ビットグレイコード生成回路１２４は、複数のカラムAD変換回路１４毎に設けられている。
【００９９】
すなわち、例えば、クロックバッファ１２２、クロック切り替えスイッチ１２３、および下位ビットグレイコード生成回路１２４がそれぞれ、２５６カラム毎に設けられている場合、イメージセンサ１１０のカラム数は、２５６×Ｍカラムとなる。
【０１００】
クロック切り替えスイッチ１２１は、クロック生成回路１６からのクロック信号か、または、図示せぬ基準パルス生成回路からの基準パルス信号のいずれかを、クロックバッファ１２２に供給するように切り替えるためのスイッチである。
【０１０１】
クロックバッファ１２２は、クロック切り替えスイッチ１２１からのクロック信号または基準パルス信号を、低スキューで各カラムのカラムAD変換回路１４に分配するために、例えば２５６等の複数のカラム毎に設けられている。
【０１０２】
クロック切り替えスイッチ１２３は、クロックバッファ１２２によって分配されるクロック信号を下位ビットグレイコード生成回路１２４に伝送するか、または、基準パルス信号を格納動作制御回路３６に伝送するかを切り替えるためのスイッチである。
【０１０３】
以上の構成によれば、２５６等の複数のカラム毎にクロックバッファ１２２および下位ビットグレイコード生成回路１２４を設け、クロック生成回路１６からのクロック信号を下位ビットグレイコード生成回路１２４に分配するようにしたので、図１のイメージセンサ１０における効果と同等の効果が得られるとともに、カラム数の多いイメージセンサにおいても、下位ビットグレイコード生成回路から各カラムのカラムAD変換回路へのパルスの伝送負荷を抑えることができ、遅延のない高速なパルスを伝送することができるようになる。
【０１０４】
なお、クロック生成回路１６から下位ビットグレイコード生成回路１２４それぞれに分配されるクロック信号は、それぞれ異なる遅延を持つので、下位ビットグレイコード生成回路１２４は、それぞれ異なるタイミングで動作することとなる。したがって、下位ビットグレイコード生成回路１２４それぞれが行うグレイコードでのカウント値も、それぞれ異なる値となるが、クロック信号の遅延は、下位ビットグレイコード生成回路１２４毎に一定であるので、その遅延による影響は、CDS処理によってキャンセルされ、最終的に、正しいカウント値を得ることができる。
【０１０５】
［基準パルスの伝送について］
ところで、図６に示されるイメージセンサ１１０においても、下位ビットの格納動作が、リセットレベルの読み出し動作と信号レベルの読み出し動作との間、および、信号レベルの読み出し動作の後に行われる。この下位ビットの格納動作が行われる期間を、下位ビット格納期間ということとすると、下位ビット格納期間においては、下位ビットグレイコード生成回路１２４は、カウントを行う必要がない。すなわち、下位ビット格納期間においては、クロック生成回路１６からクロックバッファ１２２を介して下位ビットグレイコード生成回路１２４にクロック信号が分配される必要がない。
【０１０６】
そこで、下位ビット格納期間においては、クロック切り替えスイッチ１２１，１２２が、基準パルス信号側に切り替えられるようにする。
【０１０７】
すなわち、リセットレベルおよび信号レベルの読み出し動作期間においては、クロック生成回路１６からのクロック信号が、クロックバッファ１２２を介して下位ビットグレイコード生成回路１２４に分配されるように、クロック切り替えスイッチ１２１，１２２が、クロック信号側に切り替えられる。その後、比較器３１の出力が反転すると、下位ビット記憶素子３２に、そのときの下位ビットグレイコード生成回路１２４のグレイコードでのカウント値が保持される。下位ビット記憶素子３２に保持されたグレイコードでのカウント値は、グレイコードバイナリ変換回路３５によりバイナリデータに変換されて、格納動作制御回路３６に供給される。
【０１０８】
そして、下位ビット格納期間においては、基準パルス信号が、クロックバッファ１２２を介して格納動作制御回路３６に分配されるように、クロック切り替えスイッチ１２１，１２２が、基準パルス信号側に切り替えられる。これにより、格納動作制御回路３６は、基準パルス信号とグレイコードバイナリ変換回路３５からのバイナリデータに基づいて、下位ビットU/D CNT３７にカウント値を格納することができる。
【０１０９】
このようにして、下位ビット格納期間において、クロック切り替えスイッチ１２１，１２２がクロック信号側から基準パルス信号側に切り替えられるので、基準パルス信号用のクロックバッファを新たに設ける必要がなく、基準パルス信号の伝送負荷を抑えることができるとともに、遅延のない高速な基準パルス信号を伝送することができるようになる。したがって、下位ビット格納期間を短縮することができるようになり、ひいてはCDS処理に要する時間を短縮することができるようになる。
【０１１０】
ところで、上述したカラムAD変換回路１４の構成においては、下位ビット記憶素子３２に入力されるカウント値に桁上がりが発生したときに、最上位ビット信号が上位ビットU/D CNT３４に供給される。しかしながら、その桁上がりの瞬間に比較器３１の出力が反転した場合、最上位ビット信号のリップルによって、下位ビット記憶素子３２のカウント値は桁上がりしないが、上位ビットU/D CNT３４においてはカウントされてしまうことによるビットの非整合、いわゆるメタステーブルが発生する恐れがある。これにより、誤カウントを行う可能性がある。
【０１１１】
そこで、以下においては、メタステーブル対策を施すようにした構成について説明する。
【０１１２】
＜３．メタステーブル対策を施した適用例＞
［固体撮像装置の構成例］
図７は、メタステーブル対策を施すようにした固体撮像装置としてのイメージセンサ（CMOSイメージセンサ）の構成例を示している。
【０１１３】
なお、図７のイメージセンサ２１０において、図６のイメージセンサ１１０に設けられたものと同様の機能を備える構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【０１１４】
すなわち、図７のイメージセンサ２１０において、図６のイメージセンサ１１０と異なるのは、カラムAD変換回路１４内に、メタステーブル対策回路２２１を新たに設けた点である。
【０１１５】
メタステーブル対策回路２２１は、下位ビットグレイコード生成回路１８のグレイコードでのカウントをクロックとして動作し、下位ビット記憶素子３２からの最上位ビット信号を遅延させて上位ビットU/D CNT３４に供給する。
【０１１６】
具体的には、メタステーブル対策回路２２１は、下位ビットグレイコード生成回路１８のカウント（クロック）に基づいて、下位ビット記憶素子３２からの最上位ビット信号の立ち下がりを一時マスクするマスク信号を生成する。メタステーブル対策回路２２１は、マスク信号により、下位ビット記憶素子３２からの最上位ビット信号の立ち下がりをマスクする。そして、マスク信号によるマスクが解除されると、メタステーブル対策回路２２１は、マスクが解除された後の最上位ビット信号を上位ビットU/D CNT３４に供給する。
【０１１７】
以上の構成によれば、下位ビット記憶素子３２からの最上位ビット信号を遅延させて上位ビットU/D CNT３４に供給するようにしたので、図６のイメージセンサ１１０における効果と同等の効果が得られるとともに、下位ビット記憶素子３２のカウント値は桁上がりしないが、上位ビットU/D CNT３４においてはカウントされてしまうメタステーブルの発生を防ぐことができるようになる。
【０１１８】
なお、上述したメタステーブル対策回路２２１は、図１のカラムAD変換回路１４に設けられるようにしてももちろんよい。
【０１１９】
また、上述したイメージセンサにおいては、グレイコードカウンタとしての下位ビットグレイコード生成回路１８（下位ビットグレイコード生成回路１２４）がカウントするグレイコードをクロック信号として用いて、カウント値を記憶素子に保持するようにした。これに対して、上述したイメージセンサにおいて、下位ビットグレイコード生成回路１８（下位ビットグレイコード生成回路１２４）に代えて、位相シフトコード等の、所定の法則によるカウントパターンでカウントするカウントコード生成回路を設けるようにして、そのカウントコードをクロック信号として用いて、カウント値を記憶素子に保持するようにしてもよい。
【０１２０】
このような構成においても、上述したイメージセンサにおける効果と同等の効果が得られるようになる。
【０１２１】
また、以上においては、基準パルス信号は、下位ビットのビット数がｎである場合、最下位ビットに対応するパルス列から順番にｎ個のパルス列が並ぶように構成されるものとしたが、ｎ個のパルス列は、他の順番で並ぶようにしてもよい。
【０１２２】
例えば、基準パルス信号は、下位ビットのビット数がｎである場合、上位ビット、すなわちｎビット目に対応するパルス列から順番にｎ個のパルス列が並ぶように構成される。具体的には、基準パルス信号は、図８に示されるように、２ｎ，・・・８，４，２，１の、ｎ個のパルス列からなるパルス信号としてもよい。なお、この場合、BIN選択スイッチSW_0乃至SW_nの動作も、これに対応した順番となる。
【０１２３】
また、本技術を適用したイメージセンサにおいて、格納動作制御回路３６は、グレイコードバイナリ変換回路３５からのバイナリデータに応じたパルス信号を下位ビットU/D CNT３７に供給（格納）することができればよく、その構成は、図２に示されたものに限らず、その他の構成とすることが可能である。
【０１２４】
＜４．その他＞
さらに、本技術は、積層構造を有する固体撮像装置にも適用することができる。
【０１２５】
［積層構造を有する固体撮像装置の構成例］
図９は、本技術を適用した、積層構造を有する固体撮像装置の構成例を示している。
【０１２６】
固体撮像装置４１０は、図９に示すように、第１チップ（上チップ）４１１と第２チップ（下チップ）４１２の積層構造を有する。この固体撮像装置４１０は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の固体撮像装置として形成される。
【０１２７】
上下２チップの積層構造において、第１チップ４１１はCMOSイメージセンサ（CIS：CMOS Image Sensor)チップ、第２チップ４１２は第１チップ４１１の制御回路および画像処理回路を含むロジックチップで構成される。ボンディングパッドBPDおよび入出力回路は第２チップ（下チップ）４１２に形成されており、第１チップ（上チップ）には、第２チップ４１２にワイヤーボンドするための開口部OPNが形成されている。
【０１２８】
このような２チップの積層構造を有する固体撮像装置４１０は、以下の特徴的な構成を有する。
【０１２９】
（１）画像信号の上下チップ４１１，４１２間の信号授受を行う端縁部は、アナログ系回路のうちデジタル系回路との境界的な回路であるコンパレータやΣΔ変調器の出力部とする。
（２）上下チップ４１１，４１２間の接続は、たとえばビアを通して行われる。
（３）第１チップ（上チップ）４１１はCIS(CMOS Image Sensor)プロセスを用いる。ただし、トランジスタは高耐圧トランジスタ（CMOS）のみ使用し、配線層数を画素アレイおよびその周辺回路の構成に必要な最低限の配線層数とし、コストの低減を図る。ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のMOS系トランジスタにより厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。なお、一般的なCISプロセスは、制御回路や画像処理回路など高速論理回路のために低耐圧LVの高速トランジスタも高耐圧のトランジスタと共に必要である。さらに高速論理回路のために、画素アレイおよび周辺回路に最低必要な配線層数より多い配線層数が必要となる。
（４）第２チップ（下チップ）４１２は汎用ロジック（Logic）プロセスを用いて、FABの変更や展開を容易にする。
（５）固体撮像装置４１０に必要な回路で、特にアナログ特性やノイズ特性（１／ｆノイズ等）が厳しく要求される特性上重要な回路は、第１チップ（上チップ）４１１に搭載される。本実施の形態においては、少なくとも、画素アレイ、垂直デコータ、およびドライバなどが第１チップ４１１に搭載される。
（６）高速論理回路、メモリ、インターフェース（Ｉ／Ｆ）回路など、低電圧で高速動作する回路は第２チップ（下チップ）４１２に搭載される。回路に要求される特性や規模を考慮してプロセス世代や配線層数を決定する。同一の第１チップ（上チップ）４１１に対して、機能や特性、プロセスの異なる第２チップ（下チップ）４１２を組み合わせて製品展開を図る。
（７）ビアの配置位置はチップ端、もしくはパッド（PAD）と回路領域の間とする。
（８）画像信号配線はコンパレータ回路の端部で、垂直信号線の配線ピッチで配置される。
（９）制御信号ならびに電力供給用TCV（コンタクト用ビア）は主にチップ角部の４箇所に集中させ、第１チップ（上チップ）４１１の信号配線領域を削減する。第１チップ（上チップ）４１１の配線層数削減により、電源線抵抗が増加し、IR-Dropが増大する問題に対し、TCVを有効に配置することで、第２チップ（下チップ）４１２の配線を用いて第１チップ（上チップ）４１１の電源のノイズ対策や安定供給等のための強化を行う。
【０１３０】
［回路配置の例］
次に、図１０を参照して、図９の積層構造を有する固体撮像装置４１０の回路配置、すなわち、第１チップ（上チップ）４１１および第２チップ（下チップ）４１２それぞれに搭載する回路の分類につい説明する。
【０１３１】
図１０の固体撮像装置４１０は光電変換素子を含む単位画素（図示しない）が行列状（マトリックス状）に多数２次元配置された画素アレイ部５０１を有する。
【０１３２】
また、固体撮像装置４１０は、垂直駆動回路（行走査回路）５０２、垂直デコーダ５０３、カラムAD変換回路５０４、参照信号供給部５０５、水平走査回路（列走査回路）５０６、タイミング制御回路５０７、および画像信号処理部５０８を含んで構成される。
【０１３３】
さらに、固体撮像装置４１０は、I／F系回路５０９を有する。
【０１３４】
図１０の固体撮像装置４１０において、タイミング制御回路５０７は、マスタークロックに基づいて、垂直駆動回路５０２、カラムAD変換回路５０４、参照信号供給部５０５、および水平走査回路５０６などの動作の基準となるクロック信号や制御信号などを生成する。
【０１３５】
また、画素アレイ部５０１の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路５０２、カラムAD変換回路５０４の一部および参照信号供給部５０５などは画素アレイ部５０１と同一の第１チップ４１１上に集積される。
【０１３６】
一方、タイミング制御回路５０７や画像信号処理部５０８、およびカラムAD変換回路５０４の他の一部や水平走査回路５０６は第２チップ（半導体基板）４１２上に集積される。
【０１３７】
図１０において、図中の破線に囲まれた部分が第１チップ（上チップ）４１１、それ以外が第２チップ（下チップ）４１２に配置される。
【０１３８】
単位画素は、ここでは図示を省略するが、光電変換素子（たとえばフォトダイオード）を有する。また、単位画素は、光電変換素子に加えて、たとえば光電変換素子で光電変換して得られる電荷をFD（フローティングディフュージョン）部に転送する転送トランジスタを有する。さらに、単位画素としては、転送トランジスタに加えてFD部の電位を制御するリセットトランジスタと、FD部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものを適用可能である。あるいは、単位画素として、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【０１３９】
画素アレイ部５０１には、単位画素がｍ行ｎ列分だけ２次元配置され、このｍ行ｎ列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。行制御線の各一端は、垂直駆動回路５０２の各行に対応した各出力端に接続されている。垂直駆動回路５０２は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部５０１の行アドレスや行走査の制御を行う。
【０１４０】
カラムAD変換回路５０４は、図１のカラムAD変換回路１４に対応し、たとえば画素アレイ部５０１の画素列毎、すなわち垂直信号線LSGN毎に設けられたADC（Analog digital converter)を有し、画素アレイ部５０１の各単位画素から列毎に出力されるアナログ信号を、Ｎビットのデジタル信号に変換して出力する。
【０１４１】
参照信号供給部５０５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（RAMP）波形の参照電圧Vrefを生成する手段として、たとえばDAC（デジタル−アナログ変換器）を有している。なお、ランプ波形の参照電圧Vrefを生成する手段としては、DACに限られるものではない。
【０１４２】
DACは、タイミング制御回路５０７から与えられる制御信号による制御の下、タイミング制御回路５０７から与えられるクロックに基づいてランプ波形の参照電圧Vrefを生成してカラムAD変換回路５０４のADCに対して供給する。
【０１４３】
水平走査回路５０６は、シフトレジスタなどによって構成され、カラムAD変換回路５０４におけるADCの列アドレスや列走査の制御を行う。この水平走査回路５０６による制御の下、ADCの各々でAD変換されたＮビットのデジタル信号は順に水平信号線LHRに読み出され、この水平信号線LHRを経由して撮像データとして画像信号処理部５０８に出力される。
【０１４４】
画像信号処理部５０８は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路（ISP：Image Signal Processor)５０８ａ、マイクロプロセッサ５０８ｂ、およびメモリ回路５０８ｃなどを含んで構成される。
【０１４５】
以上のような積層構造を有する固体撮像装置においては、回路規模の制限について、その自由度を増すことができる。
【０１４６】
特に、カラムAD変換回路５０４に対応する図１のカラムAD変換回路１４においては、１列毎の回路規模の観点では回路規模が増大するものの、本技術を、積層構造を有する固体撮像装置に適用することで、１列毎の回路規模の増大によるセンササイズへの影響を抑えることが可能となる。
【０１４７】
［本技術を適用した電子機器の構成例］
なお、本技術は、固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１４８】
図１１は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１４９】
図１１の撮像装置６００は、レンズ群などからなる光学部６０１、上述した単位画素５０の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１５０】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係るイメージセンサ１０等の固体撮像装置、すなわち、所定の法則によるカウントパターンのカウントコードをクロック信号として用いて、カウント値を記憶素子に保持するようにした固体撮像装置を用いることができる。
【０１５１】
表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０１５２】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１５３】
上述したように、固体撮像装置６０２として、例えば、上述した実施の形態に係るイメージセンサ１０を用いることで、リセット成分についてのカウント値を保持する記憶素子と、信号成分についてのカウント値を保持する記憶素子とをそれぞれ設ける必要がなく、また、リセット成分と信号成分の差分を求める減算器にそれぞれの成分のカウント値を伝送する信号線をそれぞれ設ける必要もないので、回路規模を抑えつつ、消費電力を低減させることが可能となる。したがって、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、小型化、省電力化を図ることができる。
【０１５４】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１５５】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０１５６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１５７】
さらに、本技術は以下のような構成をとることができる。
（１）  時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部と
を備える
Ａ／Ｄ変換器。
（２）  前記記憶保持部は、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給し、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持する
（１）に記載のＡ／Ｄ変換器。
（３）  前記変換部は、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換し、
前記供給部は、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給する
（２）に記載のＡ／Ｄ変換器。
（４）  前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、
前記供給部は、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給する
（３）に記載のＡ／Ｄ変換器。
（５）  前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントする
（３）または（４）に記載のＡ／Ｄ変換器。
（６）  前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに備える
（２）乃至（５）のいずれかに記載のＡ／Ｄ変換器。
（７）  前記カウントパターンは、グレイコードである
（１）乃至（６）に記載のＡ／Ｄ変換器。
（８）  前記カウントパターンは、位相シフトコードである
（１）乃至（６）に記載のＡ／Ｄ変換器。
（９）  光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記Ａ／Ｄ変換器は、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部と
を備える固体撮像装置。
（１０）  前記記憶保持部は、前記比較部の出力信号が反転するまで、前記カウントパターンでのカウント値の最上位ビットを表す最上位ビット信号を第２のカウンタに供給し、前記比較部の出力信号が反転したときの、前記カウントパターンでのカウント値の前記最上位ビットより下位側の下位ビットを保持する
（９）に記載の固体撮像装置。
（１１）  前記変換部は、前記カウントパターンでのカウント値の下位ビットを前記バイナリデータに変換し、
前記供給部は、基準となるパルス信号である基準信号のうちの、前記バイナリデータの各ビットの値に応じたパルス信号を前記第１のカウンタに供給する
（１０）に記載の固体撮像装置。
（１２）  前記下位ビットのビット数がｎである場合、前記基準信号は、２０乃至２ｎのそれぞれの数の、ｎ個のパルス列からなるパルス信号となり、
前記供給部は、前記基準信号のうちの、前記バイナリデータにおいて値が１となる０乃至ｎの各ビットに対応する前記パルス列を前記第１のカウンタに供給する
（１１）に記載の固体撮像装置。
（１３）  前記第２のカウンタは、前記第１のカウンタにおけるカウント値の最上位ビットをキャリーとしてカウントする
（１１）または（１２）に記載の固体撮像装置。
（１４）  クロック信号を生成するクロック生成部と、
前記クロック信号に基づいて、前記カウントパターンでのカウント値を前記記憶保持部に入力する入力部とをさらに備える
（９）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）  前記入力部は、複数の前記Ａ／Ｄ変換器毎に設けられ、
前記クロック信号を、複数の前記Ａ／Ｄ変換器毎に設けられた前記入力部に伝送するためのクロックバッファを、複数の前記Ａ／Ｄ変換器毎に備え、
前記クロックバッファは、前記比較部の出力信号が反転した後、前記基準信号を、前記供給部に伝送する
（１４）に記載の固体撮像装置。
（１６）  前記第２のカウンタに供給される前記最上位ビット信号のビット非整合を防止するビット非整合防止部をさらに備える
（１０）乃至（１５）のいずれかに記載の固体撮像装置。
（１７）  前記カウントパターンは、グレイコードである  （９）乃至（１６）に記載の固体撮像装置。
（１８）  前記カウントパターンは、位相シフトコードである
（９）乃至（１６）に記載の固体撮像装置。
（１９）  光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備える固体撮像素子の駆動方法であって、
前記Ａ／Ｄ変換器が、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較ステップと、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持ステップと、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換ステップと、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給ステップと
含む駆動方法。
（２０）  光電変換を行う複数の画素が行列状に配列された画素アレイと、
前記画素の１列または複数列ごとに設けられ、列毎の前記画素から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器とを備え、
前記Ａ／Ｄ変換器は、
時間とともに電圧値が変化するランプ波形の参照電圧と前記アナログ信号の入力電圧とを比較する比較部と、
前記比較部の出力信号に基づいて、所定のカウントパターンでのカウント値を保持する記憶保持部と、
前記記憶保持部に保持された前記カウントパターンでの前記カウント値をバイナリデータに変換する変換部と、
前記変換部に変換された前記バイナリデータに応じたパルス信号を第１のカウンタに供給する供給部とを備える固体撮像装置
を備える電子機器。
【符号の説明】
【０１５８】
１０  イメージセンサ，  １４  カラムAD変換回路，  １８  下位ビットグレイコード生成回路，  １９  基準パルス生成回路，  ３１  比較器，  ３２  下位ビット記憶素子，  ３４  上位ビットU/D CNT，  ３５  グレイコードバイナリ変換回路，  ３６  格納動作制御回路，  ３７  下位ビットU/D CNT
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2012133192.tif 000008
【図７】
2012133192.tif 000009
【図８】
2012133192.tif 000010
【図９】
2012133192.tif 000011
【図１０】
2012133192.tif 000012
【図１１】
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【国際調査報告】
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