(57)【要約】  半導体装置（１００）は、インターポーザ（１１０）と、インターポーザ（１１０）上に配置された半導体チップ（１０１）と、インターポーザ（１１０）における半導体チップ（１０１）が配置されていない領域上に配置されたインターポーザ（１２０）とを備えている。インターポーザ（１１０）は、半導体チップ（１０１）と電気的に接続する貫通電極（１１１）と、インターポーザ（１２０）と電気的に接続する貫通電極（１１１）とを有する。
2012086100.tif 000002
【特許請求の範囲】
【請求項１】
第１のインターポーザと、
前記第１のインターポーザの第１面上に配置された第１の半導体チップと、
前記第１のインターポーザの前記第１面における前記第１の半導体チップが配置されていない領域上に配置された第２のインターポーザとを備え、
前記第１のインターポーザは、前記第１の半導体チップと電気的に接続する第１の貫通電極と、前記第２のインターポーザと電気的に接続する第２の貫通電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のインターポーザは、前記第１のインターポーザの前記第２の貫通電極と電気的に接続する第３の貫通電極を有することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のインターポーザにおける前記第１のインターポーザ側の面上に、前記第２のインターポーザの前記第３の貫通電極と前記第１のインターポーザの前記第２の貫通電極とを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の半導体チップにおける前記第１のインターポーザ側の面上に、前記第１のインターポーザの前記第１の貫通電極と電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第２のインターポーザの側面の少なくとも一部と、前記第１のインターポーザの側面とは実質的に面一であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第２のインターポーザは、前記第１の半導体チップを取り囲むように配置されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１のインターポーザにおける前記第１の半導体チップの反対側の面上に、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する第１の配線層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の半導体チップに貫通電極が形成されていないことを特徴とする半導体装置。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の半導体チップに貫通電極が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１の半導体チップ、前記第１のインターポーザ及び前記第２のインターポーザはそれぞれ、シリコン基板を用いて構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第１のインターポーザ及び前記第２のインターポーザのうちの少なくとも一方は、能動素子及び受動素子のうちの少なくとも一方を有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記能動素子は、トランジスタを含むことを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１の半導体チップと前記第２のインターポーザとの間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記第１の半導体チップにおける前記第１のインターポーザの反対側の面の上方に配置された第３のインターポーザと、
前記第３のインターポーザにおける前記第１の半導体チップの反対側の面上に配置された第２の半導体チップとをさらに備え、
前記第３のインターポーザは、前記第２のインターポーザによって支えられていると共に、前記第２の半導体チップと電気的に接続する第４の貫通電極を有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第３のインターポーザの前記反対側の面における前記第２の半導体チップが配置されていない領域上に配置された第４のインターポーザをさらに備え、
前記第３のインターポーザは、前記第４のインターポーザと電気的に接続する第５の貫通電極を有することを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第４のインターポーザは、前記第３のインターポーザの前記第５の貫通電極と電気的に接続する第６の貫通電極を有することを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第４のインターポーザにおける前記第３のインターポーザ側の面上に、前記第４のインターポーザの前記第６の貫通電極と前記第３のインターポーザの前記第５の貫通電極とを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１５〜１７のいずれか１項に記載の半導体装置において、
前記第２の半導体チップと前記第４のインターポーザとの間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１９】
請求項１５〜１８のいずれか１項に記載の半導体装置において、
前記第３のインターポーザにおける前記第２の半導体チップの反対側の面上に、前記第４の貫通電極と前記第５の貫通電極とを電気的に接続する第２の配線層が形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２の配線層と前記第２のインターポーザとは電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
前記第２のインターポーザにおける前記第１のインターポーザの反対側の面上に、前記第２の配線層と前記第２のインターポーザとを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項２２】
請求項１４〜２１のいずれか１項に記載の半導体装置において、
前記第２の半導体チップにおける前記第３のインターポーザ側の面上に、前記第３のインターポーザの前記第４の貫通電極と電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項２３】
請求項１４〜２２のいずれか１項に記載の半導体装置において、
前記第４のインターポーザの側面の少なくとも一部と、前記第３のインターポーザの側面とは実質的に面一であることを特徴とする半導体装置。
【請求項２４】
請求項１４〜２３のいずれか１項に記載の半導体装置において、
前記第４のインターポーザは、前記第２の半導体チップを取り囲むように配置されていることを特徴とする半導体装置。
【請求項２５】
請求項１４〜２４のいずれか１項に記載の半導体装置において、
前記第２の半導体チップに貫通電極が形成されていないことを特徴とする半導体装置。
【請求項２６】
請求項１４〜２４のいずれか１項に記載の半導体装置において、
前記第２の半導体チップに貫通電極が形成されていることを特徴とする半導体装置。
【請求項２７】
請求項１４〜２６のいずれか１項に記載の半導体装置において、
前記第２の半導体チップ及び前記第３のインターポーザはそれぞれ、シリコン基板を用いて構成されていることを特徴とする半導体装置。
【請求項２８】
請求項１４〜２７のいずれか１項に記載の半導体装置において、
前記第３のインターポーザは、能動素子及び受動素子のうちの少なくとも一方を有することを特徴とする半導体装置。
【請求項２９】
請求項２８に記載の半導体装置において、
前記能動素子は、トランジスタを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、インターポーザを用いて複数の半導体チップを積層することが可能な半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップが積層されてなる３次元積層体を形成する場合、積層前の個々の半導体チップにＴＳＶ（Through Silicon Via ）等の貫通電極が形成されていることが通常であった。貫通電極は、半導体チップをその厚さ方向に貫通してチップ表裏の外部電極間を垂直方向に電気的に接続するものである。【０００３】
しかしながら、貫通電極を形成するためには、半導体チップそのものの作製工程に、複雑な加工を行う工程を追加する必要があるので、全体の工程が煩雑なものとなってしまうという問題がある。【０００４】
それに対して、貫通電極のない半導体チップを積層して３次元積層体を実現する手法が提案されている（例えば特許文献１参照）。【０００５】
以下、特許文献１に開示されている、貫通電極のない半導体チップの３次元積層方法について、図５〜図７を参照しながら説明する。【０００６】
図５及び図６は、従来例に係る半導体チップの３次元積層体を構成する半導体チップユニットを示す断面図及び平面図である。図５及び図６に示す半導体チップユニット４において、貫通電極のない半導体チップ１はインターポーザ３に搭載されている。インターポーザ３のベース基材３１には複数の貫通電極３２が形成されている。インターポーザ３における半導体チップ１が搭載される側の第１主面上には、貫通電極３２と電気的に接続する配線層３３が形成されている。配線層３３の周縁部上には、配線層３３と電気的に接続する複数の柱状のポスト電極３４が半導体チップ１を囲むように配設されている。半導体チップ１の表面には端子電極１４が形成されており、当該端子電極１４は配線層３３の表面電極パッド（図示省略）とフリップチップ接合されている。インターポーザ３における第１主面の反対側の第２主面上には、貫通電極３２と電気的に接続する端子電極３５が形成されている。【０００７】
すなわち、半導体チップユニット４において、インターポーザ３の第１主面側に搭載された半導体チップ１は、配線層３３、ポスト電極３４及び貫通電極３２を通じて、インターポーザ３の第２主面側の端子電極３５に電気的に接続されている。【０００８】
図５及び図６に示すような半導体チップユニット４を複数積層することによって、図７に示すように、貫通電極のない半導体チップの３次元積層実装が可能になる。図７に示す半導体チップ積層モジュールにおいては、４つの半導体チップユニット４が、それぞれ半導体チップ１を下側にして実装基板２上に積層されている。ここで、上から１層目から３層目までの半導体チップユニット４のポスト電極３４はそれぞれ、下層の半導体チップユニット４の端子電極３５に接合されている。また、最下層の半導体チップユニット４のポスト電極３４は実装基板２と電気的に接続されている。実装基板２の下面上には半田ボール２１が配置されている。【０００９】
以上のように、貫通電極のない半導体チップの上下にインターポーザを配置して当該半導体チップをフリップチップ接続することによって、半導体チップの３次元積層実装が可能になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１２３７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、前述の従来例に係る半導体チップ積層モジュールにおいては、インターポーザと半導体チップとからなる各半導体チップユニットが金属製のポスト電極によって支えられているが、このポスト電極の剛性が乏しいため、チップ積層時の破損に起因して歩留まりや信頼性が低下することが懸念される。【００１２】
また、前述の従来例に係る半導体チップ積層モジュールにおいては、剛性確保のためにポスト電極を１００μｍ径以下に小さくすることができないため、配列可能なポスト電極の数が少なくなる結果、配線レイアウトの自由度が低下するという問題がある。【００１３】
前記に鑑み、本発明は、インターポーザを用いて複数の半導体チップを積層することにより半導体装置を小型化すると共に、当該半導体装置の歩留り及び信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る半導体装置は、第１のインターポーザと、前記第１のインターポーザの第１面上に配置された第１の半導体チップと、前記第１のインターポーザの前記第１面における前記第１の半導体チップが配置されていない領域上に配置された第２のインターポーザとを備え、前記第１のインターポーザは、前記第１の半導体チップと電気的に接続する第１の貫通電極と、前記第２のインターポーザと電気的に接続する第２の貫通電極とを有する。【００１５】
本発明に係る半導体装置によると、第１のインターポーザ上に第１の半導体チップ及び第２のインターポーザが配置されており、第１のインターポーザには、第１の半導体チップ及び第２のインターポーザのそれぞれと電気的に接続する貫通電極が形成されている。このような１つの半導体チップ及び２つのインターポーザによって構成されるチップユニットを複数積層すると共に例えば第２のインターポーザに設けた貫通電極によって上下のチップユニット間の電気的接続を行うことにより、半導体チップ自体に貫通電極が設けられていない場合にも複数の半導体チップを積層して半導体装置を小型化することが可能となる。また、第２のインターポーザによって、その上層のチップユニット（具体的には当該チップユニットの第１のインターポーザ）を支えることができるため、チップ積層時の破損を防止して歩留まり及び信頼性を向上させることができる。さらに、第２のインターポーザ中に貫通電極を設けて上下のチップユニット間の電気的接続を行う場合において、貫通電極を例えば５μｍ径程度まで小さくして貫通電極の配置数を増やすことにより、配線レイアウトの自由度を向上させることができる。【００１６】
本発明に係る半導体装置において、前記第２のインターポーザは、前記第１のインターポーザの前記第２の貫通電極と電気的に接続する第３の貫通電極を有していてもよい。このようにすると、１つの半導体チップ及び２つのインターポーザによって構成されるチップユニット間の電気的接続を確実に行うことができる。この場合、前記第２のインターポーザにおける前記第１のインターポーザ側の面上に、前記第２のインターポーザの前記第３の貫通電極と前記第１のインターポーザの前記第２の貫通電極とを電気的に接続する電極が形成されていてもよい。【００１７】
本発明に係る半導体装置において、前記第１の半導体チップにおける前記第１のインターポーザ側の面上に、前記第１のインターポーザの前記第１の貫通電極と電気的に接続する電極が形成されていてもよい。【００１８】
本発明に係る半導体装置において、前記第２のインターポーザの側面の少なくとも一部と、前記第１のインターポーザの側面とは実質的に面一であってもよい。【００１９】
本発明に係る半導体装置において、前記第２のインターポーザは、前記第１の半導体チップを取り囲むように配置されていてもよい。このようにすると、半導体装置の機械的強度が向上するため、チップの保護効果が生じる。【００２０】
本発明に係る半導体装置において、前記第１のインターポーザにおける前記第１の半導体チップの反対側の面上に、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する第１の配線層が形成されていてもよい。このようにすると、第１の半導体チップと第２のインターポーザとの電気的接続を確実に行うことができる。【００２１】
本発明に係る半導体装置において、前記第１の半導体チップに貫通電極が形成されていなくてもよいし、又は、前記第１の半導体チップに貫通電極が形成されていてもよい。【００２２】
本発明に係る半導体装置において、前記第１の半導体チップ、前記第１のインターポーザ及び前記第２のインターポーザはそれぞれ、シリコン基板を用いて構成されていると、第１の半導体チップ、第１のインターポーザ及び第２のインターポーザの間での熱膨張係数の違いに起因する応力が発生することを防止できるので、長期間に亘って信頼性を確保することができる。【００２３】
本発明に係る半導体装置において、前記第１のインターポーザ及び前記第２のインターポーザのうちの少なくとも一方は、能動素子及び受動素子のうちの少なくとも一方を有していてもよい。この場合、前記能動素子は、トランジスタを含んでいてもよい。【００２４】
本発明に係る半導体装置において、前記第１の半導体チップと前記第２のインターポーザとの間に樹脂が充填されていてもよい。或いは、前記第１の半導体チップと前記第２のインターポーザとの間は中空であってもよい。【００２５】
本発明に係る半導体装置において、前記第１の半導体チップにおける前記第１のインターポーザの反対側の面の上方に配置された第３のインターポーザと、前記第３のインターポーザにおける前記第１の半導体チップの反対側の面上に配置された第２の半導体チップとをさらに備え、前記第３のインターポーザは、前記第２のインターポーザによって支えられていると共に、前記第２の半導体チップと電気的に接続する第４の貫通電極を有していてもよい。このようにすると、第１〜第３のインターポーザによって、第１の半導体チップと第２の半導体チップとを積層することができる。この場合において、前記第３のインターポーザの前記反対側の面における前記第２の半導体チップが配置されていない領域上に配置された第４のインターポーザをさらに備え、前記第３のインターポーザは、前記第４のインターポーザと電気的に接続する第５の貫通電極を有すると、第４のインターポーザを用いて、第２の半導体チップの上方にさらに他の半導体チップを積層することができる。ここで、前記第４のインターポーザは、前記第３のインターポーザの前記第５の貫通電極と電気的に接続する第６の貫通電極を有していてもよい。また、前記第４のインターポーザにおける前記第３のインターポーザ側の面上に、前記第４のインターポーザの前記第６の貫通電極と前記第３のインターポーザの前記第５の貫通電極とを電気的に接続する電極が形成されていてもよい。また、前記第２の半導体チップと前記第４のインターポーザとの間に樹脂が充填されていてもよい。或いは、前記第２の半導体チップと前記第４のインターポーザとの間は中空であってもよい。また、前記第３のインターポーザにおける前記第２の半導体チップの反対側の面上に、前記第４の貫通電極と前記第５の貫通電極とを電気的に接続する第２の配線層が形成されていると、第２の半導体チップと第４のインターポーザとの電気的接続を確実に行うことができる。この場合、前記第２の配線層と前記第２のインターポーザとは電気的に接続されていると、第２の半導体チップを、第３のインターポーザ、第２の配線層、第２のインターポーザ及び第１のインターポーザを通じて、第１の半導体チップに電気的に接続することができる。ここで、前記第２のインターポーザにおける前記第１のインターポーザの反対側の面上に、前記第２の配線層と前記第２のインターポーザとを電気的に接続する電極が形成されていてもよい。【００２６】
本発明に係る半導体装置において、前記第２の半導体チップが搭載された前記第３のインターポーザを備えている場合、前記第２の半導体チップにおける前記第３のインターポーザ側の面上に、前記第３のインターポーザの前記第４の貫通電極と電気的に接続する電極が形成されていてもよい。また、前記第４のインターポーザの側面の少なくとも一部と、前記第３のインターポーザの側面とは実質的に面一であってもよい。また、前記第４のインターポーザは、前記第２の半導体チップを取り囲むように配置されていてもよい。このようにすると、半導体装置の機械的強度が向上するため、チップの保護効果が生じる。また、前記第２の半導体チップに貫通電極が形成されていなくてもよいし、又は、前記第２の半導体チップに貫通電極が形成されていてもよい。また、前記第２の半導体チップ及び前記第３のインターポーザはそれぞれ、シリコン基板を用いて構成されていると、第２の半導体チップ及び第３のインターポーザの間での熱膨張係数の違いに起因する応力が発生することを防止できるので、長期間に亘って信頼性を確保することができる。また、前記第３のインターポーザは、能動素子及び受動素子のうちの少なくとも一方を有していてもよい。この場合、前記能動素子は、トランジスタを含んでいてもよい。
【発明の効果】
【００２７】
本発明によると、インターポーザを用いて複数の半導体チップを積層した半導体装置を小型化できると共に、当該半導体装置の歩留り及び信頼性を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の一実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体装置における各チップユニットの概略平面構成を示す図である。
【図３】図３は、本発明の一実施形態に係る半導体装置において複数の半導体チップが積層されている様子を模式的に示す図である。
【図４】図４は、比較例に係る半導体装置において複数の半導体チップが積層されている様子を模式的に示す図である。
【図５】図５は、従来例に係る半導体装置を構成する半導体チップユニットの断面図である。
【図６】図６は、従来例に係る半導体装置を構成する半導体チップユニットの平面図である。
【図７】図７は、従来例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３０】
図１は、本実施形態に係る半導体装置の一例として、チップサイズの異なる４種類の半導体チップをインターポーザを用いて積層した半導体装置の断面図を示している。ここで、本実施形態に係る半導体装置１００に搭載されている４つの半導体チップ１０１Ａ、１０１Ｂ、１０１Ｃ及び１０１Ｄは、貫通電極（例えばＴＳＶ）及びＲＤＬ（Re-Distribution Layer ）を持たない通常の半導体チップであり、それぞれ、例えば大きさ８０μｍ角、ピッチ１６０μｍの複数の電極パッド１０２Ａ、１０２Ｂ、１０２Ｃ及び１０２Ｄを有している。ここで、ＲＤＬとは、フリップチップボンディング用の半田バンプを再配置するために考案された配線層を意味し、３次元積層において上下のチップのバンプ位置が一致しない場合に、バンプを再配置してバンプ位置を一致させるために使用される。すなわち、通常の配線層は、チップ内においてトランジスタ間の信号伝達を行ったり又は電力を供給することを目的とするが、ＲＤＬは、チップ間において信号伝達を行ったり又は電力を供給することを目的とする。また、通常の配線層は、微細化するために複雑なデュアルダマシン法等を用いて形成されるが、通常の配線層と比較してサイズの大きいＲＤＬは、単純なセミアディティブ法等を用いて形成される。尚、アディティブ法とは、プリント基板等で用いられる配線形成方法であって、Ｃｕパターン等の導電パターンを形成したくない領域にレジストを形成し、当該レジストの存在しない領域にＣｕめっき等を用いてパターンを形成する方法である。特に、無電解めっきのみを用いて導電パターンを形成する場合をフルアディティブ法、無電解めっきと電解めっきとを併用して導電パターンを形成する場合をセミアディティブ法と呼ぶ。
【００３１】
図１に示すように、本実施形態に係る半導体装置１００は、半導体チップ１０１Ａ、１０１Ｂ、１０１Ｃ及び１０１Ｄをそれぞれ含むチップユニット１５０Ａ、１５０Ｂ、１５０Ｃ及び１５０Ｄが下から順に積層された構成を有している。
【００３２】
最下層のチップユニット１５０Ａは、インターポーザ１１０Ａと、インターポーザ１１０Ａの第１面上に配置された半導体チップ１０１Ａと、インターポーザ１１０Ａの前記第１面における半導体チップ１０１Ａが配置されていない領域上に配置されたインターポーザ１２０Ａとを備えている。インターポーザ１１０Ａには複数の貫通電極１１１Ａが設けられていると共にインターポーザ１２０Ａには複数の貫通電極１２１Ａが設けられている。インターポーザ１１０Ａの貫通電極１１１Ａのうち半導体チップ１０１Ａの下側に位置する貫通電極１１１Ａは、半導体チップ１０１Ａと電極パッド１０２Ａを通じて電気的に接続されている。また、インターポーザ１１０Ａの貫通電極１１１Ａのうちインターポーザ１２０Ａの下側に位置する貫通電極１１１Ａは、インターポーザ１２０Ａにおけるインターポーザ１１０Ａ側の面上に設けられた電極パッド１２２Ａを通じて、インターポーザ１２０Ａの貫通電極１２１Ａと電気的に接続されている。
【００３３】
インターポーザ１１０Ａにおける半導体チップ１０１Ａの反対側の面上には例えばＲＤＬ等の配線層１１２Ａが形成されており、配線層１１２Ａは、半導体チップ１０１Ａと電気的に接続する貫通電極１１１Ａと、インターポーザ１２０Ａの貫通電極１２１Ａと電気的に接続する貫通電極１１１Ａとを電気的に接続する。すなわち、配線層１１２Ａを通じて、半導体チップ１０１Ａとインターポーザ１２０Ａの貫通電極１２１Ａとが電気的に接続されている。
【００３４】
インターポーザ１２０Ａにおけるインターポーザ１１０Ａの反対側の面上には、上層のチップユニット１５０Ｂとインターポーザ１２０Ａの貫通電極１２１Ａとを電気的に接続する電極パッド１２３Ａが形成されている。すなわち、チップユニット１５０Ｂ（具体的にはチップユニット１５０Ｂのインターポーザ１１０Ｂ）は、インターポーザ１２０Ａによって支えられている。
【００３５】
図２（ａ）は、最下層のチップユニット１５０Ａの概略平面構成を示している。図２（ａ）に示すように、チップユニット１５０Ａにおいては、１つの半導体チップ１０１Ａを取り囲むようにインターポーザ１２０Ａが配置されている。ここで、インターポーザ１２０Ａの外周部側面と、インターポーザ１１０Ａの側面とは実質的に面一である。言い換えると、インターポーザ１２０Ａは、インターポーザ１１０Ａから半導体チップ１０１Ａ及びその近傍部分をくりぬいた形状を有している。ここで、半導体チップ１０１Ａとインターポーザ１２０Ａとの間に樹脂が充填されていてもよいし、或いは、半導体チップ１０１Ａとインターポーザ１２０Ａとの間は中空であってもよい。
【００３６】
下から２層目のチップユニット１５０Ｂは、半導体チップ１０１Ａにおけるインターポーザ１１０Ａの反対側の面の上方に配置されたインターポーザ１１０Ｂと、インターポーザ１１０Ｂにおける半導体チップ１０１Ａの反対側の面上に配置された半導体チップ１０１Ｂと、インターポーザ１１０Ｂの前記反対側の面における半導体チップ１０１Ｂが配置されていない領域上に配置されたインターポーザ１２０Ｂとを備えている。インターポーザ１１０Ｂには複数の貫通電極１１１Ｂが設けられていると共にインターポーザ１２０Ｂには複数の貫通電極１２１Ｂが設けられている。インターポーザ１１０Ｂの貫通電極１１１Ｂのうち半導体チップ１０１Ｂの下側に位置する貫通電極１１１Ｂは、半導体チップ１０１Ｂと電極パッド１０２Ｂを通じて電気的に接続されている。また、インターポーザ１１０Ｂの貫通電極１１１Ｂのうちインターポーザ１２０Ｂの下側に位置する貫通電極１１１Ｂは、インターポーザ１２０Ｂにおけるインターポーザ１１０Ｂ側の面上に設けられた電極パッド１２２Ｂを通じて、インターポーザ１２０Ｂの貫通電極１２１Ｂと電気的に接続されている。
【００３７】
インターポーザ１１０Ｂにおける半導体チップ１０１Ｂの反対側の面上には例えばＲＤＬ等の配線層１１２Ｂが形成されており、配線層１１２Ｂは、半導体チップ１０１Ｂと電気的に接続する貫通電極１１１Ｂと、インターポーザ１２０Ｂの貫通電極１２１Ｂと電気的に接続する貫通電極１１１Ｂとを電気的に接続する。すなわち、配線層１１２Ｂを通じて、半導体チップ１０１Ｂとインターポーザ１２０Ｂの貫通電極１２１Ｂとが電気的に接続されている。また、配線層１１２Ｂは、インターポーザ１２０Ａの貫通電極１２１Ａと電極パッド１２３Ａを通じて電気的に接続されている。これにより、半導体チップ１０１Ａと半導体チップ１０１Ｂとは、電極パッド１０２Ａ、貫通電極１１１Ａ、配線層１１２Ａ、貫通電極１１１Ａ、電極パッド１２２Ａ、貫通電極１２１Ａ、電極パッド１２３Ａ、配線層１１２Ｂ、貫通電極１１１Ｂ、及び電極パッド１０２Ｂを通じて電気的に接続される。
【００３８】
インターポーザ１２０Ｂにおけるインターポーザ１１０Ｂの反対側の面上には、上層のチップユニット１５０Ｃとインターポーザ１２０Ｂの貫通電極１２１Ｂとを電気的に接続する電極パッド１２３Ｂが形成されている。すなわち、チップユニット１５０Ｃ（具体的にはチップユニット１５０Ｃのインターポーザ１１０Ｃ）は、インターポーザ１２０Ｂによって支えられている。
【００３９】
図２（ｂ）は、下から２層目のチップユニット１５０Ｂの概略平面構成を示している。図２（ｂ）に示すように、チップユニット１５０Ｂにおいては、３つの半導体チップ１０１Ｂを取り囲むようにインターポーザ１２０Ｂが配置されている。ここで、インターポーザ１２０Ｂの外周部側面と、インターポーザ１１０Ｂの側面とは実質的に面一である。言い換えると、インターポーザ１２０Ｂは、インターポーザ１１０Ｂから各半導体チップ１０１Ｂ及びその近傍部分をくりぬいた形状を有している。ここで、各半導体チップ１０１Ｂとインターポーザ１２０Ｂとの間に樹脂が充填されていてもよいし、或いは、各半導体チップ１０１Ｂとインターポーザ１２０Ｂとの間は中空であってもよい。
【００４０】
下から３層目のチップユニット１５０Ｃは、半導体チップ１０１Ｂにおけるインターポーザ１１０Ｂの反対側の面の上方に配置されたインターポーザ１１０Ｃと、インターポーザ１１０Ｃにおける半導体チップ１０１Ｂの反対側の面上に配置された半導体チップ１０１Ｃと、インターポーザ１１０Ｃの前記反対側の面における半導体チップ１０１Ｃが配置されていない領域上に配置されたインターポーザ１２０Ｃとを備えている。インターポーザ１１０Ｃには複数の貫通電極１１１Ｃが設けられていると共にインターポーザ１２０Ｃには複数の貫通電極１２１Ｃが設けられている。インターポーザ１１０Ｃの貫通電極１１１Ｃのうち半導体チップ１０１Ｃの下側に位置する貫通電極１１１Ｃは、半導体チップ１０１Ｃと電極パッド１０２Ｃを通じて電気的に接続されている。また、インターポーザ１１０Ｃの貫通電極１１１Ｃのうちインターポーザ１２０Ｃの下側に位置する貫通電極１１１Ｃは、インターポーザ１２０Ｃにおけるインターポーザ１１０Ｃ側の面上に設けられた電極パッド１２２Ｃを通じて、インターポーザ１２０Ｃの貫通電極１２１Ｃと電気的に接続されている。
【００４１】
インターポーザ１１０Ｃにおける半導体チップ１０１Ｃの反対側の面上には例えばＲＤＬ等の配線層１１２Ｃが形成されており、配線層１１２Ｃは、半導体チップ１０１Ｃと電気的に接続する貫通電極１１１Ｃと、インターポーザ１２０Ｃの貫通電極１２１Ｃと電気的に接続する貫通電極１１１Ｃとを電気的に接続する。すなわち、配線層１１２Ｃを通じて、半導体チップ１０１Ｃとインターポーザ１２０Ｃの貫通電極１２１Ｃとが電気的に接続されている。また、配線層１１２Ｃは、インターポーザ１２０Ｂの貫通電極１２１Ｂと電極パッド１２３Ｂを通じて電気的に接続されている。これにより、半導体チップ１０１Ｂと半導体チップ１０１Ｃとは、電極パッド１０２Ｂ、貫通電極１１１Ｂ、配線層１１２Ｂ、貫通電極１１１Ｂ、電極パッド１２２Ｂ、貫通電極１２１Ｂ、電極パッド１２３Ｂ、配線層１１２Ｃ、貫通電極１１１Ｃ、及び電極パッド１０２Ｃを通じて電気的に接続される。
【００４２】
インターポーザ１２０Ｃにおけるインターポーザ１１０Ｃの反対側の面上には、上層のチップユニット１５０Ｄとインターポーザ１２０Ｃの貫通電極１２１Ｃとを電気的に接続する電極パッド１２３Ｃが形成されている。すなわち、チップユニット１５０Ｄ（具体的にはチップユニット１５０Ｄのインターポーザ１１０Ｄ）は、インターポーザ１２０Ｃによって支えられている。
【００４３】
図２（ｃ）は、下から３層目のチップユニット１５０Ｃの概略平面構成を示している。図２（ｃ）に示すように、チップユニット１５０Ｃにおいては、３つの半導体チップ１０１Ｃを取り囲むようにインターポーザ１２０Ｃが配置されている。ここで、インターポーザ１２０Ｃの外周部側面と、インターポーザ１１０Ｃの側面とは実質的に面一である。言い換えると、インターポーザ１２０Ｃは、インターポーザ１１０Ｃから各半導体チップ１０１Ｃ及びその近傍部分をくりぬいた形状を有している。ここで、各半導体チップ１０１Ｃとインターポーザ１２０Ｃとの間に樹脂が充填されていてもよいし、或いは、各半導体チップ１０１Ｃとインターポーザ１２０Ｃとの間は中空であってもよい。
【００４４】
下から４層目（最上層）のチップユニット１５０Ｄは、半導体チップ１０１Ｃにおけるインターポーザ１１０Ｃの反対側の面の上方に配置されたインターポーザ１１０Ｄと、インターポーザ１１０Ｄにおける半導体チップ１０１Ｃの反対側の面上に配置された半導体チップ１０１Ｄと、インターポーザ１１０Ｄの前記反対側の面における半導体チップ１０１Ｄが配置されていない領域上に配置されたインターポーザ１２０Ｄとを備えている。インターポーザ１１０Ｄには複数の貫通電極１１１Ｄが設けられている。インターポーザ１１０Ｄの貫通電極１１１Ｄのうち半導体チップ１０１Ｄの下側に位置する貫通電極１１１Ｄは、半導体チップ１０１Ｄと電極パッド１０２Ｄを通じて電気的に接続されている。また、インターポーザ１１０Ｄの貫通電極１１１Ｄのうちインターポーザ１２０Ｄの下側に位置する貫通電極１１１Ｄは、インターポーザ１２０Ｄにおけるインターポーザ１１０Ｄ側の面上に設けられた電極パッド１２２Ｄを通じて、インターポーザ１２０Ｄと電気的に接続されている。
【００４５】
インターポーザ１１０Ｄにおける半導体チップ１０１Ｄの反対側の面上には例えばＲＤＬ等の配線層１１２Ｄが形成されており、配線層１１２Ｄは、半導体チップ１０１Ｄと電気的に接続する貫通電極１１１Ｄと、インターポーザ１２０Ｄと電気的に接続する貫通電極１１１Ｄとを電気的に接続する。すなわち、配線層１１２Ｄを通じて、半導体チップ１０１Ｄとインターポーザ１２０Ｄとが電気的に接続されている。また、配線層１１２Ｄは、インターポーザ１２０Ｃの貫通電極１２１Ｃと電極パッド１２３Ｃを通じて電気的に接続されている。これにより、半導体チップ１０１Ｃと半導体チップ１０１Ｄとは、電極パッド１０２Ｃ、貫通電極１１１Ｃ、配線層１１２Ｃ、貫通電極１１１Ｃ、電極パッド１２２Ｃ、貫通電極１２１Ｃ、電極パッド１２３Ｃ、配線層１１２Ｄ、貫通電極１１１Ｄ、及び電極パッド１０２Ｄを通じて電気的に接続される。
【００４６】
図２（ｄ）は、下から４層目（最上層）のチップユニット１５０Ｄの概略平面構成を示している。図２（ｄ）に示すように、チップユニット１５０Ｄにおいては、７つの半導体チップ１０１Ｄを取り囲むようにインターポーザ１２０Ｄが配置されている。ここで、インターポーザ１２０Ｄの外周部側面と、インターポーザ１１０Ｄの側面とは実質的に面一である。言い換えると、インターポーザ１２０Ｄは、インターポーザ１１０Ｄから半導体チップ１０１Ｄの配置領域及びその近傍部分をくりぬいた形状を有している。ここで、各半導体チップ１０１Ｄとインターポーザ１２０Ｄとの間及び半導体チップ１０１Ｄ同士の間に樹脂が充填されていてもよいし、或いは、各半導体チップ１０１Ｃとインターポーザ１２０Ｃとの間及び半導体チップ１０１Ｄ同士の間は中空であってもよい。
【００４７】
以上に説明したように、本実施形態によると、各チップユニット１５０Ａ〜１５０Ｄにおいて、インターポーザ１１０Ａ〜１１０Ｄ上に半導体チップ１０１Ａ〜１０１Ｄ及びインターポーザ１２０Ａ〜１２０Ｄが配置されており、インターポーザ１１０Ａ〜１１０Ｄには、半導体チップ１０１Ａ〜１０１Ｄ及びインターポーザ１２０Ａ〜１２０Ｄのそれぞれと電気的に接続する貫通電極１１１Ａ〜１１１Ｄが形成されている。そして、このようなチップユニット１５０Ａ〜１５０Ｄを積層すると共にインターポーザ１２０Ａ〜１２０Ｃに設けた貫通電極１２１Ａ〜１２１Ｃによって上下のチップユニット間の電気的接続を行う。このため、半導体チップ１０１Ａ〜１０１Ｄ自体に貫通電極が設けられていない場合にも、互いに異なる層に存在する半導体チップ１０１Ａ〜１０１Ｄ間の電気的接続をとりながら、半導体チップ１０１Ａ〜１０１Ｄを積層して半導体装置１００を小型化することが可能となる。
【００４８】
また、本実施形態によると、インターポーザ１２０Ａ〜１２０Ｃによって、その上層のチップユニット１５０Ｂ〜１５０Ｄ（具体的には当該チップユニット１５０Ｂ〜１５０Ｄのインターポーザ１１０Ｂ〜１１０Ｄ）を支えることができるため、チップ積層時の破損を防止して歩留まり及び信頼性を向上させることができる。特に、本実施形態においては、半導体チップ１０１Ａ〜１０１Ｃを取り囲むように配置されたインターポーザ１２０Ａ〜１２０Ｃによって、その上層のチップユニット１５０Ｂ〜１５０Ｄを支えることができるため、半導体装置１００において十分な剛性を確保することができる。また、本実施形態においては、チップユニット１５０Ｂに複数個配列された比較的小さい半導体チップ１０１Ｂ同士の間にインターポーザ１２０Ｂの一部分を介在させていると共に、チップユニット１５０Ｃに複数個配列された比較的小さい半導体チップ１０１Ｃ同士の間にインターポーザ１２０Ｃの一部分を介在させているため、３次元積層体である半導体装置１００の剛性をさらに向上させることができる。
【００４９】
また、本実施形態によると、インターポーザ１２０Ａ〜１２０Ｃ中に貫通電極１２１Ａ〜１２１Ｃを設けて上下のチップユニット間（チップユニット１５０Ａとチップユニット１５０Ｂとの間、チップユニット１５０Ｂとチップユニット１５０Ｃとの間、チップユニット１５０Ｃとチップユニット１５０Ｄとの間）の電気的接続を行う際に、貫通電極１２１Ａ〜１２１Ｃを例えば５μｍ径程度まで小さくして貫通電極１２１Ａ〜１２１Ｃの配置数を増やすことにより、配線レイアウトの自由度を向上させることができる。
【００５０】
また、本実施形態によると、半導体チップ１０１Ａ〜１０１Ｄを取り囲むようにインターポーザ１２０Ａ〜１２０Ｄを配置しているため、半導体装置１００の機械的強度が向上するので、半導体チップ１０１Ａ〜１０１Ｄの保護効果が向上する。
【００５１】
次に、半導体チップ１０１Ａ〜１０１Ｄの積層構造体である、本実施形態に係る半導体装置１００の製造方法の一例について、簡単に説明する。まず、各チップユニット１５０Ａ〜１５０Ｄのインターポーザ１１０Ａ〜１１０Ｄが形成されているウエハ上に、各チップユニット１５０Ａ〜１５０Ｄのインターポーザ１２０Ａ〜１２０Ｄが形成されている別のウエハ（半導体チップ１０１Ａ〜１０１Ｄが配置される領域がくりぬかれているウエハ）を積層する。次に、インターポーザ１１０Ａ〜１１０Ｄ上におけるインターポーザ１２０Ａ〜１２０Ｄによって囲まれた領域に半導体チップ１０１Ａ〜１０１Ｄをフリップチップ実装する。次に、各チップユニット１５０Ａ〜１５０Ｄのインターポーザ１１０Ａ〜１１０Ｄが形成されているウエハと、各チップユニット１５０Ａ〜１５０Ｄのインターポーザ１２０Ａ〜１２０Ｄが形成されているウエハとを同時にダイシングして、個片のチップユニット１５０Ａ〜１５０Ｄを作製する。最後に、下から順にチップユニット１５０Ａ〜１５０Ｄを積層することにより、つまり、チップユニット１５０Ａ〜１５０Ｃのインターポーザ１２０Ａ〜１２０Ｃの上に、チップユニット１５０Ｂ〜１５０Ｄのインターポーザ１１０Ｂ〜１１０Ｄを搭載することにより、本実施形態に係る半導体装置１００を得る。尚、各チップユニット１５０Ａ〜１５０Ｄにおけるインターポーザ１１０Ａ〜１１０Ｄ、インターポーザ１２０Ａ〜１２０Ｄ及び半導体チップ１０１Ａ〜１０１Ｄの間の隙間に樹脂を充填する場合には、当該樹脂充填をフリップチップ実装とダイシングとの間に行う。
【００５２】
以下、半導体チップ１０１Ａ〜１０１Ｄを積層した本実施形態に係る半導体装置１００のチップ占有面積と、半導体チップ１０１Ａ〜１０１Ｄのそれぞれと同等の面積を持つ複数の半導体チップを従来通り個別にパッケージングしてプリント基板上に配列した比較例に係る半導体装置のチップ占有面積とを比較する。
【００５３】
図３は、本実施形態に係る半導体装置１００において半導体チップ１０１Ａ〜１０１Ｄ（つまりチップユニット１５０Ａ〜１５０Ｄ）が積層されている様子を模式的に示す図である。ここで、チップユニット１５０Ａ〜１５０Ｄは全て同じ平面形状（例えば３．６ｍｍ×６．４ｍｍ）を有しており、その面積は例えば２３．０ｍｍ2 である。従って、本実施形態に係る半導体装置１００において半導体チップ１０１Ａ〜１０１Ｄの全てを積層するために必要な面積は２３．０ｍｍ2 である。
【００５４】
図４は、比較例に係る半導体装置において半導体チップ１０１Ａ〜１０１Ｄのそれぞれと同等の面積を持つ複数の半導体チップが個別にパッケージングされてプリント基板上に配列されている様子を模式的に示す図である。図４に示すように、半導体チップ１０１Ａと同等の面積を持つ１つの半導体チップ５１Ａはパッケージ５０Ａの形態でプリント基板６０上に配置されており、半導体チップ１０１Ｂと同等の面積を持つ３つの半導体チップ５１Ｂはそれぞれパッケージ５０Ｂの形態でプリント基板６０上に配置されており、半導体チップ１０１Ｃと同等の面積を持つ３つの半導体チップ５１Ｃはそれぞれパッケージ５０Ｃの形態でプリント基板６０上に配置されており、半導体チップ１０１Ｄと同等の面積を持つ７つの半導体チップ５１Ｄはそれぞれパッケージ５０Ｄの形態でプリント基板６０上に配置されている。尚、パッケージ５０Ａの面積は、例えばチップユニット１５０Ａ〜１５０Ｄと同じ２３．０ｍｍ2 （３．６ｍｍ×６．４ｍｍ）であり、パッケージ５０Ｂの面積は、例えば７．８ｍｍ2 （３．７ｍｍ×２．１ｍｍ）であり、パッケージ５０Ｃの面積は、例えば５．１ｍｍ2 （２．２ｍｍ×２．３ｍｍ）であり、パッケージ５０Ｄの面積は、例えば２．１ｍｍ2 （１．４ｍｍ×１．５ｍｍ）である。従って、半導体チップ５１Ａ〜５１Ｄ（つまりパッケージ５０Ａ〜５０Ｄ）の全てを実装するために必要なプリント基板６０の面積は、チップ同士を電気的に接続するプリント配線の配置領域等を考慮して、例えば２１６．０ｍｍ2 （１８．０ｍｍ×１２．０ｍｍ）である。
【００５５】
以上の結果を比較すると、本実施形態に係る半導体装置１００の占有面積は、比較例に係る半導体装置の占有面積の約１／１０になっていることが分かる。すなわち、本実施形態のように、インターポーザ１２０Ａ〜１２０Ｃ中の貫通電極１２１Ａ〜１２１Ｃを通じて上下の半導体チップ（１０１Ａと１０１Ｂ、１０１Ｂと１０１Ｃ、１０１Ｃと１０１Ｄ）、つまり上下のチップユニット（１５０Ａと１５０Ｂ、１５０Ｂと１５０Ｃ、１５０Ｃと１５０Ｄ）を接続することが可能となるので、半導体チップ１０１Ａ〜１０１Ｄとして貫通電極を持たない半導体チップを積層した場合にも、従来技術と比較して、占有面積を大幅に縮小することができる。
【００５６】
尚、本実施形態において、半導体チップ１０１Ａ〜１０１Ｄのそれぞれの用途は特に限定されるものではないが、例えば、半導体装置１００がモバイル機器用である場合、半導体チップ１０１Ａはアプリケーションプロセッサであり、半導体チップ１０１Ｂはフラッシュメモリであり、半導体チップ１０１Ｃはベースバンド処理ＬＳＩ及びＲＦ処理ＬＳＩであり、半導体チップ１０１Ｄは電源ＩＣ又は各種センサーであってもよい。
【００５７】
また、本実施形態においては、４つの半導体チップ１０１Ａ〜１０１Ｄを積層したが、積層させる半導体チップ数が特に限定されないことは言うまでもない。
【００５８】
また、本実施形態において、半導体チップ１０１Ａ〜１０１Ｄ、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｄの基板材料は特に限定されるものではないが、半導体チップ１０１Ａ〜１０１Ｄの基板材料として例えばシリコンを用いる場合、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｄの基板材料としても同じシリコンを用いることが好ましい。このようにすると、半導体チップ１０１Ａ〜１０１Ｄ、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｄの間での熱膨張係数の違いに起因する応力が発生することを防止できるので、長期間に亘って信頼性を確保することができる。
【００５９】
また、本実施形態において、半導体チップ１０１Ａ〜１０１Ｄに貫通電極を設けなかったが、これに代えて、半導体チップ１０１Ａ〜１０１Ｄの少なくとも１つに貫通電極を設けてもよい。
【００６０】
また、本実施形態において、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｃにそれぞれ貫通電極１１１Ａ〜１１１Ｄ及び貫通電極１２１Ａ〜１２１Ｃを設けたが、これに加えて、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｃの少なくとも１つに能動素子及び受動素子のうちの少なくとも一方を設けてもよい。ここで、能動素子としては、例えば、トランジスタを設けてもよい。また、受動素子としては、例えば、抵抗、キャパシタ及びコイルのうちの少なくとも１つを設けてもよい。また、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｃにおいて貫通電極１１１Ａ〜１１１Ｄ及び貫通電極１２１Ａ〜１２１Ｃに代えて、各インターポーザの表裏を電気的に接続する配線（ビアを含む）を設けてもよい。但し、貫通電極は例えば５μｍ径程度まで小さくすることができるため、各インターポーザに貫通電極を配置した場合には、上下の半導体チップ間（つまり上下のチップユニット間）の電気的接続のために多数の貫通電極を配列して配線レイアウトの自由度を向上させることができる。
【００６１】
また、本実施形態において、半導体チップ１０１Ａ〜１０１Ｄに電極パッド１０２Ａ〜１０２Ｄを設けたが、これに代えて、半導体チップ１０１Ａ〜１０１Ｄに設けた貫通電極の先端をチップ表面から露出させて外部電極として用いてもよい。
【００６２】
また、本実施形態において、インターポーザ１２０Ａ〜１２０Ｄに、インターポーザ１１０Ａ〜１１０Ｄと電気的に接続する電極パッド１２２Ａ〜１２２Ｄを設けたが、これに代えて、インターポーザ１２０Ａ〜１２０Ｄに設けた貫通電極の先端をインターポーザ表面から露出させて外部電極として用いてもよい。また、インターポーザ１２０Ａ〜１２０Ｃに、インターポーザ１１０Ｂ〜１１０Ｄと電気的に接続する電極パッド１２３Ａ〜１２３Ｃを設けたが、これに代えて、インターポーザ１２０Ａ〜１２０Ｃに設けた貫通電極の先端をインターポーザ表面から露出させて外部電極として用いてもよい。
【００６３】
また、本実施形態において、インターポーザ１１０Ａ〜１１０Ｄ及びインターポーザ１２０Ａ〜１２０Ｄによって形成される空間（半導体チップ１０１Ａ〜１０１Ｄの配置領域は除く）は中空であってもよいし、又は当該空間に樹脂が充填されていてもよい。
【００６４】
また、本実施形態において、チップユニット１５０Ａ〜１５０Ｄの平面形状を全て同じにしたが、チップユニット１５０Ａ〜１５０Ｄの平面形状が互いに異なっていてもよい。また、インターポーザ１２０Ａ〜１２０Ｄの外周部側面と、インターポーザ１１０Ａ〜１１０Ｄの側面とを実質的に面一したが、これらの側面が面一でなくてもよい。
【００６５】
また、半導体チップ１０１Ａ〜１０１Ｄの積層構造体である本実施形態に係る半導体装置１００を実装基板等の他の基板上に搭載してもよいことは言うまでもない。
【産業上の利用可能性】
【００６６】
以上に説明したように、本発明は、インターポーザを用いて複数の半導体チップを積層することにより半導体装置を小型化することができると共に、当該半導体装置の歩留り及び信頼性を向上させることができるものであり、特に、複数の半導体チップを積層した３次元積層体に好適である。
【符号の説明】
【００６７】
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ  パッケージ
５１Ａ、５１Ｂ、５１Ｃ、５１Ｄ  半導体チップ
６０  プリント基板
１００  半導体装置
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ  半導体チップ
１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ  電極パッド
１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ  インターポーザ
１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄ  貫通電極
１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ  配線層
１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ  インターポーザ
１２１Ａ、１２１Ｂ、１２１Ｃ  貫通電極
１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄ  電極パッド
１２３Ａ、１２３Ｂ、１２３Ｃ  電極パッド
１５０Ａ、１５０Ｂ、１５０Ｃ、１５０Ｄ  チップユニット
【図１】
2012086100.tif 000003
【図２】
2012086100.tif 000004
【図３】
2012086100.tif 000005
【図４】
2012086100.tif 000006
【図５】
2012086100.tif 000007
【図６】
2012086100.tif 000008
【図７】
2012086100.tif 000009
【手続補正書】
【提出日】平成24年10月15日(2012.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のインターポーザと、
前記第１のインターポーザの第１面上に配置された第１の半導体チップと、
前記第１のインターポーザの前記第１面における前記第１の半導体チップが配置されていない領域上に配置された第２のインターポーザとを備え、
前記第１のインターポーザは、前記第１の半導体チップと電気的に接続する第１の貫通電極と、前記第２のインターポーザと電気的に接続する第２の貫通電極とを有し、
前記第１の半導体チップと前記第２のインターポーザとの間に樹脂が充填されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のインターポーザは、前記第１のインターポーザの前記第２の貫通電極と電気的に接続する第３の貫通電極を有することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２のインターポーザにおける前記第１のインターポーザ側の面上に、前記第２のインターポーザの前記第３の貫通電極と前記第１のインターポーザの前記第２の貫通電極とを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の半導体チップにおける前記第１のインターポーザ側の面上に、前記第１のインターポーザの前記第１の貫通電極と電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第２のインターポーザの側面の少なくとも一部と、前記第１のインターポーザの側面とは実質的に面一であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第２のインターポーザは、前記第１の半導体チップを取り囲むように配置されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１のインターポーザにおける前記第１の半導体チップの反対側の面上に、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する第１の配線層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の半導体チップに貫通電極が形成されていないことを特徴とする半導体装置。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の半導体チップに貫通電極が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１の半導体チップ、前記第１のインターポーザ及び前記第２のインターポーザはそれぞれ、シリコン基板を用いて構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第１のインターポーザ及び前記第２のインターポーザのうちの少なくとも一方は、能動素子及び受動素子のうちの少なくとも一方を有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記能動素子は、トランジスタを含むことを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１の半導体チップにおける前記第１のインターポーザの反対側の面の上方に配置された第３のインターポーザと、
前記第３のインターポーザにおける前記第１の半導体チップの反対側の面上に配置された第２の半導体チップとをさらに備え、
前記第３のインターポーザは、前記第２のインターポーザによって支えられていると共に、前記第２の半導体チップと電気的に接続する第４の貫通電極を有することを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記第３のインターポーザの前記反対側の面における前記第２の半導体チップが配置されていない領域上に配置された第４のインターポーザをさらに備え、
前記第３のインターポーザは、前記第４のインターポーザと電気的に接続する第５の貫通電極を有することを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第４のインターポーザは、前記第３のインターポーザの前記第５の貫通電極と電気的に接続する第６の貫通電極を有することを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第４のインターポーザにおける前記第３のインターポーザ側の面上に、前記第４のインターポーザの前記第６の貫通電極と前記第３のインターポーザの前記第５の貫通電極とを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１４〜１６のいずれか１項に記載の半導体装置において、
前記第２の半導体チップと前記第４のインターポーザとの間に樹脂が充填されていることを特徴とする半導体装置。
【請求項１８】
請求項１４〜１７のいずれか１項に記載の半導体装置において、
前記第３のインターポーザにおける前記第２の半導体チップの反対側の面上に、前記第４の貫通電極と前記第５の貫通電極とを電気的に接続する第２の配線層が形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８に記載の半導体装置において、
前記第２の配線層と前記第２のインターポーザとは電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２のインターポーザにおける前記第１のインターポーザの反対側の面上に、前記第２の配線層と前記第２のインターポーザとを電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１４〜２０のいずれか１項に記載の半導体装置において、
前記第４のインターポーザの側面の少なくとも一部と、前記第３のインターポーザの側面とは実質的に面一であることを特徴とする半導体装置。
【請求項２２】
請求項１４〜２１のいずれか１項に記載の半導体装置において、
前記第４のインターポーザは、前記第２の半導体チップを取り囲むように配置されていることを特徴とする半導体装置。
【請求項２３】
請求項１３〜２２のいずれか１項に記載の半導体装置において、
前記第２の半導体チップにおける前記第３のインターポーザ側の面上に、前記第３のインターポーザの前記第４の貫通電極と電気的に接続する電極が形成されていることを特徴とする半導体装置。
【請求項２４】
請求項１３〜２３のいずれか１項に記載の半導体装置において、
前記第２の半導体チップに貫通電極が形成されていないことを特徴とする半導体装置。
【請求項２５】
請求項１３〜２３のいずれか１項に記載の半導体装置において、
前記第２の半導体チップに貫通電極が形成されていることを特徴とする半導体装置。
【請求項２６】
請求項１３〜２５のいずれか１項に記載の半導体装置において、
前記第２の半導体チップ及び前記第３のインターポーザはそれぞれ、シリコン基板を用いて構成されていることを特徴とする半導体装置。
【請求項２７】
請求項１３〜２６のいずれか１項に記載の半導体装置において、
前記第３のインターポーザは、能動素子及び受動素子のうちの少なくとも一方を有することを特徴とする半導体装置。
【請求項２８】
請求項２７に記載の半導体装置において、
前記能動素子は、トランジスタを含むことを特徴とする半導体装置。
【国際調査報告】
2012086100.tif 000010
2012086100.tif 000011