(57)【要約】組み合わせ回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する。第１のマスターラッチ回路は、スキャンイン信号および第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する。第１のスレーブラッチ回路は、第１の中間信号および第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する。スキャンパステスト方式が適用された半導体集積回路に備えられた入力回路の回路規模および消費電力を低減する。
2012153516.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、
前記第１のマスターラッチ回路によって生成された第１の中間信号および前記組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える
ことを特徴とする入力回路。
【請求項２】
請求項１において、
第２のマスターラッチ回路と、
第２のスレーブラッチ回路とをさらに備え、
前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
前記第２のマスターラッチ回路は、前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、
前記第２のスレーブラッチ回路は、前記第２のマスターラッチ回路によって生成された第２の中間信号および前記組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成する
ことを特徴とする入力回路。
【請求項３】
第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、
前記組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える
ことを特徴とする入力回路。
【請求項４】
請求項３において、
第２および第３のラッチ回路をさらに備え、
前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
前記第２のラッチ回路は、前記組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、
前記第３のラッチ回路は、前記組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成する
ことを特徴とする入力回路。
【請求項５】
請求項１または３において、
前記第１の入力信号は、書き込みデータ信号および書き込みデータマスク信号の一方に相当し、
前記第２の入力信号は、前記書き込みデータ信号および前記書き込みデータマスク信号の他方に相当する
ことを特徴とする入力回路。
【請求項６】
請求項２または４において、
前記第１および第２の入力信号は、アドレス信号に相当する
ことを特徴とする入力回路。
【請求項７】
請求項１において、
前記第１のマスターラッチ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
前記第１のスレーブラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
ことを特徴とする入力回路。
【請求項８】
請求項３において、
前記スキャンフリップフロップ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
前記第１のラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
ことを特徴とする入力回路。
【請求項９】
請求項１または３において、
前記第２の内部信号は、前記第１の内部信号の反転信号に相当する
ことを特徴とする入力回路。
【請求項１０】
第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、
スキャンイン信号および前記入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、
前記第１のマスターラッチ回路によって生成された第１の中間信号および前記第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、
前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、
前記第２のマスターラッチ回路によって生成された第２の中間信号および前記第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、
前記第１〜第４の内部信号に応じて第１〜第４の出力信号を生成する組み合わせ回路とを備える
ことを特徴とする入力回路。
【請求項１１】
請求項１０において、
前記第１および第２の入力信号は、入力アドレス信号に相当し、
前記第３の入力信号は、前記第１の入力信号の反転信号に相当し、
前記第４の入力信号は、前記第２の入力信号の反転信号に相当する
ことを特徴とする入力回路。
【請求項１２】
請求項１０または１１において、
前記第１の内部信号は、前記第２の内部信号の反転信号に相当し、
前記第３の内部信号は、前記第４の内部信号の反転信号に相当する
ことを特徴とする入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力回路に関し、さらに詳しくは、スキャンパステスト方式が適用された半導体集積回路に備えられた入力回路に関する。
【背景技術】
【０００２】
半導体集積回路の故障診断方式として、スキャンパステスト方式が知られている。スキャンパステスト方式では、半導体集積回路内に存在するフリップフロップをシリアルに接続することによってシフトレジスタからなるスキャンパスを構成し、故障診断時にフリップフロップ内のデータをスキャンパスを通して順にシフトアウトする。【０００３】
半導体集積回路に含まれる記憶装置などのブロックでは、ラッチ回路が入力信号を取り込んで保持する。スキャンパステスト方式を適用するために、ラッチ回路をスキャンパスに組み込んで可観測にする方法として、ラッチ回路をシフト機能を持ったスキャンフリップフロップ回路（例えば、特許文献１）に置き換える方法が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２４２８０９号公報
【発明の概要】
【０００５】
出力信号線毎にラッチ回路をスキャンフリップフロップ回路に置き換えた場合（すなわち、出力信号線毎にスキャンフリップフロップ回路を設けた場合）、回路規模が増大してしまう。また、回路の部品点数が増加することになるので、消費電力が増大してしまう。なお、出力信号線の例としては、書き込みデータ信号に応じた電圧が供給される書き込みビット線やプリデコードアドレス信号が供給されるプリデコードアドレス信号線などがある。
【０００６】
そこで、本発明は、スキャンパステスト方式が適用された半導体集積回路において故障検出率の低下を抑制しつつ回路規模および消費電力を低減する。
【０００７】
この発明の１つの局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持する。そして、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持する。そして、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える。
【０００８】
なお、入力回路は、第２のマスターラッチ回路と、第２のスレーブラッチ回路とをさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のマスターラッチ回路は、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、第２のスレーブラッチ回路は、第２のマスターラッチ回路によって生成された第２の中間信号および組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成しても良い。
【０００９】
この発明の別の局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える。
【００１０】
なお、入力回路は、第２および第３のラッチ回路をさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のラッチ回路は、組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、第３のラッチ回路は、組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成しても良い。
【００１１】
この発明のさらに別の局面に従うと、入力回路は、第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、スキャンイン信号および入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、第２のマスターラッチ回路によって生成された第２の中間信号および第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、第１〜第４の内部信号に応じて第１〜第４の出力信号を生成する組み合わせ回路とを備える。
【００１２】
上記入力回路によれば、出力信号線毎にスキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、ＳＲＡＭに搭載されたメモリセルおよび書き込み回路の構成例を示す図である。
【図２】図２は、ＳＲＡＭの書き込み動作について説明するための図である。
【図３】図３は、入力回路における入出力関係について説明するための図である。
【図４】図４は、実施形態１による入力回路の構成例を示す図である。
【図５】図５は、図４に示した入力回路による動作について説明するための図である。
【図６】図６は、入力回路の比較例１について説明するための図である。
【図７】図７は、入力回路の比較例１による動作について説明するための図である。
【図８】図８は、実施形態２による入力回路の構成例を示す図である。
【図９】図９は、図８に示した入力回路による動作について説明するための図である。
【図１０】図１０は、図８に示した入力回路の変形例について説明するための図である。
【図１１】図１１は、実施形態３による入力回路の構成例を示す図である。
【図１２】図１２は、入力回路の比較例２について説明するための図である。
【図１３】図１３は、実施形態４による入力回路の構成例を示す図である。
【図１４】図１４は、実施形態５による入力回路の構成例を示す図である。
【図１５】図１５は、フィードバック素子の変形例１を示す図である。
【図１６】図１６は、フィードバック素子の変形例２を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例として説明するが、本発明は別の分野においても応用が可能である。また、以下の説明では、説明の便宜上、符号の末尾（［０］や［１］など）を省略する場合がある。
【００１５】
（実施形態１）
スキャンパステスト方式に対応した入力回路は、ＳＲＡＭの書き込みデータ入力回路として利用可能である。図１は、ＳＲＡＭに搭載されたメモリセルＭＣおよび書き込み回路の構成例を示す。書き込み回路は、書き込みデータ入力回路１０，書き込み制御回路１１，プリチャージ回路１２などを含む。ここで、図２を参照して、ＳＲＡＭの書き込み動作について説明する。書き込み動作が開始されるまでの間、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルになっているので、メモリセルＭＣのアクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御回路１１の書き込み制御トランジスタＴＷＴ，ＴＷＢはオフ状態である。一方、プリチャージ制御信号ＰＣの信号レベルがローレベルになっているので、プリチャージトランジスタＴＰＴ，ＴＰＢはオン状態である。これにより、ビット線ＢＬ，ＮＢＬの電圧レベルはハイレベルに保持されている。書き込み動作が開始されると、プリチャージ制御信号ＰＣの信号レベルがローレベルからハイレベルへ変化して、プリチャージトランジスタＴＰＴ，ＴＰＢはオフ状態になる。また、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルからハイレベルへ変化して、アクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態になる。さらに、書き込みデータ入力回路１０は、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩに応じて、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルを変化させる。書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩと書き込みビット線ＷＢＬ，ＮＷＢＬとの真理値表は、図３のようになる。書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態であるので、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧変化がビット線ＢＬ，ＮＢＬにそれぞれ伝達される。また、アクセストランジスタＴＡＴ，ＴＡＢがオン状態であるので、ビット線ＢＬ，ＮＢＬの電圧変動に応じてメモリセルＭＣにビットデータ（“１”または“０”）が書き込まれる。
【００１６】
《入力回路》
図４は、実施形態１による入力回路の構成例を示す。図４に示した入力回路は、図１に示したＳＲＡＭの書き込みデータ入力回路１０として利用可能である。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路１０２と、ラッチ回路１０３とを備える。ここでは、書き込みビット線ＷＢＬ［０］，ＮＷＢＬ［０］に対応する入力回路を例に挙げて説明する。組み合わせ回路１０１は、書き込みデータ信号ＤＩ［０］および書き込みマスク信号ＮＢＥ［０］（第１および第２の入力信号）に応じて、内部データ信号ＩＤ，ＮＩＤ（第１および第２の内部信号）を生成する。スキャンフリップフロップ回路１０２は、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤを選択的に取り込んで保持する。また、スキャンフリップフロップ回路１０２は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。ラッチ回路１０３は、内部データ信号ＮＩＤを取り込んで保持する。また、ラッチ回路１０３は、取り込んで保持した内部データ信号ＮＩＤに基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）を生成する。なお、書き込みビット線ＷＢＬ［１］，ＮＷＢＬ［１］に対応する入力回路についても同様である。
【００１７】
《組み合わせ回路》
組み合わせ回路１０１は、インバータ１１１と、ＮＯＲ回路１１２，１１３とを含んでいても良い。インバータ１１１は、書き込みデータ信号ＤＩ［０］を反転させる。ＮＯＲ回路１１２は、インバータ１１１の出力信号（すなわち、書き込みデータ信号ＤＩ［０］の反転信号）と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部信号ＩＤとして出力する。ＮＯＲ回路１１３は、書き込みデータ信号ＤＩ［０］と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部データ信号ＮＩＤとして出力する。このように、内部データ信号ＮＩＤ［０］は、内部データ信号ＩＤ［０］の反転信号に相当する。
【００１８】
《スキャンフリップフロップ回路》
スキャンフリップフロップ回路１０２は、入力切替部１２１，１２２と、マスターラッチＭＬと、パストランジスタ１２３と、スレーブラッチＳＬと、インバータ１２４とを含んでいても良い。入力切替部１２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部１２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＩＤを取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部１２１，１２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤの一方を保持する。マスターラッチＭＬに保持された信号は、書き込みビット線ＮＷＢＬ［０］に供給される。パストランジスタ１２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ１２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ１２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として後段のスキャンフリップフロップ回路１０２（書き込みビット線ＮＷＢＬ［１］に対応するスキャンフリップフロップ回路１０２）に供給される。また、後段のスキャンフリップフロップ回路１０２のスキャンアウト信号ＳＯ［１］も、スキャンイン信号としてさらに後段のスキャンフリップフロップ回路に供給される。
【００１９】
《ラッチ回路》
ラッチ回路１０３は、入力切替部１３１と、ラッチ１３２とを含んでいても良い。入力切替部１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＮＩＤを取り込むか否かを切り替える。ラッチ１３２は、入力切替部１３１によって取り込まれた内部データ信号ＮＩＤを保持する。ラッチ１３２によって保持された信号は、書き込みビット線ＷＢＬ［０］に供給される。
【００２０】
〔動作〕
次に、図５を参照して、図４に示した入力回路による動作について説明する。
【００２１】
書き込みサイクル期間（書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノード（入力切替部１２１，１２２の出力端子に接続された内部ノード）が内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。
【００２２】
次に、キャプチャーサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノードが内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
【００２３】
次に、シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が非導通状態になるとともに、入力切替部１２１が導通状態となり、マスターラッチＭＬの内部ノードがスキャンイン信号ＳＩ［０］に応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２１が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
【００２４】
なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路１００によって生成されても良い。クロック生成回路１００は、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫをそれぞれ反転させることによって反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫを生成する。また、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫは、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
【００２５】
〔比較例〕
ここで、図６を参照して、入力回路の比較例１について説明する。図６に示した入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、書き込みビット線ＷＢＬ，ＮＷＢＬにそれぞれ対応する２個のスキャンフリップフロップ回路８０１，８０１と、組み合わせ回路８０２とを備える。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路８００によって生成される。図７は、図６に示した入力回路による動作を示している。図６に示した入力回路では、スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として供給され、スキャンアウト信号ＳＯ［１］は、スキャンイン信号ＳＩ［２］として供給され、スキャンアウト信号ＳＯ［２］は、スキャンイン信号ＳＩ［３］として供給される。また、スキャンアウト信号ＳＯ［３］も、スキャンイン信号として後段のスキャンフリップフロップ回路に供給される。
【００２６】
図６に示した入力回路では、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩを観測できるようにするために、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩをそれぞれ取り込んで保持する２個のラッチ回路が２個のスキャンフリップフロップ回路８０１，８０１に置き換えられている。すなわち、書き込みビット線毎に（すなわち、出力信号線毎に）スキャンフリップフロップ回路８０１が設けられている。
【００２７】
一方、図４に示した入力回路では、スキャンフリップフロップ回路１０２およびラッチ回路１０３の前段に組み合わせ回路１０１を設け、組み合わせ回路１０１によって生成された内部データ信号ＩＤ，ＮＩＤのうち一方（ここでは、内部データ信号ＩＤ）がスキャンフリップフロップ回路１０２に供給される。これにより、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できる。
【００２８】
以上のように、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図４に示した入力回路において利用されるクロックの数（種類）は、図６に示した入力回路と同数であっても良いので、配線チャネルのオーバーヘッドを抑制できる。
【００２９】
（実施形態２）
図８は、実施形態２による入力回路の構成例を示す。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路２０２とを備える。スキャンフリップフロップ回路２０２は、マスターラッチ回路２０３と、スレーブラッチ回路２０４とを含む。マスターラッチ回路２０３は、スキャンイン信号ＳＩ［０］および組み合わせ回路１０１によって生成された内部データ信号ＩＤを選択的に取り込んで保持する。また、マスターラッチ回路２０３は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）および中間信号ＳＭ［０］を生成する。スレーブラッチ回路２０４は、中間信号ＳＭ［０］および組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを選択的に取り込んで保持する。また、スレーブラッチ回路２０４は、取り込んで保持した信号に基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
【００３０】
マスターラッチ回路２０３は、図４に示した入力切替部１２１，１２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部１２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部データ信号ＩＤを取り込むか否かを切り替える。スレーブラッチ回路２０４は、図１に示したパストランジスタ１２３，スレーブラッチＳＬ，およびインバータ１２４と、入力切替部２１１とを含んでいても良い。入力切替部２１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを取り込むか否かを切り替える。このように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されている。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路２００によって生成されても良い。また、データラッチクロックＤＣＫ０，ＤＣＫ１は、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
【００３１】
図９は、図８に示した入力回路による動作を示している。データラッチクロックＤＣＫ０は、図４および図５に示したデータラッチクロックＤＣＫに相当する。データラッチクロックＤＣＫ０の信号レベルは、シフトサイクル期間を除く期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ０の信号レベルはハイレベルである。一方、データラッチクロックＤＣＫ１の信号レベルは、キャプチャーサイクル期間およびシフトサイクル期間を除く期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの両方の信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。キャプチャーサイクル期間およびシフトサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの少なくとも一方の信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ１の信号レベルはハイレベルである。このように、データラッチクロックＤＣＫ０，ＤＣＫ１を制御することにより、図４に示した入力回路を同様の動作を実現できる。
【００３２】
以上のように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されているので、図４に示した入力回路よりも回路規模および消費電力を低減できる。
【００３３】
（実施形態２の変形例）
図１０のように、マスターラッチ回路２０３およびスレーブラッチ回路２０４は、それぞれ、入力切替部１２２，２１１に代えて入力切替部１２２ａ，２１１ａを含んでいても良い。入力切替部１２２ａは、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応じて導通／非導通を切り替えるパストランジスタによって構成され、入力切替部２１１ａは、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応じて導通／非導通を切り替えるパストランジスタによって構成される。この場合、組み合わせ回路１０１は、ＮＯＲ回路１１２，１１３に代えて、ＮＡＮＤ回路１１２ａ，１１３ａを含んでいても良い。このように構成することにより、書き込みデータのセットアップ時間（書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩが入力されてから書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルが確定するまでに要する時間）を短縮できる。なお、図４に示した入力切替部１２２，１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応じて導通／非導通を切り替えるパストランジスタによって構成されても良い。
【００３４】
また、図４において、組み合わせ回路１０１は、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールの外部に設けられても良い。これと同様に、図８において、組み合わせ回路１０１は、スキャンフリップフロップ回路２０２を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路２０２を含むモジュールの外部に設けられても良い。
【００３５】
また、図８に示したスレーブラッチ回路２０４において、パストランジスタ１２３とスレーブラッチＳＬの内部ノードｎ２との間に１個または複数個のバッファが設けられても良い。このように構成することにより、スレーブラッチＳＬのホールドエラーに対するマージンを確保できる。
【００３６】
（実施形態３）
図１１は、実施形態３による入力回路の構成例を示す。図１１に示した入力回路は、ＳＲＡＭのアドレス入力回路として利用可能である。この入力回路は、プリデコーダ３０１（組み合わせ回路）と、スキャンフリップフロップ回路３０２と、ラッチ回路３０３，３０４，３０５とを備える。プリデコーダ３０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］（第１および第２の入力信号）に応じて、内部デコード信号ＩＤＥＣ［０］〜ＩＤＥＣ［３］（第１〜第４の内部信号）を生成する。スキャンフリップフロップ回路３０２は、スキャンイン信号ＳＩおよび内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持する。また、スキャンフリップフロップ回路３０２は、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）およびスキャンアウト信号ＳＯを生成する。ラッチ回路３０３〜３０５は、それぞれ、内部デコード信号ＩＤＥＣ［１］〜ＩＤＥＣ［３］を取り込んで保持する。また、ラッチ回路３０３〜３０５は、それぞれ、取り込んで保持した内部デコード信号ＩＤＥＣ［１］〜ＩＤＥＣ［３］に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］〜ＮＰＤＥＣ［３］（第２〜第４の出力信号）を生成する。
【００３７】
《プリデコーダ》
プリデコーダ３０１は、インバータ３１１，３１２と、ＮＡＮＤ回路３１３，３１４，３１５，３１６とを含んでいても良い。インバータ３１１は、入力アドレス信号ＡＤ［１］を反転させる。インバータ３１２は、入力アドレス信号ＡＤ［０］を反転させる。ＮＡＮＤ回路３１３は、インバータ３１１，３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］，ＡＤ［１］の反転信号）の否論理積を内部デコード信号ＩＤＥＣ［０］として出力する。ＮＡＮＤ回路３１４は、インバータ３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］の反転信号）と入力アドレス信号ＡＤ［１］との否論理積を内部デコード信号ＩＤＥＣ［１］として出力する。ＮＡＮＤ回路３１５は、入力アドレス信号ＡＤ［０］とインバータ３１１の出力信号（すなわち、入力アドレス信号ＡＤ［１］の反転信号）との否論理積を内部デコード信号ＩＤＥＣ［２］として出力する。ＮＡＮＤ回路３１６は、入力アドレス信号ＡＤ［０］，ＡＤ［１］の否論理積を内部デコード信号ＩＤＥＣ［３］として出力する。
【００３８】
《スキャンフリップフロップ回路》
スキャンフリップフロップ回路３０２は、入力切替部３２１，３２２と、マスターラッチＭＬと、パストランジスタ３２３と、スレーブラッチＳＬと、インバータ３２４とを含んでいても良い。入力切替部３２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部３２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部３２１，３２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［０］としてプリデコードアドレス信号線に供給される。パストランジスタ３２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ３２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ３２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路３００によって生成されても良い。
【００３９】
《ラッチ回路》
ラッチ回路３０３は、入力切替部３３１と、ラッチ３３２とを含んでいても良い。入力切替部３３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。ラッチ３３２は、入力切替部３３１によって取り込まれた内部デコード信号ＩＤＥＣ［１］を保持する。ラッチ３３２によって保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［１］としてプリデコードアドレス信号線に供給される。ラッチ回路３０４，３０５の構成についても同様である。
【００４０】
〔比較例〕
ここで、図１２を参照して、入力回路の比較例２について説明する。図１２に示した入力回路は、入力アドレス信号ＡＤ［０］，ＡＤ［１］にそれぞれ対応して設けられた２個のスキャンフリップフロップ回路９０１，９０１と、プリデコーダ９０２とを備える。プリデコーダ９０２は、スキャンフリップフロップ回路９０１，９０１によって生成された内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］，ＮＩＡＤ［０］，ＮＩＡＤ［１］に応じて、プリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］を生成する。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路９００によって生成される。
【００４１】
図１１に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１１に示した入力回路では、プリデコーダ３０１に含まれるインバータ３１１，３１２およびＮＡＮＤ回路３１３〜３１６をスキャンフリップフロップ回路３０２およびラッチ回路３０３〜３０５の入力バッファとして利用できるので、入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］が出力されるまでの信号経路におけるゲート段数を図１２に示した入力回路（入力回路の比較例２）よりも削減できる。これにより、アドレスのセットアップ時間（入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］が出力されるまでに要する時間）を短縮できる。
【００４２】
以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、アドレスのセットアップ時間を短縮できるので、入力回路の動作の高速化を実現できる。
【００４３】
（実施形態４）
図１３は、実施形態４による入力回路の構成例を示す。この入力回路は、プリデコーダ３０１と、フリップフロップ４０２−１，４０２−２とを備える。フリップフロップ４０２−１，４０２−２は、それぞれ、マスターラッチ回路４０３−１，４０３−２と、スレーブラッチ回路４０４−１，４０４−２とを含む。
【００４４】
マスターラッチ回路４０３−１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）および中間信号ＳＭ［０］（第１の中間信号）を生成する。スレーブラッチ回路４０４−１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および内部デコード信号ＩＤＥＣ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
【００４５】
マスターラッチ回路４０３−２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および内部デコード信号ＩＤＥＣ［２］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［２］（第３の出力信号）および中間信号ＳＭ［１］（第２の中間信号）を生成する。スレーブラッチ回路４０４−２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および内部デコード信号ＩＤＥＣ［３］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［３］（第４の出力信号）およびスキャンアウト信号ＳＯ［１］を生成する。
【００４６】
マスターラッチ回路４０３−１は、図１１に示した入力切替部３２１，３２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部３２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。スレーブラッチ回路４０４−１は、図１１に示したパストランジスタ３２３，スレーブラッチＳＬ，およびインバータ３２４と、入力切替部４１１とを含んでいても良い。入力切替部４１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、プリデコーダ３０１によって生成された内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。このように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２−１に含まれるスレーブラッチ回路４０４−１が図１１に示したラッチ回路３０３として利用されている。スキャンフリップフロップ回路４０２−２についても同様である。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路４００によって生成されても良い。
【００４７】
以上のように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２−１，４０２−２のスレーブラッチ回路４０４−１，４０４−２が図１１に示したラッチ回路３０３，３０５として利用されているので、図１１に示した入力回路よりも回路規模および消費電力を低減できる。
【００４８】
（実施形態５）
図１４は、実施形態５による入力回路の構成例を示す。この入力回路は、入力処理回路５０１と、スキャンフリップフロップ回路５０２−１，５０２−２と、プリデコーダ５０５とを備える。スキャンフリップフロップ回路５０２−１，５０２−２は、それぞれ、マスターラッチ回路５０３−１，５０３−２と、スレーブラッチ回路５０４−１，５０４−２とを含む。
【００４９】
入力処理回路５０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］に応じて反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］をそれぞれ生成し、入力アドレス信号ＡＤ［０］，ＡＤ［１］および反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］を供給する。
【００５０】
マスターラッチ回路５０３−１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［０］および中間信号ＳＭ［０］を生成する。スレーブラッチ回路５０４−１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および入力アドレス信号ＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［０］およびスキャンアウト信号ＳＯ［０］を生成する。内部アドレス信号ＮＩＡＤ［０］は、内部アドレス信号ＩＡＤ［０］の反転信号に相当する。
【００５１】
マスターラッチ回路５０３−２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および反転入力アドレス信号ＮＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［１］および中間信号ＳＭ［１］を生成する。スレーブラッチ回路５０４−２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および入力アドレス信号ＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［１］およびスキャンアウト信号ＳＯ［１］を生成する。内部アドレス信号ＮＩＡＤ［１］は、内部アドレス信号ＩＡＤ［１］の反転信号に相当する。
【００５２】
マスターラッチ回路５０３−１は、入力切替部５２１，５２２と、マスターラッチＭＬとを含んでいても良い。入力切替部５２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部５２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、反転入力アドレス信号ＮＡＤ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部５２１，５２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、内部アドレス信号ＮＩＡＤ［０］として供給される。スレーブラッチ回路５０４−１は、パストランジスタ５２３と、スレーブラッチＳＬと、インバータ５２４と、入力切替部５２５とを含んでいても良い。パストランジスタ５２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。入力切替部５２５は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、入力アドレス信号ＡＤ［０］を取り込むか否かを切り替える。スレーブラッチＳＬは、パストランジスタ５２３および入力切替部５２５による取り込み動作に応じて、マスターラッチＭＬの出力信号および入力アドレス信号ＡＤ［０］の一方を保持する。インバータ５２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スレーブラッチＳＬに保持された信号は、内部アドレス信号ＩＡＤ［０］として供給される。スキャンフリップフロップ回路５０２−２についても同様である。
【００５３】
図１４に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１２に示した入力回路では、スキャンフリップフロップ回路９０１の出力端子（内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷が大きく、内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］の変化速度が遅い場合、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度も遅くなってしまう。一方、図１４に示した入力回路では、スキャンフリップフロップ回路５０２−１から出力される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］は、スキャンフリップフロップ回路５０２−１の出力端子（内部アドレス信号ＮＡＩＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷の影響を受けないので、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
【００５４】
以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
【００５５】
（その他の実施形態）
以上の説明において、マスターラッチＭＬを構成するフィードバック素子ＩＮＶを図１５や図１６に示した回路に置き換えても良い。図１５や図１６に示した回路をフィードバック素子ＩＮＶとして利用することにより、データ衝突を抑制できるので、消費電力を低減できるとともに動作の安定性を向上できる。
【産業上の利用可能性】
【００５６】
以上説明したように、上述の入力回路は、故障検出率の低下を抑制しつつ回路規模および消費電力を低減できるので、スキャンパステスト方式が適用された半導体集積回路（例えば、ＳＲＡＭなど）に有用である。
【符号の説明】
【００５７】
１０１    組み合わせ回路
１０２，３０２    スキャンフリップフロップ回路
１０３，３０３，３０４，３０５    ラッチ回路
２０２，４０２−１，４０２−２    スキャンフリップフロップ回路
２０３，４０３−１，４０３−２    マスターラッチ回路
２０４，４０４−１，４０４−２    スレーブラッチ回路
３０１    プリデコーダ（組み合わせ回路）
５０１    入力処理回路
５０２−１，５０２−２    スキャンフリップフロップ回路
５０３−１，５０３−２    マスターラッチ回路
５０４−１，５０４−２    スレーブラッチ回路
５０５    プリデコーダ（組み合わせ回路）
【図１】
2012153516.tif 000003
【図２】
2012153516.tif 000004
【図３】
2012153516.tif 000005
【図４】
2012153516.tif 000006
【図５】
2012153516.tif 000007
【図６】
2012153516.tif 000008
【図７】
2012153516.tif 000009
【図８】
2012153516.tif 000010
【図９】
2012153516.tif 000011
【図１０】
2012153516.tif 000012
【図１１】
2012153516.tif 000013
【図１２】
2012153516.tif 000014
【図１３】
2012153516.tif 000015
【図１４】
2012153516.tif 000016
【図１５】
2012153516.tif 000017
【図１６】
2012153516.tif 000018
【手続補正書】
【提出日】平成25年9月11日(2013.9.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力回路に関し、さらに詳しくは、スキャンパステスト方式が適用された半導体集積回路に備えられた入力回路に関する。
【背景技術】
【０００２】
半導体集積回路の故障診断方式として、スキャンパステスト方式が知られている。スキャンパステスト方式では、半導体集積回路内に存在するフリップフロップをシリアルに接続することによってシフトレジスタからなるスキャンパスを構成し、故障診断時にフリップフロップ内のデータをスキャンパスを通して順にシフトアウトする。
【０００３】
半導体集積回路に含まれる記憶装置などのブロックでは、ラッチ回路が入力信号を取り込んで保持する。スキャンパステスト方式を適用するために、ラッチ回路をスキャンパスに組み込んで可観測にする方法として、ラッチ回路をシフト機能を持ったスキャンフリップフロップ回路（例えば、特許文献１）に置き換える方法が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２４２８０９号公報
【発明の概要】
【０００５】
出力信号線毎にラッチ回路をスキャンフリップフロップ回路に置き換えた場合（すなわち、出力信号線毎にスキャンフリップフロップ回路を設けた場合）、回路規模が増大してしまう。また、回路の部品点数が増加することになるので、消費電力が増大してしまう。なお、出力信号線の例としては、書き込みデータ信号に応じた電圧が供給される書き込みビット線やプリデコードアドレス信号が供給されるプリデコードアドレス信号線などがある。
【０００６】
そこで、本発明は、スキャンパステスト方式が適用された半導体集積回路において故障検出率の低下を抑制しつつ回路規模および消費電力を低減する。
【０００７】
この発明の１つの局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える。
【０００８】
なお、入力回路は、第２のマスターラッチ回路と、第２のスレーブラッチ回路とをさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のマスターラッチ回路は、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、第２のスレーブラッチ回路は、第２のマスターラッチ回路によって生成された第２の中間信号および組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成しても良い。
【０００９】
この発明の別の局面に従うと、入力回路は、第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、スキャンイン信号および組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える。
【００１０】
なお、入力回路は、第２および第３のラッチ回路をさらに備え、組み合わせ回路は、第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、第２のラッチ回路は、組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、第３のラッチ回路は、組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成しても良い。
【００１１】
この発明のさらに別の局面に従うと、入力回路は、第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、スキャンイン信号および入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、第１のマスターラッチ回路によって生成された第１の中間信号および第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、そのスキャンイン信号および入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、第２のマスターラッチ回路によって生成された第２の中間信号および第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、第１〜第４の内部信号に応じて第１〜第４の出力信号を生成する組み合わせ回路とを備える。
【００１２】
上記入力回路によれば、出力信号線毎にスキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、ＳＲＡＭに搭載されたメモリセルおよび書き込み回路の構成例を示す図である。
【図２】図２は、ＳＲＡＭの書き込み動作について説明するための図である。
【図３】図３は、入力回路における入出力関係について説明するための図である。
【図４】図４は、実施形態１による入力回路の構成例を示す図である。
【図５】図５は、図４に示した入力回路による動作について説明するための図である。
【図６】図６は、入力回路の比較例１について説明するための図である。
【図７】図７は、入力回路の比較例１による動作について説明するための図である。
【図８】図８は、実施形態２による入力回路の構成例を示す図である。
【図９】図９は、図８に示した入力回路による動作について説明するための図である。
【図１０】図１０は、図８に示した入力回路の変形例について説明するための図である。
【図１１】図１１は、実施形態３による入力回路の構成例を示す図である。
【図１２】図１２は、入力回路の比較例２について説明するための図である。
【図１３】図１３は、実施形態４による入力回路の構成例を示す図である。
【図１４】図１４は、実施形態５による入力回路の構成例を示す図である。
【図１５】図１５は、フィードバック素子の変形例１を示す図である。
【図１６】図１６は、フィードバック素子の変形例２を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例として説明するが、本発明は別の分野においても応用が可能である。また、以下の説明では、説明の便宜上、符号の末尾（［０］や［１］など）を省略する場合がある。
【００１５】
（実施形態１）
スキャンパステスト方式に対応した入力回路は、ＳＲＡＭの書き込みデータ入力回路として利用可能である。図１は、ＳＲＡＭに搭載されたメモリセルＭＣおよび書き込み回路の構成例を示す。書き込み回路は、書き込みデータ入力回路１０，書き込み制御回路１１，プリチャージ回路１２などを含む。ここで、図２を参照して、ＳＲＡＭの書き込み動作について説明する。書き込み動作が開始されるまでの間、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルになっているので、メモリセルＭＣのアクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御回路１１の書き込み制御トランジスタＴＷＴ，ＴＷＢはオフ状態である。一方、プリチャージ制御信号ＰＣの信号レベルがローレベルになっているので、プリチャージトランジスタＴＰＴ，ＴＰＢはオン状態である。これにより、ビット線ＢＬ，ＮＢＬの電圧レベルはハイレベルに保持されている。書き込み動作が開始されると、プリチャージ制御信号ＰＣの信号レベルがローレベルからハイレベルへ変化して、プリチャージトランジスタＴＰＴ，ＴＰＢはオフ状態になる。また、ワード線ＷＬの電圧レベルおよび書き込み制御信号ＷＥの信号レベルがローレベルからハイレベルへ変化して、アクセストランジスタＴＡＴ，ＴＡＢおよび書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態になる。さらに、書き込みデータ入力回路１０は、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩに応じて、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルを変化させる。書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩと書き込みビット線ＷＢＬ，ＮＷＢＬとの真理値表は、図３のようになる。書き込み制御トランジスタＴＷＴ，ＴＷＢがオン状態であるので、書き込みビット線ＷＢＬ，ＮＷＢＬの電圧変化がビット線ＢＬ，ＮＢＬにそれぞれ伝達される。また、アクセストランジスタＴＡＴ，ＴＡＢがオン状態であるので、ビット線ＢＬ，ＮＢＬの電圧変動に応じてメモリセルＭＣにビットデータ（“１”または“０”）が書き込まれる。
【００１６】
《入力回路》
図４は、実施形態１による入力回路の構成例を示す。図４に示した入力回路は、図１に示したＳＲＡＭの書き込みデータ入力回路１０として利用可能である。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路１０２と、ラッチ回路１０３とを備える。ここでは、書き込みビット線ＷＢＬ［０］，ＮＷＢＬ［０］に対応する入力回路を例に挙げて説明する。組み合わせ回路１０１は、書き込みデータ信号ＤＩ［０］および書き込みマスク信号ＮＢＥ［０］（第１および第２の入力信号）に応じて、内部データ信号ＩＤ，ＮＩＤ（第１および第２の内部信号）を生成する。スキャンフリップフロップ回路１０２は、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤを選択的に取り込んで保持する。また、スキャンフリップフロップ回路１０２は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。ラッチ回路１０３は、内部データ信号ＮＩＤを取り込んで保持する。また、ラッチ回路１０３は、取り込んで保持した内部データ信号ＮＩＤに基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）を生成する。なお、書き込みビット線ＷＢＬ［１］，ＮＷＢＬ［１］に対応する入力回路についても同様である。
【００１７】
《組み合わせ回路》
組み合わせ回路１０１は、インバータ１１１と、ＮＯＲ回路１１２，１１３とを含んでいても良い。インバータ１１１は、書き込みデータ信号ＤＩ［０］を反転させる。ＮＯＲ回路１１２は、インバータ１１１の出力信号（すなわち、書き込みデータ信号ＤＩ［０］の反転信号）と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部信号ＩＤとして出力する。ＮＯＲ回路１１３は、書き込みデータ信号ＤＩ［０］と書き込みデータマスク信号ＮＢＥ［０］との否論理和を内部データ信号ＮＩＤとして出力する。このように、内部データ信号ＮＩＤ［０］は、内部データ信号ＩＤ［０］の反転信号に相当する。
【００１８】
《スキャンフリップフロップ回路》
スキャンフリップフロップ回路１０２は、入力切替部１２１，１２２と、マスターラッチＭＬと、パストランジスタ１２３と、スレーブラッチＳＬと、インバータ１２４とを含んでいても良い。入力切替部１２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部１２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＩＤを取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部１２１，１２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部データ信号ＩＤの一方を保持する。マスターラッチＭＬに保持された信号は、書き込みビット線ＮＷＢＬ［０］に供給される。パストランジスタ１２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ１２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ１２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として後段のスキャンフリップフロップ回路１０２（書き込みビット線ＮＷＢＬ［１］に対応するスキャンフリップフロップ回路１０２）に供給される。また、後段のスキャンフリップフロップ回路１０２のスキャンアウト信号ＳＯ［１］も、スキャンイン信号としてさらに後段のスキャンフリップフロップ回路に供給される。
【００１９】
《ラッチ回路》
ラッチ回路１０３は、入力切替部１３１と、ラッチ１３２とを含んでいても良い。入力切替部１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部データ信号ＮＩＤを取り込むか否かを切り替える。ラッチ１３２は、入力切替部１３１によって取り込まれた内部データ信号ＮＩＤを保持する。ラッチ１３２によって保持された信号は、書き込みビット線ＷＢＬ［０］に供給される。
【００２０】
〔動作〕
次に、図５を参照して、図４に示した入力回路による動作について説明する。
【００２１】
書き込みサイクル期間（書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノード（入力切替部１２１，１２２の出力端子に接続された内部ノード）が内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。
【００２２】
次に、キャプチャーサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が導通状態となり、マスターラッチＭＬの内部ノードが内部データ信号ＩＤに応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２２が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
【００２３】
次に、シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）において、制御クロックＣＬＫの論理レベルがローレベルである場合、入力切替部１２２が非導通状態になるとともに、入力切替部１２１が導通状態となり、マスターラッチＭＬの内部ノードがスキャンイン信号ＳＩ［０］に応じて更新される。次に、制御クロックＣＬＫの論理レベルがハイレベルになると、入力切替部１２１が非導通状態となり、マスターラッチＭＬは、データ（取り込まれた信号）を保持する。また、パストランジスタ１２３が導通状態となり、マスターラッチＭＬの出力信号によってスレーブラッチＳＬの保持データが更新される。
【００２４】
なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路１００によって生成されても良い。クロック生成回路１００は、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫをそれぞれ反転させることによって反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫを生成する。また、データラッチクロックＤＣＫ，キャプチャ・シフトクロックＣＣＫ，およびシフトクロックＳＣＫは、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
【００２５】
〔比較例〕
ここで、図６を参照して、入力回路の比較例１について説明する。図６に示した入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、書き込みビット線ＷＢＬ，ＮＷＢＬにそれぞれ対応する２個のスキャンフリップフロップ回路８０１，８０１と、組み合わせ回路８０２とを備える。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路８００によって生成される。図７は、図６に示した入力回路による動作を示している。図６に示した入力回路では、スキャンアウト信号ＳＯ［０］は、スキャンイン信号ＳＩ［１］として供給され、スキャンアウト信号ＳＯ［１］は、スキャンイン信号ＳＩ［２］として供給され、スキャンアウト信号ＳＯ［２］は、スキャンイン信号ＳＩ［３］として供給される。また、スキャンアウト信号ＳＯ［３］も、スキャンイン信号として後段のスキャンフリップフロップ回路に供給される。
【００２６】
図６に示した入力回路では、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩを観測できるようにするために、書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩをそれぞれ取り込んで保持する２個のラッチ回路が２個のスキャンフリップフロップ回路８０１，８０１に置き換えられている。すなわち、書き込みビット線毎に（すなわち、出力信号線毎に）スキャンフリップフロップ回路８０１が設けられている。
【００２７】
一方、図４に示した入力回路では、スキャンフリップフロップ回路１０２およびラッチ回路１０３の前段に組み合わせ回路１０１を設け、組み合わせ回路１０１によって生成された内部データ信号ＩＤ，ＮＩＤのうち一方（ここでは、内部データ信号ＩＤ）がスキャンフリップフロップ回路１０２に供給される。これにより、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できる。
【００２８】
以上のように、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図４に示した入力回路において利用されるクロックの数（種類）は、図６に示した入力回路と同数であっても良いので、配線チャネルのオーバーヘッドを抑制できる。
【００２９】
（実施形態２）
図８は、実施形態２による入力回路の構成例を示す。この入力回路は、書き込みビット線ＷＢＬ，ＮＷＢＬの組み合わせ毎に設けられ、組み合わせ回路１０１と、スキャンフリップフロップ回路２０２とを備える。スキャンフリップフロップ回路２０２は、マスターラッチ回路２０３と、スレーブラッチ回路２０４とを含む。マスターラッチ回路２０３は、スキャンイン信号ＳＩ［０］および組み合わせ回路１０１によって生成された内部データ信号ＩＤを選択的に取り込んで保持する。また、マスターラッチ回路２０３は、取り込んで保持した信号に基づいて、書き込みビット線ＮＷＢＬ［０］に出力すべき出力信号（第１の出力信号）および中間信号ＳＭ［０］を生成する。スレーブラッチ回路２０４は、中間信号ＳＭ［０］および組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを選択的に取り込んで保持する。また、スレーブラッチ回路２０４は、取り込んで保持した信号に基づいて、書き込みビット線ＷＢＬ［０］に出力すべき出力信号（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
【００３０】
マスターラッチ回路２０３は、図４に示した入力切替部１２１，１２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部１２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部データ信号ＩＤを取り込むか否かを切り替える。スレーブラッチ回路２０４は、図４に示したパストランジスタ１２３，スレーブラッチＳＬ，およびインバータ１２４と、入力切替部２１１とを含んでいても良い。入力切替部２１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、組み合わせ回路１０１によって生成された内部データ信号ＮＩＤを取り込むか否かを切り替える。このように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されている。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路２００によって生成されても良い。また、データラッチクロックＤＣＫ０，ＤＣＫ１は、制御クロックＣＬＫ，書き込みイネーブル信号ＷＥ＿ＥＮＡＢＬＥ，キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥ，およびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥに基づいて生成されても良い。
【００３１】
図９は、図８に示した入力回路による動作を示している。データラッチクロックＤＣＫ０は、図４および図５に示したデータラッチクロックＤＣＫに相当する。データラッチクロックＤＣＫ０の信号レベルは、シフトサイクル期間を除く期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。シフトサイクル期間（シフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ０の信号レベルはハイレベルである。一方、データラッチクロックＤＣＫ１の信号レベルは、キャプチャーサイクル期間およびシフトサイクル期間を除く期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの両方の信号レベルがローレベルである期間）において制御クロックＣＬＫの論理レベルがローレベルになると、ローレベルになる。キャプチャーサイクル期間およびシフトサイクル期間（キャプチャイネーブル信号ＣＡＰＴＵＲＥ＿ＥＮＡＢＬＥおよびシフトイネーブル信号ＳＨＩＦＴ＿ＥＮＡＢＬＥの少なくとも一方の信号レベルがハイレベルである期間）では、データラッチクロックＤＣＫ１の信号レベルはハイレベルである。このように、データラッチクロックＤＣＫ０，ＤＣＫ１を制御することにより、図４に示した入力回路を同様の動作を実現できる。
【００３２】
以上のように、図８に示した入力回路では、スキャンフリップフロップ回路２０２のスレーブラッチ回路２０４が図４に示したラッチ回路１０３として利用されているので、図４に示した入力回路よりも回路規模および消費電力を低減できる。
【００３３】
（実施形態２の変形例）
図１０のように、マスターラッチ回路２０３およびスレーブラッチ回路２０４は、それぞれ、入力切替部１２２，２１１に代えて入力切替部１２２ａ，２１１ａを含んでいても良い。入力切替部１２２ａは、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応じて導通／非導通を切り替えるパストランジスタによって構成され、入力切替部２１１ａは、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応じて導通／非導通を切り替えるパストランジスタによって構成される。この場合、組み合わせ回路１０１は、ＮＯＲ回路１１２，１１３に代えて、ＮＡＮＤ回路１１２ａ，１１３ａを含んでいても良い。このように構成することにより、書き込みデータのセットアップ時間（書き込みデータマスク信号ＮＢＥおよび書き込みデータ信号ＤＩが入力されてから書き込みビット線ＷＢＬ，ＮＷＢＬの電圧レベルが確定するまでに要する時間）を短縮できる。なお、図４に示した入力切替部１２２，１３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応じて導通／非導通を切り替えるパストランジスタによって構成されても良い。
【００３４】
また、図４において、組み合わせ回路１０１は、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路１０２およびラッチ回路１０３を含むモジュールの外部に設けられても良い。これと同様に、図８において、組み合わせ回路１０１は、スキャンフリップフロップ回路２０２を含むモジュールに含まれていても良いし、スキャンフリップフロップ回路２０２を含むモジュールの外部に設けられても良い。
【００３５】
また、図８に示したスレーブラッチ回路２０４において、パストランジスタ１２３とスレーブラッチＳＬの内部ノードｎ２との間に１個または複数個のバッファが設けられても良い。このように構成することにより、スレーブラッチＳＬのホールドエラーに対するマージンを確保できる。
【００３６】
（実施形態３）
図１１は、実施形態３による入力回路の構成例を示す。図１１に示した入力回路は、ＳＲＡＭのアドレス入力回路として利用可能である。この入力回路は、プリデコーダ３０１（組み合わせ回路）と、スキャンフリップフロップ回路３０２と、ラッチ回路３０３，３０４，３０５とを備える。プリデコーダ３０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］（第１および第２の入力信号）に応じて、内部デコード信号ＩＤＥＣ［０］〜ＩＤＥＣ［３］（第１〜第４の内部信号）を生成する。スキャンフリップフロップ回路３０２は、スキャンイン信号ＳＩおよび内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持する。また、スキャンフリップフロップ回路３０２は、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）およびスキャンアウト信号ＳＯを生成する。ラッチ回路３０３〜３０５は、それぞれ、内部デコード信号ＩＤＥＣ［１］〜ＩＤＥＣ［３］を取り込んで保持する。また、ラッチ回路３０３〜３０５は、それぞれ、取り込んで保持した内部デコード信号ＩＤＥＣ［１］〜ＩＤＥＣ［３］に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］〜ＮＰＤＥＣ［３］（第２〜第４の出力信号）を生成する。
【００３７】
《プリデコーダ》
プリデコーダ３０１は、インバータ３１１，３１２と、ＮＡＮＤ回路３１３，３１４，３１５，３１６とを含んでいても良い。インバータ３１１は、入力アドレス信号ＡＤ［１］を反転させる。インバータ３１２は、入力アドレス信号ＡＤ［０］を反転させる。ＮＡＮＤ回路３１３は、インバータ３１１，３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］，ＡＤ［１］の反転信号）の否論理積を内部デコード信号ＩＤＥＣ［０］として出力する。ＮＡＮＤ回路３１４は、インバータ３１２の出力信号（すなわち、入力アドレス信号ＡＤ［０］の反転信号）と入力アドレス信号ＡＤ［１］との否論理積を内部デコード信号ＩＤＥＣ［１］として出力する。ＮＡＮＤ回路３１５は、入力アドレス信号ＡＤ［０］とインバータ３１１の出力信号（すなわち、入力アドレス信号ＡＤ［１］の反転信号）との否論理積を内部デコード信号ＩＤＥＣ［２］として出力する。ＮＡＮＤ回路３１６は、入力アドレス信号ＡＤ［０］，ＡＤ［１］の否論理積を内部デコード信号ＩＤＥＣ［３］として出力する。
【００３８】
《スキャンフリップフロップ回路》
スキャンフリップフロップ回路３０２は、入力切替部３２１，３２２と、マスターラッチＭＬと、パストランジスタ３２３と、スレーブラッチＳＬと、インバータ３２４とを含んでいても良い。入力切替部３２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部３２２は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部３２１，３２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［０］としてプリデコードアドレス信号線に供給される。パストランジスタ３２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。スレーブラッチＳＬは、パストランジスタ３２３によって伝達されたマスターラッチＭＬの出力信号を保持する。インバータ３２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。なお、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路３００によって生成されても良い。
【００３９】
《ラッチ回路》
ラッチ回路３０３は、入力切替部３３１と、ラッチ３３２とを含んでいても良い。入力切替部３３１は、データラッチクロックＤＣＫおよび反転データラッチクロックＮＤＣＫに応答して、内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。ラッチ３３２は、入力切替部３３１によって取り込まれた内部デコード信号ＩＤＥＣ［１］を保持する。ラッチ３３２によって保持された信号は、プリデコードアドレス信号ＮＰＤＥＣ［１］としてプリデコードアドレス信号線に供給される。ラッチ回路３０４，３０５の構成についても同様である。
【００４０】
〔比較例〕
ここで、図１２を参照して、入力回路の比較例２について説明する。図１２に示した入力回路は、入力アドレス信号ＡＤ［０］，ＡＤ［１］にそれぞれ対応して設けられた２個のスキャンフリップフロップ回路９０１，９０１と、プリデコーダ９０２とを備える。プリデコーダ９０２は、スキャンフリップフロップ回路９０１，９０１によって生成された内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］，ＮＩＡＤ［０］，ＮＩＡＤ［１］に応じて、プリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］を生成する。また、反転データラッチクロックＮＤＣＫ，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路９００によって生成される。
【００４１】
図１１に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１１に示した入力回路では、プリデコーダ３０１に含まれるインバータ３１１，３１２およびＮＡＮＤ回路３１３〜３１６をスキャンフリップフロップ回路３０２およびラッチ回路３０３〜３０５の入力バッファとして利用できるので、入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］が出力されるまでの信号経路におけるゲート段数を図１２に示した入力回路（入力回路の比較例２）よりも削減できる。これにより、アドレスのセットアップ時間（入力アドレス信号ＡＤ［０］，ＡＤ［１］が入力されてからプリデコードアドレス信号ＮＰＤＥＣ［０］〜ＮＰＤＥＣ［３］が出力されるまでに要する時間）を短縮できる。
【００４２】
以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、アドレスのセットアップ時間を短縮できるので、入力回路の動作の高速化を実現できる。
【００４３】
（実施形態４）
図１３は、実施形態４による入力回路の構成例を示す。この入力回路は、プリデコーダ３０１と、フリップフロップ４０２−１，４０２−２とを備える。フリップフロップ４０２−１，４０２−２は、それぞれ、マスターラッチ回路４０３−１，４０３−２と、スレーブラッチ回路４０４−１，４０４−２とを含む。
【００４４】
マスターラッチ回路４０３−１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および内部デコード信号ＩＤＥＣ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［０］（第１の出力信号）および中間信号ＳＭ［０］（第１の中間信号）を生成する。スレーブラッチ回路４０４−１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および内部デコード信号ＩＤＥＣ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［１］（第２の出力信号）およびスキャンアウト信号ＳＯ［０］を生成する。
【００４５】
マスターラッチ回路４０３−２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および内部デコード信号ＩＤＥＣ［２］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［２］（第３の出力信号）および中間信号ＳＭ［１］（第２の中間信号）を生成する。スレーブラッチ回路４０４−２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および内部デコード信号ＩＤＥＣ［３］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、プリデコードアドレス信号ＮＰＤＥＣ［３］（第４の出力信号）およびスキャンアウト信号ＳＯ［１］を生成する。
【００４６】
マスターラッチ回路４０３−１は、図１１に示した入力切替部３２１，３２２およびマスターラッチＭＬを含んでいても良い。ここでは、入力切替部３２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、内部デコード信号ＩＤＥＣ［０］を取り込むか否かを切り替える。スレーブラッチ回路４０４−１は、図１１に示したパストランジスタ３２３，スレーブラッチＳＬ，およびインバータ３２４と、入力切替部４１１とを含んでいても良い。入力切替部４１１は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、プリデコーダ３０１によって生成された内部デコード信号ＩＤＥＣ［１］を取り込むか否かを切り替える。このように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２−１に含まれるスレーブラッチ回路４０４−１が図１１に示したラッチ回路３０３として利用されている。スキャンフリップフロップ回路４０２−２についても同様である。なお、反転データラッチクロックＮＤＣＫ０，ＮＤＣＫ１，反転キャプチャ・シフトクロックＮＣＣＫ，および反転シフトクロックＮＳＣＫは、クロック生成回路４００によって生成されても良い。
【００４７】
以上のように、図１３に示した入力回路では、スキャンフリップフロップ回路４０２−１，４０２−２のスレーブラッチ回路４０４−１，４０４−２が図１１に示したラッチ回路３０３，３０５として利用されているので、図１１に示した入力回路よりも回路規模および消費電力を低減できる。
【００４８】
（実施形態５）
図１４は、実施形態５による入力回路の構成例を示す。この入力回路は、入力処理回路５０１と、スキャンフリップフロップ回路５０２−１，５０２−２と、プリデコーダ５０５とを備える。スキャンフリップフロップ回路５０２−１，５０２−２は、それぞれ、マスターラッチ回路５０３−１，５０３−２と、スレーブラッチ回路５０４−１，５０４−２とを含む。
【００４９】
入力処理回路５０１は、入力アドレス信号ＡＤ［０］，ＡＤ［１］に応じて反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］をそれぞれ生成し、入力アドレス信号ＡＤ［０］，ＡＤ［１］および反転入力アドレス信号ＮＡＤ［０］，ＮＡＤ［１］を供給する。
【００５０】
マスターラッチ回路５０３−１（第１のマスターラッチ回路）は、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［０］および中間信号ＳＭ［０］を生成する。スレーブラッチ回路５０４−１（第１のスレーブラッチ回路）は、中間信号ＳＭ［０］および入力アドレス信号ＡＤ［０］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［０］およびスキャンアウト信号ＳＯ［０］を生成する。内部アドレス信号ＮＩＡＤ［０］は、内部アドレス信号ＩＡＤ［０］の反転信号に相当する。
【００５１】
マスターラッチ回路５０３−２（第２のマスターラッチ回路）は、スキャンイン信号ＳＩ［１］および反転入力アドレス信号ＮＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＮＩＡＤ［１］および中間信号ＳＭ［１］を生成する。スレーブラッチ回路５０４−２（第２のスレーブラッチ回路）は、中間信号ＳＭ［１］および入力アドレス信号ＡＤ［１］を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、内部アドレス信号ＩＡＤ［１］およびスキャンアウト信号ＳＯ［１］を生成する。内部アドレス信号ＮＩＡＤ［１］は、内部アドレス信号ＩＡＤ［１］の反転信号に相当する。
【００５２】
マスターラッチ回路５０３−１は、入力切替部５２１，５２２と、マスターラッチＭＬとを含んでいても良い。入力切替部５２１は、シフトクロックＳＣＫおよび反転シフトクロックＮＳＣＫに応答して、スキャンイン信号ＳＩ［０］を取り込むか否かを切り替える。入力切替部５２２は、データラッチクロックＤＣＫ０および反転データラッチクロックＮＤＣＫ０に応答して、反転入力アドレス信号ＮＡＤ［０］を取り込むか否かを切り替える。マスターラッチＭＬは、入力切替部５２１，５２２による取り込み動作に応じて、スキャンイン信号ＳＩ［０］および反転入力アドレス信号ＮＡＤ［０］の一方を保持する。マスターラッチＭＬに保持された信号は、内部アドレス信号ＮＩＡＤ［０］として供給される。スレーブラッチ回路５０４−１は、パストランジスタ５２３と、スレーブラッチＳＬと、インバータ５２４と、入力切替部５２５とを含んでいても良い。パストランジスタ５２３は、キャプチャ・シフトクロックＣＣＫおよび反転キャプチャ・シフトクロックＮＣＣＫに応答して、マスターラッチＭＬの出力信号をスレーブラッチＳＬに伝達するか否かを切り替える。入力切替部５２５は、データラッチクロックＤＣＫ１および反転データラッチクロックＮＤＣＫ１に応答して、入力アドレス信号ＡＤ［０］を取り込むか否かを切り替える。スレーブラッチＳＬは、パストランジスタ５２３および入力切替部５２５による取り込み動作に応じて、マスターラッチＭＬの出力信号および入力アドレス信号ＡＤ［０］の一方を保持する。インバータ５２４は、スレーブラッチＳＬの出力信号を反転させてスキャンアウト信号ＳＯ［０］として出力する。スレーブラッチＳＬに保持された信号は、内部アドレス信号ＩＡＤ［０］として供給される。スキャンフリップフロップ回路５０２−２についても同様である。
【００５３】
図１４に示した入力回路と図１２に示した入力回路（入力回路の比較例２）とを比較すると、図１２に示した入力回路では、スキャンフリップフロップ回路９０１の出力端子（内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷が大きく、内部アドレス信号ＮＩＡＤ［０］，ＮＩＡＤ［１］の変化速度が遅い場合、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度も遅くなってしまう。一方、図１４に示した入力回路では、スキャンフリップフロップ回路５０２−１から出力される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］は、スキャンフリップフロップ回路５０２−１の出力端子（内部アドレス信号ＮＡＩＤ［０］，ＮＩＡＤ［１］を出力する出力端子）の負荷の影響を受けないので、クリティカルパスに伝達される内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
【００５４】
以上のように、出力信号線毎に（ここでは、プリデコードアドレス信号線毎に）スキャンフリップフロップ回路を設ける場合よりも、故障検出率の低下を抑制しつつスキャンフリップフロップ回路の個数を削減できるので、入力回路の回路規模を低減できる。また、入力回路の部品点数を削減できるので、入力回路の消費電力を低減できる。さらに、図１２に示した入力回路（入力回路の比較例２）よりも、内部アドレス信号ＩＡＤ［０］，ＩＡＤ［１］の変化速度を高速化できる。
【００５５】
（その他の実施形態）
以上の説明において、マスターラッチＭＬを構成するフィードバック素子ＩＮＶを図１５や図１６に示した回路に置き換えても良い。図１５や図１６に示した回路をフィードバック素子ＩＮＶとして利用することにより、データ衝突を抑制できるので、消費電力を低減できるとともに動作の安定性を向上できる。
【産業上の利用可能性】
【００５６】
以上説明したように、上述の入力回路は、故障検出率の低下を抑制しつつ回路規模および消費電力を低減できるので、スキャンパステスト方式が適用された半導体集積回路（例えば、ＳＲＡＭなど）に有用である。
【符号の説明】
【００５７】
１０１  組み合わせ回路
１０２，３０２  スキャンフリップフロップ回路
１０３，３０３，３０４，３０５  ラッチ回路
２０２，４０２−１，４０２−２  スキャンフリップフロップ回路
２０３，４０３−１，４０３−２  マスターラッチ回路
２０４，４０４−１，４０４−２  スレーブラッチ回路
３０１  プリデコーダ（組み合わせ回路）
５０１  入力処理回路
５０２−１，５０２−２  スキャンフリップフロップ回路
５０３−１，５０３−２  マスターラッチ回路
５０４−１，５０４−２  スレーブラッチ回路
５０５  プリデコーダ（組み合わせ回路）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の出力信号および第１の中間信号を生成する第１のマスターラッチ回路と、
前記第１のマスターラッチ回路によって生成された第１の中間信号および前記組み合わせ回路によって生成された第２の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第２の出力信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路とを備える
ことを特徴とする入力回路。
【請求項２】
請求項１において、
第２のマスターラッチ回路と、
第２のスレーブラッチ回路とをさらに備え、
前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
前記第２のマスターラッチ回路は、前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記組み合わせ回路によって生成された第３の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第３の出力信号および第２の中間信号を出力し、
前記第２のスレーブラッチ回路は、前記第２のマスターラッチ回路によって生成された第２の中間信号および前記組み合わせ回路によって生成された第４の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第４の出力信号およびスキャンアウト信号を生成する
ことを特徴とする入力回路。
【請求項３】
第１および第２の入力信号に応じて第１および第２の内部信号を生成する組み合わせ回路と、
スキャンイン信号および前記組み合わせ回路によって生成された第１の内部信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて第１の出力信号およびスキャンアウト信号を生成するスキャンフリップフロップ回路と、
前記組み合わせ回路によって生成された第２の内部信号を取り込んで保持し、取り込んで保持した第２の内部信号に基づいて第２の出力信号を生成する第１のラッチ回路とを備える
ことを特徴とする入力回路。
【請求項４】
請求項３において、
第２および第３のラッチ回路をさらに備え、
前記組み合わせ回路は、前記第１および第２の入力信号に応じて第３および第４の内部信号をさらに生成し、
前記第２のラッチ回路は、前記組み合わせ回路によって生成された第３の内部信号を取り込んで保持し、取り込んで保持した第３の内部信号に基づいて第３の出力信号を生成し、
前記第３のラッチ回路は、前記組み合わせ回路によって生成された第４の内部信号を取り込んで保持し、取り込んで保持した第４の内部信号に基づいて第４の出力信号を生成する
ことを特徴とする入力回路。
【請求項５】
請求項１または３において、
前記第１の入力信号は、書き込みデータ信号および書き込みデータマスク信号の一方に相当し、
前記第２の入力信号は、前記書き込みデータ信号および前記書き込みデータマスク信号の他方に相当する
ことを特徴とする入力回路。
【請求項６】
請求項２または４において、
前記第１および第２の入力信号は、アドレス信号に相当する
ことを特徴とする入力回路。
【請求項７】
請求項１において、
前記第１のマスターラッチ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
前記第１のスレーブラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
ことを特徴とする入力回路。
【請求項８】
請求項３において、
前記スキャンフリップフロップ回路は、前記組み合わせ回路によって生成された第１の内部信号を取り込むか否かを切り替える第１の入力切替部を含み、
前記第１のラッチ回路は、前記組み合わせ回路によって生成された第２の内部信号を取り込むか否かを切り替える第２の入力切替部を含み、
前記第１および第２の入力切替部の各々は、クロックに応答して導通／非導通を切り替えるパストランジスタによって構成される
ことを特徴とする入力回路。
【請求項９】
請求項１または３において、
前記第２の内部信号は、前記第１の内部信号の反転信号に相当する
ことを特徴とする入力回路。
【請求項１０】
第１の入力信号に基づいて第３の入力信号を生成するとともに第２の入力信号に基づいて第４の入力信号を生成する入力処理回路と、
スキャンイン信号および前記入力処理回路によって生成された第３の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第１の内部信号および第１の中間信号を生成する第１のマスターラッチ回路と、
前記第１のマスターラッチ回路によって生成された第１の中間信号および前記第１の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第２の内部信号およびスキャンアウト信号を生成する第１のスレーブラッチ回路と、
前記第１のスレーブラッチ回路によって生成されたスキャンアウト信号をスキャンイン信号として受け、当該スキャンイン信号および前記入力処理回路によって生成された第４の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第３の内部信号および第２の中間信号を生成する第２のマスターラッチ回路と、
前記第２のマスターラッチ回路によって生成された第２の中間信号および前記第２の入力信号を選択的に取り込んで保持し、取り込んで保持した信号に基づいて、第４の内部信号およびスキャンアウト信号を生成する第２のスレーブラッチ回路と、
前記第１〜第４の内部信号に応じて第１〜第４の出力信号を生成する組み合わせ回路とを備える
ことを特徴とする入力回路。
【請求項１１】
請求項１０において、
前記第１および第２の入力信号は、入力アドレス信号に相当し、
前記第３の入力信号は、前記第１の入力信号の反転信号に相当し、
前記第４の入力信号は、前記第２の入力信号の反転信号に相当する
ことを特徴とする入力回路。
【請求項１２】
請求項１０または１１において、
前記第１の内部信号は、前記第２の内部信号の反転信号に相当し、
前記第３の内部信号は、前記第４の内部信号の反転信号に相当する
ことを特徴とする入力回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2012153516.tif 000019
【図２】
2012153516.tif 000020
【図３】
2012153516.tif 000021
【図４】
2012153516.tif 000022
【図５】
2012153516.tif 000023
【図６】
2012153516.tif 000024
【図７】
2012153516.tif 000025
【図８】
2012153516.tif 000026
【図９】
2012153516.tif 000027
【図１０】
2012153516.tif 000028
【図１１】
2012153516.tif 000029
【図１２】
2012153516.tif 000030
【図１３】
2012153516.tif 000031
【図１４】
2012153516.tif 000032
【図１５】
2012153516.tif 000033
【図１６】
2012153516.tif 000034
【国際調査報告】
2012153516.tif 000035
2012153516.tif 000036
2012153516.tif 000037
2012153516.tif 000038
2012153516.tif 000039
2012153516.tif 000040
2012153516.tif 000041