(57)【要約】【課題】厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供する。【解決手段】Ｇａ２Ｏ３基板２と、Ｇａ２Ｏ３基板２上のＡｌＧａＩｎＮバッファ層３と、ＡｌＧａＩｎＮバッファ層３上の、Ｓｉを含む窒化物半導体層４と、窒化物半導体層４内のＡｌＧａＩｎＮバッファ層３側の一部の領域に形成された、Ｓｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域４ａと、を含む半導体積層体１を提供する。【選択図】図１
2012137783.tif 000002
【特許請求の範囲】
【請求項１】
Ｇａ２Ｏ３基板と、
前記Ｇａ２Ｏ３基板上のＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなるバッファ層と、
前記バッファ層上の、Ｓｉを含むＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、
を備え、
前記窒化物半導体層は、前記バッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、
半導体積層体。
【請求項２】
前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、
請求項１に記載の半導体積層体。
【請求項３】
前記バッファ層の厚さが０．５ｎｍ以上１０ｎｍ以下である、
請求項１又は２に記載の半導体積層体。
【請求項４】
前記バッファ層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＡｌＮ結晶である、
請求項１に記載の半導体積層体。
【請求項５】
前記窒化物半導体層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＧａＮ結晶である、
請求項１に記載の半導体積層体。
【請求項６】
Ｇａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなるバッファ層と、前記バッファ層上の、Ｓｉを含むＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、を備え、前記窒化物半導体層は、前記バッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、半導体積層体を含み、
前記半導体積層体の厚さ方向に通電する、
半導体素子。
【請求項７】
Ｇａ２Ｏ３基板上にＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させてバッファ層を形成する工程と、
前記バッファ層上にＳｉを添加しつつＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶を成長させて窒化物半導体層を形成する工程と、
を含み、
前記ＡｌｘＧａｙＩｎｚＮ結晶の成長の初期段階においてＳｉの添加濃度を大きくすることにより、Ｓｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を前記窒化物半導体層中に形成する、
半導体積層体の製造方法。
【請求項８】
前記Ｓｉ高濃度領域は２ｎｍ以上の厚さに形成される、
請求項７に記載の半導体積層体の製造方法。
【請求項９】
前記バッファ層は０．５ｎｍ以上１０ｎｍ以下の厚さに形成される、
請求項７又は８に記載の半導体積層体の製造方法。
【請求項１０】
前記バッファ層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＡｌＮ結晶である、
請求項７に記載の半導体積層体の製造方法。
【請求項１１】
前記窒化物半導体層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＧａＮ結晶である、
請求項７に記載の半導体積層体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層体及びその製造方法、並びに半導体素子に関する。
【背景技術】
【０００２】
従来、Ｇａ２Ｏ３基板、ＡｌＮバッファ層、及びＧａＮ層からなる半導体積層体を含む半導体素子が知られている（例えば、特許文献１参照）。特許文献１によれば、ＡｌＮバッファ層はＧａ２Ｏ３基板上にＡｌＮ結晶を成長させることにより、１０〜３０ｎｍの厚さに形成される。また、ＧａＮ層はＡｌＮバッファ層上にＧａＮ結晶を成長させることにより形成され、ドナーとしてＳｉを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１０７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体素子等の、通電方向が縦方向である縦型の素子においては、半導体積層体の厚さ方向の電気抵抗の低減が重要である。【０００５】
したがって、本発明の目的は、厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するために、［１］〜［５］の半導体積層体、［６］半導体素子、及び［７］〜［１１］の半導体積層体の製造方法を提供する。【０００７】
［１］Ｇａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなるバッファ層と、前記バッファ層上の、Ｓｉを含むＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、を備え、前記窒化物半導体層は、前記バッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、半導体積層体。【０００８】
［２］前記Ｓｉ高濃度領域の厚さが２ｎｍ以上である、前記［１］に記載の半導体積層体。【０００９】
［３］前記バッファ層の厚さが０．５ｎｍ以上１０ｎｍ以下である、前記［１］又は［２］に記載の半導体積層体。【００１０】
［４］前記バッファ層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＡｌＮ結晶である、前記［１］に記載の半導体積層体。【００１１】
［５］前記窒化物半導体層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＧａＮ結晶である、前記［１］に記載の半導体積層体。【００１２】
［６］Ｇａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板上のＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなるバッファ層と、前記バッファ層上の、Ｓｉを含むＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、を備え、前記窒化物半導体層は、前記バッファ層側の一部の領域にＳｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を有する、半導体積層体を含み、前記半導体積層体の厚さ方向に通電する、半導体素子。【００１３】
［７］Ｇａ２Ｏ３基板上にＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させてバッファ層を形成する工程と、前記バッファ層上にＳｉを添加しつつＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶を成長させて窒化物半導体層を形成する工程と、を含み、前記ＡｌｘＧａｙＩｎｚＮ結晶の成長の初期段階においてＳｉの添加濃度を大きくすることにより、Ｓｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域を前記窒化物半導体層中に形成する、半導体積層体の製造方法。【００１４】
［８］前記Ｓｉ高濃度領域は２ｎｍ以上の厚さに形成される、前記［７］に記載の半導体積層体の製造方法。【００１５】
［９］前記バッファ層は０．５ｎｍ以上１０ｎｍ以下の厚さに形成される、前記［７］又は［８］に記載の半導体積層体の製造方法。【００１６】
［１０］前記バッファ層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＡｌＮ結晶である、前記［７］に記載の半導体積層体の製造方法。【００１７】
［１１］前記窒化物半導体層の前記ＡｌｘＧａｙＩｎｚＮ結晶はＧａＮ結晶である、前記［７］に記載の半導体積層体の製造方法。
【発明の効果】
【００１８】
本発明によれば、厚さ方向の電気抵抗が低い半導体積層体及びその製造方法、並びにその半導体積層体を含む半導体素子を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係る半導体積層体の断面図
【図２】第２の実施の形態に係る縦型ＦＥＴの断面図
【図３】第３の実施の形態に係る縦型ＦＥＴの断面図
【図４】第４の実施の形態に係る縦型ＦＥＴの断面図
【図５】第５の実施の形態に係る縦型ＦＥＴの断面図
【図６】第６の実施の形態に係るＨＢＴの断面図
【図７】第７の実施の形態に係るＳＢＤの断面図
【図８】第８の実施の形態に係るＬＥＤの断面図
【図９】実施例１に係るＳｉ高濃度領域のＳｉ濃度と電圧降下との関係を表すグラフ
【図１０】実施例２に係るＡｌＧａＩｎＮバッファ層の厚さと電圧降下との関係を表すグラフ
【図１１】実施例３に係るＳｉ高濃度領域の厚さと電圧降下との関係を表すグラフ
【発明を実施するための形態】
【００２０】
本実施の形態によれば、Ｇａ２Ｏ３基板、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなるＡｌＧａＩｎＮバッファ層、及びＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層からなる、厚さ方向の電気抵抗が低い半導体積層体を形成することができる。本発明者等は、窒化物半導体層のＡｌＧａＩｎＮバッファ層側の表面近傍のドナーであるＳｉの濃度を高くすることにより、半導体積層体の厚さ方向の電気抵抗が低減されることを見出した。さらに、ＡｌＧａＩｎＮバッファ層の厚さを特定の厚さとすることにより、半導体積層体の厚さ方向の電気抵抗をより低減できることを見出した。
【００２１】
ＡｌＧａＩｎＮバッファ層は、ＡｌｘＧａｙＩｎｚＮ結晶の中でも、特にＡｌＮ結晶（ｘ＝１、ｙ＝ｚ＝０）からなることが好ましい。この場合、Ｇａ２Ｏ３基板と窒化物半導体層との密着性がより高まる。
【００２２】
また、窒化物半導体層は、ＡｌｘＧａｙＩｎｚＮ結晶の中でも、特に結晶品質のよいＧａＮ結晶（ｙ＝１、ｘ＝ｚ＝０）からなることが好ましい。
【００２３】
また、本実施の形態によれば、厚さ方向の電気抵抗が低い半導体積層体を用いることにより、高性能の半導体素子を形成することができる。以下、その実施の形態の一例について詳細に説明する。
【００２４】
〔第１の実施の形態〕
図１は、第１の実施の形態に係る半導体積層体１の断面図である。半導体積層体１は、Ｇａ２Ｏ３基板２と、ＡｌＧａＩｎＮバッファ層３と、窒化物半導体層４を含む。
【００２５】
Ｇａ２Ｏ３基板２は、β−Ｇａ２Ｏ３単結晶からなる。Ｇａ２Ｏ３基板２は、酸素が六角格子配置された面、すなわち、（１０１）、（−２０１）、（３０１）、（３−１０）のいずれかの面を主面とする基板であることが好ましい。この場合、ＡｌＧａＩｎＮバッファ層３が薄い（例えば１０ｎｍ以下）場合であっても、表面が平坦なＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をＡｌＧａＩｎＮバッファ層３上に成長させ、窒化物半導体層４を形成することができる。特に、Ｇａ２Ｏ３基板２の主面は（１０１）であることがより好ましい。
【００２６】
ＡｌＧａＩｎＮバッファ層３は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等により、Ｇａ２Ｏ３基板２上にＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させることにより形成される。ＡｌｘＧａｙＩｎｚＮ結晶の成長温度は、３５０〜６００℃であり、特に、３８０〜５００℃であることが好ましい。
【００２７】
ＡｌＧａＩｎＮバッファ層３は、ＡｌｘＧａｙＩｎｚＮ結晶の中でも、特にＡｌＮ結晶（ｘ＝１、ｙ＝ｚ＝０）からなることが好ましい。ＡｌＧａＩｎＮバッファ層３がＡｌＮ結晶からなる場合、Ｇａ２Ｏ３基板２と窒化物半導体層４との密着性がより高まる。
【００２８】
ＡｌＧａＩｎＮバッファ層３の厚さは、０．５〜１０ｎｍである。この場合、半導体積層体１の厚さ方向の電気抵抗を大きく低減することができる。
【００２９】
窒化物半導体層４は、ＭＯＣＶＤ法等により、ＡｌＧａＩｎＮバッファ層３上にＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をＳｉを添加しつつエピタキシャル成長させることにより形成される。このＡｌｘＧａｙＩｎｚＮ結晶の成長温度は、例えば、８００〜１１００℃である。窒化物半導体層４の厚さは、例えば、２μｍである。窒化物半導体層４は、ＡｌｘＧａｙＩｎｚＮ結晶の中でも、特に結晶品質のよいＧａＮ結晶（ｙ＝１、ｘ＝ｚ＝０）からなることが好ましい。
【００３０】
窒化物半導体層４は、Ｓｉをドナーとして含む。窒化物半導体層４は、ＡｌＧａＩｎＮバッファ層３側の表面近傍にＳｉ高濃度領域４ａを含む。Ｓｉ高濃度領域４ａは、ＡｌＧａＩｎＮバッファ層３上でのＡｌｘＧａｙＩｎｚＮ結晶の成長の初期段階において、Ｓｉの添加量を大きくすることにより形成される。
【００３１】
Ｓｉ高濃度領域４ａのＳｉ濃度は、その他の領域４ｂのＳｉ濃度よりも高い。Ｓｉ高濃度領域４ａのＳｉ濃度は、５×１０１８／ｃｍ３以上であり、特に、１×１０１９／ｃｍ３以上であることが好ましい。
【００３２】
Ｓｉ高濃度領域４ａの厚さは、２ｎｍ以上であることが好ましい。
【００３３】
〔第２の実施の形態〕
第２の実施の形態として、第１の実施の形態の半導体積層体１を含む縦型ＦＥＴ（Field effect transistor）について述べる。
【００３４】
図２は、第２の実施の形態に係る半導体素子である縦型ＦＥＴ１０の断面図である。縦型ＦＥＴ１０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図２における上側の面）上に形成されたＧａＮ系縦型ＦＥＴ１４と、ＧａＮ系縦型ＦＥＴ１４上に形成されたゲート電極１１及びソース電極１２と、Ｇａ２Ｏ３基板２の表面（図２における下側の面）上に形成されたドレイン電極１３と、を含む。
【００３５】
なお、縦型ＦＥＴ１０は、半導体積層体１を用いて形成することのできる縦型ＦＥＴの一例である。
【００３６】
〔第３の実施の形態〕
第３の実施の形態として、第１の実施の形態の半導体積層体１を含むＭＩＳ（Metal Insulator Semiconductor）ゲート構造の縦型ＦＥＴについて述べる。
【００３７】
図３は、第３の実施の形態に係る半導体素子である縦型ＦＥＴ２０の断面図である。縦型ＦＥＴ２０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、領域４ｂ中にｐ型不純物を導入することにより形成されたｐ＋領域２５と、窒化物半導体層４の表面（図３における上側の面）上に形成されたＡｌ０．２Ｇａ０．８Ｎ層２６と、Ａｌ０．２Ｇａ０．８Ｎ層２６中にＳｉ等のｎ型不純物を導入することにより形成されたｎ＋領域２７と、Ａｌ０．２Ｇａ０．８Ｎ層２６上にゲート絶縁膜２４を介して形成されたゲート電極２１と、ｎ＋領域２７及びｐ＋領域２５に接続されたソース電極２２と、Ｇａ２Ｏ３基板２の表面（図３における下側の面）上に形成されたドレイン電極２３と、を含む。
【００３８】
ここで、例えば、領域４ｂの厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｐ＋領域２５の厚さは１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。Ａｌ０．２Ｇａ０．８Ｎ層２６は不純物を含まない。ソース電極２２及びドレイン電極２３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極２１及びゲート絶縁膜２４は、例えば、それぞれＡｌ及びＳｉＯ２からなる。
【００３９】
なお、縦型ＦＥＴ２０は、半導体積層体１を用いて形成することのできるＭＩＳゲート構造の縦型ＦＥＴの一例である。
【００４０】
〔第４の実施の形態〕
第４の実施の形態として、第１の実施の形態の半導体積層体１を含むショットキーゲート構造の縦型ＦＥＴについて述べる。
【００４１】
図４は、第４の実施の形態に係る半導体素子である縦型ＦＥＴ３０の断面図である。縦型ＦＥＴ３０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図４における上側の面）上に積層されたｐ＋−ＧａＮ層３４、ｎ＋−ＧａＮ層３５、ＧａＮ層３６、及びＡｌ０．２Ｇａ０．８Ｎ層３７と、Ａｌ０．２Ｇａ０．８Ｎ層３７上に形成されたゲート電極３１と、ｐ＋−ＧａＮ層３４、ｎ＋−ＧａＮ層３５、ＧａＮ層３６、及びＡｌ０．２Ｇａ０．８Ｎ層３７に接続されたソース電極３２と、Ｇａ２Ｏ３基板２の表面（図４における下側の面）上に形成されたドレイン電極３３と、を含む。
【００４２】
ここで、例えば、領域４ｂの厚さは６μｍであり、Ｓｉ濃度は１×１０１６／ｃｍ３である。また、例えば、ｐ＋−ＧａＮ層３４の厚さは１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−ＧａＮ層３５の厚さは２００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。ＧａＮ層３６は不純物を含まず、厚さは、例えば、１００ｎｍである。Ａｌ０．２Ｇａ０．８Ｎ層３７は不純物を含まず、厚さは、例えば、３０ｎｍである。ソース電極３２及びドレイン電極３３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極３１は、例えば、Ｎｉ膜とＡｕ膜の積層体からなる。
【００４３】
なお、縦型ＦＥＴ３０は、半導体積層体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
【００４４】
〔第５の実施の形態〕
第５の実施の形態として、第１の実施の形態の半導体積層体１を含む他のショットキーゲート構造の縦型ＦＥＴについて述べる。
【００４５】
図５は、第５の実施の形態に係る半導体素子である縦型ＦＥＴ４０の断面図である。縦型ＦＥＴ４０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図５における上側の面）上に形成されたｎ−−ＧａＮ層４４と、ｎ−−ＧａＮ層４４の平坦部上に形成されたゲート電極４１と、ｎ−−ＧａＮ層４４の凸部上にｎ＋−ＩｎＡｌＧａＮコンタクト層４５を介して形成されたソース電極４２と、Ｇａ２Ｏ３基板２の表面（図５における下側の面）上に形成されたドレイン電極４３と、を含む。
【００４６】
ここで、例えば、領域４ｂの厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層４４の平坦部の厚さは３μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。ソース電極４２は、例えば、ＷＳｉからなる。ドレイン電極４３は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。ゲート電極４１は、例えば、ＰｄＳｉからなる。
【００４７】
なお、縦型ＦＥＴ４０は、半導体積層体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
【００４８】
〔第６の実施の形態〕
第６の実施の形態として、第１の実施の形態の半導体積層体１を含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）について述べる。
【００４９】
図６は、第６の実施の形態に係る半導体素子であるＨＢＴ５０の断面図である。ＨＢＴ５０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図６における上側の面）上に積層されたｎ−−ＧａＮ層５４及びｐ＋−ＧａＮ層５５と、ｐ＋−ＧａＮ層５５上に積層されたｎ＋−Ａｌ０．１Ｇａ０．９Ｎ層５６及びｎ＋−ＧａＮ層５７と、ｐ＋−ＧａＮ層５５上に形成されたベース電極５１と、ｎ＋−ＧａＮ層５７上に形成されたエミッタ電極５２と、Ｇａ２Ｏ３基板２の表面（図６における下側の面）上に形成されたコレクタ電極５３と、を含む。
【００５０】
ここで、例えば、領域４ｂの厚さは４μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層５４の厚さは２μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。また、例えば、ｐ＋−ＧａＮ層５５の厚さは１００ｎｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−Ａｌ０．１Ｇａ０．９Ｎ層５６の厚さは５００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ＋−ＧａＮ層５７の厚さは１μｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。エミッタ電極５２は、例えば、Ｔｉ膜とＡｌ膜の積層体からなる。コレクタ電極５３は、例えば、Ｔｉ膜とＡｕ膜の積層体からなる。ベース電極５１は、例えば、Ｎｉ膜とＡｕ膜の積層体からなる。
【００５１】
なお、ＨＢＴ５０は、半導体積層体１を用いて形成することのできるヘテロ接合バイポーラトランジスタの一例である。
【００５２】
〔第７の実施の形態〕
第７の実施の形態として、第１の実施の形態の半導体積層体１を含むショットキーバリアダイオード（ＳＢＤ）について述べる。
【００５３】
図７は、第７の実施の形態に係る半導体素子であるＳＢＤ６０の断面図である。ＳＢＤ６０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図７における上側の面）上に形成されたｎ−−ＧａＮ層６３と、ｎ−−ＧａＮ層６３上に形成されたアノード電極６１と、Ｇａ２Ｏ３基板２の表面（図７における下側の面）上に形成されたカソード電極６２と、を含む。
【００５４】
ここで、例えば、領域４ｂの厚さは６μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、例えば、ｎ−−ＧａＮ層６３の厚さは７μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。アノード電極６１は、例えば、Ａｕからなる。カソード電極６２は、例えば、Ｔｉ膜とＡｕ膜の積層体からなる。
【００５５】
なお、ＳＢＤ６０は、半導体積層体１を用いて形成することのできるショットキーバリアダイオードの一例である。
【００５６】
〔第８の実施の形態〕
第８の実施の形態として、第１の実施の形態の半導体積層体１を含む発光ダイオード（ＬＥＤ）について述べる。
【００５７】
図８は、第８の実施の形態に係る半導体素子であるＬＥＤ７０の断面図である。ＬＥＤ７０は、Ｇａ２Ｏ３基板２、ＡｌＧａＩｎＮバッファ層３、及び窒化物半導体層４を含む半導体積層体１と、窒化物半導体層４の表面（図８における上側の面）上に積層された発光層７３、ｐ型クラッド層７４、及びｐ型コンタクト層７５と、ｐ型コンタクト層７５上に形成されたｐ電極７１と、Ｇａ２Ｏ３基板２の表面（図８における下側の面）上に形成されたｎ電極７２と、を含む。
【００５８】
ここで、例えば、領域４ｂの厚さは５μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。領域４ｂは、n型クラッド層として働く。また、例えば、発光層７３は、厚さ８ｎｍのＧａＮ結晶と厚さ２ｎｍのＩｎＧａＮ結晶からなる多重量子井戸構造を３ペア含む。また、例えば、ｐ型クラッド層７４はＭｇ濃度が５．０×１０１９／ｃｍ３のＧａＮ結晶からなり、厚さは１５０ｎｍである。また、例えば、ｐ型コンタクト層７５はＭｇ濃度が１．５×１０２０／ｃｍ３のＧａＮ結晶からなり、厚さが１０ｎｍである。
【００５９】
なお、ＬＥＤ７０は、半導体積層体１を用いて形成することのできる発光ダイオードの一例である。
【００６０】
（実施の形態の効果）
第１の実施の形態によれば、Ｓｉ濃度が５×１０１８／ｃｍ３以上であるＳｉ高濃度領域４ａを窒化物半導体層４中に形成することにより、厚さ方向の電気抵抗が低い半導体積層体１を形成することができる。これは、Ｓｉ濃度の高いＳｉ高濃度領域４ａを形成することにより、電子がヘテロ界面の電位障壁をトンネルし、電流が流れやすくなることによると考えられる。
【００６１】
また、Ｓｉ高濃度領域４ａの厚さを２ｎｍ以上とすることにより、半導体積層体の厚さ方向の電気抵抗をより低減できる。さらに、ＡｌＧａＩｎＮバッファ層の厚さを０．５ｎｍ以上１０ｎｍ以下とすることにより、半導体積層体の厚さ方向の電気抵抗をより低減できる。
【００６２】
また、第２〜８の実施の形態によれば、半導体積層体１を含み、通電方向が半導体積層体１の厚さ方向の縦型の半導体素子を形成することにより、高性能の縦型半導体素子を得ることができる。
【００６３】
以下の実施例１〜４に示すように、本実施の形態に係る半導体積層体１の評価を行った。
【実施例１】
【００６４】
実施例１においては、Ｓｉ高濃度領域４ａの不純物濃度の異なる複数の半導体積層体１を形成し、Ｓｉ高濃度領域４ａの不純物濃度と半導体積層体１の厚さ方向の電気抵抗の関係を調べた。各半導体積層体１の形成工程は次の通りである。【００６５】
まず、ＭＯＣＶＤ装置内にＧａ２Ｏ３基板２を設置し、Ｇａ２Ｏ３基板２上にＡｌＮ結晶を成長温度４５０℃で成長させ、厚さ５ｎｍのＡｌＧａＩｎＮバッファ層３を形成した。【００６６】
続けて、ＡｌＧａＩｎＮバッファ層３上にＧａＮ結晶をＳｉを添加しつつ成長温度１０５０℃で成長させ、厚さ２μｍの窒化物半導体層４を形成した。このとき、ＧａＮ結晶の成長初期のＳｉ添加濃度を高くして、１０ｎｍの厚さのＳｉ高濃度領域４ａを形成した。領域４ｂの不純物濃度は、２×１０１８／ｃｍ３とした。【００６７】
次に、Ｇａ２Ｏ３基板２及び窒化物半導体層４の表面上に、フォトリソグラフィ及び蒸着技術を用いて各々電極を形成した。そして、電極間に電圧を印加し、電流密度が２００Ａ／ｃｍ２であるときの電圧降下を測定した。【００６８】
図９は、Ｓｉ高濃度領域４ａのＳｉ濃度と電流密度が２００Ａ／ｃｍ２であるときの電圧降下との関係を表すグラフである。図９に示されるように、Ｓｉ高濃度領域４ａのＳｉ濃度が高いほど電圧降下が小さい、すなわち半導体積層体１の厚さ方向の電気抵抗が低い。【００６９】
特に、Ｓｉ高濃度領域４ａのＳｉ濃度が５×１０１８／ｃｍ３以上であるときに半導体積層体１の厚さ方向の電気抵抗が低いことがわかる。また、Ｓｉ高濃度領域４ａのＳｉ濃度が１×１０１９／ｃｍ３以上になると、電圧降下の値がほぼ一定になることがわかる。
【実施例２】
【００７０】
実施例２においては、ＡｌＧａＩｎＮバッファ層３の厚さが０．５〜２０ｎｍの範囲内で異なる複数の半導体積層体１を形成し、ＡｌＧａＩｎＮバッファ層３の厚さと半導体積層体１の厚さ方向の電気抵抗の関係を調べた。各半導体積層体１の形成工程は次の通りである。【００７１】
まず、ＭＯＣＶＤ装置内にＧａ２Ｏ３基板２を設置し、Ｇａ２Ｏ３基板２上にＡｌＮ結晶を成長温度４５０℃で成長させ、ＡｌＧａＩｎＮバッファ層３を形成した。【００７２】
続けて、ＡｌＧａＩｎＮバッファ層３上にＧａＮ結晶をＳｉを添加しつつ成長温度１０５０℃で成長させ、厚さ２μｍの窒化物半導体層４を形成した。このとき、ＧａＮ結晶の成長初期のＳｉ添加濃度を高くして、１０ｎｍの厚さのＳｉ高濃度領域４ａを形成した。Ｓｉ高濃度領域４ａ及び領域４ｂのＳｉ濃度は、それぞれ２×１０１９／ｃｍ３、２×１０１８／ｃｍ３とした。【００７３】
次に、Ｇａ２Ｏ３基板２及び窒化物半導体層４の表面上に、フォトリソグラフィ及び蒸着技術を用いて各々電極を形成した。そして、電極間に電圧を印加し、電流密度が２００Ａ／ｃｍ２であるときの電圧降下を測定した。【００７４】
図１０は、ＡｌＧａＩｎＮバッファ層３の厚さと電流密度が２００Ａ／ｃｍ２であるときの電圧降下との関係を表すグラフである。図１０に示されるように、ＡｌＧａＩｎＮバッファ層３の厚さが小さいほど電圧降下が小さい、すなわち半導体積層体１の厚さ方向の電気抵抗が低い。【００７５】
特に、ＡｌＧａＩｎＮバッファ層３の厚さが１０ｎｍ以下であるときに半導体積層体１の厚さ方向の電気抵抗が低いことがわかる。また、ＡｌＧａＩｎＮバッファ層３の厚さが厚いときには、たとえＳｉ高濃度領域４ａのＳｉ濃度が十分高い（２×１０１９／ｃｍ３）場合であっても半導体積層体１の厚さ方向の電気抵抗が大きくなることがわかる。
【実施例３】
【００７６】
実施例３においては、Ｓｉ高濃度領域４ａの厚さが０〜１０ｎｍの範囲内で異なる複数の半導体積層体１を形成し、Ｓｉ高濃度領域４ａの厚さと半導体積層体１の厚さ方向の電気抵抗の関係を調べた。各半導体積層体１の形成工程は次の通りである。【００７７】
まず、ＭＯＣＶＤ装置内にＧａ２Ｏ３基板２を設置し、Ｇａ２Ｏ３基板２上にＡｌＮ結晶を成長温度４５０℃で成長させ、厚さ５ｎｍのＡｌＧａＩｎＮバッファ層３を形成した。【００７８】
続けて、ＡｌＧａＩｎＮバッファ層３上にＧａＮ結晶をＳｉを添加しつつ成長温度１０５０℃で成長させ、厚さ２μｍの窒化物半導体層４を形成した。このとき、ＧａＮ結晶の成長初期のＳｉ添加濃度を高くして、Ｓｉ高濃度領域４ａを形成した。Ｓｉ高濃度領域４ａ及び領域４ｂのＳｉ濃度は、それぞれ２×１０１９／ｃｍ３、２×１０１８／ｃｍ３とした。【００７９】
次に、Ｇａ２Ｏ３基板２及び窒化物半導体層４の表面上に、フォトリソグラフィ及び蒸着技術を用いて各々電極を形成した。そして、電極間に電圧を印加し、電流密度が２００Ａ／ｃｍ２であるときの電圧降下を測定した。【００８０】
図１１は、Ｓｉ高濃度領域４ａの厚さと電流密度が２００Ａ／ｃｍ２であるときの電圧降下との関係を表すグラフである。図１１に示されるように、Ｓｉ高濃度領域４ａの厚さが大きいほど電圧降下が小さい、すなわち半導体積層体１の厚さ方向の電気抵抗が低い。【００８１】
特に、Ｓｉ高濃度領域４ａの厚さが２ｎｍ以上であるときに半導体積層体１の厚さ方向の電気抵抗が低いことがわかる。
【実施例４】
【００８２】
実施例４においては、第８の実施の形態のＬＥＤ７０を形成し、順方向の電圧降下ＶＦを測定した。【００８３】
まず、Ｓｉを添加したｎ型のβ−Ｇａ２Ｏ３基板をＧａ２Ｏ３基板２として用意した。ここで、β−Ｇａ２Ｏ３基板の厚さは４００μｍであり、主面は（１０１）である。【００８４】
次に、β−Ｇａ２Ｏ３基板上に、ＭＯＣＶＤ装置を用いて成長温度４５０℃でＡｌＮ結晶を５ｎｍ成長させてＡｌＧａＩｎＮバッファ層３を形成した。次に、成長温度１０５０℃でＳｉ濃度２．０×１０１９／ｃｍ３のＧａＮ結晶を１０ｎｍ成長させてＳｉ高濃度領域４ａを形成し、続けてＳｉ濃度１．０×１０１８／ｃｍ３のＧａＮ結晶を５μｍ成長させてn型クラッド層としての領域４ｂを形成した。【００８５】
次に、成長温度７５０℃で厚さ８ｎｍのＧａＮ結晶と厚さ２ｎｍのＩｎＧａＮ結晶からなる多重量子井戸構造を３ペア形成し、さらにＧａＮ結晶を１０ｎｍ成長させて発光層７３を形成した。【００８６】
次に、成長温度１０００℃でＭｇ濃度が５．０×１０１９／ｃｍ３のＧａＮ結晶を１５０ｎｍ成長させ、ｐ型クラッド層７４を形成した。次に、成長温度１０００℃でＭｇ濃度が１．５×１０２０／ｃｍ３のＧａＮ結晶を１０ｎｍ成長させ、ｐ型コンタクト層７５を形成した。【００８７】
以上の工程において、Ｇａ原料としてＴＭＧ(トリメチルガリウム)、Ｉｎ原料としてＴＭＩ(トリメチルインジウム)、Ｓｉ原料としてＳｉＨ３ＣＨ３(モノメチルシラン)ガス、Ｍｇ原料としてＣｐ２Ｍｇ(シクロペンタジエニルマグネシウム)、Ｎ原料としてＮＨ３(アンモニア)ガスを用いた。【００８８】
上記のようにして作製したＬＥＤエピタキシャルウエハ表面を、ＩＣＰ−ＲＩＥ装置を用いてｐ型コンタクト層７５側から発光層７３より深い位置までエッチングし、メサ形状を形成した。次に、スパッタ装置を用いてＳｉＯ２膜を発光層７３の側面に形成した。更に、蒸着装置を用いてｐ型コンタクト層７５上及びＧａ２Ｏ３基板２上にそれぞれオーミック接合する電極を形成し、光取り出し面がＧａ２Ｏ３基板２側にあるＬＥＤ７０を得た。【００８９】
また、比較例として、ＡｌＧａＩｎＮバッファ層３の厚さが２０ｎｍで、Ｓｉ高濃度領域４ａを含まないＬＥＤを形成した。【００９０】
その後、ＬＥＤ７０及び比較例のＬＥＤをキャンタイプのステムにＡｇペーストを用いてそれぞれ実装し、２０ｍＡの電流ＩＦが流れるときの電圧降下ＶＦを測定した。その結果、比較例の従来型のＬＥＤの電圧降下ＶＦが４．３２Ｖであったのに対して、ＬＥＤ７０の電圧降下ＶＦは２．９４Ｖであり、発光素子として実用可能なレベルの電圧降下ＶＦを示すことが確認された。【００９１】
以上、本発明の実施の形態及び実施例を説明したが、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００９２】
１…半導体積層体、２…Ｇａ２Ｏ３基板、３…ＡｌＧａＩｎＮバッファ層、４…窒化物半導体層、４ａ…Ｓｉ高濃度領域、４ｂ…領域、１０、２０、３０、４０…縦型ＦＥＴ、５０…ＨＢＴ、６０…ＳＢＴ、７０…ＬＥＤ
【図１】
2012137783.tif 000003
【図２】
2012137783.tif 000004
【図３】
2012137783.tif 000005
【図４】
2012137783.tif 000006
【図５】
2012137783.tif 000007
【図６】
2012137783.tif 000008
【図７】
2012137783.tif 000009
【図８】
2012137783.tif 000010
【図９】
2012137783.tif 000011
【図１０】
2012137783.tif 000012
【図１１】
2012137783.tif 000013
【国際調査報告】
2012137783.tif 000014
2012137783.tif 000015
2012137783.tif 000016
2012137783.tif 000017