(57)【要約】  導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、を有することを特徴とする半導体装置を提供する。  これにより、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流を少なくすることができる。
2012060014.tif 000002
【特許請求の範囲】
【請求項１】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記第４の電極は、前記半導体基板の他方の面に形成された裏面絶縁膜上に形成されているものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項４】
前記第４の電極は、前記第１の半導体層が露出している裏面絶縁膜上に形成されているものであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第４の電極に印加される電位は、前記ドレイン電極に印加される電位から前記ソース電極に印加される電位の間の電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第４の電極に印加される電位は、前記ソース電極に印加される電位または前記ゲート電極に印加される電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記ドレイン電極と前記第４の電極との間には、絶縁膜が形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項９】
前記半導体基板の他方の面において、前記ソース電極に対応する部分には裏面絶縁膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項１１】
前記第１の半導体層が露出している前記裏面除去領域には、裏面絶縁膜が形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分に第４の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第４の電極を形成する工程の前に、前記半導体基板の他方の面に裏面絶縁膜を形成する工程を有し、
前記第４の電極は前記裏面絶縁膜上に形成されるものであることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
前記裏面除去領域に第４の電極を形成する工程と、
前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記裏面除去領域を形成する工程の後、前記第４の電極を形成する工程の前に、前記第１の半導体層が露出している前記裏面除去領域に裏面絶縁膜を形成する工程を有し、
前記第４の電極は前記裏面絶縁膜上に形成されるものであることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記半導体基板の他方の面における前記ソース電極に対応する部分において、裏面絶縁膜を形成する工程を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２０】
前記裏面除去領域を形成する工程の後、前記第１の半導体層が露出している前記裏面除去領域に、裏面絶縁膜を形成する工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＮ、ＩｎＮ等の窒化物半導体は、バンドギャップも広く、また、材料特性にも優れているため、高耐圧電子デバイス、短波長発光デバイス等の用途に用いることができる。特に、高耐圧電子デバイスとなる電界効果型トランジスタについては、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）について検討がされており、高出力・高効率増幅器や大電力スイッチングデバイス等に用いることができる。【０００３】
ところで、従来の横型構造（基板面に対し略平行に電流が流れる構造）のＨＥＭＴ等では、大電力・高耐圧スイッチングデバイス等に用いるために、十分な耐圧を確保しようとすると、電極間距離を長く形成する必要がある。この場合、形成されるデバイスのチップサイズが大きくなってしまい、１枚のウエハから製造することのできるチップ数が少なくなり、製造コストが増大し、高コストなものとなってしまう。【０００４】
従って、大電力・高耐圧スイッチングデバイスにおいて、チップサイズを小さくすることが可能である縦型構造（基板面に対し略垂直方向に電流が流れる構造）の電界効果型トランジスタが注目されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２００８−５３４４８号公報
【非特許文献】
【０００６】
【非特許文献１】Applied Physics Express 1 (2008) 011105
【非特許文献２】Applied Physics Express 1 (2008) 021104
【発明の概要】
【発明が解決しようとする課題】
【０００７】
縦型構造の電界効果型トランジスタは、例えば、基板の一方の面にソース電極が形成され、他方の面にドレイン電極が形成される構造のものである。具体的に、図１に基づき縦型構造の電界効果型トランジスタについて説明する。【０００８】
この縦型構造の電界効果型トランジスタは、ｎ＋−ＳｉＣまたは、ｎ＋−ＧａＮ等からなる基板６１１上に、ｎ−ＧａＮ層６１２、ｐ−ＧａＮ層６１３、ｎ−ＧａＮ層６１４が形成されており、ｎ−ＧａＮ層６１４の表面の一部には、ソース電極６２１が形成されている。また、ｎ−ＧａＮ層６１４の表面より、ｎ−ＧａＮ層６１４、ｐ−ＧａＮ層６１３、ｎ−ＧａＮ層６１２の一部をエッチングすることにより開口部が形成されており、ｎ−ＧａＮ層６１４の表面及び開口部の内部の表面を覆うように絶縁膜６１５が形成されている。また、開口部には、絶縁膜６１５を介しゲート電極６２２が形成されており、基板６１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ドレイン電極６２３が形成されている。【０００９】
このような構造の電界効果型トランジスタでは、ソース電極６２１とドレイン電極６２３との間に電圧が印加されると、ゲート電極６２２の電位にかかわらず、ｐ−ＧａＮ層６１３を通過するリーク電流が発生する。即ち、破線矢印Ａで示される電流経路となる領域以外の領域において、破線矢印Ｂで示されるｐ−ＧａＮ層６１３を流れるリーク電流が発生する。このようなリーク電流が発生した場合、電界効果型トランジスタにおける特性が低下してしまう。【００１０】
このため、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流の少ない構造の半導体装置及び半導体装置の製造方法が望まれている。
【課題を解決するための手段】
【００１１】
本実施の形態の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、を有することを特徴とする。【００１２】
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、を有することを特徴とする。【００１３】
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、を有することを特徴とする。【００１４】
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、を有することを特徴とする。【００１５】
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、を有することを特徴とする。【００１６】
また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１７】
開示の半導体装置及び半導体装置の製造方法によれば、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流を少なくすることができる。
【図面の簡単な説明】
【００１８】
【図１】縦型構造の電界効果型トランジスタの構造図
【図２】第１の実施の形態における半導体装置の構造図
【図３】第１の実施の形態における半導体装置の製造工程図（１）
【図４】第１の実施の形態における半導体装置の製造工程図（２）
【図５】第１の実施の形態における半導体装置の製造工程図（３）
【図６】第２の実施の形態における半導体装置の製造工程図（１）
【図７】第２の実施の形態における半導体装置の製造工程図（２）
【図８】第２の実施の形態における半導体装置の製造工程図（３）
【図９】第３の実施の形態における半導体装置の製造工程図（１）
【図１０】第３の実施の形態における半導体装置の製造工程図（２）
【図１１】第３の実施の形態における半導体装置の製造工程図（３）
【図１２】第４の実施の形態における半導体装置の製造工程図（１）
【図１３】第４の実施の形態における半導体装置の製造工程図（２）
【図１４】第４の実施の形態における半導体装置の製造工程図（３）
【図１５】第５の実施の形態における半導体装置の製造工程図（１）
【図１６】第５の実施の形態における半導体装置の製造工程図（２）
【図１７】第５の実施の形態における半導体装置の製造工程図（３）
【発明を実施するための形態】
【００１９】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００２０】
〔第１の実施の形態〕
（半導体装置）
次に、本実施の形態における半導体装置について説明する。図２に示されるように、本実施の形態における半導体装置は、縦型構造の電界効果型トランジスタである。具体的には、ｎ＋−ＳｉＣまたは、ｎ＋−ＧａＮ等からなる基板１１上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４が形成されており、ｎ−ＧａＮ層１４の表面の一部には、ソース電極２１が形成されている。また、ｎ−ＧａＮ層１４の表面より、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１２の一部をエッチングすることにより開口部が形成されており、ｎ−ＧａＮ層１４の表面及び開口部の内部表面を覆うようにゲート絶縁膜１５が形成されている。開口部には、ゲート絶縁膜１５を介しゲート電極２２が形成されている。
【００２１】
また、基板１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ゲート電極２２の形成されている領域及びその周囲に対応する部分に、ドレイン電極２３が形成されている。また、ドレイン電極２３が形成されている領域以外の領域であって、ソース電極２１の形成されている領域及びその周囲に対応する部分には、裏面絶縁膜となる絶縁膜３２を介し、第４の電極３１が形成されている。ドレイン電極２３と第４の電極３１との間は、絶縁膜３２により絶縁性が保たれている。
【００２２】
本実施の形態における半導体装置では、第４の電極３１には、ソース電極２１またはゲート電極２２に印加される電位と略等しい電位が印加されている。これにより、ゲート電極２２にオン状態となる電位が印加された場合、破線矢印Ｃに示されるように、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ−ＧａＮ層１３において電流が流れる。しかしながら、それよりも外側の領域のｐ−ＧａＮ層１３においては殆どリーク電流が流れることはない。
【００２３】
ここで、第４の電極３１にソース電極２１の電位と同じ電位を印加し、ゲート電極２２にオン状態となる電位を印加した場合、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ−ＧａＮ層１３において、ソース電極２１からドレイン電極２３に電流が流れる。しかしながら、第４の電極３１とソース電極２１とは同電位となっており、また、絶縁膜３２が形成されているため、ソース電極２１から第４の電極３１に電流が流れることはない。
【００２４】
よって、ゲート電極２２に、ソース電極２１とドレイン電極２３との間に流れる電流がオフとなるような電位が印加された場合においても、ソース電極２１とドレイン電極２３との間には殆ど電流が流れることはない。即ち、本実施の形態における半導体装置では、オン状態において破線矢印Ｃに示すように、ゲート電極２２近傍となるゲート絶縁膜１５を介したｐ−ＧａＮ層１３の領域には電流は流れるが、それ以外の領域では電流は流れない。よって、オフ状態においてリーク電流を大幅に減らすことができ、素子特性を向上させることができる。
【００２５】
また、第４の電極３１に印加される電位が、ゲート電極２２に印加される電位と略等しい場合においても同様であり、この場合においても、破線矢印Ｃに示すように、ゲート電極２２近傍のｐ−ＧａＮ層１３にのみ電流を流すことができる。これにより、リーク電流を減らすことができる。尚、第４の電極３１に印加される電位は、ドレイン電極２３に印加される電位以下であって、ソース電極２１またはゲート電極２２に印加される電位以上であれば、同様の効果を得ることができる。
【００２６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図３から図５に基づき説明する。
【００２７】
最初に、図３（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
【００２８】
ｎ−ＧａＮ層１２は、１μｍ〜１０μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７〜１×１０２０ｃｍ−３ドーピングされている。ｐ−ＧａＮ層１３は、１０ｎｍ〜１μｍの厚さで形成されており、不純物元素としてＭｇが約１×１０１９ｃｍ−３ドーピングされている。ｎ−ＧａＮ層１４は、１０ｎｍ〜１μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７〜１×１０２０ｃｍ−３ドーピングされている。
【００２９】
次に、図３（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。具体的には、ｎ−ＧａＮ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１の形成される領域に開口を有するレジストパターンを形成する。この後、塩素を含むガスを用いてＲＩＥ（Reactive Ion Etching）等のドライエッチングを行なうことにより、ｎ−ＧａＮ層１４、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１２の一部を除去し、開口部４１を形成する。
【００３０】
次に、図３（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition）により開口部４１の内部及びｎ−ＧａＮ層１４の表面にＳｉＮからなるゲート絶縁膜１５を１ｎｍ〜１μｍの厚さで成膜する。この後、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２２が形成される領域に開口を有するレジストパターンを形成する。更に、この後、真空蒸着によりＮｉ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これにより、開口部４１にはゲート絶縁膜１５を介してゲート電極２２を形成することができる。
【００３１】
次に、図４（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、ゲート絶縁膜１５を除去し、ｎ−ＧａＮ層１４の表面を露出させる。更に、この後、真空蒸着等によりＴｉ／Ａｕ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これによりｎ−ＧａＮ層１４上にソース電極２１を形成することができ、この後、窒素雰囲気中において熱処理を行なうことによりオーミックコンタクトさせることができる。
【００３２】
次に、図４（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。この際、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
【００３３】
次に、図４（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ〜１０μｍの厚さで成膜する。
【００３４】
次に、図５（ａ）に示されるように、絶縁膜３２上であって、ドレイン電極２３の形成されていない領域に第４の電極３１を形成する。具体的には、絶縁膜３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極３１が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより、絶縁膜３２上において、ドレイン電極２３の形成されていない領域であって、ソース電極２１の形成されている領域に対応する部分に第４の電極３１を形成する。
【００３５】
次に、図５（ｂ）に示されるように、第４の電極３１を含む領域上に絶縁膜４２を形成し、更に、ドレイン電極２３の形成されている領域における絶縁膜３２及び４２の一部を除去することにより開口部４３を形成する。具体的には、第４の電極３１を含む領域上にプラズマＣＶＤによりＳｉＮからなる絶縁膜４２を成膜する。この後、絶縁膜４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより絶縁膜３２及び４２の一部を除去し、ドレイン電極２３の表面を露出させる。
【００３６】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極３１とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極３１とが電気的に接続されている構造のものであってもよい。
【００３７】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置の製造方法について、図６から図８に基づき説明する。
【００３８】
最初に、図６（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
【００３９】
次に、図６（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
【００４０】
次に、図６（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
【００４１】
次に、図７（ａ）に示されるように、ソース電極２１を形成する。
【００４２】
次に、図７（ｂ）に示されるように、基板１１の裏面に裏面絶縁膜となる絶縁膜１３２を形成する。具体的には、基板１１の裏面にプラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
【００４３】
次に、図７（ｃ）に示されるように、絶縁膜１３２上であって、ゲート電極２２が形成されている領域に対応する部分を除いた領域に第４の電極１３３を形成する。具体的には、絶縁膜１３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極１３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより絶縁膜１３２上において、ゲート電極２２が形成されている領域に対応する部分を除いた領域であって、ソース電極２１が形成されている領域に対応する部分に第４の電極１３３を形成する。
【００４４】
次に、図８（ａ）に示されるように、第４の電極１３３及び絶縁膜１３２上に絶縁膜１４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜１３２及び絶縁膜１４２を除去し開口部１４３を形成する。具体的には、第４の電極１３３及び絶縁膜１３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜１４２を成膜する。この後、絶縁膜１４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部１４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜１３２及び１４２を除去し、基板１１の裏面の一部を露出させて開口部１４３を形成する。
【００４５】
次に、図８（ｂ）に示されるように、絶縁膜１４２上及び露出している基板１１の裏面に、Ａｕ等を含む金属積層膜を成膜しドレイン電極１４４を形成する。このドレイン電極１４４は、開口部１４３において裏面が露出している基板１１と接続される。
【００４６】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極１３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置としては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極１３３とが電気的に接続されている構造のものであってもよい。
【００４７】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００４８】
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置の製造方法について、図９から図１１に基づき説明する。
【００４９】
最初に、図９（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
【００５０】
次に、図９（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
【００５１】
次に、図９（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
【００５２】
次に、図１０（ａ）に示されるように、ソース電極２１を形成する。
【００５３】
次に、図１０（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ−ＧａＮ層１２の一部をドライエッチング等により除去し、ｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、基板１１の裏面側において、ソース電極２１が形成されている領域に対応する部分に形成される。
【００５４】
次に、図１０（ｃ）に示されるように、基板１１の裏面及びｎ−ＧａＮ層１２が露出している裏面除去領域２３０に裏面絶縁膜となる絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
【００５５】
次に、図１１（ａ）に示されるように、裏面除去領域２３０に形成された絶縁膜２３２上に、第４の電極２３３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極２３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより裏面除去領域２３０に形成されている絶縁膜２３２上に、第４の電極２３３を形成する。このように形成された第４の電極２３３は、ソース電極２１が形成されている領域に対応する部分に形成される。
【００５６】
次に、図１１（ｂ）に示されるように、第４の電極２３３及び絶縁膜２３２上に絶縁膜２４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２及び絶縁膜２４２を除去し開口部２４３を形成する。具体的には、第４の電極２３３及び絶縁膜２３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜２４２を成膜する。この後、絶縁膜２４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部２４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングを行なうことによりレジストパターンの形成されていない領域における絶縁膜２３２及び２４２を除去し、基板１１の裏面の一部を露出することにより開口部２４３を形成する。
【００５７】
次に、図１１（ｃ）に示されるように、基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成する。具体的には、絶縁膜２４２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成することができる。
【００５８】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極２３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極２３３とが電気的に接続されている構造のものであってもよい。
【００５９】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００６０】
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置の製造方法について、図１２から図１４に基づき説明する。
【００６１】
最初に、図１２（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
【００６２】
次に、図１２（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
【００６３】
次に、図１２（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
【００６４】
次に、図１３（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。
【００６５】
次に、図１３（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。尚、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
【００６６】
次に、図１３（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ〜１０μｍの厚さで成膜する。
【００６７】
次に、図１４に示されるように、ドレイン電極２３の形成されている領域における絶縁膜３２の一部を除去することにより開口部３４３を形成する。具体的には、絶縁膜３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３４３の形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、レジストパターンの形成されていない領域における絶縁膜３２を除去し、ドレイン電極２３の表面の一部を露出させる。
【００６８】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する部分には形成されていない。よって、第４の電極を設けることなく、ソース−ドレイン間に流れるリーク電流を減らすことができる。
【００６９】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００７０】
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置の製造方法について、図１５から図１７に基づき説明する。
【００７１】
最初に、図１５（ａ）に示されるように、ｎ＋−ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ−ＧａＮ層１２、ｐ−ＧａＮ層１３、ｎ−ＧａＮ層１４を積層形成する。
【００７２】
次に、図１５（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
【００７３】
次に、図１５（ｃ）に示されるように、開口部４１の内部及びｎ−ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
【００７４】
次に、図１６（ａ）に示されるように、ソース電極２１を形成する。
【００７５】
次に、図１６（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ−ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ−ＧａＮ層１２の一部をドライエッチング等を行なうことにより除去し、裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、ソース電極２１が形成されている領域に対応する部分に形成される。
【００７６】
次に、図１６（ｃ）に示されるように、基板１１の裏面及びｎ−ＧａＮ層１２が露出している裏面除去領域２３０に絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ〜１０μｍの厚さで成膜する。
【００７７】
次に、図１７（ａ）に示されるように、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２を除去し開口部４４３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜４３２を除去し、基板１１の裏面を露出させて開口部４４３を形成する。
【００７８】
次に、図１７（ｂ）に示されるように、基板１１の裏面が露出している開口部４４３において接続されるドレイン電極４４４を形成する。具体的には、絶縁膜２３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極４４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これによりレイン電極４４４を形成することができる。ドレイン電極４４４は、基板１１の裏面が露出している開口部４４３において、基板１１の裏面と接続される。
【００７９】
以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する武運には形成されてはいない。よって、第４の電極を設けることなく、ソース−ドレイン間に流れるリーク電流を減らすことができる。
【００８０】
尚、上記以外の内容については、第３の実施の形態と同様である。
【００８１】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【符号の説明】
【００８２】
１１        基板
１２        ｎ−ＧａＮ層
１３        ｐ−ＧａＮ層
１４        ｎ−ＧａＮ層
１５        ゲート絶縁膜
２１        ソース電極
２２        ゲート電極
２３        ドレイン電極
３１        第４の電極
３２        絶縁膜（裏面絶縁膜）
４２        絶縁膜
４３        開口部
【図１】
2012060014.tif 000003
【図２】
2012060014.tif 000004
【図３】
2012060014.tif 000005
【図４】
2012060014.tif 000006
【図５】
2012060014.tif 000007
【図６】
2012060014.tif 000008
【図７】
2012060014.tif 000009
【図８】
2012060014.tif 000010
【図９】
2012060014.tif 000011
【図１０】
2012060014.tif 000012
【図１１】
2012060014.tif 000013
【図１２】
2012060014.tif 000014
【図１３】
2012060014.tif 000015
【図１４】
2012060014.tif 000016
【図１５】
2012060014.tif 000017
【図１６】
2012060014.tif 000018
【図１７】
2012060014.tif 000019
【手続補正書】
【提出日】平成25年4月19日(2013.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記第４の電極は、前記半導体基板の他方の面に形成された裏面絶縁膜上に形成されているものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項４】
前記第４の電極は、前記第１の半導体層が露出している裏面絶縁膜上に形成されているものであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第４の電極に印加される電位は、前記ドレイン電極に印加される電位から前記ソース電極に印加される電位の間の電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項７】
導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
前記第３の半導体層の表面に形成されたソース電極と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
を有することを特徴とする半導体装置。
【請求項８】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部内にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
前記第３の半導体層上にソース電極を形成する工程と、
前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【国際調査報告】
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