(57)【要約】  単位画素セル（１３）は、光電変換膜（６）、透明電極（７）、画素電極（５）、増幅トランジスタ（１０）、リセットトランジスタ（１１）、増幅トランジスタ（１０）とリセットトランジスタ（１１）との間のシリコン基板（１）内に形成され、増幅トランジスタ（１０）とリセットトランジスタ（１１）とを電気的に分離する素子分離ＳＴＩ（２７）及びリーク抑圧領域（２８）とを有し、リセットトランジスタ（１１）は、ゲート電極（３Ａ）と、画素電極（５）と接続され、ゲート電極（３Ａ）と素子分離ＳＴＩ（２７）及びリーク抑圧領域（２８）との間のシリコン基板（１）内に形成されたドレイン領域とを有し、シリコン基板（１）の表面におけるドレイン領域とシリコン基板（１）との間のｐｎ接合で形成される空乏層の幅は、シリコン基板（１）の内部におけるドレイン領域とシリコン基板（１）との間のｐｎ接合で形成される空乏層の幅より狭い。
2012160802.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に２次元状に配置された複数の単位画素セルとを備え、
前記単位画素セルは、
前記半導体基板の上方に形成され、入射光を光電変換する光電変換膜と、
前記光電変換膜の上方に形成された透明電極と、
前記半導体基板と前記光電変換膜との間に形成された画素電極と、
前記半導体基板内に形成されたトランジスタであって、前記画素電極と接続された第１ゲート電極を有し、前記画素電極の電位に応じた信号電圧を出力する増幅トランジスタと、
前記半導体基板内に形成されたトランジスタであって、前記第１ゲート電極の電位をリセットするリセットトランジスタと、
前記増幅トランジスタと前記リセットトランジスタとの間の前記半導体基板内に形成され、前記増幅トランジスタと前記リセットトランジスタとを電気的に分離する第１分離領域とを有し、
前記リセットトランジスタは、第２ゲート電極と、前記画素電極と接続され、前記第２ゲート電極と前記第１分離領域との間の前記半導体基板内に形成された第２導電型のソース領域又はドレイン領域とを有し、
前記半導体基板の表面における前記ソース領域又はドレイン領域とその周囲の領域との間の第１ｐｎ接合で形成される空乏層の幅は、前記半導体基板の内部における前記ソース領域又はドレイン領域とその周囲の領域との間の第２ｐｎ接合で形成される空乏層の幅より狭い
固体撮像装置。
【請求項２】
前記リセットトランジスタは、さらに、
前記第２ゲート電極の下方の前記半導体基板内に形成され、前記半導体基板よりも高不純物濃度の第１導電型のチャネル領域を有する
請求項１に記載の固体撮像装置。
【請求項３】
前記リセットトランジスタの閾値電圧は、前記増幅トランジスタの閾値電圧より高い
請求項２に記載の固体撮像装置。
【請求項４】
前記第２ゲート電極は、前記リセットトランジスタがオフ状態のとき、前記半導体基板の電位に対して負電位とされている
請求項１に記載の固体撮像装置。
【請求項５】
前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、
前記エクステンション領域は、前記第１分離領域と前記コンタクト領域との間に位置し、
前記単位画素セルは、さらに、
前記エクステンション領域と前記第１分離領域との間の前記半導体基板内に形成され、前記エクステンション領域及び前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、
前記第１ｐｎ接合は、前記エクステンション領域の前記第１分離領域側の端部と前記リーク抑圧領域との間に形成され、
前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低い
請求項１に記載の固体撮像装置。
【請求項６】
前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、
前記エクステンション領域は、前記コンタクト領域と前記第２ゲート電極との間に位置し、
前記第１ｐｎ接合は、前記コンタクト領域の前記第１分離領域側の端部と前記半導体基板との間に形成され、
前記単位画素セルは、さらに、
前記コンタクト領域と前記第１分離領域との間の前記半導体基板内に形成され、前記コンタクト領域と間をおいて位置し、前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、
前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低い
請求項１に記載の固体撮像装置。
【請求項７】
前記リーク抑圧領域と前記コンタクト領域との間の距離は、０．１μｍより大きい
請求項６に記載の固体撮像装置。
【請求項８】
前記第１分離領域は、前記半導体基板内に形成されたトレンチで構成される
請求項１に記載の固体撮像装置。
【請求項９】
前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、
前記固体撮像装置は、さらに、
隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備える
請求項２〜７のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、結晶シリコンからなる半導体基板の内部にフォトダイオード（光電変換部）が設けられた、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置（イメージセンサ）の単位画素セルの微細化が急速に進んでいる。２０００年ごろには３μｍであったセルサイズ（単位画素セルのサイズ）は、２００７年には２μｍ以下となった。２０１０年には１．４μｍのセルサイズのものが製品化される予定で、このペースでセルの微細化が進むと、ここ数年で１μｍ以下のセルサイズが要求される勢いである。【０００３】
しかし、１μｍ以下のセルサイズを実現するには２つの大きな問題が存在する。一つ目は結晶シリコンの光吸収係数が小さいことにより生じるものであり、二つ目は取り扱い信号量に関わるものである。【０００４】
１つ目の問題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存するが、イメージセンサの感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ１００％吸収し光電変換するには３．５μｍの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μｍ程度として信号電荷を光電変換し収集する必要がある。しかしながら、平面的なセルサイズが１μ□で深さが３．５μｍ程度のフォトダイオードの形成は非常に困難である。仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する単位画素セルのフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する単位画素セルのフォトダイオードに入射すると、混色（クロストーク）が生じるため、カラーの固体撮像装置では大きな問題である。一方、混色を防ぐためにフォトダイオードを３．５μｍより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。単位画素セルの微細化ではセルサイズが小さくなるに従って１つの単位画素セルの感度が劣化するので、これに加えて光吸収効率が劣化することは致命的である。この混色問題は程度の差はあるにせよ３．５μｍの深さが必要ならセルサイズが３．５μ□程度以下の単位画素セルでは問題である。【０００５】
２つ目の問題について述べると、取り扱い信号量は、ほとんどすべての結晶シリコンのイメージセンサに用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量で決まっている。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ１００％すべて隣接する電荷検出部に転送できる（完全転送）という長所がある。よって、電荷転送に関わる雑音がほとんど発生しないため、イメージセンサにはこの埋め込みフォトダイオードが広く用いられている。しかし、埋め込みフォトダイオードでは、この完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため、単位画素セルの微細化に伴い飽和電荷の減少が問題となってくる。コンパクトデジタルカメラでは、１つの単位画素セルあたり１００００電子の飽和電子数が必要であったが、単位画素セルのサイズが１．４μｍ付近になると、５０００電子数程度が限界である。デジタル信号処理技術による雑音抑圧処理等により画像を作ることにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、１つの単位画素セルあたり３００００電子程度の飽和電子数が必要と言われている。【０００６】
なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサで、半導体基板を薄く削ることにより画素回路のある表面側ではなく裏面側から光を入射させる構造が検討され、単位画素セルの微細化に有効とされている。しかし、この構造でも、画素回路を構成する配線等により入射する光が妨げられにくくなるという長所はあるが、上述の２つの問題は全く解決できない。【０００７】
この２つの問題を解決する構造として、特許文献１、２及び３に示される積層型のイメージセンサがある。積層型のイメージセンサは、画素回路が形成された半導体基板（結晶シリコン）の上に絶縁膜を介して光電変換膜が積層された構成を有している。このため、光電変換膜に光吸収係数の大きな材料を選択することが可能となり、前述の一つ目の問題が解決できる。例えばアモルファスシリコンを光電変換膜に用いると、波長５５０ｎｍの緑色の光は０．４μｍの厚さでほとんど吸収することができる。つまり、結晶シリコンの約１桁小さい厚さで緑色の光を吸収することができる。結晶シリコンの吸収係数が低いことのほうが特殊で、これは半導体のバンドギャップでの電子の遷移が間接遷移であることに起因している。また、埋め込みフォトダイオードを使わないので、光電変換部の容量を大きくとることができ、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された単位画素セルでも十分な大きさの容量が実現でき、２つ目の問題も解決できる。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のスタックセルのような構造をとることも可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公昭５８−０５００３０号公報
【特許文献２】米国特許第６７３０９１４号明細書
【特許文献３】特開平３−１３５１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、積層型のイメージセンサの課題は、シリコン基板には光電変換膜で光電変換された信号電荷を伝送するコンタクトが電気的に接触するｐｎ接合部が形成されるが、このｐｎ接合部のリーク電流が大きいことである。リーク電流を小さくするために特許文献１及び２のようにｐｎ接合の逆バイアス電圧を０Ｖ近傍に設定する方法があるが、この方法は広くイメージセンサに使われている埋め込みフォトダイオードに比べリーク電流の抑圧に不十分である。リーク電流による電荷は光電変換された信号電荷と区別がつかないため、雑音となり、イメージセンサの性能を劣化させる。つまり、雑音が増加するため、信号雑音比（ＳＮ比）が劣化し結果的に感度が劣化する。【００１０】
特に、半導体基板の表面におけるｐｎ接合部、つまり半導体基板の表面とｐｎ接合面とが交差する箇所に形成される空乏層では、バンドギャップ内にエネルギー準位が形成され易く、そのエネルギー準位を介して電流が流れ易い。従って、半導体基板の表面のｐｎ接合部ではリーク電流が発生し易い。【００１１】
例えば、特許文献３のイメージセンサは、図１９に示されるように、半導体基板上に光電変換膜１０１、透明電極１０２、画素電極１０３及び絶縁膜１０４が形成されており、半導体基板内にはトランジスタ等を構成する複数の不純物領域が形成されている。そして、この複数の不純物領域のうちのコンタクト１０７と接続されたｐ型不純物領域１０５と、不純物領域１０５と接するｎ型不純物領域１０６とは、半導体基板の表面においてｐｎ接合部を形成する。従って、特許文献３のイメージセンサでは、この半導体基板の表面のｐｎ接合部によりリーク電流が発生し易い。【００１２】
そこで本発明は、かかる問題に鑑み、リーク電流が小さい積層型の固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様に係る固体撮像装置は、第１導電型の半導体基板と、前記半導体基板に２次元状に配置された複数の単位画素セルとを備え、前記単位画素セルは、前記半導体基板の上方に形成され、入射光を光電変換する光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記半導体基板と前記光電変換膜との間に形成された画素電極と、前記半導体基板内に形成されたトランジスタであって、前記画素電極と接続された第１ゲート電極を有し、前記画素電極の電位に応じた信号電圧を出力する増幅トランジスタと、前記半導体基板内に形成されたトランジスタであって、前記第１ゲート電極の電位をリセットするリセットトランジスタと、前記増幅トランジスタと前記リセットトランジスタとの間の前記半導体基板内に形成され、前記増幅トランジスタと前記リセットトランジスタとを電気的に分離する第１分離領域とを有し、前記リセットトランジスタは、第２ゲート電極と、前記画素電極と接続され、前記第２ゲート電極と前記第１分離領域との間の前記半導体基板内に形成された第２導電型のソース領域又はドレイン領域とを有し、前記半導体基板の表面における前記ソース領域又はドレイン領域とその周囲の領域との間の第１ｐｎ接合で形成される空乏層の幅は、前記半導体基板の内部における前記ソース領域又はドレイン領域とその周囲の領域との間の第２ｐｎ接合で形成される空乏層の幅より狭いことを特徴とする。【００１４】
本態様によれば、半導体基板の表面のｐｎ接合部で形成される空乏層の幅が他の空乏層と比べて狭くなるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。【００１５】
ここで、前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、前記固体撮像装置は、さらに、隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備えてもよい。【００１６】
本態様によれば、単位画素セル内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル内の素子分離が実現される。従って、半導体基板にトレンチを形成し、トレンチ内に酸化膜を埋め込んで素子分離を構成するＳＴＩ（ＳＴＩ：Shallow Trench Isolation）構造と比較して、半導体基板を掘り込むストレスにより発生するリーク電流を抑えることができる。【００１７】
また、前記リセットトランジスタは、さらに、前記第２ゲート電極の下方の前記半導体基板内に形成され、前記半導体基板よりも高不純物濃度の第１導電型のチャネル領域を有してもよい。【００１８】
また、前記リセットトランジスタの閾値電圧は、前記増幅トランジスタの閾値電圧より高くてもよい。【００１９】
本態様によれば、リセットトランジスタの閾値電圧は高いため、チャネル領域を高不純物濃度とし、ソース領域又はドレイン領域の第２ゲート電極側のｐｎ接合部で形成される空乏層の広がりを抑えることができる。【００２０】
また、前記第２ゲート電極は、前記リセットトランジスタがオフ状態のとき、前記半導体基板の電位に対して負電位とされていてもよい。【００２１】
本態様によれば、負電位が印加された第２ゲート電極の下方の半導体基板には正孔がたまり、これによりソース領域又はドレイン領域の第２ゲート電極側のｐｎ接合部で形成される空乏層が狭められる。その結果、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。【００２２】
また、前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、前記エクステンション領域は、前記第１分離領域と前記コンタクト領域との間に位置し、前記単位画素セルは、さらに、前記エクステンション領域と前記第１分離領域との間の前記半導体基板内に形成され、前記エクステンション領域及び前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、前記第１ｐｎ接合は、前記エクステンション領域の前記第１分離領域側の端部と前記リーク抑圧領域との間に形成され、前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低くてもよい。【００２３】
本態様によれば、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部で形成される空乏層について、半導体基板の表面における幅が狭められるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。また、ソース領域又はドレイン領域の横に半導体基板より高不純物濃度のリーク抑圧領域が設けられるため、リーク電流をさらに低減することができる。このとき、ｐｎ接合部は、低不純物濃度のエクステンション領域により形成されるため、空乏層の幅を狭めるためにリーク抑圧領域とエクステンション領域との距離を狭めて重ねた場合でもｐｎ接合部のブレークダウンは抑えられる。【００２４】
また、前記ソース領域又はドレイン領域は、前記画素電極と接続されたコンタクト領域と、前記コンタクト領域よりも低不純物濃度の領域であり、前記コンタクト領域と接するエクステンション領域とから構成され、前記エクステンション領域は、前記コンタクト領域と前記第２ゲート電極との間に位置し、前記第１ｐｎ接合は、前記コンタクト領域の前記第１分離領域側の端部と前記半導体基板との間に形成され、前記単位画素セルは、さらに、前記コンタクト領域と前記第１分離領域との間の前記半導体基板内に形成され、前記コンタクト領域と間をおいて位置し、前記第１分離領域と接する第１導電型のリーク抑圧領域を有し、前記リーク抑圧領域の不純物濃度は、前記半導体基板の不純物濃度より高く、前記エクステンション領域の不純物濃度より低くてもよい。【００２５】
本態様によれば、コンタクト領域とリーク抑圧領域とを接しさせることなく、間の距離を縮めることで、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部で形成される空乏層について、半導体基板の表面における幅が狭められるため、半導体基板の表面のｐｎ接合部によるリーク電流を低減することができる。また、ソース領域又はドレイン領域の横に半導体基板より高不純物濃度のリーク抑圧領域が設けられるため、リーク電流をさらに低減することができる。このとき、ｐｎ接合部は、高不純物濃度のコンタクト領域により形成されるが、コンタクト領域はリーク抑圧領域と接しないため、ｐｎ接合部のブレークダウンは抑えられる。【００２６】
また、前記リーク抑圧領域と前記コンタクト領域との間の距離は、０．１μｍより大きくてもよい。【００２７】
本態様によれば、ソース領域又はドレイン領域の第１分離領域側のｐｎ接合部のブレークダウンを高確率で抑えることができる。【００２８】
また、前記第１分離領域は、前記半導体基板内に形成されたトレンチで構成されてもよい。【００２９】
本態様によれば、単位画素セル内の素子分離はトレンチにより構成されるため、単位画素セル内の素子分離を高精度で実現できる。【００３０】
また、前記第１分離領域は、前記半導体基板内に形成された、前記半導体基板よりも高不純物濃度の第１導電型の領域であり、前記固体撮像装置は、さらに、隣り合う２つの前記単位画素セルの間の前記半導体基板内に形成されたトレンチで構成され、前記隣り合う２つの前記単位画素セルを電気的に分離する第２分離領域を備えてもよい。【００３１】
本態様によれば、単位画素セル内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル内の素子分離が実現される。従って、半導体基板にトレンチを形成し、トレンチ内に酸化膜を埋め込んで素子分離を構成するＳＴＩ構造と比較して、半導体基板を掘り込むストレスにより発生するリーク電流を抑えることができる。
【発明の効果】
【００３２】
本発明によれば、リーク電流が小さく、雑音が小さいＳＮ比の大きい高性能の積層型の固体撮像装置が実現できる。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。
【図２】図２は、同実施形態に係る固体撮像装置における１つの単位画素セルの概略構造を示す断面図である。
【図３】図３は、同実施形態に係る単位画素セルの電位（図２のＸ−Ｙ線に沿った部分における電位）を示す図である。
【図４】図４は、同実施形態に係る４つの単位画素セルの構成を示す平面図である。
【図５】図５は、同実施形態に係る単位画素セルの断面図（図４のＷ−Ｚ線に沿った部分における断面図）である。
【図６】図６は、エクステンション領域とリーク抑圧領域との間の距離とリーク電流との関係を示す図である。
【図７】図７は、本発明の第２の実施形態に係る固体撮像装置における単位画素セルの断面図である。
【図８】図８は、本発明の第３の実施形態に係る固体撮像装置における単位画素セルの断面図である。
【図９】図９は、本発明の第４の実施形態に係る固体撮像装置における単位画素セルの断面図である。
【図１０】図１０は、コンタクト領域とリーク抑圧領域との間の距離とリーク電流との関係を示す図である。
【図１１】図１１は、素子分離ＳＴＩとリーク抑圧領域との間の距離とリーク電流との関係を示す図である。
【図１２】図１２は、同実施形態に係る固体撮像装置の製造方法（コンタクト領域の形成方法）を説明するための断面図である。
【図１３】図１３は、本発明の第５の実施形態に係る固体撮像装置における単位画素セルの断面図である。
【図１４】図１４は、本発明の第６の実施形態に係る固体撮像装置における単位画素セルの構成を示す平面図である。
【図１５】図１５は、同実施形態に係る固体撮像装置における単位画素セルの断面図（図１４のＷ−Ｚ線に沿った部分における断面図）である。
【図１６】図１６は、本発明の第７の実施形態に係る固体撮像装置における単位画素セルの断面図である。
【図１７】図１７は、同実施形態に係る固体撮像装置の変形例における単位画素セルの断面図である。
【図１８】図１８は、同実施形態に係る固体撮像装置の変形例における単位画素セルの構成を示す平面図である。
【図１９】図１９は、特許文献３のイメージセンサの断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態における固体撮像装置について、図面を参照しながら説明する。
【００３５】
なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【００３６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成を示す回路図である。
【００３７】
この固体撮像装置は、積層型の固体撮像装置であって、半導体基板と、半導体基板に２次元状に配置された複数の単位画素セル１３から構成される感光領域と、単位画素セル１３を順次駆動し信号を取り出す駆動回路部とを備える。
【００３８】
駆動回路部は、垂直走査部（行走査回路）１５、光電変換膜制御線１６、垂直信号線（垂直信号線配線）１７、負荷部１８、カラム信号処理部（行信号蓄積部）１９、水平信号読み出し部（列走査回路）２０、電源配線（ソースフォロア電源）２１、差動増幅器（フィードバックアンプ）２３及びフィードバック線２４から構成される。
【００３９】
単位画素セル１３は、光電変換膜部９と、増幅トランジスタ１０と、リセットトランジスタ１１と、アドレストランジスタ（行選択トランジスタ）１２とを有する。
【００４０】
光電変換膜部９は、入射光を光電変換し、入射光の光量に応じた信号電荷を生成及び蓄積する。増幅トランジスタ１０は、光電変換膜部９で生成された信号電荷量に応じた信号電圧を出力する。リセットトランジスタ１１は、光電変換膜部９、言い換えると増幅トランジスタ１０のゲート電極の電位をリセット（初期化）する。アドレストランジスタ１２は、所定行の単位画素セル１３から垂直信号線１７に信号電圧を選択的に出力させる。
【００４１】
垂直走査部１５は、アドレストランジスタ１２のゲート電極にアドレストランジスタ１２のオンオフを制御する行選択信号を印加することで、垂直方向（列方向）に単位画素セル１３の行を走査し、垂直信号線１７に信号電圧を出力させる単位画素セル１３の行を選択する。垂直走査部１５は、リセットトランジスタ１１のゲート電極にリセットトランジスタ１１のオンオフを制御するリセット信号を印加することで、リセット動作を行わせる単位画素セル１３の行を選択する。
【００４２】
光電変換膜制御線１６は、全ての単位画素セル１３に共通に接続され、全ての光電変換膜部９に同じ正の定電圧を印加する。
【００４３】
垂直信号線１７は、単位画素セル１３の列に対応して設けられ、対応する列の単位画素セル１３のアドレストランジスタ１２のソース領域に接続され、列方向に配されて信号電圧を列方向（垂直方向）に伝達する。
【００４４】
負荷部１８は、各垂直信号線１７に対応して設けられ、対応する垂直信号線１７に接続されている。負荷部１８は、増幅トランジスタ１０と共にソースフォロア回路を構成している。
【００４５】
カラム信号処理部１９は、相関２重サンプリングに代表される雑音抑圧信号処理及びＡＤ変換（アナログ−デジタル変換）等を行う。カラム信号処理部１９は、各垂直信号線１７に対応して設けられ、対応する垂直信号線１７に接続されている。
【００４６】
水平信号読み出し部２０は、水平方向（行方向）に配された複数のカラム信号処理部１９の信号を順次水平共通信号線（図外）に読み出す。
【００４７】
電源配線２１は、増幅トランジスタ１０のドレイン領域に接続され、単位画素セル１３の配列領域（感光領域）で垂直方向（図１の紙面の上下方向）に配線される。これは、単位画素セル１３が列ごとにアドレスされるため、ドレイン配線を列方向（垂直方向）に配線すると、一列の画素駆動電流がすべて一本に配線に流れて電圧降下が大きくなるためである。電源配線２１は、全ての単位画素セル１３の増幅トランジスタ１０に共通にソースフォロア電源電圧を印加している。
【００４８】
差動増幅器２３は、単位画素セル１３の列に対応して設けられている。差動増幅器２３の出力はリセットトランジスタ１１のドレイン領域に接続されており、アドレストランジスタ１２とリセットトランジスタ１１とが導通状態にある時、アドレストランジスタ１２の出力を受け取り、増幅トランジスタ１０のゲート電位が一定のフィードバック電圧（差動増幅器２３の出力電圧）になるように、フィードバック動作する。この時、差動増幅器２３の出力電圧は、０Ｖ又は０Ｖ近傍の正電圧となる。
【００４９】
フィードバック線２４は、単位画素セル１３の列に対応して設けられ、差動増幅器２３の出力を対応する列の単位画素セル１３にフィードバックする。
【００５０】
上記構造を有する固体撮像装置では、垂直走査部１５により選択された行の単位画素セル１３において、光電変換膜部９で光電変換された信号電荷が増幅トランジスタ１０で増幅されアドレストランジスタ１２を介して垂直信号線１７に出力される。そして、出力された信号はカラム信号処理部１９に電気信号として蓄積された後、水平信号読み出し部２０で選択され出力される。その後、信号を出力した単位画素セル１３内の信号電荷はリセットトランジスタ１１をオンすることにより排出される。その際、リセットトランジスタ１１からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この雑音はリセットトランジスタ１１をオフし信号電荷の蓄積を始めるときも残留する。従って、この雑音を抑えるために、垂直信号線１７の出力を差動増幅器２３で反転増幅し、反転増幅された信号をフィードバック線２４を介しリセットトランジスタ１１のドレイン領域にフィードバックする。こうすることによりリセットトランジスタ１１で発生する雑音を負帰還制御により抑圧できる。リセットトランジスタ１１のドレイン領域にフィードバックするのは雑音の交流成分であり、直流成分は上述のように０Ｖ近傍の正電圧である。
【００５１】
図２は本実施形態に係る固体撮像装置における１つの単位画素セル１３の概略構造を示す断面図である。
【００５２】
単位画素セル１３は、半導体基板としてのｐ型シリコン基板１内に形成された３つのトランジスタつまりアドレストランジスタ１２、増幅トランジスタ１０及びリセットトランジスタ１１からなる画素回路と、素子分離領域４２と、シリコン基板１上に順次積層された層間絶縁膜１４、画素電極５、光電変換膜６及び透明電極７からなる光電変換膜部９とを有する。
【００５３】
単位画素セル１３では、シリコン基板１内に形成されたｎ型不純物領域１０Ａ及び１０Ｂと、シリコン基板１上に形成されたゲート電極３Ａとからリセットトランジスタ１１が形成されている。同様に、シリコン基板１内に形成されたｎ型不純物領域１０Ｃ及び１０Ｄと、シリコン基板１上に形成されたゲート電極３Ｂとから増幅トランジスタ１０が形成されている。さらに、シリコン基板１内に形成されたｎ型不純物領域１０Ｄ及び１０Ｅと、シリコン基板１上に形成されたゲート電極３Ｃとからアドレストランジスタ１２が形成されている。
【００５４】
素子分離領域４２は、シリコン基板１内に形成された増幅トランジスタ１０とリセットトランジスタ１１との間のシリコン基板１内に形成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
【００５５】
不純物領域１０Ａはリセットトランジスタ１１のソース領域として機能し、不純物領域１０Ｂはリセットトランジスタ１１のドレイン領域として機能している。本実施形態のセンサでは、信号電荷として正孔を用いるので、信号電荷として電子を用いるセンサとはソース／ドレインが逆になる。不純物領域１０Ｃは増幅トランジスタ１０のドレイン領域として機能している。不純物領域１０Ｄは増幅トランジスタ１０のソース領域及びアドレストランジスタ１２のドレイン領域として機能し、不純物領域１０Ｅはアドレストランジスタ１２のソース領域として機能している。
【００５６】
例えば、シリコン基板１の不純物濃度は１×１０１７ｃｍ−３であり、ｎ型不純物領域１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ及び１０Ｅの不純物濃度は１×１０２０〜１０２２ｃｍ−３であり、ゲート電極３Ａ、３Ｂ及び３Ｃ下方のゲート絶縁膜の膜厚は６．５〜１０ｎｍである。
【００５７】
光電変換膜６は、アモルファスシリコン等からなり、シリコン基板１の上方に形成され、入射光を光電変換する。画素電極５は、光電変換膜６のシリコン基板１側の面上つまりシリコン基板１と光電変換膜６との間に形成され、光電変換膜６と接し、光電変換膜６で発生した信号電荷を収集する。透明電極７は、光電変換膜６のシリコン基板１側の面と反対側の面上つまり光電変換膜６の上方に形成され、光電変換膜６の信号電荷を画素電極５に読み出すために、透明電極７には、光電変換膜制御線１６を介して光電変換膜６に正の定電圧が印加される。
【００５８】
増幅トランジスタ１０は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタであって、画素電極５と接続されたゲート電極３Ｂを有し、画素電極５の電位に応じた信号電圧を出力する。
【００５９】
リセットトランジスタ１１は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタである。リセットトランジスタ１１は、ゲート電極３Ａと、画素電極５と接続され、ゲート電極３Ａと素子分離領域４２との間のシリコン基板１内に形成されたドレイン領域（不純物領域１０Ｂ）を有し、増幅トランジスタ１０のゲート電極３Ｂの電位をリセット電圧（フィードバック電圧）にリセットする。
【００６０】
アドレストランジスタ１２は、シリコン基板１内の画素電極５の下方に形成されたＭＯＳトランジスタであって、増幅トランジスタ１０と垂直信号線１７との間に設けられ、単位画素セル１３から垂直信号線１７に信号電圧を出力させる。なお、アドレストランジスタ１２は、増幅トランジスタ１０のソース領域と垂直信号線１７との間に挿入されているが、増幅トランジスタ１０のドレイン領域と電源配線２１との間に挿入されてもよい。
【００６１】
画素電極５は、コンタクトを介して増幅トランジスタ１０のゲート電極３Ｂとリセットトランジスタ１１のドレイン領域（ｎ型不純物領域１０Ｂ）に接続されている。画素電極５と接続されたｎ型不純物領域１０Ｂとシリコン基板１との間のｐｎ接合は信号電荷を蓄積する寄生ダイオード（蓄積ダイオード）を形成する。
【００６２】
図３は、単位画素セル１３の電位（図２のＸ−Ｙ線に沿った部分における電位）を示す図である。
【００６３】
透明電極７には正電圧が印加されており、信号がない状態（リセットされている状態）においては、蓄積ダイオードであるｎ型不純物領域１０Ｂの電位は若干逆バイアスのかかったほぼ０Ｖである。このとき、透明電極７の正電圧により画素電極５及びｎ型不純物領域１０Ｂの電位がプラス方向に引っ張られるため、この状態でｎ型不純物領域１０Ｂを０Ｖ近傍の低電位にすると、ｎ型不純物領域１０Ｂにバイアス電荷が注入される。従って、ｎ型不純物領域１０Ｂの電位は、０．１Ｖ程度以上でかつ低い逆バイアスが適切である。０Ｖ近傍にする理由は、蓄積ダイオードとシリコン基板１との間に流れる逆方向リーク電流（暗電流）を小さくするためである。
【００６４】
透明電極７の上方から入射した光は透明電極７を通過して光電変換膜６に入射し、ここで電子正孔対に変換される。変換された電子正孔対のうちの電子は透明電極７側に移送され透明電極７に接続された電源配線２１に流れる。一方、正孔は蓄積ダイオード（ｎ型不純物領域１０Ｂ）側に移送されここに蓄積される。このため、蓄積ダイオードの電位は＋方向に変化し、蓄積ダイオードとシリコン基板１との間に電圧が加わる。このとき、蓄積ダイオードとシリコン基板１との間に流れる逆方向リーク電流（暗電流）が流れ雑音となるが、信号がある状態では雑音は目立ちにくくなるので問題にならない。
【００６５】
蓄積ダイオードに蓄積された正孔により＋側に変化した電圧は増幅トランジスタ１０のゲート電極３Ｂに伝達され、増幅トランジスタ１０により増幅された信号はアドレストランジスタ１２を通過し単位画素セル１３外部つまり垂直信号線１７に出力される。その後、蓄積ダイオードに蓄積された信号電荷はリセットトランジスタ１１をオンすることにより排出される。このとき、透明電極７に印加されている電圧より低い電圧にリセットされる。
【００６６】
図４は、単位画素セル１３の構成を示す平面図である。
【００６７】
単位画素セル１３では、シリコン基板１に形成された第１の活性領域２２内部に増幅トランジスタ１０及びアドレストランジスタ１２の活性領域が形成され、シリコン基板１に形成された第２の活性領域２５内部にリセットトランジスタ１１の活性領域が形成されている。活性領域とはソース領域、ドレイン領域及びゲート領域（チャネル領域）を示す。
【００６８】
アドレストランジスタ１２のソース領域には垂直信号線１７が接続されており、増幅トランジスタ１０のドレイン領域には電源配線２１が接続されている。リセットトランジスタ１１のドレイン領域と増幅トランジスタ１０のゲート電極とは電気的に接続され、シリコン基板１上に引き出されて画素電極５に接続されている。リセットトランジスタ１１は、第１の活性領域２２と電気的に分離された第２の活性領域２５に形成され、そのソース領域はフィードバック線２４と接続されている。ここでリーク電流が問題となる領域はリセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２６である。
【００６９】
第２の活性領域２５と第１の活性領域２２との間のシリコン基板１には、第２の活性領域２５と第１の活性領域２２とを電気的に分離する素子分離ＳＴＩが形成されている。
【００７０】
図５は、単位画素セル１３の断面図（図４のＷ−Ｚ線に沿った部分における断面図）である。
【００７１】
単位画素セル１３は、増幅トランジスタ１０とリセットトランジスタ１１との間のシリコン基板１内に形成されて素子分離領域４２を構成する素子分離ＳＴＩ２７と、ｐ型リーク抑圧領域２８と、ｎ型エクステンション領域２９と、ｎ型コンタクト領域３１とをシリコン基板１内に有する。
【００７２】
素子分離ＳＴＩ２７は、シリコン基板１内に形成されたトレンチで構成され、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離する。
【００７３】
リーク抑圧領域２８は、エクステンション領域２９と素子分離ＳＴＩ２７との間のシリコン基板１内に形成されている。リーク抑圧領域２８は、エクステンション領域２９及び素子分離ＳＴＩ２７と接し、増幅トランジスタ１０とリセットトランジスタ１１とを電気的に分離している。リーク抑圧領域２８の不純物濃度は、シリコン基板１の不純物濃度より高く、エクステンション領域２９の不純物濃度より低い。
【００７４】
リセットトランジスタ１１のドレイン領域（不純物領域１０Ｂ）は、エクステンション領域２９と、配線コンタクト電極３０を介して画素電極５と電気的に接続されたコンタクト領域３１とから構成されている。エクステンション領域２９は、素子分離ＳＴＩ２７及びリーク抑圧領域２８とコンタクト領域３１との間に位置する、コンタクト領域３１よりも低不純物濃度の領域であり、コンタクト領域３１と接する。
【００７５】
リセットトランジスタ１１のドレイン領域の周囲は、シリコン基板１においてｐ型の領域であり、リセットトランジスタ１１のドレイン領域とその周辺の領域との間には点線で示す空乏層３２が存在する。この空乏層３２の部分でリーク電流が発生する。その中でもリーク電流が大きい部分は、シリコン基板１の表面と空乏層３２とが接している部分つまり素子分離空乏領域３３及びゲート下空乏領域３４の２箇所である。
【００７６】
一般にリセットトランジスタ１１のドレイン領域を形成するエクステンション領域２９の不純物濃度は、コンタクト領域３１の不純物濃度よりは低いが、リーク抑圧領域２８の不純物濃度より高い。空乏層３２は低不純物濃度側に延びるため素子分離空乏領域３３はリーク抑圧領域２８側に延びている。従って、エクステンション領域２９とリーク抑圧領域２８との距離を縮めることにより素子分離空乏領域３３は小さくなりリーク電流が減少する。エクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との距離をＥＳ長３６とすると、ＥＳ長３６とリーク電流との関係は図６にようになる。図６に示されるように、ＥＳ長を短くしていくとリーク電流が小さくなり、０を過ぎてエクステンション領域２９とリーク抑圧領域２８とがオーバーラップしてもさらにリーク電流の少なくなるところがある。エクステンション領域２９の不純物濃度が低い場合はこのようにオーバーラップさせてもリーク電流が少なくなる領域がある。それよりさらにオーバーラップを大きくするとｐｎ接合のブレークダウンによりリーク電流が急増する。
【００７７】
従って、エクステンション領域２９は、リーク電流を低減するため、リーク抑圧領域２８と少なくとも接し、ブレークダウンが起こらない範囲で重なっている。よって、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、素子分離空乏領域３３の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
【００７８】
ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）は、エクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との間に形成される。
【００７９】
以上のように、本実施形態の固体撮像装置によれば、素子分離空乏領域３３におけるｐｎ接合部で形成される空乏層３２について、シリコン基板１の表面における幅が狭められるため、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
【００８０】
また、素子分離ＳＴＩ２７及びリーク抑圧領域２８の２つにより素子分離を行うため、リーク電流をさらに低減することができる。
【００８１】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
【００８２】
本実施形態の固体撮像装置は、リセットトランジスタ１１がオフ状態のとき、リセットトランジスタ１１のゲート電極３Ａがシリコン基板１の電位に対して負電位とされているという点で第１の実施形態の固体撮像装置と異なる。
【００８３】
シリコン基板１のゲート電極３Ａの下方の領域は低不純物濃度のため、空乏層３２はゲート下空乏領域３４で素子分離空乏領域３３より延びており、ここで発生するリーク電流は大きい。しかしながら、図７では、ゲート下空乏領域３４で発生するリーク電流を抑圧するために、ゲート電極３Ａに負電位が印加されている。ゲート電極３Ａに負電位を印加するとゲート電極３Ａ下のシリコン基板１表面に正孔が誘起され、ゲート下空乏領域３４の空乏層３２が狭くなってリーク電流が小さくなる。リセットトランジスタ１１はほとんどの期間オフ状態なのでオフ状態のとき負電位を印加することはリーク電流低減に非常に有効である。
【００８４】
従って、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、ゲート下空乏領域３４の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
【００８５】
ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）は、エクステンション領域２９の端部（ゲート電極３Ａ側の端部）とシリコン基板１との間に形成される。
【００８６】
以上のように、本実施形態の固体撮像装置によれば、負電位が印加されたゲート電極３Ａの下方のシリコン基板１には正孔がたまり、これによりゲート下空乏領域３４のｐｎ接合部で形成される空乏層３２の幅が狭められる。その結果、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
【００８７】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
【００８８】
本実施形態の固体撮像装置は、リセットトランジスタ１１がゲート電極３Ａの下方のシリコン基板１内に形成され、シリコン基板１よりも高不純物濃度のｐ型のチャネル制御領域３７をチャネル領域の一部として有するという点で第１の実施形態の固体撮像装置と異なる。
【００８９】
図８では、ゲート下空乏領域３４の空乏層３２を狭くするためにゲート電極３Ａの下にチャネル制御領域３７が設けられる。この場合、リセットトランジスタ１１の閾値電圧は、同じ単位画素セル１３内の他のトランジスタつまり増幅トランジスタ１０及びアドレストランジスタ１２の閾値電圧より高くなるが、上述のようにリセットトランジスタ１１のソース領域及びドレインは０Ｖ近傍で動作させるため問題は発生しない。
【００９０】
従って、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）で形成される空乏層３２の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。例えば、ゲート下空乏領域３４の空乏層３２の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層３２の幅より狭くなっている。
【００９１】
ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（ゲート下空乏領域３４のｐｎ接合）は、エクステンション領域２９の端部（ゲート電極３Ａ側の端部）とゲート下空乏領域３４又はシリコン基板１との間に形成される。
【００９２】
以上のように、本実施形態の固体撮像装置によれば、チャネル制御領域３７によりゲート下空乏領域３４のｐｎ接合部で形成される空乏層の広がりが抑えられる。その結果、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
【００９３】
なお、本実施形態において、エクステンション領域２９はゲート下空乏領域３４と接していてもよいし、離れていてもよい。
【００９４】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第２の実施形態の固体撮像装置と異なる点についてのみ述べる。
【００９５】
本実施形態の固体撮像装置は、エクステンション領域２９がコンタクト領域３１とゲート電極３Ａとの間に位置し、コンタクト領域３１とリーク抑圧領域２８との間には位置せず、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）がコンタクト領域３１の端部（素子分離ＳＴＩ２７側の端部）とシリコン基板１との間に形成されているという点で第２の実施形態の固体撮像装置と異なる。
【００９６】
リーク抑圧領域２８は、コンタクト領域３１と素子分離ＳＴＩ２７との間のシリコン基板１内に形成され、コンタクト領域３１と間をおいて位置し、素子分離ＳＴＩ２７と接している。
【００９７】
エクステンション領域２９は、高濃度のコンタクト領域３１の一部がゲート電極３Ａ下に拡散していかないように設けた領域であるため、素子分離ＳＴＩ２７側（図９では左方向）にコンタクト領域３１から延出する必要はない。従って、図９ではエクステンション領域２９の端部（素子分離ＳＴＩ２７側の端部）がコンタクト領域３１の内部に位置するようにエクステンション領域２９が形成されている。こうすることによりエクステンション領域２９及びコンタクト領域３１から構成されるリセットトランジスタ１１のドレイン領域自体の面積が小さくなりリーク電流が下がる。
【００９８】
このとき、コンタクト領域３１の端部（素子分離ＳＴＩ２７側の端部）とリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）との間の距離をＣＳ長３８とすると、ＣＳ長３８とリーク電流との関係は図１０にようになる。図１０に示されるように、ＣＳ長３８を短くしていくと素子分離空乏領域３３が狭くなりリーク電流が減少するが、ＣＳ長３８が０．１μｍ以下になるとｐｎ接合のブレークダウンによりリーク電流が急激に増加する。従って、コンタクト領域３１とリーク抑圧領域２８とはオーバーラップしないように間をおいて形成され、ＣＳ長３８を０．１μｍより大きく、例えば０．１５μｍとしてブレークダウンを高確率で抑えている。
【００９９】
また、素子分離ＳＴＩ２７の形成ではシリコン基板１を掘り込むため、大きなストレスが発生し、このストレスはリーク電流を増加させる。従って、図１１に示されるように、図９のＳＳ長（素子分離ＳＴＩ２７の端部（ゲート電極３Ａ側の端部）からリーク抑圧領域２８の端部（ゲート電極３Ａ側の端部）までの距離）４１を大きくしていくと、リーク電流が減少する。従って、ＳＳ長４１が大きくなるように、リーク抑圧領域２８の形成位置が決められる。
【０１００】
図１２は、本実施形態に係る固体撮像装置の製造方法（コンタクト領域３１の形成方法）を説明するための断面図である。
【０１０１】
図１２では、配線コンタクト電極３０を形成するためにシリコン基板１上のマスクに形成したコンタクトホール３９を用いて、セルフアラインでコンタクト領域３１形成のためのｎ型不純物のイオン注入を行っている。これにより、コンタクト領域３１を小さく形成できる。また、イメージセンサを構成する他のトランジスタのコンタクト領域と別のマスク（イオン注入工程）でコンタクト領域３１を形成できるためリーク電流が最小になるようにコンタクト領域３１形成のイオン注入の条件を設定できる。
【０１０２】
以上のように、本実施形態の固体撮像装置によれば、コンタクト領域とリーク抑圧領域とを接しさせることなく、間の距離を縮めることができる。従って、素子分離空乏領域３３におけるｐｎ接合部で形成される空乏層３２について、シリコン基板１の表面における幅が狭めることができる。その結果、ｐｎ接合のブレークダウンを抑えつつ、シリコン基板１の表面のｐｎ接合部によるリーク電流を低減することができる。
【０１０３】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第４の実施形態の固体撮像装置と異なる点についてのみ述べる。
【０１０４】
本実施形態の固体撮像装置は、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第４の実施形態の固体撮像装置と異なる。
【０１０５】
ＳＴＩの形成ではシリコン基板１を掘り込むため、大きなストレスが発生し、このストレスはリーク電流を増加させる。従って、図１３では、ＳＴＩではなく分離領域４０のみでリセットトランジスタ１１を素子分離して、つまり単位画素セル１３のトランジスタを素子分離してリーク電流を減少させている。
【０１０６】
このとき、単位画素セル１３以外の周辺回路のトランジスタの素子分離にはＳＴＩを用いている。
【０１０７】
以上のように、本実施形態の固体撮像装置によれば、単位画素セル１３内の素子分離はｐｎ接合により構成され、不純物領域のみ（ｐｎ接合による素子分離のみ）により単位画素セル１３内の素子分離が実現される。従って、ＳＴＩ構造と比較して、シリコン基板１を掘り込むストレスにより発生するリーク電流を抑えることができる。その結果、リーク電流を低減することができる。
【０１０８】
（第６の実施形態）
図１４は、本発明の第６の実施形態に係る固体撮像装置における単位画素セル１３の構成を示す平面図である。図１５は、同固体撮像装置における単位画素セル１３の断面図（図１４のＷ−Ｚ線に沿った部分における断面図）である。以下では、第１の実施形態の固体撮像装置と異なる点についてのみ述べる。
【０１０９】
本実施形態の固体撮像装置は、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第１の実施形態の固体撮像装置と異なる。
【０１１０】
また、本実施形態の固体撮像装置は、隣り合う２つの単位画素セル１３の間のシリコン基板１内に形成されたトレンチで構成され、隣り合う２つの単位画素セル１３を電気的に分離する素子分離ＳＴＩ４７をさらに備えるという点でも第１の実施形態の固体撮像装置と異なる。
【０１１１】
単位画素セル１３の中でもリーク電流が特に問題となるリセットトランジスタ１１のドレイン領域を囲むリセットトランジスタドレイン周辺領域２６にのみＳＴＩを形成しないで、つまり単位画素セル１３内におけるリセットトランジスタ１１の電気的分離にのみＳＴＩを用いないで、分離領域４０で電気的分離を行っている。そして、それ以外の素子分離は、素子分離ＳＴＩ４７により行っている。つまり、１つの固体撮像装置の中で素子分離にＳＴＩによる素子分離と不純物領域による素子分離を併用している。素子分離ＳＴＩ４７はトレンチで構成されている。
【０１１２】
エクステンション領域２９は、リーク電流を低減するため、分離領域４０と少なくとも接し、ブレークダウンが起こらない範囲で重なっている。よって、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）で形成される空乏層の幅は、シリコン基板１の内部におけるドレイン領域とその周囲の領域との間のｐｎ接合で形成される空乏層の幅より狭くなっている。例えば、素子分離空乏領域３３の空乏層の幅は、エクステンション領域２９の底部とシリコン基板１との間のｐｎ接合で形成される空乏層の幅より狭くなっている。
【０１１３】
ここで、シリコン基板１の表面におけるドレイン領域とその周囲の領域との間のｐｎ接合（素子分離空乏領域３３のｐｎ接合）は、エクステンション領域２９の端部（分離領域４０側の端部）と分離領域４０との間に形成される。
【０１１４】
以上のように、本実施形態の固体撮像装置によれば、単位画素セル１３内の素子分離はｐｎ接合により構成され、不純物領域のみにより単位画素セル１３内の素子分離が実現される。従って、ＳＴＩ構造と比較して、シリコン基板１を掘り込むストレスにより発生するリーク電流を抑えることができる。その結果、リーク電流を低減することができる。
（第７の実施形態）
図１６は、本発明の第７の実施形態に係る固体撮像装置における単位画素セル１３の断面図である。以下では、第２の実施形態の固体撮像装置と異なる点についてのみ述べる。
【０１１５】
本実施形態の固体撮像装置は、第５の実施形態と同様に、素子分離ＳＴＩ２７及びリーク抑圧領域２８の代わりにシリコン基板１内に形成されたシリコン基板１よりも高不純物濃度のｐ型の分離領域４０で素子分離領域４２を構成し、単位画素セル１３においてリセットトランジスタ１１を他のトランジスタから電気的に分離しているという点で第２の実施形態の固体撮像装置と異なる。
【０１１６】
また、図１６より、本実施形態に係る固体撮像装置は、リーク電流を低減するため、単位画素セル１３内において、画素電極５につながっている配線コンタクト電極３０が接触するリセットトランジスタ１１のドレイン領域に対し、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域を浅く形成している点でも第２の実施形態の固体撮像装置と異なる。具体的には、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域以外のソース領域又はドレイン領域のコンタクト領域３１Ｄを、リセットトランジスタ１１のドレイン領域のコンタクト領域３１より浅く形成し、リセットトランジスタ１１のドレイン領域以外のソース領域又はドレイン領域のエクステンション領域２９Ｄを、リセットトランジスタ１１のドレイン領域のエクステンション領域２９より浅く形成している点でも第２の実施形態の固体撮像装置と異なる。
【０１１７】
さらに、図１６より、本実施形態に係る固体撮像装置は、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域のエクステンション領域２９とこれに隣り合う分離領域４０との間の距離５３に対し、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のエクステンション領域２９Ｄとこれに隣り合う分離領域４０Ｄとの間の距離５３Ｄが短くなっている点でも第２の実施形態の固体撮像装置と異なる。具体的には、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のトランジスタコンタクト領域３１Ｄ又はエクステンション領域２９Ｄが分離領域４０Ｄとオーバーラップして形成されている点でも第２の実施形態の固体撮像装置と異なる。
【０１１８】
さらにまた、図１６より、本実施形態に係る固体撮像装置は、単位画素セル１３内において、リセットトランジスタ１１のドレイン領域のエクステンション領域２９に隣り合う分離領域４０の幅５０より、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域のエクステンション領域２９Ｄに隣り合う分離領域４０Ｄの幅５０Ｄが狭くなっている点でも第２の実施形態の固体撮像装置と異なる。
【０１１９】
このとき、リセットトランジスタ１１のドレイン領域以外の他のソース領域又はドレイン領域としては、増幅トランジスタ１０又はアドレストランジスタのソース領域又はドレイン領域があげられる。
【０１２０】
以上のように、本発明の実施形態に係る固体撮像装置は、単位画素セル１３において微細サイズのトランジスタを用いた場合でも、シリコン基板１の界面とともにシリコン基板１の内部でも発生するリーク電流と、ＳＴＩ構造によるシリコン基板１の内部へのストレスにより生じるリーク電流とを低減させることが出来る。
【０１２１】
なお、本実施形態に係る固体撮像装置において、図１７に示すように、シリコン基板１の下方にシリコン基板１と同一導電型の高濃度シリコン基板１Ｄを設けてもよい。これにより、シリコン基板１内部で発生するリーク電流を高濃度シリコン基板１Ｄに吸収させる構造を実現でき、リーク電流をさらに低減させることができる。
【０１２２】
また、本実施形態に係る固体撮像装置において、図１７に示すように、リーク電流が分離領域４０の下方をすり抜けてくることのないように分離領域４０と同一導電型の深部分離拡散層５２を設ける構造としてもよい。これにより、リーク電流をさらに低減させることができる。
【０１２３】
また、図１７の構成において、高濃度シリコン基板１Ｄとしてシリコン基板１と反対の導電型のものを用い、積極的にリーク電流を高濃度シリコン基板１Ｄで吸収させる構造とし、リーク電流をさらに低減させることもできる。この場合、シリコン基板１の抵抗が高くなりシリコン基板１の電位が不安定になるため、分離領域４０又は４１Ｄ内部に高濃度コンタクト拡散層５１を形成し、これに金属電極で配線して、高濃度コンタクト拡散層５１に一定電圧を印加することによりシリコン基板１の電位を安定化させることができる。
【０１２４】
また、本実施形態に係る固体撮像装置において、図１８に示すように、分離領域４０をＳＴＩ構造のない拡散層のみで形成し、エクステンション領域２９の幅６０をエクステンション領域２９Ｄの幅６１より狭く形成してもよい。これにより、リーク電流にかかわるシリコン界面での空乏層の面積を小さくすることができ、リーク電流を低減することが出来る。
【０１２５】
以上、本発明の固体撮像装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【０１２６】
例えば、素子分離空乏領域の空乏層の幅を狭める第１及び第４の実施形態に係る構成と、ゲート下空乏領域の空乏層の幅を狭める第２及び第３の実施形態に係る構成とを組み合わせて、素子分離空乏領域及びゲート下空乏領域の両方の空乏層の幅を狭めてもよい。また、不純物領域により素子分離領域を形成する第５〜第７の実施形態に係る構成を第１〜第４の実施形態に係る構成に適用してもよい。
【０１２７】
また、上記実施形態において、第１導電型はｐ型であり、第２導電型はｎ型であるとした。例えば、シリコン基板の導電型はｐ型であり、画素回路の各トランジスタはｎ−チャネル型であるとしたが、シリコン基板の導電型はｎ型であり、画素回路の各トランジスタはｐ−チャネル型でもかまわない。この場合は電圧電位の符号が逆になり、光電変換膜から読み出す信号電荷も正孔から電子に変わる。従って、リセットトランジスタのソース領域及びドレイン領域も逆になる。
【０１２８】
また、上記実施形態において、画素回路を構成する各トランジスタはＭＯＳトランジスタであるとしたが、電界効果トランジスタ（ＦＥＴ）であればこれに限られない。
【０１２９】
また、上記実施形態において、ｐ型半導体基板とはｎ型半導体基板内に形成されたｐ型ウェルも含めて意味する。
【産業上の利用可能性】
【０１３０】
本発明は、固体撮像装置に利用でき、特に高性能の小型の画像ピックアップ装置等に利用することができる。
【符号の説明】
【０１３１】
１    シリコン基板
３Ａ、３Ｂ、３Ｃ    ゲート電極
５、１０３    画素電極
６、１０１    光電変換膜
７、１０２    透明電極
９    光電変換膜部
１０    増幅トランジスタ
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０５、１０６    不純物領域
１１    リセットトランジスタ
１２    アドレストランジスタ
１３    単位画素セル
１４    層間絶縁膜
１５    垂直走査部
１６    光電変換膜制御線
１７    垂直信号線
１８    負荷部
１９    カラム信号処理部
２０    水平信号読み出し部
２１    電源配線
２２    第１の活性領域
２３    差動増幅器
２４    フィードバック線
２５    第２の活性領域
２６    リセットトランジスタドレイン周辺領域
２７、４７    素子分離ＳＴＩ
２８    リーク抑圧領域
２９、２９Ｄ    エクステンション領域
３０    配線コンタクト電極
３１、３１Ｄ    コンタクト領域
３２    空乏層
３３    素子分離空乏領域
３４    ゲート下空乏領域
３６    ＥＳ長
３７    チャネル制御領域
３８    ＣＳ長
３９    コンタクトホール
４０、４０Ｄ    分離領域
４１    ＳＳ長
４２    素子分離領域
５０、５０Ｄ、６０、６１    幅
５１    高濃度コンタクト拡散層
５２    深部分離拡散層
５３、５３Ｄ    距離
１０４    絶縁膜
１０７    コンタクト
【図１】
2012160802.tif 000003
【図２】
2012160802.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2012160802.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2012160802.tif 000019
【図１８】
2012160802.tif 000020
【図１９】
2012160802.tif 000021
【国際調査報告】
2012160802.tif 000022
2012160802.tif 000023
2012160802.tif 000024
2012160802.tif 000025