(57)【要約】 フラッシュメモリからデータを読み出す読み出し要求がなされたとき、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときにはオシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫをブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御し、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されたときにはオシレータ８０ｂは選択回路７８ａから入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫをブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２２をスイッチング制御するよう、昇圧回路４０を構成した。
2012157569.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であって、
前記昇圧供給回路は、
前記電源側電圧を供給される第１入力端子と電圧を出力する第１出力端子との間に直列に接続された第１インダクタと、前記第１インダクタと前記第１出力端子との間に直列に接続され電流を前記第１入力端子から前記第１出力端子に向かう方向へ整流する第１整流素子と、前記第１インダクタと前記第１整流素子との間に前記第１インダクタからみて前記第１出力端子に並列に接続された第１電界効果トランジスタと、を有する第１ブーストコンバータと、
前記第１ブーストコンバータの第１出力端子の電圧が入力される第２入力端子と前記集積回路チップの集積回路に電圧を供給する第２出力端子との間に直列に接続された第２インダクタと、前記第２インダクタと前記第２出力端子との間に直列に接続され電流を前記第２入力端子から前記第２出力端子に向かう方向へ整流する第２整流素子と、前記第２インダクタと前記第２整流素子との間に前記第２インダクタからみて前記第２出力端子に並列に接続され前記第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有する第２電界効果トランジスタと、を有する第２ブーストコンバータと、
前記第１ブーストコンバータの第１出力端子の電圧が前記動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御するスイッチング制御回路と、
を備える回路である
集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記スイッチング制御回路は、
前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
を有する回路である
集積回路装置。
【請求項３】
請求項１記載の集積回路装置であって、
前記スイッチング制御回路は、
前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、
前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったときには前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
を有する回路である
集積回路装置。
【請求項４】
請求項１記載の集積回路装置であって、
前記電源側電圧から電圧を供給される第３入力端子と前記集積回路チップの集積回路に電圧を出力する第３出力端子との間に直列に接続された第３インダクタと、前記第３インダクタと前記第３出力端子との間に直列に接続され電流を前記第３入力端子から前記第３出力端子に向かう方向へ整流する第３整流素子と、前記第３インダクタと前記第３整流素子との間に前記第３インダクタからみて前記第３出力端子に並列に接続された第３電界効果トランジスタと、を有する第３ブーストコンバータ、を備え、
前記集積回路は、前記動作電圧を第１制御電圧にして動作する第１モードおよび前記動作電圧を前記第１制御電圧より高い第２制御電圧にして動作する第２モードで動作が可能な回路であり、
前記スイッチング制御回路は、前記集積回路を前記第１モードで動作するよう指示がなされたとき、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御すると共に前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御し、前記集積回路を前記第２モードで動作するよう指示がなされたときには、前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるよう前記第３ブーストコンバータの前記第３電界効果トランジスタをスイッチング制御する回路である、
集積回路装置。
【請求項５】
請求項４記載の集積回路装置であって、
前記スイッチング制御回路は、
前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、
前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、
前記第３ブーストコンバータの第３出力端子の電圧を検出する第３電圧検出回路と、
経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、
前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御し、前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至ったとき以降は前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第３オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第３電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、
を有する回路である
集積回路装置。
【請求項６】
請求項４または５記載の集積回路装置であって、
前記集積回路チップに搭載されている集積回路は、コントロールゲートとフローティングゲートとを有しコントロールゲートに印加される電圧に応じてデータの読み出しおよび書き込みが可能な複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリであり、
前記第１モードは、前記ＮＡＮＤ型のフラッシュメモリからデータを読み出す読み出し動作を実行するモードであり、
前記第２モードは、前記ＮＡＮＤ型のフラッシュメモリにデータを書き込む書き込み動作を実行するモードであり、
前記第１制御電圧は、前記読み出し動作においてデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧であり、
前記第２制御電圧は、前記書き込み動作においてデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧である、
集積回路装置。
【請求項７】
請求項１ないし５いずれか１つの請求項に記載の集積回路装置であって、
前記集積回路チップに搭載されている集積回路は、フラッシュメモリである
集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、詳しくは、集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置に関する。
【背景技術】
【０００２】
従来、この種の集積回路装置としては、フラッシュメモリが搭載された複数のフラッシュメモリチップを備え、各フラッシュメモリチップのフラッシュメモリを複数のバンクに分けてメモリインターリーブによりデータを読み書きしながら各フラッシュメモリチップの各々から並列にデータを読み書きするものが提案されている（例えば、非特許文献１参照）。この装置では、こうした動作により、データを高速に読み書きすることができるとしてしている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chanik Park, Prakash Talawar, Daesik Won, MyungJin Jung, JungBeen Im, Suksan Kim and Youngjoon Choi,「A High Performance Controller for NANDFlash-based Solid State Disk(NSSD)」, IEEE Non-Volatile Smiconductor Memory Workshop, pp.17-20, February 2006
【発明の概要】
【０００４】
ところで、上述のフラッシュメモリでは、データを読み書きする際に比較的高い電圧が必要とされている。こうした比較的高い電圧で動作する集積回路が搭載された集積回路装置では、電界効果トランジスタのスイッチングを伴って供給された電圧を昇圧するブーストコンバータを有する昇圧供給回路を用いて比較的低い電源電圧を昇圧して集積回路に供給している。こうした昇圧供給回路では、電源電圧を迅速に集積回路が動作するのに必要な動作電圧まで昇圧することが望まれているが、昇圧する際の負荷が大きいと電源電圧を動作電圧まで迅速に昇圧することができなくなる。電源電圧を迅速に動作電圧まで昇圧する手法として、電界効果トランジスタの閾値電圧を下げる手法が考えられるが、この手法では、電界効果トランジスタの耐圧が低くなるため、昇圧に伴って電界効果トランジスタに耐圧を超えた電圧が印加されることがあり、電界効果トランジスタの保護が図れなくなって、装置の保護が図れなくなる。
【０００５】
本発明の集積回路装置は、より迅速に電源側電圧を昇圧して集積回路に供給すると共に装置の保護を図ることを主目的とする。
【０００６】
本発明の集積回路装置は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の集積回路装置は、
集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であって、
前記昇圧供給回路は、
前記電源側電圧を供給される第１入力端子と電圧を出力する第１出力端子との間に直列に接続された第１インダクタと、前記第１インダクタと前記第１出力端子との間に直列に接続され電流を前記第１入力端子から前記第１出力端子に向かう方向へ整流する第１整流素子と、前記第１インダクタと前記第１整流素子との間に前記第１インダクタからみて前記第１出力端子に並列に接続された第１電界効果トランジスタと、を有する第１ブーストコンバータと、
前記第１ブーストコンバータの第１出力端子の電圧が入力される第２入力端子と前記集積回路チップの集積回路に電圧を供給する第２出力端子との間に直列に接続された第２インダクタと、前記第２インダクタと前記第２出力端子との間に直列に接続され電流を前記第２入力端子から前記第２出力端子に向かう方向へ整流する第２整流素子と、前記第２インダクタと前記第２整流素子との間に前記第２インダクタからみて前記第２出力端子に並列に接続され前記第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有する第２電界効果トランジスタと、を有する第２ブーストコンバータと、
前記第１ブーストコンバータの第１出力端子の電圧が前記動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御するスイッチング制御回路と、
を備える回路であることを要旨とする。
【０００８】
この本発明の集積回路装置では、第２ブーストコンバータの第２電界効果トランジスタを第１ブーストコンバータの第１電界効果トランジスタより閾値電圧が高く且つ前記集積回路が動作する電圧として予め定められた動作電圧以上の電圧に対して耐圧を有するトランジスタとし、第１ブーストコンバータの第１出力端子の電圧が動作電圧より低い電圧として予め定められた所定の低電圧以下であるときには第１出力端子の電圧が所定の低電圧になるよう第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御する。第１ブーストコンバータの第１電界効果トランジスタの閾値電圧は第２コンバータの第２電界効果トランジスタの閾値電圧より低いから、第１電界効果トランジスタに代えて第２電界効果トランジスタを用いる場合に比して、第１ブーストコンバータの第１出力端子の電圧をより迅速に所定の低電圧まで昇圧することができる。そして、第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は第２ブーストコンバータの第２出力端子の電圧が動作電圧になるよう第２ブーストコンバータの第２電界効果トランジスタをスイッチング制御する。第２ブーストコンバータの第２電界効果トランジスタを第１ブーストコンバータの第１電界効果トランジスタより閾値電圧が高く且つ動作電圧に対して耐圧を有するトランジスタであるから、耐圧を確保しながら第２ブーストコンバータの第２出力端子の電圧を動作電圧まで昇圧して集積回路チップの集積回路に供給することができる。よって、より迅速に電源側電圧を昇圧して集積回路に供給すると共に装置の保護を図ることができる。
【０００９】
こうした本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。
【００１０】
また、本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまで前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記動作電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。第２ブーストコンバータの第２出力端子の電圧が高くなるほど、昇圧時の第２電界効果トランジスタのエネルギー損失が大きくなり、制御用クロック信号のオン時間が短いと十分に昇圧ができない場合があると考えられるが、検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は検出された第２ブーストコンバータの第２出力端子の電圧が動作電圧になるまで検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ってからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定し、検出された第２ブーストコンバータの第２出力端子の電圧が動作電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、生成したクロック信号を用いて第２電界効果トランジスタをスイッチング制御することにより、より適正に第２出力端子の電圧を動作電圧まで昇圧することができる。
【００１１】
また、本発明の集積回路装置において、前記第１インダクタの前記第１出力端子の電圧を平滑する平滑コンデンサを備えるものとすることもできる。
【００１２】
さらに、本発明の集積回路装置において、前記電源側電圧から電圧を供給される第３入力端子と前記集積回路チップの集積回路に電圧を出力する第３出力端子との間に直列に接続された第３インダクタと、前記第３インダクタと前記第３出力端子との間に直列に接続され電流を前記第３入力端子から前記第３出力端子に向かう方向へ整流する第３整流素子と、前記第３インダクタと前記第３整流素子との間に前記第３インダクタからみて前記第３出力端子に並列に接続された第３電界効果トランジスタと、を有する第３ブーストコンバータ、を備え、前記集積回路は、前記動作電圧を第１制御電圧にして動作する第１モードおよび前記動作電圧を前記第１制御電圧より高い第２制御電圧にして動作する第２モードで動作が可能な回路であり、前記スイッチング制御回路は、前記集積回路を前記第１モードで動作するよう指示がなされたとき、前記第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには前記第１出力端子の電圧が前記所定の低電圧になるよう前記第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御すると共に前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧になるよう前記第２ブーストコンバータの前記第２電界効果トランジスタをスイッチング制御し、前記集積回路を前記第２モードで動作するよう指示がなされたときには、前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるよう前記第３ブーストコンバータの前記第３電界効果トランジスタをスイッチング制御する、ものとすることもできる。集積回路を第１モードで動作するよう指示がなされたとき、第１ブーストコンバータの第１出力端子の電圧が所定の低電圧以下であるときには第１出力端子の電圧が所定の低電圧になるよう第１ブーストコンバータの第１電界効果トランジスタをスイッチング制御し、検出された第１ブーストコンバータの第１出力端子の電圧が所定の低電圧に至ったとき以降は検出された第２ブーストコンバータの第２出力端子の電圧が第１制御電圧になるよう第２ブーストコンバータの第２電界効果トランジスタをスイッチング制御することにより、より迅速に電源側電圧を第１制御電圧に昇圧して集積回路に供給することができると共に装置の保護を図ることができる。また、集積回路を第２モードで動作するよう指示がなされたときには、検出された第３ブーストコンバータの第３出力端子の電圧が第２制御電圧になるよう第３ブーストコンバータの第３電界効果トランジスタをスイッチング制御することにより、電源側電圧を第２制御電圧に昇圧して集積回路に供給することができると共に装置の保護を図ることができる。
【００１３】
第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記第３電界効果トランジスタは、前記第２制御電圧以上の電圧に対して耐圧を有するトランジスタとして構成するものとしてもよい。こうすれば、トランジスタの耐圧を確保することができ、装置の保護を図ることが図ることができる。
【００１４】
第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記スイッチング制御回路は、前記第１ブーストコンバータの第１出力端子の電圧を検出する第１電圧検出回路と、前記第２ブーストコンバータの第２出力端子の電圧を検出する第２電圧検出回路と、前記第３ブーストコンバータの第３出力端子の電圧を検出する第３電圧検出回路と、前記集積回路を前記第２モードで動作するよう指示がなされたときからの経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定するオン時間設定回路と、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧以下であるときには予め定められた第１オン時間および第１オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第１電界効果トランジスタをスイッチング制御し、前記検出された第１ブーストコンバータの第１出力端子の電圧が前記所定の低電圧に至ったとき以降は前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至るまで前記検出された予め定められた第２オン時間および第２オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第２電界効果トランジスタをスイッチング制御し、前記検出された第２ブーストコンバータの第２出力端子の電圧が前記第１制御電圧に至ったとき以降は前記検出された第３ブーストコンバータの第３出力端子の電圧が前記第２制御電圧になるまで前記オン時間設定回路により設定されたオン時間および予め定められた第３オフ時間の制御用クロック信号を生成し、前記生成したクロック信号を用いて前記第３電界効果トランジスタをスイッチング制御する制御用クロック信号生成回路と、を有する回路であるものとすることもできる。第３ブーストコンバータの第３出力端子の電圧が高くなるほど、昇圧時の第３電界効果トランジスタのエネルギー損失が大きくなり、制御用クロック信号のオン時間が短いと十分に昇圧ができない場合があると考えられるが、経過時間が長くなるほど長くなる傾向に制御用クロック信号のオン時間を設定し、検出された第３ブーストコンバータの第３出力端子の電圧が制御用電圧になるまでオン時間設定回路により設定されたオン時間および予め定められた第２オフ時間の制御用クロック信号を生成し、生成したクロック信号を用いて第３電界効果トランジスタをスイッチング制御することにより、より適正に第３出力端子の電圧を動作電圧まで昇圧することができる。
【００１５】
第３ブーストコンバータを有する態様の本発明の集積回路装置において、前記集積回路チップに搭載されている集積回路は、コントロールゲートとフローティングゲートとを有しコントロールゲートに印加される電圧に応じてデータの読み出しおよび書き込みが可能な複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリであり、前記第１モードは、前記ＮＡＮＤ型のフラッシュメモリからデータを読み出す読み出し動作を実行するモードであり、前記第２モードは、前記ＮＡＮＤ型のフラッシュメモリにデータを書き込む書き込み動作を実行するモードであり、前記第１制御電圧は、前記読み出し動作においてデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧であり、前記第２制御電圧は、前記書き込み動作においてデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧として予め定められた電圧である、ものとすることもできる。こうすれば、集積回路が複数のフラッシュメモリセルから構成されたＮＡＮＤ型のフラッシュメモリである場合において、電源側電圧をデータを読み出すフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧やデータを書き込むフラッシュメモリセルと異なるフラッシュメモリセルのコントロールゲートに印加される電圧をより迅速に集積回路に供給することができると共に装置の保護を図ることができる。
【００１６】
そして、本発明の集積回路装置では、前記集積回路チップに搭載されている集積回路は、フラッシュメモリであるものとすることもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ１０の構成の概略を示す構成図である。
【図２】フラッシュメモリチップ２２に搭載されたＮＡＮＤ型のフラッシュメモリの要部の構成の概略を説明するための回路図である。
【図３】インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。
【図４】オシレータ８０ｂ，８０ｃの構成の概略を示す回路図である。
【図５】制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの時間変化との一例を示す説明図である。
【図６】制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍの時間変化との一例を示す説明図である。
【図７】変形例のブーストコンバータ４２Ｂの一例を示す説明図である。
【発明を実施するための形態】
【００１８】
次に、本発明を実施するための形態を実施例を用いて説明する。
【００１９】
図１は、本発明の一実施例としてコンピュータの内部記憶装置としてＳＳＤ（Solid State Disk）１０の構成の概略を示す構成図である。ＳＳＤ１０は、ＤＲＡＭ（Dynamic Random Access Memory）が搭載されたシリコンチップとしてのＤＲＡＭチップ２０と、ＮＡＮＤ型のフラッシュメモリが搭載されたシリコンチップである複数積層されたフラッシュメモリチップ２２と、最上面に配置されたインターポーザ３０とを備える。ＳＳＤ１０には、図示しない外部の電源から電源電圧として電圧Ｖ０（例えば、１．６Ｖ，１．８Ｖ，２．０Ｖなど）が供給されており、実施例では、ＤＲＡＭチップ２０に搭載されているＤＲＡＭは電圧Ｖ０で動作するものとし、フラッシュメモリチップ２２に搭載されているフラッシュメモリは、読み出し電圧が電圧Ｖ１（例えば、９．０Ｖ，１０．０Ｖ，１１．０Ｖなど）であり、書き込み電圧が電圧Ｖ２（例えば、１８Ｖ，２０Ｖ，２２Ｖなど）であるものとした。なお、ＤＲＡＭチップ２０やフラッシュメモリチップ２２にはチップの表面から裏面へ貫通する図示しないスルーホールが形成されており、ＤＲＡＭチップ２０やフラッシュメモリチップ２２の間は、スルーホールを導電性の比較的高い金属材料（例えば、銅など）で埋め込んで形成した接続配線で電気的に接続されている。
【００２０】
図２は、フラッシュメモリチップ２２に搭載されたＮＡＮＤ型のフラッシュメモリの要部の構成の概略を説明するための回路図である。フラッシュメモリは、ビット線ＢＬと接地ＧＮＤとの間にワード線ＷＬに接続されたコントロールゲートとフローティングゲートとを有するメモリセルＭｃｅｌｌのドレインが隣あったメモリセルＭｃｅｌｌのソースに接続されている。こうして縦続接続されたメモリセルＭｃｅｌｌの両端には、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれのゲートが接続された選択ＭＯＳトランジスタＳＴ１，ＳＴ２が配置されている。こうしたフラッシュメモリにおいて、記憶しているデータを読み出す際には、読み出し対象となるメモリセルＭｃｅｌｌのワード線ＷＬに０Ｖの電圧を供給し、読み出し対象以外の各メモリセルＭｃｅｌｌのワード線ＷＬおよび二つの選択ＭＯＳトランジスタＳＴ１，ＳＴ２の選択ゲート線ＳＧＤ，ＳＧＳに電圧Ｖ１を供給することにより、読み出し対象となるメモリセルＭｃｅｌｌが記憶しているデータに応じた電圧をビット線ＢＬに出力される。こうした動作により、記憶されているデータを読み出すことができる。また、フラッシュメモリにデータを書き込む際には、データを書き込む対象となるメモリセルＭｃｅｌｌのコントロールゲートに接続されたワード線ＷＬとソースが接地された選択ＭＯＳトランジスタＳＴ２の選択ゲート線ＳＧＳとの電圧を０Ｖにし、他のメモリセルＭｃｅｌｌのコントロールゲートに接続されたワード線ＷＬおよび選択ＭＯＳトランジスタＳＴ１の選択ゲート線ＳＧＤに電圧Ｖ２を供給することによりビット線ＢＬの電圧に応じたデータを書き込み対象のメモリセルＭｃｅｌｌに記憶させることができる。
【００２１】
インターポーザ３０には、フラッシュメモリチップ２２に搭載されているフラッシュメモリを制御するためのＮＡＮＤコントローラ３２や電源から供給された電圧Ｖ０を電圧Ｖ１や電圧Ｖ２に昇圧してフラッシュメモリチップ２２に供給する昇圧回路４０，昇圧回路４０やＮＡＮＤコントローラ３２からの接続配線（図示せず）などが搭載されている。   
【００２２】
図３は、インターポーザ３０に搭載された昇圧回路４０の構成の概略を示す回路図である。昇圧回路４０は、入力端子Ｖｉｎ１に供給された電圧Ｖ０を昇圧して出力端子Ｖｏｕｔ１から電圧Ｖｍｉｄとして出力するブーストコンバータ４２と、ブーストコンバータ４２の出力端子Ｖｏｕｔ１に供給された電圧を昇圧して出力端子Ｖｏｕｔ２からフラッシュメモリに電圧を供給するブーストコンバータ４４と、入力端子Ｖｉｎ３に供給された電圧Ｖ０を昇圧して出力端子Ｖｏｕｔ３からフラッシュメモリに電圧を供給するブーストコンバータ４６と、制御用クロック信号ＣＬＫを用いてブーストコンバータ４２，４４，４６を制御するスイッチング制御回路７０とから構成されている。
【００２３】
ブーストコンバータ４２は、入力端子Ｖｉｎ１と出力端子Ｖｏｕｔ１との間に直列に接続されたインダクタＬ１と、ゲートとソースとが互いに接続されておりソースがインダクタＬ１に接続されると共にドレインが出力端子Ｖｏｕｔ１に接続されたエンハンスメント型のＮＭＯＳ（N-channel Metal Oxide Semiconductor)トランジスタＮ１１（以下、トランジスタＮ１１という）と、インダクタＬ１とトランジスタＮ１１との間でインダクタＬ１からみて出力端子Ｖｏｕｔ１に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ１２（以下、トランジスタＮ１２という）と、を備え、トランジスタＮ１２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。出力端子Ｖｏｕｔ１には、出力端子Ｖｏｕｔ１の電圧を平滑する平滑コンデンサ４２ａが接続されている。トランジスタＮ１１，Ｎ１２は、電圧Ｖ０と電圧Ｖ１との間の電圧として予め定められた電圧Ｖｍ（例えば、３．６Ｖ，３．８Ｖ，４．０Ｖなど）より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
【００２４】
ブーストコンバータ４４は、ブーストコンバータ４２の出力端子Ｖｏｕｔ１に接続された入力端子Ｖｉｎ２と出力端子Ｖｏｕｔ２との間に直列に接続されたインダクタＬ２と、ゲートとソースとが互いに接続されておりソースがインダクタＬ２に接続されると共にドレインが出力端子Ｖｏｕｔ２に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ２１（以下、トランジスタＮ２１という）と、インダクタＬ２とトランジスタＮ２１との間でインダクタＬ２からみて出力端子Ｖｏｕｔ２に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ２２（以下、トランジスタＮ２２という）と、を備え、トランジスタＮ２２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。トランジスタＮ２１，Ｎ２２は、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
【００２５】
ブーストコンバータ４６は、電圧Ｖ０が供給される入力端子Ｖｉｎ３と出力端子Ｖｏｕｔ３との間に直列に接続されたインダクタＬ３と、ゲートとソースとが互いに接続されておりソースがインダクタＬ３に接続されると共にドレインが出力端子Ｖｏｕｔ３に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ３１（以下、トランジスタＮ３１という）と、インダクタＬ３とトランジスタＮ３１との間でインダクタＬ３からみて出力端子Ｖｏｕｔ３に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ３２（以下、トランジスタＮ３２という）と、を備え、トランジスタＮ３２は、スイッチング制御回路７０からの制御用クロック信号ＣＬＫによりスイッチングが制御されている。トランジスタＮ３１，Ｎ３２は、トランジスタＮ１１，Ｎ１２より閾値電圧が高く電圧Ｖ２より若干高い電圧に対して耐圧を有するトランジスタとして構成されている。
【００２６】
スイッチング制御回路７０は、ブーストコンバータ４２の出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄを検出する電圧検出回路７２と、ブーストコンバータ４４の出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを検出する電圧検出回路７４と、ブーストコンバータ４６の出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを検出する電圧検出回路７６と、電圧検出回路７４で検出された電圧Ｖｐａｓｓに基づいて制御用クロックＣＬＫがオン時間Ｔｏｎ（制御用クロック信号ＣＬＫが高レベルの論理電圧の信号である時間）とオフ時間Ｔｏｆｆ（制御用クロック信号ＣＬＫが低レベルの論理電圧の信号である時間）とを選択する選択回路７８ａと、電圧検出回路７６で検出された電圧に基づいてオン時間Ｔｏｎとオフ時間Ｔｏｆｆを選択する選択回路７８ｂと、ブーストコンバータ４２の出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄに応じたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力するオシレータ８０ａと、選択回路７８ａで選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力するオシレータ８０ｂと、選択回路７８ｂで選択されたオン時間Ｔｏｎでオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力するオシレータ８０ｃと、を備える。
【００２７】
選択回路７８ａは、電圧検出回路７２で検出された電圧Ｖｍｉｄが電圧Ｖｍに至ったときに出力端子Ｖｏｕｔ２の電圧を比較的迅速で且つ少ない消費電力で昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓとの関係を予め実験やシミュレーションなどで求めて記憶しており、電圧検出回路７２で検出された電圧Ｖｍｉｄが電圧Ｖｍを超えたときに電圧検出回路７４で検出された電圧Ｖｐａｓｓに対応する記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力する。なお、選択回路７８ａは、電圧検出回路７４で検出された電圧Ｖｐａｓｓが電圧Ｖ１を超えたときにはスタンバイ信号ＳＴＢをオシレータ８０ｂに出力する。
【００２８】
選択回路７８ｂは、出力端子Ｖｏｕｔ３の電圧を迅速に昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆとフラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間との関係を予め実験やシミュレーションなどで求めて予め記憶しており、記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆをオシレータ８０ｃに出力する。ここで、 制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間が長くなるほど長くなるよう設定し、制御用クロック信号ＣＬＫのオフ時間Ｔｏｆｆは経過時間に拘わらず一定であるものした。このようにオン時間Ｔｏｎ、オフ時間Ｔｏｆｆを設定する理由については後述する。なお、選択回路７８ｂは、電圧検出回路７６で検出された電圧Ｖｐｇｍが電圧Ｖ２を超えたときにはスタンバイ信号ＳＴＢをオシレータ８０ｃに出力する。
【００２９】
オシレータ８０ａは、予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１１に出力する周知のオシレータ回路として構成されており、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍ以下であるときに予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力し、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍを超えたときにはトランジスタＮ１１のゲートがオフになるよう低レベルの論理電圧（例えば、０Ｖ）に固定された制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力する。
【００３０】
図４は、オシレータ８０ｂ，８０ｃの構成の概略を示す回路図である。オシレータ８０ｂ，８０ｃは、図示するように、定電流回路として構成された第１回路Ｍ１と、第１回路Ｍ１とカレントミラーを構成する第２回路Ｍ２，第３回路Ｍ３と、第１回路Ｍ２，Ｍ３の出力から制御用クロック信号ＣＬＫを生成して出力するクロック信号出力回路ＣＫＯと、から構成されている。第１回路Ｍ１は、抵抗Ｒと、抵抗Ｒを介してドレインに電源電圧Ｖｄｄが供給されると共にゲートとドレインとが接続されソースが接地されたＮＭＯＳトランジスタＮＭ１とから構成されている。第２回路Ｍ２，Ｍ３は、互いに同一の構成をしており、ソースに電源電圧Ｖｄｄが供給されるＰＭＯＳ（P-channel Metal Oxide Semiconductor)トランジスタＰＭ１と、ゲート，ドレインがそれぞれトランジスタＰＭ１のゲート，ドレインに接続されたＮＭＯＳトランジスタＮＭ２と、ゲートがトランジスタＮＭ１のゲートに接続されると共にドレインがトランジスタＮＭ２のドレインに接続されたＮＭＯＳトランジスタＮＭ３とから構成されている。第２回路Ｍ２，Ｍ３のトランジスタＰＭ１のドレインと接地との間にスイッチＳＷ１〜ＳＷ５を介してキャパシタＣ１〜Ｃ５が互いに並列接続されている。クロック信号出力回路ＣＫＯは、第１回路Ｍ１のトランジスタＮＭ１のドレインと接地との間の電圧である参照電圧Ｖｒｅｆと第２回路Ｍ２のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ１とを比較して比較結果を出力するコンパレータＣＭＰ１１１と、参照電圧Ｖｒｅｆと第３回路Ｍ３のトランジスタＰＭ１のドレインと接地との間の電圧，すなわち，キャパシタＣ１〜Ｃ５の電極間電圧であるキャパシタ電圧Ｖｃａｐ２とを比較して比較結果を出力するコンパレータＣＭＰ１１２と、ＣＭＰ１１１，１１２からの比較結果に応じてセットまたはリセットされるフリップフロップＦＦとから構成されている。フリップフロップＦＦは、キャパシタ電圧Ｖｃａｐ１が参照電圧Ｖｒｅｆ以下のときにはセットされて低レベルの論理電圧の信号を制御用クロック信号ＣＬＫとして出力し、キャパシタ電圧Ｖｃａｐ２が参照電圧Ｖｒｅｆ以下のときにリセットされて高レベルの論理電圧の信号をクロック信号ＣＬＫとして出力し、こうした制御用クロック信号ＣＬＫと逆相のクロック信号ＣＬＫＢも出力する。なお、オシレータ８０ｂ、８０ｃは、選択回路７８ａ，７８ｂからスタンバイ信号ＳＴＢが入力されると制御用クロック信号ＣＬＫの電圧を低レベルの論理電圧に固定する図示しないトランジスタも備えている。こうして構成されたオシレータ８０ｂ、８０ｃでは、選択回路７８ａ，７８ｂから出力される制御用クロック信号ＣＬＫのオン時間Ｔｏｎとオフ時間Ｔｏｆｆが抵抗Ｒの抵抗値Ｒと第２回路Ｍ２，第３回路でスイッチＳＷ１〜ＳＷ５のうちオンになっているスイッチに接続されたキャパシタの合成容量Ｃとで決まるため、スイッチＳＷ１〜ＳＷ５のオンオフを制御することにより所望のオン時間，オフ時間の制御用クロック信号ＣＬＫを出力することができる。
【００３１】
こうして構成されたＳＳＤ１０の昇圧回路４０では、フラッシュメモリチップ２２に搭載されているフラッシュメモリからデータを読み出す読み出し要求がなされたときには、以下に説明する昇圧動作が行なわれる。読み出し要求がなされたときには、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときには、オシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御する。これにより、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄをステップ状に昇圧させることができる。ここで、トランジスタＮ１２は、トランジスタＮ２２より閾値電圧が低いトランジスタとして構成されているから、トランジスタＮ１１に代えてトランジスタＮ２２を用いたものに比して迅速に出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄを電圧Ｖｍまで昇圧することができる。
【００３２】
こうして出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍに至ったときには、トランジスタＮ１２のゲートがオフになるよう所定の低電圧に固定された制御用クロック信号ＣＬＫがオシレータ８０ａから出力され、出力端子Ｖｏｕｔ１の昇圧が停止する。
【００３３】
出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されると、電圧検出回路７４により検出された出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓが電圧Ｖ１未満であるときには、選択回路７８ａは検出された電圧Ｖｐａｓｓに基づいてオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２１をスイッチング制御する。これにより、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓをステップ状に昇圧させることができる。ここで、選択回路７８ａは、出力端子Ｖｏｕｔ２の電圧を比較的迅速で且つ少ない消費電力で昇圧可能オン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力するから、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを比較的迅速で且つ少ない消費電力で昇圧することができる。また、トランジスタＮ２２は、トランジスタＮ１２より閾値電圧が高く且つ耐圧が高いトランジスタとして構成されているから、トランジスタＮ２２に代えてトランジスタＮ１２を用いたものに比して耐圧を確保することができる。
【００３４】
こうして出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓが電圧Ｖ１に至ったときには、選択回路７８ａからスタンバイ信号ＳＴＢが出力され、トランジスタＮ２２のゲートがオフになるよう低レベルの論理電圧に固定された制御用クロック信号ＣＬＫがオシレータ８０ｂから出力され、出力端子Ｖｏｕｔ２の昇圧が停止する。図５に制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの時間変化との一例を示す。こうした動作により、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓを電圧Ｖ１まで上昇させて、フラッシュメモリ２２に供給することができる。
【００３５】
また、ＳＳＤ１０の昇圧回路４０では、フラッシュメモリチップ２２に搭載されているフラッシュメモリにデータを書き込む書き込み要求がなされたときには、以下に説明する昇圧動作が行なわれる。書き込み要求がなされると、電圧検出回路７６で検出された出力端子Ｖｏｕｔ２の電圧Ｖｐｇｍが電圧Ｖ２未満であるときには、選択回路７８ｂは検出された電圧Ｖｐｇｍに基づいて制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力してトランジスタＮ３２をスイッチング制御する。ここで、選択回路７８ｂにおいて、制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み要求がなされてからの経過時間が長くなるほど長くなるよう設定した理由について説明する。ブーストコンバータ４６の出力端子Ｖｏｕｔ３の電圧が高くなるほど、昇圧時のトランジスタＮ３２のエネルギー損失が大きくなり、制御用クロック信号ＣＬＫのオン時間が短いと十分に昇圧ができない場合があると考えられる。そのため、書き込み要求がなされてからの経過時間が長くなるほど長くなるよう制御用クロック信号ＣＬＫのオン時間Ｔｏｎを設定することにより、出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ２まで十分に昇圧することができると考えられるためです。図６に制御用クロック信号ＣＬＫと出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍの時間変化との一例を示す。こうした動作により、より適正に出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ２まで昇圧して、フラッシュメモリ２２に供給することができる。
【００３６】
以上説明した実施例のＳＳＤ１０では、フラッシュメモリからデータを読み出す読み出し要求がなされたときには、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖ１以下であるときには、オシレータ８０ａが予め定められたオン時間およびオフ時間の制御用クロック信号ＣＬＫを生成してブーストコンバータ４２のトランジスタＮ１２に出力してトランジスタＮ１２をスイッチング制御し、出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄが電圧Ｖｍになったことが電圧検出回路７２により検出されると、選択回路７８ａは出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓに基づいて出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂは入力されたオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４４のトランジスタＮ２２に出力してトランジスタＮ２２をスイッチング制御する。これにより、出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓをステップ状に電圧Ｖ１まで昇圧させることができる。また、フラッシュメモリチップ２２に搭載されているフラッシュメモリにデータを書き込む書き込み要求がなされたときには、電圧検出回路３８で検出された出力端子Ｖｏｕｔ２の電圧Ｖｐｇｍが電圧Ｖ２未満であるときには、選択回路７８ｂは記憶している出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力し、オシレータ８０ｂはオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆの制御用クロック信号ＣＬＫを生成してブーストコンバータ４６のトランジスタＮ３２に出力してトランジスタＮ３２をスイッチング制御する。こうした動作により、より適正に出力端子Ｖｏｕｔ３の電圧Ｖｐｇｍを電圧Ｖ３まで昇圧して、フラッシュメモリ２２に供給することができる。
【００３７】
実施例のＳＳＤ１０では、選択回路７８ａを出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓに基づいて出力端子Ｖｏｕｔ２の電圧を迅速に少ない電力で昇圧可能なオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを選択してオシレータ８０ｂに出力するものとしたが、この場合のオフ時間Ｔｏｆｆをある時間に固定してオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆ時間をフラッシュメモリからデータを読み出す読み出し要求がなされてからの経過時間が長くなるほど長くなるよう設定してオシレータ８０ｂに出力するものとしてもよい。こうすれば、より適正に昇圧することができる。
【００３８】
実施例のＳＳＤ１０では、選択回路７８ｂを、出力端子Ｖｏｕｔ３の電圧を迅速に昇圧することが可能な制御用クロック信号ＣＬＫのオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆとフラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間との関係を予め実験やシミュレーションなどで求めて予め記憶しており、記憶しているオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆをオシレータ８０ｃに出力する。ここで、 制御用クロック信号ＣＬＫのオン時間Ｔｏｎは、フラッシュメモリへデータを書き込む書き込み指示がなされてからの経過時間が長くなるほど長くなるよう設定し、制御用クロック信号ＣＬＫのオフ時間Ｔｏｆｆは経過時間に拘わらず一定であるものしたが、オン時間Ｔｏｎと共にオフ時間Ｔｏｆｆを経過時間に応じて変化させるものとしてもよい。
【００３９】
実施例のＳＳＤ１０では、トランジスタＮ２１，Ｎ２２を、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１より若干高い電圧に対して耐圧を有するトランジスタとして構成するものとしたが、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ１に対して耐圧を有するトランジスタであればよく、例えば、電圧Ｖ２以上の電圧に対して耐圧を有するトランジスタとしてもよい。また、トランジスタＮ３１，Ｎ３２を、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ２より若干高い電圧に対して耐圧を有するトランジスタとして構成するものとしたが、トランジスタＮ１１，Ｎ１２より閾値電圧が高く且つ電圧Ｖ２に対して耐圧を有するトランジスタであればよく、例えば、電圧Ｖ２よりかなり大きい電圧（例えば、３０Ｖなど）に対して耐圧を有するトランジスタとしてもよい。
【００４０】
実施例のＳＳＤ１０では、ブーストコンバータ４２は、インダクタＬ１とトランジスタＮ１１との間でインダクタＬからみて出力端子Ｖｏｕｔ１に並列に接続されたデプレッション型のＮＭＯＳトランジスタＮ１２を備えるものとしたが、インダクタＬ１とトランジスタＮ１１との間でインダクタＬ１からみて出力端子Ｖｏｕｔ１に並列にクロック信号ＣＬＫでスイッチングする素子を備えていればよいから、図７に例示する変形例のブーストコンバータ４２Ｂのように、デプレッション型のＮＭＯＳトランジスタＮ１２に代えて、インダクタＬ１とトランジスタＮ１１との間に接続されたデプレッション型のＮＭＯＳトランジスタＮ１３（以下、トランジスタＮ１３）と、トランジスタＮ１３と直列にエンハンスメント型のＮＭＯＳトランジスタＮ１２Ｂ（以下、トランジスタＮ１２Ｂ）とを有するものとし、トランジスタＮ１３のゲートの電圧を所定電圧ＶＨに固定すると共にトランジスタＮ１２Ｂのゲートに制御用クロック信号ＣＬＫを入力するものとしてもよい。ここで、所定電圧ＶＨとしては、電圧Ｖ０と電圧Ｖｍとの間の電圧（例えば、１．８Ｖ）とするのが望ましい。また、ブーストコンバータ４２は、ゲートとソースとが互いに接続されておりソースがインダクタＬ１に接続されると共にドレインが出力端子Ｖｏｕｔ１に接続されたエンハンスメント型のＮＭＯＳトランジスタＮ１１１を備えるものとしたが、インダクタＬ１と出力端子Ｖｏｕｔ１との間に直列に接続され電流を入力端子Ｖｉｎ１から出力端子Ｖｏｕｔ１に向かう方向へ整流する整流素子を備えていればよいから、トランジスタＮ１１に代えてダイオードを備えるものとしてもよい。ここでは、ブーストコンバータ４２について例示したが、ブーストコンバータ４４，４６についても図７に例示する変形例のブーストコンバータや他の変形例のブーストコンバータを適用することができる。   
【００４１】
実施例のＳＳＤ１０では、インターポーザ３０をフラッシュメモリチップ２２の上面に配置するものとしたが、下面に配置することもできる。また、インターポーザ３０上に他の集積回路チップやインターポーザを積層するものとしてもよい。
【００４２】
実施例のＳＳＤ１０では、フラッシュメモリが搭載されたフラッシュメモリチップ２２を備えるものとしたが、こうしたチップに搭載される集積回路はフラッシュメモリに限定されるものではなく、所定電圧で動作する集積回路であれば如何なるものとしても構わない。
【００４３】
実施例では、本発明をＳＳＤ１０に適用するものとしたが、集積回路が搭載された集積回路チップと、電源側から供給される電源側電圧を昇圧して前記集積回路チップの集積回路に供給可能な昇圧供給回路が搭載されたインターポーザと、を備える集積回路装置であれば如何なるものに用いるものとしてもよく、例えば、マイクロコンピュータに用いるものとしてもよい。
【００４４】
ここで、実施例の主要な要素と発明の概要の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、フラッシュメモリチップ２２が「集積回路チップ」に相当し、インターポーザ３０が「インターポーザ」に相当し、昇圧回路４０が「昇圧供給回路」に相当し、インダクタＬ１とトランジスタＮ１１とトランジスタＮ１２とを有するブーストコンバータ４２が「第１ブーストコンバータ」に相当し、インダクタＬ２とトランジスタＮ２１とトランジスタＮ２２とを有するブーストコンバータ４４が「第２ブーストコンバータ」に相当し、スイッチング制御回路７０が「スイッチング制御回路」に相当する。また、電圧検出回路７２が「第１電圧検出回路」に相当し、電圧検出回路７４が「第２電圧検出回路」に相当し、電圧検出回路７２で検出された出力端子Ｖｏｕｔ１の電圧Ｖｍｉｄや出力端子Ｖｏｕｔ２の電圧Ｖｐａｓｓの電圧に基づいて制御用クロック信号ＣＬＫを生成してトランジスタＮ１２やトランジスタＮ２２に出力してトランジスタＮ１２，Ｎ２２を制御する選択回路７８ａとオシレータ８０ａ，８０ｂとが「制御用クロック信号生成回路」に相当する。さらに、インダクタＬ３とトランジスタＮ３１とトランジスタＮ３２とを有するブーストコンバータ４６が「第３ブーストコンバータ」に相当する。そして、電圧検出回路７６が「第３電圧検出回路」に相当し、電圧検出回路７６で検出された出力端子Ｖｏｕｔ３の電圧に基づいて制御用クロック信号ＣＬＫを生成してトランジスタＮ３１に出力してトランジスタＮ３１を制御する選択回路７８ｂとオシレータ８０ｃとが「制御用クロック信号生成回路」に相当する。
【００４５】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００４６】
本発明は、集積回路装置の製造産業などに利用可能である。
【図１】
2012157569.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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