(57)【要約】  半導体装置において、活性領域（ＡＲ１２）は、所定の電圧が印加される第１の不純物領域（ＮＩ１１）と、１つの絶縁ゲート型の電界効果トランジスタ（ＭＮ１２ａ）の一対の導通電極をなす第２および第３の不純物領域（ＮＩ１３，ＮＩ１４）と、第１および第２の不純物領域の間に配置された少なくとも１つの不純物領域（ＮＩ１２）とを含む。第２および第３の不純物領域の間に配置されたゲート電極（Ｇ１３）には第２および第３の不純物領域の間を電気的に導通させる電圧が印加される。第１および第２の不純物領域の間に配置された全てのゲート電極（Ｇ１１，Ｇ１２）は、第１の不純物領域（ＮＩ１１）と常時電気的に接続される構造にある。第１および第２の不純物領域の間に配置された全ての不純物領域（ＮＩ１２）は、第１および第２の不純物領域から電気的に分離されフローティング状態に維持される。
2012120599.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体基板（ＰＳＵＢ）の主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域（ＮＩ１１〜ＮＩ１９）を含む活性領域（ＡＲ１２，ＡＲ１０１）と、
前記半導体基板（ＰＳＵＢ）の主表面を平面視して、前記複数の不純物領域の隣接する２つの不純物領域の間にそれぞれ１つずつ設けられ、各々が、その隣接する２つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する複数のゲート電極（Ｇ１１〜Ｇ１８）とを備え、
前記複数の不純物領域（ＮＩ１１〜ＮＩ１９）は、
所定の電圧が印加される第１の不純物領域（ＮＩ１１）と、
１つの絶縁ゲート型の電界効果トランジスタ（ＭＮ１２ａ）の一対の導通電極をなす第２および第３の不純物領域（ＮＩ１３，ＮＩ１４）と、
前記第１および第２の不純物領域の間に配置された少なくとも１つの不純物領域（ＮＩ１２）とを含み、
前記複数のゲート電極のうち前記第２および第３の不純物領域の間に配置されたゲート電極（Ｇ１３）には前記第２および第３の不純物領域の間を電気的に導通させる電圧が印加され、
前記複数のゲート電極のうちの前記第１および第２の不純物領域の間に配置された全てのゲート電極（Ｇ１１，Ｇ１２）は、前記第１の不純物領域（ＮＩ１１）と常時電気的に接続される構造にあり、
前記複数の不純物領域のうち前記第１および第２の不純物領域の間に配置された全ての不純物領域（ＮＩ１２）は、前記前記第１および第２の不純物領域の間に配置された全てのゲート電極（Ｇ１１，Ｇ１２）に前記所定の電圧が印加されることにより、前記第１および第２の不純物領域から電気的に分離されフローティング状態に維持される、半導体装置。
【請求項２】
前記半導体装置は、前記活性領域（ＡＲ１２）の周囲に形成されたシャロートレンチアイソレーション（ＳＴＩ）をさらに備え、
前記第１の不純物領域（ＮＩ１１）は、前記複数の不純物領域によって構成される一次元配列の端に位置する、請求項１に記載の半導体装置。
【請求項３】
前記複数の不純物領域の配列方向に沿った前記第２の不純物領域（ＮＩ１３）の長さは、前記第１および第２の不純物領域の間に配置された全ての不純物領域（ＮＩ１２）の各々の前記配列方向に沿った長さと等しく、
前記半導体基板（ＰＳＵＢ）の主表面を平面視して、前記第１の不純物領域（ＮＩ１１）と前記第３の不純物領域（ＮＩ１４）との間に配置される全てのゲート電極（Ｇ１１，Ｇ１２，Ｇ１３）の前記配列方向に沿った長さは互いに等しい、請求項２に記載の半導体装置。
【請求項４】
前記複数の不純物領域は、さらに、
別の１つの絶縁ゲート型の電界効果トランジスタのソース電極およびドレイン電極の一方および他方をなす第４および第５の不純物領域（ＮＩ１７（１），ＮＩ１６（１））と、
前記第１および第４の不純物領域（ＮＩ１１（２），ＮＩ１７（１））の間に配置された少なくとも１つの不純物領域（ＮＩ１８（１））とを含み、
前記第１の不純物領域（ＮＩ１１（２））は前記第２および第４の不純物領域（ＮＩ１３（２），ＮＩ１７（１））の間に配置され、
前記複数のゲート電極のうち前記第４および第５の不純物領域（ＮＩ１７（１），ＮＩ１６（１））の間に配置されたゲート電極（Ｇ１６（１））には前記第４および第５の不純物領域の間を電気的に導通させる電圧が印加され、
前記複数のゲート電極のうちの前記第１および第４の不純物領域（ＮＩ１１（２），ＮＩ１７（１））の間に配置された全てのゲート電極（Ｇ１７（１），Ｇ１８（１））は、前記第１の不純物領域（ＮＩ１１（２））と常時電気的に接続される構造にあり、
前記前記第１および第４の不純物領域（ＮＩ１１（２），ＮＩ１７（１））の間に配置された全てのゲート電極（Ｇ１７（１），Ｇ１８（１））に前記所定の電圧が印加されることにより、前記第１および第４の不純物領域の間に配置された全ての不純物領域（ＮＩ１８（１））は、前記第１および第４の不純物領域から電気的に分離されフローティング状態に維持される、請求項１に記載の半導体装置。
【請求項５】
前記複数の不純物領域の配列方向に沿った前記第２の不純物領域（ＮＩ１３（２））の長さ、前記配列方向に沿った第４の不純物領域（ＮＩ１７（１））の長さ、前記第１の不純物領域（ＮＩ１１（２））を含む前記第２および第４の不純物領域の間に配置された各不純物領域（ＮＩ１８（１），ＮＩ１１（２），ＮＩ１２（２））の前記配列方向に沿った長さは互いに等しく、
前記第３および第５の不純物領域（ＮＩ１４（２），ＮＩ１６（１））の間に配置される全てのゲート電極（Ｇ１６（１），Ｇ１７（１），Ｇ１８（１），Ｇ１１（２），Ｇ１２（２），Ｇ１３（２））の前記配列方向に沿った長さは互いに等しい、請求項４に記載の半導体装置。
【請求項６】
前記第２の不純物領域（ＮＩ１３）は、前記第２および第３の不純物領域（ＮＩ１３，ＮＩ１４）により構成されるもの（ＭＮ１２ａ）とは別の絶縁ゲート型電界効果トランジスタ（ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂ，ＭＮ１１ａ，ＭＮ１１ｂ）に接続される、請求項１記載の半導体装置。
【請求項７】
前記複数の不純物領域は、前記第２の不純物領域（ＮＩ１３）に電気的に接続され、前記別の絶縁ゲート型電界効果トランジスタ（ＭＮ１２ｂ）の一対の導通電極の一方を構成する第４の不純物領域（ＮＩ１５）をさらに含む、請求項６記載の半導体装置。
【請求項８】
前記第３の不純物領域（ＮＩ１４）は、前記別の絶縁ゲート型電界効果トランジスタ（ＭＮ１２ｂ）の他方の導通電極をなす、請求項７記載の半導体装置。
【請求項９】
前記半導体基板（ＰＳＵＢ）の主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域を含み、前記活性領域（ＡＲ１２）とはシャロートレンチアイソレーション（ＳＴＩ）により分離された別の活性領域（ＡＲ１１）をさらに備え、
前記別の活性領域（ＡＲ１１）の複数の不純物領域（ＮＩ２０〜ＮＩ２４）は、前記第２の不純物領域（ＮＩ１３）と電気的に接続され、前記別の絶縁ゲート型電界効果トランジスタ（ＭＮ１１ａ，ＭＮ１１ｂ）の一対の導通電極の一方をなす第４の不純物領域（ＮＩ２２）を含む、請求項６記載の半導体装置。
【請求項１０】
半導体装置であって、
半導体基板（ＰＳＵＢ）の主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域（ＮＩ１１〜ＮＩ１９）を含む活性領域（ＡＲ１２，ＡＲ１０１）と、
前記半導体基板（ＰＳＵＢ）の主表面を平面視して、前記複数の不純物領域の隣接する２つの不純物領域の間にそれぞれ１つずつ設けられ、各々が、その隣接する２つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する複数のゲート電極（Ｇ１１〜Ｇ１８）とを備え、
前記複数の不純物領域（ＮＩ１１〜ＮＩ１９）は、
所定の電圧が印加される第１の不純物領域（ＮＩ１１）と、
１つの絶縁ゲート型の電界効果トランジスタ（ＭＮ１２ａ）の一対の導通電極をなす第２および第３の不純物領域（ＮＩ１３，ＮＩ１４）と、
前記第１および第２の不純物領域の間に配置された少なくとも１つの不純物領域（ＮＩ１２）とを含み、
前記複数のゲート電極のうち前記第２および第３の不純物領域の間に配置されたゲート電極（Ｇ１３）には前記第２および第３の不純物領域の間を電気的に導通させる電圧が印加され、
前記第２の不純物領域（ＮＩ１３）は、前記半導体基板の上に形成された層間絶縁膜に設けられた前記第２の不純物領域（ＮＩ１３）に通じるコンタクトホールを介して、別の絶縁ゲート型電界効果トランジスタ（ＭＮ１１ａ，ＭＮ１１ｂ）に接続され、
前記別の絶縁ゲート型電界効果トランジスタ（ＭＮ１１ａ，ＭＮ１１ｂ）のゲート電極（Ｇ２０，Ｇ２１）には、前記第２および第３の不純物領域の間に設けられたゲート電極（Ｇ１３）とは異なる信号が印加され、
前記複数の不純物領域のうち前記第１および第２の不純物領域の間に配置された全ての不純物領域（ＮＩ１２）は、前記前記第１および第２の不純物領域の間に配置された全てのゲート電極（Ｇ１１，Ｇ１２）に前記所定の電圧が印加されることにより、前記第１および第２の不純物領域から電気的に分離されフローティング状態に維持される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の絶縁ゲート型電界効果型トランジスタが集積化された半導体装置に関する。
【背景技術】
【０００２】
複数のＭＯＳ（Metal  Oxide  Semiconductor）トランジスタが集積化された半導体装置では、素子分離のためにシャロートレンチアイソレーション（ＳＴＩ：Shallow  Trench  Isolation）が用いられる。ＭＯＳトランジスタの活性領域に用いられるシリコンとＳＴＩに用いられる酸化膜とは熱膨張率が異なるので、ＳＴＩの近傍に設けられたＭＯＳトランジスタには応力が生じる。ＭＯＳトランジスタの微細化が進むにつれて、このＳＴＩストレスに起因したＭＯＳトランジスタの特性変動が問題となってきている。具体的には、Ｐ型ＭＯＳトランジスタの場合にはＳＴＩストレス（圧縮応力）によって移動度が増大し、Ｎ型ＭＯＳトランジスタの場合にはＳＴＩストレス（圧縮応力）によって移動度が減少する（たとえば、R.A.Bianchi  他２名、“Accurate  Modeling  of  Trench  Isolation  Induced  Mechanical  Stress  effects  on  MOSFET  Electrical  Performance”、
IEEE、IEDM  Proc.、pp.117-120、2002（非特許文献１）参照）。【０００３】
このようなＳＴＩひずみを軽減するための技術として、たとえば、特開２００８−２８８２６８号公報（特許文献１）で開示された技術が知られている。この文献に記載の半導体集積回路では、回路動作に関与するＭＯＳトランジスタの活性領域に隣接してオフ状態のダミートランジスタが配置される。これによってＭＯＳトランジスタに対する応力ひずみが軽減される。【０００４】
国際公開第２００９／０３７８０８号（特許文献２）で開示された技術では、ＳＴＩひずみをさらに軽減するために、上記のダミートランジスタの外側である活性領域の外端部に基板コンタクトラインが配置される。【０００５】
特開２００６−２８６８８９号公報（特許文献３）は、ＳＴＩひずみを積極的に利用してＭＯＳトランジスタの動作電流の向上を図る技術を開示する。具体的には、ＳＴＩ素子分離領域のうち、Ｐ型ＭＯＳトランジスタのチャネル長方向に隣接する領域には、Ｐ型ＭＯＳトランジスタの活性領域に圧縮応力を与える絶縁物が充填される。残余の素子分離領域にはＰ型およびＮ型ＭＯＳトランジスタに引っ張り応力を与える絶縁物が充填される。【０００６】
なお、隣り合うＭＯＳトランジスタを素子分離するために上記のオフ状態のダミートランジスタを用いる技術は、以前から知られている（たとえば、特開平４−１２５９４９号公報（特許文献４）および特開平１１−２３３６４０号公報（特許文献５）を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２８８２６８号公報
【特許文献２】国際公開第２００９／０３７８０８号
【特許文献３】特開２００６−２８６８８９号公報
【特許文献４】特開平４−１２５９４９号公報
【特許文献５】特開平１１−２３３６４０号公報
【非特許文献】
【０００８】
【非特許文献１】R.A.Bianchi  他２名、“Accurate  Modeling  of  Trench  Isolation  Induced  Mechanical  Stress  effects  on  MOSFET  Electrical  Performance”、IEEE、IEDM  Proc.、pp.117-120、2002
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＴＩストレスを緩和するためにダミートランジスタを設ける場合には、ダミートランジスタを介したオフリーク電流が問題となる場合がある。たとえば、バッテリ駆動の携帯電話機などに組み込まれたアナログ半導体回路では、携帯電話機がスタンバイ状態のときに流れるオフリーク電流が問題となる。多数の比較器が並列配置されたフラッシュ型ＡＤ（Analog-to-Digital）コンバータや多数の電流源が用いられる電流セル型ＤＡ（Digital-to-Analog）コンバータの場合には、多数のダミートランジスタを設ける必要があるのでオフリーク電流の影響が顕著となる。【００１０】
この発明の目的の１つは、ダミートランジスタが設けられた半導体装置において、ダミートランジスタを流れるオフリーク電流を減少させることである。
【課題を解決するための手段】
【００１１】
この発明の実施の一形態による半導体装置は、活性領域と、複数のゲート電極とを備える。活性領域は、半導体基板の主表面に形成され、一次元状に配列された同一導電型の複数の不純物領域を含む。複数のゲート電極は、半導体基板の主表面を平面視して、複数の不純物領域の隣接する２つの不純物領域の間にそれぞれ１つずつ設けられる。各ゲート電極は、その隣接する２つの不純物領域とともに絶縁ゲート型電界効果トランジスタを構成する。複数の不純物領域は、所定の電圧が印加される第１の不純物領域と、１つの絶縁ゲート型の電界効果トランジスタの一対の導通電極をなす第２および第３の不純物領域と、第１および第２の不純物領域の間に配置された少なくとも１つの不純物領域とを含む。複数のゲート電極のうち第２および第３の不純物領域の間に配置されたゲート電極には第２および第３の不純物領域の間を電気的に導通させる電圧が印加される。複数のゲート電極のうちの第１および第２の不純物領域の間に配置された全てのゲート電極は、第１の不純物領域と常時電気的に接続される構造にある。複数の不純物領域のうち第１および第２の不純物領域の間に配置された全ての不純物領域は、第１および第２の不純物領域の間に配置された全てのゲート電極に所定の電圧が印加されることにより、第１および第２の不純物領域から電気的に分離されフローティング状態に維持される。
【発明の効果】
【００１２】
上記の実施の形態の半導体装置によれば、電源電圧または接地電圧に印加された第１の不純物領域と回路動作に関与する第２の不純物領域との間に、オフ状態のダミートランジスタが複数個直列に配置されることになる。したがって、ダミートランジスタを流れるオフリーク電流を軽減することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明に従うＮＭＯＳトランジスタのレイアウトの一例を示す平面図である。
【図２】図１の切断線ＩＩ−ＩＩに沿った断面図である。
【図３】図１に対応した等価回路図である。
【図４】この発明に従うＰＭＯＳトランジスタのレイアウトの一例を示す平面図である。
【図５】図４の切断線Ｖ−Ｖに沿った断面図である。
【図６】図４に対応した等価回路図である。
【図７】この発明の実施の形態１に従う半導体装置の一例として差動増幅器の基本構成を示す回路図である。
【図８】活性領域ＡＲ１２に形成されるＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のレイアウトの一例を示す平面図である。
【図９】図８に対応した等価回路図である。
【図１０】図８の切断線Ｘ−Ｘに沿った断面図である。
【図１１】活性領域ＡＲ１１に形成されるＮＭＯＳトランジスタＭＮ１１のレイアウトの一例を示す平面図である。
【図１２】図１１に対応した等価回路図である。
【図１３】図１１の切断線ＸＩＩＩ−ＸＩＩＩに沿った断面図である。
【図１４】図１１に示すレイアウトの変形例を示す平面図である。
【図１５】活性領域ＡＲ１３に形成されるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のレイアウトの一例を示す平面図である。
【図１６】ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２の他のレイアウト例を示す平面図である。
【図１７】この発明の実施の形態２に従う半導体装置の一例としてフラッシュ型ＡＤコンバータの基本構成を示すブロック図である。
【図１８】図１７の差動増幅器ＡＭＰに用いられる低閾値電圧のＮＭＯＳトランジスタのレイアウトの一例を示す平面図である。
【図１９】図１７の差動増幅器ＡＭＰに用いられる低閾値電圧のＮＭＯＳトランジスタの他のレイアウト例を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
＜実施の形態１＞
［ＮＭＯＳトランジスタへの適用例］
図１は、この発明に従うＮＭＯＳトランジスタのレイアウトの一例を示す平面図である。図１に示す半導体装置では、１個のＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタＭＮ１と４個のダミートランジスタＭＮＤ１〜ＭＮＤ４とが基板上に配置される。
【００１６】
図２は、図１の切断線ＩＩ−ＩＩに沿った断面図である。図１、図２を参照して、半導体装置は、Ｐ型半導体基板ＰＳＵＢの主表面側に一次元状に配列された６個のＮ型の不純物領域ＮＩ１〜ＮＩ６と、主表面を平面視して隣接する不純物領域間にそれぞれ１つずつ設けられたゲート電極Ｇ１〜Ｇ５とを含む。不純物領域ＮＩ１〜ＮＩ６は、Ｐ型半導体基板ＰＳＵＢの主表面側に形成されたＰ型ウェルＰＷ１内に設けられる。ゲート電極Ｇ１〜Ｇ５は、それぞれ半導体基板ＰＳＵＢのチャネル領域ＮＣ１〜ＮＣ５上にゲート絶縁膜（図示省略）を挟んで積層される。ゲート電極Ｇ１〜Ｇ５は、たとえばポリシリコンによって形成される。なお、Ｐ型ウェルＰＷ１をＰ型半導体基板ＰＳＵＢに設けることなく、不純物領域ＮＩ１〜ＮＩ６はＰ型半導体基板ＰＳＵＢに設けられてもよい。後述する各実施の形態においてＮＭＯＳトランジスタを構成するＮ型不純領域についても同様である。
【００１７】
不純物領域ＮＩ１〜ＮＩ６およびチャネル領域ＮＣ１〜ＮＣ６の全体を活性領域ＡＲ１と称する。活性領域ＡＲ１の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。シャロートレンチアイソレーション（Shallow  Trench  Isolation）とは、活性領域同士を絶縁分離するために、半導体基板（シリコン基板）の表面に形成された浅い溝に酸化膜などを埋め込むことによって形成された部分をいう。以下、不純物領域ＮＩ１〜ＮＩ６、ゲート電極Ｇ１〜Ｇ５、およびチャネル領域ＮＣ１〜ＮＣ５について総称する場合または不特定のものを示す場合、それぞれ不純物領域ＮＩ，ゲート電極Ｇ、およびチャネル領域ＮＣと称する。
【００１８】
各ゲート電極Ｇは、その隣接する２個の不純物領域ＮＩとともに、ＮＭＯＳトランジスタ（より一般的には、絶縁ゲート型電界効果トランジスタ）を構成する。すなわち、各ゲート電極Ｇに隣接する２個の不純物領域ＮＩはＮＭＯＳトランジスタの一対の導通電極をなす。具体的に説明すると、ゲート電極Ｇ３は、隣接する不純物領域ＮＩ３，ＮＩ４とともにＮＭＯＳトランジスタＭＮ１を構成する。ゲート電極Ｇ４は、隣接する不純物領域ＮＩ４，ＮＩ５とともにダミートランジスタＭＮＤ１を構成する。ゲート電極Ｇ５は、隣接する不純物領域ＮＩ５，ＮＩ６とともにダミートランジスタＭＮＤ２を構成する。ゲート電極Ｇ２は、隣接する不純物領域ＮＩ２，ＮＩ３とともにダミートランジスタＭＮＤ３を構成する。ゲート電極Ｇ１は、隣接する不純物領域ＮＩ１，ＮＩ２とともにダミートランジスタＭＮＤ４を構成する。
【００１９】
ＮＭＯＳトランジスタＭＮ１において、ゲート電極Ｇ３は層間絶縁層ＩＤに形成されたコンタクトホールを介して上層のゲート電圧Ｖｇ供給用の金属配線（図示省略）と接続される。不純物領域ＮＩ３は、層間絶縁層ＩＤに形成されたコンタクトホールＣ２を介して上層のソース電圧Ｖｓ供給用の金属配線（図示省略）と接続される。不純物領域ＮＩ４は、層間絶縁層ＩＤに形成されたコンタクトホールＣ３を介して上層のドレイン電圧Ｖｄ供給用の金属配線（図示省略）と接続される。ＮＭＯＳトランジスタＭＮ１を流れる電流は、これらのゲート電圧Ｖｇ、ソース電圧Ｖｓ、およびドレイン電圧Ｖｄに応じて変化する。すなわち、ゲート電極Ｇ３に印加されるゲート電圧Ｖｇに応じて、不純物領域ＮＩ３，ＮＩ４間は導通する。
【００２０】
ダミートランジスタＭＮＤ１〜ＭＮＤ４において、ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は一体形成されることによって相互に接続される。これらのゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の接地電圧ＧＮＤ供給用の金属配線（図示省略）と接続される。これによって、ダミートランジスタＭＮＤ１〜ＭＮＤ４はオフ状態になる。なお、ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は必ずしも一体形成する必要はない。ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５を互いに分離してポリシリコン層で形成し、各ゲート電極を上層の接地電圧ＧＮＤ供給用の金属配線と個別に接続するようにしてもよい。
【００２１】
一次元配列された不純物領域ＮＩ１〜ＮＩ６のうち、両端の不純物領域ＮＩ１，ＮＩ６は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１，Ｃ４をそれぞれ介して上層の接地電圧ＧＮＤ供給用の金属配線と接続される。すなわち、一次元配列の両端の不純物領域ＮＩ１，ＮＩ６はゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５と常時電気的に接続される構造である。これらの不純物領域ＮＩ１，ＮＩ６およびゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５には接地電圧ＧＮＤが与えられる。不純物領域ＮＩ２，ＮＩ５の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、接地電圧ＧＮＤが与えられるので、フローティング状態に維持される。
【００２２】
図３は、図１に対応した等価回路図である。図３のおいて破線内に設けられたトランジスタがダミートランジスタＭＮＤ１，ＭＮＤ２，ＭＮＤ３，ＭＮＤ４である。図３に示すように、ダミートランジスタＭＮＤ１，ＭＮＤ２は、ＮＭＯＳトランジスタＭＮ１のドレイン端子Ｄ１（図１の不純物領域ＮＩ４に対応する）と接地電圧ＧＮＤを受ける接地ノード（図１の不純物領域ＮＩ６に対応する）との間に直列に接続される。ダミートランジスタＭＮＤ３，ＭＮＤ４は、ＮＭＯＳトランジスタＭＮ１のソース端子Ｓ１（図１の不純物領域ＮＩ３に対応する）と接地ノード（図１の不純物領域ＮＩ１に対応する）との間に直列に接続される。ダミートランジスタＭＮＤ１，ＭＮＤ２，ＭＮＤ３，ＭＮＤ４のゲート電極は接地ノードに接続される。
【００２３】
上記の構成の半導体装置によれば、ダミートランジスタＭＮＤ１，ＭＮＤ２，ＭＮＤ３，ＭＮＤ４によって、ＮＭＯＳトランジスタＭＮ１のゲート電極Ｇ３から活性領域ＡＲ１の端部までのゲート長方向（不純物領域ＮＩ１〜ＮＩ６の配列方向）に沿った距離を広げることができる。この結果、ＮＭＯＳトランジスタＭＮ１の特性に対するＳＴＩストレスの影響を低減することができる。
【００２４】
さらに、ダミートランジスタは、接地電圧ＧＮＤ以外の電圧値に設定されるノード（ソースＳ１、ドレインＤ１）と接地ノードとの間に２個直列に接続されるので、オフリーク電流を低減することができる。オフリーク電流をさらに低減することを狙って、直列接続されるダミートランジスタの数をさらに増やしてもよい。たとえば、３個のダミートランジスタを直列接続した場合には、図１において、ＮＭＯＳトランジスタＭＮ１として用いられる不純物領域と接地電圧ＧＮＤが与えられる端部の不純物領域との間に、フローティング状態の不純物領域が２個配置される。すなわち、ｎ個（ｎは１より大きい整数）のダミートランジスタを直列接続した場合には、ｎ−１個のフローティング状態の不純物領域が設けられることになる。
【００２５】
ダミートランジスタＭＮＤ１，ＭＮＤ２，ＭＮＤ３，ＭＮＤ４には、製造プロセスに起因した形状の不均一性を抑制する効果もある。形状の不均一性を抑制するためには、図１において、ゲート電極Ｇ１〜Ｇ５のゲート長Ｌｇ１〜Ｌｇ５は全て等しいことが望ましく、不純物領域ＮＩ２〜ＮＩ５のゲート長方向の長さＬｎｉ２〜Ｌｎｉ５は全て等しいことが望ましい。
【００２６】
［ＰＭＯＳトランジスタへの適用例］
図４は、この発明に従うＰＭＯＳトランジスタのレイアウトの一例を示す平面図である。図４の半導体装置では、１個のＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタＭＰ１と４個のダミートランジスタＭＰＤ１〜ＭＰＤ４とが基板上に配置される。
【００２７】
図５は、図４の切断線Ｖ−Ｖに沿った断面図である。図４、図５を参照して、半導体装置は、Ｐ型半導体基板ＰＳＵＢの主表面側に一次元状に配列された６個のＰ型の不純物領域ＰＩ１〜ＰＩ６と、主表面を平面視して隣接する不純物領域間にそれぞれ１つずつ設けられたゲート電極Ｇ１〜Ｇ５とを含む。不純物領域ＰＩ１〜ＰＩ６は、Ｐ型半導体基板ＰＳＵＢの主表面側に形成されたのＮ型ウェルＮＷ２内に設けられる。ゲート電極Ｇ１〜Ｇ５は、それぞれ半導体基板ＰＳＵＢのチャネル領域ＰＣ１〜ＰＣ５上にゲート絶縁膜（図示省略）を挟んで積層される。不純物領域ＰＩ１〜ＰＩ６およびチャネル領域ＰＣ１〜ＰＣ６の全体を活性領域ＡＲ２と称する。活性領域ＡＲ２の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。以下、不純物領域ＰＩ１〜ＰＩ６およびチャネル領域ＰＣ１〜ＰＣ５について総称する場合または不特定のものを示す場合、それぞれ不純物領域ＰＩおよびチャネル領域ＰＣと称する。
【００２８】
各ゲート電極Ｇは、その隣接する２個の不純物領域ＰＩとともに、ＰＭＯＳトランジスタを構成する。すなわち、各ゲート電極Ｇに隣接する２個の不純物領域はＰＭＯＳトランジスタの一対の導通電極をなす。具体的には、ゲート電極Ｇ３は、隣接する不純物領域ＰＩ３，ＰＩ４とともにＰＭＯＳトランジスタＭＰ１を構成する。ゲート電極Ｇ４は、隣接する不純物領域ＰＩ４，ＰＩ５とともにダミートランジスタＭＰＤ１を構成する。ゲート電極Ｇ５は、隣接する不純物領域ＰＩ５，ＰＩ６とともにダミートランジスタＭＰＤ２を構成する。ゲート電極Ｇ２は、隣接する不純物領域ＰＩ２，ＰＩ３とともにダミートランジスタＭＰＤ３を構成する。ゲート電極Ｇ１は、隣接する不純物領域ＰＩ１，ＰＩ２とともにダミートランジスタＭＰＤ４を構成する。
【００２９】
ＰＭＯＳトランジスタＭＰ１において、ゲート電極Ｇ３は層間絶縁層ＩＤに形成されたコンタクトホールを介して上層のゲート電圧Ｖｇ供給用の金属配線（図示省略）と接続される。不純物領域ＰＩ３は、層間絶縁層ＩＤに形成されたコンタクトホールＣ２を介して上層のソース電圧Ｖｓ供給用の金属配線（図示省略）と接続される。不純物領域ＰＩ４は、層間絶縁層ＩＤに形成されたコンタクトホールＣ３を介して上層のドレイン電圧Ｖｄ供給用の金属配線（図示省略）と接続される。ＰＭＯＳトランジスタＭＰ１を流れる電流は、これらのゲート電圧Ｖｇ、ソース電圧Ｖｓ、およびドレイン電圧Ｖｄに応じて変化する。すなわち、ゲート電極Ｇ３に印加されるゲート電圧Ｖｇに応じて、不純物領域ＰＩ３，ＰＩ４間は導通する。
【００３０】
ダミートランジスタＭＰＤ１〜ＭＰＤ４において、ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は一体形成されることによって相互に接続される。これらのゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の電源電圧ＶＤＤ供給用の金属配線（図示省略）と接続される。これによって、ダミートランジスタＭＰＤ１〜ＭＰＤ４はオフ状態になる。なお、ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５は必ずしも一体形成する必要はない。ゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５を互いに分離してポリシリコン層で形成し、各ゲート電極を上層の電源電圧ＶＤＤ供給用の金属配線と個別に接続するようにしてもよい。
【００３１】
一次元配列された不純物領域ＰＩ１〜ＰＩ６のうち、両端の不純物領域ＰＩ１，ＰＩ６は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１，Ｃ４をそれぞれ介して上層の電源電圧ＶＤＤ供給用の金属配線と接続される。すなわち、一次元配列の両端の不純物領域ＰＩ１，ＰＩ６はゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５と常時電気的に接続される構造である。これらの不純物領域ＰＩ１，ＰＩ６およびゲート電極Ｇ１，Ｇ２，Ｇ４，Ｇ５には電源電圧ＶＤＤが与えられる。不純物領域ＰＩ２，ＰＩ５の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、電源電圧ＶＤＤが与えられるので、フローティング状態に維持される。
【００３２】
図６は、図４に対応した等価回路図である。図６において、破線内に設けられたトランジスタがダミートランジスタである。図６に示すように、ダミートランジスタＭＰＤ１，ＭＰＤ２は、ＰＭＯＳトランジスタＭＰ１のドレイン端子Ｄ１（図４の不純物領域ＰＩ４に対応する）と電源電圧ＶＤＤを受ける電源ノード（図４の不純物領域ＰＩ６に対応する）との間に直列に設けられる。ダミートランジスタＭＰＤ３，ＭＰＤ４は、ＰＭＯＳトランジスタＭＰ１のソース端子Ｓ１（図４の不純物領域ＰＩ３に対応する）と電源ノード（図４の不純物領域ＰＩ１に対応する）との間に直列に設けられる。ダミートランジスタＭＰＤ１，ＭＰＤ２，ＭＰＤ３，ＭＰＤ４のゲート電極は電源ノードと接続される。
【００３３】
上記の半導体装置の効果は図１〜図３で説明したＮＭＯＳトランジスタの場合と同様である。すなわち、２個直列に接続されたダミートランジスタＭＰＤ１，ＭＰＤ２と２個直列に接続されたダミートランジスタＭＰＤ３，ＭＰＤ４を設けることにより、ＰＭＯＳトランジスタＭＰ１の特性に対するＳＴＩストレスの影響を低減することができるとともに、ダミートランジスタを流れるオフリーク電流を低減することができる。直列接続されるダミートランジスタの数をさらに増やしてもよい。
【００３４】
さらに、上記の半導体装置によれば、製造プロセスに起因した形状の不均一性を抑制することができる。形状の不均一性を抑制するためには、図４において、ゲート電極Ｇ１〜Ｇ５のゲート長Ｌｇ１〜Ｌｇ５は全て等しいことが望ましく、不純物領域ＰＩ２〜ＰＩ５のゲート長方向の長さＬｐｉ２〜Ｌｐｉ５は全て等しいことが望ましい。
【００３５】
［差動増幅器への適用例］
図７は、この発明の実施の形態１に従う半導体装置の一例として差動増幅器の基本構成を示す回路図である。
【００３６】
図７を参照して、差動増幅器は、差動対を構成するＮＭＯＳトランジスタＭＮ１２，ＭＮ１３と、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３に対する負荷トランジスタとしてそれぞれ用いられるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、電流源として用いられるＮＭＯＳトランジスタＭＮ１１とを含む。
【００３７】
ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１２は、この順で、電源電圧ＶＤＤが供給される電源ノードと接続ノードＮＤ１との間に直列に接続される。ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１３は、この順で、電源ノードと接続ノードＮＤ１との間に直列に接続される。ＮＭＯＳトランジスタＭＮ１１は、接続ノードＮＤ１と接地電圧ＧＮＤが供給される接地ノードとの間に接続される。ＮＭＯＳトランジスタＭＮ１１のゲート電極およびＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のゲート電極には、それぞれ所定のバイアス電圧Ｖｂ１，Ｖｂ２，Ｖｂ３が供給される。差動対を構成するＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のゲート電極には差動信号（Ｖｉｎｐ，Ｖｉｎｎ）が入力される。これらのＮＭＯＳトランジスタＭＮ１３，ＭＮ１２のドレインから増幅された差動信号（Ｖｏｕｔ，Ｖｏｕｔｎ）が出力される。ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２に代えて抵抗素子を用いてもよい。
【００３８】
低消費電力動作のためには、電源電圧ＶＤＤをできるだけ低電圧にすることが望ましい。特に、図７の差動増幅器を低電源電圧で動作させる場合、電流源として用いられるＮＭＯＳトランジスタＭＮ１１のオーバードライブ電圧のマージンを確保する必要がある。このために、差動対として用いられるＮＭＯＳトランジスタＭＮ１２，ＭＮ１３の閾値電圧は通常よりも低い値にする。電流源用のＮＭＯＳトランジスタＭＮ１１の閾値電圧は、スタンバイ時（すなわち、バイアス電圧Ｖｂ１を接地電圧ＧＮＤにしてＮＭＯＳトランジスタＭＮ１１をオフ状態にしたとき）のオフリーク電流を低減させるために通常の値にするのが望ましい。
【００３９】
このように異なる閾値電圧のＮＭＯＳトランジスタが存在する場合、異なる閾値電圧のＮＭＯＳトランジスタ同士を同一の活性領域に作製することが困難である。したがって、図７に示す差動増幅器のレイアウト設計においては、通常の閾値電圧を有するＮＭＯＳトランジスタＭＮ１１が形成される活性領域ＡＲ１１と、通常よりも低い閾値電圧を有するＮＭＯＳトランジスタＭＮ１２，ＭＮ１３が形成される活性領域ＡＲ１２とを異ならせる。さらに、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２が形成される活性領域ＡＲ１３と、ＮＭＯＳトランジスタが形成される活性領域ＡＲ１１，ＡＲ１２とを異ならせる。これらの活性領域ＡＲ１１，ＡＲ１２，ＡＲ１３は、同一の半導体基板上に形成され、互いにシャロートレンチアイソレーションによって分離される。以下、具体的なレイアウト例を説明する。
【００４０】
（ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のレイアウト）
図８は、活性領域ＡＲ１２に形成されるＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のレイアウトの一例を示す平面図である。
【００４１】
図９は、図８に対応した等価回路図である。図９の破線内に設けられたトランジスタがダミートランジスタである。
【００４２】
図１０は、図８の切断線Ｘ−Ｘに沿った断面図である。ただし、図１０では、図８の金属配線ＭＬＡ，ＭＬＢの図示は省略されている。
【００４３】
図８〜図１０には、図７のＮＭＯＳトランジスタＭＮ１２，ＭＮ１３がそれぞれ２フィンガのゲート構造で作製される例が示される。２フィンガゲート構造では、図７のＮＭＯＳトランジスタＭＮ１２が、ゲート電極Ｇ１３，Ｇ１４が相互に接続された直列のＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂに置換えられ、ＮＭＯＳトランジスタＭＮ１３が、ゲート電極Ｇ１５，Ｇ１６が相互に接続された直列のＮＭＯＳトランジスタＭＮ１３ａ，ＭＮ１３ｂに置換えられる。これらのＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂとＮＭＯＳトランジスタＭＮ１３ａ，ＭＮ１３ｂとは、不純物領域ＮＩ１５を共有することによって直列に接続される。さらに、これらの直列接続された４個のＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂの両端には、ＳＴＩストレスの抑制とオフリーク電流の低減とを両立させるために２個直列に接続されたダミートランジスタがそれぞれ配置される。以下、ＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂおよびダミートランジスタＭＮＤ１１〜ＭＮＤ１４のレイアウトについて詳しく説明する。
【００４４】
図８、図１０を参照して、活性領域ＡＲ１２は、一次元状に配列された９個のＮ型の不純物領域ＮＩ１１〜ＮＩ１９を含む。活性領域ＡＲ１２は、半導体基板ＰＳＵＢに設けられたＰ型ウェルＰＷ１２内に形成される。活性領域ＡＲ１２の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。不純物領域ＮＩ１１〜ＮＩ１３と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ１１，Ｇ１２とによって、直列接続されたダミートランジスタＭＮＤ１２，ＭＮＤ１１が構成される。不純物領域ＮＩ１３〜ＮＩ１７と、互いに隣接する不純物領域間にそれぞれ１つずつ形成されたゲート電極Ｇ１３〜Ｇ１６とによって、直列接続された４個のＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂが構成される。不純物領域ＮＩ１７〜ＮＩ１９と、互いに隣接する不純物領域間にそれぞれ１つずつ形成されたゲート電極Ｇ１７，Ｇ１８とによって、直列接続された２個のダミートランジスタＭＮＤ１３，ＭＮＤ１４が構成される。
【００４５】
ゲート電極Ｇ１１，Ｇ１２は一体形成されることによって相互に接続されるとともに、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。ゲート電極Ｇ１７，Ｇ１８は一体形成されることによって相互に接続されるとともに、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。これによって、ダミートランジスタＭＮＤ１１〜ＭＮＤ１４はオフ状態になる。なお、ゲート電極Ｇ１１，Ｇ１２を互いに分離してポリシリコン層で形成してもよいし、ゲート電極Ｇ１７，Ｇ１８を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極Ｇ１１，Ｇ１２，Ｇ１７，Ｇ１８の各々が層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の金属配線ＭＬＡと個別に接続される。
【００４６】
２フィンガゲートを構成するゲート電極Ｇ１３，Ｇ１４は一体形成されることによって相互に接続され、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の電圧信号Ｖｉｎｐ用の金属配線（図示省略）と接続される。同様に、２フィンガゲートを構成するゲート電極Ｇ１５，Ｇ１６は一体形成されることによって相互に接続され、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の電圧信号Ｖｉｎｎ用の金属配線（図示省略）と接続される。なお、ゲート電極Ｇ１３，Ｇ１４を互いに分離してポリシリコン層で形成してもよいし、ゲート電極Ｇ１５，Ｇ１６を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極Ｇ１３，Ｇ１４の各々が、上層の電圧信号Ｖｉｎｐ用の金属配線（図示省略）と個別に接続される。同様に、ゲート電極Ｇ１７，Ｇ１８の各々が、上層の電圧信号Ｖｉｎｎ用の金属配線（図示省略）と個別に接続される。
【００４７】
一次元配列の両端に位置する不純物領域ＮＩ１１，ＮＩ１９は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１１，Ｃ１７をそれぞれ介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。すなわち、一次元配列の両端の不純物領域ＮＩ１１，ＮＩ１９は、ゲート電極Ｇ１１，Ｇ１２，Ｇ１７，Ｇ１８と常時電気的に接続される構造である。これらの不純物領域ＮＩ１１，ＮＩ１９およびゲート電極Ｇ１１，Ｇ１２，Ｇ１７，Ｇ１８には接地電圧ＧＮＤが与えられる。不純物領域ＮＩ１２，ＮＩ１８の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、接地電圧ＧＮＤが与えられるので、フローティング状態に維持される。
【００４８】
不純物領域ＮＩ１４は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１３を介して上層の電圧信号Ｖｏｕｔｎ用の金属配線（図示省略）と接続される。不純物領域ＮＩ１６は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１５を介して上層の電圧信号Ｖｏｕｔｐ用の金属配線（図示省略）と接続される。
【００４９】
不純物領域ＮＩ１３，ＮＩ１５，ＮＩ１７は、層間絶縁層ＩＤに形成されたコンタクトホールＣ１２，Ｃ１４，Ｃ１６をそれぞれ介して上層の共通の金属配線ＭＬＢと接続される。これによって、不純物領域ＮＩ１３，ＮＩ１５，ＮＩ１７は同一の電圧Ｖｓを有する。なお、不純物領域ＮＩ１３，ＮＩ１５，ＮＩ１７は、金属配線ＭＬＢを介して、後述する図１１の不純物領域ＮＩ２２と接続される。不純物領域ＮＩ２２は、ＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂの導通電極として用いられる。
【００５０】
（ＮＭＯＳトランジスタＭＮ１１のレイアウト）
図１１は、活性領域ＡＲ１１に形成されるＮＭＯＳトランジスタＭＮ１１のレイアウトの一例を示す平面図である。
【００５１】
図１２は、図１１に対応した等価回路図である。
図１３は、図１１の切断線ＸＩＩＩ−ＸＩＩＩに沿った断面図である。ただし、図１３では、図１１の金属配線ＭＬＡの図示は省略されている。
【００５２】
図１１〜図１３には、図７のＮＭＯＳトランジスタＭＮ１１が２フィンガのゲート構造で作製される例が示される。２フィンガゲート構造では、図７のＮＭＯＳトランジスタＭＮ１１は、ゲート電極Ｇ２０，Ｇ２１が相互に接続された直列のＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂに置換えられる。これらの直列接続された２個のＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂの両端には、ＳＴＩストレスを抑制するためにダミートランジスタＭＮＤ１５，ＭＮＤ１６がそれぞれ配置される。２フィンガのゲート構造を採用することによって、直列接続されたＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂの両端のノードが接地ノードになるので、ダミートランジスタを２個以上直列に接続しなくても、ダミートランジスタを流れるリーク電流は問題とならない。ただし、図１４で後述するようにダミートランジスタを２個以上直列に設けたほうがＳＴＩストレスの影響はより低減する。以下、図１１〜図１３に示したＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂおよびダミートランジスタＭＮＤ１５，ＭＮＤ１６のレイアウトを詳しく説明する。
【００５３】
図１１、図１３を参照して、活性領域ＡＲ１１は、一次元状に配列された５個のＮ型の不純物領域ＮＩ２０〜ＮＩ２４を含む。活性領域ＡＲ１１は、半導体基板ＰＳＵＢに設けられたＰ型ウェルＰＷ１１内に形成される。活性領域ＡＲ１１の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。不純物領域ＮＩ２０，ＮＩ２２とこれらの不純物領域間に形成されたゲート電極Ｇ１９とによって、ダミートランジスタＭＮＤ１５が構成される。不純物領域ＮＩ２１〜ＮＩ２３と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ２０，Ｇ２１とによって、直列接続されたＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂが構成される。不純物領域ＮＩ２３，ＮＩ２４とこれらの不純物領域間に形成されたゲート電極Ｇ２２とによって、ダミートランジスタＭＮＤ１６が構成される。
【００５４】
ゲート電極Ｇ１９，Ｇ２２の各々は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。これによって、ダミートランジスタＭＮＤ１５，ＭＮＤ１６はオフ状態になる。
【００５５】
２フィンガゲートを構成するゲート電極Ｇ２０，Ｇ２１は一体形成されることによって相互に接続され、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層のバイアス電圧Ｖｂ１供給用の金属配線（図示省略）と接続される。なお、ゲート電極Ｇ２０，Ｇ２１を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極Ｇ２０，Ｇ２１の各々が、上層のバイアス電圧Ｖｂ１供給用の金属配線（図示省略）と個別に接続される。
【００５６】
不純物領域ＮＩ２０，ＮＩ２１，ＮＩ２３，ＮＩ２４は、層間絶縁層ＩＤに形成されたコンタクトホールＣ２２，Ｃ２３，Ｃ２５，Ｃ２６をそれぞれ介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。不純物領域ＮＩ２２は、層間絶縁層ＩＤに形成されたコンタクトホールＣ２４を介して上層の金属配線（図示省略）と接続されることによって、図８、図１０に示した不純物領域ＮＩ１３，ＮＩ１５，ＮＩ１７と電気的に接続される。これによって、不純物領域ＮＩ２２は、図８、図１０の不純物領域ＮＩ１３，ＮＩ１５，ＮＩ１７と同じ電圧Ｖｓを有する。
【００５７】
図１４は、図１１に示すレイアウトの変形例を示す平面図である。図１４のレイアウトは、ダミートランジスタＭＮＤ１７，ＭＮＤ１８がさらに設けられた点で図１１のレイアウトと異なる。ダミートランジスタＭＮＤ１７，ＭＮＤ１８は、ダミートランジスタＭＮＤ１５，ＭＮＤ１６とそれぞれ直列に接続される。これによって、ＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂへのＳＴＩストレスの影響をさらに低減することができる。
【００５８】
具体的に、図１４の活性領域ＡＲ１１は、一次元状に配列された７個のＮ型の不純物領域ＮＩ２０〜ＮＩ２６を含む。半導体基板の主表面を平面視して、隣接する不純物領域間にはゲート電極Ｇ１９〜Ｇ２４が１つずつ配置される。一次元配列の両端の不純物領域ＮＩ２５，ＮＩ２６を除く不純物領域ＮＩ２０〜ＮＩ２４およびゲート電極Ｇ１９〜Ｇ２２について、これらの配置および接続は図１１〜図１３で説明したとおりであるので説明を繰返さない。
【００５９】
ダミートランジスタＭＮＤ１７は、一次元配列の一方の端部に配置された不純物領域ＮＩ２５と、不純物領域ＮＩ２５に隣接して設けられた不純物領域ＮＩ２０と、こられの不純物領域ＮＩ２５，ＮＩ２０の間に設けられたゲート電極Ｇ２３とを含む。ダミートランジスタＭＮＤ１８は、一次元配列の他方の端部に配置された不純物領域ＮＩ２６と、不純物領域ＮＩ２６に隣接して設けられた不純物領域ＮＩ２４と、これらの不純物領域ＮＩ２６，ＮＩ２４の間に設けられたゲート電極Ｇ２４とを含む。
【００６０】
不純物領域ＮＩ２５，ＮＩ２６の各々は、層間絶縁層に形成されたコンタクトホールを介して上層の接地電圧ＧＮＤ供給用の金属配線ＭＬＡと接続される。ゲート電極Ｇ２３は、ゲート電極Ｇ１９と一体形成され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線ＭＬＡと接続される。ゲート電極Ｇ２４は、ゲート電極Ｇ２２と一体形成され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線ＭＬＡと接続される。なお、ゲート電極Ｇ１９，Ｇ２３を互いに分離してポリシリコン層で形成してもよく、ゲート電極Ｇ２２，Ｇ２４を互いに分離してポリシリコン層で形成してもよい。これらのゲート電極を分離して個別に形成した場合には、各ゲート電極が上層の金属配線ＭＬＡと個別に接続される。
【００６１】
（ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のレイアウト）
図１５は、活性領域ＡＲ１３に形成されるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のレイアウトの一例を示す平面図である。図１５には、図７のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２がそれぞれ１フィンガのゲート構造で作製される例が示される。これらのＰＭＯＳトランジスタＭＰ１１，ＭＰ１２は、不純物領域ＰＩ１４を共有することによって直列に接続される。さらに、これらの直列接続された２個のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２の両端には、ＳＴＩストレスの抑制とオフリーク電流の低減とを両立させるために２個直列接続されたダミートランジスタがそれぞれ配置される。以下、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２およびダミートランジスタＭＰＤ１１〜ＭＰＤ１４のレイアウトを詳しく説明する。
【００６２】
図１５に示すように、活性領域ＡＲ１３は、一次元状に配列された７個のＰ型の不純物領域ＰＩ１１〜ＰＩ１７を含む。活性領域ＡＲ１３は、半導体基板ＰＳＵＢに設けられたＮ型ウェル内に形成される。活性領域ＡＲ１３の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。不純物領域ＰＩ１１〜ＰＩ１３と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ３１，Ｇ３２によって、直列接続されたダミートランジスタＭＰＤ１２，ＭＰＤ１１が構成される。不純物領域ＰＩ１３〜ＰＩ１５と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ３３，Ｇ３４とによって、直列接続されたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２が構成される。不純物領域ＰＩ１５〜ＰＩ１７と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ３５，Ｇ３６とによって、直列接続されたダミートランジスタＭＰＤ１３，ＭＰＤ１４が構成される。
【００６３】
ゲート電極Ｇ３１，Ｇ３２は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層の電源電圧ＶＤＤ供給用の金属配線ＭＬＣ接続される。Ｇ３５，Ｇ３６は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線ＭＬＣと接続される。これらのゲート電極Ｇ３１，Ｇ３２，Ｇ３５，Ｇ３６の電圧が電源電圧ＶＤＤに固定されることによって、ダミートランジスタＭＰＤ１１〜ＭＰＤ１４は常時オフ状態になる。なお、ゲート電極Ｇ３１，Ｇ３２を互いに分離してポリシリコン層で形成してもよいし、ゲート電極Ｇ３５，Ｇ３６を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極Ｇ３１，Ｇ３２，Ｇ３５，Ｇ３６の各々が上層の金属配線ＭＬＣと個別に接続される。
【００６４】
ゲート電極Ｇ３３，Ｇ３４は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層のバイアス電圧Ｖｂ２，Ｖｂ３供給用の金属配線（図示省略）とそれぞれ接続される。
【００６５】
不純物領域ＰＩ１１，ＰＩ１４，ＰＩ１７は、層間絶縁層に形成されたコンタクトホールをそれぞれ介して上層の電源電圧ＶＤＤ供給用の金属配線ＭＬＣと接続される。すなわち、不純物領域ＰＩ１１，ＰＩ１４，ＰＩ１７は、ゲート電極Ｇ３１，Ｇ３２，Ｇ３５，Ｇ３６と常時電気的に接続される構造であり、常時、電源電圧ＶＤＤが与えられる。不純物領域ＰＩ１２，ＰＩ１６の各々は、上層の金属配線とは接続されず、しかも両側に隣接するゲート電極には常時、電源電圧ＶＤＤが与えられるので、フローティング状態に維持される。
【００６６】
不純物領域ＰＩ１３は、層間絶縁層に形成されたコンタクトホールを介して上層の電圧信号Ｖｏｕｔｎ用の金属配線（図示省略）と接続される。不純物領域ＰＩ１５は、層間絶縁層に形成されたコンタクトホールを介して上層の電圧信号Ｖｏｕｔｐ用の金属配線（図示省略）と接続される。
【００６７】
図１６は、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２の他のレイアウト例を示す平面図である。
【００６８】
図１６には、図７のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２がそれぞれ２フィンガのゲート構造で作製される例が示される。２フィンガゲート構造では、図７のＰＭＯＳトランジスタＭＰ１１は、ゲート電極Ｇ３２，Ｇ３３が相互に接続された直列のＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂに置換えられる。同様に、ＰＭＯＳトランジスタＭＰ１２は、ゲート電極Ｇ３４，Ｇ３５が相互に接続された直列のＰＭＯＳトランジスタＭＰ１２ａ，ＭＰ１２ｂに置換えられる。これらのＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂとＰＭＯＳトランジスタＭＰ１２ａ，ＭＰ１２ｂとは、不純物領域ＰＩ１４を共有することによって直列に接続される。さらに、これらの直列接続された４個のＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ａ，ＭＰ１２ｂの両端には、ＳＴＩストレスを抑制するためにダミートランジスタＭＰＤ１１，ＭＰＤ１２がそれぞれ配置される。２フィンガのゲート構造を採用することによって、直列接続された４個のＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ａ，ＭＰ１２ｂの両端のノードが電源ノードになるので、オフリーク電流を低減するためにダミートランジスタを直列接続する必要はない。以下、ＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ａ，ＭＰ１２ｂおよびダミートランジスタＭＰＤ１１，ＭＰＤ１２のレイアウトを詳しく説明する。
【００６９】
図１６を参照して、活性領域ＡＲ１３は、一次元状に配列された７個のＰ型の不純物領域ＰＩ１１〜ＰＩ１７を含む。活性領域ＡＲ１３は、半導体基板ＰＳＵＢに設けられたＮ型ウェル内に形成される。活性領域ＡＲ１３の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。不純物領域ＰＩ１１，ＰＩ１２とこれらの不純物領域間に形成されたゲート電極Ｇ３１とによって、ダミートランジスタＭＰＤ１１が構成される。不純物領域ＰＩ１２〜ＰＩ１６と、互いに隣接する不純物領域間に１つずつ形成されたゲート電極Ｇ３２〜Ｇ３５とによって、直列接続された４個のＰＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ａ，ＭＰ１２ｂが構成される。不純物領域ＰＩ１６，ＰＩ１７とこれらの不純物領域間に形成されたゲート電極Ｇ３６とによって、ダミートランジスタＭＰＤ１２が構成される。
【００７０】
ゲート電極Ｇ３１，Ｇ３６の各々は、層間絶縁層に形成されたコンタクトホールを介して上層の電源電圧ＶＤＤ供給用の金属配線ＭＬＣと接続される。これによって、ダミートランジスタＭＰＤ１１，ＭＰＤ１２はオフ状態になる。
【００７１】
２フィンガゲートを構成するゲート電極Ｇ３２，Ｇ３３は一体形成されることによって相互に接続され、層間絶縁層に形成されたコンタクトホールを介して上層のバイアス電圧Ｖｂ２供給用の金属配線（図示省略）と接続される。同様に、２フィンガゲートを構成するゲート電極Ｇ３４，Ｇ３５は一体形成されることによって相互に接続され、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層のバイアス電圧Ｖｂ３供給用の金属配線（図示省略）と接続される。なお、ゲート電極Ｇ３２，Ｇ３３を互いに分離してポリシリコン層で形成してもよいし、ゲート電極Ｇ３４，Ｇ３５を互いに分離してポリシリコン層で形成してもよい。この場合は、ゲート電極Ｇ３２，Ｇ３３の各々が、上層のバイアス電圧Ｖｂ２供給用の金属配線（図示省略）と個別に接続され、ゲート電極Ｇ３４，Ｇ３５の各々が、上層のバイアス電圧Ｖｂ３供給用の金属配線（図示省略）と個別に接続される。
【００７２】
不純物領域ＰＩ１１，ＰＩ１２，ＰＩ１４，ＰＩ１６，ＰＩ１７は、層間絶縁層ＩＤに形成されたコンタクトホールをそれぞれ介して上層の電源電圧ＶＤＤ供給用の金属配線ＭＬＣと接続される。不純物領域ＰＩ１３は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の電圧信号Ｖｏｕｔｎ用の金属配線（図示省略）と接続される。不純物領域ＰＩ１５は、層間絶縁層ＩＤに形成されたコンタクトホールを介して上層の電圧信号Ｖｏｕｔｐ用の金属配線（図示省略）と接続される。
【００７３】
なお、図７で既に説明したが、図８に示す活性領域ＡＲ１２、図１１および図１４に示す活性領域ＡＲ１１、および図１５および図１６に示す活性領域ＡＲ１３は、同一の半導体基板ＰＳＵＢ上に設けられ、シャロートレンチアイソレーションＳＴＩによって相互に分離される。
【００７４】
＜実施の形態２＞
図１７は、この発明の実施の形態２に従う半導体装置の一例としてフラッシュ型ＡＤコンバータの基本構成を示すブロック図である。
【００７５】
図１７を参照して、フラッシュ型ＡＤコンバータは、抵抗ラダーＲＬＤと、Ｍ個の比較器ＣＭＰ（１）〜ＣＭＰ（Ｍ）と、エンコーダＥＣＤとを含む。フラッシュ型ＡＤコンバータは、入力ノードＮＩＮに入力されたアナログ信号ＶＩＮをＡＤ変換することによって、Ｎビットのバイナリ出力ＶＯＵＴを生成する。この場合、Ｍは２N−１に等しい。
【００７６】
抵抗ラダーＲＬＤは、直列接続されたＭ−１個の抵抗素子Ｒ（１）〜Ｒ（Ｍ−１）を含む。これらの直列接続された抵抗素子Ｒ（１）〜Ｒ（Ｍ−１）の両端のノードＮＤＴ，ＮＤＢには参照電位ＶＲＴ，ＶＲＢ（ただし、ＶＲＴ＞ＶＲＢ）がそれぞれ与えられる。
【００７７】
Ｍ個の比較器ＣＭＰ（１）〜ＣＭＰ（Ｍ）の各々は、差動増幅器ＡＭＰと、差動増幅器ＡＭＰから出力された信号を保持するラッチ回路ＬＣとを含む。各差動増幅器ＡＭＰの非反転入力端子は入力ノードＮＩＮと接続される。第１番目の比較器ＣＭＰ（１）に設けられた差動増幅器ＡＭＰの反転入力端子はノードＮＤＴに接続される。第Ｍ番目の比較器（Ｍ）に設けられた差動増幅器ＡＭＰの反転入力端子はノードＮＤＢに接続される。第ｉ番目（２≦ｉ≦Ｍ−１）の比較器ＣＭＰ（ｉ）に設けられた差動増幅器ＡＭＰの反転入力端子は、抵抗素子Ｒ（ｉ−１）と抵抗素子Ｒ（ｉ）との接続ノードに接続される。
【００７８】
エンコーダＥＣＤは、比較器ＣＭＰ（１）〜ＣＭＰ（Ｍ）から出力されたデータ（温度計符号）を受けてＮビットのバイナリデータに変換する。
【００７９】
上記の構成のフラッシュ型ＡＤコンバータにおいて、比較器ＣＭＰ（１）〜ＣＭＰ（Ｍ）の各々に設けられた差動増幅器ＡＭＰには、実施の形態１の図７〜図１６で説明した差動増幅器と同一の構成を用いることができる。この場合、同一の導電型および同一の閾値電圧を有するＭＯＳトランジスタを連結して１つの活性領域を構成することによって、レイアウト面積を削減することができる。以下、図７で説明した低閾値電圧のＮＭＯＳトランジスタＭＮ１２，ＭＮ１３のレイアウトを例に挙げて説明する。以下の説明では、図８〜図１０の各要素と対応する部分には同一の参照符号を付して説明を繰返さない場合がある。参照符号の末尾の括弧で囲んだ数字は比較器ＣＭＰの番号を表わす。
【００８０】
図１８は、図１７の差動増幅器ＡＭＰに用いられる低閾値電圧のＮＭＯＳトランジスタのレイアウトの一例を示す平面図である。図１８において、ＮＭＯＳトランジスタＭＮ１２ａ（１），ＭＮ１２ｂ（１），ＭＮ１３ａ（１），ＭＮ１３ｂ（１）およびダミートランジスタＭＮＤ１１（１），ＭＮＤ１２（１），ＭＮＤ１３（１），ＭＮＤ１４（１）は、図１７の比較器ＣＭＰ（１）で用いられ、図８のＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂおよびダミートランジスタＭＮＤ１１，ＭＮＤ１２，ＭＮＤ１３，ＭＮＤ１４にそれぞれ対応する。
【００８１】
図１８のＮＭＯＳトランジスタＭＮ１２ａ（２），ＭＮ１２ｂ（２），ＭＮ１３ａ（２），ＭＮ１３ｂ（２）およびダミートランジスタＭＮＤ１１（２），ＭＮＤ１２（２），ＭＮＤ１３（２），ＭＮＤ１４（２）は、図１７の比較器ＣＭＰ（２）で用いられ、図８のＮＭＯＳトランジスタＭＮ１２ａ，ＭＮ１２ｂ，ＭＮ１３ａ，ＭＮ１３ｂおよびダミートランジスタＭＮＤ１１，ＭＮＤ１２，ＭＮＤ１３，ＭＮＤ１４にそれぞれ対応する。ダミートランジスタＭＮＤ１４（１）とダミートランジスタＭＮＤ１２（２）とは、不純物領域ＮＩ１９（１）およびＮＩ１１（２）を共有することによって連結される。
【００８２】
比較器ＣＭＰ（１）の動作に関与する不純物領域ＮＩ１７（１）と、比較器ＣＭＰ（２）の動作に関与する不純物領域ＮＩ１３（２）との間には、素子分離のために、直列接続された４個のダミートランジスタＭＮＤ１３（１），ＭＮＤ１４（１），ＭＮＤ１２（２），ＭＮＤ１１（２）が設けられる。ダミートランジスタＭＮＤ１４（１）およびＭＮＤ１２（２）によって共有される不純物領域ＮＩ１９（１）／ＮＩ１１（２）は、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線層ＭＬＡと接続される。これによって、不純物領域ＮＩ１９（１）／ＮＩ１１（２）には接地電圧ＧＮＤが与えられる。
【００８３】
この不純物領域ＮＩ１９（１）／ＮＩ１１（２）と不純物領域ＮＩ１７（１）との間および不純物領域ＮＩ１９（１）／ＮＩ１１（２）と不純物領域ＮＩ１３（２）との間には、オフリーク電流を低減するために直列接続された２個のダミートランジスタがそれぞれ設けられる。すなわち、比較器ＣＭＰ（１）に含まれる不純物領域ＮＩ１７（１）と、比較器ＣＭＰ（２）に含まれる不純物領域ＮＩ１３（２）との間には、不純物領域ＮＩ１８（１）、不純物領域ＮＩ１１（２）（ＮＩ１９（１））、および不純物領域ＮＩ１２（２）がこの順で設けられる。
【００８４】
不純物領域ＮＩ１８（１）は上層の金属配線層とは接続されない。しかも、不純物領域ＮＩ１８（１）の両側に隣接して設けられたゲート電極Ｇ１７（１），Ｇ１８（１）は金属配線層ＭＬＡと接続されることによって、不純物領域ＮＩ１１（２）と常時接続される構造であり、常時接地電圧ＧＮＤを受ける。したがって、不純物領域ＮＩ１８（１）はフローティング状態に維持される。同様に、不純物領域ＮＩ１２（２）は上層の金属配線層とは接続されない。しかも、不純物領域ＮＩ１２（２）の両側に隣接して設けられたゲート電極Ｇ１１（２），Ｇ１２（２）は金属配線層ＭＬＡと接続されることによって、不純物領域ＮＩ１１（２）と常時接続される構造であり、常時接地電圧ＧＮＤを受ける。したがって、不純物領域ＮＩ１２（２）はフローティング状態に維持される。
【００８５】
より確実に素子分離を行なうとともにオフリーク電流を低減させるために直列接続するダミートランジスタの数を増やしてもよい。
【００８６】
製造プロセスに起因した形状の不均一性を生じないようにするために、ダミートランジスタＭＮＤ１３（１），ＭＮＤ１４（１），ＭＮＤ１２（２），ＭＮＤ１１（２）のゲート長と、回路動作に関係するＭＯＳトランジスタＭＮ１３ｂ（１），ＭＮ１２ａ（２）のゲート長とは等しいことが望ましい。すなわち、ゲート電極Ｇ１６（１），Ｇ１７（１），Ｇ１８（１），Ｇ１１（２），Ｇ１２（２）のゲート長は互いに等しい。さらに、ダミートランジスタＭＮＤ１３（１），ＭＮＤ１４（１），ＭＮＤ１２（２），ＭＮＤ１１（２）を構成する不純物領域ＮＩ１７（１），ＮＩ１８（１），ＮＩ１１（２）（ＮＩ１９（１）），ＮＩ１２（２），ＮＩ１３（２）のゲート長方向（不純物領域の配列方向）の長さは全て等しいことが望ましい。
【００８７】
図１７の残りの比較器ＣＭＰ（３）〜ＣＭＰ（Ｍ）で用いられる低閾値電圧のＮＭＯＳトランジスタについても上記と同様にレイアウトされる。活性領域ＡＲ１０１は、これら全ての比較器ＣＭＰ（１）〜ＣＭＰ（Ｍ）用に設けられた低閾値電圧のＮＭＯＳトランジスタを構成する不純物領域を含む。活性領域ＡＲ１０１の周囲にはシャロートレンチアイソレーションＳＴＩが形成される。
【００８８】
図１９は、図１７の差動増幅器ＡＭＰに用いられる低閾値電圧のＮＭＯＳトランジスタの他のレイアウト例を示す平面図である。図１９に示すレイアウト例では、図１８のダミートランジスタＭＮＤ１３（１），ＭＮＤ１４（１），ＭＮＤ１２（２），ＭＮＤ１１（２）に代えて、１個のダミートランジスタＭＮＣ１が設けられる。ダミートランジスタＭＮＣ１は、ゲート電極ＧＣ１と不純物領域ＮＩ１７（１），ＮＩ１３（２）とを含む。ゲート電極ＧＣ１は、層間絶縁層に形成されたコンタクトホールを介して上層の金属配線ＭＬＡと接続されることによって接地電圧ＧＮＤが与えられる。これによって、ダミートランジスタＭＮＣ１は、オフ状態になっている。図１９のレイアウトの場合には、比較器ＣＭＰ（１）の動作に関係する不純物領域ＮＩ１７（１）と比較器ＣＭＰ（２）の動作に関係する不純物領域ＮＩ１３（２）との間には１つのダミートランジスタしか設けられていないため、これらの不純物領域ＮＩ１７（１）とＮＩ１３（２）とが容量結合する可能性がある。このため、図１８に示したレイアウトに比べると絶縁分離が十分でない。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９０】
ＡＲ  活性領域、Ｇ  ゲート電極、ＧＮＤ  接地電圧、ＩＤ  層間絶縁層、ＭＮ  ＮＭＯＳトランジスタ、ＭＰ  ＰＭＯＳトランジスタ、ＮＩ  Ｎ型不純物領域、ＰＩ  Ｐ型不純物領域、ＭＮＤ  Ｎ型ダミートランジスタ、ＭＰＤ  Ｐ型ダミートランジスタ、ＮＣ，ＰＣ  チャネル領域、ＮＷ２  Ｎ型ウェル、ＰＳＵＢ  Ｐ型半導体基板、ＰＷ１，ＰＷ１１，ＰＷ１２  Ｐ型ウェル、ＳＴＩ  シャロートレンチアイソレーション、ＶＤＤ  電源電圧。
【図１】
2012120599.tif 000003
【図２】
2012120599.tif 000004
【図３】
2012120599.tif 000005
【図４】
2012120599.tif 000006
【図５】
2012120599.tif 000007
【図６】
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【図７】
2012120599.tif 000009
【図８】
2012120599.tif 000010
【図９】
2012120599.tif 000011
【図１０】
2012120599.tif 000012
【図１１】
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【図１２】
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【図１３】
2012120599.tif 000015
【図１４】
2012120599.tif 000016
【図１５】
2012120599.tif 000017
【図１６】
2012120599.tif 000018
【図１７】
2012120599.tif 000019
【図１８】
2012120599.tif 000020
【図１９】
2012120599.tif 000021
【国際調査報告】
2012120599.tif 000022
2012120599.tif 000023
2012120599.tif 000024
2012120599.tif 000025