(57)【要約】メモリをインターリーブ方式でアクセスするメモリインターリーブ装置において、システム運用中にインターリーブのウェイ数を変更する。メモリアクセス制御装置（３）が、メモリ（１）をインターリーブ数変更前の構成を、インタリーブ数構成後の構成に変更するコピー中に、外部リードリクエストに対し、インターリーブ数変更前の構成でメモリ（１）にリードを行い、外部ライトリクエストに対し、インターリーブ数変更前の構成とインターリーブ数変更後の構成とで、メモリ（１）にライト動作を実行する。
2012035616.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ回路を有するメモリをインターリーブして、リード及びライトアクセスするメモリアクセス制御装置であって、
前記メモリの複数のメモリ回路が各々接続された複数のポートと、
外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御回路とを有し、
前記ポートアクセス制御部は、インターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する
ことを特徴とするメモリアクセス制御装置。
【請求項２】
請求項１のメモリアクセス制御装置であって、
前記ポートアクセス制御装置は、前記インターリーブのウェイ数の変更のために、接続された外部装置が前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータを読み出し、外部記憶装置に退避した後に発行される前記外部装置からの前記変更指示に応じて、前記コピーを開始する
ことを特徴とするメモリアクセス制御装置。
【請求項３】
請求項１のメモリアクセス制御装置であって、
現在のインターリーブのウェイ数を保持する第１のレジスタと、変更後のインターリーブのウェイ数を保持する第２のレジスタとを有し、
前記ポートアクセス制御装置は、前記コピーの完了に応じて、前記第１のレジスタのウェイ数を前記第２のレジスタのウェイ数に更新する
ことを特徴とするメモリアクセス制御装置。
【請求項４】
請求項１のメモリアクセス制御装置であって、
前記外部装置から設定変更開始の指示がセットされ、前記ポートアクセス制御回路からの前記コピー完了に応じて、前記外部装置にインターリーブのウェイ数の変更完了を通知する通知回路を更に有する
ことを特徴とするメモリアクセス制御装置。
【請求項５】
請求項２のメモリアクセス制御装置であって、
前記外部装置からデータの退避完了通知がセットされ、前記ポートアクセス制御回路へ動作モードを通常モードからコピーモードへ変更する指示する第２の通知回路を更に有する
ことを特徴とするメモリアクセス制御装置。
【請求項６】
請求項１のメモリアクセス制御装置であって、
前記ポートアクセス制御回路は、
前記インターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするコピーリクエストを発行するコピー制御部と、
通常モードにおいて、外部からの前記リクエストに対し、設定されたインターリーブにウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスし、前記コピー中モードでは、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行するポート制御部とを有する
ことを特徴とするメモリアクセス制御装置。
【請求項７】
演算処理ユニットと、
複数のメモリ回路を有するメモリと、
前記メモリの複数のメモリ回路が各々接続された複数のポートと、
外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御回路とを有し、
前記ポートアクセス制御部は、前記演算処理ユニットからのインターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する
ことを特徴とするコンピュータシステム。
【請求項８】
請求項７のコンピュータシステムであって、
前記演算処理ユニットは、前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータを読み出し、外部記憶装置に退避し、前記退避完了後に前記インターリーブのウェイ数の変更指示を前記ポートアクセス制御回路に発行する
ことを特徴とするコンピュータシステム。
【請求項９】
請求項７のコンピュータシステムであって、
現在のインターリーブのウェイ数を保持する第１のレジスタと、演算処理ユニットからセットされた変更後のインターリーブのウェイ数を保持する第２のレジスタとを更に有し、
前記ポートアクセス制御装置は、前記コピーの完了に応じて、前記第１のレジスタのウェイ数を前記第２のレジスタのウェイ数に更新する
ことを特徴とするコンピュータシステム。
【請求項１０】
請求項７のコンピュータシステムであって、
前記演算処理ユニットから設定変更開始の指示がセットされ、前記ポートアクセス制御回路からの前記コピー完了に応じて、前記演算処理ユニットにインターリーブのウェイ数の変更完了を通知する通知回路を更に有する
ことを特徴とするコンピュータシステム。
【請求項１１】
請求項１０のコンピュータシステムであって、
前記通知回路は、前記演算処理ユニットから設定変更開始の指示がセットされたことに応じて、前記演算処理ユニットにデータ退避開始要求を発行し、
前記演算処理ユニットは、前記データ退避開始要求に応じて、前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータを読み出し、外部記憶装置に退避する処理を開始する
ことを特徴とするコンピュータシステム。
【請求項１２】
請求項１０のコンピュータシステムであって、
前記演算処理ユニットは、通知回路からのデータ退避開始要求に応じて、前記退避する処理を開始するとともに、前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータのメモリアクセスを禁止する
ことを特徴とするコンピュータシステム。
【請求項１３】
請求項８のコンピュータシステムであって、
前記演算処理ユニットからデータの退避完了通知がセットされ、前記ポートアクセス制御回路へ動作モードを通常モードからコピーモードへ変更する指示する第２の通知回路を更に有する
ことを特徴とするコンピュータシステム。
【請求項１４】
請求項７のコンピュータシステムであって、
前記ポートアクセス制御回路は、
前記インターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするコピーリクエストを発行するコピー制御部と、
通常モードにおいて、外部からの前記リクエストに対し、設定されたインターリーブにウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスし、前記コピー中モードでは、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行するポート制御部とを有する
ことを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアクセス制御装置及びコンピュータシステムに関する。
【背景技術】
【０００２】
コンピュータシステムは、データ処理装置、画像処理装置、オーデイオ装置等に利用されている。コンピュータシステムの能力と機能との向上に従い、記憶装置（以下、メモリという）がコンピュータシステムに大量に使用されている。このメモリのアクセスを高速化する技術としてメモリインターリーブ方法が知られている。【０００３】
メモリインターリーブ方法は、データをＮ個のブロックに分割し、各ブロックを異なるメモリに書き込み、また異なるメモリから各ブロックを読み出す。即ち、１つのデータを並列の書き込み、且つ読み出しを行うことができ、メモリアクセスの高速化に有効である。この分割数はウェイ（Ｗａｙ）数と呼ばれている。【０００４】
このようなメモリインターリーブ方法において、Ｗａｙ数が多いことは、メモリアクセスの高速化に寄与する。このため、一度設定したＷａｙ数を変更する場合がある。例えば、システムのパワーをオンした後、メモリの搭載状況を確認した上で、インターリーブＷａｙ数を決定し、決定したＷａｙ数に従ってメモリマップを設定し、メモリマップに従いＯＳの起動を実施する。又、電源（バッテリ）の残量に合わせて、読み出し／書き込みインターリーブ比（同時アクセス回数）を調整する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本特許公開平８−０４４６２４号公報
【特許文献２】日本特許公開２００７−１９３８１０号公報
【特許文献３】日本特許公開２００８−３１０４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｗａｙ数変更を実施するためには、システムの再起動が必要となる。又、同時アクセス数を調整する方法は、システムのメモリモジュール数の増減を、運用中に行うことができない。即ち、消費電力増加に伴う運用コストや炭酸ガス（ＣＯ２）排出量の増加が問題視されているが、運用中の要求処理に見合った資源の最適化を行うことが困難である。【０００７】
本発明の目的は、システム動作中に、メモリインターリーブのＷａｙ数を変更することにより、要求処理に見合ったメモリ資源の最適化を行うことができるメモリアクセス制御装置及びコンピュータシステムを提供することにある。
【課題を解決するための手段】
【０００８】
この目的の達成のため、開示のメモリアクセス制御装置は、複数のメモリ回路を有するメモリをインターリーブして、リード及びライトアクセスするメモリアクセス制御装置であって、前記メモリの複数のメモリ回路が各々接続された複数のポートと、外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御回路とを有し、前記ポートアクセス制御部は、インターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する。【０００９】
又、この目的の達成のため、開示のコンピュータシステムは、演算処理ユニットと、複数のメモリ回路を有するメモリと、前記メモリの複数のメモリ回路が各々接続された複数のポートと、外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御回路とを有し、前記ポートアクセス制御部は、前記演算処理ユニットからのインターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する。
【発明の効果】
【００１０】
コピー中において、外部リードリクエストに対し、インターリーブ数変更前の構成でメモリにリードを行い、外部ライトリクエストに対し、インターリーブ数変更前の構成とインターリーブ数変更後の構成とで、メモリにライト動作を実行するため、システムの再起動なしに、動的にメモリインターリーブの構成変更が可能となる。又、構成変更中も、メモリのアクセスを許可するため、アクセス性能を比較的低下させることなく、動的変更が可能となる。これにより、インターリーブ設定されたメモリの動的変更（Ｈｏｔ  Ａｄｄ／Ｈｏｔ  Ｒｅｍｏｖｅ）が可能となり、システム運用中に、メモリ資源（容量／性能／電力）の最適化を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態のコンピュータシステムのブロック図である。
【図２】実施の形態のインターリーブのウェイ数増加処理の説明図である。
【図３】実施の形態のインターリーブのウェイ数削減処理の説明図である。
【図４】実施の形態の構成変更中のメモリアクセスの説明図である。
【図５】実施の形態のメモリアクセス制御装置のブロック図である。
【図６】図１及び図２のポートとメモリモジュール群との説明図である。
【図７】実施の形態のインターリーブウェイ数変更処理の全体フロー図である。
【図８】図７の変更処理の各部のタイムチャート図である。
【図９】図６のインターリーブ変更処理の詳細フロー図である。
【図１０】インターリーブ数変更前のＯＳのメモリマップの説明図である。
【図１１】インターリーブ数変更中のＯＳのメモリマップの説明図である。
【図１２】インターリーブ数変更後のＯＳのメモリマップの説明図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態の例を、コンピュータシステム、インターリーブウェイ数変更動作、メモリアクセス制御装置、インターリーブウェイ数変更処理、他の実施の形態の順で説明するが、開示のコンピュータシステム、メモリ、メモリアクセス制御回路は、この実施の形態に限られない。
【００１３】
（コンピュータシステム）
図１は実施の形態のコンピュータシステムのブロック図である。図１はコンピュータシステムとして、サーバを例に示す。図１に示すように、サーバは、演算処理ユニット（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３とメモリアクセス制御装置２とメモリ１とを有する。
【００１４】
演算処理ユニット（以下、ＣＰＵという）３は、メモリアクセス制御装置２（以下、メモリアクセス制御回路という）を介しメモリ１をリード及びライトアクセスし、データを読み出し、所望の処理を実行し、処理結果等をメモリ１に書き込む。この実施の形態では、メモリ１は複数のメモリモジュールで構成される。メモリ１はＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｅｏｒｙ）を使用でき、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｅｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｅｏｒｙ）のいずれも使用できる。メモリアクセス制御回路２は、ＣＰＵ３からのリード及びライトコマンド、メモリアドレスを受け、設定されたウェイ数に従い、メモリ１のメモリモジュールの該当アドレス位置にデータをリード及びライトする。
【００１５】
ＣＰＵ３はＩＯハブ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｈｕｂ）４に接続する。ＩＯハブ４は、外部装置としてのストレージ装置５やスイッチ／ネットワークインタフェースカード（ＮＩＣ：Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｃａｒｄ）６に接続する。
【００１６】
ＣＰＵ３は、ＩＯハブ４を介しストレージ装置５にリード及びライトアクセスを実行する。この実施の形態では、ストレージ装置５はデイスクアレイ装置（Ｄｉｓｋ  Ａｒｒａｙ  Ｄｅｖｉｃｅ）で構成される。デイスクアレイ装置は大容量なストレージ装置である。
【００１７】
更に、ＣＰＵ３はＩＯハブ４を介しスイッチ６に接続する。スイッチ６は他のサーバに接続する。これにより、ＣＰＵ３はＩＯハブ４、スイッチ６を介し他のサーバと通信する。ＣＰＵ３はＩＯハブ４、ネットワークインタフェースカード６を介しネットワークに接続する。これにより、ＣＰＵ３は外部装置と通信することができる。
【００１８】
このようなコンピュータシステムにおいて、メモリアクセス制御回路２は、複数のメモリモジュールで構成されたメモリを設定されたウェイ（Ｗａｙ）数でリード及びライトアクセスする。このウェイ数は、運用中に変更することが有効である。
【００１９】
例えば、メモリモジュールを増設し又は電源断していたメモリモジュールに電源を投入し、使用できるメモリモジュールが増加した場合、使用可能なウェイ数が増加する。運用中に使用できるメモリモジュールが増加することは、メモリのＨｏｔ  Ａｄｄと呼ばれている。使用可能なウェイ数が増えた場合には、インターリーブのウェイ数を増やすことにより、メモリアクセスの高速化を図ることが可能となる。
【００２０】
逆に、メモリへのアクセススピードが過剰となっている場合やメモリの容量が過剰となっている場合には、インターリーブのウェイ数を減らす。これにより、過剰なメモリモジュールへの電源断（Ｈｏｔ  Ｒｅｍｏｖｅという）を行うことにより、メモリアクセスの消費電力削減が可能となる。
【００２１】
（インターリーブウェイ数変更動作）
図２は実施の形態のウェイ数の増加処理の動作説明図である。図３は実施の形態のウェイ数の減少処理の動作説明図である。図４は実施の形態のインターリーブ構成変更前、変更中、変更後のメモリアクセス動作の説明図である。
【００２２】
図２及び図４により、実施の形態のウェイ数の増加処理を説明する。図２に示すように、メモリアクセス制御回路２が、４つのポートを持ち、ポートの各々にメモリモジュール群１０、１１、１２、１３が接続されている例で説明する。図２では、メモリモジュール群１０，１１，１２，１３に記号ＭＥＭ＃０，ＭＥＭ＃１，ＭＥＭ＃２、ＭＥＭ＃３を記す。但し、メモリモジュール数は、４つに限らず、複数であれば、良い。
【００２３】
図２により１Ｗａｙから４Ｗａｙへのインターリーブ数の増加例を説明する。但し、ｎＷａｙ（ｎ≧１で整数）からｍＷａｙ（ｍ＞１で整数）へのインターリーブ数の変更にも適用できる。図２に示すように、メモリモジュール群１０，１１，１２，１３がそれぞれ１ｗａｙで動作している。従って、図４のインターリーブ構成の変更前に示すように、各メモリモジュール群１０，１１，１２，１３は設定されたＷａｙ数でリード及びライトアクセスされる。この例では、１Ｗａｙであるから、各メモリモジュール群１０，１１，１２，１３は独立してリード及びライトアクセスされる。
【００２４】
４Ｗａｙへの変更を開始する際に、後述するＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）の指示により、メモリアクセス制御回路２はメモリモジュール群１１，１２，１３（ＭＥＭ＃１，ＭＥＭ＃２、ＭＥＭ＃３）の保持データ（図の一点鎖線内の領域）をストレージ装置５に退避する。そして、ＯＳは退避したアドレスへの外部からのメモリアクセスを禁止する。
【００２５】
ストレージ装置５へのデータの退避が完了すると、ＯＳがメモリアクセス制御回路２にデータコピーを指示する。メモリアクセス制御回路２はメモリモジュール群１０の保持データをメモリモジュール群１１，１２，１３にコピーする。図２では、メモリモジュール群１０は４つのデータ「０」、「１」、「２」、「３」を保持している例を示す。メモリアクセス制御回路２はメモリモジュール群１０の保持データ「１」を、メモリモジュール群１１にコピーし、メモリモジュール群１０の保持データ「２」を、メモリモジュール群１２にコピーし、メモリモジュール群１０の保持データ「３」を、メモリモジュール群１３にコピーする。
【００２６】
このメモリの構成変更中（データ退避開始からコピー完了まで）には、外部からのリード要求Ｒｄは、メモリモジュール群１０に対してのみ受け付ける。リード要求Ｒｄに対しメモリアクセス制御回路２は１ｗａｙでメモリモジュール群１０からデータを読み出す。
【００２７】
もし、メモリモジュール群１１，１２，１３への外部リードアクセスを許可すると、メモリモジュール群１１、１２，１３のデータがコピー後のデータとなっている可能性があり、１Ｗａｙでの正常なリードデータが得られない。従って、データコピー中のメモリモジュール群１１、１２、１３へのリードアクセスは禁止される。一方、１Ｗａｙでメモリモジュール群１０のデータリードを許可するため、メモリの構成変更中にメモリ１の一部の使用が可能となる。
【００２８】
又、この構成変更中には、外部からのライト要求Ｗｒに対し、メモリアクセス制御回路２は構成変更前のウェイ数（１Ｗａｙ)でメモリモジュール群１０へ、及び構成変更後のウェイ数（４Ｗａｙ)でメモリモジュール群１０，１１，１２，１３へデータを書き込む。もし、メモリモジュール群１１，１２，１３へデータを書き込まない場合には、メモリモジュール群１１、１２，１３のデータがコピー後のデータであると、ライトデータが消失する可能性がある。
【００２９】
もし、メモリモジュール群１０に１Ｗａｙでデータを書き込まない場合には、メモリモジュール群１１、１２，１３のデータがコピー前であると、例え、４Ｗａｙでメモリモジュール群１０，１１，１２，１３にデータを書き込んでも、メモリモジュール群１１，１２，１３の書き込んだライトデータがコピーにより消失する可能性がある。このため、１Ｗａｙでのメモリモジュール群１０へのデータライトを許可するため、構成変更中にメモリ１の一部の使用が可能となる。
【００３０】
即ち、図４のインターリーブ構成の変更中に示すように、リードアクセスに対しては、変更前のＷａｙ数に従いメモリモジュール群をリードする。又、ライトアクセスに対しては、変更前のＷａｙ数と変更後のＷａｙ数の両方でメモリモジュール群をライトする。このため、構成変更動作に影響を与えずに、リード及びライトアクセスを正常に実行できる。
【００３１】
メモリモジュール群１０からメモリモジュール群１１，１２，１３へのデータのコピーが完了した場合には、メモリアクセス制御回路２は以降のメモリアクセスを４Ｗａｙインターリーブ動作に切り換える。即ち、停止させていたメモリモジュール群１１，１２，１３へのメモリアクセスを再開することにより、以降のメモリアクセスは４Ｗａｙのインターリーブに切り替わる。これにより、高速なメモリアクセスが実現できる。
【００３２】
尚、ストレージ装置５に退避したメモリモジュール群１１，１２，１３のデータは、ＯＳが必要と判断した場合に、同様にして、４Ｗａｙで、メモリモジュール群１０，１１，１２，１３にライトする。
【００３３】
図３により４Ｗａｙから１Ｗａｙへのインターリーブ数の削減例を説明する。但し、ｍＷａｙ（ｍ＞１で整数）からｎＷａｙ（ｎ≧１で整数）へのインターリーブ数の減少にも適用できる。図３に示すように、メモリモジュール群１０，１１，１２，１３が４ｗａｙで動作している。従って、図４のインターリーブ構成の変更前に示すように、各メモリモジュール群１０，１１，１２，１３へは設定されたＷａｙ数でリード及びライトアクセスされる。この例では、４Ｗａｙであるから、各メモリモジュール群１０，１１，１２，１３は並列にリード及びライトアクセスされる。
【００３４】
１Ｗａｙへの変更を開始する際に、後述するＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）の指示により、メモリアクセス制御回路２はメモリモジュール群１０、１１，１２，１３（ＭＥＭ＃０、ＭＥＭ＃１，ＭＥＭ＃２、ＭＥＭ＃３）の保持データの内、１回で構成変換する保持データ（図中の「０」、「１」、「２」、「３」）以外の保持データ（図の一点鎖線内の領域）をストレージ装置５に退避する。そして、ＯＳは退避したアドレスへの外部からのメモリアクセスを禁止する。
【００３５】
ストレージ装置５へのデータの退避が完了すると、ＯＳがメモリアクセス制御回路２にデータコピーを指示する。メモリアクセス制御回路２はメモリモジュール群１１，１２，１３の保持データ「１」、「２」、「３」をメモリモジュール群１０にコピーする。
【００３６】
この構成変更中（データ退避開始からコピー完了まで）には、メモリアクセス制御回路２は、外部からのリード要求Ｒｄを変更前のＷａｙ数（ここでは、４Ｗａｙ）に従い、メモリモジュール群１０，１１，１２，１３からデータを読み出す。
【００３７】
もし、変更後のＷａｙ数（ここでは、１Ｗａｙ）で外部リードアクセスを許可すると、メモリモジュール群１０のデータがコピー前の可能性があり、１Ｗａｙでは、正常なリードデータが得られない。一方、４Ｗａｙでのメモリモジュール群１０〜１３のデータリードを許可するため、構成変更中にメモリ１の一部の使用が可能となる。
【００３８】
又、この構成変更中には、外部からのライト要求Ｗｒに対し、メモリアクセス制御回路２は構成変更後のウェイ数（１Ｗａｙ状態)でメモリモジュール群１０へ、及び構成変更前のウェイ数（４Ｗａｙ状態)でメモリモジュール群１０，１１，１２，１３へデータを書き込む。もし、メモリモジュール群１１，１２，１３へデータを書き込まない場合には、メモリモジュール群１１、１２，１３のデータがコピー前であると、例え、１Ｗａｙでメモリモジュール群１０にデータを書き込んでも、メモリモジュール群１１，１２，１３の以前のデータをメモリモジュール群１０にコピーするため、メモリモジュール群１０のライトデータが消失する可能性がある。
【００３９】
もし、メモリモジュール群１０に１Ｗａｙでデータを書き込まない場合には、メモリモジュール群１１、１２，１３のデータをメモリモジュール群１０にコピーした後であると、例え、４Ｗａｙでメモリモジュール群１０，１１，１２，１３にデータを書き込んでも、メモリモジュール群１１，１２，１３のデータをメモリモジュール群１０にコピーしてしまっているため、メモリモジュール群１０に１Ｗａｙでライトデータを保存できない。このように、１Ｗａｙと４Ｗａｙとでのメモリモジュール群１０〜１３のデータライトを許可するため、構成変更中にメモリ１の一部の使用が可能となる。
【００４０】
即ち、図４のインターリーブ構成の変更中に示すように、リードアクセスに対しては、変更前のＷａｙ数に従いメモリモジュール群をリードする。又、ライトアクセスに対しては、変更前のＷａｙ数と変更後のＷａｙ数の両方でメモリモジュール群をライトする。このため、構成変更動作に影響を与えずに、リード及びライトアクセスを正常に実行できる。
【００４１】
メモリモジュール群１０〜１３からメモリモジュール群１０へのデータのコピーが完了した場合には、メモリアクセス制御回路２は以降のメモリアクセスを１Ｗａｙインターリーブ動作に切り換える。即ち、メモリモジュール群１１、１２、１３へのメモリアクセスを停止することにより、以降のメモリアクセスは１Ｗａｙのインターリーブに切り替わる。これにより、電力消費を低減したメモリアクセスが実現できる。
【００４２】
このように、システムの再起動なしに、動的にメモリインターリーブの構成変更が可能となる。又、メモリの構成変更中も、メモリのアクセスを許可するため、アクセス性能を比較的低下させることなく、動的変更が可能となる。これにより、インターリーブ設定されたメモリの動的変更（Ｈｏｔ  Ａｄｄ／Ｈｏｔ  Ｒｅｍｏｖｅ）が可能となり、システム運用中に、メモリ資源（容量／性能／電力）の最適化を行うことができる。
【００４３】
例えば、メモリのＨｏｔ  Ａｄｄ等により使用可能なＷａｙ数が増えた場合、インターリーブのＷａｙ数を増やすことで、メモリアクセスの高速化を図ることが可能となる。又、メモリへのアクセススピードや容量が過剰となっている場合に、インターリーブのＷａｙ数を減らし、過剰なメモリの電源を切断する （Ｈｏｔ  Ｒｅｍｏｖｅ）ことにより、メモリアクセスの消費電力を削減することが可能となる。
【００４４】
（メモリアクセス制御回路）
図５は実施の形態のメモリアクセス制御回路を含むコンピュータシステムのブロック図である。図６は図５におけるメモリアクセス制御回路とメモリのブロック図である。図５において、図１乃至図３で説明したものと同一のものは、同一の記号で示してある。図５に示すように、メモリアクセス制御回路２は、複数のポート２８−０、２８−１、２８−２、２８−３と、ポートアクセス制御部２６とステートマシン２５とを有する。
【００４５】
メモリ１は、ポート２８−０〜２８−３の各々に接続されたメモリモジュール群１０，１１，１２，１３を備える。図６も参照して、メモリ１を説明する。尚、図６では、ｎ＋１個のポート２８−０〜２８−ｎと、ｎ＋１個のメモリモジュール群１０〜１ｎとを備えるメモリ１で記載している。図５は、図６のｎ個を「４」個の例で記載したものである。従って、ポート数及びメモリモジュール群の数は、図５の「４」に限らず、複数であれば良い。
【００４６】
メモリモジュール群１０は、ポート２８−０に直列接続されたＬ個（図５及び図６では、４個）のメモリモジュール１０−０〜１０−３を備える。又、メモリモジュール群１１は、ポート２８−１に直列接続されたＬ個（図５及び図６では、４個）のメモリモジュール１１−０〜１１−３を備える。以下、同様に、メモリモジュール群１ｎは、ポート２８−ｎに直列接続されたＬ個（図５及び図６では、４個）のメモリモジュール１ｎ−０〜１ｎ−３を備える。
【００４７】
メモリモジュール１０−０〜１ｎ−０は、同一のスロットアドレスＳｌｏｔ＃０が割り当てられる。メモリモジュール１０−１〜１ｎ−１は、同一のスロットアドレスＳｌｏｔ＃１が割り当てられる。又、メモリモジュール１０−２〜１ｎ−２は、同一のスロットアドレスＳｌｏｔ＃２が割り当てられる。又、メモリモジュール１０−３〜１ｎ−３は、同一のスロットアドレスＳｌｏｔ＃３が割り当てられる。
【００４８】
メモリモジュール１０−０〜１ｎ−３の各々は、ｎ＋１個のデータＤ＃０〜Ｄ＃ｎを保持する。即ち、メモリモジュール１０−０〜１ｎ−３のアクセス単位は、データＤ＃０〜Ｄ＃ｎである。従って、各メモリモジュールのデータは、ポートアドレスＰとスロットアドレスＳとデータアドレスＤとで規定される。メモリモジュール１０−０〜１ｎ−３は、メモリ１のブロックのスロットに抜き差しできる形態のものが好ましい。例えば、メモリモジュールは、ＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）である。
【００４９】
図５に戻り、ポートアクセス制御部２６はポート制御部２７とコピー制御部２９とを有する。ポート制御部２７は、外部リクエストを受け、外部リクエストのリクエストアドレス（キャッシュライン）と現在のＷａｙ数からポートリクエストを生成し、ポートリクエストを各ポート２８−０〜２８−３に発行する。このポートリクエストは、後述するように、ポートアドレスＰとスロットアドレスＳとデータアドレスＤとを含む。
【００５０】
又、ポート制御部２７はライトリクエストの場合には、ライトデータを受け、Ｗａｙ数に従い、ライトデータを分割して、ポート２８−０〜２８−３に送信する。更に、リードリクエストの場合には、ポート制御部２７は、ポート２８−０〜２８−３からの読み出しデータを１つのデータに組み立て、外部に送信する。
【００５１】
コピー制御部２９はコピー開始指示に応じて、ポート制御部２７にコピーリクエストを発行する。ステートマシン２５は、ポートアクセス制御部２６のステート（状態）を制御する。この実施の形態では、通常動作とコピー中とを切り替え制御する。
【００５２】
又、メモリアクセス制御回路２は、Ｎｅｘｔ  Ｗａｙレジスタ２０とＷａｙ数変更開始レジスタ２１と割込み発生部２２とデータコピーレジスタ２３と現在（Ｃｕｒｒｅｎｔ）Ｗａｙレジスタ２４とを有する。これらのレジスタ２１，２２，２３は、ＯＳ３０との退避及びコピー動作の同期のために使用する。Ｎｅｘｔ  Ｗａｙレジスタ２０は、変更後のＷａｙ数を保持し、ポートアクセス制御部２６に通知する。Ｗａｙ数変更開始レジスタ２１は、後述するＣＰＵ３からの設定開始要求を保持し、データ退避開始割込み要求を発行し、コピー完了によりＷａｙ数変更完了通知割込み要求を発行する。
【００５３】
割込み発生部２２は、Ｗａｙ数変更開始レジスタ２１に接続し、後述するＯＳにデータ退避開始割込みとＷａｙ数変更完了通知割込みを発行する。データコピーレジスタ２３は、ＯＳからのデータ退避完了通知を保持し、ステートマシン２５にコピー開始指示を伝達する。現在（Ｃｕｒｒｅｎｔ）Ｗａｙレジスタ２４は、ポートアクセス制御部２６の現在のＷａｙ数を保持する。
【００５４】
ＣＰＵ３は、ＨＷ（ハードウェア）３５を有する。ＣＰＵ３は、ＯＳ３０を実行し、ＯＳ３０の制御の元に、ＦＷ（ファームウェア）３６とＳＷ（ソフトウェア）３７とを実行する。ＯＳ３０は、データ退避処理３２とアクセス制限処理３４とを有する。データ退避処理３２は、図２及び図３により説明したメモリ１のデータをストレージ装置５に退避する処理である。アクセス制限処理３４は、図２及び図４で説明したメモリ１の退避領域のアクセスを制限する処理である。
【００５５】
（インターリーブウェイ数変更処理）
図７は実施の形態のインターリーブウェイ数変更処理フロー図である。図８は図７の処理によるレジスタ及びＯＳ動作、ＯＳ使用可能メモリ、内部ステートの遷移を示す説明図である。以下、図８を参照して、図７により実施の形態のインターリーブウェイ数変更処理を説明する。
【００５６】
（Ｓ１０）コンピュータシステムが運用中である。例えば、ＣＰＵ３のハードウェア３５がＯＳ３０の制御の元にファームウェア３６、ソフトウェア３７を実行し、メモリ１をリード及びライトする。図８では、変更前の１Ｗａｙでメモリアクセスしており、ＯＳ３０は通常動作を行う。又、ＯＳ３０の使用可能なメモリ１は、メモリ１全体であり、メモリアクセス制御回路２の内部ステートは通常動作である。
【００５７】
（Ｓ１２）この運用中にＷａｙ数の変更を開始する状態が発生した場合に、変更後のＷａｙ数を決定する。状態を検出する個所は、ＯＳ３０自身、ファームウェア３６、ソフトウェア３７、ハードウェア３５のいずれであっても良い。例えば、運用中に、メモリモジュールのＨｏｔ  Ａｄｄが実施され、ハードウェア３５がメモリモジュールの増設を検知する。ハードウェア３５は、増設したメモリモジュールを使用するために、Ｗａｙ数を決定し、Ｎｅｘｔ  Ｗａｙレジスタ２０に変更後のＷａｙ数をセットする。図８においては、時刻Ｔ１において、ハードウェア３５は、Ｎｅｘｔ  Ｗａｙレジスタ２０に変更後のＷａｙ数をセットする。この実施の形態では、変更後のＷａｙ数は「４」に決定され、Ｎｅｘｔ  Ｗａｙレジスタ２０にセットされる。
【００５８】
（Ｓ１３）次に、Ｗａｙ数変更の状態を検出した個所（例えば、ハードウェア３５）は、Ｗａｙ数変更開始レジスタ２１に設定開始要求をセットする。図８においては、時刻Ｔ２において、ハードウェア３５は、Ｗａｙ数変更開始レジスタ２１に「１」（設定開始）をセットする。設定開始要求のセットにより、割り込み生成部２２はＯＳ３０にデータ退避開始のための割り込みを発行する。
【００５９】
（Ｓ１４）このデータ退避開始割込みにより、ＯＳ３０はデータ退避処理３０を開始する。即ち、ＯＳ３０は、変更前のＷａｙ数と変更後のＷａｙ数とから退避領域を決定し、ポートアクセス制御部２６に外部リクエストとして、退避領域のアドレスへのリードリクエストを発行する。図８に示すように、ポートアクセス制御部２６の内部ステートは、通常動作を継続しているため、ポートアクセス制御部２６は、ＯＳ３０からの退避領域のリードリクエストに従い、メモリ１の指定された退避領域を読み出す。ＯＳ３０は、退避領域から読み出したデータをストレージ装置５に書き込む。尚、Ｗａｙ数の変更で、ＯＳ３０がデータを退避すべきメモリの領域をまだ使用していない場合には、このデータ退避は必要ない。即ち、ＯＳ３０がデータを退避すべき領域を使用していないと判定すると、データ退避処理は不要と判断する。
【００６０】
（Ｓ１６）退避処理が完了した場合又は退避処理が不要と判断した場合には、ＯＳ３０は、アクセス制限処理３４を開始し、且つデータコピーレジスタ２３にコピー開始をセットする。これにより、ステートマシン２５は通常動作からコピー中に切り替わり、ポートアクセス制御部２６にコピー開始を指示する。図８では、データ退避が完了した時刻Ｔ３で、ポートアクセス制御部２６の内部ステートは、通常動作からコピー中に切り替わる。又、ＯＳ３０は通常動作に戻る。これにより、ポートアクセス制御部２６は、コピー制御部２９のコピー指示に従い、メモリ１の変更前Ｗａｙ数から変更後Ｗａｙ数へのデータコピーを行う。又、ＯＳ３０は、コピー動作中には、退避領域のアクセス制限処理３４を行う。
【００６１】
（Ｓ１８）ポートアクセス制御部２６がデータコピーを完了した場合には、ポートアクセス制御部２６がデータコピー完了をステートマシン２５に通知する。ステートマシン２５は、図８の時刻Ｔ４に示すように、コピー中から通常動作に切り替え、且つコピー完了でＷａｙ数変更開始レジスタ２１をクリア（「０」）する。設定開始要求のクリアにより、割り込み生成部２２はＯＳ３０にＷａｙ数変更完了の割り込みを発行する。又、コピー完了で、Ｎｅｘｔ  Ｗａｙ数レジスタ２０にセットされたＷａｙ数が、現在Ｗａｙ数レジスタ２４にセットされる。即ち、ポートアクセス制御部２６の現在Ｗａｙ数は、変更後のＷａｙ数に更新される。これにより、ポートアクセス制御部２６は新しいＷａｙ数でメモリアクセスを運用する。
【００６２】
図９は図７の処理の更に詳細な処理フロー図である。図１０は構成変更前のＯＳのメモリマップの説明図である。図１１は、構成変更中のＯＳのメモリマップの説明図である。図１２は構成変更後のＯＳのメモリマップの説明図である。尚、図１０乃至図１２は、図５及び図６で説明したメモリモジュール構成である４ポート、３つのメモリモジュールを有する４メモリモジュール群のメモリマップを示し、ポート番号をＰ＃０〜Ｐ＃３，スロット番号をＳ＃０〜Ｓ＃２，データ番号をＤ＃０〜Ｄ＃３で示す。又、図１０乃至図１２は、１Ｗａｙから４Ｗａｙの構成変更例を示す。
【００６３】
以下、図５、図１０乃至図１２を参照して、図９のインターリーブウェイ数変更処理を説明する。
【００６４】
（Ｓ２０）インターリーブウェイ数の変更開始時に、ＯＳ３０，ファームウェア３６、ハードウェア３５のいずれかは、Ｎｅｘｔ  Ｗａｙレジスタ２０に変更後のＷａｙ数をセットし、Ｗａｙ数変更開始レジスタ２１に設定開始要求をセットする。尚、図１０の変更前の１Ｗａｙのメモリマップでは、１リクエストのアクセス単位は、ポートＰ＃０のスロット位置Ｓ＃０、Ｓ＃１、Ｓ＃２の各々のデータ群Ｄ＃０〜Ｄ＃３である。即ち、図２で説明した１Ｗａｙ数のインターリーブの状態である。
【００６５】
（Ｓ２２）Ｗａｙ数変更開始レジスタ２１に設定開始要求をセットした場合に、割り込み生成部２２はＯＳ３０にデータ退避開始のための割り込みを発行する。
【００６６】
（Ｓ２４）このデータ退避開始割込みにより、ＯＳ３０はデータ退避処理３０を開始する。即ち、ＯＳ３０は、変更前のＷａｙ数と変更後のＷａｙ数とから退避領域を決定し、ポートアクセス制御部２６に外部リクエストとして、退避領域のアドレスのリードリクエストを発行する。図８に示したように、ポートアクセス制御部２６のステートマシン２５の内部ステートは、通常動作を継続しているため、ポートアクセス制御部２６は、ＯＳ３０からの退避領域のリードリクエストに従い、メモリ１の指定された退避領域を読み出す。ＯＳ３０は、読み出したデータをストレージ装置５に書き込む。尚、Ｗａｙ数の変更で、ＯＳ３０が退避すべきメモリの領域をまだ使用していない場合には、このデータ退避は必要ない。即ち、ＯＳ３０が退避すべき領域を使用していないと判定すると、データ退避処理は不要と判断する。
【００６７】
ＯＳ３０がデータ退避を完了すると、アクセス制限処理３４を開始し、ＯＳ３０により退避したアドレスが割り当てられたメモリ１に対するアクセスを抑止する。そして、ＯＳ３０は、データ退避の完了をデータコピーレジスタ２３に退避完了通知をセットし、退避完了をメモリアクセス制御部２に伝える。
【００６８】
（Ｓ２６）データコピーレジスタ２３がコピー開始をセットされると、ポート制御部２７の動作モードをコピー中モードに切り替える。
【００６９】
（Ｓ２８）又、データコピーレジスタ２３からステートマシン２５にコピー開始が指示される。これにより、ステートマシン２５は通常動作からコピー中に切り替わり、コピー制御部２９にコピー開始を指示する。
【００７０】
（Ｓ３０）ステートがコピー中になったことにより、コピー制御部２９はコピーリクエストをポート制御部２７に発行する。ポート制御部２７は、現在ウェイ数レジスタ２４に登録されている変更前のウェイ数で動作中のメモリ１上に存在する残りのデータを、Ｎｅｘｔ Ｗａｙ数レジスタ２０に登録されている変更後のＷａｙ数に従い、該当メモリ１へコピーを開始する。即ち、変更前のウェイ数で動作中のメモリ１上に存在する残りのデータをリードし、Ｎｅｘｔ Ｗａｙ数レジスタ２０に登録されている変更後のＷａｙ数に従い、該当メモリ１へライトする。
【００７１】
図１１のメモリマップに示すように、コピーにより、例えば、１Ｗａｙでの１アクセス単位のブロック（ポートＰ＃０、スロットＳ＃２、データＤ＃０〜Ｄ＃３）は、４Ｗａｙへの変更により、４Ｗａｙでの１アクセス単位のブロック（ポートＰ＃０〜Ｐ＃３、スロットＳ＃２、データＤ＃０）に変更される。
【００７２】
又、この実施の形態では、該当メモリコピー中に外部リクエストがあった場合には、ポート制御部２７が、図２乃至図４で説明したように、変更前Ｗａｙ数と変更後Ｗａｙ数とにより、リード及びライトのアクセス制限を行う。即ち、ポート制御部２７は、リードリクエストに対し、変更前のＷａｙ数の設定のメモリからデータをリードする。又、ポート制御部２７は、ライトリクエストに対し、変更前及び変更後のＷａｙ数設定の両方のメモリにデータをライトする。コピー制御部２９は、コピーが完了すると、コピー完了をステートマシン２５に通知する。
【００７３】
（Ｓ３２）コピー制御部２９からのコピー完了通知により、ステートマシン２５はコピー中ステートから通常動作ステートへ戻る。ステートマシン２５は、コピー完了通知を発行する。
【００７４】
（Ｓ３４）コピー完了通知により、Ｎｅｘｔ  Ｗａｙ数レジスタ２０の値が現在Ｗａｙ数レジスタ２４にコピーされる。又、コピー完了通知により、データコピーレジスタ２３及びウェイ数変更開始レジスタ２１のフラグがクリアされる。データコピーレジスタ２３がクリアされた場合には、ポート制御部２７の動作モードは、コピー中モードであるリード／ライトリクエスト動作から、現在Ｗａｙ数レジスタ２４のＷａｙ数変更後の通常動作によるメモリアクセス動作（通常動作）へ切り替わる。
【００７５】
又、ウェイ数変更開始レジスタ２１がクリアされた場合には、割り込み生成部２２はＯＳ３０に割り込みを上げ、Ｗａｙ変更準備が完了したことを通知する。Ｗａｙ変更準備完了がＯＳ３０に通知されると、ＯＳ３０がアクセスを抑止していたアドレスを解放し、変更後のＷａｙ数でのインターリーブ動作が開始される。即ち、図１２に示すように、４Ｗａｙでの１アクセス単位のブロック（ポートＰ＃０〜Ｐ＃３、スロットＳ＃２、データＤ＃０）で、リード及びライトするメモリマップに変更される。
【００７６】
（他の実施の形態）
前述の実施の形態では、ＯＳ３０が退避領域のアクセス制限を実行する例で説明したが、ＯＳの指示によりポートアクセス制御回路が退避領域のアクセス制限を実行しても良い。又、ポート制御回路が変更前Ｗａｙ数と変更後のＷａｙ数とで、図４で説明したアクセス制御しているが、ＯＳ３０が実行することもできる。メモリモジュール群の分割数やメモリモジュール群内のメモリモジュールの分割数は、複数であれば、任意の数を選択できる。
【００７７】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【産業上の利用可能性】
【００７８】
コピー中において、外部リードリクエストに対し、インターリーブ数変更前の構成でメモリにリードを行い、外部ライトリクエストに対し、インターリーブ数変更前の構成とインターリーブ数変更後の構成とで、メモリにライト動作を実行するため、システムの再起動なしに、動的にメモリインターリーブの構成変更が可能となる。又、構成変更中も、メモリのアクセスを許可するため、アクセス性能を比較的低下させることなく、動的変更が可能となる。これにより、インターリーブ設定されたメモリの動的変更（Ｈｏｔ  Ａｄｄ／Ｈｏｔ  Ｒｅｍｏｖｅ）が可能となり、システム運用中に、メモリ資源（容量／性能／電力）の最適化を行うことができる。
【符号の説明】
【００７９】
１  メモリ
２  メモリアクセス制御回路
３  演算処理ユニット（ＣＰＵ）
４  ＩＯハブ
５  ストレージ装置
６  スイッチ／ＮＩＣ
１０〜１３  メモリモジュール群
１０−０〜１３−３  メモリモジュール
２０  Ｎｅｘｔ  Ｗａｙ数レジスタ
２１  Ｗａｙ数変更開始レジスタ
２２  割込み制御部
２３  データコピーレジスタ
２４  現在Ｗａｙ数レジスタ
２５  ステートマシン
２６  ポートアクセス制御回路
２７  ポート制御部
２８−０〜２８−３  ポート
２９  コピー制御部
【図１】
2012035616.tif 000003
【図２】
2012035616.tif 000004
【図３】
2012035616.tif 000005
【図４】
2012035616.tif 000006
【図５】
2012035616.tif 000007
【図６】
2012035616.tif 000008
【図７】
2012035616.tif 000009
【図８】
2012035616.tif 000010
【図９】
2012035616.tif 000011
【図１０】
2012035616.tif 000012
【図１１】
2012035616.tif 000013
【図１２】
2012035616.tif 000014
【手続補正書】
【提出日】平成25年3月29日(2013.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリ回路を有するメモリをインターリーブして、リード及びライトアクセスするメモリアクセス制御装置であって、
前記メモリの複数のメモリ回路が各々接続された複数のポートと、
外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御部とを有し、
前記ポートアクセス制御部は、インターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する
ことを特徴とするメモリアクセス制御装置。
【請求項２】
請求項１のメモリアクセス制御装置であって、
前記ポートアクセス制御部は、前記インターリーブのウェイ数の変更のために、接続された外部装置が前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータを読み出し、外部記憶装置に退避した後に発行される前記外部装置からの前記変更指示に応じて、前記コピーを開始する
ことを特徴とするメモリアクセス制御装置。
【請求項３】
演算処理ユニットと、
複数のメモリ回路を有するメモリと、
前記メモリの複数のメモリ回路が各々接続された複数のポートと、
外部からの前記メモリへのリクエストに対し、設定されたインターリーブのウェイ数に従い、前記複数のポートを介し前記メモリ回路をリード又はライトアクセスするポートアクセス制御部とを有し、
前記ポートアクセス制御部は、前記演算処理ユニットからのインターリーブのウェイ数の変更指示に応じて、インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに、前記コピー中において、前記外部からのリードリクエストに対し、前記インターリーブ数変更前の構成で前記メモリにリードを行い、前記外部からのライトリクエストに対し、前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで、前記メモリにライト動作を実行する
ことを特徴とするコンピュータシステム。
【請求項４】
請求項３のコンピュータシステムであって、
前記演算処理ユニットは、前記メモリの前記インターリーブのウェイ数の変更の対象とならないデータを読み出し、外部記憶装置に退避し、前記退避完了後に前記インターリーブのウェイ数の変更指示を前記ポートアクセス制御回路に発行する
ことを特徴とするコンピュータシステム。
【請求項５】
請求項３のコンピュータシステムであって、
現在のインターリーブのウェイ数を保持する第１のレジスタと、演算処理ユニットからセットされた変更後のインターリーブのウェイ数を保持する第２のレジスタとを更に有し、
前記ポートアクセス制御部は、前記コピーの完了に応じて、前記第１のレジスタのウェイ数を前記第２のレジスタのウェイ数に更新する
ことを特徴とするコンピュータシステム。
【国際調査報告】
2012035616.tif 000015
2012035616.tif 000016
2012035616.tif 000017