(57)【要約】  インダクタ（１）は、インダクタ領域の外周にスパイラルの形状に形成され、始点が端子（Ｎ１１Ｐ）と接続されたインダクタ（Ｌ１１Ｐ）と、インダクタ（Ｌ１１Ｐ）の終点を始点としてインダクタ領域の内周にスパイラルの形状に形成され、終点が端子（Ｎ１２Ｐ）と接続されたインダクタ（Ｌ１２Ｐ）と、インダクタ（Ｌ１１Ｐ）とインダクタ（Ｌ１２Ｐ）との接続点を始点としてインダクタ（Ｌ１１Ｐ）とインダクタ（Ｌ１２Ｐ）とに挟まれる領域にスパイラルの形状に形成され、終点が端子（Ｎ１３Ｐ）と接続されたインダクタ（Ｌ１３Ｐ）とを備える。
2012036207.tif 000002
【特許請求の範囲】
【請求項１】
インダクタ領域の外周にスパイラルの形状に形成され、始点が第１の端子と接続された第１のインダクタ配線と、
この第１のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が第２の端子と接続された第２のインダクタ配線と、
前記第１のインダクタ配線と前記第２のインダクタ配線との接続点を始点として前記第１のインダクタ配線と前記第２のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が第３の端子と接続された第３のインダクタ配線とを備えることを特徴とするインダクタ。
【請求項２】
請求項１記載のインダクタにおいて、
前記第３のインダクタ配線は、前記第１のインダクタ配線の内側に沿って前記第１のインダクタ配線と逆巻きに形成されることを特徴とするインダクタ。
【請求項３】
請求項１記載のインダクタにおいて、
さらに、前記インダクタ領域の外周にスパイラルの形状に形成され、始点が第４の端子と接続された第４のインダクタ配線と、
この第４のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が第５の端子と接続された第５のインダクタ配線と、
前記第４のインダクタ配線と前記第５のインダクタ配線との接続点を始点として前記第４のインダクタ配線と前記第５のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が第６の端子と接続された第６のインダクタ配線とを備え、
前記第４のインダクタ配線は、前記第１乃至第６のインダクタ配線のスパイラルの中心を通る直線であって且つこのスパイラルが形成された平面と平行な直線に関して、前記第１のインダクタ配線と線対称に形成され、
前記第５のインダクタ配線は、前記直線に関して前記第２のインダクタ配線と線対称に形成され、
前記第６のインダクタ配線は、前記直線に関して前記第３のインダクタ配線と線対称に形成されることを特徴とするインダクタ。
【請求項４】
請求項３記載のインダクタにおいて、
前記第６のインダクタ配線は、前記第４のインダクタ配線の内側に沿って前記第４のインダクタ配線と逆巻きに形成されることを特徴とするインダクタ。
【請求項５】
請求項１記載のインダクタにおいて、
前記第１乃至第３の各インダクタ配線は、第１の金属配線層を用いて形成され、他のインダクタ配線と交差する箇所のみコンタクトを介して第２の金属配線層に退避するように形成されることを特徴とするインダクタ。
【請求項６】
請求項３記載のインダクタにおいて、
前記第１乃至第６の各インダクタ配線は、第１の金属配線層を用いて形成され、他のインダクタ配線と交差する箇所のみコンタクトを介して第２の金属配線層に退避するように形成されることを特徴とするインダクタ。
【請求項７】
差動信号が入力される差動構成の第１、第２のトランジスタと、
この第１、第２のトランジスタに定電流を供給する電流源と、
一端が電源に接続された第１、第２の負荷抵抗と、
第１の端子が正相側の前記第１のトランジスタの出力端子に接続され、第２の端子が前記第１の負荷抵抗の他端に接続され、第３の端子が回路の正相側の出力端子に接続された第１のインダクタと、
第１の端子が逆相側の前記第２のトランジスタの出力端子に接続され、第２の端子が前記第２の負荷抵抗の他端に接続され、第３の端子が回路の逆相側の出力端子に接続された第２のインダクタとを備え、
各インダクタは、インダクタ領域の外周にスパイラルの形状に形成され、始点が前記第１の端子と接続された第１のインダクタ配線と、
この第１のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が前記第２の端子と接続された第２のインダクタ配線と、
前記第１のインダクタ配線と前記第２のインダクタ配線との接続点を始点として前記第１のインダクタ配線と前記第２のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が前記第３の端子と接続された第３のインダクタ配線とを備え、
前記第１、第２のインダクタを別個のインダクタ領域に形成することを特徴とするピーキング回路。
【請求項８】
差動信号が入力される差動構成の第１、第２のトランジスタと、
この第１、第２のトランジスタに定電流を供給する電流源と、
一端が電源に接続された第１、第２の負荷抵抗と、
第１の端子が正相側の前記第１のトランジスタの出力端子に接続され、第２の端子が前記第１の負荷抵抗の他端に接続され、第３の端子が回路の正相側の出力端子に接続された第１のインダクタと、
第４の端子が逆相側の前記第２のトランジスタの出力端子に接続され、第５の端子が前記第２の負荷抵抗の他端に接続され、第６の端子が回路の逆相側の出力端子に接続された第２のインダクタとを備え、
前記第１のインダクタは、
インダクタ領域の外周にスパイラルの形状に形成され、始点が前記第１の端子と接続された第１のインダクタ配線と、
この第１のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が前記第２の端子と接続された第２のインダクタ配線と、
前記第１のインダクタ配線と前記第２のインダクタ配線との接続点を始点として前記第１のインダクタ配線と前記第２のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が前記第３の端子と接続された第３のインダクタ配線とを備え、
前記第２のインダクタは、
前記インダクタ領域の外周にスパイラルの形状に形成され、始点が前記第４の端子と接続された第４のインダクタ配線と、
この第４のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が前記第５の端子と接続された第５のインダクタ配線と、
前記第４のインダクタ配線と前記第５のインダクタ配線との接続点を始点として前記第４のインダクタ配線と前記第５のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が前記第６の端子と接続された第６のインダクタ配線とを備え、
前記第４のインダクタ配線は、前記第１乃至第６のインダクタ配線のスパイラルの中心を通る直線であって且つこのスパイラルが形成された平面と平行な直線に関して、前記第１のインダクタ配線と線対称に形成され、
前記第５のインダクタ配線は、前記直線に関して前記第２のインダクタ配線と線対称に形成され、
前記第６のインダクタ配線は、前記直線に関して前記第３のインダクタ配線と線対称に形成されることを特徴とするピーキング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光受信モジュールに用いるトランスインピーダンスアンプや光送信モジュールに用いるレーザー駆動回路などの高周波信号を扱う半導体集積回路において金属配線層を用いて形成するインダクタを主な適用先とし、特に高い周波数応答を実現するピーキング回路に必須なインダクタに関するものである。
【背景技術】
【０００２】
シリコンＣＭＯＳトランジスタは、集積度が高く、大量生産した場合に安価に半導体集積回路を提供できるという特長を持つ。一方で、シリコンＣＭＯＳトランジスタは、ＩｎＰ等に代表される化合物半導体を用いたトランジスタと比較すると遮断周波数が低く、回路の動作周波数が低くなる。この欠点を解決するため、金属配線をスパイラル状に巻いてインダクタを形成し、このインダクタをトランジスタの負荷抵抗や帰還抵抗などに付加してピーキング回路を作製して、帯域を延伸する手法が広く用いられている。このようなスパイラルインダクタによるピーキング回路によれば、インダクタを使用する前と比較して半導体集積回路の帯域を２倍程度延伸することが可能となる。しかし、インダクタの面積はトランジスタの面積と比較して著しく大きいので、半導体集積回路の面積が大きくなり、半導体集積回路のコストが高くなるという問題点があった。【０００３】
「Jaeha Kim，et.al.，“Design Optimization of On-Chip Inductive Peaking Structures for 0.13-μm CMOS 40-Gb/s Transmitter Circuits”，IEEE Transactions on Circuits and Systems-I，Vol.56，No.12，pp.2544-2555，December 2009」（以下、文献１と呼ぶ）に開示された従来のインダクタの平面図を図１１Ａ、図１１Ｂに示す。図１１Ｃ、図１１Ｄは、それぞれ図１１Ａ、図１１Ｂのインダクタの等価回路図である。図１１Ａ、図１１Ｂの端子ａ，ｂ，ｃは、図１１Ｃ、図１１Ｄの端子ａ，ｂ，ｃと対応している。図１１Ａ〜図１１Ｄにおいて、ピーキングに使用するインダクタはＬ１とＬ２の２個である。図１１Ｃ、図１１Ｄにおけるｋは、インダクタＬ１とインダクタＬ２との間の結合係数である。【０００４】
図１１Ａの例では、この２個のインダクタＬ１，Ｌ２を１個のインダクタスパイラルに連続して巻いて形成している。一方、図１１Ｂの例では、インダクタＬ２を形成する際、インダクタＬ１と巻き方を逆にすることにより、図１１Ａの例に対してインダクタＬ１とインダクタＬ２の結合方向を逆転させている。【０００５】
文献１に開示されたピーキング回路の回路図とその等価回路図を図１２に示す。図１２はバッファ回路にピーキング回路を用いた例を示している。バッファ回路は、トランジスタＭ５と、負荷抵抗Ｒ３と、電流源ＩＳ２とから構成される。インダクタＬ１，Ｌ２からなるピーキング回路は、負荷抵抗Ｒ３とトランジスタＭ５のドレインとの間に挿入され、インダクタＬ１とインダクタＬ２との接続点がバッファの出力端子ＯＵＴに接続されている。図１２の右側の構成に示すように、縦列に接続されたインダクタＬ１，Ｌ２の接続形態をダブルシャント形態と呼ぶ。【０００６】
一方、図１２の左側の構成は、このピーキング回路の等価回路を示している。すなわち、ダブルシャント形態のインダクタＬ１，Ｌ２から構成されるピーキング回路は、ダブルシャント形態のインダクタＬ１ｅｆｆ，Ｌ２ｅｆｆと、このインダクタＬ１ｅｆｆ，Ｌ２ｅｆｆの接続点と出力端子ＯＵＴとの間に挿入されたインダクタＬ３ｅｆｆとから構成されるピーキング回路と等価となる。インダクタＬ３ｅｆｆは、インダクタＬ１とインダクタＬ２との誘導結合によって等価的に形成されるインダクタである。このインダクタＬ３ｅｆｆのように回路の出力ノードと回路とを結ぶインダクタの接続形態をシリーズ形態と呼ぶ。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ピーキング回路においてダブルシャント形態に加えてシリーズ形態を用いると、半導体集積回路の周波数帯域を効果的に延伸することができる。文献１に開示されたピーキング回路では、シリーズ形態のインダクタＬ３ｅｆｆが等価的に形成されているが、このインダクタＬ３ｅｆｆとダブルシャント形態のインダクタＬ１ｅｆｆ，Ｌ２ｅｆｆとは誘導結合を形成しているわけではないので、ダブルシャント形態とシリーズ形態とを誘導結合させた場合に比べて周波数帯域の延伸効果が制限されるという問題点があった。また、文献１に開示されたピーキング回路では、インダクタＬ３ｅｆｆに関連する誘導結合を設計パラメータとして用いることができないため、ピーキング特性の設計が難しいという問題点があった。【０００８】
また、文献１では、ダブルシャント形態の２個のインダクタを１個のスパイラル内に巻き込む形態が開示されているが、３個以上のインダクタを巻く構成が開示されていない。このため、文献１に開示されたインダクタの構成を用いて、ダブルシャント形態とシリーズ形態とを誘導結合させて回路の周波数帯域を延伸しようとすると、ダブルシャント形態とシリーズ形態とを別個に作製せざるを得ず、半導体集積回路の面積が増大するという問題点があった。特に、差動回路にピーキング回路を付与する場合、回路の正相側と逆相側のそれぞれにピーキング回路用のインダクタが必要になるので、回路の面積が著しく増大する。【０００９】
さらに、文献１に開示されたピーキング回路では、ダブルシャント形態とシリーズ形態との間の誘導結合の方向性を自由に選択することができないという問題点があった。【００１０】
本発明は、上記課題を解決するためになされたもので、ピーキング回路を形成するのに要する面積を削減することができ、かつピーキング特性の設計の自由度を高めることができるインダクタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のインダクタは、インダクタ領域の外周にスパイラルの形状に形成され、始点が第１の端子と接続された第１のインダクタ配線と、この第１のインダクタ配線の終点を始点として前記インダクタ領域の内周にスパイラルの形状に形成され、終点が第２の端子と接続された第２のインダクタ配線と、前記第１のインダクタ配線と前記第２のインダクタ配線との接続点を始点として前記第１のインダクタ配線と前記第２のインダクタ配線とに挟まれる領域にスパイラルの形状に形成され、終点が第３の端子と接続された第３のインダクタ配線とを備えることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、３個のインダクタ配線を、１個のスパイラルの面積で形成することができるので、３個のインダクタを用いる帯域延伸効果の大きなピーキング回路を小面積で形成することができる。本発明では、ダブルシャント形態のインダクタとシリーズ形態のインダクタとを別個のインダクタ領域に設ける場合と比較して、ピーキング回路を形成するのに要するインダクタの面積を１／２に削減可能である。その結果、本発明では、高速動作する半導体集積回路を低コストで提供することができる。また、本発明では、各インダクタ配線の巻き方向および各インダクタ配線間の距離を設計時に変更することにより、各インダクタ配線間の結合係数および結合方向を自由に選択することができ、インダクタと容量との関係を調整可能となるので、ピーキング特性の設計の自由度を高めることができる。その結果、本発明では、従来のインダクタを用いる場合と比較して、ピーキング回路の帯域延伸効果を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施例に係るインダクタの平面図である。
【図２】図２は、本発明の第１実施例に係るインダクタの断面図である。
【図３】図３は、本発明の第１実施例に係るインダクタをピーキング回路として使用したＣＭＬ回路の回路図である。
【図４】図４は、本発明の第２実施例に係るインダクタの平面図である。
【図５】図５は、本発明の第２実施例に係るインダクタの断面図である。
【図６】図６は、本発明の第２実施例に係るインダクタをピーキング回路として使用したＣＭＬ回路の回路図である。
【図７】図７は、本発明の第１実施例および第２実施例に係るインダクタによる面積の削減効果を説明する図である。
【図８】図８は、本発明の第２実施例に係るインダクタによる帯域延伸効果を説明する図である。
【図９】図９は、本発明の第２実施例に係るインダクタによる帯域延伸効果を説明する図である。
【図１０】図１０は、従来のインダクタを用いたＣＭＬ回路および本発明の第２実施例に係るインダクタを用いたＣＭＬ回路の群遅延を示す図である。
【図１１Ａ−１１Ｂ】図１１Ａ−図１１Ｂは、従来のダブルシャント形態のインダクタの平面図である。
【図１１Ｃ−１１Ｄ】図１１Ｃ−図１１Ｄは、従来のダブルシャント形態のインダクタの等価回路図である。
【図１２】図１２は、ダブルシャント形態のインダクタを使用したピーキング回路とその等価回路とを示す回路図である。
【発明を実施するための形態】
【００１４】
［第１実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１実施例に係るインダクタの平面図、図２は図１のインダクタのＡ−Ａ線断面図である。なお、図１では、複数の金属配線層を透視して記している。図１において、本実施例のインダクタ１は、第１のシャントインダクタＬ１１Ｐ（第１のインダクタ配線）と、第２のシャントインダクタＬ１２Ｐ（第２のインダクタ配線）と、第１のシリーズインダクタＬ１３Ｐ（第３のインダクタ配線）とからなる。
【００１５】
以下、インダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐが形成される矩形または円形の領域をインダクタ領域と呼ぶ。図１の例では、点線で示す領域がインダクタ領域となる。
第１のシャントインダクタＬ１１Ｐは、第１の金属配線層３０を用いて形成され、インダクタ領域の最外周を平面視時計回りに１周するようにスパイラル状に形成される。第１のシャントインダクタＬ１１Ｐの始点は端子Ｎ１１Ｐと接続される。
【００１６】
第２のシャントインダクタＬ１２Ｐは、第１の金属配線層３０を用いて形成され、第１のシャントインダクタＬ１１Ｐの終点を始点としてインダクタ領域の最内周を平面視時計回りに３分の４周するようにスパイラル状に形成される。第２のシャントインダクタＬ１２Ｐの終点は端子Ｎ１２Ｐと接続される。
【００１７】
ただし、第２のシャントインダクタＬ１２Ｐは、端子Ｎ１２Ｐへ至る途中で第１のシャントインダクタＬ１１Ｐおよび第１のシリーズインダクタＬ１３Ｐと交差するので、コンタクト（ビアホール）１０によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１２Ｐと接続するように形成される。これにより、第１のシャントインダクタＬ１１Ｐおよび第１のシリーズインダクタＬ１３Ｐと接触することなく、第２のシャントインダクタＬ１２Ｐを端子Ｎ１２Ｐと接続することができる。
【００１８】
第１のシリーズインダクタＬ１３Ｐは、第１の金属配線層３０を用いて形成され、第１のシャントインダクタＬ１１Ｐと第２のシャントインダクタＬ１２Ｐとの接続点１１を始点として第１のシャントインダクタＬ１１Ｐと第２のシャントインダクタＬ１２Ｐに挟まれる円周上を平面視反時計回りに２分の１周するようにスパイラル状に形成される。すなわち、第１のシリーズインダクタＬ１３Ｐは、第１のシャントインダクタＬ１１Ｐの内側に沿って第１のシャントインダクタＬ１１Ｐと逆巻きに形成される。第１のシリーズインダクタＬ１３Ｐの終点は端子Ｎ１３Ｐと接続される。
【００１９】
ただし、第１のシリーズインダクタＬ１３Ｐは、端子Ｎ１３Ｐへ至る途中で第１のシャントインダクタＬ１１Ｐと交差するので、コンタクト１２によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１３Ｐと接続するように形成される。これにより、第１のシャントインダクタＬ１１Ｐと接触することなく、第１のシリーズインダクタＬ１３Ｐを端子Ｎ１３Ｐと接続することができる。
【００２０】
第１の金属配線層３０と第２の金属配線層３１との間は、図２に示すように絶縁層１３によって絶縁される。こうして、２層の金属配線層３０，３１と絶縁層１３とによってインダクタ１を製作することができる。これらの金属配線層３０，３１および絶縁層１３は、図示しない半導体基板上に形成されている。
【００２１】
第２のシャントインダクタＬ１２Ｐの始点から終点への巻き方向は、第１のシャントインダクタＬ１１Ｐの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。同様に、第１のシリーズインダクタＬ１３Ｐの始点から終点への巻き方向は、第１のシャントインダクタＬ１１Ｐの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。ただし、回路の帯域を延伸しようとする場合には、第１のシャントインダクタＬ１１Ｐと第１のシリーズインダクタＬ１３Ｐを逆方向に結合することにより、第１のシリーズインダクタＬ１３Ｐによる共振周波数をピーキングゲインの増加を抑えて高周波側に設定できる効果をもたらす。
【００２２】
また、本実施例では、第１の金属配線層と第２の金属配線層を用いた例を示しているが、より多くの配線層を使用して、金属配線層の上下を重ねるように構成すること、金属配線層の抵抗値を減ずることは、容易に類推可能である。
【００２３】
図１、図２に示した本実施例のインダクタ１をピーキング回路として使用したＣＭＬ（Current Mode Logic）回路を図３に示す。ＣＭＬ回路は、ゲートが正相入力端子ＩＮＰに接続されたＭＯＳトランジスタＭ１と、ゲートが逆相入力端子ＩＮＮに接続されたＭＯＳトランジスタＭ２と、ゲートが電源ＶＤＤに接続され、ソースがＭＯＳトランジスタＭ１のドレインに接続されたＭＯＳトランジスタＭ３と、ゲートが電源ＶＤＤに接続され、ソースがＭＯＳトランジスタＭ２のドレインに接続されたＭＯＳトランジスタＭ４と、アノード端子がＭＯＳトランジスタＭ１，Ｍ２のソースに共通に接続され、カソードが接地された電流源ＩＳ１と、端子Ｎ１１ＰがＭＯＳトランジスタＭ３のドレインに接続され、端子Ｎ１３ＰがＣＭＬ回路の出力端子ＯＵＴＰに接続されたインダクタ１と、端子Ｎ１１ＮがＭＯＳトランジスタＭ４のドレインに接続され、端子Ｎ１３ＮがＣＭＬ回路の出力端子ＯＵＴＮに接続されたインダクタ１ａと、一端が電源ＶＤＤに接続され、他端がインダクタ１の端子Ｎ１２Ｐに接続された負荷抵抗Ｒ１と、一端が電源ＶＤＤに接続され、他端がインダクタ１ａの端子Ｎ１２Ｎに接続された負荷抵抗Ｒ２とから構成される。
【００２４】
正相側のインダクタ１の構成は、図１、図２に示したとおりである。逆相側のインダクタ１ａもインダクタ１と同様の構成である。すなわち、インダクタ１ａは、インダクタ１のＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐ，Ｎ１１Ｐ，Ｎ１２Ｐ，Ｎ１３Ｐを、それぞれＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎ，Ｎ１１Ｎ，Ｎ１２Ｎ，Ｎ１３Ｎに置き換えたものに相当するので、詳細な説明は省略する。
【００２５】
図３におけるＫ１１２Ｐは第１のシャントインダクタＬ１１Ｐと第２のシャントインダクタＬ１２Ｐとの間の結合係数、Ｋ１３１Ｐは第１のシャントインダクタＬ１１Ｐと第１のシリーズインダクタＬ１３Ｐとの間の結合係数、Ｋ１２３Ｐは第２のシャントインダクタＬ１２Ｐと第１のシリーズインダクタＬ１３Ｐとの間の結合係数である。同様に、Ｋ１１２Ｎは第１のシャントインダクタＬ１１Ｎと第２のシャントインダクタＬ１２Ｎとの間の結合係数、Ｋ１３１Ｎは第１のシャントインダクタＬ１１Ｎと第１のシリーズインダクタＬ１３Ｎとの間の結合係数、Ｋ１２３Ｎは第２のシャントインダクタＬ１２Ｎと第１のシリーズインダクタＬ１３Ｎとの間の結合係数である。
【００２６】
本実施例のインダクタ１，１ａを使用したＣＭＬ回路の動作を説明する。ＣＭＬ回路の正相入力端子ＩＮＰと逆相入力端子ＩＮＮには差動信号が入力される。出力端子ＯＵＴＰとＯＵＴＮには、負荷容量（不図示）が接続される。この負荷容量は、ＣＭＬ回路の後段に接続される回路のトランジスタなどに起因する寄生容量成分である。ＣＭＬ回路は、差動入力信号を所望のゲインで増幅することが求められる。そして、所望のゲインを、所望の高い周波数帯域まで平坦に得ることが理想となる。
【００２７】
ＣＭＬ回路の出力端子ＯＵＴＰから出力される出力電圧の振幅は、ＤＣ的には抵抗Ｒ１の値と電流源ＩＳ１を流れる電流Ｉとの積で決定される。同様に、出力端子ＯＵＴＮから出力される出力電圧の振幅は、ＤＣ的には抵抗Ｒ２の値と電流Ｉとの積で決定される。入力電圧振幅に対する出力電圧振幅の比がＣＭＬ回路のゲインとなる。
【００２８】
以下、正相側についてＣＭＬ回路の高周波動作を説明する。インダクタ１をインダクタンスのない配線と仮定すると、出力端子ＯＵＴＰに付加される負荷容量に端子Ｎ１１Ｐ，Ｎ１２Ｐの寄生容量を加えた全容量Ｃと、負荷抵抗Ｒ１とによって決まる時定数Ｒ１×Ｃにより、ＣＭＬ回路の正相側の−３ｄＢ帯域が決定される。したがって、全容量Ｃが大きいと、ＣＭＬ回路の周波数帯域は低くなってしまう。
【００２９】
一方、本実施例では、出力端子ＯＵＴＰに付加される負荷容量をインダクタ１の第１のシリーズインダクタＬ１３ＰによってＣＭＬ回路から高周波的に切り離す。また、端子Ｎ１１Ｐの寄生容量は、第１のシャントインダクタＬ１１ＰによってＣＭＬ回路から高周波的に切り離され、端子Ｎ１２Ｐの寄生容量は、第２のシャントインダクタＬ１２ＰによってＣＭＬ回路から高周波的に切り離される。
【００３０】
したがって、ＣＭＬ回路の出力電圧の応答は、端子Ｎ１１Ｐの寄生容量と第１のシャントインダクタＬ１１Ｐとから構成される共振回路の高周波の極（共振周波数）と、端子Ｎ１２Ｐの寄生容量と第２のシャントインダクタＬ１２Ｐとから構成される共振回路の高周波の極と、出力端子ＯＵＴＰに付加される負荷容量と第１のシリーズインダクタＬ１３Ｐとから構成される共振回路の高周波の極のそれぞれによって決定される。ＣＭＬ回路の逆相側の高周波動作は、出力端子ＯＵＴＰとインダクタ１に関する記述を、出力端子ＯＵＴＮとインダクタ１ａに関する記述に置き換えればよいので、説明は省略する。
【００３１】
以上のようにして、本実施例では、インダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３からなるピーキング回路およびインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎからなるピーキング回路によってＣＭＬ回路の周波数帯域を延伸することができる。本実施例では、３個のインダクタを、１個のインダクタスパイラルの面積で形成することができるので、３個のインダクタを用いる帯域延伸効果の大きなピーキング回路を小面積で形成することができる。本実施例では、ダブルシャント形態のインダクタとシリーズ形態のインダクタとを別個のインダクタ領域に設ける場合と比較して、ピーキング回路を形成するのに要するインダクタの面積を１／２に削減可能である。その結果、本実施例では、高速動作する半導体集積回路を低コストで提供することができる。
【００３２】
また、文献１に開示された従来のインダクタでは、インダクタＬ３ｅｆｆに関連する誘導結合を設計パラメータとして用いることができず、ダブルシャント形態とシリーズ形態との間の誘導結合の方向性を自由に選択することができないので、ピーキング回路を構成する各容量と各インダクタの値を、所望のピーキング量とピーキング周波数に合わせ込む自由度が少ないという問題点があった。文献１に開示された従来のインダクタでは、低周波側にピーキング周波数を設定しようとすると、インダクタ値を大きく設定しなければならないためにピーキング量が大きくなり過ぎる。逆に、ピーキング量を抑えようとしてインダクタ値を小さくすると、ピーキング周波数が高くなり過ぎて、所望の平坦な帯域延伸を得にくくなる。
【００３３】
これに対して、本実施例では、各インダクタの巻き方向および各インダクタ間の距離を設計時に変更することにより、第１、第２のシャントインダクタＬ１１Ｐ，Ｌ１２Ｐと第１のシリーズインダクタＬ１３Ｐとの間の結合係数Ｋ１３１Ｐ，Ｋ１２３Ｐおよび結合方向を自由に選択することができ、インダクタと容量との関係を調整可能となるので、ピーキング特性の設計の自由度を高めることができる。同様に、逆相側についても、第１、第２のシャントインダクタＬ１１Ｎ，Ｌ１２Ｎと第１のシリーズインダクタＬ１３Ｎとの間の結合係数Ｋ１３１Ｎ，Ｋ１２３Ｎおよび結合方向を自由に選択することができる。本実施例では、ピーキング特性の設計の自由度を高めることにより、より一層の帯域延伸効果を得ることができる。
【００３４】
また、本実施例では、ピーキング回路のシリーズ形態のインダクタとなる第１のシリーズインダクタＬ１３Ｐを、ピーキング回路のダブルシャント形態のインダクタとなる第１のシャントインダクタＬ１１Ｐと逆巻きに形成する。第１のシリーズインダクタＬ１３Ｐを第１のシャントインダクタＬ１１Ｐと逆巻きに形成すると、結合方向の選択の自由度が制限されることになるが、ピーキング回路の帯域延伸効果を更に高めることができる。特に、逆巻きに形成することにより第１のシリーズインダクタＬ１３Ｐと第１のシャントインダクタＬ１１Ｐとの誘導結合が、端子Ｎ１３Ｐに接続される負荷の容量と第１のシリーズインダクタＬ１３Ｐとで形成される共振周波数を高周波側に移す作用を生み出す。この作用は、第１のシリーズインダクタＬ１３Ｐの自己インダクタンスを単純に減じて得られる作用とは異なる。
【００３５】
また、本実施例では、各インダクタ配線を、第１の金属配線層を用いて形成し、他のインダクタ配線と交差する箇所のみコンタクトを介して第２の金属配線層に退避するように形成したことにより、２層の金属配線層によって複数個のインダクタを製作することができる。本実施例では、インダクタを構成するのに必要な層数を抑えることができるので、複数個のインダクタを用いたピーキング回路を搭載する半導体集積回路を、低コストで提供することができる。
【００３６】
なお、図１から明らかなように、第１のシリーズインダクタＬ１３Ｐには、第１のシャントインダクタＬ１１Ｐの内周と第２のシャントインダクタＬ１２Ｐの内周とに挟まれる領域に形成される部分と、第１のシャントインダクタＬ１１Ｐの内周と第２のシャントインダクタＬ１２Ｐの外周とに挟まれる領域に形成される部分とが存在する。これら２つの領域のどちらに第１のシリーズインダクタＬ１３Ｐが形成されていても構わない。第１のシャントインダクタＬ１１Ｐと第１のシリーズインダクタＬ１３Ｐの隣接した配置と巻き込み方向が相互インダクタンスの値と正負を決定する。
【００３７】
［第２実施例］
次に、第２実施例について説明する。図４は本発明の第２実施例に係るインダクタの平面図、図５は図４のインダクタのＢ−Ｂ線断面図である。なお、図４では、複数の金属配線層を透視して記している。本実施例は、差動回路の正相側に用いる３個のインダクタと逆相側に用いる３個のインダクタとを１個のスパイラル内に巻き込んだものである。図４において、本実施例のインダクタ２は、正相側の第１のシャントインダクタＬ１１Ｐ（第１のインダクタ配線）と、正相側の第２のシャントインダクタＬ１２Ｐ（第２のインダクタ配線）と、正相側の第１のシリーズインダクタＬ１３Ｐ（第３のインダクタ配線）と、逆相側の第１のシャントインダクタＬ１１Ｎ（第４のインダクタ配線）と、逆相側の第２のシャントインダクタＬ１２Ｎ（第５のインダクタ配線）と、逆相側の第１のシリーズインダクタＬ１３Ｎ（第６のインダクタ配線）とからなる。図１と同様に、図４では点線で示す領域がインダクタ領域となる。
【００３８】
正相側の第１のシャントインダクタＬ１１Ｐは、第１の金属配線層３０を用いて形成され、インダクタ領域の外周を平面視時計回りに１周するようにスパイラル状に形成される。正相側の第１のシャントインダクタＬ１１Ｐの始点は端子Ｎ１１Ｐと接続される。
【００３９】
正相側の第２のシャントインダクタＬ１２Ｐは、第１の金属配線層３０を用いて形成され、正相側の第１のシャントインダクタＬ１１Ｐの終点を始点としてインダクタ領域の内周を平面視時計回りに３分の４周するようにスパイラル状に形成される。正相側の第２のシャントインダクタＬ１２Ｐの終点は端子Ｎ１２Ｐと接続される。
【００４０】
ただし、正相側の第２のシャントインダクタＬ１２Ｐは、端子Ｎ１２Ｐへ至る途中で正相側の第１のシャントインダクタＬ１１Ｐ、正相側の第１のシリーズインダクタＬ１３Ｐ、逆相側の第１のシャントインダクタＬ１１Ｎおよび逆相側の第２のシャントインダクタＬ１２Ｎと交差するので、コンタクト（ビアホール）１０によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１２Ｐと接続するように形成される。これにより、正相側の第１のシャントインダクタＬ１１Ｐ、正相側の第１のシリーズインダクタＬ１３Ｐ、逆相側の第１のシャントインダクタＬ１１Ｎおよび逆相側の第２のシャントインダクタＬ１２Ｎと接触することなく、正相側の第２のシャントインダクタＬ１２Ｐを端子Ｎ１２Ｐと接続することができる。
【００４１】
正相側の第１のシリーズインダクタＬ１３Ｐは、第１の金属配線層３０を用いて形成され、正相側の第１のシャントインダクタＬ１１Ｐと正相側の第２のシャントインダクタＬ１２Ｐとの接続点１１を始点として正相側の第１のシャントインダクタＬ１１Ｐと正相側の第２のシャントインダクタＬ１２Ｐに挟まれる円周上を平面視反時計回りに２分の１周するようにスパイラル状に形成される。すなわち、正相側の第１のシリーズインダクタＬ１３Ｐは、正相側の第１のシャントインダクタＬ１１Ｐの内側に沿って正相側の第１のシャントインダクタＬ１１Ｐと逆巻きに形成される。正相側の第１のシリーズインダクタＬ１３Ｐの終点は端子Ｎ１３Ｐと接続される。
【００４２】
ただし、正相側の第１のシリーズインダクタＬ１３Ｐは、端子Ｎ１３Ｐへ至る途中で正相側の第１のシャントインダクタＬ１１Ｐおよび逆相側の第１のシャントインダクタＬ１１Ｎと交差するので、コンタクト１２によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１３Ｐと接続するように形成される。これにより、正相側の第１のシャントインダクタＬ１１Ｐおよび逆相側の第１のシャントインダクタＬ１１Ｎと接触することなく、正相側の第１のシリーズインダクタＬ１３Ｐを端子Ｎ１３Ｐと接続することができる。
【００４３】
逆相側の第１のシャントインダクタＬ１１Ｎは、第１の金属配線層３０を用いて形成され、インダクタ領域の外周を平面視反時計回りに１周するようにスパイラル状に形成される。逆相側の第１のシャントインダクタＬ１１Ｎの始点は端子Ｎ１１Ｎと接続される。
【００４４】
ただし、逆相側の第１のシャントインダクタＬ１１Ｎは、始点から終点へ至る途中で正相側の第１のシャントインダクタＬ１１Ｐと交差するので、コンタクト１４によって第２の金属配線層３１と接続され、正相側の第１のシャントインダクタＬ１１Ｐとの交差が終わるコンタクト１５の位置まで第２の金属配線層３１を用いて形成される。そして、逆相側の第１のシャントインダクタＬ１１Ｎは、コンタクト１５によって第１の金属配線層３０と接続され、以後は終点の位置まで第１の金属配線層３０を用いて形成される。これにより、正相側の第１のシャントインダクタＬ１１Ｐと接触することなく、逆相側の第１のシャントインダクタＬ１１Ｎを形成することができる。
【００４５】
逆相側の第２のシャントインダクタＬ１２Ｎは、第１の金属配線層３０を用いて形成され、逆相側の第１のシャントインダクタＬ１１Ｎの終点を始点としてインダクタ領域の内周を平面視反時計回りに３分の４周するようにスパイラル状に形成される。逆相側の第２のシャントインダクタＬ１２Ｎの終点は端子Ｎ１２Ｎと接続される。
【００４６】
ただし、逆相側の第２のシャントインダクタＬ１２Ｎは、始点から端子Ｎ１２Ｎへ至る途中で正相側の第２のシャントインダクタＬ１２Ｐと交差するので、コンタクト１６によって第２の金属配線層３１と接続され、正相側の第２のシャントインダクタＬ１２Ｐとの交差が終わるコンタクト１７の位置まで第２の金属配線層３１を用いて形成される。そして、逆相側の第２のシャントインダクタＬ１２Ｎは、コンタクト１７によって第１の金属配線層３０と接続される。
【００４７】
この第１の金属配線層３０を用いて形成された逆相側の第２のシャントインダクタＬ１２Ｎは、再び正相側の第２のシャントインダクタＬ１２Ｐと交差するので、コンタクト１８によって第２の金属配線層３１と接続され、正相側の第２のシャントインダクタＬ１２Ｐとの交差が終わるコンタクト１９の位置まで第２の金属配線層３１を用いて形成される。そして、逆相側の第２のシャントインダクタＬ１２Ｎは、コンタクト１９によって第１の金属配線層３０と接続される。
【００４８】
さらに、逆相側の第２のシャントインダクタＬ１２Ｎは、正相側の第１のシャントインダクタＬ１１Ｐ、正相側の第２のシャントインダクタＬ１２Ｐ、逆相側の第１のシャントインダクタＬ１１Ｎおよび逆相側の第１のシリーズインダクタＬ１３Ｎと交差するので、コンタクト２０によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１２Ｎと接続するように形成される。こうして、正相側の第１のシャントインダクタＬ１１Ｐ、正相側の第２のシャントインダクタＬ１２Ｐ、逆相側の第１のシャントインダクタＬ１１Ｎおよび逆相側の第１のシリーズインダクタＬ１３Ｎと接触することなく、逆相側の第２のシャントインダクタＬ１２Ｎを端子Ｎ１２Ｎと接続することができる。
【００４９】
逆相側の第１のシリーズインダクタＬ１３Ｎは、第１の金属配線層３０を用いて形成され、逆相側の第１のシャントインダクタＬ１１Ｎと逆相側の第２のシャントインダクタＬ１２Ｎとの接続点であるコンタクト１６の位置を始点として逆相側の第１のシャントインダクタＬ１１Ｎと逆相側の第２のシャントインダクタＬ１２Ｎに挟まれる円周上を平面視時計回りに２分の１周するようにスパイラル状に形成される。すなわち、逆相側の第１のシリーズインダクタＬ１３Ｎは、逆相側の第１のシャントインダクタＬ１１Ｎの内側に沿って逆相側の第１のシャントインダクタＬ１１Ｎと逆巻きに形成される。逆相側の第１のシリーズインダクタＬ１３Ｎの終点は端子Ｎ１３Ｎと接続される。
【００５０】
ただし、逆相側の第１のシリーズインダクタＬ１３Ｎは、端子Ｎ１３Ｎへ至る途中で正相側の第１のシャントインダクタＬ１１Ｐおよび逆相側の第１のシャントインダクタＬ１１Ｎと交差するので、コンタクト２１によって第２の金属配線層３１と接続され、以後は第２の金属配線層３１を用いて端子Ｎ１３Ｎと接続するように形成される。これにより、正相側の第１のシャントインダクタＬ１１Ｐおよび逆相側の第１のシャントインダクタＬ１１Ｎと接触することなく、逆相側の第１のシリーズインダクタＬ１３Ｎを端子Ｎ１３Ｎと接続することができる。
【００５１】
第１実施例と同様に、第１の金属配線層３０と第２の金属配線層３１との間は、図５に示すように絶縁層１３によって絶縁される。こうして、２層の金属配線層３０，３１と絶縁層１３とによってインダクタ２を製作することができる。これらの金属配線層３０，３１および絶縁層１３は、図示しない半導体基板上に形成されている。
【００５２】
正相側の第２のシャントインダクタＬ１２Ｐの始点から終点への巻き方向は、正相側の第１のシャントインダクタＬ１１Ｐの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。正相側の第１のシリーズインダクタＬ１３Ｐの始点から終点への巻き方向は、正相側の第１のシャントインダクタＬ１１Ｐの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。また、逆相側の第２のシャントインダクタＬ１２Ｎの始点から終点への巻き方向は、逆相側の第１のシャントインダクタＬ１１Ｎの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。逆相側の第１のシリーズインダクタＬ１３Ｎの始点から終点への巻き方向は、逆相側の第１のシャントインダクタＬ１１Ｎの始点から終点への巻き方向と同方向でもよいし、逆方向でもよい。
【００５３】
図４に示すように、インダクタ２において、逆相側の第１のシャントインダクタＬ１１Ｎは、正相側および逆相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐ，Ｌ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎのスパイラルの中心２２を通る直線であって且つこのスパイラルが形成された平面と平行な直線２３に関して、正相側の第１のシャントインダクタＬ１１Ｐと線対称に形成される。逆相側の第２のシャントインダクタＬ１２Ｎは、直線２３に関して正相側の第２のシャントインダクタＬ１２Ｐと線対称に形成される。逆相側の第１のシリーズインダクタＬ１３Ｎは、直線２３に関して正相側の第１のシリーズインダクタＬ１３Ｐと線対称に形成される。このように、本実施例では、正相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐと逆相側のインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎとを線対称に配置することにより、差動信号用のピーキング回路に必要な６個のインダクタを少ない層数で集積するのに最適なレイアウトを実現することができる。なお、正相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐと逆相側のインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎとを線対称に配置することにより、相互コンダクタンスも大きく得られる。相互コンダクタンスが多少小さくなっても良い場合は、回路レイアウトの都合に合わせて、例えば正相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐ、もしくは逆相側のインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎを、スパイラルの中心２２がズレないように数度から４５度程度まで回転させて配置しても良い。
【００５４】
図４、図５に示したインダクタ２をピーキング回路として使用したＣＭＬ回路を図６に示す。ＣＭＬ回路は、ゲートが正相入力端子ＩＮＰに接続されたＭＯＳトランジスタＭ１と、ゲートが逆相入力端子ＩＮＮに接続されたＭＯＳトランジスタＭ２と、ゲートが電源ＶＤＤに接続され、ソースがＭＯＳトランジスタＭ１のドレインに接続されたＭＯＳトランジスタＭ３と、ゲートが電源ＶＤＤに接続され、ソースがＭＯＳトランジスタＭ２のドレインに接続されたＭＯＳトランジスタＭ４と、アノード端子がＭＯＳトランジスタＭ１，Ｍ２のソースに共通に接続され、カソードが接地された電流源ＩＳ１と、端子Ｎ１１ＰがＭＯＳトランジスタＭ３のドレインに接続され、端子Ｎ１１ＮがＭＯＳトランジスタＭ４のドレインに接続され、端子Ｎ１３ＰがＣＭＬ回路の出力端子ＯＵＴＰに接続され、端子Ｎ１３ＮがＣＭＬ回路の出力端子ＯＵＴＮに接続されたインダクタ２と、一端が電源ＶＤＤに接続され、他端がインダクタ２の端子Ｎ１２Ｐに接続された負荷抵抗Ｒ１と、一端が電源ＶＤＤに接続され、他端がインダクタ２の端子Ｎ１２Ｎに接続された負荷抵抗Ｒ２とから構成される。
【００５５】
本実施例のインダクタ２を使用したＣＭＬ回路の動作を説明する。ＣＭＬ回路の正相入力端子ＩＮＰと逆相入力端子ＩＮＮには差動信号が入力される。出力端子ＯＵＴＰとＯＵＴＮには、負荷容量（不図示）が接続される。第１実施例で説明したとおり、この負荷容量は、ＣＭＬ回路の後段に接続される回路のトランジスタなどに起因する寄生容量成分である。ＣＭＬ回路は、差動入力信号を所望のゲインで増幅することが求められる。そして、所望のゲインを、所望の高い周波数帯域まで平坦に得ることが理想となる。
【００５６】
ＣＭＬ回路の出力端子ＯＵＴＰから出力される出力電圧の振幅は、ＤＣ的には抵抗Ｒ１の値と電流源ＩＳ１を流れる電流Ｉとの積で決定される。同様に、出力端子ＯＵＴＮから出力される出力電圧の振幅は、ＤＣ的には抵抗Ｒ２の値と電流Ｉとの積で決定される。入力電圧振幅に対する出力電圧振幅の比がＣＭＬ回路のゲインとなる。
【００５７】
以下、正相側についてＣＭＬ回路の高周波動作を説明する。インダクタ２をインダクタンスのない配線と仮定すると、出力端子ＯＵＴＰに付加される負荷容量に端子Ｎ１１Ｐ，Ｎ１２Ｐの寄生容量を加えた全容量Ｃと、負荷抵抗Ｒ１とによって決まる時定数Ｒ１×Ｃにより、ＣＭＬ回路の正相側の−３ｄＢ帯域が決定される。したがって、全容量Ｃが大きいと、ＣＭＬ回路の周波数帯域は低くなってしまう。
【００５８】
一方、本実施例では、出力端子ＯＵＴＰに付加される負荷容量をインダクタ２の正相側の第１のシリーズインダクタＬ１３ＰによってＣＭＬ回路から高周波的に切り離す。また、端子Ｎ１１Ｐの寄生容量は、正相側の第１のシャントインダクタＬ１１ＰによってＣＭＬ回路から高周波的に切り離され、端子Ｎ１２Ｐの寄生容量は、正相側の第２のシャントインダクタＬ１２ＰによってＣＭＬ回路から高周波的に切り離される。
【００５９】
したがって、ＣＭＬ回路の出力電圧の応答は、端子Ｎ１１Ｐの寄生容量と正相側の第１のシャントインダクタＬ１１Ｐとから構成される共振回路の高周波の極（共振周波数）と、端子Ｎ１２Ｐの寄生容量と正相側の第２のシャントインダクタＬ１２Ｐとから構成される共振回路の高周波の極と、出力端子ＯＵＴＰに付加される負荷容量と正相側の第１のシリーズインダクタＬ１３Ｐとから構成される共振回路の高周波の極のそれぞれによって決定される。ＣＭＬ回路の逆相側の高周波動作は、出力端子ＯＵＴＰと正相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３Ｐに関する記述を、出力端子ＯＵＴＮと逆相側のインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎに関する記述に置き換えればよいので、説明は省略する。
【００６０】
以上のようにして、本実施例では、正相側のインダクタＬ１１Ｐ，Ｌ１２Ｐ，Ｌ１３からなるピーキング回路および逆相側のインダクタＬ１１Ｎ，Ｌ１２Ｎ，Ｌ１３Ｎからなるピーキング回路によってＣＭＬ回路の周波数帯域を延伸することができる。本実施例では、正相側の３個のインダクタと逆相側の３個のインダクタとを、１個のインダクタスパイラルの面積で形成することができるので、正相側と逆相側に３個ずつインダクタを用いる帯域延伸効果の大きなピーキング回路を小面積で形成することができる。本実施例では、ダブルシャント形態のインダクタとシリーズ形態のインダクタとを別個のインダクタ領域に設ける場合と比較して、ピーキング回路を形成するのに要するインダクタの面積を１／４に削減可能であり、正相側のインダクタと逆相側のインダクタを別個に形成する第１実施例と比較して、インダクタの形成に要する面積を２分の１に削減可能である。その結果、本実施例では、高速動作する差動構成の半導体集積回路を低コストで提供することができる。
【００６１】
文献１に開示された従来のインダクタでは、インダクタＬ３ｅｆｆに関連する誘導結合を設計パラメータとして用いることができず、ダブルシャント形態とシリーズ形態との間の誘導結合の方向性を自由に選択することができないので、ピーキング回路を構成する各容量と各インダクタの値を、所望のピーキング量とピーキング周波数に合わせ込む自由度が少ない。
【００６２】
これに対して、本実施例では、各インダクタを隣接させる順番、各インダクタの巻き方向および各インダクタ間の距離を設計時に変更することにより、正相側の第１、第２のシャントインダクタＬ１１Ｐ，Ｌ１２Ｐと正相側の第１のシリーズインダクタＬ１３Ｐとの間の結合係数Ｋ１３１Ｐ，Ｋ１２３Ｐおよび結合方向を自由に選択することができ、インダクタと容量との関係を調整可能となるので、ピーキング特性の設計の自由度を高めることができる。同様に、逆相側についても、逆相側の第１、第２のシャントインダクタＬ１１Ｎ，Ｌ１２Ｎと逆相側の第１のシリーズインダクタＬ１３Ｎとの間の結合係数Ｋ１３１Ｎ，Ｋ１２３Ｎおよび結合方向を自由に選択することができる。本実施例では、ピーキング特性の設計の自由度を高めることにより、より一層の帯域延伸効果を得ることができる。さらに、本実施例では、正相側のインダクタ群と逆相側のインダクタ群とを強く誘導結合させることができる。その結果、本実施例では、従来のインダクタを用いる場合と比較して、ピーキング回路の帯域延伸効果を高めることができる。
【００６３】
また、本実施例では、ピーキング回路のシリーズ形態のインダクタとなる逆相側の第１のシリーズインダクタＬ１３Ｎを、ピーキング回路のダブルシャント形態のインダクタとなる逆相側の第１のシャントインダクタＬ１１Ｎと逆巻きに形成する。逆相側の第１のシリーズインダクタＬ１３Ｎを逆相側の第１のシャントインダクタＬ１１Ｎと逆巻きに形成すると、結合方向の選択の自由度が制限されることになるが、ピーキング回路の帯域延伸効果を更に高めることができる。
【００６４】
また、本実施例では、各インダクタ配線を、第１の金属配線層を用いて形成し、他のインダクタ配線と交差する箇所のみコンタクトを介して第２の金属配線層に退避するように形成したことにより、２層の金属配線層によって複数個のインダクタを製作することができる。本実施例では、インダクタを構成するのに必要な層数を抑えることができるので、複数個のインダクタを用いたピーキング回路を搭載する半導体集積回路を、低コストで提供することができる。
【００６５】
図７を用いて、第１実施例と第２実施例によるインダクタ面積の削減効果を説明する。図７では、図３に示したような差動構成のピーキング回路を形成するインダクタの面積を示している。また、図７では、第２実施例のインダクタ２の面積を１として面積を正規化している。以下、このインダクタ２の１個分の領域をインダクタ領域と呼ぶ。図７において、７００は第１実施例のインダクタ１，１ａの合計の面積を示し、７０１は第２実施例のインダクタ２の面積を示し、７０２は文献１に開示された従来のインダクタを正相側と逆相側にそれぞれに設けた合計の面積を示し、７０３は従来のインダクタに更に正相側と逆相側のシリーズインダクタを別個に加えた合計の面積を示している。
【００６６】
文献１に開示された従来のインダクタによると、ダブルシャント形態は１個のインダクタ領域に形成される。このダブルシャント形態のインダクタにシリーズ形態のインダクタを付加すると、正相側だけで２個のインダクタ領域が必要となるので、差動回路全体では図７の７０３で示すようにインダクタ領域４個分の面積を要する。また、図１２で説明したようにダブルシャント形態で等価的にシリーズ形態のインダクタを形成すると、図７の７０２で示すように２個のインダクタ領域を削減可能であるが、ダブルシャント形態のインダクタとシリーズ形態のインダクタとの間の誘導結合を、帯域延伸に寄与するように作り出すことはできない。
【００６７】
これに対して、第１実施例によると、ダブルシャント形態のインダクタとシリーズ形態のインダクタとの間の誘導結合を利用可能なピーキング回路を２個のインダクタ領域で形成可能である。さらに、第２実施例によると、差動構成のピーキング回路を１個のインダクタ領域で形成可能である。
【００６８】
次に、図８を用いて、従来のインダクタと第２実施例のインダクタによる帯域延伸効果を説明する。図８において、８００は文献１に開示された従来のインダクタを用いたＣＭＬ回路の周波数特性を示し、８０１は第２実施例のインダクタ２を用いたＣＭＬ回路の周波数特性を示している。ここでは、０．１８μｍＣＭＯＳトランジスタを用いてＣＭＬ回路を形成し、ＣＭＬ回路の負荷として２倍の大きさの回路を接続して、シミュレーションによりＣＭＬ回路のゲインを計算した。
【００６９】
従来のインダクタを用いたＣＭＬ回路では、図６におけるインダクタＬ１１Ｐ，Ｌ１１Ｎを０．３３５ｎＨ、インダクタＬ１２Ｐ，Ｌ１２Ｎを０．２１０ｎＨ、インダクタＬ１３Ｐ，Ｌ１３Ｎを０．２２５ｎＨとし、各インダクタ間の結合係数Ｋ１１２Ｐ，Ｋ１３１Ｐ，Ｋ１２３Ｐ，Ｋ１１２Ｎ，Ｋ１３１Ｎ，Ｋ１２３Ｎは全て０とした。各インダクタの値はシミュレーションにより調整を行って、ＣＭＬ回路の周波数帯域が最も伸びる値に決定している。
【００７０】
一方、第２実施例のインダクタ２を実際にレイアウトし、電磁界解析により抽出したインダクタンス値と結合係数とを用いてシミュレーションしたＣＭＬ回路の周波数特性が図８の８０１に示す特性である。このとき、インダクタＬ１１Ｐ，Ｌ１１Ｎは０．３３５ｎＨ、インダクタＬ１２Ｐ，Ｌ１２Ｎは０．１１０ｎＨ、インダクタＬ１３Ｐ，Ｌ１３Ｎは０．１２５ｎＨである。
【００７１】
また、インダクタＬ１１ＰとインダクタＬ１２Ｐとの間の結合係数Ｋ１１２Ｐは０．２、インダクタＬ１１ＰとインダクタＬ１３Ｐとの間の結合係数Ｋ１３１Ｐは−０．４、インダクタＬ１１ＰとインダクタＬ１１Ｎとの間の結合係数は−０．６７、インダクタＬ１１ＰとインダクタＬ１２Ｎとの間の結合係数は−０．２、インダクタＬ１１ＰとインダクタＬ１３Ｎとの間の結合係数は０．３３である。
【００７２】
また、インダクタＬ１２ＰとインダクタＬ１１Ｎとの間の結合係数は−０．２、インダクタＬ１２ＰとインダクタＬ１２Ｎとの間の結合係数は−０．４、インダクタＬ１２ＰとインダクタＬ１３Ｎとの間の結合係数は０．３４、インダクタＬ１３ＰとインダクタＬ１１Ｎとの間の結合係数は０．３３、インダクタＬ１３ＰとインダクタＬ１２Ｎとの間の結合係数は０．３４、インダクタＬ１１ＮとインダクタＬ１２Ｎとの間の結合係数Ｋ１１２Ｎは０．２、インダクタＬ１１ＮとインダクタＬ１３Ｎとの間の結合係数Ｋ１３１Ｎは−０．４である。結合係数の絶対値が０．１より小さい係数は０とした。
【００７３】
図８によれば、第２実施例で実現されるインダクタ間の誘導相互結合により、従来のインダクタを用いたＣＭＬ回路と比較して２０％を超える帯域延伸効果が得られ、かつ平坦なゲイン特性が得られることが分かる。
【００７４】
さらに、図９を用いて、第２実施例のインダクタによる帯域延伸効果を説明する。図９において、９００は文献１に開示された従来のインダクタを用いたＣＭＬ回路の−３ｄＢ帯域を示し、９０１は第２実施例のインダクタを用いたＣＭＬ回路の−３ｄＢ帯域を示している。図９の例では、半導体集積回路の金属配線層でインダグタを作成した場合を仮定し、各インダクタに金属配線の寄生容量である対地容量を付加したときのＣＭＬ回路の−３ｄＢ帯域を、シミュレーションにより計算した。従来のインダクタを用いたＣＭＬ回路の各インダクタの値および結合係数の値、第２実施例のインダクタを用いたＣＭＬ回路の各インダクタの値および結合係数の値は、図８のシミュレーションで採用した値と同じである。
【００７５】
また、図９では、ＣＭＬ回路の各インダクタに寄生容量を付加した場合を配線寄生容量の倍率“１”とし、寄生容量を２倍にして付加した場合を配線寄生容量の倍率“２”とし、寄生容量を付加しない場合を配線寄生容量の倍率“０”として、それぞれの場合のＣＭＬ回路の−３ｄＢ帯域の計算値を示している。なお、従来のインダクタを用いたＣＭＬ回路では、図１２に示したように、インダクタＬ３ｅｆｆが仮想的に形成されるため、インダクタＬ３ｅｆｆのみ寄生容量は付加していない。
【００７６】
第２実施例のインダクタを用いたＣＭＬ回路では、寄生容量により１．５ＧＨｚ程度帯域が低下するが、従来のインダクタを用いたＣＭＬ回路においても寄生容量により１ＧＨｚ程度帯域が低下している。図９によれば、第２実施例のインダクタを用いたＣＭＬ回路では、寄生容量の有無に拘わらず、従来のインダクタを用いたＣＭＬ回路と比較して２０％程度の帯域延伸効果が得られることが分かる。
【００７７】
インダクタにつく寄生容量は、インダクタを形成する金属配線層と基板の間に形成される対地容量と、隣接する金属配線間に形成される線間容量に分けられる。対地容量は、使用する半導体プロセスや使用する金属配線層により変わる。また、線間容量は、隣接する金属配線層をどの程度近づけるかに依存する。上記の図９は、半導体基板とインダクタの金属配線間の距離が１μｍで、隣接する金属配線間の距離が２μｍ、インダクタの金属配線の幅が６μｍの例を示している。半導体基板と金属配線間の距離が、金属配線間の距離より小さいため、インダクタに付加される寄生容量のほとんどを対地容量が占める。インダクタの金属配線として、半導体基板からの距離が遠くなる上層金属配線を使用すると、図９の配線寄生容量倍率“０”〜“１”で示した帯域延伸効果が得られる。また、金属配線間の距離が近くなり、上記の対地容量よりも線間容量が大きくなると、図９の配線寄生容量倍率“１”〜“２”で示した帯域延伸効果が得られる。
【００７８】
図１０は、文献１に開示された従来のインダクタを用いたＣＭＬ回路および第２実施例のインダクタを用いたＣＭＬ回路の群遅延をシミュレーションにより求めた結果を示す図である。図１０において、１０００は従来のインダクタを用いたＣＭＬ回路の配線寄生容量倍率“０”の場合の群遅延を示し、１０００ａは従来のインダクタを用いたＣＭＬ回路の配線寄生容量倍率“１”の場合の群遅延を示し、１００１は第２実施例のインダクタを用いたＣＭＬ回路の配線寄生容量倍率“０”の場合の群遅延を示し、１００１ａは第２実施例のインダクタを用いたＣＭＬ回路の配線寄生容量倍率“１”の場合の群遅延を示している。
【００７９】
増幅する信号の帯域内の周波数間で、群遅延偏差が大きい場合、出力波形にジッタや波形の歪が生じる。図１０によれば、寄生容量の有り無しでは群遅延の傾向に大きな差がでないことが分かる。従来のインダクタを用いたＣＭＬ回路の場合、１ＧＨｚでの群遅延２４ｐｓに対して、１０ＧＨｚ超の高周波のピークでの群遅延は最大１４０ｐｓとなり、最大で１１６ｐｓの群遅延偏差を示す。一方、第２実施例のインダクタを用いたＣＭＬ回路の場合、１ＧＨｚでの群遅延１７ｐｓに対して、１０ＧＨｚ超の高周波のピークでの群遅延は最大５９ｐｓとなり、最大で４２ｐｓの群遅延偏差に抑えられる。このように、第２実施例のインダクタを用いたＣＭＬ回路では、従来のインダクタを用いたＣＭＬ回路と比較して群遅延偏差が約３．７分の１になり、帯域を延伸するだけでなく、出力波形のジッタや歪を低減できるという効果が得られる。
【００８０】
なお、図９、図１０では、第２実施例の効果について説明しているが、第１実施例についても第２実施例と同等以上の効果が得られる。その理由は、第１実施例の場合、第２実施例と比較してインダクタの金属配線間の距離が遠くなり、線間容量が小さくなるからである。
【００８１】
図４から明らかなように、正相側の第１のシリーズインダクタＬ１３Ｐには、正相側の第１のシャントインダクタＬ１１Ｐの内周と正相側の第２のシャントインダクタＬ１２Ｐの内周とに挟まれる領域に形成される部分と、正相側の第１のシャントインダクタＬ１１Ｐの内周と正相側の第２のシャントインダクタＬ１２Ｐの外周とに挟まれる領域に形成される部分とが存在する。これら２つの領域のどちらに正相側の第１のシリーズインダクタＬ１３Ｐが形成されていても構わない。正相側の第１のシャントインダクタＬ１１Ｐと正相側の第１のシリーズインダクタＬ１３Ｐの隣接した配置と巻き込み方向が相互インダクタンスの値と正負を決定する。
【００８２】
同様に、逆相側の第１のシリーズインダクタＬ１３Ｎには、逆相側の第１のシャントインダクタＬ１１Ｎの内周と逆相側の第２のシャントインダクタＬ１２Ｎの内周とに挟まれる領域に形成される部分と、逆相側の第１のシャントインダクタＬ１１Ｎの内周と逆相側の第２のシャントインダクタＬ１２Ｎの外周とに挟まれる領域に形成される部分とが存在する。これら２つの領域のどちらに逆相側の第１のシリーズインダクタＬ１３Ｎが形成されていても構わない。第１のシャントインダクタＬ１１Ｎと第１のシリーズインダクタＬ１３Ｎの隣接した配置と巻き込み方向が相互インダクタンスの値と正負を決定する。
【産業上の利用可能性】
【００８３】
本発明は、半導体集積回路の周波数帯域を延伸するピーキング回路等に使用されるインダクタに適用することができる。
【符号の説明】
【００８４】
１，１ａ…インダクタ、１０，１２，１４〜２１…コンタクト、１１…接続点、１３…絶縁層、３０，３１…金属配線層、Ｌ１１Ｐ，Ｌ１２Ｐ，Ｌ１１Ｎ，Ｌ１２Ｎ…シャントインダクタ、Ｌ１３Ｐ，Ｌ１３Ｎ…シリーズインダクタ、Ｍ１，Ｍ２，Ｍ３，Ｍ４…ＭＯＳトランジスタ、ＩＳ１…電流源、Ｒ１，Ｒ２…負荷抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【国際調査報告】
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