(57)【要約】  【課題】  格子欠陥の少ないシリコン基板を有する複合基板を提供する。  【解決手段】  複合基板４０は、絶縁性の基板３０と、基板３０の上面に一方主面が接合されている機能層２１とを有している。この機能層２１のドーパント濃度は、厚み方向の他方主面から基板３０側に近づくにつれて低くなっている。
2012074009.tif 000002
【特許請求の範囲】
【請求項１】
ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、
前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、
前記半導体層と絶縁性の第２基板とを接合する工程と、
次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで選択エッチングする工程とを備えており、
前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、
前記半導体層を形成する工程において、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する、複合基板の製造方法。
【請求項２】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板から離れるにつれてドーパント濃度が低下するように形成する、請求項１に記載の複合基板の製造方法。
【請求項３】
前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行ない、拡散によるドーパント濃度が飽和する前に終わらせる、請求項２に記載の複合基板の製造方法。
【請求項４】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板と反対側の主面から前記第１基板側に向かうにつれて、ドーパント濃度が低下する第２領域を厚み方向に有するように形成する、請求項１に記載の複合基板の製造方法。
【請求項５】
前記半導体層を形成する工程において、前記半導体層を、前記第２領域の前記第１基板と反対側の主面におけるドーパント濃度が前記閾値よりも高くなるように形成する、請求項４に記載の複合基板の製造方法。
【請求項６】
前記半導体層を形成する工程において、前記半導体層を、前記第１領域と前記第２領域との間に、ドーパント濃度が前記閾値以下である中間領域を有するように形成する、請求項４または５に記載の複合基板の製造方法。
【請求項７】
前記半導体層を形成する工程と、前記半導体層と前記第２基板とを接合する工程との間に、前記半導体層の前記第２領域の厚み方向の一部をエッチングによって除去する工程をさらに備える、請求項４乃至６のいずれかに記載の複合基板の製造方法。
【請求項８】
前記半導体層を形成する工程において、前記半導体層を、厚みが前記第２基板のうねり以上の厚みとなるように形成する、請求項１乃至７のいずれかに記載の複合基板の製造方法。
【請求項９】
前記半導体層と前記第２基板とを接合する工程において、前記半導体層および前記第２基板の接合する主面同士を活性化して常温で接触させることによって両者の接合を行なう、請求項１乃至８のいずれかに記載の複合基板の製造方法。
【請求項１０】
前記半導体層と前記第２基板とを接合する工程において、前記半導体層のうち前記第１基板と反対側の主面をアモルファス状態にする、請求項１乃至９のいずれかに記載の複合基板の製造方法。
【請求項１１】
絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている、複合基板。
【請求項１２】
絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている、複合基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン層を有する複合基板およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、ＳＯＳ（Silicon On Sapphire）構造がある。このＳＯＳ構造を形成する方法として、例えば特開平１０−１２５４７号公報に開示された技術がある。
【発明の概要】
【０００３】
しかし、特開平１０−１２５４７号公報に開示された技術では、シリコンとサファイアとの格子構造の違いによって、シリコンに格子欠陥が生じてしまっていた。
【０００４】
このため、格子欠陥の少ないシリコン層を有する複合基板が求められていた。
【０００５】
本発明の実施形態の複合基板の製造方法は、ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、前記半導体層と絶縁性の第２基板とを接合する工程と、次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで選択エッチングする工程とを備えており、前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、前記半導体層を形成する工程において、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する。
【０００６】
本発明の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている。
【０００７】
本発明の他の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に接合されている半導体層とを備え、前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている。
【０００８】
本発明によれば、格子欠陥の少ないシリコン層を有する複合基板を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｃ）は本発明の１つの実施形態に係る複合基板の製造方法の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は図１の後の製造工程を示す断面図である。
【図３】（ａ）は本発明の１つの実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。
【図４】（ａ）〜（ｃ）は本発明の他の実施形態に係る複合基板の製造方法の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は図４の後の製造工程を示す断面図である。
【図６】（ａ），（ｂ）は図５の後の製造工程を示す断面図である。
【図７】（ａ）は本発明の他の実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。
【発明を実施するための形態】
【００１０】
本発明の複合基板の製造方法の実施形態の一例について、図面を参照しつつ、説明する。
【００１１】
（第１の実施形態）
まず、図１（ａ）に示したように、ドーパントを有する第１シリコン（Ｓｉ）で形成された第１基板１０を準備する。この第１基板１０の第１シリコンとしては、ｐ型またはｎ型のシリコンが採用できる。この第１基板１０のドーパント濃度としては、相対的に高濃度のｐ＋＋およびｎ＋＋、ならびに中濃度のｐ＋およびｎ＋のものが採用できる。ｐ＋＋のドーパント濃度としては、１×１０１８以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｐ＋のドーパント濃度としては、１×１０１６以上１×１０１８〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ＋＋のドーパント濃度としては、５×１０１７以上１×１０２１〔ａｔｏｍｓ／ｃｍ３〕以下の範囲が挙げられる。ｎ＋のドーパント濃度としては、５×１０１５以上５×１０１７〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。本実施形態では、ｐ型でドーパント濃度がｐ＋＋のものを第１基板として採用する。なお、「ｐ」および「ｎ」の右上に記載している「＋＋」および「＋」の記載は、シリコンの抵抗値を基準とするものである。
【００１２】
次に、第１基板１０の矢印Ｄ１方向側の上面に、第２シリコンをエピタキシャル成長させ、図１（ｂ）に示したように、半導体層２０を形成する。このエピタキシャル成長の方法としては、第１基板１０を加熱しながら、当該第１基板１０の表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法（熱ＣＶＤ法）などの種々の方法を採用できる。この半導体層２０は、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。
【００１３】
この半導体層２０としては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この半導体層２０は、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に低くなるように形成される。この半導体層２０の第１基板１０と接していない側の主面は、相対的に低濃度のｐ−およびｎ−のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ−のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ−のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。本実施形態の半導体層２０は、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ−となるように形成する。なお、「ｐ」および「ｎ」の右上に記載している「−」の記載は、シリコンの抵抗値を基準とするものである。この半導体層２０のドーパント濃度は、エピタキシャル成長させる際の不純物の供給量を調整することで制御できる。この不純物の供給をゼロにすることで、ノンドープのシリコンを形成することができる。また、エピタキシャル成長させる際に生じるドーパントの拡散減少によって、ドーパント濃度を徐々に変化させてもよい。
【００１４】
このように半導体層２０を構成することにより、半導体層２０は、その厚み方向においてドーパント濃度の分布を持つこととなる。言い換えると、半導体層２０は、少なくとも、厚み方向において第１基板１０に接する第１領域２０ｘを有するように形成されている。この第１領域２０ｘは、第１基板１０から離れるにつれてドーパント濃度が後述の閾値まで低下するように形成されている。本実施形態では、第１領域２０ｘから離れるにつれ、ドーパント濃度は閾値からも低下し続けるものとなる。
【００１５】
上述の工程において、半導体層２０は、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。この場合、形成したエピタキシャル層は、ドーパント濃度が第１基板１０側から徐々に変化する遷移領域のみで構成されることとなる。例えば、エッチング液のエッチングの速度が大きく変化する境界的なドーパント濃度（後述の閾値）を少し超えた程度に、エピタキシャル層のドーパント濃度を留めておくことによって、当該エピタキシャル層の厚みをエッチングによって、より薄くできる。
【００１６】
次に、図１（ｃ）に示したように、絶縁性の第２基板３０を準備する。この第２基板３０の形成材料としては、酸化アルミニウム単結晶（サファイア）、炭化シリコンなどを用いることができる。本実施形態では、第２基板３０としてサファイアを採用する。
【００１７】
次に、図２（ａ）に示したように、第２基板３０と、第１半導体層２０の第１方向側の主面とを貼り合わせる。貼り合わせの方法としては、貼り合わせる面の表面を活性化して接合する方法および静電気力を利用して接合する方法が挙げられる。表面の活性化する方法としては、例えば真空中でイオンビームを照射して表面をエッチングして活性化する方法、化学溶液で表面をエッチングして活性化する方法などが挙げられる。この接合を常温下で行なってもよい。
【００１８】
なお、この接合に際しては、樹脂系などの接着剤を使用しない方法が採用され、原子間力などを利用した固相接合（Solid State Bonding）によって、半導体層２０と第２基板３０とが直接的に接合される。この直接的な接合に際しては、半導体層２０と第２基板３０との間に混成層が形成される場合もある。この固相接合によって接合する場合には、半導体層２０および第２基板３０は、接合する面の面粗さが小さいことが好ましい。この面荒さは、例えば算術平均粗さＲａで表される。この面粗さＲａの範囲としては、１０ｎｍ未満が挙げられる。平均面粗さを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。
【００１９】
ここまでの工程を経ることによって、第１基板１０と第２基板３０との間に、半導体層２０を有する中間製造物ができる。
【００２０】
次に、中間製造物を矢印Ｄ２方向側から加工して、図２（ｂ）に示したように、第１基板１０の厚みを薄くする。この厚みを薄くする加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。ここでは、厚みが薄くなった第１基板を、第１薄基板１１とする。
【００２１】
さらに、研磨後にエッチング液でエッチングし、図２（ｃ）に示したように半導体層２０の厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチャント（エッチング液）を採用することで可能となる。この選択性のエッチング液としては、例えばフッ酸、硝酸および酢酸の混合液、ならびにフッ酸、硝酸および水の混合液などが挙げられる。本実施形態では、フッ酸、硝酸および酢酸の混合液をエッチング液として採用する。そしてこのエッチャントは、第１基板１０のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度において、シリコンに対するエッチングレートが一定値以上低下するように調整されている。ここで、「エッチングレートが一定値以上低下する」とは、エッチングレートとドーパント濃度との関係を示すグラフを作成したときに、変曲点となるような場合や、閾値においてエッチングレートが１／１０以上低下するような場合を指す。この例では、このエッチング液は、ｐ型シリコンを採用している本実施形態において、閾値となるドーパント濃度が７×１０１７〜２×１０１８［ａｔｏｍｓ／ｃｍ３］を境にしてエッチング速度が著しく低下するように調整されている。そしてフッ酸、硝酸および水の混合比を１：３：８としたときには、閾値を境にしてドエッチングレートが１／１０００以上に変化するように設定している。なお、選択性のエッチングをする他の方法としては、５％程度のフッ化水素溶液内での電界エッチング法、あるいはＫＯＨ溶液でのパルス電極陽極酸化法などが挙げられる。この半導体層２０は、第１領域２０ｘがエッチングされることとなる。ここでは、エッチングによって厚みが薄くなった半導体層を機能層２１とする。この機能層２１の厚みとしては、例えば数百ｎｍから２μｍ程度の範囲が挙げられる。なお、第１基板１０または第１薄基板１１が残っている場合は、残っている第１基板１０または第１薄基板１１も併せてエッチングする。
【００２２】
ここまでの工程を経ることによって、図３に示したような、絶縁性の基板３０の矢印Ｄ２方向側の上面に、半導体層２１が積層された複合基板４０を製造することができる。言い換えると、この複合基板４０は、基板３０の矢印Ｄ２方向側の上面に半導体層２１の一方主面が接合されている。この半導体層２１のドーパント濃度は、他方主面側に比べて接合側（一方主面側、基板３０側）が低くなっている。また、ドーパント濃度を電気抵抗の大きさとして考えた場合には、この半導体層２１の電気抵抗は、表面側（他方主面側）から接合側（一方主面側、基板３０側）に近づくにつれて小さくなっている。図３において、絶縁性の基板３０は、上述の製造方法を経た第２基板３０を指し、半導体層２１は、上述の製造方法を経て、半導体層２０が薄層化された機能層２１を指すものである。
【００２３】
上述の製造方法では、第２基板３０に接合する前に、当該第２基板３０に接合する側の面に機能層２１となる半導体層２０のドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板３０の上面に形成する機能層２１の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０側から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板３０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量および第２基板３０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。なお、シリコンウエハは、一般的に±１０〔μｍ〕の厚みバラツキがあると言われている。この厚みバラツキは、ＳＯＳ基板のシリコンに求められている厚みである、数十ｎｍから数百ｎｍのサブミクロンの値に比べてとても大きい。
【００２４】
上述の工程では、半導体層２０のうち、第２基板３０側においてもっともドーパント濃度が低く電気抵抗が高いものとなっている。このような構成により、複合基板４０の機能層２１に半導体素子機能部を形成したときに寄生容量やノイズの少ない優れた特性を実現することができる。
【００２５】
複合基板４０の製造後に、当該複合基板４０を精密研磨してもよい。この精密研磨によって、機能層２１の厚みの均一性を向上させることができる。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体（ガス）、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム（Gas Cluster Ion Beam；ＧＣＩＢ）を用いた方法が含まれる。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで基板素材２０Ｘを走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。
【００２６】
上述の工程では、第１基板１０を研磨して厚みを薄くしたが、この研磨工程を省略してもよい。研磨工程を省略した場合は、エッチングなどによって第１基板１０を除去する。
【００２７】
上述の工程では、基板等を洗浄する工程を明記していないが、必要に応じて基板の洗浄をしてもよい。基板の洗浄方法としては、超音波を用いた洗浄、有機溶媒を用いた洗浄、化学薬品を用いた洗浄およびＯ２アッシングを用いた洗浄などの種々の方法が挙げられる。これらの洗浄方法は、組み合わせて採用してもよい。
【００２８】
上述の例では、半導体層２０は、第１基板１０から離れるにつれて連続的にドーパント濃度が低下し続ける場合を例に説明したが、第１領域２０ｘを有していればよく、この例に限定されない。例えば、半導体層２０のうち、第１領域２０ｘを挟んで第１基板１０と反対側に位置する領域のドーパント濃度は、閾値以上となってもよいし、閾値と同程度の値としてもよいし、厚み方向において段階的に変化するものであってもよい。
【００２９】
（第２の実施形態）
図４〜６は、本発明の第２の実施形態の例の複合基板の製造方法を模式的に示す工程図である。なお、本例においては、前述した第１の実施形態の例と異なる部分について説明し、同様の要素・工程については重複する説明を省略する。
【００３０】
まず、図４（ａ）に示したように、図１（ａ）と同様にシリコン（Ｓｉ）で形成された第１基板１０を準備する。
【００３１】
次に、第１基板１０の矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、半導体層２０Ａを形成する。半導体層２０Ａは、第１基板１０側から順に、第１半導体層２０ａと第２半導体層２０ｂを積層して形成される。具体的には、まず、図４（ｂ）に示したように第１半導体層２０ａを形成する。
【００３２】
この第１半導体層２０ａとしては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この第１半導体層２０ａは、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に薄くなるように形成される。この第１半導体層２０の上面部（第１基板１０と接する面と反対側の面）は、相対的に低濃度のｐ−およびｎ−のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ−のドーパント濃度としては、１×１０１６〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。ｎ−のドーパント濃度としては、５×１０１５〔ａｔｏｍｓ／ｃｍ３〕未満の範囲が挙げられる。本実施形態の第１半導体層２０ａは、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ−となるように形成する。すなわち、第１半導体層２０ａは、その第１基板１０と接する部位に第１領域２０ｘを有するものである。
【００３３】
次に、第１半導体層２０ａの矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、図４（ｃ）に示したように第２半導体層２０ｂを形成する。この第２半導体層２０ｂは、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。
【００３４】
この第２半導体層２０ｂとしては、ｐ型またはｎ型のシリコンで、且つ第１半導体層２０ａよりもドーパントが多いものを採用できる。この第２半導体層２０ｂは、第１半導体層２０ａ側から矢印Ｄ１方向側の上面側に向かって、ドーパント濃度が徐々に濃くなるように形成される。この第２半導体層２０の上面部は、ｎ＋＋、ｎ＋、ｐ＋およびｐ＋＋のいずれか１つのドーパント濃度となるように形成される。本実施形態の第２半導体層２０ｂは、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ＋＋となるように形成する。
【００３５】
ここでは、第１半導体層２０ａと第２半導体層２０ｂとを別々に形成しているが、連続的に成長させてもよい。第１半導体層２０ａと第２半導体層２０ｂとを一体的に形成するには、不純物の供給量の調整することで形成できる。この一体的な半導体層２０Ａでは、ドーパント濃度の増減が変わる変曲点を境にして、第１半導体層２０ａと第２半導体層２０ｂとに分かれているものと考えられる。
【００３６】
このようにして形成した半導体層２０Ａは、厚み方向の途中のドーパント濃度が最も低くなり、上面側および下面側（第１基板１０側）に近づくにつれてドーパント濃度が高くなる。すなわち、半導体層２０Ａは、厚み方向において、第１基板１０側に、第１領域２０ｘを有し、第１基板１０と反対側の主面側に第２領域２０ｙを有するものとなる。第２領域２０ｙは、厚み方向において、第１基板１０と反対側の主面から第１基板１０側に向かうに連れてドーパント濃度が低下するように形成されている。この例では、さらに、第２領域２０ｙの第１基板１０と反対側の主面におけるドーパント濃度は閾値よりも高くなっている。そして、第１領域２０ｘと第２領域２０ｙとの間には、ドーパント濃度が閾値以下である中間領域２０ｚを有している。
【００３７】
上述の工程において、第１半導体層２０ａおよび第２半導体層２０ｂは、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。
【００３８】
次に、半導体層２０Ａの第２半導体層２０ｂを矢印Ｄ１方向側からエッチングし、図５（ａ）に示したように、第２半導体層２０ｂの厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液は、ドーパント濃度が所定の値を上回ったり下回ったりすると、エッチングの速度が著しく低下するように調整される。このような選択的なエッチング液としては、例えばフッ酸、硝酸および酢酸の混合液、ならびにフッ酸、硝酸および水の混合液などが挙げられる。本実施形態では、第１の実施形態におけるエッチャントと同様に、フッ酸、硝酸および酢酸の混合液をエッチャントとして採用する。この第２半導体層２０ｂは、第２領域２０ｙがエッチングされる。ここでは、エッチングによって厚みが薄くなった第２半導体層を、第２薄層２１ｂとする。
【００３９】
次に、図５（ｂ）に示したように、図１（ｃ）と同様に、絶縁性の第２基板３０を準備する。
【００４０】
次に、図５（ｃ）に示したように、第２基板３０と、第２薄層２１ｂの第１方向側の上面とを貼り合わせる。貼り合わせの方法としては、第１の実施形態において第２基板３０と半導体層２０とを貼り合わせるときと同様の手法を用いることができる。
【００４１】
ここまでの工程を経ることによって、第１基板１０と第２基板３０との間に、半導体層２０Ａを有する中間製造物ができる。
【００４２】
次に、中間製造物を矢印Ｄ２方向側から加工して、図６（ａ）に示したように、第１基板１０の厚みを薄くする。この厚みを薄くする加工方法としては、第１の実施形態において図２（ｂ）を用いて説明したのと同様の手法を用いることができる。ここでは、厚みが薄くなった第１基板を、第１薄基板１１とする。
【００４３】
さらに、研磨後にエッチング液でエッチングし、図６（ｂ）に示したように、半導体層２０Ａの第１半導体層２０ａの厚みを薄くする。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液としては、上述と同様のエッチング液が挙げられる。この第１半導体層２０ａは、第１領域２０ｘをエッチングされることとなる。ここでは、エッチングによって厚みが薄くなった第１半導体層を、第１薄層２１ａとする。なお、第１基板１０または第１薄基板１１が残っている場合は、残っている第１基板１０または第１薄基板１１も併せてエッチングする。
【００４４】
ここまでの工程を経ることによって、図７に示したような、絶縁性の基板３０の矢印Ｄ２方向側の上面に、一方主面が基板３０に接合された半導体層２０Ａ’を有する複合基板４０Ａを製造することができる。半導体層２０Ａ’のドーパント濃度は、厚み方向の途中から、一方主面および他方主面に近づくにつれて高くなっている。ここで、基板３０は、上記製造方法を経た第２基板３０を指す。同様に、半導体層２０Ａ’は、上記製造方法を経た第２薄層２１ｂと第１薄層２１ａとが積層されたものを指す。すなわち、半導体層２０Ａ’は、半導体層２０Ａの中間領域２０ｚで構成されている。言い換えると、この複合基板４０Ａは、第２基板３０の矢印Ｄ２方向側の上面に、第２薄層２１ｂと第１薄層２１ａとを含む機能層が接合されている。第２薄層２１ｂおよび第１薄層２１ａを１つの機能層と考える場合、この半導体層のドーパントは、矢印方向Ｄ１，Ｄ２の途中が両端側に比べて少なくなっている。逆に、この機能層のドーパントは、厚み方向の途中から両端側に近づくにつれて多くなっている。加えて、ドーパント濃度を電気抵抗の大きさとして考えた場合、この機能層の電気抵抗は、厚み方向の途中部から両端側に近づくにつれて小さくなっている。
【００４５】
上述の製造方法では、第２基板３０に接合する前に、当該第２基板３０に接合する側の面にドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板３０の上面に形成する機能層の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０の下面から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板３０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量および第２基板３０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。
【００４６】
上述の製造方法のように、半導体層２０Ａの厚み方向におけるドーパント濃度を設計することにより、機能層として残す部分のドーパント濃度を自由に設計できる。例えば、機能層として閾値以上のドーパント濃度を必要とする場合であっても、所望のドーパント濃度を有する機能層を所望の厚みで精度よく製造することができるものとなる。
【００４７】
上述の例では、第２基板３０と接合する前に、第２半導体層２０ｂの第２領域を除去するエッチング工程を設けたが、機能層として低抵抗の層を残す場合には、この工程を省いてもよい。
【００４８】
上述の例では、第２領域２０ｙは、第１基板１０と反対側の主面において閾値以上のドーパント濃度を有するように形成したが、閾値以下であってもよい。
【００４９】
（第１の実施形態および第２実施形態の変形例）
上述の各実施形態の例において、半導体層２０，２０Ａと第２基板３０とを接合する際に、半導体層２０，２０Ａのうち第１基板１０と反対側の主面をアモルファス状態としてもよい。
【００５０】
また、半導体層２０，２０Ａを、第２基板３０のうねり以上の厚みを有するように形成することが好ましい。例えば、第２基板３０としてサファイア基板を用いた場合であれば、うねりを１０μ程度有するため、厚みを１０μｍ以上とすることが好ましい。このように形成することにより、第２基板３０のうねりに悪影響を受けずに、所望の厚みの機能層２１を形成することができる。
【符号の説明】
【００５１】
１０・・・第１基板
１１・・・第１薄基板
２０・・・半導体層
２０ｘ・・・第１領域
２０ｙ・・・第２領域
２０ｚ・・・中間領域
２１・・・機能層
３０・・・第２基板
４０・・・複合基板
【図１】
2012074009.tif 000003
【図２】
2012074009.tif 000004
【図３】
2012074009.tif 000005
【図４】
2012074009.tif 000006
【図５】
2012074009.tif 000007
【図６】
2012074009.tif 000008
【図７】
2012074009.tif 000009
【手続補正書】
【提出日】平成25年8月12日(2013.8.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、
前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、
次いで、前記半導体層と絶縁性の第２基板とを、前記半導体層および前記第２基板の接合する主面同士を活性化して常温で直接接触させることによって両者を接合する工程と、
次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで連続的に選択エッチングする工程とを備えており、
前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、
前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行なうか、不純物の供給量を調整しながら行なうか、のいずれかの手法で行ない、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する、複合基板の製造方法。
【請求項２】
前記選択エッチングする工程において、前記第１基板と前記半導体層の厚みの途中までとを、同一の前記エッチャントを用いて選択エッチングを行なう、請求項１に記載の複合基板の製造方法。
【請求項３】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板から離れるにつれてドーパント濃度が低下するように形成する、請求項１または２に記載の複合基板の製造方法。
【請求項４】
前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行ない、拡散によるドーパント濃度が飽和する前に終わらせる、請求項３に記載の複合基板の製造方法。
【請求項５】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板と反対側の主面から前記第１基板側に向かうにつれて、ドーパント濃度が低下する第２領域を厚み方向に有するように形成する、請求項１または２に記載の複合基板の製造方法。
【請求項６】
前記半導体層を形成する工程において、前記半導体層を、前記第２領域の前記第１基板
と反対側の主面におけるドーパント濃度が前記閾値よりも高くなるように形成する、請求項５に記載の複合基板の製造方法。
【請求項７】
前記半導体層を形成する工程において、前記半導体層を、前記第１領域と前記第２領域との間に、ドーパント濃度が前記閾値以下である中間領域を有するように形成する、請求項５または６に記載の複合基板の製造方法。
【請求項８】
前記半導体層を形成する工程と、前記半導体層と前記第２基板とを接合する工程との間に、前記半導体層の前記第２領域の厚み方向の一部をエッチングによって除去する工程をさらに備える、請求項５乃至７のいずれかに記載の複合基板の製造方法。
【請求項９】
前記半導体層を形成する工程において、前記半導体層を、厚みが前記第２基板のうねり以上の厚みとなるように形成する、請求項１乃至８のいずれかに記載の複合基板の製造方法。
【請求項１０】
前記半導体層と前記第２基板とを接合する工程において、前記半導体層のうち前記第１基板と反対側の主面をアモルファス状態にする、請求項１乃至９のいずれかに記載の複合基板の製造方法。
【請求項１１】
絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている、複合基板。
【請求項１２】
絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている、複合基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の実施形態の複合基板の製造方法は、ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、次いで、前記半導体層と絶縁性の第２基板とを、前記半導体層および前記第２基板の接合する主面同士を活性化して常温で直接接触させることによって両者を接合する工程と、次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで選択エッチングする工程とを備えており、前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行なうか、不純物の供給量を調整しながら行なうか、のいずれかの手法で行ない、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の他の実施形態の複合基板は、絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている。
【手続補正書】
【提出日】平成25年12月21日(2013.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドーパントを有する第１シリコンで形成された第１基板を準備する工程と、
前記第１基板の主面に、第２シリコンをエピタキシャル成長させて半導体層を形成する工程と、
次いで、前記半導体層と絶縁性の第２基板とを、前記半導体層および前記第２基板の接合する主面同士を活性化して常温で直接接触させることによって両者を接合する工程と、
次いで、前記第１基板の側からエッチャントを用いて前記半導体層の厚みの途中まで連続的に選択エッチングする工程とを備えており、
前記エッチャントに、前記第１基板のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度においてシリコンに対するエッチングレートが一定値以上低下するものを用いるとともに、
前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行なうか、不純物の供給量を調整しながら行なうか、のいずれかの手法で行ない、前記半導体層を、前記第１基板に接し、前記第１基板から離れるにつれてドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する、複合基板の製造方法。
【請求項２】
前記選択エッチングする工程において、前記第１基板と前記半導体層の厚みの途中までとを、同一の前記エッチャントを用いて選択エッチングを行なう、請求項１に記載の複合基板の製造方法。
【請求項３】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板から離れるにつれてドーパント濃度が低下するように形成する、請求項１または２に記載の複合基板の製造方法。
【請求項４】
前記半導体層を形成する工程において、前記半導体層のエピタキシャル成長を、前記第１基板から前記ドーパントを拡散させながら行ない、拡散によるドーパント濃度が飽和する前に終わらせる、請求項３に記載の複合基板の製造方法。
【請求項５】
前記半導体層を形成する工程において、前記半導体層を、前記第１基板と反対側の主面から前記第１基板側に向かうにつれて、ドーパント濃度が低下する第２領域を厚み方向に有するように形成する、請求項１または２に記載の複合基板の製造方法。
【請求項６】
前記半導体層を形成する工程において、前記半導体層を、前記第２領域の前記第１基板
と反対側の主面におけるドーパント濃度が前記閾値よりも高くなるように形成する、請求項５に記載の複合基板の製造方法。
【請求項７】
前記半導体層を形成する工程において、前記半導体層を、前記第１領域と前記第２領域との間に、ドーパント濃度が前記閾値以下である中間領域を有するように形成する、請求項５または６に記載の複合基板の製造方法。
【請求項８】
前記半導体層を形成する工程と、前記半導体層と前記第２基板とを接合する工程との間に、前記半導体層の前記第２領域の厚み方向の一部をエッチングによって除去する工程をさらに備える、請求項５乃至７のいずれかに記載の複合基板の製造方法。
【請求項９】
前記半導体層を形成する工程において、前記半導体層を、厚みが前記第２基板のうねり以上の厚みとなるように形成する、請求項１乃至８のいずれかに記載の複合基板の製造方法。
【請求項１０】
前記半導体層と前記第２基板とを接合する工程において、前記半導体層のうち前記第１基板と反対側の主面をアモルファス状態にする、請求項１乃至９のいずれかに記載の複合基板の製造方法。
【請求項１１】
請求項１〜４，請求項１〜４のいずれかを引用する請求項９，および請求項１〜４のいずれかを引用する請求項１０のいずれかに記載の複合基板の製造方法により製造した複合基板であって、
絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている、複合基板。
【請求項１２】
請求項５〜８，請求項５〜８のいずれかを引用する請求項９，および請求項５〜８のいずれかを引用する請求項１０のいずれかに記載の複合基板に製造方法により製造した複合基板であって、
絶縁性の基板と、一方主面が該基板の上面に直接接合されている半導体層とを備え、
前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている、複合基板。
【国際調査報告】
2012074009.tif 000010
2012074009.tif 000011
2012074009.tif 000012
2012074009.tif 000013