(57)【要約】  アクティブマトリクス基板は、半導体層（１１４）と、半導体層（１１４）の上に形成された絶縁層（１１６）と、絶縁層（１１６）の上に形成された補助容量電極（１４５）と、補助容量電極（１４５）の上に形成された第１層間絶縁層（１１８）と、補助容量電極（１４５）の上方の第１層間絶縁層（１１８）に形成された凹部（１６０）と、凹部（１６０）の底面上に形成された補助容量上部電極（１４９）と、補助容量上部電極（１４９）の上に形成された第２層間絶縁層（１１９）と、第２層間絶縁層（１１９）の上に形成された画素電極（１２０）とを備えている。これにより、補助容量を大容量化または小型化することが可能になり、高品質または高精細な表示を提供できる。
2012124690.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に形成された絶縁層と、
前記絶縁層の上に形成された補助容量電極と、
前記補助容量電極の上に形成された第１層間絶縁層と、
前記補助容量電極の上方の前記第１層間絶縁層に形成された凹部と、
前記凹部の底面の上に形成された補助容量上部電極と、
前記補助容量上部電極の上に形成された第２層間絶縁層と、
前記第２層間絶縁層の上に形成された画素電極と、を備えたアクティブマトリクス基板。
【請求項２】
前記補助容量電極の上面と前記補助容量上部電極との間に酸化シリコンからなる層が配置され、
前記補助容量電極の上面から前記補助容量上部電極の下面までの距離が、１０ｎｍ以上１００ｎｍ以下である、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記補助容量電極の上面と前記補助容量上部電極との間に窒化シリコンからなる層が配置され、
前記補助容量電極の上面から前記補助容量上部電極の下面までの距離が、１０ｎｍ以上２００ｎｍ以下である、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記補助容量上部電極と前記半導体層とが、前記絶縁層および前記第１層間絶縁層に形成されたコンタクトホールを介して電気的に接続されており、
前記補助容量上部電極と前記画素電極とが、前記第２層間絶縁層に形成されたコンタクトホールを介して電気的に接続されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記半導体層が、前記補助容量電極の下部に形成され、不純物をドープした半導体からなる補助容量下部電極を含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記補助容量電極の上に追加絶縁層が形成されており、
前記補助容量電極の上面が前記追加絶縁層の下面と接し、前記補助容量上部電極の下面が前記追加絶縁層の上面と接している、請求項１に記載のアクティブマトリクス基板。
【請求項７】
前記追加絶縁層が窒化シリコンからなり、前記第１層間絶縁層が酸化シリコンからなる、請求項６に記載のアクティブマトリクス基板。
【請求項８】
半導体層を形成する工程と、
前記半導体層の上に絶縁層を形成する工程と、
前記絶縁層の上に補助容量電極を形成する工程と、
前記補助容量電極の上に第１層間絶縁層を形成する工程と、
前記補助容量電極の上方の前記第１層間絶縁層に凹部を形成する工程と、
前記凹部の底面の上に補助容量上部電極を形成する工程と、
前記補助容量上部電極の上に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層の上に画素電極を形成する工程と、を含むアクティブマトリクス基板の製造方法。
【請求項９】
前記補助容量電極の上面と前記補助容量上部電極との間に酸化シリコンからなる層が形成され、
前記補助容量電極の上面から前記凹部の底面までの距離が、１０ｎｍ以上１００ｎｍ以下となるように、前記第１層間絶縁層に前記凹部が形成される、請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
前記補助容量電極の上面と前記補助容量上部電極との間に窒化シリコンからなる層が形成され、
前記補助容量電極の上面から前記凹部の底面までの距離が、１０ｎｍ以上２００ｎｍ以下となるように、前記第１層間絶縁層に前記凹部が形成される、請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
前記凹部を形成する工程は、
前記第１層間絶縁層の上にレジストを形成する工程と、
前記補助容量電極の上方に前記レジストの開口を形成する工程と、
前記レジストの前記開口の下の前記第１層間絶縁層を選択的にエッチングする工程と、を含む、請求項８から１０のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１２】
前記凹部を形成する工程は、
前記第１層間絶縁層の上にレジストを形成する工程と、
第１窓と、前記第１窓よりも光透過率の高い複数の第２窓とを有するマスクを前記レジストの上方に配置する工程と、
前記第１窓および前記複数の第２窓を介して前記レジストに光を照射する工程と、
光を照射された前記レジストを除去して、前記レジストに窪みと複数の開口とを形成する工程と、
前記レジストを介して前記第１層間絶縁層を選択的にエッチングして、前記補助容量電極の上に前記第１層間絶縁層の前記凹部を形成するとともに、前記レジストの前記開口の下に前記半導体層に通じるコンタクトホールを形成する工程と、を含む、請求項８から１０のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１３】
前記半導体層に不純物をドープする工程を含み、
前記補助容量電極を形成する工程において、前記補助容量電極が、前記不純物をドープされた前記半導体層の上に形成される、請求項８から１２のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１４】
前記補助容量電極の上に追加絶縁層を形成する工程を含み、
前記第１層間絶縁層に前記凹部を形成する工程において、前記追加絶縁層をエッチングストッパとして用いて、前記凹部の底面に前記追加絶縁層が露出するように前記第１層間絶縁層がエッチングされる、請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１５】
前記追加絶縁層が窒化シリコンから形成され、前記第１層間絶縁層が酸化シリコンから形成される、請求項１４に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置等に用いられるアクティブマトリクス基板に関する。
【背景技術】
【０００２】
液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、フレキシブル表示装置、電子ブック等の表示装置は、一般に、各画素のスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成されたアクティブマトリクス基板（「ＴＦＴ基板」とも呼ぶ）を備えている。【０００３】
アクティブマトリクス基板には、複数のデータライン、複数のゲートライン、これらの交差部にそれぞれ配置された複数のＴＦＴ、液晶層などの光変調層に電圧を印加するための画素電極、印加された電圧をより長時間保持するための補助容量配線および補助容量電極などが形成されている。【０００４】
アクティブマトリクス基板の一例が特許文献１に記載されている。図１４（ａ）は、特許文献１のアクティブマトリクス基板におけるＴＦＴ領域の断面構成を表しており、図１４（ｂ）は補助容量（付加容量）領域の断面構成を表している。【０００５】
特許文献１の記載によれば、図１４（ａ）に示すように、このアクティブマトリクス基板のＴＦＴ領域には、絶縁性基板１１の上に形成されたチャネル層１２ａ、１２ｂ、ソース電極２３、およびドレイン電極２４ａと、チャネル層１２ａ、１２ｂ、ソース電極２３、およびドレイン電極２４ａを覆うように形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の上に形成されたゲート電極３ａ、３ｂ、および第１層間絶縁膜１４と、第１層間絶縁膜１４の上に形成された第２層間絶縁膜１７が配置されている。第１層間絶縁膜１４と第２層間絶縁膜１７との間にはソースバス配線２および金属層１０が配置され、第２層間絶縁膜１７の上には画素電極４が配置されている。ソースバス配線２および金属層１０は、第１層間絶縁膜１４およびゲート絶縁膜１３に形成されたコンタクトホールを介して、それぞれソース電極２３およびドレイン電極２４ａに接続されている。画素電極４は第２層間絶縁膜１７に形成されたコンタクトホールを介して金属層１０に接続されている。【０００６】
図１４（ｂ）に示すように、補助容量領域には、絶縁性基板１１の上に形成された容量用下部電極５と、容量用下部電極５を覆うように形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の上に形成された付加容量電極６および第１層間絶縁膜１４と、第１層間絶縁膜１４の上に形成された第２層間絶縁膜１７が配置されている。第１層間絶縁膜１４と第２層間絶縁膜１７との間には金属層１０が配置され、第２層間絶縁膜１７の上には画素電極４が配置されている。金属層１０は第１層間絶縁膜１４およびゲート絶縁膜１３に形成されたコンタクトホールを介して容量用下部電極５に接続されており、画素電極４は第２層間絶縁膜１７のコンタクトホールを介して金属層１０に接続されている。【０００７】
特許文献１では、上記の構成により、容量用下部電極５と付加容量電極６との間に付加容量が形成されると共に、金属層１０と付加容量電極６との間にも付加容量が形成されるため、小さな面積で必要な容量を得ることができ、表示面積の開口率を向上させることができるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平４−２９１２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、例えば液晶表示装置について考えた場合、スマートフォンなどの急速な普及に伴って、液晶パネルの更なる高精細化が望まれている。高精細化を進める際に問題となるのが、画素サイズの縮小に伴う画素開口率の低下である。高い開口率を維持するためには、遮光部材の配置面積を小さくする必要があり、画素内に形成される補助容量（Ｃｓ）のサイズ(補助容量の形成に寄与する電極面積)も小さくする必要がある。しかし、補助容量のサイズが小さくなると、補助容量の容量も小さくなりＴＦＴから液晶に印加された電圧の保持能力が低下する。【００１０】
図１５に、液晶表示装置に用いられるアクティブマトリクス基板の一例の断面構成を示す。図１５に示すように、アクティブマトリクス基板２００は、基板２０１の上に順次積層された半導体層２１４、ゲート絶縁層２１６、第１層間絶縁層２１８、第２層間絶縁層２１９、および画素電極２２０を備えている。半導体層２１４は、例えば結晶質シリコンからなり、ゲート絶縁層２１６および第１層間絶縁層２１８は、例えば窒化シリコンからなり、第２層間絶縁層２１９は、例えば有機絶縁材料からなり、画素電極２２０は例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる。【００１１】
アクティブマトリクス基板２００のＴＦＴ部２０３における半導体層２１４は、チャネル部２３０、チャネル部２３０両端に接するＳｉ（ｎ−）部２３１および２３２、Ｓｉ（ｎ−）部２３１および２３２それぞれのチャネル部２３０とは反対側に接するＳｉ（ｎ＋）部２３３および２３４を有している。チャネル部２３０上方のゲート絶縁層２１６の上には、走査線が延びており、走査線の一部がゲート電極２４０となる。【００１２】
Ｓｉ（ｎ＋）部２３３および２３４それぞれの上の第１層間絶縁層２１８にはコンタクトホールが形成されており、それらのコンタクトホールを埋めるように、ソース電極２４３およびドレイン電極２４４が形成されている。ソース電極２４３およびドレイン電極２４４の下部は、それぞれＳｉ（ｎ＋）部２３３および２３４に接している。Ｓｉ（ｎ＋）部２３３および２３４は、それぞれソース電極２４３およびドレイン電極２４４に対するコンタクト部として機能する。【００１３】
ソース電極２４３の上部は、第１層間絶縁層２１８の上を延びる信号線２４６に接続されている。ドレイン電極２４４の上の第２層間絶縁層２１９にはコンタクトホールが形成されており、このコンタクトホールを介して画素電極２２０がドレイン電極２４４に接している。【００１４】
アクティブマトリクス基板２００のＣｓ部２０５においては、半導体層２１４はＳｉ（ｎ−）部２３７で構成され、ゲート絶縁層２１６の上には補助容量電極（上層電極）２４５が形成されている。補助容量電極２４５の下のＳｉ（ｎ−）部２３７は補助容量下部電極（下層電極）２３９として機能し、補助容量電極２４５、補助容量下部電極２３９、および両電極の間のゲート絶縁層２１６によって補助容量が形成される。【００１５】
ゲート絶縁層２１６は、誘電体によって非常に薄く形成することが可能である。したがって、補助容量電極２４５および補助容量下部電極２３９の占有面積（基板面内において占める面積）を小さくしても、比較的大きな補助容量を得ることができ、画素の高密度化、開口率の向上を図ることができる。【００１６】
しかし、近年、表示装置に対する小型化、高精細化、高輝度化の要求はますます強くなってきている。小型化、高精細化を高輝度化と両立させるためには、補助容量の占有面積を更に小さくして、画素を更に小型化、高開口率化する必要があるが、同時に十分な補助容量を確保する必要もあるため、占有面積の縮小には限界がある。【００１７】
特許文献１のアクティブマトリクス基板では、容量用下部電極５と付加容量電極６との間、および金属層１０と付加容量電極６との間に容量が形成されるとされている。しかし、層間絶縁層の上には信号線が配置され、層間絶縁層の下には走査線が配置されており、信号線と走査線が交わる部位において、層間絶縁層は両線間の絶縁機能を担っている。そのため、層間絶縁層の厚さはゲート絶縁層に比べて数倍〜１０倍程度の厚さを有している。また、信号線および走査線の信号品質を向上させるためには、層間絶縁層を厚くして両線間の寄生容量を低減させる必要がある。したがって、特許文献１のアクティブマトリクス基板においては、金属層１０と付加容量電極６との間の距離を大きくする必要があり、金属層１０と付加容量電極６との間に十分な補助容量を形成することができない。【００１８】
本発明は、上記に鑑みてなされたものであり、十分な補助容量を確保するとともに、高精彩かつ高輝度な表示装置を提供すること、または、そのような表示装置に好適に用いられ得るアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるアクティブマトリクス基板は、半導体層と、前記半導体層の上に形成された絶縁層と、前記絶縁層の上に形成された補助容量電極と、前記補助容量電極の上に形成された第１層間絶縁層と、前記補助容量電極の上方の前記第１層間絶縁層に形成された凹部と、前記凹部の底面の上に形成された補助容量上部電極と、前記補助容量上部電極の上に形成された第２層間絶縁層と、前記第２層間絶縁層の上に形成された画素電極と、を備えている。【００２０】
ある実施形態では、前記補助容量電極の上面と前記補助容量上部電極との間に酸化シリコンからなる層が配置され、前記補助容量電極の上面から前記補助容量上部電極の下面までの距離が、１０ｎｍ以上１００ｎｍ以下である。【００２１】
ある実施形態では、前記補助容量電極の上面と前記補助容量上部電極との間に窒化シリコンからなる層が配置され、前記補助容量電極の上面から前記補助容量上部電極の下面までの距離が、１０ｎｍ以上２００ｎｍ以下である。【００２２】
ある実施形態では、前記補助容量上部電極と前記半導体層とが、前記絶縁層および前記第１層間絶縁層に形成されたコンタクトホールを介して電気的に接続されており、前記補助容量上部電極と前記画素電極とが、前記第２層間絶縁層に形成されたコンタクトホールを介して電気的に接続されている。【００２３】
ある実施形態では、前記半導体層が、前記補助容量電極の下部に形成され、不純物をドープした半導体からなる補助容量下部電極を含む。【００２４】
ある実施形態では、前記補助容量電極の上に追加絶縁層が形成されており、前記補助容量電極の上面が前記追加絶縁層の下面と接し、前記補助容量上部電極の下面が前記追加絶縁層の上面と接している。【００２５】
ある実施形態では、前記追加絶縁層が窒化シリコンからなり、前記第１層間絶縁層が酸化シリコンからなる。【００２６】
本発明によるアクティブマトリクス基板の製造方法は、半導体層を形成する工程と、前記半導体層の上に絶縁層を形成する工程と、前記絶縁層の上に補助容量電極を形成する工程と、前記補助容量電極の上に第１層間絶縁層を形成する工程と、前記補助容量電極の上方の前記第１層間絶縁層に凹部を形成する工程と、前記凹部の底面の上に補助容量上部電極を形成する工程と、前記補助容量上部電極の上に第２層間絶縁層を形成する工程と、前記第２層間絶縁層の上に画素電極を形成する工程と、を含んでいる。【００２７】
ある実施形態では、前記補助容量電極の上面と前記補助容量上部電極との間に酸化シリコンからなる層が形成され、前記補助容量電極の上面から前記凹部の底面までの距離が、１０ｎｍ以上１００ｎｍ以下となるように、前記第１層間絶縁層に前記凹部が形成される。【００２８】
ある実施形態では、前記補助容量電極の上面と前記補助容量上部電極との間に窒化シリコンからなる層が形成され、前記補助容量電極の上面から前記凹部の底面までの距離が、１０ｎｍ以上２００ｎｍ以下となるように、前記第１層間絶縁層に前記凹部が形成される。【００２９】
ある実施形態では、前記凹部を形成する工程は、前記第１層間絶縁層の上にレジストを形成する工程と、前記補助容量電極の上方に前記レジストの開口を形成する工程と、前記レジストの前記開口の下の前記第１層間絶縁層を選択的にエッチングする工程と、を含む。【００３０】
ある実施形態では、前記凹部を形成する工程は、前記第１層間絶縁層の上にレジストを形成する工程と、第１窓と、前記第１窓よりも光透過率の高い複数の第２窓とを有するマスクを前記レジストの上方に配置する工程と、前記第１窓および前記複数の第２窓を介して前記レジストに光を照射する工程と、光を照射された前記レジストを除去して、前記レジストに窪みと複数の開口とを形成する工程と、前記レジストを介して前記第１層間絶縁層を選択的にエッチングして、前記補助容量電極の上に前記第１層間絶縁層の前記凹部を形成するとともに、前記レジストの前記開口の下に前記半導体層に通じるコンタクトホールを形成する工程と、を含む。【００３１】
ある実施形態では、上記製造方法は前記半導体層に不純物をドープする工程を含み、前記補助容量電極を形成する工程において、前記補助容量電極が、前記不純物をドープされた前記半導体層の上に形成される。【００３２】
ある実施形態では、上記製造方法は前記補助容量電極の上に追加絶縁層を形成する工程を含み、前記第１層間絶縁層に前記凹部を形成する工程において、前記追加絶縁層をエッチングストッパとして用いて、前記凹部の底面に前記追加絶縁層が露出するように前記第１層間絶縁層がエッチングされる。【００３３】
ある実施形態では、前記追加絶縁層が窒化シリコンから形成され、前記第１層間絶縁層が酸化シリコンから形成される。
【発明の効果】
【００３４】
本発明によれば、補助容量電極と補助容量上部電極との間に大きな補助容量を形成することができるので、表示品質の高い表示装置を提供することができる。また、本発明によれば、大きな補助容量を占有領域の小さな電極で得ることができるので、高精細な表示装置を提供することができる。また、補助容量電極と補助容量上部電極から得られる補助容量に加えて、補助容量電極と半導体層との間にも補助容量を形成することができるので、より表示品質の高い表示装置またはより高精細な表示装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１によるアクティブマトリクス基板１００の構成を模式的に表した断面図である。
【図２】本発明の実施形態１による液晶表示装置１０００の構成を模式的に表した斜視図である。
【図３】実施形態１によるアクティブマトリクス基板１００における画素領域の構成を模式的に表した平面図である。
【図４】実施形態１によるアクティブマトリクス基板１００の画素の構成を表した回路図である。
【図５】（ａ）〜（ｇ）は、実施形態１によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図６】本発明の実施形態２によるアクティブマトリクス基板１００の構成を模式的に表した断面図である。
【図７】（ａ）〜（ｄ）は、実施形態２によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図８】（ａ）〜（ｆ）は、実施形態３によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図９】本発明の実施形態４によるアクティブマトリクス基板１００の構成を模式的に表した断面図である。
【図１０】実施形態４によるアクティブマトリクス基板１００の画素の構成を表した回路図である。
【図１１】（ａ）〜（ｆ）は、実施形態４によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図１２】（ａ）〜（ｄ）は、実施形態５によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図１３】（ｅ）〜（ｇ）は、実施形態５によるアクティブマトリクス基板１００の製造方法を表した断面図である。
【図１４】（ａ）および（ｂ）は、特許文献１に記載されたアクティブマトリクス基板の構成を表した断面図である。
【図１５】参考例のアクティブマトリクス基板２００の構成を模式的に表した断面図である。
【発明を実施するための形態】
【００３６】
以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明のアクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置など、各種の表示装置のアクティブマトリクス基板として用いられ得る。本発明によるアクティブマトリクス基板を表示装置に用いる場合、その対向基板、周辺配線など、以下に説明するアクティブマトリクス基板以外の構成要素には、基本的に公知の構成要素が用いられ得る。
【００３７】
（実施形態１）
図１は、実施形態１によるアクティブマトリクス基板１００の構成を模式的に表した断面図である。図１に示すように、アクティブマトリクス基板１００は、基板１０１の上に順次積層された半導体層１１４、ゲート絶縁層（単に絶縁層とも呼ぶ）１１６、第１層間絶縁層１１８、第２層間絶縁層１１９、および画素電極１２０を備えている。半導体層１１４は、例えば結晶質シリコンまたはポリシリコンからなり、ゲート絶縁層１１６および第１層間絶縁層１１８は、例えば窒化シリコンからなり、第２層間絶縁層１１９は、例えば有機絶縁材料からなり、画素電極１２０は例えばＩＴＯからなる。
【００３８】
アクティブマトリクス基板１００には複数の画素が形成されており、各画素は、ＴＦＴ１２５が形成されたＴＦＴ部１０３と、補助容量１５０が形成されたＣｓ部１０５とを有している。
【００３９】
ＴＦＴ部１０３におけるＴＦＴ１２５の半導体層１１４は、チャネル部１３０、チャネル部１３０両端に接するＳｉ（ｎ−）部１３１および１３２、Ｓｉ（ｎ−）部１３１および１３２それぞれのチャネル部１３０とは反対側の端部に接するＳｉ（ｎ＋）部１３３および１３４を有している。チャネル部１３０の上方のゲート絶縁層１１６の上には、走査線が延びており、走査線の一部がゲート電極１４０となっている。
【００４０】
Ｓｉ（ｎ＋）部１３３および１３４それぞれの上の第１層間絶縁層１１８にはコンタクトホールが形成されており、それらのコンタクトホールを埋めるように、ソース電極１４３およびドレイン電極１４４が形成されている。ソース電極１４３およびドレイン電極１４４の下部は、それぞれＳｉ（ｎ＋）部１３３および１３４に接している。Ｓｉ（ｎ＋）部１３３および１３４は、それぞれソース電極１４３およびドレイン電極１４４に対するコンタクト部として機能する。
【００４１】
ソース電極１４３の上部は、第１層間絶縁層１１８の上を延びる信号線１４６に接続されている。ドレイン電極１４４の上の第２層間絶縁層１１９にはコンタクトホールが形成されており、このコンタクトホールを介して画素電極１２０がドレイン電極１４４に接している。
【００４２】
Ｃｓ部１０５においては、半導体層１１４はＳｉ（ｎ−）部１３７で構成され、ゲート絶縁層１１６の上には補助容量電極１４５が形成されている。Ｓｉ（ｎ−）部１３１、１３２、１３７は、不純物をドープすることにより低抵抗化された半導体層である。補助容量電極１４５の下のＳｉ（ｎ−）部１３７は補助容量下部電極１３９として機能する。補助容量下部電極１３９をＳｉ（ｎ＋）半導体にて形成することもあり得る。
【００４３】
補助容量電極１４５の上方の第１層間絶縁層１１８には凹部１６０が形成されている。凹部１６０の底面には補助容量上部電極１４９が形成されている。補助容量電極１４５の上面から補助容量上部電極１４９の下面（あるいは凹部１６０の底面）までの距離ｄは、第１層間絶縁層１１８が酸化シリコンからなる場合、１０ｎｍ以上１００ｎｍ以下であり、窒化シリコンからなる場合、１０ｎｍ以上２００ｎｍ以下である。
【００４４】
補助容量上部電極１４９は第１層間絶縁層１１８の上面に形成された金属層１４７の一部である。金属層１４７は第１層間絶縁層１１８の上でドレイン電極１４４に接続されており、第２層間絶縁層１１９に形成されたコンタクトホールを介して画素電極１２０に接続されている。補助容量上部電極１４９と補助容量下部電極１３９は、金属層１４７、ゲート絶縁層１１６および第１層間絶縁層１１８に形成されたコンタクトホールを埋めるドレイン電極１４４、および半導体層１１４を介して電気的に接続されている。また、補助容量上部電極１４９と画素電極１２０は、金属層１４７および第２層間絶縁層１１９に形成されたコンタクトホールを介して電気的に接続されている。
【００４５】
補助容量電極１４５、補助容量下部電極１３９、および両電極の間のゲート絶縁層１１６によって容量が形成されるとともに、補助容量電極１４５、補助容量上部電極１４９、および両電極の間の第１層間絶縁層１１８によっても容量が形成され、これら２つの容量を合わせたものが各画素の補助容量１５０となる。ゲート絶縁層１１６は非常に薄く、その厚さは１０ｎｍ以上１００ｎｍ以下であるため、補助容量電極１４５と補助容量下部電極１３９との間に大きな容量を形成することができる。また、第１層間絶縁層１１８に凹部１６０が形成されることから、補助容量電極１４５と補助容量上部電極１４９との間の距離も小さくすることができるので、これら両電極の間にも大きな容量を形成することができる。
【００４６】
したがって、従来のアクティブマトリクス基板に比べて、大きな容量の補助容量１５０を各画素に形成することが可能となる。また、凹部１６０以外の第１層間絶縁層１１８を十分な厚さに形成したとしても、大きな容量を得ることができるので、表示品質および信頼性の両方を高いレベルで実現し得るアクティブマトリクス基板を提供することが可能となる。さらに、補助容量電極１４５、補助容量下部電極１３９、および補助容量上部電極１４９の占有面積を小さくしても、比較的大きな補助容量を得ることができるので、画素の高密度化、開口率の向上を図ることができる。
【００４７】
図２は、本発明による液晶表示装置１０００の構成を模式的に表した斜視図である。液晶表示装置１０００は、そのＴＦＴ基板として本発明の実施形態によるアクティブマトリクス基板１００を備えている。図３は、アクティブマトリクス基板１００における画素の配置構成を模式的に表した平面図であり、図４は、各画素の回路構成を表した回路図である。
【００４８】
図２に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向するアクティブマトリクス基板１００および対向基板５００と、アクティブマトリクス基板１００および対向基板５００のそれぞれの外面に貼り付けられた偏光板５１０および５２０と、表示用の光を出射するバックライトユニット５３０とを備えている。
【００４９】
対向基板５００は、カラーフィルタおよび共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、およびＢ（青）フィルタを含む。対向基板５００を４原色以上の表示方式に対応させてもよい。共通電極は、液晶層を挟んで複数の画素電極１２０を覆うように形成されている。共通電極と各画素電極１２０との間に与えられる電位差に応じて両電極の間の液晶が画素毎に配向し、表示がなされる。
【００５０】
図３および図４に示すように、アクティブマトリクス基板１００には、複数の走査線（ゲートバスライン）１４１と複数の信号線（データバスライン）１４６とが、互いに直交するように配置されており、走査線１４１と信号線１４６との交点付近にはＴＦＴ１２５が画素１１０毎に形成されている。ここでは、画素１１０を、隣り合う２つの走査線１４１と隣り合う２つの信号線１４６との中心線によって区切られた領域として定義する。各画素１１０には、ＴＦＴ１２５のドレイン電極１４４に電気的に接続された画素電極１２０が配置されている。隣り合う２つの走査線１４１の間には補助容量線１４２が走査線１４１と平行に延びている。
【００５１】
走査線１４１及び信号線１４６は、それぞれ、図２に示す走査線駆動回路５４０および信号線駆動回路５５０に接続されている。走査線１４１には、制御回路５６０による制御に応じて走査線駆動回路５４０からＴＦＴ１２５のオン−オフを切り替える走査信号が供給され、信号線１４６には、制御回路５６０による制御に応じて信号線駆動回路５５０から表示信号（画素電極１２０への印加電圧）が供給される。
【００５２】
図４に示すように、液晶層１８０を挟んで対向する画素電極１２０と対向基板５００の対向電極１７０との間には表示容量が形成される。画素電極１２０、補助容量下部電極１３９、および補助容量上部電極１４９は、ＴＦＴ１２５のドレイン電極と同電位であり、補助容量電極１４５には補助容量線１４２を介して対向電極１７０と同じ基準電位が与えられる。この構成により、補助容量電極１４５と補助容量下部電極１３９との間、および補助容量電極１４５と補助容量上部電極１４９との間に形成される容量は、表示容量を保つための補助容量として機能する。
【００５３】
補助容量１５０の容量Ｃｓは次の式で表される。
Ｃｓ＝Ｃｓ１＋Ｃｓ２＝ε1＊Ａ／ｄ1＋ε2＊Ａ／ｄ2
【００５４】
ここで、Ｃｓ１は補助容量電極１４５と補助容量上部電極１４９との間に形成される容量、Ｃｓ２は補助容量電極１４５と補助容量下部電極１３９との間に形成される容量である。Ａは、補助容量電極１４５の基板面内における占有面積を表し、ε1は第１層間絶縁層１１８の誘電率、ｄ1は補助容量電極１４５と補助容量上部電極１４９との間の距離ｄ、ε2はゲート絶縁層１１６の誘電率、ｄ2は補助容量電極１４５と補助容量下部電極１３９との間の距離（ゲート絶縁層１１６の厚さ）を表している。
【００５５】
例えば、第１層間絶縁層１１８をゲート絶縁層１１６と同じ材料で形成し、補助容量電極１４５と補助容量上部電極１４９との間の距離ｄをゲート絶縁層１１６の厚さと同じにした場合、上記式より、補助容量上部電極１４９を形成しない場合に比べて、２倍の容量Ｃｓを得ることができる。あるいは同じ容量Ｃｓを得るために、補助容量電極１４５の占有面積Ａを半分にすることができる。
【００５６】
また、例えば、第１層間絶縁層１１８を窒化シリコン（Ｓｉ3Ｎ4）で形成し、ゲート絶縁層１１６を酸化シリコン（ＳｉＯ2）で形成した場合、両材料の比誘電率εr1およびεr2はそれぞれ約７．０および約３．９であるので、ε1およびε2はそれぞれ約７．０＊ε0および約３．９＊ε0となる（ε0：真空の誘電率）。したがって凹部１６０の下の第１層間絶縁層１１８の厚さｄ1をゲート絶縁層１１６の厚さｄ2とほぼ等しくした場合、補助容量上部電極１４９を形成しない場合に比べて約３倍の容量Ｃｓを得ることができる。あるいは同じ容量Ｃｓを得るために、補助容量電極１４５の占有面積を約１／３にまで小さくすることができる。
【００５７】
絶縁層としての機能を果たした上でより大きな容量（例えば、ゲート絶縁膜のみで構成する場合の２倍）を得るために、酸化シリコンによるゲート絶縁層１１６の厚さは１０〜１００ｎｍであることが好ましく、３０〜８０ｎｍであることが実用的により好ましい。最適なゲート絶縁層１１６の厚さは約５０ｎｍである。第１層間絶縁層１１８を酸化シリコンで形成した場合、絶縁層としての機能を果たした上でより大きな容量を得るためには、凹部１６０の下の第１層間絶縁層１１８の厚さｄを、例えば１０〜１００ｎｍとすることが好ましく、３０〜８０ｎｍとすることが実用的により好ましい。最適な厚さｄの値は約５０ｎｍである。
【００５８】
第１層間絶縁層１１８を窒化シリコンで形成した場合には、凹部１６０の下の第１層間絶縁層１１８の厚さｄは、例えば１０〜２００ｎｍであることが好ましく、３０〜１６０ｎｍとすることが実用的により好ましい。最適な厚さｄの値は約１００ｎｍである。
【００５９】
次に、アクティブマトリクス基板１００の製造方法を説明する。
【００６０】
図５（ａ）〜（ｇ）はアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。なお、図５（ａ）〜（ｇ）には、アクティブマトリクス基板１００に含まれるドライバＴＦＴ部１０７の製造工程も示している。ドライバＴＦＴ部１０７は、複数の画素１１０からなる表示領域の外側の周辺領域に配置されたドライバＴＦＴの形成領域である。ドライバＴＦＴには、図２に示した走査線駆動回路５４０のＴＦＴ、信号線駆動回路５５０のＴＦＴなど、周辺領域に形成されるＴＦＴが含まれる。
【００６１】
まず、ガラス基板等の基板１０１の上に、図示しない下地膜を成膜し、その上に結晶質シリコンまたはポリシリコンによる半導体層１１４を積層する。下地膜は、例えば窒化シリコン膜と酸化シリコン膜の多層膜である。半導体層１１４は、アモルファスシリコンを成膜した後、アモルファスシリコンを、エキシマレーザ等を照射するなど公知の技術によって結晶化またはポリシリコン化することによって得られる。
【００６２】
次に、フォトリソグラフィ法によって半導体層１１４をパターニングして、ＴＦＴ部１０３、Ｃｓ部１０５、およびドライバＴＦＴ部１０７に選択的に半導体層１１４を残す。その後、半導体層１１４を覆うようにゲート絶縁層１１６を成膜して、図５（ａ）に示す構造を得る。ゲート絶縁層１１６の成膜後には、上方からゲート絶縁層１１６を介して、残された半導体層１１４に低濃度のｐ型不純物１９０がイオン注入される。
【００６３】
次に、図５（ｂ）に示すように、ＴＦＴ部１０３の領域、およびドライバＴＦＴ部１０７におけるドライバＴＦＴのチャネル部３３０となる領域をレジスト１８５で覆い、上方からリンなどのｎ型不純物１９１をドープする。これにより、レジスト１８５で覆われない領域の半導体層１１４がＳｉ（ｎ−）半導体部となる。
【００６４】
続いて、レジスト１８５を除去した後、ゲート絶縁層１１６の上にスパッタ法またはＣＶＤ法などを用いて金属層を成膜する。金属層の材料には、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いることが望ましい。
【００６５】
その後金属層をフォトリソグラフィ法によりパターニングして、図５（ｃ）に示すように、Ｃｓ部１０５の補助容量電極１４５、ＴＦＴ部１０３のゲート電極１４０、およびドライバＴＦＴ部１０７のゲート電極３４０を得る。このとき、ここには図示していない走査線１４１および補助容量線１４２も同時に形成される。その後、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０をマスクとして、半導体層１１４にリンなどのｎ型不純物１９１をドープする。これによりＴＦＴ部１０３におけるＴＦＴのチャネル部１３０が得られる。
【００６６】
その後、さらに選択的にｎ型不純物のドープを行って、図５（ｄ）に示すようにＴＦＴ部１０３およびドライバＴＦＴ部１０７の半導体層１１４を得る。すなわち、ＴＦＴ部１０３においては、ゲート電極１４０の下のチャネル部１３０、チャネル部１３０両端に接するＳｉ（ｎ−）部１３１および１３２、ならびにＳｉ（ｎ−）部１３１および１３２それぞれの外端に接するＳｉ（ｎ＋）部１３３および１３４が形成される。また、ドライバＴＦＴ部１０７においては、ゲート電極３４０の下のチャネル部３３０、チャネル部３３０両端に接するＳｉ（ｎ−）部３３１および３３２、ならびにＳｉ（ｎ−）部３３１および３３２それぞれの外端に接するＳｉ（ｎ＋）部３３３および３３４が形成される。また、Ｃｓ部１０５の半導体層１１４はＳｉ（ｎ−）部１３７となり、そのうちの補助容量電極１４５の下の部分が補助容量下部電極１３９となる。
【００６７】
なお別途、半導体層１１４に対して選択的にｐ型不純物をドープする工程を加えて、ＴＦＴ部１０３およびドライバＴＦＴ部１０７のＴＦＴの一方をＰ型ＴＦＴとし、他方をＮ型ＴＦＴとすることや、ドープされる不純物の濃度を変えて両ＴＦＴの閾値電圧を異ならせることも行ない得る。ＴＦＴ部１０３およびドライバＴＦＴ部１０７のＴＦＴの両方をＰ型ＴＦＴとしてもよい。また、ドライバＴＦＴ部１０７に形成される複数のＴＦＴにＮ型ＴＦＴとＰ型ＴＦＴの両方を含ませてもよい。ドライバＴＦＴ部１０７の複数のＴＦＴの全てをＮ型ＴＦＴとしてもよく、その全てをＰ型ＴＦＴとしてもよい。
【００６８】
その後、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０を覆うように、ゲート絶縁層１１６の上に例えば窒化シリコンを積層して、第１層間絶縁層１１８を得る。次に、第１層間絶縁層１１８の上にレジスト１８５を塗布し、補助容量電極１４５の上のレジスト１８５を除去して開口を形成し、図５（ｄ）に示す積層構造を得る。
【００６９】
続いて、レジスト１８５の開口の下の第１層間絶縁層１１８を選択的にエッチングして、補助容量電極１４５の上方に凹部１６０を形成する。その後、レジスト１８５を除去して、図５（ｅ）に示す積層構造を得る。このあと、図示を省略しているが、フォトリソグラフィ法により第１層間絶縁層１１８およびゲート絶縁層１１６を選択的に除去して、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４のそれぞれの上にコンタクトホールが形成される。
【００７０】
次に、第１層間絶縁層１１８の上に金属層を積層する。金属層は、例えばＴｉ／Ａｌ／Ｔｉの３層構成である。金属層を、Ａｌ／Ｔｉ、Ｃｕ／Ｔｉ、Ｃｕ／Ｍｏ（モリブデン）等の２層構成としてもよく、これらの金属の１つを用いた単層構成としてもよい。その後、金属層をフォトリソグラフィ法によってパターニングして、図５（ｆ）に示すように、補助容量上部電極１４９、金属層１４７、ソース電極１４３および３４３、ならびにドレイン電極１４４および３４４を得る。このとき、ここには図示していない信号線１４６も同時に形成される。
【００７１】
次に、第１層間絶縁層１１８の上に平坦化膜として機能する第２層間絶縁層１１９を積層し、ドレイン電極１４４の上の第２層間絶縁層１１９にコンタクトホールを形成する。その後、第２層間絶縁層１１９の上にＩＴＯを積層し、フォトリソグラフィ法によりパターニングして画素電極１２０を形成し、図５（ｇ）に示すアクティブマトリクス基板１００が完成する。
【００７２】
このようにして形成されたアクティブマトリクス基板１００では、補助容量電極１４５と補助容量下部電極１３９との間の容量に加えて、補助容量電極１４５と補助容量上部電極１４９との間にも容量が形成されるので、より大きな容量の補助容量１５０を画素毎に形成することができる。また、補助容量上部電極１４９が凹部１６０の底面に形成されるため、凹部１６０以外の第１層間絶縁層１１８を十分な厚さに形成したとしても、大きな容量を得ることができる。よって、表示品質および信頼性の両方に優れたアクティブマトリクス基板を提供することができる。また、補助容量電極１４５の占有面積を小さくしても比較的大きな補助容量を得ることができるので、画素の高密度化、開口率の向上を図ることができる。さらに、補助容量上部電極１４９は、ソース電極１４３、ドレイン電極１４４等と同じ製造工程にて形成されるので、製造工程を複雑化することなく大きな補助容量を得ることができる。また、アクティブマトリクス基板１００によれば、信号線と走査線が交わる部位には、十分な厚さの第１層間絶縁層１１８が形成されるため、両線間の絶縁機能を十分に確保し、両線の信号品質を低下させることなく、大きな補助容量を確保することができる。
【００７３】
次に、本発明による他の実施形態（実施形態２〜５）を説明する。以下の説明においては、実施形態１と同じ構成要素には同じ参照番号を付け、その詳細な説明を省略する。実施形態２〜５において説明する部分以外は、基本的に実施形態１と同じであり、同じ構成要素からは同様の効果を得ることができる。
【００７４】
（実施形態２）
図６は、実施形態２によるアクティブマトリクス基板１００の構成を模式的に示す断面図である。図６に示すように、実施形態２によるアクティブマトリクス基板１００は、基板１０１の上に順次積層された半導体層１１４、ゲート絶縁層１１６、追加絶縁層１１７、第１層間絶縁層１１８、第２層間絶縁層１１９、および画素電極１２０を備えている。
【００７５】
追加絶縁層１１７は、補助容量電極１４５およびゲート電極１４０を覆うようにゲート絶縁層１１６の上に形成されている。実施形態１と同様、補助容量電極１４５の上方の第１層間絶縁層１１８には凹部１６０が形成されている。ただし、実施形態２においては、補助容量電極１４５と補助容量上部電極１４９との間は追加絶縁層１１７で埋められている。つまり、補助容量電極１４５の上面は追加絶縁層１１７の下面と接し、補助容量上部電極１４９の下面は追加絶縁層１１７の上面と接している。補助容量電極１４５の上面と補助容量上部電極１４９の下面（凹部１６０の底面）との間の距離ｄは、両電極間の追加絶縁層１１７の厚さに相当する。
【００７６】
追加絶縁層１１７は、例えば窒化シリコンからなり、第１層間絶縁層１１８は、例えば酸化シリコンからなる。第１層間絶縁層１１８をエッチングして凹部１６０を形成する場合、追加絶縁層１１７はエッチングストッパの役割を果たす。
【００７７】
補助容量電極１４５の上面から補助容量上部電極１４９の下面までの距離ｄ（あるいは追加絶縁層１１７の厚さ）は、１０ｎｍ以上２００ｎｍ以下である。距離ｄは６０〜１６０ｎｍであることがより好ましく、その最適な値は約１００ｎｍである。
【００７８】
次に、アクティブマトリクス基板１００の製造方法を説明する。
【００７９】
図７（ａ）〜（ｄ）は、実施形態２によるアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。図７（ａ）〜（ｄ）には、アクティブマトリクス基板１００に含まれるドライバＴＦＴ部１０７の製造工程も示している。
【００８０】
まず、図５（ａ）〜（ｃ）に示した実施形態１の製造工程と同様の工程を経て、図７（ａ）に示す積層構造を得る。その後、半導体層１１４にｎ型不純物をドープして、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４を含む、図７（ｂ）に示す構成の半導体層１１４を得る。
【００８１】
次に、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０を覆うように、ゲート絶縁層１１６の上に例えば窒化シリコンを積層して追加絶縁層１１７とし、その上に酸化シリコンを積層して第１層間絶縁層１１８を得る。その後、第１層間絶縁層１１８の上にレジスト１８５を塗布し、補助容量電極１４５の上のレジスト１８５を除去して開口を形成し、図７（ｂ）に示す積層構造を得る。
【００８２】
続いて、レジスト１８５の開口の下の第１層間絶縁層１１８をエッチングして、補助容量電極１４５の上方に凹部１６０を形成する。このとき、窒化シリコンに対して酸化シリコンよりも低いエッチングレートを示すエッチャントを用いることにより、窒化シリコンをエッチングストッパとして機能させることができる。その後、レジスト１８５を除去して、図７（ｃ）に示す積層構造を得る。このあと、図示を省略しているが、フォトリソグラフィ法により第１層間絶縁層１１８、追加絶縁層１１７、およびゲート絶縁層１１６を選択的に除去して、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４のそれぞれの上にコンタクトホールが形成される。
【００８３】
次に、第１層間絶縁層１１８の上に金属層を積層し、フォトリソグラフィ法によってパターニングして、図７（ｄ）に示すように、補助容量上部電極１４９、金属層１４７、ソース電極１４３および３４３、ならびにドレイン電極１４４および３４４を得る。このとき、ここには図示していない信号線１４６も同時に形成される。
【００８４】
その後、第１層間絶縁層１１８の上に第２層間絶縁層１１９を積層し、ドレイン電極１４４の上の第２層間絶縁層１１９にコンタクトホールを形成する。その後、第２層間絶縁層１１９の上にＩＴＯを積層し、フォトリソグラフィ法によりパターニングして画素電極１２０を形成して、図７（ｄ）に示すアクティブマトリクス基板１００が完成する。
【００８５】
この製造方法によれば、追加絶縁層１１７が凹部１６０を形成する際のエッチングストッパの役割を果たすので、エッチング時間を厳密に管理することなく、複数の画素に対して均一な深さの凹部１６０を形成することができる。これにより、複数の画素間における輝度のばらつきが抑えられた、高品質の表示を提供することが可能となる。
【００８６】
（実施形態３）
図８（ａ）〜（ｆ）は、実施形態３によるアクティブマトリクス基板１００の製造方法を模式的に示す断面図である。実施形態３によるアクティブマトリクス基板１００の断面構成は実施形態２のものと基本的に同じであるので、ここでは図示を省略し、製造方法のみを説明する。
【００８７】
まず、図５（ａ）〜（ｃ）に示した実施形態１の製造工程と同様の工程を経て、図８（ａ）に示す積層構造を得る。その後、半導体層１１４にｎ型不純物をドープして、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４を含む半導体層１１４を得る。
【００８８】
次に、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０を覆うように、ゲート絶縁層１１６の上に例えば窒化シリコンを積層して追加絶縁層１１７とし、その上に酸化シリコンを積層して第１層間絶縁層１１８を得る。その後、第１層間絶縁層１１８の上にレジスト１８５を塗布する。
【００８９】
次に、図８（ｂ）に示すように、レジスト１８５の上方にマスク１８７を配置する。マスク１８７はグレートーンマスクであり、ハーフトーン露光を行なうために、低い光透過率を示す第１窓（半透過部）１８８と、第１窓１８８よりも高い光透過率を示す第２窓（全透過部）１８９を含む。マスク１８７の第１窓１８８および第２窓１８９以外の部分は、実質的に光を透過させない遮光部である。第１窓１８８は補助容量電極１４５の上方に配置され、第２窓１８９はＳｉ（ｎ＋）部１３３、１３４、３３３、および３３４それぞれの上方に配置される。
【００９０】
次に、マスク１８７の上方から光が照射され、第１窓１８８を透過した光によって補助容量電極１４５の上方のレジスト１８５が露光され、第２窓１８９を透過した光によってＳｉ（ｎ＋）部１３３、１３４、３３３、および３３４の上方のレジスト１８５が露光される。その後、露光された部分のレジスト１８５が除去され、図８（ｃ）に示すように、補助容量電極１４５の上方のレジスト１８５に凹部（窪み）１８４が形成されるとともに、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４の上方のレジスト１８５に開口１８６が形成される。
【００９１】
次に、レジスト１８５を介して第１層間絶縁層１１８を選択的にエッチングし、図８（ｄ）に示すように、開口１８６の下に第１層間絶縁層１１８の窪みが形成される。このとき、開口１８６の下以外の第１層間絶縁層１１８はエッチングされることなく残される。
【００９２】
次に、レジスト１８５を酸素プラズマ等でアッシングすることにより、レジスト１８５全体を薄くして、凹部１８４の底に第１層間絶縁層１１８を露出させる。このとき、凹部１８４および開口１８６以外の部分のレジスト１８５は残され、その下の第１層間絶縁層１１８は露出しない。その後、再度エッチングを行い、図８（ｅ）に示すように、補助容量電極１４５の上方に第１層間絶縁層１１８の凹部１６０が形成されるとともに、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４に通じるコンタクトホールが形成される。
【００９３】
ここでも、実施形態２と同様、追加絶縁層１１７はエッチングストッパとして用いられるため、凹部１６０の底部には追加絶縁層１１７が露出する。コンタクトホールは第１層間絶縁層１１８、追加絶縁層１１７、およびゲート絶縁層１１６を貫通して形成される。その後、レジスト１８５は除去される。
【００９４】
次に、実施形態２と同様、第１層間絶縁層１１８の上に金属層を積層し、フォトリソグラフィ法によってパターニングして、補助容量上部電極１４９、金属層１４７、ソース電極１４３および３４３、ならびにドレイン電極１４４および３４４を得る。その後、第１層間絶縁層１１８の上に第２層間絶縁層１１９を積層し、ドレイン電極１４４の上の第２層間絶縁層１１９にコンタクトホールを形成する。次に、第２層間絶縁層１１９の上にＩＴＯを積層し、フォトリソグラフィ法によりパターニングして画素電極１２０を形成し、図８（ｆ）に示すアクティブマトリクス基板１００が完成する。
【００９５】
この製造方法によれば、追加絶縁層１１７が凹部１６０を形成する際のエッチングストッパの役割を果たすので、エッチング時間を厳密に管理することなく、複数の画素に対して均一な深さの凹部１６０を形成することができる。これにより、複数の画素間における輝度のばらつきが抑えられた、高品質の表示を提供することが可能となる。また、ハーフトーン露光を利用することにより、１枚のレジストで第１層間絶縁層１１８に凹部１６０およびコンタクトホールを形成することができるので、製造効率の向上および製造コストの低減が可能となる。なお、ここで用いたハーフトーン露光は、実施形態１の製造方法に適用することも可能である。
【００９６】
（実施形態４）
図９は、実施形態４によるアクティブマトリクス基板１００の構成を模式的に示す断面図であり、図１０はアクティブマトリクス基板１００における画素の構成を表す回路図である。
【００９７】
実施形態４によるアクティブマトリクス基板１００は、基板１０１の上に順次積層された半導体層１１４、ゲート絶縁層１１６、追加絶縁層１１７、第１層間絶縁層１１８、第２層間絶縁層１１９、および画素電極１２０を備えている。
【００９８】
追加絶縁層１１７は、補助容量電極１４５およびゲート電極１４０を覆うようにゲート絶縁層１１６の上に形成されている。実施形態２と同様、補助容量電極１４５の上方には第１層間絶縁層１１８の凹部１６０が形成されており、凹部１６０の底部には追加絶縁層１１７が露出している。実施形態４においては、Ｃｓ部１０５には半導体層１１４は含まれず、補助容量下部電極は形成されない。よって、補助容量１５０は補助容量電極１４５と補助容量上部電極１４９と、両電極の間の追加絶縁層１１７によって構成される。それ以外の構成は、実施形態２と基本的に同じである。
【００９９】
このような補助容量１５０の構成であっても、凹部１６０を形成することにより、補助容量電極１４５と補助容量上部電極１４９との距離を短くすることができるので、比較的大きな補助容量を得ることができる。また、追加絶縁層１１７に高誘電率の部材を用いることにより、より大きな補助容量を得ることができる。なお実施形態１のように、追加絶縁層１１７を形成せずに凹部１６０を形成する構成も実施形態４に含まれるものとする。
【０１００】
次に、実施形態４によるアクティブマトリクス基板１００の製造方法を説明する。
【０１０１】
図１１（ａ）〜（ｆ）は、実施形態４によるアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。
【０１０２】
まず、基板１０１の上に、実施形態１と同様、図示しない下地膜を成膜し、その上に結晶質シリコンまたはポリシリコンによる半導体層１１４を積層する。次に、フォトリソグラフィ法によって半導体層１１４をパターニングして、ＴＦＴ部１０３およびドライバＴＦＴ部１０７に選択的に半導体層１１４を残す。このとき、Ｃｓ部１０５には半導体層１１４は残されない。
【０１０３】
その後、半導体層１１４を覆うようにゲート絶縁層１１６を成膜して、図１１（ａ）に示すように、残された半導体層１１４にｐ型不純物１９０がイオン注入される。
【０１０４】
次に、図１１（ｂ）に示すように、ＴＦＴ部１０３の領域、およびドライバＴＦＴ部１０７におけるドライバＴＦＴのチャネル部３３０となる領域の上方にレジスト１８５を形成し、上方からｎ型不純物１９１をドープする。これにより、ドライバＴＦＴ部１０７におけるレジスト１８５で覆われない領域の半導体層１１４がＳｉ（ｎ−）半導体部となる。
【０１０５】
続いて、レジスト１８５を除去した後、実施形態１と同様、ゲート絶縁層１１６の上に金属層を成膜し、フォトリソグラフィ法によりパターニングして、図１１（ｃ）に示すように、Ｃｓ部１０５の補助容量電極１４５、ＴＦＴ部１０３のゲート電極１４０、およびドライバＴＦＴ部１０７のゲート電極３４０を得る。その後、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０をマスクとして、半導体層１１４にｎ型不純物をドープする。これによりＴＦＴ部１０３におけるＴＦＴのチャネル部１３０が得られる。
【０１０６】
その後、実施形態２と同様、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０を覆うように追加絶縁層１１７を積層し、その上に第１層間絶縁層１１８を積層する。次に、第１層間絶縁層１１８の上にレジスト１８５を塗布し、補助容量電極１４５の上のレジスト１８５を除去して開口を形成し、図１１（ｄ）に示す積層構造を得る。
【０１０７】
続いて、レジスト１８５の開口の下の第１層間絶縁層１１８をエッチングして、図１１（ｅ）に示すように、補助容量電極１４５の上方に凹部１６０を形成する。このとき、実施形態２と同様、追加絶縁層１１７はエッチングストッパとして機能する。
【０１０８】
次に、レジスト１８５を除去した後、実施形態２と同様に、補助容量上部電極１４９、金属層１４７、ソース電極１４３および３４３、ならびにドレイン電極１４４および３４４を形成し、その上に第２層間絶縁層１１９、画素電極１２０を順次形成して、図１１（ｆ）に示すアクティブマトリクス基板１００が完成する。
【０１０９】
（実施形態５）
図１２（ａ）〜（ｄ）および図１３（ｅ）〜（ｇ）は、実施形態５によるアクティブマトリクス基板１００の製造方法を模式的に示す断面図である。実施形態５によるアクティブマトリクス基板１００の断面構成は実施形態４のものと基本的に同じであるので、ここでは図示を省略し、製造方法のみを説明する。
【０１１０】
まず、基板１０１の上に、実施形態４と同様の方法によって半導体層１１４を積層し、フォトリソグラフィ法によってパターニングして、ＴＦＴ部１０３およびドライバＴＦＴ部１０７の半導体層１１４を残す。このとき、Ｃｓ部１０５には半導体層１１４は残されない。次に、半導体層１１４を覆うようにゲート絶縁層１１６を成膜した後、図１２（ａ）に示すように、残された半導体層１１４に低濃度のｐ型不純物１９０がイオン注入される。
【０１１１】
次に、ゲート絶縁層１１６の上に金属層を成膜し、フォトリソグラフィ法によりパターニングして、図１２（ｂ）に示すように、Ｃｓ部１０５の補助容量電極１４５、ＴＦＴ部１０３のゲート電極１４０、およびドライバＴＦＴ部１０７のゲート電極３４０を得る。ただしこのとき、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０は、その幅が最終的な幅よりも広くなるように形成される。その後、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０の上に残されたレジスト１８５を除去することなく、上方から半導体層１１４にリンなどのｎ型不純物１９１をドープする。これにより、レジスト１８５で覆われない領域の半導体層１１４がＳｉ（ｎ＋）半導体部となる。
【０１１２】
次に、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０を、例えばウェットエッチングによってサイドエッチングして、これらの電極の幅を減少させる。レジスト１８５が残されていることから、サイドエッチングによって、これらの電極は上部から削られることはなく、側面からのみ削られ、図１２（ｃ）に示すように、幅が減少する。
【０１１３】
次に、図１２（ｄ）に示すように、レジスト１８５を除去し、補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０をマスクとして、半導体層１１４にｎ型不純物１９１をドープする。これにより、ＴＦＴ部１０３におけるチャネル部１３０、Ｓｉ（ｎ−）部１３１および１３２、Ｓｉ（ｎ＋）部１３３および１３４、ならびにドライバＴＦＴ部１０７におけるチャネル部３３０、Ｓｉ（ｎ−）部３３１および３３２、Ｓｉ（ｎ＋）部３３３および３３４が完成する。
【０１１４】
次に、実施形態３において図８（ｂ）および（ｃ）を用いて説明したものと同様の方法により、ハーフトーン露光およびエッチングを行なって、図１３（ｅ）に示すように、補助容量電極１４５の上方のレジスト１８５に凹部１８４が形成されるとともに、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４の上方のレジスト１８５に開口１８６が形成される。開口１８６の下方の第１層間絶縁層には窪みが形成されるが、凹部１８４の下の第１層間絶縁層１１８はエッチングされることなく残される。
【０１１５】
次に、図８（ｄ）を用いて説明したものと同様の方法によりレジスト１８５をアッシングした後、再度エッチングを行って、図１３（ｆ）に示すように、補助容量電極１４５の上方に第１層間絶縁層１１８の凹部１６０を形成するとともに、Ｓｉ（ｎ＋）部１３３、１３４、３３３、および３３４に通じるコンタクトホールが形成される。このとき、追加絶縁層１１７はエッチングストッパとして用いられる。
【０１１６】
次に、第１層間絶縁層１１８の上に金属層を積層し、フォトリソグラフィ法によってパターニングして、補助容量上部電極１４９、金属層１４７、ソース電極１４３および３４３、ならびにドレイン電極１４４および３４４を得る。その後、第１層間絶縁層１１８の上に第２層間絶縁層１１９を積層し、ドレイン電極１４４の上の第２層間絶縁層１１９にコンタクトホールを形成する。次に、第２層間絶縁層１１９の上にＩＴＯを積層し、フォトリソグラフィ法によりパターニングして画素電極１２０を形成し、図１３（ｇ）に示すアクティブマトリクス基板１００が完成する。
【０１１７】
実施形態５の製造方法によれば、追加絶縁層１１７が凹部１６０を形成する際のエッチングストッパの役割を果たすので、エッチング時間を厳密に管理することなく、複数の画素に対して均一な深さの凹部１６０を形成することができる。これにより、複数の画素間における輝度のばらつきが抑えられた、高品質の表示を提供することが可能となる。また、ハーフトーン露光を利用することにより、１枚のレジストで第１層間絶縁層１１８に凹部１６０およびコンタクトホールを形成することができるので、製造効率の向上および製造コストの低減が可能となる。
【０１１８】
また、実施形態５の製造方法によれば、ＴＦＴ部１０３およびドライバＴＦＴ部１０７の両方にＮ型ＴＦＴが形成される。ドライバＴＦＴ部１０７にＰ型ＴＦＴを形成する場合には、追加のフォトリソグラフィ工程および半導体層１１４に対するｐ型不純物のドープ工程が必要となるが、上記の製造方法によれば、そのような工程を追加する必要がなく、製造効率が向上する。
【０１１９】
また、実施形態５の製造方法によれば、図１２（ｂ）〜（ｄ）を用いて説明したように、ｎ型不純物１９１の２回のドープ工程の間に、レジスト１８５を残したまま補助容量電極１４５、ゲート電極１４０、およびゲート電極３４０に対してウェットエッチングが施される。ｎ型不純物１９１の２回のドープ工程の間に、フォトリソグラフィ工程は１度しか必要とされない。したがって、ＴＦＴ部１０３におけるチャネル部１３０、Ｓｉ（ｎ−）部１３１および１３２、Ｓｉ（ｎ＋）部１３３および１３４、ならびにドライバＴＦＴ部１０７におけるチャネル部３３０、Ｓｉ（ｎ−）部３３１および３３２、Ｓｉ（ｎ＋）部３３３および３３４を、少ない工程で製造効率よく完成させることができる。
【産業上の利用可能性】
【０１２０】
本発明は、液晶表示装置、有機ＥＬ表示装置、フレキシブルディスプレイなど、多種の表示装置に好適に用いられ得る。
【符号の説明】
【０１２１】
１００、２００    アクティブマトリクス基板
１０１、２０１    基板
１０３、２０３    ＴＦＴ部
１０５、２０５    Ｃｓ部
１０７    ドライバＴＦＴ部
１１０    画素
１１４、２１４    半導体層
１１６、２１６    ゲート絶縁層
１１７    追加絶縁層
１１８、２１８    第１層間絶縁層
１１９、２１９    第２層間絶縁層
１２０、２２０    画素電極
１２５    ＴＦＴ
１３０、２３０、３３０    チャネル部
１３１、１３２、１３７、２３１、２３２、２３７    Ｓｉ（ｎ−）部
１３３、１３４、２３３、２３４    Ｓｉ（ｎ＋）部
１３９、２３９    補助容量下部電極
１４０、２４０、３４０    ゲート電極
１４１    走査線
１４２    補助容量線
１４３、２４３    ソース電極
１４４、２４４    ドレイン電極
１４５、２４５    補助容量電極
１４６、２４６    信号線
１４７    金属層
１４９    補助容量上部電極
１５０    補助容量
１６０、１８４    凹部
１７０    対向電極
１８０    液晶
１８５    レジスト
１８６    開口
１８８    第１窓
１８９    第２窓
１８７    マスク
１９０    ｐ型不純物
１９１    ｎ型不純物
５００    対向基板
５１０、５２０    偏光板
５３０    バックライトユニット
５４０    走査線駆動回路
５５０    信号線駆動回路
５６０    制御部
１０００    液晶表示装置
【図１】
2012124690.tif 000003
【図２】
2012124690.tif 000004
【図３】
2012124690.tif 000005
【図４】
2012124690.tif 000006
【図５】
2012124690.tif 000007
【図６】
2012124690.tif 000008
【図７】
2012124690.tif 000009
【図８】
2012124690.tif 000010
【図９】
2012124690.tif 000011
【図１０】
2012124690.tif 000012
【図１１】
2012124690.tif 000013
【図１２】
2012124690.tif 000014
【図１３】
2012124690.tif 000015
【図１４】
2012124690.tif 000016
【図１５】
2012124690.tif 000017
【国際調査報告】
2012124690.tif 000018
2012124690.tif 000019
2012124690.tif 000020
2012124690.tif 000021
2012124690.tif 000022
2012124690.tif 000023