(57)【要約】  演算処理を行う演算部と周辺機器とを接続する第１の経路と、他の演算装置が有する演算処理を行う演算部と周辺機器とを接続する第２の経路と、切替え信号にしたがって、第１の経路と第２の経路とを切替える切替え部と、を有する演算装置と、切替え信号を生成して切替え部に出力する信号生成部と、を備える情報処理装置。
2012114498.tif 000002
【特許請求の範囲】
【請求項１】
周辺装置と接続する複数の演算装置を有する情報処理装置において、
前記複数の演算装置のすくなくとも一つは、
演算処理を行う演算部と、
前記演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算部と前記周辺機器とを接続する第２の経路と、
前記第１の経路と前記第２の経路とを切替える切替え部と、
を有し、
前記情報処理装置はさらに、
前記切替え部に前記第１の経路と前記第２の経路をと切替させる切替え信号を生成して前記切替え部に出力する信号生成部と、
を備える情報処理装置。
【請求項２】
前記信号生成部は、前記演算装置内で発生したエラーを検出すると、前記切替え部を前記第２の経路に切り替える前記切替え信号を生成する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記信号生成部は、前記第１の経路または前記第２の経路を選択する選択手段を備え、前記選択部により選択された経路に前記切替え部を切り替える切替え信号を生成することを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記演算装置は、前記信号生成部が出力する切替え信号を保持する信号保持手段を有し、該信号保持手段が保持する信号が前記切替え部に出力される、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項５】
前記切替え信号は、前記演算装置に対するリセット信号である、
ことを特徴とする請求項２に記載の情報処理装置。
【請求項６】
周辺装置と接続する複数の演算装置を有する情報処理装置において、
演算処理を行う演算部と、
前記演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算部と前記周辺機器とを接続する第２の経路と、
与えられる選択信号にしたがって、前記第１または前記第２の経路に切替える切替え信号を生成する切替え信号生成部と、
前記切替え信号にしたがって、前記第１の経路と前記第２の経路とを切替える切替え部と、
を有する少なくとも一つの演算装置と、
第１または前記第２の経路を選択する手段を有し、選択された経路を選択する選択信号を生成して、前記切替え信号生成部に出力する選択手段と、
を備える情報処理装置。
【請求項７】
周辺装置と接続する演算装置において、
演算処理を行う演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する第２の経路と、
前記第２の経路を介して前記他の演算装置から送られる情報に含まれる宛先にしたがって、所定の前記周辺機器に前記情報を出力する切替え部と、
を有する演算装置を備える情報処理装置。
【請求項８】
周辺装置と接続する演算装置において、
演算処理を行う演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する第２の経路と、
外部から入力される特定の信号にしたがって、前記第１の経路と前記第２の経路とを切替える切替え部と、
を備える演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の演算装置を実装できる情報処理装置に関する。
【背景技術】
【０００２】
従来、２つのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を１つのシステムボードに搭載するサーバがある。その理由として、２つのＣＰＵを用いて処理を行う用途は多いためスケールメリットを得られる、部品を共通化できるのでコストを低く抑えられる、ことなどが挙げられる。その他、複数のＣＰＵがあるため、１つのＣＰＵが故障しても、故障したＣＰＵを除いて業務の継続がおこなうことができるという理由も挙げられる。【０００３】
一方、近年の半導体技術の発展により、トランジスタは微細化され、１つの半導体チップ内に多くの機能が取り込むことができるようになった。例えば、ＣＰＵ内部にメモリコントローラを内蔵できるようになったので、ＣＰＵとメモリとが直接接続されるようになった。【０００４】
図１は、サーバに搭載されるシステムボード１００の概要を示す図である。
システムボード１００は、ＣＰＵ０および１、メモリ１０１および１０２、メモリ１１１および１１２、ＩＯハブ１２０、レガシーＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）コントローラ１３０およびＢＣＭ（Ｂｏａｒｄ  Ｃｏｎｔｒｏｌ  Ｍａｎａｇｅｍｅ  ｕｎｉｔ）１４０と、を備えている。【０００５】
ＣＰＵ０は、メモリコントローラを内蔵しているので、メモリ１０１や１０２と直接接続することができる。同様に、ＣＰＵ１も、メモリコントローラを内蔵しているので、メモリ１１１や１１２と直接接続することができる。【０００６】
一方、ＩＯハブ１２０は、ＬＩＯ（Ｌｅｇａｃｙ  ＩＯ）バスコントローラ１２１とＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスコントローラ１２２と、を備えている。ＣＰＵ０とＣＰＵ１は、ＩＯハブ１２０を共有する。【０００７】
例えば、ＣＰＵ０は、ＩＯハブ１２０内のＬＩＯバスコントローラ１２１を介して、レガシーＩＯコントローラ１３０に接続されているディスクやＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）とデータの授受を行う。また、ＣＰＵ０は、ＩＯハブ１２０内のＰＣＩバスコントローラ１２２を介して、ＰＣＩソケットに接続されているＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）装置とデータの授受を行う。【０００８】
同様に、ＣＰＵ１は、ＬＩＯバスコントローラ１２１を介して、レガシーＩＯコントローラ１３０に接続されているディスクやＬＡＮとデータの授受を行う。また、ＣＰＵ１は、ＰＣＩバスコントローラ１２２を介して、ＰＣＩソケットに接続されているＩＯ装置とデータの授受を行う。【０００９】
したがって、例えば、ＣＰＵ１が故障状態でも、ＣＰＵ０は、上述のようにＩＯハブ１２０を介して、レガシーＩＯコントローラ１３０に接続されているディスクやＬＡＮ、ＰＣＩソケットに接続されているＩＯ装置とデータの授受を行うことができる。【００１０】
上記技術に関連して、第１の計算機と第２の計算機を、それぞれのメモリバスに直結したバスアダプタ間を結合した複合計算機システムについて知られている。このバスアダプタは基本的にメモリバス側に対するリクエスト機構で構成されたバーストアクセス機構とランダムアクセス機構を内蔵しそれぞれの動作を独立に行う。ハードウェア量の小さなバスアダプタがメモリバスに直結しているのでデータ転送を高速にかつきめ細かく行うことが出来る。【００１１】
また、固有のタイプのノード内バス機構が、各ノード内の各システム・セルを同一ノード内の他の各セルに接続するスケーラブル共用メモリ・マルチプロセッサ・コンピュータ・システムについて知られている。このシステムでは、ノード間バスは複数のノードで共用することができる。【００１２】
また、多重プロセッサ装置に使用される回路に埋め込まれている、または集積化されている共用の不揮発性メモリについて知られている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０５−１４３５６１号公報
【特許文献２】特開２００１−１４７９０３号公報
【特許文献３】特開２００４−５２２２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
さらに、近年の半導体技術の発展により、１つの半導体チップ内に多くの機能を取り込めるようになったため、図１に示したＬＩＯバスコントローラ１２１やＰＣＩバスコントローラ１２２などもＣＰＵ内部に内蔵することもできるようになっている。【００１５】
図２は、ＬＩＯバスコントローラやＰＣＩバスコントローラを内蔵するＣＰＵを搭載したシステムボード２００の概要を示す図である。
システムボード２００は、ＣＰＵＡおよびＢ、メモリ１０１および１０２、メモリ１１１および１１２、レガシーＩＯコントローラ１３０およびＢＣＭ１４０と、を備えている。【００１６】
ＣＰＵＡおよびＢは、メモリコントローラに加えて、ＬＩＯバスコントローラとＰＣＩバスコントローラを備える。この場合、例えば、ＣＰＵＡは、レガシーＩＯコントローラ１３０と直接接続することができる。また、ＣＰＵＡは、ＰＣＩソケットとも直接接続することができる。【００１７】
ここで、レガシーＩＯコントローラは、１つあれば足りる場合が多い。この場合、例えば、図２に示すように、ＣＰＵＡにのみレガシーＩＯコントローラ１３０を接続することになる。【００１８】
また、筐体の小型化を図ろうとすると、ＰＣＩソケットの実装数が制限される場合がある。この場合、例えば、図２に示すように、ＣＰＵＡにのみＰＣＩソケットを実装することになる。【００１９】
図２に示す接続形態の場合、ＣＰＵＢは、ＣＰＵバスで接続されるＣＰＵＡを介して、レガシーＩＯコントローラ１３０やＰＣＩソケットを使用することになる。この場合、ＣＰＵＡが故障状態になると、ＣＰＵＢは、レガシーＩＯコントローラ１３０に接続されているディスクやＬＡＮ、ＰＣＩソケットに接続するＩＯ装置などにアクセスできなくなる。その結果、ＣＰＵＡが故障状態になるとＣＰＵＢも動作できなくなる。【００２０】
本情報処理装置は、１つの側面では、情報処理装置に含まれる演算装置が動作できなくなっても、動作できなくなった演算装置と接続していた周辺機器を、他の演算装置が継続して使用できる、ことを目的とする。
【課題を解決するための手段】
【００２１】
本情報処理装置の１つの観点によれば、本情報処理装置は、以下の構成要素を備える。
本情報処理装置は、周辺装置と接続する複数の演算装置を有する。
演算装置は、第１の経路と、第２の経路と、切替え部と、を有する。前記第１の経路は、演算処理を行う演算部と前記周辺機器とを接続する経路である。前記第２の経路は、他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する経路である。前記切替え部は、切替え信号にしたがって、前記第１の経路と前記第２の経路とを切替える。【００２２】
信号生成部は、前記切替え信号を生成して前記切替え部に出力する。
【発明の効果】
【００２３】
本情報処理装置の１つの態様によると、情報処理装置に含まれる演算装置が動作できなくなっても、動作できなくなった演算装置と接続していた周辺機器を、他の演算装置が継続して使用できる、ことができる。
【図面の簡単な説明】
【００２４】
【図１】サーバに搭載されるシステムボード１００の概要を示す図である。
【図２】ＬＩＯバスコントローラやＰＣＩバスコントローラを内蔵するＣＰＵを搭載したシステムボード２００の概要を示す図である。
【図３】実施例に係る情報処理装置３００の概要を説明する図である。
【図４】実施例に係る情報処理装置に搭載されるシステムボード４００の概要を説明する図である。
【図５】図４に示したシステムボード４００の具体例を示す図である。
【図６】図４に示したスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５の具体的な構成例を示す図である。
【図７】図５に示したＣＰＵ４１０におけるエラー検出処理の概要を示すフローチャートである。
【図８】図４に示したシステムボード４００のエラー検出処理を示すフローチャートである。
【図９】図４に示したシステムボード４００のリブート処理を示すフローチャートである。
【図１０】図５に示したシステムボード４００の変形例を示す図である。
【図１１】図５に示したシステムボード４００の変形例を示す図である。
【図１２】図４に示したシステムボード４００におけるＩＯ装置の接続例を示す図である。
【図１３】図４に示したＣＰＵ４１０の変形例を示す図である。
【図１４】図４に示したＣＰＵ４１０の変形例を示す図である。
【図１５】図４に示したＣＰＵ４１０の代わりに、リピータチップ１５００を使用する例を示す図である。
【図１６】図１５に示したリピータチップ１５００と、リピータチップ１５００を搭載するＣＰＵソケットと、の関係を示す図である。
【図１７】図１２に示したＣＰＵ４１０の代わりに、リピータチップ１５００を使用する例を示す図である。
【図１８】図１２に示したＣＰＵ４２０の代わりに、リピータチップ１５００を使用する例を示す図である。
【図１９】図１７および図１８に示したリピータチップ１５００と、リピータチップ１５００を搭載するＣＰＵソケットと、の関係を示す図である。
【図２０】拡張チップ２０００の構成例を示す図である。
【図２１】スイッチチップ２１００の構成例を示す図である。
【図２２】スイッチチップ２２００の構成例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本実施形態の一例について、図３〜図２２に基づいて説明する。なお、以下に説明する実施形態はあくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本実施形態は、その趣旨を逸脱しない範囲で、以下に記載の技術を組み合わせるなど種々変形して実施することができる。
【００２６】
図３は、本実施例に係る情報処理装置３００の概要を説明する図である。
情報処理装置３００は、演算装置３１０と、演算装置３２０と、信号生成部３３０と、を備える。
【００２７】
演算装置３１０は、演算部３１１と切替え部３１２とを備える。
演算部３１１は、所定のプログラムにしたがって演算を実行する演算装置を含むことができる。
【００２８】
切替え部３１２は、第１の経路と第２の経路とを、信号生成部３３０が生成する切替え信号にしたがって切替える切り替え装置である。第１の経路は、演算装置３１０と接続する周辺機器３４０と、演算部３１１と、を接続する経路である。第２の経路は、演算装置３１０と接続する周辺機器３４０と、演算装置３２０と、を接続する経路である。演算装置３２０は、第２の経路を介して、演算装置３１０と接続する周辺機器３４０を使用することができる。
【００２９】
信号生成部３３０は、切替え信号を生成して切替え部３１２に出力する。
演算装置３１０は、信号生成部３３０が生成する切替え信号にしたがって、第１の経路と第２の経路とを切替えることができる。例えば、演算装置３１０が故障するなどして動作不能のなった場合に、第１の経路を第２の経路に切替えると、演算装置３１０が動作不能となっても、演算装置３２０は、演算装置３１０と接続する周辺機器３４０を継続して利用することができる。
【００３０】
図４は、本実施例に係る情報処理装置に搭載されるシステムボード４００の概要を説明する図である。
システムボード４００は、ＣＰＵ４１０および４２０と、レガシーＩＯコントローラ４３０と、ＰＣＩソケット４４０と、ＢＣＭ４５０と、を備える。ＣＰＵ４１０とＣＰＵ４２０とは、ＣＰＵバスで接続している。また、ＣＰＵ４１０とＣＰＵ４２０とは、ＬＩＯバスおよびＰＣＩバスとで互いに接続している。
【００３１】
ＣＰＵ４１０は、ＬＩＯバスコントローラ４１１と、ＰＣＩバスコントローラ４１２と、スイッチ４１３と、を備える。また、ＣＰＵ４２０は、ＬＩＯバスコントローラ４２１と、ＰＣＩバスコントローラ４２２と、スイッチ４２３と、を備える。なお、ＬＩＯバスコントローラ４２１、ＰＣＩバスコントローラ４２２およびスイッチ４２３は、ＬＩＯバスコントローラ４１１、ＰＣＩバスコントローラ４１２およびスイッチ４１３と同じ装置なので、以下では、ＣＰＵ４１０を例に説明する。
【００３２】
ＣＰＵ４１０は、外部装置と接続するための端子ａ１１、ａ１２、ａ１３、ａ１４およびａ１５と、端子ｂ１１、ｂ１２、ｂ１３、ｂ１４およびｂ１５と、を備える。端子ａ１１は、スイッチＳＷ１の端子Ｃと接続する。また、端子ａ１２、ａ１３、ａ１４およびａ１５は、それぞれスイッチＳＷ２−５の端子Ｃと接続する。端子ｂ１１は、スイッチＳＷ１の切替え端子Ｂと接続する。また、端子ｂ１２、ｂ１３、ｂ１４およびｂ１５は、それぞれスイッチＳＷ２−５の切替え端子Ｂと接続する。
【００３３】
ＬＩＯバスコントローラ４１１は、ＬＩＯバスコントローラ４１１−レガシーＩＯコントローラ４３０間を接続するＬＩＯバスでのデータ転送を制御するコントローラである。
ＰＣＩバスコントローラ４１２は、ＰＣＩ  ＳＩＧ（Ｓｐｅｃｉａｌ  Ｉｎｔｅｒｅｓｔ  Ｇｒｏｕｐ）によって策定されたバスの規格であるＰＣＩを使用する周辺機器、例えば、ＩＯ装置との接続をサポートするインタフェース装置である。
【００３４】
スイッチ４１３は、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５を備える。
スイッチＳＷ１は、切替え端子ＡおよびＢを備える。そして、切替え端子Ａは、ＬＩＯバスコントローラ４１１と接続している。切替え端子Ｂは、ＣＰＵ４２０のＰＣＩバスに接続された端子ｂ１１と接続している。また、スイッチＳＷ１は、レガシーＩＯコントローラ４３０に接続された端子ａ１１と接続している。
【００３５】
スイッチＳＷ１は、切替え端子ＡまたはＢの選択により、ＬＩＯバスコントローラ４１１−レガシーＩＯコントローラ４３０間を接続するＬＩＯバスと、ＣＰＵ４２０のスイッチＳＷ１ーＩＯコントローラ４３０間を接続するバスと、切替えることができる。
【００３６】
スイッチＳＷ２は、切替え端子ＡおよびＢを備える。そして、切替え端子Ａは、ＰＣＩバスコントローラ４１２と接続している。切替え端子Ｂは、ＣＰＵ４２０のＰＣＩバスに接続された端子ｂ１２と接続している。また、スイッチＳＷ２は、ＰＣＩソケット４４１と接続している。
【００３７】
スイッチＳＷ２は、切替え端子ＡまたはＢの選択により、ＰＣＩバスコントローラ４１２−ＰＣＩソケット４４１間を接続するＰＣＩバスと、ＣＰＵ４２０のスイッチＳＷ２−ＰＣＩソケット４４１間を接続するバスと、切替えることができる。
【００３８】
同様に、スイッチＳＷ３〜５は、切替え端子ＡおよびＢを備える。そして、スイッチＳＷ３〜５の切替え端子Ａは、ＰＣＩバスコントローラ４１２と接続している。スイッチＳＷ３〜５の切替え端子Ｂは、それぞれ、ＣＰＵ４２０のＰＣＩバスに接続された端子ｂ１３、ｂ１４およびｂ１５と接続している。また、スイッチＳＷ３〜５は、それぞれ、ＰＣＩソケット４４２、４４３および４４４と接続している。
【００３９】
スイッチＳＷ３〜５は、切替え端子ＡまたはＢの選択により、ＰＣＩバスコントローラ−ＰＣＩソケット間を接続するＰＣＩバスと、ＣＰＵ４２０のスイッチＳＷ−ＰＣＩソケット間を接続するバスと、切替えることができる。
【００４０】
レガシーＩＯコントローラ４３０は、古くから使用されてきた、いわゆるレガシーＩＯ装置を使用する周辺機器と接続するためのインタフェース装置である。レガシーＩＯコントローラ４３０は、例えば、磁気ディスク装置との接続に使用するＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）やＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）、ＬＡＮとの接続に使用するＥｔｈｅｒｎｅｔ（登録商標）、シリアル通信を行う機器との接続に使用するＲＳ−２３２Ｃ（Ｒｅｃｏｍｍｅｎｄ  Ｓｔａｎｄａｒｄ  ２３２  ｖｅｒｓｉｏｎ  Ｃ）などをサポートするコントローラである。レガシーＩＯコントローラ４３０は、スイッチＳＷ１を含むＬＩＯバスを介してＣＰＵ４１０内のＬＩＯバスコントローラ４１１と接続している。
【００４１】
ＰＣＩソケット４４０は、ＩＯ装置と接続するためのソケットである。ＰＣＩソケット４４０は、スイッチＳＷ２−５を含むＰＣＩバスを介してＰＣＩバスコントローラ４１２と接続している。図４では、ＰＣＩソケット４４０が、４つのＰＣＩソケット４４１、４４２、４４３および４４４である場合を例示している。ＰＣＩソケット４４１、４４２、４４３および４４４は、それぞれＰＣＩバスを介して、スイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５と接続している。
【００４２】
ＢＣＭ４５０は、ＣＰＵ４１０、ＣＰＵ４２０、レガシーＩＯコントローラ４３０など、システムボード４００上に搭載されている装置と接続する。そして、ＢＣＭ４５０は、システムボード４００上に搭載されている装置を管理する。例えば、ＢＣＭ４５０は、ＣＰＵ４１０からエラー通知を受けると、通知を受けたエラーの内容をＣＰＵ４１０から読み出す。そして、ＢＣＭ４５０は、エラーが致命的であると判断すると、ＣＰＵ４１０を縮退する。この縮退は、ＢＣＭ４５０がＣＰＵ４１０に対してリセット信号をアサートすることにより行うことができる。
【００４３】
以上に説明したシステムボード４００には、ＣＰＵ４１０とＣＰＵ４２０の２つのＣＰＵが搭載されている場合のシステムボードを例に説明した。しかし、システムボード４００に搭載されるＣＰＵの数を限定する趣旨ではない。
【００４４】
また、ＣＰＵ４１０では、２つのバスコントローラ、すなわち、ＬＩＯバスコントローラ４１１とＰＣＩバスコントローラ４１２とを備える場合を例示した。しかし、ＣＰＵ４１０に備わるバスコントローラの数や種類を限定する趣旨ではない。例えば、ＣＰＵ４１０には、ＬＩＯバスコントローラ４１１だけが備わっていてもよいし、ＰＣＩバスコントローラ４１２だけが備わっていてもよい。
【００４５】
また、ＰＣＩバスコントローラ４１２と接続するスイッチとして、４つのスイッチＳＷ２〜ＳＷ５が備わる場合を例示したが、スイッチの数を限定する趣旨ではないのは当然である。
【００４６】
図５は、図４に示したシステムボード４００の具体例を示す図である。なお、ＣＰＵ４２０は、ＣＰＵ４１０と同様の構成なので、図５では、ＣＰＵ４２０内の具体的な記載を省略する。
【００４７】
システムボード４００は、ＣＰＵ４１０および４２０と、レガシーＩＯコントローラ４３０と、ＰＣＩソケット４４０と、ＢＣＭ４５０と、を備える。さらに、システムボード４００は、割り込み受信制御器５１０と、リセット制御器５２０と、主記憶装置５３１と、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）  ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５３２と、を備える。
【００４８】
割り込み受信制御器５１０は、ＣＰＵ４１０またはＣＰＵ４２０から割り込み信号を受信すると、ＢＣＭ４５０に対して、ＣＰＵ４１０またはＣＰＵ４２０から割り込み信号を受信した旨を通知する。
【００４９】
リセット制御器５２０は、ＢＣＭ４５０からの指示にしたがって、ＣＰＵ４１０またはＣＰＵ４２０に対するリセット信号をアサートする。本実施例において、リセット信号がアサートされた状態とは、リセット信号、図５に示す／Ｒｅｓｅｔ０、／Ｒｅｓｅｔ１が「０」に保持された状態とする。
【００５０】
主記憶装置５３１は、ＣＰＵ４１０が実行するプログラムやＢＩＯＳなどを記憶する主記憶装置である。
ＢＩＯＳ  ＲＯＭ５３２は、ＣＰＵ４１０に接続される磁気ディスク装置などの周辺機器を制御するプログラム群、すなわち、ＢＩＯＳを記憶する不揮発性メモリである。
【００５１】
ＣＰＵ４１０は、コア５４０と、アンコア５５０と、スイッチＳＷ１〜ＳＷ５と、を備える。
コア５４０は、主記憶装置５３１に記憶されたプログラムを読み出して、読み出したプログラムにしたがって命令を実行する演算装置を含む。また、コア５４０は、演算装置と直接接続する１次キャッシュメモリなどを含むことができる。１次キャッシュメモリは、主記憶装置５３１から読み出したプログラムや演算に必要なデータなど、の一部または全部を一時的に記憶することができる。
【００５２】
コア５４０は、リセット信号制御器５２０から送られるリセット信号がアサートされた間は、動作を停止する。そして、リセット信号のアサートが解除されると、コア５４０は動作を開始する。
【００５３】
アンコア５５０は、ＣＰＵバスルータ５５１と、ＣＰＵバスＩＦ制御部５５２と、メモリアクセス制御部５５３と、ＢＩＯＳ  ＲＯＭ制御部５５４と、構成制御部５５５と、を備える。また、アンコア５５０は、エラー表示レジスタ５５６と、スクラッチレジスタ５５７と、割り込み制御部５５８と、Ｉ２Ｃ（Ｉｎｔｅｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）スレーブ制御器５５９と、を備える。さらに、アンコア５５０は、ＬＩＯバスコントローラ４１１と、ＰＣＩバスコントローラ４１２と、を備える。なお、図示しないが、Ｉ２Ｃスレーブ制御器は、割り込み受信制御器５１０およびリセット制御器５２０にも含まれる。そして、Ｉ２Ｃスレーブ制御器に対応するＩ２Ｃマスタ制御器は、ＢＣＭ４５０に含まれる。
【００５４】
アンコア５５０は、リセット信号制御器５２０から送られるリセット信号がアサートされた間は、動作を停止する。そして、リセット信号のアサートが解除されると、コア５４０は動作を開始する。
【００５５】
ＣＰＵバスＩＦ制御部５５１は、ＣＰＵ４１０とＣＰＵ４２０とを接続するＣＰＵバスでのデータ転送を制御するコントローラである。ＣＰＵバスＩＦ制御部５５１は、データ転送処理等のエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、ＣＰＵバスＩＦ制御部５５１は、検出したエラーのエラー情報をエラー表示レジスタ５５６に記憶する。
【００５６】
ＣＰＵバスルータ５５２は、コア５４０、ＣＰＵバスＩＦ制御部５５１、メモリアクセス制御部５５３、ＬＩＯバスコントローラ４１１およびＰＣＩバスコントローラ４１２などと接続する。そして、コア５４０、ＣＰＵバスＩＦ制御部５５１、メモリアクセス制御部５５３、ＬＩＯバスコントローラ４１１およびＰＣＩバスコントローラ４１２などから送られるデータを、所定の送信先に転送する。ＣＰＵバスルータ５５２は、データのルーティング処理でのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、ＣＰＵバスルータ５５２は、検出したエラーのエラー情報をエラー表示レジスタ５５６に記憶する。
【００５７】
メモリアクセス制御部５５３は、主記憶装置５３１に対するデータの読み出し／書き込み処理を行うインタフェース装置である。メモリアクセス制御部５５３は、主記憶装置５３１に対するデータの読み出し／書き込み処理でのエラーを検出するエラー検出回路を備える。このエラー回路がエラーを検出すると、メモリアクセス制御部５５３は、検出したエラーのエラー情報をエラー表示レジスタ５５６に記憶する。
【００５８】
ＢＩＯＳ  ＲＯＭ制御部５５４は、ＢＩＯＳ  ＲＯＭ５３２からＢＩＯＳを読み出し、メモリアクセス制御部５５３を介して、読み出したＢＩＯＳを主記憶５３１にロードする、などの処理を行うインタフェース装置である。ＢＩＯＳ  ＲＯＭ制御部５５４は、ＢＩＯＳの読み出し処理などでのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、ＢＩＯＳ  ＲＯＭ制御部５５４は、検出したエラーのエラー情報をエラー表示レジスタ５５６に記憶する。
【００５９】
構成制御部５５５は、例えば、システム起動時に、ＣＰＵ４１０に接続する周辺機器などをチェックし、ＣＰＵ４１０が利用可能な装置構成をＣＰＵ４１０に通知する、などの処理を行う。構成制御部５５５は、周辺機器などのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、構成制御部５５５は、検出したエラーのエラー情報をエラー表示レジスタ５５６に記憶する。
【００６０】
エラー表示レジスタ５５６は、コア５４０、ＣＰＵバスＩＦ制御部５５１、ＣＰＵバスルータ５５２、メモリアクセス制御部５５３、ＢＩＯＳ  ＲＯＭ制御部５５４、構成制御部５５５およびＩ２Ｃスレーブ制御器５５９と接続する。また、エラー表示レジスタ５５６は、ＬＩＯバスコントローラ４１１およびＰＣＩバスコントローラ４１２と接続する。これらの装置内で検出されたエラーのエラー情報は、エラー表示レジスタ５５６に備わるレジスタに書き込まれる。エラー情報が書き込まれると、エラー表示レジスタ５５６は、割り込み制御部５５８にエラー検出を通知する。
【００６１】
スクラッチレジスタ５５７は、Ｉ２Ｃ通信に使用するデータを一時的に記憶するレジスタである。
割り込み制御部５５８は、エラー表示レジスタ５５６からエラー検出の通知を受けると、割り込み受信制御器５１０に割り込み信号を出力する。
【００６２】
Ｉ２Ｃスレーブ制御器５５９は、ＢＣＭ４５０とＩ２Ｃ通信を行うためのインタフェース装置である。Ｉ２Ｃスレーブ制御器５５９は、ＢＣＭ４５０に備わる、図示しないＩ２Ｃマスタ制御器とＩ２Ｃ通信を行う。例えば、Ｉ２Ｃスレーブ制御器５５９は、ＢＣＭ４５０から、エラー表示レジスタ５５６に記憶されたエラー情報の要求を受けると、要求されたエラー情報をエラー表示レジスタ５５６から読み出してＢＣＭ４５０に送信する。
【００６３】
割り込み受信制御器５１０は、ＣＰＵ４１０から送られる割り込み信号と、ＣＰＵ４２０から送られる割り込み信号と、をそれぞれレジスタに記憶する。そして、ＣＰＵ４１０またはＣＰＵ４２０から割り込み信号を受信すると、割り込み受信制御器５１０は、ＣＰＵから割り込みがあった旨をＢＣＭ４５０に通知する。この通知も、ＢＣＭ４５０に対する割り込み処理によって行うことができる。
【００６４】
ＢＣＭ４５０は、割り込み受信制御器５１０から、割り込みがあった旨の通知を受けると、割り込み受信制御器５１０とＩ２Ｃ通信を行う。そして、ＢＣＭ４５０は、割り込み受信制御器５１０に備わる、割り込み信号を記憶するレジスタの値を読み出して、割り込みのあったＣＰＵを特定する。すると、ＢＣＭ４５０は、割り込みのあったＣＰＵ、この説明ではＣＰＵ０とする、のＩ２Ｃスレーブ制御器５５９に対して、エラー情報を要求する。
【００６５】
エラー情報の要求を受けると、Ｉ２Ｃスレーブ制御器５５９は、エラー表示レジスタ５５６からエラー情報を読み出してＢＣＭ４５０に送信する。ＢＣＭ４５０は、受信したエラー情報から、エラーの重要度を判別する。エラーがＣＰＵの継続不可能な致命的なエラーであると判断すると、ＢＣＭ４５０は、割り込みのあったＣＰＵを縮退させる。具体的には、情報処理装置を再起動させ、この再起動時にＣＰＵの縮退処理を行う。この縮退処理で、ＢＣＭ４５０は、縮退対象のＣＰＵに対するリセット信号をアサートするように、リセット信号制御器５２０に指示する。以後、リセット信号制御器５２０は、縮退対象のＣＰＵに対するリセット信号がアサートされた状態を保持する。
【００６６】
なお、上述のように、割り込み処理を用いてＣＰＵのエラーを検出できない場合がある。例えば、ＢＩＯＳ  ＲＯＭ５３２の破壊や、検出不可能な故障がＣＰＵ内で発生した場合である。この様な場合、以下のようにして、エラーの発生したＣＰＵを検出することができる。
【００６７】
システムの起動時にＢＩＯＳ  ＲＯＭ５３２から読み出したＢＩＯＳの起動が完了すると、構成制御部５５５は、スクラッチレジスタ５５７に、起動完了フラグを記憶する。ＢＣＭ４５０は、リセット信号のアサート解除から、一定時間経過後に、Ｉ２Ｃスレーブ制御器５５９を介して、スクラッチレジスタの起動完了フラグを確認する。スクラッチレジスタ５５７に起動完了フラグがセットされていない場合、システムの起動が失敗していると判別することができる。
【００６８】
リセット制御器５２０が、縮退対象のＣＰＵに対するリセット信号をアサートすると、すなわち、リセット制御器５２０が出力するリセット信号が１から０に切り替ると、リセット信号が入力されるスイッチＳＷ１は、切替え端子がＡからＢに切り替る。
【００６９】
スイッチＳＷ１の切替え端子Ａは、ＬＩＯバスコントローラ４１１と接続され、切替え端子ＢはＣＰＵ４２０のＬＩＯバスと接続されている。したがって、リセット信号がアサートされると、スイッチＳＷ１によって、ＬＩＯバスコントローラ４１１とレガシーＩＯコントローラ４３０とを接続するバスが、ＣＰＵ４２０のＬＩＯバスとレガシーＩＯコントローラ４３０とを接続するバスに切替えられる。
【００７０】
また、スイッチＳＷ２の切替え端子Ａは、ＰＣＩバスコントローラ４１２と接続され、切替え端子ＢはＰＣＩソケット４４１と接続されている。したがって、リセット信号がアサートされると、スイッチＳＷ２によって、ＰＣＩバスコントローラ４１２とＰＣＩソケット４４１とを接続するバスが、ＣＰＵ４２０のＰＣＩバスとＰＣＩソケット４４１とを接続するバスに切替えられる。
【００７１】
同様に、ＳＷ３、ＳＷ４およびＳＷ５の切替え端子Ａは、ＰＣＩバスコントローラと接続され、切替え端子ＢはＰＣＩソケットと接続されている。したがって、リセット信号がアサートされると、スイッチＳＷによって、ＰＣＩバスコントローラとＰＣＩソケットとを接続するバスが、ＣＰＵ４２０のＰＣＩバスとＰＣＩソケットとを接続するバスに切替えられる。
【００７２】
図６は、図４に示したスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５の具体的な構成例を示す図である。なお、本実施例では、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５は、同じ構成のものを使用している。以下では、代表してスイッチＳＷ２について説明する。
【００７３】
スイッチＳＷ２は、スイッチ６０１−６０８を備える。なお、スイッチＳＷ２に含まれるスイッチの数は、スイッチＳＷ２を使用するバスのデータ幅に依存する。本実施例では、８ビット幅のＰＣＩバスにスイッチＳＷ２を使用しているので、８つのスイッチ６０１−６０８を使用している。
【００７４】
スイッチ６０１は、論理積回路ａおよびｂと、論理和回路ｃと、否定回路ｄと、を備える。
論理積回路ａの入力端には、リセット制御器５２０からのリセット信号線と、ＰＣＩバスコントローラ４１２と接続するＰＣＩバスに含まれる１つの信号線と、が接続されている。また、論理積回路ｂの入力端には、否定回路ｄの出力端と、ＣＰＵ４２０のＰＣＩバスと接続するバスに含まれる１つの信号線と、が接続されている。否定回路ｄの入力端は、リセット制御器５２０からのリセット信号線が接続されている。
【００７５】
論理和回路ｃの入力端には、論理積回路ａの出力端と、論理積回路ｂの出力端と、が接続されている。そして、論理和回路ｃの出力端は、ＰＣＩソケット４４２と接続するＰＣＩバスに含まれる１つの信号線と接続されている。
【００７６】
以上の構成において、スイッチ６０１にリセット信号「０」が入力されると、論理積回路ａには、リセット信号「０」が入力される。この場合、論理積回路ａは、ＰＣＩバスに含まれる信号線から送られる信号の如何に関わらず、「０」を出力する。
【００７７】
また、スイッチ６０１にリセット信号「０」が入力されると、論理積回路ｂには、否定回路ｄによって反転された信号「１」が入力される。この場合、論理積回路ｂは、ＣＰＵ４２０のＰＣＩバスと接続するバスに含まれる信号線から送られる信号を出力する。
【００７８】
論理和回路ｃは、論理積回路ａの出力信号と、論理積回路ｂの出力信号と、の論理和を出力する。したがって、スイッチ６０１にリセット信号線「０」が入力されると、スイッチ６０１は、ＣＰＵ４２０のＰＣＩバスと接続するバスに含まれる信号線から送られる信号を出力する。
【００７９】
一方、スイッチ６０１にリセット信号「１」が入力されると、論理積回路ａには、リセット信号「１」が入力される。この場合、論理積回路ａは、ＰＣＩバスに含まれる信号線から送られる信号を出力する。
【００８０】
また、スイッチ６０１にリセット信号「１」が入力されると、論理積回路ｂには、否定回路ｄによって反転された信号「０」が入力される。この場合、論理積回路ｂは、ＣＰＵ４２０のＰＣＩバスと接続するバスに含まれるリセット信号線から送られる信号の如何に関わらず、「０」を出力する。
【００８１】
論理和回路ｃは、論理積回路ａの出力信号と、論理積回路ｂの出力信号と、の論理和を出力する。したがって、スイッチ６０１にリセット信号線「１」が入力されると、スイッチ６０１は、ＰＣＩバスコントローラ４１２と接続するＰＣＩバスに含まれる信号線から送られる信号を出力する。
【００８２】
スイッチ６０２−６０８も、スイッチ６０１と同様の構成である。したがって、スイッチ６０２−６０８は、リセット信号線「０」が入力されると、ＣＰＵ４２０のＰＣＩバスと接続するバスに含まれる信号線から送られる信号を出力する。そして、スイッチ６０２−６０８は、リセット信号線「１」が入力されると、ＰＣＩバスコントローラ４１２と接続するＰＣＩバスに含まれる信号線から送られる信号を出力する。
【００８３】
以上のようにして、スイッチＳＷ２によって、ＰＣＩバスコントローラ４１２−ＰＣＩソケット４４１間を接続するＰＣＩバスと、ＣＰＵ４２０のスイッチＳＷ２−ＰＣＩソケット４４１間を接続するバスと、切替えることができる。
【００８４】
図７は、図５に示したＣＰＵ４１０におけるエラー検出処理の概要を示すフローチャートである。
図５で説明したように、ＣＰＵ４１０に含まれるモジュール、例えば、コア５４０、アンコア５５０に含まれるＬＩＯバスコントローラ４１１、ＰＣＩバスコントローラ４１２などは、エラー検出回路を備える。各モジュールは、自身に備わるエラー検出回路によってエラーを検出すると、エラー表示レジスタ５５６にエラー情報を通知する（ステップＳ７０１）。
【００８５】
エラー情報の通知を受けると、エラー表示レジスタ５５６は、エラーの発生を割り込み制御部５５８に通知する（ステップＳ７０２）。同時に、エラー表示レジスタ５５６は、通知されたエラー情報を、エラー表示レジスタ５５６に備わるレジスタにセットする（ステップ７０３）。
【００８６】
エラー表示レジスタ５５６からエラーの発生の通知を受けると、割り込み制御部５５８は、割り込み受信制御器５１０にエラーの発生を通知する（ステップＳ７０４）。
割り込み制御部５５８からエラーの発生の通知を受けると、割り込み受信制御器５１０は、エラーの発生をＢＣＭ４５０に通知する（ステップＳ７０５）。同時に、割り込み受信制御器５１０は、割り込み受信制御器５１０に備わるレジスタに、エラーの発生情報をＣＰＵ毎に記憶する（ステップＳ７０６）。
【００８７】
割り込み受信制御器５１０からエラーの発生の通知を受けると、ＢＣＭ４５０は、割り込み受信制御器５１０に対してＲｅａｄ命令を発効して（ステップＳ７０７）、割り込み受信制御器５１０に備わるレジスタからエラーの発生情報を読み出す（ステップＳ７０７）。そして、読み出したエラー発生情報から、ＢＣＭ４５０は、エラーが発生したと疑われる被疑ＣＰＵを判別する（ステップＳ７０８）。
【００８８】
ＢＣＭ４５０は、被疑ＣＰＵのエラー表示レジスタ、例えば、エラー表示レジスタ５５６に対してＲｅａｄ命令を発効して（ステップＳ７０９）、エラー表示レジスタ５５６にセットされているエラー情報を読み出す（ステップＳ７１０）。ＢＣＭ４５０は、エラー表示レジスタ５５６から読み出したエラー情報によって、ＣＰＵの故障内容を判別する。
【００８９】
図８は、本実施例に係るシステムボード４００のエラー検出処理を示すフローチャートである。
システムボード４００は、システムボード４００に備わるＣＰＵからのエラーの通知により、エラーを検出すると、処理をステップＳ８０２に移行する（ステップＳ８０１）。
【００９０】
ステップＳ８０２において、ＢＣＭ４５０は、図７に示した処理によって、エラーの発生したＣＰＵ内のエラー表示レジスタからエラー情報を取得すると、エラー情報に基づいて、致命的なエラーがあるか否かを判別する。致命的なエラーがあると判別した場合（ステップＳ８０２  ＹＥＳ）、ＢＣＭ４５０は、処理をステップＳ８０３に移行する。
【００９１】
ＣＰＵ４１０および４２０のいずれにも致命的なエラーがあると判別すると（ステップＳ８０３  ＹＥＳ、ステップＳ８０４  ＹＥＳ）、ＢＣＭ４５０は処理をステップＳ８０５に移行する。この場合、ＢＣＭ４５０は、システムのリブートを行うことなく、所定の通信手段を使用して、あらかじめ決められた装置に対して、両ＣＰＵ４１０および４２０が故障した旨を通知する（ステップＳ８０５）。
【００９２】
一方、ステップＳ８０２において、ＣＰＵ４１０およびＣＰＵ４２０のいずれにも致命的なエラーがないと判別すると（ステップＳ８０２  ＮＯ）、ＢＣＭ４５０は、エラー情報に基づいて、致命的なエラー以外のエラーの有無を判別する。そして、致命的なエラー以外のエラーがあると判別すると（ステップＳ８０６  ＹＥＳ）、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、致命的なエラー以外のエラーが発生した旨のエラー報告を通知する（ステップＳ８０７）。
【００９３】
また、ステップＳ８０６において、致命的なエラー以外のエラーもないと判別すると（ステップＳ８０６  ＮＯ）、ＢＣＭ４５０は、システムのリブートを実行する（ステップＳ８０８）。システムのリブートとは、システムボード４００に搭載されているＣＰＵ４１０および４２０を含むシステムを再起動する処理をいう。再起動には、ＣＰＵ４１０および４２０上で動作するプログラムの再起動、システムボード４００上に搭載されているＣＰＵ４１０および４２０を含むハードウェアのリセット処理などが含まれる。
【００９４】
一方、ステップＳ８０３において、ＣＰＵ４１０には致命的なエラーがないと判別すると（ステップＳ８０３  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ８０９に移行する。この場合、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４２０の故障を通知する（ステップＳ８０９）。そして、ＢＣＭ４５０は、リセット制御器５２０に対してＣＰＵ４２０に対するリセット信号（ＲＥＳＥＴ１）のアサートを指示する。そして、ＢＣＭ４５０は、ＣＰＵ４２０に対するリセット信号（ＲＥＳＥＴ１）をアサートしたまま、システムのリブートを実行する（ステップＳ８１０）。
【００９５】
一方、ステップＳ８０４において、ＣＰＵ４２０には致命的なエラーがないと判別すると（ステップＳ８０４  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ８１１に移行する。この場合、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４１０の故障を通知する（ステップＳ８１１）。そして、ＢＣＭ４５０は、リセット制御器５２０に対してＣＰＵ４１０に対するリセット信号（ＲＥＳＥＴ０）のアサートを指示する。そして、ＢＣＭ４５０は、ＣＰＵ４１０に対するリセット信号（ＲＥＳＥＴ０）をアサートしたまま、システムのリブートを実行する（ステップＳ８１２）。
【００９６】
以上の処理が終了すると、ＢＣＭ４５０は、エラー検出処理を終了する（ステップＳ８１３）。
【００９７】
図９は、本実施例に係るシステムボード４００のリブート処理を示すフローチャートである。
ステップＳ９０１において、リブート処理の実行が開始されると、ＢＣＭ４５０は、処理をステップＳ９０２に移行する。そして、全てのＣＰＵから正常に起動した旨の報告を受けると（ステップＳ９０２）、ＢＣＭ４５０は、正常にシステムが起動したと判断する（ステップＳ９０３）。
【００９８】
なお、ＢＣＭ４５０は、各ＣＰＵに備わる割り込み制御部、例えば、ＣＰＵ４１０の割り込み制御部５５８からの割り込み信号を利用して、正常に起動した旨の報告を受けることができる。例えば、各ＣＰＵに備わる割り込み制御部からの割り込み信号は、割り込み受信制御器５１０に、ＣＰＵ毎に記憶される。ＢＣＭ４５０は、割り込み受信制御器５１０にＣＰＵ毎に記憶された割り込み信号を参照することにより、正常に起動したＣＰＵを特定することができる。
【００９９】
一方、正常に起動した旨の報告がないＣＰＵが存在する場合（ステップＳ９０２  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ９０４に移行する。この場合、ＢＣＭ４５０は、リブート処理を開始してから現在までの経過時間が、あらかじめ決められた期間内であれば（ステップＳ９０４  ＮＯ）、処理をステップＳ９０２に移行する。
【０１００】
また、ステップＳ９０４において、リブート処理を開始してから現在までの経過時間が、あらかじめ決められた期間を超過した場合（ステップＳ９０４  ＹＥＳ）、ＢＣＭ４５０は、タイムアウトと判断して処理をステップＳ９０５に移行する。この場合、ＣＰＵ４１０が縮退中であれば（ステップＳ９０５  ＹＥＳ）、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４１０が縮退中である旨のエラー通知を出力する（ステップＳ９０６）。
【０１０１】
なお、ＢＣＭ４５０は、リセット制御器５２０からＣＰＵ４１０に出力されるリセット信号がアサートされている場合、ＣＰＵ４１０が縮退中であると判別することができる。同様に、ＢＣＭ４５０は、リセット制御器５２０がＣＰＵ４２０に出力するリセット信号がアサートされている場合、ＣＰＵ４２０が縮退中であると判別することができる。
【０１０２】
ステップＳ９０５において、ＣＰＵ４１０が縮退中でない場合（ステップＳ９０５  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ９０７に移行する。この場合、ＣＰＵ４２０が縮退中であれば（ステップＳ９０７  ＹＥＳ）、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４２０が縮退中である旨のエラー通知を出力する（ステップＳ９０６）。
【０１０３】
また、ステップＳ９０７において、ＣＰＵ４２０が縮退中でない場合（ステップＳ９０７  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ９０８に移行する。この場合、ＣＰＵ４２０から正常に起動した旨の報告を受けていれば（ステップＳ９０８  ＹＥＳ）、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４２０のみ正常に起動した旨のエラー通知を出力する（ステップＳ９０９）。そして、ＢＣＭ４５０は、ＣＰＵ４１０を縮退して、すなわち、ＣＰＵ４１０に対するリセット信号（ＲＥＳＥＴ０）をアサートしたまま、システムのリブートを再実行する（ステップＳ９１０）。
【０１０４】
また、ステップＳ９０８において、ＣＰＵ４２０から正常に起動した旨の報告を受けていない場合（ステップＳ９０８  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ９１１に移行する。この場合、ＣＰＵ４１０から正常に起動した旨の報告を受けていれば（ステップＳ９１１  ＹＥＳ）、ＢＣＭ４５０は、所定の通信手段を使用して、あらかじめ決められた装置に対して、ＣＰＵ４１０のみ正常に起動した旨のエラー通知を出力する（ステップＳ９１２）。そして、ＢＣＭ４５０は、ＣＰＵ４２０を縮退して、すなわち、ＣＰＵ４２０に対するリセット信号（ＲＥＳＥＴ１）をアサートしたまま、システムのリブートを再実行する（ステップＳ９１３）。
【０１０５】
ステップＳ９１１において、ＣＰＵ４１０から正常に起動した旨の報告を受けていない場合（ステップＳ９１１  ＮＯ）、ＢＣＭ４５０は、処理をステップＳ９０６に移行する。
【０１０６】
以上の処理が終了すると、ＢＣＭ４５０は、リブート処理を終了する（ステップＳ９１４）。
【０１０７】
図１０は、図５に示したシステムボード４００の変形例を示す図である。
図１０に示すシステムボード１０００は、リセット制御器５２０に換えて、リセット・ＳＷ制御器１０１０を備える。
リセット・ＳＷ制御器１０１０は、ＣＰＵ４１０およびＣＰＵ４２０に備わるコアおよびアンコア、例えば、ＣＰＵ４１０に備わるコア５４０およびアンコア５５０、と接続する。そして、リセット・ＳＷ制御器１０１０は、ＢＣＭ４５０からの指示にしたがって、ＣＰＵ４１０および４２０に対するリセット信号をアサートする。
【０１０８】
また、リセット・ＳＷ制御器１０１０は、ＣＰＵ毎に外部ＳＷ１０１１を備える。そして、リセット・ＳＷ制御器１０１０は、ＣＰＵ内のスイッチＳＷ１−５の入力端子ＳＥＬＡと接続する。例えば、利用者が、リセット・ＳＷ制御器１０１０に備わる、ＣＰＵ４１０の外部ＳＷ１０１１をＯＮにすると、リセット・ＳＷ制御器１０１０は、各スイッチＳＷ１−５の切替え端子Ａを選択する信号、すなわち、「１」をスイッチＳＷ１−５の入力端子ＳＥＬＡに出力する。また、利用者が、リセット・ＳＷ制御器１０１０に備わる、ＣＰＵ４１０の外部ＳＷ１０１１をＯＦＦにすると、リセット・ＳＷ制御器１０１０は、各スイッチＳＷ１−５の切替え端子Ｂを選択する信号、すなわち、「０」をスイッチＳＷ１−５の入力端子ＳＥＬＡに出力する。
【０１０９】
以上のように、図１０に示したシステムボード１０００は、リセット・ＳＷ制御器１０１０に備わる外部ＳＷ１０１１によって、必要なときにいつでも、ＣＰＵ４１０および４２０のＳＷ１−５を切り替えることができる。
【０１１０】
図１１は、図５に示したシステムボード４００の変形例を示す図である。
図１１に示すシステムボード１１００は、スイッチＳＷ１−５の入力端子ＳＥＬＡと接続するＳＷレジスタ１１１１を備える。ＳＷレジスタ１１１は、スイッチＳＷ１−５の入力端子ＳＥＬＡへの入力信号の値、「０」または「１」、を保持する。
【０１１１】
ＳＷレジスタ１１１は、Ｉ２Ｃスレーブ制御器５５９と接続する。そして、ＳＷレジスタ１１１の値は、ＢＣＭ４５０から設定することができる。すなわち、スイッチＳＷ１−５の切り替えは、ＢＣＭ４５０が行うことができる。
【０１１２】
また、ＳＷレジスタ１１１は、リセット・ＳＷ制御器１１２０のリセット信号を出力する出力端子「／ＲｅｓｅｔＢ０」と接続する。リセット・ＳＷ制御器１１２０がリセット信号をアサートすると、ＳＷレジスタ１１１には、スイッチＳＷ１−５の切替え端子Ｂが選択される値、すなわち「０」が設定される。また、リセット・ＳＷ制御器１１２０がリセット信号のアサートを解除すると、ＳＷレジスタ１１１には、スイッチＳＷ１−５の切替え端子Ａが選択される値、すなわち「１」が設定される。
【０１１３】
リセット・ＳＷ制御器１１２０のリセット信号を出力する出力端子「／ＲｅｓｅｔＡ０」は、ＣＰＵ４１０に備わるコア５４０およびアンコア５５０と接続する。そして、リセット・ＳＷ制御器１１２０は、ＢＣＭ４５０からの指示にしたがって、リセット信号をアサートする。  また、リセット・ＳＷ制御器１１２０は、ＣＰＵ毎にスイッチＳＷ１−５リセット用の外部ＳＷ１１２１を備える。例えば、利用者が、リセット・ＳＷ制御器１１２０に備わる、ＣＰＵ４１０の外部ＳＷ１１２１をＯＮにすると、リセット・ＳＷ制御器１１２０は、出力端子「／ＲｅｓｅｔＢ０」からＳＷレジスタ１１１に、リセット信号「０」を出力する。この場合、スイッチＳＷ１−５の入力端ＳＥＬＡに「０」が入力されるので、スイッチＳＷ１−５では切替え端子Ｂが選択される。また、利用者が、リセット・ＳＷ制御器１１２０に備わる、ＣＰＵ４１０の外部ＳＷ１１２１をＯＦＦにすると、リセット・ＳＷ制御器１１２０は、出力端子「／ＲｅｓｅｔＢ０」からＳＷレジスタ１１１に、リセット信号「１」を出力する。この場合、スイッチＳＷ１−５の入力端ＳＥＬＡに「１」が入力されるので、スイッチＳＷ１−５では切替え端子Ａが選択される。
【０１１４】
以上のように、図１１に示したシステムボード１１００は、スイッチＳＷ１−５の入力端子ＳＥＬＡおよびＩ２Ｃスレーブ制御器５５９と接続するＳＷレジスタ１１１を備えるので、ＢＣＭ４５０からＩ２Ｃ通信を利用してスイッチＳＷ１−５の切り替えを行うことができる。
【０１１５】
また、リセット・ＳＷ制御器１１２０に備わる外部ＳＷは、スイッチＳＷ１−５のリセットに使用するだけのＳＷなので、システムボード１１００に備わるＣＰＵの数だけ用意すればよい。そのため、システムボード１０００のリセット・ＳＷ制御器１０１０に備わる外部ＳＷのように、各ＣＰＵに備わるスイッチＳＷ１−５の数だけ外部ＳＷを必要としない。そのため、ＣＰＵチップの面積を小さくすることができるので、製造コストの削減や小型化が可能となる。
【０１１６】
図１２は、図４に示したシステムボード４００におけるＩＯ接続例を示す図である。
図１２に示すシステムボード４００では、ＰＣＩバス使用時にかかる負荷を分散するために、ＣＰＵ４１０と４２０のそれぞれのＰＣＩバスを使用した例である。
【０１１７】
ＣＰＵ４１０の端子ａ１１には、レガシーＩＯコントローラ４３０が接続されている。また、ＣＰＵ４１０の端子ａ１２およびａ１３には、それぞれＰＣＩソケット４４１および４４２が接続されている。一方、ＣＰＵ４２０の端子ａ２４およびａ２５には、それぞれＰＣＩソケット４４３および４４４が接続されている。
【０１１８】
そして、ＣＰＵ４１０のバス端子ａ１４およびａ１５は、ＣＰＵ４２０の端子ｂ２４および端子ｂ２５、とそれぞれ接続している。また、ＣＰＵ４２０の端子ａ２１は、ＣＰＵ４１０の端子ｂ１１と接続している。ＣＰＵ４２０の端子ａ２２およびａ２３は、ＣＰＵ４１０の端子ｂ１２および端子ｂ１３、とそれぞれ接続している。
【０１１９】
以上の接続形態では、例えば、レガシーＩＯコントローラ４３０と接続するディスクやＬＡＮなどは、通常の状態、すなわち、ＣＰＵ４１０も４２０も正常に動作している状態、では、ＣＰＵ４１０が使用する。ＣＰＵ４１０が故障すると、図８および図９で説明した処理により、ＣＰＵ４１０のスイッチＳＷ１が切り替わるので、ＣＰＵ４２０が、レガシーＩＯコントローラ４３０と接続するディスクやＬＡＮなどを使用することができる。
【０１２０】
同様に、ＰＣＩソケット４４１および４４２に接続するＩＯ装置は、通常の状態では、ＣＰＵ４１０が使用する。ＣＰＵ４１０が故障すると、図８および図９で説明した処理により、ＣＰＵ４１０のスイッチＳＷ２および３が切り替わるので、ＣＰＵ４２０が、ＰＣＩソケット４４１および４４２に接続するＩＯ装置を使用することができる。
【０１２１】
一方、ＰＣＩソケット４４３および４４４に接続するＩＯ装置は、通常の状態では、ＣＰＵ４２０が使用する。ＣＰＵ４２０が故障すると、図８および図９で説明した処理により、ＣＰＵ４２０のスイッチＳＷ４および５が切り替わるので、ＣＰＵ４１０が、ＰＣＩソケット４４３および４４４に接続するＩＯ装置を使用することができる。
【０１２２】
図１２に示した接続例では、ＣＰＵ４１０および４２０が動作しているときには、ＰＣＩバス使用時の負荷を分散することができる。そして、ＣＰＵ４１０または４２０のいずれかが故障した場合でも、故障しない方のＣＰＵは、故障した方のＣＰＵと接続していたＩＯ装置を使用することができる。
【０１２３】
図１３は、図４に示したＣＰＵ４１０の変形例を示す図である。なお、図１３では、説明の都合上、ＣＰＵ４１０の変形例であるＣＰＵ１３００を、図４に示したＣＰＵ４２０の位置に配置している。
【０１２４】
ＣＰＵ１３００は、ＣＰＵ４１０が備えるスイッチＳＷ３、ＳＷ４およびＳＷ５に換えて、スイッチＳＷ１３を備える。また、ＣＰＵ１３００は、ＳＷ制御モジュール１３１０を備える。
【０１２５】
スイッチＳＷ１３は、ＳＷ制御モジュール１３１０が出力する切り替え信号にしたがって、他のＣＰＵ、図１３ではＣＰＵ４１０のＰＣＩバスに接続する端子ｂ２５と、ＰＣＩソケット４４４、４４５または４４６のいずれか１つと、を接続する。
【０１２６】
ＳＷ制御モジュール１３１０は、スイッチ１３２０の入力信号にしたがって、切り替え信号を生成する。そして、ＳＷ制御モジュール１３１０は、生成した切り替え信号を、スイッチＳＷ１３に出力する。
【０１２７】
スイッチ１３２０には、例えば、ＤＩＰスイッチなどを利用することができる。
図１３に示した接続例では、ＣＰＵ４１０とＣＰＵ４２０のいずれも、各ＣＰＵに接続可能なＰＣＩバス数の半数より多いＰＣＩバスを使用している。このような場合に、ＣＰＵ１３００が故障して動作しなくなっても、スイッチ１３２０のＤＩＰスイッチを切り返すことによって、ＣＰＵ４１０は、ＣＰＵ１３００と接続しているＩＯ装置を使用することが可能となる。
【０１２８】
図１４は、図４に示したＣＰＵ４１０の変形例を示す図である。なお、図１４では、説明の都合上、ＣＰＵ４１０の変形例であるＣＰＵ１４００を、図４に示したＣＰＵ４２０の位置に配置している。
【０１２９】
ＣＰＵ１４００は、ＣＰＵ４１０が備えるスイッチＳＷ３、ＳＷ４およびＳＷ５に換えて、ＰＣＩ  ＳＷ１４１０を備える。ＰＣＩ  ＳＷ１４１０には、例えば、ＰＣＩ−ｅｘｐｒｅｓｓスイッチなどを用いることができる。
【０１３０】
図１４に示した接続例では、ＣＰＵ４１０とＣＰＵ４２０のいずれも、各ＣＰＵに接続可能なＰＣＩバス数の半数より多いＰＣＩバスを使用している。このような場合に、ＣＰＵ１４００が故障して動作しなくなっても、ＣＰＵ４１０は、ＰＣＩ  ＳＷ１４１０を介して、ＣＰＵ１４００と接続しているＩＯ装置を使用することが可能となる。
【０１３１】
図１５は、図４に示したＣＰＵ４１０の代わりに、リピータチップ１５００を使用する例を示す図である。
リピータチップ１５００は、端子ａ１１−ｂ１１間、端子ａ１２−ｂ１２間、端子ａ１３−ｂ１３間、端子ａ１４−ｂ１４間および端子ａ１５−ｂ１５間を接続する。リピータチップ１５００は、ＣＰＵ４１０またはＣＰＵ４２０が故障した場合、故障したＣＰＵ４１０またはＣＰＵ４２０に換えて、ＣＰＵ４１０またはＣＰＵ４２０を載せるＣＰＵソケットに搭載することができる。
【０１３２】
図１６は、図１５に示したリピータチップ１５００と、リピータチップ１５００を搭載するＣＰＵソケットと、の関係を示す図である。
リピータチップ１５００は、図１６に示すように、端子ａ３１−ｂ３１間、端子ａ３２−ｂ３２間、端子ａ３３−ｂ３３間、端子ａ３４−ｂ３４間および端子ａ３５−ｂ３５間をそれぞれ短絡した回路を備える。
【０１３３】
リピータチップ１５００をＣＰＵソケット１６１０上に搭載すると、リピータチップ１５００の端子ａ３１、ａ３２、ａ３３、ａ３４およびａ３５は、それぞれＣＰＵソケット１６１０の端子ａ１１、ａ１２、ａ１３、ａ１４およびａ１５と接続する。また、リピータチップ１５００の端子ｂ３１、ｂ３２、ｂ３３、ｂ３４およびｂ３５は、それぞれＣＰＵソケット１６１０の端子ｂ１１、ｂ１２、ｂ１３、ｂ１４およびｂ１５と接続する。
【０１３４】
これにより、リピータチップ１５００は、端子ａ１１−ｂ１１間、端子ａ１２−ｂ１２間、端子ａ１３−ｂ１３間、端子ａ１４−ｂ１４間および端子ａ１５−ｂ１５間を接続することができる。
【０１３５】
ＣＰＵ４１０が故障した場合、ＣＰＵ４１０をリピータチップ１５００に取り替えることで、ＣＰＵ４２０は、ＣＰＵ４１０と接続していたＩＯ装置、例えば、レガシーＩＯコントローラ４３０と接続したディスクやＬＡＮ、ＰＣＩソケットと接続したＩＯ装置、を使用できる。
【０１３６】
以下の説明では、端子ａ３１、ａ３２、ａ３３、ａ３４およびａ３５を、ソケット１６１０の端子ａ１１、ａ１２、ａ１３、ａ１４およびａ１５と接続する端子、または、後述のソケット１６２０の端子ａ２１、ａ２２、ａ２３、ａ２４およびａ２５と接続する端子とする。そして、端子ｂ３１、ｂ３２、ｂ３３、ｂ３４およびｂ３５を、ソケット１６１０の端子ｂ１１、ｂ１２、ｂ１３、ｂ１４およびｂ１５と接続する端子、または、ソケット１６２０の端子ｂ２１、ｂ２２、ｂ２３、ｂ２４およびｂ２５と接続する端子とする。
【０１３７】
図１７は、図１２に示したＣＰＵ４１０の代わりに、リピータチップ１５００を使用する例を示す図である。この場合、リピータチップ１５００は、端子ａ１１−ｂ１１間、端子ａ１２−ｂ１２間および端子ａ１３−ｂ１３間を接続する。
【０１３８】
図１８は、図１２に示したＣＰＵ４２０の代わりに、リピータチップ１５００を使用する例を示す図である。この場合、リピータチップ１５００は、端子ａ２４−ｂ２４間および端子ａ２５−ｂ２５間を接続する。
【０１３９】
図１９は、図１７および図１８に示したリピータチップ１５００と、リピータチップ１５００を搭載するＣＰＵソケットと、の関係を示す図である。
リピータチップ１５００をＣＰＵソケット１６１０上に搭載すると、リピータチップ１５００の端子ａ３１、ａ３２およびａ３３は、それぞれＣＰＵソケット１６１０の端子ａ１１、ａ１２およびａ１３と接続する。また、リピータチップ１５００の端子ｂ３１、ｂ３２およびｂ３３は、それぞれＣＰＵソケット１６１０の端子ｂ１１、ｂ１２およびｂ１３と接続する。これにより、リピータチップ１５００は、端子ａ１１−ｂ１１間、端子ａ１２−ｂ１２間および端子ａ１３−ｂ１３間を接続する。
【０１４０】
また、リピータチップ１５００をＣＰＵソケット１６２０上に搭載すると、リピータチップ１５００の端子ａ３４およびａ３５は、それぞれＣＰＵソケット１６２０の端子ａ２４およびａ２５と接続する。また、リピータチップ１５００の端子ｂ３４およびｂ３５は、それぞれＣＰＵソケット１６２０の端子ｂ２４およびｂ２５と接続する。これにより、リピータチップ１５００は、端子ａ２４−ｂ２４間および端子ａ２５−ｂ２５間を接続する。
【０１４１】
ＣＰＵ４１０または４２０のいずれかが故障した場合でも、故障したＣＰＵをリピータチップ１５００に換えることにより、故障しない方のＣＰＵは、故障した方のＣＰＵと接続していたＩＯ装置を使用することができる。
【０１４２】
以上の説明において、図１５に示したリピータチップ１５００に換えて、図２０に示す拡張チップ２０００を使用することもできる。例えば、図４に示したＣＰＵ４１０の代わりに、アクセラレータやＩＯ拡張などに使用する拡張チップを搭載したシステムボードにおいて、搭載している拡張チップが故障した場合に、拡張チップ２０００を使用することができる。
【０１４３】
拡張チップ２０００は、アクセラレータやＩＯ拡張などの機能を有するファンクションブロック２０１０を備える。加えて、拡張チップ２０００は、リピータチップ１５００と同様に、端子ａ３１−ｂ３１間、端子ａ３２−ｂ３２間、端子ａ３３−ｂ３３間、端子ａ３４−ｂ３４間および端子ａ３５−ｂ３５間をそれぞれ短絡した回路を備える。これにより、拡張チップ２０００は、端子ａ１１−ｂ１１間、端子ａ１２−ｂ１２間、端子ａ１３−ｂ１３間、端子ａ１４−ｂ１４間および端子ａ１５−ｂ１５間を接続することができる。その結果、搭載している拡張チップが故障しても、故障した拡張チップを拡張チップ２０００に換えることにより、ＣＰＵ４２０は、故障した拡張チップと接続していたＩＯ装置を使用することができる。
【０１４４】
また、図１３に示したＣＰＵ１３００に換えて、図２１に示すスイッチチップ２１００を使用することもできる。スイッチチップ２１００は、図１３に示したＳＷ制御モジュール１３１０およびＳＷ１３を備える回路である。
【０１４５】
例えば、ＣＰＵ４２０が故障して動作しなくなった場合、ＣＰＵ４２０に換えてスイッチチップ２１００を搭載し、スイッチ１３２０のＤＩＰスイッチを切替えることによって、ＣＰＵ４１０は、故障したＣＰＵ４２０と接続していたＩＯ装置を使用することが可能となる。
【０１４６】
また、図１４に示したＣＰＵ１４００に換えて、図２２に示すスイッチチップ２２００を使用することもできる。スイッチチップ２２００は、図１４に示したＰＣＩ  ＳＷ１４１０を備える回路である。
【０１４７】
例えば、ＣＰＵ４２０が故障して動作しなくなった場合、ＣＰＵ４２０に換えてスイッチチップ２２００を搭載することにより、ＣＰＵ４１０は、故障したＣＰＵ４２０と接続していたＩＯ装置を使用することが可能となる。
【０１４８】
以上に説明した実施例において、ＣＰＵ４１０または４２０は、演算装置の一例としてあげられる。また、コア５４０は、演算部の一例としてあげられる。また、スイッチＳＷ１−５は、切替え部の一例としてあげられる。また、リセット制御器５２０は、信号生成部の一例としてあげられる。
【０１４９】
また、ＣＰＵ４１０において、ＬＩＯバスコントローラ４１１−レガシーＩＯコントローラ４３０間を接続するバスや、ＰＣＩバスコントローラ４１２−ＰＣＩソケット４４０間を接続するバスは、第１の経路の一例としてあげられる。そして、ＣＰＵ４１０において、ＣＰＵ４２０のＬＩＯバスに接続される端子ｂ１１とレガシーＩＯコントローラ４３０とを接続するバスは、第２の経路の一例としてあげられる。ＣＰＵ４２０のＰＣＩバスに接続される端子ｂ１２、ｂ１３、ｂ１４およびｂ１５とＰＣＩソケット４４１、４４２、４４３および４４４とをそれぞれ接続するバスも、第２の経路の一例としてあげられる。
【０１５０】
以上に説明したように、例えば、図５に示したシステムボード４００では、ＣＰＵ４１０からエラーの発生の通知を受けると、ＢＣＭ４５０が、エラーの内容を判別する。そして、そのエラーが致命的なエラーであった場合、ＢＣＭ４５０は、致命的なエラーが発生したＣＰＵ４１０に対するリセット信号をアサートしたままリブート処理を行う。これにより、ＢＣＭ４５０は、ＣＰＵ４１０を縮退させることができる。同時に、リセット信号がアサートされたことにより、ＣＰＵ４１０に備わるスイッチＳＷ１−５は、切替え端子Ａから切替え端子Ｂへと切替えられる。その結果、ＣＰＵ４１０と接続しているＩＯ装置、例えば、レガシーＩＯコントローラ４３０に接続されるディスクやＬＡＮ、ＰＣＩソケット４４０に接続されるＩＯ装置を、ＣＰＵ４２０が継続して使用できるようになる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成25年8月22日(2013.8.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
周辺装置と接続する複数の演算装置を有する情報処理装置において、
前記複数の演算装置のすくなくとも一つは、
演算処理を行う演算部と、
前記演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算部と前記周辺機器とを接続する第２の経路と、
前記第１の経路と前記第２の経路とを切替える切替え部と、
を有し、
前記情報処理装置はさらに、
前記切替え部に前記第１の経路と前記第２の経路をと切替させる切替え信号を生成して前記切替え部に出力する信号生成部と、
を備える情報処理装置。
【請求項２】
前記信号生成部は、前記演算装置内で発生したエラーを検出すると、前記切替え部を前記第２の経路に切り替える前記切替え信号を生成する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記信号生成部は、前記第１の経路または前記第２の経路を選択する選択手段を備え、前記選択部により選択された経路に前記切替え部を切り替える切替え信号を生成することを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記演算装置は、前記信号生成部が出力する切替え信号を保持する信号保持手段を有し、該信号保持手段が保持する信号が前記切替え部に出力される、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項５】
周辺装置と接続する演算装置において、
演算処理を行う演算部と前記周辺機器とを接続する第１の経路と、
他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する第２の経路と、
外部から入力される特定の信号にしたがって、前記第１の経路と前記第２の経路とを切替える切替え部と、
を備える演算装置。
【国際調査報告】
2012114498.tif 000025
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2012114498.tif 000027
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