(57)【要約】  本発明に係る表示装置用薄膜半導体装置（１０）は、基板（１）と、基板上に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層（４）と、チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層（５）と、チャネル層の凸形状の上面とチャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層（６）と、チャネル保護層の端部の上部及び側部、チャネル保護層の側部につらなる界面層の側部、界面層の側部につらなるチャネル層の凸形状の側部、並びにチャネル層の凸形状の側部につらなるチャネル層の上部に沿って形成されたソース電極（８ｓ）及びドレイン電極（８ｄ）と、を具備する。
2012137251.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、
前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、
前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、
前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極と、を具備する、
表示装置用薄膜半導体装置。
【請求項２】
さらに、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側面、前記界面層の側面につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に形成された２つのコンタクト層を具備し、
前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、
前記ドレイン電極は、前記２つのコンタクト層のうちの他方の上に形成される、
請求項１記載の表示装置用薄膜半導体装置。
【請求項３】
前記チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記チャネル層との間の電荷の移動経路となる、
請求項１又は請求項２記載の表示装置用薄膜半導体装置。
【請求項４】
前記チャネル層の凸形状部分における膜厚と前記チャネル層の凸形状の両側の下部における膜厚との膜厚差は２ｎｍ以上である、
請求項１から請求項３のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項５】
前記チャネル保護層の幅は、前記チャネル層の凸形状の上部の上面の幅と同一幅である、
請求項１から請求項４のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項６】
前記界面層に含まれるカーボンの濃度は、前記チャネル層に含まれる不純物としてのカーボンの濃度の５０倍以上である、
請求項１から請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項７】
前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上である、
請求項１から請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項８】
前記有機材料は硫黄を含む、
請求項１から請求項７のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項９】
前記界面層に含まれる硫黄の濃度は、前記チャネル層に含まれる不純物としての硫黄の濃度の１００倍以上である、
請求項８記載の表示装置用薄膜半導体装置。
【請求項１０】
前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上である、
請求項８記載の表示装置用薄膜半導体装置。
【請求項１１】
前記界面層は、比抵抗が２×１０６［Ω・ｃｍ］以上である、
請求項１から請求項１０のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１２】
前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下である、
請求項１から請求項１１のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１３】
前記チャネル層は、
凸形状の下部が多結晶半導体層からなる第１チャネル層と、
前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、を含む、
請求項１から請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置。
【請求項１４】
前記多結晶半導体層は多結晶シリコンであり、
前記非晶質半導体層は非晶質シリコンである、
請求項１３記載の表示装置用薄膜半導体装置。
【請求項１５】
前記多結晶半導体層は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含む、
請求項１３記載の表示装置用薄膜半導体装置。
【請求項１６】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上にチャネル層を形成する第４工程と、
前記チャネル層上に、シリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、
前記チャネル保護層をベークすることにより、前記チャネル層と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、
所定のエッチング方法により前記チャネル層のチャネル領域を残すように前記チャネル保護層及び前記チャネル層をエッチングすることにより、前記チャネル層に凸形状を形成するとともに前記チャネル層の凸形状の上に前記チャネル保護層を残留させる第７工程と、
前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿ってソース電極及びドレイン電極を形成する第８工程と、を含む、
表示装置用薄膜半導体装置の製造方法。
【請求項１７】
前記所定のエッチング方法は、ドライエッチングである、
請求項１６に記載の表示装置用薄膜半導体装置の製造方法。
【請求項１８】
前記第７工程と前記第８工程との間に、
前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に、２つのコンタクト層を形成する工程を含み、
前記第８工程において、
前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は前記２つのコンタクト層のうちの他方の上に形成される、
請求項１６又は請求項１７記載の表示装置用薄膜半導体装置の製造方法。
【請求項１９】
前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に酸素プラズマ処理を行う工程を含む、
請求項１６〜請求項１８のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
【請求項２０】
前記酸素プラズマ処理は、前記チャネル保護層内の有機成分を分解し、前記チャネル保護層に含まれるシリコンに酸素原子を結合させて酸化シリコンとする、
請求項１９に記載の表示装置用薄膜半導体装置の製造方法。
【請求項２１】
前記酸素プラズマ処理は、パワー密度が３〜３０［Ｗ／ｃｍ２］、温度が５０〜３５０［℃］、圧力が１〜１０［Ｔｏｒｒ］の範囲にてなされる、
請求項１９又は請求項２０記載の表示装置用薄膜半導体装置の製造方法。
【請求項２２】
前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に第２ベーク処理を行う工程を含む、
請求項１６〜請求項１８のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
【請求項２３】
前記酸素プラズマ処理に先立って前記チャネル保護層に第２ベーク処理を行う工程を含む、
請求項１９から請求項２１のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
【請求項２４】
前記第２ベーク処理は、温度が３００〜３５０［℃］の範囲にてなされる、
請求項２２又は請求項２３に記載の表示装置用薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用薄膜半導体装置及びその製造方法に関し、特に、チャネル保護型の表示装置用薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる表示装置用薄膜半導体装置（以下単に「薄膜半導体装置」とも記載する）が用いられる。【０００３】
特に、有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。【０００４】
また、ディスプレイデバイスの大画面化及び低コスト化が求められており、薄膜半導体装置としては、低コスト化が可能な、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜半導体装置が一般的に用いられる。【０００５】
このボトムゲート型の薄膜半導体装置は、電流の伝導経路となるチャネル層をエッチング処理するチャネルエッチング型の薄膜半導体装置と、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜半導体装置の２つに大別される。【０００６】
チャネルエッチング型の薄膜半導体装置は、チャネル保護型の薄膜半導体装置に比べて、フォトリソグラフィ工程数を削減することができ、製造コストが小さいという利点がある。【０００７】
一方、チャネル保護型の薄膜半導体装置は、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜半導体装置の方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。【０００８】
このため、チャネル保護型の薄膜半導体装置は、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における薄膜半導体装置に適しており、チャネルエッチング型の薄膜半導体装置に比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている（例えば非特許文献１）。【０００９】
また、優れたオン特性を実現するチャネル保護型の薄膜半導体装置として、チャネル層を凸形状の構造とした薄膜半導体装置が提案されている（例えば特許文献１）。特許文献１に開示された技術によると、電流経路となるチャネル層の凸形状の下部において、ソースドレイン電極間にチャネル層の凸形状の両側の下部を介して電流が流れる際、チャネル層の凸形状の両側の下部がチャネル層の凸形状の上部よりも膜厚が薄くなるように形成されているので、チャネル層の垂直方向の抵抗成分を小さくできる。そのため、チャネル層の凸形状の下部における横断抵抗を低く抑えることができ、オン電流を増加させることができる。また、チャネル層の凸形状の上部は、ソース電極とドレイン電極との間では抵抗になる。これにより、ソース電極とドレイン電極との間でのバックチャネルにおける電荷の移動を抑制させている。【００１０】
他方、コスト低減を実現したチャネル保護型の薄膜半導体装置として、チャネル保護層を塗布型絶縁膜とした薄膜半導体装置が提案されている（例えば特許文献２）。特許文献２には、薄膜半導体装置を構成する機能層を、所望の材料を含有した液体を用いてウェットプロセスにより塗布して形成する方法が開示されている。この方法により、従来のＣＶＤやスパッタによる真空下における処理によって機能層を形成する方法と比較して、スループットが高く、表示装置の製造コストを低減することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６７９４６８２号明細書
【特許文献２】特許第３７２５１６９号公報
【非特許文献】
【００１２】
【非特許文献１】T. Arai et al., SID 07 Digest, (2007) p1370.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に開示された技術は、チャネル層を凸形状の上部を抵抗として用いて電荷の移動を抑制するに過ぎないので、抵抗として電荷の移動を抑えられる範囲内においてソース電極とドレイン電極との間でのバックチャネルでの電荷の移動を抑制するに過ぎない。【００１４】
すなわち、チャネル保護層として例えば酸化シリコン膜などの無機材料を用いてＣＶＤやスパッタでチャネル保護層を堆積させて、ウェットエッチングあるいはドライエッチングを用いて所望のパターンに形成する場合、チャネル保護層には正の固定電荷が存在する。そのため、固定電荷によってチャネル保護層の下層に位置するチャネル層（チャネル保護層とチャネル層との界面付近）に微弱な電圧（Ｖｆ）が印加される。この場合、固定電荷による電圧（Ｖｆ）が、チャネル層のバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、ＴＦＴのオフ時において、寄生トランジスタが動作してチャネル層のバックチャネルを介してリーク電流が流れ、オフ特性が悪化する。【００１５】
従って、特許文献１に開示された技術では、凸形状によってオフ電流を低下させることができるとしても、抵抗としての限界を超えてまで大幅に低下することができないという問題がある。【００１６】
また、特許文献２に開示された技術のように、チャネル保護層として例えばＳＯＧ（ＳＰＩＮ  ＯＮ  ＧＬＡＳＳ）などの有機物質を含む材料を用いて所望のパターンに形成する場合、チャネル保護層を形成する有機材料が所望のパターン以外の位置にも残渣として残留することが本願発明者らの研究によって分かってきた。【００１７】
この場合、有機材料の残渣は、キャリアの移動をブロックする寄生抵抗として作用するので、オン電流が低下してしまう。さらに、有機材料の残渣の厚さは、基板上に存在するそれぞれの薄膜半導体装置において必ずしも均一にはならないので、薄膜半導体装置におけるオン特性のばらつきが著しく増大するという問題がある。この結果、特性ばらつきが小さいチャネル保護型の薄膜半導体装置の利点を奪ってしまう。【００１８】
また、チャネル保護層には有機材料に由来する固定電荷が多く存在する。そのため、固定電荷によってチャネル層のバックチャネルを介してリーク電流が流れ、オフ特性が悪化するという問題がある。【００１９】
このように、特許文献１及び特許文献２に開示された技術は、オン電流を増大させる作用とコストを低減させる作用とをそれぞれ有するものの、これと同時に、オフ電流を増大させる副作用と、オン電流を低下させたり特性ばらつきを増大させたりする副作用とが存在する。【００２０】
従って、従来の技術では、塗布型のチャネル保護層を含むチャネル保護型の薄膜半導体装置において、製造コストを低減させながら、優れたオンオフ特性を有する薄膜半導体装置を実現することが難しいという問題がある。【００２１】
そこで、本発明は、上記課題に鑑みてなされたものであって、チャネル保護型の半導体装置構造において、オンオフ特性を向上させることができる表示装置用薄膜半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極と、を具備するものである。
【発明の効果】
【００２３】
本発明によれば、抵抗として層の限界を超えてオフ電流を低下させつつ、オン電流を向上させることができる表示装置用薄膜半導体装置を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の構成を模式的に示した断面図である。
【図２Ａ】図２Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における基板準備工程を模式的に示した断面図である。
【図２Ｂ】図２Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるゲート電極形成工程を模式的に示した断面図である。
【図２Ｃ】図２Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図２Ｄ】図２Ｄは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル層形成工程を模式的に示した断面図である。
【図２Ｅ】図２Ｅは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層塗布工程を模式的に示した断面図である。
【図２Ｆ】図２Ｆは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層のプリベーク工程を模式的に示した断面図である。
【図２Ｇ】図２Ｇは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層の露光及び現像工程を模式的に示した断面図である。
【図２Ｈ】図２Ｈは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層のポストベーク工程を模式的に示した断面図である。
【図２Ｉ】図２Ｉは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるエッチング工程（第１段階）を模式的に示した断面図である。
【図２Ｊ】図２Ｊは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるエッチング工程（第２段階）を模式的に示した断面図である。
【図２Ｋ】図２Ｋは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるコンタクト層形成工程を模式的に示した断面図である。
【図２Ｌ】図２Ｌは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。
【図２Ｍ】図２Ｍは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置の製造方法によって作製した表示装置用薄膜半導体装置１０における図２Ｋの破線で囲まれる領域Ａの断面ＴＥＭ像である。
【図３Ｂ】図３Ｂは、図３Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。
【図４】図４は、本発明の第１の実施の形態の変形例に係る表示装置用薄膜半導体装置の断面図である。
【図５】図５は、図４に示す変形例に係る表示装置用薄膜半導体装置を構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図である。
【図６Ａ】図６Ａは、従来例に係る表示装置用薄膜半導体装置１００の作用を説明するための図である。
【図６Ｂ】図６Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果を説明するための図である。
【図７Ａ】図７Ａは、比較例に係る表示装置用薄膜半導体装置２００の作用を説明するための図である。
【図７Ｂ】図７Ｂは、図７Ａの破線で囲まれる領域Ｄの断面ＴＥＭ像である。
【図７Ｃ】図７Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果を説明するための図である。
【図８Ａ】図８Ａは、比較例に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。
【図８Ｂ】図８Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。
【図９Ａ】図９Ａは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。
【図９Ｂ】図９Ｂは、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図である。
【図１０Ａ】図１０Ａは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるエッチング工程を模式的に示した断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法における酸素プラズマ処理工程を模式的に示した断面図である。
【図１０Ｃ】図１０Ｃは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるコンタクト層形成工程を模式的に示した断面図である。
【図１０Ｄ】図１０Ｄは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。
【図１０Ｅ】図１０Ｅは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。
【図１１】図１１は、従来例、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置におけるＩＲスペクトルを示す図である。
【図１２Ａ】図１２Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用（バックチャネル）を説明するための図である。
【図１２Ｂ】図１２Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。
【図１３Ａ】図１３Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用（キャリアトラップ）を説明するための図である。
【図１３Ｂ】図１３Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。
【図１４】図１４は、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおいてストレスを加えたときの閾値電圧のシフト量を示す図である。
【図１５】図１５は、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおける電流電圧特性を示す図である。
【図１６Ａ】図１６Ａは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるエッチング工程を模式的に示した断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるベーク工程（第２ベーク工程）を模式的に示した断面図である。
【図１６Ｃ】図１６Ｃは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるコンタクト層形成工程を模式的に示した断面図である。
【図１６Ｄ】図１６Ｄは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。
【図１６Ｅ】図１６Ｅは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。
【図１７】図１７は、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃの構成を模式的に示した断面図である。
【図１８】図１８は、本発明の実施の形態に係る有機ＥＬディスプレイの一部切り欠き斜視図である。
【図１９】図１９は、本発明の実施の形態に係る表示装置用薄膜半導体装置を用いた画素の回路構成を示す図である。
【発明を実施するための形態】
【００２５】
本発明に係る表示装置用薄膜半導体装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極とを具備するものである。
【００２６】
本態様によれば、チャネル層の凸形状とチャネル保護層との間にカーボンを主成分として含む界面層が形成されているので、チャネル層のバックチャネルにおけるキャリア移動度を低下させることができるとともに、チャネル保護層からチャネル層への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
【００２７】
しかも、本態様によれば、チャネル層の凸形状によって、当該凸形状の両側の膜厚が凸形状の膜厚よりも薄くなるので、ソース電極の下部及びドレイン電極の下部におけるチャネル層の膜厚を薄くできる。従って、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができるので、オン電流を増加させることができる。
【００２８】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側面、前記界面層の側面につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に形成された２つのコンタクト層を具備し、前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は、前記２つのコンタクト層のうちの他方の上に形成されることが好ましい。
【００２９】
また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記チャネル層との間の電荷の移動経路となることが好ましい。
【００３０】
また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層の凸形状部分における膜厚と前記チャネル層の凸形状の両側の下部における膜厚との膜厚差は２ｎｍ以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル保護層の幅は、前記チャネル層の凸形状の上部の上面の幅と同一幅であることが好ましい。
【００３１】
また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、前記チャネル層に含まれる不純物としてのカーボンの濃度の５０倍以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
【００３２】
これらの構成により、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
【００３３】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記有機材料は硫黄を含むことが好ましい。
【００３４】
本態様によれば、界面層に含まれる硫黄によって、上記のキャリア移動度をさらに低下させることができる。
【００３５】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、前記チャネル層に含まれる不純物としての硫黄の濃度の１００倍以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
【００３６】
本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
【００３７】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層は、比抵抗が２×１０６［Ω・ｃｍ］以上であることが好ましい。
【００３８】
本態様によれば、界面層の絶縁性を高めることができるので、界面層における上記のキャリア移動度を一層低下させることができる。
【００３９】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下であることが好ましい。
【００４０】
本態様によれば、カーボンを主成分として含むチャネル保護層を形成するときに、膜厚が１ｎｍ〜５ｎｍ程度の界面層を形成することができる。
【００４１】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層は、凸形状の下部が多結晶半導体層からなる第１チャネル層と、前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、を含むことが好ましい。
【００４２】
本態様によれば、第１チャネル層によってオン特性を向上させることができ、第２チャネル層によってオフ特性を向上させることができるので、さらにオンオフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
【００４３】
さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記多結晶半導体層は多結晶シリコンであり、前記非晶質半導体層は非晶質シリコンであることが好ましい。さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記多結晶半導体層は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含んでもよい。
【００４４】
また、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上にチャネル層を形成する第４工程と、前記チャネル層上に、シリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、前記チャネル保護層をベークすることにより、前記チャネル層と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、所定のエッチング方法により前記チャネル層のチャネル領域を残すように前記チャネル保護層及び前記チャネル層をエッチングすることにより、前記チャネル層に凸形状を形成するとともに前記チャネル層の凸形状の上に前記チャネル保護層を残留させる第７工程と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿ってソース電極及びドレイン電極を形成する第８工程と、を含むものである。
【００４５】
本態様によれば、チャネル層の凸形状とチャネル保護層との間にカーボンを主成分として含む界面層が形成されているので、チャネル層のバックチャネルにおけるキャリア移動度を低下させることができるとともに、チャネル保護層からチャネル層への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができる。
【００４６】
しかも、本態様によれば、チャネル層の凸形状によって、当該凸形状の両側の膜厚が凸形状の膜厚よりも薄くなるので、ソース電極の下部及びドレイン電極の下部におけるチャネル層の膜厚を薄くできる。従って、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができるので、オン電流を増加させることができる。
【００４７】
さらに、本態様によれば、エッチングによってソース電極とチャネル層との間及びドレイン電極とチャネル層との間の界面層が除去される、ソース電極とチャネル層との間及びドレイン電極とチャネル層との間には界面層が存在しない。これにより、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路におけるキャリア移動の阻害は生じない。従って、横断抵抗を低減することができるので、オン電流を増加させることができる。
【００４８】
しかも、エッチングによって、界面層を基板面内において一様に除去することができるので、基板面内における表示装置用薄膜半導体装置のオン特性のばらつきを低減することができる。
【００４９】
このように、本態様に係る製造方法によれば、オン特性及びオフ特性に優れるとともに、オン特性のばらつきのない信頼性の高い表示装置用薄膜半導体装置を得ることができる。
【００５０】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記所定のエッチング方法は、ドライエッチングであることが好ましい。
【００５１】
このように、ドライエッチングを用いることによって、界面層を容易に除去することができる。
【００５２】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第７工程と前記第８工程との間に、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に、２つのコンタクト層を形成する工程を含み、前記第８工程において、前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は前記２つのコンタクト層のうちの他方の上に形成されることが好ましい。
【００５３】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に酸素プラズマ処理を行う工程を含むことが好ましい。
【００５４】
一般的に、有機材料からなるチャネル保護層は、酸化シリコンからなるチャネル保護層に比べ、固定電荷やトラップ中心を多量に含む。
【００５５】
本態様によると、第６工程から第８工程の間のいずれかの段階において、チャネル保護層に酸素プラズマ処理を行う工程を設けている。即ち、第６工程において、チャネル保護層のベークにより、チャネル領域とチャネル保護層との界面に界面層が形成された後に、チャネル保護層に酸素プラズマ処理を行っている。
【００５６】
この酸素プラズマ処理により、チャネル保護層の有機成分が分解され、チャネル保護層を構成する分子の骨格部分に酸素原子が挿入される。これにより、チャネル保護層が酸化シリコン膜に近い骨格および組成の膜となる。そのため、ソース電極からドレイン電極への移動する電子がチャネル保護層内の有機成分によってトラップされる機会が減少する。その結果、閾値電圧のシフトが抑制され、デバイスとしての信頼性を向上させることができる。
【００５７】
また、酸素プラズマ処理により、チャネル保護層の有機成分を分解することができるので、チャネル保護層内の固定電荷を減少させることができる。そのため、バックチャネル伝導を抑制してオフ電流を抑えることができるので、オフ特性を向上させることができる。
【００５８】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理は、前記チャネル保護層内の有機成分を分解し、前記チャネル保護層に含まれるシリコンに酸素原子を結合させて酸化シリコンとするものであることが好ましい。
【００５９】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理は、パワー密度が３〜３０［Ｗ／ｃｍ２］、温度が５０〜３５０［℃］、圧力が１〜１０［Ｔｏｒｒ］の範囲にてなされることが好ましい。
【００６０】
これにより、チャネル保護層内の有機成分が分解されて、チャネル保護層を酸化シリコン膜に近い膜とすることができる。
【００６１】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に第２ベーク処理を行う工程を含むことが好ましい。
【００６２】
本態様によれば、第６工程から第８工程の間のいずれかの段階において、チャネル保護層に第２ベーク処理を行うので、チャネル保護層内の有機成分を分解することができ、チャネル保護層内の固定電荷を減少させることができる。これにより、バックチャネル伝導を抑制することができるので、オフ電流を抑制してオフ特性を向上させることができる。
【００６３】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理に先立って前記チャネル保護層に第２ベーク処理を行う工程を含むことが好ましい。
【００６４】
これにより、チャネル保護層における急激な組成変化や体積変化を防ぐことができ、チャネル保護層にひび割れ等が発生することを防ぐことができる。
【００６５】
さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第２ベーク処理は、温度が３００〜３５０［℃］の範囲にてなされることが好ましい。
【００６６】
これにより、チャネル保護層内の有機成分が分解されて、チャネル保護層を酸化シリコン膜に近い膜とすることができる。
【００６７】
（実施の形態）
以下、本発明の実施の形態に係る表示装置用薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。
【００６８】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０について、以下説明する。
【００６９】
（表示装置用薄膜半導体装置の構成）
図１は、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の構成を模式的に示した断面図である。
【００７０】
図１に示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０は、チャネル保護型でボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁膜３、チャネル層４及びチャネル保護層５とを備え、さらに、チャネル層４及びチャネル保護層５の界面に形成された界面層６と、チャネル層４の上方に形成された一対のコンタクト層７と、一対のソース電極８ｓ及びドレイン電極８ｄとを備える。
【００７１】
以下、本実施の形態に係る表示装置用薄膜半導体装置１０の各構成要素について詳述する。
【００７２】
基板１は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば、１００ｎｍ〜２０００ｎｍ程度とする。
【００７３】
ゲート電極２は、導電性材料又はそれらの合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いて、基板１上に所定形状でパターン形成される。ゲート電極２の膜厚は、例えば、２０〜５００ｎｍ程度とする。
【００７４】
ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等からなり、ゲート電極２が形成された基板１を覆うように、基板１及びゲート電極２の上に形成される。
【００７５】
本実施の形態では、チャネル層４として結晶シリコン薄膜を用いているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。ゲート絶縁膜３の膜厚は、例えば、５０ｎｍ〜３００ｎｍとする。
【００７６】
チャネル層４は、ゲート絶縁膜３上に形成される半導体層であって、ゲート電極２の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。本実施の形態において、チャネル層４は、非晶質シリコン（アモルファスシリコン）を結晶化することにより形成した多結晶性シリコン薄膜である。なお、この多結晶性シリコン薄膜は、アモルファスシリコンと結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。また、優れたオン特性を得るために、少なくともチャネル層４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。
【００７７】
また、チャネル層４は、表面に凸形状（凸部）及び平坦形状（平坦部）を有する。チャネル層４において、平坦部の膜厚は、凸部の膜厚（凸部の高さ）よりも薄い。さらに、チャネル層４の凸部は、ゲート電極２の上方に位置し、その両端がゲート電極２の両端より内側に位置する。すなわち、ゲート電極２のゲート長（チャネル長）は、チャネル層４のゲート長方向の長さよりも長い。これにより、チャネル層４の凸部の両側の下部、つまりチャネル層４の平坦部は、ソース電極８ｓ（ドレイン電極８ｄ）とチャネル層４のチャネル領域との間の電荷の移動経路となる。このように、チャネル層４の平坦部のうちゲート電極２の上の領域は、薄膜化されたチャネル領域である。
【００７８】
なお、チャネル層４の膜厚については、凸部の膜厚と平坦部の膜厚との膜厚差が２ｎｍ以上程度であり、凸部の膜厚が２０ｎｍ〜１００ｎｍ程度であり、平坦部の膜厚が１０ｎｍ〜９０ｎｍ程度である。例えば、凸部の膜厚を４０ｎｍとし、平坦部の膜厚を２０ｎｍとすることができる。また、チャネル層４の多結晶性シリコン薄膜中の結晶シリコンの結晶粒径は、例えば５ｎｍ〜１０００ｎｍ程度である。
【００７９】
チャネル保護層５は、チャネル層４のチャネル領域を保護する保護膜であって、チャネル層４の凸形状の上に形成される。本実施の形態において、チャネル保護層５は、一対のコンタクト層７を形成するときのエッチング処理時において、チャネル層４のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、コンタクト層７をパターニングするときのエッチングによってチャネル保護層５の上部がエッチングされる（不図示）。ここで、チャネル保護層５の膜厚（チャネルエッチングでエッチングされていない部分）は、例えば、３００ｎｍ〜１０００ｎｍとする。チャネル保護層５の膜厚の下限は、チャネルエッチングによるマージン及びチャネル保護層中の固定電荷の影響を抑制することから決まる。また、チャネル保護層５の上限は、段差の増大に伴うプロセスの信頼性低下を抑制することから決まる。
【００８０】
また、チャネル保護層５は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層であり、酸化シリコンや窒化シリコン等の無機材料を主成分とする無機材料層ではない。なお、チャネル保護層５は、絶縁性を有し、一対のコンタクト層７同士は電気的に接続されていない。
【００８１】
本実施の形態において、チャネル保護層５は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。チャネル保護層５の形成するための有機材料は、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤からなる。
【００８２】
有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト及びベンゾシクロブテン等の中から選ばれる１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素及び硫黄が含まれている。
【００８３】
チャネル保護層５を形成するための有機材料は、スピンコート法等の塗布法によって塗布形成することができる。あるいは、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によって所定形状の有機材料を選択的に形成することもできる。
【００８４】
界面層６は、チャネル層４の凸形状の上面とチャネル保護層５との界面に形成される絶縁性を有する絶縁層である。なお、界面層６の比抵抗は、２×１０６［Ω・ｃｍ］以上とすることが好ましい。界面層６は、チャネル層４上にチャネル保護層５を形成するときに生成される層であって、チャネル層４の表面層とチャネル保護層５との界面に生成される。
【００８５】
また、界面層６は、カーボン（炭素）を主成分として含み、その主成分であるカーボンはチャネル保護層５を構成する有機材料に由来するカーボンである。すなわち、界面層６の主成分であるカーボンには、チャネル保護層５を形成するための有機材料に含まれるカーボンが含まれている。さらに、本実施の形態において、界面層６には硫黄も含まれている。なお、界面層６の詳細構成については後述する。
【００８６】
一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層、または不純物を高濃度に含む多結晶半導体層からなり、チャネル層４の上方にチャネル保護層５を介して形成される。また、一対のコンタクト層７は、チャネル保護層５上において所定の間隔をあけて対向配置される。
【００８７】
本実施の形態において、一対のコンタクト層７のそれぞれは、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにして形成されており、チャネル保護層５の上面と側面、界面層６の側面、及び、チャネル層４の平坦部の上面を覆うように形成されている。より具体的には、２つのコンタクト層７は、チャネル層４の凸部の両側に別々に設けられ、チャネル保護層５の端部の上面及び側面、チャネル保護層５の側面につらなる界面層６の側面、界面層６の側面につらなるチャネル層４の凸部の側面、並びにチャネル層４の凸部の側面につらなるチャネル層４の上面（平坦部の上面）に形成されている。
【００８８】
また、一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。各コンタクト層７の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００８９】
一対のソース電極８ｓ及びドレイン電極８ｄは、チャネル保護層５の端部の上部及び側部、チャネル保護層５の側部につらなる界面層６の側部、界面層６の側部につらなるチャネル層４の凸部の側部、並びにチャネル層４の凸部の側部につらなるチャネル層４の上部に沿って形成されている。また、一対のソース電極８ｓ及びドレイン電極８ｄは、離間して設けられている。
【００９０】
本実施の形態において、一対のソース電極８ｓ及びドレイン電極８ｄは、チャネル層４の上方に形成されており、それぞれ各コンタクト層７上に形成される。すなわち、ソース電極８ｓは、一対のコンタクト層７のうちの一方のコンタクト層７上に形成されており、ドレイン電極８ｄは、一対のコンタクト層７のうちの他方のコンタクト層７上に形成されている。
【００９１】
本実施の形態において、ソース電極８ｓ及びドレイン電極８ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８ｓ及びドレイン電極８ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極８ｓ及びドレイン電極８ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とする。
【００９２】
本実施の形態に係る表示装置用薄膜半導体装置１０は、以上のようにして構成されている。
【００９３】
（表示装置用薄膜半導体装置の製造方法）
以下、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法について、図２Ａ〜図２Ｍを用いて説明する。図２Ａ〜図２Ｍは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における各工程の構成を模式的に示した断面図である。
【００９４】
まず、図２Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【００９５】
次に、図２Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００９６】
次に、図２Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンの成膜条件としては、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
【００９７】
次に、図２Ｄに示すように、ゲート絶縁膜３上に、結晶シリコン薄膜からなるチャネル層４を形成する。
【００９８】
この場合、まず、ゲート絶縁膜３上に、アモルファスシリコンからなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜する。非結晶シリコン薄膜の成膜条件としては、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
【００９９】
その後、非結晶シリコン薄膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後、５００℃〜９００℃の温度によって非結晶シリコン薄膜をアニールして、非結晶シリコン薄膜を結晶化させる。これにより、ゲート絶縁膜３上に、結晶シリコン薄膜からなるチャネル層４を形成することができる。
【０１００】
本実施の形態では、エキシマレーザを用いたレーザアニールによって、非結晶シリコン薄膜の結晶化を行った。なお、結晶化の方法としては、波長３７０〜９００ｎｍ程度のパルスレザーを用いたレーザアニール法、波長３７０〜９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、急速熱処理（ＲＴＰ）又はＣＶＤによる直接成長などの方法で結晶化させてもよい。
【０１０１】
次に、図２Ｅに示すように、所定の塗布方式によって、チャネル保護層５を形成するための所定の有機材料を塗布して、チャネル層４上にチャネル保護層５を形成する。例えば、所定の有機材料をチャネル層４上に塗布及びスピンコートすることによってチャネル保護層５をチャネル層４の全面に形成することができる。チャネル保護層５の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。
【０１０２】
なお、チャネル保護層５の所定の有機材料としては、シリコン、酸素及びカーボンを含む上述の感光性塗布型の有機材料を用いることができる。
【０１０３】
次に、図２Ｆに示すように、チャネル保護層５に対してプリベークを行ってチャネル保護層５を仮焼成する。例えば、約１１０℃の温度で約６０秒間の加熱を行う。これにより、チャネル保護層５に含まれる溶剤が気化する。
【０１０４】
このとき、チャネル保護層５の焼成によって、同図に示すように、チャネル層４とチャネル保護層５との界面に界面層６が生成される。このように生成される界面層６は、カーボンを主成分として含むものであり、その主成分であるカーボンはチャネル層４上に形成されたチャネル保護層５の有機材料に由来するカーボンである。
【０１０５】
次に、図２Ｇに示すように、所定形状のチャネル保護層５を形成する部分（チャネル層４の凸部）を規定するフォトマスクを用いて露光及び現像する。このように露光及び現像をするのは、チャネル保護層５として感光性有機材料を用いているからである。これにより、チャネル層４の凸部となる部分の上に所定形状のチャネル保護層５を形成することができる。なお、現像液としては、ＴＭＡＨ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｙｄｅ）の２．３８％水溶液を用いることができる。
【０１０６】
なお、チャネル保護層５として感光性有機材料を用いない場合、フォトリソグラフィ法及びウェットエッチング法によってチャネル保護層５をパターニングして所定形状のチャネル保護層５を形成してもよい。
【０１０７】
このとき、図２Ｇに示すように、チャネル保護層５をパターン形成するときの現像処理では、チャネル保護層５の下層部分及び界面層６が除去されない。すなわち、チャネル保護層５の加工時にチャネル保護層５の一部が残渣として発生する。なお、仮にチャネル保護層５の残渣が残らないようにしたとしても、チャネル保護層５をパターン形成するときの現像処理では、界面層６を除去することができずに界面層６が露出した状態で残ってしまうことが分かった。
【０１０８】
次に、図２Ｈに示すように、パターン形成されたチャネル保護層５に対してポストベークを行ってチャネル保護層５を本焼成する。例えば、２８０℃〜３００℃の温度で約１時間の加熱を行う。これにより、チャネル保護層５中の有機成分の一部が気化、分解して、膜質が改善される。
【０１０９】
次に、図２Ｉ及び図２Ｊに示すように、所定のエッチング方法によって、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去する。すなわち、所定のエッチング方法により、本来設定された所定形状のチャネル保護層５の下に位置する層を残すようにしてチャネル保護層５及びチャネル層４をエッチングすることにより、チャネル保護層５の所定形状に従ってチャネル層４に凸部を形成する。
【０１１０】
このとき、所定のエッチング方法としては、例えば、反応性イオンエッチングによるドライエッチングを用いることができる。さらに、このドライエッチングは、図２Ｉ及び図２Ｊに示すように、２段階に分けて行うことが好ましい。
【０１１１】
この場合、図２Ｉに示すように、第１段階のエッチングとして、チャネル保護層５の両端部に位置するチャネル保護層５の残渣と当該残渣の下の界面層６を、酸素ガスを用いたエッチングにより取り除く。
【０１１２】
次に、図２Ｊに示すように、第２段階のエッチングとして、チャネル層４をチャネル保護層５の両端部に位置するチャネル保護層５の残渣と界面層の残渣とを、四フッ化メタン（ＣＦ４）と水素との混合ガス、または、フッ化メタンと酸素との混合ガスを用いたエッチングにより、チャネル層４のうちチャネル保護層５で覆われていない領域を取り除く。これにより、チャネル層４を凸形状とすることができる。
【０１１３】
このように、エッチング処理を２段階とし、第１段階のエッチングとして、チャネル保護層５の両端部に位置するチャネル保護層５の残渣と当該残渣の下の界面層６とを取り除くことにより、意図しないマスクによってチャネル層４に形状異常が生じることを防ぐことができる。すなわち、チャネル保護層５の残渣と当該残渣の下の界面層６とが残ったままの状態でエッチングしてチャネル層４を凸形状にしようとすると、チャネル保護層５の残渣と界面層６とが意図しないマスクとなって、チャネル層４を所望の凸形状とすることができない場合があるが、上記の第１段階のエッチングを行うことにより、上記の意図しないマスクを除去することができる。
【０１１４】
また、第２段階のエッチングにおいて混合ガスを用いることによりエッチングレートを低くすることができるので、凸形状の両端部における膜厚の制御性が向上する。例えば、フッ化メタンと水素の混合ガスにおいて、水素濃度を０％から５０％に変化させることで、エッチングレートを４０〜１ｎｍ／ｍｉｎに制御できる。これにより、第１段階のエッチングにおいて除去できなかったチャネル保護層５の両端部に位置する残渣と当該残渣の下の界面層６を除去しつつ、チャネル層４を所望の凸形状に加工することができる。
【０１１５】
このように、チャネル層４の凸部の上には所定形状のチャネル保護層５が残留して、チャネル層４に凸部が形成されると同時にエッチングされた領域に相当する部分としてチャネル層４に平坦部が形成される。これにより、チャネル保護層５に覆われていないチャネル層４（平坦部）が露出する。
【０１１６】
なお、本実施の形態において、所定のエッチング方法は、２段階に分けたエッチングを用いたが、必ずしも２段階に分けて行う必要はない。
【０１１７】
次に、図２Ｋに示すように、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７形成する。具体的には、チャネル層４の凸部上のチャネル保護層５とチャネル層４の平坦部とを覆うようにして、例えばプラズマＣＶＤによってリン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層７を成膜する。
【０１１８】
次に、図２Ｌに示すように、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８を成膜する。
【０１１９】
その後、図示しないが、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成するために、ソースドレイン金属膜８上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
【０１２０】
次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜８をパターニングすることにより、図２Ｍに示すように、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成する。なお、このとき、コンタクト層７がエッチングストッパとして機能する。その後、ソース電極８ｓ及びドレイン電極８ｄ上のレジストを除去する。
【０１２１】
次に、図２Ｍに示すように、ソース電極８ｓ及びドレイン電極８ｄをマスクとしてドライエッチングを施すことにより、コンタクト層７をパターニングするとともにチャネル層４を島状にパターニングする。これにより、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成することができる。ドライエッチングの条件としては、塩素系ガスを用いるとよい。また、コンタクト層７及びチャネル層４のパターニングは、ソース電極８ｓ及びドレイン電極８ｄをウェットエッチングした後に、レジストマスクを用いたドライエッチングにより行ってもよい。
【０１２２】
このようにして、本実施の形態に係る表示装置用薄膜半導体装置１０を製造することができる。
【０１２３】
（表示装置用薄膜半導体装置の界面層の構成）
次に、上記のように製造された本実施の形態に係る表示装置用薄膜半導体装置１０における界面層６の構成について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、上記の製造方法によって作製した表示装置用薄膜半導体装置１０（図２Ｋの破線で囲まれる領域Ａの部分）における断面ＴＥＭ像である。また、図３Ｂは、図３Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。
【０１２４】
図３Ａに示すように、上記のようにして表示装置用薄膜半導体装置１０を製造すると、結晶シリコン薄膜からなるチャネル層４とチャネル保護層５との界面に薄膜の界面層６が形成されていることが分かる。また、図３Ａから、膜厚が２ｎｍ程度の界面層６が形成されていることが分かる。
【０１２５】
界面層６は、上述のように、チャネル保護層５を加熱固化する際に生成される層であり、図３Ｂに示すように、界面層６のチャネル層４側は、チャネル保護層５の材料に含まれる界面活性剤のシリコン化合物と、チャネル層４のシリコン原子とが結合した状態となっていると考えられる。
【０１２６】
具体的には、図３Ｂに示すように、界面層６とチャネル層４との界面は、界面活性剤のＹ−Ｓｉ−（Ｏ）３と結晶シリコン薄膜のＳｉとが結合し、Ｓｉ−Ｏ−Ｓｉ結合が存在する状態となっている。なお、Ｙ−Ｓｉ−（Ｏ）３におけるＹは、有機材料と反応結合する官能基であって、アミノ基、エポキシ基、メタクリル基、ビニル基又はメルカプト基等である。
【０１２７】
また、界面層６のチャネル保護層５側に、ＳｉＯＣ系ポリマー（少なくともＳｉ、Ｏ、Ｃを主成分元素として形成された薄膜）及びＳ（硫黄）系ポリマー（構成元素としてＳｉ、Ｏ、Ｃ、Ｓを含有する薄膜）が存在する状態となっている。ＳｉＯＣ系ポリマーは、チャネル保護層５の材料に含まれる界面活性剤のシリコン化合物と感光性有機樹脂材料に含まれるカーボンとがポリマー化したものと考えられる。また、Ｓ系ポリマーは、チャネル保護層５の有機材料に含まれる感光剤、界面活性剤及び感光剤がポリマー化した薄膜であると考えられる。
【０１２８】
このように、界面層６は、Ｓｉ−Ｏ−Ｓｉ結合とポリマーとが複合的にマトリクス状となった構成であると考えられる。また、界面層６の上には、バルクのＳｉＯＣ系ポリマーからなるチャネル保護層５が存在する。
【０１２９】
なお、界面層６がチャネル層４及びチャネル保護層５のいずれとも異なる材料で構成されることは、図３Ａからも明らかである。すなわち、図３ＡのＴＥＭ像に示されるように、チャネル層４とチャネル保護層５との間にはコントラストの異なる層が確認できる。ＴＥＭ像においてコントラストの違いは材料の密度が異なることを表しており、異なる層が存在することを意味する。従って、チャネル層４とチャネル保護層５との間に、これらの層とは異なる層として界面層６が存在している。
【０１３０】
次に、本実施の形態に係る表示装置用薄膜半導体装置における炭素（Ｃ）及び硫黄（Ｓ）の濃度分布について、図４及び図５を用いて説明する。図４は、上記の炭素及び硫黄の濃度分布を測定するにあたって製造した本発明の第１の実施の形態の変形例に係る表示装置用薄膜半導体装置１０Ｃの断面図である。また、図５は、図４に示す表示装置用薄膜半導体装置１０Ｃを構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図であって、図４の矢印Ｃに示される厚み（深さ）方向における元素濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定してプロットしたものである。
【０１３１】
図４に示される表示装置用薄膜半導体装置１０Ｃは、界面層６の元素濃度を測定するために、上述の製造方法において界面層６を除去するエッチング工程（図２Ｉ）を施さずに作製した場合であって、コンタクト層７とソース電極８ｓ（ドレイン電極８ｄ）との間に非晶質シリコン層７０を形成したものである。
【０１３２】
図４に示される表示装置用薄膜半導体装置１０Ｃにおいて、同図の矢印Ｃの位置において矢印Ｃの深さ方向に従って炭素及び硫黄の濃度を測定すると、すなわち、コンタクト層７、非晶質シリコン層７０、界面層６及びチャネル層４の順に炭素及び硫黄の濃度を測定すると、図５に示す測定結果となる。なお、図５において、「１２Ｃ」及び「３２Ｓ」で示す曲線は、それぞれ炭素及び硫黄の濃度分布を表している。
【０１３３】
図５に示すように、界面層６は他の層と比べて炭素濃度及び硫黄濃度が高くなっており、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが分かる。
【０１３４】
さらに、界面層６に含まれる炭素濃度は、チャネル層４に含まれる不純物としての炭素濃度の５０倍以上であることも分かる。また、界面層６に含まれる硫黄濃度は、チャネル層４に含まれる不純物としての硫黄濃度の１００倍以上であることも分かる。
【０１３５】
なお、図５の測定結果は、図４に示される表示装置用薄膜半導体装置１０Ｃに対するものであるが、チャネル層４とチャネル保護層５との間の界面層６はチャネル層４と非晶質シリコン層７０との間の界面層６と同じであるので、表示装置用薄膜半導体装置１０においても図５と同様の測定結果を得ることができる。
【０１３６】
（作用効果）
次に、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果について、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、従来例に係る表示装置用薄膜半導体装置１００の作用を説明するための図である。図６Ｂは、図１に示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果を説明するための図である。なお、図６Ａに示す実線矢印及び図６Ｂに示す破線矢印は、バックチャネル（バック経路）、すなわち、リーク電流の流れを示している。
【０１３７】
図６Ａに示すように、従来例に係る表示装置用薄膜半導体装置１００は、チャネル層１０４上に無機材料からなるチャネル保護層１０５が形成されたものである。図６Ａに示すように、従来例に係る表示装置用薄膜半導体装置１００では、チャネル保護層１０５が無機材料で形成されているので、チャネル保護層１０５に正の固定電荷が発生し、チャネル層１０４に微弱な電圧（Ｖｆ）が印加される。このため、固定電荷による電圧（Ｖｆ）が、チャネル層１０４におけるバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、バックチャネル伝導が起こり、寄生トランジスタが動作してチャネル層１０４のバックチャネルを介してリーク電流が流れる。
【０１３８】
そこで、本願発明者等は、図６Ｂに示される表示装置用薄膜半導体装置１０のように、チャネル保護層５として有機材料を用いることによって、チャネル層４とチャネル保護層５との間にカーボンを主成分とする界面層６を形成することとした。
【０１３９】
このように形成された界面層６は、カーボンを主成分としているので、チャネル層４と比較してより多くのカーボンを含有している。このように、チャネル層４の凸部とチャネル保護層５との界面にカーボンを主成分とする界面層６が存在するので、チャネル保護層５とチャネル層４との界面において散乱を増大させることができ、当該界面層６がキャリアの移動をブロックする障壁として機能する。すなわち、チャネル層４の凸部（チャネル領域の上層部）における抵抗値を増加させることができる。これにより、チャネル層４のバックチャネル領域でのキャリア移動度を低下させることができる。
【０１４０】
また、これにより、仮にチャネル保護層５に固定電荷が発生した場合であっても、界面層６によってチャネル保護層５の固定電荷がチャネル層４に移動がブロックされるので、キャリアのバックチャネル伝導を抑制することができる。
【０１４１】
以上のように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０によれば、チャネル層４の凸部とチャネル保護層５との間にカーボンを主成分として含む界面層６が形成されているので、チャネル層４のバックチャネル領域でのキャリア移動度を低下させることができるとともに、チャネル保護層５からチャネル層４への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
【０１４２】
次に、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果について、図７Ａ〜図７Ｃを用いて説明する。図７Ａは、比較例に係る表示装置用薄膜半導体装置２００の作用を説明するための図である。図７Ｂは、図７Ａの破線で囲まれる領域Ｄの断面ＴＥＭ像である。図７Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果を説明するための図である。なお、図７Ａに示す矢印及び図７Ｃに示す実践矢印は、フロントチャネル（フロント経路）を表している。なお、図７Ａにおいて、図１に示す構成要素と同じ構成要素には同じ符号を付している。
【０１４３】
図７Ａに示される比較例に係る表示装置用薄膜半導体装置２００は、上記の本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造工程において、図２Ｉに示すように、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去するためのエッチング工程（図２Ｉ）を施さずに、その後の工程（図２Ｊ、図２Ｋ）を施した場合の構成である。
【０１４４】
このようにエッチング工程（図２Ｉ）を施さないので、図７Ａ及び図７Ｂに示すように、比較例に係る表示装置用薄膜半導体装置２００では、チャネル層４上の全領域に界面層２０６が存在する。また、図７Ａ及び図７Ｂに示すように、チャネル保護層５の残渣が発生する場合には、本来チャネル保護層５を形成する領域以外の領域において、界面層６の上にチャネル保護層５の残渣が存在する。さらに、エッチング工程を施さないので、チャネル層４に凸部が形成されず、チャネル層４には平坦部が形成されない。
【０１４５】
なお、図７Ｂにおいて、ゲート絶縁膜３は、窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ）との積層構造としたものであり、チャネル層４は、多結晶シリコン膜（μｃ−Ｓｉ）と非晶質シリコン膜（α−Ｓｉ）との積層構造としたものであり、コンタクト層７はｎ＋Ｓｉとしたものであり、ドレイン電極８ｄ（ソース電極８ｓ）はモリブデン（Ｍｏ）としたものである。
【０１４６】
このように比較例に係る表示装置用薄膜半導体装置２００では、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣及び界面層６が存在することなる。
【０１４７】
この場合、図７Ａに示すように、比較例に係る表示装置用薄膜半導体装置２００のオン時における電流経路は矢印に示される経路（フロント経路）となり、この電流経路には、チャネル保護層５の残渣と界面層６とが存在する。従って、これらがキャリアの移動をブロックする寄生抵抗（横断抵抗）として作用するので、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れるフロント経路でのキャリアの移動が阻害される。その結果、オン電流が低下して、オン特性が著しく低下してしまう。
【０１４８】
また、基板上に複数の薄膜半導体装置を形成して薄膜トランジスタアレイ装置を構成するような場合、有機材料であるチャネル保護層５の残渣の厚さは、基板上に存在する各薄膜半導体装置において必ずしも均一にはならない。これにより、キャリアの移動をブロックする寄生抵抗としての作用が不均一となり、薄膜半導体装置におけるオン特性のばらつきが著しく増大する。
【０１４９】
これに対して、図７Ｃに示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０では、エッチング工程（図２Ｉ）によって、チャネル保護層５の残渣と当該残渣の下の界面層６とが除去されるとともに、チャネル層４のチャネル領域を薄膜化した平坦部が形成されている。
【０１５０】
これにより、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０では、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣及び界面層６が存在しない。
【０１５１】
この場合、図７Ｃに示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０のオン時における電流経路は矢印に示される経路（フロント経路）となり、この電流経路には、チャネル保護層５の残渣と界面層６とが存在しない。これにより、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路におけるキャリア移動の阻害は生じない。従って、上記の比較例に係る表示装置用薄膜半導体装置と比較して、横断抵抗を低減することができるので、オン電流を増加させることができる。この結果、オン特性を向上させることができる。
【０１５２】
また、エッチングによって、チャネル保護層５の残渣と界面層６とを基板面内において一様に除去することができる。すなわち、基板上に存在する複数の表示装置用薄膜半導体装置のそれぞれにおいて、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣と界面層６とが基板面内で一様に除去されている。従って、上記のオン特性のばらつきを低減することができる。
【０１５３】
さらに、エッチングによって、チャネル層４において凸部の両側（平坦部）の膜厚を凸部の膜厚よりも薄くできるので、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路において、ソース電極８ｓの下部及びドレイン電極８ｄの下部におけるチャネル層４の膜厚を薄くできる。従って、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができる。その結果、半導体層からなるチャネル層４の全体の膜厚を薄くすることなくオン電流を大幅に増加させることができる。
【０１５４】
また、この場合、チャネル層４において、凸部の膜厚と平坦部の膜厚との膜厚差は２ｎｍ以上とすることが好ましい。以下、この点について説明する。
【０１５５】
図７Aに示すように、所定形状のチャネル保護層２０５（凸部）の両側に形成された界面層２０６は、１ｎｍ以上５ｎｍ以下程度の厚みを有しており、これが電流経路の障壁となってオン特性の増大や特性がばらつきの原因となる。これを改善するには、上述のとおり、所定形状のチャネル保護層２０５（凸部）の両側に形成された界面層２０６（不要な界面層２０６）を除去して、図７Ｃに示すようにチャネル層４を凸形状とすればよく、チャネル層４を凸形状とすることによって不要な界面層２０６を除去することができる。つまり、不要な界面層２０６を除去する結果としてチャネル層４が凸形状となる。
【０１５６】
このように、チャネル層４の平坦部は薄ければ薄いほどオン電流を増加させることができるが、チャネル層４の平坦部を薄くするためにチャネル層４を凸形状にすることと、不要な界面層２０６を除去するためにチャネル層４を凸形状にすることとは、別の観点である。
【０１５７】
従って、不要な界面層２０６を除去するに際しては、必ずしも凸部と平坦部との膜厚差を大きくした凸形状のチャネル層４を形成する必要はない。本実施の形態では、不要な界面層２０６を除去することを第１としてチャネル層４の凸形状が決まり、これには、チャネル層４における平坦部の膜厚を１０ｎｍ〜２０ｎｍとして、チャネル層４における凸部と平坦部との膜厚差を２ｎｍ以上とすることが好ましい。
【０１５８】
この結果、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減し、オン特性を増大させることができる。
【０１５９】
次に、図７Ａに示す比較例に係る表示装置用薄膜半導体装置２００及び図７Ｃに示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０における電気的特性を測定したので、その結果について図８Ａ及び図８Ｂを用いて説明する。図８Ａは、比較例に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。図８Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。なお、図８Ａ及び図８Ｂでは、線形動作領域におけるソース−ドレイン間のバイアス印加時の電流電圧特性を示している。また、図８Ａ及び図８Ｂにおいて、複数の曲線が示されているが、これは複数の表示装置用薄膜半導体装置を測定した結果である。
【０１６０】
図８Ａ及び図８Ｂに示すように、特に破線で囲まれる部分において、図８Ｂに示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０は、図７Ａに示す比較例に係る表示装置用薄膜半導体装置２００と比べて、オン電流が増加してオン特性が向上しているとともに、表示装置用薄膜半導体装置の素子間における特性ばらつきが低減されていることが分かる。
【０１６１】
このように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１では、チャネル層４の凸部の上方に界面層６を形成することによってオフ特性を向上させることができるとともに、チャネル層４の平坦部の上方には界面層６を形成しないことによってオン特性の向上及び特性ばらつきの抑制を図ることができる。
【０１６２】
次に、以上の本実施の形態に係る表示装置用薄膜半導体装置１０により得られる効果が電流−電圧特性に対して与える影響を、図９Ａ及び図９Ｂに示す。
【０１６３】
図９Ａは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図であり、表示装置用薄膜半導体装置の伝達特性を示している。図９Ｂは、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図であり、表示装置用薄膜半導体装置の出力特性を示している。なお、図９Ａ及び図９Ｂにおいて、破線は図１で示した本実施の形態に係る表示装置用薄膜半導体装置１０の特性を示し、実線は図６Ａで示した従来例に係る表示装置用薄膜半導体装置１００の特性を示している。
【０１６４】
図９Ａに着目すると、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オン電流のトップレベルが上昇している。これは、ディスプレイの大画面化及び高解像度化に伴い要求される表示装置用薄膜半導体装置の電流供給能力の向上の点から好ましい特性となる。例えば、表示装置用薄膜半導体装置は、有機ＥＬ表示装置（ＥＬディスプレイ）において、画素を選択するためのスイッチング用薄膜半導体装置（選択トランジスタ）、及び、有機ＥＬ素子に電流供給を行うための薄膜半導体装置（駆動トランジスタ）に用いられる。この場合、表示装置用薄膜半導体装置の優れたオン特性から駆動トランジスタのサイズを小さくできるため、ＥＬディスプレイにおいて、開口率の向上と共に歩留まりの向上を実現できる。また、低消費電力化も実現できる。
【０１６５】
また、図９Ａより、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オフ電流のボトムレベルが減少している。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの選択トランジスタに用いられた場合、表示装置用薄膜半導体装置の優れたオフ特性からリーク電流によるコントラストの低下及びパネル内の画質不均一を防ぐことができ、優れたデータ保持特性を確保することができる。
【０１６６】
また、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オン電流及びオフ電流の特性改善によりオンオフ比が取れる。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの駆動トランジスタに用いられた場合、ＥＬディスプレイにおいてコントラスト比が取れるようになり、画質向上を実現できる。
【０１６７】
次に、図９Ｂに着目すると、従来例に係る表示装置用薄膜半導体装置１００はドレイン電圧Ｖｄｓが小さい領域でドレイン電流Ｉｄｓが減少しているのに対し、本実施の形態に係る表示装置用薄膜半導体装置１０は特にドレイン電圧Ｖｄｓが小さい領域においてドレイン電流Ｉｄｓが増大している。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの選択トランジスタに用いられた場合、ＥＬディスプレイにおいて、走査線選択期間における画素電位とデータ電位との充電誤差を防ぐことができる。
【０１６８】
以上、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０における作用効果について説明したが、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０によれば、チャネル保護層５を有機材料によって形成するので、チャネル保護層５を低温且つ塗布プロセスで形成することができ、簡便な設備及び低コストで優れたＴＦＴ特性を有する薄膜半導体装置を得ることができるという作用効果も奏する。
【０１６９】
また、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、チャネル層４に含まれる不純物としての炭素濃度の５０倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
【０１７０】
また、本実施の形態に係る表示装置用薄膜半導体装置１０では、界面層６に硫黄が含まれていることが好ましい。界面層６に含まれる硫黄は、チャネル保護層５の有機材料の感光剤に含まれる硫黄である。すなわち、界面層６に含まれる硫黄は、チャネル保護層５の有機材料に由来する。硫黄は、カーボン及び酸素に比べて原子半径が大きいため、キャリアの移動を妨げる効果がカーボン及び酸素に比べて大きい。従って、界面層６に硫黄が含まれていることにより、上記のキャリア移動度をさらに低下させることができ、薄膜半導体装置のオフ特性を一層向上させることができる。
【０１７１】
さらに、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であり、また、チャネル層４に含まれる不純物としての硫黄濃度の１００倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
【０１７２】
また、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６は、比抵抗が２×１０６［Ω・ｃｍ］以上の絶縁性を有することが好ましい。これにより、界面層６における上記のキャリア移動度を一層低下させることができる。
【０１７３】
なお、本実施の形態に係る表示装置用薄膜半導体装置１０の製造方法において、チャネル層４の結晶化工程とチャネル保護層５の塗布工程との間に、水素プラズマ処理を施すことが好ましい。この水素プラズマ処理によって、チャネル層４のシリコン原子のダングリングボンド（欠陥）が水素終端されるので、チャネル層４の結晶欠陥密度が低減して結晶性が向上する。これにより、オン特性をさらに向上させることができる。
【０１７４】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａについて、図１０Ａ〜図１０Ｅを用いて説明する。図１０Ａ〜図１０Ｅは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法における一部の工程を示す断面図である。
【０１７５】
本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの構成は、図１に示す第１の実施の形態に係る表示装置用薄膜半導体装置１０と同じである。
【０１７６】
本実施の形態と第１の実施の形態とは製造方法が異なる。すなわち、本実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法は、第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における界面層形成工程（図２Ｆ）からソース電極及びドレイン電極形成工程（図２Ｋ）の間のいずれかの段階において、さらに、チャネル保護層５に対して酸素プラズマ処理を行う工程を含む。
【０１７７】
以下、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法について、図２Ａ〜図２Ｋに示す第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法を参照しながら、図１０Ａ〜図１０Ｅを用いて説明する。
【０１７８】
まず、第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様にして、基板準備工程（図２Ａ）、ゲート電極形成工程（図２Ｂ）、ゲート絶縁膜形成工程（図２Ｃ）、チャネル層形成工程（図２Ｄ）、チャネル保護層塗布工程（図２Ｅ）、チャネル保護層プリベーク工程（図２Ｆ）、チャネル保護層露光及び現像工程（図２Ｇ）及びチャネル保護層ポストベーク工程（図２Ｈ）を順次行う。
【０１７９】
次に、図１０Ａに示すように、図２Ｉで説明した方法と同じ方法によって、所定のエッチングを施す。これにより、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去して、所定形状のチャネル保護層５を形成するとともに、チャネル層４に凸部及び平坦部を形成することができる。
【０１８０】
次に、図１０Ｂに示すように、チャネル保護層５に対して酸素プラズマ処理を行う。酸素プラズマ処理は、プラズマ雰囲気中に酸素ラジカル（Ｏ＊）を含む酸素プラズマを発生させるものであり、発生させた酸素プラズマによって、チャネル保護層５内の有機成分を分解するとともに、チャネル保護層５に含まれるシリコンに酸素原子を結合させることによって酸化シリコンを生成させる。
【０１８１】
なお、酸素プラズマ処理は、例えば酸素ガスを含むガスを原料として高周波（ＲＦ）電力により酸素プラズマを発生させて、当該酸素プラズマをチャネル保護層５に照射することにより行うことができる。
【０１８２】
次に、図１０Ｃに示すように、図２Ｊで説明した方法と同じ方法によって、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７を形成する。
【０１８３】
次に、図１０Ｄに示すように、図２Ｋで説明した方法と同じ方法によって、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。
【０１８４】
次に、図１０Ｅに示すように、図２Ｌで説明した方法と同じ方法によって、ソースドレイン金属膜８をパターニングして所定形状のソース電極８ｓ及びドレイン電極８ｄを形成し、その後、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成する。
【０１８５】
これにより、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａを得ることができる。
【０１８６】
以上、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａによれば、上述した第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様の作用効果を奏する。
【０１８７】
さらに、本実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法によれば、ポストベーク後のチャネル保護層５に対して酸素プラズマ処理を行うことにより、以下に説明する作用効果を奏する。
【０１８８】
図１１は、従来例、第１の実施の形態及び第２の実施の形態に係る表示装置用薄膜半導体装置におけるＩＲスペクトルを示す図である。
【０１８９】
従来例に係る表示装置用薄膜半導体装置１００は、熱酸化によって形成された酸化シリコンをチャネル保護層２０５とするものである。このように無機材料からなるチャネル保護層２０５は、有機材料からなるチャネル保護層と比べて、チャネル保護層２０５内の固定電荷が少ない。
【０１９０】
一方、第１の実施の形態に係る表示装置用薄膜半導体装置１０では、チャネル保護層５に有機材料が含まれているので、第１の実施の形態におけるチャネル保護層５には、従来例に係る表示装置用薄膜半導体装置１００におけるチャネル保護層２０５よりも、固定電荷が多く存在する。従って、図１１に示すように、第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）のＩＲスペクトルは、従来例に係る表示装置用薄膜半導体装置１００（従来例）のＩＲスペクトルと異なる。
【０１９１】
これに対して、本実施の形態に係る表示装置用薄膜半導体装置１０Ａは、チャネル保護層５の塗布材料に有機材料が含まれているが、チャネル保護層５に対して酸素プラズマ処理を行っているので、チャネル保護層５内の有機成分が分解され、なおかつ、チャネル保護層５に含まれるシリコンが酸化する。実際に、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）のＩＲスペクトルを測定してみると、図１１に示すように、本実施の形態におけるＩＲスペクトルは、チャネル保護層として無機材料（酸化シリコン）を用いた従来例に係る表示装置用薄膜半導体装置１００のＩＲスペクトルに近づいており、酸素プラズマ処理よってチャネル保護層５内の有機成分が分解され、チャネル保護層５のシリコンが酸化していることが分かる。
【０１９２】
従って、本実施の形態に係る表示装置用薄膜半導体装置１０Ａは、第１の実施の形態に対して、チャネル保護層５内の固定電荷を低減させることができるので、さらに、バックチャネル伝導を抑制してオフ電流を抑制することができる。
【０１９３】
また、本実施の形態のように、ポストベーク後のチャネル保護層５に対して酸素プラズマ処理を行うことにより、第１の実施の形態と比べて、閾値電圧のシフトを抑制することができ、デバイスとしての信頼性を向上させることもできる。以下、この点について、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ及び図１４を用いて順次説明する。
【０１９４】
図１２Ａ及び図１３Ａは、第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用を説明するための図である。図１２Ｂ及び図１３Ｂは、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。図１４は、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおいてストレスを加えたときの閾値電圧のシフト量を示す図である。
【０１９５】
図１２Ａに示すように、第１の実施の形態に係る表示装置用薄膜半導体装置１０では、有機材料を含むチャネル保護層５には固定電荷が発生するので、ソース電極８ｓからドレイン電極８ｄへ移動する電子は、図１３Ａに示すように、チャネル保護層５内の有機成分によってトラップされる機会が多くなる。
【０１９６】
これに対して、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａでは、酸素プラズマ処理によってチャネル保護層５内の有機材料が分解されるので、チャネル保護層５を構成する分子の骨格部分に酸素原子が挿入される。これにより、チャネル保護層５が酸化シリコンに近い骨格及び組成の膜となる。そのため、図１２Ｂ及び図１３Ｂに示すように、ソース電極８ｓからドレイン電極８ｄへ移動する電子がチャネル保護層５内の有機成分によってトラップされる機会を減少させることができる。これにより、閾値電圧のシフト量を抑制することができるので、デバイスとしての信頼性を向上させることができる。
【０１９７】
実際に、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにストレスを加えて通電して電流電圧特性を測定した結果を図１４に示す。なお、ストレスの条件は、Ｖｔｈを閾値電圧としたときに、ゲート電圧ＶｇｓをＶｇｓ＝Ｖｔｈ＋２０Ｖとし、ドレイン電圧ＶｄｓをＶｄｓ＝５Ｖとして測定を行った。また、同様に、ストレスの条件を変更して、ゲート電圧ＶｇｓをＶｇｓ＝Ｖｔｈ−２０Ｖとし、ドレイン電圧ＶｄｓをＶｄｓ＝５Ｖとして測定を行った。図１４において、破線で示す曲線は、酸素プラズマ処理を行っていない第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）の結果を表しており、実線で示す曲線は、酸素プラズマ処理を行った第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）の結果を表している。また、閾値電圧のシフトがプラスの曲線は、ストレスの条件がＶｇｓ＝Ｖｔｈ＋２０Ｖ（Ｖｄｓ＝５Ｖ）の場合を表しており、閾値電圧のシフトがマイナスの曲線は、ストレスの条件がＶｇｓ＝Ｖｔｈ−２０Ｖ（Ｖｄｓ＝５Ｖ）の場合を表している。
【０１９８】
図１４に示すように、酸素プラズマ処理を行った第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）は、酸素プラズマ処理を行っていない第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）と比べて、閾値電圧のシフト量が小さく、デバイスとしての信頼性が高いということが分かる。
【０１９９】
さらに、本実施の形態のように、チャネル保護層５に対して酸素プラズマ処理を行うことにより、第１の実施の形態と比べて、さらにオフ特性を向上させることができる。以下、この点について、図１５を用いて説明する。
【０２００】
図１５は、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおける電流電圧特性を示す図である。なお、図１５において、破線で示す曲線は、酸素プラズマ処理を行っていない第１の実施の形態（本発明１）の結果を表しており、実線で示す曲線は、酸素プラズマ処理を行った第２の実施の形態（本発明２）の結果を表している。
【０２０１】
図１５に示すように、酸素プラズマ処理を行った本発明２は、酸素プラズマ処理を行っていない本発明１と比べてオフ電流が低減され、オフ特性が向上されていることが分かる。これは、酸素プラズマ処理によってチャネル保護層５内の固定電荷が減少してバックチャネル伝導が抑制されているためと考えられる。
【０２０２】
以上、第２の実施の形態は、チャネル保護層５に対して酸素プラズマ処理を行うものであるが、この酸素プラズマ処理は、ＰＦパワー密度が３〜３０［Ｗ／ｃｍ２］、温度が５０〜３５０［℃］、圧力が１〜１０［Ｔｏｒｒ］の範囲にて行うことが好ましい。
【０２０３】
すなわち、ＲＦパワー密度の下限値は、酸素のチャネル保護層５への進入深さを考慮すると、３［Ｗ／ｃｍ２］であり、ＲＦパワー密度の上限値は、チャネル保護層５及びチャネル層４へのダメージを考慮すると、３０［Ｗ／ｃｍ２］である。また、温度の下限値は、チャネル保護層５内の有機物に対する酸素の置換効率を考慮すると、５０℃であり、温度の上限値は、チャネル層４からの脱水素を防ぐために３５０［℃］であることが好ましい。また、圧力の下限値は、チャネル保護層５及びチャネル層４へのダメージを考慮すると、１［Ｔｏｒｒ］であり、圧力の上限値は、チャネル保護層５内の有機物に対する酸素の置換効率を考慮すると、１０［Ｔｏｒｒ］が望ましい。なお、本実施の形態では、酸素流量を１５００［ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）］、パワー密度を１［Ｗ／ｃｍ２］、圧力を１［Ｔｏｒｒ］とし、プラズマ照射時間を１０［ｓｅｃ］とし、さらに、温度を１２０［℃］とした。
【０２０４】
一般的に、酸素プラズマ処理は、例えば有機レジストをアッシングする場合に用いられる。この場合、有機レジスト内の有機成分が分解されて有機レジストが除去される。これに対して、本実施の形態では、チャネル保護層５にシリコンが含まれている。従って、チャネル保護層５をアッシングした場合、チャネル保護層５内の有機成分が分解されてもシリコンは残存する。これにより、上記条件にて、有機材料で塗布形成されたチャネル保護層５に対してアッシングすると、チャネル保護層５内の有機成分が分解されて、チャネル保護層５を酸化シリコン膜に近い膜とすることができる。
【０２０５】
（第３の実施の形態）
次に、本発明の第3の実施の形態に係る表示装置用薄膜半導体装置１０Ｂについて、図１６Ａ〜図１６Ｅを用いて説明する。図１６Ａ〜図１６Ｅは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法における一部の工程を示す断面図である。
【０２０６】
本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの構成は、図１に示す第１の実施の形態に係る表示装置用薄膜半導体装置１０と同じである。
【０２０７】
本実施の形態と第１の実施の形態とは製造方法が異なる。すなわち、本実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法は、第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における界面層形成工程（図２Ｆ）からソース電極及びドレイン電極形成工程（図２Ｋ）の間のいずれかの段階において、ポストベークを行った後のチャネル保護層５に対して、さらにベーク（第２ベーク）を行う工程を含む。
【０２０８】
以下、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法について、図２Ａ〜図２Ｋに示す第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法を参照しながら、図１６Ａ〜図１６Ｅを用いて説明する。
【０２０９】
まず、第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様にして、基板準備工程（図２Ａ）、ゲート電極形成工程（図２Ｂ）、ゲート絶縁膜形成工程（図２Ｃ）、チャネル層形成工程（図２Ｄ）、チャネル保護層塗布工程（図２Ｅ）、チャネル保護層プリベーク工程（図２Ｆ）、チャネル保護層露光及び現像工程（図２Ｇ）及びチャネル保護層ポストベーク工程（図２Ｈ）を順次行う。
【０２１０】
次に、図１６Ａに示すように、図２Ｉで説明した方法と同じ方法によって、所定のエッチングを施す。これにより、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去して、所定形状のチャネル保護層５を形成するとともに、チャネル層４に凸部及び平坦部を形成することができる。
【０２１１】
次に、図１６Ｂに示すように、チャネル保護層５に対して、例えば３２０℃の温度でベーク（第２ベーク）を行う。
【０２１２】
次に、図１６Ｃに示すように、図２Ｊで説明した方法と同じ方法によって、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７を形成する。
【０２１３】
次に、図１６Ｄに示すように、図２Ｋで説明した方法と同じ方法によって、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。
【０２１４】
次に、図１６Ｅに示すように、図２Ｌで説明した方法と同じ方法によって、ソースドレイン金属膜８をパターニングして所定形状のソース電極８ｓ及びドレイン電極８ｄを形成し、その後、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成する。
【０２１５】
これにより、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂを得ることができる。
【０２１６】
以上、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂのように、ポストベークを行ってエッチングした後のチャネル保護層５に対してさらにベーク（第２ベーク）を行うことによって、チャネル保護層５内の有機成分が分解されてチャネル保護層を構成する分子におけるシリコン−酸素結合が増加する。これにより、本実施の形態においても第２の実施の形態と同様に、チャネル保護層５が酸化シリコンに近い骨格及び組成の膜となる。この結果、ソース電極８ｓからドレイン電極８ｄへ移動する電子がチャネル保護層５内の有機成分によってトラップされる機会を減少させることができ、閾値電圧のシフトを抑制してデバイスとしての信頼性を向上させることができる。
【０２１７】
また、第２ベークを行うことによって、チャネル保護層５内の有機成分を分解することができるので、チャネル保護層５内の固定電荷を減少させることができる。これにより、第２の実施の形態と同様に、バックチャネル伝導を抑制することができるので、オフ電流を抑制してオフ特性を向上させることができる。
【０２１８】
また、第３の実施の形態において、第２ベーク処理は、３００［℃］〜３５０［℃］の温度範囲で行うことが好ましい。これは、チャネル保護層５内の有機成分を分解してシリコン−酸素結合を増加させることができる境界を考慮すると、ベーク温度は３００℃を下限とすることが好ましく、また、チャネル層４からの脱水素を防ぐために、ベーク温度は３５０℃を上限とすることが好ましいからである。
【０２１９】
また、上述の第２の実施の形態において、第２ベーク処理を行うことによって、さらに、オフ特性を向上させることができるとともに閾値電圧のシフトを抑制することができる。
【０２２０】
この場合、第２ベーク処理は、酸素プラズマ処理に先立って行うことが好ましい。酸素プラズマ処理の前段階に第２ベーク処理を行うと、チャネル保護層５内に急激な組成変化や体積変化が生じる場合があるが、酸素プラズマ処理に先立って第２ベーク処理を行うことにより、チャネル保護層５における急激な組成変化や体積変化を防ぐことができ、チャネル保護層５にひび割れ等が発生することを防ぐことができる。
【０２２１】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃについて、図１７を用いて説明する。図１７は、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃの構成を模式的に示しめした断面図である。
【０２２２】
本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃと本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０とは、チャネル層の構成が異なる。すなわち、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃでは、チャネル層が複数層で構成されている。なお、図１７において、図１に示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
【０２２３】
図１７に示すように、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃにおけるチャネル層４は、第１チャネル層４１と第２チャネル層４２との２層構造となっている。
【０２２４】
第１チャネル層４１は、ゲート絶縁膜３上において、第２チャネル層４２の凸形状の下部に形成される。第１チャネル層４１は、多結晶シリコン等の多結晶半導体層によって形成される。多結晶半導体層である第１チャネル層４１は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含む。
【０２２５】
第２チャネル層４２は、第１チャネル層４１上に形成される層であり、第１の実施の形態におけるチャネル層４に相当し、表面に凸形状（凸部）と平坦形状（平坦部）とを有する。第２チャネル層４２は、非晶質シリコン（アモルファスシリコン）等の非晶質半導体層によって形成される。
【０２２６】
以上、本実施の形態に係る表示装置用薄膜半導体装置１０Ｃによれば、チャネル層４が非晶質半導体層からなる第１チャネル層４１（下層）と多結晶半導体層からなる第２チャネル層４２（上層）とによって構成されるので、第１の実施の形態に対して、さらにオンオフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
【０２２７】
なお、本実施の形態に係る表示装置用薄膜半導体装置１０Ｃは、第１の実施の形態と同様の方法によって製造することができ、また、第２又は第３の実施の形態における製造方法を適用することもできる。
【０２２８】
（表示装置）
次に、上記の各実施の形態に係る表示装置用薄膜半導体装置を表示装置に適用した例について、図１８を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０２２９】
図１８は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の表示装置用薄膜半導体装置は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
【０２３０】
図１８に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０２３１】
次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１９を用いて説明する。図１９は、本発明の実施の形態に係る表示装置用薄膜半導体装置を用いた画素の回路構成を示す図である。
【０２３２】
図１９に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
【０２３３】
スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
【０２３４】
また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
【０２３５】
この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
【０２３６】
以上、本発明の実施の形態に係る表示装置について説明したが、本発明はこれに限定されない。例えば、本実施の形態では有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えた表示装置にも適用することもできる。
【０２３７】
また、以上説明した本発明の実施の形態に係る表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示部を有する電子機器に適用することができる。
【０２３８】
以上、本発明に係る表示装置用薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る表示装置用薄膜半導体装置及びその製造方法は、上記の実施の形態に限定されるものではない。各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２３９】
本発明に係る表示装置用薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜半導体装置を有する様々な電気機器に広く利用することができる。
【符号の説明】
【０２４０】
１  基板
２、３１Ｇ、３２Ｇ  ゲート電極
３  ゲート絶縁膜
４、１０４  チャネル層
５、１０５、２０５  チャネル保護層
６、２０６  界面層
７  コンタクト層
８  ソースドレイン金属膜
８ｓ、３１Ｓ、３２Ｓ  ソース電極
８ｄ、３１Ｄ、３２Ｄ  ドレイン電極
１０、１０Ａ、１０Ｂ、１０Ｃ、１００、２００  表示装置用薄膜半導体装置
２０  有機ＥＬ表示装置
２１  アクティブマトリクス基板
２２  画素
２３  画素回路
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  ソース線
２８  ゲート線
３１  駆動トランジスタ
３２  スイッチングトランジスタ
３３  有機ＥＬ素子
３４  コンデンサ
３５  電源線
４１  第１チャネル層
４２  第２チャネル層
７０  非晶質シリコン層
【図１】
2012137251.tif 000003
【図２Ａ】
2012137251.tif 000004
【図２Ｂ】
2012137251.tif 000005
【図２Ｃ】
2012137251.tif 000006
【図２Ｄ】
2012137251.tif 000007
【図２Ｅ】
2012137251.tif 000008
【図２Ｆ】
2012137251.tif 000009
【図２Ｇ】
2012137251.tif 000010
【図２Ｈ】
2012137251.tif 000011
【図２Ｉ】
2012137251.tif 000012
【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
2012137251.tif 000042
【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
2012137251.tif 000045
【図１６Ｅ】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成24年6月15日(2012.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、
前記チャネル層の凸形状の上に形成され、界面活性剤及び感光剤を含む有機材料であって、シリコン、酸素及びカーボンを含む有機材料からなるチャネル保護層と、
前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、前記有機材料に由来するカーボン及びシリコンを少なくとも含み、前記カーボンの濃度が前記チャネル保護層よりも高い界面層と、
前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極と、を具備し、
前記界面層に含まれるカーボンの濃度は、前記チャネル層に含まれる不純物としてのカーボンの濃度の５０倍以上である、
薄膜半導体装置。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
前記チャネル保護層の幅は、前記チャネル層の凸形状の上部の上面の幅と同一幅である、
請求項１記載の薄膜半導体装置。
【請求項６】
（削除）
【請求項７】
（削除）
【請求項８】
前記有機材料は硫黄を含む、
請求項１又は５記載の薄膜半導体装置。
【請求項９】
前記界面層に含まれる硫黄の濃度は、前記チャネル層に含まれる不純物としての硫黄の濃度の１００倍以上である、
請求項８記載の薄膜半導体装置。
【請求項１０】
前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上である、
請求項８記載の薄膜半導体装置。
【請求項１１】
前記界面層は、比抵抗が２×１０６［Ω・ｃｍ］以上である、
請求項１、５、８〜１０のいずれか１項に記載の薄膜半導体装置。
【請求項１２】
前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下である、
請求項１、５、８〜１１のいずれか１項に記載の薄膜半導体装置。
【請求項１３】
前記チャネル層は、
凸形状の下部が多結晶半導体層からなる第１チャネル層と、
前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、を含む、
請求項１、５、８〜１２のいずれか１項に記載の薄膜半導体装置。
【請求項１４】
前記多結晶半導体層は多結晶シリコンであり、
前記非晶質半導体層は非晶質シリコンである、
請求項１３記載の薄膜半導体装置。
【請求項１５】
前記多結晶半導体層は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含む、
請求項１３記載の薄膜半導体装置。
【請求項１６】
基板を準備する第１工程と、
前記基板上にゲート電極を形成する第２工程と、
前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上にチャネル層を形成する第４工程と、
前記チャネル層上に、シリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、
前記チャネル保護層をベークすることにより、前記チャネル層と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、
所定のエッチング方法により前記チャネル層のチャネル領域を残すように前記チャネル保護層及び前記チャネル層をエッチングすることにより、前記チャネル層に凸形状を形成するとともに前記チャネル層の凸形状の上に前記チャネル保護層を残留させる第７工程と、
前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿ってソース電極及びドレイン電極を形成する第８工程と、を含み、
さらに、前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に酸素プラズマ処理を行う工程を含み、
前記酸素プラズマ処理は、前記チャネル保護層内の有機成分を分解し、前記チャネル保護層に含まれるシリコンに酸素原子を結合させて酸化シリコンとする、
薄膜半導体装置の製造方法。
【請求項１７】
前記所定のエッチング方法は、第１段階及び第２段階のドライエッチングを含み、
前記第１段階のドライエッチングによって、前記チャネル保護層の両端部に位置する前記チャネル保護層の残渣と当該残渣の下の前記界面層を取り除き、
前記第２段階のドライエッチングによって、前記チャネル層のうち前記チャネル保護層で覆われていない領域を取り除く、
請求項１６記載の薄膜半導体装置の製造方法。
【請求項１８】
前記第１段階のドライエッチングは、酸素ガスを用いたドライエッチングであり、
前記第２段階のドライエッチングは、四フッ化メタンと水素との混合ガス、又は、フッ化メタンと酸素の混合ガスを用いたドライエッチングである、
請求項１７記載の薄膜半導体装置の製造方法。
【請求項１９】
（削除）
【請求項２０】
（削除）
【請求項２１】
前記酸素プラズマ処理は、パワー密度が３〜３０［Ｗ／ｃｍ２］、温度が５０〜３５０［℃］、圧力が１〜１０［Ｔｏｒｒ］の範囲にてなされる、
請求項１６〜１８のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項２２】
前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に第２ベーク処理を行う工程を含む、
請求項１６〜１８、２１のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項２３】
前記酸素プラズマ処理に先立って前記チャネル保護層に第２ベーク処理を行う工程を含む、
請求項１６〜１８、２１のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項２４】
前記第２ベーク処理は、温度が３００〜３５０［℃］の範囲にてなされる、
請求項２２又は請求項２３に記載の薄膜半導体装置の製造方法。
【請求項２５】
前記チャネル層の凸形状部分における膜厚と前記チャネル層の凸形状の両側の下部における膜厚との膜厚差は２ｎｍ以上である、
請求項１、５、８〜１５のいずれか１項に記載の薄膜半導体装置。
【請求項２６】
前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ａｍ３］以上である、
請求項１、５、８〜１５、２５のいずれか１項に記載の薄膜半導体装置。
【国際調査報告】
2012137251.tif 000050
2012137251.tif 000051
2012137251.tif 000052
2012137251.tif 000053