(57)【要約】  半導体基板（ＳＵＢ）における主表面から所定の深さにわたりＮ型ウェル（ＮＷ）が形成され、そのＮ型ウェル（ＮＷ）にはＰ型ウェル（ＰＷ）とＮ型ドレイン領域（ＮＤ）が形成されている。Ｐ型ウェル（ＰＷ）には、Ｎ型ソース領域（ＮＳ）、Ｎ＋型ソース領域（ＮＮＳ）およびＰ＋型不純物領域（ＢＣＲ）が形成されている。Ｎ型ソース領域（ＮＳ）は、Ｎ＋型ソース領域（ＮＮＳ）の直下に位置する領域に形成されて、Ｐ＋型不純物領域（ＢＣＲ）の直下に位置する領域には形成されておらず、Ｐ＋型不純物領域（ＢＣＲ）がＰ型ウェル（ＰＷ）に直接接している。
2012127960.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体基板と、
前記半導体基板の前記主表面から所定の深さにわたり形成され、第１不純物濃度を有する第１導電型の第１不純物領域と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり形成され、第２不純物濃度を有する第２導電型の第２不純物領域と、
前記第２不純物領域によって側方と下方とから取り囲まれるように前記第２不純物領域の表面から所定の深さにわたり形成され、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり形成されて前記第１不純物領域に直接接し、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第４不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体基板の前記主表面から所定の深さにわたり形成された第２導電型の第５不純物領域と、
前記第２不純物領域と前記第５不純物領域によって挟まれた領域の上に形成された電極部と
を備え、
前記第４不純物領域は複数形成され、
複数の前記第４不純物領域は、前記電極部に所定の電圧を印加することによって前記第２不純物領域と前記第５不純物領域との間を流れる電流の方向と交差する方向に間隔を隔てて配置された、半導体装置。
【請求項２】
前記第３不純物領域は複数形成され、
複数の前記第３不純物領域と複数の前記第４不純物領域とは、前記電流の方向と交差する方向に交互に配置され、
前記第２不純物領域は、前記第３不純物領域の直下の領域から前記第４不純物領域の側方の領域に延在するように形成された、請求項１記載の半導体装置。
【請求項３】
前記第３不純物領域は、間隔を隔てて配置された前記第４不純物領域を平面的に取り囲む態様で形成された、請求項１記載の半導体装置。
【請求項４】
前記第２不純物領域は、前記第４不純物領域を側方と下方とから取り囲むように形成され、
前記第４不純物領域は、前記第２不純物領域を貫通して前記第１不純物領域に達する第１導電型の突出部を含む、請求項１記載の半導体装置。
【請求項５】
前記第１不純物領域および前記第５不純物領域を側方と下方とから取り囲むように、前記半導体基板の前記主表面から所定の深さにわたり形成された第２導電型の第６不純物領域を備えた、請求項１記載の半導体装置。
【請求項６】
主表面を有する第１導電型の半導体基板と、
前記半導体基板の前記主表面から所定の深さにわたり形成され、第１不純物濃度を有する第１導電型の第１不純物領域と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり形成され、第２不純物濃度を有する第２導電型の第２不純物領域と、
前記第２不純物領域によって側方と下方とから取り囲まれるように前記第２不純物領域の表面から所定の深さにわたり形成されて前記第１不純物領域に直接接し、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり形成され、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第４不純物領域と、
前記第３不純物領域と前記第４不純物領域との間に形成され、前記第３不純物領域と前記第４不純物領域とを電気的に分離する分離領域と、
前記第１不純物領域と距離を隔てて前記半導体基板の前記主表面から所定の深さにわたり形成された第２導電型の第５不純物領域と、
前記第２不純物領域と前記第５不純物領域によって挟まれた領域の上に形成された電極部と
を備えた、半導体装置。
【請求項７】
前記第１不純物領域および前記第５不純物領域を側方と下方とから取り囲むように、前記半導体基板の前記主表面から所定の深さにわたり形成された第２導電型の第６不純物領域を備えた、請求項６記載の半導体装置。
【請求項８】
主表面を有する第１導電型の半導体基板を用意する工程と、
前記半導体基板の前記主表面から所定の深さにわたり、第１不純物濃度を有する第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり、第２不純物濃度を有する第２導電型の第２不純物領域を形成する工程と、
前記第２不純物領域によって側方と下方とから取り囲まれるように前記第２不純物領域の表面から所定の深さにわたり、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域を形成する工程と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり、前記第１不純物濃度よりも高い第４不純物濃度を有し前記第１不純物領域に直接接する第１導電型の第４不純物領域を形成する工程と、
前記第１不純物領域と距離を隔てて前記半導体基板の前記主表面から所定の深さにわたり、第２導電型の第５不純物領域を形成する工程と、
前記第２不純物領域と前記第５不純物領域によって挟まれた領域の上に電極部を形成する工程と
を備え、
前記第２不純物領域を形成する工程では、所定の注入マスクを介して第２導電型の不純物を前記半導体基板の表面に対して斜めに注入することによって前記第２不純物領域を形成し、
前記第４不純物領域を形成する工程では、複数の前記第４不純物領域を、前記電極部に所定の電圧を印加することによって前記第１不純物領域と前記第５不純物領域との間を流れる電流の方向と交差する方向に間隔を隔てて形成する、半導体装置の製造方法。
【請求項９】
前記第３不純物領域を形成する工程では、前記第３不純物領域は複数形成され、
前記第３不純物領域を形成する工程および前記第４不純物領域とを形成する工程では、複数の前記第３不純物領域と複数の前記第４不純物領域とは、前記電流の方向と交差する方向に交互に配置され、
前記第２不純物領域を形成する工程では、前記第２不純物領域は、前記第３不純物領域の直下の領域から前記第４不純物領域の側方の領域に延在するように形成された、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第３不純物領域を形成する工程では、前記第３不純物領域は、間隔を隔てて配置された前記第４不純物領域を平面的に取り囲む態様で形成された、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第２不純物領域を形成する工程では、前記第２不純物領域は、前記第４不純物領域を側方と下方とから取り囲むように形成され、前記第４不純物領域を形成する工程では、前記第２不純物領域を貫通して前記第１不純物領域に達する第１導電型の突出部を形成する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１２】
前記第１不純物領域および前記第５不純物領域を側方と下方とから取り囲むように前記半導体基板の前記主表面から所定の深さにわたり、第２導電型の第６不純物領域を形成する工程を備えた、請求項８記載の半導体装置の製造方法。
【請求項１３】
主表面を有する第１導電型の半導体基板を用意する工程と、
前記半導体基板の前記主表面から所定の深さにわたり、第１不純物濃度を有する第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり、第２不純物濃度を有する第２導電型の第２不純物領域を形成する工程と、
前記第２不純物領域によって側方と下方とから取り囲まれるように前記第２不純物領域の表面から所定の深さにわたり、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域を形成する工程と、
前記第１不純物領域によって側方と下方とから取り囲まれるように前記第１不純物領域の表面から所定の深さにわたり、前記第１不純物濃度よりも高い第４不純物濃度を有し前記第１不純物領域に直接接する第１導電型の第４不純物領域を形成する工程と、
前記第３不純物領域と前記第４不純物領域との間に、前記第３不純物領域と前記第４不純物領域とを電気的に分離する分離領域を形成する工程と、
前記第１不純物領域と距離を隔てて前記半導体基板の前記主表面から所定の深さにわたり、第２導電型の第５不純物領域を形成する工程と、
前記第２不純物領域と前記第５不純物領域によって挟まれた領域の上に電極部を形成する工程と
を備えた、半導体装置の製造方法。
【請求項１４】
前記第１不純物領域および前記第５不純物領域を側方と下方とから取り囲むように前記半導体基板の前記主表面から所定の深さにわたり、第２導電型の第６不純物領域を形成する工程を備えた、請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、高耐圧の電界効果トランジスタを備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
ＬＥＤ（Light  Emitting  Diode）の制御用ＩＣ（Integrated  Circuit）あるいは電源制御用ＩＣとして、高耐圧の電界効果トランジスタを備えた半導体装置が使われている。そのような高耐圧の電界効果トランジスタとして、高圧側（ハイサイド）に適用される、Ｎ型ウェルを備えたｎチャネル型の電界効果トランジスタについて説明する。【０００３】
半導体基板（Ｐ型）における主表面から所定の深さにわたりＮ型ウェルが形成され、そのＮ型ウェルには、その表面から所定の深さにわたりＰ型ウェルが形成されている。Ｐ型ウェルには、その表面から所定の深さにわたりＮ型のソース領域が形成されている。Ｐ型ウェルと距離を隔てられたＮ型ウェルの所定の領域には、その表面から所定の深さにわたり、Ｐ型ウェルを取り囲むようにＮ型のドレイン領域が形成されている。ソース領域とドレイン領域とによって挟まれたＰ型ウェルの部分およびＮ型ウェルの部分の上に、ゲート絶縁膜を介在させてゲート電極が形成されている。【０００４】
また、Ｐ型ウェルには、チャネルを形成するためのゲート電極に印加すべきしきい値電圧を一定の電圧に保持するために、その表面から所定の深さにわたりＰ型のバックゲートコンタクト領域が形成されている。Ｐ型ウェル内では、Ｎ型のソース領域とＰ型のバックゲートコンタクト領域とは、一方向（ゲート幅方向）に交互に配置されている。【０００５】
上述したｎチャネル型の電界効果トランジスタでは、ゲート電極に所定のしきい値電圧以上の電圧を印加することにより、ゲート電極の直下に位置するＰ型ウェルの部分にチャネルが形成されて、ソースからドレインに向かって電流が流れることになる。なお、高耐圧の電界効果トランジスタを開示した文献として、たとえば、特開平０５−２６７６５２号公報（特許文献１）、特開２００８−１０６２８号公報（特許文献２）および特開平１１−３０７７６３号公報（特許文献３）がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０５−２６７６５２号公報
【特許文献２】特開２００８−１０６２８号公報
【特許文献３】特開平１１−３０７７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置では次のような問題点があった。電界効果トランジスタでは、ホットキャリア対策と電界緩和のために、ソース領域およびドレイン領域のそれぞれのＮ型の不純物領域を取り囲むように、そのＮ型の不純物領域の不純物濃度よりも低い不純物濃度を有するＮ-不純物領域が形成される。【０００８】
このＮ-不純物領域の不純物濃度は、Ｐ型のバックゲートコンタクト領域の不純物濃度よりも低いものの、Ｎ-不純物領域はバックゲートコンタクト領域よりも深い位置にまで形成されている。このため、Ｐ型のバックゲートコンタクト領域とＰ型ウェルの領域との間に、Ｎ-不純物領域が高抵抗領域として位置することになる。そうすると、バックゲートコンタクト領域に０Ｖを印加して、Ｐ型ウェルの電位を０Ｖに固定しようとしても、Ｐ型ウェルの電位が浮いてしまうことがある。【０００９】
Ｐ型ウェルの電位が浮いてしまうと、Ｎチャネル型の電界効果トランジスタのゲート電極に所定の電圧を印加するとともに、ドレイン電極に高い電圧を印加した際に、Ｎ型のソース領域をエミッタ、Ｐ型のバックゲートコンタクト領域をベース、Ｎ型のドレイン領域をコレクタとする寄生バイポーラトランジスタが動作し、ドレイン電流が急増して接合破壊に至ることがある。【００１０】
本発明は上記問題点を解決するためになされたものであり、その目的は、寄生バイポーラトランジスタに起因する接合破壊が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施の形態に係る半導体装置は、主表面を有する第１導電型の半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、第１導電型の第４不純物領域と、第２導電型の第５不純物領域と、電極部とを備えている。第１導電型の第１不純物領域は、半導体基板の主表面から所定の深さにわたり形成され、第１不純物濃度を有する。第２導電型の第２不純物領域は、第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり形成され、第２不純物濃度を有する。第２導電型の第３不純物領域は、第２不純物領域によって側方と下方とから取り囲まれるように第２不純物領域の表面から所定の深さにわたり形成され、第２不純物濃度よりも高い第３不純物濃度を有する。第１導電型の第４不純物領域は、第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり形成されて第１不純物領域に直接接し、第１不純物濃度よりも高い第４不純物濃度を有する。第２導電型の第５不純物領域は、第１不純物領域と距離を隔てて半導体基板の主表面から所定の深さにわたり形成されている。電極部は、第２不純物領域と第５不純物領域によって挟まれた領域の上に形成されている。第４不純物領域は複数形成されている。複数の第４不純物領域は、電極部に所定の電圧を印加することによって第２不純物領域と第５不純物領域との間を流れる電流の方向と交差する方向に間隔を隔てて配置されている。【００１２】
本発明の他の実施の形態に係る半導体装置は、主表面を有する第１導電型の半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、第１導電型の第４不純物領域と、分離領域と、第２導電型の第５不純物領域と、電極部とを備えている。第１導電型の第１不純物領域は、半導体基板の主表面から所定の深さにわたり形成され、第１不純物濃度を有する。第２導電型の第２不純物領域は、第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり形成され、第２不純物濃度を有する。第２導電型の第３不純物領域は、第２不純物領域によって側方と下方とから取り囲まれるように第２不純物領域の表面から所定の深さにわたり形成されて第１不純物領域に直接接し、第２不純物濃度よりも高い第３不純物濃度を有する。第１導電型の第４不純物領域は、第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり形成され、第１不純物濃度よりも高い第４不純物濃度を有する。分離領域は、第３不純物領域と第４不純物領域との間に形成され、第３不純物領域と第４不純物領域とを電気的に分離する。第２導電型の第５不純物領域は、第１不純物領域と距離を隔てて半導体基板の主表面から所定の深さにわたり形成されている。電極部は、第２不純物領域と第５不純物領域によって挟まれた領域の上に形成されている。【００１３】
本発明の一実施の形態に係る半導体装置の製造方法は以下の工程を備えている。主表面を有する第１導電型の半導体基板を用意する。半導体基板の主表面から所定の深さにわたり、第１不純物濃度を有する第１導電型の第１不純物領域を形成する。第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり、第２不純物濃度を有する第２導電型の第２不純物領域を形成する。第２不純物領域によって側方と下方とから取り囲まれるように第２不純物領域の表面から所定の深さにわたり、第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域を形成する。第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり、第１不純物濃度よりも高い第４不純物濃度を有し第１不純物領域に直接接する第１導電型の第４不純物領域を形成する。第１不純物領域と距離を隔てて半導体基板の主表面から所定の深さにわたり、第２導電型の第５不純物領域を形成する。第２不純物領域と第５不純物領域によって挟まれた領域の上に電極部を形成する。第２不純物領域を形成する工程では、所定の注入マスクを介して第２導電型の不純物を半導体基板の表面に対して斜めに注入することによって第２不純物領域を形成する。第４不純物領域を形成する工程では、複数の第４不純物領域を、電極部に所定の電圧を印加することによって第１不純物領域と第５不純物領域との間を流れる電流の方向と交差する方向に間隔を隔てて形成する。【００１４】
本発明の他の実施の形態に係る半導体装置の製造方法は以下の工程を備えている。主表面を有する第１導電型の半導体基板を用意する。半導体基板の主表面から所定の深さにわたり、第１不純物濃度を有する第１導電型の第１不純物領域を形成する。第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり、第２不純物濃度を有する第２導電型の第２不純物領域を形成する。第２不純物領域によって側方と下方とから取り囲まれるように第２不純物領域の表面から所定の深さにわたり、第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３不純物領域を形成する。第１不純物領域によって側方と下方とから取り囲まれるように第１不純物領域の表面から所定の深さにわたり、第１不純物濃度よりも高い第４不純物濃度を有し第１不純物領域に直接接する第１導電型の第４不純物領域を形成する。第３不純物領域と第４不純物領域との間に、第３不純物領域と第４不純物領域とを電気的に分離する分離領域を形成する。第１不純物領域と距離を隔てて半導体基板の主表面から所定の深さにわたり、第２導電型の第５不純物領域を形成する。第２不純物領域と第５不純物領域によって挟まれた領域の上に電極部を形成する。
【発明の効果】
【００１５】
本発明の一実施の形態および他の実施の形態に係る半導体装置によれば、寄生バイポーラトランジスタの動作が抑制されて、接合破壊を防止することができる。【００１６】
本発明の一実施の形態および他の実施の形態に係る半導体装置の製造方法によれば、寄生バイポーラトランジスタの動作が抑制されて、接合破壊を防止することができる半導体装置を容易に製造することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の各実施の形態に係る半導体装置において、電界効果トランジスタの接続態様の一例を示す回路図である。
【図２】本発明の実施の形態１に係る半導体装置の平面図である。
【図３】同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、図２に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、図２に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、半導体装置の製造方法の一工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図２に示す断面線ＩＩＩ−ＩＩＩに対応する断面線における断面図であり、（Ｂ）は、図２に示す断面線Ｖ−Ｖに対応する断面線における断面図であり、（Ｃ）は、図２に示す断面線ＩＶ−ＩＶに対応する断面線における断面図である。
【図１３】比較例に係る半導体装置の平面図である。
【図１４】図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】図１３に示す断面線ＸＶ−ＸＶにおける断面図である。
【図１６】図１３に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】比較例に係る半導体装置における問題点を説明するための、不純物濃度プロファイルを示すグラフである。
【図１８】比較例に係る半導体装置における問題点を説明するための、寄生バイポーラトランジスタを示す断面図である。
【図１９】比較例に係る半導体装置における問題点を説明するための、ドレイン電圧とドレイン電流との測定結果を示すグラフである。
【図２０】同実施の形態において、ドレイン電圧とドレイン電流との測定結果を示すグラフである。
【図２１】本発明の実施の形態２に係る半導体装置の平面図である。
【図２２】同実施の形態において、図２１に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】同実施の形態において、図２１示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】同実施の形態において、図２１に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の平面図である。
【図２６】同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】同実施の形態において、半導体装置の製造方法の一工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図２８】同実施の形態において、図２７に示す工程の跡に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図２９】同実施の形態において、図２８に示す工程の跡に行われる工程を示す断面図であり、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩに対応する断面線における断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の平面図である。
【図３１】同実施の形態において、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面図である。
【図３２】同実施の形態において、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩにおける断面図である。
【図３３】同実施の形態において、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩにおける断面図である。
【図３４】同実施の形態において、半導体装置の製造方法の一工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図であり、（Ａ）は、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩに対応する断面線における断面図であり、（Ｂ）は、図３０に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する断面線における断面図であり、（Ｃ）は、図３０に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに対応する断面線における断面図である。
【図４０】本発明の実施の形態５に係る半導体装置の平面図である。
【図４１】同実施の形態において、図４０に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。
【図４２】同実施の形態において、図４０に示す断面線ＸＬＩＩ−ＸＬＩＩにおける断面図である。
【図４３】同実施の形態において、図４０に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】本発明の実施の形態６に係る半導体装置の平面図である。
【図４５】同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４４に示す断面線ＸＬＶＩ−ＸＬＶＩにおける断面図である。
【図４７】同実施の形態において、図４４に示す断面線ＸＬＶＩＩ−ＸＬＶＩＩにおける断面図である。
【図４８】本発明の実施の形態７に係る半導体装置の平面図である。
【図４９】同実施の形態において、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。
【図５０】本発明の実施の形態８に係る半導体装置の平面図である。
【図５１】同実施の形態において、図５０に示す断面線ＬＩ−ＬＩにおける断面図である。
【図５２】同実施の形態において、図５０に示す断面線ＬＩＩ−ＬＩＩにおける断面図である。
【図５３】同実施の形態において、図５０に示す断面線ＬＩＩＩ−ＬＩＩＩにおける断面図である。
【発明を実施するための形態】
【００１８】
電源等の制御用ＩＣとして適用される半導体装置には、複数の異なる電圧を制御する態様のものがある。図１に示すように、この種の半導体装置では、回路的には、相対的に高い電圧を制御するＮチャネル型の高耐圧の電界効果トランジスタＴＮＨと、相対的に低い電圧を制御するＮチャネル型の高耐圧の電界効果トランジスタＴＮＬとが、直列に接続されている。
【００１９】
高い電圧を制御するＮチャネル型の電界効果トランジスタ（ハイサイドの電界効果トランジスタ）には、半導体基板に対して、ソース領域を電気的に分離するために、Ｎ型ウェルが形成されている。一方、低い電圧を制御するＮチャネル型の電界効果トランジスタ（ローサイドの電界効果トランジスタ）には、Ｎ型ウェルは形成されていない。
【００２０】
以下、実施の形態１〜４では、ハイサイドの電界効果トランジスタを備えた半導体装置について説明し、実施の形態５〜８では、ローサイドの電界効果トランジスタを備えた半導体装置について説明する。
【００２１】
実施の形態１
ここでは、ハイサイドの電界効果トランジスタを備えた半導体装置の第１の例について説明する。図２、図３、図４および図５に示すように、Ｐ型の半導体基板ＳＵＢにおける所定の領域に、ソース領域およびドレイン領域をそれぞれ形成するための素子形成領域を規定する分離領域ＢＲＵ，ＢＲＳが形成されている。分離領域ＢＲＵ，ＢＲＳは、たとえばＬＯＣＯＳ（LoCal  Oxidation  of  Silicon）酸化膜等によって形成されている。
【００２２】
分離領域ＢＲＳによって囲まれた半導体基板ＳＵＢの領域には、その表面から所定の深さにわたり、比較的低い不純物濃度（１×１０16／ｃｍ3程度）を有するＮ型ウェルＮＷが形成されている。分離領域ＢＲＳと分離領域ＢＲＵとによって挟まれたＮ型ウェルＮＷの部分には、Ｎ型ウェルＮＷによって側方と下方とから取り囲まれるようにＮ型ウェルの表面から所定の深さにわたり、比較的高い不純物濃度（３×１０16／ｃｍ3〜６×１０16／ｃｍ3程度）を有するＮ型ドレイン領域ＮＤが形成されている。
【００２３】
分離領域ＢＲＵの内側に位置するＮ型ウェルＮＷの部分には、Ｎ型ウェルＮＷによって側方と下方とから取り囲まれるようにＮ型ウェルの表面から所定の深さにわたり、所定の不純物濃度（３×１０17／ｃｍ3程度）を有するバックゲート領域としてのＰ型ウェルＰＷが形成されている。Ｐ型ウェルＰＷには、Ｐ型ウェルＰＷによって側方と下方とから取り囲まれるようにＰ型ウェルの表面から所定の深さにわたり、比較的低い不純物濃度（１×１０18／ｃｍ3程度）を有するＮ型ソース領域ＮＳが形成されている。
【００２４】
Ｎ型ソース領域ＮＳの部分には、Ｎ型ソース領域によって側方と下方とから取り囲まれるようにＮ型ソース領域ＮＳの部分の表面から所定の深さにわたり、比較的高い不純物濃度（１×１０19／ｃｍ3程度）を有するＮ＋型ソース領域ＮＮＳが形成されている。また、Ｐ型ウェルＰＷには、Ｐ型ウェルＰＷによって側方と下方とから取り囲まれるようにＰ型ウェルＰＷの表面から所定の深さにわたり、比較的高い不純物濃度（１×１０19／ｃｍ3程度）を有する、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲが形成
されている。
【００２５】
さらに、Ｎ型ドレイン領域ＮＤの部分には、Ｎ型ドレイン領域ＮＤによって側方と下方とから取り囲まれるようにＮ型ドレイン領域ＮＤの部分の表面から所定の深さにわたり、比較的高い不純物濃度（１×１０19／ｃｍ3程度）を有するＮ＋型ドレイン領域ＮＮＤが形成されている。Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとによって挟まれた、Ｐ型ウェルＰＷの部分とＮ型ウェルＮＷの部分との上には、ゲート絶縁膜ＧＺを介在させてゲート電極Ｇが形成されている。
【００２６】
ゲート電極Ｇを覆うように層間絶縁膜ＤＦが形成されている。その層間絶縁膜ＤＦを貫通するように、コンタクトホールＣＨＳ，ＣＨＤ，ＣＨＢが形成されている。コンタクトホールＣＨＳ内に、Ｎ＋型ソース領域ＮＮＳに電気的に接続されるコンタクトプラグＣＰＳが形成されている。コンタクトホールＣＨＤ内に、Ｎ＋型ドレイン領域ＮＮＤに電気的に接続されるコンタクトプラグＣＰＤが形成されている。コンタクトホールＣＨＢ内に、Ｐ＋型不純物領域ＢＣＲに電気的に接続されるコンタクトプラグＣＰＢが形成されている。
【００２７】
層間絶縁膜ＤＦの表面上には、コンタクトプラグＣＰＳに電気的に接続される金属配線ＭＬＳが形成され、また、コンタクトプラグＣＰＤに電気的に接続される金属配線ＭＬＤが形成されている。さらに、コンタクトプラグＣＰＢに電気的に接続される金属配線ＭＬＢが形成されている。
【００２８】
本半導体装置では、図２に示されるように、Ｎ型ソース領域ＮＳとＰ型ウェルＰＷとは、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとの間を電流が流れる方向と交差（略直交）する方向に交互に配置されている。ゲート電極Ｇは、交互に配置されたＮ型ソース領域ＮＳとＰ型ウェルＰＷとを取り囲むように形成されている。
【００２９】
また、図４および図５に示されるように、Ｎ型ソース領域ＮＳは、Ｎ＋型ソース領域ＮＮＳの直下に位置するＰ型ウェルＰＷの部分に形成されて、Ｐ＋型不純物領域ＢＣＲの直下に位置するＰ型ウェルＰＷの部分には形成されていない。このため、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲが、Ｐ型ウェルＰＷの部分に直接接していることになる。
【００３０】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示すように、Ｐ型の半導体基板ＳＵＢにおける所定の領域に、たとえば、ＬＯＣＯＳ法により、ソース領域およびドレイン領域等をそれぞれ形成するための素子形成領域を規定する分離領域ＢＲＵ，ＢＲＳが形成される。
【００３１】
次に、分離領域ＢＲＳによって囲まれた半導体基板ＳＵＢの領域を露出するように、フォトレジスト（図示せず）が形成される。次に、そのフォトレジストマスクとして、たとえば、リンを所定の注入エネルギにて露出した半導体基板ＳＵＢの領域に注入することにより、図７（Ａ）、図７（Ｂ）および図７（Ｃ）に示すように、半導体基板ＳＵＢの表面から所定の深さにわたりＮ型ウェルＮＷが形成される。その後、そのフォトレジストが除去される。
【００３２】
次に、分離領域ＢＲＳと分離領域ＢＲＵとによって挟まれたＮ型ウェルＮＷの部分を露出するように、フォトレジスト（図示せず）が形成される。次に、そのフォトレジストをマスクとして、たとえば、リンを所定の注入エネルギにて露出したＮ型ウェルＮＷの部分に注入することにより、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示すように、Ｎ型ウェルＮＷの表面から所定の深さにわたりＮ型ドレイン領域ＮＤが形成される。その後、そのフォトレジストが除去される。
【００３３】
次に、分離領域ＢＲＵによって囲まれたＮ型ウェルＮＷにおける所定の領域を露出するように、フォトレジスト（図示せず）が形成される。次に、そのフォトレジストをマスクとして、たとえば、ボロンを所定の注入エネルギにて露出したＮ型ウェルＮＷの所定の領域に注入することにより、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示すように、その表面から所定の深さにわたり、バックゲート領域となるＰ型ウェルＰＷが形成される。このＰ型ウェルＰＷは、その側方と下方とからＮ型ウェルＮＷによって囲まれていることで、半導体基板ＳＵＢに対して電気的に分離された領域となる。その後、そのフォトレジストが除去される。
【００３４】
次に、露出しているＮ型ウェルＮＷ等の表面にゲート絶縁膜ＧＺ（図９参照）がされ、そのゲート絶縁膜の上に、導電性膜（図示せず）が形成される。次に、その導電性膜に、所定の写真製版処理および加工を施すことにより、図９（Ａ）、図９（Ｂ）および図９（Ｃ）に示すように、Ｐ型ウェルＰＷとＮ型ドレイン領域ＮＤとによって挟まれたＮ型ウェルＮＷの部分とＰ型ウェルＰＷの一部との上に、ゲート絶縁膜ＧＺを介在させてゲート電極Ｇが形成される。
【００３５】
次に、図１０（Ａ）、図１０（Ｂ）および図１０（Ｃ）に示すように、ゲート電極Ｇによって覆われず露出したＰ型ウェルＰＷの部分のうち、Ｐ＋型不純物領域ＢＣＲ（図４参照）が形成されることになる領域を覆い、Ｎ＋型ソース領域ＮＮＳ（図３参照）が形成されることになる領域を露出するように、フォトレジストＰＭが形成される。次に、そのフォトレジストＰＭをマスクとして、たとえば、半導体基板ＳＵＢの表面に対して傾斜角度４５°程度にてリンを斜め注入することにより、露出したＰ型ウェルＰＷの表面から所定の深さにわたりＮ型ソース領域ＮＳが形成される。その後、フォトレジストＰＭが除去される。
【００３６】
次に、ゲート電極Ｇを覆うように、たとえば、シリコン酸化膜等の絶縁膜（図示せず）が形成される、次に、その絶縁膜の全面に異方性エッチングを施すことにより、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）に示すように、ゲート電極Ｇの側壁上に絶縁膜スペーサＳＳが形成される。次に、Ｐ＋型不純物領域ＢＣＲ（図４参照）が形成されることになる領域を覆い、Ｎ＋型ソース領域ＮＮＳ（図４参照）が形成されることになる領域を露出するように、フォトレジスト（図示せず）が形成される。
【００３７】
次に、そのフォトレジストとゲート電極Ｇとをマスクとして、所定の注入エネルギにて砒素を注入することにより、Ｎ型ソース領域ＮＳには、Ｎ型ソース領域ＮＳによって側方と下方とから取り囲まれるようにＮ型ソース領域ＮＳの表面から所定の深さにわたり、Ｎ＋型ソース領域ＮＮＳが形成される。また、Ｎ型ドレイン領域ＮＤには、その表面から所定の深さにわたりＮ＋型ドレイン領域ＮＮＤが形成される。その後、そのフォトレジストが除去される。
【００３８】
次に、Ｐ＋型不純物領域ＢＣＲ（図４参照）が形成されることになる領域を露出し、Ｎ＋型ソース領域ＮＮＳ（図４参照）が形成されることになる領域を覆うように、フォトレジスト（図示せず）が形成される。次に、そのフォトレジストをマスクとして、所定の注入エネルギにてボロンを注入することにより、バックゲートコンタクト領域としてＰ＋型不純物領域ＢＣＲが形成される。その後、そのフォトレジストが除去される。
【００３９】
次に、図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）に示すように、ゲート電極Ｇ等を覆うように、層間絶縁膜ＤＦが形成される。次に、その層間絶縁膜ＤＦに、Ｎ＋型ソース領域ＮＮＳ、Ｎ＋型ドレイン領域ＮＮＤおよびＰ＋型不純物領域ＢＣＲをそれぞれ露出するコンタクトホールＣＨＳ，ＣＨＤ，ＣＨＢ（図１２参照）が形成される。次に、Ｎ＋型ソース領域ＮＮＳを露出するコンタクトホールＣＨＳ内に、Ｎ＋型ソース領域ＮＮＳに電気的に接続されるコンタクトプラグＣＰＳが形成される。Ｎ＋型ドレイン領域ＮＮＤを露出するコンタクトホールＣＨＤ内に、Ｎ＋型ドレイン領域ＮＮＤに電気的に接続されるコンタクトプラグＣＰＤが形成される。Ｐ＋型不純物領域ＢＣＲを露出するコンタクトホールＣＨＢ内に、Ｐ＋型不純物領域ＢＣＲに電気的に接続されるコンタクトプラグＣＰＢが形成される。
【００４０】
次に、層間絶縁膜ＤＦの表面上に所定の導電性膜（図示せず）が形成される。次に、その導電性膜に所定の写真製版処理および加工を施すことにより、コンタクトプラグＣＰＳに電気的に接続される金属配線ＭＬＳが形成され、また、コンタクトプラグＣＰＤに電気的に接続される金属配線ＭＬＤが形成される。さらに、コンタクトプラグＣＰＢに電気的に接続される金属配線ＭＬＢが形成される。こうして、半導体装置の主要部分が形成される。
【００４１】
なお、高耐圧の電界効果トランジスタを備えた半導体装置では、同じ半導体基板上に、高耐圧の電界効果トランジスタの他に、ロジック回路等も同時に形成される。このため、たとえば、イオン注入等の工程では、ロジック回路等の素子を形成する際のイオン注入工程と同時に行われることになる。
【００４２】
上述した、高耐圧の電界効果トランジスタを備えた半導体装置では、Ｎ型ソース領域ＮＳは、Ｎ＋型ソース領域ＮＮＳの直下の領域にだけ形成されて、Ｐ＋型不純物領域ＢＣＲの直下の領域には形成されていない。このため、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲは、バックゲート領域としてのＰ型ウェルＰＷに直接接することになる。これにより、寄生バイポーラトランジスタの動作が抑制されて、高耐圧の電界効果トランジスタの接合破壊を防止することができる。このことについて、比較例に係る半導体装置を交えて説明する。
【００４３】
比較例に係る半導体装置では、Ｎ＋型不純物領域（ＮＮＳ）の直下の領域と、Ｐ＋型不純物領域（ＢＣＲ）の直下の領域との双方にＮ型ソース領域（ＨＮＳ）が形成されている点を除いて、図１等に示される半導体装置の構造と同様の構造を備えている。
【００４４】
図１３、図１４、図１５および図１６に示すように、比較例に係る半導体装置では、Ｐ型の半導体基板ＪＳＵＢにおける所定の領域に、その表面から所定の深さにわたりＮ型ウェルＪＮＷが形成されている。そのＮ型ウェルＪＮＷにおけるそれぞれ所定の領域に、その表面から所定の深さにわたりＮ型ドレイン領域ＪＮＤとＰ型ウェルＪＰＷとが形成されている。Ｐ型ウェルＪＰＷに、その表面から所定の深さにわたりＮ型ソース領域ＪＮＳが形成されている。
【００４５】
Ｎ型ソース領域ＪＮＳの部分に、その表面から所定の深さにわたりＮ＋型ソース領域ＪＮＮＳが形成されている。また、Ｐ型ウェルＪＰＷに、バックゲートコンタクト領域としてのＰ＋型不純物領域ＪＢＣＲが形成されている。さらに、Ｎ型ドレイン領域ＪＮＤの部分に、その表面から所定の深さにわたり、Ｎ＋型ドレイン領域ＪＮＮＤが形成されている。Ｎ型ソース領域ＪＮＳとＮ型ドレイン領域ＪＮＤとによって挟まれた、Ｐ型ウェルＪＰＷの部分とＮ型ウェルＪＮＷの部分との上には、ゲート電極ＪＧが形成されている。
【００４６】
Ｎ＋型ソース領域ＪＮＮＳは、プラグＪＣＰＳを介して金属配線ＪＭＬＳに電気的に接続され、Ｎ＋型ドレイン領域ＪＮＮＤは、プラグＪＣＰＤを介して金属配線ＪＭＬＤに電気的に接続され、Ｐ＋型不純物領域ＪＢＣＲは、プラグＪＣＰＢを介して金属配線ＪＭＬＢに電気的に接続されている。
【００４７】
比較例に係る半導体装置では、ホットキャリア対策等のためのＮ型ソース領域ＪＮＳを形成するイオン注入工程では、高耐圧の電界効果トランジスタとしてのゲート幅を確保するために、Ｐ＋型不純物領域ＪＢＣＲの直下に位置する領域にもイオンが注入されて、Ｐ＋型不純物領域ＪＢＣＲを取り囲むようにＮ型ソース領域ＪＮＳが形成されている。図１７に示すように、このＮ型ソース領域ＪＮＳの不純物濃度は、Ｐ＋型不純物領域の不純物濃度よりも低いものの、Ｎ型ソース領域ＪＮＳは、バックゲートコンタクト領域としてのＰ＋型不純物領域ＪＢＣＲと、バックゲート領域としてのＰ型ウェルＪＰＷとの間に高抵抗領域として位置する。
【００４８】
このため、Ｐ＋型不純物領域ＪＢＣＲに０Ｖを印加して、Ｐ型ウェルＰＷの電位を０Ｖに固定しようとしても、Ｐ型ウェルＰＷの電位が浮いてしまうことがある。図１８に示すように、Ｐ型ウェルＰＷの電位が浮いてしまうと、Ｎ型ソース領域ＮＳをエミッタ、Ｐ＋型不純物領域ＢＣＲをベース、Ｎ型ドレイン領域ＮＤをコレクタとする寄生バイポーラトランジスタが動作することがある。
【００４９】
すなわち、図１９に示すように、電界効果トランジスタのゲート電極Ｇに所定の電圧を印加するとともに、ドレイン電極に印加する電圧を上げていくと、ある電圧値を越えた時点で寄生バイポーラトランジスタが動作し、ドレイン電流が急増してしまう。その結果、電界効果トランジスタが接合破壊されることがある。
【００５０】
比較例に係る半導体装置に対して、上述した半導体装置では、Ｎ型ソース領域ＮＳは、Ｎ＋型ソース領域ＮＮＳの直下の領域にだけ形成されて、Ｐ＋型不純物領域ＢＣＲの直下の領域には形成されていない。このため、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲは、バックゲート領域としてのＰ型ウェルＰＷに直接接することになる。このため、Ｐ＋型不純物領域ＢＣＲに０Ｖを印加すると、Ｐ型ウェルＰＷの電位は浮くことなく確実に０Ｖに固定される。これにより、図２０に示すように、寄生バイポーラトランジスタの動作するのを阻止して、ドレイン電流が急増するのを抑制することができる。その結果、高耐圧の電界効果トランジスタの接合破壊を防止することができる。
【００５１】
また、斜めイオン注入によってＮ型ソース領域ＮＳを形成することで、図２および図４に示すように、Ｎ型ソース領域ＮＳはゲート幅方向に広がり、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとが対向する長さを確保することができる。その結果、電界効果トランジスタとして、電流駆動能力が下がるのを抑制することができる。
【００５２】
実施の形態２
ここでは、ハイサイドの電界効果トランジスタを備えた半導体装置の第２の例について説明する。図２１、図２２、図２３および図２４に示すように、Ｐ型ウェルＰＷには、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲは、電流が流れる方向と交差（略直交）する方向（長手方向）に間隔を隔てて形成されている。そのＰ＋型不純物領域ＢＣＲを平面的に取り囲むように、Ｎ＋型ソース領域ＮＮＳが形成されている。平面的とはレイアウト的（２次元）にという意味である。Ｎ型ソース領域ＮＳは、Ｎ＋型ソース領域ＮＮＳの直下に位置する領域に形成されて、Ｐ＋型不純物領域ＢＣＲの直下に位置する領域には形成されていない。なお、これ以外の構成については、図２、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００５３】
次に、半導体装置の製造方法について説明する。上述した半導体装置は、Ｐ＋型不純物領域ＢＣＲの配置パターンを変更するだけで、基本的に実施の形態１に係る半導体装置と同様の工程を経て製造することができる。すなわち、図１０（Ａ）、図１０（Ｂ）および図１０（Ｃ）に対応する工程と、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）に対応する工程とを経て、図２１、図２２、図２３および図２４に示される、Ｎ型ソース領域ＮＳ、Ｎ＋型ソース領域ＮＮＳおよびＰ＋型不純物領域ＢＣＲが形成される。
【００５４】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成されていることにより、寄生バイポーラトランジスタの動作を抑制することができる効果に加えて、次のような効果が得られる。
【００５５】
すなわち、上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲをその側方から取り囲むようにＮ＋型ソース領域ＮＮＳが形成されて、そのＮ＋型ソース領域ＮＮＳの直下にＮ型ソース領域ＮＳが形成されている。これにより、実施の形態１に係る半導体装置と比べて、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとが対向する長さがさらに長くなる。その結果、電界効果トランジスタとして、電流駆動能力をさらに向上させることができる。
【００５６】
実施の形態３
ここでは、ハイサイドの電界効果トランジスタを備えた半導体装置の第３の例について説明する。図２５および図２６に示すように、Ｐ型ウェルＰＷには、バックゲートコンタクト領域としてのＰ＋型不純物領域ＢＣＲを取り囲むようにＮ＋型ソース領域ＮＮＳが形成され、Ｐ＋型不純物領域ＢＣＲとＮ＋型ソース領域ＮＮＳとの間に分離領域ＢＲＮが形成されている。Ｎ型ソース領域ＮＳはＮ＋型ソース領域ＮＮＳの直下に位置する領域に形成されて、Ｐ＋型不純物領域ＢＣＲの直下に位置する領域には形成されていない。なお、これ以外の構成については、図２、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００５７】
次に、半導体装置の製造方法について説明する。上述した半導体装置は、分離領域の配置パターンを変更するだけで、基本的に実施の形態１に係る半導体装置と同様の工程を経て製造することができる。
【００５８】
まず、図２７に示すように、Ｐ型の半導体基板ＳＵＢにおける所定の領域に、図２５に示される平面パターンに対応した分離領域ＢＲＵ，ＢＲＳ，ＢＲＮがそれぞれ形成される。次に、図７（Ａ）、図７（Ｂ）および図７（Ｃ）に対応する工程から、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）に対応する工程を経て、図２８に示すように、Ｎ型ソース領域ＮＳ、Ｎ＋型ソース領域ＮＮＳおよびＰ＋型不純物領域ＢＣＲ等が形成される。
【００５９】
その後、図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）に対応する工程を経て、図２９に示すように、コンタクトプラグＣＰＳを介してＮ＋型ソース領域ＮＮＳに電気的に接続される金属配線ＭＬＳと、コンタクトプラグＣＰＤを介してＮ＋型ドレイン領域ＮＮＤに電気的に接続される金属配線ＭＬＤと、コンタクトプラグＣＰＢを介してＰ＋型不純物領域ＢＣＲに電気的に接続される金属配線ＭＬＢとがそれぞれ形成される。
【００６０】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成されていることにより、寄生バイポーラトランジスタの動作を抑制することができる効果に加えて、次のような効果が得られる。
【００６１】
すなわち、上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲとＮ＋型ソース領域ＮＮＳとの間に分離領域ＢＲＮが形成されている。これにより、Ｐ＋型不純物領域ＢＣＲとＮ＋型ソース領域ＮＮＳとを電気的に分離することができ、たとえば、Ｎ＋型ソース領域ＮＮＳに印加される電圧（ソース電位）を、Ｐ＋型不純物領域ＢＣＲに印加される電圧（バックゲート電位）に対して、一定レベル浮かして使用する用途にも適用することが可能になる。
【００６２】
実施の形態４
ここでは、ハイサイドの電界効果トランジスタを備えた半導体装置の第４の例について説明する。図３０、図３１、図３２および図３３に示すように、Ｎ型ソース領域ＮＳは、Ｎ＋型ソース領域ＮＮＳを側方と下方とから取り囲むように形成されている。さらに、そのＮ型ソース領域ＮＳを貫通するように、Ｎ＋型ソース領域ＮＮＳからＰ型ウェルＰＷに達する、突出部としてのＰ＋型コンタクト注入領域ＰＳＡＣが形成されている。なお、これ以外の構成については、図２、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００６３】
次に、半導体装置の製造方法について説明する。まず、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に対応する工程から、図９（Ａ）、図９（Ｂ）および図９（Ｃ）に対応する工程を経て、図３４（Ａ）、図３４（Ｂ）および図３４（Ｃ）に示すように、ゲート電極Ｇが形成される。次に、ゲート電極Ｇによって覆われず露出したＰ型ウェルＰＷの部分のうち、Ｐ＋型不純物領域ＢＣＲ（図３３参照）が形成されることになる領域と、Ｎ＋型ソース領域ＮＮＳ（図３３参照）が形成されることになる領域とを露出するように、フォトレジスト（図示せず）が形成される。
【００６４】
次に、そのフォトレジスをマスクとして、たとえば、半導体基板の表面に対して傾斜角度４５°程度にてリンを斜め注入することにより、図３５（Ａ）、図３５（Ｂ）および図３５（Ｃ）に示すように、露出したＰ型ウェルＰＷの表面から所定の深さにわたりＮ型ソース領域ＮＳが形成される。その後、フォトレジストが除去される。次に、図１１（Ａ）、図１１（Ｂ）および図１１（Ｃ）に対応する工程を経て、図３６（Ａ）、図３６（Ｂ）および図３６（Ｃ）に示すように、ゲート電極Ｇの側壁上に絶縁膜スペーサＳＳが形成される。また、Ｎ型ソース領域ＮＳには、その表面から所定の深さにわたり、Ｎ＋型ソース領域ＮＮＳとＰ＋型不純物領域ＢＣＲとがそれぞれ形成される。さらに、Ｎ型ドレイン領域ＮＤには、その表面から所定の深さにわたりＮ＋型ドレイン領域ＮＮＤが形成される。
【００６５】
次に、図３７（Ａ）、図３７（Ｂ）および図３７（Ｃ）に示すように、ゲート電極Ｇを覆うように、半導体基板ＳＵＢの上に層間絶縁膜ＤＦが形成される。次に、その層間絶縁膜ＤＦに、Ｎ＋型ソース領域ＮＮＳ、Ｎ＋型ドレイン領域ＮＮＤおよびＰ＋型不純物領域ＢＣＲをそれぞれ露出するコンタクトホールＣＨＳ，ＣＨＤ，ＣＨＢが形成される。
【００６６】
次に、図３８（Ａ）、図３８（Ｂ）および図３８（Ｃ）に示すように、Ｐ＋型不純物領域ＢＣＲを露出するコンタクトホールＣＨＢを残して、他のコンタクトホールＣＨＳ，ＣＨＤをフォトレジストＰＭＳによって覆う。次に、フォトレジストＰＭＳをマスクとして、コンタクトホールＣＨＢを介してＰ＋型不純物領域ＢＣＲへ、所定のエネルギにてボロンを注入することにより、Ｐ＋型不純物領域ＢＣＲからＰ型ウェルＰＷへ達するＰ＋型コンタクト注入領域ＰＳＡＣが形成される。このＰ＋型コンタクト注入領域ＰＳＡＣは、５×１０18／ｃｍ3程度の不純物濃度を有する。
【００６７】
次に、図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）に対応する工程を経て、図３９（Ａ）、図３９（Ｂ）および図３９（Ｃ）に示すように、コンタクトプラグＣＰＳを介してＮ＋型ソース領域ＮＮＳに電気的に接続される金属配線ＭＬＳと、コンタクトプラグＣＰＤを介してＮ＋型ドレイン領域ＮＮＤに電気的に接続される金属配線ＭＬＤと、コンタクトプラグＣＰＢを介してＰ＋型不純物領域ＢＣＲに電気的に接続される金属配線ＭＬＢとがそれぞれ形成される。
【００６８】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ＋型コンタクト注入領域ＰＳＡＣを介してＰ型ウェルＰＷに電気的に接続されていることにより、寄生バイポーラトランジスタの動作を抑制することができる効果に加えて、次のような効果が得られる。
【００６９】
すなわち、上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲの側方と下方には、Ｐ＋型コンタクト注入領域ＰＳＡＣが位置する部分を除いて、Ｎ型ソース領域ＮＳが形成されている。これにより、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとが対向する長さが、実施の形態１において説明した半導体装置における長さよりも長くなる。その結果、電界効果トランジスタの電流駆動能力をさらに向上させることができる。
【００７０】
実施の形態５
ここでは、ローサイドの電界効果トランジスタを備えた半導体装置の第１の例について説明する。図４０、図４１、図４２および図４３に示すように、本実施の形態に係る半導体装置は、Ｎ型ウェルＮＷ（図２等参照）が形成されていない点を除いて、図２、図３、図４および図５に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００７１】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態１において説明した一連の製造工程のうち、Ｎ型ウェルＮＷを形成する工程を省くことで製造される。すなわち、図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示す工程を経た後、図８（Ａ）、図８（Ｂ）および図８（Ｃ）に示す工程から図１２（Ａ）、図１２（Ｂ）および図１２（Ｃ）に示す工程を経て半導体装置が製造される。
【００７２】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成され、さらに、Ｐ型ウェルＰＷがＰ型の半導体基板ＳＵＢに直接接していることで、Ｐ型ウェルＰＷの電位が安定し、寄生バイポーラトランジスタの動作を抑制することができる。特に、本半導体装置は、Ｐ型ウェルＰＷを半導体基板ＳＵＢに対して電気的に分離する必要がない場合に有利な構造とされる。
【００７３】
実施の形態６
ここでは、ローサイドの電界効果トランジスタを備えた半導体装置の第２の例について説明する。図４４、図４５、図４６および図４７に示すように、本実施の形態に係る半導体装置は、Ｎ型ウェルＮＷ（図１等参照）が形成されていない点を除いて、図２１、図２２、図２３および図２４に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００７４】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態２において説明した製造工程のうち、Ｎ型ウェルＮＷを形成する工程を省くことで製造される。
【００７５】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成され、さらに、Ｐ型ウェルＰＷがＰ型の半導体基板ＳＵＢに直接接していることで、Ｐ型ウェルＰＷの電位が安定し、寄生バイポーラトランジスタの動作を抑制することができる。
【００７６】
また、実施の形態２において説明したように、Ｐ＋型不純物領域ＢＣＲをその側方から取り囲むようにＮ＋型ソース領域ＮＮＳが形成されて、そのＮ＋型ソース領域ＮＮＳの直下にＮ型ソース領域ＮＳが形成されている。これにより、実施の形態５に係る半導体装置と比べて、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとが対向する長さがさらに長くなる。その結果、電界効果トランジスタとして、電流駆動能力をさらに向上させることができる。特に、本半導体装置は、Ｐ型ウェルＰＷを半導体基板ＳＵＢに対して電気的に分離する必要がない場合に有利な構造とされる。
【００７７】
実施の形態７
ここでは、ローサイドの電界効果トランジスタを備えた半導体装置の第３の例について説明する。図４８および図４９に示すように、本実施の形態に係る半導体装置は、Ｎ型ウェルＮＷ（図１等参照）が形成されていない点を除いて、図２５および図２６に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００７８】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態３において説明した製造工程のうち、Ｎ型ウェルＮＷを形成する工程を省くことで製造される。
【００７９】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成され、さらに、Ｐ型ウェルＰＷがＰ型の半導体基板ＳＵＢに直接接していることで、Ｐ型ウェルＰＷの電位が安定し、寄生バイポーラトランジスタの動作を抑制することができる。
【００８０】
また、実施の形態３において説明したように、上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲとＮ＋型ソース領域ＮＮＳとの間に分離領域ＢＲＳが形成されている。これにより、Ｐ＋型不純物領域ＢＣＲとＮ＋型ソース領域ＮＮＳとを電気的に分離することができ、たとえば、Ｎ＋型ソース領域ＮＮＳに印加される電圧（ソース電位）を、Ｐ＋型不純物領域ＢＣＲに印加される電圧（バックゲート電位）に対して、一定レベル浮かして使用する用途にも適用することが可能になる。
【００８１】
実施の形態８
ここでは、ローサイドの電界効果トランジスタを備えた半導体装置の第４の例について説明する。図５０、図５１、図５２および図５３に示すように、本実施の形態に係る半導体装置は、Ｎ型ウェルＮＷ（図２等参照）が形成されていない点を除いて、図３０、図３１、図３２および図３３に示す半導体装置の構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００８２】
次に、上述した半導体装置の製造方法について説明する。上述した半導体装置は、実施の形態４において説明した製造工程のうち、Ｎ型ウェルＮＷを形成する工程を省くことで製造される。
【００８３】
上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲがＰ型ウェルＰＷに直接接するように形成され、さらに、Ｐ型ウェルＰＷがＰ型の半導体基板ＳＵＢに直接接していることで、Ｐ型ウェルＰＷの電位が安定し、寄生バイポーラトランジスタの動作を抑制することができる。
【００８４】
また、実施の形態４において説明したように、上述した半導体装置では、Ｐ＋型不純物領域ＢＣＲの側方と下方には、Ｐ＋型コンタクト注入領域ＰＳＡＣが位置する部分を除いて、Ｎ型ソース領域ＮＳが形成されている。これにより、Ｎ型ソース領域ＮＳとＮ型ドレイン領域ＮＤとが対向する長さが、実施の形態１において説明した半導体装置における長さよりも長くなる。その結果、電界効果トランジスタの電流駆動能力をさらに向上させることができる。
【００８５】
なお、上述した各実施の形態では、ハイサイドの高耐圧のＮ型の電界効果トランジスタと、ローサイドの高耐圧のＮ型の電界効果トランジスタとを個々に説明したが、同一基板上に、ハイサイドの高耐圧のＮ型の電界効果トランジスタとローサイドの高耐圧のＮ型の電界効果トランジスタとが搭載された半導体装置でもよい。また、分離領域としては、ＬＯＣＯＳ法による絶縁膜の他に、トレンチ分離絶縁膜による分離領域でもよい。
【００８６】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８７】
本発明は、電源制御等の、高耐圧の電界効果トランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００８８】
ＳＵＢ  半導体基板、ＢＲＵ  分離領域、ＢＲＳ  分離領域、ＢＲＮ  分離領域、ＮＷ  Ｎ型ウェル、ＮＤ  Ｎ型ドレイン領域、ＰＷ  Ｐ型ウェル、ＧＺ  ゲート絶縁膜、Ｇ  ゲート電極、ＮＳ  Ｎ型ソース領域、ＳＳ  絶縁膜スペーサ、ＮＮＤ  Ｎ＋型ドレイン領域、ＮＮＳ  Ｎ＋型ソース領域、ＢＣＲ  Ｐ＋型不純物領域、ＣＰＳ  コンタクトプラグ、ＣＰＤ  コンタクトプラグ、ＣＰＢ  コンタクトプラグ、ＰＳＡＣ  Ｐ＋型コンタクト注入領域、ＤＦ  層間絶縁膜、ＣＨＳ  コンタクトホール、ＣＨＤ  コンタクトホール、ＣＨＢ  コンタクトホール、ＭＬＳ  金属配線、ＭＬＤ  金属配線、ＭＬＢ  金属配線、ＴＮＨ  電界効果トランジスタ、ＴＮＬ  電界効果トランジスタ、ＰＭ  フォトレジストマスク、ＰＭＳ  フォトレジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【国際調査報告】
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