(57)【要約】  本発明の半導体素子は、チャネル層を介してトランジスタ動作とダイオード動作とを行うことができる。ソース電極１５０の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の一部分とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、ボディ領域１３０の一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。ワイドバンドギャップ半導体の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０−１））が満たされる。
2012056642.tif 000002
【特許請求の範囲】
【請求項１】
金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第１導電型のボディ領域と、
前記ボディ領域の少なくとも一部に接触する第２導電型のソース領域と、
前記ボディ領域の一部分によって前記ソース領域から分離された第２導電型のドリフト領域と、
前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第２導電型のチャネル層と、
を有するワイドバンドギャップ半導体、
前記チャネル層の表面と接する絶縁膜、
前記絶縁膜を介して前記チャネル層に対向するゲート電極、
前記ソース領域に接触するソース電極、および
前記ドリフト領域に電気的に接続されたドレイン電極と、
を備え、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
Ｖｇｓ≧Ｖｔｈの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、
０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓが０ボルトのとき、
前記ボディ領域の前記一部分と前記チャネル層との間のｐｎ接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記ｐｎ接合の接合面から厚さＤｂの空乏層が形成され、
前記ワイドバンドギャップ半導体の誘電率をεｓ、
前記絶縁膜の誘電率および厚さを、それぞれ、εｉおよびＤｉ、
ＤｃとＤｂの和をＤｓ、
前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、
Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０−１））
が満たされる、半導体素子。
【請求項２】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、
Ｖｆ０＜１ボルト、
Ｄｓ＜２Ｄｉ、
Ｎｂ＞１×１０17ｃｍ-3、および
Ｎｃ＞１×１０17ｃｍ-3
が満たされる、請求項１に記載の半導体素子。
【請求項３】
前記ボディ領域のドーパント濃度をＮｂ、
前記チャネル層のドーパント濃度Ｎｃ、
前記ｐｎ接合のビルトインポテンシャルをＰｂｉ、
電荷素量をｑとすると、
（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞２
が満たされる、請求項２に記載の半導体素子。
【請求項４】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、
Ｖｆ０＜０．５ボルト、
Ｄｓ＜（２／３）・Ｄｉ、
Ｎｂ＞１×１０18ｃｍ-3、および
Ｎｃ＞１×１０18ｃｍ-3
が満たされる、請求項１に記載の半導体素子。
【請求項５】
前記ボディ領域のドーパント濃度をＮｂ、
前記チャネル層のドーパント濃度Ｎｃ、
前記ＰＮ接合のビルトインポテンシャルをＰｂｉ、
電荷素量をｑとすると、
（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞４
が満たされる、請求項４に記載の半導体素子。
【請求項６】
Ｄｓは１４ｎｍよりも大きい、請求項１から５のいずれかに記載の半導体素子。
【請求項７】
ＮｂおよびＮｃのうちの少なくとも一方が１．４×１０19ｃｍ-3以下である、請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
Ｄｓは５０ｎｍよりも小さい、請求項１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関する。特に、高耐圧、大電流用に使用される、ワイドバンドギャップ半導体素子（パワー半導体デバイス）に関する。
【背景技術】
【０００２】
従来のパワーエレクトロニクス技術によれば、電圧変換回路などにおいて、高耐圧・大電流制御には、一般的にＳｉ半導体素子が使用されている。特に、電圧変換回路のスイッチとして使用されるＳｉのトランジスタとしては、高耐圧・大電流を制御可能で、かつＯＮ抵抗が小さいＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）が用いられている。縦型構造を有するＳｉ−ＩＧＢＴは、６００Ｖ以上の耐圧、１０Ａ以上の電流の制御には必ずといって良いほど用いられている。この縦型Ｓｉ−ＩＧＢＴの素子構造において、電流をＯＮ／ＯＦＦスイッチするゲートを含む素子の上面の構造は、絶縁ゲートである金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）のゲートチャネル部分と同じであり、通常縦型のＤＩＭＩＳＦＥＴ（ダブルインプラントＭＩＳＦＥＴ）構造と同等の構造が作りこまれる。【０００３】
図７（ａ）の断面図は、Ｓｉ半導体素子（Ｓｉ―ＩＧＢＴまたはＭＩＳＦＥＴ）１１００の構成を示している。半導体素子１１００は、珪素（Ｓｉ）半導体から構成されており、ＩＧＢＴの場合はｐ型のＳｉ基板１１０（ＭＩＳＦＥＴの場合は、ｎ+Ｓｉ基板を）の上に、ｎ-ドリフト層１２０が積層された構造を有している。図７（ｂ）の平面図に示すように、ｎ-ドリフト層１２０の上部の一部には、ｐボディ領域１３０が形成されており、基板の主面に垂直な上方向から見たｐボディ領域１３０の平面視において内部となる領域の上部に、ｐボディコンタクト領域１３２とｎ+ソース領域１４０とが形成されている。【０００４】
ｐボディコンタクト領域１３２およびｎ+ソース領域１４０の上には、ソース電極１４５が形成されている。ｐボディ領域１３０の表面には、チャネル領域１５１が有り、さらに、チャネル領域１５１の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。基板の主面に垂直な上方向から見た平面視において、ドリフト層１２０の表面にはｐボディ領域１３０が形成されていないｎ領域が存在している。ドリフト層１２０のうち、ｐボディ領域１３０にはさまれた部分をＪＦＥＴ領域１２１と呼ぶ。さらに、Ｓｉ基板１１０の裏面にはドレイン電極１７０が形成されている。なお、ＩＧＢＴの場合は、ソース電極１４５、ドレイン電極１７０が、それぞれエミッタ電極、コレクタ電極となる。【０００５】
スイッチング動作は、ドレイン電極１７０が正の側の電位、ソース電極１４５が負側の電位となるようにＤＣ電圧が印加されている場合に、ソース電極１４５−ゲート電極１６５間に印加される電圧によって電流をＯＮ／ＯＦＦできることを意味する。チャネル領域１５１は、ゲート電極１６５側が正となるように、ソース電極１４５−ゲート電極１６５間に閾値電圧以上の電圧を印加した場合に空乏化し更に反転領域となる。このとき、チャネル領域１５１を介して、ソース領域１４０からＪＦＥＴ領域１２１に向かって電子が移動可能となり、電流が流れる。ソース電極１４５−ゲート電極１６５間に電圧を印加しない場合（０Ｖのゲート電位を与えた場合）は、ｐボディ領域１３０の表面は電子の移動が可能な状態ではない。したがって、ソース領域１４０とＪＦＥＴ領域１２１との間に電流が流れず、トランジスタとしてＯＦＦ状態である。ゲート電位が０Ｖの場合にトランジスタがＯＦＦであることを「ノーマリーオフ」と云い、意図しない場合に電流が絶対流れない安全動作を求められる高耐圧のパワーデバイスとして、強く要求される特性である。【０００６】
ここで、大電流を流すことを考慮して、図７（ｃ）のように、チャネル層１５０を付加する場合がある。ｐボディ領域１３０とゲート絶縁膜１６０との界面に、ｎ-チャネル層１５０を導入することにより、電子の移動に伴う抵抗（ＯＮ抵抗）を低減できる。このｎ-チャネル層１５０の導入によるＯＮ抵抗低減は、前記ノーマリーオフ動作とトレードオフの関係にあり、注意深いチャネル層の設計が求められる。【０００７】
上述のようにスイッチング動作は、ドレイン電極１７０に正、ソース電極１４５に負側のＤＣ電圧が印加されている場合の動作である。逆のＤＣ電圧（ドレイン電極１７０に負、ソース電極１４５に正）を印加した場合は、ＭＩＳＦＥＴはダイオード動作をする。これは、ＭＩＳＦＥＴ１１００のｐボディ領域１３０とｎ-ドリフト層１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されていることによる。つまり、ソース電極１４５はｐボディコンタクト領域１３２を介してｐボディ領域１３０とオーミック接合しているため、逆のＤＣ電圧（ドレイン電極１７０に負、ソース電極１４５に正）が印加されると、ソース電極１４５とドレイン電極１７０との間に、ボディダイオード１８０のｐｎ接合の順方向の電流が流れる。つまり、縦型のＭＩＳＦＥＴ１１００は、ドレイン電極１７０に正、ソース電極１４５に負の電圧を印加した場合には、ゲート電極１６５の電位によって制御されるスイッチとして動作し、ドレイン電極１７０に負、ソース電極１４５に正の電圧を印加した場合には、ダイオードとして動作する。ダイオードの順方向電流が流れる場合には、Ｓｉ半導体のビルトイン電圧（約１Ｖ）以上の電圧が発生する。【０００８】
直流電圧から交流電流を出力するインバータと呼ばれる電力変改回路において、例えばモータの巻き線などのインダクタンス成分を持つＬ負荷（誘導負荷）に対する出力である場合は、スイッチ動作時と逆の電圧が印加される場合があり、上記ボディダイオードの順方向の電流が流れる場合がある。【０００９】
また、Ｓｉ半導体においては、図７（ｃ）の縦型のＭＩＳＦＥＴの構造を用いて、ダイオード動作をさせる擬似ショットキーダイオード（Ｐｓｅｕｄｏ−Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）が発明されている（特許文献１）。この素子は、ドレイン電極１７０に負、ソース電極１４５に正の電圧を印加した場合のダイオード動作と同等の動作をするが、電流は主にボディダイオード１８０でなくチャネル層１５０を流れるように設計されている。トランジスタ動作の時に流れる電流の方向と逆の方向にチャネル層１５０を流れる電流は、ドレイン電極１７０が負、ソース電極１４５が正となるように電圧を印加した場合に、Ｓｉ半導体のビルトイン電圧（約１Ｖ）以下の電圧でも電流が流れ始めるように作ることができ、ボディダイオードを電流が通過しないように設計できる。【００１０】
上述の縦型ＭＩＳＦＥＴや擬似ショットキーダイオードにおいて、チャネル層の設計は、ＭＯＳ界面の設計とも関連しており、原理が複雑であり、膨大な実測データから得られたノウハウに基づいていた。従来、厚さが０．１μｍ以上、濃度がｎ型で２×１０17ｃｍ-3以下のチャネル層が用いられてきた。【００１１】
また、関連技術として、Ｓｉを用いたＭＯＳ型ダイオードが特許文献２に開示され、ＳｉＣを用いたＭＯＳ型トランジスタが特許文献３に開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第５８１８０８４号明細書
【特許文献２】特開２００９−０６５１８５号公報
【特許文献３】特表２０１０−５０９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記、高耐圧、大電流用に使用される、Ｓｉ半導体素子（パワーデバイス）のＭＩＳＦＥＴ、ＩＧＢＴをスイッチング素子として用いて、インバータなどの電力変換回路を作ると、例えばモータの巻き線などのＬ負荷に対する出力である場合は、上記スイッチング素子と並列させてダイオードを付加する必要があった。これは、スイッチング回路において、本来のスイッチング動作時と逆の極性の電圧が印加された状態で電流を流す必要があるからである。ここで、６００Ｖ以上の耐圧を有するダイオードは、通常のショットキーダイオードの耐圧が低いために、ｐｎ接合ダイオードを利用する必要があった。ｐｎダイオードに電流が流れている間には、ｐｎ接合からマイノリティーキャリアがダイオードのｎ-ドリフト層に注入される。このダイオード動作後にすぐに逆バイアスの電圧が印加されると、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。マイノリティーキャリアの寿命を短くするために、粒子線照射等による結晶欠陥導入による再結合の促進が行われているが、リカバリー時間を十分小さくして、損失が問題とならない程度にするまでの課題解決には至っていない。【００１４】
また、電流が少ない場合は、従来のｐｎ接合ダイオードの代わりに上述の擬似ショットキーダイオードを用いれば、マイノリティーキャリアの注入が起こらないため、上記リカバリーの問題は解決できるが、電流が例えば１０Ａ以上に大きくなると、擬似ショットキーダイオードであっても寄生のボディダイオードに電流が流れ、ボディダイオードのｐｎ接合からマイノリティーキャリアがｎ-ドリフト層に注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。また、この擬似ショットキーダイオードはコストも高く、工業的に広く使用されるまでには至っていない。【００１５】
ここで、背景技術で述べたＭＩＳＦＥＴのボディダイオードを利用してダイオード電流を流すと、回路を構成する素子数が減りコストも抑えられ有効であるが、次に述べる種々の問題が発生する。特に高耐圧、大電流のスイッチングにおいて、ボディダイオードをＯＮさせて電流を流すとＭＩＳＦＥＴのｐｎ接合からマイノリティーキャリアがｎ-ドリフト層１２０に特に多く注入され、長寿命のマイノリティーキャリアのために、リカバリー時間が長くなり、大きなリカバリー電流が発生して、損失増大につながり問題であった。ＭＩＳＦＥＴのプロセスは複雑であるため、ボディダイオードへの従来のｐｎ接合ダイオードのような結晶欠陥導入などによるマイノリティーキャリアの寿命制御が難しく、リカバリー時間が長く、リカバリー損失も非常に大きいことが普通であり、問題であった。【００１６】
更に、上記ＭＩＳＦＥＴと擬似ショットキーダイオードを一体化することも考えられるが、ＭＩＳＦＥＴ動作と擬似ショットキーダイオードを同一の構造において達成することは不可能であり、報告も無い。単にＭＩＳＦＥＴとして動作する微小素子と擬似ショットキーダイオードとして動作する微小素子を並列に並べて一体化した構造しかできず、小型化が難しく問題であった。実際には、スイッチング素子としてのＭＩＳＦＥＴと、ダイオードとしての擬似ショットキーダイオードとの素子の面積を足した総面積をさほど低減できない。【００１７】
炭化珪素半導体素子によって形成されたＭＩＳＦＥＴと擬似ショットキーダイオードはすでに報告がある（特許文献３）が、ＭＩＳＦＥＴ動作と擬似ショットキーダイオード動作は、素子構造においてトレードオフの関係にあることが述べられている。つまり、上述のＳｉ半導体に関しての説明でも有るように、同一の構造において、ＭＩＳＦＥＴ動作と擬似ショットキーダイオードを工業的に使えるような高性能で実現することは不可能であることが述べられている。【００１８】
上述の縦型のＭＩＳＦＥＴの構造を用いてダイオード動作をさせる擬似ショットキーダイオードに関しては、Ｓｉの素子（特許文献２）およびＳｉＣの素子（特許文献３）に関して、既に開示がある。これらのダイオードは、順方向電流の電気特性（ダイオード動作時に対して正方向の電流が流れ出すソース−ドレイン電圧：Ｖｆ０）を設計できることは開示されている（特許文献３の［００９７］段落）。つまり、ｐｎダイオードのビルトインポテンシャルよりも小さいソース−ドレイン電圧：Ｖｆ０で、ダイオード電流を流すことが出来る。この上述の縦型のＭＩＳＦＥＴの構造を用いてダイオード動作をさせる擬似ショットキーダイオードは、併合しきい電圧調整／ＳＩＲチャネル層を設計し、ソース−ゲート間に電圧を印加することにより、本来のＭＩＳＦＥＴとしても機能させることが出来ることも特許文献３の［０１００］段落に開示されている。この特許におけるチャネル層の濃度と膜厚の制御範囲は、１×１０15〜５×１０17ｃｍ-3、０．０５〜１μｍの範囲（特許文献３の［０１０１］段落）であり、“ＭＩＳＦＥＴ調整機能の用件と逆方向伝導ＳＩＲ機能の用件がトレードオフの関係にある”と開示している。【００１９】
つまり、この先行例で開示されている構造においては、チャネル層として厚さが０．０５μｍ以上、濃度がｎ型で５×１０17ｃｍ-3以下の膜が用いられており、上述のＳｉ半導体のＭＩＳＦＥＴまたは擬似ショットキーダイオードの構造の延長で素子が形成されていることを示している。【００２０】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、トランジスタ特性を有しつつも、ダイオードとしても機能しつつ、トランジスタの閾値電圧と、ダイオードの立ち上がり電圧がトレードオフにならない半導体素子を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の半導体素子は、金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、前記金属−絶縁体−半導体電界効果トランジスタは、第１導電型のボディ領域と、前記ボディ領域の少なくとも一部に接触する第２導電型のソース領域と、前記ボディ領域の一部分によって前記ソース領域から分離された第２導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第２導電型のチャネル層とを有するワイドバンドギャップ半導体、前記チャネル層の表面と接する絶縁膜、前記絶縁膜を介して前記チャネル層に対向するゲート電極、前記ソース領域に接触するソース電極、および前記ドリフト領域に電気的に接続されたドレイン電極を備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓが０ボルトのとき、前記ボディ領域の前記一部分と前記チャネル層との間のｐｎ接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記ｐｎ接合の接合面から厚さＤｂの空乏層が形成され、前記ワイドバンドギャップ半導体の誘電率をεｓ、前記絶縁膜の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０−１））が満たされる。【００２２】
ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、Ｖｆ０＜１ボルト、Ｄｓ＜２Ｄｉ、Ｎｂ＞１×１０17ｃｍ-3、およびＮｃ＞１×１０17ｃｍ-3が満たされる。【００２３】
ある実施形態において、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃ、前記ｐｎ接合のビルトインポテンシャルをＰｂｉ、電荷素量をｑとすると、（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞２が満たされる。【００２４】
ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃとするとき、Ｖｆ０＜０．５ボルト、Ｄｓ＜（２／３）・Ｄｉ、Ｎｂ＞１×１０18ｃｍ-3、およびＮｃ＞１×１０18ｃｍ-3が満たされる。【００２５】
ある実施形態において、前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度Ｎｃ、前記ＰＮ接合のビルトインポテンシャルをＰｂｉ、電荷素量をｑとすると、（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞４が満たされる。【００２６】
ある実施形態において、Ｄｓは１４ｎｍよりも大きい。【００２７】
ある実施形態において、ＮｂおよびＮｃのうちの少なくとも一方が１．４×１０19ｃｍ-3以下である。【００２８】
ある実施形態において、前記ワイドバンドギャップ半導体は炭化珪素から形成されており、Ｄｓは５０ｎｍよりも小さい。
【発明の効果】
【００２９】
本発明によれば、ダイオード電流をｐｎ接合からなるボディダイオードに殆ど流れることなく安定に動作する縦型のＭＩＳＦＥＴを提供可能とする。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態における半導体素子の断面概略図
【図２】図１の一部を拡大した模式断面図
【図３】（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ、本実施形態において、ｐボディ濃度（Ｎｂ）を変化させて、チャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）を変化させた際の、閾値（横軸）とＶｆ０（縦軸）との関係を示すグラフ
【図４】本実施形態において、Ｖｆ０＝１Ｖを達成するための範囲を示すグラフであり、（ａ）はチャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）、（ｂ）はチャネル層の濃度（Ｎｃ）と閾値（Ｖｔｈ）、（ｃ）は閾値（Ｖｔｈ）が２Ｖより大きくなる、チャネル層濃度（Ｎｃ）の有効領域を示すグラフ
【図５】本実施形態において、Ｖｆ０＝０．５Ｖを達成するための範囲を示すグラフであり、（ａ）はチャネル層の濃度（Ｎｃ）と膜厚（Ｄｃ）、（ｂ）はチャネル層の濃度（Ｎｃ）と閾値（Ｖｔｈ）、（ｃ）は閾値（Ｖｔｈ）が２Ｖより大きくなる、チャネル層濃度（Ｎｃ）の有効領域を示すグラフ（有効領域なし）
【図６】本実施形態における、チャネル層濃度（Ｎｃ）と、チャネル層の厚さ（Ｄｃ）および閾値（Ｖｔｈ）の関係を示すグラフ
【図７】（ａ）は半導体素子の従来例の断面概略図、（ｂ）は、その上面概略図であり、（ｃ）は、（ａ）の半導体素子にチャネル層を設けた半導体素子の断面概略図
【発明を実施するための形態】
【００３１】
以下、本発明による半導体素子の実施形態を説明する。
【００３２】
まず、図１を参照しながら、本実施形態における半導体素子の構成例を説明する。本実施形態の半導体素子は、炭化珪素半導体素子（パワー半導体デバイス）であり、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）１０００を含む。ＭＩＳＦＥＴの代表的な例がＭＯＳＦＥＴである。
【００３３】
ＭＩＳＦＥＴ１０００の炭化珪素半導体部分は、図１に示すように、第１導電型のボディ領域１３０と、ボディ領域１３０の少なくとも一部に接触する第２導電型のソース領域１４０と、ボディ領域１３０の一部分によってソース領域１４０から分離された第２導電型のドリフト領域１２０と、ソース領域１４０とドリフト領域１２０との間に位置するボディ領域１３０の前記一部分の表面と接する第２導電型のチャネル層１５０とを有する。
【００３４】
ＭＩＳＦＥＴ１０００は、さらに、チャネル層１５０の表面と接する絶縁膜１６０、絶縁膜１６０を介してチャネル層１５０に対向するゲート電極１６５、ソース領域１４０に接触するソース電極１４５を備えている。
【００３５】
本実施形態では、上記のドリフト領域１２０などを有する炭化ケイ素半導体部分は、第２導電型の炭化珪素半導体基板１１０によって支持され、基板１１０の裏面にはドレイン電極１７０が設けられている。ドレイン電極１７０は、ドリフト領域１２０と電気的に接続される。
【００３６】
本明細書では、ソース電極１４５の電位を基準とするドレイン電極１７０の電位をＶｄｓ、ソース電極１４５の電位を基準とするゲート電極１６５の電位をＶｇｓ、ＭＩＳＦＥＴ１０００のゲート閾値電圧をＶｔｈ、ドレイン電極１７０からソース電極１４５へ流れる電流の向きを「順方向」、ソース電極１４５からドレイン電極１７０へ流れる電流の向きを「逆方向」と定義する。
【００３７】
Ｖｇｓ≧Ｖｔｈの場合、ＭＩＳＦＥＴ１０００は、チャネル層１５０を介してドレイン電極１７０とソース電極１４５との間を導通する。
【００３８】
一方、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、ＭＩＳＦＥＴ１０００は、「順方向」に電流を流さず、Ｖｄｓ＜−Ｖｆ０ボルトのとき、ソース電極１４５からチャネル層１５０を介してドレイン電極１７０へ「逆方向」に電流を流すダイオードとして機能する。「逆方向」にダイオードが電流を流すとき、ダイオードにとっては「順方向電流」が流れることは言うまでもない。
【００３９】
以下、本明細書では、トランジスタがＯＦＦのときに、チャネル層１５０を介してソース電極１４５からドレイン電極１７０へ電流を流すダイオードを「チャネルダイオード」と称する。本発明の「チャネルダイオード」は、擬似ショットキーダイオードと同様に、小電流の場合にｐｎ接合のボディダイオードに電流が流れないことは言うまでも無いが、大電流になってもｐｎ接合のボディダイオードに電流が流れない、従来のＳｉの擬似ショットキーダイオードには無い特徴がある。
【００４０】
ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の前記一部分とチャネル層１５０との間のｐｎ接合により、チャネル層１５０のうち、チャネル層１５０の主面に垂直な方向からの平面視における少なくとも一部には、厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成される。また、このとき、ボディ領域１３０の前記一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。
【００４１】
本実施形態では炭化珪素半導体である「ワイドバンドギャップ半導体」の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、本実施形態の半導体素子では、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０−１））が満たされる。ここで、ダイオードの立ち上がり電圧は、ソース電極１４５に対するドレイン電極１７０の電位を０ボルトから低下させていくときにソース電極１４５からドレイン電極１７０に電流が流れ始める電位の大きさである。Ｖｆ０以上の順方向電圧がダイオードに印加されると、ダイオードを順方向電流が流れる。この順方向電流は、上述の定義にしたがえば、半導体素子にとっては「逆方向」に流れる電流である。
【００４２】
図２は、Ｖｇｓ＝０ボルトのときに、図１の破線部で囲む領域（ＭＯＳ型構造部）に形成される空乏層を模式的に示す拡大図である。図２に示すように、ボディ領域１３０とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、ボディ領域１３０にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。
【００４３】
このように、本実施形態における半導体素子は、第２導電型の炭化珪素半導体基板１１０と、基板１１０の表面上に形成された第２導電型の炭化珪素により構成されるドリフト領域１２０とを含んでいる。第２導電型のドリフト領域１２０は、基板１１０上に形成された炭化珪素層のうち、第１導電型のボディ領域１３０が形成された部分以外の部分（第２導電型部分）から構成されている。便宜的に、「ドリフト領域１２０」および「ボディ領域１３０」が形成される炭化珪素層を「ドリフト層」と称する場合がある。
【００４４】
本実施形態の炭化珪素半導体基板１１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、ドリフト領域１２０は、ｎ-領域である。すなわち、本実施形態では、第２導電型がｎ型、第１導電型がｐ型である。ｎ型とｐ型とは相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「−」の表記は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型ドーパント濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型ドーパント濃度が低いことを意味している。
【００４５】
上述のように、ドリフト層には、第１導電型のｐボディ領域１３０が形成され、ｐボディ領域１３０内には、第２導電型のソース領域１４０が形成されている。ソース領域１４０はｎ+型である。ｐボディ領域１３０は、ｐボディ層と称される場合がある。また、ｐボディ領域１３０は、ｐベース領域と称される場合がある。
【００４６】
ｐボディ領域１３０にはｐ+型のｐ+コンタクト領域１３２が形成されている。ソース領域１４０上にはソース電極１４５が形成されている。ソース電極１４５は、ｎ+ソース領域１４０およびｐ+コンタクト領域１３２の表面に形成され、ｎ+ソース領域１４０およびｐ+コンタクト領域１３２の両方と電気的に接触している。ｐ+コンタクト領域１３２は、さらにｐボディ領域１３０とも電気的に接触している。なお、ｐボディ領域１３０のドーパント濃度が十分に高い場合には、ｐ+コンタクト領域１３２を省略して、ソース電極１４５がｐボディ領域１３０と直接接する構成であってもよい。
【００４７】
ｎ-ドリフト領域１２０の表面部のうち、ｐボディ領域１３０に挟まれた領域は、（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域１２１として機能する。この領域はドリフト領域１２０からなるため、ＪＦＥＴ領域１２１における抵抗低減のために、第２導電型のドーパント（ここではｎ型）をイオン注入等により導入し、ドリフト領域１２０の他の部分よりもドーパント濃度を高くしてもよい。
【００４８】
ドリフト領域１２０上には、ｎ型のチャネル層１５０がｐボディ領域１３０およびｎ+ソース領域１４０の少なくとも一部に接して形成されている。本実施形態におけるチャネル層１５０は、ｐボディ領域１３０およびｎ+ソース領域１４０が形成されたドリフト層の上に、例えばエピタキシャル成長によって形成されている。チャネル層１５０は、図７（ｃ）に例示されているように、ｐボディ領域１３０の上部にｎ型不純物を注入して形成した領域であってもよい。チャネル層１５０の上にはゲート絶縁膜１６０が形成されている。ゲート絶縁膜１６０の上にはゲート電極１６５が形成されている。基板１１０の裏面には、ドレイン電極１７０が形成されている。
【００４９】
本発明者等は、ＭＩＳＦＥＴのチャネル周辺の構造におけるＦＥＴ動作と擬似ショットキーダイオード動作を詳細に解析することにより、下記の動作原理を発見し、この発見に基づいて、ＭＩＳＦＥＴかつダイオードとして動作可能な新しい半導体素子を発明した。すなわち、ダイオードに順方向電流が流れ出すドレイン電極―ソース電極間の最低電圧Ｖｆ０に関して一般式（後述する式７）を導出した。更に、ＭＩＳＦＥＴ動作として重要な、トランジスタをＯＮさせるゲート電極への印加電圧ＶｔｈとＶｆ０の関係に関して、一般式（後述する式８）を導出し、ＭＩＳＦＥＴの動作とダイオードの動作とがトレードオフとならずに両方成り立つ構造を見出した。
【００５０】
以下、本発明の動作原理を説明する。
【００５１】
前述したように、ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成される（図２）。また、このとき、ボディ領域１３０にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。したがって、半導体中に形成される空乏層の合計厚さＤｓは、以下の式で表される。
【数１】
2012056642.tif 000003
【００５２】
ＭＩＳＦＥＴのチャネル層１５０の周辺の空乏層に関して、下記の関係が成り立つことが必要である。
【数２】
2012056642.tif 000004
ここで、Ｅｍａｘは、半導体中でアバランシェによる電流が発生せずにｐｎ接合をリーク電流が流れない最大電界である。また、Ｐｂｉは、半導体のｐｎ接合のビルトインポテンシャルである。
【００５３】
この式を変形すると、以下の式が得られる。
【数３】
2012056642.tif 000005
【００５４】
この式２’に、Ｓｉ半導体の物性値Ｐｂｉ＝１Ｖ、Ｅｍａｘ＝０．３×１０6Ｖを代入すると、２・Ｐｂｉ／Ｅｍａｘ＝６．７×１０-6ｃｍ＝約７０ｎｍが得られる。したがって、以下の式が成立する。
【数４】
2012056642.tif 000006
【００５５】
ここで、電荷素量ｑを１．６×１０-19クーロン、チャネル層のドーパント濃度をＮｃとすると、ｐｎ接合部に形成される最も大きな電界Ｅは、ポアソンの式から以下の式で表される。
【数５】
2012056642.tif 000007
【００５６】
この電界ＥがＥｍａｘよりも小さくなるためには、以下の関係が成立するように、ＮｃおよびＤｓを設定する必要がある。
【数６】
2012056642.tif 000008
【００５７】
Ｓｉ半導体の場合において、Ｄｓを７０ｎｍ程度に設定すると、上式の右辺は、約２×１０17ｃｍ-3である。したがって、Ｎｃ（Ｓｉ）は、約２×１０17ｃｍ-3よりも小さい必要がある。
【００５８】
Ｓｉ半導体において、厚さが７０ｎｍよりも薄くドーパント濃度が約２×１０17ｃｍ-3よりも高いチャネル層を形成した場合、ソース電極１４５の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、チャネル層に電流を流さない状態を作ることが困難である。
【００５９】
このチャネル層の厚さおよびドーパント濃度として容認される範囲は、上述の従来技術について説明したように、Ｓｉチャネル層として厚さが０．１μｍ（１００ｎｍ）以上、ドーパント濃度がｎ型で２×１０17ｃｍ-3以下の層が用いられてきた（特許文献１）ことと矛盾しない。すなわち、チャネル層の周辺での、われわれの空乏層の機能に関する考察が、従来のＳｉ素子に関するノウハウによる設計指針と矛盾しないことが明らかとなった。
【００６０】
本発明者等が上記の考察をＳｉＣに適用した結果、従来のＳｉ半導体のチャネル層が満たすべき厚さおよびドーパント濃度の範囲から外れる領域でチャネル層１５０を形成することにより、半導体素子を安定動作させることができることを見出した。
【００６１】
ＳｉＣ半導体の物性値Ｐｂｉ＝約３Ｖ、Ｅｍａｘ＝約３×１０6Ｖを前述の式２および式５へ代入すると、以下の式が得られる。
Ｄｓ（ＳｉＣ）＞２×１０-6ｃｍ＝２０ｎｍ           （式３’）
Ｎｃ（ＳｉＣ）＜７×１０18ｃｍ-3                    （式５’）
【００６２】
ここで、チャネル層のドーパント濃度Ｎｃは厚さ方向に均一であると仮定し、ボディ領域のドーパント濃度Ｎｂがチャネル層のドーパント濃度Ｎｃよりも十分に高い場合を想定している。したがって、空乏層はボディ領域の側では薄く形成され、空乏層の厚さＤｓは、チャネル層の厚さＤｃにほぼ等しいと考えることができる。
【００６３】
上記の考察によれば、Ｓｉ系の半導体素子で必要とされていたチャネル層の厚さ（約７０ｎｍ）よりも薄いチャネル層でもＳｉＣ系の半導体素子では動作可能であることがわかる。また、Ｓｉ系の半導体素子で超えてはいけないとされていたチャネル層のドーパント濃度（２×１０17ｃｍ-3）よりも高いドーパント濃度のチャネル層でもＳｉＣ系の半導体素子では動作可能であることもわかる。
【００６４】
ここで、前述の仮定が成立せず、ＤｃとＤｂとがほぼ等しい場合を考える。例えば、ボディ領域のドーパント濃度Ｎｂとチャネル層のドーパント濃度Ｎｃとが同じオーダーの大きさを有する場合である。
【００６５】
Ｄｓ＝Ｄｃ＋Ｄｂなので、ＤｃとＤｂとがほぼ等しいとすると、Ｎｃは上記値の２倍の値でも、安定した動作が実現可能になる。すなわち、式５’から、Ｎｃ、Ｎｂ＜１．４×１０19ｃｍ-3でも、安定に機能することがわかる。つまり、ＮｃおよびＮｂのうちの少なくとも一方が、１．４×１０19ｃｍ-3未満であれば、ＳｉＣは半導体として安定に機能する。
【００６６】
また、上述のＤｓに関しては、ｐｎ接合の空乏層におけるポテンシャルドロップが半導体のｐｎ接合のビルトインポテンシャル（バンドギャップに対応）に一致するまで広がった場合を考えている。本発明のチャネル層とボディ領域との間のｐｎ接合のポテンシャルドロップは、ソース電極とゲート電極との間に電圧を印加しない場合、ノーマリーオンではないので、半導体（ＳｉＣ）ｐｎ接合のビルトインポテンシャル（バンドギャップに対応）よりも小さい。一方、Ｖｆ０は充分低く、大電流をチャネルダイオードに流した場合でもボディダイオードに電流が流れないようにするために、ポテンシャルドロップは２Ｖ以上にすることが好ましい。この場合、Ｄｓの下限値は２０ｎｍの２／３の値となる。したがって、以下の式が成立する。
Ｄｓ（ＳｉＣ）＞１４ｎｍ
【００６７】
本発明者等は、ＭＯＳ型のダイオードにおいて、チャネル層表面（酸化膜界面）におけるポテンシャルドロップＰｄが以下のようにあらわされることを見出した。
【数７】
2012056642.tif 000009
【００６８】
また、発明者の検討によると、ＰｄとＶｆ０の関係は、下記のようにあらわされる。
Ｖｆ０＝Ｐｂｉ−Ｐｄ
したがって、以下の式が成立する。
【数８】
2012056642.tif 000010
【００６９】
ＭＩＳＦＥＴに電流が流れ出すゲートしきい電圧Ｖｔｈは、Ｖｆ０の関数として、下記のようにあらわされることがわかった。
【数９】
2012056642.tif 000011
【００７０】
なお、εｉおよびＤｉは、それぞれ、絶縁膜１６０の誘電率および厚さである。ここで使われるＤｓは、電圧Ｖｔｈが印加された状態での半導体の空乏層の厚さであり、正確には、上記式７のＤｃ＋Ｄｂとは異なる。しかし、ｐボディ領域の濃度Ｎｂが十分に高い領域では、誤差はわずかで、ほぼＤｓ＝Ｄｃ＋Ｄｂとして計算してよいことを確認している。
【００７１】
ＭＩＳＦＥＴ動作において求められる安全動作の条件は、Ｖｔｈを正の値のある値以上に設定することである。例えばパワーエレクトロニクス回路で用いられるＭＩＳＦＥＴなどのスイッチング素子のゲート閾値電圧Ｖｔｈは通常２Ｖより大きい電圧が求められる。この２Ｖ以下の閾値電圧Ｖｔｈを有する素子は、スイッチング動作に伴って発生するノイズにより、電流の誤動作スイッチング動作が起こってしまい、安全動作を保障できない。
【００７２】
一方、ダイオードに順方向電流が流れ出すドレイン電極−ソース電極間の最低電圧Ｖｆ０をある値以下に設定することが必要である。特に、スイッチング素子として機能する場合に想定される大電流が、ダイオードとして機能した場合に逆方向に流れても、ダイオードの立ち上がり電圧Ｖｆ０が１Ｖより小さい値に設定されていると、寄生のボディダイオードに電流を殆ど流さない構成を実現できる。通常、ＭＩＳＦＥＴのスイッチング電流（正方向の電流）は、半導体素子からの発熱の問題等を考慮して、正方向のフォワード電圧Ｖｆが２Ｖより小さくなるように制限される。電圧Ｖｆは、ＭＩＳＦＥＴのスイッチング電流とＯＮ抵抗との積により定まる（電圧降下）。インバータ動作時に、この電流がダイオード電流として導通する。このため、ダイオード電流のフォワード電圧（逆方向のＶｆ）は、上記正方向のＶｆ（２Ｖ未満）にＶｆ０を足した値となる。この値は、Ｖｆ０が１Ｖ未満であれば、３Ｖ未満に制限される。３Ｖ未満のダイオードのフォワード電圧は、例えば炭化珪素のｐｎ接合のビルトインポテンシャル約３Ｖと同等またはそれ以下である。したがって、Ｖｆ０が１Ｖより小さい値であれば、電流は寄生のボディダイオードをほとんど流れない。
【００７３】
ＭＩＳＦＥＴ動作から要求されるＶｔｈ＞２Ｖの要件と、ダイオード動作から要求されるＶｆ０＜１Ｖの要件を考慮すると、式８から以下の式が導出される。
【数１０】
2012056642.tif 000012
【００７４】
上記の式９を変形すると、以下の式９’が得られる。
【数１１】
2012056642.tif 000013
【００７５】
この式９’におけるＶｔｈが２Ｖより大きい値になるには、以下の式を満たすようにＤｓを設定する必要がある。
【数１２】
2012056642.tif 000014
【００７６】
ＤｉおよびＶｆ０の設定値は、本発明の半導体素子を用いるときの状況によって変化し得る。このため、本発明の半導体素子では、与えられたＤｉおよびＶｆ０に基づいて、上記の式９”を満足するようにＤｓを設定することが本質的に重要である。
【００７７】
Ｖｆ０が１Ｖ未満のとき、上記の式は、以下の式に変形できる。
【数１３】
2012056642.tif 000015
【００７８】
半導体を炭化珪素、絶縁膜を酸化珪素とする炭化珪素のＭＩＳＦＥＴにおいては、εｓ／εｉ〜２．２であるので、以下の式が成立する。
【数１４】
2012056642.tif 000016
【００７９】
通常の炭化珪素半導体素子は、２０Ｖのゲート電圧で駆動されるため、Ｄｉは７０ｎｍに設定されるのが普通であり、Ｄｓは下記範囲が良好である。
【数１５】
2012056642.tif 000017
【００８０】
Ｖｔｈ＞２Ｖ、Ｖｆ０＜１Ｖの条件のもとで、式９を一般化して書くと、下記の式が得られる。
【数１６】
2012056642.tif 000018
【００８１】
式９から明らかなように、上式の最も左の項はＶｔｈ／Ｖｆ０に等しく、またＶｆ０は、式１３の真ん中の項の分母に等しい。このため、Ｖｔｈ＞２Ｖであれば、式１３の左側の不等式が成立する。また、Ｖｆ０＜１Ｖであれば、式７から、式１３の真ん中の項の分母が１よりも小さくなるため、その項は２／１＝２よりも大きくなり、式１３の右側の不等式が成立する。
【００８２】
ここで、Ｖｔｈ＞２Ｖのまま、ダイオードをさらに高性能化し、Ｖｆ０＜０．５Ｖとすると、式１０の代わりに以下の式が成立する。Ｖｆ０＜０．５Ｖとすれば、トランジスタがＯＦＦのときに、ソース電極１４５からドレイン電極１７０へ電流を流すためにソース・ドレイン間に印加する電圧を０．５Ｖ以下にできる。したがって、ＳｉＣのショットキーバリアダイオード素子（Ｖｆ０＝約０．８Ｖ）を用いた場合よりも低いソース・ドレイン間電圧でダイオード電流を流すことが可能になる。
【数１７】
2012056642.tif 000019
【００８３】
Ｄｉを７０ｎｍに設定すると、Ｄｓについて以下の式が得られる。
【数１８】
2012056642.tif 000020
【００８４】
Ｖｔｈ＞２Ｖ、Ｖｆ０＜０．５Ｖの条件のもとで、式９を一般化して書くと、下記の式が得られる。
【数１９】
2012056642.tif 000021
【００８５】
式９から明らかなように、上式の最も左の項はＶｔｈ／Ｖｆ０に等しく、またＶｆ０は、式１６の真ん中の項の分母に等しい。このため、Ｖｔｈ＞２Ｖであれば、式１６の左側の不等式が成立する。また、Ｖｆ０＜０．５Ｖであれば、式７から、式１６の真ん中の項の分母が０．５よりも小さくなるため、その項は２／０．５＝４よりも大きくなり、式１６の右側の不等式が成立する。
【００８６】
次に、図３（ａ）から（ｄ）を参照しながら、チャネル層のドーパント濃度Ｎｃおよび厚さＤｃによってＶｔｈおよびＶｆ０がどのように変化するかを説明する。
【００８７】
図３（ａ）の左側のグラフは、Ｎｂ＝１０20ｃｍ-3の場合における、ＮｃとＶｔｈおよびＶｆ０との関係を示している。ここで、Ｎｃは、１０16ｃｍ-3から１０20ｃｍ-3まで５段階で桁数を変化させている。グラフの縦軸はＶｆ０、横軸はＶｔｈである。グラフ中には、Ｖｆ０＝０．５Ｖ、１Ｖを示す直線と、Ｖｔｈ＝２Ｖを示す直線とが記載されている。一方、図３（ａ）の右側のグラフは、Ｎｂ＝１０20ｃｍ-3の場合における、ＤｃとＶｔｈおよびＶｆ０との関係を示している。ここで、Ｄｃは、１０ｎｍ、５０ｎｍ、１００ｎｍ、５００ｎｍ、１０００ｎｍである。このグラフの縦軸もＶｆ０、横軸はＶｔｈである。このグラフ中にも、Ｖｆ０＝０．５Ｖ、１Ｖを示す直線と、Ｖｔｈ＝２Ｖを示す直線とが記載されている。
【００８８】
図３（ｂ）、図３（ｃ）、図３（ｄ）のグラフは、それぞれ、図３（ａ）のグラフに対応している。図３（ｂ）、図３（ｃ）、図３（ｄ）のグラフは、それぞれ、Ｎｂが、１０19ｃｍ-3、１０18ｃｍ-3、１０17ｃｍ-3である点で異なる。
【００８９】
ＶｔｈとＶｆ０は、新たに導出された式７および式８により求めた。
【００９０】
Ｎｂが１０17ｃｍ-3の場合は、図３（ｄ）から、チャネル層のドーパント濃度Ｎｃと厚さＤｃがどのような値をとっても、Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たす条件は存在しないことがわかる。
【００９１】
Ｎｂが１０18ｃｍ-3の場合は、図３（ｃ）から、Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たすチャネルの濃度と厚さは存在するが、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすチャネルの濃度と厚さは存在しないことがわかる。
【００９２】
Ｎｂが１０19ｃｍ-3の場合は、図３（ｂ）から、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすチャネルの濃度と厚さが存在することがわかる。
【００９３】
Ｖｔｈ＞２ＶとＶｆ０＜１Ｖを同時に満たすためには、式１０、式１１、式１２、および、Ｎｂ＞１０17ｃｍ-3、Ｎｃ＞１０17ｃｍ-3が成立する必要がある。
【００９４】
一方、Ｖｔｈ＞２ＶとＶｆ０＜０．５Ｖを同時に満たすためには、式１４、式１５、および、Ｎｂ＞１０18ｃｍ-3、Ｎｃ＞１０18ｃｍ-3以下の式が成立する必要がある。
【００９５】
次に、図４（ａ）から（ｃ）を参照して、Ｖｆ０を１Ｖとした場合のＮｃに対するＤｃ、Ｖｔｈの依存性を説明する。
【００９６】
図４（ａ）は、Ｄｉ＝７０ｎｍ、Ｎｂ＝１×１０19ｃｍ-3との場合における、Ｖｆ０＝１ＶとなるＤｃのＮｃ依存性（範囲は従来例で示される最高濃度よりも少し高いＮｂ＝１×１０18ｃｍ-3まで示している）を示すグラフである。グラフの縦軸がＤｃ、横軸がＮｃである。なお、横軸の数値は、１０の指数を示している。例えば、「１６」は、１×１０16（ｃｍ-3）を意味し、「１６．５」は、１×１０16.5（ｃｍ-3）を意味する。これらの横軸の数値の意味は、以下に説明する図４（ｂ）、（ｃ）でも同様である。
【００９７】
図４（ａ）のグラフには、厚さが５０ｎｍを示す水平ラインが記載されている。従来、チャネル層の厚さＤｃは、５０ｎｍ以上の値に設定されるのが通常であった。Ｎｃが小さくなるほど、Ｄｃを大きくする必要がある。このＤｃの値以上（図４（ａ）のプロット点よりも上の領域）において、Ｖｆ０＜１Ｖとなり、ダイオード動作として本出願の目的を達成できることを意味する。
【００９８】
図４（ｂ）は、Ｄｉ＝７０ｎｍ、Ｎｂ＝１×１０19ｃｍ-3との場合における、上記Ｖｆ０＝１ＶとなるＤｃとした場合のＶｔｈのＮｃ依存性を示すグラフである。グラフの縦軸がＶｔｈ、横軸がＮｃである。グラフには、Ｖｔｈ＝２Ｖを示す水平ラインが記載されている。Ｖｆ０＝１Ｖを満たしかつ、Ｖｔｈを２Ｖよりも大きくにするには、Ｎｃを約１×１０17ｃｍ-3よりも高い値に設定するべきことがわかる。
【００９９】
図４（ｃ）は、図４（ａ）の一部と図４（ｂ）の一部とを併せて記載したグラフである。このグラフの左側縦軸はＤｃ、右側縦軸はＶｔｈ、横軸はＮｃである。図４（ｃ）からわかるように、Ｖｆ０＝１ＶとなるＤｃが５０ｎｍより厚く、かつ、Ｖｔｈが２Ｖより大きい領域の内部にプロットされている点が存在する。このことは、同時に満たすことの出来る領域がある。Ｖｆ０＝１Ｖの場合、チャネル層の厚さＤｃを５０ｎｍ以上に設定しても、Ｖｔｈ＞２Ｖを実現できることを意味している。
【０１００】
次に、図５を参照して、Ｖｆ０を０．５Ｖとした場合のＮｃに対するＤｃ、Ｖｔｈの依存性を説明する。図５（ａ）、（ｂ）、（ｃ）は、それぞれ、図４（ａ）、（ｂ）、（ｃ）に対応するグラフである。
【０１０１】
図５（ａ）からわかるように、チャネル層の厚さＤｃを厚くし５０ｎｍより大きい領域で、Ｖｆ０＝０．５Ｖを満たすことは出来る。しかし、図５（ｂ）からわかるように、Ｖｆ０＝０．５Ｖを満たすチャネル層の厚さＤｃで、図５のＮｃの濃度領域で、Ｖｔｈ＞２Ｖの領域にプロットされる点は存在しない。したがって、チャネル層の厚さＤｃが５０ｎｍより大きく、Ｎｃが１×１０18ｃｍ-3よりも小さい領域では、Ｖｆ０＝０．５Ｖ、Ｖｔｈ＞２Ｖの両方を達成することはできない。
【０１０２】
新たに導出された式９、１３により、Ｖｆ０＝０．５Ｖとすることが出来るＮｃとＤｃの関係、および、上記ＮｃとＤｃのときのＶｔｈを図６に示す。図６のグラフの縦軸はチャネル層の厚さＤｃ、横軸はチャネル層のドーパント濃度Ｎｃである。横軸の数値は、１０の指数を示している。例えば、「１８」は、１×１０18（ｃｍ-3）を意味する。図６より、Ｄｃ＜５０ｎｍ、Ｎｃ＞１×１０18ｃｍ-3であれば、Ｖｔｈ＞２Ｖとなる領域を形成することが出来ることがわかった。
【０１０３】
以上の説明からわかるように、Ｖｔｈ＞２Ｖを満足させながら、ダイオードの立ち上がり電圧Ｖｆ０を０．５Ｖ以下に低下させるには、チャネル層の厚さとドーパント濃度を適切な範囲に設定すればよいことがわかる。チャネル層の厚さＤｃが５０ｎｍよりも小さいことが好ましく、４０ｎｍ以下であることが更に好ましい。
【０１０４】
以上、Ｖｔｈ＞２Ｖを満足させながら、Ｖｆ０を０．５Ｖ以下に低下させる条件を詳細に説明してきた。本発明は、Ｖｔｈ＞２Ｖを満足させながら、Ｖｆ０を０．５Ｖと１．０Ｖとの間に値に設定する場合にも適用可能である。以下、Ｖｆ０が０．６Ｖ〜０．９Ｖの範囲内の値に設定するときの条件例を示す。
【０１０５】
【表１】
2012056642.tif 000022
表１におけるＶｔｈ／Ｖｆｏの下限値は、式１３、１６における最も右側の数値に相当する。
【０１０６】
上記実施の形態においては、プレーナ構造を有するＭＩＳＦＥＴを含む半導体素子について説明したが、本発明の半導体素子は、トレンチ構造を有するＭＩＳＦＥＴを含む半導体素子であってもよい。
【０１０７】
炭化珪素（ＳｉＣ）に関して詳しく説明したが、炭化珪素と同様にＧａＮなどの他のワイドギャップ半導体でも、本発明は実現できる。
【産業上の利用可能性】
【０１０８】
本発明によれば、ＭＩＳＦＥＴとして動作するときの閾値Ｖｔｈを十分に高い値に設定し、かつ、ＭＩＳＦＥＴをダイオードとして動作させるときの立ち上がり電圧の絶対値を十分に小さくすることができる。本発明は、部品点数を増やすことなく、安定にインバータなどのパワーエレクトロニクス回路を駆動する半導体素子を提供することができる。
【符号の説明】
【０１０９】
１１０  基板
１２０  ドリフト層
１２１  ＪＦＥＴ領域
１３０  ｐボディ領域
１３２  ｐ＋コンタクト領域
１４０  ソース領域
１４５  ソース電極
１５０  チャネル層
１６０  ゲート絶縁膜
１６５  ゲート電極
１７０  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成24年1月27日(2012.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
前記金属−絶縁体−半導体電界効果トランジスタは、
第１導電型のボディ領域と、
前記ボディ領域の少なくとも一部に接触する第２導電型のソース領域と、
前記ボディ領域の一部分によって前記ソース領域から分離された第２導電型のドリフト領域と、
前記ソース領域と前記ドリフト領域との間に位置する前記ボディ領域の前記一部分の表面と接する第２導電型のチャネル層と、
を有するワイドバンドギャップ半導体、
前記チャネル層の表面と接する絶縁膜、
前記絶縁膜を介して前記チャネル層に対向するゲート電極、
前記ソース領域に接触するソース電極、および
前記ドリフト領域に電気的に接続されたドレイン電極と、
を備え、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
Ｖｇｓ≧Ｖｔｈの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記チャネル層を介して前記ドレイン電極と前記ソース電極との間を導通し、
０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記チャネル層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓが０ボルトのとき、
前記ボディ領域の前記一部分と前記チャネル層との間のｐｎ接合により前記チャネル層の少なくとも一部には厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、前記ボディ領域の前記一部分には前記ｐｎ接合の接合面から厚さＤｂの空乏層が形成され、
前記ワイドバンドギャップ半導体の誘電率をεｓ、
前記絶縁膜の誘電率および厚さを、それぞれ、εｉおよびＤｉ、
ＤｃとＤｂの和をＤｓ、
前記ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、
Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０−１））
が満たされる、半導体素子。
【請求項２】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度をＮｃとするとき、
Ｖｆ０＜１ボルト、
Ｄｓ＜２Ｄｉ、
Ｎｂ＞１×１０17ｃｍ-3、および
Ｎｃ＞１×１０17ｃｍ-3
が満たされる、請求項１に記載の半導体素子。
【請求項３】
前記ボディ領域のドーパント濃度をＮｂ、
前記チャネル層のドーパント濃度をＮｃ、
前記ｐｎ接合のビルトインポテンシャルをＰｂｉ、
電荷素量をｑとすると、
（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞２
が満たされる、請求項２に記載の半導体素子。
【請求項４】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
前記ボディ領域のドーパント濃度をＮｂ、前記チャネル層のドーパント濃度をＮｃとするとき、
Ｖｆ０＜０．５ボルト、
Ｄｓ＜（２／３）・Ｄｉ、
Ｎｂ＞１×１０18ｃｍ-3、および
Ｎｃ＞１×１０18ｃｍ-3
が満たされる、請求項１に記載の半導体素子。
【請求項５】
前記ボディ領域のドーパント濃度をＮｂ、
前記チャネル層のドーパント濃度をＮｃ、
前記ＰＮ接合のビルトインポテンシャルをＰｂｉ、
電荷素量をｑとすると、
（１＋（εｓ／εｉ）・（Ｄｉ／Ｄｓ））＞２／（Ｐｂｉ−（０．５ｑ／εｓ）・（Ｎｂ・Ｄｂ（Ｄｂ＋２Ｄｃ）−Ｎｃ・Ｄｃ2））＞４
が満たされる、請求項４に記載の半導体素子。
【請求項６】
Ｄｓは１４ｎｍよりも大きい、請求項１から５のいずれかに記載の半導体素子。
【請求項７】
ＮｂおよびＮｃのうちの少なくとも一方が１．４×１０19ｃｍ-3以下である、請求項２から５のいずれかに記載の半導体素子。
【請求項８】
前記ワイドバンドギャップ半導体は炭化珪素から形成されており、
Ｄｓは５０ｎｍよりも小さい、請求項１に記載の半導体素子。
【国際調査報告】
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2012056642.tif 000031
2012056642.tif 000032
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