(57)【要約】ＣｏＣ技術によって半導体チップが積層された半導体装置において、各チップが任意のサイズであってもチップの小型化を実現する。第１接続端子（３）を有する第１チップ（１）と、第１チップの対向する面に第２接続端子（１０）を有する第２チップ（９）と、片面に第３接続端子（７）を有し、第１チップおよび第２チップの間に配置されたフィルム配線基板（８）とを備えた実装構造中間体が、第１チップの他の片面が対面するように第５接続端子（１３）を有するチップ搭載基板（１２）に搭載されている。フィルム配線基板には、第１チップおよび第２チップのいずれよりも外側へ出ている部分があり、その先端部には、配線によって第３の接続端子に接続された第４接続端子が設けられており、第１接続端子の一部は第２接続端子と接続され、第３接続端子は第１の接続端子の他の一部と接続され、第５接続端子が第４接続端子に接続されている。
2012086107.tif 000002
【特許請求の範囲】
【請求項１】
片面に第１の接続端子を有する第１の半導体チップと、
前記第１の半導体チップの前記片面に対向する面に第２の接続端子を有する第２の半導体チップと、
少なくとも片面に第３の接続端子を有し、前記第１の半導体チップおよび前記第２の半導体チップの間に配置されたフィルム配線基板とを備え、
前記第１の接続端子の少なくとも一部は、前記第２の接続端子の少なくとも一部と接続され、
前記第３の接続端子は、前記第１の接続端子の他の一部および前記第２の接続端子の他の一部のうち少なくともいずれかと接続されている、電子部品実装構造中間体。
【請求項２】
前記フィルム配線基板には、前記第１の半導体チップおよび前記第２の半導体チップのいずれの端部よりも外側へ出ている部分があり、
前記外側へ出ている部分の先端部には、配線によって前記第３の接続端子に接続された第４の接続端子が設けられている、請求項１に記載の電子部品実装構造中間体。
【請求項３】
前記フィルム配線基板は可撓性を有する、請求項２に記載の電子部品実装構造中間体。
【請求項４】
前記フィルム配線基板には、孔部が設けられており、
前記第１の接続端子の少なくとも一部と、前記第２の接続端子の少なくとも一部とは、前記孔部を介して接続されている、請求項２に記載の電子部品実装構造中間体。
【請求項５】
前記フィルム配線基板の外縁部の少なくとも１箇所には、切り欠きがある、請求項２に記載の電子部品実装構造中間体。
【請求項６】
前記フィルム配線基板は、複数の個片に分かれている、請求項２に記載の電子部品実装構造中間体。
【請求項７】
前記第１の半導体チップおよび前記第２の半導体チップは、相対して配置されており、前記第１の半導体チップおよび前記第２の半導体チップの相対する各辺の長さの差は、±５％以内である、請求項２に記載の電子部品実装構造中間体。
【請求項８】
請求項２〜７のいずれかに記載の電子部品実装構造中間体と、
第５の接続端子を有し、前記第１の半導体チップの他の片面が対面するように前記電子部品実装構造中間体が搭載されるチップ搭載基板とを備え、
前記第５の接続端子が、前記フィルム配線基板の前記第４の接続端子に接続されている、電子部品実装構造体。
【請求項９】
前記チップ搭載基板には、凹部が形成されており、
前記電子部品実装構造中間体は、前記第１の半導体チップが前記凹部に嵌るように、前記チップ搭載基板に搭載されている、請求項８に記載の電子部品実装構造体。
【請求項１０】
片面に第１の接続端子が形成された第１の半導体チップを、前記第１の接続端子が形成されていない面が対面するようにチップ搭載基板上に搭載する半導体チップ搭載工程と、
前記第１の半導体チップの前記第１の接続端子の一部と、フィルム配線基板の片面に形成された第３の接続端子とを電気的に接続する第１の端子接続工程と、
前記第１の半導体チップの前記フィルム配線基板を接続した側から、片面に第２の接続端子が形成された第２の半導体チップを重ね合わせて積層し、前記第３の接続端子に接続されていない前記第１の接続端子と、前記第２の接続端子とを電気的に接続する第２の端子接続工程と、
前記フィルム配線基板の、前記第１の半導体チップおよび前記第２の半導体チップのいずれの端部よりも外側へ出ている部分の先端部分に形成され、前記第３の接続端子に接続されている第４の接続端子を、前記チップ搭載基板上に形成されている第５の接続端子に電気的に接続する第３の端子接続工程とを備えた、電子部品実装構造体の製造方法。
【請求項１１】
前記第１の端子接続工程、前記第２の端子接続工程、前記半導体チップ搭載工程、前記第３の端子接続工程の順に処理する、請求項１０に記載の電子部品実装構造体の製造方法。
【請求項１２】
前記第１の端子接続工程、前記半導体チップ搭載工程、前記第３の端子接続工程、前記第２の端子接続工程の順に処理する、請求項１０に記載の電子部品実装構造体の製造方法。
【請求項１３】
前記半導体チップ搭載工程、前記第１の端子接続工程、前記第２の端子接続工程、前記第３の端子接続工程の順に処理する、請求項１０に記載の電子部品実装構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに代表される電子部品を積層することによって構成されるチップ・オン・チップ（ＣｏＣ）技術等を用いた、電子部品実装構造中間体、電子部品実装構造体およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型・軽量化、高機能・高性能化の要求は一段と激しさを増しており、扱うデータ量が飛躍的に増加している。【０００３】
これに伴い、電子機器にマウントされている半導体メモリのメモリ容量も増加し、高いデータ転送レートを有する半導体メモリが要求されている。【０００４】
一般に、この種の電子機器に搭載される半導体装置として、ロジック（コントローラ）およびメモリを１つのチップに集積したシステム・オン・チップ（ＳｏＣ）と、ロジックチップおよびメモリチップを積層して１つのパッケージに収納するシステム・イン・パッケージ（ＳｉＰ）がある。【０００５】
ＳｏＣは、半導体プロセスが複雑であり、それに伴いコストも高くなる。これに対してＳｉＰは、既存の半導体プロセスを用いてそれぞれ製造された複数の半導体チップをパッケージングして構成されるため、新たな半導体プロセスを開発する必要はなく、製造コストは比較的低い。このため、最近ではＳｉＰを用いた電子機器が増える傾向にある。【０００６】
また、ＳｉＰでは、寄生ＬＣＲを小さくしてデータ転送レートを高くすべく、マイクロバンプなどを介してチップ間を直接フリップチップ接続するチップ・オン・チップ（ＣｏＣ）技術が開発されている。【０００７】
このようなＣｏＣ技術を用いた半導体装置では、一般には下側にロジックチップを配置し、上側にメモリチップを積層するが、メモリチップのメモリ容量が大きくなると、ロジックチップよりも大型化する傾向がある。従ってこのような場合は、下側にメモリチップを配置し、上側にロジックチップを積層するのが一般的である（例えば、特許文献１参照）。【０００８】
この場合、上述のようなＣｏＣ技術を用いた半導体装置においても、ロジックチップおよびメモリチップに対しては別々に外部接続端子（パッド）を設けていたため、チップごとに外部接続端子を形成するための領域を別途確保する必要があった。さらに、ロジックチップおよびメモリチップのいずれかに貫通電極（ＴＳＶ）を形成する必要があり、各チップ自体の小型化と製造プロセス短縮化による低コスト化を十分に達成することができなかった。【０００９】
この問題を解決するために、上述のＣｏＣ技術によって、半導体メモリチップより小型である半導体論理回路チップを積層してなる半導体装置において、半導体メモリチップ側に外部接続用端子を集約して、半導体装置全体としての小型化と製造プロセスの短縮化を図ったものもある（例えば、特許文献２参照）。【００１０】
図１０（ａ）に、特許文献２に開示されている電子部品実装構造体の構成を示す断面図を示す。【００１１】
半導体メモリチップ８１の片面には、接続端子８６および外縁部に外部接続用端子８３が形成されており、接続端子８６と外部接続用端子８３は、半導体メモリチップ８１の内部配線層を介して電気的に接続されている。接続端子８６上には、突起電極８７が形成されている。【００１２】
片面に接続端子８５が形成された半導体論理回路チップ８０が、接続端子８５が突起電極８７に電気的に接触するように、ＣｏＣによって半導体メモリチップ８１に積層されている。【００１３】
また、半導体メモリチップ８１は、インターポーザ基板８２上に積層されており、インターポーザ基板８２の片面に形成された接続端子８４はスルーホール８８を介して反対面に形成されている突起電極８９に接続されている。【００１４】
半導体メモリチップ８１の外部接続用端子８３とインターポーザ基板８２の接続端子８４を、ワイヤ９１によるワイヤボンディングなどによって接続することにより、半導体論理回路チップ８０の接続端子８５は、突起電極８７、接続端子８６、外部接続用端子８３、ワイヤ９１、接続端子８４およびスルーホール８８を介して、インターポーザ基板８２の反対面の突起電極８９に電気的に接続される。【００１５】
このような構成とすることにより、半導体論理回路チップ８０における外部接続端子の設置を不要とし、半導体装置全体の小型化を実現している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−１０７５９号公報
【特許文献２】特開２０１０−１４１０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、図１０（ａ）に示したような従来の構成の半導体装置では、半導体メモリチップと半導体論理回路チップのサイズによっては、チップおよび半導体装置全体の小型化を十分に達成できない場合があった。【００１８】
この課題について、以下に説明する。【００１９】
特許文献２に開示されている半導体装置では、図１０（ａ）に示すように、半導体メモリチップ８１側の外部接続用端子８３とインターポーザ基板８２の接続端子８４とを接続する際に、ワイヤ９１によるワイヤボンディングなどによって接続するため、半導体論理回路チップ８０に対して、半導体メモリチップ８１は少なくとも外部接続用端子８３の領域分はチップサイズを大きくする必要がある。【００２０】
図１０（ｂ）に、従来構造の電子部品実装構造体として、半導体メモリチップ８１と同じサイズの半導体論理回路チップ９０を用いた場合の構成を示す断面図を示す。【００２１】
図１０（ｂ）に示すように、半導体論理回路チップ９０と半導体メモリチップ８１が同じサイズの場合、半導体メモリチップ８１の外部接続用端子８３からワイヤ９１（図中点線で示す）を引き出す時に、半導体論理回路チップ９０にワイヤ９１が干渉するため、ワイヤボンディングすることができなくなる（図中矢印参照）。その結果、半導体メモリチップ８１のサイズをさらに大きくしなければならず、チップおよび半導体装置全体の小型化を十分に達成することができなかった。【００２２】
本発明は、上記従来の課題を考慮して、ＣｏＣ技術によって、少なくとも２つの半導体チップが積層された半導体装置において、各チップが任意のサイズであってもチップの小型化が可能な電子部品実装構造中間体、電子部品実装構造体およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上述した課題を解決するために、第１の本発明は、
片面に第１の接続端子を有する第１の半導体チップと、
前記第１の半導体チップの前記片面に対向する面に第２の接続端子を有する第２の半導体チップと、
少なくとも片面に第３の接続端子を有し、前記第１の半導体チップおよび前記第２の半導体チップの間に配置されたフィルム配線基板とを備え、
前記第１の接続端子の少なくとも一部は、前記第２の接続端子の少なくとも一部と接続され、
前記第３の接続端子は、前記第１の接続端子の他の一部および前記第２の接続端子の他の一部のうち少なくともいずれかと接続されている、電子部品実装構造中間体である。【００２４】
また、第２の本発明は、
前記フィルム配線基板には、前記第１の半導体チップおよび前記第２の半導体チップのいずれの端部よりも外側へ出ている部分があり、
前記外側へ出ている部分の先端部には、配線によって前記第３の接続端子に接続された第４の接続端子が設けられている、第１の本発明の電子部品実装構造中間体である。【００２５】
また、第３の本発明は、
前記フィルム配線基板は可撓性を有する、第２の本発明の電子部品実装構造中間体である。【００２６】
また、第４の本発明は、
前記フィルム配線基板には、孔部が設けられており、
前記第１の接続端子の少なくとも一部と、前記第２の接続端子の少なくとも一部とは、前記孔部を介して接続されている、第２の本発明の電子部品実装構造中間体である。【００２７】
また、第５の本発明は、
前記フィルム配線基板の外縁部の少なくとも１箇所には、切り欠きがある、第２の本発明の電子部品実装構造中間体である。【００２８】
また、第６の本発明は、
前記フィルム配線基板は、複数の個片に分かれている、第２の本発明の電子部品実装構造中間体である。【００２９】
また、第７の本発明は、
前記第１の半導体チップおよび前記第２の半導体チップは、相対して配置されており、前記第１の半導体チップおよび前記第２の半導体チップの相対する各辺の長さの差は、±５％以内である、第２の本発明の電子部品実装構造中間体である。【００３０】
また、第８の本発明は、
第２〜第７のいずれかの本発明の電子部品実装構造中間体と、
第５の接続端子を有し、前記第１の半導体チップの他の片面が対面するように前記電子部品実装構造中間体が搭載されるチップ搭載基板とを備え、
前記第５の接続端子が、前記フィルム配線基板の前記第４の接続端子に接続されている、電子部品実装構造体である。【００３１】
また、第９の本発明は、
前記チップ搭載基板には、凹部が形成されており、
前記電子部品実装構造中間体は、前記第１の半導体チップが前記凹部に嵌るように、前記チップ搭載基板に搭載されている、第８の本発明の電子部品実装構造体である。【００３２】
また、第１０の本発明は、
片面に第１の接続端子が形成された第１の半導体チップを、前記第１の接続端子が形成されていない面が対面するようにチップ搭載基板上に搭載する半導体チップ搭載工程と、
前記第１の半導体チップの前記第１の接続端子の一部と、フィルム配線基板の片面に形成された第３の接続端子とを電気的に接続する第１の端子接続工程と、
前記第１の半導体チップの前記フィルム配線基板を接続した側から、片面に第２の接続端子が形成された第２の半導体チップを重ね合わせて積層し、前記第３の接続端子に接続されていない前記第１の接続端子と、前記第２の接続端子とを電気的に接続する第２の端子接続工程と、
前記フィルム配線基板の、前記第１の半導体チップおよび前記第２の半導体チップのいずれの端部よりも外側へ出ている部分の先端部分に形成され、前記第３の接続端子に接続されている第４の接続端子を、前記チップ搭載基板上に形成されている第５の接続端子に電気的に接続する第３の端子接続工程とを備えた、電子部品実装構造体の製造方法である。【００３３】
また、第１１の本発明は、
前記第１の端子接続工程、前記第２の端子接続工程、前記半導体チップ搭載工程、前記第３の端子接続工程の順に処理する、第１０の本発明の電子部品実装構造体の製造方法である。【００３４】
また、第１２の本発明は、
前記第１の端子接続工程、前記半導体チップ搭載工程、前記第３の端子接続工程、前記第２の端子接続工程の順に処理する、第１０の本発明の電子部品実装構造体の製造方法である。【００３５】
また、第１３の本発明は、
前記半導体チップ搭載工程、前記第１の端子接続工程、前記第２の端子接続工程、前記第３の端子接続工程の順に処理する、第１０の本発明の電子部品実装構造体の製造方法である。
【発明の効果】
【００３６】
本発明により、ＣｏＣ技術によって、少なくとも２つの半導体チップが積層された半導体装置において、各チップが任意のサイズであってもチップの小型化が可能な電子部品実装構造中間体、電子部品実装構造体およびその製造方法を提供できる。
【図面の簡単な説明】
【００３７】
【図１】（ａ）本発明の第１の実施の形態にかかる電子部品実装構造体の構成を示す断面図、（ｂ）本発明の第１の実施の形態にかかる電子部品実装構造体の構成を示す平面図
【図２】（ａ）〜（ｆ）本発明の第１の実施の形態にかかる電子部品実装構造体の形成工程を示す断面図
【図３】（ａ）本発明の第１の実施の形態における、半導体論理回路チップ上にフィルム配線基板を重ね合わせた時の平面図、（ｂ）本発明の第１の実施の形態において他の構成のフィルム配線基板を用いた場合の、半導体論理回路チップ上にフィルム配線基板を重ね合わせた時の平面図、（ｃ）本発明の第１の実施の形態において他の構成のフィルム配線基板を用いた場合の、半導体論理回路チップ上にフィルム配線基板を重ね合わせた時の平面図
【図４】（ａ）本発明の第１の実施の形態において、半導体メモリチップよりもサイズの大きい半導体論理回路チップを用いた場合の電子部品実装構造体の断面図、（ｂ）本発明の第１の実施の形態において、半導体論理回路チップよりもサイズの大きい半導体メモリチップを用いた場合の電子部品実装構造体の断面図
【図５】（ａ）〜（ｆ）本発明の第２の実施の形態にかかる電子部品実装構造体の形成工程を示す断面図
【図６】本発明の第３の実施の形態にかかる電子部品実装構造体の構成を示す断面図
【図７】本発明の第４の実施の形態にかかる電子部品実装構造体の構成を示す断面図
【図８】本発明の第５の実施の形態にかかる電子部品実装構造体の構成を示す断面図
【図９】本発明の第６の実施の形態にかかる電子部品実装構造体の構成を示す断面図
【図１０】（ａ）従来の電子部品実装構造体の構成を示す断面図、（ｂ）課題を説明するための、従来の電子部品実装構造体の構成を示す断面図
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については、同じ符号を付しており説明を省略する場合がある。
【００３９】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態にかかる電子部品実装構造体の構成を示す断面図であり、図１（ｂ）は、本実施の形態にかかる電子部品実装構造体の構成を示す平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ間の断面を示している。
【００４０】
第１平面１０１および第２平面１０２を有する半導体論理回路チップ１と、第３平面１０３および第４平面１０４を有する半導体メモリチップ９とを重ねあわせ、半導体論理回路チップ１と半導体メモリチップ９の間に、可撓性を有するフィルム配線基板８が配置されて、本実施の形態の電子部品実装構造中間体６０を構成している。
【００４１】
突起電極４および突起電極１１を介して第２平面１０２の接続端子群２と第３平面１０３の接続端子群１０が電気的に接続され、第２平面１０２の接続端子群３とフィルム配線基板８上の接続端子群７とが突起電極５を介して電気的に接続されている。
【００４２】
さらに、片面に接続端子群１３および他方の面に接続端子群１４を有し、両者を接続するスルーホール１５を有する樹脂基板(インターポーザ基板)１２上に、本実施の形態の電子部品実装構造中間体６０が搭載され、本実施の形態の電子部品実装構造体を構成している。
【００４３】
フィルム配線基板８上に形成された接続端子群１６と樹脂基板１２上に形成された接続端子群１３とが突起電極１７を介して電気的に接続している。さらに、樹脂基板１２上に形成された接続端子群１４に突起電極１８が形成されている。フィルム配線基板８には、フィルム配線層６が形成されており、このフィルム配線層６によって接続端子群７と接続端子群１６は電気的に接続されている。
【００４４】
なお、半導体論理回路チップ１が、本発明の第１の半導体チップの一例にあたり、半導体メモリチップ９が、本発明の第２の半導体チップの一例にあたる。また、接続端子群２が、本発明の、第１の接続端子の少なくとも一部の一例にあたり、接続端子群３が、本発明の、第１の接続端子の他の一部の一例にあたる。また、接続端子群１０が、本発明の第２の接続端子の一例にあたる。また、接続端子群７が、本発明の第３の接続端子の一例にあたり、接続端子群１６が、本発明の第４の接続端子の一例にあたる。また、樹脂基板１２が、本発明のチップ搭載基板の一例にあたり、接続端子群１３が、本発明の第５の接続端子の一例にあたる。
【００４５】
図２（ａ）〜（ｆ）に、本実施の形態にかかる電子部品実装構造体の形成工程を示す断面図を示す。
【００４６】
図１に示した電子部品実装構造体は、図２の工程により作製することができる。図２を用いて、本実施の形態の電子部品実装構造体の作製方法について以下に説明する。
【００４７】
はじめに、図２（ａ）に示すように、半導体材料からなる半導体論理回路チップ１の片面上に接続端子群２および接続端子群３を形成し、さらに接続端子群２の上に突起電極４を形成し、接続端子群３の上に突起電極５を形成する。
【００４８】
つぎに、図２（ｂ）に示すように、片面にフィルム配線層６および接続端子群７が形成されたフィルム配線基板８を半導体論理回路チップ１の上に重ね合わせ、突起電極５と接続端子群７とを電気的に接続する。なお、この時、半導体論理回路チップ１とフィルム配線基板８の間に封止樹脂を注入して接続しても良い。
【００４９】
なお、フィルム配線層６が、本発明の、第３の接続端子と第４の接続端子とを接続する配線の一例にあたる。
【００５０】
また、半導体論理回路チップ１にフィルム配線基板８を重ね合わせて接続端子群３と接続端子群７を電気的に接続する図２（ｂ）に示す工程が、本発明の第１の端子接続工程の一例にあたる。
【００５１】
ここで、本実施の形態のおけるフィルム配線基板の構成について説明する。
【００５２】
図２（ｂ）のように半導体論理回路チップ１上にフィルム配線基板８を重ね合わせた時の平面図を図３（ａ）に示す。
【００５３】
この場合、図３（ａ）のように、フィルム配線層６と接続端子群７が形成されたフィルム配線基板８は４つの個片に分けられており、突起電極４に干渉しないように半導体論理回路チップ１の上に重ね合わせられる。
【００５４】
このようにフィルム配線基板８を４つの個片に分けるような構成とすることにより、後述する図３（ｂ）及び図３（ｃ）に示すような４つの個片の内側が繋がっている構成と比較して、ＣｏＣ技術を用いた半導体装置において、フィルム配線基板８の接続端子群７と半導体論理回路チップ１の接続端子群３を電気的に接続する際に、他の個片部分からの影響を受け難いため、フィルム配線基板８の伸縮によって生じる接続端子の位置ずれを緩和することが可能となる。
【００５５】
図３（ｂ）および図３（ｃ）に、他の構成のフィルム配線基板を用いた場合の、半導体論理回路チップ１上にフィルム配線基板を重ね合わせた時の平面図を示す。
【００５６】
図３（ｂ）に示すフィルム配線基板２３は、フィルム配線層６と接続端子群７が形成されたフィルム配線基板８に対して、４つの個片には分けられておらず、くりぬき孔１９と端部４ヶ所に切り欠き２０を形成したものであり、突起電極４に干渉しないように半導体論理回路チップ１の上に重ね合わせられる。
【００５７】
このようにフィルム配線基板２３の４角に切り欠き２０を形成した構成とすることにより、図３（ｃ）に示すような切り欠き２０が形成されていない構成と比較して、フィルム配線基板２３の接続端子群１６と樹脂基板の接続端子群１３を電気的に接続する際に、フィルム配線基板２３の屈曲によって生じる接続端子群の位置ずれを緩和することが可能となる。尚、４角の全てに切り欠き２０が形成されていなくてもよく、少なくとも１つの角に切り欠き２０が形成されていればよい。
【００５８】
なお、くりぬき孔１９が、本発明の孔部の一例にあたる。
【００５９】
また、図３（ｃ）に示すフィルム配線基板２４は、フィルム配線層６と接続端子群７が形成されたフィルム配線基板８に対して、４つの個片には分けられておらず、くりぬき孔１９を形成したものであり、突起電極４に干渉しないように半導体論理回路チップ１の上に重ね合わせられる。
【００６０】
このような構成とすることにより、ＣｏＣ技術を用いた半導体装置において、フィルム配線基板２４の接続端子群７と半導体論理回路チップ１の接続端子群３を一括で電気的に接続することが可能となり、製造プロセスの短縮が可能となる。
【００６１】
図２（ｂ）のように半導体論理回路チップ１上にフィルム配線基板８を重ね合わせた後、つぎに、図２（ｃ）に示すように、片面上に接続端子群１０を形成し、さらにその上に突起電極１１を形成した、半導体材料からなる半導体メモリチップ９を、フィルム配線基板８の上に重ね合わせ、突起電極４と突起電極１１とを電気的に接続する。
【００６２】
なお、半導体メモリチップ９を、半導体論理回路チップ１上に搭載されたフィルム配線基板８の上に重ね合わせたときの図２（ｃ）に示す構成が、本発明の電子部品実装構造中間体の一例にあたる。
【００６３】
また、フィルム配線基板８の上から半導体メモリチップ９を重ね合わせて接続端子群２と接続端子群１０を電気的に接続する図２（ｃ）に示す工程が、本発明の第２の端子接続工程の一例にあたる。
【００６４】
つぎに、図２（ｄ）に示すように、樹脂基板１２上に、半導体論理回路チップ１に半導体メモリチップ９を重ね合わせた図２（ｃ）に示す構成の電子部品実装構造中間体６０を搭載する。この樹脂基板１２の片面には、接続端子群１３が形成され、他方の面には接続端子群１４が形成されている。又、樹脂基板１２には、接続端子群１３と接続端子群１４を接続するスルーホール１５が形成されており、接続端子群１３上に突起電極１７が形成されている。
【００６５】
なお、ここでは図示していないが、半導体論理回路チップ１と樹脂基板１２は接着剤などを介して密着している。また、ここでは、接続端子群１３上に突起電極１７を形成しているが、フィルム配線基板８に形成された接続端子群１６上に突起電極１７を形成しても良い。
【００６６】
つぎに、図２（ｅ）に示すように、フィルム配線基板８上に形成された接続端子群１６と樹脂基板１２上に形成された接続端子群１３とを突起電極１７を介して電気的に接続する。
【００６７】
なお、半導体論理回路チップ１を樹脂基板１２上に搭載する図２（ｄ）に示す工程が、本発明の半導体チップ搭載工程の一例にあたる。また、フィルム配線基板８上に形成された接続端子群１６と樹脂基板１２上に形成された接続端子群１３を電気的に接続する図２（ｅ）に示す工程が、本発明の第３の端子接続工程の一例にあたる。
【００６８】
最後に、図２（ｆ）に示すように、樹脂基板１２上に形成された接続端子群１４上に突起電極１８を形成することによって電子部品実装構造体を作製することができる。
【００６９】
なお、本実施の形態では、半導体論理回路チップ１と半導体メモリチップ９は、ともに５ｍｍ×５ｍｍの同一サイズであり、樹脂基板１２は、１４ｍｍ×１４ｍｍのサイズであるが、両者のチップにいかなる大小関係があっても良い。  
【００７０】
図４（ａ）は、５ｍｍ×５ｍｍの半導体メモリチップ９に対して、８ｍｍ×８ｍｍの半導体論理回路チップ２１を用いた場合の、本実施の形態の電子部品実装構造体の断面図を示している。
【００７１】
また、図４（ｂ）は、５ｍｍ×５ｍｍの半導体論理回路チップ１に対して、８ｍｍ×８ｍｍの半導体メモリチップ２９を用いた場合の、本実施の形態の電子部品実装構造体の断面図を示している。
【００７２】
また、本実施の形態において、接続端子群２、３、１０は、例えばアルミニウムなどによって形成されているが、銅のようにアルミニウムよりも導電率が高い金属を用いても良い。さらに、銅にニッケル／金めっき処理を施して酸化しにくい状態にしても良い。
【００７３】
また、接続端子群７、１３、１４、１６は、例えば銅などによって形成されているが、さらにニッケル／金めっき処理を施して酸化しにくい状態にしても良い。
【００７４】
また、突起電極４、５、１１、１７、１８は、例えば半田などによって形成されているが、銅や金のような金属を用いても良い。
【００７５】
また、フィルム配線層６は、例えば銅などによって形成されているが、さらにニッケル／金めっき処理を施して酸化しにくい状態にしても良い。
【００７６】
また、フィルム配線基板８は、例えばポリイミド（ＰＩ）などによって形成されているが、液晶ポリマー（ＬＣＰ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、アラミドなどの絶縁材料を用いても良い。
【００７７】
また、樹脂基板１２は、例えばガラスエポキシ基板などによって形成されているが、ビルドアップ基板、アラミドエポキシ基板、セラミック基板などを用いても良い。
【００７８】
さらに、図２では図示していないが、重ね合わせた半導体論理回路チップ１と半導体メモリチップ９間の空隙やフィルム配線基板８と樹脂基板１２間の空隙を、モールド樹脂によって封止しても良い。
【００７９】
なお、図２（ｂ）から図２（ｃ）の工程において、先にフィルム配線基板８を半導体メモリチップ９に張り合わせた後に、その半導体メモリチップ９を半導体論理回路チップ１の上に重ね合わせ、突起電極５と接続端子群７とを電気的に接続し、突起電極４と突起電極１１とを電気的に接続しても良い。
【００８０】
また、本実施の形態では、図２（ｃ）に示す電子部品実装構造中間体６０を形成した後に、樹脂基板１２上に搭載する（図２（ｄ））こととしたが、図２（ａ）に示す半導体論理回路チップ１を、先に樹脂基板１２上に搭載しておいて、その後に、図２（ｂ）、（ｃ）、（ｅ）、（ｆ）の工程を順に行なうようにしてもよい。
【００８１】
このように、本実施の形態の電子部品実装構造体は、半導体論理回路チップ１と半導体メモリチップ９の間に可撓性を有するフィルム配線基板８を配置し、チップの接続端子群同士を電気的に接続し、フィルム配線基板８と半導体論理回路チップ１の接続端子群同士を電気的に接続し、さらに、樹脂基板１２とフィルム配線基板８の接続端子群同士を電気的に接続していることを特徴としている。
【００８２】
このような構成としたことにより、ＣｏＣ技術によって、半導体メモリチップと半導体論理回路チップとを重ね合わせた半導体装置において、各チップが同じサイズ（各チップの相対する各辺の長さの差が５％以内）であっても樹脂基板への接続が可能となり、フィルム配線基板を用いることで高速信号の伝送特性が向上する。さらに、半導体論理回路チップの接続端子群と半導体メモリチップの接続端子群を接続する際の位置ずれを緩和することが可能な半導体パッケージを容易に作製することができる。
【００８３】
（第２の実施の形態）
図５（ａ）〜（ｆ）は、本発明の第２の実施の形態にかかる電子部品実装構造体の形成工程を示す断面図である。
【００８４】
本実施の形態で作製する電子部品実装構造体の構造は、図１に示す第１の実施の形態の電子部品実装構造体と同様であるが、その作製方法が第１の実施の形態とは異なる。
【００８５】
以下に、本実施の形態における電子部品実装構造体の作製方法について説明する。
【００８６】
はじめに、図５（ａ）に示すように、半導体材料からなる半導体論理回路チップ３１の片面上に接続端子群２および接続端子群３を形成し、さらに接続端子群２の上に突起電極４を形成し、接続端子群３の上に突起電極５を形成する。
【００８７】
つぎに、図５（ｂ）に示すように、片面にフィルム配線層６および接続端子群７が形成されたフィルム配線基板３４を半導体論理回路チップ３１の上に重ね合わせ、突起電極５と接続端子群７とを電気的に接続する。この時、フィルム配線基板３４は、突起電極４に干渉しないように半導体論理回路チップ３１の上に積層されている。
【００８８】
なお、本実施の形態における図５（ａ）および（ｂ）に示す工程は、第１の実施の形態の図２（ａ）および（ｂ）に示す工程と同じである。
【００８９】
つぎに、図５（ｃ）に示すように、樹脂基板（インターポーザ基板）３２上に、フィルム配線基板３４を重ね合わせた半導体論理回路チップ３１を搭載する。この樹脂基板３２の片面には、接続端子群１３が形成され、他方の面には接続端子群１４が形成されている。又、樹脂基板３２には、接続端子群１３と接続端子群１４を接続するスルーホール１５が形成されており、接続端子群１３上に突起電極１７が形成されている。
【００９０】
なお、ここでは図示していないが、半導体論理回路チップ３１と樹脂基板３２は接着剤などを介して密着している。また、ここでは、接続端子群１３上に突起電極１７を形成しているが、フィルム配線基板３４に形成された接続端子群１６上に突起電極１７を形成しても良い。
【００９１】
つぎに、図５（ｄ）に示すように、フィルム配線基板３４上に形成された接続端子群１６と樹脂基板３２上に形成された接続端子群１３とを突起電極１７を介して電気的に接続する。
【００９２】
つぎに、図５（ｅ）に示すように、片面上に接続端子群１０を形成し、さらにその上に突起電極１１を形成した、半導体材料からなる半導体メモリチップ３３を、フィルム配線基板３４の上に重ね合わせ、突起電極４と突起電極１１とを電気的に接続する。
【００９３】
なお、半導体論理回路チップ３１を樹脂基板３２上に搭載する図５（ｃ）に示す工程が、本発明の半導体チップ搭載工程の一例にあたる。また、フィルム配線基板３４上に形成された接続端子群１６と樹脂基板３２上に形成された接続端子群１３を電気的に接続する図５（ｄ）に示す工程が、本発明の第３の端子接続工程の一例にあたる。また、フィルム配線基板３４の上から半導体メモリチップ３３を重ね合わせて接続端子群２と接続端子群１０を電気的に接続する図５（ｅ）に示す工程が、本発明の第２の端子接続工程の一例にあたる。
【００９４】
最後に、図５（ｆ）に示すように、樹脂基板３２上に形成された接続端子群１４上に突起電極１８を形成することによって電子部品実装構造体を作製することができる。
【００９５】
なお、本実施の形態において、半導体論理回路チップ３１は８×８ｍｍのサイズであり、半導体メモリチップ３３は５ｍｍ×１０ｍｍのサイズであり、樹脂基板３２は、３５ｍｍ×３５ｍｍのサイズである。
【００９６】
また、ここでは図示していないが、重ね合わせた半導体論理回路チップ３１と半導体メモリチップ３３間の空隙やフィルム配線基板３４と樹脂基板３２間の空隙を、モールド樹脂によって封止しても良い。
【００９７】
このように、本実施の形態は、半導体論理回路チップ３１と半導体メモリチップ３３の間に可撓性を有するフィルム配線基板３４を配置した電子部品実装構造中間体６０を備えた電子部品実装構造体において、フィルム配線基板３４と半導体論理回路チップ３１の接続端子群同士を電気的に接続し、樹脂基板３２とフィルム配線基板３４の接続端子群同士を電気的に接続し、さらに、チップの接続端子群同士を電気的に接続していることを特徴としている。
【００９８】
このような構成としたことにより、ＣｏＣ技術によって、半導体メモリチップと半導体論理回路チップとを重ね合わせた半導体装置において、各チップが任意のサイズであっても樹脂基板への接続が可能となり、フィルム配線基板を用いることで高速信号の伝送特性が向上する。さらに、フィルム配線基板の接続端子群と樹脂基板の接続端子群を電気的に接続する際の位置ずれを緩和することが可能な半導体パッケージを容易に作製することができる。
【００９９】
（第３の実施の形態）
図６は、本発明の第３の実施の形態にかかる電子部品実装構造体の構成を示す断面図である。
【０１００】
本実施の形態の電子部品実装構造体は、図１に示した第１の実施の形態の電子部品実装構造体と比較すると、フィルム配線基板４０が可撓性を有していない点と、樹脂基板４１の半導体論理回路チップ１が搭載される部分に窪み部１１０が形成されている点が異なる。
【０１０１】
図６に示すように、第１平面１０１および第２平面１０２を有する半導体論理回路チップ１と、第３平面１０３および第４平面１０４を有する半導体メモリチップ９とを重ねあわせ、半導体論理回路チップ１と半導体メモリチップ９の間に、可撓性を有していないフィルム配線基板４０が配置されて、本実施の形態の電子部品実装構造中間体６１を構成している。
【０１０２】
突起電極４および突起電極１１を介して第２平面１０２の接続端子群２と第３平面１０３の接続端子群１０が電気的に接続され、第２平面１０２の接続端子群３とフィルム配線基板４０上の接続端子群７とが突起電極５を介して電気的に接続されている。
【０１０３】
さらに、片面に接続端子群１３および他方の面に接続端子群１４を有し、両者を接続するスルーホール１５を有する樹脂基板(インターポーザ基板)４１上に形成された窪み部１１０に、半導体論理回路チップ１部分が嵌るように本実施の形態の電子部品実装構造中間体６１が搭載され、本実施の形態の電子部品実装構造体を構成している。
【０１０４】
フィルム配線基板４０上に形成された接続端子群１６と樹脂基板４１上に形成された接続端子群１３とが突起電極１７を介して電気的に接続している。さらに、樹脂基板４１上に形成された接続端子群１４に突起電極１８が形成されている。
【０１０５】
なお、樹脂基板４１上に形成された窪み部１１０が、本発明の凹部の一例にあたる。
【０１０６】
本実施の形態の電子部品実装構造体は、樹脂基板４１上に形成された窪み部１１０に半導体論理回路チップ１部分が嵌る構成としたことにより、フィルム配線基板４０上に形成された接続端子群１６と樹脂基板４１上に形成された接続端子群１３との間隔を、図１（ａ）に示した実施の形態１の電子部品実装構造体の場合よりも狭くできるので、フィルム配線基板４０が可撓性を有していなくても、突起電極１７を介してこれらの接続端子群同士を接続させることができる。
【０１０７】
なお、本実施の形態では、フィルム配線基板４０は可撓性を有しないものとして説明したが、可撓性を有していてもよい。
【０１０８】
このように、本実施の形態は、半導体論理回路チップ１と半導体メモリチップ９の間にフィルム配線基板４０を配置した電子部品実装構造中間体６１を備えた電子部品実装構造体において、チップの接続端子群同士を電気的に接続し、フィルム配線基板４０と半導体論理回路チップ１の接続端子群同士を電気的に接続し、さらに、樹脂基板４１の窪み部１１０に半導体論理回路チップ１が搭載され、樹脂基板４１とフィルム配線基板４０の接続端子群同士を電気的に接続していることを特徴としている。
【０１０９】
このような構成としたことにより、ＣｏＣ技術によって、半導体メモリチップと半導体論理回路チップとを重ね合わせた半導体装置において、各チップが任意のサイズであっても樹脂基板への接続が可能となり、フィルム配線基板を用いることで高速信号の伝送特性が向上する。さらに、フィルム配線基板の接続端子群と樹脂基板の接続端子群を接続する際に、フィルム配線基板の屈曲を緩和することによって、接続端子の位置ずれも緩和することが可能な半導体パッケージを容易に作製することができる。
【０１１０】
（第４の実施の形態）
図７は、本発明の第４の実施の形態にかかる電子部品実装構造体の構成を示す断面図である。
【０１１１】
図７に示すように、第１平面１０１および第２平面１０２を有する半導体論理回路チップ１と、第５平面１０５および第６平面１０６を有する半導体メモリチップ４２とを重ねあわせ、半導体論理回路チップ１と半導体メモリチップ４２の間に、可撓性を有するフィルム配線基板４３が配置されて、本実施の形態の電子部品実装構造中間体６２を構成している。
【０１１２】
突起電極４および突起電極１１を介して第２平面１０２の接続端子群２と第５平面１０５の接続端子群１０が電気的に接続され、第２平面１０２の接続端子群３とフィルム配線基板４３上の接続端子群７ａが突起電極５を介して電気的に接続され、第５平面１０５の接続端子群４４とフィルム配線基板４３上の接続端子群７ｂとが突起電極４５を介して電気的に接続されている。
【０１１３】
さらに、片面に接続端子群１３および他方の面に接続端子群１４を有し、両者を接続するスルーホール１５を有する樹脂基板(インターポーザ基板)１２上に、本実施の形態の電子部品実装構造中間体６２が搭載され、本実施の形態の電子部品実装構造体を構成している。
【０１１４】
フィルム配線基板４３上に形成された接続端子群１６ａと樹脂基板１２上に形成された接続端子群１３が突起電極１７を介して電気的に接続している。
【０１１５】
なお、フィルム配線基板４３の各面に形成されたフィルム配線層６ａとフィルム配線層６ｂは、接続端子群１６ａ、接続端子群１６ｂおよびビアホール４６を介して接続している。さらに、樹脂基板１２上に形成された接続端子群１４に突起電極１８が形成されている。
【０１１６】
このように、本実施の形態は、半導体論理回路チップ１と半導体メモリチップ４２の間に可撓性を有するフィルム配線基板４３を配置した電子部品実装構造中間体６２を備えた電子部品実装構造体において、チップの接続端子群同士を電気的に接続し、フィルム配線基板４３と半導体論理回路チップ１の接続端子群同士を電気的に接続し、フィルム配線基板４３と半導体メモリチップ４２の接続端子群同士を電気的に接続し、さらに、樹脂基板１２とフィルム配線基板４３の接続端子群同士を電気的に接続していることを特徴としている。
【０１１７】
このような構成としたことにより、ＣｏＣ技術によって、半導体メモリチップと半導体論理回路チップとを重ね合わせた半導体装置において、各チップが任意のサイズであっても樹脂基板への接続が可能となり、フィルム配線基板を用いることで高速信号の伝送特性が向上する。さらに、半導体論理回路チップとフィルム配線基板の接続端子群を接続するだけでなく、半導体メモリチップとフィルム配線基板の接続端子群も接続することによって、半導体メモリチップ上での配線収容性の高い半導体パッケージを容易に作製することができる。
【０１１８】
（第５の実施の形態）
図８は、本発明の第５の実施の形態にかかる電子部品実装構造体の構成を示す断面図である。
【０１１９】
本実施の形態の電子部品実装構造体は、第１の実施の形態で説明した、ＣｏＣ技術によって、半導体メモリチップと半導体論理回路チップがフィルム配線基板を介して積層された半導体装置において、１つの半導体論理回路チップ５０に対して、横並びに配置した２つの半導体メモリチップ５１によって、２つのフィルム配線基板５２をそれぞれ挟む構成とした電子部品実装構造中間体６３を樹脂基板１２上に搭載する構成としたものである。
【０１２０】
このような構成をとることによって、半導体チップを高密度に配置し、高容量の半導体メモリチップを搭載し、高速信号の伝送特性が向上する半導体パッケージを容易に作製することができる。
【０１２１】
（第６の実施の形態）
図９は、本発明の第６の実施の形態にかかる電子部品実装構造体の構成を示す断面図である。
【０１２２】
本実施の形態の電子部品実装構造体は、第１の実施の形態で説明した、ＣｏＣ技術によって、半導体メモリチップ９と半導体論理回路チップ１がフィルム配線基板を介して積層された電子部品実装構造中間体６０を、横並びに２つ、１枚の樹脂基板５３上に搭載したものである。
【０１２３】
ここで、半導体論理回路チップ１の接続端子群３は、フィルム配線基板５４を介して、樹脂基板５３上の接続端子群１３に接続され、２つの半導体論理回路チップ１の接続端子群３同士は、フィルム配線基板５５の接続端子群５７およびフィルム配線層５６を介して接続される。
【０１２４】
このような構成をとることによって、半導体チップを高密度に配置し、半導体論理回路チップと半導体メモリチップ間、もしくは、半導体論理回路チップ同士間において、高速信号の伝送特性が向上する半導体パッケージを容易に作製することができる。
【０１２５】
なお、上記第１から第６の実施の形態において、半導体メモリチップの面積が、半導体論理回路チップの面積よりも大きく、さらに、図４（ｂ）のように半導体論理回路チップに半導体メモリチップが完全に覆い被さっていても、半導体論理回路チップと半導体メモリチップの間にフィルム配線基板を配置しているので、樹脂基板１２への接続が可能となり、チップサイズを小型化し、フィルム配線基板を用いることで高速信号の伝送特性に優れた半導体パッケージを提供することができる。
【０１２６】
又、本発明の第１の半導体チップの一例は、半導体論理回路チップ１、２１、３１、５０にあたり、本発明の第２の半導体チップの一例は、半導体メモリチップ９、２９、３３、４２、５１にあたるが、本発明の第１の半導体チップの一例として半導体メモリチップを用いて、本発明の第２の半導体チップの一例として、半導体論理回路チップを用いても良い。すなわち、上記第１〜６の実施の形態では、樹脂基板１２、３２、４１、５３上に半導体論理回路チップ１、２１、３１、５０が配置され、半導体論理回路チップ１、２１、３１、５０に対面して半導体メモリチップ９、２９、３３、４２、５１が配置されているが、樹脂基板１２、３２、４１、５３上に半導体メモリチップ９、２９、３３、４２、５１が配置され、半導体メモリチップ９、２９、３３、４２、５１に対面して半導体論理回路チップ１、２１、３１、５０が配置されてもよい。又、第１の半導体チップ及び第２の半導体チップに同様の機能を持たせても良い。更に、上記実施の形態では、２つの半導体チップが積層された構成の電子部品実装構造体について説明が行われたが、３つ以上の半導体チップが積層された構成であってもよい。
【０１２７】
以上に説明したように、本発明の電子部品実装構造中間体、電子部品実装構造体およびその製造方法を用いることにより、ＣｏＣ技術によって半導体チップが積層された半導体装置において、複数の半導体チップを搭載した場合でも、任意のチップサイズでインターポーザ基板へ接続し、チップサイズの小型化が可能となり、フィルム配線基板を用いることで高速信号の伝送特性に優れた半導体パッケージを提供するという大きな効果を奏する。
【産業上の利用可能性】
【０１２８】
本発明に係る電子部品実装構造中間体、電子部品実装構造体およびその製造方法は、ＣｏＣ技術によって少なくとも２つの半導体チップが積層された半導体装置において、各チップが任意のサイズであってもチップの小型化を可能とするので、種々の電子機器、特にデジタルＡＶ機器や携帯用電子機器分野に有用である。
【符号の説明】
【０１２９】
１、２１、３１、５０  半導体論理回路チップ
２、３、７、７ａ、７ｂ、１０、１３、１４、１６、１６ａ、１６ｂ、４４、５７  接続端子群
４、５、１１、１７、１８、４５  突起電極
６、６ａ、６ｂ、２６、５６  フィルム配線層
８、２３、２４、３４、４０、４３、５２、５４、５５  フィルム配線基板
９、２９、３３、４２、５１  半導体メモリチップ
１２、３２、４１、５３  樹脂基板
１５  スルーホール
１９  くりぬき孔
２０  切り欠き
４６  ビアホール
６０、６１、６２、６３  電子部品実装構造中間体
９１  ワイヤ
１０１  第１平面
１０２  第２平面
１０３  第３平面
１０４  第４平面
１０５  第５平面
１０６  第６平面
１１０  窪み部
【図１】
2012086107.tif 000003
【図２】
2012086107.tif 000004
【図３】
2012086107.tif 000005
【図４】
2012086107.tif 000006
【図５】
2012086107.tif 000007
【図６】
2012086107.tif 000008
【図７】
2012086107.tif 000009
【図８】
2012086107.tif 000010
【図９】
2012086107.tif 000011
【図１０】
2012086107.tif 000012
【手続補正書】
【提出日】平成25年6月11日(2013.6.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
なお、本実施の形態において、半導体論理回路チップ３１は８ｍｍ×８ｍｍのサイズであり、半導体メモリチップ３３は５ｍｍ×１０ｍｍのサイズであり、樹脂基板３２は、３５ｍｍ×３５ｍｍのサイズである。 
【国際調査報告】
2012086107.tif 000013
2012086107.tif 000014
2012086107.tif 000015
2012086107.tif 000016