(57)【要約】  アクティブマトリクス基板（１）は、ソース電極（３２）、ドレイン電極（３３）、および酸化物半導体からなる半導体層（３１）を備え、ゲート電極（１２ａ）の上に酸化シリコンからなるゲート絶縁層（４２）が形成され、ゲート絶縁層（４２）の上にソース電極（３２）、ドレイン電極（３３）、および半導体層（３１）が形成され、ゲート絶縁層（４２）の上に半導体層（３１）を覆うことなく窒化シリコンからなる第１保護層（４４）が形成され、半導体層（３１）の上に酸化シリコンからなる第２保護層（４６）が形成されている。第１保護層（４４）は信号線（１４）およびソース接続線（３６）を覆っている。
2012133103.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、
前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、
前記ソース電極に電圧を供給する信号線と、
前記薄膜トランジスタのスイッチング信号を供給する走査線と、
前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、
（Ａ）前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、
前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
前記半導体層の上に酸化シリコンからなる第２保護層が形成されているか、
または、
（Ｂ）前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、
前記ゲート電極の上に窒化シリコンからなる第２保護層が形成されている、ことを特徴とするアクティブマトリクス基板。
【請求項２】
前記信号線と前記ソース電極とを接続するソース接続線とを備え、
前記信号線および前記ソース接続線が前記第１保護層に接するように形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記信号線が透明電極材料による電極層の上に形成されており、
前記ソース電極が前記透明電極材料からなり、
前記ソース電極の一部の上に前記ソース接続線が形成されている、請求項２に記載のアクティブマトリクス基板。
【請求項４】
それぞれが画素電極を含む複数の画素を備え、
前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記複数の画素のそれぞれに形成された補助容量を備え、
前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記信号線の一部を含む信号線端子を備え、
前記信号線端子内に、前記第１保護層および前記第２保護層を貫通して前記信号線に達するコンタクトホールが形成されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記走査線の一部を含むゲート線端子を備え、
前記ゲート線端子内に、少なくとも前記第２保護層を貫通して前記走査線に達するコンタクトホールが形成されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
請求項１から７のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【請求項９】
酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、
前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、
前記電極層の上に金属層を積層する工程と、
前記金属層の上に、窒化シリコンからなる第１保護層を形成する工程と、
前記第１保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、
前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層またはゲート絶縁層を形成する工程と、を含むアクティブマトリクス基板の製造方法。
【請求項１０】
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層が形成され、
前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される、請求項９に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第２保護層を形成する工程が実施される、請求項９に記載のアクティブマトリクス基板の製造方法。
【請求項１２】
前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される、請求項９から１１のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１３】
前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される、請求項９から１２のいずれかに記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有するアクティブマトリクス基板、およびそのようなアクティブマトリクス基板を備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成されたアクティブマトリクス基板（「ＴＦＴ基板」とも呼ぶ）と、対向電極およびカラーフィルタ等が形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層などの光変調層とを備えている。【０００３】
近年、ＴＦＴの半導体層として、アモルファスシリコン等のシリコン半導体の代わりに、ＩＧＺＯ（ＩｎＧａＺｎＯX）などの酸化物半導体膜を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体がアモルファスシリコンよりも高い移動度を有していることから、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成することができるため、大面積が必要とされる装置にも適用しやすい、という特徴がある。【０００４】
特許文献１および２に、酸化物半導体ＴＦＴの例が記載されている。【０００５】
特許文献１の酸化物半導体ＴＦＴは、酸化亜鉛を主成分とする半導体層を備えた酸化物ＴＦＴである。特許文献１によれば、その製造方法は、基板上に酸化亜鉛を主成分とする酸化物半導体薄膜層を形成する工程と、酸化物半導体薄膜層の上に第１絶縁膜を形成する工程と、第１絶縁膜の上に第２絶縁膜を形成する工程とを含み、第２絶縁層を成膜する前に、第１絶縁膜を酸化する、とされている。【０００６】
特許文献２の酸化物半導体ＴＦＴは、ソース電極とドレイン電極との間に配置された、酸化亜鉛（ＺｎＯ）を主成分とする酸化物半導体薄膜層と、酸化物半導体薄膜層の上面および側面を覆うシリコン系絶縁膜によるゲート絶縁膜とを備え、ゲート絶縁膜は、酸化物半導体薄膜層の上面を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜の前面および酸化物半導体薄膜層の側面を覆う第２ゲート絶縁膜からなる、とされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−６０４１９号公報
【特許文献２】特開２００７−７３５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１９〜２４を参照して、第１参考例によるアクティブマトリクス基板１００を説明する。【０００９】
図１９は、アクティブマトリクス基板１００における画素１２０、信号線端子（「Ｓ端子」とも呼ぶ）１６０、ゲート線端子（「Ｇ端子」とも呼ぶ）１７０、および補助容量線端子（「Ｃｓ端子」とも呼ぶ）１８０の構成を表した平面図である。【００１０】
アクティブマトリクス基板１００はマトリクス状に配置された複数の画素１２０、互いに直交して延びる複数の走査線１１２および複数の信号線１１４、ならびに複数の走査線１１２に平行に延びる複数の補助容量線（「Ｃｓ線」とも呼ぶ）１１６を備えている。【００１１】
図１９に示すように、各画素１２０は画素電極１２１および補助容量部１４０を有している。走査線１１２と信号線１１４との交点付近には、画素１２０に対応したＴＦＴ１３０が配置されている。信号線１１４、走査線１１２、およびＣｓ線１１６の端部には、それぞれＳ端子１６０、Ｇ端子１７０、およびＣｓ端子１８０が配置されている。【００１２】
図２０（ａ）〜（ｄ）は、ＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０それぞれの構成を表した断面図であり、それぞれ、図１９におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。【００１３】
図１９および図２０（ａ）に示すように、ＴＦＴ１３０は、半導体層１３１、ソース電極１３２、ドレイン電極１３３、およびゲート電極１１２ａを備えている。半導体層１３１は、ＩＧＺＯ等による酸化物半導体層である。ゲート電極１１２ａは走査線１１２の一部である。ゲート電極１１２ａの上にはゲート絶縁層１４２が形成されており、ゲート絶縁層１４２の上に、ソース電極１３２、ドレイン電極１３３、半導体層１３１が形成されている。半導体層１３１はソース電極１３２およびドレイン電極１３３のそれぞれ一部を覆うように形成されている。また、ゲート絶縁層１４２の上には、ソース電極１３２と信号線１１４とを接続するソース接続線１３６、およびドレイン電極１３３と画素電極１２１とを接続するドレイン接続線１３７が形成されている。【００１４】
半導体層１３１、ソース電極１３２、ドレイン電極１３３、ソース接続線１３６、およびドレイン接続線１３７の上には、酸化シリコン（ＳｉＯ2）からなる第１保護層１４４、および窒化シリコン（ＳｉＮ）からなる第２保護層１４６が、この順番で積層されている。ドレイン接続線１３７は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１３５によって画素電極１２１に接続されている。ソース接続線１３６およびドレイン接続線１３７は、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。下層１５１、中間層１５２、および上層１５３は、それぞれ、例えばＴｉ（チタン）、Ａｌ（アルミニウム）、およびＭｏＮ（窒化モリブデン）からなる。【００１５】
図１９および図２０（ｂ）に示すように、補助容量部１４０は、補助容量電極１１６ａ、補助容量電極１１６ａの上に形成されたゲート絶縁層１４２、ゲート絶縁層１４２の上に形成されたＣｓ対向電極（補助容量対向電極）１４７、Ｃｓ対向電極１４７の上に形成された第１保護層１４４、第１保護層１４４の上に積層された第２保護層１４６、および第２保護層１４６の上に形成された画素電極１２１からなる。【００１６】
Ｃｓ対向電極１４７は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１４５によって画素電極１２１に接続されている。補助容量電極１１６ａはＣｓ線１１６の一部である。補助容量電極１１６ａ、Ｃｓ対向電極１４７、および両電極に挟まれたゲート絶縁層１４２の部分によって補助容量が形成される。なお、Ｃｓ対向電極１４７は、ソース接続線１３６およびドレイン接続線１３７と同様、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。【００１７】
図１９および図２０（ｃ）に示すように、Ｓ端子１６０は、ゲート絶縁層１４２、ゲート絶縁層１４２の上に配置された信号線１１４、信号線１１４の上に積層された第１保護層１４４、第１保護層１４４の上に積層された第２保護層１４６、および第２保護層１４６の上に形成された上部配線１６１からなる。信号線１１４は、第１保護層１４４および第２保護層１４６を貫通するように形成されたコンタクトホール１６５によって上部配線１６１に接続されている。信号線１１４は、ソース接続線１３６等と同様、下層１５１、中間層１５２、および上層１５３からなる３層構造を有している。【００１８】
図１９および図２０（ｄ）に示すように、Ｇ端子１７０は、走査線１１２、走査線１１２の上に順次形成されたゲート絶縁層１４２、第１保護層１４４、第２保護層１４６、および上部配線１７１からなる。走査線１１２は、ゲート絶縁層１４２、第１保護層１４４、および第２保護層１４６を貫通するように形成されたコンタクトホール１７５によって上部配線１７１に接続されている。【００１９】
次に、図２１（ａ）〜（ｄ）および図２２（ｅ）〜（ｇ）を参照して、アクティブマトリクス基板１００の製造方法を説明する。図２１（ａ）〜（ｄ）および図２２（ｅ）〜（ｇ）は、図１９におけるＴＦＴ１３０のＡ−Ａ’断面、補助容量部１４０のＢ−Ｂ’断面、Ｓ端子１６０のＣ−Ｃ’断面、およびＧ端子１７０のＤ−Ｄ’断面の構成を表している。【００２０】
工程（Ａ）：
まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Ａｌ、Ｔｉ、およびＴｉＮ（窒化チタン）の３層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図２１（ａ）に示すように、ゲート電極１１２ａ、補助容量電極１１６ａ、および走査線１１２を得る。このとき、ここでは図示しないＣｓ線１１６も同時に形成される。Ｓ端子１６０には金属層は残されない。【００２１】
工程（Ｂ）：
次に、図２１（ｂ）に示すように、ゲート電極１１２ａ、補助容量電極１１６ａ、および走査線１１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層１４２を得る。【００２２】
工程（Ｃ）：
次に、ゲート絶縁層１４２の上にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の透明導電材料を積層し、フォトリソグラフィ法によりパターニングして（第２のマスク工程）、図２１（ｃ）に示すように、ソース電極１３２およびドレイン電極１３３を得る。【００２３】
工程（Ｄ）：
次に、ゲート絶縁層１４２の上に、スパッタ法によってソース電極１３２およびドレイン電極１３３を覆うようにＩＧＺＯ等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図２１（ｄ）に示すように、半導体層１３１を得る。【００２４】
工程（Ｅ）：
次に、スパッタ法により、ゲート絶縁層１４２の上に、ソース電極１３２、ドレイン電極１３３、および半導体層１３１を覆うように、Ｔｉ、Ａｌ、およびＭｏＮをこの順番に積層する。その後、フォトリソグラフィ法によってこれら３層を同時にパターニングして（第４のマスク工程）、図２２（ｅ）に示すように、ソース接続線１３６、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４を得る。これらの配線は、上述したように３層構成を有する。【００２５】
工程（Ｆ）：
次に、各配線を覆うように、酸化シリコンを積層して第１保護層１４４を形成し、その上に窒化シリコンを積層して第２保護層１４６を得る。その後、フォトリソグラフィ法によって、ドレイン接続線１３７、Ｃｓ対向電極１４７、Ｓ端子１６０における信号線１１４、およびＧ端子１７０における走査線１１２の上にそれぞれコンタクトホール１３５、１４５、１６５、および１７５を形成する（第５のマスク工程）。ここで、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４の上層１５３がエッチストッパの役割を果たし、コンタクトホール１３５、１４５、および１６５の中で、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４それぞれの上層１５３が露出するようにエッチングがなされる。また、Ｇ端子１７０においては、コンタクトホール１７５の中で走査線１１２が露出する。【００２６】
工程（Ｇ）：
次に、第２保護層１４６の上にスパッタ法によってＩＴＯ等の透明導電材料を積層する。このとき透明導電材料は、コンタクトホール１３５、１４５、１６５、および１７５内にも積層される。その後、フォトリソグラフィ法によって、透明電極材料のパターニングを行って画素電極１２１、上部配線１６１、および上部配線１７１が形成される（第６のマスク工程）。【００２７】
このようにして、図１９および図２０に示したアクティブマトリクス基板１００が完成する。【００２８】
次に、第２参考例のアクティブマトリクス基板１００を説明する。第２参考例によるアクティブマトリクス基板１００は、第２保護層１４６を有しないことを除いて、基本的に第１参考例のアクティブマトリクス基板１００と同じ構成を有している。よって同じ構成要素には同じ参照番号を付け、その説明を省略する。【００２９】
第２参考例のアクティブマトリクス基板１００の平面構成は図１９に表したものと同じであるので、その説明を省略する。【００３０】
図２３（ａ）〜（ｄ）は、第２参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０それぞれの構成を表した断面図であり、それぞれ、図１９におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。【００３１】
図２３（ａ）に示すように、ＴＦＴ１３０においては、酸化シリコンからなる第１保護層１４４の上に画素電極１２１が形成されており、ドレイン接続線１３７は第１保護層１４４を貫通するコンタクトホール１３５によって画素電極１２１に接続されている。【００３２】
図２３（ｂ）に示すように、補助容量部１４０においては、第１保護層１４４の上に画素電極１２１が形成されており、Ｃｓ対向電極１４７は第１保護層１４４を貫通するコンタクトホール１３５によって画素電極１２１に接続されている。【００３３】
図２３（ｃ）に示すように、Ｓ端子１６０においては、信号線１１４は、第１保護層１４４を貫通するコンタクトホール１６５によって上部配線１６１に接続されている。【００３４】
図２３（ｄ）に示すように、Ｇ端子１７０においては、走査線１１２は、ゲート絶縁層１４２および第１保護層１４４を貫通するコンタクトホール１７５によって上部配線１７１に接続されている。【００３５】
次に、図２４（ａ）および（ｂ）を参照して、第２参考例のアクティブマトリクス基板１００の製造方法を説明する。図２４（ａ）および（ｂ）は、図１９におけるＴＦＴ１３０のＡ−Ａ’断面、補助容量部１４０のＢ−Ｂ’断面、Ｓ端子１６０のＣ−Ｃ’断面、およびＧ端子１７０のＤ−Ｄ’断面の構成を表している。【００３６】
まず、図２１（ａ）〜（ｄ）を用いて示した工程（Ａ）〜（Ｄ）を経て、図２２（ｅ）に示す積層構造を得る。次に、この積層構造の上に酸化シリコンを積層して第１保護層１４４を形成する。その後、フォトリソグラフィ法によって第１保護層１４４をパターニングして、ドレイン接続線１３７、Ｃｓ対向電極１４７、Ｓ端子１６０における信号線１１４、およびＧ端子１７０における走査線１１２の上にそれぞれコンタクトホール１３５、１４５、１６５、および１７５を形成する（第５のマスク工程）。コンタクトホール１３５、１４５、および１６５の中で、ドレイン接続線１３７、Ｃｓ対向電極１４７、および信号線１１４それぞれの上層１５３が露出するようにエッチングがなされる。また、Ｇ端子１７０においては、コンタクトホール１７５の中で走査線１１２が露出する。【００３７】
次に、第１保護層１４４の上にスパッタ法によって透明導電材料を積層する。このとき透明導電材料は、コンタクトホール１３５、１４５、１６５、および１７５内にも積層される。その後、フォトリソグラフィ法によって、透明電極材料のパターニングを行って画素電極１２１、上部配線１６１、および上部配線１７１が形成される（第６のマスク工程）。【００３８】
酸化物半導体を有するアクティブマトリクス基板の製造工程においては、酸化物半導体層を形成し、その上の保護層を形成した後、温度３００〜３５０℃程度の高温にてアニール処理がなされる。しかし、上記第１参考例のように半導体層の上の保護層に酸化シリコンおよび窒化シリコンを用いた場合、または、保護層に窒化シリコンのみを用いた場合、アニール時に窒化シリコンに含まれる水素によって半導体層に還元反応が発生し、ＴＦＴ特性を悪化させるという問題が起こり得る。ＴＦＴ特性の悪化とは、具体的にはソース電極およびドレイン電極からのリーク電流の増加、ＴＦＴの閾値の低下などである。【００３９】
この問題を防ぐために、第２参考例のように、保護層に酸化シリコンのみを用いることが考えられる。しかし、この場合、酸化シリコンが防湿性に優れていない、その下のソース接続線、ドレイン接続線、信号線、Ｃｓ対向電極等を腐食させるという問題が起こり得る。【００４０】
さらに、第１参考例および第２参考例のアクティブマトリクス基板１００を製造する場合、６回のフォトリソ工程（６枚のマスク工程）が必要とされ、製造効率に優れず、製造コストが高いという問題があった。【００４１】
本発明は、上記に鑑みてなされたものであり、高いＴＦＴ特性を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することを目的とする。本発明の他の目的は、優れたＴＦＴ特性を有するとともに、ソース接続線、ドレイン接続線、信号線等の耐久性に優れたアクティブマトリクス基板を提供することにある。また、本発明の他の目的は、そのようなアクティブマトリクス基板を製造効率よく提供することにある。また、本発明の他の目的は、そのようなアクティブマトリクス基板を備えた液晶表示装置、有機ＥＬ表示装置等の表示装置、または電子機器を提供することにある。
【課題を解決するための手段】
【００４２】
本発明によるアクティブマトリクス基板は、酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、前記ソース電極に電圧を供給する信号線と、前記薄膜トランジスタのスイッチング信号を供給する走査線と、前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、（Ａ）前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、前記半導体層の上に酸化シリコンからなる第２保護層が形成されているか、または、（Ｂ）前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、前記ゲート電極の上に窒化シリコンからなる第２保護層が形成されている。【００４３】
ある実施形態では、前記アクティブマトリクス基板は、前記信号線と前記ソース電極とを接続するソース接続線とを備え、前記信号線および前記ソース接続線が前記第１保護層に接するように形成されている。【００４４】
ある実施形態では、前記信号線が透明電極材料による電極層の上に形成されており、前記ソース電極が前記透明電極材料からなり、前記ソース電極の一部の上に前記ソース接続線が形成されている。【００４５】
ある実施形態では、前記アクティブマトリクス基板が、それぞれが画素電極を含む複数の画素を備え、前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている。【００４６】
ある実施形態では、前記アクティブマトリクス基板が、前記複数の画素のそれぞれに形成された補助容量を備え、前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている。【００４７】
ある実施形態では、前記アクティブマトリクス基板が、前記信号線の一部を含む信号線端子を備え、前記信号線端子内に、前記第１保護層および前記第２保護層を貫通して前記信号線に達するコンタクトホールが形成されている。【００４８】
ある実施形態では、前記アクティブマトリクス基板が、前記走査線の一部を含むゲート線端子を備え、前記ゲート線端子内に、少なくとも前記第２保護層を貫通して前記走査線に達するコンタクトホールが形成されている。【００４９】
本発明による表示装置は、上記のアクティブマトリクス基板を備えた表示装置である。【００５０】
本発明によるアクティブマトリクス基板の製造方法は、酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、前記電極層の上に金属層を積層する工程と、前記金属層の上に、窒化シリコンからなる第１保護層を形成する工程と、前記第１保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層またはゲート絶縁層を形成する工程と、を含む。【００５１】
ある実施形態では、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層が形成され、前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される。【００５２】
ある実施形態では、露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなるゲート絶縁層が形成され、前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第２保護層を形成する工程が実施される。【００５３】
ある実施形態では、前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される。【００５４】
ある実施形態では、前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される。
【発明の効果】
【００５５】
本発明によれば、酸化物半導体層の上に窒化シリコン層が形成されることなく酸化シリコン層が形成されるか、または酸化物半導体層の上に酸化シリコン層が形成され、その上にゲート電極を挟んで窒化シリコン層が形成されるため、優れたＴＦＴ特性を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することができる。【００５６】
本発明によれば、酸化物半導体層の上には酸化シリコン層が形成され、信号線、ソース接続線等の配線の上には窒化シリコン層が形成されるので、配線の耐腐食性およびＴＦＴ特性に優れたアクティブマトリクス基板を提供することができる。【００５７】
本発明によれば、より少ないマスク工程によりアクティブマトリクス基板を形成することができるので、アクティブマトリクス基板を製造効率よく提供することができる。【００５８】
本発明によれば、上記のようなアクティブマトリクス基板を用いた高品質の表示装置を製造効率よく提供することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施形態によるアクティブマトリクス基板１の構成を模式的に表した平面図である。
【図２】（ａ）〜（ｄ）は、それぞれ、実施形態１によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。
【図３】（ａ）〜（ｄ）は、実施形態１によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図４】（ｅ）〜（ｇ）は、実施形態１によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図５】（ａ）〜（ｄ）は、それぞれ、実施形態２によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。
【図６】（ａ）〜（ｄ）は、実施形態２によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図７】（ｅ）〜（ｇ）は、実施形態２によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図８】（ａ）〜（ｄ）は、それぞれ、実施形態３によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。
【図９】（ａ）〜（ｄ）は、実施形態３によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図１０】（ｅ）〜（ｇ）は、実施形態３によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図１１】（ａ）〜（ｄ）は、それぞれ、実施形態４によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。
【図１２】（ａ）〜（ｃ）は、実施形態４によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図１３】（ａ）〜（ｄ）は、それぞれ、実施形態５によるアクティブマトリクス基板１のＴＦＴ３０、補助容量部４０、信号線端子６０、およびゲート線端子７０の構成を模式的に表した断面図である。
【図１４】（ａ）〜（ｄ）は、実施形態５によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図１５】（ｅ）〜（ｇ）は、実施形態５によるアクティブマトリクス基板１の製造方法を表した断面図である。
【図１６】本発明による液晶表示装置１０００の構成を模式的に表した斜視図である。
【図１７】液晶表示装置１０００のアクティブマトリクス基板１の構成を模式的に表した平面図である。
【図１８】アクティブマトリクス基板１の表示領域ＤＡの構成を模式的に表した平面図である。
【図１９】第１参考例および第２参考例によるアクティブマトリクス基板１００の構成を模式的に表した平面図である。
【図２０】（ａ）〜（ｄ）は、第１参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、Ｓ端子１６０、およびＧ端子１７０の構成を模式的に表した断面図である。
【図２１】（ａ）〜（ｄ）は、第１参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。
【図２２】（ｅ）〜（ｇ）は、第１参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。
【図２３】（ａ）〜（ｄ）は、第２参考例のアクティブマトリクス基板１００におけるＴＦＴ１３０、補助容量部１４０、信号線端子１６０、およびゲート線端子１７０の構成を模式的に表した断面図である。
【図２４】（ａ）および（ｂ）は、第２参考例のアクティブマトリクス基板１００の製造方法を模式的に表した断面図である。
【発明を実施するための形態】
【００６０】
以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明のアクティブマトリクス基板は、酸化物半導体ＴＦＴが形成されたＴＦＴ基板であり、後に説明するような液晶表示装置のＴＦＴ基板の他、有機ＥＬ表示装置、電子機器などのＴＦＴ基板を広く含む。
【００６１】
（実施形態１）
図１〜４を参照して、本発明の実施形態１によるアクティブマトリクス基板１を説明する。
【００６２】
図１は、アクティブマトリクス基板１における画素２０、信号線端子（Ｓ端子）６０、ゲート線端子（Ｇ端子）７０、および補助容量線端子（Ｃｓ端子）８０の構成を表した平面図である。
【００６３】
アクティブマトリクス基板１はマトリクス状に配置された複数の画素２０、互いに直交して延びる複数の走査線１２および複数の信号線１４、ならびに複数の走査線１２に平行に延びる複数の補助容量線（Ｃｓ線）１６を備えている。
【００６４】
図１に示すように、各画素２０は画素電極２１および補助容量部４０を有している。走査線１２と信号線１４との交点付近には、画素２０に対応したＴＦＴ３０が配置されている。走査線１２によってＴＦＴ３０のスイッチング信号が供給され、信号線１４によってＴＦＴ３０のソース接続線３６を介してソース電極３２に表示信号が供給される。信号線１４、走査線１２、およびＣｓ線１６の端部には、それぞれＳ端子６０、Ｇ端子７０、およびＣｓ端子８０が配置されている。
【００６５】
図２（ａ）〜（ｄ）は、ＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。
【００６６】
ＴＦＴ３０は、図１および図２（ａ）に示すように、半導体層３１、ソース電極３２、ドレイン電極３３、およびゲート電極１２ａを備えている。半導体層３１は、ＩＧＺＯ等による酸化物半導体層である。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えば、順次積層されたＡｌ、Ｔｉ、ＴｉＮ、ＩＴＯからなる４層構成を有する。
【００６７】
ゲート電極１２ａの上には酸化シリコンからなるゲート絶縁層４２が形成されており、ゲート絶縁層４２の上に、ソース電極３２、ドレイン電極３３、半導体層３１、画素電極２１が形成されている。半導体層３１はソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように形成されており、両電極の間にＴＦＴ３０のチャネル層が形成されている。
【００６８】
また、ゲート絶縁層４２の上には、ソース電極３２と信号線１４とを接続するソース接続線３６が形成されている。ソース接続線３６は、ソース電極３２の半導体層３１とは反対側の端部の上に形成されている。ソース接続線３６は、順次積層された第１層５１、第２層５２、第３層５３、および第４層５４の４層構造を有している。第１層５１、第２層５２、第３層５３、および第４層５４は、それぞれ、例えばＭｏＮ、Ａｌ、ＭｏＮ、およびＩＴＯからなる。ソース接続線３６をこれらの金属または他の金属を用いた単層あるいは複数層の構成としてもよい。
【００６９】
ソース電極３２、ドレイン電極３３、画素電極２１は、ＩＴＯ等の透明電極材料からなり、同一の層に形成されている。ドレイン電極３３と画素電極２１はゲート絶縁層４２の上に一体として形成されている。ソース接続線３６および信号線１４は透明電極材料による層の上に形成されている。
【００７０】
ゲート絶縁層４２の上には、窒化シリコンによる第１保護層４４および酸化シリコンによる第２保護層４６が形成されている。第１保護層４４は、ソース接続線３６を覆っているが、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆ってはいない。第２保護層４６は、第１保護層４４、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆っている。
【００７１】
補助容量部４０は、図１および図２（ｂ）に示すように、補助容量電極１６ａ、補助容量電極１６ａの上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された画素電極２１、および画素電極２１の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
【００７２】
Ｓ端子６０は、図１および図２（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。信号線１４の上には、第１保護層４４および第２保護層４６を貫通して信号線１４に達するコンタクトホール６５が形成されている。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は電極層６１の上に形成されており、ソース接続線３６等と同様、順次積層された第１層５１、第２層５２、第３層５３、および第４層５４からなる４層構造を有する。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と信号線１４が接続される。
【００７３】
Ｇ端子７０は、図１および図２（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の上には、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して信号線１２に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と走査線１２が接続される。
【００７４】
本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
【００７５】
次に、図３（ａ）〜（ｄ）および図４（ｅ）〜（ｇ）を参照して、アクティブマトリクス基板１の製造方法を説明する。図３（ａ）〜（ｄ）および図４（ｅ）〜（ｇ）は、図１におけるＴＦＴ３０のＡ−Ａ’断面、補助容量部４０のＢ−Ｂ’断面、Ｓ端子６０のＣ−Ｃ’断面、およびＧ端子７０のＤ−Ｄ’断面の構成を表している。
【００７６】
工程Ａ１：
まず、基板上にスパッタ法などにより金属層を形成する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮ、ＩＴＯの４層構成を有する。次に、金属層を公知のフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図３（ａ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
【００７７】
工程Ｂ１：
次に、図３（ｂ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層４２を得る。
【００７８】
工程Ｃ１：
次に、ゲート絶縁層４２の上にＩＴＯ、ＭｏＮ、Ａｌ、ＭｏＮ、およびＩＴＯをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして（第２のマスク工程）、図３（ｃ）に示す金属多層構造１９および信号線１４を得る。ＴＦＴ３０におけるゲート電極１２ａ上の、後にＴＦＴ３０のチャネル領域となる位置には、金属多層構造１９の開口３９が形成される。
【００７９】
工程Ｄ１：
次に、ゲート絶縁層４２の上に、プラズマＣＶＤ法によって、金属多層構造１９および信号線１４を覆うように窒化シリコンを積層して、図３（ｄ）に示すように、第１保護層４４を得る。
【００８０】
工程Ｅ１：
次に、フォトリソグラフィ法によって第１保護層４４を選択的に除去し、図４（ｅ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。
【００８１】
工程Ｆ１：
次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層する。その後、酸化物半導体材料を、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図４（ｆ）に示すように半導体層３１を得る。
【００８２】
工程Ｇ１：
次に、プラズマＣＶＤ法等により、画素電極２１、ソース電極３２、ドレイン電極３３、半導体層３１、および残された第１保護層４４の上に酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０における信号線１４の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。ここで、信号線１４の第４層５４がエッチストッパの役割を果たし、コンタクトホール６５の中で第４層５４が露出する。また、Ｇ端子７０においては、コンタクトホール７５の中で走査線１２が露出する。
【００８３】
このようにして、図１および図２に示したアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
【００８４】
（実施形態２）
次に、本発明の実施形態２によるアクティブマトリクス基板１を説明する。以下、実施形態１のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態２のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
【００８５】
図５（ａ）〜（ｄ）は、実施形態２のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。
【００８６】
ＴＦＴ３０においては、図５（ａ）に示すように、基板上に画素電極２１、ドレイン電極３３、およびソース電極３２が形成されており、ソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように半導体層３１が形成されている。ソース電極３２の半導体層３１とは反対側の端部の上にはソース接続線３６が形成されている。
【００８７】
ソース接続線３６は、順次積層された第１層５１、第２層５２、および第３層５３からなる３層構造を有している。第１層５１、第２層５２、および第３層５３は、それぞれ、例えばＭｏＮ、Ａｌ、およびＭｏＮからなる。ソース接続線３６をこれらの金属または他の金属を用いた単層あるいは複数層の構成としてもよい。
【００８８】
ソース接続線３６を覆うように窒化シリコンによる第１保護層４４が形成されており、ソース接続線３６に覆われていないソース電極３２、ドレイン電極３３、画素電極２１、半導体層３１、および第１保護層４４を覆うようにゲート絶縁層４２が形成されている。ゲート絶縁層４２は酸化シリコンからなる。半導体層３１のチャネル部の上方におけるゲート絶縁層４２の上にゲート電極１２ａが形成されている。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えばＡｌ、Ｔｉ、ＴｉＮの３層構造を有する。ゲート絶縁層４２の上には、ゲート電極１２ａを覆うように、窒化シリコンによる第２保護層４６が形成されている。
【００８９】
補助容量部４０は、図５（ｂ）に示すように、画素電極２１、画素電極２１の上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された補助容量電極１６ａ、および補助容量電極１６ａを覆うようにゲート絶縁層４２の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
【００９０】
Ｓ端子６０は、図５（ｃ）に示すように、基板上に形成された電極層６１、電極層６１の上に形成された信号線１４、信号線１４を覆うように形成された第１保護層４４、および第１保護層４４の上に積層された第２保護層４６からなる。信号線１４の上には、第１保護層４４および第２保護層４６を貫通して信号線１４に達するコンタクトホール６５が形成されている。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は、ソース接続線３６等と同様、第１層５１、第２層５２、および第３層５３からなる。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と信号線１４が接続される。
【００９１】
Ｇ端子７０は、図５（ｄ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に形成された走査線１２、走査線１２を覆うように形成された第２保護層４６からなる。走査線１２の上には、第２保護層４６を貫通して信号線１２に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と走査線１２が接続される。
【００９２】
本実施形態では、窒化シリコンからなる第１保護層４４は半導体層３１を覆うことなく形成され、半導体層３１の上には酸化シリコンからなるゲート絶縁層４２が形成されている。窒化シリコンからなる第２保護層４６は、半導体層３１のチャネル部の上方のゲート電極１２ａの上に形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
【００９３】
次に、図６（ａ）〜（ｄ）および図７（ｅ）〜（ｇ）を参照して、実施形態２によるアクティブマトリクス基板１の製造方法を説明する。図６（ａ）〜（ｄ）および図７（ｅ）〜（ｇ）は、図１におけるＴＦＴ３０のＡ−Ａ’断面、補助容量部４０のＢ−Ｂ’断面、Ｓ端子６０のＣ−Ｃ’断面、およびＧ端子７０のＤ−Ｄ’断面の構成を表している。
【００９４】
工程Ａ２：
まず、基板上にスパッタ法などによりＩＴＯ、ＭｏＮ、Ａｌ、ＭｏＮを順次積層する。次に、これら４つの金属層をフォトリソグラフィ法によりパターニングして（第１マスク工程）、図６（ａ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。
【００９５】
工程Ｂ２：
次に、スパッタ法により上記金属層を覆うように窒化シリコンを積層して、図６（ｂ）に示すように第１保護層４４を得る。
【００９６】
工程Ｃ２：
次に、フォトリソグラフィ法によって第１保護層４４および金属多層構造１９を選択的に除去し、図６（ｃ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第２のマスク工程）。このとき、ＴＦＴ３０に残された金属多層構造１９によりソース接続線３６が形成される。Ｇ端子７０には第１保護層４４は残らない。
【００９７】
工程Ｄ２：
次に、基板上にＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図６（ｄ）に示すように半導体層３１を得る。
【００９８】
工程Ｅ２：
次に、図７（ｅ）に示すように、画素電極２１、ソース電極３２、ドレイン電極３３、半導体層３１、および残された第１保護層４４の上に酸化シリコンを積層して、ゲート絶縁層４２を得る。Ｓ端子６０にはゲート絶縁層４２は積層されない。
【００９９】
工程Ｆ２：
次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮの３層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして（第４のマスク工程）、図７（ｆ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
【０１００】
工程Ｇ２：
次に、プラズマＣＶＤ法等により、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように窒化シリコンを積層して第２保護層４６を得る。その後、フォトリソグラフィ法により第１保護層４４および第２保護層４６をパターニングして、Ｓ端子６０における信号線１４の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。ここで、信号線１４の第３層５３がエッチストッパの役割を果たし、コンタクトホール６５の中で第３層５３が露出する。また、Ｇ端子７０においては、コンタクトホール７５の中で走査線１２が露出する。
【０１０１】
このようにして、図１および図５に示したアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
【０１０２】
（実施形態３）
次に、本発明の実施形態３によるアクティブマトリクス基板１を説明する。以下、実施形態１のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態３のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
【０１０３】
図８（ａ）〜（ｄ）は、実施形態３のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。
【０１０４】
ＴＦＴ３０は、図８（ａ）に示すように、半導体層３１、ソース電極３２、ドレイン電極３３、およびゲート電極１２ａを備えている。ゲート電極１２ａは走査線１２の一部である。ゲート電極１２ａおよび走査線１２は、例えば、順次積層されたＩＴＯ、Ｔｉ、Ａｌ、Ｔｉ、およびＴｉＮからなる５層構成を有する。ＩＴＯ、Ｔｉ、Ａｌ、Ｔｉ、およびＴｉＮによる層を、それぞれ第１層９１、第２層９２、第３層９３、第４層９４、および第５層９５とする。
【０１０５】
ゲート電極１２ａの上には酸化シリコンによるゲート絶縁層４２が形成されており、ゲート絶縁層４２の上に、ソース電極３２、ドレイン電極３３、半導体層３１、画素電極２１が形成されている。半導体層３１はソース電極３２およびドレイン電極３３のそれぞれの一部を覆うように形成されており、両電極の間にＴＦＴ３０のチャネル層が形成されている。ソース電極３２の半導体層３１とは反対側の端部の上にはソース接続線３６が形成されている。ソース接続線３６は、順次積層された第１層５１、第２層５２、および第３層５３の３層構造を有している。第１層５１、第２層５２、および第３層５３は、それぞれ、例えばＭｏＮ、Ａｌ、ＭｏＮからなる。
【０１０６】
ゲート絶縁層４２の上には、窒化シリコンによる第１保護層４４および酸化シリコンによる第２保護層４６が形成されている。第１保護層４４は、ソース接続線３６を覆っているが、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆ってはいない。第２保護層４６は、第１保護層４４、半導体層３１、ソース接続線３６と重なっていない部分のソース電極３２、ドレイン電極３３、および画素電極２１を覆っている。
【０１０７】
補助容量部４０は、図８（ｂ）に示すように、補助容量電極１６ａ、補助容量電極１６ａの上に形成されたゲート絶縁層４２、ゲート絶縁層４２の上に形成された画素電極２１、および画素電極２１の上に形成された第２保護層４６からなる。補助容量電極１６ａはＣｓ線１６の一部である。補助容量電極１６ａ、画素電極２１、および両電極に挟まれたゲート絶縁層４２の部分によって補助容量が形成される。
【０１０８】
Ｓ端子６０は、図８（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。電極層６１は、画素電極２１と同じ材料で同じ工程にて形成された透明電極層である。信号線１４は電極層６１の上に形成されており、ソース接続線３６等と同様、第１層５１、第２層５２、および第３層５３からなる。
【０１０９】
電極層６１の上には、信号線１４、第１保護層４４、および第２保護層４６を貫通して電極層６１に達するコンタクトホール６５が形成されている。コンタクトホール６５の側面は第２保護層４６で覆われている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
【０１１０】
Ｇ端子７０は、図８（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の第１層９１の上には、それ以外の走査線１２の金属層、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して第１層９１に達するコンタクトホール７５が形成されている。コンタクトホール７５の側面は第２保護層４６で覆われている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と第１層９１が接続される。
【０１１１】
本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
【０１１２】
次に、図９（ａ）〜（ｄ）および図１０（ｅ）〜（ｇ）を参照して、実施形態３によるアクティブマトリクス基板１の製造方法を説明する。図９（ａ）〜（ｄ）および図１０（ｅ）〜（ｇ）は、図１におけるＴＦＴ３０のＡ−Ａ’断面、補助容量部４０のＢ−Ｂ’断面、Ｓ端子６０のＣ−Ｃ’断面、およびＧ端子７０のＤ−Ｄ’断面の構成を表している。
【０１１３】
工程Ａ３：
まず、基板上にスパッタ法などにより第１層９１、第２層９２、第３層９３、第４層９４、および第５層９５を順次積層する。次に、金属層をフォトリソグラフィ法によりパターニングして（第１のマスク工程）、図９（ａ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
【０１１４】
工程Ｂ３：
次に、図９（ｂ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように基板上に酸化シリコンをプラズマＣＶＤ法によって積層して、ゲート絶縁層４２を得る。
【０１１５】
工程Ｃ３：
次に、ゲート絶縁層４２の上にＩＴＯ、ＭｏＮ、Ａｌ、およびＭｏＮをこの順に積層する。その後積層した金属層をフォトリソグラフィ法によりパターニングして（第２のマスク工程）、図９（ｃ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された３層構成の金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。ＴＦＴ３０におけるゲート電極１２ａ上の、後にＴＦＴ３０のチャネル領域となる位置には、金属多層構造１９の開口３９が形成される。
【０１１６】
工程Ｄ３：
次に、プラズマＣＶＤ法によって、金属多層構造１９および信号線１４を覆うように窒化シリコンを積層して、図９（ｄ）に示すように、第１保護層４４を得る。
【０１１７】
工程Ｅ３：
次に、フォトリソグラフィ法によって第１保護層４４、金属多層構造１９、および信号線１４を選択的に除去し、図１０（ｅ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。このとき、Ｓ端子６０においては、第１保護層４４および信号線１４を貫通するコンタクトホール６５が形成され、そのなかで電極層６１が露出する。またＧ端子７０においては、第１保護層４４、ゲート絶縁層４２、および走査線１２の第２層〜第５層（９２〜９５）を貫通するコンタクトホール７５が形成され、その中で走査線１２の第１層９１が露出する。
【０１１８】
工程Ｆ３：
次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１０（ｆ）に示すように半導体層３１を得る。
【０１１９】
工程Ｇ３：
次に、プラズマＣＶＤ法等により酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０におけるコンタクトホール６５の中で電極層６１を露出させるとともに、Ｇ端子７０におけるコンタクトホール７５の中で走査線１２の第１層９１を露出させる（第５のマスク工程）。
【０１２０】
このようにして、実施形態３によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
【０１２１】
（実施形態４）
次に、本発明の実施形態４によるアクティブマトリクス基板１を説明する。以下、実施形態１および３のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態４のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
【０１２２】
図１１（ａ）〜（ｄ）は、実施形態４のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。
【０１２３】
ＴＦＴ３０および補助容量部４０の構成は、図１１（ａ）および（ｂ）に示すとおり実施形態３と同じであるので説明を省略する。
【０１２４】
Ｓ端子６０は、図１１（ｃ）に示すように、ゲート絶縁層４２、ゲート絶縁層４２の上に配置された電極層６１および信号線１４、信号線１４を覆うように積層された第１保護層４４、ならびに第１保護層４４の上に積層された第２保護層４６からなる。
【０１２５】
電極層６１の上には、信号線１４、第１保護層４４、および第２保護層４６を貫通して電極層６１に達するコンタクトホール６５が形成されている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
【０１２６】
Ｇ端子７０は、図１１（ｄ）に示すように、走査線１２、走査線１２の上に順次形成されたゲート絶縁層４２、第１保護層４４、および第２保護層４６からなる。走査線１２の第１層９１の上には、走査線１２の第２層〜第５層（９２〜９５）、ゲート絶縁層４２、第１保護層４４、および第２保護層４６を貫通して第１層９１に達するコンタクトホール７５が形成されている。コンタクトホール７５によって、第２保護層４６の上に形成される図示しない上部配線と第１層９１が接続される。
【０１２７】
本実施形態では、ゲート絶縁層４２の上に半導体層３１を覆うことなく窒化シリコンからなる第１保護層４４が形成され、半導体層３１の上には酸化シリコンからなる第２保護層４６が形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
【０１２８】
次に、図１２（ａ）〜（ｃ）を参照して、実施形態４によるアクティブマトリクス基板１の製造方法を説明する。図１２（ａ）〜（ｃ）は、図１におけるＴＦＴ３０のＡ−Ａ’断面、補助容量部４０のＢ−Ｂ’断面、Ｓ端子６０のＣ−Ｃ’断面、およびＧ端子７０のＤ−Ｄ’断面の構成を表している。
【０１２９】
工程Ａ４：
まず、実施形態３において説明した工程Ａ３〜Ｄ３を実施した後、フォトリソグラフィ法によって第１保護層４４および金属多層構造１９を選択的に除去し、図１２（ａ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第３のマスク工程）。このとき、残された金属多層構造１９によりソース接続線３６が形成される。このとき、Ｓ端子６０およびＧ端子７０においては、第１保護層４４は除去されない。
【０１３０】
工程Ｂ４：
次に、基板上に、ＩＧＺＯ等の酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１２（ｂ）に示すように半導体層３１を得る。
【０１３１】
工程Ｃ４：
次に、プラズマＣＶＤ法等により酸化シリコンを積層して、第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０におけるコンタクトホール６５、およびＧ端子７０におけるコンタクトホール７５を形成する（第５のマスク工程）。
【０１３２】
このようにして、実施形態４によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
【０１３３】
（実施形態５）
次に、本発明の実施形態５によるアクティブマトリクス基板１を説明する。以下、実施形態１および２のアクティブマトリクス基板１と同じ構成要素には基本的に同じ参照符号を付けてその説明を省略し、異なる部分を中心に説明を行なう。実施形態５のアクティブマトリクス基板１の平面構成は図１に表したものと同じであるので、その説明を省略する。
【０１３４】
図１３（ａ）〜（ｄ）は、実施形態５のアクティブマトリクス基板１におけるＴＦＴ３０、補助容量部４０、Ｓ端子６０、およびＧ端子７０それぞれの構成を表した断面図であり、それぞれ、図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、およびＤ−Ｄ’断面を表している。
【０１３５】
ＴＦＴ３０、補助容量部４０、およびＧ端子７０の構成は、図１３（ａ）、（ｂ）、および（ｄ）に示すように、実施形態２と同じであるので説明を省略する。
【０１３６】
Ｓ端子６０は、図１３（ｃ）に示すように、基板上に形成された電極層６１、電極層６１の上に形成された信号線１４、信号線１４の上に形成された第１保護層４４、第１保護層４４の上に積層されたゲート絶縁層４２、およびゲート絶縁層４２の上に積層された第２保護層４６からなる。電極層６１の上には、信号線１４、第１保護層４４、ゲート絶縁層４２、および第２保護層４６を貫通するコンタクトホール６５が形成されている。コンタクトホール６５の側面は第２保護層４６で覆われている。コンタクトホール６５によって、第２保護層４６の上に形成される図示しない上部配線と電極層６１が接続される。
【０１３７】
本実施形態では、窒化シリコンからなる第１保護層４４は半導体層３１を覆うことなく形成され、半導体層３１の上には酸化シリコンからなるゲート絶縁層４２が形成されている。窒化シリコンからなる第２保護層４６は、半導体層３１のチャネル部の上方のゲート電極１２ａの上に形成されている。したがって、第２保護層４６を形成した後、高温にてアニール処理を行う場合の、窒化シリコンに含まれる水素によってＴＦＴ３０の特性を悪化させるという問題を防止することができる。また、信号線１４、ソース接続線３６等の配線は窒化シリコン層に覆われているため、配線の腐食が防止される。
【０１３８】
次に、図１４（ａ）〜（ｄ）および図１５（ｅ）〜（ｇ）を参照して、実施形態５によるアクティブマトリクス基板１の製造方法を説明する。図１４（ａ）〜（ｄ）および図１５（ｅ）〜（ｇ）は、図１におけるＴＦＴ３０のＡ−Ａ’断面、補助容量部４０のＢ−Ｂ’断面、Ｓ端子６０のＣ−Ｃ’断面、およびＧ端子７０のＤ−Ｄ’断面の構成を表している。
【０１３９】
工程Ａ５：
実施形態２において説明した工程Ａ２と同じ工程が実施され、図１４（ａ）に示すように、ＴＦＴ３０および補助容量部４０における画素電極２１、ソース電極３２、ドレイン電極３３、およびこれらの電極の上に積層された金属多層構造１９を得る。また、Ｓ端子６０には電極層６１および電極層６１の上に積層された３層構成の信号線１４が形成される。
【０１４０】
工程Ｂ５：
次に、実施形態２において説明した工程Ｂ２と同じ工程が実施され、図１４（ｂ）に示すように第１保護層４４が形成される。
【０１４１】
工程Ｃ５：
次に、フォトリソグラフィ法によって第１保護層４４、金属多層構造１９、および信号線１４を選択的に除去し、図１４（ｃ）に示すように、ソース電極３２の一部、ドレイン電極３３、および画素電極２１を露出させる（第２のマスク工程）。このとき、ＴＦＴ３０に残された金属多層構造１９によりソース接続線３６が形成される。Ｓ端子６０においては、電極層６１の上に信号線１４および第１保護層４４の開口が形成され、その中で電極層６１が露出する。Ｇ端子７０には第１保護層４４は残らない。
【０１４２】
工程Ｄ５：
次に、基板上に酸化物半導体材料を積層し、フォトリソグラフィ法によりパターニングして（第３のマスク工程）、図１４（ｄ）に示すように半導体層３１を得る。
【０１４３】
工程Ｅ５：
次に、図１５（ｅ）に示すように、基板上に酸化シリコンを積層してゲート絶縁層４２を得る。
【０１４４】
工程Ｆ５：
次に、基板上にスパッタ法により金属層を積層する。この金属層は、例えば、Ａｌ、Ｔｉ、ＴｉＮの３層構成を有する。次に、積層した金属層をフォトリソグラフィ法によりパターニングして（第４のマスク工程）、図１５（ｆ）に示すように、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を得る。このとき、ここでは図示しないＣｓ線１６も同時に形成される。Ｓ端子６０には金属層は残されない。
【０１４５】
工程Ｇ５：
次に、プラズマＣＶＤ法等により、ゲート電極１２ａ、補助容量電極１６ａ、および走査線１２を覆うように窒化シリコンを積層して第２保護層４６を得る。その後、フォトリソグラフィ法により第２保護層４６をパターニングして、Ｓ端子６０における電極層６１の上、およびＧ端子７０における走査線１２の上に、それぞれコンタクトホール６５および７５を形成する（第５のマスク工程）。コンタクトホール６５の中では電極層６１が露出し、コンタクトホール７５の中では走査線１２が露出する。
【０１４６】
このようにして、実施形態５によるアクティブマトリクス基板１が完成する。この製造工程によれば、５回のマスク工程しか必要とされないため、製造効率が向上する。
【０１４７】
（実施形態６）
図１６は、本発明の実施形態６による液晶表示装置１０００の構成を模式的に表した斜視図である。
【０１４８】
図１６に示すように、液晶表示装置１０００は、液晶層を挟んで互いに対向するアクティブマトリクス基板（ＴＦＴ基板）１および対向基板２００と、アクティブマトリクス基板１および対向基板２００のそれぞれの外側に配置された偏光板２１０および２２０と、表示用の光をアクティブマトリクス基板１に向けて出射するバックライトユニット２３０とを備えている。アクティブマトリクス基板１は、実施形態１〜５のアクティブマトリクス基板１が用いられ得る。アクティブマトリクス基板１には、複数の走査線を駆動する走査線駆動回路２４０、および複数の信号線を駆動する信号線駆動回路２５０が配置されている。走査線駆動回路２４０および信号線駆動回路２５０は、アクティブマトリクス基板１の内部または外部に配置された制御回路２６０に接続されている。制御回路２６０による制御に応じて、走査線駆動回路２４０からＴＦＴのオン−オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路２５０から表示信号（画素電極への印加電圧）が、複数の信号線に供給される。
【０１４９】
対向基板２００は、カラーフィルタおよび共通電極を備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、およびＢ（青）フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極を覆うように形成されている。共通電極と各画素電極との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。
【０１５０】
図１７は、アクティブマトリクス基板１の構成を模式的に示す平面図であり、図１８は、アクティブマトリクス基板１の表示領域ＤＡの構成を模式的に示す平面図である。
【０１５１】
図１７に示すように、アクティブマトリクス基板１は、表示部ＤＡと表示部ＤＡの外側に位置する周辺部ＦＡを有する。周辺部ＦＡには、走査線駆動回路２４０、信号線駆動回路２５０、電圧供給回路等の電気素子がＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で配置されている。周辺部ＦＡにおけるＴＦＴ、ダイオード等の電気素子は、表示部ＤＡのＴＦＴと同じ製造工程にて形成され得る。また、周辺部ＦＡの外端部付近にはＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）等の外部素子を取り付けるための端子３００が配置されている。さらに、周辺部ＦＡには、上部配線と下部配線とを電気的に接続する端子４００が形成されている。端子４００には、図１に示したＳ端子６０、Ｇ端子７０、およびＣｓ端子８０が含まれる。
【０１５２】
表示部ＤＡには、図１８に示すように、複数の画素２０がマトリクス状に配置されており、複数の走査線１２と複数の信号線１４とが互いに直交するように配置されている。複数の走査線１２と複数の信号線１４との交点それぞれの付近には、ＴＦＴ３０が画素２０毎に形成されている。走査線１２の一部はＴＦＴ３０のゲート電極を構成する。各画素２０には、ＴＦＴ３０のドレイン電極に電気的に接続された、例えば画素電極２１が配置されている。また、隣り合う２つの走査線１２の間にはＣｓ線１６が走査線１２と平行に延びている。各画素２０内にはＣｓ部４０が形成されている。
【産業上の利用可能性】
【０１５３】
本発明は、酸化物半導体ＴＦＴを有するアクティブマトリクス基板、および、そのようなアクティブマトリクス基板を備えた液晶表示装置、有機ＥＬ表示装置等の表示装置に好適に用いられる。
【符号の説明】
【０１５４】
１、１００    アクティブマトリクス基板
１２、１１２    走査線
１２ａ、１１２ａ    ゲート電極
１４、１１４    信号線
１６、１１６    補助容量線（Ｃｓ線）
１６ａ、１１６ａ    補助容量電極
１９    金属多層構造
２０、１２０    画素
２１、１２１    画素電極
３０、１３０    ＴＦＴ
３１、１３１    半導体層
３２、１３２    ソース電極
３３、１３３    ドレイン電極
３６、１３６    ソース接続線
４０、１４０    補助容量部
４２、１４２    ゲート絶縁層
４４、１４４    第１保護層
４６、１４６    第２保護層
５１    第１層
５２    第２層
５３    第３層
５４    第４層
６０、１６０    信号線端子（Ｓ端子）
６１    電極層
６５、７５、１３５、１４５、１６５、１７５    コンタクトホール
３９、６６    開口
７０、１７０    ゲート線端子（Ｇ端子）
８０、１８０    補助容量線端子（Ｃｓ端子）
１３７    ドレイン接続線
１４７    Ｃｓ対向電極
１５１    下層
１５２    中間層
１５３    上層
１６１、１７１    上部配線
２００    対向基板
２１０、２２０    偏光板
２３０    バックライトユニット
２４０    走査線駆動回路
２５０    信号線駆動回路
２６０    制御回路
３００、４００    端子
１０００    液晶表示装置
【図１】
2012133103.tif 000003
【図２】
2012133103.tif 000004
【図３】
2012133103.tif 000005
【図４】
2012133103.tif 000006
【図５】
2012133103.tif 000007
【図６】
2012133103.tif 000008
【図７】
2012133103.tif 000009
【図８】
2012133103.tif 000010
【図９】
2012133103.tif 000011
【図１０】
2012133103.tif 000012
【図１１】
2012133103.tif 000013
【図１２】
2012133103.tif 000014
【図１３】
2012133103.tif 000015
【図１４】
2012133103.tif 000016
【図１５】
2012133103.tif 000017
【図１６】
2012133103.tif 000018
【図１７】
2012133103.tif 000019
【図１８】
2012133103.tif 000020
【図１９】
2012133103.tif 000021
【図２０】
2012133103.tif 000022
【図２１】
2012133103.tif 000023
【図２２】
2012133103.tif 000024
【図２３】
2012133103.tif 000025
【図２４】
2012133103.tif 000026
【手続補正書】
【提出日】平成25年1月31日(2013.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板であって、
前記薄膜トランジスタのゲート電極、ソース電極、およびドレイン電極と、
前記ソース電極に電圧を供給する信号線と、
前記薄膜トランジスタのスイッチング信号を供給する走査線と、
前記ソース電極およびドレイン電極に接続された酸化物半導体からなる半導体層と、を備え、
（Ａ）前記ゲート電極の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層の上に前記ソース電極、前記ドレイン電極、および前記半導体層が形成され、
前記ゲート絶縁層の上に前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
前記半導体層の上に酸化シリコンからなる第２保護層が形成されているか、
または、
（Ｂ）前記半導体層を覆うことなく窒化シリコンからなる第１保護層が形成され、
前記半導体層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記半導体層のチャネル部の上方の前記ゲート絶縁層の上に前記ゲート電極が形成され、
前記ゲート電極の上に窒化シリコンからなる第２保護層が形成されている、ことを特徴とするアクティブマトリクス基板。
【請求項２】
前記信号線と前記ソース電極とを接続するソース接続線とを備え、
前記信号線および前記ソース接続線が前記第１保護層に接するように形成されている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記信号線が透明電極材料による電極層の上に形成されており、
前記ソース電極が前記透明電極材料からなり、
前記ソース電極の一部の上に前記ソース接続線が形成されている、請求項２に記載のアクティブマトリクス基板。
【請求項４】
それぞれが画素電極を含む複数の画素を備え、
前記ソース電極、前記ドレイン電極、および前記画素電極が、同じ透明電極材料によって同一の層に形成されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記複数の画素のそれぞれに形成された補助容量を備え、
前記補助容量の補助容量電極が、前記ゲート絶縁層を挟んで前記画素電極と対向するように配置されている、請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記信号線の一部を含む信号線端子を備え、
前記信号線端子内に、前記第１保護層および前記第２保護層を貫通して前記信号線に達するコンタクトホールが形成されている、請求項１から５のいずれかに記載のアクティブマトリクス基板。
【請求項７】
前記走査線の一部を含むゲート線端子を備え、
前記ゲート線端子内に、少なくとも前記第２保護層を貫通して前記走査線に達するコンタクトホールが形成されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
【請求項８】
前記酸化物半導体は、ＩｎＧａＺｎＯｘを含む請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
請求項１から８のいずれかに記載のアクティブマトリクス基板を備えた表示装置。
【請求項１０】
酸化物半導体を有する薄膜トランジスタを備えたアクティブマトリクス基板の製造方法であって、
前記薄膜トランジスタのソース電極およびドレイン電極となる電極層を形成する工程と、
前記電極層の上に金属層を積層する工程と、
前記金属層の上に、窒化シリコンからなる第１保護層を形成する工程と、
前記第１保護層および前記金属層をパターニングして、前記電極層の一部を露出させる工程と、
前記電極層の上に酸化物半導体からなる半導体層を形成する工程と、
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層またはゲート絶縁層を形成する工程と、を含むアクティブマトリクス基板の製造方法。
【請求項１１】
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなる第２保護層が形成され、
前記電極層を形成する前に、前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上にゲート絶縁層を形成する工程が実施される、請求項１０に記載のアクティブマトリクス基板の製造方法。
【請求項１２】
露出した前記電極層、前記半導体層、および残された前記第１保護層の上に酸化シリコンからなるゲート絶縁層が形成され、
前記ゲート絶縁層を形成した後に、前記半導体層の上方の前記ゲート絶縁層の上に前記薄膜トランジスタのゲート電極を形成する工程と、前記ゲート電極の上に窒化シリコンからなる第２保護層を形成する工程が実施される、請求項１０に記載のアクティブマトリクス基板の製造方法。
【請求項１３】
前記金属層によって、前記ソース電極に電圧を供給する信号線、および前記信号線と前記ソース電極とを接続するソース接続線が形成される、請求項１０から１２のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１４】
前記電極層が透明電極材料からなり、前記電極層から画素電極が形成される、請求項１０から１３のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項１５】
前記酸化物半導体は、ＩｎＧａＺｎＯｘを含む請求項１０から１４のいずれかに記載のアクティブマトリクス基板の製造方法。
【国際調査報告】
2012133103.tif 000027
2012133103.tif 000028
2012133103.tif 000029
2012133103.tif 000030