(57)【要約】  入力保護回路において、低振幅差動インターフェース回路４００の外部端子対Ｓｉｇ＋、Ｓｉｇ−間に接続された終端装置１００のインピーダンス中間点ＴＣに保護回路２００の抵抗素子２０１の一端が接続され、前記抵抗素子２０１の他端がダイオード素子２０３のアノード端子に接続されると共に前記ダイオード素子２０３のカソード端子が基準電位端子ＶＳＳに接続される。これにより、伝送信号の品質を維持しながら、低耐電圧の回路の外部端子Ｓｉｇ＋又はＳｉｇ−がソケットＳの信号端子（高抵抗を介して常にプルアップされているバス端子）ＨＶＢＵＳに誤接触して高電圧ＶＤＤＨにプルアップされた際にも、回路を構成する素子の劣化の促進や破壊などが良好に低コストで保護される。
2012114392.tif 000002
【特許請求の範囲】
【請求項１】
外部端子を備え、前記外部端子が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、
前記外部端子に接続された終端装置と、
前記終端装置に並列に接続された保護回路とを備え、
前記保護回路は、
前記外部端子に一端が接続された抵抗素子と、
前記抵抗素子の他端がアノード端子に接続されると共にカソード端子が基準電位端子に接続されたダイオード素子とを有する
ことを特徴とする入力保護回路。
【請求項２】
前記請求項１記載の入力保護回路において、
前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスが実数値であって、
前記保護回路の抵抗素子の抵抗値は、
前記保護回路の抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から前記終端インピーダンスの絶対値の所定変動範囲内に収まるように、設定される
ことを特徴とする入力保護回路。
【請求項３】
前記請求項２記載の入力保護回路において、
前記終端インピーダンスの絶対値の所定変動範囲内は、５％以内の変動範囲である
ことを特徴とする入力保護回路。
【請求項４】
前記請求項１記載の入力保護回路において、
前記保護回路の抵抗素子の抵抗値は、
前記抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から３％以内の変動範囲内に収まり、
かつ、前記合成並列インピーダンスの複素角と前記終端インピーダンスの複素角との位相差が２度以内であるように、設定される
ことを特徴とする入力保護回路。
【請求項５】
前記請求項１記載の入力保護回路において、
前記ダイオード素子は、半導体集積回路上のＭＯＳトランジスタ素子で構成される
ことを特徴とする入力保護回路。
【請求項６】
前記請求項１記載の入力保護回路において、
前記低振幅インターフェース回路は、差動インターフェース回路であって、
前記終端装置の両端が前記差動インターフェース回路の差動信号端子対に接続されており、
前記抵抗素子と前記ダイオード素子の直列接続回路が前記差動信号対の一方又は両方に接続されている
ことを特徴とする入力保護回路。
【請求項７】
外部端子を備え、前記外部端子が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、
前記外部端子に接続された終端装置と、
前記終端装置に並列に接続された保護回路とを備え、
前記保護回路は、
前記外部端子に一端が接続された抵抗素子と、
前記抵抗素子の他端がドレイン端子に接続されると共にソース端子が基準電位端子に接続されたＮ型ＭＯＳトランジスタと、
出力端子が前記Ｎ型ＭＯＳトランジスタのゲート端子に接続され、非反転入力端子が前記Ｎ型ＭＯＳトランジスタのドレイン端子に接続され、反転入力端子に参照電圧生成装置で生成された参照電圧が与えられた差動増幅器とを備える
ことを特徴とする入力保護回路。
【請求項８】
前記請求項７記載の入力保護回路において、
前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスが実数値であって、
前記保護回路の抵抗素子の抵抗値は、
前記保護回路の抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から前記終端インピーダンスの絶対値の所定変動範囲内に収まるように、設定される
ことを特徴とする入力保護回路。
【請求項９】
前記請求項８記載の入力保護回路において、
前記終端インピーダンスの絶対値の所定変動範囲内は、５％以内の変動範囲である
ことを特徴とする入力保護回路。
【請求項１０】
前記請求項７記載の入力保護回路において、
前記保護回路の抵抗素子の抵抗値は、
前記抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から３％以内の変動範囲内に収まり、
かつ、前記合成並列インピーダンスの複素角と前記終端インピーダンスの複素角との位相差が２度以内であるように、設定される
ことを特徴とする入力保護回路。
【請求項１１】
外部端子対を備え、前記外部端子対の一方又は両方が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子対の一方又は両方に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、
前記外部端子対間に接続された終端装置と、
前記終端装置に並列に接続された保護回路とを備え、
前記保護回路は、
前記終端装置のインピーダンス中間点に一端が接続された抵抗素子と、
前記抵抗素子の他端がアノード端子に接続されると共にカソード端子が接地端子に接続されるダイオード素子とを有する
ことを特徴とする入力保護回路。
【請求項１２】
前記請求項１１記載の入力保護回路において、
前記終端装置のインピーダンス中間点に、前記外部端子対間が前記終端装置を介した電気的な接続状態と切断状態とを切り替え可能なスイッチを備え、
前記抵抗素子と前記ダイオード素子の直列接続回路が、前記スイッチの両端子の各々に接続されている
ことを特徴とする入力保護回路。
【請求項１３】
前記請求項１１記載の入力保護回路において、
前記保護回路のダイオード素子は、半導体集積回路上のＭＯＳトランジスタ素子で構成される
ことを特徴とする入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低振幅インターフェース回路に対する入力保護回路に関し、特に、コンボソケットを備えるホスト機器に挿入されたモバイルメモリカード間の低耐圧インターフェース回路に対して意図しない高電圧へのプルアップ保護に関する。
【背景技術】
【０００２】
近年、モバイルメモリカードは、ムービー撮影装置などにも使用され、データ量が大規模化すると共に記憶容量の大容量化も進み、それに伴い、モバイルメモリカードとホスト機器との間のデータ伝送速度の向上も求められている。例えばＪＥＤＥＣにおいて標準化作業中であるＵＦＳ（Universal Flash Storage）では、データ伝送速度は最大６Ｇｂｐｓ（Giga bit per second）まで対応する規格となっており、また、ＳＤ Ａｓｓｏｃｉａｔｉｏｎにおいて規格化作業中であるＵＨＳ−ＩＩでは、１チャンネルあたり最大３Ｇｂｐｓで多チャネルのデータ伝送が可能な仕様となっている。【０００３】
Ｇｂｐｓクラスのデータ伝送では、一般的に、低振幅インターフェースが用いられる。特に、ノイズ耐性や放射電磁波の制限が厳しく求められる用途では、低振幅差動インターフェースが広く用いられており、例えばＬＶＤＳ（Low Voltage Differential Driver）伝送方式がその代表である。特徴としては、約３．５ｍＡの定電流が受信側にある差動間終端抵抗１００Ωに流れるため、信号伝送線路とのインピーダンス整合を確立しながら、受信側の振幅が保証されることにある。これにより、受信信号品質が高められるメリットがある。【０００４】
また、高速伝送では、その消費電力の削減が課題の一つとなる。現在、広く使われている差動低振幅インターフェース規格では、信号振幅が３００ｍＶ付近に設定されている。差動信号のコモン電圧規格を基準電位付近に決定することにより、インターフェース回路の電源電圧を１Ｖ近辺まで下げることも可能であり、それによる電力削減効果が得られることもメリットの一つである。【０００５】
一方、モバイルメモリカードの規格は、ＳＤカード、ＭＭＣ、メモリースティック、コンパクトフラッシュ（登録商標）など多様に存在しており、一部の例外を除いて、異なる規格間で形状規格や電気規格が共通しているものはほとんど存在していない。【０００６】
このような状況の中において、パーソナルコンピュータの供給者は、異なる複数規格のモバイルメモリカードを一つ開口部で対応できるように工夫されたコンボソケットと呼ばれる機構を装えるカードリーダ装置を搭載することにより、商品価値向上の一手段としている。そのため、今後新たなモバイルメモリカード規格を策定する際には、現に存在しているコンボソケットに挿入され得る事態は無視できず、モバイルメモリカード自身の電極端子がソケット側に備えられた異なる規格のモバイルメモリカード用電極端子と意図せずに接触することを避けて、電極端子の配置仕様を決定しなければならなくなっている。【０００７】
モバイルメモリカードにおいて、低振幅インターフェースによる高速伝送を実現するには、送受信回路は勿論のこと、電極端子部の物理的な位置にも良好な特性を確保する設計が求められる。別の側面として、現行規格が普及しているモバイルメモリカードのデータ伝送速度を向上させるような場合には、ユーザー可用性を維持するために、現に存在している従来規格のソケットに挿入しても使用できるよう上位互換性を持たせることは有効な商品戦略であるが、その場合には、新規に策定されるモバイルメモリカードの形状規格は、従来の規格を継承しながら、他の規格用の電極端子との接触を回避することが求められる。【０００８】
しかしながら、現に存在する複数種類のモバイルメモリカード規格に対応したコンボソケット内での電極端子配置を重ね合わせると、新たな電極端子部を設ける位置は限定されている。更に、良好な電気特性が得られる箇所は更に限られており、異なる規格のモバイルメモリカード用電極端子位置と近接することが避けられない状態となっている。【０００９】
ソケット側が備える電極端子は、モバイルメモリカード側の端子電極に押し付けて接触抵抗を減らすために、バネ形状をしている。異なる規格のモバイルメモリカードの電極端子配置が近接していると、ソケット側の電極端子が押し付ける力で本来は接触すべきでない電極端子が、モバイルメモリカード側の電極端子開口部の窪みに滑り込んで電気的に導通してしまう可能性がある。このような場合、通常の信号通信が保証されなくなることや、インターフェースの電源電圧が違う場合に、ショート電流が発生又は低電圧側素子に印加される電圧がその素子の耐電圧を超過することに起因して破壊に至ることなどが、課題として挙げられる。【００１０】
例えば、既存のＳＤカードやＭＭＣでは、３．３Ｖのシングルエンドインターフェースが用いられているが、低消費電力化のためにインターフェースの低電圧化が進むと、コンボソケットの中には電源電圧として１．８Ｖや１．２Ｖを使用したインターフェースを搭載するモバイルメモリカードのための端子が混在することになり、耐電圧超過に起因する破壊の問題が顕在化する。これは、製品の信頼性や安全性に直結する問題であり、無視できない。【００１１】
端子に高電圧が印加された場合に、所望の電圧まで引き下げる回路として、一般的には、ダイオード素子によるクランプ回路が用いられる。図１４にダイオードクランプ回路の例を示す。図１４（ａ）は、接合ダイオードの順方向接続を利用したものである。クランプ回路２０はダイオード２１で構成されている。ダイオード２１の役目は、順方向電圧がしきい値電圧ＶＦ以上となると、端子間が低抵抗となる電気特性を利用して、しきい値電圧ＶＦ以上に変位しようとする端子電圧を固定することである。図１５にダイオードの電気特性を示す。【００１２】
図１４（ｂ）は、クランプ回路２０にツェナーダイオードを利用したものである。同図のクランプ回路２０は、ツェナーダイオード２２の逆方向接続で構成されており、ツェナーダイオード２２の役目は、ツェナー降伏電圧ＶＺ以下でダイオードの端子間が低抵抗となる電気特性を利用し、端子電圧が｜ＶＺ｜以上に変位しようとする電圧を固定することである。電圧クランプ回路では、このツェナーダイオードによる方法が比較的用いられる。【００１３】
これらの方法は、外部の電源端子や低インピーダンスで駆動するドライバ回路に接触した場合の入力電圧制限対策としては、有効である。【００１４】
しかしながら、これらの方法をＧｂｐｓクラスの高速伝送システムで使用するには次のような課題がある。【００１５】
すなわち、ダイオードクランプ回路では、ダイオードのしきい値電圧のばらつきが課題となる。仮にダイオードのしきい値が低振幅インターフェース信号の上限電圧よりも低ければ、信号伝送時にクランプダイオードがオンして、低抵抗となる。このとき、信号波形がクランプされてしまうと共に、終端インピーダンスとして見た場合に、ダイオードの低抵抗が支配的となるため、信号電圧波形の符号反転した反射波が発生し、反射波が伝送路を伝播することによるＥＭＩ（Electro Magnetic Interference）の原因ともなる。また、ダイオードのしきい値電圧が内部デバイスの耐電圧を超えていなくとも、低振幅インターフェース回路の電源電圧を超えている場合には、外部から高電圧が印加された際に、信号端子の電位が電源電圧を超えてしまうこととなる。このとき、低振幅インターフェース回路がＣＭＯＳにより構成されていれば、ゲート端子が外部端子に接続されたＰチャネルＭＯＳトランジスタは、ＰＢＴＩ（Positive Bias Temperature Instability）と呼ばれる特性劣化条件にさらされてしまう。そのため、ＰＢＴＩ条件となったＰチャネルＭＯＳトランジスタの特性劣化を促進してしまうという新たな課題を発生させてしまうことになる。つまり、クランプ用ダイオードのしきい値電圧は、低振幅インターフェース信号の上限電圧から電源の下限電圧までの間に収めなければならない。【００１６】
このようなばらつきの課題は、特にＣＭＯＳによる半導体集積回路上に本保護回路を形成する場合に顕著であるが、ばらつきを抑えるために単体のダイオード部品を使用すると、部品代やＰＣＢ上の実装面積の増加などによりコスト増加となる。【００１７】
クランプ電圧を精度良く制御する方法としては、例えば特許文献１のように、ＭＯＳトランジスタと差動増幅器とによりソース電圧フォロワ回路を形成し、参照電圧でクランプ電圧を決める方法が有効である。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０００−２２５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１記載の技術では、入力容量の課題が発生する。【００２０】
すなわち、ツェナーダイオードやＭＯＳトランジスタのダイオード特性を利用する場合には、特に空乏層容量が端子容量として付加されることが課題として挙げられる。インターフェース回路は、その端子電極が外界に晒されて静電気放電などを受けるため、集積回路上のダイオード素子やバリスタなど、別途付加する部品による保護回路が設けられている。その保護回路とインターフェース回路コンポーネントそのものが最初から保有している容量のトータルが、システム固有の端子容量として存在する。端子容量は高周波信号成分に対して入出力インピーダンスを下げる働きをし、その端子容量のインピーダンスが終端装置のインピーダンスと拮抗し始めると、終端装置との合成インピーダンスの絶対値を下げ、合成インピーダンスの複素角を元々終端装置の持っていたインピーダンスからずらすことになる。終端装置のインピーダンスの複素角がずらされれば、それだけでインピーダンス不整合の要因となるため、信号品質に与える影響が現れ始めることとなる。更に、周波数が上がって終端装置のインピーダンスよりも端子容量のインピーダンスが下がれば、端子容量部のインピーダンスが支配的となり、終端装置が想定するインピーダンス値の範囲を外れてしまう。【００２１】
これは、どのようなインターフェース回路でも宿命的に持っている課題であるが、クランプ回路を付加することに起因して端子容量値が増加すると、終端装置との合成インピーダンスの遮断周波数が下がり、より低い周波数でインピーダンス整合ができなくなる。これに伴い、信号波形のエッヂを形成する高調波成分への影響が大きくなり、具体的な現象としては、入力信号波形の歪みや鈍りとして現れる。この現象がＩＳＩ（Inter Symbol Interferes）によるデータウィンドウ削減の要因となり、データ伝送におけるエラー率が上昇する。【００２２】
本発明は、前記課題を解決するものであり、その目的は、インターフェース回路の外部端子に終端装置が接続された入力保護回路において、ダイオード素子を備えて、前記外部端子に対して端子接触に起因する高電圧が誤って印加された際にその高電圧をクランプする構成を採用する場合に、そのダイオード素子に端子容量が付加されても、良好にその高電圧をクランプすると共に、終端装置のインピーダンス特性に影響を与えないようにすることにある。
【課題を解決するための手段】
【００２３】
前記目的を達成するため、本発明では、入力保護回路において、抵抗素子とダイオード素子とを直列接続した構成の保護回路をインターフェース回路の終端装置と並列に挿入する。これにより、高抵抗を介して常にプルアップされているようなバス信号に外部端子が接触するような場合、具体的には、例えば、コンボソケットが備える１０ｋΩ〜１００ｋΩの範囲の抵抗値で３．３Ｖの電源電圧にプルアップされる規格となっている電極端子に対して、１．２Ｖ耐圧であるインターフェース回路の外部電極が接触してしまった場合に、そのプルアップ抵抗を介して継続的に３．３Ｖが印加され続けるような高電圧印加に対しては、前記保護回路の抵抗素子により、プルダウン回路として機能させる一方、通常の低振幅信号伝送時の入力信号に対しては、高インピーダンスとなって終端装置のインピーダンス特性に影響を与えないようにする。【００２４】
具体的に、請求項１記載の発明の入力保護回路は、外部端子を備え、前記外部端子が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、前記外部端子に接続された終端装置と、前記終端装置に並列に接続された保護回路とを備え、前記保護回路は、前記外部端子に一端が接続された抵抗素子と、前記抵抗素子の他端がアノード端子に接続されると共にカソード端子が基準電位端子に接続されたダイオード素子とを有することを特徴とする。【００２５】
請求項２記載の発明は、前記請求項１記載の入力保護回路において、前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスが実数値であって、前記保護回路の抵抗素子の抵抗値は、前記保護回路の抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から前記終端インピーダンスの絶対値の所定変動範囲内に収まるように、設定されることを特徴とする。【００２６】
請求項３記載の発明は、前記請求項２記載の入力保護回路において、前記終端インピーダンスの絶対値の所定変動範囲内は、５％以内の変動範囲であることを特徴とする。【００２７】
請求項４記載の発明は、前記請求項１記載の入力保護回路において、前記保護回路の抵抗素子の抵抗値は、前記抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から３％以内の変動範囲内に収まり、かつ、前記合成並列インピーダンスの複素角と前記終端インピーダンスの複素角との位相差が２度以内であるように、設定されることを特徴とする。【００２８】
請求項５記載の発明は、前記請求項１記載の入力保護回路において、前記ダイオード素子は、半導体集積回路上のＭＯＳトランジスタ素子で構成されることを特徴とする。【００２９】
請求項６記載の発明は、前記請求項１記載の入力保護回路において、前記低振幅インターフェース回路は、差動インターフェース回路であって、前記終端装置の両端が前記差動インターフェース回路の差動信号端子対に接続されており、前記抵抗素子と前記ダイオード素子の直列接続回路が前記差動信号対の一方又は両方に接続されていることを特徴とする。【００３０】
請求項７記載の発明の入力保護回路は、外部端子を備え、前記外部端子が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、前記外部端子に接続された終端装置と、前記終端装置に並列に接続された保護回路とを備え、前記保護回路は、前記外部端子に一端が接続された抵抗素子と、前記抵抗素子の他端がドレイン端子に接続されると共にソース端子が基準電位端子に接続されたＮ型ＭＯＳトランジスタと、出力端子が前記Ｎ型ＭＯＳトランジスタのゲート端子に接続され、非反転入力端子が前記Ｎ型ＭＯＳトランジスタのドレイン端子に接続され、反転入力端子に参照電圧生成装置で生成された参照電圧が与えられた差動増幅器とを備えることを特徴とする。【００３１】
請求項８記載の発明は、前記請求項７記載の入力保護回路において、前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスが実数値であって、前記保護回路の抵抗素子の抵抗値は、前記保護回路の抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から前記終端インピーダンスの絶対値の所定変動範囲内に収まるように、設定されることを特徴とする。【００３２】
請求項９記載の発明は、前記請求項８記載の入力保護回路において、前記終端インピーダンスの絶対値の所定変動範囲内は、５％以内の変動範囲であることを特徴とする。【００３３】
請求項１０記載の発明は、前記請求項７記載の入力保護回路において、前記保護回路の抵抗素子の抵抗値は、前記抵抗素子のインピーダンスと前記終端装置が整合を所望する周波数範囲で得られる終端インピーダンスとの合成並列インピーダンスの絶対値が、前記終端インピーダンスの絶対値から３％以内の変動範囲内に収まり、かつ、前記合成並列インピーダンスの複素角と前記終端インピーダンスの複素角との位相差が２度以内であるように、設定されることを特徴とする。【００３４】
請求項１１記載の発明の入力保護回路は、外部端子対を備え、前記外部端子対の一方又は両方が抵抗を介して印加許容電圧を超える電圧源に接続された際に前記外部端子対の一方又は両方に接続された低振幅インターフェース回路に印加される電圧を制限するための入力保護回路であって、前記外部端子対間に接続された終端装置と、前記終端装置に並列に接続された保護回路とを備え、前記保護回路は、前記終端装置のインピーダンス中間点に一端が接続された抵抗素子と、前記抵抗素子の他端がアノード端子に接続されると共にカソード端子が接地端子に接続されるダイオード素子とを有することを特徴とする。【００３５】
請求項１２記載の発明は、前記請求項１１記載の入力保護回路において、前記終端装置のインピーダンス中間点に、前記外部端子対間が前記終端装置を介した電気的な接続状態と切断状態とを切り替え可能なスイッチを備え、前記抵抗素子と前記ダイオード素子の直列接続回路が、前記スイッチの両端子の各々に接続されていることを特徴とする。【００３６】
請求項１３記載の発明は、前記請求項１１記載の入力保護回路において、前記保護回路のダイオード素子は、半導体集積回路上のＭＯＳトランジスタ素子で構成されることを特徴とする。【００３７】
本発明では、内部素子の耐圧を超える外部電圧へのプルアップに抗する手段として、抵抗素子とダイオード素子との直列接続で構成され終端装置と並列に挿入された保護回路を用いている。この構成では、外部から高電圧が印加された場合には、保護回路のダイオード素子のアノード側に保護回路の抵抗素子を通じて充電され、ダイオード素子のしきい値を越えると、オン状態となり、通電する。ダイオード素子の電流特性は、図１５に示したように、しきい値であるＶＦを越えると低インピーダンス特性を示すため、ダイオード素子のアノード側の電圧はしきい値の付近に留まり、外部電圧としきい値電圧との差電圧を、外部電圧側に接続されたプルアップ抵抗と保護回路の抵抗素子とで賄う。この際、外部端子が安定する電圧は、外部プルアップ抵抗と保護回路の抵抗素子の分圧比で決定することになるので、本発明では保護回路の抵抗素子の抵抗値の決定方法が重要となる。【００３８】
また、低振幅信号伝送時には、保護回路は、インターフェース側電源電位と基準電位との中間値で動作する。信号電位の最大値がダイオード素子のしきい値を越えなければ、ダイオード素子はオフ状態となって電流は流れず、保護回路側のインピーダンスは高いので、終端パラメータへの影響は軽微である。ダイオード素子のしきい値電圧を越えた場合においては若干の直流電流が発生するが、終端パラメータへの影響は軽微であり、交流である信号成分に対しての影響は抑えられる。【００３９】
インターフェース回路が、非反転信号と反転信号との間に終端抵抗が接続される差動インターフェース回路である場合も、その差動の一方又は両方の信号端子に、抵抗素子とダイオード素子とを直列接続した保護素子を挿入すれば、同様の効果が得られる。【００４０】
更に、差動インターフェース回路において、より効果的となるのは、終端インピーダンス値の中間点に相当するノードに保護回路を挿入する構成である。この構成では、内部素子の耐圧を越える電圧が印加された場合の動作として、保護回路の抵抗素子として終端抵抗値の１／２が加わるだけで保護回路としての効果は同様に得られる。また、差動信号入力時の小信号等価回路を考えた場合、終端装置のインピーダンス中間ノードは交流接地として扱われる。このため、この終端装置のインピーダンス中間ノードと接地電位との間に如何なるインピーダンス値の素子が挿入されたとしても、交流動作に対しての影響を無くすることが可能である。【００４１】
また、終端装置のインピーダンス中間ノードは低振幅信号の送受信時はコモン電圧が印加されるが、そのコモン電圧は信号電位の最大値よりも必ず低く、また一般的に信号電位の変動幅はコモン電位の変動幅に信号振幅の変動幅の１／２が加わることになるので、コモン電位の方が変動幅はより狭くなる。【００４２】
終端抵抗への影響の回避ができることに加えて、信号電位の低さと変動幅の小ささから、本発明では、保護回路の設計マージンを最大化でき、より優れた構成である。
【発明の効果】
【００４３】
以上説明したように、本発明によれば、例えばコンボソケットにモバイルメモリカードを挿入した際に、他のメモリカード規格用に備えられた高電圧へのプルアップ電極端子に接触してしまった時には、ダイオード素子に直列に接続した抵抗素子により、入力電圧を破壊耐圧以下に抑えると共に、通常使用時には保護回路のインピーダンスを高インピーダンスに保つので、終端装置のインピーダンス変動を抑えて、信号品質の劣化を防ぐことができる。特に、半導体集積回路装置上に本入力保護回路を形成することにより、より低コストで保護機能を実現できる。【００４４】
更に、差動インターフェース回路では、終端装置の中央部に対して、抵抗素子とダイオード素子とを直列接続した保護回路を装備することにより、所望の保護機能を実現できかつ信号品質を維持することが可能である。
【図面の簡単な説明】
【００４５】
【図１】図１は本発明の第１の実施形態に係る入力保護回路の第１の実施形態の構成を示す図である。
【図２】図２は同入力保護回路に備える保護回路のダイオード素子の具体的構成を示す図である。
【図３】図３は終端装置の構成例を示し、同図（ａ）は純抵抗で構成した図、同図（ｂ）は抵抗と容量との直接接続で構成した図、同図（ｃ）は抵抗とインダクタとの直接接続で構成した図である。
【図４】図４は伝送線路の特性インピーダンスＺ０と終端装置の終端インピーダンスＺｔｔの絶対値の比Ｚｒとその複素角位相差θｄについての反射係数の絶対値｜Γ｜を示す図である。
【図５】図５は同実施形態の変形例を示す差動インターフェース回路に対する入力保護回路の構成を示す図である。
【図６】図６は同入力保護回路に備える保護回路のダイオード素子の具体的構成を示す図である。
【図７】図７は本発明の第２の実施形態に係る入力保護回路の構成を示す図である。
【図８】図８は本発明の第３の実施形態に係る入力保護回路の構成を示す図である。
【図９】図９は同入力保護回路に備える保護回路のダイオード素子の具体的構成を示す図である。
【図１０】図１０は図９に示した差動インピーダンス回路の小信号等価回路を示す図である。
【図１１】図１１は第１、第２、第３の実施形態の構成間において、保護回路がアクティブになる電圧範囲を示し、同図（ａ）は第１の実施形態の構成の場合を示す図、同図（ｂ）は第２の実施形態の構成の場合を示す図、同図（ｃ）は第３の実施形態の構成の場合を示す図である。
【図１２】図１２は本発明の第４の実施形態に係る入力保護回路の構成を示す図である。
【図１３】図１３は同入力保護回路に備える保護回路のダイオード素子の具体的構成を示す図である。
【図１４】図１４（ａ）は従来のクランプ回路の構成を示す図、同図（ｂ）は従来の他のクランプ回路の構成を示す図である。
【図１５】図１５はダイオード素子の電圧−電流特性を示す図である。
【発明を実施するための形態】
【００４６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００４７】
（実施形態１）
図１及び図２は、本発明の第１の実施形態に係る入力保護回路の構成を示す図である。
【００４８】
図１において、５００はモバイルメモリカード等の挿抜可能なデバイスである。前記デバイス５００に備わる外部端子Ｓｉｇは信号電極であり、コンボソケットなどのソケットＳの挿入時にはそのソケットＳの端子ＳＳｉｇと電気的に接続されて、そのソケットＳの端子ＳＳｉｇ及び通信路１２０を介してインターフェース回路１３０と接続される。
【００４９】
前記デバイス５００内部において、終端電圧Ｖｔｔと信号ノード（外部端子Ｓｉｇ）との間には、所定のインピーダンスを持つ終端装置１００が挿入され、この終端装置１００と並列に、抵抗素子２０１とダイオード素子２０２とが直列接続された保護回路２００が備えられる。
【００５０】
更に、前記外部端子Ｓｉｇには、この外部端子Ｓｉｇを介して信号の送受信を行うインターフェース回路３００が存在する。このインターフェース回路３００は、入力回路、出力回路又は入出力回路である。また、このインターフェース回路３００は、抵抗１５０を介して高電圧ＶＤＤＨにプルアップされたソケットＳ内の信号端子ＨＶＢＵＳに誤って接触してしまった際に、その外部高電圧ＶＤＤＨから保護すべき対象となる。前記外部端子Ｓｉｇには、ＥＳＤ保護回路１４０が接続される。
【００５１】
図２は、前記図１においてダイオード素子２０２を具体的にＭＯＳトランジスタ２０３で構成して、そのＭＯＳトランジスタ２０３のダイオード特性を利用するものである。本実施形態によると、半導体集積装置上に実装する場合に好適である。尚、図２においては、ＭＯＳトランジスタ２０３はＮ型ＭＯＳトランジスタを使用しているが、勿論、Ｐ型ＭＯＳトランジスタを使用しても、同様にダイオードとしての効果が得られる。
【００５２】
本実施形態に係る保護回路２００では、抵抗素子２０１の抵抗値の決め方に特徴がある。先ず、本発明の第１義的な機能として、外部端子Ｓｉｇに対して、抵抗１５０を介して高電圧ＶＤＤＨにプルアップされた信号端子ＨＶＢＵＳが接触してしまった場合の電圧保護機能を実現するためのパラメータを決める必要があり、これを説明する。
【００５３】
先ず、終端装置１００が整合を所望する周波数範囲で供する終端インピーダンスが実数値である場合、すなわち抵抗である場合で考える。図３（ａ）及び図３（ｂ）は終端インピーダンスが実数値である終端装置の構成例を示し、図３（ｃ）は終端インピーダンスが複素値である終端装置の構成例を示す。図３（ａ）は純抵抗１０１による終端装置であり、全周波数範囲に対して一定値での終端が可能である。図３（ｂ）は抵抗１０１と容量１０２とを直列接続した終端装置である。同図（ｂ）の構成では、低周波における終端インピーダンスは容量成分が支配的であるが、ある一定以上の周波数に対しては容量１０２によるインピーダンスが抵抗１０１に対して無視できる領域に入るので、抵抗として所望の終端インピーダンスを得ることができる。図３（ｃ）は抵抗１０１とインダクタ１０３とを直列接続した終端装置である。
【００５４】
ここでは、一般的によく使用される５０Ω伝送線路に整合するシステムを例とし、保護回路２００は半導体集積回路上に形成されＭＯＳトランジスタをダイオード素子として利用した場合を考える。インターフェース回路３００の電源電圧ＶＤＤが標準１．２Ｖ、最小１．１Ｖ、所望の終端インピーダンスが５０Ω、ソケットＳの信号電極端子ＨＶＢＵＳの電源電圧ＶＤＤＨが標準３．３Ｖ、最大３．６Ｖであり、その電源電圧ＶＤＤＨに対して１０ｋΩ〜１００ｋΩの抵抗値ＲＰＵの抵抗１５０を介してプルアップされている可能性がある場合、保護回路２００により外部端子Ｓｉｇの電圧を１．２Ｖ以下に引き下げたい場合を例として具体的な数値を掲げて以下に示す。
【００５５】
尚、終端電圧ＶＴＴは、交流信号に対する小信号等価回路を考える場合に、接地として扱えれば良く、具体的な電圧値はインターフェース回路３００の電気規格によって決められるものである。
【００５６】
最悪ケースとなるのは、ばらつきを考慮すると、ＭＯＳトランジスタ２０３のしきい値が最大、インターフェース回路３００の電源電圧ＶＤＤが最小、信号電極端子ＨＶＢＵＳの電源電圧ＶＤＤＨが最大、プルアップ抵抗１５０の抵抗値ＲＰＵが最初値１０ｋΩのときである。いま、ＭＯＳトランジスタ２０３のしきい値の最大値が５００ｍＶ、インターフェース回路３００の電源電圧ＶＤＤの最小値が１．１Ｖ、信号電極端子ＨＶＢＵＳの電源電圧ＶＤＤＨの最大値が３．６Ｖである場合には、ダイオード素子２０２（ＭＯＳトランジスタ２０３）が導通した時に、残りの電圧（３．６−０．５）Ｖ＝３．１Ｖを、抵抗素子２０１の抵抗値ＲとソケットＳ側のプルアップ抵抗１５０の抵抗値ＲＰＵ（＝１０ｋΩ）との合成抵抗値と、抵抗素子２０１の抵抗値Ｒとの分圧比Ｒ／（１０ｋΩ＋Ｒ）で分圧した電圧値が、（１．１−０．５）Ｖ＝０．６Ｖ以下に引き下げるように、抵抗素子２０１の抵抗値Ｒが設定される。すなわち、抵抗素子２０１の抵抗値Ｒは、
【００５７】
【数１】
2012114392.tif 000003
【００５８】
又はそれ以下の抵抗値となる。
【００５９】
次に、通常使用時において、保護回路２００が終端インピーダンスに与える影響を考慮する。本発明の保護回路２００では、インピーダンス値は抵抗２０１の抵抗値Ｒとダイオード素子２０２のインピーダンスとの和となるが、終端抵抗１００と並列に接続されているので、保護回路２００のインピーダンス値が最小の場合に終端インピーダンス特性に与える変動量が最大である最悪条件となる。ここで、抵抗素子２０１の抵抗値Ｒは固定である一方、ダイオード素子２０３のインピーダンスは寄生容量とオン抵抗の並列インピーダンスである。高周波領域で寄生容量のインピーダンスが−ｊ０に漸近して抵抗素子２０１の抵抗値Ｒに比べて無視できる程度になることを考慮すると、最悪条件は保護回路２００のインピーダンスが抵抗素子２０１の抵抗値Ｒに等しくなる場合と考えることができる。
【００６０】
このとき、例えば終端抵抗１００の終端インピーダンス変動量を５％程度に抑えたい場合には、抵抗素子２０１の抵抗値Ｒは、
【００６１】
【数２】
2012114392.tif 000004
【００６２】
より、
【００６３】
【数３】
2012114392.tif 000005
【００６４】
が必要な条件であることが求まる。
【００６５】
従って、本実施形態の実際の実装では、保護回路２００が備える抵抗素子２０１の抵抗値Ｒは４５０Ω〜２．４ｋΩの間で、入力保護電圧のマージンや終端抵抗特性の変動幅の許容範囲、又は実装面積等の設計要因及びコスト要因に応じて決めれば良いことになる。
【００６６】
また、ＲＣ線路のように損失成分が支配的な伝送線路においては、その特性インピーダンスが複素数となり、終端装置１００の終端インピーダンスが整合する条件も、伝送線路と等価の複素数でなければならない。例えば、伝送線路の特性インピーダンスＺ０を、
【００６７】
【数４】
2012114392.tif 000006
【００６８】
のように記述する。ここでｊは虚数単位、θ０はインピーダンス平面におけるＺ０の複素角であって、インピーダンスＺ０の実数成分は｜Ｚ０｜ｃｏｓθ０、虚数成分はｊ｜Ｚ０｜ｓｉｎθ０で表される。また、終端装置１００の終端インピーダンスＺｔｔを、
【００６９】
【数５】
2012114392.tif 000007
【００７０】
と記述する。θｔｔはインピーダンス平面における終端装置１００の終端インピーダンスＺｔｔの複素角であって、そのインピーダンスＺｔｔの実数成分は｜Ｚｔｔ｜ｃｏｓθｔｔ、虚数成分はｊ｜Ｚｔｔ｜ｓｉｎθｔｔで表される。この伝送線路と終端装置１００が接続された回路の終端装置１００における反射係数Γは、
【００７１】
【数６】
2012114392.tif 000008
【００７２】
であり、その絶対値｜Γ｜は、
【００７３】
【数７】
2012114392.tif 000009
【００７４】
として計算できる。ここで、Ｚｔｔ＝Ｚ０であれば、反射係数Γ＝０となり、整合となるが、たとえ｜Ｚｔｔ｜＝｜Ｚ０｜と絶対値が等しくとも、複素角がθｔｔ≠θ０と等しくなければ反射計数Γ≠０であり、何らかの反射波が発生することとなる。つまり、終端装置１００の終端インピーダンスＺｔｔが複素インピーダンスである場合には、絶対値｜Ｚｔｔ｜の変動量と複素角θｔｔの変動量との両方が信号品質に影響を与える要素となる。
【００７５】
ここで、伝送線路の特性インピーダンス値と終端装置１００の終端インピーダンス値とについて、終端インピーダンスの絶対値｜Ｚｔｔ｜と伝送線路インピーダンス｜Ｚ０｜との比をＺｒとし、終端インピーダンスの複素角θｔｔと特性インピーダンスＺ０との複素角θ０の差をθｄ＝と表すと、反射係数の絶対値｜Γ｜は、
【００７６】
【数８】
2012114392.tif 000010
【００７７】
の通り、絶対値の比と複素角の差として計算することができる。これを用いて伝送線路の特性インピーダンスＺ０と終端装置の終端インピーダンスＺｔｔの絶対値の比Ｚｒ（＝｜Ｚｔｔ｜／｜Ｚ０｜）と複素角の位相差θｄについての反射係数の絶対値｜Γ｜を計算した値を図４に示す。同図において、前記比Ｚｒの刻み幅は３％毎、複素角の位相差θｄの刻み幅は２ｄｅｇｒｅｅ毎とし、Ｚｒ＝１．００かつθｄ＝０がインピーダンス整合、すなわち反射係数０の条件となる。同図から判るように、整合条件に近い状態から、絶対値の比Ｚｒで３％、複素角の位相差θｄで２ｄｅｇｒｅｅの変動が同時に発生した場合でも、反射係数の変動量は２．５％程度までに収まっている。
【００７８】
尚、本保護回路２００をＥＳＤ保護回路として働かせるには、インピーダンスが高過ぎることと、電流を流す方向が一方向であるため、現実的ではなく、ＥＳＤ保護回路１４０は別途備える必要があって、本発明とは本質的に異なるので、兼用されない。また、別途備えたＥＳＤ保護ダイオード素子を本課題の対策として使用すると、電源側保護ダイオードやインターフェース回路のドライバ回路などに順方向電流が継続的に流れ込むために、デバイス特性の劣化が促進される恐れがある。このような回路では、外部端子は電源電圧にＥＳＤ保護ダイオードのしきい値電圧が加えられた電圧に収束するため、インターフェース回路を構成するＰＭＯＳトランジスタでゲート端子が外部端子に接続されたものはＰＢＴＩ劣化条件に当てはまり、特性変動が加速されてしまう恐れがある。従って、信頼性の観点からは、このような実装は避けることが望ましい。
【００７９】
（変形例）
前記保護回路２００は、差動インターフェースの差動信号端子に接続した場合にも同様の効果を得ることができる。
【００８０】
図５及び図６は、前記第１の実施形態に係る保護回路を差動インターフェース回路に適用した変形例の構成を示す図である。
【００８１】
同図において、差動インターフェース回路４００の差動信号端子対Ｓｉｇ＋、Ｓｉｇ−の間に例えば２０Ω〜４００Ωの終端抵抗１００が接続されている。前記差動信号端子対の一方の端子Ｓｉｇ＋には、抵抗素子２０１とダイオード素子２０２とが直列接続されると共に、他方の端子Ｓｉｇ−には、抵抗素子２０４とダイオード素子２０５２とが直列接続されて、保護回路２００が構成されている。
【００８２】
ソケットＳの信号電極端子ＨＶＢＵＳの電源電圧ＶＤＤＨが標準３．３Ｖ、最大３．６Ｖであり、その電源電圧ＶＤＤＨに対して５ｋΩ〜５００ｋΩのプルアップ抵抗１５０を介してプルアップされている可能性がある場合には、差動信号端子対Ｓｉｇ＋、Ｓｉｇ＋の片方だけに接続した場合でも、同様の効果を得ることが可能である。勿論、差動信号端子対Ｓｉｇ＋、Ｓｉｇ−の両方に接続しても効果は同様である。
【００８３】
尚、図５及び図６では、ソケットＳにおいて、抵抗１００を介して高電圧ＶＤＤＨにプルアップされた信号端子ＨＶＢＵＳは、信号端子ＳＳｉｇ＋に近接して１つ配置したが、他の抵抗を介して高電圧ＶＤＤＨにプルアップされた信号端子ＨＶＢＵＳ（図示せず）が信号端子Ｓｉｇーに近接して配置される場合も、同様に適用できるのは、勿論である。
【００８４】
更に、前記図１、図２、図５及び図６で示した実施形態は、全て外部端子Ｓｉｇ（又はＳｉｇ＋、Ｓｉｇ−）に印加された高電圧ＶＤＤＨのみに反応して保護動作を行い、インターフェース回路３００、４００の動作状態には依存しないので、このインターフェース回路３００、４００がモバイルメモリカードである場合のように活線挿抜が頻繁に行われて、内部状態が確定する前に外部端子Ｓｉｇ（又はＳｉｇ＋、Ｓｉｇ−）に高電圧ＶＤＤＨが印加されるような可能性がある装置に適用するのに、より適しているという利点が加わる。
【００８５】
尚、本実施形態では、ダイオード素子２０２としてＰＮ接合のみで構成されるダイオード素子を使用する場合には、抵抗素子２０１とダイオード素子２０２の接続を入れ替えても、効果は同様であることは明らかである。また、ダイオード素子２０２としてＭＯＳトランジスタを使用した場合に、抵抗素子２０１とダイオード素子２０２とを入れ替えても、保護回路２００としての効果は同様に得られる。但し、この場合には、ＭＯＳトランジスタのドレイン−基板間接合容量が入力容量に付加されるため、終端インピーダンス特性に与える影響が変わる点での考慮は必要である。
【００８６】
（実施形態２）
図７は本発明の第２の実施形態に係る入力保護回路の構成を示す。
【００８７】
前記実施形態１の図２に示した保護回路２００においてＭＯＳトランジスタダイオード素子２０３を配置した構成を、図７では、ＮＭＯＳトランジスタ２０７と差動アンプ２０８からなるソース電圧フォロワ回路に置き換えた構成である。このソース電圧フォロワ回路では、ＮＭＯＳトランジスタ２０７のゲート端子に差動アンプ２０８の出力が接続され、前記差動アンプ２０８の非反転入力にはＮＭＯＳトランジスタ２０７のドレイン端子が、差動アンプ２０８の反転入力には参照電圧生成回路ＶＧ１で生成された参照電圧ｒｅｆが入力される。
【００８８】
このソース電圧フォロワ回路の動作としてＮＭＯＳトランジスタ２０７のドレイン端子電圧が参照電圧ｒｅｆよりも低い間は、ゲート端子に接続された出力端子の電圧を引き下げようとするので、ＮＭＯＳトランジスタ２０７はオフのままである。ＮＭＯＳトランジスタ２０７のドレイン端子電圧が参照電圧ｒｅｆ以上に引き上げられると、差動アンプ２０８はＮＭＯＳトランジスタ２０７のゲートを引き上げる動作を始める。ＮＭＯＳトランジスタ２０７がオン状態になると、そのドレイン端子電圧を引き下げるよう動き始め、ＮＭＯＳトランジスタ２０７のドレイン電圧は参照電圧ｒｅｆ付近で安定する。
【００８９】
本実施形態では、差動アンプ２０８と参照電圧生成回路ＶＧ１とによって、ＮＭＯＳトランジスタ２０７のしきい値電圧を精度良く決定できるので、そのしきい値電圧のばらつきを気にせずに設計できる利点がある。保護回路２００が備える抵抗素子２０１の抵抗値Ｒは、ダイオード素子のしきい値を参照電圧ｒｅｆに置き換えるだけで実施形態１と同様の方法で決定することができる。また、終端装置１００の終端インピーダンスが複素数である場合の反射係数Γの変動量も、実施形態１と同様に計算することができる。
【００９０】
（実施形態３）
図８及び図９は、本発明の第３の実施形態に係る入力保護回路の構成を示す図である。
【００９１】
図８において、５００はモバイルメモリカード等の挿抜可能で差動信号端子対Ｓｉｇ＋、Ｓｉｇ−間に終端装置１０４が接続された差動インターフェースを採用したデバイスである。前記デバイス５００に備える差動信号端子対Ｓｉｇ＋、Ｓｉｇ−は、外部端子電極であって、ソケットＳに備える差動信号電極ＳＳｉｇ＋、ＳＳｉｇ−と電気的に接続される。
【００９２】
前記デバイス５００内部において、差動信号端子対Ｓｉｇ＋、Ｓｉｇ−間には、所定のインピーダンスを持つ終端装置１０４が挿入されており、その終端装置１００のインピーダンス値が１／２となる中間ノードＴＣに、抵抗素子２０１と、アノードが前記抵抗素子２０１に接続されると共にカソードが基準電位に接続されたダイオード素子２０２との直列接続による保護回路２００が備えられる。更に、前記差動信号端子対Ｓｉｇ＋、Ｓｉｇ−には、外部電圧から保護すべき差動インターフェース回路４００が存在する。前記差動インターフェース回路４００は、入力回路、出力回路又は入出力回路である。
【００９３】
図９は、前記図８のダイオード素子２０２を具体的にＭＯＳトランジスタダイオード素子２０３で構成した図を示す。前記ＭＯＳトランジスタダイオード素子２０３は、ドレイン端子とゲート端子とを接続してアノード端子とし、ソース端子をカソード端子とし、そのダイオード特性を利用するものである。
【００９４】
本実施形態において、保護回路２００の抵抗素子２０１の抵抗値Ｒは、信号端子Ｓｉｇ＋に、高抵抗１５０を介して高電圧ＶＤＤＨにプルアップされたソケットＳの信号端子ＨＶＢＵＳが接触した場合の電圧保護機能を実現するためのパラメータを決めればよい。そのための抵抗値Ｒの計算方法は、保護回路２００の抵抗素子２０１の抵抗値Ｒに終端装置Ｚｔｔの直流インピーダンス値、すなわち実数成分Ｒｔｔの１／２値（Ｒｔｔ／２）が加わる点を考慮して、分圧比を｛Ｒ＋（Ｒｔｔ／２）｝／｛ＲＰＵ＋（Ｒ＋Ｒｔｔ／２）｝とすれば、実施形態１と同様に決定することができる。
【００９５】
本実施形態の差動インターフェース回路においては、終端装置１０４のインピーダンス中間ノードＴＣは、コモン電圧点に相当する。すなわち、差動信号端子対Ｓｉｇ＋、Ｓｉｇ−に差動信号が入力された場合の小信号等価回路において、図１０に示す通り、このインピーダンス中間ノードＴＣは接地ノードとなる。そのため、中間ノードＴＣと接地電位との間に如何なるインピーダンス値の回路が挿入されたとしても、交流信号成分に対する合成インピーダンスは０となり、信号の波形品質に影響を与えない。
【００９６】
インピーダンス中間ノードＴＣは、低振幅信号の送受信時はＤＣとしてコモン電圧が印加される状態となるが、図１１（ｃ）に示すように、コモン電圧Ｖｃｍは、入力信号の高電位レベルＶｉｈ又は出力信号の高電位レベルＶｏｈの値よりも必ず低くなる。また、一般的に、信号電位の変動幅はコモン電位Ｖｃｍの変動幅に信号振幅の変動幅の１／２が加わることになるため、相対的に信号電位の変動幅よりもコモン電位Ｖｃｍの変動幅の方が小さくなる。信号電位と比べた場合のコモン電位Ｖｃｍの低さと変動幅の小ささから、図１１（ａ）及び（ｂ）に示した前記実施形態１及び３のように入力信号の高電位レベルＶｉｈ又は出力信号の高電位レベルＶｏｈの値を越える電圧範囲で保護回路２０がオン動作するのに対し、本方式では、図１１（ｃ）のように、保護回路２００のダイオード素子２０２のオン領域はこのコモン電位Ｖｃｍを越える電圧範囲となって、差動信号伝送時において保護回路２００が動作領域に入り難くなるという効果が得られ、設計マージンを最大化できる好適な方法となる。
【００９７】
また、本実施形態では、保護回路２００は、外部端子Ｓｉｇ＋、Ｓｉｇ−に印加された高電圧のみに反応して保護動作を行い、インターフェース回路４００の動作状態には依存しないので、インターフェース回路４００がモバイルメモリカードのように活線挿抜が頻繁に行われ内部状態が確定する前に外部端子に高電圧が印加されるような可能性がある装置に適用するのに、より適しているという利点がある。
【００９８】
（実施形態４）
図１２及び図１３は、本発明の第４の実施形態に係る入力保護回路の構成を示す。
【００９９】
図１２において、５００は、モバイルメモリカード等の挿抜可能で差動信号端子対Ｓｉｇ＋、Ｓｉｇ−間に終端インピーダンスの１／２ずつを担当する２つの終端回路１０７を直列接続した終端装置１００を備え、その終端装置１００のインピーダンス中間点には、前記終端装置１００を差動信号端子対Ｓｉｇ＋、Ｓｉｇ−間に接続状態／非接続状態に切り替えるための接続スイッチ１０５を備えると共に、差動インターフェース回路４００を搭載したデバイスである。
【０１００】
前記接続スイッチ１０５は、デバイス５００の単方向／双方向通信モード等に応じてＯＮ／ＯＦＦ制御される。デバイス５００の差動信号端子対Ｓｉｇ＋、Ｓｉｇ−は、ソケットＳの差動信号端子対ＳＳｉｇ＋、ＳＳｉｇ−と電気的に接続される。
【０１０１】
そして、前記接続スイッチ１０５の一端には、抵抗素子２０１とダイオード素子２０２とが直列接続され、前記接続スイッチ１０５の他端には、他の抵抗素子２０４とダイオード素子２０５と直列接続されて、保護回路２００を構成している。
【０１０２】
図１３は、前記図１２におけるダイオード素子２０２、２０５を、具体的にＭＯＳトランジスタダイオード素子２０３、２０６で構成した図を示す。前記ＭＯＳトランジスタダイオード素子２０３、２０５は、ドレイン端子とゲート端子とを接続してアノード端子とし、ソース端子をカソード端子とし、そのダイオード特性を利用するものである。尚、図１３においてはＮ型ＭＯＳトランジスタをダイオード素子として使用しているが、勿論、Ｐ型ＭＯＳトランジスタを使用しても同様にダイオード素子としての効果が得られる。
【０１０３】
以上の構成により、本実施形態においても、前記実施形態３と同様に、終端装置１００と保護回路２００の小信号等価回路を考えた場合に、保護回路２００のインピーダンスの影響を非常に少なくできる。
【０１０４】
尚、本実施形態は、保護回路２００は、外部端子Ｓｉｇ＋、Ｓｉｇ−に印加された高電圧のみに反応して保護動作を行い、インターフェース回路４００の動作状態である接続スイッチ１０５のＯＮ／ＯＦＦ状態には依存しないので、インターフェース回路４００がモバイルメモリカードである場合のように活線挿抜が頻繁に行われ内部状態が確定する前に外部端子に高電圧が印加されるような可能性がある装置に適用するのに、より適しているという利点がある。
【産業上の利用可能性】
【０１０５】
以上説明したように、本発明に係る保護回路は、デジタルトランジスタで設計が可能であり、半導体集積回路においては外付け部品を付加することなく小面積な回路構成で実現できると共に、終端インピーダンスを保証したデータ伝送が実現できるので、例えば、パーソナルコンピュータのコンボソケットに挿入される頻度の高いモバイルメモリカード用インターフェース回路への適用に対して有用である。
【符号の説明】
【０１０６】
１００、１０４                     終端装置
１０１                             純抵抗
１０２                             容量
１０３                             インダクタ
１０５                             接続スイッチ
１０７                             終端回路
１２０                             通信路
１３０                             インターフェース回路
１４０                             ＥＳＤ保護回路
１５０                             プルアップ抵抗
２００                             保護回路
２０１、２０４                     抵抗素子
２０２、２０５                     ダイオード素子
２０３、２０６                     ＭＯＳトランジスタ
２０７                             Ｎ型ＭＯＳトランジスタ
２０８                             差動増幅器
３００                             インターフェース回路
４００                             差動インターフェース回路
ＶＳＳ                             基準電位端子
ＶＤＤ                               インターフェース回路電源
ＶＤＤＨ                              高電圧電源
Ｓ                                 ソケット
Ｓｉｇ、Ｓｉｇ＋、Ｓｉｇ−         外部端子
ＳＳｉｇ、ＳＳｉｇ＋、ＳＳｉｇ−   ソケット側の信号端子
ＨＶＢＵＳ                         信号端子
【図１】
2012114392.tif 000011
【図２】
2012114392.tif 000012
【図３】
2012114392.tif 000013
【図４】
2012114392.tif 000014
【図５】
2012114392.tif 000015
【図６】
2012114392.tif 000016
【図７】
2012114392.tif 000017
【図８】
2012114392.tif 000018
【図９】
2012114392.tif 000019
【図１０】
2012114392.tif 000020
【図１１】
2012114392.tif 000021
【図１２】
2012114392.tif 000022
【図１３】
2012114392.tif 000023
【図１４】
2012114392.tif 000024
【図１５】
2012114392.tif 000025
【国際調査報告】
2012114392.tif 000026
2012114392.tif 000027
2012114392.tif 000028
2012114392.tif 000029