(57)【要約】  本発明のメモリーセルブロックは、強誘電体層からなる第１ゲート絶縁層を有する情報記憶用のＴＲ１と、第２ゲート絶縁層を有する情報読み出し／書き込み用のＴＲ２とが並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されている。第１チャネル領域及び第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなる。隣接する２つのメモリーセルは、第１チャネル領域及び第２チャネル領域に連続する接続層によって接続されている。  ＮＡＮＤ型メモリー装置に用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることがなくなる。また、第１チャネル領域及び第２チャネル領域と接続層とを１回の工程で形成することが可能となる。また、第１チャネル領域及び第２チャネル領域と接続層との間の接触抵抗を低減することが可能となる。
2012033106.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、
第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、
前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックであって、
前記第１チャネル領域及び前記第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、
前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記第１チャネル領域及び前記第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されていることを特徴とするメモリーセルブロック。
【請求項２】
請求項１に記載のメモリーセルブロックにおいて、
前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層は、酸化物導電体材料からなることを特徴とするメモリーセルブロック。
【請求項３】
請求項１又は２に記載のメモリーセルブロックにおいて、
前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて液体材料を用いて形成されたものであることを特徴とするメモリーセルブロック。
【請求項４】
請求項３に記載のメモリーセルブロックにおいて、
前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべて真空プロセスを用いることなく形成されたものであることを特徴とするメモリーセルブロック。
【請求項５】
請求項１〜４のいずれかに記載のメモリーセルブロックにおいて、
前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて酸化物材料からなることを特徴とするメモリーセルブロック。
【請求項６】
請求項５に記載のメモリーセルブロックにおいて、
前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべてペロブスカイト構造を有することを特徴とするメモリーセルブロック。
【請求項７】
請求項１〜６のいずれかに記載のメモリーセルブロックにおいて、
前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、
前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
【請求項８】
請求項１〜６のいずれかに記載のメモリーセルブロックにおいて、
前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、
前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
【請求項９】
請求項７又は８に記載のメモリーセルブロックにおいて、
前記第１トランジスタ及び前記第２トランジスタは、チャネル幅方向に並列して配置されていることを特徴とするメモリーセルブロック。
【請求項１０】
請求項１〜６のいずれかに記載のメモリーセルブロックにおいて、
前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極を構成する第１ゲート電極層と、前記第１ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第２ゲート絶縁層と、前記第２ゲート電極を構成する第２ゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
【請求項１１】
請求項１〜６のいずれかに記載のメモリーセルブロックにおいて、
前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第２ゲート電極を構成する第２ゲート電極層と、前記第２ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と、前記第１ゲート電極を構成する第１ゲート電極層とがこの順序で形成された構造を有することを特徴とするメモリーセルブロック。
【請求項１２】
請求項１０又は１１に記載のメモリーセルブロックにおいて、
前記第２ゲート絶縁層は、常誘電体層からなることを特徴とするメモリーセルブロック。
【請求項１３】
請求項１０又は１１に記載のメモリーセルブロックにおいて、
前記第２ゲート絶縁層は、強誘電体層からなることを特徴とするメモリーセルブロック。
【請求項１４】
請求項１に記載のメモリーセルブロックにおいて、
前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１チャネル領域及び前記第２チャネル領域は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、
前記第１ゲート絶縁層は、前記第１チャネル領域を覆うように形成され、前記第２ゲート絶縁層は、前記第２チャネル領域を覆うように形成され、前記第１ゲート電極は、前記第１ゲート絶縁層を介して前記第１チャネル領域に対向するように形成され、前記第２ゲート電極は、前記第２ゲート絶縁層を介して前記第２チャネル領域に対向するように形成されていることを特徴とするがメモリーセルブロック。
【請求項１５】
請求項１４に記載のメモリーセルブロックにおいて、
前記第１チャネル領域及び前記第２チャネル領域と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とするメモリーセルブロック。
【請求項１６】
請求項１４又は１５に記載のメモリーセルブロックにおいて、
前記常誘電体バッファ層と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とするメモリーセルブロック。
【請求項１７】
ビット線と、
プレート線と、
第１ワード線と、
第２ワード線と、
前記ビット線と前記プレート線との間にメモリーセルが複数個直列接続されたメモリーセルブロックと、
前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備え、
前記メモリーセルが、前記第１ゲート電極が第１ワード線に接続され、前記第２ゲート電極が第２ワード線に接続された状態で、並列に接続されてなるメモリー装置であって、
前記メモリーセルブロックとして、請求項１〜１６のいずれかに記載のメモリーセルブロックを備えることを特徴とするメモリー装置。
【請求項１８】
請求項１７に記載のメモリー装置において、
前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスタを介して前記ビット線又は前記プレート線に接続されていることを特徴とするメモリー装置。
【請求項１９】
請求項１７又は１８に記載のメモリー装置において、
前記メモリーセルブロックとして、請求項７〜９のいずれかに記載のメモリーセルブロックを備え、
前記接続層のうち、平面的に見て前記第１ワード線又は前記第２ワード線と交差する位置に位置する前記接続層の上層又は下層に抵抗低減用導電体層が形成されていることを特徴とするメモリー装置。
【請求項２０】
請求項１７又は１８に記載のメモリー装置において、
前記メモリーセルブロックとして、請求項７〜９のいずれかに記載のメモリーセルブロックを備え、
前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域又は前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことを特徴とするメモリー装置。
【請求項２１】
請求項１７又は１８に記載のメモリー装置において、
前記メモリーセルブロックとして、請求項１０〜１３のいずれかに記載のメモリーセルブロックを備え、
前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域及び前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことを特徴とするメモリー装置。
【請求項２２】
請求項１７〜２１のいずれかに記載のメモリー装置であって、前記メモリーセルブロックとして請求項２〜５のいずれかに記載のメモリーセルブロックを備えるメモリー装置を用いて、所定のメモリーセル（以下、選択セルという。また、選択セルと同一のメモリーセルブロックに属するメモリーセルのうち選択セル以外のメモリーセルを非選択セルという。）に対して情報の書き込みを行うメモリー装置の駆動方法であって、
少なくとも非選択セルに接続された第２ワード線にオン電圧Ｖｏｎを印加することにより非選択セルにおける前記第２トランジスタをオンにするとともに、
選択セルに接続された第２ワード線には接地電位を与え、選択セルに接続された第１ワード線には第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び前記抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加することにより、選択セルに対する情報の書き込み動作を行うことを特徴とするメモリー装置の駆動方法。
【請求項２３】
第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、
第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、
前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックの製造方法であって、
前記第１チャネル領域及び前記第２チャネル領域並びに前記複数のメモリーセルのうち隣接する２つのメモリーセルを接続する接続層を同一工程で形成することを特徴とするメモリーセルブロックの製造方法。
【請求項２４】
請求項２３に記載のメモリーセルブロックの製造方法において、
前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を酸化物導電体材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
【請求項２５】
請求項２３又は２４に記載のメモリーセルブロックの製造方法において、
前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて液体材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
【請求項２６】
請求項２５に記載のメモリーセルブロックの製造方法において、
前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とをすべて真空プロセスを用いることなく形成することを特徴とするメモリーセルブロックの製造方法。
【請求項２７】
請求項２３〜２６のいずれかに記載のメモリーセルブロックの製造方法において、
前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて酸化物材料を用いて形成することを特徴とするメモリーセルブロックの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法に関する。
【背景技術】
【０００２】
従来、ゲート絶縁層に強誘電体材料を用いる固体電子素子が知られている（例えば、特許文献１参照。）。
図４１は、従来の固体電子素子９００を説明するために示す図である。図４２は、従来の固体電子素子９００におけるスイッチング動作を説明するために示す図である。図４２（ａ）はオン状態を示す図であり、図４２（ｂ）はオフ状態を示す図である。【０００３】
従来の固体電子素子９００は、図４１に示すように、ソース電極９５０及びドレイン電極９６０と、ソース電極９５０とドレイン電極９６０との間に位置するチャネル層９４０と、チャネル層９４０の導通状態を制御するゲート電極９２０と、ゲート電極９２０とチャネル層９４０との間に形成され、強誘電体材料からなるゲート絶縁層９３０とを備える。なお、図４１において、符号９１０は絶縁性基板を示す。【０００４】
従来の固体電子素子９００において、ゲート電極９２０に正の電位を与えた場合には、図４２（ａ）に示すようにチャネル層９４０にチャネル９４０ａが形成され、ドレイン電極９６０からソース電極９５０に電流が流れる状態となる。その一方で、ゲート電極９２０に零又は負の電位を与えた場合には、図４２（ｂ）に示すように、チャネル層９４０が空乏化して空乏層９４０ｂが形成され、ドレイン電極９６０とソース電極９５０との間に電流が流れない状態となる。【０００５】
なお、従来の固体電子素子９００においては、ゲート絶縁層９３０を構成する材料として、強誘電体材料（例えば、ＢＬＴ（（Ｂｉ４−ｘ，Ｌａｘ）Ｔｉ３Ｏ１２）又はＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）。）が使用され、チャネル層９４０を構成する材料として、酸化物導電性材料（例えば、インジウム錫酸化物（ＩＴＯ）。）が使用されている。【０００６】
このため、従来の固体電子素子９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。【０００７】
また、従来の固体電子素子９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため、ゲート絶縁層９３０にヒステリシス特性を持たせることができる。このため、ゲート絶縁層９３０のヒステリシス特性を利用して、ゲート絶縁層９３０に情報を書き込んだりゲート絶縁層９３０から情報を読み出したりすることができるようになり、従来の固体電子素子９００をメモリー素子として使用することができる。【０００８】
図４３は、ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。図４４は、ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。図４４（ａ）はゲート絶縁層９３０に「１」の情報を書き込んでいる様子を示し、図４４（ｂ）はゲート絶縁層９３０に「０」の情報を書き込んでいる様子を示す。図４５は、ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。図４５（ａ）はゲート絶縁層９３０が「１」の情報を保持している場合を示し、図４５（ｂ）はゲート絶縁層９３０が「０」の情報を保持している場合を示す。なお、図４３において、符号Ｖｃはゲート絶縁層９３０の抗電圧を示す。【０００９】
従来の固体電子素子９００においては、ゲート絶縁層９３０が、図４３に示すようなヒステリシス特性を有するため、図４４に示すように、ソース電極９５０及びドレイン電極９６０を接地電位に落とした状態で、ゲート電極９２０に書き込み電圧±Ｖｗを印加することによりゲート絶縁層９３０に「１」又は「０」の情報を書き込むことができる。すなわち、図４４（ａ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における正の抗電圧（＋Ｖｃ）よりも高い書き込み電圧（＋Ｖｗ）を印加することにより、ゲート絶縁層９３０に「１」の情報を書き込むことができる。また、図４４（ｂ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における負の抗電圧（−Ｖｃ）よりも低い書き込み電圧（−Ｖｗ）を印加することにより、ゲート絶縁層９３０に「０」の情報を書き込むことができる。【００１０】
また、従来の固体電子素子９００においては、ゲート絶縁層９３０が、図４３に示すようなヒステリシス特性を有するため、図４５に示すように、ゲート電極９２０に正の抗電圧（＋Ｖｃ）よりも低く負の抗電圧（−Ｖｃ）よりも高い電圧しか印加されていない状態のもとで、ソース電極９５０とドレイン電極９６０との間に所定の電圧を印加することにより、ゲート絶縁層９３０から情報を読み出すことができる。すなわち、ゲート絶縁層９３０が「１」の情報を保持しているときには、図４５（ａ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れる状態となり、ゲート絶縁層９３０が「０」の情報を保持しているときには、図４５（ｂ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れない状態となるため、電流が流れるか否かを目印にしてゲート絶縁層９３０から情報を読み出すことができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１２１０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、従来の固体電子素子９００においては、図４５からも分かるように、ゲート電極９２０に、正の抗電圧（＋Ｖｃ）よりも低く負の抗電圧（−Ｖｃ）よりも高い電圧を印加してもゲート絶縁層９３０に書き込まれた情報は保持されるため、従来の固体電子素子９００をメモリー素子として使用することができる。従って、従来の固体電子素子９００を、大容量化に向いたＮＡＮＤ型メモリー装置のメモリーセルに使用することが考えられる。【００１３】
しかしながら、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には以下のような問題がある。【００１４】
図４６及び図４７は、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。このうち、図４６は固体電子素子９００に新しい情報を書き込もうとした場合の問題点を説明するために示す図である。図４７は固体電子素子９００に書き込まれている情報を読み出そうとした場合の問題点を説明するために示す図であり、なお、図４６及び図４７において、符号ＳＷは、ブロック選択トランジスタを示す。【００１５】
従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、図４６に示すように、ビット線ＢＬ及びプレート線ＰＬの電位を接地電位に落とすことにより選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とした後、選択セルＭ６のゲート電極に「＋Ｖｗ」又は「−Ｖｗ」の書き込み電位を与えて選択セルＭ６に情報を書き込む。しかしながら、この場合、非選択セルＭ０〜Ｍ５，Ｍ７のうち１個でもオフの非選択セルが存在する場合、選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とすことができないことから、非選択セルＭ０〜Ｍ５，Ｍ７が保持する情報を破壊することなく選択セルＭ６に新しい情報を書き込むことができないという問題がある。本明細書においては、このような問題を「書き込みディスターブ問題」ということにする。【００１６】
また、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択されたメモリーセル（以下、選択セルという。）Ｍ６に保持されている情報を読み出そうとした場合、図４７に示すように、選択されていないメモリーセル（以下、非選択セルという。）Ｍ０〜Ｍ５，Ｍ７をすべてオンにした状態でビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加し、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断する。しかしながら、この場合、非選択セルＭ０〜Ｍ５，Ｍ７をすべてオンにすることが必要となるため、その過程で非選択セルＭ０〜Ｍ５，Ｍ７のすべてに「１」の情報が書き込まれてしまい、非選択セルＭ０〜Ｍ５，Ｍ７が保持する情報を破壊してしまうという問題がある。本明細書においては、このような問題を「読み出しディスターブ問題」ということにする。【００１７】
このように、従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には、選択セルに新しい情報を書き込もうとした場合及び選択セルに保持されている情報を読み出そうとした場合のいずれにおいても以上のような重大な問題（「書き込みディスターブ問題」及び「読み出しディスターブ問題」）がある。【００１８】
なお、このような問題は、従来の固体電子素子９００を用いるメモリー装置のみに発生し得る問題ではなく、ゲート絶縁層に強誘電体材料を用いる固体電子素子を用いるメモリー装置全般に発生し得る問題である。【００１９】
そこで、本発明は、上記した問題を解決するためになされたもので、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのない固体電子素子からなるメモリーセルブロック及びその製造方法を提供することを目的とする。また、このようなメモリーセルブロックを用いるメモリー装置及びメモリー装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
［１］本発明のメモリーセルブロックは、第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックであって、前記第１チャネル領域及び前記第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記第１チャネル領域及び前記第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されていることを特徴とする。【００２１】
このため、本発明のメモリーセルブロックによれば、これをＮＡＮＤ型メモリー装置のメモリーセルに用いることにより、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置を構成することが可能となる。【００２２】
すなわち、本発明のメモリーセルブロックをＮＡＮＤ型メモリー装置のメモリーセルブロックに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、後述する図５、図７、図１４、図１６、図１８及び図２０に示すように、少なくとも非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、少なくとも非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、本発明のメモリーセルブロックは、「書き込みディスターブ問題」を発生させることがないメモリーセルブロックとなる。なお、この場合、選択セルＭ６に新しい情報を書き込むとき、選択セルＭ６に接続された第２ワード線ＷＬ２６にはオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆのどちらを印加してもよい。【００２３】
一方、本発明のメモリーセルブロックをＮＡＮＤ型メモリー装置のメモリーセルブロックに用いる場合において、例えば、選択セルＭ６に保持されている情報を読み出そうとした場合、後述する図６、図８、図１５、図１７、図１９及び図２１に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンになり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。このとき、いずれの第２ワード線も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、本発明のメモリーセルブロックは、「読み出しディスターブ問題」を発生させることがないメモリーセルブロックとなる。【００２４】
また、本発明のメモリーセルブロックによれば、第１チャネル領域及び第２チャネル領域は、同一工程で形成される導電体層又は半導体層からなり、複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける第１チャネル領域及び第２チャネル領域に連続しかつこれらのチャネル領域と同一工程で形成される導電体層又は半導体層からなる接続層によって接続されているため、第１チャネル領域及び第２チャネル領域と接続層とを１回の工程で、すなわち、短い工程で形成することが可能となる。また、第１チャネル領域及び第２チャネル領域と接続層との間の接触抵抗を低減することが可能となる。【００２５】
［２］本発明のメモリーセルブロックにおいては、前記前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層は、酸化物導電体材料からなることが好ましい。【００２６】
このような構成とすることにより、各チャネル領域におけるキャリア濃度を高くすることができるため、大きな電流を低い駆動電圧で高速に制御することが可能となる。【００２７】
［３］本発明のメモリーセルブロックにおいては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて液体材料を用いて形成されたものであることが好ましい。【００２８】
このような構成とすることにより、型押し成形加工技術を用いてメモリーセルブロックを製造することが可能となるため、上記のように優れたメモリーセルブロックを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能となる。液体材料としては、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル溶液、ナノ粒子分散液体材料などを用いることができる。【００２９】
［４］本発明のメモリーセルブロックにおいては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべて真空プロセルを用いることなく形成されたものであることが好ましい。【００３０】
このような構成とすることにより、真空プロセスを用いることなしにメモリーセルブロックを製造することが可能となるため、上記のように優れたメモリーセルブロックを従来よりも大幅に少ない製造エネルギーを用いて製造することが可能となる。【００３１】
［５］本発明のメモリーセルブロックにおいては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とは、すべて酸化物材料からなることが好ましい。【００３２】
このような構成とすることにより、ゲート電極層と、ゲート絶縁層と、導電体層又は半導体層を、すべて液体材料を用いて形成することができるようになる。また、信頼性の高い固体電子素子とすることができる。【００３３】
［６］本発明のメモリーセルブロックにおいては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とは、すべてペロブスカイト構造を有することが好ましい。【００３４】
このような構成とすることにより、ゲート電極層と、ゲート絶縁層と、導電体層又は半導体層とが同一の結晶構造となり、格子欠陥の少ない高品質な固体電子素子を製造することが可能となる。【００３５】
［７］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層とがこの順序で形成された構造を有することができる。【００３６】
このような構成とすることにより、固体基板上に平面分離型のメモリーセルブロック（ボトムゲートタイプ）を構成することができる（後述する実施形態５参照。）。【００３７】
［８］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層とがこの順序で形成された構造を有することができる。【００３８】
このような構成とすることにより、固体基板上に平面分離型のメモリーセルブロック（トップゲートタイプ）を構成することができる（後述する実施形態６参照。）。【００３９】
［９］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、チャネル幅方向に並列して配置されていることが好ましい。【００４０】
このような構成とすることにより、第１トランジスタ及び第２トランジスタをスペース効率良く配置することが可能となる。【００４１】
［１０］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第１ゲート電極を構成する第１ゲート電極層と、前記第１ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第２ゲート絶縁層と、前記第２ゲート電極を構成する第２ゲート電極層とがこの順序で形成された構造を有することができる。【００４２】
このような構成とすることにより、固体基板上に、第１ゲート電極、第１ゲート絶縁層及び第１チャネル領域から構成される第１トランジスタと、第２チャネル領域、第２ゲート絶縁層及び第２ゲート電極から構成される第２トランジスタとがこの順序で積層された積層分離型のメモリーセルブロックを構成することができる（後述する実施形態１、３及び４参照。）。【００４３】
［１１］本発明のメモリーセルブロックにおいては、前記第１トランジスタ及び前記第２トランジスタは、固体基板における一方の表面上に、前記第２ゲート電極を構成する第２ゲート電極層と、前記第２ゲート絶縁層と、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を構成する導電体層又は半導体層と、前記第１ゲート絶縁層と、前記第１ゲート電極を構成する第１ゲート電極層とがこの順序で形成された構造を有することができる。【００４４】
このような構成とすることにより、固体基板上に、第２ゲート電極、第２ゲート絶縁層及び第２チャネル領域から構成される第２トランジスタと、第１チャネル領域、第１ゲート絶縁層及び第１ゲート電極から構成される第１トランジスタとがこの順序で積層された積層分離型の固体電子素子を構成することができる（後述する実施形態２参照。）。【００４５】
［１２］本発明のメモリーセルブロック（上記［１０］又は［１１］に記載のメモリーセルブロック）においては、前記第２ゲート絶縁層は、常誘電体層からなることが好ましい。【００４６】
このような構成とすることにより、後述する実施形態１、２及び４からも分かるように、上記した積層分離型の固体電子素子において、情報の書き込み及び読み出しを正しく行うことが可能となる。【００４７】
［１３］本発明のメモリーセルブロック（上記［１０］又は［１１］に記載のメモリーセルブロック）においては、前記第２ゲート絶縁層は、強誘電体層からなることが好ましい。【００４８】
このような構成とすることによっても、後述する実施形態３からも分かるように、上記した積層分離型のメモリーセルブロックにおいて、情報の書き込み及び読み出しを正しく行うことが可能となる。【００４９】
なお、本発明のメモリーセルブロック（上記［１０］〜［１３］のいずれかに記載のメモリーセルブロック）においては、導電体層又は半導体層のうち、第１ゲート電極との界面の近傍に第１チャネル領域が位置し、第２ゲート電極との界面の近傍に第２チャネル領域が位置することとなる。【００５０】
また、本発明のメモリーセルブロック（上記［１０］〜［１３］のいずれかに記載のメモリーセルブロック）においては、第１チャネル領域及び第２チャネル領域の部分における導電体層又は半導体層の厚さは、所定のメモリーセルに保持されているオフ情報を読み出そうとしたときにおいて、所定のメモリーセル以外のメモリーセルにおいては、少なくとも第２チャネル領域が導通状態となる一方、所定のメモリーセルにおいては、第１チャネル及び第２チャネルを構成する導電体層又は半導体層全体が非導通状態となるような厚さに設定されていることが好ましい。【００５１】
［１４］本発明のメモリーセルブロックにおいては、前記第２ゲート絶縁層は、前記第１ゲート絶縁層と同層の強誘電体層からなり、前記第１チャネル領域及び前記第２チャネル領域は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記第１ゲート絶縁層は、前記第１チャネル領域を覆うように形成され、前記第２ゲート絶縁層は、前記第２チャネル領域を覆うように形成され、前記第１ゲート電極は、前記第１ゲート絶縁層を介して前記第１チャネル領域に対向するように形成され、前記第２ゲート電極は、前記第２ゲート絶縁層を介して前記第２チャネル領域に対向するように形成されていることが好ましい。【００５２】
このような構成とすることにより、半導体基板の表面に平面分離型の固体電子素子（ＭＦＳ（Metal-Ferroelectric-Semiconductor）型）を構成することができる（後述する実施形態７参照。）。その結果、一般的な半導体プロセスを用いて安価な製造コストでメモリーセルブロックを製造することができる。【００５３】
［１５］本発明のメモリーセルブロック（上記［１４］に記載のメモリーセルブロック）においては、前記第１チャネル領域及び前記第２チャネル領域と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、常誘電体バッファ層が形成されていることが好ましい。【００５４】
このような構成とすることにより、半導体基板の表面に平面分離型のメモリーセルブロック（ＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型）を構成することができる（後述する実施形態８参照。）。これにより、半導体基板（例えばＳｉ）と、第１ゲート絶縁層及び第２ゲート絶縁層を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。【００５５】
［１６］本発明のメモリーセルブロック（上記［１４］又は［１５］に記載のメモリーセルブロック）においては、前記常誘電体バッファ層と、前記第１ゲート絶縁層及び前記第２ゲート絶縁層との間には、浮遊電極が形成されていることが好ましい。【００５６】
このような構成とすることにより、半導体基板の表面に平面分離型のメモリーセルブロック（ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型）を構成することができる（後述する実施形態９参照。）。これにより、ゲート絶縁層によるキャパシタと、常誘電体バッファ層によるキャパシタの面積を任意に調整することで、残留分極量が大きいゲート絶縁層と、残留分極量が小さい半導体基板との間の電荷ミスマッチを緩和することができる。【００５７】
［１７］本発明のメモリー装置は、ビット線と、プレート線と、第１ワード線と、第２ワード線と、前記ビット線と前記プレート線との間にメモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備え、前記メモリーセルが、前記第１ゲート電極が第１ワード線に接続され、前記第２ゲート電極が第２ワード線に接続された状態で、並列に接続されてなるメモリー装置であって、前記メモリーセルブロックとして、本発明のメモリーセルブロックを備えることを特徴とする。【００５８】
このため、本発明のメモリー装置は、本発明の固体電子素子をＮＡＮＤ型メモリー装置のメモリーセルに用いた、大容量で、かつ、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。【００５９】
なお、本発明のメモリー装置においては、第２トランジスタは、ディプレッションタイプのトランジスタであってもよいし（後述する実施形態１〜３，５〜９参照。）、エンハンスメントタイプのトランジスタであってもよい（後述する実施形態４参照。）。いずれのタイプのトランジスタであっても、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。また、第１トランジスタも、ディプレッションタイプのトランジスタであってもよいし、エンハンスメントタイプのトランジスタであってもよい。いずれのタイプのトランジスタであっても、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。【００６０】
［１８］本発明のメモリー装置においては、前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスタを介して前記ビット線又は前記プレート線に接続されていることが好ましい。【００６１】
このような構成とすることにより、ブロック選択トランジスタに与えるブロック選択信号により、所望のメモリーセルブロックを選択することができる。【００６２】
［１９］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［７］〜［９］のいずれかに記載のメモリーセルブロック）を備え、前記接続層のうち、平面的に見て前記第１ワード線又は前記第２ワード線と交差する位置に位置する前記接続層の上層又は下層に抵抗低減用導電体層が形成されていることが好ましい。【００６３】
このような構成とすることにより、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。【００６４】
［２０］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［７］〜［９］のいずれかに記載のメモリーセルブロック）を備え、前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域又は前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことが好ましい。【００６５】
このような構成とすることによっても、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。また、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。【００６６】
［２１］本発明のメモリー装置においては、前記メモリーセルブロックとして、本発明のメモリーセルブロック（上記［１０］〜［１３］のいずれかに記載のメモリーセルブロック）を備え、前記接続層を構成する導電体層又は半導体層は、前記第１チャネル領域及び前記第２チャネル領域を構成する導電体層又は半導体層よりも厚いことが好ましい。【００６７】
このような構成とすることにより、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。【００６８】
［２２］本発明のメモリー装置は、本発明のメモリー装置であって、前記メモリーセルブロックとして本発明のメモリーセルブロック（上記［１０］〜［１３］のいずれかに記載のメモリーセルブロック）を備えるメモリー装置を用いて、所定のメモリーセル（以下、選択セルという。また、選択セルと同一のメモリーセルブロックに属するメモリーセルのうち選択セル以外のメモリーセルを非選択セルという。）に対して情報の書き込みを行うメモリー装置の駆動方法であって、少なくとも非選択セルに接続された第２ワード線にオン電圧Ｖｏｎを印加することにより非選択セルにおける前記第２トランジスタをオンにするとともに、選択セルに接続された第２ワード線には接地電位を与え、選択セルに接続された第１ワード線には第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び前記抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加することにより、選択セルに対する情報の書き込み動作を行うことを特徴とする。【００６９】
このため、本発明のメモリー装置の駆動方法によれば、後述する試験例からも分かるように、選択セルに対して高速に情報を書き込むことが可能となる。【００７０】
［２３］本発明のメモリーセルブロックの製造方法は、第１ソース端及び第１ドレイン端を有する第１チャネル領域と、前記第１チャネル領域の導通状態を制御する第１ゲート電極と、前記第１ゲート電極と前記第１チャネル領域との間に形成された強誘電体層からなる第１ゲート絶縁層とを有する情報記憶用の第１トランジスタと、第２ソース端及び第２ドレイン端を有する第２チャネル領域と、前記第２チャネル領域の導通状態を制御する第２ゲート電極と、前記第２ゲート電極と前記第２チャネル領域との間に形成された第２ゲート絶縁層とを有する情報読み出し／書き込み用の第２トランジスタとを備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１ソース端と前記第２ソース端とが接続され、前記第１ドレイン端と前記第２ドレイン端とが接続され、前記第１ゲート電極及び前記第２ゲート電極がそれぞれ別のゲート線に接続された状態で、並列に接続されている固体電子素子からなる複数のメモリーセルを備え、これら複数のメモリーセルが直列に接続されたメモリーセルブロックを製造するためのメモリーセルブロックの製造方法であって、前記第１チャネル領域及び前記第２チャネル領域並びに前記複数のメモリーセルのうち隣接する２つのメモリーセルを接続する接続層を同一工程で形成することを特徴とする。【００７１】
［２４］本発明のメモリーセルブロックの製造方法においては、前記第１チャネル領域及び前記第２チャネル領域並びに前記接続層を酸化物導電体材料を用いて形成することが好ましい。【００７２】
［２５］本発明のメモリーセルブロックの製造方法においては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて液体材料を用いて形成することが好ましい。【００７３】
［２６］本発明のメモリーセルブロックの製造方法においては、前記ゲート電極層と、前記ゲート絶縁層と、前記導電体層又は半導体層とをすべて真空プロセスを用いることなく形成することが好ましい。【００７４】
［２７］本発明のメモリーセルブロックの製造方法においては、前記第１ゲート電極及び前記第２ゲート電極を構成するゲート電極層と、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを構成するゲート絶縁層と、前記導電体層又は半導体層とをすべて酸化物材料を用いて形成することが好ましい。【００７５】
本発明のメモリーセルブロックの製造方法によれば、上記したように優れた本発明のメモリーセルブロックを製造することができる。
【図面の簡単な説明】
【００７６】
【図１】実施形態１〜９における各固体電子素子１００〜１００ｈの構造を説明するために示す図表である。
【図２】実施形態１に係るメモリー装置２００の回路図である。
【図３】実施形態１に係るメモリー装置２００を説明するために示す図である。
【図４】実施形態１に係るメモリー装置２００を説明するために示す図である。
【図５】実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。
【図６】実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。
【図７】実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を説明するために示す図である。
【図８】実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を示す図である。
【図９】実施形態２に係るメモリー装置２００ａを説明するために示す図である。
【図１０】実施形態２に係るメモリー装置２００ａを説明するために示す図である。
【図１１】実施形態３に係るメモリー装置２００ｂの回路図である。
【図１２】実施形態３に係るメモリー装置２００ｂを説明するために示す図である。
【図１３】実施形態３に係るメモリー装置２００ｂを説明するために示す図である。
【図１４】実施形態３に係るメモリー装置２００ｂにおける情報書き込み動作を説明するために示す図である。
【図１５】実施形態３に係るメモリー装置２００ｂにおける情報読み出し動作を説明するために示す図である。
【図１６】実施形態３に係るメモリー装置２００ｂにおける情報書き込み時の駆動波形を説明するために示す図である。
【図１７】実施形態３に係るメモリー装置２００ｂにおける情報読み出し時の駆動波形を示す図である。
【図１８】実施形態４に係るメモリー装置２００ｃにおける情報書き込み動作を説明するために示す図である。
【図１９】実施形態４に係るメモリー装置２００ｃにおける情報読み出し動作を説明するために示す図である。
【図２０】実施形態４に係るメモリー装置２００ｃにおける情報書き込み時の駆動波形を説明するために示す図である。
【図２１】実施形態４に係るメモリー装置２００ｃにおける情報読み出し時の駆動波形を示す図である。
【図２２】実施形態３に係るメモリー装置２００ｂを製造する方法を説明するために示す図である。
【図２３】実施形態３に係るメモリー装置２００ｂ製造する別の方法を説明するために示す図である。
【図２４】実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。
【図２５】実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。
【図２６】実施形態３に係るメモリー装置２００ｂ製造する別の方法を説明するために示す図である。
【図２７】実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。
【図２８】実施形態５に係るメモリー装置２００ｄを説明するために示す図である。
【図２９】実施形態５に係るメモリー装置２００ｄを説明するために示す図である。
【図３０】実施形態６に係るメモリー装置２００ｅを説明するために示す図である。
【図３１】実施形態６に係るメモリー装置２００ｅを説明するために示す図である。
【図３２】実施形態５に係るメモリー装置２００ｄを製造する方法を説明するために示す図である。
【図３３】実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。
【図３４】実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。
【図３５】実施形態５に係るメモリー装置２００ｄ製造する別の方法を説明するために示す図である。
【図３６】実施形態７に係るメモリー装置２００ｆを説明するために示す図である。
【図３７】実施形態７に係るメモリー装置２００ｆを説明するために示す図である。
【図３８】実施形態８に係るメモリー装置２００ｇを説明するために示す図である。
【図３９】実施形態９に係るメモリー装置２００ｈを説明するために示す図である。
【図４０】試験例の結果を示す図である。
【図４１】従来の固体電子素子９００を説明するために示す図である。
【図４２】従来の固体電子素子９００におけるスイッチング動作を説明するためにす図である。
【図４３】ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。
【図４４】ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。
【図４５】ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。
【図４６】従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。
【図４７】従来の固体電子素子９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。
【発明を実施するための形態】
【００７７】
以下、本発明のメモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法について、図に示す実施の形態に基づいて説明する。
【００７８】
図１は、実施形態１〜９に係るメモリー装置２００〜２００ｈに用いる固体電子素子１００〜１００ｈの構造を説明するために示す図表である。
【００７９】
本発明に用いる固体電子素子は、情報記憶用の第１トランジスタＴＲ１と、情報読み出し／書き込み用の第２トランジスタＴＲ２とを備え、第１ソース端と第２ソース端とが接続され、第１ドレイン端と第２ドレイン端とが接続され、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線（第１ワード線又は第２ワード線）に接続された状態で、並列に接続されている固体電子素子である。
【００８０】
本発明に用いる固体電子素子においては、図１に示すように、第１トランジスタＴＲ１のゲート絶縁層（第１ゲート絶縁層）はすべて強誘電体層（実施形態１〜９）からなり、第２トランジスタＴＲ２のゲート絶縁層（第２ゲート絶縁層）は常誘電体層（実施形態１，２，４）又は強誘電体層（実施形態３，５〜９）からなり、チャネル領域は固体基板上に形成された導電体層又は半導体層（実施形態１〜６）又は半導体基板の表面における所定のソース領域と所定のドレイン領域の間に位置するもの（実施形態７〜９）からなる。また、第１トランジスタＴＲ１と第２トランジスタＴＲ２との分離構造は、積層分離型（実施形態１〜４）又は平面分離型（実施形態５〜９）からなる。このうち積層分離型におけるゲートタイプは、第１ゲートが下層で第２ゲートが上層のゲートタイプ（実施形態１，３，４）又は第１ゲートが上層で第２ゲートが下層のゲートタイプ（実施形態２）からなる。また、平面分離型におけるゲートタイプは、ボトムゲートタイプ（実施形態５）又はトップゲートタイプ（実施形態６〜９）からなる。第２トランジスタＴＲ２はディプレッションタイプ（実施形態１〜３，５〜９）又はエンハンスメントタイプ（実施形態４）からなる。
【００８１】
なお、本発明において、ディプレッションタイプには、ゲート電極に負電圧を印加したときオフ状態となりゲート電極に０Ｖを印加したときオン状態となる完全な「ディプレッションタイプ」のみならず、ゲート電極に負電圧を印加したときにはオフ状態となるが、ゲート電極に０Ｖを印加したとき完全なオン状態とならずゲート電極に正電圧を印加したときにはじめて完全なオン状態となる「不完全なディプレッションタイプ」のものも含むものとする。
【００８２】
[実施形態１]
図２は、実施形態１に係るメモリー装置２００の回路図である。
図３は、実施形態１に係るメモリー装置２００を説明するために示す図である。図３（ａ）はメモリー装置２００の平面図であり、図３（ｂ）は図３（ａ）のＡ１−Ａ１断面図であり、図３（ｃ）は図３（ａ）のＡ２−Ａ２断面図であり、図３（ｄ）は図３（ａ）のＡ３−Ａ３断面図である。
図４は、実施形態１に係るメモリー装置２００を説明するために示す図である。図４（ａ）は、図３（ｂ）の符号Ｒで囲まれた部分（実施形態１に用いる固体電子素子１００）の拡大断面図であり、図４（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図であり、図４（ｃ）は、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
【００８３】
実施形態１に係るメモリー装置２００は、図２に示すように、ビット線ＢＬと、プレート線ＰＬと、第１ワード線ＷＬ１０〜ＷＬ１７と、第２ワード線ＷＬ２０〜ＷＬ２７と、メモリーセルＭ０〜Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ０〜Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１〜ＭＢ３（実施形態１に係るメモリーセルブロック）と、メモリーセルブロックＭＢ１〜ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。なお、図２には、実施形態１に係るメモリー装置２００の一部のみが図示されている。
【００８４】
各メモリーセルＭ０〜Ｍ７は、図２、図３（ａ）〜図３（ｃ）及び図４（ａ）に示すように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とを備える固体電子素子１００からなる。
【００８５】
第１トランジスタＴＲ１は、情報記憶用のトランジスタであり、図３（ａ）〜図３（ｃ）及び図４（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル領域１４２と、第１チャネル領域１４２の導通状態を制御する第１ゲート電極１２２と、第１ゲート電極１２２と第１チャネル領域１４２との間に形成された強誘電体層からなる第１ゲート絶縁層１３２とを有する。
【００８６】
第１トランジスタＴＲ１の書き込み電圧Ｖｗ，−Ｖｗは、図４（ｂ）に示すように、「−Ｖｗ＜−Ｖｃ１＜０＜Ｖｃ１＜Ｖｗ」の関係を満たす値に設定されている。Ｖｃ１，−Ｖｃ１は第１ゲート絶縁層の抗電圧である。
【００８７】
第２トランジスタＴＲ２は、情報読み出し／書き込み用のトランジスタであり、図３（ａ）〜図３（ｃ）及び図４（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル領域１４４と、第２チャネル領域１４４の導通状態を制御する第２ゲート電極１６４と、第２ゲート電極１６４と第２チャネル領域１４４との間に形成された常誘電体層からなる第２ゲート絶縁層１５４とを有する。
【００８８】
第２トランジスタＴＲ２はディプレッション型のトランジスタであり、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、図４（ｃ）に示すように、「Ｖｏｆｆ＜Ｖｏｎ＝０Ｖ」の関係を満たす値に設定されている。
【００８９】
第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、図２及び図３（ａ）〜図３（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極１２２と第２ゲート電極１６４とがそれぞれ別のゲート線（第１ゲート電極層（第１ワード線）１２０，第２ゲート電極層（第２ワード線）１６０）に接続された状態で並列に接続されている。
【００９０】
第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、図３（ｂ）、図３（ｃ）及び図４（ａ）に示すように、積層方向に並列して配置されている。
【００９１】
実施形態１に係るメモリーセルブロック（例えばＭＢ１）は、図２に示すように、少なくとも１つのブロック選択トランジスタＳＷを介してビット線ＢＬに接続されている。
【００９２】
ブロック選択トランジスタＳＷは、図３（ａ）、図３（ｂ）及び図３（ｄ）に示すように、第３チャネル領域１４６と、第３チャネル領域１４６の導通状態を制御する第３ゲート電極１６６と、第３ゲート電極１６６と第３チャネル領域１４６との間に形成された常誘電体層からなる第３ゲート絶縁層１５６（第２ゲート絶縁層１５４と同じ層）とを有する第３トランジスタＴＲ３からなる。
【００９３】
第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６は、同一工程で形成される導電体層１４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０〜Ｍ７のうち隣接する２つのメモリーセル（例えばＭ７及びＭ６）は、図３（ａ）及び図３（ｂ）に示すように、当該２つのメモリーセルにおける第１チャネル領域１４２及び第２チャネル領域１４４に連続しかつこれらのチャネル領域１４２，１４４と同一工程で形成される導電体層１４０からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスタＳＷ及び当該ブロック選択トランジスタＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル領域１４２及び第２チャネル領域１４４並びにブロック選択トランジスタＳＷにおける第３チャネル領域１４６に連続しかつこれらのチャネル領域１４２，１４４，１４６と同一工程で形成される導電体層１４０からなる接続層によって接続されている。
【００９４】
実施形態１に用いる固体電子素子１００は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、図３（ｂ）及び図４（ａ）に示すように、固体基板１１０における一方の表面上に、第１ゲート電極１２２を構成する第１ゲート電極層１２０と、第１ゲート絶縁層１３２（１３０）と、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０と、第２ゲート絶縁層１５４（１５０）と、第２ゲート電極１６４を構成する第２ゲート電極層１６０とがこの順序で形成された構造を有する、いわゆる積層分離型の固体電子素子である。
【００９５】
実施形態１に用いる固体電子素子１００においては、固体基板１１０として、例えばＳｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。また、第１ゲート電極層１２０として、例えばＰｔを用いる。また、第１ゲート絶縁層１３０に用いる強誘電体材料として、例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）を用いる。また、導電体層１４０として、例えばインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、第２ゲート絶縁層１５０として、例えばＳｉＯ２を用いる。さらにまた、第２ゲート電極層１６０として、例えばＡｌを用いる。
【００９６】
実施形態１に係るメモリー装置２００において、情報の書き込み及び読み出しは、以下のようにして行う。
図５は、実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。図６は、実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。
【００９７】
すなわち、情報書き込み時には、図５に示すように、非選択セルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態１に用いる固体電子素子１００（及び実施形態１に係るメモリー装置２００）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【００９８】
また、情報読み出し時には、図６に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０〜ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態１に用いる固体電子素子１００（及び実施形態１に係るメモリー装置２００）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【００９９】
図７は、実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を示す図である。図７（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図７（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
図８は、実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を説明するために示す図である。図８（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図８（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図８（ｃ）はドレイン電流を示す。
なお、以下の説明においては、メモリーセルＭ６に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図７及び図８においては、メモリーセルＭ６を選択している期間（期間７）について、網掛けを除去してハイライト表示することとする。
【０１００】
実施形態１に係るメモリー装置２００においては、図７に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図７（ａ）に示すように、すべてのメモリーセルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７に全期間オン電圧Ｖｏｎ（例えば０Ｖ）を印加する。また、図７（ｂ）に示すように、その状態で、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆを印加してよい。
【０１０１】
実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
【０１０２】
一方、実施形態１に係るメモリー装置２００においては、図８に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、図８（ａ）に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎ（０Ｖ）を印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。また、図８（ｂ）に示すように、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１７には、０Ｖを印加する。なお、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
【０１０３】
実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図８（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
【０１０４】
［実施形態２］
図９は、実施形態２に係るメモリー装置２００ａを説明するために示す図である。図９（ａ）はメモリー装置２００ａの平面図であり、図９（ｂ）は図９（ａ）のＡ１−Ａ１断面図であり、図９（ｃ）は図９（ａ）のＡ２−Ａ２断面図であり、図９（ｄ）は図９（ａ）のＡ３−Ａ３断面図である。
図１０は、実施形態２に係るメモリー装置２００ａを説明するために示す図である。図１０（ａ）は、図９（ｂ）の符号Ｒで囲まれた部分（実施形態２に用いる固体電子素子１００ａ）の拡大断面図であり、図１０（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図であり、図１０（ｃ）は、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
【０１０５】
実施形態２に係るメモリー装置２００ａは、基本的には、実施形態１に係るメモリー装置２００と同様に積層分離型の構成を有するが、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点で、実施形態１に係るメモリー装置２００の場合と異なる。
【０１０６】
すなわち、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、図９（ｂ）、図９（ｃ）及び図１０（ａ）に示すように、固体基板１１０における一方の表面上に、第２ゲート電極１６４を構成する第２ゲート電極層１６０と、第２ゲート絶縁層１５４（１５０）と、第２チャネル領域１４４及び第１チャネル領域１４２を構成する導電体層１４０と、第１ゲート絶縁層１３２（１３０）と、第１ゲート電極１２２を構成する第１ゲート電極層１２０とがこの順序で形成された構造を有する。
【０１０７】
このように、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０１０８】
なお、実施形態２に係るメモリー装置２００ａは、第１トランジスタＴＲ１が第２トランジスタＴＲ２の上層に形成されている点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
【０１０９】
［実施形態３］
図１１は、実施形態３に係るメモリー装置２００ｂの回路図である。
図１２は、実施形態３に係るメモリー装置２００ｂを説明するために示す図である。図１２（ａ）はメモリー装置２００ｂの平面図であり、図１２（ｂ）は図１２（ａ）のＡ１−Ａ１断面図であり、図１２（ｃ）は図１２（ａ）のＡ２−Ａ２断面図であり、図１２（ｄ）は図１２（ａ）のＡ３−Ａ３断面図である。
図１３は、実施形態３に係るメモリー装置２００ｂを説明するために示す図である。図１３（ａ）は、図１２（ｂ）の符号Ｒで囲まれた部分（実施形態３に用いる固体電子素子１００ｂ）の拡大断面図であり、図１３（ｂ）は、第１ゲート絶縁層１３０の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図であり、図１３（ｃ）は、第２ゲート絶縁層１５０の抗電圧Ｖｃ２と、第２トランジスタＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを示す図である。
【０１１０】
実施形態３に係るメモリー装置２００ｂは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図１１及び図１３（ｃ）に示すように、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点で、実施形態１に係るメモリー装置２００の場合と異なる。この場合、第２ゲート絶縁層１５４（１５０）の層厚は、第１ゲート絶縁層１３２（１３０）の層厚よりも薄い。
【０１１１】
このように、実施形態３に係るメモリー装置２００ｂは、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点で、実施形態１に係るメモリー装置２００の場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極及び第２ゲート電極がそれぞれ別のゲート線に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０１１２】
また、第１ゲート絶縁層１３２への情報の書き込みは、第１チャネル領域１４２と第１ゲート電極１２２との間に挟みこまれた強誘電体層への書き込みとなるため、安定した書き込み特性が得られる。
【０１１３】
実施形態３に係るメモリー装置２００ｂにおいて、情報の書き込み及び読み出しは、以下のようにして行う。
図１４は、実施形態３に係るメモリー装置２００ｂにおける情報書き込み動作を説明するために示す図である。図１５は、実施形態３に係るメモリー装置２００ｂにおける情報読み出し動作を説明するために示す図である。
【０１１４】
すなわち、情報書き込み時には、図１４に示すように、非選択セルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態３に用いる固体電子素子１００ｂ（及び実施形態３に係るメモリー装置２００ｂ）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【０１１５】
また、情報読み出し時には、図１５に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０〜ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態３に用いる固体電子素子１００ｂ（及び実施形態３に係るメモリー装置２００ｂ）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【０１１６】
図１６は、実施形態３に係るメモリー装置２００ｂにおける情報書き込み時の駆動波形を示す図である。図１６（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図１６（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
図１７は、実施形態３に係るメモリー装置２００ｂにおける情報読み出し時の駆動波形を説明するために示す図である。図１７（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図１７（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図１７（ｃ）はドレイン電流を示す。
【０１１７】
実施形態３に係るメモリー装置２００ｂにおいては、図１６に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図１６（ａ）に示すように、すべてのメモリーセルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７に選択期間１のときにオン電圧Ｖｏｎ（例えば＋ＶＷ２）を印加する。このとき、第２ゲート絶縁層は強誘電体層からなるため、そのメモリー効果により、その後（選択期間２〜８）第２トレンジスタＴＲ２は常にオンとなる。また、図１６（ｂ）に示すように、その状態で、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆを印加してよい。
【０１１８】
実施形態３に係るメモリー装置２００ｂにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
【０１１９】
一方、実施形態３に係るメモリー装置２００ｂにおいては、図１７に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、図１７（ａ）を参照して、期間１において第２ワード線ＷＬ２６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスタＴＲ２がオンになる。次に、期間２〜６においてワード線ＷＬ２６には０Ｖの電圧しか与えられないが、第２トランジスタＴＲ２のメモリー効果により、第２トランジスタＴＲ２は期間２〜６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ２６にオフ電圧Ｖｏｆｆが与えられ、期間７中第２トランジスタＴＲ２がオフになる。次に、期間８においてワード線ＷＬ２６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスタＴＲ２は再びオンになる。他のメモリーセルＭ０〜Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、第２ワード線ＷＬ２０には最初からオフ電圧Ｖｏｆｆが与えられる。また、メモリーセルＭ７の場合には、期間８が期間１〜８における最後の期間であるため、期間８において第２ワード線ＷＬ２７にオフ電圧Ｖｏｆｆが与えられた後、第２ワード線ＷＬ２７にはオン電圧Ｖｏｎが与えられない。また、図１７（ｂ）に示すように、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１には、０Ｖを印加する。なお、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
【０１２０】
実施形態３に係るメモリー装置２００ｂにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図１７（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
【０１２１】
実施形態３に係るメモリー装置２００ｂは、第２ゲート絶縁層１５４（１５０）が強誘電体層からなる点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
【０１２２】
[実施形態４]
実施形態４に係るメモリー装置２００ｃは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、第２トランジスタＴＲ２がエンハンスメントタイプのトランジスタである点で、実施形態１に係るメモリー装置２００の場合と異なる。
【０１２３】
実施形態４に係るメモリー装置２００ｃにおいて、情報の書き込み及び読み出しは、実施形態１に係るメモリー装置２００の場合と同様に、以下のようにして行う。
図１８は、実施形態４に係るメモリー装置２００ｃにおける情報書き込み動作を説明するために示す図である。図１９は、実施形態４に係るメモリー装置２００ｃにおける情報読み出し動作を説明するために示す図である。
【０１２４】
すなわち、情報書き込み時には、図１８に示すように、非選択セルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０〜Ｍ７における第２トランジスタＴＲ２はすべてオンになるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態４に用いる固体電子素子１００ｃ（及び実施形態４に係るメモリー装置２００ｃ）は、「書き込みディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【０１２５】
また、情報読み出し時には、図１９に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスタＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、いずれの第２ワード線ＷＬ２０〜ＷＬ２７も第１トランジスタＴＲ１には接続されていないため、非選択セルＭ０〜Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスタＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態４に用いる固体電子素子１００ｃ（及び実施形態４に係るメモリー装置２００ｃ）は、「読み出しディスターブ問題」を発生させることがない固体電子素子（及びメモリー装置）となる。
【０１２６】
図２０は、実施形態４に係るメモリー装置２００ｃにおける情報書き込み時の駆動波形を示す図である。図２０（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図２０（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図である。
図２１は、実施形態４に係るメモリー装置２００ｃにおける情報読み出し時の駆動波形を説明するために示す図である。図２１（ａ）は第２トランジスタＴＲ２を駆動するための駆動波形を示す図であり、図２１（ｂ）は第１トランジスタＴＲ１を駆動するための駆動波形を示す図であり、図２１（ｃ）はドレイン電流を示す。
【０１２７】
実施形態４に係るメモリー装置２００ｃにおいては、図２０に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、図２０（ａ）に示すように、すべてのメモリーセルＭ０〜Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２７に全期間オン電圧Ｖｏｎ（Ｖｏｎ＞０Ｖ）を印加する。また、図２０（ｂ）に示すように、その状態で、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、接地電位（例えば０Ｖ）を印加するとともに、選択セルＭ６に接続された第１ワード線ＷＬ１６に第１ゲート絶縁層の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも低い第２書き込み電圧（「−Ｖｗ」：「−Ｖｗ」＜−Ｖｃ１）のいずれかを印加する。なお、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１５，ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。また、選択セルＭ６に接続された第２ワード線ＷＬ２６には、オフ電圧Ｖｏｆｆ（例えば０Ｖ）を印加してよい。
【０１２８】
実施形態４に係るメモリー装置２００ｃにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、少なくとも非選択セルＭ０〜Ｍ５，Ｍ７における第２トランジスタＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスタＴＲ１を用いなくても、第２トランジスタＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０〜Ｍ５，Ｍ７における第１トランジスタＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。
【０１２９】
一方、実施形態４に係るメモリー装置２００ｃにおいては、図２１に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、図２１（ａ）に示すように、非選択セルＭ０〜Ｍ５，Ｍ７に接続された第２ワード線ＷＬ２０〜ＷＬ２５，ＷＬ２７にオン電圧Ｖｏｎ（Ｖｏｎ＞０Ｖ）を印加するとともに、選択セルＭ６に接続された第２ワード線ＷＬ２６にオフ電圧Ｖｏｆｆ（例えば０Ｖ）を印加する。また、図２１（ｂ）に示すように、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１７には、０Ｖを印加する。なお、各第１メモリーセルＭ０〜Ｍ７に接続された第１ワード線ＷＬ１０〜ＷＬ１７には、第１ゲート絶縁層の抗電圧Ｖｃ１よりも低く第１ゲート絶縁層の抗電圧Ｖｃ１に負号を付した電圧（−Ｖｃ１）よりも高い電圧Ｖ（「−Ｖｃ１」＜Ｖ＜Ｖｃ１）を印加してもよい。
【０１３０】
実施形態４に係るメモリー装置２００ｃにおいては、上記のような駆動波形を各第１ワード線及び第２ワード線に与えることにより、ビット線とプレート線との間に図２１（ｃ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
【０１３１】
実施形態４に係るメモリー装置２００ｃは、第２トランジスタＴＲ２がエンハンスメントタイプのトランジスタである点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
【０１３２】
実施形態１〜４に係るメモリー装置２００〜２００ｃ（及び固体電子素子１００〜１００ｃ）は、公知の薄膜形成技術及びフォトリソグライを用いて製造することができるし、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。）を用いるとともに型押し形成技術を用いて製造することもできる。
【０１３３】
＜実施形態３に係るメモリー装置２００ｂの製造方法＞
実施形態１〜４に係るメモリー装置２００〜２００ｃの製造方法を、実施形態３に係るメモリー装置２００ｂの製造方法を例にとって説明する。
【０１３４】
実施形態３に係るメモリー装置２００ｂは、以下に示す第１工程〜第５工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図２２は、実施形態３に係るメモリー装置２００ｂを製造する方法を説明するために示す図である。図２２（ａ）〜図２２（ｆ）は各工程図である。なお、図２２（ａ）〜図２２（ｆ）は、図１２（ｂ）に対応した図である。
【０１３５】
（１）第１工程
第１工程は、固体基板１１０の表面に第１ゲート電極層１２０を形成する工程である（図２２（ａ）〜図２２（ｂ）参照。）。
【０１３６】
図２２（ａ）及び図２２（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲート電極層１２０を形成する。
【０１３７】
なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ−ト電極層１２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ−ト電極層１２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなる第１ゲ−ト電極層１２０を形成してもよい。
【０１３８】
（２）第２工程
第２工程は、固体基板１１０及び第１ゲ−ト電極層１２０の表面に第１ゲート絶縁層１３０を形成する工程である（図２２（ｃ）参照。）。  
【０１３９】
図２２（ｃ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上に第１ゲート電極層１２０を覆うようにＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、第１ゲート絶縁層１３０を形成する。
【０１４０】
（３）第３工程
第３工程は、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する工程である（図２２（ｄ）参照。）。
【０１４１】
図２２（ｄ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
【０１４２】
（４）第４工程
第４工程は、第１ゲート絶縁層１３０並びに第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０の表面に、第２ゲート絶縁層１５０を形成する工程である（図２２（ｅ）参照。）。
【０１４３】
図２２（ｅ）に示すように、スパッタリング法を用いて、第１ゲート絶縁層１３０の表面上に上記した導電体層１４０を覆うように、ＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、第２ゲート絶縁層１５０を形成する。
【０１４４】
（５）第５工程
第５工程は、第２ゲート絶縁層１５０の表面に、第２ゲート電極層１６０を形成する工程である（図２２（ｆ）参照。）。
【０１４５】
図２２（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲート電極層１６０を形成する。
【０１４６】
なお、第５工程においては、スパッタリング法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ−ト電極層１６０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ−ト電極層１６０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、第２ゲート絶縁層１５０の表面にアルミニウム（Ａｌ）からなる第２ゲ−ト電極層１６０を形成してもよい。
【０１４７】
以上のようにして、実施形態３に係るメモリー装置２００ｂを製造することができる。
なお、上記の製造方法において、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。また、固体基板１１０の表面に、第２ゲート電極層１６０、第２ゲート絶縁層１５０、導電体層１４０、第１ゲート絶縁層１３０及び第１ゲート電極層１２０をこの順序で形成するとともに、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成することにより、実施形態２に係るメモリー装置２００ａを製造することができる。また、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＳｉＯ２からなる層を形成するとともに、導電体層１４０の不純物濃度や層厚を調整することにより、実施形態４に係るメモリー装置２００ｃを製造することができる。
【０１４８】
＜実施形態３に係るメモリー装置２００ｂの別の製造方法＞
実施形態３に係るメモリー装置２００ｂは、以下に示す第１工程〜第５工程をこの順序で実施することによっても製造することができる。但し、実施形態３に係るメモリー装置２００ｂの別の製造方法においては、第１ゲート電極１２０及び第２ゲート電極層１６０をＬＮＯからなる層により形成することとする。以下、実施形態３に係るメモリー装置２００ｂの別の製造方法を、工程順に説明する。図２３〜図２７は、実施形態３に係るメモリー装置２００ｂを製造する別の方法を説明するために示す図である。図２３（ａ）〜図２３（ｆ）、図２４（ａ）〜図２４（ｅ）、図２５（ａ）〜図２５（ｅ）、図２６（ａ）〜図２６（ｅ）及び図２７（ａ）〜図２７（ｆ）は各工程図である。
【０１４９】
（１）第１工程
第１工程は、固体基板１１０の表面に第１ゲート電極層１２０を形成する工程である（図２３参照。）。
【０１５０】
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
【０１５１】
次に、図２３（ａ）及び図２３（ｂ）に示すように、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
【０１５２】
次に、図２３（ｃ）〜図２３（ｅ）に示すように、第１ゲート電極層１２０の段差に対応する段差を有する凹凸型Ｍ１を用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
【０１５３】
次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、第１ゲート電極層１２０に対応する領域以外の領域から前駆体組成物層１２０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
【０１５４】
最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図２３（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタン（ＬａＮｉＯ３）からなる第１ゲート電極層１２０を形成する。
【０１５５】
（２）第２工程
第２工程は、固体基板１１０及び第１ゲート電極層１２０の表面に第１ゲート絶縁層１３０を形成する工程である（図２４参照。）。
【０１５６】
図２４（ａ）及び図２４（ｂ）に示すように、固体基板１１０の表面に、第１ゲート電極層１２０を覆うように、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３０’を形成する。
【０１５７】
次に、当該強誘電体材料の原料を含む膜１３０’を乾燥した後、図２４（ｃ）及び図２４（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３０’に、平坦型Ｍ２を押し付けることにより、強誘電体材料の原料を含む膜１３０’を平坦化にする。
【０１５８】
次に、ＲＴＡ装置を用いて強誘電体材料の原料を含む膜１３０’に熱処理を施して、図２４（ｅ）に示すように、第１ゲート絶縁層１３０を形成する。
【０１５９】
（３）第３工程
第３工程は、第１ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図２５参照。）。
【０１６０】
まず、図２５（ａ）及び図２５（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）を第１ゲート絶縁層１３０の表面に塗布することにより酸化物導電性材料の原料を含む膜１４０’を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
【０１６１】
次に、酸化物導電性材料の原料を含む膜１４０’を乾燥した後、図２５（ｃ）〜図２５（ｄ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ３を用いて、酸化物導電性材料の原料を含む膜１４０’に対して型押し成形加工を行う。このとき、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６の層厚が完成時に５ｎｍ〜１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４０’に対する型押し成形加工を行う。
【０１６２】
次に、当該酸化物導電体材料の原料を含む膜１４０’を弱い条件で全面エッチングすることにより、導電体層１４０に対応する領域以外の領域から当該酸化物導電体材料の原料を含む膜１４０’を完全に除去した後、ＲＴＡ装置を用いて酸化物導電性材料の原料を含む膜１４０’に熱処理を施すことにより、図２５（ｅ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する。
【０１６３】
（４）第４工程
第４工程は、第１ゲート絶縁層１３０の表面に、第２ゲート絶縁層１５０を形成する工程である（図２６参照。）。
【０１６４】
図２６（ａ）及び図２６（ｂ）に示すように、第１ゲート絶縁層１３０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１５０’を形成する。
【０１６５】
次に、強誘電体材料の原料を含む膜１５０’を乾燥した後、図２６（ｃ）及び図２６（ｄ）に示すように、当該強誘電体材料の原料を含む膜１５０’に、フラットモールドＭ４を押し付けることにより、強誘電体材料の原料を含む膜１５０’を平坦化する。
【０１６６】
次に、ＲＴＡ装置を用いて、強誘電体材料の原料を含む膜１５０’に熱処理を施して、第２ゲート絶縁層１５０を形成する。
【０１６７】
（５）第５工程
第５工程は、第２ゲート絶縁層１５０の表面に第２ゲート電極層１６０を形成する工程である（図２７参照。）。
【０１６８】
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
【０１６９】
次に、図２７（ａ）及び図２７（ｂ）に示すように、第２ゲート絶縁層１５０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１６０’（層厚３００ｎｍ）を形成する。
【０１７０】
次に、図２７（ｃ）〜図２７（ｅ）に示すように、第２ゲート電極層１６０の段差に対応する段差を有する凹凸型Ｍ５用いて、１５０℃で前駆体組成物層１６０’に対して型押し加工を施すことにより、前駆体組成物層１６０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
【０１７１】
次に、前駆体組成物層１６０’を弱い条件で全面エッチングすることにより、第２ゲート電極１６０に対応する領域以外の領域から前駆体組成物層１６０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
【０１７２】
最後に、前駆体組成物層１６０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図２７（ｆ）に示すように、前駆体組成物層１６０’から、酸化ニッケルランタンからなる第２ゲート電極１６０’を形成する。
【０１７３】
以上のようにして、実施形態３に係るメモリー装置２００ｂを製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態３に係るメモリー装置２００ｂを製造することができる。
【０１７４】
なお、上記の製造方法において、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。この場合において、ＢＺＮからなる層は、ＢＺＴゾルゲル溶液を用いて形成することができる。
【０１７５】
また、固体基板１１０の表面に、第２ゲート電極層１６０、第２ゲート絶縁層１５０、導電体層１４０、第１ゲート絶縁層１３０及び第１ゲート電極層１２０をこの順序で形成するとともに、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成することにより、実施形態２に係るメモリー装置２００ａを製造することができる。
【０１７６】
また、第２ゲート絶縁層１５０としてＰＺＴからなる層に代えてＢＺＮからなる層を形成するとともに、導電体層１４０の不純物濃度や層厚を調整することにより、実施形態４に係るメモリー装置２００ｃを製造することができる。
【０１７７】
[実施形態５]
図２８は、実施形態５に係るメモリー装置２００ｄを説明するために示す図である。図２８（ａ）はメモリー装置２００ｄの平面図であり、図２８（ｂ）は図２８（ａ）のＡ１−Ａ１断面図であり、図２８（ｃ）は図２８（ａ）のＡ２−Ａ２断面図であり、図２８（ｄ）は図２８（ａ）のＡ３−Ａ３断面図であり、図２８（ｅ）は図２８（ａ）のＡ４−Ａ４断面図である。なお、図２８中、符号１７０は抵抗低減用金属層を示す。
図２９は、実施形態５に係るメモリー装置２００ｄを説明するために示す図である。図２９（ａ）は、図２９（ｄ）の符号Ｒで囲まれた部分（実施形態５に用いる固体電子素子１００ｄ）の拡大断面図であり、図２９（ｂ）は、第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図である。
【０１７８】
実施形態５に係るメモリー装置２００ｄは、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図２８及び図２９に示すように、固体電子素子が、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が平面内で分離された、いわゆる平面分離型の固体電子素子である点で、実施形態１に係るメモリー装置２００の場合と異なる。
【０１７９】
すなわち、実施形態５に用いる固体電子素子１００ｄは、第２ゲート絶縁層１３４が、第１ゲート絶縁層１３２と同層の強誘電体層からなり、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、固体基板１１０における一方の表面上に、第１ゲート電極１２２及び第２ゲート電極１２４を構成するゲート電極層１２０ａ，１２０ｂと、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とを構成するゲート絶縁層１３０と、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０とがこの順序で形成された構造を有する、いわゆる平面分離型の固体電子素子（ボトムゲートタイプ）である。
【０１８０】
このように、実施形態５に係るメモリー装置２００ｄは、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が平面内で分離されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線（第１ワード線１２０ａ，第２ワード線１２０ｂ）に接続された状態で並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０１８１】
なお、実施形態５に係るメモリー装置２００ｄは、固体電子素子（第１トランジスタＴＲ１及び第２トランジスタＴＲ２）が平面分離型の固体電子素子である点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
【０１８２】
[実施形態６]
図３０は、実施形態６に係るメモリー装置２００ｅを説明するために示す図である。図３０（ａ）はメモリー装置２００ｅの平面図であり、図３０（ｂ）は図３０（ａ）のＡ１−Ａ１断面図であり、図３０（ｃ）は図３０（ａ）のＡ２−Ａ２断面図であり、図３０（ｄ）は図３０（ａ）のＡ３−Ａ３断面図であり、図３０（ｅ）は図３０（ａ）のＡ４−Ａ４断面図である。
図３１は、実施形態６に係るメモリー装置２００ｅを説明するために示す図である。図３１（ａ）は、図３１（ｄ）の符号Ｒで囲まれた部分（実施形態６に用いる固体電子素子１００ｅ）の拡大断面図であり、図３１（ｂ）は、第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図である。
【０１８３】
実施形態６に係るメモリー装置２００ｅは、基本的には、実施形態５に係るメモリー装置２００ｄ同様に、固体電子素子が平面分離型の固体電子素子であるが、図３０及び図３１に示すように、固体電子素子がトップゲートタイプである点で、実施形態５に係るメモリー装置２００ｄの場合と異なる。
【０１８４】
すなわち、実施形態６に用いる固体電子素子１００ｅは、第２ゲート絶縁層１３４が、第１ゲート絶縁層１３２と同層の強誘電体層からなり、第１トランジスタＴＲ１及び第２トランジスタＴＲ２が、固体基板１１０における一方の表面上に、第１チャネル領域１４２及び第２チャネル領域１４４を構成する導電体層１４０と、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とを構成するゲート絶縁層１３０と、第１ゲート電極１２２及び第２ゲート電極１２４を構成するゲート電極層１２０ａ，１２０ｂとがこの順序で形成された構造を有する、いわゆる平面分離型（トップゲート）の固体電子素子である。
【０１８５】
このように、実施形態６に係るメモリー装置２００ｅは、固体電子素子１００ｅがトップゲート構造を有する点で、実施形態５に係るメモリー装置２００ｄの場合と異なるが、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態５に係るメモリー装置２００ｄの場合と同様に、「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０１８６】
なお、実施形態６に係るメモリー装置２００ｅは、固体電子素子１００ｅがトップゲート構造を有する点以外の点においては、実施形態５に係るメモリー装置２００ｄの場合と同様の構成を有するため、実施形態５に係るメモリー装置２００ｄが有する効果のうち該当する効果を有する。
【０１８７】
なお、実施形態５及び６に係るメモリー装置２００ｄ，２００ｅ（及び固体電子素子１００ｄ，１００ｅ）は、実施形態１〜４に係るメモリー装置２００，２００ａ〜２００ｃ（及び固体電子素子１００，１００ａ〜１００ｃ）の場合と同様に、公知の薄膜形成技術及びフォトリソグライを用いて製造することができるし、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。）を用いるとともに型押し形成技術を用いて製造することもできる。
【０１８８】
＜実施形態５に係るメモリー装置２００ｄの製造方法＞
実施形態５及び６に係るメモリー装置２００ｄ，２００ｅの製造方法を、実施形態５に係るメモリー装置２００ｄの製造方法を例にとって説明する。
【０１８９】
実施形態５に係るメモリー装置２００ｄは、以下に示す第１工程〜第４工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図３２は、実施形態５に係るメモリー装置２００ｄを製造する方法を説明するために示す図である。図３２（ａ）〜図３２（ｅ）は各工程図である。
【０１９０】
（１）第１工程
第１工程は、固体基板１１０の表面にゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する工程である（図３２（ａ）〜図３２（ｂ）参照。）。
【０１９１】
図３２（ａ）及び図３２（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０の表面に、白金（Ｐｔ）からなるゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する。
【０１９２】
なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ−ト電極層を形成してもよい。
【０１９３】
（２）第２工程
第２工程は、固体基板１１０及びゲ−ト電極層１２０ａ，１２０ｂ，１２２，１２４の表面にゲート絶縁層１３０を形成する工程である（図３２（ｃ）参照。）。  
【０１９４】
図３２（ｃ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上にゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を覆うようにＰＺＴからなる層を形成し、その後、ＣＭＰ法を用いて、当該ＰＺＴからなる層を研磨して、ゲート絶縁層１３０を形成する。
【０１９５】
（３）第３工程
第３工程は、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する工程である（図３２（ｄ）参照。）。
【０１９６】
図３２（ｄ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
【０１９７】
（４）第４工程
第４工程は、導電体層１４０の表面所定領域に、抵抗低減用金属層１７０を形成する工程である（図３２（ｅ）参照。）。
【０１９８】
図３２（ｅ）に示すように、導電体層１４０における接続層のうち、第１ゲ−ト電極線又は第２ゲート線１２０ｂと交差する領域に抵抗低減用金属層１７０を形成する。
【０１９９】
以上のようにして、実施形態５に係るメモリー装置２００ｄを製造することができる。
【０２００】
なお、上記の製造方法において、固体基板１１０の表面に、抵抗低減用金属層１７０、導電体層１４０、ゲート絶縁層１３０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）をこの順序で形成することにより、実施形態６に係るメモリー装置２００ｅを製造することができる。
【０２０１】
＜実施形態５に係るメモリー装置２００ｄの別の製造方法＞
実施形態５に係るメモリー装置２００ｄは、以下に示す第１工程〜第４工程をこの順序で実施することにより製造することもできる。但し、実施形態５に係るメモリー装置２００ｄの別の製造方法においては、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）並びに抵抗低減用金属層１７０を酸化ニッケルランタン（ＬａＮｉＯ３）からなる層により形成することとする。以下、実施形態５に係るメモリー装置２００ｄの別の製造方法を、工程順に説明する。図３３〜図３５は、実施形態５に係るメモリー装置２００ｄを製造する別の方法を説明するために示す図である。図３３（ａ）〜図３３（ｆ）、図３４（ａ）〜図３４（ｅ）及び図３５（ａ）〜図３５（ｆ）は各工程図である。
【０２０２】
（１）第１工程
第１工程は、固体基板１１０の表面に、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する工程である（図３３参照。）。
【０２０３】
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
【０２０４】
次に、図３３（ａ）及び図３３（ｂ）に示すように、「Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板」からなる固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
【０２０５】
次に、図３３（ｃ）〜図３３（ｅ）に示すように、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）の段差に対応する段差を有する凹凸型Ｍ６を用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
【０２０６】
次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）に対応する領域以外の領域から前駆体組成物層１２０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
【０２０７】
最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３３（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタンからなるゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を形成する。
【０２０８】
（２）第２工程
第２工程は、固体基板１１０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）の表面にゲート絶縁層１３０を形成する工程である（図３４参照。）。
【０２０９】
図３４（ａ）及び図３４（ｂ）に示すように、固体基板１１０の表面に、ゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）を覆うように、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３０’を形成する。
【０２１０】
次に、当該強誘電体材料の原料を含む膜１３０’を乾燥した後、図３４（ｃ）及び図３４（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３０’に、平坦型Ｍ７を押し付けることにより、強誘電体材料の原料を含む膜１３０’を平坦化する。
【０２１１】
次に、ＲＴＡ装置を用いて、強誘電体材料の原料を含む膜１３０’に熱処理を施して、ゲート絶縁層１３０を形成する。
【０２１２】
（３）第３工程
第３工程は、ゲート絶縁層１３０の表面に、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図３５（ａ）〜図３５（ｅ）参照。）。
【０２１３】
まず、図３５（ａ）及び図３５（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層１３０の表面に塗布することにより酸化物導電性材料の原料を含む膜１４０’を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲内になるような濃度の不純物が添加されている。
【０２１４】
次に、酸化物導電性材料の原料を含む膜１４０’を乾燥した後、図３５（ｃ）〜図３５（ｄ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ８を用いて、酸化物導電性材料の原料を含む膜１４０’に対して型押し成形加工を行う。このとき、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６の層厚が完成時に５ｎｍ〜１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４０’に対する型押し成形加工を行う。
【０２１５】
次に、当該酸化物導電体材料の原料を含む膜１４０’を弱い条件で全面エッチングすることにより、導電体層１４０に対応する領域以外の領域から当該酸化物導電体材料の原料を含む膜１４０’を完全に除去した後、ＲＴＡ装置を用いて、酸化物導電性材料の原料を含む膜１４０’に熱処理を施すことにより、図３５（ｅ）に示すように、第１チャネル領域１４２、第２チャネル領域１４４及び第３チャネル領域１４６並びにこれらチャネル領域１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する。なお、第１チャネル領域１４２と第２チャネル領域１４４とは、分離されている。
【０２１６】
（４）第４工程
第４工程は、導電体層１４０の表面所定領域に、抵抗低減用金属層１７０を形成する工程である（図３５（ｆ）参照。）。
【０２１７】
図３５（ｆ）に示すように、導電体層１４０における接続層のうち、第１ゲ−ト線１２０ａ又は第２ゲート線１２０ｂと交差する領域に抵抗低減用金属層１７０を形成する。抵抗低減用金属層１７０の形成は、以下に示す方法により行う。
【０２１８】
まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
【０２１９】
次に、ゲート絶縁層１３０及び導電体層１４０表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１７０’（層厚３００ｎｍ）を形成する。
【０２２０】
次に、抵抗低減用金属層１７０の段差に対応する段差を有する凹凸型を用いて、１５０℃で前駆体組成物層１７０’に対して型押し加工を施すことにより、前駆体組成物層１７０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
【０２２１】
次に、前駆体組成物層１７０’を弱い条件で全面エッチングすることにより、抵抗低減用金属層１７０に対応する領域以外の領域から前駆体組成物層１７０’を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
【０２２２】
最後に、前駆体組成物層１７０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３３（ｆ）に示すように、前駆体組成物層１７０’から、酸化ニッケルランタンからなる抵抗低減用金属層１７０を形成する。
【０２２３】
以上のようにして、実施形態５に係るメモリー装置２００ｄを製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態５に係るメモリー装置２００ｄを製造することができる。
【０２２４】
なお、上記の製造方法において、固体基板１１０の表面に、抵抗低減用金属層１７０、導電体層１４０、ゲート絶縁層１３０及びゲート電極層（第１ゲート線１２０ａ、第２ゲート線１２０ｂ、第１ゲート電極１２２及び第２ゲート電極１２４）をこの順序で形成することにより、実施形態６に係るメモリー装置２００ｅを製造することができる。この場合、型押し成形技術を用いて固体基板１１０の所定領域に凹部を設けるとともに、当該凹部に抵抗低減用金属層１７０を構成する材料を埋め込むことによって抵抗低減用金属層１７０を形成してもよい。
【０２２５】
［実施形態７］
図３６は、実施形態７に係るメモリー装置２００ｆを説明するために示す図である。図３６（ａ）はメモリー装置２００ｆの平面図であり、図３６（ｂ）は図３６（ａ）のＡ１−Ａ１断面図であり、図３６（ｃ）は図３６（ａ）のＡ２−Ａ２断面図であり、図３６（ｄ）は図３６（ａ）のＡ３−Ａ３断面図である。なお、符号１８０は半導体基板を示し、符号１８２はソース領域を示し、符号１８４はソース領域／ドレイン領域を示し、符号１８６はドレイン領域を示す。
【０２２６】
図３７は、実施形態７に係るメモリー装置２００ｆを説明するために示す図である。図３７（ａ）は、図３６（ｃ）の符号Ｒで囲まれた部分（実施形態７に用いる固体電子素子１００ｆ）の拡大断面図であり、図３６（ｂ）は第１ゲート絶縁層１３２（１３０）の抗電圧Ｖｃ１と、第１トランジスタＴＲ１の書き込み電圧（＋Ｖｗ，−Ｖｗ）との関係を示す図である。
【０２２７】
実施形態７に係るメモリー装置２００ｆは、基本的には、実施形態６に係るメモリー装置２００ｅと同様にトップゲート構成を有するが、図３６及び図３７に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ（Metal-Ferroelectric-Semiconductor）型のトランジスタからなる点で、実施形態６に係るメモリー装置２００ｅの場合と異なる。
【０２２８】
すなわち、実施形態７に係るメモリー装置２００ｆにおいては、第１チャネル領域１４２及び第２チャネル領域１４４は、半導体基板１８０の表面に形成された所定のソース領域１８２、所定のソース領域／ドレイン領域１８４及び所定のドレイン領域１８６のうちいずれか２つの領域の間に位置し、第１ゲート絶縁層１３２は、第１チャネル領域１４２を覆うように形成され、第２ゲート絶縁層１３４は、第２チャネル領域１４４を覆うように形成され、第１ゲート電極１２２は、第１ゲート絶縁層１３２を介して第１チャネル領域１４２に対向するように形成され、第２ゲート電極１２４は、第２ゲート絶縁層１３４を介して第２チャネル領域１４４に対向するように形成されている。
【０２２９】
このように、実施形態７に係るメモリー装置２００ｆは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ型のトランジスタからなる点で、実施形態６に係るメモリー装置２００ｅの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態６に係るメモリー装置２００ｅの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０２３０】
また、実施形態７に係るメモリー装置２００ｆによれば、一般的な半導体プロセスを用いて安価な製造コストでメモリー装置を製造することができるという効果も得られる。
【０２３１】
なお、実施形態７に係るメモリー装置２００ｆは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＳ型のトランジスタからなる点以外の点においては、実施形態６に係るメモリー装置２００ｅの場合と同様の構成を有するため、実施形態６に係るメモリー装置２００ｅが有する効果のうち該当する効果を有する。
【０２３２】
［実施形態８］
図３８は、実施形態８に係るメモリー装置２００ｇ（図示せず）を説明するために示す図である。図３８においては、実施形態８に係るメモリー装置２００ｇを構成する固体電子素子１００ｇの要部断面を拡大して示す。
【０２３３】
実施形態８に係るメモリー装置２００ｇは、基本的には、実施形態７に係るメモリー装置２００ｆと同様の構成を有するが、図３８に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型のトランジスタからなる点で、実施形態７に係るメモリー装置２００ｆの場合と異なる。
【０２３４】
すなわち、実施形態８に係るメモリー装置２００ｇにおいては、第１チャネル領域１４２及び第２チャネル領域１４４と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４との間には、常誘電体バッファ層１９０が形成されている。
【０２３５】
このように、実施形態８に係るメモリー装置２００ｇは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１７０の表面に形成されたＭＦＩＳ型のトランジスタからなる点で、実施形態７に係るメモリー装置２００ｆの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態７に係るメモリー装置２００ｆの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０２３６】
また、実施形態８に係るメモリー装置２００ｇによれば、半導体基板１８０（例えばＳｉ）と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができるという効果も得られる。
【０２３７】
なお、実施形態８に係るメモリー装置２００ｇは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＩＳ型の固体電子素子からなる点以外の点においては、実施形態７に係るメモリー装置２００ｆの場合と同様の構成を有するため、実施形態７に係るメモリー装置２００ｆが有する効果のうち該当する効果を有する。
【０２３８】
［実施形態９］
図３９は、実施形態９に係るメモリー装置２００ｈ（図示せず）を説明するために示す図である。図３９においては、実施形態９に係るメモリー装置２００ｈを構成する固体電子素子１００ｈの要部断面を拡大して示す。
【０２３９】
実施形態９に係るメモリー装置２００ｈは、基本的には、実施形態８に係るメモリー装置２００ｇと同様の構成を有するが、図３９に示すように、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の固体電子素子からなる点で、実施形態８に係るメモリー装置２００ｇの場合と異なる。
【０２４０】
すなわち、実施形態９に係るメモリー装置２００ｈにおいては、常誘電体バッファ層１９０と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４との間には、浮遊電極１９２が形成されている。
【０２４１】
このように、実施形態９に係るメモリー装置２００ｈは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点で、実施形態８に係るメモリー装置２００ｇの場合と異なるが、情報記憶用の第１トランジスタＴＲ１及び情報読み出し／書き込み用の第２トランジスタＴＲ２が、第１ゲート電極１２２及び第２ゲート電極１２４がそれぞれ別のゲート線１２０ａ，１２０ｂに接続された状態で並列に接続された構造を有するため、実施形態８に係るメモリー装置２００ｇの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「書き込みディスターブ問題」及び「読み出しディスターブ問題」を発生させることのないメモリー装置となる。
【０２４２】
また、実施形態９に係るメモリー装置２００ｈによれば、ゲート絶縁層１３０によるキャパシタと、常誘電体バッファ層１９０によるキャパシタの面積を任意に調整することで、残留分極量が大きいゲート絶縁層１３２，１３４（１３０）と、残留分極量が小さい半導体基板１８０との間の電荷ミスマッチを緩和することができるという効果も得られる。
【０２４３】
なお、実施形態９に係るメモリー装置２００ｈは、第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３が、半導体基板１８０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点以外の点においては、実施形態８に係るメモリー装置２００ｇの場合と同様の構成を有するため、実施形態８に係るメモリー装置２００ｇが有する効果のうち該当する効果を有する。
【０２４４】
上記実施形態６〜８においては、メモリー装置２００ｆ〜２００ｈ（及び固体電子素子１００ｆ〜１００ｈ）を一般的な半導体プロセスを用いて製造することができるが、ゲート絶縁層、ゲート電極層、常誘電体バッファ層及び浮遊電極については、液体材料（例えば、ＭＯＤ（Metal Organic Decomposition）材料、ゾルゲル材料、ナノ粒子分散液体材料。〉を用いて形成することもできる。
【０２４５】
［試験例］
以下、試験例により本発明をさらに詳細に説明する。
試験例は、第１トランジスタＴＲ１と第２トランジスタＴＲ２との分離構造が積層分離型であるメモリー装置を用いて所定の選択セルに対して情報の書き込みを行うときには、「選択セルに接続された第２ワード線をフローティング状態にするのではなく、当該第２ワード線に接地電位を与える」ことが好ましいことを示す試験例である。
【０２４６】
１．メモリー装置
実施形態１に係るメモリー装置２００における固体電子素子１００と同様の構造を有する固体電子素子を用いて試験を行った。
【０２４７】
２．評価方法
以下の書き込み方法１及び２に従って、上記した固体電子素子に対して情報の書き込みを行った。すなわち、書き込み方法１においては、固体電子素子のソース端（第１ソース端及び第２ソース端）及びドレイン端（第１ドレイン端及び第２ドレイン端）に接地電位を与えた状態で、第２ゲート電極をフローティング状態にするとともに、第１ゲート電極には正又は負の書き込み電圧（Ｖｗ＝±８Ｖ）を与えた。また、書き込み方法２においては、固体電子素子のソース端（第１ソース端及び第２ソース端）及びドレイン端（第１ドレイン端及び第２ドレイン端）に接地電位を与えた状態で、第２ゲート電極には接地電位を与え、第１ゲート電極には正又は負の書き込み電圧（Ｖｗ＝±８Ｖ）を与えた。なお、書き込み方法１においても書き込み方法２においても書き込みパルスのパルス幅を５×１０−６秒〜５×１０−１秒（５μｓｅｃ〜５００ｍｓｅｃ）の範囲で変化させた。
【０２４８】
その後、固体電子素子のソース端（第１ソース端及び第２ソース端）とドレイン端（第１ドレイン端及び第２ドレイン端）との間に所定の読み出し電位を与えたときに流れるドレイン電流を測定した。
【０２４９】
３．評価結果
図４０は、試験例の結果を示す図である。
図４０から分かるように、書き込み方法２においては、書き込み方法１においてよりも短いパルス幅の場合であっても大きなＳ／Ｎ比が得られた。すなわち、書き込み方法２においては、書き込み方法１においてよりも選択セルに対して高速に情報を書き込むことが可能であることが明らかとなった。
【０２５０】
以上、本発明のメモリーセルブロック及びその製造方法、メモリー装置並びにメモリー装置の駆動方法を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【０２５１】
（１）上記各実施形態においては、固体電子素子をＮＡＮＤ型メモリーに適用したが、本発明はこれに限定されるものではない。例えば、固体電子素子をスイッチ回路その他の電子回路に適用することもできる。
【０２５２】
（２）上記実施形態１〜６においては、固体基板１１０として、例えばＳｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えばＳｉＯ２基板からなる絶縁性基板その他の絶縁性基板を用いることもできる。
【０２５３】
（３）上記実施形態１〜６においては、第１ゲート電極層１２０として、例えばＰｔを用いたが、本発明はこれに限定されるものではない。例えば、石英ガラス基板、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＲＯ（ＳｒＲｕＯ３）基板又はＳＴＯ（ＳｒＴｉＯ）基板からなる絶縁性基板、Ｓｉ基板、ＳｉＣ基板等の半導体基板を用いることもできる。
【０２５４】
（４）上記実施形態１〜６においては、第１ゲート電極層１２０として例えばＰｔを用い、第２ゲート電極層１６０として例えばＡｌを用いたが、本発明はこれに限定されるものではない。第１ゲート電極層１２０又は第２ゲート電極層１６０として、例えば、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、ＩＴＯ、Ｉｎ２Ｏ３、Ｓｂ−Ｉｎ２Ｏ３、Ｎｂ−ＴｉＯ２、ＺｎＯ、Ａｌ−ＺｎＯ、酸化ニッケルランタン（ＬａＮｉＯ３）、Ｇａ−ＺｎＯ、ＩＧＺＯ、ＲｕＯ２及びＩｒＯ２並びにＮｂ−ＳＴＯ、ＳｒＲｕＯ２、ＬａＮｉＯ３、ＢａＰｂＯ３、ＬＳＣＯ、ＬＳＭＯ、ＹＢＣＯその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。
【０２５５】
（５）上記実施形態１〜６においては、第１ゲート絶縁層１３０に用いる強誘電体材料として、例えばＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１−ｘ）Ｏ３）を用いたが、本発明はこれに限定されるものではない。例えば、ＮｂドープＰＺＴ、ＬａドープＰＺＴ、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、ＢＴＯ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）又はビスマスフェライト（ＢｉＦｅＯ３）を用いることができる。
【０２５６】
（６）上記実施形態１〜６においては、導電体層１４０として、例えばインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いたが、本発明はこれに限定されるものではない。例えば、酸化インジウム（Ｉｎ２Ｏ３）、アンチモンドープ酸化錫（Ｓｂ−ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、アルミニウムドープ酸化亜鉛（Ａｌ−ＺｎＯ）、ガリウムドープ酸化亜鉛（Ｇａ−ＺｎＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、酸化錫（ＳｎＯ２）、一酸化錫ＳｎＯ、ニオブドープ二酸化チタン（Ｎｂ−ＴｉＯ２）などの酸化物導電体材料を用いることができる。また、インジウムガリウム亜鉛複合酸化物（ＩＧＺＯ）、ガリウムドープ酸化インジウム（Ｉｎ−Ｇａ−Ｏ（ＩＧＯ））、インジウムドープ酸化亜鉛（Ｉｎ−Ｚｎ−Ｏ（ＩＺＯ））などのアモルファス導電性酸化物を用いることができる。また、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブドープチタン酸ストロンチウム（Ｎｂ−ＳｒＴｉＯ３）、ストロンチウムバリウム複合酸化物（ＳｒＢａＯ３）、ストロンチウムカルシウム複合酸化物（ＳｒＣａＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ２）、酸化ニッケルランタン（ＬａＮｉＯ３）、酸化チタンランタン（ＬａＴｉＯ３）、酸化銅ランタン（ＬａＣｕＯ３）、酸化ニッケルネオジム（ＮｄＮｉＯ３）、酸化ニッケルイットリウム（ＹＮｉＯ３）、酸化ランタンカルシウムマンガン複合酸化物（ＬＣＭＯ）、鉛酸バリウム（ＢａＰｂＯ３）、ＬＳＣＯ（ＬａｘＳｒ１−ｘＣｕＯ３）、ＬＳＭＯ（Ｌａ１−ｘＳｒｘＭｎＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７−ｘ）、ＬＮＴＯ（Ｌａ（ＮＩ１−ｘＴｉｘ）Ｏ３）、ＬＳＴＯ（（Ｌａ１−ｘ，Ｓｒｘ）ＴｉＯ３）、ＳＴＲＯ（Ｓｒ（Ｔｉ１−ｘＲｕｘ）Ｏ３）その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。
【０２５７】
（７）上記実施形態１〜６においては、チャネル層として、酸化物導電体からなる導電体層を用いたが、本発明はこれに限定されるものではない。例えば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＺｎＳ、ＺｅＳｅ、ＺｎＯ、ＣｄＳ、ＣｕＩｎＳｅ２などからなる半導体層を用いることができる。
【０２５８】
（８）上記実施形態１においては、第２ゲート絶縁層１５０として、例えばＳｉＯ２を用いたが、本発明はこれに限定されるものではない。例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）ＬａＡｌＯ３、ＨｆＯ２などを用いることもできる。また、（Ｂｉ２−ｘ，Ｚｎｘ）（Ｚｎｘ，Ｎｂ２−ｘ）Ｏ７、Ｂｉｘ−Ｎｂ１−ｘ−Ｏｙ、Ｂｉｘ−Ｚｒ１−ｘ−Ｏｙ、Ｂｉｘ−Ｈｆ１−ｘ−Ｏｙ、Ｂｉｘ−Ｔａ１−ｘ−Ｏｙ、Ｌａｘ−Ｔｉ１−ｘ−Ｏｙ、Ｌａｘ−Ｚｒ１−ｘ−Ｏｙ、Ｌａｘ−Ｈｆ１−ｘ−Ｏｙ、Ｌａｘ−Ｔａ１−ｘ−Ｏｙ、Ｌａｘ−Ｎｂ１−ｘ−Ｏｙなどのパイロクロア型結晶若しくはアモルファス酸化物、ＢＳＴ（（Ｂａ１−ｘ，Ｓｒｘ）ＴｉＯ３）ＳＴＯ（ＳｒＴｉＯ３）などのペロブスカイト型結晶若しくはアモルファス酸化物、ＳｉｘＯｙ、ＡＬ２Ｏ３、ＬａＡｌＯ３、Ｌａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ５などの結晶若しくはアモルファス酸化物などを用いることもできる。
【０２５９】
（９）上記実施形態５及び６においては、接続層の上層又は下層に抵抗低減用導電体層を形成したが、本発明はこれに限定されるものではない。例えば、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚く構成してもよい。このように構成しても、第１ワード線又は第２ワード線と交差する位置に位置する接続層の部分で望ましくないスイッチング現象が生じることを防止することが可能となる。また、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域又は第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
【０２６０】
（１０）上記実施形態１〜４においては、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層と同じ厚さとしたが、本発明はこれに限定されるものではない。例えば、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚く構成してもよい。このような構成とすることにより、接続層を構成する導電体層又は半導体層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより、接続層を構成する導電体層又は半導体層を、第１チャネル領域及び第２チャネル領域を構成する導電体層又は半導体層よりも厚くすることができる。
【符号の説明】
【０２６１】
１００〜１００ｈ…固体電子素子、１１０…固体基板、１２０，１２０ａ，１２０ｂ，１２０ｃ、１６０，１６０ａ，１６０ｂ，１６０ｃ…ゲート電極層、１２２，１６２…第１ゲート電極，１２４，１６４…第２ゲート電極、１２６，１６６…第３ゲート電極、１３０，１５０，９３０…ゲート絶縁層、１３２，１５２，…第１ゲート絶縁層、１３４，１５４…第２ゲート絶縁層、１３６，１５６…第３ゲート絶縁層、１４０…導電体層、１４２…第１チャネル領域、１４４…第２チャネル領域，１４６…第３チャネル領域、１７０…抵抗低減用金属層、１８０…半導体基板、１８２…ソース領域、１８４…ソース領域／ドレイン領域、１８６…ドレイン領域、１９０…常誘電体バッファ層、１９２浮遊電極、２００〜２００ｈ…メモリー装置、９１０…絶縁性基板、９２０…ゲート電極、９４０…チャネル層、９５０…ソース領域、９６０…ドレイン領域、ＢＬ…ビット線、ＢＳ０…ブロック選択線、Ｄ１…第１ドレイン端、Ｄ２…第２ドレイン端、Ｍ０，Ｍ５，Ｍ６，Ｍ７…メモリーセル、ＭＢ１，ＭＢ２，ＭＢ３…メモリーセルブロック、ＰＬ…プレート線、Ｓ１…第１ソース端、Ｓ２…第２ソース端、ＳＷ…ブロック選択トランジスタ、ＴＲ１…第１トランジスタ、ＴＲ２…第２トランジスタ、ＴＲ３…第３トランジスタ、ＷＬ１０，ＷＬ１５、ＷＬ１６，ＷＬ１７…第１ワード線、ＷＬ２０，ＷＬ２５、ＷＬ２６，ＷＬ２７…第２ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2012033106.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2012033106.tif 000031
【図３０】
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【図３１】
2012033106.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
2012033106.tif 000037
【図３６】
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【図３７】
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【図３８】
2012033106.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【国際調査報告】
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2012033106.tif 000054
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