(57)【要約】  インバータのアームスイッチを構成する半導体スイッチング素子（３）のＯＮ駆動用スイッチ（５）とＯＦＦ駆動用スイッチ（６）とを備えたバッファ（７）に対して接続される負バイアス生成部制御回路（３４）によって制御される負バイアス生成部（５０）に、２系統以上のスイッチング・充電回路（５１、５２）が設けられ、半導体スイッチング素子（３）がＯＦＦの期間に前記系統の切り替えが１回以上行われ半導体スイッチング素子（３）に負バイアスが印加されるようにして、放電によって負バイアス量が減少した際、ノイズ混入により半導体スイッチング素子（３）が誤ってオンするのを防止する。
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【特許請求の範囲】
【請求項１】
半導体スイッチング素子のゲート駆動回路であって、
前記ゲート駆動回路は、前記半導体スイッチング素子を駆動するＯＮ駆動用スイッチおよびＯＦＦ駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、
前記負バイアス生成部には、前記バッファのＯＦＦ駆動用スイッチに接続され、前記半導体スイッチング素子に印加する負バイアスを生成する２系統以上のスイッチング・充電回路が設けられているとともに、前記負バイアス生成部は、前記半導体スイッチング素子がＯＦＦの期間に、前記負バイアス生成部制御回路によって前記２系統以上のスイッチング・充電回路の系統切り替えを１回以上行って、前記半導体スイッチング素子に連続的な負バイアスを印加する半導体スイッチング素子のゲート駆動回路。
【請求項２】
前記半導体スイッチング素子は、ワイドバンドギャップ半導体によって形成されている請求項１に記載の半導体スイッチング素子のゲート駆動回路。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである請求項２に記載の半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子を駆動するゲート駆動回路に関するものであり、特に半導体スイッチング素子を高信頼にスイッチングできる半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
高電圧側アームと低電圧側アームで構成されるハーフブリッジまたはフルブリッジからなるインバータでは、アームスイッチとして半導体スイッチング素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等が用いられている。ここで、例えば高電圧側アームスイッチをターンオン、低電圧側アームスイッチをターンオフしたときに、低電圧側アームスイッチのドレイン−ソース間電圧が上昇することでゲート電圧が持ち上がり、ターンオフしている低電圧側アームスイッチがターンオンしてしまう誤動作を起こすという不具合を生じる。【０００３】
その対策のため、従来からゲート駆動回路には様々な対策が施されてきた。例えば、従来例のゲート駆動回路では、低電圧側アームスイッチのゲート端子に接続されたコンデンサなどからなる負バイアス回路を備え、低電圧側アームスイッチがターンオンするときに負バイアス回路内コンデンサに発生する電圧を、低電圧側アームスイッチがターンオフするときに負バイアスとして印加している技術が示されている（例えば、特許文献１）。【０００４】
ここで、特許文献１の技術では、スイッチングの高速化により半導体スイッチング素子のゲート−ソース間に印加されるノイズが大きくなった場合に負バイアス電圧を大きく取ろうとするとゲート駆動回路の電源電圧を変更もしくは追加しなければならず、また、ゲート駆動回路の電源電圧を従来のままとするならばアームスイッチのゲート電圧を小さくする必要がある。【０００５】
これを改善した従来例として電源の変更やゲート電圧低下に伴うアームスイッチの損失増加を回避するように負バイアス回路を設けたゲート駆動回路が示されている（例えば、特許文献２）。【０００６】
【特許文献１】特開平０８−１４９７９６号公報
【特許文献２】特許第４１００１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に示された技術は、例えばアームスイッチとしてＭＯＳＦＥＴを用いたとき、コンデンサによって与えられる負バイアスは、放電によって徐々にその負バイアス量が減少し駆動ＭＯＳＦＥＴのソース電位に近づくが、駆動ＭＯＳＦＥＴがオフ期間中にコンデンサを再充電するなどの負バイアス量回復のための手段が無いため、負バイアスが小さくなったときにノイズが混入した場合などに誤オンしやすくなる。特に、駆動ＭＯＳＦＥＴとしてゲート−ソース間閾値電圧が低いＳｉＣ−ＭＯＳＦＥＴを用いた場合には、その特性から従来のＳｉ−ＭＯＳＦＥＴと比較してノイズで誤オンする可能性が更に高くなってしまう問題があった。また、負バイアスを大きく且つ継続して得るためにコンデンサの容量を大きくするとコンデンサの充電時間も増加するため、高周波でスイッチングする場合には充電時間が不足しがちになり充分な量の負バイアスを得ることが難しくなる。【０００８】
本発明は、上記のような課題を解決するもので、特許文献２の技術をさらに改善し、コンデンサ放電による負バイアスの減少を速やかに回復させる機能を持たせ、半導体スイッチング素子としてのＳｉ−ＭＯＳＦＥＴやＳｉＣ−ＭＯＳＦＥＴにおいて高周波スイッチングが可能で、かつノイズによるゲート誤動作を防止可能な半導体スイッチング素子のゲート駆動回路を得ることを目的としている。
【課題を解決するための手段】
【０００９】
この発明に係る半導体スイッチング素子のゲート駆動回路は、半導体スイッチング素子を駆動するＯＮ駆動用スイッチおよびＯＦＦ駆動用スイッチとが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、負バイアス生成部には、バッファのＯＦＦ駆動用スイッチに接続され、半導体スイッチング素子に印加する負バイアスを生成する２系統以上のスイッチング・充電回路が設けられているとともに、負バイアス生成部は、半導体スイッチング素子がＯＦＦの期間に、負バイアス生成部制御回路によって２系統以上のスイッチング・充電回路の系統切り替えを１回以上行って、半導体スイッチング素子に連続的な負バイアスを印加するものである。
【発明の効果】
【００１０】
この発明による半導体スイッチング素子のゲート駆動回路は上記のような構成を採用しているので、半導体スイッチング素子がＯＦＦの時に、２系統以上のスイッチング・充電回路の系統が連続的に切り替えられ、半導体スイッチング素子に対して連続的かつ充分な負バイアスが印加され、ノイズなどによる誤動作を防止することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体スイッチング素子のゲート駆動回路を示す図である。
【図２】実施の形態１の半導体スイッチング素子のゲート駆動回路の各部の過渡波形の例を示す図である。
【図３】従来のゲート駆動回路を示す概略構成図である。
【図４】従来のゲート駆動回路の各部の過渡波形の例を示す図である。
【発明を実施するための最良の形態】
【００１２】
ここで本願発明をより理解し易くするため、従来例の特許文献２におけるゲート駆動回路の動作について、図３、図４を用いて説明する。【００１３】
図３は、上記特許文献２のゲート駆動回路を示した概略の構成図である。図３において、ゲート駆動回路１００ａは、直列に接続されたＰチャネルＭＯＳＦＥＴ５と、ＮチャネルＭＯＳＦＥＴ６からなるバッファ７と、ＮチャネルＭＯＳＦＥＴ６のソースにアノードを接続し、駆動ＭＯＳＦＥＴ３のソース電位にカソードを接続するダイオード１３と、抵抗１４を介して制御電源１１にカソードを接続するツェナーダイオード１５と、ツェナーダイオード１５のアノードと、ダイオード１３のアノードとの間に接続する負バイアス用のコンデンサ１６と、ツェナーダイオード１５のアノードにドレインを接続し、ダイオード１３のカソードにソースを接続する負バイアス発生用ＮチャネルＭＯＳＦＥＴ１７と、ＯＮ時のゲート抵抗８と、ＯＦＦ時のゲート抵抗９と、バッファ７の駆動を行う駆動制御回路１０と、負バイアス発生用のＮチャネルＭＯＳＦＥＴ１７の駆動を行う負バイアス制御回路１８を備えている。【００１４】
このような構成において、駆動ＭＯＳＦＥＴ３がＯＮ状態のときにＰチャネルＭＯＳＦＥＴ５がＯＮ、ＮチャネルＭＯＳＦＥＴ６がＯＦＦ、ＮチャネルＭＯＳＦＥＴ１７がＯＦＦとなり、負バイアス生成回路のコンデンサ１６は制御電源１１の電圧（以下、Ｖｃｃと表記）とツェナーダイオード１５のツェナー電圧（以下、Ｖｚｄと表記）とダイオード１３の順方向電圧（以下、Ｖｆと表記）との電位差（Ｖｃｃ−Ｖｚｄ−Ｖｆ）で充電される。【００１５】
一方、駆動ＭＯＳＦＥＴ３がＯＦＦするときには、ＰチャネルＭＯＳＦＥＴ５がＯＦＦ、ＮチャネルＭＯＳＦＥＴ６がＯＮ、ＮチャネルＭＯＳＦＥＴ１７がＯＮとなり、駆動ＭＯＳＦＥＴ３のソース電位（以下、Ｖｓと表記）はコンデンサ１６の充電電圧だけ引き下げられる。これにより駆動ＭＯＳＦＥＴ３がＯＦＦの状態においては駆動ＭＯＳＦＥＴ３のゲート−ソース間電圧（以下、Ｖｇｓと表記）は負バイアス状態となりノイズによる誤動作の防止が図られている。ここで、ノイズによる誤動作の防止の観点から負バイアスは出来る限り大きく継続することが望ましい。【００１６】
図４に、ゲート駆動回路１００ａの過渡波形例を示す。Ｓ１は駆動ＭＯＳＦＥＴ３のスイッチ状態、Ｖ１はＮチャネルＭＯＳＦＥＴ１７のドレイン電位、Ｖ２はＮチャネルＭＯＳＦＥＴ６のソース電位である。期間ｔ１において、駆動ＭＯＳＦＥＴ３はＯＮ状態でありＶ１はＶｃｃ−Ｖｚｄである。また、Ｖ２はＶｆである。期間ｔ１ではコンデンサ１６はＶｃｃ−Ｖｚｄ−Ｖｆで充電される。ＶｇｓはＶｃｃに等しい。【００１７】
期間ｔ２において、駆動ＭＯＳＦＥＴ３はＯＦＦ状態であり、ＮチャネルＭＯＳＦＥＴ１７がＯＮするためＶ１はＶｓになる。これによりＶｇｓはＶ２とＶｓの電位差であるＶｓ−（Ｖｃｃ−Ｖｚｄ−Ｖｆ）の負バイアスを得る。その後、駆動ＭＯＳＦＥＴ３のゲート−ソース間容量、ゲート抵抗９、ＮチャネルＭＯＳＦＥＴ６、コンデンサ１６、ＮチャネルＭＯＳＦＥＴ１７の経路で電流が流れるためＶｇｓは徐々に上昇していく。【００１８】
期間ｔ３において、駆動ＭＯＳＦＥＴ３はＯＮ状態であり、ＮチャネルＭＯＳＦＥＴ１７は再びＯＦＦとなるためＶ１は上昇しＶｃｃ−Ｖｚｄとなる。Ｖ２も再びＶｆとなる。
このように、従来の負バイアス生成機能では駆動ＭＯＳＦＥＴ３がＯＦＦ時に与えられる負バイアスは、図４のｔ２の期間におけるＶｇｓの曲線に示すように徐々に小さくなっていくことから、負バイアスが大きい期間を長くすることで誤動作の発生をより確実に抑えることが難しくなるため、これを可能とする負バイアス生成機能が求められていた。【００１９】
本発明は、このような従来の負バイアス生成機能を備えたゲート駆動回路に対する要求を満たすものである。以下、実施の形態を図面に基づき詳細に説明する。【００２０】
実施の形態１．
図１は、実施の形態１によるゲート駆動回路１００を示した概略の構成図である。図１において、ゲート駆動回路１００は、ＯＮ時のゲート抵抗８とＯＦＦ時のゲート抵抗９を介して、直列接続されたＯＮ駆動用スイッチのＰチャネルＭＯＳＦＥＴ５と、ＯＦＦ駆動用スイッチのＮチャネルＭＯＳＦＥＴ６からなるバッファ７と、制御電源１１と半導体スイッチング素子である駆動ＭＯＳＦＥＴ３のソース電位との間に接続された負バイアス生成部５０が設けられている。【００２１】
この負バイアス生成部５０は、負バイアスを生成する１系統である抵抗２０、ＰチャネルＭＯＳＦＥＴ２１、ＮチャネルＭＯＳＦＥＴ２２、抵抗２３およびコンデンサ３０で形成される第１のスイッチング・充電回路５１と、負バイアスを生成する第２の系統である抵抗２４、ＰチャネルＭＯＳＦＥＴ２５、ＮチャネルＭＯＳＦＥＴ２６、抵抗２７およびコンデンサ３１で形成される第２のスイッチング・充電回路５２と、前記バッファ７のＮチャネルＭＯＳＦＥＴ６のソースにアノードを接続するダイオード２８、およびダイオード２９が設けられている。【００２２】
なお、前記コンデンサ３０は、ＮチャネルＭＯＳＦＥＴ２２のドレインとダイオード２８のカソード間に接続され、コンデンサ３１はＮチャネルＭＯＳＦＥＴ２６のドレインとダイオード２９のカソード間に接続されている。【００２３】
またダイオード３２のアノードは前記ダイオード２８のカソードに、ダイオード３２のカソードが前記駆動ＭＯＳＦＥＴ３のソース電位に接続されている。またダイオード３３のアノードは前記ダイオード２９のカソードに、ダイオード３３のカソードが前記駆動ＭＯＳＦＥＴ３のソース電位に接続されている。【００２４】
さらに、前記第１のスイッチング・充電回路５１のＰチャネルＭＯＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２２、および前記第２のスイッチング・充電回路５２のＰチャネルＭＯＳＦＥＴ２５とＮチャネルＭＯＳＦＥＴ２６に制御信号を与えてコンデンサ３０、コンデンサ３１の充放電を制御する負バイアス生成部制御回路３４が設けられている。
また、前記バッファ７に制御信号を与えて駆動ＭＯＳＦＥＴ３を駆動する駆動制御回路１０が設けられている。【００２５】
このような構成において、駆動ＭＯＳＦＥＴ３がＯＮするときには、バッファ７のＰチャネルＭＯＳＦＥＴ５がＯＮ、ＮチャネルＭＯＳＦＥＴ６がＯＦＦする。また、負バイアス生成部５０の第１のスイッチング・充電回路５１のＰチャネルＭＯＳＦＥＴ２１と第２のスイッチング・充電回路５２のＰチャネルＭＯＳＦＥＴ２５がＯＮ、ＮチャネルＭＯＳＦＥＴ２２とＮチャネルＭＯＳＦＥＴ２６がＯＦＦとなり、コンデンサ３０とコンデンサ３１はＶｃｃとダイオード３２の順方向電圧、Ｖｃｃとダイオード３３の順方向電圧の電位差でそれぞれ充電される。ダイオード２８、ダイオード２９、ダイオード３２、ダイオード３３の特性を同一として順方向電圧をＶｆとすればＶｃｃ−Ｖｆである。【００２６】
一方、駆動ＭＯＳＦＥＴ３がＯＦＦするときには、ＰチャネルＭＯＳＦＥＴ５がＯＦＦ、ＮチャネルＭＯＳＦＥＴ６がＯＮする。そして、まず、ＰチャネルＭＯＳＦＥＴ２１がＯＦＦしてＮチャネルＭＯＳＦＥＴ２２がＯＮすると、コンデンサ３０の充電電圧だけ駆動ＭＯＳＦＥＴ３のソース電位Ｖｓを引き下げる。次に、ＮチャネルＭＯＳＦＥＴ２２とＰチャネルＭＯＳＦＥＴ２５をＯＦＦ、ＮチャネルＭＯＳＦＥＴ２６とＰチャネルＭＯＳＦＥＴ２１をＯＮするとコンデンサ３１の充電電圧だけＶｓを引き下げる。このときコンデンサ３０は制御電源１１により充電が行われる。次に、ＮチャネルＭＯＳＦＥＴ２６とＰチャネルＭＯＳＦＥＴ２１をＯＦＦ、ＮチャネルＭＯＳＦＥＴ２２とＰチャネルＭＯＳＦＥＴ２５をＯＮするとコンデンサ３０の充電電圧だけＶｓを引き下げる。再度、駆動ＭＯＳＦＥＴ３がＯＦＦするときは前述の通りコンデンサ３０とコンデンサ３１は両方とも放電が停止され充電される。【００２７】
図２に、ゲート駆動回路１００の各部の過渡波形例を示す。Ｓ１は駆動ＭＯＳＦＥＴ３、Ｓ２はＮチャネルＭＯＳＦＥＴ２２とＰチャネルＭＯＳＦＥＴ２５、Ｓ３はＰチャネルＭＯＳＦＥＴ２１とＮチャネルＭＯＳＦＥＴ２６のスイッチ状態を示し、ハイレベルでＯＮを示す。Ｖｃ１はＮチャネルＭＯＳＦＥＴ２２のドレイン電位、Ｖｃ２はＮチャネルＭＯＳＦＥＴ２６のドレイン電位、Ｖ３はＮチャネルＭＯＳＦＥＴ６のソース電位である。【００２８】
期間ｔ４において、駆動ＭＯＳＦＥＴ３はＯＮ状態でありＶｃ１とＶｃ２はＶｃｃである。また、Ｖ３は２Ｖｆである。期間ｔ４ではコンデンサ３０とコンデンサ３１はＶｃｃ−Ｖｆで充電される。ＶｇｓはＶｃｃに等しい。【００２９】
期間ｔ５において、駆動ＭＯＳＦＥＴ３はＯＦＦ状態であり、ＮチャネルＭＯＳＦＥＴ２２がＯＮするためＶｃ１はＶｓになる。これによりＶｇｓは最大でＶ３とＶｓの電位差であるＶｓ−（Ｖｃｃ−２Ｖｆ）の負バイアスを得る。その後、駆動ＭＯＳＦＥＴ３のゲート−ソース間容量、ゲート抵抗９、ＮチャネルＭＯＳＦＥＴ６、ダイオード２８、コンデンサ３０、ＮチャネルＭＯＳＦＥＴ２２、抵抗２３の経路で電流が流れるためＶ３は徐々に上昇していく。【００３０】
期間ｔ６において、ＮチャネルＭＯＳＦＥＴ２２に代わってＮチャネルＭＯＳＦＥＴ２６がＯＮするためＶｃ２はＶｓになる。これによりＶｇｓは最大でＶ３とＶｓの電位差であるＶｓ−（Ｖｃｃ−２Ｖｆ）の負バイアスを得る。その後、駆動ＭＯＳＦＥＴ３のゲート−ソース間容量、ゲート抵抗９、ＮチャネルＭＯＳＦＥＴ６、ダイオード２９、コンデンサ３１、ＮチャネルＭＯＳＦＥＴ２６、抵抗２７の経路で電流が流れるためＶ３は徐々に上昇していく。ＰチャネルＭＯＳＦＥＴ２１はＯＮしているためＶｃ１は再びＶｃｃとなりコンデンサ３０は充電される。【００３１】
期間ｔ７において、再びＮチャネルＭＯＳＦＥＴ２２がＯＮするためＶｃ１はＶｓになる。これによりＶｇｓは最大でＶ３とＶｓの電位差であるＶｓ−（Ｖｃｃ−２Ｖｆ）の負バイアスを得る。その後、駆動ＭＯＳＦＥＴ３のゲート−ソース間容量、ゲート抵抗９、ＮチャネルＭＯＳＦＥＴ６、ダイオード２８、コンデンサ３０、ＮチャネルＭＯＳＦＥＴ２２、抵抗２３の経路で電流が流れるためＶ３は徐々に上昇していく。ＰチャネルＭＯＳＦＥＴ２５はＯＮしているためＶｃ２は再びＶｃｃとなりコンデンサ３１は充電される。【００３２】
期間ｔ８において、駆動ＭＯＳＦＥＴ３はＯＮ状態であり、ＮチャネルＭＯＳＦＥＴ２２とＮチャネルＭＯＳＦＥＴ２６は再びＯＦＦとなるためＶｃ１とＶｃ２はともにＶｃｃとなる。Ｖ３も再び２Ｖｆとなる。【００３３】
このように、駆動ＭＯＳＦＥＴ３がＯＦＦしている期間（ｔ５〜ｔ７）に負バイアス生成部５０に設けられた第１のスイッチング・充電回路５１と、第２のスイッチング・充電回路５２がスイッチングすることで、駆動ＭＯＳＦＥＴ３のソース電位を２度にわたって継続的に引き下げて駆動ＭＯＳＦＥＴ３のＶｇｓを負バイアス状態にすることができる。すなわち、負バイアスを生成する第１のスイッチング・充電回路５１、第２のスイッチング・充電回路５２を２系統設け、第１の系統の第１のスイッチング・充電回路５１から、第２の系統の第２のスイッチング・充電回路５２に切り替えを行うことにより連続的に一定以上の負バイアスを駆動ＭＯＳＦＥＴ３に対して印加可能となり、コンデンサの容量を増大することなく高速スイッチング可能でノイズによる誤動作を防止し、ひいてはエネルギー消費量を削減した半導体スイッチング素子のゲート駆動回路１００を得ることができる。【００３４】
なお、回路構成のスイッチング素子にＭＯＳＦＥＴを例に用いて説明したが、これに限定するものではなく、トランジスタなどのスイッチング素子などを用いることができることは言うまでもない。また、駆動対象のスイッチング素子もＭＯＳＦＥＴに限定せずＩＧＢＴなどに対しても適用可能であることは言うまでもない。【００３５】
また、第１のスイッチング・充電回路５１から第２のスイッチング・充電回路５２への系統切り替えを１回行う例を示したが、これに限定されず２回以上の切り替えであってもよい。さらにまた２系統の例を示したが２系統に限定されず、３系統以上のスイッチング・充電回路であり、かつ少なくとも１回以上の切り替えが行われるものであってもよい。さらにコンデンサ３０、３１の放電パターンはこの実施の形態１に限定されるものではない。【００３６】
実施の形態２．
この実施の形態２では、駆動ＭＯＳＦＥＴ３として、ワイドバンドギャップ半導体で形成したＭＯＳＦＥＴを用いた場合について説明する。ワイドバンドギャップ半導体は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。更に、電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。【００３７】
ワイドバンドギャップ半導体によって形成された駆動ＭＯＳＦＥＴ３はＳｉ−ＭＯＳＦＥＴと比較してＶｔｈが低い傾向にあるためより小さなノイズでも誤オンする可能性があるが、この実施の形態２のようなゲート駆動回路を用いることによって、連続的で一定以上の負バイアスを印加することができるので、ノイズが印加されても誤オンしてしまうことを防止することができる。
【図１】
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【図２】
2012039174.tif 000004
【図３】
2012039174.tif 000005
【図４】
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【手続補正書】
【提出日】平成24年9月6日(2012.9.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体スイッチング素子のゲート駆動回路であって、
前記ゲート駆動回路は、前記半導体スイッチング素子を駆動するＯＮ駆動用スイッチおよびＯＦＦ駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、
前記負バイアス生成部には、前記バッファのＯＦＦ駆動用スイッチに接続され、前記半導体スイッチング素子に印加する負バイアスを生成する２系統以上のスイッチング・充電回路が設けられているとともに、前記負バイアス生成部は、前記半導体スイッチング素子がＯＦＦの期間に、前記負バイアス生成部制御回路によって前記２系統以上のスイッチング・充電回路の系統切り替えを複数回行って、前記半導体スイッチング素子に連続的な負バイアスを印加する半導体スイッチング素子のゲート駆動回路。
【請求項２】
前記半導体スイッチング素子は、ワイドバンドギャップ半導体によって形成されている請求項１に記載の半導体スイッチング素子のゲート駆動回路。
【請求項３】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドである請求項２に記載の半導体スイッチング素子のゲート駆動回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
この発明に係る半導体スイッチング素子のゲート駆動回路は、半導体スイッチング素子を駆動するＯＮ駆動用スイッチおよびＯＦＦ駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、負バイアス生成部には、バッファのＯＦＦ駆動用スイッチに接続され、半導体スイッチング素子に印加する負バイアスを生成する２系統以上のスイッチング・充電回路が設けられているとともに、負バイアス生成部は、半導体スイッチング素子がＯＦＦの期間に、負バイアス生成部制御回路によって２系統以上のスイッチング・充電回路の系統切り替えを複数回行って、半導体スイッチング素子に連続的な負バイアスを印加するものである。
【国際調査報告】
2012039174.tif 000007
2012039174.tif 000008