(57)【要約】  ＴＦＴ（20）は、酸化物半導体からなる半導体層（12sl）と、半導体層（12sl）上に互いに離間して設けられたソース電極（13sd）及びドレイン電極（13dd）と、ソース電極（13sd）とドレイン電極（13dd）との間の半導体層部分を覆うゲート絶縁膜（15）と、ゲート絶縁膜（15）を介して半導体層（12sl）に重なるゲート電極（18gd）とを有し、ソース電極（13sd）はソース配線（13sl）と、ゲート電極（18gd）はゲート配線（18gl）とそれぞれ一体に形成され、半導体層（12sl）はソース配線（13sl）の下層にも延出し、ソース配線（13sl）及びソース電極（13sd）並びにドレイン電極（13dd）の全体が半導体層（12sl）上に配置された構成とする。
2012066755.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
上記ベース基板上に互いに平行に延びるように設けられた複数のソース配線と、
上記各ソース配線と交差する方向に互いに平行に延びるように設けられた複数のゲート配線と、
上記各ソース配線と上記各ゲート配線との交差部毎に設けられた薄膜トランジスタ及び画素電極とを備えた薄膜トランジスタ基板であって、
上記各薄膜トランジスタは、酸化物半導体からなる半導体層と、該半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、これらソース電極とドレイン電極との間の半導体層部分を覆うゲート絶縁膜と、該ゲート絶縁膜を介して上記半導体層に重なるゲート電極とを有し、
上記各ソース電極は対応する上記ソース配線と、上記各ゲート電極は対応する上記ゲート配線とそれぞれ一体に形成され、上記各半導体層は対応する上記ソース配線の下層にも延出しており、
上記各ソース配線及び各ソース電極並びに各ドレイン電極は、上記各半導体層上に全体が配置されている
ことを特徴とする薄膜トランジスタ基板。
【請求項２】
請求項１に記載の薄膜トランジスタ基板において、
上記各画素電極は、対応する上記薄膜トランジスタのドレイン電極表面に接続され、
上記各ゲート配線及び各ゲート電極は、上記各画素電極と同一材料からなる導電層を含む複数の導電層が積層された積層構造を有する
ことを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項１に記載の薄膜トランジスタ基板において、
上記各ゲート配線及び各ゲート電極と上記ゲート絶縁膜とは、上記ベース基板上の同一箇所に同一形状で互いに重なり合うように形成されている
ことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板において、
上記各半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板を備える
ことを特徴とする表示装置。
【請求項６】
請求項１に記載の薄膜トランジスタ基板を製造する方法であって、
上記ベース基板上に酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して第１積層膜を形成し、該第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用いてソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成した後、該第１のレジストパターンをマスクとして上記第１積層膜をパターニングすることにより、上記各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた上記各半導体層を形成する第１パターニング工程と、
上記第１のレジストパターンを後退させることにより、上記ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、上記各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して第２のレジストパターンを形成した後、該第２のレジストパターンをマスクとして上記第１導電層をパターニングすることにより、上記各ソース電極及び各ドレイン電極を形成する第２パターニング工程とを含み、
上記第１パターニング工程及び第２パターニング工程の後に、上記ゲート絶縁膜、各ゲート配線及び各ゲート電極、並びに各画素電極を形成する
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項７】
請求項６に記載の薄膜トランジスタ基板の製造方法において、
上記第２パターニング工程の後に、上記各半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うように上記ゲート絶縁膜を成膜し、該ゲート絶縁膜の上記各ドレイン電極の少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記ゲート絶縁膜をパターニングすることにより、該ゲート絶縁膜に上記各ドレイン電極に達するコンタクトホールを形成する第３パターニング工程と、
上記ゲート絶縁膜を覆うように第２導電膜及び第３導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用いてゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極、並びに第２導電層に覆われた状態で上記コンタクトホールを介してドレイン電極に接続された上記各画素電極を形成する第４パターニング工程と、
上記第４のレジストパターンを後退させることにより、上記各画素電極上の第２導電層を露出させると共に、上記各ゲート配線及び各ゲート電極上だけにレジストパターンを残して第５のレジストパターンを形成した後、該第５のレジストパターンをマスクとして上記第２導電層を除去することにより、上記各画素電極を露出させる第５パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
請求項６に記載の薄膜トランジスタ基板の製造方法において、
上記第２パターニング工程の後に、上記各半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うようにゲート絶縁膜及び第２導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極形成箇所に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極と上記ゲート絶縁膜とを上記ベース基板上の同一箇所に同一形状で互いに重なり合うように形成する第３パターニング工程と、
上記各ゲート配線及び各ゲート電極並びにゲート絶縁膜を覆うように第３導電膜を成膜し、該第３導電膜の画素電極形成箇所に対し、第３のフォトマスクを用いて第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第３導電膜をパターニングすることにより、上記各画素電極を形成する第４パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に関し、特に、酸化物半導体からなる半導体層を用いたＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置などの表示装置を構成するＴＦＴ基板では、画像の最小単位である画素のスイッチング素子として、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層を用いた従来のＴＦＴに代えて、酸化物半導体からなる半導体層（以下、酸化物半導体層と称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。【０００３】
一般的なボトムゲート構造のＴＦＴは、例えば、ガラス基板などの絶縁性基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に一部が互いに離間して重なるようにゲート絶縁膜上に設けられたソース電極及びドレイン電極とを備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル領域が構成されている。【０００４】
ソース電極及びドレイン電極には、信号遅延を回避すべく電気抵抗を抑えるために所定の膜厚が確保されている。また、ＴＦＴを駆動するための閾値電圧は半導体層の膜厚に依存し、半導体層を厚くするとＴＦＴの駆動にその分だけ高いゲート電圧が必要となる。このため、当該半導体層は、ＴＦＴに所望の閾値電圧を実現可能な範囲でなるべく薄く形成され、ソース電極及びドレイン電極に対して相対的に薄くなっている。この構造は、酸化物半導体層を用いたＴＦＴにおいても同様である。【０００５】
そして、ＴＦＴ基板では、上記ＴＦＴが保護絶縁膜に覆われており、該保護絶縁膜に形成されたコンタクトホールを介して当該絶縁膜上に形成された画素電極がドレイン電極に接続されている。【０００６】
このようなボトムゲート構造のＴＦＴを備えたＴＦＴ基板は、例えば、絶縁性基板上にスパッタリングや化学気相成長（Chemical Vapor Deposition、以下、ＣＶＤと称する）法などにより被エッチング膜を、塗布法により感光性樹脂膜を順に成膜し、該感光性樹脂膜をフォトマスクを介して露光した後に現像することによりレジストパターンを形成して、該レジストパターンから露出する被エッチング膜をドライエッチングやウェットエッチングによりパターニングするという一連の工程を繰り返すことにより、製造することができる。【０００７】
具体的に、ボトムゲート構造のＴＦＴを有するＴＦＴ基板を製造する方法としては、５枚のフォトマスクを用いて製造する方法が広く採用されている。当該製造方法では、例えば、１枚目のフォトマスクを用いてガラス基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁膜を成膜した後、２枚目のフォトマスクを用いて酸化物半導体層を形成し、続いて、３枚目のフォトマスクを用いてソース電極及びドレイン電極を形成し、次いで、これらソース電極及びドレイン電極を覆うように保護絶縁膜を成膜し、該保護絶縁膜に４枚目のフォトマスクを用いてコンタクトホールを形成し、最後に、５枚目のフォトマスクを用いて画素電極を形成する。【０００８】
このようにして製造されるＴＦＴ基板は、５枚ものフォトマスクを用意し維持管理する費用がかかることに加え、各々のフォトマスクを用いてレジストパターンを形成する際に、感光性樹脂材料の塗布、露光、現像などの複数の工程を都度行う必要があるので、製造に要する工程が多く、製造コストが高い。そこで、ＴＦＴ基板の製造に必要なフォトマスクの枚数を減らすことが可能なＴＦＴの構成が従来から提案されている。【０００９】
例えば、特許文献１には、ベース基板の上面に互いに離間するように設けられたソース電極及びドレイン電極と、これらソース電極及びドレイン電極における互いに対向する側端部を覆うように両電極間に設けられた酸化物半導体層と、該酸化物半導体層の上面に順に積層されたゲート絶縁膜及びゲート電極とを備えるトップゲート構造のＴＦＴにおいて、酸化物半導体層、ゲート絶縁膜及びゲート電極のベース基板上面への投影輪郭パターンを同一とした構成が開示されている。そして、同文献には、当該構成によれば、ソース電極及びドレイン電極を形成するための第１のフォトマスクと、酸化物半導体層、ゲート絶縁膜及びゲート電極を形成するための第２のフォトマスクとの２枚のフォトマスクによってＴＦＴを形成できることが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１２９５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示のＴＦＴでは、酸化物半導体層が、相対的に厚いソース電極及びドレイン電極の側端部を覆う構造となっているため、その形成時にベース基板表面と両電極との段差部を覆いきれずに途切れて、ソース電極及びドレイン電極と接続不良になるおそれがある。そうなると、ＴＦＴが正常に動作しなくなるので、当該ＴＦＴを設けたＴＦＴ基板の製造効率及び歩留りの低下を招いてしまう。【００１２】
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得ると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、この発明では、酸化物半導体層上にソース電極及びドレイン電極を配置し、これら両電極と酸化物半導体層とを一枚の多階調マスクを用いて形成可能なようにＴＦＴの構成を工夫した。【００１４】
具体的には、本発明は、ベース基板と、該ベース基板上に互いに平行に延びるように設けられた複数のソース配線と、該各ソース配線と交差する方向に互いに平行に延びるように設けられた複数のゲート配線と、該各ソース配線と上記各ゲート配線との交差部毎に設けられたＴＦＴ及び画素電極とを備えたＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法を対象とし、以下の解決手段を講じたものである。【００１５】
すなわち、第１の発明は、ＴＦＴ基板であって、上記各ＴＦＴが、酸化物半導体層と、該酸化物半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、これらソース電極とドレイン電極との間の酸化物半導体層部分を覆うゲート絶縁膜と、該ゲート絶縁膜を介して上記酸化物半導体層に重なるゲート電極とを有し、上記各ソース電極は対応する上記ソース配線と、上記各ゲート電極は対応する上記ゲート配線とそれぞれ一体に形成され、上記各酸化物半導体層は対応する上記ソース配線の下層にも延出しており、上記各ソース配線及び各ソース電極並びに各ドレイン電極は、上記各酸化物半導体層上に全体が配置されていることを特徴とする。【００１６】
第２の発明は、第１の発明のＴＦＴ基板において、上記各画素電極が、対応する上記ＴＦＴのドレイン電極表面に接続され、上記各ゲート配線及び各ゲート電極が、上記各画素電極と同一材料からなる導電層を含む複数の導電層が積層された積層構造を有することを特徴とする。【００１７】
第３の発明は、第１の発明のＴＦＴ基板において、上記各ゲート配線及び各ゲート電極と上記ゲート絶縁膜とが、上記ベース基板上の同一箇所に同一形状で互いに重なり合うように形成されていることを特徴とする。【００１８】
第４の発明は、第１〜第３の発明のいずれか１つのＴＦＴ基板において、上記各酸化物半導体層がインジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide、以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏと称する）系の酸化物半導体からなることを特徴とする。【００１９】
第５の発明は、表示装置であって、第１〜第４の発明のいずれか１つのＴＦＴ基板を備えることを特徴とする。【００２０】
第６の発明は、第１の発明のＴＦＴ基板を製造する方法であって、上記ベース基板上に酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して第１積層膜を形成し、該第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用いてソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成した後、該第１のレジストパターンをマスクとして上記第１積層膜をパターニングすることにより、上記各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた上記各酸化物半導体層を形成する第１パターニング工程と、上記第１のレジストパターンを後退させることにより、上記ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、上記各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して第２のレジストパターンを形成した後、該第２のレジストパターンをマスクとして上記第１導電層をパターニングすることにより、上記各ソース電極及び各ドレイン電極を形成する第２パターニング工程とを含み、上記第１パターニング工程及び第２パターニング工程の後に、上記ゲート絶縁膜、各ゲート配線及び各ゲート電極、並びに各画素電極を形成することを特徴とする。【００２１】
第７の発明は、第６の発明のＴＦＴ基板の製造方法において、上記第２パターニング工程の後に、上記各酸化物半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うように上記ゲート絶縁膜を成膜し、該ゲート絶縁膜の上記各ドレイン電極の少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記ゲート絶縁膜をパターニングすることにより、該ゲート絶縁膜に上記各ドレイン電極に達するコンタクトホールを形成する第３パターニング工程と、上記ゲート絶縁膜を覆うように第２導電膜及び第３導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線並びにゲート電極及び画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用いてゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極、並びに第２導電層に覆われた状態で上記コンタクトホールを介してドレイン電極に接続された上記各画素電極を形成する第４パターニング工程と、上記第４のレジストパターンを後退させることにより、上記各画素電極上の第２導電層を露出させると共に、上記各ゲート配線及び各ゲート電極上だけにレジストパターンを残して第５のレジストパターンを形成した後、該第５のレジストパターンをマスクとして上記第２導電層を除去することにより、上記各画素電極を露出させる第５パターニング工程とを含むことを特徴とする。【００２２】
第８の発明は、第６の発明のＴＦＴ基板の製造方法において、上記第２パターニング工程の後に、上記各酸化物半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うようにゲート絶縁膜及び第２導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極形成箇所に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極と上記ゲート絶縁膜とを上記ベース基板上の同一箇所に同一形状で互いに重なり合うように形成する第３パターニング工程と、上記各ゲート配線及び各ゲート電極並びにゲート絶縁膜を覆うように第３導電膜を成膜し、該第３導電膜の画素電極形成箇所に対し、第３のフォトマスクを用いて第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第３導電膜をパターニングすることにより、上記各画素電極を形成する第４パターニング工程とを含むことを特徴とする。【００２３】
−作用−
次に、本発明の作用について説明する。【００２４】
第１の発明では、各ソース配線及び各ソース電極並びに各ドレイン電極の全体が各酸化物半導体層上に配置された構成を有するので、酸化物半導体層がその形成時に途切れてソース電極及びドレイン電極と接続不良となるおそれがなく、これら両電極と半導体層とを確実に接続することが可能である。しかも、当該構成のＴＦＴ基板は、各ソース配線及びソース電極並びに各ドレイン電極を形成するためのフォトマスクと、酸化物半導体層を形成するためのフォトマスクとを一枚の多階調マスクで担って製造することができる。【００２５】
すなわち、第６の発明の如く、酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して形成した第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用い、ソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成する。続いて、この第１のレジストパターンをマスクとして第１積層膜をパターニングすることにより、各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた各酸化物半導体層を形成する。次いで、第１のレジストパターンを後退させることにより、ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して、第２のレジストパターンを形成する。そして、この第２のレジストパターンをマスクとして第１導電層をパターニングすることにより、各ソース電極及び各ドレイン電極を形成する。このようにすれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターンを形成できるので、ＴＦＴ基板の製造に必要なフォトマスクの枚数を削減することが可能である。【００２６】
したがって、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することができる。【００２７】
第２の発明では、各ゲート配線及び各ゲート電極が各画素電極と同一材料からなる導電層を含む複数の導電層が積層された積層構造を有する。当該構成のＴＦＴ基板は、各ゲート配線及び各ゲート電極を形成するためのフォトマスクと、各画素電極を形成するためのフォトマスクとを一枚の多階調マスクで担って製造することができる。【００２８】
すなわち、第７の発明の如く、ゲート絶縁膜上に第２導電膜及び第３導電膜が順に積層されてなる第２積層膜のゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用い、ゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成する。続いて、この第４のレジストパターンをマスクとして第２積層膜をパターニングすることにより、各ゲート配線及び各ゲート電極、並びに第２導電層に覆われた各画素電極を形成する。次いで、第４のレジストパターンを後退させることにより、各画素電極上の第２導電層を露出させると共に、各ゲート配線及び各ゲート電極上だけにレジストパターンを残して、第５のレジストパターンを形成する。そして、この第５のレジストパターンをマスクとして各第２導電層を除去することにより、各画素電極を露出させる。このようにすれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターンを形成できるので、ＴＦＴ基板の製造に必要なフォトマスクの枚数をさらに削減することが可能である。【００２９】
第３の発明では、各ゲート配線及び各ゲート電極とゲート絶縁膜とがベース基板上の同一箇所に同一形状で重なり合うように形成された構成を有する。当該構成のＴＦＴ基板は、各ゲート配線及び各ゲート電極とゲート絶縁膜とを一枚のフォトマスクを用いて形成し、製造することができる。【００３０】
すなわち、第８の発明の如く、絶縁膜及び第２導電膜が順に積層されてなる第２積層膜のゲート配線及びゲート電極並びにゲート絶縁膜形成箇所に対し、第２のフォトマスクを用いて第３のレジストパターンを形成する。そして、この第３のレジストパターンをマスクとして第２積層膜をパターニングすることにより、各ゲート配線及び各ゲート電極とゲート絶縁膜とをベース基板上の同一箇所に同一形状で互いに重なり合うように形成する。このようにすれば、一枚のフォトマスクによりゲート配線及びゲート電極とゲート絶縁膜という互いに異なる層の構成を一括又は連続してまとめて形成することができるので、ＴＦＴ基板の製造に必要なフォトマスクの枚数をさらに削減することが可能である。【００３１】
第４の発明では、各酸化物半導体層がＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなるので、各ＴＦＴにおいて、高移動度、高信頼性及び低オフ電流という良好な特性が具体的に得られる。【００３２】
第５の発明では、第１〜第４のＴＦＴ基板は、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造できるという優れた特性を備えているので、液晶表示装置としても、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【発明の効果】
【００３３】
本発明によれば、各ソース配線及び各ソース電極並びに各ドレイン電極の全体が各酸化物半導体層上に配置された構成を有するので、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することができる。その結果、ＴＦＴ基板、ひいては液晶表示装置について、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、実施形態１に係る液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線における断面構造を示す断面図である。
【図３】図３は、実施形態１に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。
【図４】図４（ａ）は図３のＡ−Ａ線における断面構造を示す断面図であり、図４（ｂ）は図３のＢ−Ｂ線における断面構造を示す断面図であり、図４（ｃ）は図３のＣ−Ｃ線における断面構造を示す断面図である。
【図５】図５は、実施形態１に係るＴＦＴ基板の製造方法における第１パターニング工程で第１積層膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図６】図６は、実施形態１に係るＴＦＴ基板の製造方法における第１パターニング工程で第１のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図７】図７は、実施形態１に係るＴＦＴ基板の製造方法における第１パターニング工程で酸化物半導体層を形成した状態の基板を示す図４対応箇所の断面図である。
【図８】図８は、実施形態１に係るＴＦＴ基板の製造方法における第２パターニング工程で第２のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図９】図９は、実施形態１に係るＴＦＴ基板の製造方法における第２パターニング工程でソース電極及びドレイン電極を形成した状態の基板を示す図４対応箇所の断面図である。
【図１０】図１０は、実施形態１に係るＴＦＴ基板の製造方法における第３パターニング工程でゲート絶縁膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図１１】図１１は、実施形態１に係るＴＦＴ基板の製造方法における第４パターニング工程で第２積層膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図１２】図１２は、実施形態１に係るＴＦＴ基板の製造方法における第４パターニング工程で第４のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図１３】図１３は、実施形態１に係るＴＦＴ基板の製造方法における第４パターニング工程でゲート電極及び画素電極を形成した状態の基板を示す図４対応箇所の断面図である。
【図１４】図１４は、実施形態１に係るＴＦＴ基板の製造方法における第５パターニング工程で第５のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図１５】図１５は、実施形態１に係るＴＦＴ基板の製造方法における第５パターニング工程で画素電極を露出させた状態の基板を示す図４対応箇所の断面図である。
【図１６】図１６（ａ）〜（ｃ）は、実施形態１の変形例に係るＴＦＴ基板のソース配線の端子部構造をそれぞれ示す図４（ｂ）相当箇所の断面図である。
【図１７】図１７は、実施形態１の変形例に係るＴＦＴ基板のゲート配線の端子部構造を示す図４（ｃ）相当箇所の断面図である。
【図１８】図１８は、実施形態２に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。
【図１９】図１９（ａ）は図１８のＡ−Ａ線における断面構造を示す断面図であり、図１９（ｂ）は図１８のＢ−Ｂ線における断面構造を示す断面図であり、図１９（ｃ）は図１８のＣ−Ｃ線における断面構造を示す断面図である。
【図２０】図２０は、実施形態２に係るＴＦＴ基板の製造方法における第３パターニング工程で第２積層膜を形成した状態の基板を示す図１９対応箇所の断面図である。
【図２１】図２１は、実施形態２に係るＴＦＴ基板の製造方法における第３パターニング工程でゲート電極及びゲート絶縁膜を形成した状態の基板を示す図１９対応箇所の断面図である。
【図２２】図２２は、実施形態２の変形例に係るＴＦＴ基板のソース配線の端子部構造を示す図１９（ｂ）相当箇所の断面図である。
【図２３】図２３は、実施形態２の変形例に係るＴＦＴ基板のゲート配線の端子部構造を示す図１９（ｃ）相当箇所の断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３６】
《発明の実施形態１》
図１は、この実施形態１に係る液晶表示装置Ｓの概略平面図である。図２は、図２のII−II線における断面構造を示す概略断面図である。なお、図１では、図２に示す偏光板５８の図示を省略している。
【００３７】
＜液晶表示装置Ｓの構成＞
液晶表示装置Ｓは、互いに対向するように配置されたＴＦＴ基板１０及び対向基板５０と、これらＴＦＴ基板１０及び対向基板５０の両外周縁部同士を接着する矩形枠状のシール材５１と、ＴＦＴ基板１０と対向基板５０との間でシール材５１の内側に封入された液晶層５２とを備えている。
【００３８】
この液晶表示装置Ｓは、透過型の液晶表示装置であり、ＴＦＴ基板１０と対向基板５０とが重なる領域であってシール材５１の内側、つまり液晶層５２が設けられた領域に画像表示を行う表示領域Ｄを有し、この表示領域Ｄの外部にＴＦＴ基板１０が対向基板５０から例えばＬ字状などに突出した端子領域１０ａを有している。
【００３９】
表示領域Ｄは、例えば矩形状の領域であって、図示しないが、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、端子領域１０ａの一辺側（図１中左辺側）には、各々異方性導電膜（Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して複数のゲートドライバ集積回路（Integrated Circuit、以下、ＩＣと称する）チップ５３が実装され、端子領域１０ａの他辺側（図１中下辺側）には、各々ＡＣＦを介して複数のソースドライバＩＣチップ５４が実装されている。またその他に、端子領域１０ａには、図示しない配線基板が実装され、該配線基板を介して各ＩＣチップ５３，５４や表示領域Ｄに外部回路から表示用信号が供給されるようになっている。
【００４０】
ＴＦＴ基板１０及び対向基板５０は、例えば矩形状に形成され、図２に示すように、互いに対向する内側表面に配向膜５５，５６がそれぞれ設けられていると共に、外側表面に偏光板５７，５８がそれぞれ設けられている。液晶層５２は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００４１】
＜ＴＦＴ基板１０の構成＞
上記ＴＦＴ基板１０の概略構成を図３及び図４に示す。図３は、ＴＦＴ基板１０の１画素及び各配線の端子部の構成を示す平面図である。図４（ａ）は、図３のＡ−Ａ線における断面構造を示す断面図である。図４（ｂ）は、図３のＢ−Ｂ線における断面構造を示す断面図である。図４（ｃ）は、図３のＣ−Ｃ線における断面構造を示す断面図である。
【００４２】
ＴＦＴ基板１０は、図４（ａ）〜（ｃ）に示すベース基板である絶縁性基板１１を有している。この絶縁性基板１１上には、表示領域Ｄにおいて、図３に示すように、互いに平行に延びるように設けられた複数のソース配線１３ｓｌと、該各ソース配線１３ｓｌ毎に該各ソース配線１３ｓｌに沿って延びるように設けられた保持容量配線１３ｃｌと、これら各ソース配線１３ｓｌ及び各保持容量配線１３ｃｌと交差する方向に互いに平行に延びるように設けられた複数のゲート配線１８ｇｌとを備えている。ここで、ソース配線１３ｓｌ及びゲート配線１８ｇｌは、ゲート絶縁膜１５を介して交差しており、各画素を区画するように全体として格子状に形成されている。また、保持容量配線１３ｃｌは、ソース配線１３ｓｌが延びる方向に並ぶ複数の画素に亘ってそれら各画素を縦断するように延びている。
【００４３】
なお、絶縁性基板１１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、樹脂製基板などを採用することができる。特に、プラスチック基板としては、ポリエチレンテレフタレート（ＰＥＴ；Poly Ethylene Terephthalate）、ポリエチレンナフタレート（ＰＥＮ；Poly Ethylene Naphthalate）、又はポリエーテルサルフォン（ＰＥＳ；Poly Ether Sulphone）からなる基板を、樹脂製基板としては、アクリル樹脂又はポリイミド樹脂からなる基板をそれぞれ好適に用いることができる。
【００４４】
上記ＴＦＴ基板１０はさらに、各ソース配線１３ｓｌと各ゲート配線１８ｇｌとの交差部毎、つまり各画素毎にＴＦＴ２０、画素電極１６ｐｄ及び保持容量素子２１を備えている。
【００４５】
各ＴＦＴ２０は、トップゲート構造を有するＴＦＴであって、図４（ａ）に示すように、絶縁性基板１１上に設けられた酸化物半導体層１２ｓｌと、該酸化物半導体層１２ｓｌ上に互いに離間して設けられたソース電極１３ｓｄ及びドレイン電極１３ｄｄと、これらソース電極１３ｓｄとドレイン電極１３ｄｄとの間の酸化物半導体層部分を覆うゲート絶縁膜１５と、該ゲート絶縁膜１５を介して酸化物半導体層１２ｓｌに重なるゲート電極１８ｇｄとを有している。
【００４６】
ソース電極１３ｓｄは、対応する交差部を構成するソース配線１３ｓｌの図３で右側側方に突出した部分であり、該ソース配線１３ｓｌと一体に形成されている。これらソース配線１３ｓｌ及びソース電極１３ｓｄは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）若しくはチタン（Ｔｉ）などの金属、又はこれらの合金や窒化物などからなる。
【００４７】
酸化物半導体層１２ｓｌは、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質な酸化物半導体からなり、対応する交差部をなすソース配線１３ｓｌの下層にも延出している。そして、ソース電極１３ｓｄ及びドレイン電極１３ｄｄは、図４（ａ）に示すように、酸化物半導体層１２ｓｌ上に全体が配置されている。また、ソース配線１３ｓｌも、図４（ｂ）に示すように、その全体が酸化物半導体層１２ｓｌ上に配置されている。当該構成によると、酸化物半導体層１２ｓｌがその形成時に途切れてソース電極１３ｓｄ及びドレイン電極１３ｄｄと接続不良となることがなく、これら両電極１３ｓｄ，１３ｄｄと酸化物半導体層１２ｓｌとを確実に接続することができる。しかも、後に詳述するが、ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄを形成するためのフォトマスクと、酸化物半導体層１２ｓｌを形成するためのフォトマスクとを一枚の多階調マスクで担うことができる。
【００４８】
なお、酸化物半導体層１２ｓｌは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体に代えて、例えば、インジウムガリウム酸化亜鉛からなる酸化物（ＩｎＧａＯ３（ＺｎＯ）５）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）又は酸化カドミウム（ＣｄＯ）などからなっていてもよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素のうち１種又は複数種の不純物元素が添加された酸化亜鉛（ＺｎＯ）であって、非晶質状態若しくは多結晶状態、又はこれら非晶質状態と多結晶状態とが混在する微結晶状態のものからなっていてもよく、不純物元素が添加されていない酸化亜鉛（ＺｎＯ）からなっていても構わない。
【００４９】
ゲート絶縁膜１５は、基板略全面に設けられ、各ＴＦＴ２０で共通の膜により構成されたものが用いられている。このゲート絶縁膜１５には、図３に示すように、各ドレイン電極１３ｄｄを一部露出させるコンタクトホール１５ｈが形成されている。各画素電極１６ｐｄは、ゲート絶縁膜１５上に形成され、図４（ａ）に示すように、上記コンタクトホール１５ｈを介して対応するＴＦＴ２０のドレイン電極１３ｄｄ表面に接続されている。これら各画素電極１６ｐｄは、例えば、インジウムスズ酸化物（Indium Tin Oxide、以下、ＩＴＯと称する）又はインジウム亜鉛酸化物（Indium Zinc Oxide、以下、ＩＺＯと称する）などの透明導電材料からなる。
【００５０】
ゲート電極１８ｇｄは、対応する交差部を構成するゲート配線１８ｇｌの一部であり、該ゲート配線１８ｇｌと一体に形成されている。これらゲート配線１８ｇｌ及びゲート電極１８ｇｄは、透明導電層１６ｇと遮光金属層１７ｇとが積層された積層構造を有する。透明導電層１６ｇは、画素電極１６ｐｄと同一材料（例えばＩＴＯ又はＩＺＯ）からなる。遮光金属層は１７ｇは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）若しくは銅（Ｃｕ）などの金属、又はこれらの合金や窒化物などからなる。当該構成によると、後に詳述するが、ゲート配線１８ｇｌ及びゲート電極１８ｇｄを形成するためのフォトマスクと、画素電極１６ｐｄを形成するためのフォトマスクとを一枚の多階調マスクで担うことができる。
【００５１】
保持容量素子２１は、図３に示すように、下部電極１３ｃｄと上部電極１６ｃｄとがゲート絶縁膜１５を介して対向する構造を有している。下部電極１３ｃｄは、保持容量配線１３ｃｌの図３で側方に突出した部分で構成されている。上部電極１６ｃｄは、下部電極１３ｃｄに対応する画素電極部分で構成されている。つまり、各画素電極１６ｐｄは、対応する保持容量素子２１の上部電極１６ｃｄも兼ねている。
【００５２】
また、各ソース配線１３ｓｌは、ソースドライバＩＣチップ５４が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すソース端子部１３ｓｔを構成している。このソース端子部１３ｓｔは、図４（ｂ）に示すように、ゲート絶縁膜１５に形成されたコンタクトホール１５ｈを介して当該絶縁膜１５上に設けられた島状のソース接続電極１８ｓｔに接続されている。このソース接続電極１８ｓｔは、ゲート配線１８ｇｌ及びゲート電極１８ｇｄと同様に透明導電層１６ｓと遮光金属層１７ｓとが積層された積層構造を有し、ソースドライバＩＣチップ５４に電気的に接続するための電極を構成している。
【００５３】
各ゲート配線１８ｇｌは、ゲートドライバＩＣチップ５３が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３及び図４（ｃ）に示すゲート端子部１８ｇｔを構成している。このゲート端子部１８ｇｔは、ゲートドライバＩＣチップ５３に電気的に接続するための電極を構成している。
【００５４】
各保持容量配線１３ｃｌは、シール材５１が設けられた領域まで両端部が延びており、その両端部が、図示しない共通配線に接続されて、後述する対向基板５０の共通電極にいわゆるコモン転移により電気的に接続されており、該共通電極と同様な共通電位が印加されるようになっている。
【００５５】
＜対向基板５０の構成＞
対向基板５０は、図示は省略するが、ベース基板であるガラス基板などの絶縁性基板上にソース配線１３ｓｌ及びゲート配線１８ｇｌに対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に周期的に配列するように設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられ、画素電極１６ｐｄの群と対向する共通電極と、該共通電極上に柱状に設けられたフォトスペーサとを備えている。
【００５６】
＜液晶表示装置Ｓの作動＞
上記構成の液晶表示装置Ｓでは、各画素において、ゲートドライバＩＣチップ５３からゲート信号がゲート配線１８ｇｌを介してゲート電極１８ｇｄに送られて、ＴＦＴ２０がオン状態になったときに、ソースドライバＩＣチップ５４からソース信号がソース配線１３ｓｌを介してソース電極１３ｓｄに送られて、酸化物半導体層１２ｓｌ及びドレイン電極１３ｄｄを介して、所定の電荷が画素電極１６ｐｄに書き込まれると共に保持容量素子２１に充電される。このとき、ＴＦＴ基板１０の各画素電極１６ｐｄと対向基板５０の共通電極との間において電位差が生じ、液晶層５２に所定の電圧が印加される。また、各ＴＦＴ２０がオフ状態のときには、保持容量素子２１に充電された電荷によって、対応する画素電極１６ｐｄに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Ｓでは、各画素において、液晶層５２に印加する電圧の大きさを制御して液晶分子の配向状態を変えることにより、液晶層５２での光透過率が調整されて所望の画像が表示される。
【００５７】
−製造方法−
次に、上記ＴＦＴ基板１０及び液晶表示装置Ｓの製造方法について、図５〜図１５を参照しながら一例を挙げて説明する。図５〜図１５はＴＦＴ基板１０の製造方法の各工程を示す断面図であり、各図（ａ）〜（ｃ）は図４（ａ）〜（ｃ）対応箇所をそれぞれ示している。図５〜図７は、第１パターニング工程を示す図である。図８及び図９は、第２パターニング工程を示す図である。図１０は、第３パターニング工程を示す図である。図１１〜図１３は、第４パターニング工程を示す図である。図１４及び図１５は、第５パターニング工程を示す図である。
【００５８】
液晶表示装置Ｓの製造方法は、ＴＦＴ基板製造工程、対向基板製造工程、貼合工程、実装工程を含んでいる。
【００５９】
＜ＴＦＴ基板製造工程＞
ＴＦＴ基板製造工程は、第１〜第５パターニング工程を含む。
【００６０】
＜第１パターニング工程＞
まず、予め準備したガラス基板などの絶縁性基板１１上に、スパッタリング法により、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜１２（例えば厚さ３０ｎｍ〜１００ｎｍ程度）を成膜する。続いて、この酸化物半導体膜１２上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属、若しくはこれらの合金や窒化物からなる金属膜、又はこれらの積層膜を第１導電膜１３（例えば厚さ２００ｎｍ〜５００ｎｍ程度）として成膜することにより、図５に示すように、酸化物半導体膜１２及び第１導電膜１３からなる第１積層膜１４を形成する。
【００６１】
次いで、第１積層膜１４の半導体層形成箇所に対し、第１のフォトマスクとしてハーフトーンマスク又はグレートーンマスク（多階調マスク）を用いて、図６に示すように、ソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターン３０を形成する。そして、この第１のレジストパターン３０をマスクとして、第１積層膜１４を選択的にエッチングしてパターニングすることにより、図７に示すように、各ソース配線１３ｓｌ、及び該各ソース配線１３ｓｌと一体の第１導電層１３ａに覆われた各酸化物半導体層１２ｓｌを形成する。
【００６２】
＜第２パターニング工程＞
第１導電層１３ａに覆われた状態の酸化物半導体層１２ｓｌが形成された基板において、第１のレジストパターン３０をアッシングなどで後退させることにより、図８に示すように、ソース電極及びドレイン電極形成箇所以外の第１導電層１３ａを第１のレジストパターン３０から露出させると共に、各ソース配線１３ｓｌ上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して、第２のレジストパターン３１を形成する。そして、この第２のレジストパターン３１をマスクとして第１導電層１３ａを選択的にエッチングしてパターニングすることにより、図９に示すように、各ソース電極１３ｓｄ及び各ドレイン電極１３ｄｄを形成する。その後、第２のレジストパターン３１をレジスト剥離液又はアッシングなどにより除去する。
【００６３】
＜第３パターニング工程＞
ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄが形成された基板上に、ＣＶＤ法により、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）若しくは酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））からなる絶縁膜、又はこれらの積層膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）を成膜することにより、ゲート絶縁膜１５とする。
【００６４】
次いで、ゲート絶縁膜１５のコンタクトホール形成箇所を除く部分、つまり各ドレイン電極１３ｄｄの少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成する。そして、この第３のレジストパターンをマスクとしてゲート絶縁膜１５を選択的にエッチングしてパターニングすることにより、図１０に示すように、該ゲート絶縁膜１５に各コンタクトホール１５ｈを形成する。その後、第３のレジストパターンをレジスト剥離液又はアッシングなどにより除去する。
【００６５】
＜第４パターニング工程＞
ゲート絶縁膜１５が形成された基板上に、スパッタリング法により、図１１に示すように、例えばＩＴＯ又はＩＺＯなどからなる第１導電膜である透明導電膜１６（例えば厚さ５０ｎｍ〜２００ｎｍ程度）、及び例えば、アルミニウム（Ａｌ）タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属、これらの合金若しくは窒化物からなる金属膜、又はこれらの積層膜を第２導電膜である遮光金属膜１７（例えば厚さ５０ｎｍ〜３００ｎｍ程度）として順に成膜して、これら透明導電膜１６及び遮光金属膜１７からなる第２積層膜１８を形成する。
【００６６】
次いで、第２積層膜１８のゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとしてハーフトーンマスク又はグレートーンマスク（多階調マスク）を用いて、図１２に示すように、ゲート配線及びゲート電極形成箇所が他箇所、つまり画素電極形成箇所に比べて厚い第４のレジストパターン３２を形成する。そして、この第４のレジストパターン３２をマスクとして第２積層膜１８を選択的にエッチングしてパターニングすることにより、図１３に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄ、並びに第２導電層１７ａに覆われた状態でコンタクトホール１５ｈを介してドレイン電極１３ｄｄに接続された各画素電極１６ｐｄを形成すると共に、各ＴＦＴ２０及び各保持容量素子２１を構成する。このとき、透明導電膜１６及び遮光金属膜１７は、同時にエッチングすることで一括してパターニングしてもよいし、上側層から順にエッチングすることで連続してパターニングしても構わない。
【００６７】
＜第５パターニング工程＞
ゲート配線１８ｇｌ及びゲート電極１８ｇｄ、並びに第２導電層１７ａに覆われた状態の画素電極１６ｐｄが形成された基板において、第４のレジストパターン３２をアッシングなどで後退させることにより、図１４に示すように、各画素電極１６ｐｄ上の第２導電層１７ａを露出させると共に、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄ上だけにレジストパターンを残して、第５のレジストパターン３３を形成する。そして、この第５のレジストパターン３３をマスクとして各第２導電層１７ａを選択的にエッチングして除去することにより、図１５に示すように各画素電極１６ｐｄを露出させる。しかる後、第５のレジストパターン３３をレジスト剥離液又はアッシングなどにより除去する。
【００６８】
以上のようにして、３枚のフォトマスクを用いてＴＦＴ基板１０を製造することができる。
【００６９】
＜対向基板製造工程＞
まず、ガラス基板などの絶縁性基板上に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後、その塗布膜を、フォトマスクを用いて露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
【００７０】
続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層（例えば赤色層）を形成する。さらに、他の２色の着色層（例えば緑色層及び青色層）について、同様な処理を繰り返し行うことにより形成して、カラーフィルタを形成する。
【００７１】
次いで、カラーフィルタが形成された基板上に、スパッタリング法により、例えばＩＴＯ又はＩＺＯなどからなる透明導電膜を成膜して、共通電極を形成する。その後、共通電極が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、フォトスペーサを形成する。
【００７２】
以上のようにして、対向基板５０を製造することができる。
【００７３】
＜貼合工程＞
まず、ＴＦＴ基板１０の表面に、印刷法によりポリイミド樹脂を塗布した後、その塗布膜に対して焼成処理、及び必要に応じてラビング処理を行うことにより、配向膜５５を形成する。また、対向基板５０の表面にも、ＴＦＴ基板１０の場合と同様にして配向膜５６を形成する。
【００７４】
次いで、ディスペンサなどを用いて、配向膜５６が設けられた対向基板５０の表面に対し、紫外線硬化性及び熱硬化性を有する併用型樹脂などからなるシール材５１を矩形枠状に描画する。続いて、対向基板５０のシール材５１の内側領域に液晶材料を所定量滴下する。
【００７５】
そして、液晶材料が滴下された対向基板５０と、配向膜５５が設けられたＴＦＴ基板１０とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧下に開放することにより、貼合体の表面を加圧する。さらにその状態で、貼合体のシール材５１にＵＶ（Ultra Violet）光を照射してシール材５１を仮硬化させた後、その貼合体を加熱することにより、シール材５１を本硬化させることによって、ＴＦＴ基板１０と対向基板５０とを接着する。
【００７６】
その後、貼合体の両面、すなわち互いに接着されたＴＦＴ基板１０及び対向基板５０の外表面に対し、偏光板５７，５８をそれぞれ貼り付ける。
【００７７】
＜実装工程＞
偏光板５７，５８が貼り付けられた貼合体における端子領域１０ａにＡＣＦを配置した後、該ＡＣＦを介して各ゲートドライバＩＣチップ５３及び各ソースドライバＩＣチップ５４を端子領域１０ａに熱圧着することにより上記貼合体に実装する。
【００７８】
以上の工程を行って、液晶表示装置Ｓを製造することができる。
【００７９】
−実施形態１の効果−
この実施形態１によると、各ソース配線１３ｓｌ及び各ソース電極１３ｓｄ並びに各ドレイン電極１３ｄｄの全体が各酸化物半導体層１２ｓｌ上に配置された構成を有するので、酸化物半導体層１２ｓｌがその形成時に途切れてソース電極１３ｓｄ及びドレイン電極１３ｄｄと接続不良となるおそれがなく、これら両電極１３ｓｄ，１３ｄｄと酸化物半導体層１２ｓｌとを確実に接続することができる。
【００８０】
しかも、この実施形態１に係るＴＦＴ基板１０は、ソース配線１３ｓｌ及びソース電極１３ｓｄ並びに各ドレイン電極１３ｄｄを形成するためのフォトマスクと、酸化物半導体層１２ｓｌを形成するためのフォトマスクとを一枚のハーフトーンマスク又はグレートーンマスク（多階調マスク）で担って製造することができ、且つ、ゲート配線１８ｇｌ及びゲート電極１８ｇｄを形成するためのフォトマスクと、画素電極１６ｐｄを形成するためのフォトマスクとを一枚のハーフトーンマスク又はグレートーンマスク（多階調マスク）で担って製造することができる。
【００８１】
したがって、酸化物半導体を用いた良好な特性のＴＦＴ２０を正常に動作可能な状態で確実に得ることができると共に、該ＴＦＴ２０を備えたＴＦＴ基板１０を３枚という少ない枚数のフォトマスクで低コストに製造することができる。その結果、ＴＦＴ基板１０、ひいては液晶表示装置Ｓについて、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【００８２】
《実施形態１の変形例》
図１６（ａ）〜（ｃ）は、実施形態１の変形例に係るソース配線１３ｓｌの端子部構造を示す断面図である。図１７は、実施形態１の変形例に係るゲート配線１８ｓｔの端子部構造を示す断面図である。
【００８３】
上記実施形態１では、ソース端子部１３ｓｔがコンタクトホール１５ｈを介してゲート絶縁膜１５上に設けられたソース接続電極１８ｓｔに接続されているとしたが、これに限らず、図１６（ａ）に示すように、ソース端子部１３ｓｔは、ゲート絶縁膜１５に形成されたコンタクトホール１５ｈから一部露出した状態でソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成し、ゲート絶縁膜１５上に他の電極を介して引き出されていなくてもよい。
【００８４】
また、上記実施形態１で参照した図４（ｂ）では、ソース端子部１３ｓｔの一部を露出させるようにコンタクトホール１５ｈが形成された構造を図示しているが、該コンタクトホール１５ｈはソース端子部１３ｓｔ全体を露出させるように形成されていてもよく、さらにゲート絶縁膜１５から全体が露出したソース端子部１３ｓｔが、図１６（ｂ）に示すように、ソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成していても構わない。
【００８５】
またその他に、図１６（ｃ）に示すように、ソース接続電極１８ｓｔは透明導電層１６ｓのみからなっていてもよい。
【００８６】
また、上記実施形態１で参照した図４（ｃ）では、ゲート絶縁膜１５上にゲート端子部１８ｇｔが形成された構造を図示しているが、図１７に示すように、該ゲート端子部１８ｇｔは、絶縁性基板１１上に直接に形成されていても構わない。
【００８７】
《発明の実施形態２》
図１８は、この実施形態２に係るＴＦＴ基板１０の１画素及び各配線の端子部の構成を示す平面図である。図１９（ａ）は、図１８のＡ−Ａ線における断面構造を示す断面図である。図１９（ｂ）は、図１８のＢ−Ｂ線における断面構造を示す断面図である。図１９（ｃ）は、図１８のＣ−Ｃ線における断面構造を示す断面図である。本実施形態では、ＴＦＴ基板１０の構成が上記実施形態１と異なる他は上記実施形態１と同様に構成されているので、構成の異なるＴＦＴ基板１０についてのみ説明する。なお、以下の実施形態では、図１〜図１５と同一の構成箇所については、同一符合を付して上記実施形態１の説明に譲ることにし、その詳細な説明を省略する。
【００８８】
この実施形態２では、図１８及び図１９に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とが絶縁性基板１１上の同一箇所に同一形状で互いに重なり合うように形成されている。当該構成によると、後に詳述するが、各ゲート配線１８ｇｌ及びゲート電極１８ｇｄとゲート絶縁膜１５とを一枚のフォトマスクを用いて形成することができる。
【００８９】
ソース端子部１３ｓｔは、図１９（ｂ）に示すように、画素電極１６ｐｄと同一材料からなる島状のソース接続電極１６ｓｔに覆われている。一方、ゲート端子部１８ｇｔは、図１９（ｃ）に示すように、ゲート絶縁膜１５上で露出し、ゲートドライバＩＣチップ５３に電気的に接続するための電極を直接構成している。
【００９０】
−製造方法−
次に、本実施形態のＴＦＴ基板１０の製造方法について、図２０及び図２１を参照しながら一例を挙げて説明する。図２０及び図２１は、第２パターニング工程を示す図１９対応箇所の断面図である。本実施形態のＴＦＴ基板製造工程は、第１〜第４パターニング工程を含む。なお、第１パターニング工程及び第２パターニング工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。
【００９１】
＜第３パターニング工程＞
ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄが形成された基板上に、ＣＶＤ法により、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）若しくは酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））からなる絶縁膜、又はこれらの積層膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）を成膜することにより、ゲート絶縁膜１５とする。
【００９２】
続いて、ゲート絶縁膜１５上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属、これらの合金若しくは窒化物からなる金属膜、又はこれらの積層膜を第２導電膜である遮光金属膜１８（例えば厚さ５０ｎｍ〜３００ｎｍ程度）として順に成膜して、図２０に示すように、これらゲート絶縁膜１５及び遮光金属膜１８からなる第２積層膜１９を形成する。
【００９３】
次いで、第２積層膜１９のゲート配線及びゲート電極形成箇所に対し、第２のフォトマスクを用いて第３のレジストパターンを形成する。そして、この第３のレジストパターンをマスクとして第２積層膜１９を選択的にエッチングしてパターニングした後に、第３のレジストパターンをレジスト剥離液又はアッシングなどにより除去することにより、図２１に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とを絶縁性基板１１上の同一箇所に同一形状で互いに重なり合うように形成すると共に、各ＴＦＴ２０を構成する。このとき、遮光金属膜１８及びゲート絶縁膜１５は、同時にエッチングすることで一括してパターニングしてもよいし、上側層から順にエッチングすることで連続してパターニングしても構わない。
【００９４】
＜第４パターニング工程＞
ゲート配線１８ｇｌ及びゲート電極１８ｇｄが形成された基板上に、スパッタリング法により、例えばＩＴＯ又はＩＺＯなどからなる第３導電膜である透明導電膜１６（例えば厚さ５０ｎｍ〜２００ｎｍ程度）を成膜する。
【００９５】
次いで、透明導電膜１６上の画素電極形成箇所に対し、第３のフォトマスクを用いて第４のレジストパターンを形成する。そして、この第４のレジストパターンをマスクとして透明導電膜１６を選択的にエッチングしてパターニングすることにより、各画素電極１６ｐｄを形成すると共に、各保持容量素子２１を構成する。しかる後、第４のレジストパターンをレジスト剥離液又はアッシングなどにより除去する。
【００９６】
以上のようにして、３枚のフォトマスクを用いてＴＦＴ基板１０を製造することができる。
【００９７】
−実施形態２の効果−
この実施形態２によると、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とが絶縁性基板１１上の同一箇所に同一形状で重なり合うように形成された構成を有するので、各ゲート配線１８ｇｌ及びゲート電極１８ｇｄとゲート絶縁膜１５という互いに異なる層の構成を一括又は連続してまとめて形成することができる。したがって、上記実施形態１と同様に、ＴＦＴ基板１０を３枚という少ない枚数のフォトマスクで低コストに製造することができ、その結果、ＴＦＴ基板１０、ひいては液晶表示装置Ｓを低コスト化することができる。その他は上記実施形態１と同様な効果を得ることができる。
【００９８】
《実施形態２の変形例》
図２２は、実施形態２の変形例に係るソース配線１３ｓｌの端子部構造を示す断面図である。図２３は、実施形態２の変形例に係るゲート配線１８ｇｌの端子部構造を示す断面図である。
【００９９】
上記実施形態２では、ソース端子部１３ｓｔがソース接続電極１６ｓｔに覆われているとしたが、図２２に示すように、ソース端子部１３ｓｔは、他の電極に覆われずにソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成していてもよい。
【０１００】
また、上記実施形態２では、ゲート端子部１８ｇｔがゲート絶縁膜１５上で露出しているとしたが、図２３に示すように、ゲート端子部１８ｇｔは、画素電極１６ｐｄと同一材料からなる島状のゲート接続電極１６ｇｔに覆われていてもよい。
【０１０１】
《その他の実施形態》
上記実施形態１及び２では、透過型の液晶表示装置Ｓを例に挙げて説明したが、本発明はこれに限らず、半透過型や反射型の液晶表示装置Ｓにも適用することができる。
【０１０２】
本発明に係る半透過型の液晶表示装置は、例えば、上記実施形態１又は２のＴＦＴ基板１０において、各画素電極（透明導電層）１６ｐｄの一部に反射導電層が積層された構造を有する。反射導電層は、例えばアルミニウム（Ａｌ）又は銀（Ａｇ）などの反射金属材料からなる。
【０１０３】
上記実施形態１のＴＦＴ基板１０において各画素電極１６ｐｄ上に反射導電層を有する半透過型の液晶表示装置は、上記実施形態１の第４パターニング工程にて、画素電極形成箇所の一部も他箇所に比べて厚くなるように第４のレジストパターン３２を形成し、第５パターニング工程にて、第４のレジストパターン３２を後退させることで各画素電極１６ｐｄ上の一部にも第５のレジストパターン３３を形成し、該第５のレジストパターン３３をマスクとしてエッチングで第２導電層１７ａをパターニングして、各画素電極１６ｐｄ上の一部に反射導電層を形成することにより、製造することができる。またこの他、実施形態１の第５パターニング工程の後に、ゲート配線１８ｇｌ及び画素電極１６ｐｄとは別個にフォトリソグラフィーにより反射導電層を形成してもよい。
【０１０４】
上記実施形態２のＴＦＴ基板１０において各画素電極（透明導電層）１６ｐｄ上に反射導電層を有する半透過型の液晶表示装置は、上記実施形態２の第４パターニング工程の後に、各画素電極１６ｐｄ上の一部にフォトリソグラフィーで反射導電層を形成することにより、製造することができる。
【０１０５】
本発明に係る反射型の液晶表示装置は、例えば、上記実施形態１又は２のＴＦＴ基板１０において、各画素電極１６ｐｄが透明導電材料に代えてアルミニウム（Ａｌ）又は銀（Ａｇ）などの反射導電材料からなる。
【０１０６】
上記実施形態１又は２のＴＦＴ基板１０において各画素電極１６ｐｄが反射金属材料からなる反射型の液晶表示装置は、上記実施形態１又は２の第４パターニング工程にて、透明導電膜１６に代えてアルミニウム（Ａｌ）又は銀（Ａｇ）などならかる反射導電膜を形成し、該反射導電膜を透明導電膜１６と同様にパターニングすることにより、製造することができる。
【０１０７】
またその他に、本発明は、液晶表示装置に限らず、有機ＥＬ（Electro Luminescence）表示装置やプラズマ表示装置などの他の表示装置にも適用することができ、ＴＦＴを備える電子機器であれば広く適用することができる。
【０１０８】
以上、本発明の好ましい実施形態及びその変形例について説明したが、本発明の技術範囲は上記実施形態及び変形例に記載の範囲に限定されない。上記実施形態及び変形例が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【産業上の利用可能性】
【０１０９】
以上説明したように、本発明は、ＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法について有用であり、特に、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得ると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することが要望されるＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に適している。
【符号の説明】
【０１１０】
Ｓ          液晶表示装置
１０        ＴＦＴ基板（薄膜トランジスタ基板）
１１        絶縁性基板（ベース基板）
１２ｓｌ    酸化物半導体層
１３ｓｌ    ソース配線
１３ｓｄ    ソース電極
１３ｄｄ    ドレイン電極
１５        ゲート絶縁膜
１６ｐｄ    画素電極
１６ｇ      透明導電層
１７ｇ      遮光金属層
１８ｇｌ    ゲート配線
１８ｇｄ    ゲート電極
２０        ＴＦＴ（薄膜トランジスタ）
３０        第１のレジストパターン
３１        第２のレジストパターン
３２        第４のレジストパターン
３３        第５のレジストパターン
【図１】
2012066755.tif 000003
【図２】
2012066755.tif 000004
【図３】
2012066755.tif 000005
【図４】
2012066755.tif 000006
【図５】
2012066755.tif 000007
【図６】
2012066755.tif 000008
【図７】
2012066755.tif 000009
【図８】
2012066755.tif 000010
【図９】
2012066755.tif 000011
【図１０】
2012066755.tif 000012
【図１１】
2012066755.tif 000013
【図１２】
2012066755.tif 000014
【図１３】
2012066755.tif 000015
【図１４】
2012066755.tif 000016
【図１５】
2012066755.tif 000017
【図１６】
2012066755.tif 000018
【図１７】
2012066755.tif 000019
【図１８】
2012066755.tif 000020
【図１９】
2012066755.tif 000021
【図２０】
2012066755.tif 000022
【図２１】
2012066755.tif 000023
【図２２】
2012066755.tif 000024
【図２３】
2012066755.tif 000025
【手続補正書】
【提出日】平成25年1月30日(2013.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベース基板と、上記ベース基板上に互いに平行に延びるように設けられた複数のソース配線と、上記各ソース配線と交差する方向に互いに平行に延びるように設けられた複数のゲート配線と、上記各ソース配線と上記各ゲート配線との交差部毎に設けられた薄膜トランジスタ及び画素電極とを備え、上記各薄膜トランジスタが、酸化物半導体からなる半導体層と、該半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、これらソース電極とドレイン電極との間の半導体層部分を覆うゲート絶縁膜と、該ゲート絶縁膜を介して上記半導体層に重なるゲート電極とを有し、上記各ソース電極が対応する上記ソース配線と、上記各ゲート電極が対応する上記ゲート配線とそれぞれ一体に形成され、上記各半導体層が対応する上記ソース配線の下層にも延出しており、上記各ソース配線及び各ソース電極並びに各ドレイン電極の全体が上記各半導体層上に配置されている薄膜トランジスタ基板を製造する方法であって、
上記ベース基板上に酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して第１積層膜を形成し、該第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用いてソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成した後、該第１のレジストパターンをマスクとして上記第１積層膜をパターニングすることにより、上記各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた上記各半導体層を形成する第１パターニング工程と、
上記第１のレジストパターンを後退させることにより、上記ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、上記各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して第２のレジストパターンを形成した後、該第２のレジストパターンをマスクとして上記第１導電層をパターニングすることにより、上記各ソース電極及び各ドレイン電極を形成する第２パターニング工程と、
上記第２パターニング工程の後に、上記各半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うように上記ゲート絶縁膜を成膜し、該ゲート絶縁膜の上記各ドレイン電極の少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記ゲート絶縁膜をパターニングすることにより、該ゲート絶縁膜に上記各ドレイン電極に達するコンタクトホールを形成する第３パターニング工程と、
上記ゲート絶縁膜を覆うように第２導電膜及び第３導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用いてゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極、並びに第２導電層に覆われた状態で上記コンタクトホールを介してドレイン電極に接続された上記各画素電極を形成する第４パターニング工程と、
上記第４のレジストパターンを後退させることにより、上記各画素電極上の第２導電層を露出させると共に、上記各ゲート配線及び各ゲート電極上だけにレジストパターンを残して第５のレジストパターンを形成した後、該第５のレジストパターンをマスクとして上記第２導電層を除去することにより、上記各画素電極を露出させる第５パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造され、
上記各画素電極は、対応する薄膜トランジスタのドレイン電極表面に上記ゲート絶縁膜に形成されたコンタクトホールを介して接続され、
上記各ゲート配線及び各ゲート電極は、上記画素電極と同一材料からなる導電層上に他の導電層が積層された積層構造を有する
ことを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項２に記載の薄膜トランジスタ基板において、
上記他の導電層は、上記画素電極と同一材料からなる導電層と同一形状を有する
ことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項２又は３に記載の薄膜トランジスタ基板において、
上記各半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項２〜４のいずれか１項に記載の薄膜トランジスタ基板を備える
ことを特徴とする表示装置。
【手続補正書】
【提出日】平成25年3月29日(2013.3.29)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に関し、特に、酸化物半導体からなる半導体層を用いたＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置などの表示装置を構成するＴＦＴ基板では、画像の最小単位である画素のスイッチング素子として、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層を用いた従来のＴＦＴに代えて、酸化物半導体からなる半導体層（以下、酸化物半導体層と称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。
【０００３】
一般的なボトムゲート構造のＴＦＴは、例えば、ガラス基板などの絶縁性基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に一部が互いに離間して重なるようにゲート絶縁膜上に設けられたソース電極及びドレイン電極とを備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル領域が構成されている。
【０００４】
ソース電極及びドレイン電極には、信号遅延を回避すべく電気抵抗を抑えるために所定の膜厚が確保されている。また、ＴＦＴを駆動するための閾値電圧は半導体層の膜厚に依存し、半導体層を厚くするとＴＦＴの駆動にその分だけ高いゲート電圧が必要となる。このため、当該半導体層は、ＴＦＴに所望の閾値電圧を実現可能な範囲でなるべく薄く形成され、ソース電極及びドレイン電極に対して相対的に薄くなっている。この構造は、酸化物半導体層を用いたＴＦＴにおいても同様である。
【０００５】
そして、ＴＦＴ基板では、上記ＴＦＴが保護絶縁膜に覆われており、該保護絶縁膜に形成されたコンタクトホールを介して当該絶縁膜上に形成された画素電極がドレイン電極に接続されている。
【０００６】
このようなボトムゲート構造のＴＦＴを備えたＴＦＴ基板は、例えば、絶縁性基板上にスパッタリングや化学気相成長（ChemicalVapor Deposition、以下、ＣＶＤと称する）法などにより被エッチング膜を、塗布法により感光性樹脂膜を順に成膜し、該感光性樹脂膜をフォトマスクを介して露光した後に現像することによりレジストパターンを形成して、該レジストパターンから露出する被エッチング膜をドライエッチングやウェットエッチングによりパターニングするという一連の工程を繰り返すことにより、製造することができる。
【０００７】
具体的に、ボトムゲート構造のＴＦＴを有するＴＦＴ基板を製造する方法としては、５枚のフォトマスクを用いて製造する方法が広く採用されている。当該製造方法では、例えば、１枚目のフォトマスクを用いてガラス基板上にゲート電極を形成し、該ゲート電極を覆うようにゲート絶縁膜を成膜した後、２枚目のフォトマスクを用いて酸化物半導体層を形成し、続いて、３枚目のフォトマスクを用いてソース電極及びドレイン電極を形成し、次いで、これらソース電極及びドレイン電極を覆うように保護絶縁膜を成膜し、該保護絶縁膜に４枚目のフォトマスクを用いてコンタクトホールを形成し、最後に、５枚目のフォトマスクを用いて画素電極を形成する。
【０００８】
このようにして製造されるＴＦＴ基板は、５枚ものフォトマスクを用意し維持管理する費用がかかることに加え、各々のフォトマスクを用いてレジストパターンを形成する際に、感光性樹脂材料の塗布、露光、現像などの複数の工程を都度行う必要があるので、製造に要する工程が多く、製造コストが高い。そこで、ＴＦＴ基板の製造に必要なフォトマスクの枚数を減らすことが可能なＴＦＴの構成が従来から提案されている。
【０００９】
例えば、特許文献１には、ベース基板の上面に互いに離間するように設けられたソース電極及びドレイン電極と、これらソース電極及びドレイン電極における互いに対向する側端部を覆うように両電極間に設けられた酸化物半導体層と、該酸化物半導体層の上面に順に積層されたゲート絶縁膜及びゲート電極とを備えるトップゲート構造のＴＦＴにおいて、酸化物半導体層、ゲート絶縁膜及びゲート電極のベース基板上面への投影輪郭パターンを同一とした構成が開示されている。そして、同文献には、当該構成によれば、ソース電極及びドレイン電極を形成するための第１のフォトマスクと、酸化物半導体層、ゲート絶縁膜及びゲート電極を形成するための第２のフォトマスクとの２枚のフォトマスクによってＴＦＴを形成できることが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１２９５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示のＴＦＴでは、酸化物半導体層が、相対的に厚いソース電極及びドレイン電極の側端部を覆う構造となっているため、その形成時にベース基板表面と両電極との段差部を覆いきれずに途切れて、ソース電極及びドレイン電極と接続不良になるおそれがある。そうなると、ＴＦＴが正常に動作しなくなるので、当該ＴＦＴを設けたＴＦＴ基板の製造効率及び歩留りの低下を招いてしまう。
【００１２】
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得ると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、この発明では、ソース配線、ソース電極及びドレイン電極と酸化物半導体層とを一枚の多階調マスクで形成し、ゲート配線及びゲート電極と画素電極とを一枚の多階調マスクで形成するようにした。
【００１４】
具体的には、本発明は、ベース基板と、該ベース基板上に互いに平行に延びるように設けられた複数のソース配線と、これら各ソース配線と交差する方向に互いに平行に延びるように設けられた複数のゲート配線と、これら各ソース配線と各ゲート配線との交差部毎に設けられたＴＦＴ及び画素電極とを備え、上記各ＴＦＴが、酸化物半導体層と、該酸化物半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、これらソース電極とドレイン電極との間の酸化物半導体層部分を覆うゲート絶縁膜と、該ゲート絶縁膜を介して上記酸化物半導体層に重なるゲート電極とを有し、上記各ソース電極が対応する上記ソース配線と、上記各ゲート電極が対応する上記ゲート配線とそれぞれ一体に形成され、上記各酸化物半導体層が対応する上記ソース配線の下層にも延出しており、上記各ソース配線及び各ソース電極並びに各ドレイン電極の全体が上記各酸化物半導体層上に配置されているＴＦＴ基板を製造する方法及びそれによって形成されたＴＦＴ基板並びにこのＴＦＴ基板を備える表示装置を対象とし、以下の解決手段を講じたものである。
【００１５】
すなわち、本発明の第１態様は、ＴＦＴ基板の製造方法であって、上記ベース基板上に酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して第１積層膜を形成し、該第１積層膜の酸化物半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用いてソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成した後、該第１のレジストパターンをマスクとして上記第１積層膜をパターニングすることにより、上記各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた上記各酸化物半導体層を形成する第１パターニング工程と、
上記第１のレジストパターンを後退させることにより、上記ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、上記各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して第２のレジストパターンを形成した後、該第２のレジストパターンをマスクとして上記第１導電層をパターニングすることにより、上記各ソース電極及び各ドレイン電極を形成する第２パターニング工程と、
上記第２パターニング工程の後に、上記各酸化物半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うように上記ゲート絶縁膜を成膜し、該ゲート絶縁膜の上記各ドレイン電極の少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記ゲート絶縁膜をパターニングすることにより、該ゲート絶縁膜に上記各ドレイン電極に達するコンタクトホールを形成する第３パターニング工程と、
上記ゲート絶縁膜を覆うように第２導電膜及び第３導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用いてゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極、並びに上記第３導電膜の一部からなる第２導電層に覆われた状態で上記コンタクトホールを介してドレイン電極に接続された上記各画素電極を形成する第４パターニング工程と、
上記第４のレジストパターンを後退させることにより、上記各画素電極上の第２導電層を露出させると共に、上記各ゲート配線及び各ゲート電極上だけにレジストパターンを残して第５のレジストパターンを形成した後、該第５のレジストパターンをマスクとして上記第２導電層を除去することにより、上記各画素電極を露出させる第５パターニング工程とを含むことを特徴とする。
【００１６】
本発明の第２態様は、ＴＦＴ基板であって、本発明の第１態様のＴＦＴ基板の製造方法により製造され、上記各画素電極が、対応する上記ＴＦＴのドレイン電極表面に上記ゲート絶縁膜に形成されたコンタクトホールを介して接続され、上記各ゲート配線及び各ゲート電極が、上記画素電極と同一材料からなる導電層上に他の導電層が積層された積層構造を有することを特徴とする。
【００１７】
本発明の第２態様のＴＦＴ基板において、上記他の導電層は、上記画素電極と同一材料からなる導電層と同一形状を有していてもよい。
【００１８】
本発明の第２態様のＴＦＴ基板において、上記各酸化物半導体層は、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide、以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏと称する）系の酸化物半導体からなることが好ましい。
【００１９】
本発明の第３態様は、表示装置であって、本発明の第２態様のＴＦＴ基板を備えることを特徴とする。
【００２０】
−作用−
次に、本発明の作用について説明する。
【００２１】
本発明の第１態様では、各ソース配線及び各ソース電極並びに各ドレイン電極の全体が各酸化物半導体層上に配置された構成を有するので、酸化物半導体層がその形成時に途切れてソース電極及びドレイン電極と接続不良となるおそれがなく、これら両電極と半導体層とを確実に接続することが可能である。しかも、当該構成のＴＦＴ基板は、各ソース配線及びソース電極並びに各ドレイン電極を形成するためのフォトマスクと、酸化物半導体層を形成するためのフォトマスクとを一枚の多階調マスクで担って製造することができる。
【００２２】
すなわち、酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して形成した第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用い、ソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成する。続いて、この第１のレジストパターンをマスクとして第１積層膜をパターニングすることにより、各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた各酸化物半導体層を形成する。次いで、第１のレジストパターンを後退させることにより、ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して、第２のレジストパターンを形成する。そして、この第２のレジストパターンをマスクとして第１導電層をパターニングすることにより、各ソース電極及び各ドレイン電極を形成する。このようにすれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターンを形成できるので、ＴＦＴ基板の製造に必要なフォトマスクの枚数を削減することが可能である。
【００２３】
また、本発明の第１態様では、ゲート絶縁膜上に第２導電膜及び第３導電膜が順に積層されてなる第２積層膜のゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用い、ゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成する。続いて、この第４のレジストパターンをマスクとして第２積層膜をパターニングすることにより、各ゲート配線及び各ゲート電極、並びに第３導電膜の一部からなる第２導電層に覆われた各画素電極を形成する。次いで、第４のレジストパターンを後退させることにより、各画素電極上の第２導電層を露出させると共に、各ゲート配線及び各ゲート電極上だけにレジストパターンを残して、第５のレジストパターンを形成する。そして、この第５のレジストパターンをマスクとして各第２導電層を除去することにより、各画素電極を露出させる。このようにすれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターンを形成できるので、ＴＦＴ基板の製造に必要なフォトマスクの枚数をさらに削減することが可能である。
【００２４】
したがって、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することができる。
【００２５】
本発明の第２態様では、各ゲート配線及び各ゲート電極が各画素電極と同一材料からなる導電層上に他の導電層が積層された積層構造を有する。当該構成のＴＦＴ基板は、上述の如く、各ゲート配線及び各ゲート電極を形成するためのフォトマスクと、各画素電極を形成するためのフォトマスクとを一枚の多階調マスクで担って製造することができる。
【００２６】
そして、各酸化物半導体層がＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなっていると、各ＴＦＴにおいて、高移動度、高信頼性及び低オフ電流という良好な特性が具体的に得られる。
【００２７】
本発明の第３態様では、本発明の第２態様のＴＦＴ基板が、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造できるという優れた特性を備えているので、液晶表示装置としても、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【発明の効果】
【００２８】
本発明によれば、各ソース配線及び各ソース電極並びに各ドレイン電極の全体が各酸化物半導体層上に配置された構成を有するので、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得られると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することができる。その結果、ＴＦＴ基板、ひいては液晶表示装置について、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の実施形態に係る液晶表示装置を概略的に示す平面図である。
【図２】図２は、図１のII−II線における断面構造を示す断面図である。
【図３】図３は、本発明の実施形態に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。
【図４】図４（ａ）は図３のＡ−Ａ線における断面構造を示す断面図であり、図４（ｂ）は図３のＢ−Ｂ線における断面構造を示す断面図であり、図４（ｃ）は図３のＣ−Ｃ線における断面構造を示す断面図である。
【図５】図５は、本発明の実施形態に係るＴＦＴ基板の製造方法における第１パターニング工程で第１積層膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図６】図６は、本発明の実施形態に係るＴＦＴ基板の製造方法における第１パターニング工程で第１のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図７】図７は、本発明の実施形態に係るＴＦＴ基板の製造方法における第１パターニング工程で酸化物半導体層を形成した状態の基板を示す図４対応箇所の断面図である。
【図８】図８は、本発明の実施形態に係るＴＦＴ基板の製造方法における第２パターニング工程で第２のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図９】図９は、本発明の実施形態に係るＴＦＴ基板の製造方法における第２パターニング工程でソース電極及びドレイン電極を形成した状態の基板を示す図４対応箇所の断面図である。
【図１０】図１０は、本発明の実施形態に係るＴＦＴ基板の製造方法における第３パターニング工程でゲート絶縁膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図１１】図１１は、本発明の実施形態に係るＴＦＴ基板の製造方法における第４パターニング工程で第２積層膜を形成した状態の基板を示す図４対応箇所の断面図である。
【図１２】図１２は、本発明の実施形態に係るＴＦＴ基板の製造方法における第４パターニング工程で第４のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図１３】図１３は、本発明の実施形態に係るＴＦＴ基板の製造方法における第４パターニング工程でゲート電極及び画素電極を形成した状態の基板を示す図４対応箇所の断面図である。
【図１４】図１４は、本発明の実施形態に係るＴＦＴ基板の製造方法における第５パターニング工程で第５のレジストパターンを形成した状態の基板を示す図４対応箇所の断面図である。
【図１５】図１５は、本発明の実施形態に係るＴＦＴ基板の製造方法における第５パターニング工程で画素電極を露出させた状態の基板を示す図４対応箇所の断面図である。
【図１６】図１６（ａ）〜（ｃ）は、本発明の実施形態の変形例に係るＴＦＴ基板のソース配線の端子部構造をそれぞれ示す図４（ｂ）相当箇所の断面図である。
【図１７】図１７は、本発明の実施形態の変形例に係るＴＦＴ基板のゲート配線の端子部構造を示す図４（ｃ）相当箇所の断面図である。
【図１８】図１８は、参考形態に係るＴＦＴ基板の１画素及び各配線の端子部の構成を概略的に示す平面図である。
【図１９】図１９（ａ）は図１８のＡ−Ａ線における断面構造を示す断面図であり、図１９（ｂ）は図１８のＢ−Ｂ線における断面構造を示す断面図であり、図１９（ｃ）は図１８のＣ−Ｃ線における断面構造を示す断面図である。
【図２０】図２０は、参考形態に係るＴＦＴ基板の製造方法における第３パターニング工程で第２積層膜を形成した状態の基板を示す図１９対応箇所の断面図である。
【図２１】図２１は、参考形態に係るＴＦＴ基板の製造方法における第３パターニング工程でゲート電極及びゲート絶縁膜を形成した状態の基板を示す図１９対応箇所の断面図である。
【図２２】図２２は、参考形態の変形例に係るＴＦＴ基板のソース配線の端子部構造を示す図１９（ｂ）相当箇所の断面図である。
【図２３】図２３は、参考形態の変形例に係るＴＦＴ基板のゲート配線の端子部構造を示す図１９（ｃ）相当箇所の断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００３１】
《発明の実施形態》
図１は、この実施形態に係る液晶表示装置Ｓの概略平面図である。図２は、図１のII−II線における断面構造を示す概略断面図である。なお、図１では、図２に示す偏光板５８の図示を省略している。
【００３２】
＜液晶表示装置Ｓの構成＞
液晶表示装置Ｓは、互いに対向するように配置されたＴＦＴ基板１０及び対向基板５０と、これらＴＦＴ基板１０及び対向基板５０の両外周縁部同士を接着する矩形枠状のシール材５１と、ＴＦＴ基板１０と対向基板５０との間でシール材５１の内側に封入された液晶層５２とを備えている。
【００３３】
この液晶表示装置Ｓは、透過型の液晶表示装置であり、ＴＦＴ基板１０と対向基板５０とが重なる領域であってシール材５１の内側、つまり液晶層５２が設けられた領域に画像表示を行う表示領域Ｄを有し、この表示領域Ｄの外部にＴＦＴ基板１０が対向基板５０から例えばＬ字状などに突出した端子領域１０ａを有している。
【００３４】
表示領域Ｄは、例えば矩形状の領域であって、図示しないが、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、端子領域１０ａの一辺側（図１中左辺側）には、各々異方性導電膜（Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して複数のゲートドライバ集積回路（Integrated Circuit、以下、ＩＣと称する）チップ５３が実装され、端子領域１０ａの他辺側（図１中下辺側）には、各々ＡＣＦを介して複数のソースドライバＩＣチップ５４が実装されている。またその他に、端子領域１０ａには、図示しない配線基板が実装され、該配線基板を介して各ＩＣチップ５３，５４や表示領域Ｄに外部回路から表示用信号が供給されるようになっている。
【００３５】
ＴＦＴ基板１０及び対向基板５０は、例えば矩形状に形成され、図２に示すように、互いに対向する内側表面に配向膜５５，５６がそれぞれ設けられていると共に、外側表面に偏光板５７，５８がそれぞれ設けられている。液晶層５２は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００３６】
＜ＴＦＴ基板１０の構成＞
上記ＴＦＴ基板１０の概略構成を図３及び図４に示す。図３は、ＴＦＴ基板１０の１画素及び各配線の端子部の構成を示す平面図である。図４（ａ）は、図３のＡ−Ａ線における断面構造を示す断面図である。図４（ｂ）は、図３のＢ−Ｂ線における断面構造を示す断面図である。図４（ｃ）は、図３のＣ−Ｃ線における断面構造を示す断面図である。
【００３７】
ＴＦＴ基板１０は、図４（ａ）〜（ｃ）に示すベース基板である絶縁性基板１１を有している。この絶縁性基板１１上には、表示領域Ｄにおいて、図３に示すように、互いに平行に延びるように設けられた複数のソース配線１３ｓｌと、該各ソース配線１３ｓｌ毎に該各ソース配線１３ｓｌに沿って延びるように設けられた保持容量配線１３ｃｌと、これら各ソース配線１３ｓｌ及び各保持容量配線１３ｃｌと交差する方向に互いに平行に延びるように設けられた複数のゲート配線１８ｇｌとを備えている。ここで、ソース配線１３ｓｌ及びゲート配線１８ｇｌは、ゲート絶縁膜１５を介して交差しており、各画素を区画するように全体として格子状に形成されている。また、保持容量配線１３ｃｌは、ソース配線１３ｓｌが延びる方向に並ぶ複数の画素に亘ってそれら各画素を縦断するように延びている。
【００３８】
なお、絶縁性基板１１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、樹脂製基板などを採用することができる。特に、プラスチック基板としては、ポリエチレンテレフタレート（ＰＥＴ；Poly Ethylene Terephthalate）、ポリエチレンナフタレート（ＰＥＮ；Poly Ethylene Naphthalate）、又はポリエーテルサルフォン（ＰＥＳ；Poly Ether Sulphone）からなる基板を、樹脂製基板としては、アクリル樹脂又はポリイミド樹脂からなる基板をそれぞれ好適に用いることができる。
【００３９】
上記ＴＦＴ基板１０はさらに、各ソース配線１３ｓｌと各ゲート配線１８ｇｌとの交差部毎、つまり各画素毎にＴＦＴ２０、画素電極１６ｐｄ及び保持容量素子２１を備えている。
【００４０】
各ＴＦＴ２０は、トップゲート構造を有するＴＦＴであって、図４（ａ）に示すように、絶縁性基板１１上に設けられた酸化物半導体層１２ｓｌと、該酸化物半導体層１２ｓｌ上に互いに離間して設けられたソース電極１３ｓｄ及びドレイン電極１３ｄｄと、これらソース電極１３ｓｄとドレイン電極１３ｄｄとの間の酸化物半導体層部分を覆うゲート絶縁膜１５と、該ゲート絶縁膜１５を介して酸化物半導体層１２ｓｌに重なるゲート電極１８ｇｄとを有している。
【００４１】
ソース電極１３ｓｄは、対応する交差部を構成するソース配線１３ｓｌの図３で右側側方に突出した部分であり、該ソース配線１３ｓｌと一体に形成されている。これらソース配線１３ｓｌ及びソース電極１３ｓｄは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）若しくはチタン（Ｔｉ）などの金属、又はこれらの合金や窒化物などからなる。
【００４２】
酸化物半導体層１２ｓｌは、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の非晶質な酸化物半導体からなり、対応する交差部をなすソース配線１３ｓｌの下層にも延出している。そして、ソース電極１３ｓｄ及びドレイン電極１３ｄｄは、図４（ａ）に示すように、酸化物半導体層１２ｓｌ上に全体が配置されている。また、ソース配線１３ｓｌも、図４（ｂ）に示すように、その全体が酸化物半導体層１２ｓｌ上に配置されている。当該構成によると、酸化物半導体層１２ｓｌがその形成時に途切れてソース電極１３ｓｄ及びドレイン電極１３ｄｄと接続不良となることがなく、これら両電極１３ｓｄ，１３ｄｄと酸化物半導体層１２ｓｌとを確実に接続することができる。しかも、後に詳述するが、ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄを形成するためのフォトマスクと、酸化物半導体層１２ｓｌを形成するためのフォトマスクとを一枚の多階調マスクで担うことができる。
【００４３】
なお、酸化物半導体層１２ｓｌは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体に代えて、例えば、インジウムガリウム酸化亜鉛からなる酸化物（ＩｎＧａＯ３（ＺｎＯ）５）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）又は酸化カドミウム（ＣｄＯ）などからなっていてもよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素のうち１種又は複数種の不純物元素が添加された酸化亜鉛（ＺｎＯ）であって、非晶質状態若しくは多結晶状態、又はこれら非晶質状態と多結晶状態とが混在する微結晶状態のものからなっていてもよく、不純物元素が添加されていない酸化亜鉛（ＺｎＯ）からなっていても構わない。
【００４４】
ゲート絶縁膜１５は、基板略全面に設けられ、各ＴＦＴ２０で共通の膜により構成されたものが用いられている。このゲート絶縁膜１５には、図３に示すように、各ドレイン電極１３ｄｄを一部露出させるコンタクトホール１５ｈが形成されている。各画素電極１６ｐｄは、ゲート絶縁膜１５上に形成され、図４（ａ）に示すように、上記コンタクトホール１５ｈを介して対応するＴＦＴ２０のドレイン電極１３ｄｄ表面に接続されている。これら各画素電極１６ｐｄは、例えば、インジウムスズ酸化物（Indium Tin Oxide、以下、ＩＴＯと称する）又はインジウム亜鉛酸化物（IndiumZinc Oxide、以下、ＩＺＯと称する）などの透明導電材料からなる。
【００４５】
ゲート電極１８ｇｄは、対応する交差部を構成するゲート配線１８ｇｌの一部であり、該ゲート配線１８ｇｌと一体に形成されている。これらゲート配線１８ｇｌ及びゲート電極１８ｇｄは、透明導電層１６ｇと遮光金属層１７ｇとが積層された積層構造を有する。透明導電層１６ｇは、画素電極１６ｐｄと同一材料（例えばＩＴＯ又はＩＺＯ）からなる。遮光金属層は１７ｇは、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）若しくは銅（Ｃｕ）などの金属、又はこれらの合金や窒化物などからなる。当該構成によると、後に詳述するが、ゲート配線１８ｇｌ及びゲート電極１８ｇｄを形成するためのフォトマスクと、画素電極１６ｐｄを形成するためのフォトマスクとを一枚の多階調マスクで担うことができる。
【００４６】
保持容量素子２１は、図３に示すように、下部電極１３ｃｄと上部電極１６ｃｄとがゲート絶縁膜１５を介して対向する構造を有している。下部電極１３ｃｄは、保持容量配線１３ｃｌの図３で側方に突出した部分で構成されている。上部電極１６ｃｄは、下部電極１３ｃｄに対応する画素電極部分で構成されている。つまり、各画素電極１６ｐｄは、対応する保持容量素子２１の上部電極１６ｃｄも兼ねている。
【００４７】
また、各ソース配線１３ｓｌは、ソースドライバＩＣチップ５４が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３に示すソース端子部１３ｓｔを構成している。このソース端子部１３ｓｔは、図４（ｂ）に示すように、ゲート絶縁膜１５に形成されたコンタクトホール１５ｈを介して当該絶縁膜１５上に設けられた島状のソース接続電極１８ｓｔに接続されている。このソース接続電極１８ｓｔは、ゲート配線１８ｇｌ及びゲート電極１８ｇｄと同様に透明導電層１６ｓと遮光金属層１７ｓとが積層された積層構造を有し、ソースドライバＩＣチップ５４に電気的に接続するための電極を構成している。
【００４８】
各ゲート配線１８ｇｌは、ゲートドライバＩＣチップ５３が実装される端子領域１０ａにまで引き出され、その引き出された先端部分が図３及び図４（ｃ）に示すゲート端子部１８ｇｔを構成している。このゲート端子部１８ｇｔは、ゲートドライバＩＣチップ５３に電気的に接続するための電極を構成している。
【００４９】
各保持容量配線１３ｃｌは、シール材５１が設けられた領域まで両端部が延びており、その両端部が、図示しない共通配線に接続されて、後述する対向基板５０の共通電極にいわゆるコモン転移により電気的に接続されており、該共通電極と同様な共通電位が印加されるようになっている。
【００５０】
＜対向基板５０の構成＞
対向基板５０は、図示は省略するが、ベース基板であるガラス基板などの絶縁性基板上にソース配線１３ｓｌ及びゲート配線１８ｇｌに対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に周期的に配列するように設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられ、画素電極１６ｐｄの群と対向する共通電極と、該共通電極上に柱状に設けられたフォトスペーサとを備えている。
【００５１】
＜液晶表示装置Ｓの作動＞
上記構成の液晶表示装置Ｓでは、各画素において、ゲートドライバＩＣチップ５３からゲート信号がゲート配線１８ｇｌを介してゲート電極１８ｇｄに送られて、ＴＦＴ２０がオン状態になったときに、ソースドライバＩＣチップ５４からソース信号がソース配線１３ｓｌを介してソース電極１３ｓｄに送られて、酸化物半導体層１２ｓｌ及びドレイン電極１３ｄｄを介して、所定の電荷が画素電極１６ｐｄに書き込まれると共に保持容量素子２１に充電される。このとき、ＴＦＴ基板１０の各画素電極１６ｐｄと対向基板５０の共通電極との間において電位差が生じ、液晶層５２に所定の電圧が印加される。また、各ＴＦＴ２０がオフ状態のときには、保持容量素子２１に充電された電荷によって、対応する画素電極１６ｐｄに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Ｓでは、各画素において、液晶層５２に印加する電圧の大きさを制御して液晶分子の配向状態を変えることにより、液晶層５２での光透過率が調整されて所望の画像が表示される。
【００５２】
−製造方法−
次に、上記ＴＦＴ基板１０及び液晶表示装置Ｓの製造方法について、図５〜図１５を参照しながら一例を挙げて説明する。図５〜図１５はＴＦＴ基板１０の製造方法の各工程を示す断面図であり、各図（ａ）〜（ｃ）は図４（ａ）〜（ｃ）対応箇所をそれぞれ示している。図５〜図７は、第１パターニング工程を示す図である。図８及び図９は、第２パターニング工程を示す図である。図１０は、第３パターニング工程を示す図である。図１１〜図１３は、第４パターニング工程を示す図である。図１４及び図１５は、第５パターニング工程を示す図である。
【００５３】
液晶表示装置Ｓの製造方法は、ＴＦＴ基板製造工程、対向基板製造工程、貼合工程、実装工程を含んでいる。
【００５４】
＜ＴＦＴ基板製造工程＞
ＴＦＴ基板製造工程は、第１〜第５パターニング工程を含む。
【００５５】
＜第１パターニング工程＞
まず、予め準備したガラス基板などの絶縁性基板１１上に、スパッタリング法により、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜１２（例えば厚さ３０ｎｍ〜１００ｎｍ程度）を成膜する。続いて、この酸化物半導体膜１２上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの金属、若しくはこれらの合金や窒化物からなる金属膜、又はこれらの積層膜を第１導電膜１３（例えば厚さ２００ｎｍ〜５００ｎｍ程度）として成膜することにより、図５に示すように、酸化物半導体膜１２及び第１導電膜１３からなる第１積層膜１４を形成する。
【００５６】
次いで、第１積層膜１４の半導体層形成箇所に対し、第１のフォトマスクとしてハーフトーンマスク又はグレートーンマスク（多階調マスク）を用いて、図６に示すように、ソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターン３０を形成する。そして、この第１のレジストパターン３０をマスクとして、第１積層膜１４を選択的にエッチングしてパターニングすることにより、図７に示すように、各ソース配線１３ｓｌ、及び該各ソース配線１３ｓｌと一体の第１導電層１３ａに覆われた各酸化物半導体層１２ｓｌを形成する。
【００５７】
＜第２パターニング工程＞
第１導電層１３ａに覆われた状態の酸化物半導体層１２ｓｌが形成された基板において、第１のレジストパターン３０をアッシングなどで後退させることにより、図８に示すように、ソース電極及びドレイン電極形成箇所以外の第１導電層１３ａを第１のレジストパターン３０から露出させると共に、各ソース配線１３ｓｌ上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して、第２のレジストパターン３１を形成する。そして、この第２のレジストパターン３１をマスクとして第１導電層１３ａを選択的にエッチングしてパターニングすることにより、図９に示すように、各ソース電極１３ｓｄ及び各ドレイン電極１３ｄｄを形成する。その後、第２のレジストパターン３１をレジスト剥離液又はアッシングなどにより除去する。
【００５８】
＜第３パターニング工程＞
ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄが形成された基板上に、ＣＶＤ法により、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）若しくは酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））からなる絶縁膜、又はこれらの積層膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）を成膜することにより、ゲート絶縁膜１５とする。
【００５９】
次いで、ゲート絶縁膜１５のコンタクトホール形成箇所を除く部分、つまり各ドレイン電極１３ｄｄの少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成する。そして、この第３のレジストパターンをマスクとしてゲート絶縁膜１５を選択的にエッチングしてパターニングすることにより、図１０に示すように、該ゲート絶縁膜１５に各コンタクトホール１５ｈを形成する。その後、第３のレジストパターンをレジスト剥離液又はアッシングなどにより除去する。
【００６０】
＜第４パターニング工程＞
ゲート絶縁膜１５が形成された基板上に、スパッタリング法により、図１１に示すように、例えばＩＴＯ又はＩＺＯなどからなる第２導電膜である透明導電膜１６（例えば厚さ５０ｎｍ〜２００ｎｍ程度）と、例えば、アルミニウム（Ａｌ）タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属、これらの合金若しくは窒化物からなる金属膜、又はこれらの積層膜からなる第３導電膜である遮光金属膜１７（例えば厚さ５０ｎｍ〜３００ｎｍ程度）とを順に成膜して、これら透明導電膜１６及び遮光金属膜１７からなる第２積層膜１８を形成する。
【００６１】
次いで、第２積層膜１８のゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとしてハーフトーンマスク又はグレートーンマスク（多階調マスク）を用いて、図１２に示すように、ゲート配線及びゲート電極形成箇所が他箇所、つまり画素電極形成箇所に比べて厚い第４のレジストパターン３２を形成する。そして、この第４のレジストパターン３２をマスクとして第２積層膜１８を選択的にエッチングしてパターニングすることにより、図１３に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄ、並びに第２導電層１７ａに覆われた状態でコンタクトホール１５ｈを介してドレイン電極１３ｄｄに接続された各画素電極１６ｐｄを形成すると共に、各ＴＦＴ２０及び各保持容量素子２１を構成する。このとき、透明導電膜１６及び遮光金属膜１７は、同時にエッチングすることで一括してパターニングしてもよいし、上側層から順にエッチングすることで連続してパターニングしても構わない。
【００６２】
＜第５パターニング工程＞
ゲート配線１８ｇｌ及びゲート電極１８ｇｄ、並びに第２導電層１７ａに覆われた状態の画素電極１６ｐｄが形成された基板において、第４のレジストパターン３２をアッシングなどで後退させることにより、図１４に示すように、各画素電極１６ｐｄ上の第２導電層１７ａを露出させると共に、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄ上だけにレジストパターンを残して、第５のレジストパターン３３を形成する。そして、この第５のレジストパターン３３をマスクとして各第２導電層１７ａを選択的にエッチングして除去することにより、図１５に示すように各画素電極１６ｐｄを露出させる。しかる後、第５のレジストパターン３３をレジスト剥離液又はアッシングなどにより除去する。
【００６３】
以上のようにして、３枚のフォトマスクを用いてＴＦＴ基板１０を製造することができる。
【００６４】
＜対向基板製造工程＞
まず、ガラス基板などの絶縁性基板上に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後、その塗布膜を、フォトマスクを用いて露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
【００６５】
続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層（例えば赤色層）を形成する。さらに、他の２色の着色層（例えば緑色層及び青色層）について、同様な処理を繰り返し行うことにより形成して、カラーフィルタを形成する。
【００６６】
次いで、カラーフィルタが形成された基板上に、スパッタリング法により、例えばＩＴＯ又はＩＺＯなどからなる透明導電膜を成膜して、共通電極を形成する。その後、共通電極が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布膜を、フォトマスクを介して露光した後に現像することによりパターニングして、フォトスペーサを形成する。
【００６７】
以上のようにして、対向基板５０を製造することができる。
【００６８】
＜貼合工程＞
まず、ＴＦＴ基板１０の表面に、印刷法によりポリイミド樹脂を塗布した後、その塗布膜に対して焼成処理、及び必要に応じてラビング処理を行うことにより、配向膜５５を形成する。また、対向基板５０の表面にも、ＴＦＴ基板１０の場合と同様にして配向膜５６を形成する。
【００６９】
次いで、ディスペンサなどを用いて、配向膜５６が設けられた対向基板５０の表面に対し、紫外線硬化性及び熱硬化性を有する併用型樹脂などからなるシール材５１を矩形枠状に描画する。続いて、対向基板５０のシール材５１の内側領域に液晶材料を所定量滴下する。
【００７０】
そして、液晶材料が滴下された対向基板５０と、配向膜５５が設けられたＴＦＴ基板１０とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧下に開放することにより、貼合体の表面を加圧する。さらにその状態で、貼合体のシール材５１にＵＶ（Ultra Violet）光を照射してシール材５１を仮硬化させた後、その貼合体を加熱することにより、シール材５１を本硬化させることによって、ＴＦＴ基板１０と対向基板５０とを接着する。
【００７１】
その後、貼合体の両面、すなわち互いに接着されたＴＦＴ基板１０及び対向基板５０の外表面に対し、偏光板５７，５８をそれぞれ貼り付ける。
【００７２】
＜実装工程＞
偏光板５７，５８が貼り付けられた貼合体における端子領域１０ａにＡＣＦを配置した後、該ＡＣＦを介して各ゲートドライバＩＣチップ５３及び各ソースドライバＩＣチップ５４を端子領域１０ａに熱圧着することにより上記貼合体に実装する。
【００７３】
以上の工程を行って、液晶表示装置Ｓを製造することができる。
【００７４】
−実施形態の効果−
この実施形態によると、各ソース配線１３ｓｌ及び各ソース電極１３ｓｄ並びに各ドレイン電極１３ｄｄの全体が各酸化物半導体層１２ｓｌ上に配置された構成を有するので、酸化物半導体層１２ｓｌがその形成時に途切れてソース電極１３ｓｄ及びドレイン電極１３ｄｄと接続不良となるおそれがなく、これら両電極１３ｓｄ，１３ｄｄと酸化物半導体層１２ｓｌとを確実に接続することができる。
【００７５】
しかも、この実施形態に係るＴＦＴ基板１０は、ソース配線１３ｓｌ及びソース電極１３ｓｄ並びに各ドレイン電極１３ｄｄを形成するためのフォトマスクと、酸化物半導体層１２ｓｌを形成するためのフォトマスクとを一枚のハーフトーンマスク又はグレートーンマスク（多階調マスク）で担って製造することができ、且つ、ゲート配線１８ｇｌ及びゲート電極１８ｇｄを形成するためのフォトマスクと、画素電極１６ｐｄを形成するためのフォトマスクとを一枚のハーフトーンマスク又はグレートーンマスク（多階調マスク）で担って製造することができる。
【００７６】
したがって、酸化物半導体を用いた良好な特性のＴＦＴ２０を正常に動作可能な状態で確実に得ることができると共に、該ＴＦＴ２０を備えたＴＦＴ基板１０を３枚という少ない枚数のフォトマスクで低コストに製造することができる。その結果、ＴＦＴ基板１０、ひいては液晶表示装置Ｓについて、製造効率及び歩留りを低下させることなく、低コスト化することができる。
【００７７】
《実施形態の変形例》
図１６（ａ）〜（ｃ）は、実施形態の変形例に係るソース配線１３ｓｌの端子部構造を示す断面図である。図１７は、実施形態の変形例に係るゲート配線１８ｓｔの端子部構造を示す断面図である。
【００７８】
上記実施形態では、ソース端子部１３ｓｔがコンタクトホール１５ｈを介してゲート絶縁膜１５上に設けられたソース接続電極１８ｓｔに接続されているとしたが、これに限らず、図１６（ａ）に示すように、ソース端子部１３ｓｔは、ゲート絶縁膜１５に形成されたコンタクトホール１５ｈから一部露出した状態でソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成し、ゲート絶縁膜１５上に他の電極を介して引き出されていなくてもよい。
【００７９】
また、上記実施形態で参照した図４（ｂ）では、ソース端子部１３ｓｔの一部を露出させるようにコンタクトホール１５ｈが形成された構造を図示しているが、該コンタクトホール１５ｈはソース端子部１３ｓｔ全体を露出させるように形成されていてもよく、さらにゲート絶縁膜１５から全体が露出したソース端子部１３ｓｔが、図１６（ｂ）に示すように、ソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成していても構わない。
【００８０】
またその他に、図１６（ｃ）に示すように、ソース接続電極１８ｓｔは透明導電層１６ｓのみからなっていてもよい。
【００８１】
また、上記実施形態で参照した図４（ｃ）では、ゲート絶縁膜１５上にゲート端子部１８ｇｔが形成された構造を図示しているが、図１７に示すように、該ゲート端子部１８ｇｔは、絶縁性基板１１上に直接に形成されていても構わない。
【００８２】
《参考形態》
図１８は、この参考形態に係るＴＦＴ基板１０の１画素及び各配線の端子部の構成を示す平面図である。図１９（ａ）は、図１８のＡ−Ａ線における断面構造を示す断面図である。図１９（ｂ）は、図１８のＢ−Ｂ線における断面構造を示す断面図である。図１９（ｃ）は、図１８のＣ−Ｃ線における断面構造を示す断面図である。本参考形態では、ＴＦＴ基板１０の構成が上記実施形態と異なる他は上記実施形態と同様に構成されているので、構成の異なるＴＦＴ基板１０についてのみ説明する。なお、以下の参考形態では、図１〜図１５と同一の構成箇所については、同一符合を付して上記実施形態の説明に譲ることにし、その詳細な説明を省略する。
【００８３】
この参考形態では、図１８及び図１９に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とが絶縁性基板１１上の同一箇所に同一形状で互いに重なり合うように形成されている。当該構成によると、後に詳述するが、各ゲート配線１８ｇｌ及びゲート電極１８ｇｄとゲート絶縁膜１５とを一枚のフォトマスクを用いて形成することができる。
【００８４】
ソース端子部１３ｓｔは、図１９（ｂ）に示すように、画素電極１６ｐｄと同一材料からなる島状のソース接続電極１６ｓｔに覆われている。一方、ゲート端子部１８ｇｔは、図１９（ｃ）に示すように、ゲート絶縁膜１５上で露出し、ゲートドライバＩＣチップ５３に電気的に接続するための電極を直接構成している。
【００８５】
−製造方法−
次に、本参考形態のＴＦＴ基板１０の製造方法について、図２０及び図２１を参照しながら一例を挙げて説明する。図２０及び図２１は、第２パターニング工程を示す図１９対応箇所の断面図である。本参考形態のＴＦＴ基板製造工程は、第１〜第４パターニング工程を含む。なお、第１パターニング工程及び第２パターニング工程については、上記実施形態と同様であるので、その詳細な説明を省略する。
【００８６】
＜第３パターニング工程＞
ソース配線１３ｓｌ及びソース電極１３ｓｄ並びにドレイン電極１３ｄｄが形成された基板上に、ＣＶＤ法により、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）若しくは酸化窒化珪素（ＳｉＯｘＮｙ（ｘ＞ｙ））からなる絶縁膜、又はこれらの積層膜（例えば厚さ１００ｎｍ〜５００ｎｍ程度）を成膜することにより、ゲート絶縁膜１５とする。
【００８７】
続いて、ゲート絶縁膜１５上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属、これらの合金若しくは窒化物からなる金属膜、又はこれらの積層膜を第２導電膜である遮光金属膜１８（例えば厚さ５０ｎｍ〜３００ｎｍ程度）として成膜して、図２０に示すように、これらゲート絶縁膜１５及び遮光金属膜１８からなる第２積層膜１９を形成する。
【００８８】
次いで、第２積層膜１９のゲート配線及びゲート電極形成箇所に対し、第２のフォトマスクを用いて第３のレジストパターンを形成する。そして、この第３のレジストパターンをマスクとして第２積層膜１９を選択的にエッチングしてパターニングした後に、第３のレジストパターンをレジスト剥離液又はアッシングなどにより除去することにより、図２１に示すように、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とを絶縁性基板１１上の同一箇所に同一形状で互いに重なり合うように形成すると共に、各ＴＦＴ２０を構成する。このとき、遮光金属膜１８及びゲート絶縁膜１５は、同時にエッチングすることで一括してパターニングしてもよいし、上側層から順にエッチングすることで連続してパターニングしても構わない。
【００８９】
＜第４パターニング工程＞
ゲート配線１８ｇｌ及びゲート電極１８ｇｄが形成された基板上に、スパッタリング法により、例えばＩＴＯ又はＩＺＯなどからなる第３導電膜である透明導電膜１６（例えば厚さ５０ｎｍ〜２００ｎｍ程度）を成膜する。
【００９０】
次いで、透明導電膜１６上の画素電極形成箇所に対し、第３のフォトマスクを用いて第４のレジストパターンを形成する。そして、この第４のレジストパターンをマスクとして透明導電膜１６を選択的にエッチングしてパターニングすることにより、各画素電極１６ｐｄを形成すると共に、各保持容量素子２１を構成する。しかる後、第４のレジストパターンをレジスト剥離液又はアッシングなどにより除去する。
【００９１】
以上のようにして、３枚のフォトマスクを用いてＴＦＴ基板１０を製造することができる。
【００９２】
−参考形態の効果−
この参考形態によると、各ゲート配線１８ｇｌ及び各ゲート電極１８ｇｄとゲート絶縁膜１５とが絶縁性基板１１上の同一箇所に同一形状で重なり合うように形成された構成を有するので、各ゲート配線１８ｇｌ及びゲート電極１８ｇｄとゲート絶縁膜１５という互いに異なる層の構成を一括又は連続してまとめて形成することができる。したがって、上記実施形態と同様に、ＴＦＴ基板１０を３枚という少ない枚数のフォトマスクで低コストに製造することができ、その結果、ＴＦＴ基板１０、ひいては液晶表示装置Ｓを低コスト化することができる。その他は上記実施形態と同様な効果を得ることができる。
【００９３】
《参考形態の変形例》
図２２は、参考形態の変形例に係るソース配線１３ｓｌの端子部構造を示す断面図である。図２３は、参考形態の変形例に係るゲート配線１８ｇｌの端子部構造を示す断面図である。
【００９４】
上記参考形態では、ソース端子部１３ｓｔがソース接続電極１６ｓｔに覆われているとしたが、図２２に示すように、ソース端子部１３ｓｔは、他の電極に覆われずにソースドライバＩＣチップ５４に電気的に接続するための電極を直接構成していてもよい。
【００９５】
また、上記参考形態では、ゲート端子部１８ｇｔがゲート絶縁膜１５上で露出しているとしたが、図２３に示すように、ゲート端子部１８ｇｔは、画素電極１６ｐｄと同一材料からなる島状のゲート接続電極１６ｇｔに覆われていてもよい。
【００９６】
《その他の実施形態》
上記実施形態及び参考形態では、透過型の液晶表示装置Ｓを例に挙げて説明したが、本発明はこれに限らず、半透過型や反射型の液晶表示装置Ｓにも適用することができる。
【００９７】
本発明に係る半透過型の液晶表示装置は、例えば、上記実施形態又は参考形態のＴＦＴ基板１０において、各画素電極（透明導電層）１６ｐｄの一部に反射導電層が積層された構造を有する。反射導電層は、例えばアルミニウム（Ａｌ）又は銀（Ａｇ）などの反射金属材料からなる。
【００９８】
上記実施形態のＴＦＴ基板１０において各画素電極１６ｐｄ上に反射導電層を有する半透過型の液晶表示装置は、上記実施形態の第４パターニング工程にて、画素電極形成箇所の一部も他箇所に比べて厚くなるように第４のレジストパターン３２を形成し、第５パターニング工程にて、第４のレジストパターン３２を後退させることで各画素電極１６ｐｄ上の一部にも第５のレジストパターン３３を形成し、該第５のレジストパターン３３をマスクとしてエッチングで第２導電層１７ａをパターニングして、各画素電極１６ｐｄ上の一部に反射導電層を形成することにより、製造することができる。またこの他、実施形態の第５パターニング工程の後に、ゲート配線１８ｇｌ及び画素電極１６ｐｄとは別個にフォトリソグラフィーにより反射導電層を形成してもよい。
【００９９】
上記参考形態のＴＦＴ基板１０において各画素電極（透明導電層）１６ｐｄ上に反射導電層を有する半透過型の液晶表示装置は、上記参考形態の第４パターニング工程の後に、各画素電極１６ｐｄ上の一部にフォトリソグラフィーで反射導電層を形成することにより、製造することができる。
【０１００】
本発明に係る反射型の液晶表示装置は、例えば、上記実施形態又は参考形態のＴＦＴ基板１０において、各画素電極１６ｐｄが透明導電材料に代えてアルミニウム（Ａｌ）又は銀（Ａｇ）などの反射導電材料からなる。
【０１０１】
上記実施形態又は参考形態のＴＦＴ基板１０において各画素電極１６ｐｄが反射金属材料からなる反射型の液晶表示装置は、上記実施形態又は参考形態の第４パターニング工程にて、透明導電膜１６に代えてアルミニウム（Ａｌ）又は銀（Ａｇ）などならかる反射導電膜を形成し、該反射導電膜を透明導電膜１６と同様にパターニングすることにより、製造することができる。
【０１０２】
またその他に、本発明は、液晶表示装置に限らず、有機ＥＬ（Electro Luminescence）表示装置やプラズマ表示装置などの他の表示装置にも適用することができ、ＴＦＴを備える電子機器であれば広く適用することができる。
【０１０３】
以上、本発明の好ましい実施形態及びその変形例について説明したが、本発明の技術範囲は上記実施形態及び変形例に記載の範囲に限定されない。上記実施形態及び変形例が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【産業上の利用可能性】
【０１０４】
以上説明したように、本発明は、ＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法について有用であり、特に、酸化物半導体を用いた良好な特性のＴＦＴを正常に動作可能な状態で確実に得ると共に、該ＴＦＴを備えたＴＦＴ基板を少ない枚数のフォトマスクで低コストに製造することが要望されるＴＦＴ基板及びそれを備えた表示装置並びにＴＦＴ基板の製造方法に適している。
【符号の説明】
【０１０５】
Ｓ          液晶表示装置
１０        ＴＦＴ基板（薄膜トランジスタ基板）
１１        絶縁性基板（ベース基板）
１２ｓｌ    酸化物半導体層
１３ｓｌ    ソース配線
１３ｓｄ    ソース電極
１３ｄｄ    ドレイン電極
１５        ゲート絶縁膜
１６ｐｄ    画素電極
１６ｇ      透明導電層
１７ｇ      遮光金属層
１８ｇｌ    ゲート配線
１８ｇｄ    ゲート電極
２０        ＴＦＴ（薄膜トランジスタ）
３０        第１のレジストパターン
３１        第２のレジストパターン
３２        第４のレジストパターン
３３        第５のレジストパターン
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベース基板と、上記ベース基板上に互いに平行に延びるように設けられた複数のソース配線と、上記各ソース配線と交差する方向に互いに平行に延びるように設けられた複数のゲート配線と、上記各ソース配線と上記各ゲート配線との交差部毎に設けられた薄膜トランジスタ及び画素電極とを備え、上記各薄膜トランジスタが、酸化物半導体からなる半導体層と、該半導体層上に互いに離間して設けられたソース電極及びドレイン電極と、これらソース電極とドレイン電極との間の半導体層部分を覆うゲート絶縁膜と、該ゲート絶縁膜を介して上記半導体層に重なるゲート電極とを有し、上記各ソース電極が対応する上記ソース配線と、上記各ゲート電極が対応する上記ゲート配線とそれぞれ一体に形成され、上記各半導体層が対応する上記ソース配線の下層にも延出しており、上記各ソース配線及び各ソース電極並びに各ドレイン電極の全体が上記各半導体層上に配置されている薄膜トランジスタ基板を製造する方法であって、
上記ベース基板上に酸化物半導体からなる半導体膜及び第１導電膜を順に成膜して第１積層膜を形成し、該第１積層膜の半導体層形成箇所に対し、第１のフォトマスクとして多階調マスクを用いてソース配線及びソース電極並びにドレイン電極形成箇所が他箇所に比べて厚い第１のレジストパターンを形成した後、該第１のレジストパターンをマスクとして上記第１積層膜をパターニングすることにより、上記各ソース配線、及び該各ソース配線と一体の第１導電層に覆われた上記各半導体層を形成する第１パターニング工程と、
上記第１のレジストパターンを後退させることにより、上記ソース電極及びドレイン電極形成箇所以外の第１導電層部分を露出させると共に、上記各ソース配線上とソース電極及びドレイン電極形成箇所とだけにレジストパターンを残して第２のレジストパターンを形成した後、該第２のレジストパターンをマスクとして上記第１導電層をパターニングすることにより、上記各ソース電極及び各ドレイン電極を形成する第２パターニング工程と、
上記第２パターニング工程の後に、上記各半導体層、各ソース配線及び各ソース電極、並びに各ドレイン電極を覆うように上記ゲート絶縁膜を成膜し、該ゲート絶縁膜の上記各ドレイン電極の少なくとも一部に重なる箇所以外の部分に対し、第２のフォトマスクを用いて第３のレジストパターンを形成した後、該第３のレジストパターンをマスクとして上記ゲート絶縁膜をパターニングすることにより、該ゲート絶縁膜に上記各ドレイン電極に達するコンタクトホールを形成する第３パターニング工程と、
上記ゲート絶縁膜を覆うように第２導電膜及び第３導電膜を順に成膜して第２積層膜を形成し、該第２積層膜におけるゲート配線及びゲート電極並びに画素電極形成箇所に対し、第３のフォトマスクとして多階調マスクを用いてゲート配線及びゲート電極形成箇所が他箇所に比べて厚い第４のレジストパターンを形成した後、該第４のレジストパターンをマスクとして上記第２積層膜をパターニングすることにより、上記各ゲート配線及び各ゲート電極、並びに上記第３導電膜の一部からなる第２導電層に覆われた状態で上記コンタクトホールを介してドレイン電極に接続された上記各画素電極を形成する第４パターニング工程と、
上記第４のレジストパターンを後退させることにより、上記各画素電極上の第２導電層を露出させると共に、上記各ゲート配線及び各ゲート電極上だけにレジストパターンを残して第５のレジストパターンを形成した後、該第５のレジストパターンをマスクとして上記第２導電層を除去することにより、上記各画素電極を露出させる第５パターニング工程とを含む
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造され、
上記各画素電極は、対応する薄膜トランジスタのドレイン電極表面に上記ゲート絶縁膜に形成されたコンタクトホールを介して接続され、
上記各ゲート配線及び各ゲート電極は、上記画素電極と同一材料からなる導電層上に他の導電層が積層された積層構造を有する
ことを特徴とする薄膜トランジスタ基板。
【請求項３】
請求項２に記載の薄膜トランジスタ基板において、
上記他の導電層は、上記画素電極と同一材料からなる導電層と同一形状を有する
ことを特徴とする薄膜トランジスタ基板。
【請求項４】
請求項２又は３に記載の薄膜トランジスタ基板において、
上記各半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなる
ことを特徴とする薄膜トランジスタ基板。
【請求項５】
請求項２〜４のいずれか１項に記載の薄膜トランジスタ基板を備える
ことを特徴とする表示装置。
【国際調査報告】
2012066755.tif 000026
2012066755.tif 000027
2012066755.tif 000028
2012066755.tif 000029
2012066755.tif 000030
2012066755.tif 000031
2012066755.tif 000032