(57)【要約】  ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置である。上記横型半導体装置は、埋め込み酸化膜（２００）上にボディ領域（１０７）と、当該ボディ領域（１０７）の側面と接するドリフト領域（１０９）とを含む半導体層を備える。また、上記横型半導体装置は、ボディ領域（１０７）とドリフト領域（１０９）との界面において埋め込み酸化膜（２００）に向けて当該埋め込み酸化膜（２００）に到達しない第１のトレンチを有することを特徴とする。
2012107954.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置であって、
埋め込み酸化膜（２００）上にボディ領域（１０７）と、当該ボディ領域（１０７）の側面と接するドリフト領域（１０９）とを含む半導体層を備え、
前記横型半導体装置は、前記ボディ領域（１０７）と前記ドリフト領域（１０９）との界面において前記埋め込み酸化膜（２００）に向けて当該埋め込み酸化膜（２００）に到達しない第１のトレンチを有することを特徴とする、横型半導体装置。
【請求項２】
前記第１のトレンチの底部から前記埋め込み酸化膜（２００）までの距離の値は、前記埋め込み酸化膜（２００）表面から前記ドリフト領域（１０９）表面までの距離の値で示される当該ドリフト領域（１０９）の厚さの値より小さいことを特徴とする、請求項１に記載の横型半導体装置。
【請求項３】
前記ボディ領域（１０７）内には、埋め込み酸化膜（２００）に到達しないエミッタ領域（１０２）が前記トレンチの側面と接するように形成されており、
前記埋め込み酸化膜（２００）表面から前記エミッタ領域（１０２）までの距離は、前記第１のトレンチの底部から前記埋め込み酸化膜（２００）までの距離の値より小さいことを特徴とする、請求項２に記載の横型半導体装置。
【請求項４】
前記ドリフト領域（１０９）内には、前記第１のトレンチの底部および前記ボディ領域（１０７）の側面と接するキャリア蓄積層領域（１１４）が形成されており、
前記キャリア蓄積層領域（１１４）の不純物濃度は、前記ドリフト領域（１０９）の不純物濃度より高いことを特徴とする、請求項２に記載の横型半導体装置。
【請求項５】
前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を貫通し前記埋め込み酸化膜（２００）に達する第２のトレンチをさらに有し、
前記第１のトレンチは、前記半導体層において前記ＬＯＣＯＳ酸化膜（１０５）が形成されていない箇所から形成されていることを特徴とする、請求項１に記載の横型半導体装置。
【請求項６】
ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法であって、
前記横型半導体装置は、埋め込み酸化膜（２００）とドリフト領域（１０９）とを含む半導体層を備え、
前記製造方法は、前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を予め定められた深さまでエッチングするエッチング工程と、
前記ドリフト領域（１０９）から前記埋め込み酸化膜（２００）に向けて形成される第１のトレンチと前記エッチング工程でエッチングされた箇所から前記埋め込み酸化膜（２００）に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、前記第２のトレンチが前記埋め込み酸化膜（２００）に達した時点で前記第１のトレンチおよび前記第２のトレンチの形成を停止するトレンチ形成工程とを備える、横型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびその製造方法に関する。
【背景技術】
【０００２】
従来、ダイオードやトランジスタなどの半導体装置、およびこれらの半導体装置の駆動制御回路を１つのシリコン基板上に集積した集積回路（ＩＣ（Integrated Circuit）と称すこともある）が開発されている。特に、横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ；Lateral Insulated Gate Bipolar Transistor、以下、単に横型半導体装置と称す）は、入力部がＭＯＳ構造で、出力部がバイポーラー構造のパワー用トランジスタで、耐圧、大電流に適した半導体であり、少ない電力で高電力を駆動できるといった利点がある。【０００３】
横型半導体装置は、オン状態において、ドリフト領域で伝導度変調を活発化させることによって低いオン電圧（オン抵抗）を得ることを特徴としている。例えば、横型半導体装置の一例として例えば特許文献１に開示されている技術がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５１６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に開示されている横型半導体装置は、図１０に示すように、Ｐ型ボディ層１０７およびＮ型ドリフト層１０９ａ、１０９ｂのうち、Ｐ型ボディ層１０７の下に配置されている埋め込み酸化膜２００の厚さを、Ｎ型ドリフト層１０９ａ、１０９ｂの残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする。これによって、Ｎ型ドリフト層領域１０９ｂと比較して、Ｎ型ドリフト層領域１０９ａからＰ型ボディ層１０７に抜けるホールが少なくなるため、オン抵抗を低減するものである。【０００６】
なお、本説明において、Ｐ型ボディ層１０７側の下に配置されている埋め込み酸化膜２００のことを、特にキャリア蓄積用埋め込み酸化膜２０１と称す。【０００７】
ところで、上記特許文献１に開示されている横型半導体装置は、上述したような方法でオン抵抗を下げているが、製造コストがかかるといった問題がある。つまり、図１０に示されるように、埋め込み酸化膜を部分的に厚膜化し、キャリア蓄積用埋め込み酸化膜２０１を形成することによりオン抵抗の低減を実現している。【０００８】
しかしながら、上記特許文献１に開示されている横型半導体装置を製造しようとすると、キャリア蓄積用埋め込み酸化膜２０１を有しない横型半導体装置と比べて、当該キャリア蓄積用埋め込み酸化膜２０１を形成するための工程が別途必要となる。【０００９】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、上記特許文献１に開示されている横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置である。上記横型半導体装置は、埋め込み酸化膜（２００）上にボディ領域（１０７）と、当該ボディ領域（１０７）の側面と接するドリフト領域（１０９）とを含む半導体層を備える。また、上記横型半導体装置は、ボディ領域（１０７）とドリフト領域（１０９）との界面において埋め込み酸化膜（２００）に向けて当該埋め込み酸化膜（２００）に到達しない第１のトレンチを有することを特徴とする。【００１１】
本発明の第２の局面は、上記第１の局面において、第１のトレンチの底部から埋め込み酸化膜（２００）までの距離の値は、埋め込み酸化膜（２００）表面からドリフト領域（１０９）表面までの距離の値で示される当該ドリフト領域（１０９）の厚さの値より小さいことを特徴とする。【００１２】
本発明の第３の局面は、上記第２の局面において、ボディ領域（１０７）内には、埋め込み酸化膜（２００）に到達しないエミッタ領域（１０２）が第１のトレンチの側面と接するように形成されている。また、埋め込み酸化膜（２００）表面からエミッタ領域（１０２）までの距離は、第１のトレンチの底部から埋め込み酸化膜（２００）までの距離の値より小さいことを特徴とする。【００１３】
本発明の第４の局面は、上記第２の局面において、ドリフト領域（１０９）内には、第１のトレンチの底部およびボディ領域（１０７）の側面と接するキャリア蓄積層領域（１１４）が形成されている。また、キャリア蓄積層領域（１１４）の不純物濃度は、ドリフト領域（１０９）の不純物濃度より高いことを特徴とする。【００１４】
本発明の第５の局面は、上記第１の局面において、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を貫通し埋め込み酸化膜（２００）に達する第２のトレンチをさらに有する。なお、第１のトレンチは、半導体層においてＬＯＣＯＳ酸化膜（１０５）が形成されていない箇所で形成されていることを特徴とする。【００１５】
本発明の第６の局面は、ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法である。なお、上記横型半導体装置は、埋め込み酸化膜（２００）とドリフト領域（１０９）とを含む半導体層を備える。そして、上記製造方法は、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を予め定められた深さまでエッチングするエッチング工程と、ドリフト領域（１０９）から埋め込み酸化膜（２００）に向けて形成される第１のトレンチとエッチング工程でエッチングされた箇所から埋め込み酸化膜（２００）に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、第２のトレンチが埋め込み酸化膜（２００）に達した時点で第１のトレンチおよび第２のトレンチの形成を停止するトレンチ形成工程とを備える。
【発明の効果】
【００１６】
上記第１の局面によれば、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置を提供することができる。つまり、従来の横型半導体装置では、Ｐ型ボディ層側の下に配置されている埋め込み酸化膜の厚さを、Ｎ型ドリフト層の残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする（キャリア蓄積用埋め込み酸化膜）。【００１７】
これによって、Ｎ型ドリフト層領域がＰ型ボディ層に抜けるホールが少なくなるため、オン抵抗を低減するものであった。しかしながら、本発明に係る横型半導体装置は、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである。つまり、本発明に係る横型半導体装置は、キャリア蓄積用埋め込み酸化膜を必要としない。従って、キャリア蓄積用埋め込み酸化膜を形成する工程より、トレンチを形成する工程の方が安価であるところ、製造コストを削減することができる。【００１８】
また、本発明に係る横型半導体装置は、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域１０９の厚みを極端に薄くでき、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることも可能となる。【００１９】
上記第２の局面によれば、トレンチの底部から埋め込み酸化膜２００までの距離の値は、埋め込み酸化膜２００表面からドリフト領域１０９表面までの距離の値で示される当該ドリフト領域１０９の厚さの値より小さくなっているため、メインボディ領域１０７に抜ける正孔が少なくなる。これによって、電荷が蓄積されるため抵抗値を減少することが可能となる。【００２０】
上記第３の局面によれば、より多くの電子電流をドリフト領域１０９に注入することが可能となり、トレードオフ特性を改善することができる。【００２１】
上記第４の局面によれば、ドリフト領域１０９内には、不純物濃度の高いキャリア蓄積層領域１１４が形成されているため、正孔がドリフト領域１０９からメインボディ領域１０７に抜けにくくなり、キャリア蓄積効果が向上し、トレードオフ特性を改善することができる。【００２２】
上記第５の局面によれば、ＬＯＣＯＳ酸化膜１０５を貫通し埋め込み酸化膜に達するまでの第２のトレンチと、ＬＯＣＯＳ酸化膜１０５が形成されていない箇所で第１のトレンチとを形成するので、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを形成する場合のプロセスコストを低減することができる。つまり、ＬＯＣＯＳ酸化膜１０５をエッジングした後、第１のトレンチと第２のトレンチとを形成するために、同時に同じレートでエッチングを開始しても、第２のトレンチが埋め込み酸化膜に到達したときに、第１のトレンチも形成されることとなるので、１つのプロセスで各トレンチを同時に形成することが可能となる。【００２３】
上記第６の局面によれば、上記第１の局面と同様の効果が得られるだけでなく、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを１つの工程で形成することができるので、プロセスコストを低減することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、第１の実施形態に係る横型半導体装置１０の構成を示す要部断面図の一例を示す図である。
【図２】図２は、横型半導体装置１０の構成を示す要部断面図の一例、および従来の横型半導体装置の構成を示す要部断面図の一例をそれぞれ示す図である。
【図３】図３は、図２において破線で囲んだ箇所を拡大した図である。
【図４】図４は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程１〜工程３）
【図５】図５は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程４〜工程７）
【図６】図６は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程８〜工程９）
【図７】図７は、第２の実施形態に係る横型半導体装置２０の構成を示す要部断面図の一例を示す図である。
【図８】図８は、第３の実施形態に係る横型半導体装置３０の構成を示す要部断面図の一例を示す図である。
【図９】図９は、各実施形態に係る横型半導体装置および従来の横型半導体装置のコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）−ターンオフスイッチング時間（ｔｆ）特性を示す図である。
【図１０】図１０は、従来の横型半導体装置の構成を示す要部断面図の一例を示す図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
［構成］
以下、図面を参照しつつ、本発明の第１の実施形態に係る横型ＩＧＢＴ（ＩＧＢＴ；Insulated Gate Bipolar Transistor、以下、単に横型半導体装置１０と称す）について説明する。
【００２６】
まず、図面を参照しつつ本発明の第１の実施形態に係る横型半導体装置１０の構成を説明する。
【００２７】
図１は、本発明の第１の実施形態に係る横型半導体装置１０の構成を示す、要部断面図の一例を示した図である。なお、図１においては本実施形態の説明に必要な構成要素を中心に示してある。
【００２８】
図１に示すように、本発明の第１の実施形態に係る横型半導体装置１０は、ＳＯＩ（Silicon on Insulator）基板を利用して形成されなるものである。具体的には、本発明の第１の実施形態に係る横型半導体装置１０は、単結晶シリコン支持基板１００と、当該単結晶シリコン支持基板１００上に積層した埋め込み酸化膜２００と、半導体層３００とからなる。なお、図示は省略したが、上記半導体層３００表面部は層間絶縁膜層により被覆され、当該層間絶縁膜層の上部には電源電位線等が配置されてもよい。
【００２９】
上記単結晶シリコン支持基板１００は、例えば、ｐ型の不純物を含む層である。また、当該単結晶シリコン支持基板１００の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約１〜１００ｍΩ・ｃｍであることが好ましい。なお、上記単結晶シリコン基板１００のことを以下の説明においては、単に支持基板１００と称す。
【００３０】
上記埋め込み酸化膜２００は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましく、積層方向（縦方向）の厚さは、約３．０μｍ〜５．０μｍが好ましい。
【００３１】
上記半導体層３００は、比較的低濃度のｎ−型の不純物を含む半導体層であるが、部分的に異なる性質の領域層が形成されている。具体的には、図１に示すように、半導体層３００には、コンタクトボディ領域（ボディＰ＋拡散層と称すこともある）１０１、エミッタ領域（エミッタＮ＋拡散層と称すこともある）１０２、メインボディ領域（ボディＰ拡散層と称すこともある）１０７、傾斜濃度拡散層１１０、バッファ領域（バッファＮ拡散層と称すことがある）１１１等が形成されている。
【００３２】
上記メインボディ領域１０７は、半導体層３００の表面から裏面に達するように形成されたｐ型不純物を含む領域層である。
【００３３】
上記エミッタ領域１０２は、半導体層３００の主部（ｎ−型領域；活性層Ｎ−領域１０９）より高濃度のｎ＋型不純物を含む領域である。エミッタ領域１０２は、メインボディ領域１０７内の半導体層３００表面側に形成される。なお、図示は省略したが、エミッタ領域１０２は、一方の主電極であるエミッタ電極と電気的に接続される。
【００３４】
上記コンタクトボディ領域１０１は、メインボディ領域１０７より高濃度のｐ＋型不純物を含む領域である。コンタクトボディ領域１０１は、メインボディ領域１０７内の半導体層３００の表面側に形成される。なお、図示は省略したが、コンタクトボディ領域１０１は、エミッタ電極とオーミック接続される。
【００３５】
上記バッファ領域１１１は、高濃度のｎ型不純物を含む領域層である。
【００３６】
上記コレクタ領域（コレクタＰ＋拡散層）１０６は、メインボディ領域１０７より高濃度のｐ＋型不純物を含む領域である。なお、図示は省略したが、コレクタ領域１０６は、他方の主電極であるコレクタ電極と電気的に接続される。
【００３７】
上記傾斜濃度拡散層１１０は、半導体層３００内において埋め込み酸化膜２００との境界面に形成されている領域層である。なお、傾斜濃度拡散層１１０は、ｎ型の不純物を含む領域であり、その濃度はドリフト方向に、例えば、８段階に連続または不連続に変化するよう形成されている。より具体的には、傾斜濃度拡散層１１０の不純物濃度は、エミッタ領域１０２側からコレクタ領域１０６側へ向けて増加している。
【００３８】
なお、上述したコンタクトボディ領域１０１、エミッタ領域１０２、コレクタ領域１０６、メインボディ領域１０７、傾斜濃度拡散層１１０、バッファ領域１１１は、各々イオン注入等の従来周知の方法で形成されるものとする。
【００３９】
上記のようにして構成された半導体層３００の上部や周囲には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０５が形成されている。また、上記のようにして構成された半導体層３００には、ゲート酸化膜１０３、ゲートポリ電極１０４が形成されている。
【００４０】
ＬＯＣＯＳ酸化膜１０５は、例えば、ドリフト領域１０９の表面部に形成された酸化膜である。なお、ＬＯＣＯＳ酸化膜１０５の材料としては、例えば、酸化シリコンが挙げられる。
【００４１】
ゲート酸化膜１０３は、上記ドリフト領域１０９の一部およびメインボディ領域１０７の一部と接する酸化膜層である。
【００４２】
なお、本発明の第１の実施形態に係る横型半導体装置１０においては、図１に示すように、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用していることに特徴がある。
【００４３】
言い換えると、本実施形態に係る横型半導体装置１０においては、図１に示すように、メインボディ領域１０７の下に配置されている埋め込み酸化膜、つまり、上述した特許文献１に記載の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜２０１（図１０参照）は形成されていない。従って、当該キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる（詳細な製造方法は後述）。
【００４４】
具体的には、上記トレンチ型のゲート構造（以下、単にトレンチゲートと称す）は、図１に示すように、ゲート酸化膜１０３およびゲートポリ電極１０４で構成されている。これによって、ドリフト領域１０９の厚みＴ１（つまり図１に示す、ゲート部活性層Ｎ−厚みＴ１）を小さくすることができる。言い換えると、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減することができる。
【００４５】
そして、従来の横型半導体装置（上述した特許文献１に記載の横型半導体装置）に比べても、コレクタ−エミッタ間のコレクタブレークダウン耐圧（ＢＶＣＥＯ）を低下させることなく、ターンオフスイッチング時間（ｔｆ）とコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）のトレードオフ特性も改善される。
【００４６】
ここで、図２および図３を参照して、従来の横型半導体装置（具体的には上述した特許文献１に記載の横型半導体装置）と、本実施形態に係る横型半導体装置１０とを比較しつつ、当該それぞれの横型半導体装置における電子電流の流れについて説明する。
【００４７】
図２の（ａ）は、従来の横型半導体装置の構成を示す要部断面図の一例を示す図であり、図２の（ｂ）は、第１の実施形態に係る横型半導体装置１０の構成を示す要部断面図の一例を示す図である。なお、説明のため、図２（ａ）については図１０、図２の（ｂ）については図１と同様の図を再掲した。
【００４８】
また、図３の（ａ）および（ｂ）は、図２の（ａ）および図２の（ｂ）において破線で囲んだ箇所をそれぞれ拡大した図である。なお、後の説明のため、図３において矢印を示した。
【００４９】
一般的に、ゲート−エミッタ間電圧（ＶＧＥ）が閾値電圧（ＶＴ）より高くなると、ゲート酸化膜１０３とメインボディ領域１０７の界面にｎ型チェネルが形成されて、エミッタ領域１０２とドリフト領域１０９とが電気的に導通し、当該ドリフト領域１０９に電子が流れ込む。この電子が、メインボディ領域１０７（Ｐ型）、ドリフト領域１０９＆バッファ領域１１１（ｎ型）、コレクタ領域１０６（Ｐ型）で構成されるｐｎｐ型トランジスタのベース電流として作用し、ｐｎｐトランジスタがオンする。
【００５０】
なお、エミッタ領域１０２から電子が供給され、コレクタ領域１０６から正孔が注入されるので、ドリフト領域１０９には過剰な電子と正孔が蓄積されることとなる（伝導度変調と称される現象）。
【００５１】
従来の横型半導体装置においては、図２の（ａ）、特に図３の（ａ）に示すように、キャリア蓄積用埋め込み酸化膜２０１を形成することにより、メインボディ領域１０７とドリフト領域１０９ａとの接触面積が小さくなり、正孔がドリフト領域１０９ｂからドリフト領域１０９ａへ移動することを妨げることなく、正孔がドリフト領域１０９ａからメインボディ領域１０７へ移動することを抑制することができる。その結果、ドリフト領域１０９ａにより多くの正孔が蓄積されて、当該ドリフト領域１０９ａの抵抗値を減少させるものである。
【００５２】
一方、本発明の第１の実施形態に係る横型半導体装置１０においては、図２の（ｂ）、特に図３の（ｂ）に示すように、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ（ゲート部活性層Ｎ−厚みＴ１）、正孔が蓄積することとなり、当該領域の抵抗値を減少させるものである。
【００５３】
ここで、図３の（ａ）および（ｂ）を参照し、従来の横型半導体装置（上述した特許文献１に記載の横型半導体装置）と、本実施形態に係る横型半導体装置１０における電子電流の流れについて、より具体的に説明する。
【００５４】
まず、図２の（ａ）に示した従来の横型半導体装置を例に、図２の（ａ）の１１３ａで示した領域における電子電流の流れについて説明する。
【００５５】
従来の横型半導体装置の場合、ゲートポリ電極１０４に正電位を印加するとゲート酸化膜１０３の真下にチャネルが形成され、図３の（ａ）破線矢印で示してあるように、ドリフト層領域１０９ａからドリフト層領域１０９ｂに電子電流が流れる。
【００５６】
なお、このとき、幅Ｌａｃが小さすぎると、抵抗値Ｒａｃが増大してしまうため、一般的には幅Ｌａｃは、１．０μｍ〜２．０μｍ程度が好ましく、通常、この範囲で設計される。また、飽和電流を抑え短絡耐性を向上させるためには、幅Ｌｃｈは、１．５μｍ〜２．０μｍ程度が好ましく、一般的に、この範囲で設計され、極端に当該幅Ｌｃｈを小さくすることはできない。従って、幅１１３ａは、概ね２．５μｍ〜４．０μｍとなる（幅１１３ａ＝幅Ｌｃｈ＋幅Ｌａｃ）。
【００５７】
次に、図３の（ｂ）に示した本発明の第１の実施形態に係る横型半導体装置１０について、図３の（ａ）の１１３ｂで示した領域における電子電流の流れについて説明する。
【００５８】
本発明の第１の実施形態に係る横型半導体装置１０においては、電子電流の流れは、図３の（ｂ）の破線矢印に示すようになり、幅Ｌａｃを小さくしたとしても抵抗値Ｒａｃ１、抵抗値Ｒａｃ２ともに増大しないため、当該幅Ｌａｃを０．２μｍ〜０．５μｍ程度とすることが可能となる。
【００５９】
なお、図３の（ａ）で示した幅Ｌｃｈは、図３の（ｂ）においては、幅Ｌｃｈ＝幅Ｌｃｈ１＋幅Ｌｃｈ２で表現できる。また、幅Ｌｃｈ１を約１．０μｍとすると、幅Ｌｃｈ２は約０．５μｍ〜１．０μｍとなる。従って、幅１１３ｂは、概ね０．７μｍ〜１．５μｍとなる（幅１１３ｂ＝幅Ｌｃｈ２＋幅Ｌａｃ）。
【００６０】
このように、本発明の第１の実施形態に係る横型半導体装置１０においては、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域１０９の厚みＴ１を薄くでき（図１、図２の（ｂ）のゲート部活性層Ｎ−厚みＴ１）、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることが可能となる。
【００６１】
さらに、上述したように従来の横型半導体装置に比べてセルピッチを縮小（幅１１３ａ＞幅１１３ｂ）することができるので、コレクタブレークダウン耐圧（ＢＶＣＥＯ）を低下させることなく、ターンオフスイッチング時間（ｔｆ）とコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）のトレードオフ特性を改善することができる。
【００６２】
なお、本発明の第１の実施形態に係る横型半導体装置１０、および後述する第２、３の実施形態に係る横型半導体装置と、従来の横型半導体装置のトレードオフ特性の比較については後述する。
【００６３】
［製造方法］
次に、図面を参照しつつ、本発明の第１の実施形態に係る横型半導体装置１０の製造方法を説明する。図４〜図６は、本発明の第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。
【００６４】
なお、以下の説明は、図４〜図６に従来の横型半導体装置（具体的には上述した特許文献１に記載の横型半導体装置）の製造工程の一例も示しつつ本発明の第１の実施形態に係る横型半導体装置１０の製造工程の一例について説明する。
【００６５】
さらに、以下の説明において、本発明の第１の実施形態に係る横型半導体装置のことを参照符号を付して横型半導体装置１０と記載し、単に横型半導体装置と記載するのは、本発明の第１の実施形態に係る横型半導体装置および従来の横型半導体装置のことを示す。
【００６６】
本発明の第１の実施形態に係る横型半導体装置１０の製造方法においては、上述したようにメインボディ領域１０７の下に配置されている埋め込み酸化膜、つまり、従来の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜２０１（図１０参照）を形成する工程を必要とせず、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用していることに特徴がある。以下、発明の第１の実施形態に係る横型半導体装置１０の製造方法について説明するが、特にこれら上述した特徴について説明する。
【００６７】
横型半導体装置は、まず、図４の工程１に示すように、ＳＯＩ（Silicon On Insulator）ウェハを使用する。なお、支持基板１００は、例えば、ｐ型の不純物を含む。また、当該支持基板１００の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約１〜１００ｍΩ・ｃｍであることが好ましい。埋め込み酸化膜２００は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましい。なお、積層方向（縦方向）の厚さは、耐圧が７００Ｖ程度で約３．０μｍ〜５．０μｍ、耐圧が２０００Ｖ程度で約１０μｍ〜１５μｍとする。ドリフト領域１０９の厚みＴ２は２．０μｍ程度であり、注入される不純物（リン）の濃度は１e15cm-3程度である。
【００６８】
次に、図４の工程２の説明に進むが、上述したように、横型半導体装置１０の製造方法においては、当該工程２を必要としない。つまり、工程２は、具体的には、キャリア蓄積用埋め込み酸化膜２０１（図１０参照）を形成するための工程である。
【００６９】
ここで、図４の工程２について具体的に説明すると、例えば、ＳＩＭＯＸ（Separation by IMplanted Oxygen）法を応用した場合、まず、ドリフト領域１０９の表面にレジストを塗布し、高エネルギーで酸素（Ｏ２）のイオンを注入する（図４の工程２における酸素イオン注入工程）。その後、例えば、熱酸化装置を用いて、約１１００℃〜１３００℃、熱処理することによってキャリア蓄積用埋め込み酸化膜２０１を得る（図４の工程２における熱処理工程）。
【００７０】
次に、工程３に進んで、ドリフト領域１０９の表面部に、例えば、酸化シリコンの膜、つまりＬＯＣＯＳ酸化膜１０５を形成する。なお、ドリフト領域１０９の表面部から当該ドリフト領域１０９の内部までの当該ＬＯＣＯＳ酸化膜１０５の深さＴ３は、約０．３μｍ〜０．５μｍにするのが好ましい。
【００７１】
図５の工程４の説明に進んで、横型半導体装置１０において、ドリフト領域１０９の表面から埋め込み酸化膜２００に向けて、当該埋め込み酸化膜２００に到達しないゲート電極用のトレンチＴＬ１、およびＬＯＣＯＳ酸化膜１０５を貫通して埋め込み酸化膜２００に到達する素子分離電極用のトレンチＴＬ２を形成する。
【００７２】
ここで、上記工程４について具体的に説明する。より具体的には、図５の工程４は後述する工程４−１および工程４−２を備える。
【００７３】
図５に示すように、ＬＯＣＯＳ酸化膜１０５が形成された領域のＳｉ／ＳｉＯ２界面はアクティブ領域（ドリフト領域１０９）表面から深さＴ３だけ深い位置にある。
【００７４】
ここで、まず、上記ＬＯＣＯＳ酸化膜１０５に対してエッチング処理をする。より具体的には、ドリフト領域１０９表面から深さＴ３に達するまで上記ＬＯＣＯＳ酸化膜１０５をエッチングする。言い換えると、図５の工程４で示してあるように、ＬＯＣＯＳ酸化膜１０５表面から酸化膜２００に向けて、深さＴ４になるまで当該ＬＯＣＯＳ酸化膜１０５をエッチングする。なお図示は省略したが、この工程を工程４−１と称す。
【００７５】
そして、ドリフト領域１０９の表面上にレジストを塗布し、当該レジスト上に予め定められたピッチで、露光、現像することによりレジストに開口部を形成し、その後、ドライエッチング等により埋め込み酸化膜２００に向けて、トレンチＴＬ１とトレンチＴＬ２とを形成する。なお、トレンチＴＬ１とトレンチＴＬ２との形成は同時に開始し、掘削速度（掘削レート、エッチングレート）は同じとする。つまり、トレンチＴＬ１はドリフト領域１０９の表面から埋め込み酸化膜２００に向けて例えばエッチングすることにより形成され、トレンチＴＬ２はドリフト領域１０９の表面から深さＴ３ほど深い位置（上記工程４−１でエッチングした箇所）から埋め込み酸化膜２００に向けて例えばエッチングすることにより形成される。
【００７６】
その後、トレンチＴＬ２が埋め込み酸化膜２００に達した時点で、上述したトレンチＴＬ１とトレンチＴＬ２とを形成するためのエッチングを終了する。なお図示は省略したが、この工程を工程４−２と称す。
【００７７】
つまり、厚さＴ１と深さＴ３とを同じとした場合、ＬＯＣＯＳ酸化膜１０５をエッジングした後、トレンチＴＬ１とトレンチＴＬ２とを形成するために、同時に同じレートでエッチングを開始したとする。そして、トレンチＴＬ２が埋め込み酸化膜２００に到達した時点でトレンチＴＬ１およびトレンチＴＬ２の形成を停止する。これによって、トレンチＴＬ２が埋め込み酸化膜２００に達した時点で、埋め込み酸化膜２００に到達しない（ゲート部活性層Ｎ−厚みＴ１を残した）トレンチＴＬ１が形成されることとなるので、トレンチＴＬ１とトレンチＴＬ２とを同時に形成することが可能となる。
【００７８】
なお、上記工程４−１は請求項６に記載のエッチング工程の一例に、上記工程４−２は請求項６に記載のトレンチ形成工程の一例に、それぞれ相当する。
【００７９】
次に、工程５において各種拡散層（傾斜濃度拡散層１１０、バッファ領域１１１）を一般的なイオン注入法により形成する。なお、傾斜濃度拡散層１１０における不純物の濃度は、例えば、８段階の濃度分布を有する。
【００８０】
次に、工程６において、具体的には、例えば、熱酸化処理等を行うことによりゲート酸化膜１０３を形成する。また、当該工程６においては、ゲート電極用のトレンチＴＬ１の側壁の酸化だけではなく、素子分離電極用のトレンチＴＬ２の側壁の酸化も兼ねる。なお、素子分離電極用のトレンチＴＬ２の側壁の酸化膜の厚みは、ゲート電極用のトレンチＴＬ１の側壁の酸化膜の厚みとなる。そのため、素子分離において高耐圧が必要な場合は、トレンチを複数本用意することで素子分離が可能となるが、横型半導体装置１０においては、素子分離電極用のトレンチＴＬ２が、メインボディ領域１０７の中に形成されており、当該メインボディ領域１０７は低電位となるため１本のトレンチで充分である。
【００８１】
次に、工程７において、例えば、トレンチＴＬ１およびトレンチＴＬ２の埋め込み性が良好となるように、ＣＶＤ（Chemical Vapor Deposition）法等により、当該各トレンチ内にＳｉ単結晶を堆積、成長させる。これによって、当該各トレンチそれぞれ同時にＳｉ単結晶は埋め込まれる。
【００８２】
図６の工程８の説明に進んで、上記工程７において堆積されたＳｉ単結晶をパターニングした後エッチングする。これによって、ゲートポリ電極１０４およびトレンチポリ電極１１２が形成される。
【００８３】
そして、工程９において、イオン注入によりコンタクトボディ領域１０１、エミッタ領域（エミッタＮ＋拡散層）１０２、コレクタ領域（コレクタＰ＋拡散層）１０６を形成する。
【００８４】
なお、説明は省略するが、以上説明した工程９の後、配線工程等を経て、第１の実施形態に係る横型半導体装置１０は製造される。
【００８５】
このように、横型半導体装置１０においては、従来の横型半導体装置に比べて、キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる。
【００８６】
具体的には、従来の横型半導体装置は、Ｐ型ボディ層１０７およびＮ型ドリフト層１０９ａ、１０９ｂのうち、Ｐ型ボディ層１０７側の下に配置されている埋め込み酸化膜２００の厚さを、Ｎ型ドリフト層１０９ａ、１０９ｂの残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする（キャリア蓄積用埋め込み酸化膜２０１）。これによって、Ｎ型ドリフト層領域１０９ｂと比較して、Ｎ型ドリフト層領域１０９ａがＰ型ボディ層１０７に抜けるホールが少なくなるため、オン抵抗を低減するものである（図１０参照）。
【００８７】
一方、横型半導体装置１０は、トレンチＴＬ１により、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである（図１参照）。
【００８８】
つまり、横型半導体装置において、キャリア蓄積用埋め込み酸化膜２０１を形成する工程より、トレンチを形成する工程の方が安価であるところ、本実施形態に係る横型半導体装置１０は、キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので製造コストを削減することができ、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を低減することができる。
【００８９】
（第２の実施形態）
次に、本発明の第２の実施形態に係る横型半導体装置２０について説明する。
【００９０】
なお、以下の第２の実施形態に係る横型半導体装置２０については、上述した第１の実施形態に係る横型半導体装置１０と異なる点についてのみ説明する。
【００９１】
図７は、第２の実施形態に係る横型半導体装置２０の構成を示す要部断面図の一例を示す図である。
【００９２】
図７に示すように、第２の実施形態に係る横型半導体装置２０において、上述した第１の実施形態に係る横型半導体装置１０と異なる点は、エミッタ領域（エミッタＮ＋拡散層と称すこともある）１０２が、埋め込み酸化膜２００に向けて、より深部まで形成されている点である。より具体的には、埋め込み酸化膜２００表面から上記エミッタ領域１０２までの距離は、トレンチＴＬ１の底部から埋め込み酸化膜２００までの距離（厚さＴ１）より小さくなるように形成されている。
【００９３】
これによって、第２の実施形態に係る横型半導体装置２０においては、図３で示したＬｃｈ２のみのチャネルとすることができ、上述した第１の実施形態に係る横型半導体装置１０に対してチャネル長を短くすることができる。その結果、第１の実施形態に係る横型半導体装置１０より、より多くの電子電流をドリフト領域１０９に注入することが可能となり、従来の横型半導体装置と比較しても勿論のこと、第１の実施形態に係る横型半導体装置１０より、トレードオフ特性を改善することができる（詳細は後述）。
【００９４】
なお、上述したようなエミッタ領域１０２は、例えば、図６で示した第１の実施形態に係る横型半導体装置１０の製造方法の工程９におけるエミッタ領域１０２の（当該エミッタ領域１０２とトレンチＴＬ１とが交わるような）パターニングに変更することによって得られる。
【００９５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る横型半導体装置３０について説明する。
【００９６】
なお、以下の第３の実施形態に係る横型半導体装置３０についても、上述した第１の実施形態に係る横型半導体装置１０と異なる点についてのみ説明する。
【００９７】
図８は、第３の実施形態に係る横型半導体装置３０の構成を示す要部断面図の一例を示す図である。
【００９８】
図８に示すように、第３の実施形態に係る横型半導体装置３０において、上述した第１の実施形態に係る横型半導体装置１０と異なる点は、当該第１の実施形態に係る横型半導体装置１０の構成において、キャリア蓄積層領域（キャリア蓄積用Ｎ層）１１４を追加した点である。
【００９９】
これによって、第１の実施形態に係る横型半導体装置１０と比較して、正孔がドリフト領域１０９からメインボディ領域１０７に抜けにくくなり、キャリア蓄積効果が向上する。その結果、上述した第２の実施形態に係る横型半導体装置２０と比較すると、トレードオフ特性をさらに改善することができる（詳細は後述）。
【０１００】
また、上述したキャリア蓄積層領域１１４は、例えば、図５で示した第１の実施形態に係る横型半導体装置１０の製造方法の工程５において、キャリア蓄積層領域１１４を形成するためのイオン注入を行えばよい。なお、キャリア蓄積層領域１１４を形成する場合、当該キャリア蓄積層領域１１４の不純物濃度は高濃度で、幅は広いことが好ましい。具体的には、例えば、７００Ｖ程度のブレークダウン耐圧が必要な場合、幅は約１．０μｍ、不純物濃度は1〜3e17cm-3程度が好適である。
【０１０１】
次に、上述した第１〜第３にそれぞれに係る横型半導体装置と、従来の横型半導体装置とのトレードオフ特性を図９に示し比較する。
【０１０２】
図９は、各実施形態に係る横型半導体装置および従来の横型半導体装置のコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）−ターンオフスイッチング時間（ｔｆ）特性を示す図である。図９において、横軸はＶＣＥｓａｔを任意単位（Arbitrary Unit：Ａ．Ｕ）で示しており、縦軸はｔｆを任意単位で示している。各実施形態に係る横型半導体装置のトレードオフ特性はそれぞれ実線によって示し、従来の横型半導体装置のトレードオフ特性は破線によって示した。
【０１０３】
まず、図９に示すように、第１の実施形態に係る横型半導体装置１０は、従来の横型半導体装置に比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が大きく改善されていることが分かる。また、第２の実施形態に係る横型半導体装置２０は、第１の実施形態に係る横型半導体装置１０と比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が改善されていることが分かる。さらに、第３の実施形態に係る横型半導体装置３０は、第２の実施形態に係る横型半導体装置２０と比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が改善されていることが分かる。  
【０１０４】
上記実施形態で説明した態様は、単に具体例を示すものであり、本願発明の技術的範囲を何ら限定するものではない。よって、本願の効果を奏する範囲において、任意の構成を採用することが可能である。
【産業上の利用可能性】
【０１０５】
本発明に係る、横型半導体装置およびその製造方法は、簡易な方法でオン抵抗を、より低減することのできる横型絶縁ゲートバイポーラトランジスタ等として利用できる。
【符号の説明】
【０１０６】
１０…第１の実施形態に係る横型半導体装置
２０…第２の実施形態に係る横型半導体装置
３０…第３の実施形態に係る横型半導体装置
１００…単結晶シリコン支持基板
１０１…コンタクトボディ領域（ボディＰ＋拡散層）
１０２…エミッタ領域（エミッタＮ＋拡散層）
１０３…ゲート酸化膜
１０４…ゲートポリ電極
１０５…ＬＯＣＯＳ酸化膜
１０６…コレクタ領域（コレクタＰ＋拡散層）
１０７…メインボディ領域（ボディＰ＋拡散層）
１０９…Ｎ型ドリフト層
１０９ａ…Ｎ型ドリフト層領域１
１０９ｂ…Ｎ型ドリフト層領域２
１１０…傾斜濃度拡散層
１１１…バッファ領域（バッファＮ拡散層）
１１２…トレンチポリ電極
２００…埋め込み酸化膜
３００…単結晶の半導体層
【図１】
2012107954.tif 000003
【図２】
2012107954.tif 000004
【図３】
2012107954.tif 000005
【図４】
2012107954.tif 000006
【図５】
2012107954.tif 000007
【図６】
2012107954.tif 000008
【図７】
2012107954.tif 000009
【図８】
2012107954.tif 000010
【図９】
2012107954.tif 000011
【図１０】
2012107954.tif 000012
【手続補正書】
【提出日】平成23年12月26日(2011.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
（削除）
【請求項６】
ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に構成された横型半導体装置の製造方法であって、
前記横型半導体装置は、埋め込み酸化膜（２００）とドリフト領域（１０９）とを含む半導体層を備え、
前記製造方法は、前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を予め定められた深さまでエッチングするエッチング工程と、
前記ドリフト領域（１０９）から前記埋め込み酸化膜（２００）に向けて形成される第１のトレンチと前記エッチング工程でエッチングされた箇所から前記埋め込み酸化膜（２００）に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、前記第２のトレンチが前記埋め込み酸化膜（２００）に達した時点で前記第１のトレンチおよび前記第２のトレンチの形成を停止するトレンチ形成工程とを備える、横型半導体装置の製造方法。
【手続補正書】
【提出日】平成25年6月20日(2013.6.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびその製造方法に関する。
【背景技術】
【０００２】
従来、ダイオードやトランジスタなどの半導体装置、およびこれらの半導体装置の駆動制御回路を１つのシリコン基板上に集積した集積回路（ＩＣ（Integrated Circuit）と称すこともある）が開発されている。特に、横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ；Lateral Insulated Gate Bipolar Transistor、以下、単に横型半導体装置と称す）は、入力部がＭＯＳ構造で、出力部がバイポーラー構造のパワー用トランジスタで、耐圧、大電流に適した半導体であり、少ない電力で高電力を駆動できるといった利点がある。
【０００３】
横型半導体装置は、オン状態において、ドリフト領域で伝導度変調を活発化させることによって低いオン電圧（オン抵抗）を得ることを特徴としている。例えば、横型半導体装置の一例として例えば特許文献１に開示されている技術がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２５１６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に開示されている横型半導体装置は、図１０に示すように、Ｐ型ボディ層１０７およびＮ型ドリフト層１０９ａ、１０９ｂのうち、Ｐ型ボディ層１０７の下に配置されている埋め込み酸化膜２００の厚さを、Ｎ型ドリフト層１０９ａ、１０９ｂの残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする。これによって、Ｎ型ドリフト層領域１０９ｂと比較して、Ｎ型ドリフト層領域１０９ａからＰ型ボディ層１０７に抜けるホールが少なくなるため、オン抵抗を低減するものである。
【０００６】
なお、本説明において、Ｐ型ボディ層１０７側の下に配置されている埋め込み酸化膜２００のことを、特にキャリア蓄積用埋め込み酸化膜２０１と称す。
【０００７】
ところで、上記特許文献１に開示されている横型半導体装置は、上述したような方法でオン抵抗を下げているが、製造コストがかかるといった問題がある。つまり、図１０に示されるように、埋め込み酸化膜を部分的に厚膜化し、キャリア蓄積用埋め込み酸化膜２０１を形成することによりオン抵抗の低減を実現している。
【０００８】
しかしながら、上記特許文献１に開示されている横型半導体装置を製造しようとすると、キャリア蓄積用埋め込み酸化膜２０１を有しない横型半導体装置と比べて、当該キャリア蓄積用埋め込み酸化膜２０１を形成するための工程が別途必要となる。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、上記特許文献１に開示されている横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置である。上記横型半導体装置は、埋め込み酸化膜（２００）上にボディ領域（１０７）と、当該ボディ領域（１０７）の側面と接するドリフト領域（１０９）とを含む半導体層を備える。また、上記横型半導体装置は、ボディ領域（１０７）とドリフト領域（１０９）との界面において埋め込み酸化膜（２００）に向けて当該埋め込み酸化膜（２００）に到達しない第１のトレンチを有することを特徴とする。
【００１１】
本発明の第２の局面は、上記第１の局面において、第１のトレンチの底部から埋め込み酸化膜（２００）までの距離の値は、埋め込み酸化膜（２００）表面からドリフト領域（１０９）表面までの距離の値で示される当該ドリフト領域（１０９）の厚さの値より小さいことを特徴とする。
【００１２】
本発明の第３の局面は、上記第２の局面において、ボディ領域（１０７）内には、埋め込み酸化膜（２００）に到達しないエミッタ領域（１０２）が第１のトレンチの側面と接するように形成されている。また、埋め込み酸化膜（２００）表面からエミッタ領域（１０２）までの距離は、第１のトレンチの底部から埋め込み酸化膜（２００）までの距離の値より小さいことを特徴とする。
【００１３】
本発明の第４の局面は、上記第２の局面において、ドリフト領域（１０９）内には、第１のトレンチの底部およびボディ領域（１０７）の側面と接するキャリア蓄積層領域（１１４）が形成されている。また、キャリア蓄積層領域（１１４）の不純物濃度は、ドリフト領域（１０９）の不純物濃度より高いことを特徴とする。
【００１４】
本発明の第５の局面は、上記第１の局面において、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を貫通し埋め込み酸化膜（２００）に達する第２のトレンチをさらに有する。なお、第１のトレンチは、半導体層においてＬＯＣＯＳ酸化膜（１０５）が形成されていない箇所で形成されていることを特徴とする。
【００１５】
本発明の第６の局面は、ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法である。なお、上記横型半導体装置は、埋め込み酸化膜（２００）とドリフト領域（１０９）とを含む半導体層を備える。そして、上記製造方法は、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜（１０５）を予め定められた深さまでエッチングするエッチング工程と、ドリフト領域（１０９）から埋め込み酸化膜（２００）に向けて形成される第１のトレンチとエッチング工程でエッチングされた箇所から埋め込み酸化膜（２００）に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、第２のトレンチが埋め込み酸化膜（２００）に達した時点で第１のトレンチおよび第２のトレンチの形成を停止するトレンチ形成工程とを備える。
【発明の効果】
【００１６】
上記第１の局面によれば、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置を提供することができる。つまり、従来の横型半導体装置では、Ｐ型ボディ層側の下に配置されている埋め込み酸化膜の厚さを、Ｎ型ドリフト層の残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする（キャリア蓄積用埋め込み酸化膜）。
【００１７】
これによって、Ｎ型ドリフト層領域がＰ型ボディ層に抜けるホールが少なくなるため、オン抵抗を低減するものであった。しかしながら、本発明に係る横型半導体装置は、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである。つまり、本発明に係る横型半導体装置は、キャリア蓄積用埋め込み酸化膜を必要としない。従って、キャリア蓄積用埋め込み酸化膜を形成する工程より、トレンチを形成する工程の方が安価であるところ、製造コストを削減することができる。
【００１８】
また、本発明に係る横型半導体装置は、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域１０９の厚みを極端に薄くでき、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることも可能となる。
【００１９】
上記第２の局面によれば、トレンチの底部から埋め込み酸化膜２００までの距離の値は、埋め込み酸化膜２００表面からドリフト領域１０９表面までの距離の値で示される当該ドリフト領域１０９の厚さの値より小さくなっているため、メインボディ領域１０７に抜ける正孔が少なくなる。これによって、電荷が蓄積されるため抵抗値を減少することが可能となる。
【００２０】
上記第３の局面によれば、より多くの電子電流をドリフト領域１０９に注入することが可能となり、トレードオフ特性を改善することができる。
【００２１】
上記第４の局面によれば、ドリフト領域１０９内には、不純物濃度の高いキャリア蓄積層領域１１４が形成されているため、正孔がドリフト領域１０９からメインボディ領域１０７に抜けにくくなり、キャリア蓄積効果が向上し、トレードオフ特性を改善することができる。
【００２２】
上記第５の局面によれば、ＬＯＣＯＳ酸化膜１０５を貫通し埋め込み酸化膜に達するまでの第２のトレンチと、ＬＯＣＯＳ酸化膜１０５が形成されていない箇所で第１のトレンチとを形成するので、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを形成する場合のプロセスコストを低減することができる。つまり、ＬＯＣＯＳ酸化膜１０５をエッジングした後、第１のトレンチと第２のトレンチとを形成するために、同時に同じレートでエッチングを開始しても、第２のトレンチが埋め込み酸化膜に到達したときに、第１のトレンチも形成されることとなるので、１つのプロセスで各トレンチを同時に形成することが可能となる。
【００２３】
上記第６の局面によれば、上記第１の局面と同様の効果が得られるだけでなく、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを１つの工程で形成することができるので、プロセスコストを低減することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、第１の実施形態に係る横型半導体装置１０の構成を示す要部断面図の一例を示す図である。
【図２】図２は、横型半導体装置１０の構成を示す要部断面図の一例、および従来の横型半導体装置の構成を示す要部断面図の一例をそれぞれ示す図である。
【図３】図３は、図２において破線で囲んだ箇所を拡大した図である。
【図４】図４は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程１〜工程３）
【図５】図５は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程４〜工程７）
【図６】図６は、第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。（工程８〜工程９）
【図７】図７は、第２の実施形態に係る横型半導体装置２０の構成を示す要部断面図の一例を示す図である。
【図８】図８は、第３の実施形態に係る横型半導体装置３０の構成を示す要部断面図の一例を示す図である。
【図９】図９は、各実施形態に係る横型半導体装置および従来の横型半導体装置のコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）−ターンオフスイッチング時間（ｔｆ）特性を示す図である。
【図１０】図１０は、従来の横型半導体装置の構成を示す要部断面図の一例を示す図である。
【発明を実施するための形態】
【００２５】
（第１の実施形態）
［構成］
以下、図面を参照しつつ、本発明の第１の実施形態に係る横型ＩＧＢＴ（ＩＧＢＴ；Insulated Gate Bipolar Transistor、以下、単に横型半導体装置１０と称す）について説明する。
【００２６】
まず、図面を参照しつつ本発明の第１の実施形態に係る横型半導体装置１０の構成を説明する。
【００２７】
図１は、本発明の第１の実施形態に係る横型半導体装置１０の構成を示す、要部断面図の一例を示した図である。なお、図１においては本実施形態の説明に必要な構成要素を中心に示してある。
【００２８】
図１に示すように、本発明の第１の実施形態に係る横型半導体装置１０は、ＳＯＩ（Silicon on Insulator）基板を利用して形成されるものである。具体的には、本発明の第１の実施形態に係る横型半導体装置１０は、単結晶シリコン支持基板１００と、当該単結晶シリコン支持基板１００上に積層した埋め込み酸化膜２００と、半導体層３００とからなる。なお、図示は省略したが、上記半導体層３００表面部は層間絶縁膜層により被覆され、当該層間絶縁膜層の上部には電源電位線等が配置されてもよい。
【００２９】
上記単結晶シリコン支持基板１００は、例えば、ｐ型の不純物を含む層である。また、当該単結晶シリコン支持基板１００の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約１〜１００ｍΩ・ｃｍであることが好ましい。なお、上記単結晶シリコン基板１００のことを以下の説明においては、単に支持基板１００と称す。
【００３０】
上記埋め込み酸化膜２００は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましく、積層方向（縦方向）の厚さは、約３．０μｍ〜５．０μｍが好ましい。
【００３１】
上記半導体層３００は、比較的低濃度のｎ−型の不純物を含む半導体層であるが、部分的に異なる性質の領域層が形成されている。具体的には、図１に示すように、半導体層３００には、コンタクトボディ領域（ボディＰ＋拡散層と称すこともある）１０１、エミッタ領域（エミッタＮ＋拡散層と称すこともある）１０２、メインボディ領域（ボディＰ拡散層と称すこともある）１０７、傾斜濃度拡散層１１０、バッファ領域（バッファＮ拡散層と称すことがある）１１１等が形成されている。
【００３２】
上記メインボディ領域１０７は、半導体層３００の表面から裏面に達するように形成されたｐ型不純物を含む領域層である。
【００３３】
上記エミッタ領域１０２は、半導体層３００の主部（ｎ−型領域；活性層Ｎ−領域１０９）より高濃度のｎ＋型不純物を含む領域である。エミッタ領域１０２は、メインボディ領域１０７内の半導体層３００表面側に形成される。なお、図示は省略したが、エミッタ領域１０２は、一方の主電極であるエミッタ電極と電気的に接続される。
【００３４】
上記コンタクトボディ領域１０１は、メインボディ領域１０７より高濃度のｐ＋型不純物を含む領域である。コンタクトボディ領域１０１は、メインボディ領域１０７内の半導体層３００の表面側に形成される。なお、図示は省略したが、コンタクトボディ領域１０１は、エミッタ電極とオーミック接続される。
【００３５】
上記バッファ領域１１１は、高濃度のｎ型不純物を含む領域層である。
【００３６】
上記コレクタ領域（コレクタＰ＋拡散層）１０６は、メインボディ領域１０７より高濃度のｐ＋型不純物を含む領域である。なお、図示は省略したが、コレクタ領域１０６は、他方の主電極であるコレクタ電極と電気的に接続される。
【００３７】
上記傾斜濃度拡散層１１０は、半導体層３００内において埋め込み酸化膜２００との境界面に形成されている領域層である。なお、傾斜濃度拡散層１１０は、ｎ型の不純物を含む領域であり、その濃度はドリフト方向に、例えば、８段階に連続または不連続に変化するよう形成されている。より具体的には、傾斜濃度拡散層１１０の不純物濃度は、エミッタ領域１０２側からコレクタ領域１０６側へ向けて増加している。
【００３８】
なお、上述したコンタクトボディ領域１０１、エミッタ領域１０２、コレクタ領域１０６、メインボディ領域１０７、傾斜濃度拡散層１１０、バッファ領域１１１は、各々イオン注入等の従来周知の方法で形成されるものとする。
【００３９】
上記のようにして構成された半導体層３００の上部や周囲には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１０５が形成されている。また、上記のようにして構成された半導体層３００には、ゲート酸化膜１０３、ゲートポリ電極１０４が形成されている。
【００４０】
ＬＯＣＯＳ酸化膜１０５は、例えば、ドリフト領域１０９の表面部に形成された酸化膜である。なお、ＬＯＣＯＳ酸化膜１０５の材料としては、例えば、酸化シリコンが挙げられる。
【００４１】
ゲート酸化膜１０３は、上記ドリフト領域１０９の一部およびメインボディ領域１０７の一部と接する酸化膜層である。
【００４２】
なお、本発明の第１の実施形態に係る横型半導体装置１０においては、図１に示すように、メインボディ領域１０７とドリフト領域１０９との界面において、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用していることに特徴がある。
【００４３】
言い換えると、本実施形態に係る横型半導体装置１０においては、図１に示すように、メインボディ領域１０７の下に配置されている埋め込み酸化膜、つまり、上述した特許文献１に記載の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜２０１（図１０参照）は形成されていない。従って、当該キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる（詳細な製造方法は後述）。
【００４４】
具体的には、上記トレンチ型のゲート構造（以下、単にトレンチゲートと称す）は、図１に示すように、ゲート酸化膜１０３およびゲートポリ電極１０４で構成されている。これによって、ドリフト領域１０９の厚みＴ１（つまり図１に示す、ゲート部活性層Ｎ−厚みＴ１）を小さくすることができる。言い換えると、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減することができる。
【００４５】
そして、従来の横型半導体装置（上述した特許文献１に記載の横型半導体装置）に比べても、コレクタ−エミッタ間のコレクタブレークダウン耐圧（ＢＶＣＥＯ）を低下させることなく、ターンオフスイッチング時間（ｔｆ）とコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）のトレードオフ特性も改善される。
【００４６】
ここで、図２および図３を参照して、従来の横型半導体装置（具体的には上述した特許文献１に記載の横型半導体装置）と、本実施形態に係る横型半導体装置１０とを比較しつつ、当該それぞれの横型半導体装置における電子電流の流れについて説明する。
【００４７】
図２の（ａ）は、従来の横型半導体装置の構成を示す要部断面図の一例を示す図であり、図２の（ｂ）は、第１の実施形態に係る横型半導体装置１０の構成を示す要部断面図の一例を示す図である。なお、説明のため、図２（ａ）については図１０、図２の（ｂ）については図１と同様の図を再掲した。
【００４８】
また、図３の（ａ）および（ｂ）は、図２の（ａ）および図２の（ｂ）において破線で囲んだ箇所をそれぞれ拡大した図である。なお、後の説明のため、図３において矢印を示した。
【００４９】
一般的に、ゲート−エミッタ間電圧（ＶＧＥ）が閾値電圧（ＶＴ）より高くなると、ゲート酸化膜１０３とメインボディ領域１０７の界面にｎ型チェネルが形成されて、エミッタ領域１０２とドリフト領域１０９とが電気的に導通し、当該ドリフト領域１０９に電子が流れ込む。この電子が、メインボディ領域１０７（Ｐ型）、ドリフト領域１０９＆バッファ領域１１１（ｎ型）、コレクタ領域１０６（Ｐ型）で構成されるｐｎｐ型トランジスタのベース電流として作用し、ｐｎｐトランジスタがオンする。
【００５０】
なお、エミッタ領域１０２から電子が供給され、コレクタ領域１０６から正孔が注入されるので、ドリフト領域１０９には過剰な電子と正孔が蓄積されることとなる（伝導度変調と称される現象）。
【００５１】
従来の横型半導体装置においては、図２の（ａ）、特に図３の（ａ）に示すように、キャリア蓄積用埋め込み酸化膜２０１を形成することにより、メインボディ領域１０７とドリフト領域１０９ａとの接触面積が小さくなり、正孔がドリフト領域１０９ｂからドリフト領域１０９ａへ移動することを妨げることなく、正孔がドリフト領域１０９ａからメインボディ領域１０７へ移動することを抑制することができる。その結果、ドリフト領域１０９ａにより多くの正孔が蓄積されて、当該ドリフト領域１０９ａの抵抗値を減少させるものである。
【００５２】
一方、本発明の第１の実施形態に係る横型半導体装置１０においては、図２の（ｂ）、特に図３の（ｂ）に示すように、トレンチゲートにより、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ（ゲート部活性層Ｎ−厚みＴ１）、正孔が蓄積することとなり、当該領域の抵抗値を減少させるものである。
【００５３】
ここで、図３の（ａ）および（ｂ）を参照し、従来の横型半導体装置（上述した特許文献１に記載の横型半導体装置）と、本実施形態に係る横型半導体装置１０における電子電流の流れについて、より具体的に説明する。
【００５４】
まず、図２の（ａ）に示した従来の横型半導体装置を例に、図２の（ａ）の１１３ａで示した領域における電子電流の流れについて説明する。
【００５５】
従来の横型半導体装置の場合、ゲートポリ電極１０４に正電位を印加するとゲート酸化膜１０３の真下にチャネルが形成され、図３の（ａ）破線矢印で示してあるように、ドリフト層領域１０９ａからドリフト層領域１０９ｂに電子電流が流れる。
【００５６】
なお、このとき、幅Ｌａｃが小さすぎると、抵抗値Ｒａｃが増大してしまうため、一般的には幅Ｌａｃは、１．０μｍ〜２．０μｍ程度が好ましく、通常、この範囲で設計される。また、飽和電流を抑え短絡耐性を向上させるためには、幅Ｌｃｈは、１．５μｍ〜２．０μｍ程度が好ましく、一般的に、この範囲で設計され、極端に当該幅Ｌｃｈを小さくすることはできない。従って、幅１１３ａは、概ね２．５μｍ〜４．０μｍとなる（幅１１３ａ＝幅Ｌｃｈ＋幅Ｌａｃ）。
【００５７】
次に、図３の（ｂ）に示した本発明の第１の実施形態に係る横型半導体装置１０について、図２の（ｂ）の１１３ｂで示した領域における電子電流の流れについて説明する。
【００５８】
本発明の第１の実施形態に係る横型半導体装置１０においては、電子電流の流れは、図３の（ｂ）の破線矢印に示すようになり、幅Ｌａｃを小さくしたとしても抵抗値Ｒａｃ１、抵抗値Ｒａｃ２ともに増大しないため、当該幅Ｌａｃを０．２μｍ〜０．５μｍ程度とすることが可能となる。
【００５９】
なお、図３の（ａ）で示した幅Ｌｃｈは、図３の（ｂ）においては、幅Ｌｃｈ＝幅Ｌｃｈ１＋幅Ｌｃｈ２で表現できる。また、幅Ｌｃｈ１を約１．０μｍとすると、幅Ｌｃｈ２は約０．５μｍ〜１．０μｍとなる。従って、幅１１３ｂは、概ね０．７μｍ〜１．５μｍとなる（幅１１３ｂ＝幅Ｌｃｈ２＋幅Ｌａｃ）。
【００６０】
このように、本発明の第１の実施形態に係る横型半導体装置１０においては、メインボディ領域１０７とドリフト領域１０９との界面において、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域１０９の厚みＴ１を薄くでき（図１、図２の（ｂ）のゲート部活性層Ｎ−の厚みＴ１）、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることが可能となる。
【００６１】
さらに、上述したように従来の横型半導体装置に比べてセルピッチを縮小（幅１１３ａ＞幅１１３ｂ）することができるので、コレクタブレークダウン耐圧（ＢＶＣＥＯ）を低下させることなく、ターンオフスイッチング時間（ｔｆ）とコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）のトレードオフ特性を改善することができる。
【００６２】
なお、本発明の第１の実施形態に係る横型半導体装置１０、および後述する第２、３の実施形態に係る横型半導体装置と、従来の横型半導体装置のトレードオフ特性の比較については後述する。
【００６３】
［製造方法］
次に、図面を参照しつつ、本発明の第１の実施形態に係る横型半導体装置１０の製造方法を説明する。図４〜図６は、本発明の第１の実施形態に係る横型半導体装置１０の製造工程の一例を示した図である。
【００６４】
なお、以下の説明は、図４〜図６に従来の横型半導体装置（具体的には上述した特許文献１に記載の横型半導体装置）の製造工程の一例も示しつつ本発明の第１の実施形態に係る横型半導体装置１０の製造工程の一例について説明する。
【００６５】
さらに、以下の説明において、本発明の第１の実施形態に係る横型半導体装置のことを参照符号を付して横型半導体装置１０と記載し、単に横型半導体装置と記載するのは、本発明の第１の実施形態に係る横型半導体装置および従来の横型半導体装置のことを示す。
【００６６】
本発明の第１の実施形態に係る横型半導体装置１０の製造方法においては、上述したようにメインボディ領域１０７の下に配置されている埋め込み酸化膜、つまり、従来の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜２０１（図１０参照）を形成する工程を必要とせず、メインボディ領域１０７とドリフト領域１０９との界面おいて、埋め込み酸化膜２００に到達しないトレンチ型のゲート構造を採用していることに特徴がある。以下、発明の第１の実施形態に係る横型半導体装置１０の製造方法について説明するが、特にこれら上述した特徴について説明する。
【００６７】
横型半導体装置は、まず、図４の工程１に示すように、ＳＯＩ（Silicon On Insulator）ウェハを使用する。なお、支持基板１００は、例えば、ｐ型の不純物を含む。また、当該支持基板１００の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約１〜１００ｍΩ・ｃｍであることが好ましい。埋め込み酸化膜２００は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましい。なお、積層方向（縦方向）の厚さは、耐圧が７００Ｖ程度で約３．０μｍ〜５．０μｍ、耐圧が２０００Ｖ程度で約１０μｍ〜１５μｍとする。ドリフト領域１０９の厚みＴ２は２．０μｍ程度であり、注入される不純物（リン）の濃度は１e15cm-3程度である。
【００６８】
次に、図４の工程２の説明に進むが、上述したように、横型半導体装置１０の製造方法においては、当該工程２を必要としない。つまり、工程２は、具体的には、キャリア蓄積用埋め込み酸化膜２０１（図１０参照）を形成するための工程である。
【００６９】
ここで、図４の工程２について具体的に説明すると、例えば、ＳＩＭＯＸ（Separation by IMplanted Oxygen）法を応用した場合、まず、ドリフト領域１０９の表面にレジストを塗布し、高エネルギーで酸素（Ｏ２）のイオンを注入する（図４の工程２における酸素イオン注入工程）。その後、例えば、熱酸化装置を用いて、約１１００℃〜１３００℃、熱処理することによってキャリア蓄積用埋め込み酸化膜２０１を得る（図４の工程２における熱処理工程）。
【００７０】
次に、工程３に進んで、ドリフト領域１０９の表面部に、例えば、酸化シリコンの膜、つまりＬＯＣＯＳ酸化膜１０５を形成する。なお、ドリフト領域１０９の表面部から当該ドリフト領域１０９の内部までの当該ＬＯＣＯＳ酸化膜１０５の深さＴ３は、約０．３μｍ〜０．５μｍにするのが好ましい。
【００７１】
図５の工程４の説明に進んで、横型半導体装置１０において、ドリフト領域１０９の表面から埋め込み酸化膜２００に向けて、当該埋め込み酸化膜２００に到達しないゲート電極用のトレンチＴＬ１、およびＬＯＣＯＳ酸化膜１０５を貫通して埋め込み酸化膜２００に到達する素子分離電極用のトレンチＴＬ２を形成する。
【００７２】
ここで、上記工程４について具体的に説明する。より具体的には、図５の工程４は後述する工程４−１および工程４−２を備える。
【００７３】
図５に示すように、ＬＯＣＯＳ酸化膜１０５が形成された領域のＳｉ／ＳｉＯ２界面はアクティブ領域（ドリフト領域１０９）表面から深さＴ３だけ深い位置にある。
【００７４】
ここで、まず、上記ＬＯＣＯＳ酸化膜１０５に対してエッチング処理をする。より具体的には、ドリフト領域１０９表面から深さＴ３に達するまで上記ＬＯＣＯＳ酸化膜１０５をエッチングする。言い換えると、図５の工程４で示してあるように、ＬＯＣＯＳ酸化膜１０５表面から酸化膜２００に向けて、深さＴ４になるまで当該ＬＯＣＯＳ酸化膜１０５をエッチングする。なお図示は省略したが、この工程を工程４−１と称す。
【００７５】
そして、ドリフト領域１０９の表面上にレジストを塗布し、当該レジスト上に予め定められたピッチで、露光、現像することによりレジストに開口部を形成し、その後、ドライエッチング等により埋め込み酸化膜２００に向けて、トレンチＴＬ１とトレンチＴＬ２とを形成する。なお、トレンチＴＬ１とトレンチＴＬ２との形成は同時に開始し、掘削速度（掘削レート、エッチングレート）は同じとする。つまり、トレンチＴＬ１はドリフト領域１０９の表面から埋め込み酸化膜２００に向けて例えばエッチングすることにより形成され、トレンチＴＬ２はドリフト領域１０９の表面から深さＴ３ほど深い位置（上記工程４−１でエッチングした箇所）から埋め込み酸化膜２００に向けて例えばエッチングすることにより形成される。
【００７６】
その後、トレンチＴＬ２が埋め込み酸化膜２００に達した時点で、上述したトレンチＴＬ１とトレンチＴＬ２とを形成するためのエッチングを終了する。なお図示は省略したが、この工程を工程４−２と称す。
【００７７】
つまり、厚さＴ１と深さＴ３とを同じとした場合、ＬＯＣＯＳ酸化膜１０５をエッジングした後、トレンチＴＬ１とトレンチＴＬ２とを形成するために、同時に同じレートでエッチングを開始したとする。そして、トレンチＴＬ２が埋め込み酸化膜２００に到達した時点でトレンチＴＬ１およびトレンチＴＬ２の形成を停止する。これによって、トレンチＴＬ２が埋め込み酸化膜２００に達した時点で、埋め込み酸化膜２００に到達しない（ゲート部活性層Ｎ−の厚みＴ１を残した）トレンチＴＬ１が形成されることとなるので、トレンチＴＬ１とトレンチＴＬ２とを同時に形成することが可能となる。
【００７８】
なお、上記工程４−１は請求項に記載のエッチング工程の一例に、上記工程４−２は請求項に記載のトレンチ形成工程の一例に、それぞれ相当する。
【００７９】
次に、工程５において各種拡散層（傾斜濃度拡散層１１０、バッファ領域１１１）を一般的なイオン注入法により形成する。なお、傾斜濃度拡散層１１０における不純物の濃度は、例えば、８段階の濃度分布を有する。
【００８０】
次に、工程６において、具体的には、例えば、熱酸化処理等を行うことによりゲート酸化膜１０３を形成する。また、当該工程６においては、ゲート電極用のトレンチＴＬ１の側壁の酸化だけではなく、素子分離電極用のトレンチＴＬ２の側壁の酸化も兼ねる。なお、素子分離電極用のトレンチＴＬ２の側壁の酸化膜の厚みは、ゲート電極用のトレンチＴＬ１の側壁の酸化膜の厚みとなる。そのため、素子分離において高耐圧が必要な場合は、トレンチを複数本用意することで素子分離が可能となるが、横型半導体装置１０においては、素子分離電極用のトレンチＴＬ２が、メインボディ領域１０７の中に形成されており、当該メインボディ領域１０７は低電位となるため１本のトレンチで充分である。
【００８１】
次に、工程７において、例えば、トレンチＴＬ１およびトレンチＴＬ２の埋め込み性が良好となるように、ＣＶＤ（Chemical Vapor Deposition）法等により、当該各トレンチ内にＳｉ単結晶を堆積、成長させる。これによって、当該各トレンチそれぞれ同時にＳｉ単結晶は埋め込まれる。
【００８２】
図６の工程８の説明に進んで、上記工程７において堆積されたＳｉ単結晶をパターニングした後エッチングする。これによって、ゲートポリ電極１０４およびトレンチポリ電極１１２が形成される。
【００８３】
そして、工程９において、イオン注入によりコンタクトボディ領域１０１、エミッタ領域（エミッタＮ＋拡散層）１０２、コレクタ領域（コレクタＰ＋拡散層）１０６を形成する。
【００８４】
なお、説明は省略するが、以上説明した工程９の後、配線工程等を経て、第１の実施形態に係る横型半導体装置１０は製造される。
【００８５】
このように、横型半導体装置１０においては、従来の横型半導体装置に比べて、キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる。
【００８６】
具体的には、従来の横型半導体装置は、Ｐ型ボディ層１０７およびＮ型ドリフト層１０９ａ、１０９ｂのうち、Ｐ型ボディ層１０７側の下に配置されている埋め込み酸化膜２００の厚さを、Ｎ型ドリフト層１０９ａ、１０９ｂの残りの領域の下に配置されている埋め込み酸化膜２００の厚さより厚くする（キャリア蓄積用埋め込み酸化膜２０１）。これによって、Ｎ型ドリフト層領域１０９ｂと比較して、Ｎ型ドリフト層領域１０９ａがＰ型ボディ層１０７に抜けるホールが少なくなるため、オン抵抗を低減するものである（図１０参照）。
【００８７】
一方、横型半導体装置１０は、トレンチＴＬ１により、ドリフト領域１０９からメインボディ領域１０７に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである（図１参照）。
【００８８】
つまり、横型半導体装置において、キャリア蓄積用埋め込み酸化膜２０１を形成する工程より、トレンチを形成する工程の方が安価であるところ、本実施形態に係る横型半導体装置１０は、キャリア蓄積用埋め込み酸化膜２０１を形成する工程を必要としないので製造コストを削減することができ、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を低減することができる。
【００８９】
（第２の実施形態）
次に、本発明の第２の実施形態に係る横型半導体装置２０について説明する。
【００９０】
なお、以下の第２の実施形態に係る横型半導体装置２０については、上述した第１の実施形態に係る横型半導体装置１０と異なる点についてのみ説明する。
【００９１】
図７は、第２の実施形態に係る横型半導体装置２０の構成を示す要部断面図の一例を示す図である。
【００９２】
図７に示すように、第２の実施形態に係る横型半導体装置２０において、上述した第１の実施形態に係る横型半導体装置１０と異なる点は、エミッタ領域（エミッタＮ＋拡散層と称すこともある）１０２が、埋め込み酸化膜２００に向けて、より深部まで形成されている点である。より具体的には、埋め込み酸化膜２００表面から上記エミッタ領域１０２までの距離は、トレンチＴＬ１の底部から埋め込み酸化膜２００までの距離（厚さＴ１）より小さくなるように形成されている。
【００９３】
これによって、第２の実施形態に係る横型半導体装置２０においては、図３で示したＬｃｈ２のみのチャネルとすることができ、上述した第１の実施形態に係る横型半導体装置１０に対してチャネル長を短くすることができる。その結果、第１の実施形態に係る横型半導体装置１０より、より多くの電子電流をドリフト領域１０９に注入することが可能となり、従来の横型半導体装置と比較しても勿論のこと、第１の実施形態に係る横型半導体装置１０より、トレードオフ特性を改善することができる（詳細は後述）。
【００９４】
なお、上述したようなエミッタ領域１０２は、例えば、図６で示した第１の実施形態に係る横型半導体装置１０の製造方法の工程９におけるエミッタ領域１０２の（当該エミッタ領域１０２とトレンチＴＬ１とが交わるような）パターニングに変更することによって得られる。
【００９５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る横型半導体装置３０について説明する。
【００９６】
なお、以下の第３の実施形態に係る横型半導体装置３０についても、上述した第１の実施形態に係る横型半導体装置１０と異なる点についてのみ説明する。
【００９７】
図８は、第３の実施形態に係る横型半導体装置３０の構成を示す要部断面図の一例を示す図である。
【００９８】
図８に示すように、第３の実施形態に係る横型半導体装置３０において、上述した第１の実施形態に係る横型半導体装置１０と異なる点は、当該第１の実施形態に係る横型半導体装置１０の構成において、キャリア蓄積層領域（キャリア蓄積用Ｎ層）１１４を追加した点である。
【００９９】
これによって、第１の実施形態に係る横型半導体装置１０と比較して、正孔がドリフト領域１０９からメインボディ領域１０７に抜けにくくなり、キャリア蓄積効果が向上する。その結果、上述した第２の実施形態に係る横型半導体装置２０と比較すると、トレードオフ特性をさらに改善することができる（詳細は後述）。
【０１００】
また、上述したキャリア蓄積層領域１１４は、例えば、図５で示した第１の実施形態に係る横型半導体装置１０の製造方法の工程５において、キャリア蓄積層領域１１４を形成するためのイオン注入を行えばよい。なお、キャリア蓄積層領域１１４を形成する場合、当該キャリア蓄積層領域１１４の不純物濃度は高濃度で、幅は広いことが好ましい。具体的には、例えば、７００Ｖ程度のブレークダウン耐圧が必要な場合、幅は約１．０μｍ、不純物濃度は1〜3e17cm-3程度が好適である。
【０１０１】
次に、上述した第１〜第３にそれぞれに係る横型半導体装置と、従来の横型半導体装置とのトレードオフ特性を図９に示し比較する。
【０１０２】
図９は、各実施形態に係る横型半導体装置および従来の横型半導体装置のコレクタ−エミッタ間飽和電圧（ＶＣＥｓａｔ）−ターンオフスイッチング時間（ｔｆ）特性を示す図である。図９において、横軸はＶＣＥｓａｔを任意単位（Arbitrary Unit：Ａ．Ｕ）で示しており、縦軸はｔｆを任意単位で示している。各実施形態に係る横型半導体装置のトレードオフ特性はそれぞれ実線によって示し、従来の横型半導体装置のトレードオフ特性は破線によって示した。
【０１０３】
まず、図９に示すように、第１の実施形態に係る横型半導体装置１０は、従来の横型半導体装置に比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が大きく改善されていることが分かる。また、第２の実施形態に係る横型半導体装置２０は、第１の実施形態に係る横型半導体装置１０と比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が改善されていることが分かる。さらに、第３の実施形態に係る横型半導体装置３０は、第２の実施形態に係る横型半導体装置２０と比べてｔｆとＶＣＥｓａｔとのトレードオフ特性が改善されていることが分かる。  
【０１０４】
上記実施形態で説明した態様は、単に具体例を示すものであり、本願発明の技術的範囲を何ら限定するものではない。よって、本願の効果を奏する範囲において、任意の構成を採用することが可能である。
【産業上の利用可能性】
【０１０５】
本発明に係る、横型半導体装置およびその製造方法は、簡易な方法でオン抵抗を、より低減することのできる横型絶縁ゲートバイポーラトランジスタ等として利用できる。
【符号の説明】
【０１０６】
１０…第１の実施形態に係る横型半導体装置
２０…第２の実施形態に係る横型半導体装置
３０…第３の実施形態に係る横型半導体装置
１００…単結晶シリコン支持基板
１０１…コンタクトボディ領域（ボディＰ＋拡散層）
１０２…エミッタ領域（エミッタＮ＋拡散層）
１０３…ゲート酸化膜
１０４…ゲートポリ電極
１０５…ＬＯＣＯＳ酸化膜
１０６…コレクタ領域（コレクタＰ＋拡散層）
１０７…メインボディ領域（ボディＰ＋拡散層）
１０９…Ｎ型ドリフト層
１０９ａ…Ｎ型ドリフト層領域１
１０９ｂ…Ｎ型ドリフト層領域２
１１０…傾斜濃度拡散層
１１１…バッファ領域（バッファＮ拡散層）
１１２…トレンチポリ電極
２００…埋め込み酸化膜
３００…単結晶の半導体層
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法であって、
前記横型半導体装置は、埋め込み酸化膜とドリフト領域とを含む半導体層を備え、
前記製造方法は、前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているＬＯＣＯＳ酸化膜を予め定められた深さまでエッチングするエッチング工程と、
前記ドリフト領域から前記埋め込み酸化膜に向けて形成される第１のトレンチと前記エッチング工程でエッチングされた箇所から前記埋め込み酸化膜に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、前記第２のトレンチが前記埋め込み酸化膜に達した時点で前記第１のトレンチおよび前記第２のトレンチの形成を停止するトレンチ形成工程とを備える、横型半導体装置の製造方法。
【手続補正書】
【提出日】平成25年12月4日(2013.12.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第６の局面は、ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法である。なお、上記横型半導体装置は、埋め込み酸化膜（２００）とドリフト領域（１０９）とを含む半導体層を備える。そして、上記製造方法は、ドリフト領域（１０９）の表面から予め定められた深さまでが埋没されるようにドリフト領域（１０９）の表面部に形成されているＬＯＣＯＳ酸化膜（１０５）を、ＬＯＣＯＳ酸化膜（１０５）の表面から、ドリフト領域（１０９）の表面からの前記予め定められた深さまでエッチングするエッチング工程と、ドリフト領域（１０９）から埋め込み酸化膜（２００）に向けて形成される第１のトレンチとエッチング工程でエッチングされた箇所から埋め込み酸化膜（２００）に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、第２のトレンチが埋め込み酸化膜（２００）に達した時点で第１のトレンチおよび第２のトレンチの形成を停止するトレンチ形成工程とを備える。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon on Insulator）基板上に構成された横型半導体装置の製造方法であって、
前記横型半導体装置は、埋め込み酸化膜とドリフト領域とを含む半導体層を備え、
前記製造方法は、前記ドリフト領域の表面から予め定められた深さまでが埋没されるように前記ドリフト領域の表面部に形成されているＬＯＣＯＳ酸化膜を、前記ＬＯＣＯＳ酸化膜の表面から、前記ドリフト領域の表面からの前記予め定められた深さまでエッチングするエッチング工程と、
前記ドリフト領域から前記埋め込み酸化膜に向けて形成される第１のトレンチと前記エッチング工程でエッチングされた箇所から前記埋め込み酸化膜に向けて形成される第２のトレンチとを同時に同じ掘削速度で形成し、前記第２のトレンチが前記埋め込み酸化膜に達した時点で前記第１のトレンチおよび前記第２のトレンチの形成を停止するトレンチ形成工程とを備える、横型半導体装置の製造方法。
【国際調査報告】
2012107954.tif 000013
2012107954.tif 000014
2012107954.tif 000015