(57)【要約】  本発明の固体撮像装置は、半導体基板（３１）、複数の画素（１１）及び列信号線（１４１）を備え、画素（１１）は増幅トランジスタ（１１３）、選択トランジスタ（１１５）、リセットトランジスタ（１１７）及び光電変換部（１１１）を有し、光電変換部（１１１）は、光電変換膜（４５）、透明電極（４７）、画素電極（４６）及び蓄積ダイオードを有し、画素電極（４６）及び蓄積ダイオードは増幅トランジスタ（１１３）のゲートに接続され、増幅トランジスタ（１１３）ではソースが列信号線（１４１）と接続されドレインが電源線と接続され、リセットトランジスタ（１１７）ではソースが画素電極（４６）と接続され、選択トランジスタ（１１５）は増幅トランジスタ（１１３）のソースと列信号線（１４１）との間に挿入され、増幅トランジスタ（１１３）の閾値電圧は蓄積ダイオードの電圧よりも低い。
2012147302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
前記画素の列ごとに形成された垂直信号線とを備え、
前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板上方に形成された光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記光電変換膜の下方に形成された画素電極と、前記画素電極に接続された蓄積ダイオードとを有し、
前記画素電極及び前記蓄積ダイオードは、前記増幅トランジスタのゲートに接続され、
前記増幅トランジスタでは、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
前記リセットトランジスタでは、ソースが前記画素電極と接続され、
前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に挿入され、
前記増幅トランジスタの閾値電圧は、前記蓄積ダイオードの電圧よりも低い
固体撮像装置。
【請求項２】
前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間に挿入され、
前記電源線は、前記選択トランジスタがオンしている期間において所定の電圧を供給し、前記選択トランジスタがオフしている期間において前記所定の電圧より低い電圧を供給する
請求項１に記載の固体撮像装置。
【請求項３】
前記所定の電圧より低い電圧は、前記リセットトランジスタ及び前記選択トランジスタがオンしている期間において前記増幅トランジスタから前記垂直信号線に出力される電圧よりも低い
請求項２に記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、さらに、前記垂直信号線と固定電位との間に挿入された負荷トランジスタを備え、
前記選択トランジスタは、前記増幅トランジスタのドレインと前記電源線との間に挿入され、
前記選択トランジスタがオフしている期間では、前記負荷トランジスタがオフし、前記垂直信号線の電圧が前記増幅トランジスタのドレインの電圧よりも低い
請求項１に記載の固体撮像装置。
【請求項５】
前記固定電位は、負電位である
請求項４に記載の固体撮像装置。
【請求項６】
前記リセットトランジスタのドレインは、反転増幅器を介して、前記垂直信号線と接続されている
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
請求項１〜６のいずれか１項に記載の固体撮像装置を備える
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。【０００３】
しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μｍの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成する光電変換部としてのフォトダイオードの深さを３．５μｍ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μｍ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなって１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。【０００４】
第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、電荷転送に関わる雑音がほとんど発生せず、埋め込みフォトダイオードは広く固体撮像装置に採用されている。しかし、埋め込みフォトダイオードでは、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジタルカメラにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μｍ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。【０００５】
なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、この構造でも画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。【０００６】
これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５８−０５００３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の積層型の固体撮像装置に用いる画素の電荷検出回路が増幅トランジスタ、リセットトランジスタ及び選択トランジスタの３つのトランジスタで構成されている場合を考える。【０００９】
この構成では、積層された光電変換膜で得られる信号電荷が電子である場合、光電変換膜に接続する容量（以下、蓄積ダイオードという）の電圧は光入射量に比例して低くなるが、光入射していない初期化電圧は高い設定となる。従って、蓄積ダイオードのＰＮ接合の印加電圧差が大きくなり、暗電流が発生しやすい。この暗電流は、光が入射していない暗時から、微弱な光が入射している低照度下では、視覚的に目立ちやすく、信号成分に対するノイズ成分も大きくなりＳＮも悪化する。【００１０】
また、正孔を信号電荷として取り扱う場合は、リセットトランジスタと接続されたリセットドレイン線の電圧を低い電圧に設定する必要があるため、光が入射していない暗時から、微弱な光が入射している低照度下では、電子を信号電荷として取り扱う場合に比べると、暗電流は抑止できることになる。しかしながら、低電圧の蓄積ダイオードから正常に信号検出できる画素回路を備えることに課題が残る。【００１１】
そこで、本発明は、かかる問題点に鑑み、積層型の構成において暗電流の増加を抑圧することが可能な固体撮像装置及びそれを用いたカメラシステムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の一態様に係る固体撮像装置は、半導体基板と、前記半導体基板に行列状に配置された複数の画素と、前記画素の列ごとに形成された垂直信号線とを備え、前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタ及び光電変換部を有し、前記光電変換部は、前記半導体基板上方に形成された光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記光電変換膜の下方に形成された画素電極と、前記画素電極に接続された蓄積ダイオードとを有し、前記画素電極及び前記蓄積ダイオードは、前記増幅トランジスタのゲートに接続され、前記増幅トランジスタでは、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、前記リセットトランジスタでは、ソースが前記画素電極と接続され、前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に挿入され、前記増幅トランジスタの閾値電圧は、前記蓄積ダイオードの電圧よりも低いことを特徴とする。【００１３】
この態様によれば、増幅トランジスタの閾値電圧は蓄積ダイオードの電位よりも低く設定されているため、蓄積ダイオードのＰＮ接合に印加する電圧を低い値に設定できる。その結果、積層型の構成において暗電流の増加を抑圧することができる。【００１４】
ここで、前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間に挿入され、前記電源線は、前記選択トランジスタがオンしている期間において所定の電圧を供給し、前記選択トランジスタがオフしている期間において前記所定の電圧より低い電圧を供給してもよい。【００１５】
この態様によれば、蓄積ダイオードの電圧上昇が小さくなるので、暗電流増加を抑圧できる。【００１６】
また、前記所定の電圧より低い電圧は、前記リセットトランジスタ及び前記選択トランジスタがオンしている期間において前記増幅トランジスタから前記垂直信号線に出力される電圧よりも低くてもよい。【００１７】
この態様によれば、蓄積ダイオードの電圧上昇は発生しないので、暗電流増加をさらに抑圧できる。【００１８】
また、前記固体撮像装置は、さらに、前記垂直信号線と固定電位との間に挿入された負荷トランジスタを備え、前記選択トランジスタは、前記増幅トランジスタのドレインと前記電源線との間に挿入され、前記選択トランジスタがオフしている期間では、前記負荷トランジスタがオフし、前記垂直信号線の電圧が前記増幅トランジスタのドレインの電圧よりも低くてもよい。【００１９】
この態様によれば、蓄積ダイオードの電圧上昇が小さくなるので、暗電流増加を抑圧できる。【００２０】
また、前記固定電位は、負電位であってもよい。【００２１】
この態様によれば、蓄積ダイオードの電圧上昇は発生しないので、暗電流増加をさらに抑圧できる。【００２２】
また、本発明の一態様に係るカメラシステムは、上記固体撮像装置を用いることを特徴とする。【００２３】
この態様によれば、高画質なカメラシステムを提供できる。
【発明の効果】
【００２４】
本発明によれば、積層された光電変換膜で得られる信号電荷を暗電流の少ない蓄積ダイオードを使って検出することができる。暗電流及びキズを低減し、画質を飛躍的に向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の第１の実施形態に係る積層型固体撮像装置の概略構成を示す図である。
【図２】図２は、同実施形態に係る固体撮像装置の画素の構造を示す断面図である。
【図３Ａ】図３Ａは、同実施形態に係る固体撮像装置の最も基本的な撮像動作を示すタイミングチャートである。
【図３Ｂ】図３Ｂは、同実施形態に係る固体撮像装置の画素の電位（図２のＸ−Ｙ線に沿った部分における電位）を示す図である。
【図４Ａ】図４Ａは、同実施形態に係る固体撮像装置の詳細な回路構成を示す図である。
【図４Ｂ】図４Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。
【図５Ａ】図５Ａは、同実施形態に係る固体撮像装置の変形例のリセット周波数ｆに対するリセット雑音Ｅｎを示す図である。
【図５Ｂ】図５Ｂは、同変形例に係る固体撮像装置の基本的な撮像動作を示すタイミングチャートである。
【図６】図６は、同変形例に係る固体撮像装置のリセットトランジスタの抵抗値Ｒの帯域とリセット雑音Ｅｎの関係を示す図である。
【図７】図７は、同変形例に係る固体撮像装置の全体構成を示す図である。
【図８Ａ】図８Ａは、同実施形態に係る固体撮像装置の比較例の１フレームの画素信号を読み出す構成を示す図である。
【図８Ｂ】図８Ｂは、同比較例に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。
【図９Ａ】図９Ａは、本発明の第２の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。
【図９Ｂ】図９Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、駆動信号ＬＧＣＥＬＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。
【図１０Ａ】図１０Ａは、本発明の第３の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。
【図１０Ｂ】図１０Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、駆動信号ＬＧＣＥＬＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。
【図１１】図１１は、本発明の第４の実施形態に係る積層型固体撮像装置のチップ構成を示す図である。
【図１２】図１２は、同実施形態に係る画素部およびその周辺回路の構成の詳細を示す図である。
【図１３】図１３は、同実施形態に係る固体撮像装置の動作を説明するための回路図である。
【図１４】図１４は、同実施形態に係固体撮像装置の動作を説明するためのタイミングチャートである。
【図１５】図１５は、比較例としての固体撮像装置の動作を説明するためのタイミングチャートである。
【図１６】図１６は、比較例としての固体撮像装置および同実施の形態に係る固体撮像装置におけるリセット信号の波形を示す図である。
【図１７】図１７は、本発明の第５の実施形態に係る撮像装置の全体構成を示す図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る積層型固体撮像装置の概略構成を示す図であり、図２は図１の画素１１の構造を示す断面図である。
【００２７】
固体撮像装置は、シリコンからなる半導体基板３１と、半導体基板３１に行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部（行走査部とも呼ぶ）１３と、画素１１の信号を順次水平出力端子１４２へ読み出す水平走査部（列走査部、水平信号読み出し部とも呼ぶ）１５と、画素１１の列毎に形成された列信号線（垂直信号線）１４１と、電源端子１４３及び列信号線１４１に接続されたフィードバック回路（反転増幅器）２３及び列信号処理部２１と、フィードバック回路２３の出力信号を対応する列の画素１１にフィードバックするために列毎に設けられたフィードバック線１２６とを備えている。なお、図１において、画素１１は「２行２列」分だけを記載しているが、行数及び列数は任意に設定してよい。
【００２８】
また、各画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ドレインが光電変換部１１１と接続されたリセットトランジスタ１１７と、増幅トランジスタ１１３と直列に接続された選択トランジスタ１１５とを有している。リセットトランジスタ１１７のドレインは、反転増幅器を介して、列信号線１４１と接続されている。
【００２９】
光電変換部１１１は、図２に示すように、半導体基板３１上方に形成され、入射光を光電変換するアモルファスシリコン等からなる光電変換膜４５と、光電変換膜４５の下方つまり半導体基板３１側の下面に形成された画素電極４６と、光電変換膜４５の上方つまり画素電極４６と反対側の上面に形成された透明電極４７と、画素電極４６に接続されたＦＤ（フローティングディフュージョン）である蓄積ダイオードとを有する。
【００３０】
半導体基板３１内には、増幅トランジスタ１１３、選択トランジスタ１１５及びリセットトランジスタ１１７が形成されている。増幅トランジスタ１１３は、ゲート電極４１と、ドレインである拡散層５１及びソースである拡散層５２とを有している。選択トランジスタ１１５は、ゲート電極４２と、ドレインである拡散層５２及びソースである拡散層５３とを有している。増幅トランジスタ１１３のソースと選択トランジスタ１１５のドレインとは、共通の拡散層５２である。リセットトランジスタ１１７は、ゲート電極４３と、ドレインである拡散層５４及びソースである拡散層５５とを有している。拡散層５１と拡散層５４とは素子分離領域３３により分離されている。
【００３１】
増幅トランジスタ１１３、選択トランジスタ１１５及びリセットトランジスタ１１７は、Ｎ型ＭＯＳトランジスタにより構成されている。
【００３２】
半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換膜４５が形成されている。画素電極４６は、コンタクト３６を介して増幅トランジスタ１１３のゲート電極４１及びリセットトランジスタ１１７のソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。蓄積ダイオードは増幅トランジスタ１１３のゲートに接続されている。選択トランジスタ１１５は、増幅トランジスタ１１３のソースと列信号線１４１との間に挿入されている。
【００３３】
光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のドレインと、光電変換部制御線１３１との間に接続されている。増幅トランジスタ１１３は、画素電極４６に接続されたゲートを有し、画素電極４６の電位に応じた信号電圧を、選択トランジスタ１１５を介して列信号線１４１に出力する。リセットトランジスタ１１７のソースは画素電極４６に接続され、ドレインは対応するフィードバック線１２６に接続されている。選択トランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のゲートは、リセット制御線１２３を介して垂直走査部１３と接続されている。アドレス制御線１２１及びリセット制御線１２３は画素１１の行ごとに設けられている。増幅トランジスタ１１３のドレインは、電源線１２５に接続され、ソースは列信号線１４１と接続されている。本実施の形態では、リセットトランジスタ１１７がｎ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが正パルス（上向きのパルス）である。選択トランジスタ１１５及びリセットトランジスタ１１７のオンオフ動作は、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬを介して垂直走査部１３により制御される。
【００３４】
光電変換部制御線１３１は、全画素１１に共通となっている。列信号線１４１は、画素１１の列ごとに設けられ、列信号処理部２１を介して水平走査部１５と接続されている。列信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及び、アナログ／デジタル変換等を行う。
【００３５】
また、列ごとに設けられた列信号線１４１には、フィードバック回路２３がそれぞれ接続されており、フィードバック回路２３には、基準電圧端子１３３により全画素共通の基準電圧（ＶＲ）１３３も入力されており、フィードバック回路２３の出力はリセットトランジスタ１１７のソースに接続されている。フィードバック回路２３は、選択トランジスタ１１５とリセットトランジスタ１１７とが導通状態にある時、選択トランジスタ１１５の出力を受け取り、増幅トランジスタ１１３のゲート電位が、一定になるように、フィードバック動作する。この時、フィードバック回路２３の出力は、０Ｖもしくは、０Ｖ近傍の正電圧となる。
【００３６】
図３Ａは、図１の固体撮像装置の最も基本的な撮像動作を示すタイミングチャートである。なお、同図のＳＥＬ１は、１行目の行選択信号（アドレス制御線１２１を介して供給される信号）を示す。ＲＳＴ１は、１行目の行リセット信号（リセット制御線１２３を介して供給される信号）を示す。ＳＥＬ２も、ＲＳＴ２も、対応する行が異なる点以外同様である。１水平周期は、行選択信号が有効になってから、次の行の行選択信号が有効になるまで（ＳＥＬ１の立ち上がりからＳＥＬ２の立ち上がりまで）の期間であり、１行分の画素１１から信号電圧を読み出すのに要する期間である。１垂直周期は、全行の画素１１から信号電圧を読み出すのに要する期間である。
【００３７】
フィードバック動作は、行選択信号と行リセット信号とが同時に有効になったときに起こる。つまり、選択トランジスタ１１５とリセットトランジスタ１１７とが同時にオンのとき起こる。垂直走査部１３は、画素１１からの信号読み出しの後にリセット（フィードバック動作）を行うように制御する。まず、選択トランジスタ１１５のゲートに行選択信号を有効にすることにより、増幅トランジスタ１１３の出力信号を列信号線１４１に出力し、次に、行選択信号が有効になってから一定時間遅れて行リセット信号を有効にすることにより、フィードバック回路２３の出力をリセットトランジスタ１１７を介して画素電極４６にフィードバックする。
【００３８】
このフィードバック動作により、リセットトランジスタ１１７で信号電荷をリセットするときに発生するリセット雑音は抑圧され、次の信号電荷にリセット雑音が重畳されることが軽減されるので、ランダム雑音を抑圧することが出来る。
【００３９】
図３Ｂは、図２のＸ−Ｙ線に沿った部分における電位を示す図である。
【００４０】
まず、信号がない状態（リセットされている状態）においては、蓄積ダイオードである拡散層５４の電位は、ほぼ０Ｖであり若干の逆バイアスが印加されている。逆バイアスが熱雑音によって生じる２５ｍＶ程度である場合には蓄積ダイオードの電荷の一部が基板側に抜けてしまうおそれがある。このため、信号電荷を蓄積する期間に印加する逆バイアスは、約０．１Ｖ以上とすることが好ましい。蓄積ダイオードの電位を０Ｖ近傍とすることにより、蓄積ダイオードと半導体基板３１との間に流れる逆方向リーク電流（暗電流）を小さくすることができる。一方、透明電極４７には正電圧が印加されている。透明電極４７の上部から入射した光は透明電極４７を通過して光電変換膜４５に入射し、ここで電子正孔対に変換される。変換された電子正孔対のうちの電子は透明電極４７側に移送され透明電極４７と接続された電源（図示せず）に流れる。正孔は信号電荷として拡散層５４側に移送されここに蓄積される。このため、拡散層５４の電位は＋方向に変化し、拡散層５４と半導体基板３１との間に電圧が加わる。これにより、拡散層５４と半導体基板３１との間に逆方向リーク電流（暗電流）が流れ雑音となる。しかし、信号がある状態では雑音は目立たないので問題とならない。
【００４１】
拡散層５４に蓄積された正孔により＋側に変化した電圧は増幅トランジスタ１１３のゲート電極４１に伝達され、増幅トランジスタ１１３により増幅された信号は選択トランジスタ１１５を介して列信号線１４１に出力される。
【００４２】
一般的な固体撮像装置では、マイナスの電荷を持った電子を拡散層に蓄積させるために、リセットトランジスタ１１７のゲートには、振幅の高いリセット信号を印加させる必要があったが、図３Ｂの信号読み出し構成にすると、プラスの電荷を持った正孔を拡散層５４に蓄積させるので、リセットトランジスタのゲートには小振幅のリセット信号の印加をすればよい。
【００４３】
図４Ａは、図１の固体撮像装置の詳細な回路構成を示す図である。図４Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。図４Ａにおいて、増幅トランジスタ１１３はソースフォロア回路（以降ＳＦ回路）を構成している。なお、図４Ｂにおいて、時刻ｔ０からｔ４までは画素信号（蓄積電荷）を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ４からｔ５までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。このとき、電荷蓄積期間は、電子シャッタ動作やフレーム速度によって変化するものである。また、図４Ｂにおいて、Ａは「ＶＤＤをノードＡと同じ電圧以下に下げることで、カップリングにより上昇したＦＤ電位を元に戻す。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「電荷蓄積期間はＳＦ非動作なので、増幅トランジスタのゲート容量が動作に影響する。カップリングによるＦＤ電位上昇がないので、暗電流を抑止できる。」ことを示している。
【００４４】
先にも記述したとおり、画質を悪化させる原因である暗電流は、蓄積ダイオードのＰＮ接合に印加する電圧差が大きいと増加する。図４Ｂでは、リセットトランジスタ１１７をオンにして、画素電極４６に接続する蓄積ダイオードのＮ型拡散層（拡散層５４）をリセットドレイン電圧（フィードバック線１２６の電位）に初期化する際に、リセットドレイン電圧をＧＮＤレベル付近（図４Ｂでは０．２Ｖ）に設定している。蓄積ダイオードのＰＮ接合に印加する電圧のうちＰ型拡散層（半導体基板３１）は通常ＧＮＤレベルに接続しているので、この設定にすれば、初期化時に大きな電圧差は生じない。このため、蓄積ダイオードの暗電流が小さくなり、暗時および低照度時のノイズや白キズが目立たなくなるところが優位になる。蓄積ダイオードの電位変動を検出する増幅トランジスタ１１３は、リセットドレイン電圧のＧＮＤレベルから変化する電圧に対して動作しなければならないため、増幅トランジスタ１１３に使うＮ型ＭＯＳトランジスタの閾値電圧は、電荷読出期間及び電荷蓄積期間における蓄積ダイオードのＰＮ接合の電圧（蓄積ダイオードの電位）よりも低く設定されている。
【００４５】
本実施形態に係る固体撮像装置は、光吸収係数が大きな光電変換部を用いているので、量子化効率が格段に良く、従ってランダム雑音が下がった時の効果が非常に大きい。
【００４６】
また、本実施形態に係る固体撮像装置は、光電変換部の面積を小さく出来るので、回路的に変換ゲインを大きく出来るので、ランダム雑音が下がった時の効果が格段に大きい。さらに、構造的に、半導体基板内で光電変換が行われないので、ランダム雑音が抑圧された時の効果が格段に大きい。
【００４７】
さらに、各列信号線上の反転増幅器を用いてフィードバック動作をさせることにより、積層型の固体撮像装置のリセット雑音の抑圧が可能となり、リセット雑音が重畳された信号電荷を読み出すことも軽減するので、ランダム雑音を抑圧することが出来る。
【００４８】
（変形例）
本実施形態の固体撮像装置では、光電導膜積層センサにおけるリセット雑音の抑圧が出来るが、さらにリセット雑音を抑圧する手段がある。本実施形態のリセット雑音はｋＴＣ雑音と呼ばれ、その電圧（Ｅｎ）は以下の式（１）で表される。
【００４９】
Ｅｎ２＝  ｋＴ／Ｃ
Ｅｎ  ＝  √（ｋＴ／Ｃ）＝  √（４ｋＴＲΔｆ）  ・・・（１）
【００５０】
ｋはボルツマン定数、Ｔは絶対温度（Ｋ）、Ｒはリセットトランジスタ１１７の抵抗値（Ω）、Ｃはリセットトランジスタ１１７の寄生容量（Ｆ）、Δｆはリセットトランジスタ１１７のリセット周波数（Ｈｚ）で示され、（１）式より、リセットトランジスタ１１７で発生するリセット雑音の電圧（Ｅｎ）は、４ｋＴＲを定数とすると、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）によって、限定されることがわかる（つまりΔｆが小さければ、Ｅｎも小さくなる。）。ここで、リセット周波数は、主に、行リセット信号に含まれるパルスの後縁に含まれる周波数成分をいう。図５Ａは、リセット周波数ｆに対するリセット雑音Ｅｎを示す図である。
【００５１】
５０１がリセットトランジスタ１１７のリセット周波数を横軸に記した時のリセット雑音電圧（Ｅｎ）で、５０２がフィードバック回路２３のフィードバック周波数帯域で、５０１と５０２が交わっている領域５０３が抑圧可能なリセット雑音の領域で、５０４が抑圧しきれないリセット雑音の領域となる。
【００５２】
ここで、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は（１）式より下記の式で表される。
【００５３】
Δｆ  ＝  １／（４ＣＲ）  ・・・（２）
【００５４】
リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は、（２）式より時定数１／ＣＲで表現出来るが、リセットトランジスタ１１７の寄生容量Ｃは本実施形態で軽減が可能であるので無視すると、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は、リセットトランジスタ１１７の抵抗値Ｒによって限定される。
【００５５】
つまり抵抗値Ｒが大きいほどΔｆは小さくなり、これは周波数ｆが遅いこと（低周波数である）を意味する。ここで、リセットトランジスタ１１７の抵抗値Ｒとは、リセットトランジスタ１１７の「導通のしにくさ」を表し、これはリセットトランジスタ１１７のゲートにかかるリセット信号の帯域幅に置き換えることが出来る（抵抗値Ｒが大きいほど、リセットにかかる時間が長くなる。）。
【００５６】
図５Ｂは、本変形例における固体撮像装置の基本的な撮像動作を示すタイミングチャートである。同図は、図３Ａと比べて、行リセット信号のリセットパルスの立ち下がりエッジに傾斜が付与されている点が異なっている。なお、図５Ｂでは、リセットパルスの立ち上がりエッジにも傾斜が付与されている。また、傾斜したエッジをもつリセットパルスの振幅が小さい点は図３Ａと同様である。
【００５７】
このように、行リセット信号の立ち下がりエッジに傾斜が付与されている。言い換えれば、急峻な立ち下がりと比べて図５Ｂの立ち下がりエッジに含まれる周波数成分の帯域が狭くなっている。これにより、立ち下がりエッジに起因するランダムノイズの発生を抑制することができる。また、行リセット信号の振幅が小さく、エッジに傾斜が付与されるので、リセットトランジスタ１１７は、オンとオフの２状態を持つ単純なスイッチとして動作するのではなく、オンからとオフまで抵抗値が連続的に変化するスイッチとして動作する。
【００５８】
図６にリセットトランジスタ１１７の抵抗値Ｒの帯域とリセット雑音Ｅｎの関係を図示した。横軸に時間ｔをとった場合、リセットトランジスタ１１７の抵抗値Ｒが大きい場合（ａ）は、６０１のように、リセットトランジスタ１１７のゲートにかかるリセット信号が鈍ったようになり、リセット信号のハイ（Ａボルト）の期間はｔ１と表すことができる。逆にリセットトランジスタ１１７の抵抗値Ｒが小さい場合（ｂ）は、６０２のように、リセットトランジスタ１１７のゲートにかかるリセット信号が急峻になり、リセット信号のハイ（Ａボルト）の期間はｔ２と表すことができる。
【００５９】
これを図５Ａと同じように横軸に周波数ｆをとると、リセットトランジスタ１１７の抵抗値Ｒが大きい場合（ａ）は、リセット雑音（Ｅｎ）は６０３のようにフィードバック回路２３のフィードバック周波数帯域（５０２）内に入る可能性が高くなり、本実施形態のフィードバック回路によって、リセット雑音は抑圧されやすくなり、リセットトランジスタ１１７の抵抗値Ｒが小さい場合（ｂ）は、リセット雑音（Ｅｎ）は６０４のようにフィードバック回路２３のフィードバック周波数帯域（５０２）内に入らない帯域（６０６）が出てくる可能性が高くなり、リセット雑音は抑圧されにくくなる。なお、６０５はリセット雑音（Ｅｎ）が抑圧される領域で６０３と６０４の面積は同じである。
【００６０】
つまり、リセットトランジスタ１１７のゲートに入力するリセット信号のリセット帯域をｔ１のようにｔ２より長くすれば、リセットトランジスタ１１７で発生するリセット雑音を抑圧できることがわかる。
【００６１】
図７は本変形例に係る固体撮像装置の全体構成を示す図である。
【００６２】
この固体撮像装置は、図１の本実施形態の固体撮像装置に対し、リセット信号制御素子１５１が追加された点が主に異なっている。
【００６３】
リセット信号制御素子１５１は、リセットトランジスタ１１７のゲートに印加すべき行リセット信号の波形を調整する波形調整部である。リセット信号制御素子（波形調整部）１５１は、行リセット信号に含まれるリセットパルスの立ち下がりエッジに傾斜を付与するよう波形を調整し、リセットトランジスタ１１７のゲートに供給する。言い換えれば、リセット信号制御素子（波形調整部）１５１は、行リセット信号中の立ち下がりエッジが有する周波数帯域を調整する。
【００６４】
（比較例）
本実施形態を例にとると、蓄積ダイオードの電位を検出している電荷読出期間は、増幅トランジスタ１１３はソースフォロアとして回路動作しているため蓄積ダイオードの電位に影響は出ないが、検出していない期間は、増幅トランジスタ１１３のソースとドレインの影響が蓄積ダイオードの電位に強くでる。その原理を図８Ａ及び図８Ｂの駆動で説明する。わかりやすくするため、信号電荷として正孔を取り扱う場合を想定して以下を記述する。
【００６５】
図８Ａは、１フレームの画素信号を読み出す構成を示す図である。図８Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線１２５の電位ＶＤＤ並びにＦＤの電位の時間変化を示す図である。なお、図８Ｂにおいて、時刻ｔ０からｔ３までは電荷読出期間であり、時刻ｔ３からｔ４までは電荷蓄積期間である。また、図８Ａ及び図８Ｂの駆動が行われる画素の構成は図４Ａと同様であるが、増幅トランジスタ１１３の構成は異なる。また、図８Ｂにおいて、Ａは「この電圧ΔＶはＦＤの暗電流によるもの。」であることを示しており、Ｂは「カップリング発生したＦＤ電位変化（理想的な傾きよりも暗電流分傾きが急）」であることを示しており、Ｃは「理想的なＦＤ電位変化」を示しており、Ｄは「電荷蓄積期間はＳＦ非動作なので、増幅トランジスタのゲート容量が動作に影響する。カップリングによるＦＤ電位上昇で、暗電流増大。」を示し、Ｅは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示している。
【００６６】
時刻ｔ０にて、行選択信号ＳＥＬをハイレベルにして、選択トランジスタ１１５をオンにし、蓄積電荷によって高くなったＦＤの電位を列信号線１４１に読み出す。
【００６７】
時刻ｔ１にて、行リセット信号ＲＥＳＥＴをハイレベルにして、リセットトランジスタ１１７をオンにし、フィードバック線１２６で設定されたＦＤの電位を列信号線１４１に読み出す。列信号線１４１にはＣＤＳ（相関二重サンプリング回路）が接続されており、先ほどの２つのＦＤの電位（蓄積電荷によって高くなったＦＤの電位とフィードバック線１２６で設定されたＦＤの電位）を差分して外部出力する。ここまではＳＦ回路が動作状態にある。
【００６８】
時刻ｔ２にて、行リセット信号ＲＥＳＥＴをローレベルとして、リセットトランジスタ１１７をオフにした後、時刻ｔ３で行選択信号ＳＥＬをローレベルとして、選択トランジスタ１１５をオフにする。これにより、ＳＦ回路が非動作状態となり、ＦＤの電位が先にフィードバック線１２６で設定された電位から高電圧側にシフトする。この原因は、増幅トランジスタ１１３の閾値電圧が低い点にある。
【００６９】
時刻ｔ３以降、ＳＦ回路が非動作状態で、増幅トランジスタ１１３のドレインとソースは、増幅トランジスタ１１３の閾値電圧が低いために導通する。そして導通するが故に増幅トランジスタ１１３のゲート電位がカップリングでさらに上昇し、ソースはドレイン側の電源電圧ＶＤＤで満たされる。そのため増幅トランジスタ１１３のゲートに接続されたＦＤの電位も上昇する。上昇する電圧は増幅トランジスタ１１３のゲートの容量値とＦＤの容量値との分圧となって現れる。図８Ｂでは、ゲートの容量値とＦＤの容量値が同じである場合を想定しているため、電源電圧３．３Ｖからリセットドレイン線の電圧０．２Ｖを差分した３．１Ｖの半分１．５５Ｖだけ上昇する。この状態になるとＦＤの初期電位が１．７５Ｖとなるため、ＦＤに掛かる電界強度が増えるため暗電流が発生しやすくなる。この結果、図８Ｂの時刻ｔ３からｔ４までの電荷蓄積期間におけるＦＤの電位の傾きは増加した暗電流の分だけ理想的な傾きにくらべて急峻になる。再び時刻ｔ０になったとき、ＦＤの電位はＳＦ回路が動作するためフローティング状態から開放されるが、理想的なＦＤの電位よりもΔＶだけ高い。これが暗電流の成分である。暗電流は画素ごとに発生具合が異なることから、感度不均一性を助長し、ＦＤの初期化時の電位とも異なる信号成分となる。従って、暗時にばらつきをもった信号として出現するため、画質が悪くなる。
【００７０】
これに対して、図４Ｂの駆動では、閾値がマイナスとなるデプレッション型トランジスタを用いた増幅トランジスタ１１３のドレインに接続する電源線ＶＤＤを電荷読出期間である時刻ｔ０から時刻ｔ４までハイレベル（図４Ｂでは３．３Ｖ）にし、他の期間（電荷蓄積期間）である時刻ｔ４からｔ５（ｔ０）までローレベル（図４Ｂでは０．２Ｖ）に設定している。従って、電源線ＶＤＤは、選択トランジスタ１１５がオンしている期間において所定の電圧を供給し、選択トランジスタ１１５がオフしている期間において所定の電圧より低い電圧を供給する。つまり、行選択信号ＳＥＬがハイレベルとなり、ＳＦ回路が動作して、ＦＤの電位を検出する期間のみ電源線ＶＤＤをハイレベルとし、行選択信号ＳＥＬがローレベルとなり、ＳＦ回路が非動作の期間は、電源線ＶＤＤをローレベルとする。このローレベルの電圧はＳＦ回路が動作状態の時の増幅トランジスタ１１３のソース側の電圧よりも低ければよい。言い換えると、所定の電圧より低い電圧はリセットトランジスタ１１７及び選択トランジスタ１１５がオンしている期間において増幅トランジスタ１１３から列信号線１４１に出力される電圧よりも低ければよい。ローレベルの電圧はたとえばＧＮＤレベル（ＶＳＳ）としても良い。この駆動により、デプレッション型トランジスタを用いた増幅トランジスタ１１３のソースとドレインが導通したとしても、増幅トランジスタ１１３のゲートにはカップリングによる電位上昇が発生しないので、時刻ｔ４からｔ５において発生する暗電流は抑止される。なお、電源線ＶＤＤによる所定の電圧及び所定の電圧より低い電圧の供給は、例えば電源線ＶＤＤと接続された電源が出力する電圧を変更することにより実現される。
【００７１】
フォトダイオードが埋め込みではない３つのトランジスタで構成された積層型のＭＯＳイメージセンサの画素１１において、正孔を蓄積する方式は、電荷蓄積容量（蓄積ダイオード）の初期化電位を低くできるので暗電流やキズの少ない画像を提供できる。しかしながら、低電位を検出する低閾値電圧の増幅トランジスタ１１３について、画素１１がＳＦ動作している場合は問題ないがＳＦ動作していない場合、光電変換により増幅トランジスタ１１３のゲート電位が上昇し、ドレイン・ソース間が繋がりやすくなるため、増幅トランジスタ１１３のドレイン側電圧である電源電圧がソース側に繋がる。この結果、増幅トランジスタ１１３のゲート電位は電源電圧によるカップリングの影響を受けて上昇し、このゲートに接続する電荷蓄積容量の電位も上昇する。電荷蓄積容量の電位が上昇するという現象は、暗電流やキズを増加させるので、画質劣化の原因になる。これに対し、図４Ｂの駆動では、増幅トランジスタ１１３がＳＦとして非動作時（行選択信号ＳＥＬがローレベル時）、増幅トランジスタ１１３のゲート電位が上昇しないように電源線ＶＤＤの電圧を下げるようにパルス駆動が行われる。この結果、電荷蓄積容量の電位上昇は抑えられ、電荷蓄積容量でのリークは小さくなる。
【００７２】
（第２の実施形態）
図９Ａは、本発明の第２の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。図９Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、負荷トランジスタ１３０のゲートに与えられる駆動信号ＬＧＣＥＬＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。なお、図９Ｂにおいて、時刻ｔ０からｔ３までは画素信号を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ３からｔ４までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。また、図９Ｂにおいて、Ａは「カップリングでＦＤ電位下降、ＦＤ暗電流は減少する。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「ＬＧＣＥＬＬを０．０Ｖに下げることで、列信号線はフローティング。ＦＤ電位はカップリングにより降下。ＦＤ暗電流は減少する。」ことを示している。
【００７３】
本実施形態の固体撮像装置は、画素１１において、選択トランジスタ１１５がＶＤＤ側（電源線１２５側）に配置、つまり増幅トランジスタ１１３のドレインと電源線１２５との間に挿入されているという点で第１の実施形態の固体撮像装置と異なる。また、電源線１２５の電圧ＶＤＤは固定にされ、画素１１の列で共通に接続されているソースフォロア回路の駆動信号である駆動信号ＬＧＣＥＬＬが任意の固定電圧からパルスに変更されている点も第１の実施形態の固体撮像装置と異なる。さらに、列信号線１４１と固定電位（接地電位ＧＮＤ）との間に挿入された負荷トランジスタ１３０を備える点でも第１の実施形態の固体撮像装置と異なる。
【００７４】
増幅トランジスタ１１３がソースフォロア回路として動作する時刻ｔ０からｔ３までの期間のみ駆動信号ＬＧＣＥＬＬは任意の固定電圧（図９Ｂでは１．０Ｖ）とされ、ソースフォロア回路を非動作にする時刻ｔ３からｔ４の期間は、駆動信号ＬＧＣＥＬＬはＧＮＤレベル（ＶＳＳ）とされる。このとき、増幅トランジスタ１１３にはデプレッション型トランジスタを用いているため、いずれの期間においても図９ＢのノードＢ（増幅トランジスタ１１３のドレイン）が列信号線１４１と導通している。従って、選択トランジスタ１１５がオフしている期間では、負荷トランジスタ１３０がオフし、列信号線１４１の電圧が増幅トランジスタ１１３のドレインの電圧よりも低い。ノードＢも列信号線１４１もフローティングであれば、増幅トランジスタ１１３はＭＯＳトランジスタであることから、ゲート部の電位がカップリングにより変動する。このとき蓄積ダイオード（ＦＤ）の電位は、増幅トランジスタ１１３のゲート容量と蓄積ダイオード（ＦＤ）の容量とで分配された電位になる。図９Ｂでは、増幅トランジスタ１１３のゲート容量と蓄積ダイオードの容量とを同じ容量としているため、ゲート電位変動の約５０％の電位となる。ノードＢが２．５Ｖ、列信号線１４１が１．０Ｖであれば、蓄積ダイオード（ＦＤ）の電位降下は、差電圧１．５Ｖの５０％として、０．７５Ｖとなる。ＦＤの電位は本来０．２Ｖのところが−０．５５Ｖになるので、ＦＤの暗電流は減少する。このように、電荷読出期間以外は列信号線１４１をＧＮＤレベル（ＶＳＳ）に設定するパルス駆動を行うことで、選択トランジスタ１１５をＶＤＤ側に配置した画素回路でも第１の実施形態と同様の効果を得ることができる。
【００７５】
（第３の実施形態）
図１０Ａは、本発明の第３の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。図１０Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、負荷トランジスタ１３０のゲートに与えられる駆動信号ＬＧＣＥＬＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。なお、図１０Ｂにおいて、時刻ｔ０からｔ３までは画素信号を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ３からｔ４までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。また、図１０Ｂにおいて、Ａは「カップリングでＦＤ電位下降、ＦＤリークは良化傾向になる。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「ＬＯＷ電位を−１．０Ｖに下げることで、ＳＦのダイナミックレンジを広げる。」ことを示しており、Ｅは「ＬＧＣＥＬＬを０．０Ｖに下げることで、垂直信号線はフローティング。ＦＤ電位はカップリングにより降下。ＦＤ暗電流減少。」を示している。
【００７６】
本実施形態の固体撮像装置は、第２の実施形態の固体撮像装置から発展し、信号検出動作を改善するものである。本実施形態の固体撮像装置は、第２の実施形態の固体撮像装置に対し、列信号線１４１と固定電位との間に負荷トランジスタ１３０が接続されている点は共通するが、固定電位が接地電位ＧＮＤでなく負電位であるＬＯＷ電位とされている点で異なる。
【００７７】
第２の実施形態の固体撮像装置の画素１１では選択トランジスタ１１５をＶＤＤ側に配置しているため、増幅トランジスタ１１３の動作範囲（ダイナミックレンジ）が狭くなる。これは選択トランジスタ１１５の閾値電圧分だけ、増幅トランジスタ１１３のドレイン側であるノードＢの電位が下がるためである。よって、本実施形態の固体撮像装置では、パルス駆動する駆動パルスＬＧＣＥＬＬの電位を低電圧側にシフトして、負荷トランジスタ１３０と接続された固定電位をマイナス電圧に設定することで、動作範囲（ダイナミックレンジ）を広くする駆動を行っている。
【００７８】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る積層型固体撮像装置のチップ構成を示している。図１２は画素部２４３およびその周辺回路の構成の詳細を示している。図１３は、本実施形態に係る固体撮像装置の回路図である。
【００７９】
本実施形態の固体撮像装置は、暗電流を抑止しつつ、さらに上記第１〜３の実施形態から発展し、蓄積ダイオードの初期化で発生する熱ノイズを低減できるフィードバック回路２３を備え、さらにソフトリセット動作を行うという点で第１〜３の実施形態と異なる。これにより、より高画質な固体撮像装置を提供することができる。
【００８０】
固体撮像装置つまりセンサチップ２５２は、アドレス制御線１２１、リセット制御線１２３、列信号線１４１、フィードバック線１２６、列選択トランジスタ１２７、列走査回路（水平走査部）２２９、水平信号線３０、出力アンプ２３１、行走査回路（垂直走査部）２３３、マルチプレクサ回路（ＭＵＸ）２４１、水平出力端子（ＶＯＵＴ端子）１４２、画素部２４３、フィードバック回路２３、列信号処理部（ＣＤＳ回路（Correlated Double Sampling））２１、タイミング制御回路２５０及び基準電圧発生回路２５１を備える。
【００８１】
タイミング制御回路２５０は、行走査回路２３３に垂直走査信号を供給し、マルチプレクサ回路２４１に行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴを供給し、列走査回路２２９に水平走査信号を供給する。タイミング制御回路２５０は、行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴを生成する。
【００８２】
マルチプレクサ回路２４１は、画素リセット信号スイッチ２３７及び画素アドレス信号スイッチ２３８から構成され、行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴの画素部２４３への出力を制御する。
【００８３】
基準電圧発生回路２５１は、フィードバック回路２３にフィードバックＡＭＰ基準信号ＲＥＦを供給する。
【００８４】
列信号処理部２１は、コンデンサ２１９及び２２５と、サンプルトランジスタ２２０と、クランプトランジスタ２２２とを有する。列信号処理部２１は、列信号線１４１毎に設けられ、対応する列信号線１４１における任意の異なる２つのタイミングにおける電位差、つまりリセット動作時の電位（リセットトランジスタ１１７がオンしている時の列信号線１４１の電位）と画素信号出力動作時の電位（リセットトランジスタ１１７がオフしている時の列信号線１４１の電位）との差に応じた信号をＣＤＳ出力ノード２２６から出力する。
【００８５】
フィードバック回路２３は、反転増幅器であるフィードバックアンプ２１２と、垂直信号線リセットトランジスタ２１４と、フィードバック線リセットトランジスタ２１７とを有する。
【００８６】
画素部２４３では、複数の画素１１が半導体基板で行列状に配置され、画素１１の列毎に列信号線１４１が設けられている。センサチップ２５２内において、画素部２４３の画素１１は行走査回路２３３とマルチプレクサ回路２４１とによって選択される。
【００８７】
次に、本実施の形態に係る固体撮像装置の動作を説明する。
【００８８】
図１４は、本実施の形態に係る固体撮像装置の動作を説明するためのタイミングチャートである。図１５は、比較例としての固体撮像装置の動作を説明するためのタイミングチャートである。図１６（ａ）は比較例としての固体撮像装置におけるリセット信号の波形を示す図であり、図１６（ｂ）は本実施の形態に係る固体撮像装置におけるリセット信号の波形を示す図である。
【００８９】
本実施の形態に係る固体撮像装置において、光電変換部１１１により光が電気信号Ｓに変換されて、電気信号Ｓは蓄積部（蓄積ダイオード）２で蓄えられる。ここで選択トランジスタ１１５をオンにすると、この電気信号Ｓは、増幅トランジスタ１１３と負荷トランジスタ１３０とにより形成されるソースフォロア回路でインピーダンス変換され、列信号線１４１を介して、列信号処理部２１に入力される。そして、列信号処理部２１で電気信号Ｓは一旦サンプルホールドされる。
【００９０】
次に、画素１１内にリセット制御線１２３を介して行リセット信号ＲＥＳＥＴが入れられて、リセットトランジスタ１１７がオンすると、先ほど蓄積部２で蓄えられた電気信号Ｓがリセットされる。
【００９１】
このとき、リセット時の蓄積部２の電気信号をＮとすると、フィードバック線１２６に一定電圧ではなく、ランダムノイズを含んだ画素信号Ｎをフィードバック回路２３で反転増幅した信号にして入力することで、蓄積部２の熱ノイズを打ち消させることができる。
【００９２】
しかしながら、行リセット信号ＲＥＳＥＴを図１６（ａ）に示されるような急峻な矩形波で印加すると、図１５に示されるように、蓄積部２に熱ノイズが発生する。すなわち蓄積部２は、行リセット信号ＲＥＳＥＴによってフィードバック線１２６の信号レベルでリセットされるべきところが、さらに熱ノイズが重畳した状態となり、これがランダムノイズの原因となる。このときの電気信号Ｎはランダムノイズが載ったままの状態で、先の電気信号Ｓと同じ経路で列信号処理部２１に入力されて、列信号処理部２１でサンプルホールドされる。
【００９３】
これに対し、行リセット信号ＲＥＳＥＴを急峻な矩形波ではなく、図１６（ｂ）に示されるようなリセットパルスの後縁に緩やかな傾きをもった波形とし、この波形の行リセット信号ＲＥＳＥＴでリセットを行うソフトリセット動作をさせることで、図１４に示されるように、熱ノイズ自身の発生量を低減することができる。これにより、電気信号Ｎのランダムノイズを大幅に少なくすることができる。さらに、ソフトリセット動作におけるリセットパルスの後縁を、図１６（ｂ）に示されるように、熱ノイズの発生を十分に抑えることが可能な時間、例えば数百ｎｓｅｃから数十μｓｅｃの期間をかけて立ち下げるいわゆるテーパー波形にすることで、熱ノイズを極めて大きく低減することができ、高画質化が確実に可能になる。
【００９４】
例えば、リセットパルスの後縁の変化（立ち下がり）の開始からリセットトランジスタ１１７がオフになるまでのテーパー波形の時間、つまりリセットトランジスタ１１７のソフトリセット時間は、選択トランジスタ１１５のゲートに供給される行選択信号ＳＥＬに含まれる行選択パルス（選択トランジスタ１１５のオンオフを制御するパルス）の後縁の変化（立ち下がり）の開始から選択トランジスタ１１５がオフになるまでの時間、例えば数十ｎｓｅｃに対して十倍以上、例えば１００倍長い。
【００９５】
次に、列信号処理部２１で電気信号Ｓと電気信号Ｎとが差分されて、差分がＣＤＳ出力ノード２２６に出力され、画素信号Ｐとして扱われる。このとき、図１５では画素信号Ｐには先のランダムノイズ成分の影響が残ってしまう。
【００９６】
最後に、列走査回路２２９からの列選択信号により列選択トランジスタ１２７がオンすることで、先の画素信号Ｐは水平信号線３０に読み出されて、出力アンプ２３１で増幅後に水平出力端子１４２から外部出力される。
【００９７】
以上のように、ソフトリセット動作及びフィードバック動作の２つの動作を同時に行うことで、電気信号Ｎのランダムノイズを大幅に低減し、かつ画素１１内のリセットトランジスタ１１７で発生する熱ノイズを低減することができるため、高画質化が可能となる。その結果、蓄積ダイオードで発生する暗電流と熱ノイズとを抑止できる積層型固体撮像装置を実現することができる。
【００９８】
（第５の実施形態）
図１７は、本発明における第５の実施形態の撮像装置（カメラシステム）の全体構成を示す図である。
【００９９】
本実施形態の撮像装置は、大きく分けて固体撮像装置１２００、光学系１２４０、ＤＳＰ（Digital Signal Processor）１２５０、液晶画面等の画像表示デバイス１２８０及び画像メモリ１２９０を備えている。
【０１００】
光学系１２４０は、被写体からの光を集光して固体撮像装置１２００の画素配列上に画像イメージを形成するレンズ１２４１を備えている。
【０１０１】
固体撮像装置１２００は、本発明の第１〜４の実施形態で説明した固体撮像装置である。固体撮像装置１２００は、フォトダイオード等の光感応素子及びＭＯＳトランジスタ等を含む画素を２次元配列状に並べた撮像領域（画素部）１２１０と、撮像領域１２１０の単位セルを行単位で選択し、単位セルのリセット及び信号読み出しを制御する垂直選択回路（行走査部）１２２０と、垂直選択回路１２２０に駆動パルスを供給するタイミング制御回路１２３０とを備えている。
【０１０２】
ＤＳＰ１２５０は、カメラシステム制御部１２６０及び画像処理回路１２７０を備えている。
【０１０３】
画像処理回路１２７０は、固体撮像装置１２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理、空間補間処理、及びオートホワイトバランス等の処理を行う。また、画像処理回路１２７０は、ＪＰＥＧ等の圧縮フォーマットへの変換、画像メモリ１２９０への記録、及び画像表示デバイス１２８０への表示用信号処理等を行う。
【０１０４】
カメラシステム制御部１２６０は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系１２４０、固体撮像装置１２００及び画像処理回路１２７０の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。ユーザＩ／Ｆは、例えば、ズーム倍率の変更及びレリーズボタンなどのリアルタイム指示を入力として受け、カメラシステム制御部１２６０は、レンズ１２４１のズーム倍率変更、幕シャッタの走行及び固体撮像装置１２００のリセット走査の制御を行う。
【０１０５】
以上、本発明の固体撮像装置及びそれを用いたカメラシステムについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【０１０６】
本発明は、固体撮像装置に利用でき、特に高感度で飽和量が大きく、かつ暗電流の少ない、高画質なデジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ及び医療用カメラなどに利用できる。
【符号の説明】
【０１０７】
２    蓄積部
１１    画素
１３    垂直走査部
１５    水平走査部
２１    列信号処理部
２３    フィードバック回路
３０    水平信号線
３１    半導体基板
３３    素子分離領域
４１、４２、４３    ゲート電極
４５    光電変換膜
４６    画素電極
４７    透明電極
５１、５２、５３、５４、５５    拡散層
１１１    光電変換部
１１３    増幅トランジスタ
１１５    選択トランジスタ
１１７    リセットトランジスタ
１２１    アドレス制御線
１２３    リセット制御線
１２５    電源線
１２６    フィードバック線
１２７    列選択トランジスタ
１３０    負荷トランジスタ
１３１    光電変換部制御線
１３３    基準電圧端子
１４１    列信号線
１４２    水平出力端子
１４３    電源端子
１５１    リセット信号制御素子
２１２    フィードバックアンプ
２１４    垂直信号線リセットトランジスタ
２１７    フィードバック線リセットトランジスタ
２１９、２２５    コンデンサ
２２０    サンプルトランジスタ
２２２    クランプトランジスタ
２２６    ＣＤＳ出力ノード
２２９    列走査回路
２３１    出力アンプ
２３３    行走査回路
２３７    画素リセット信号スイッチ
２３８    画素アドレス信号スイッチ
２４１    マルチプレクサ回路
２４３    画素部
２５０、１２３０    タイミング制御回路
２５１    基準電圧発生回路
２５２    センサチップ
１２００    固体撮像装置
１２１０    撮像領域
１２２０    垂直選択回路
１２４０    光学系
１２４１    レンズ
１２５０    ＤＳＰ
１２６０    カメラシステム制御部
１２７０    画像処理回路
１２８０    画像表示デバイス
１２９０    画像メモリ
【図１】
2012147302.tif 000003
【図２】
2012147302.tif 000004
【図３Ａ】
2012147302.tif 000005
【図３Ｂ】
2012147302.tif 000006
【図４Ａ】
2012147302.tif 000007
【図４Ｂ】
2012147302.tif 000008
【図５Ａ】
2012147302.tif 000009
【図５Ｂ】
2012147302.tif 000010
【図６】
2012147302.tif 000011
【図７】
2012147302.tif 000012
【図８Ａ】
2012147302.tif 000013
【図８Ｂ】
2012147302.tif 000014
【図９Ａ】
2012147302.tif 000015
【図９Ｂ】
2012147302.tif 000016
【図１０Ａ】
2012147302.tif 000017
【図１０Ｂ】
2012147302.tif 000018
【図１１】
2012147302.tif 000019
【図１２】
2012147302.tif 000020
【図１３】
2012147302.tif 000021
【図１４】
2012147302.tif 000022
【図１５】
2012147302.tif 000023
【図１６】
2012147302.tif 000024
【図１７】
2012147302.tif 000025
【手続補正書】
【提出日】平成25年10月3日(2013.10.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【特許文献１】特公昭５８−５００３０号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、各画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ソースが光電変換部１１１と接続されたリセットトランジスタ１１７と、増幅トランジスタ１１３と直列に接続された選択トランジスタ１１５とを有している。リセットトランジスタ１１７のドレインは、反転増幅器を介して、列信号線１４１と接続されている。
【国際調査報告】
2012147302.tif 000026
2012147302.tif 000027