(57)【要約】  安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供する。  抵抗変化型不揮発性記憶装置（２００）は、メモリセルアレイ（２０２）と、メモリセル選択回路（２０３、２０４）と、書き込み回路（２０５）と、読み出し回路（２０６）とを備え、読み出し回路（２０６）は、選択されたメモリセルに所定値以上の電流が流れるならば、選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、書き込み回路（２０５）は、不良メモリセルと同一のビット線上およびワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、他のメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する。
2012147315.tif 000002
【特許請求の範囲】
【請求項１】
印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、
前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、
前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、
前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、
前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、
前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、
前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、
前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する
抵抗変化型不揮発性記憶装置。
【請求項２】
前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する
請求項１に記載の抵抗変化型不揮発性記憶装置。
【請求項３】
前記読み出し回路は、前記選択されたメモリセルに前記第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定する
請求項１または２に記載の抵抗変化型不揮発性記憶装置。
【請求項４】
前記書き込み回路により前記不良メモリセルに対して前記第３の高抵抗化パルスを印加した後、前記読み出し回路は、再度、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になっていないと判定する
請求項２に記載の抵抗変化型不揮発性記憶装置。
【請求項５】
前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで前記第３の高抵抗化パルスを繰り返し印加する
請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項６】
前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで、前記第３の高抵抗化パルス条件と異なる第４の高抵抗化パルスを、２回目以降繰り返し印加する
請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項７】
前記第４の高抵抗化パルスの電圧値は、前記第３の高抵抗化パルスの電圧値よりも絶対値が大きい電圧である
請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項８】
前記第４の高抵抗化パルスの電流値は、前記第３の高抵抗化パルスの電流値よりも大きい
請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項９】
前記第４の高抵抗化パルスのパルス幅は、前記第３の高抵抗化パルスのパルス幅よりも大きい
請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子の抵抗値が前記第３の高抵抗状態の抵抗値よりも低いときに、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルの抵抗変化素子に、前記第１の高抵抗状態よりも抵抗値の高い前記第２の高抵抗状態にするように前記第２の高抵抗化パルスを印加する
請求項２に記載の抵抗変化型不揮発性記憶装置。
【請求項１１】
前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上である
請求項１〜１０のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１２】
前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
請求項１〜１１のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１３】
前記不良メモリセルの抵抗変化素子の前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
請求項１〜１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１４】
前記メモリセルアレイは、
主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、
前記メインメモリセルアレイ中の少なくとも１つの前記メモリセルが不良メモリセルの場合に、前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備えている
請求項１〜１３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１５】
前記抵抗変化型不揮発性記憶装置は、
前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて記憶する不良アドレス記憶回路を備える
請求項１４に記載の抵抗変化型不揮発性記憶装置。
【請求項１６】
前記不良アドレス記憶回路は、
前記不良メモリセルを有するビット線およびワード線の少なくともいずれかのアドレスと、
前記不良メモリセルと置換する前記冗長メモリセルを有する、前記ビット線に対応するビット線および前記ワード線に対応するワード線の少なくともいずれかのアドレスと、
を対応付けて記憶する
請求項１５に記載の抵抗変化型不揮発性記憶装置。
【請求項１７】
前記抵抗変化型不揮発性記憶装置は、
前記書き込み回路に低抵抗化電圧を供給する低抵抗電源と、前記書き込み回路に高抵抗化書き込み電圧を供給する高抵抗電源とを有する書き込み用電源を備える
請求項１〜１６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
【請求項１８】
印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、
書き込み回路により、前記複数のメモリセルのうち選択されたメモリセルに第１の低抵抗化パルス、または、第１の高抵抗化パルスを印加することで、前記選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にする書き込みステップと、
読み出し回路により、前記選択されたメモリセルに前記閾値電圧より高い第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出す読み出しステップと、
前記選択されたメモリセルの抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有している不良メモリセルであると判定する不良検知ステップと、
前記書き込み回路により、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する、他のメモリセル高抵抗化ステップとを含む
抵抗変化型不揮発性記憶装置の駆動方法。
【請求項１９】
前記不良検知ステップの後に、
前記書き込み回路により、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する、不良メモリセル高抵抗化ステップを含む
請求項１８に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２０】
前記不良検知ステップにおいて、前記読み出し回路は、前記選択されたメモリセルに前記閾値電圧より低い第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定する
請求項１８または１９に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２１】
前記不良メモリセルに対して、前記不良メモリセル高抵抗化ステップを実施した後に、再度、前記不良検知ステップを行い、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていないと判定する不良メモリセル高抵抗化チェックステップをさらに含む
請求項１９に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２２】
前記不良メモリセル高抵抗化チェックステップで、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、再度、不良メモリセル高抵抗化ステップを行い、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで繰り返す
請求項２１に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２３】
前記不良メモリセル高抵抗化ステップを行う際に、２回目以降の不良メモリセル高抵抗化チェックステップの書き込み条件を変更する
請求項２２に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２４】
前記メモリセルアレイは、
主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、
前記メインメモリセルアレイ中の少なくとも１つ以上の前記メモリセルが不良メモリセルの場合に、前記メインメモリセルアレイ中の前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備え、
前記抵抗変化型不揮発性記憶装置は、
前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて不良アドレス記憶回路に記憶し、
メモリ動作時において、前記不良メモリセルにアクセスしたときに、前記不良アドレス記憶回路を参照して前記冗長メモリセルにアクセスする
請求項１８〜２３のいずれか１項に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【請求項２５】
不良メモリセル高抵抗化チェックステップにおいて前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていると判定された場合に、前記不良メモリセルのアドレス情報を前記不良アドレス記憶回路に記憶する救済ステップをさらに含む
請求項２４に記載の抵抗変化型不揮発性記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性記憶装置およびその駆動方法に関し、特に、電圧パルスの印加により低抵抗状態と当該低抵抗状態よりも抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ダイオード素子で代表される電流制御素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリやＥＥＰＲＯＭの技術的進歩（例えば、微細化）が目覚しく、コストも低減されつつあるが、ＦＬＡＳＨメモリの微細化は、限界に迫りつつあると言われている。かかる状況の下で、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。【０００３】
新規な不揮発性記憶装置として、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。【０００４】
抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。また、トランジスタに代えて電流制御素子であるダイオードを用いた、いわゆる１Ｄ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置も一般的に知られている（例えば、特許文献１、２参照）。【０００５】
特許文献１では、双方向型の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている。また、特許文献２では、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルについて示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３０９８号公報（図２）
【特許文献２】特開２００９−１９９６９５号公報（図６）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。例えば、従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、双方向型の電流制御素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、メモリセルのどちらの方向に電圧を印加しても電流が流れるため、リーク電流異常が起こっている不良メモリセルを検出できない（特許文献２参照）。さらに、双方向型の電流制御素子では不良ビット線をフローティング状態にしてもリーク電流が流れるため、リーク電流異常を防ぐことはできず、安定した動作を行うことができないという課題を有している。【０００８】
上記課題を解決するために、本発明は、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一形態に係る抵抗変化型不揮発性記憶装置は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように第２の高抵抗化パルスを印加する。
【発明の効果】
【００１０】
本発明によれば、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態に係るメモリセルの基本構造を示す模式図である。
【図２】図２は、本発明の実施の形態に係るメモリセルの等価回路図である。
【図３Ａ】図３Ａは、メモリセルの電圧電流特性を示す図である。
【図３Ｂ】図３Ｂは、抵抗変化素子の抵抗電圧特性を示す図である。
【図４】図４は、正常なメモリセルと不良なメモリセルの電圧電流特性を示す図である。
【図５】図５は、抵抗変化型不揮発性記憶装置の構成図である。
【図６Ａ】図６Ａは、アドレス変換表の一例を示す図である。
【図６Ｂ】図６Ｂは、読み出し回路の構成の一例を示す回路図である。
【図７】図７は、読み出しモード時の電流パスを説明するための回路図である。
【図８】図８は、図７の回路図の等価回路図である。
【図９】図９は、読み出しモード時の電流パスを説明するための回路図である。
【図１０】図１０は、図９の回路図の等価回路図である。
【図１１】図１１は、セル特性判定モード時の電流パスを説明するための回路図である。
【図１２】図１２は、図１１の回路図の等価回路図である。
【図１３】図１３は、モード別真理値表である。
【図１４】図１４は、セル特性判定モード時の判定フローの一例である。
【図１５】図１５は、セル特性判定モード時の判定フローの一例である。
【図１６】図１６は、救済モード時の判定フローの一例である。
【図１７】図１７は、書き込み回路の構成の一例を示す回路図である。
【図１８】図１８は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。
【図１９】図１９は、書き込み回路の構成の一例を示す回路図である。
【図２０】図２０は、救済モード時の判定フローの一例である。
【図２１】図２１は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。
【図２２Ａ】図２２Ａは、抵抗変化型不揮発性記憶装置の構成図である。
【図２２Ｂ】図２２Ｂは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。
【図２２Ｃ】図２２Ｃは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。
【図２２Ｄ】図２２Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。
【図２３Ａ】図２３Ａは、ビット線制御電圧発生回路の構成の一例を示す回路図である。
【図２３Ｂ】図２３Ｂは、ビット線制御電圧発生回路の構成の一例を示す回路図である。
【図２３Ｃ】図２３Ｃは、ビット線制御電圧発生回路の構成の一例を示す回路図である。
【図２４】図２４は、読み出し回路の構成の一例を示す回路図である。
【図２５】図２５は、読み出し回路の構成の一例を示す回路図である。
【図２６】図２６は、セル特性判定モード時の検査フローの一例である。
【図２７】図２７は、読み出し回路の構成の一例を示す回路図である。
【図２８】図２８は、読み出し回路の構成の一例を示す回路図である。
【図２９】図２９は、従来の不揮発性メモリセルの構成図である。
【図３０】図３０は、従来の不揮発性メモリセルアレイの構成図である。
【図３１】図３１は、従来の単方向ダイオードを用いたメモリセルのモデルである。
【発明を実施するための形態】
【００１２】
（本発明の基礎となった知見）
以下、本発明の詳細を説明する前に、本発明の基礎となった知見について説明する。
【００１３】
抵抗変化素子を用いた不揮発性記憶装置として、上記したように、１Ｔ１Ｒ型と呼ばれるメモリセルや１Ｄ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置が一般的に知られている。
【００１４】
図２９は、従来の不揮発性メモリセルの構成図であり、双方向型の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている（特許文献１参照）。図２９では、可変抵抗体１２３０を上部電極１２４０および下部電極１２５０の間に挟持した可変抵抗素子１２６０と、非線形素子１２７０とを直列に接続したメモリセル１２８０が、ビット線１２１０とワード線１２２０の交差している箇所に配置されたクロスポイント構造のメモリセルアレイを示している。ここで、可変抵抗素子１２６０は、印加される電圧の極性によって、抵抗値が低抵抗状態と高抵抗状態を可逆的に遷移する双方向型の抵抗変化特性を持った可変抵抗素子である。また、非線形素子１２７０は、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、例えばバリスタにより構成されている。クロスポイント構造のメモリセルアレイは、配線ピッチでメモリセルを配置することができ、また三次元的にメモリセルアレイを積層することが可能であるため、大容量化することができる。
【００１５】
また、図３０は、従来の不揮発性メモリセルアレイの構成図であり、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルにおける非線形素子の不良検知方法について示されている（特許文献２参照）。図３０では、単方向の可変抵抗素子と、アノードとカソードを有する単方向のダイオード素子とを直列に接続したメモリセルが、ビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線ＷＬ、ＷＬ２、ＷＬ３とで交差している箇所に配置されている。正常なダイオード素子であれば、全てのビット線にＶｄｄ電位、全てのワード線にＶｓｓ電位を印加することによって、逆方向バイアスされた状態では電流が流れないが、不良のダイオード素子があれば、逆方向バイアスされた状態でもＤＣ電流が流れるため、不良のダイオード素子があるビット線の電位がＶｄｄ電位から電位降下する。特許文献２では、この不良のダイオード素子が属するビット線を不良ビット線であると検知することが開示されている。
【００１６】
図３１は、従来の単方向ダイオードを用いたメモリセルのモデルである（特許文献２参照）。図３１に示すように、不良検知回路２０５３は、ビット線電源回路２０５４と、ラッチ回路２５３１と、スイッチ回路２０５５とを備え、ビット線選択回路２０２４に接続されたビット線に接続されており、スタンバイユニット２０５２において不良のダイオード素子が接続された不良ビット線の検知を行い、救済方法について開示されている。
【００１７】
ここで、メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが１つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。そのため、物理解析やＦＩＢ解析等で不良の原因を解析することが極めて困難であるという課題を有している。
【００１８】
また、特許文献２で示される構成では、アノードとカソードを有する単方向ダイオード素子を用いた単方向メモリセルアレイにおける不良ビット線の検出方法について記載されている。つまり、順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れないことを利用して、リーク電流異常を起こしている不良ビット線の検出を行う方法について記載されている。全てのビット線をＶｄｄ電位、全てのワード線をＶｓｓ電位にして、ダイオード素子を逆バイアス状態にすることで、全てのメモリセルが正常であれば電流は流れないが、リーク電流異常を起こしている不良メモリセルがあると、その不良メモリセルを含むビット線からワード線に対してリーク電流が流れる。このリーク電流を判定することで、リーク電流異常を起こしている不良ビット線の検出ができる。
【００１９】
しかしながら、双方向型の電流制御素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、メモリセルのどちらの方向に電圧を印加しても電流が流れるため、特許文献２に記載の方法では、リーク電流異常が起こっている不良メモリセルを検出できないという課題を有している。また、図３１で示されるように、不良検知回路２０５３は、ビット線にのみ接続されているため、リーク電流異常を起こしている不良ビット線の検出はできるが、その不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できないという課題も有している。
【００２０】
また、特許文献２では、検知した不良ビット線をフローティング状態にしてから、冗長ビット線と置き換えることが開示されているが、双方向型の電流制御素子では不良ビット線をフローティング状態にしてもリーク電流が流れるため、リーク電流異常を防ぐことはできず、安定した動作を行うことができない。
【００２１】
そこで、本発明は、安定した動作をすることができる信頼性の高い抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法を提供するものである。
【００２２】
詳細には、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記選択されたメモリセルの前記電流制御素子に前記閾値電圧より高い第１電圧、または、前記閾値電圧以下の第２電圧が印加されるように、前記選択されたメモリセルに電圧を印加することによって、前記選択されたメモリセルの状態を読み出す読み出し回路と、を備え、前記書き込み回路は、前記電圧パルスとして第１の低抵抗化パルス、または、第１の高抵抗化パルスを前記選択されたメモリセルに印加することにより、前記複数のメモリセルのうち選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にし、前記読み出し回路は、前記選択されたメモリセルに前記第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出し、前記読み出し回路は、前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定し、前記書き込み回路は、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように第２の高抵抗化パルスを印加する。
【００２３】
この構成によれば、不良メモリセルに対し高抵抗化する等の処理をすることなく、不良メモリセルと同一のビット線またはワード線上に配置された不良メモリセル以外のメモリセルを高抵抗化することにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。また、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、ショート不良を有する電流制御素子を備えたメモリセルを特定し、救済することができる。
【００２４】
また、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する。
【００２５】
この構成によれば、不良メモリセル自体を高抵抗化することにより救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００２６】
また、前記読み出し回路は、前記選択されたメモリセルに前記第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
【００２７】
この構成によれば、閾値電圧より低い第２電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
【００２８】
また、前記書き込み回路により前記不良メモリセルに対して前記第３の高抵抗化パルスを印加した後、前記読み出し回路は、再度、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になっていないと判定することが好ましい。
【００２９】
また、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで前記第３の高抵抗化パルスを繰り返し印加することが好ましい。
【００３０】
また、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子が前記第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで、前記第３の高抵抗化パルス条件と異なる第４の高抵抗化パルスを、２回目以降繰り返し印加することが好ましい。
【００３１】
この構成によれば、第３の高抵抗化パルス印加後に第３の高抵抗状態になっているかを判定し、再度第３の高抵抗化パルスを印加するので、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００３２】
また、前記第４の高抵抗化パルスの電圧値は、前記第３の高抵抗化パルスの電圧値よりも絶対値が大きい電圧であることが好ましい。
【００３３】
また、前記第４の高抵抗化パルスの電流値は、前記第３の高抵抗化パルスの電流値よりも大きいことが好ましい。
【００３４】
また、前記第４の高抵抗化パルスのパルス幅は、前記第３の高抵抗化パルスのパルス幅よりも大きいことが好ましい。
【００３５】
この構成によれば、第４の高抵抗化パルスの電圧値、電流値、パルス幅の条件を変更することにより、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００３６】
また、前記書き込み回路は、前記不良メモリセルの前記抵抗変化素子の抵抗値が前記第３の高抵抗状態の抵抗値よりも低いときに、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルの抵抗変化素子に、前記第１の高抵抗状態よりも抵抗値の高い前記第２の高抵抗状態にするように前記第２の高抵抗化パルスを印加することが好ましい。
【００３７】
この構成によれば、不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第２の高抵抗状態にするように第２の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００３８】
また、前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上であることが好ましい。
【００３９】
また、前記抵抗変化素子の前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
【００４０】
この構成によれば、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００４１】
また、前記不良メモリセルの抵抗変化素子の前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
【００４２】
また、前記メモリセルアレイは、主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、前記メインメモリセルアレイ中の少なくとも１つの前記メモリセルが不良メモリセルの場合に、前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備えていることが好ましい。
【００４３】
また、前記抵抗変化型不揮発性記憶装置は、前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて記憶する不良アドレス記憶回路を備えることが好ましい。
【００４４】
また、前記不良アドレス記憶回路は、前記不良メモリセルを有するビット線およびワード線の少なくともいずれかのアドレスと、前記不良メモリセルと置換する前記冗長メモリセルを有する、前記ビット線に対応するビット線および前記ワード線に対応するワード線の少なくともいずれかのアドレスと、を対応付けて記憶することが好ましい。
【００４５】
この構成によれば、不良メモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００４６】
また、前記抵抗変化型不揮発性記憶装置は、前記書き込み回路に低抵抗化電圧を供給する低抵抗電源と、前記書き込み回路に高抵抗化書き込み電圧を供給する高抵抗電源とを有する書き込み用電源を備えることが好ましい。
【００４７】
この構成によれば、低抵抗電源と高抵抗電源を備えた書き込み回路により、第１の高抵抗化パルスおよび第１の低抵抗化パルスを発生する書き込み回路を用いて、第２の高抵抗化パルスおよび第３の高抵抗化パルスを容易に発生することができる。これにより、既存の抵抗変化型不揮発性記憶装置の構成で、不良メモリセルの救済をすることができる。
【００４８】
また、上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置の駆動方法は、印加される電圧パルスに応じて可逆的に抵抗値が遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧が所定の閾値電圧を超えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに、前記複数のメモリセルの１つが配置されたメモリセルアレイを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、書き込み回路により、前記複数のメモリセルのうち選択されたメモリセルに第１の低抵抗化パルス、または、第１の高抵抗化パルスを印加することで、前記選択されたメモリセルの前記抵抗変化素子をそれぞれ第１の低抵抗状態、または、第１の高抵抗状態にする書き込みステップと、読み出し回路により、前記選択されたメモリセルに前記閾値電圧より高い第１電圧を印加して前記選択されたメモリセルの前記抵抗変化素子の抵抗状態を読み出す読み出しステップと、前記選択されたメモリセルの抵抗状態を読み出すときに、前記選択されたメモリセルに所定値以上の電流が流れるならば、前記選択されたメモリセルがショート不良を有している不良メモリセルであると判定する不良検知ステップと、前記書き込み回路により、前記不良メモリセルと同一のビット線上および前記不良メモリセルと同一のワード線上の少なくともいずれかに配置されている前記不良メモリセル以外の他のメモリセルに対して、前記他のメモリセルの抵抗変化素子を前記第１の高抵抗状態の抵抗値以上の抵抗値を示す第２の高抵抗状態にするように第２の高抵抗化パルスを印加する、他のメモリセル高抵抗化ステップとを含む。
【００４９】
この構成によれば、双方向の電流制御素子を用いたクロスポイントアレイ構造のメモリセルにおいて、閾値電圧の特性不良を有する電流制御素子を備えた不良メモリセル、つまり、ショート不良を有する電流制御素子を備えたメモリセルを特定し、救済することができる。不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第２の高抵抗状態にするように第２の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００５０】
また、前記不良検知ステップの後に、前記書き込み回路により、前記不良メモリセルの前記抵抗変化素子を前記第１の低抵抗状態の抵抗値以上の抵抗値を示す第３の高抵抗状態にするように、前記不良メモリセルの前記抵抗変化素子に、前記抵抗変化素子が高抵抗化を開始するパルス電圧の絶対値以上の電圧の絶対値を有する第３の高抵抗化パルスを印加する、不良メモリセル高抵抗化ステップとを含む。
【００５１】
この構成によれば、不良メモリセル自体を高抵抗化することにより救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００５２】
また、前記不良検知ステップにおいて、前記読み出し回路は、前記選択されたメモリセルに前記閾値電圧より低い第２電圧を印加して、前記所定値以上の電流が流れるとき、前記選択されたメモリセルがショート不良を有する不良メモリセルであると判定することが好ましい。
【００５３】
この構成によれば、閾値電圧より低い第２電圧を印加するので、ショート不良を有していないメモリセルには所定値以上の電流は流れず、ショート不良を有しているメモリセルのみ所定値以上の電流が流れる。したがって、この電流を検知することにより、不良のメモリセルを容易に判定することができる。
【００５４】
また、前記不良メモリセルに対して、前記不良メモリセル高抵抗化ステップを実施した後に、再度、前記不良検知ステップを行い、前記不良メモリセルに所定値以上の電流が流れるか否かを検知し、前記選択されたメモリセルに前記所定値以上の電流が流れるとき、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていないと判定する不良メモリセル高抵抗化チェックステップをさらに含むことが好ましい。
【００５５】
また、前記不良メモリセル高抵抗化チェックステップで、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値よりも低い抵抗値になっていれば、再度、不良メモリセル高抵抗化ステップを行い、前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になるか、または、所定の回数まで繰り返すことをさらに含むことが好ましい。
【００５６】
また、前記不良メモリセル高抵抗化ステップを行う際に、２回目以降の不良メモリセル高抵抗化チェックステップの書き込み条件を変更することが好ましい。
【００５７】
この構成によれば、第３の高抵抗化パルス印加後に第３の高抵抗状態になっているかを判定し、再度第３の高抵抗化パルスを印加するので、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００５８】
また、前記メモリセルアレイは、主記憶用の前記メモリセルを複数備えたメインメモリセルアレイと、前記メインメモリセルアレイ中の少なくとも１つ以上の前記メモリセルが不良メモリセルの場合に、前記メインメモリセルアレイ中の前記不良メモリセルと置換して使用するための冗長メモリセルを複数備えた冗長メモリセルアレイとを備え、前記抵抗変化型不揮発性記憶装置は、前記不良メモリセルのアドレス情報と前記冗長メモリセルのアドレス情報とを対応付けて不良アドレス記憶回路に記憶し、メモリ動作時において、前記不良メモリセルにアクセスしたときに、前記不良アドレス記憶回路を参照して前記冗長メモリセルにアクセスすることが好ましい。
【００５９】
また、不良メモリセル高抵抗化チェックステップにおいて前記不良メモリセルの前記抵抗変化素子が第３の高抵抗状態の抵抗値以上になっていると判定された場合に、前記不良メモリセルのアドレス情報を前記不良アドレス記憶回路に記憶する救済ステップをさらに含むことが好ましい。
【００６０】
この構成によれば、不良メモリセルを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
【００６１】
以下に、本発明の抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
【００６２】
（第１の実施の形態）
［メモリセル］
図１は、本発明の第１の実施の形態におけるメモリセルの構成図の一例である。図１に示すメモリセル１０は、直列に接続された電流制御素子２０と抵抗変化素子３０とで構成されている。
【００６３】
図１において、抵抗変化素子３０は、コンタクト４１を介して電流制御素子２０と接続され、抵抗変化素子３０と電流制御素子２０により１ビットの１Ｄ１Ｒ型のメモリセル１０が構成されている。メモリセル１０の一方の端子は、コンタクト４０を介して下部配線５０と接続され、メモリセル１０のもう一方の端子は、コンタクト４２を介して上部配線５１と接続されている。
【００６４】
ここで、図１のメモリセル１０は、電流制御素子２０を下に、抵抗変化素子３０を上にした接続関係になっているが、この接続関係を逆にして、電流制御素子２０を上に、抵抗変化素子３０を下にした接続関係でも構わない。
【００６５】
電流制御素子２０は、下部電極（第１の電極）２１と、上部電極（第２の電極）２３と、下部電極２１と上部電極２３との間に挟持した電流制御層２２（半導体層２２または絶縁体層２２）とを備えている。下部電極２１と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極２３と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成して、双方向の整流特性を有している。半導体層２２の代わりに絶縁体層２２を用いる場合、下部電極２１、絶縁体層２２、および上部電極２３でトンネルダイオードを構成し、双方向の整流特性を有している。
【００６６】
つまり、電流制御素子２０は、ダイオード等に代表されるように、電流制御素子２０の両端に印加される電圧と電流制御素子２０の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子２０は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下の場合は、電流制御素子２０の抵抗値が大きくなり、流れる電流の絶対値はほとんど電流が流れない程度であるが、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）を超える場合は、電流制御素子２０の抵抗値が極端に小さくなり、流れる電流の絶対値が非線形的に増加する特性を有している。つまり、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下であるときは、電流制御素子２０にはわずかなオフ電流しか流れないため、電流制御素子２０はオフ状態になる。また、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以上であるときは、電流制御素子２０には大きなオン電流が流れるため、電流制御素子２０はオン状態になる。電流制御素子２０の両端に印加される電圧によって、電流制御素子２０はオン状態とオフ状態を持つスイッチの機能を有する。電流制御素子２０が、上下対称構造の場合（つまり、２つの電極が同じ材料で、電流制御層２２が上下方向において均質な場合）、電流制御素子２０の電圧−電流特性は、正負の印加電圧に対してほぼ点対称な特性を示す。すなわち、正の印加電圧領域と負の印加電圧領域の閾値電圧の絶対値はほぼ同じ値を示す。
【００６７】
本実施の形態における電流制御素子２０は、例えば、タンタル窒化物で構成される下部電極２１と、Ｓｉ３Ｎ４より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層２２と、タンタル窒化物で構成される上部電極２３とを備えたＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードとして構成される。半導体層２２の厚みは例えば３〜２０ｎｍとすることができる。シリコン窒化膜は、窒素含有率を小さくすることにより半導体特性を有するように形成することができ、ＭＳＭダイオードとして構成されるダイオードを簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜（ＳｉＮｚ：０＜ｚ≦０．８５）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００６８】
なお、本実施の形態における電流制御素子２０は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＰＮダイオード、ショットキーダイオード、ツェナーダイオードでも構わない。ＭＩＭダイオードの場合、下部電極２１と上部電極２３との間に、半導体層に代えて絶縁体層２２を備える構成となる。また、電流制御素子２０は一方向にしか電流が流れない単方向型の電流制御素子でも構わない。抵抗変化素子３０は、下部電極（第３の電極）３１と、上部電極（第４の電極）３４と、下部電極３１と上部電極３４との間に挟持した抵抗変化層３５とを備えている。ここで、抵抗変化層３５は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層３２と、第１の遷移金属酸化物層３２よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層３３とが積層されて構成されている。本実施形態においては、その一例として、第１の酸素不足型のタンタル酸化物層（以下、第１のＴａ酸化物層）３２と、第２のタンタル酸化物層（以下、第２のＴａ酸化物層）３３とが積層されて構成されている。ここで、第２のＴａ酸化物層３３の酸素含有率は、第１のＴａ酸化物層３２の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層３３の酸素不足度は、第１のＴａ酸化物層３２の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００６９】
抵抗変化層３５を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層３２の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層３３の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層３３の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層３２の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層３３の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層３３の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
【００７０】
なお、第１の遷移金属酸化物層３２を構成する第１の遷移金属と、第２の遷移金属酸化物層３３を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層３３は、第１の遷移金属酸化物層３２よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極３１及び上部電極３４間に印加された電圧は、第２の遷移金属酸化物層３３に、より多くの電圧が分配され、第２の遷移金属酸化物層３３中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層３２に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３３にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層３３に第１の遷移金属酸化物層３２より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層３３中でより酸化還元反応が発生しやすくなる。
【００７１】
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の遷移金属酸化物層３３側の電極３４に、下部電極３１を基準にして正の電圧を印加したとき、抵抗変化膜３５中の酸素イオンが第２の遷移金属酸化物層３３側に引き寄せられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層３３側の電極３４に、下部電極３１を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層３３中の酸素イオンが第１の遷移金属酸化物層３２側に押しやられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
【００７２】
酸素不足度がより小さい第２の遷移金属酸化物層３３に接続されている上部電極３４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層３３を構成する遷移金属および下部電極３１を構成する材料と比べて標準電極電位がより高い材料で構成する。また、下部電極３１は、上部電極３４より標準電極電位が低い材料（例えばＴａＮ（タンタルナイトライド）等）を主成分とする電極材料で構成する。具体的には、第１の遷移金属酸化物層３２や第２の遷移金属酸化物層３３にタンタル酸化物を用いた場合、下部電極３１は、ＴａＮ、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ等で構成される群から選択され、上部電極３４は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ等で構成される群から選択されて構成されることが望ましい。このような構成とすることにより、上部電極３４と第２の遷移金属酸化物層３３の界面近傍の第２の遷移金属酸化物層３３中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００７３】
以上のように構成された不揮発性記憶素子３０を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極３１と上部電極３４との間に印加する。
【００７４】
なお、図１の電流制御素子２０と、抵抗変化素子３０との上下の接続関係を逆にして接続しても構わないし、第１の遷移金属酸化物層３２と第２の遷移金属酸化物層３３との上下の接続関係を逆にし、下部電極３１と上部電極３４との上下の接続関係を逆にしても構わない。
【００７５】
図２は、図１に示した本実施の形態におけるメモリセル１０の等価回路図である。図２では、メモリセル１００は、電流制御素子１０１と抵抗変化素子１０２を直列に接続した等価回路図を示しており、メモリセル１００の一方の端子Ｔ１は電流制御素子１０１に接続され、メモリセル１００のもう一方の端子Ｔ２は抵抗変化素子１０２に接続されている。また、端子Ｔ１は下部配線５０に接続され、端子Ｔ２は上部配線５１に接続されている。
【００７６】
図２において、メモリセル１００の２つの端子Ｔ１とＴ２間に電圧Ｖｃｅが印加されると、印加電圧Ｖｃｅは電流制御素子１０１と抵抗変化素子１０２のそれぞれのインピーダンスによって、分圧されるため、Ｖｃｅ＝Ｖｄｉ＋Ｖｒｅとなる。ここで、Ｖｄｉは電流制御素子１０１の両端に印加される電圧で、Ｖｒｅは抵抗変化素子１０２の両端に印加される電圧である。
【００７７】
ここで、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）を超えると、電流制御素子１０１はオン状態になり、メモリセル１００にメモリセル電流Ｉｃｅが流れる。一方、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）以下だと、電流制御素子１０１はオフ状態になり、メモリセル１００には微小な電流であるオフ電流Ｉｏｆｆしか流れない。つまり、メモリセル１００に印加する電圧の閾値電圧（ＶＦ）に対する高低によって、電流制御素子１０１がオン状態またはオフ状態になることで、メモリセル１００を選択状態または非選択状態に制御することができる。
【００７８】
図３Ａは、本実施の形態における正常なメモリセル１０の電圧電流特性を示す図である。図１の構造を持つメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とし、上部配線５１よりも下部配線５０が高い電圧となる極性を負の電圧とし、上部配線５１から下部配線５０に流れる電流の向きを正の電流方向とし、下部配線５０から上部配線５１に流れる電流の向きを負の電流方向としたときに、メモリセル１０の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。
【００７９】
メモリセル１０に対し、上部配線５１よりも下部配線５０が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて負極性の電圧を印加していくと、約−３．５Ｖ付近（Ａ点）から電流が流れ出し、約−４．０Ｖを超える辺りで抵抗変化素子３０は高抵抗状態から第１の低抵抗状態へと変化を開始する。さらに、−５．０Ｖ（Ｂ点）まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル１０に印加する電圧（あるいは電流）に応じて、低抵抗状態の任意の抵抗値を設定することができる。
【００８０】
一方、メモリセル１０に対し、下部配線５０よりも上部配線５１が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて正極性の電圧を印加していくと、約２．６Ｖ付近（Ｃ点）から電流が流れ出し、低抵抗状態への変化電圧と概ね対称である５．０Ｖ付近（Ｄ点）で、抵抗変化素子３０は低抵抗状態から高抵抗状態へと変化を開始し、メモリセル１０に流れる電流は減少する。さらに、６．０Ｖ付近（Ｄ’点）まで電圧を印加すると印加電圧に応じて電流が増加するが、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、より高抵抗な状態に変化していることがわかる。
【００８１】
すなわち、図３Ａに示す実測データは、図１の構造を持つメモリセル１０について、上部配線５１の電圧を基準として下部配線５０の電圧が第１の低抵抗化書き込み電圧（第１の低抵抗化パルス）Ｖｗｌ１（図３ＡではＶｗｌ１は絶対値を示しており、上部配線５１の電位が、下部配線５０の電位よりもＶｗｌ１だけ低い）になったときに第１の低抵抗状態（Ｂ点）に変化をし、下部配線５０の電圧を基準として上部配線５１の電圧が高抵抗化開始電圧Ｖｗｈ０になったときに低抵抗状態から高抵抗状態に変化し始める（Ｄ点）双方向型の抵抗変化特性を示している。また、図３Ａに示す実測データは、第１の低抵抗化書き込み電圧Ｖｗｌ１と高抵抗化開始電圧Ｖｗｈ０とが、実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。高抵抗化開始電圧Ｖｗｈ０よりもさらに高い第１の高抵抗化書き込み電圧（第１の高抵抗化パルス）Ｖｗｈ１を印加すると、第１の高抵抗状態（Ｄ’点）となる。ここで、Ｄ’点における抵抗値は、Ｄ点における抵抗値よりも大きい。
【００８２】
また、メモリセル１０に電圧を印加しても、Ａ点からＣ点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル１０の電流制御素子２０がオフ状態になっているために、メモリセル１０にはほとんど電流が流れない。つまり、メモリセル１０の電流制御素子２０は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子２０に印加される電圧の絶対値が電流制御素子２０の閾値電圧（ＶＦ）以下であると電流はほとんど流れず、電流制御素子２０はオフ状態と見なされ、メモリセル１０にはほとんど電流が流れない。ここで、電流制御素子２０の閾値電圧（ＶＦ）とは、電流制御素子２０がオフ状態とみなせるような電流（最大オフ電流）しか流れないときに電流制御素子２０に印加される最大電圧である。また、電流制御素子２０の最大オフ電流とは、少なくともメモリセル１０の抵抗変化素子３０が高抵抗状態のときに流れる最大電流ＩＨＲよりも小さい電流値であり、本実施の形態の一例ではＩＨＲは１０μＡであるため、電流制御素子２０の最大オフ電流は１０μＡ未満であればよい。
【００８３】
また、Ａ点やＣ点は、電流制御素子２０の閾値電圧（ＶＦ）と、抵抗変化素子３０に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル１０が配置されたメモリセルアレイ（クロスポイントアレイ）においては、選択したメモリセル（選択メモリセル）１０にはこのＡ点からＣ点の電圧帯を超える電圧を印加し、選択されなかったメモリセル（非選択メモリセル）はこのＡ点からＣ点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル１０に電流が流れるような動作がなされる。
【００８４】
メモリセル１０の抵抗状態を読み出す場合は、例えば、メモリセル１０に図３Ａに示す読み出し電圧Ｖｒｅａｄを印加し、その時に流れる電流を判定することでメモリセル１０の抵抗状態を判別することができる。つまり、図３Ａに示す特性の場合、メモリセル１０の抵抗変化素子３０が第１の低抵抗状態であると、読み出し電圧Ｖｒｅａｄとして、例えば、４．０Ｖの電圧を印加したときにはメモリセル１０には約５５μＡ程度の電流が流れる。しかし、メモリセル１０の抵抗変化素子３０が第１の高抵抗状態であると、読み出し電圧Ｖｒｅａｄ（４．０Ｖ）を印加するとメモリセル１０には約１０μＡ程度の電流が流れている。この電流値を判定することによって、メモリセル１０の状態を判別することができる。
【００８５】
このようにして、メモリセル１０の電圧電流特性が図３Ａに示すような正常な特性であれば、メモリセル１０に読み出し電圧Ｖｒｅａｄを印加し、その時に流れるメモリセル電流を判定することで、メモリセル１０の抵抗状態を判別できる。しかしながら、例えば、メモリセル１０の電流制御素子２０が破壊され、ショート不良であるとメモリセル１０に過剰な電流が流れる。またオープン不良であるとほとんど電流が流れなくなりメモリセル１０の抵抗状態を判別することができなくなる。そのため、不良のメモリセル（不良メモリセル）を検出し、不良メモリセルに異常電流を流さないようにする必要がある。
【００８６】
図３Ｂは、図１に示す抵抗変化素子３０の電圧抵抗特性の一部を模式化して示した物である。横軸は、抵抗変化素子３０の下部電極３１と上部電極３４間に、下部電極を基準にして印加される電圧値であり、縦軸は、抵抗変化素子３０の抵抗値である。
【００８７】
低抵抗状態にある状態Ｏから抵抗変化素子３０に印加される電圧を徐々に増加していくと、抵抗変化素子３０は電圧Ｖｗｈ０（Ａ０）で高抵抗化し始める。抵抗変化素子３０に印加される電圧をさらに増加させると、抵抗変化素子３０は電圧Ｖｗｈ４で最大の抵抗値を有する高抵抗状態Ｂ１（限界高抵抗状態）となる。さらに抵抗変化素子３０に印加される電圧を増加させても、抵抗変化素子３０の抵抗値は変化しない（Ｃ１）。Ｃ１から抵抗変化素子３０に印加される電圧を徐々に減少させても抵抗値は下がらず、限界抵抗状態が維持される。
【００８８】
状態Ａ０から状態Ｂ１にかけての抵抗変化素子３０の電圧・抗特性は、所定の傾き（実際は非線形）を有している。通常の高抵抗状態Ａ１（第１の高抵抗状態）にするには、対応する第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する。低抵抗状態（第１の低抵抗状態）より抵抗値が高い第３の高抵抗状態Ａ３にするには、対応する第３の高抵抗化書き込み電圧Ｖｗｈ３を印加する。第１の高抵抗状態より高い第２の高抵抗状態Ａ２にするには、対応する第２の高抵抗化書き込み電圧Ｖｗｈ２を印加する。また、Ｖｗｈ４以上の電圧を印加すると、限界高抵抗状態にすることができる。
【００８９】
［不良メモリセルの特性］
図４は、本実施の形態において、電流制御素子２０が正常な特性を持つメモリセル１０と、電流制御素子２０が不良な特性（ショート不良）を持つメモリセル１０の電圧電流特性を示す図である。図１の下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とする。上部配線５１から下部配線５０に流れる電流の向きを正の電流方向としたときに、第１の低抵抗状態を持つ正常なメモリセル１０に印加される正の電圧と電流は、特性（１）で示されるように、メモリセル１０に印加される電圧の絶対値が約２．６Ｖ以下では、メモリセル１０にはほとんど電流が流れないが、２．６Ｖを超えると、メモリセル１０に電流が流れ、印加される電圧の増加とともに流れる電流は非線形的に増加する。
【００９０】
一方、電流制御素子２０が完全に破壊され、ショート状態になった不良のメモリセル１０の場合、抵抗変化素子３０の特性が支配的になる。そのため、抵抗変化素子３０の抵抗値が例えば２０ｋΩの場合、不良の特性を持ったメモリセル１０は、図４の特性（２）で示されるように、電圧と電流の特性は線形の特性を示す。
【００９１】
ここで、例えば、メモリセル１０の両端に２．６Ｖの電圧を印加した場合、図４の特性（１）で示されるような正常な特性を持つメモリセル１０の場合は、メモリセル１０には数μＡ程度しか電流は流れない。一方、特性（２）で示されるような完全にショート破壊された特性を持つメモリセル１０の場合は、同じように２．６Ｖを印加すると、Ｆ点で示されるように、メモリセル１０には約１３０μＡ程度の電流が流れる。
【００９２】
つまり、下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、電流制御素子２０がオフ状態になる閾値電圧ＶＦ以下の電圧が電流制御素子２０に印加されるようにメモリセルの両端に２．６Ｖの電圧を印加すると、特性（１）のような正常な特性を示す場合は、Ｅ点に示すようにほとんど電流が流れないが、特性（２）のようなショート不良の特性を示す電流制御素子２０を有するメモリセル１０の場合は、Ｆ点に示すようなより大きな電流が流れる。したがって、メモリセル１０の電流制御素子２０に閾値電圧以下の電圧が印加されるようにメモリセル１０に不良検出のための電圧Ｖｔｅｓｔ１（本実施の形態の場合は２．６Ｖ）を印加し、このときにメモリセル１０に流れる電流の違いを検出することにより、不良メモリセルであるか否かを判定することができる。
【００９３】
以上、電流制御素子２０が完全に破壊されショート状態になっている特性（２）の場合について記載したが、電流制御素子２０が完全に破壊されてはいないが中間的なショート状態である場合、例えば、電流制御素子２０の閾値電圧が正常なメモリセル１０の電流制御素子２０よりも低くなっている不良の特性の場合でも同様に判定することができる。
【００９４】
図４の特性（３）、特性（４）は、電流制御素子２０の閾値電圧が、それぞれ正常なメモリセル１０の電流制御素子２０の閾値電圧ＶＦよりも小さい時の電圧電流特性である。メモリセル１０の両端に２．６Ｖの電圧を印加すると、特性（３）と特性（４）の場合の電流制御素子２０は不良の特性を有しているため、Ｇ点とＨ点で示されるように、メモリセル１０にはそれぞれ約１００μＡと約２５μＡ程度の電流が流れる。一方、特性（１）のような正常な特性を示すメモリセル１０の場合は、Ｅ点に示すようにほとんど電流が流れないため、この電流の違いを検出することにより、不良メモリセルの特性を調べることができる。
【００９５】
また、メモリセル１０の両端に１．８Ｖの電圧を印加した場合、特性（１）と特性（４）の特性を持ったメモリセル１０にはほとんど電流は流れないが、特性（２）と特性（３）の特性を持ったメモリセル１０には、Ｉ点とＪ点で示されるように、それぞれ約８０μＡと約２５μＡ程度の電流が流れる。つまり、メモリセル１０の電流制御素子２０の閾値電圧に合わせて、メモリセル１０に特性選別のための電圧Ｖｔｅｓｔ２（本実施の形態の場合は１．８Ｖ等）を印加することによって、メモリセル１０の電流制御素子２０の特性を選別することができる。
【００９６】
次に、メモリセル１０が不良な特性（オープン不良）を持つ場合は、メモリセル１０に読み出し電圧Ｖｒｅａｄを印加しても、メモリセル１０にはほとんど電流は流れない。本実施の形態において、例えば読み出し電圧Ｖｒｅａｄとして３Ｖを印加した場合、特性（１）のようにメモリセル１０の抵抗変化素子３０の抵抗値が第１の低抵抗状態で、電流制御素子２０が正常な特性を示すメモリセル１０の場合は、Ｋ点で示されるように約５μＡ程度のメモリセル電流が流れるが、オープン不良を持つメモリセル１０の場合は１μＡ以下の電流程度（図では示していない）しか流れない。つまり、メモリセル１０の抵抗変化素子３０を第１の低抵抗状態にした後に、メモリセル１０に読み出し電圧Ｖｒｅａｄ（本実施の形態の場合は３．０Ｖ）を印加することによって、メモリセル１０のオープン不良を判定することができる。
【００９７】
また、オープン不良を判定する場合には、ショート不良のメモリセル１０に対して実施すると、メモリセル１０に過剰な電流が流れ、抵抗変化素子３０の抵抗値が変化する、または、抵抗変化素子３０が破壊されるため、ショート不良のメモリセル１０の検出を行った後に、ショート不良のメモリセル１０以外のメモリセル１０に対して、オープン不良の判定を実施するほうが望ましい。
【００９８】
［抵抗変化型不揮発性記憶装置］
図５は、第１の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図を示すものである。図５に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、ワード線選択回路２０３と、ビット線選択回路２０４と、データの書き込みを行うための書き込み回路２０５と、データの読み出しを行うための読み出し回路２０６と、データ信号入出力回路２０７とを備えている。
【００９９】
読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧を発生するビット線制御電圧発生回路５００とで構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路２０７に接続されている。
【０１００】
また、この抵抗変化型不揮発性記憶装置２００は、抵抗変化型不揮発性記憶装置２００の外部から入力されるアドレス情報を受け取るアドレス信号入力回路２０８と、抵抗変化型不揮発性記憶装置２００の外部から入力される制御信号を受け取る制御回路２０９とを備えている。
【０１０１】
さらには、書き込み用電源２１０として、低抵抗化用電源２１１と高抵抗化用電源２１２を備え、低抵抗化用電源２１１の出力ＶＬと、高抵抗化用電源２１２の出力ＶＨとは、メモリ本体部２０１の書き込み回路２０５に供給される。
【０１０２】
また、この抵抗変化型不揮発性記憶装置２００は、読み出し回路２０６で検出した不良アドレスを記憶する不良アドレス記憶回路２１３と、アドレス比較を行うアドレス比較回路２１４とを備えている。
【０１０３】
また、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、動作モードとして、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す通常読み出しモードと、メモリセルの特性を判定するセル特性判定モードと、ショート不良のメモリセルを第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にし、正常のメモリセルと置き換える救済モードとを備えている。
【０１０４】
メモリセルアレイ２０２は、図２で示した複数個のメモリセル１００が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ６００と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ６１０とを備えている。冗長メモリセルアレイ６１０は、メインメモリセルアレイ６００の各行に同数個ずつメモリセル１００が配置されて構成されている。一例として、図５における冗長メモリセルアレイ６１０には、メインメモリセルアレイ６００の各行に１つずつメモリセル１００が配置され、一列の冗長メモリセルアレイ６１０が構成されている。
【０１０５】
また、メモリセルアレイ２０２は、互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・を備えており、さらに、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と平行に配置された少なくとも１本以上の冗長ビット線ＢＬＲ１、・・・を備えている。
【０１０６】
図５に示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されており、冗長ビット線ＢＬＲ１、・・・は、第２の平面内において、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と平行に配置されている。
【０１０７】
また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は立体交差するように配置されており、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と冗長ビット線ＢＬＲ１、・・・も立体交差するように配置されている。
【０１０８】
メインメモリセルアレイ６００内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）が配置されており、冗長メモリセルアレイ６１０内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と冗長ビット線ＢＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＢ１、ＭＢ２、ＭＢ３、・・・が配置されている。つまり、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、メインメモリセルアレイ６００と冗長メモリセルアレイ６１０に共通して配置されている。
【０１０９】
メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・は、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とで構成されている。同様に、冗長メモリセルＭＢ１、ＭＢ２、ＭＢ３、・・・は、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・と、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・と直列接続された抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・とで構成されている。
【０１１０】
つまり、図５に示すように、メインメモリセルアレイ６００内の抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
【０１１１】
同様に、冗長メモリセルアレイ６１０内の抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・の一方の端子は、電流制御素子ＤＢ１、ＤＢ２、ＤＢ３と接続しており、もう一方の端子は、冗長ビット線ＢＬＲ１、・・・と接続されている。また電流制御素子ＤＢ１、ＤＢ２、ＤＢ３、・・・の一方の端子は、抵抗変化素子ＲＢ１、ＲＢ２、ＲＢ３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と接続されている。
【０１１２】
なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイの冗長ビット線ＢＬＲ１、・・・は少なくとも１本であればよく、冗長メモリセルアレイに配置されたメモリセル１００の列数に応じて複数本搭載しても構わない。
【０１１３】
ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス情報を受け取り、この行アドレス情報に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にすることができる。
【０１１４】
また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス情報と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、および冗長ビット線ＢＬＲ１、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧、またはＶｓｓ以上Ｖｂｌ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にすることができる。
【０１１５】
なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
【０１１６】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取り、ワード線選択回路２０３とビット線選択回路２０４とで選択されたメモリセルに対して、書き込み電圧を印加することで、メモリセルの状態を書き換えることができる。
【０１１７】
図５に示す抵抗変化型不揮発性記憶装置２００において、書き込みモード時に例えば正常なメモリセルＭ１１に対して、ＢＬ１を基準にしてＷＬ１に高い電位となる第１の低抵抗化書き込み電圧Ｖｗｌ１を印加すると、抵抗変化素子Ｒ１１が第１の低抵抗状態に変化する。また、同様に正常なメモリセルＭ１１に対して、ＷＬ１を基準にしてＢＬ１に高い電位となる第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、抵抗変化素子Ｒ１１が第１の高抵抗状態に変化する。
【０１１８】
読み出し回路２０６は、通常読み出しモード時において、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、読み出し電圧Ｖｂｌｒを印加し、メモリセルに流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルに記憶されている状態を読み出すことができる。また、セル特性判定モード時においては、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、セル特性判定電圧Ｖｂｌｔを印加し、メモリセルに流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルのセル特性を判定することができる。
【０１１９】
ここで、ビット線制御電圧発生回路５００は、通常読み出しモード時およびセル特性判定モード時のそれぞれのモードに応じて、ビット線選択回路２０４によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Ｖｃｒと、セル特性判定クランプ電圧Ｖｃｔを発生する。
【０１２０】
また、ビット線制御電圧切り替え回路４００は、通常読み出しモード時には、ビット線制御電圧発生回路５００から出力された読み出しクランプ電圧Ｖｃｒをセンスアンプ３００に供給し、セル特性判定モード時には、ビット線制御電圧発生回路５００から出力されたセル特性判定クランプ電圧Ｖｃｔをセンスアンプ３００に供給するように、通常読み出しモードとセル特性判定モードに応じて、センスアンプに供給する電圧を切り替えることができる。
【０１２１】
センスアンプ３００は、通常読み出しモード時およびセル特性判定モード時に応じて、ビット線制御電圧切り替え回路４００から供給された読み出しクランプ電圧Ｖｃｒまたはセル特性判定クランプ電圧Ｖｃｔによって、ビット線の電位をそれぞれ読み出し電圧Ｖｂｌｒ、またはセル特性判定電圧Ｖｂｌｔに設定する。
【０１２２】
さらに、センスアンプ３００は、通常読み出しモード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの抵抗変化素子の状態が第１の低抵抗状態か、第１の高抵抗状態かを読み出し、その結果がデータ信号入出力回路２０７を介して外部へ出力される。また、セル特性判定モード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの状態が正常な状態か、不良の状態かを読み出し、その結果がデータ信号入出力回路２０７を介して外部へ出力されるとともに、不良アドレス記憶回路２１３にも出力される。
【０１２３】
制御回路２０９は、書き込みモードにおいては、データ信号入出力回路２０７から入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力し、通常読み出しモードにおいては、読み出し用電圧の印加を指示する信号を読み出し回路２０６に出力し、セル特性判定モードにおいては、メモリセルの特性を判定するためのセル判定用電圧の印加を指示する信号を読み出し回路２０６に出力し、救済モードにおいては、メモリセルを第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にする書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力し、救済処理を行う信号をメモリ本体部２０１に出力する。
【０１２４】
アドレス信号入力回路２０８は、外部から入力されるアドレス情報を受け取り、このアドレス情報に基づいて行アドレス情報をワード線選択回路２０３へ出力するとともに、列アドレス情報をビット線選択回路２０４へ出力する。ここで、アドレス情報とは、メモリセルアレイ２０２内の特定のメモリセルのアドレスを示す情報、列アドレス情報はメモリセルアレイ２０２内の特定の列を示すアドレス情報、行アドレス情報はメモリセルアレイ２０２内の特定の行を示すアドレス情報である。また、アドレス信号入力回路２０８は、不良アドレス記憶回路２１３やアドレス比較回路２１４にアドレス情報（列アドレス情報、行アドレス情報）を出力する。
【０１２５】
不良アドレス記憶回路２１３は、読み出し回路２０６のセル特性判定モード時において、選択されたメモリが不良と判定されたとき、アドレス信号入力回路２０８から入力された列アドレス情報を不良アドレスとして記憶する。具体的には、不良アドレス記憶回路２１３は、図６Ａに示すようなアドレス変換表２１３ａを有している。図６Ａは、不良アドレス記憶回路２１３が備えるアドレス変換表の一例を示す図である。図６Ａでは、ビット線単位で不良メモリセルの救済を行う場合を示している。図６Ａに示すように、アドレス変換表２１３ａは、不良メモリセルを有する不良ビット線と、置換先の冗長メモリセルを有する冗長ビット線とを対応付けて記憶する。なお、不良メモリセルは、ビット線単位で置き換えるだけでなく、ワード線単位、または、メモリセル単位で行ってもよい。ワード線単位、または、メモリセル単位で不良メモリセルの救済を行う場合、不良メモリセルを有する不良ワード線または不良メモリセルと、不良ワード線または不良メモリセルを置き換える置換先の冗長ワード線または冗長メモリセルとを対応付けてアドレス変換表２１３ａに記憶してもよい。
【０１２６】
アドレス比較回路２１４は、アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している不良ビット線アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をビット線選択回路２０４に出力する。アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している不良ビット線のアドレスとが一致していた場合には、後に説明する救済モードにおいて、図６Ａに示したアドレス変換表２１３ａにより、不良ビット線（例えば、ＢＬ３）を置換先の冗長ビット線（例えば、ＢＬＲ１）に置き換えて記録の書き込みおよび読み出しを行う。
【０１２７】
書き込み用電源２１０は、低抵抗化用電源２１１と高抵抗化用電源２１２より構成され、その出力はそれぞれ、メモリ本体部２０１の書き込み回路２０５に供給されている。
【０１２８】
図６Ｂは、図５における読み出し回路２０６の構成の一例を示す回路図である。
【０１２９】
読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５００と、を備えている。
【０１３０】
センスアンプ３００は、比較回路３１０と、カレントミラー回路３２０と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２０は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、定電流回路３３０とで構成されている。カレントミラー回路３２０のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地電位に接続されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子は、ビット線制御電圧発生回路５００に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
【０１３１】
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３）に設定することができる。
【０１３２】
一方、ビット線電圧制御トランジスタＮ１のゲート端子には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）が印加されるため、ビット線電圧制御トランジスタＮ１のソース端子（端子ＢＬＩＮ）には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分が降下した電圧が印加され、ビット線選択回路２０４を介して、選択されたビット線に印加される。
【０１３３】
また、ビット線電圧制御トランジスタＮ１のドレイン端子（端子ＳＡＩＮ）の電位は、比較回路３１０の＋端子に印加され、比較回路３１０の−端子には、端子ＳＡＲＥＦから基準電圧Ｖｒｅｆが印加されている。比較回路３１０は、−端子に印加された基準電圧Ｖｒｅｆと＋端子に印加された端子ＳＡＩＮの電位を比較する。比較回路３１０は、出力端子に、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも低ければＬ電位を出力し、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも高ければＨ電位を出力することで、メモリセル１０の状態を、データ信号入出力回路２０７を介して外部に出力する。
【０１３４】
つまり、メモリセル１０に流れる電流が大きければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと早く変移し、メモリセル１０に流れる電流が小さければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと遅く変移するか、またはＨ電位のまま維持される。そして、所定の出力センスタイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセル１０に流れる電流が小さいと判定する。また、同様に端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセル１０に流れる電流が大きいと判定する。なお、図６Ｂには示していないが、端子ＳＡＲＥＦから印加される基準電圧Ｖｒｅｆは、抵抗変化型不揮発性記憶装置２００内部で発生させても良いし、または、外部端子から印加しても構わない。
【０１３５】
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５００で生成される。ビット線制御電圧発生回路５００は、リファレンス電流制御素子ＲＤ１０と、ＮＭＯＳトランジスタＮ１０と、リファレンス抵抗変化素子ＲＥ１０とで構成されている。
【０１３６】
リファレンス電流制御素子ＲＤ１０の一方の端子は、カレントミラー回路３２０のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子より出力する。リファレンス電流制御素子ＲＤ１０のもう一方の端子は、ＮＭＯＳトランジスタＮ１０のドレイン端子とゲート端子に接続されるとともに、出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子より出力する。
【０１３７】
ＮＭＯＳトランジスタＮ１０のソース端子は、リファレンス抵抗変化素子ＲＥ１０の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１０の他方の端子は、接地されている。
【０１３８】
ここで、リファレンス電流制御素子ＲＤ１０、および、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
【０１３９】
ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、リファレンス抵抗変化素子ＲＥ１０に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１０の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１０の閾値電圧をＶＦ（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・とほぼ同じ閾値電圧）とすると、それぞれ、（式１）、（式２）で表される。
【０１４０】
Ｖｃｒ  ＝  Ｖｒｅ  ＋  Ｖｔｎ  ＋  ＶＦ          ・・・（式１）
Ｖｃｔ  ＝  Ｖｒｅ  ＋  Ｖｔｎ                    ・・・（式２）
【０１４１】
ＮＭＯＳトランジスタＮ１０は、センスアンプ３００のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３００のＰＭＯＳトランジスタＰ３はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。
【０１４２】
このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりもリファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ’（メモリセルの電流制御素子の閾値電圧ＶＦと同じであってもよい）分低い電圧が出力される。なお、出力端子ＯＵＴ１および出力端子ＯＵＴ２から出力される電圧が、それぞれ本実施の形態における第１出力および第２出力に相当する。
【０１４３】
ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線制御電圧切り替え回路４００は、センスアンプ３００の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２のセル特性判定クランプ電圧ＶｃｔをトランジスタＮ１のゲート端子に出力する。
【０１４４】
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加される読み出し電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるセル特性判定電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができる。
【０１４５】
Ｖｂｌｒ  ≦  Ｖｒｅ  ＋  ＶＦ                    ・・・（式３）
Ｖｂｌｔ  ≦  Ｖｒｅ                              ・・・（式４）
【０１４６】
次に、通常読み出しモード時においてのメモリセルの読み出し動作について説明する。
【０１４７】
図７は、メインメモリセルアレイ６００における電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図８は、図７の等価回路図である。
【０１４８】
図７のメインメモリセルアレイ６０１の全メモリセルが正常なメモリセルの場合におけるメモリセルの抵抗状態の読み出しについて、メモリセルＭ２２の抵抗状態の読み出しを例として説明をする。
【０１４９】
通常読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態（Ｈｉ−Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
【０１５０】
メモリセルＭ２２を選択した場合、図８に示すように、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は、３段の直列接続されたメモリセルがメモリセルＭ２２に対して並列に接続されているのと等価的に表される。つまり、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｒは、選択ビット線ＢＬ２から選択ワード線ＷＬ２に至る最短の電流経路では少なくとも３段以上の非選択メモリセルを介して、複数の電流パスで電流が流れる。各段には複数の非選択メモリセルが並列に接続されており、１段目は選択ビット線ＢＬ２に接続されている非選択メモリセルＭ１２、Ｍ３２、２段目は非選択ビット線ＢＬ１またはＢＬ３と、非選択ワード線ＷＬ１またはＷＬ３に接続されている非選択メモリセルＭ１１、Ｍ１３、Ｍ３１、Ｍ３３、３段目は選択ワード線ＷＬ２に接続されている非選択メモリセルＭ２１、Ｍ２３が接続されている。メモリセルアレイの規模が大きくなるほど、２段目に接続される非選択メモリセルの並列接続数が大きくなり、インピーダンスが小さくなる。行方向にＭ（＝１００個）と列方向にＮ（＝１００個）のメモリセルが配置されていると、２段目にあるメモリセルは（Ｍ−１）×（Ｎ−１）個（約１００００個近く）になるため、ほとんどインピーダンスが無視できるくらい小さくなる。
【０１５１】
そのため、非選択メモリセルに印加される電圧は、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３のインピーダンス比によって分圧されるため、行方向と列方向のメモリセルが同数の場合、各メモリセルの抵抗状態が同じとすると、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される読み出し電圧Ｖｂｌｒの約１／２以下の電圧が、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３に印加される。よって、非選択のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が、それぞれ図４の特性（１）で示される正常なメモリセルであれば、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３には閾値電圧ＶＦ以下の電圧が印加されるため、オフ状態になる。したがって、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれに流れる非選択セル電流の和ΣＩｎｓｅｌは、１μＡよりも少ないオフ電流しか流れない。
【０１５２】
つまり、メモリセルＭ２２の抵抗状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式５）のように、選択セル電流Ｉｓｅｌｒと全非選択セル電流ΣＩｎｓｅｌｒの和になる。しかし、全非選択セル電流ΣＩｎｓｅｌｒの値がほとんど無視できるくらい小さいので、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式６）のように近似できる。よって、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が第１の高抵抗状態か、低抵抗状態かを読み出すことができる。
【０１５３】
Ｉｂｌｒ  ＝  Ｉｓｅｌｒ  ＋  ΣＩｎｓｅｌｒ      ・・・（式５）
Ｉｂｌｒ  ≒  Ｉｓｅｌｒ                          ・・・（式６）
【０１５４】
なお、図８に示した非選択メモリセルアレイ６０２では、３段の非選択メモリセルを介して、選択ビット線ＢＬ２から選択ワード線ＷＬ２に流れる非選択電流パスは、少なくとも以下の（ａ）〜（ｄ）の４つのパスがある。よって、全非選択メモリセル電流ΣＩｎｓｅｌｒは、（式７）で示される。
【０１５５】
（ａ）  Ｉｎｓｅｌｒ（ａ）：Ｍ１２→Ｍ１１→Ｍ２１
（ｂ）  Ｉｎｓｅｌｒ（ｂ）：Ｍ１２→Ｍ１３→Ｍ２３
（ｃ）  Ｉｎｓｅｌｒ（ｃ）：Ｍ３２→Ｍ３１→Ｍ２１
（ｄ）  Ｉｎｓｅｌｒ（ｄ）：Ｍ３２→Ｍ３３→Ｍ２３
ΣＩｎｓｅｌｒ  ＝  Ｉｎｓｅｌｒ（ａ）  ＋  Ｉｎｓｅｌｒ（ｂ）
＋Ｉｎｓｅｌｒ（ｃ）  ＋  Ｉｎｓｅｌｒ（ｄ）・・・（式７）
【０１５６】
ここで、選択されたメモリセルＭ２２の電流制御素子Ｄ２２が破壊してショートしているような場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｒは全て抵抗変化素子Ｒ２２に印加される。そのため、選択ビット線電流Ｉｂｌｒは、メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態でも第１の高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流以上の値となる。したがって、メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態に応じた電流を正確に読み出すことができないため、メモリセルＭ２２の抵抗状態を検出することができない。
【０１５７】
このような電流制御素子がショート不良を起こしている不良メモリセルの判定方法および不良メモリセルの救済方法については後述する。
【０１５８】
また、メモリセルアレイ中の選択メモリセル以外に、ショート不良を起こしている電流制御素子を有する不良メモリセルが含まれている場合のメモリセルの読み出しについても説明をする。
【０１５９】
図９は、メインメモリセルアレイ６０１中の非選択メモリセルのひとつ、例えばメモリセルＭ２３がショート不良を起こしている場合の電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択し、メモリセルＭ２３がショート不良を起こしている場合についての一例を示している。また、図１０は、図９の等価回路図である。
【０１６０】
図９のメインメモリセルアレイ６０１中のメモリセルＭ２２の抵抗状態を読み出しモードで読み出す場合について説明をする。通常読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、前述したように、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ−Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
【０１６１】
ここで、例えば、メインメモリセルアレイ６０１の非選択メモリセルＭ２３がショート不良を起こしている場合、メインメモリセルアレイ６０１には異常電流Ｉｆａｉｌ１やＩｆａｉｌ２が流れることによって、メインメモリセルアレイ６０１全体に影響を及ぼし、選択メモリセルＭ２２の抵抗状態を正確に検出することができない。
【０１６２】
詳細には、図１０に示すように、非選択メモリセルアレイ６０２中の非選択メモリセルＭ２３がショート不良を起こしていると、メモリセルＭ２３はほぼ導通状態とみなせる状態になり、先ほどの非選択電流パスの（ｂ）、および（ｄ）の複数の電流パスで抵抗値が低くなり異常電流が流れるため、（式７）で示される全非選択メモリセル電流ΣＩｎｓｅｌｒの値が大きな値になり、選択メモリセルＭ２２に流れるメモリセル電流を正常に読み出すことができなくなる。つまり、不良メモリセルＭ２３がメインメモリセルアレイ６０１に接続されている限り、不良メモリセルＭ２３が非選択状態であっても、非選択メモリセルアレイ６０２に異常電流が流れ、メインメモリセルアレイ６０１全体に影響を及ぼすことになり、選択メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態を検出することが難しくなる。
【０１６３】
本願では、このようなショート不良を起こしている不良メモリセルを判定し、救済する方法について以下に示す。
【０１６４】
［不良メモリセルの判定方法］
図１１は、本実施の形態のメモリセルアレイ２０２における電流パスを説明するための回路図である。説明を簡素化するために、前述した図５のメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図１２は、図１１の等価回路図である。
【０１６５】
まず、図１１のメインメモリセルアレイ６０１中のメモリセルＭ２２をセル特性判定モードで判定する場合について説明をする。セル特性判定モードでメモリセルＭ２２が正常な状態か、ショート不良を起こしている状態かを判定する場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式４）に示すセル特性判定電圧Ｖｂｌｔを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ−Ｚ）にしてメモリセルＭ２２を選択する。つまり、ビット線ＢＬ２に、通常読み出しモードにおけるビット線電圧Ｖｂｌｒよりも、リファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ’（電流制御素子Ｄ２２とほぼ同じ閾値電圧）だけ低いビット線電圧Ｖｂｌｔを印加する。なお、本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
【０１６６】
図１２に示すように、セル特性判定モードで、選択ビット線に流れる選択ビット線電流Ｉｂｌｔは、選択されたメモリセルＭ２２に流れる選択メモリセル電流Ｉｓｅｌｔと、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｔとの和になる。ここで、メモリセルＭ２２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加され、メモリセルＭ２２のセル特性状態に応じて選択メモリセル電流Ｉｓｅｌｔが流れる。一方、非選択メモリセルアレイ６０２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加される。いずれの組み合わせをとっても等価的に３段の直列接続になっているため、選択ビット線ＢＬ２に印加されたセル特性判定電圧Ｖｂｌｔは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになり、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。また、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の中のいずれか１つのメモリセルがショート不良を起こしている不良メモリセルの場合であっても、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔは電流制御素子Ｄ２２の閾値電圧ＶＦよりも低い。このため、３段の直列接続されたメモリセルのうちの１つがショート不良を起こしていても、他の２つのメモリセルが正常であれば、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されない。したがって、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになる。したがって、選択ビット線電流Ｉｂｌｔを検出することによって、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。
【０１６７】
つまり、メモリセルＭ２２の状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式８）のように、選択セル電流Ｉｓｅｌｔと全非選択セル電流ΣＩｎｓｅｌｔとの和になるが、全非選択セル電流ΣＩｎｓｅｌｔの値がほとんど無視できるくらい小さい。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式９）のように近似でき、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、メモリセルＭ２２が正常な状態か、ショート不良の状態かを読み出すことができる。
【０１６８】
Ｉｂｌｔ  ＝  Ｉｓｅｌｔ  ＋  ΣＩｎｓｅｌｔ      ・・・（式８）
Ｉｂｌｔ  ≒  Ｉｓｅｌｔ                          ・・・（式９）
【０１６９】
ここで、選択されたメモリセルＭ２２が正常なメモリセルの場合は、（式４）に示すビット線電圧ＶｂｌｔがメモリセルＭ２２に印加されると、電流制御素子Ｄ２２には閾値電圧ＶＦ以下の電圧が印加されるため、電流制御素子Ｄ２２はオフ状態になる。これにより、抵抗変化素子Ｒ２２の抵抗状態に関わらず選択ビット線電流Ｉｂｌｔはほとんど電流が流れない。
【０１７０】
一方、メモリセルＭ２２の電流制御素子Ｄ２２がショート破壊されている場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｔは全て抵抗変化素子Ｒ２２に印加される。ここで、抵抗変化素子Ｒ２２が低抵抗状態の時は、抵抗変化素子Ｒ２２の抵抗値に応じて選択ビット線電流Ｉｂｌｔが流れるため、読み出し回路２０６で電流を検出することで、メモリセルＭ２２がショート破壊されていることを判定することができる。ここで、読み出し回路２０６は、例えば、低抵抗状態の抵抗変化素子Ｒ２２と正常な電流制御素子Ｄ２２に閾値電圧を印加したときに電流制御素子Ｄ２２はオフ状態（最大オフ電流が流れる）とみなせる場合に、異常な電流制御素子Ｄ２２に、正常な電流制御素子Ｄ２２に流れる最大オフ電流以上の電流が流れる場合においても、「メモリセルＭ２２が破壊されている」と判定することとしてもよい。
【０１７１】
ところが、抵抗変化素子Ｒ２２が第１の高抵抗状態の時は、抵抗変化素子Ｒ２２には選択ビット線電流Ｉｂｌｔがほとんど流れないために、電流制御素子Ｄ２２が破壊しているかどうかは判定することが困難である。
【０１７２】
つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置２００において、セル特性判定モードでは、少なくとも、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、ショート破壊状態かを判定することができ、不良メモリセルのアドレスの特定をすることができる。また、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が第１の高抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態（正常状態またはショート破壊状態）を正しく判定することはできないが、選択メモリセルＭ２２の抵抗変化素子Ｒ２２を低抵抗状態にしてからセル特性判定モードを実施することで、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、破壊状態かを判定することができる。
【０１７３】
また、非選択メモリセルアレイ６０２に流れる非選択電流パスにおいて、３段のメモリセルが直列に接続されているため、非選択メモリセルアレイ６０２中のリーク電流パス経路中の少なくとも２ビット以下のメモリセルが破壊されていても、残り１ビットが正常であれば全非選択メモリセルアレイ電流ΣＩｎｓｅｌｔは流れない。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔを判定することで、不良メモリセルのアドレスの特定をすることができる。また、例えば、Ｍ１２、Ｍ１１、Ｍ２３のように２ビットを超える不良メモリセルが存在しても、（ａ）〜（ｄ）のリーク電流パス上にいずれも２ビット以下の不良メモリセルしかないため非選択メモリセルアレイ電流Ｉｎｓｅｌはほとんど流れず、同様に不良メモリセルのアドレスの特定をすることができる。また、同じリーク電流パス上の３ビット全てが不良メモリセルのような場合は、メモリセルアレイ２０２中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。
【０１７４】
図１３は、通常読み出しモード時と、セル特性判定モード時における各設定状態と、図６Ｂに示した読み出し回路２０６の出力端子ＳＡＯＵＴの状態を表した表（モード別真理値表）である。図１３において、「Ｌ」は、本実施の形態における第１の論理出力であり、メモリセルの抵抗状態が低抵抗状態のときにセンスアンプ３００がＬ電位を出力することを示している。また、「Ｈ」は、本実施の形態における第２の論理出力であり、メモリセルの抵抗状態が第１の高抵抗状態のときにセンスアンプ３００の出力がＨ電位を出力することを示している。
【０１７５】
通常読み出しモード時においては、図１３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオン状態、ＳＷ２はオフ状態になっているため、図６Ｂに示したセンスアンプ３００のビット線制御電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、読み出しクランプ電圧Ｖｃｒ（＝Ｖｒｅ＋Ｖｔｎ＋ＶＦ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子の読み出しクランプ電圧Ｖｃｒから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ＋ＶＦ）以下の電圧に設定される。
【０１７６】
ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００の端子ＳＡＩＮの電位がＨ電位からＬ電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子ＳＡＩＮの電位は早くＬ電位へと変移し、メモリセルの抵抗変化素子が第１の高抵抗状態であれば、メモリセル電流が小さくなり、端子ＳＡＩＮの電位は遅くＬ電位へと変移するか、もしくはＨ電位のまま維持される。そのため、所定の出力タイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力してメモリセルに流れる電流が小さいと判定し、端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力してメモリセルに流れる電流が大きいと判定する。つまり、センスアンプ３００がＬ電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ３００の出力がＨ電位を出力すれば、メモリセルの状態は第１の高抵抗状態を示す。
【０１７７】
一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力はＬ電位になり、メモリセルの状態は低抵抗状態を示すが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、Ｌ電位、またはＨ電位になるため、メモリセルの抵抗状態を正確に判別することができない。
【０１７８】
以上のように、通常読み出しモードにおいては、メモリセルが正常なセルの場合は、センスアンプ３００の出力電位によって、メモリセルの抵抗状態を判定することができる。一方、メモリセルの電流制御素子が破壊されたセルの場合は、メモリセルの抵抗状態を判定することができない。
【０１７９】
また、セル特性判定モード時においては、図１３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態、ＳＷ２はオン状態になっているため、図６Ｂに示したセンスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、セル特性判定クランプ電圧Ｖｃｔ（＝Ｖｒｅ＋Ｖｔｎ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子のセル特性判定クランプ電圧Ｖｃｔから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ）以下の電圧に設定される。
【０１８０】
ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００で判定すると、センスアンプ３００の出力は、抵抗変化素子の抵抗状態に関わらずＨ電位を出力する。
【０１８１】
一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力は、Ｌ電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、抵抗変化素子の抵抗値によって、Ｌ電位、またはＨ電位になるため、メモリセルのセル特性状態を正確に判別することができない。
【０１８２】
メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、あらかじめ抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を低抵抗状態にした場合に、電流制御素子に所定値以上の電流が流れないとき、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を低抵抗状態にするには、書き込み回路２０５により、ＢＬを基準にしてＷＬに高い電位となる低抵抗化書き込み電圧Ｖｗｌを印加すると、抵抗変化素子は低抵抗状態に変化する。
【０１８３】
以上のように、セル特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に所定値以上の電流が流れるとき、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、所定値とは、上記のメモリセルの電流制御素子の最大オフ電流の値としてもよい。最大オフ電流は、例えば、１０μＡである。
【０１８４】
また、メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。
【０１８５】
次に、セル特性判定モード時の判定フローの一例について説明する。
【０１８６】
図１４は、メモリセルの抵抗変化素子の状態に依存しないセル特性判定モード時の判定フローの一例である。
【０１８７】
初めに、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ１０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
【０１８８】
次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ１０２）。また、その選択されたメモリセルに対して読み出し動作を行う（ステップＳ１０３）。
【０１８９】
そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ１０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ１０５）。Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ１０６）。そして、全メモリセル領域を判定（ステップＳ１０７）した後、セル特性判定モードを終了する。
【０１９０】
つまり、図１４のセル特性判定モード時の判定フローでは、センスアンプ３００の出力端子ＳＡＯＵＴにＬ電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。
【０１９１】
図１５は、メモリセルの抵抗変化素子の状態を最初に低抵抗状態に設定した後の、セル特性判定モード時の判定フローの一例である。
【０１９２】
初めに、セル特性判定の対象となるメモリセルを低抵抗状態に設定し（ステップＳ２００）、その後、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ２０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
【０１９３】
次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ２０２）。また、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ２０３）。
【０１９４】
そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ２０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ２０５）。Ｈ電位であれば正常セルとして判定する（ステップＳ２０６）。そして、全メモリセル領域を判定（ステップＳ２０７）した後、セル特性判定モードを終了する。
【０１９５】
つまり、図１５のセル特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。
【０１９６】
［メモリセルの救済方法］
次に、本実施の形態におけるメモリセルの救済方法について述べる。
【０１９７】
図１６は、セル特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、不良メモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値の高い第３の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。または、不良メモリセルに代えて、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、これら他のメモリセルの抵抗変化素子を第１の高抵抗状態よりも抵抗値の高い第２の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。または、不良メモリセル、および、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、これらのメモリセルの抵抗変化素子をそれぞれ上記した高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて上記した高抵抗状態にされたメモリセル（対象メモリセル）に代えて正常なメモリセルを代用するために、高抵抗状態にされたメモリセルのアドレスを記憶する。
【０１９８】
図１６に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード（高抵抗化）に設定し（ステップＳ３０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作を行う。または、不良メモリセルに代えて、あるいは、不良メモリセルとともに、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ３０２）。なお、高抵抗化書き込み動作を行うメモリセルを対象メモリセルという。
【０１９９】
このとき、不良メモリセルには、不良メモリセルの抵抗変化素子を第３の高抵抗状態にするための第３の高抵抗化書き込み電圧（第３の高抵抗化パルス）が印加される。また、不良メモリセルと同一のビット線上および不良メモリセルと同一のワード線上の少なくともいずれかに配置されている不良メモリセル以外の他のメモリセルには、これら他のメモリセルの抵抗変化素子を第２の高抵抗状態にするための第２の高抵抗化書き込み電圧（第２の高抵抗化パルス）が印加される。
【０２００】
その後、不良検知モードに設定し（ステップＳ３０３）、不良メモリセルが第３の高抵抗状態になっているか、または、不良メモリセル以外の他のメモリセルが第２の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ３０４）。
【０２０１】
不良メモリセルが第３の高抵抗状態になっている場合、または、不良メモリセル以外の他のメモリセルが第２の高抵抗状態になっている場合は、対象メモリセルが高抵抗化成功と判断し（ステップＳ３０５）、対象メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ３０６）、終了する。
【０２０２】
一方、ステップＳ３０４にて、対象メモリセルが所定の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ３０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ３０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ３０９）、再度、不良メモリセルまたは不良メモリセル以外の他のメモリセルに対して、上記した高抵抗化書き込み動作を行う（ステップＳ３０２）。
【０２０３】
ここで、別の書き込み条件とは、例えば、書き込み電圧値や、書き込み電流値、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。より具体的には、不良メモリセルには、第３の高抵抗化書き込み電圧の電圧値よりも電圧値の絶対値が大きい第４の高抵抗化書き込み電圧（第４の高抵抗化パルス）、第３の高抵抗化書き込み電圧の電流値よりも電流値が大きい第４の高抵抗化書き込み電圧、第３の高抵抗化書き込み電圧のパルス幅よりもパルス幅が大きい第４の高抵抗化書き込み電圧が印加されてもよい。
【０２０４】
また、ステップＳ３０８で、別の書き込み条件を設定することができないようであれば、対象メモリセルの高抵抗化失敗と判断し（ステップＳ３１０）、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
【０２０５】
なお、上記の不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置２００の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
【０２０６】
図１７は、本実施の形態における書き込み回路２０５と書き込み用電源２１０とそれらの接続関係の一例を示す回路図である。
【０２０７】
図１７に示すように、書き込み回路２０５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７００と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８００とで構成されている。
【０２０８】
ＨＲ書き込み回路７００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する回路である。
【０２０９】
ＨＲ書き込み回路７００は、ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４と、インバータ７０５と、インバータ７０６とで構成されている。なお、単に「ＰＭＯＳ」、「ＮＭＯＳ」との記載は、それぞれ、「ＰＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」を意味する。
【０２１０】
ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４とは、この順に直列をなすように互いの主端子（一方のドレイン端子と他方のソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７０１の２つの主端子のうち、ＰＭＯＳ７０２の接続されていない方の主端子（ソース端子）は、電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７０４の２つの主端子のうち、ＮＭＯＳ７０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
【０２１１】
データ信号入出力回路２０７から出力されるＨＲ書き込みイネーブル信号ＷＥＨは、インバータ７０６の入力端子とＮＭＯＳ７０３のゲートに入力され、インバータ７０６の入力端子から入力されたＨＲ書き込みイネーブル信号ＷＥＨは、反転信号として、ＰＭＯＳ７０２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７０５の入力端子に入力され、インバータ７０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７０１とＮＭＯＳ７０４のゲートに入力される。ＰＭＯＳ７０２とＮＭＯＳ７０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７００の出力端子ＷＤＨを通して書き込み回路２０５から出力され、ビット線選択回路２０４およびワード線選択回路２０３に接続される。
【０２１２】
ＨＲ書き込み回路７００は、ＨＲ書き込みイネーブル信号ＷＥＨがＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＨＲ書き込みイネーブル信号ＷＥＨがＬ状態の時には、Ｈｉ−Ｚ状態を出力端子ＷＤＨから出力する。
【０２１３】
ＬＲ書き込み回路８００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の低抵抗状態に遷移させるための電圧として、ビット線選択回路２０４で選択されたビット線ＢＬを基準にして、ワード線選択回路２０３で選択されたワード線ＷＬに、第１の低抵抗化書き込み電圧Ｖｗｌ１を印加する回路である。
【０２１４】
ＬＲ書き込み回路８００は、ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４と、インバータ８０５と、インバータ８０６とで構成されている。
【０２１５】
ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ８０１の２つの主端子のうち、ＰＭＯＳ８０２の接続されていない方の主端子（ソース端子）は電源（例えば、低抵抗化用電源２１１）に接続されている。また、ＮＭＯＳ８０４の２つの主端子のうち、ＮＭＯＳ８０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
【０２１６】
データ信号入出力回路２０７から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ８０６の入力端子とＮＭＯＳ８０３のゲートに入力され、インバータ８０６の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ８０２のゲートに入力される。また、制御回路２０９から出力されるＬＲ書き込みパルス信号ＷＰＬは、インバータ８０５の入力端子に入力され、インバータ８０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ８０１とＮＭＯＳ８０４のゲートに入力される。ＰＭＯＳ８０２とＮＭＯＳ８０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＬＲ書き込み回路８００の出力端子ＷＤＬを通して書き込み回路２０５から出力され、ワード線選択回路２０３に接続される。
【０２１７】
ＬＲ書き込み回路８００は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時に、ＬＲ書き込みパルス信号ＷＰＬに従って、低抵抗化用電源２１１から供給されるＶＬ電位（＝第１低抵抗化書き込み電圧Ｖｗｌ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、Ｈｉ−Ｚ状態を出力端子ＷＤＬから出力する。
【０２１８】
不良メモリセルを少なくとも第１の低抵抗状態の抵抗値以上の抵抗値を持つ第３の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。その後、不良メモリセル含むビット線、またはワード線を冗長ビット線、または冗長ワード線と置き換えることで救済処理を行っても、不良メモリセルには異常電流が流れていないため、不良メモリセルがメモリセルアレイ２０２と切断されていない状態であっても異常電流はメモリセルアレイ２０２には流れず、選択メモリセルに対して、安定した読み出しを行うことができる。
【０２１９】
ここで、不良メモリセルに対して、例えば第１の高抵抗化書き込み電圧Ｖｗｈ１と電圧が等しい高抵抗化書き込み電圧を印加すると、第３の高抵抗状態は、第１の高抵抗状態よりも高い抵抗値を示す。電流制御素子がショート状態の不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、電流制御素子がショート状態のため、抵抗変化素子にはほぼ第１の高抵抗化書き込み電圧Ｖｗｈ１が印加され、抵抗変化素子は、第１の高抵抗状態よりも抵抗値が高い第２の高抵抗状態になるためである。第３の高抵抗状態は、不良メモリセルを流れる電流を抑制する観点から、その抵抗値は大きいほど好ましい。
【０２２０】
図１８は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図５の抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図１８に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図１８の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図１８の実線の特性（１１）のような特性を示す。
【０２２１】
一方、図５の抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つが、例えば図９で示したメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態よりも低い第２の低抵抗状態、例えば第２の低抵抗状態の抵抗値が、第１の低抵抗状態の抵抗値の１０分の１程度の抵抗値である場合、選択メモリセルＭ２２が正常な特性で第１の高抵抗状態であっても、図１８の白四角印の特性（１２）のような特性を示す。つまり、選択メモリセルが正常な特性で第１の高抵抗状態であっても、非選択メモリセル中にショート不良を起こした不良のメモリセルがあると、見かけ上第１の低抵抗状態よりも低い抵抗状態の特性になってしまう。
【０２２２】
ショート不良のメモリセルＭ２３に対して、例えば第３の高抵抗化書き込み電圧（第３の高抵抗化パルス）Ｖｗｈ３を印加することで、不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第３の高抵抗状態の抵抗値にすると、図１８の白三角印の特性（１３）のような特性を示す。同様に、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第１の低抵抗状態の抵抗値にすると、図１８の×の特性（１４）のような特性を示す。
【０２２３】
つまり、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つの電流制御素子Ｄ２３がショート不良を起こしていても、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を少なくとも第１の低抵抗状態の抵抗値以上の抵抗値にすることで、選択メモリセル１００が第１の高抵抗状態で特性（１３）や特性（１４）のようになり、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
【０２２４】
なお、不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１以上の第３の高抵抗化書き込み電圧Ｖｗｈ３を印加し、第１の高抵抗状態よりも抵抗値がより高い状態にしたほうがなおよい。例えば、第３の高抵抗状態の抵抗値は、第１の高抵抗状態の抵抗値の１０倍以上となるように第３の高抵抗化書き込み電圧Ｖｗｈ３を第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高く設定すると、図１８の白丸印の特性（１５）のような特性を示し、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルが全て正常な特性で、かつ選択メモリセル１００が第１の高抵抗状態の特性（１１）とほぼ同等の抵抗値である特性を示しており、第３の高抵抗状態の抵抗値を第１の高抵抗状態の抵抗値の１０倍以上にするほうがなおよいことを示している。
【０２２５】
また、不良メモリセルに対して、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨのパルス幅ｔｗｈ１をさらにパルス幅の長いパルス幅ｔｗｈ２にしても構わない。また、以下の実施の形態に示すように、書き込み回路を増加させることにより電流値を増加させてもよい。
【０２２６】
（第２の実施の形態）
次に、本発明の第２の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０２２７】
図１９は、本実施の形態にかかる書き込み回路２５５と書き込み用電源２１０とそれらの接続関係の、第１の実施の形態に記載の構成と異なる構成を示す回路図である。
【０２２８】
図１９に示すように、書き込みモード時に書き込み回路２５５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７５０と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８５０とで構成されている。
【０２２９】
ＨＲ書き込み回路７５０は、第１ＨＲ書き込み回路７１０と第２書き込み回路７２０とで構成され、第１書き込み回路７１０の出力端子ＷＤＨ１と、第２書き込み回路７２０の出力端子ＷＤＨ２とは互いに接続されている。第１書き込み回路７１０は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する。また、書き込み用電源２１０の高抵抗化用電源２１２から出力される電源電圧ＶＨを変えることにより、第３の高抵抗化書き込み電圧Ｖｗｈ３を印加する。
【０２３０】
さらに、ＨＲ書き込み回路７５０は、第２書き込み回路７２０を備えることで、第１書き込み回路７１０の出力端子ＷＤＨ１から第１の高抵抗化書き込み電流Ｉｗｈ１と、第２書き込み回路７２０の出力端子ＷＤＨ２から第２の高抵抗化書き込み電流Ｉｗｈ２と、それぞれの出力電流を合わせた第３の高抵抗化書き込み電流Ｉｗｈ３を出力することができる。つまり、ＨＲ書き込み回路７５０の出力端子ＷＤＨからは、第１の高抵抗化書き込み電流Ｉｗｈ１、第２の高抵抗化書き込み電流Ｉｗｈ２、第３の高抵抗化書き込み電流Ｉｗｈ３が出力される。
【０２３１】
ＨＲ書き込み回路７５０の詳細な構成は、以下のとおりである。
【０２３２】
第１ＨＲ書き込み回路７１０は、ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４と、インバータ７１５と、インバータ７１６とで構成されている。
【０２３３】
ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７１１の２つの主端子のうち、ＰＭＯＳ７１２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７１４の２つの主端子のうち、ＮＭＯＳ７１３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
【０２３４】
データ信号入出力回路２０７から出力される第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、インバータ７１６の入力端子とＮＭＯＳ７１３のゲートに入力され、インバータ７１６の入力端子から入力された第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、反転信号として、ＰＭＯＳ７１２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７１５の入力端子に入力され、インバータ７１５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７１１とＮＭＯＳ７１４のゲートに入力される。ＰＭＯＳ７１２とＮＭＯＳ７１３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
【０２３５】
第１ＨＲ書き込み回路７１０は、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）および接地電位（Ｖｓｓ）のいずれかを出力し、第１ＨＲ書き込み回路７１０の出力がＶＨ電位および接地電位のときにそれぞれ出力電流ＩＨＨ１（＝第１の高抵抗化書き込み電流Ｉｗｈ１）および電流ＩＨＬ１が流れる。また、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＬ状態の時には、第１書き込み回路７１０の出力は、Ｈｉ−Ｚ状態を出力する。
【０２３６】
次に、第２ＨＲ書き込み回路７２０は、ＰＭＯＳ７２１と、ＰＭＯＳ７２２と、インバータ７２３と、インバータ７２４とで構成されている。
【０２３７】
ＰＭＯＳ７２１と、ＰＭＯＳ７２２とは、この順に直列をなすように主端子（一方のドレイン端子及び他方のソース端子）同士が接続され、ひとつの電流経路を形成している。ＰＭＯＳ７２１の２つの主端子のうち、ＰＭＯＳ７２２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。
【０２３８】
制御回路２０９から出力される第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、インバータ７２４の入力端子のゲートに入力され、インバータ７２４の入力端子から入力された第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、反転信号として、ＰＭＯＳ７２２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７２３の入力端子に入力され、インバータ７２３の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７２１のゲートに入力される。ＰＭＯＳ７２２の一方の主端子（ドレイン端子）は、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
【０２３９】
第２ＨＲ書き込み回路７２０は、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）を出力し、第２ＨＲ書き込み回路７２０の出力がＶＨ電位のときにＩＨＨ２（＝第２の高抵抗化書き込み電流Ｉｗｈ２）の出力電流が流れる。また、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＬ状態の時には、第２書き込み回路７２０の出力は、Ｈｉ−Ｚ状態を出力する。
【０２４０】
ＬＲ書き込み回路８５０については、前述しているのでここでは説明を省略する。
【０２４１】
不良メモリセルに対して、例えば、第１ＨＲ書き込みイネーブル信号ＷＥＨ１をＨ状態、つまりイネーブル状態にし、第１ＨＲ書き込み回路７１０によって、ＶＨ電位を供給するとともに、電流ＩＨＨ１の出力電流が流れることで、不良メモリセルを第１の低抵抗状態より大きい抵抗値を示す第３の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。さらに、第２ＨＲ書き込みイネーブル信号ＷＥＨ２をＨ状態、つまりイネーブル状態にすることで、ＨＲ書き込み回路７５０の駆動能力（＝出力電流）を上げることによって、ＶＨ電位を供給するとともに、電流ＩＨＨ２の出力電流をさらに流す（増加する）ことで、不良メモリセルを第３の高抵抗状態、またはそれ以上の抵抗値とすることができる。また、ＨＲ書き込み回路７５０を用いることにより、以下の実施の形態において、正常なメモリセルを第１の高抵抗状態よりもさらに抵抗値の高い第２の高抵抗状態にすることができる。
【０２４２】
（第３の実施の形態）
次に、本発明の第３の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０２４３】
図２０は、本実施の形態における不良メモリセルの救済フローの一例を示す図である。本実施の形態では、セル特性判定モードで不良メモリセルと判定されたメモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値が高い第３の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて、不良メモリセルを正常なメモリセルと置換するために、その不良メモリセルのアドレスを記憶する。
【０２４４】
初めに、抵抗変化型不揮発性記憶装置２００を書き込みモード（高抵抗化）に設定し（ステップＳ４０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作（１）を行う（ステップＳ４０２）。その後、不良検知モードに設定し（ステップＳ４０３）、不良メモリセルが第３の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４０４）。
【０２４５】
第３の高抵抗状態になっている場合は、対象の不良メモリセルが高抵抗化成功と判断し（ステップＳ４０５）、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。
【０２４６】
一方、ステップＳ４０４にて、第３の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ４０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ４０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ４０９）、再度、不良メモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ４０２）。別の書き込み条件とは、例えば、書き込み電圧値や、書き込み電流値、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。
【０２４７】
また、ステップＳ４０８で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルを順次選択し、高抵抗化書き込み動作を行う（ステップＳ４１０）。他のメモリセルとは、上記した不良メモリセルとは別の不良メモリセルであってもよいし、正常なメモリセルであってもよい。このとき、高抵抗化書き込み動作を行うメモリセルには、第１の高抵抗状態よりも抵抗値の高い第２の高抵抗状態となるように、例えば、書き込み電圧として上記した第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高い第２の高抵抗化書き込み電圧（第２の高抵抗化パルス）Ｖｗｈ２を印加する。なお、第２の高抵抗状態の抵抗値は、例えば第１の高抵抗状態の抵抗値の１０倍以上となるように第２の高抵抗化書き込み電圧Ｖｗｈ２を設定するほうがなおよい。
【０２４８】
その後、不良検知モードに設定し（ステップＳ４１１）、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４１２）。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっている場合は、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別の他のメモリセルが全て高抵抗状態になっていない場合は、対象の不良メモリセルの高抵抗化失敗と判断し（ステップＳ４１３）、終了する。この場合は、救済できないためメモリセルアレイ２０２は不良回路として扱われる。
【０２４９】
図２１は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図５の抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図２１に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図２１の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図２１の太実線の特性（１１）のような特性を示す。
【０２５０】
一方、図５の抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の選択メモリセル１００を第１の高抵抗状態にし、非選択メモリセルの１つが、例えば図９で示したようなメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態の抵抗値よりも低い第２の低抵抗状態の抵抗値である場合、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にすると、図２１の白三角印の特性（２０）の特性を示す。
【０２５１】
つまり、選択メモリセル１００が第１の高抵抗状態で、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にしたときの特性（２０）は、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態の抵抗値よりも高い第３の抵抗状態の抵抗値にすることで、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
【０２５２】
また、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態よりも抵抗値がより高い抵抗状態にしたほうがよりよい。例えば、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別の他のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態の抵抗値よりも１０倍抵抗値が高い第２の高抵抗状態にすると、図２１の白四角印の特性（２１）のような特性を示し、特性（２０）よりもより高抵抗の（電流が少ない）特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態をよりよく判定することができる。
【０２５３】
（第４の実施の形態）
次に第４の実施の形態について説明する。
【０２５４】
図２２Ａは、図５の第１の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図に対して、メインメモリセル６００の各列に同数個ずつメモリセル１００を有する冗長メモリセルアレイ６２０を配置した抵抗変化型不揮発性記憶装置９００の一例を示すものである。一例として、図２２Ａにおける冗長メモリセルアレイ６２０には、メインメモリセルアレイ６００の各列に１つずつメモリセル１００が配置され、一行の冗長メモリセルアレイ６２０が構成されている。なお、図２２Ａの冗長メモリセルアレイ６２０は、メインメモリセルアレイ６００の上端部に配置しているが、メインメモリセルアレイ６００中に配置しても構わない。
【０２５５】
以下の説明において、図５と同じ構成の箇所については説明を省く。
【０２５６】
図２２Ａにおいて、本実施の形態に係る抵抗変化型不揮発性記憶装置９００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２を備えており、メモリセルアレイ２０２は、図２で示した複数個のメモリセル１００が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ６００と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ６２０とを備えている。また、互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・を備えており、さらに、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と平行に配置された少なくとも１本以上の冗長ワード線ＷＬＲ１、・・・を備えている。
【０２５７】
図２２Ａに示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されており、冗長ワード線ＷＬＲ１、・・・は、第２の平面内において、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と平行に配置されている。
【０２５８】
また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は立体交差するように配置されており、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と冗長ワード線ＷＬＲ１、・・・も立体交差するように配置されている。
【０２５９】
メインメモリセルアレイ６００内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）が配置されており、冗長メモリセルアレイ６２０内で、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と冗長ワード線ＷＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＷ１、ＭＷ２、ＭＷ３、・・・が配置されている。
【０２６０】
メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・は、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とで構成されている。同様に、冗長メモリセルＭＷ１、ＭＷ２、ＭＷ３、・・・は、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・と、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・と直列接続された抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・とで構成されている。
【０２６１】
つまり、図２２Ａに示すように、メインメモリセルアレイ６００内の抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
【０２６２】
同様に、冗長メモリセルアレイ６２０内の抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・の一方の端子は、電流制御素子ＤＷ１、ＤＷ２、ＤＷ３と接続しており、もう一方の端子は、冗長ワード線ＷＬＲ１、・・・と接続されている。また電流制御素子ＤＷ１、ＤＷ２、ＤＷ３、・・・の一方の端子は、抵抗変化素子ＲＷ１、ＲＷ２、ＲＷ３、・・・と接続されており、もう一方の端子は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と接続されている。
【０２６３】
なお、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイ６２０の冗長ワード線ＷＬＲ１、・・・は少なくとも１本あればよく、複数本搭載しても構わない。
【０２６４】
ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス情報号と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この行アドレス情報とアドレス一致判定信号に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および冗長ワード線ＷＬＲ１、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加する。また、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ〜Ｖｗｌ、またはＶｓｓ〜Ｖｗｈ）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にする。
【０２６５】
また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス情報と、アドレス比較回路２１４からのアドレス一致判定信号とを受け取り、この列アドレス情報とアドレス一致判定信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧、またはＶｓｓ以上Ｖｂｌ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ−Ｚ）状態にすることができる。
【０２６６】
なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
【０２６７】
不良アドレス記憶回路２１３は、読み出し回路２０６の動作モードがセル特性判定モードである時において、不良と判定されたとき、アドレス信号入力回路２０８から入力された行アドレス情報を不良アドレスとして記憶する。具体的には、ビット線単位で不良アドレスを記憶する場合と同様に、不良アドレス記憶回路２１３は、アドレス変換表（図示せず）を有し、不良メモリセルを有する不良ワード線と、置換先の冗長メモリセルを有する冗長ワード線とを対応付けて記憶する。
【０２６８】
また、アドレス比較回路２１４は、アドレス信号入力回路２０８から入力された行アドレス情報と不良アドレス記憶回路２１３で記憶している不良アドレスとを比較し、一致しているか一致していないかのアドレス一致判定信号をワード線選択回路２０３に出力する。アドレス信号入力回路２０８から入力された行アドレス情報と不良アドレス記憶回路２１３で記憶している不良ワード線のアドレスとが一致していた場合には、救済モードにおいて、不良アドレス記憶回路２１３に記憶されたアドレス変換表により、不良ワード線を置換先の冗長ワード線に置き換えて記録の書き込みおよび読み出しを行う。
【０２６９】
なお、冗長メモリセルアレイ６２０の配置は、図２２Ａに示したように、行方向に限られるものではない。既に第１の実施の形態で述べたように、図５の如く、列方向に配置する構成も考えられるし、その他の配置も有りえる。図２２Ｂ、図２２Ｃおよび図２２Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの他の配置例を示す図である。図２２Ｂ、図２２Ｃおよび図２２Ｄにおいて、斜線で示す部分がメモリセルアレイにおける冗長メモリセルアレイの位置を示している。
【０２７０】
図２２Ｂに示すように、メインメモリセルアレイ６００に対して、列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６３０、６４０を備えたメモリセルアレイ２３２としてもよい。
【０２７１】
また、図２２Ｃに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６５０ａ、６５０ｂ、６５０ｃ、６５０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６５０に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ、６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ、を備えたメモリセルアレイ２４２としてもよい。
【０２７２】
また、図２２Ｄに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６８０ａ、６８０ｂ、６８０ｃ、６８０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６８０に対して、各々の列方向および行方向の両方、またはどちらか一方に冗長メモリセルアレイ６９０ａ、６９０ｂ、７００ａ、７００ｂを備えたメモリセルアレイ２５２としてもよい。
【０２７３】
（第５の実施の形態）
次に、本発明の第５の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０２７４】
図２３Ａ〜図２３Ｃは、本実施の形態における不揮発性記憶装置の読み出し回路２０６のビット線制御電圧発生回路５００を示す回路図である。
【０２７５】
図２３Ａに示すビット線制御電圧発生回路５０１は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２１に変更した例である。固定抵抗素子ＲＲ２１の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定される。本実施の形態では、固定抵抗素子は１つだけしか記載していないが、複数個備えてスイッチでそれぞれ独立に切り替えても構わない。
【０２７６】
リファレンス抵抗変化素子ＲＥ１０を固定抵抗素子ＲＲ２１に変更することで、リファレンス抵抗変化素子ＲＥ１０の抵抗値を事前に設定する必要がないため、ビット線制御電圧発生回路５０１では、ＯＵＴ１およびＯＵＴ２に出力される読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔを容易に生成することができる。また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２１を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
【０２７７】
図２３Ｂに示すビット線制御電圧発生回路５０２は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０を、固定抵抗素子ＲＲ２２に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１１を固定抵抗素子ＲＲ１２に変更した例である。固定抵抗素子ＲＲ２２の抵抗値は、リファレンス抵抗変化素子ＲＥ１０が低抵抗状態から高抵抗状態までの抵抗値のいずれかに設定され、固定抵抗素子ＲＲ１２の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１２の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ２２を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
【０２７８】
図２３Ｃに示すビット線制御電圧発生回路５０３は、図６Ｂのビット線制御電圧発生回路５００のリファレンス抵抗変化素子ＲＥ１０とＮＭＯＳトランジスタＮ１０を固定抵抗素子ＲＲ２３に変更し、ビット線制御電圧発生回路５００のリファレンス電流制御素子ＲＤ１０を固定抵抗素子ＲＲ１３にした例である。固定抵抗素子ＲＲ２３の抵抗値は、ＮＭＯＳトランジスタの閾値電圧Ｖｔｎとリファレンス抵抗変化素子ＲＥ１０に印加される電圧に相当する電圧が固定抵抗素子ＲＲ２３に印加されるように設定される。また、固定抵抗素子ＲＲ１３の抵抗値は、リファレンス電流制御素子ＲＤ１１の閾値電圧ＶＦに相当する電圧が、固定抵抗素子ＲＲ１３の両端に印加されるような抵抗値に設定される。抵抗値のばらつきが小さい固定抵抗素子ＲＲ１３を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
【０２７９】
以上の図２３Ａ〜図２３Ｃに示したビット線制御電圧発生回路は、いずれも出力端子ＯＵＴ１には、電流制御素子の閾値電圧を超える電圧が出力され、出力端子ＯＵＴ２には、メモリセルの電流制御素子の閾値電圧以下の電圧が出力されるような回路構成であれば構わない。また、リファレンス固定抵抗素子は、抵抗変化素子でも構わない。
【０２８０】
（第６の実施の形態）
次に、本発明の第６の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０２８１】
図２４は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。以降の図の説明において、今までの図と同じ構成要素については同じ符号を用い、説明を省略する。
【０２８２】
図２４に示す読み出し回路２０６は、センスアンプ３０１と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０４とで構成されている。
【０２８３】
センスアンプ３０１は、比較回路３１０と、カレントミラー回路３２１と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２１は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、定電流回路３３０とで構成されている。カレントミラー回路３２１のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０４に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
【０２８４】
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ４のそれぞれのサイズ比で決まるミラー比Ｍ４（＝Ｐ４／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ４の負荷電流Ｉｌｄ４（＝Ｉｒｅｆ×ミラー比Ｍ４）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４）に設定することができる。
【０２８５】
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０４で生成される。ビット線制御電圧発生回路５０４は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、セル特性判定クランプ電圧Ｖｃｔを発生するセル特性判定クランプ電圧発生回路５２０とで構成されている。
【０２８６】
読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
【０２８７】
また、セル特性判定クランプ電圧発生回路５２０は、ＮＭＯＳトランジスタＮ２４と、リファレンス固定抵抗素子ＲＲ２４とで構成されている。ＮＭＯＳトランジスタＮ２４のドレイン端子とゲート端子は、カレントミラー回路３２１のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０４の出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２４のソース端子は、リファレンス固定抵抗素子ＲＲ２４の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２４のもう一方の端子は接地されている。
【０２８８】
ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２４は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２４は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０、およびリファレンス固定抵抗素子ＲＲ２４の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
【０２８９】
以上の構成により、リファレンスメモリセルＲＭ１４は、メモリセルアレイ２０２に含まれるメモリセルＭ１１、Ｍ１２、Ｍ１３、・・・と同じ構成で実現することができるため、より高精度にメモリセルの状態を検出することができ、また、抵抗値のばらつきが小さい固定抵抗素子ＲＲ２４を使用することで、読み出しクランプ電圧Ｖｃｒおよびセル特性判定クランプ電圧Ｖｃｔのばらつきを低減して、より高精度にメモリセルの状態を検出することができる。
【０２９０】
（第７の実施の形態）
次に、本発明の第７の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０２９１】
図２５は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図２４のセル特性判定クランプ電圧発生回路５２０を少なくとも２つ含む構成である。また、本実施の形態では、２つのセル特性判定クランプ電圧発生回路で構成されている場合について説明をするが、３つ以上のセル特性判定クランプ電圧発生回路で構成されても構わない。
【０２９２】
図２５に示す読み出し回路２０６は、センスアンプ３０２と、ビット線電圧切り替え回路４０１と、ビット線制御電圧発生回路５０５とで構成されている。
【０２９３】
センスアンプ３０２は、比較回路３１０と、カレントミラー回路３２２と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２２は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５と、定電流回路３３０とで構成されている。カレントミラー回路３２２のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、ＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子と、ＰＭＯＳトランジスタＰ４のドレイン端子と、ＰＭＯＳトランジスタＰ５のドレイン端子は、それぞれ、ビット線制御電圧発生回路５０５に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線電圧切り替え回路４０１の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
【０２９４】
ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。同様に、ＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ５からそれぞれ負荷電流Ｉｌｄ４、Ｉｌｄ５が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４と、ＰＭＯＳトランジスタＰ５を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３＝Ｉｌｄ４＝Ｉｌｄ５）に設定することができる。
【０２９５】
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５０５で生成される。ビット線制御電圧発生回路５０５は、読み出しクランプ電圧Ｖｃｒを発生する読み出しクランプ電圧発生回路５１０と、第１のセル特性判定クランプ電圧Ｖｃｔ１を発生するセル特性判定クランプ電圧発生回路５２１と、第２のセル特性判定クランプ電圧Ｖｃｔ２を発生するセル特性判定クランプ電圧発生回路５２２とで構成されている。
【０２９６】
読み出しクランプ電圧発生回路５１０は、ＮＭＯＳトランジスタＮ１４と、リファレンスメモリセルＲＭ１４とで構成されている。リファレンスメモリセルＲＭ１４は、リファレンス抵抗変化素子ＲＥ１４とリファレンス電流制御素子ＲＤ１４とが直列接続されて構成されている。ここで、ＮＭＯＳトランジスタＮ１４のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子ＯＵＴ１より出力する。ＮＭＯＳトランジスタＮ１４のソース端子は、リファレンスメモリセルＲＭ１４のリファレンス抵抗変化素子ＲＥ１４の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１４のもう一方の端子は、リファレンス電流制御素子ＲＤ１４の一方の端子と接続され、リファレンス電流制御素子ＲＤ１４のもう一方の端子は、接地されている。
【０２９７】
また、セル特性判定クランプ電圧発生回路５２１は、ＮＭＯＳトランジスタＮ２５と、リファレンス固定抵抗素子ＲＲ２５とで構成されている。ＮＭＯＳトランジスタＮ２５のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ４のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、第１のセル特性判定クランプ電圧Ｖｃｔ１を出力端子ＯＵＴ２より出力する。ＮＭＯＳトランジスタＮ２５のソース端子は、リファレンス固定抵抗素子ＲＲ２５の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２５のもう一方の端子は接地されている。
【０２９８】
同様に、セル特性判定クランプ電圧発生回路５２２は、ＮＭＯＳトランジスタＮ２６と、リファレンス固定抵抗素子ＲＲ２６とで構成されている。ＮＭＯＳトランジスタＮ２６のドレイン端子とゲート端子は、カレントミラー回路３２２のＰＭＯＳトランジスタＰ５のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続され、第２のセル特性判定クランプ電圧Ｖｃｔ２を出力端子ＯＵＴ３より出力する。ＮＭＯＳトランジスタＮ２６のソース端子は、リファレンス固定抵抗素子ＲＲ２６の一方の端子と接続され、リファレンス固定抵抗素子ＲＲ２６のもう一方の端子は接地されている。
【０２９９】
ここで、リファレンスメモリセルＲＭ１４のリファレンス電流制御素子ＲＤ１４、および、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、メモリセルアレイ２０２に含まれる抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・の低抵抗状態、または高抵抗状態の抵抗値に設定されている。また、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６は、抵抗変化素子でも構わない。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１４は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができる。少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１４、およびリファレンス固定抵抗素子ＲＲ２５、ＲＲ２６の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
【０３００】
ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力される第１のセル特性判定クランプ電圧Ｖｃｔ１、出力端子ＯＵＴ３から出力される第２のセル特性判定クランプ電圧Ｖｃｔ２は、リファレンス抵抗変化素子ＲＥ１４に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１４の閾値電圧をＶＦ”（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の閾値電圧ＶＦとほぼ同じ閾値電圧）、リファレンス固定抵抗素子ＲＲ２５、ＲＲ２６に印加される電圧をＶｒｅ１、Ｖｒｅ２とすると、それぞれ、（式１０）、（式１１）、（式１２）で表される。
【０３０１】
Ｖｃｒ    ＝  Ｖｒｅ  ＋  Ｖｔｎ  ＋  ＶＦ”        （式１０）
Ｖｃｔ１  ＝  Ｖｒ１  ＋  Ｖｔｎ                    （式１１）
Ｖｃｔ２  ＝  Ｖｒ２  ＋  Ｖｔｎ                    （式１２）
【０３０２】
ＮＭＯＳトランジスタＮ１４、Ｎ２５、Ｎ２６はセンスアンプ３０２のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３０２のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１４とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。同様に、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ２５とＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ２６とＰＭＯＳトランジスタＰ５を縮小したサイズで構成してもよい。このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ”分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２５に印加される電圧Ｖｒｅ１の差分電圧（Ｖｒｅ−Ｖｒｅ１）の合計の電圧が出力される。また、出力端子ＯＵＴ３から、出力端子ＯＵＴ１よりリファレンス電流制御素子ＲＤ１４の閾値電圧ＶＦ”分低い電圧と、リファレンス抵抗変化素子ＲＥ１４に印加される電圧Ｖｒｅとリファレンス固定抵抗素子ＲＲ２６に印加される電圧Ｖｒｅ２の差分電圧（Ｖｒｅ−Ｖｒｅ２）の合計の電圧が出力される。
【０３０３】
一方、ビット線電圧切り替え回路４０１は、スイッチＳＷ１とＳＷ２とＳＷ３とで構成されている。ビット線電圧切り替え回路４０１のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２と接続され、スイッチＳＷ３の一方の端子は、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ３と接続されている。スイッチＳＷ１とスイッチＳＷ２とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線電圧切り替え回路４０１は、センスアンプ３０２の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２、ＳＷ３をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２とＳＷ３のいずれか１つをオン状態、他をオフ状態にすることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２の第１のセル特性判定クランプ電圧Ｖｃｔ１、または出力端子ＯＵＴ３の第２のセル特性判定クランプ電圧Ｖｃｔ２をトランジスタＮ１のゲート端子に出力する。つまり、ビット線電圧切り替え回路４０１は、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時には第１のセル特性判定クランプ電圧Ｖｃｔ１、または第２のセル特性判定クランプ電圧Ｖｃｔ２を印加する。
【０３０４】
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔ１（ＳＷ１：オン状態、ＳＷ２オフ状態）、Ｖｂｌｔ２（ＳＷ１：オフ状態、ＳＷ２オン状態）は、それぞれ、（式１３）、（式１４）、（式１５）で表すことができる。
【０３０５】
Ｖｂｌｒ    ≦  Ｖｒｅ  ＋  ＶＦ”                （式１３）
Ｖｂｌｔ１  ≦  Ｖｒｅ１                          （式１４）
Ｖｂｌｔ２  ≦  Ｖｒｅ２                          （式１５）
【０３０６】
以上の構成により、通常読み出しモード時には、ビット線には電流制御素子の閾値電圧ＶＦを超える電圧が印加されることによって、メモリセルアレイ２０２に含まれる電流制御素子がオン状態になり、メモリセル状態を検出することができる。また、セル特性判定モード時には、ビット線には電流制御素子の閾値電圧ＶＦ以下の複数の電圧を切り替えて印加することによって、様々なばらつきを持った電流制御素子の特性を検出することができる。
【０３０７】
図２６は、第７の実施の形態における不揮発性記憶装置を用いたセル特性判定モード時の判定フローの一例である。本判定フローは、図２５で説明をした回路図を例に、第１と第２のクランプ電圧が設定できることとして説明をする。
【０３０８】
初めに、セル特性判定モード時を設定すると（ステップＳ５００）、ビット線電圧切り替え回路４０１のＳＷ１はオフ状態になる。次に、第１のセル特性判定クランプ電圧を設定するため（ステップＳ５０１）、ビット線電圧切り替え回路４０１のＳＷ２はオン状態に、ＳＷ３はオフ状態になることで、ビット線制御電圧発生回路５０５の出力端子ＯＵＴ２が選択され、センスアンプ３０２のビット線電圧制御トランジスタＮ１のゲート端子に、第１のセル特性判定クランプ電圧Ｖｃｔ１が印加される。次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択し（ステップＳ５０２）、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ５０３）。そして、センスアンプ３０２の出力電圧を判定し（ステップＳ５０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定し（ステップＳ５０５）、Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ５０６）。そして、全てのセル特性判定クランプ電圧での検出がされていれば（ステップＳ５０７でＹｅｓ）、全メモリセル領域を判定（ステップＳ５０９）した後、セル特性判定モードを終了し、全てのセル特性判定クランプ電圧での検出がされていなければ（ステップＳ５０７でＮｏ）、次のセル特性判定クランプ電圧（第２のセル特性判定クランプ電圧以降）に切り替えて（ステップＳ５０８）、読み出し動作（ステップＳ５０３）以降のフローを繰り返す。
【０３０９】
つまり、図２６のセル特性判定モード時の判定フローでは、複数のセル特性判定動作電圧で順次メモリセルの状態を検出することができるため、メモリセルの電流制御素子の閾値電圧のばらつき等を評価することができる。
【０３１０】
図２６のセル特性判定モード時において、セル特性判定クランプ電圧は、低いセル特性判定クランプ電圧から評価を開始し、次により高いセル特性判定クランプ電圧に設定をするほうが望ましい。これは、最初に高いセル特性判定クランプ電圧を設定した場合、メモリセルの電流制御素子が破壊されていると、その設定された高いセル特性判定クランプ電圧がメモリセルの抵抗変化素子に印加され、抵抗変化素子の書き込み電圧を超えると抵抗変化素子の状態が変化する場合があるからである。特に、抵抗変化素子が高抵抗状態に変化すると、図９のモード別真理値表でも説明したように、メモリセルの破壊状態が検出されない場合が発生する。また、セル特性判定モード時に印加される電圧の印加極性は、メモリセルが低抵抗状態に変化する極性で印加するほうがより望ましい。
【０３１１】
（第８の実施の形態）
次に、本発明の第８の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０３１２】
図２７は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図であり、図２７に示すとおり、ビット線制御電圧発生回路５０６に少なくとも２つ以上の電圧源を用いた構成の一例を示している。また、本実施の形態では、２つの電圧源で構成されている場合について説明をするが、３つ以上の電圧源で構成して、ビット線制御電圧切り替え回路４００のスイッチで切り替えても構わない。
【０３１３】
図２７に示す読み出し回路２０６は、センスアンプ３０３と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０６とで構成されている。
【０３１４】
ビット線制御電圧発生回路５０６は、電圧源ＶＰＰ１、ＶＰＰ２とで構成されている。電圧源ＶＰＰ１は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力し、電圧源ＶＰＰ２は、ビット線制御電圧発生回路５０６の出力端子ＯＵＴ２からセル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰ１、ＶＰＰ２は、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
【０３１５】
センスアンプ３０３は、比較回路３１０と、カレントミラー回路３２３と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
【０３１６】
ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、電圧源ＶＰＰ１、または電圧源ＶＰＰ２から供給される。電圧源ＶＰＰ１は、（式１）で示す読み出しクランプ電圧Ｖｃｒを発生し、電圧源ＶＰＰ２は、（式２）で示すセル特性判定クランプ電圧Ｖｃｔを発生する。
【０３１７】
ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、電圧源ＶＰＰ１と接続され、スイッチＳＷ２の一方の端子は、電圧源ＶＰＰ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線制御電圧切り替え回路４００は、センスアンプ３０３の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、電圧源ＶＰＰ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、電圧源ＶＰＰ２のセル特性判定クランプ電圧Ｖｃｔをビット線電圧制御トランジスタＮ１のゲート端子に出力する。つまり、ビット線制御電圧切り替え回路４００は、センスアンプ３０３のビット線電圧制御トランジスタＮ１のゲート端子に、通常読み出しモード時には読み出しクランプ電圧Ｖｃｒを印加し、セル特性判定モード時にはセル特性判定クランプ電圧Ｖｃｔを印加する。
【０３１８】
以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加されるビット線電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるビット線電圧Ｖｂｌｔは、それぞれ、（式３）、（式４）で表すことができ、安定した電圧源を用いることでより高精度にメモリセルの状態を検出することができる。
【０３１９】
（第９の実施の形態）
次に、本発明の第９の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
【０３２０】
図２８は、本実施の形態における読み出し回路２０６の構成の一例を示す回路図である。
【０３２１】
図２８に示す読み出し回路２０６は、センスアンプ３０４と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５０７とで構成されている。
【０３２２】
ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５とで構成されている。電圧源ＶＰＰは、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１から読み出しクランプ電圧Ｖｃｒを出力する。電圧源ＶＰＰは、リファレンス電流制御素子ＲＤ１５の一方の端子と接続されている。リファレンス電流制御素子ＲＤ１５のもう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続され、リファレンス電流制御素子ＲＤ１５は、セル特性判定クランプ電圧Ｖｃｔを出力する。なお、電圧源ＶＰＰは、不揮発性記憶装置に組み込んでも構わないし、外部電源から供給されても構わない。
【０３２３】
センスアンプ３０４は、比較回路３１０と、カレントミラー回路３２３と、ＮＭＯＳトランジスタ（ビット線電圧制御トランジスタ）Ｎ１と、ＮＭＯＳトランジスタ（ビット線プリチャージトランジスタ）Ｎ１０と、ビット線電圧検知回路６８０とで構成されている。カレントミラー回路３２３は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、定電流回路３３０とで構成されている。カレントミラー回路３２３のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２のそれぞれのソース端子は、電源に接続され、それぞれのゲート端子は、互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線プリチャージトランジスタＮ１１のゲート端子に接続されるとともに、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴと接続されている。ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されるとともに、ビット線プリチャージトランジスタＮ１０のソース端子と、ビット線電圧検知回路６８０の入力端子ＢＤＩＮと接続されている。ビット線プリチャージトランジスタＮ１０のドレイン端子は電源電圧と接続されている。また、比較回路３１０のもう一方の端子（例えば、−端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
【０３２４】
ビット線電圧検知回路６８０は、ＰＭＯＳトランジスタＰ１０と、ＮＭＯＳトランジスタＮ１３とで構成されたインバータ素子である。ＰＭＯＳトランジスタＰ１０のソース端子は、ビット線電圧検知回路６８０の端子ＶＤＤＢＤを介して、ビット線制御電圧切り替え回路４００と接続されている。ＰＭＯＳトランジスタＰ１０のゲート端子は、接地されている。ＰＭＯＳトランジスタＰ１０のドレイン端子は、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴと接続されるとともに、ＮＭＯＳトランジスタＮ１３のドレイン端子と接続されている。ＮＭＯＳトランジスタＮ１３のゲート端子は、ビット線電圧検知回路６８０の入力端子ＢＤＩＮと接続され、ＮＭＯＳトランジスタＮ１３のソース端子は、接地されている。
【０３２５】
ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３０４のビット線電圧検知回路６８０の端子ＶＤＤＢＤと接続されている。
【０３２６】
ビット線制御電圧発生回路５０７は、電圧源ＶＰＰとリファレンス電流制御素子ＲＤ１５とで構成されている。電圧源ＶＰＰ、は（式１）で示される読み出しクランプ電圧Ｖｃｒを発生し、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ１を介して読み出しクランプ電圧Ｖｃｒを出力する。リファレンス電流制御素子ＲＤ１５の一方の端子は、電圧源ＶＰＰと接続され、もう一方の端子は、ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２と接続されて、（式２）で示されるセル特性判定クランプ電圧Ｖｃｔを発生する。ビット線制御電圧発生回路５０７の出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒからリファレンス電流制御素子ＲＤ１５の閾値電圧ＶＦ’’’分降下した電圧になる。
【０３２７】
ビット線制御電圧切り替え回路４００は、センスアンプ３０４の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、読み出しクランプ電圧Ｖｃｒをビット線電圧検知回路６８０の端子ＶＤＤＢＤに出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、セル特性判定クランプ電圧Ｖｃｔをビット線電圧検知回路６８０の端子ＶＤＤＢＤに出力する。
【０３２８】
一方、ビット線電圧検知回路６８０は、センスアンプ３０４の端子ＢＬＩＮを介してビット線の電位を入力端子ＢＤＩＮで検知する。ビット線の電位がビット線電圧検知回路６８０の閾値電圧以下の場合には、ＮＭＯＳトランジスタＮ１３がオフ状態になり、端子ＶＤＤＢＤから供給される電圧が出力端子ＢＤＯＵＴを介して、ビット線電圧制御トランジスタＮ１のゲート端子と、ビット線プリチャージトランジスタＮ１０のゲート端子に印加されることで、ビット線の電位はビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した電圧までプリチャージされる。ビット線の電位が、ビット線電圧検知回路６８０の閾値電圧を超えると、ＮＭＯＳトランジスタＮ１３がオン状態になり、ビット線電圧検知回路６８０の出力端子ＢＤＯＵＴの電圧が低下することによって、ビット線電圧制御トランジスタＮ１、およびビット線プリチャージトランジスタＮ１０はオフ状態になる。つまり、ビット線の電位がビット線電圧検知回路６８０の閾値電圧以下の時は、ビット線プリチャージトランジスタＮ１０によってビット線を高速に所定の電位までプリチャージすることができる。
【０３２９】
以上の構成によって、ビット線に印加される電圧は、ビット線プリチャージトランジスタＮ１０によって所定の電位にプリチャージされるので、高速にメモリセルの状態を検出することができる。
【０３３０】
また、上記した実施の形態では、メモリセルに設けられた電流制御素子として双方向のダイオードを用いたが、上記した例に限らず、電流制御素子は単方向ダイオードであってもよい。単方向ダイオードを電流制御素子として使用した場合、不良メモリセルを検出するための不良検知ステップにおいて、メモリセルが正常であれば、逆方向に電流を流したときにメモリセルに電流は流れないが、ショート不良を有するメモリセルが含まれている場合には不良メモリセルに電流が流れる。したがって、逆方向に電流が流れることをもってメモリセルが不良であるとしてもよい。このような構成により、不良メモリセルを検知することができる。このとき、ビット線またはワード線に電流の不良検知回路を設けると、ビット線またはワード線単位で不良メモリセルを有するビット線またはワード線を検出することができる。また、ビット線とワード線のいずれにも電流の不良検知回路を設けた場合、選択されたビット線とワード線との間に接続された不良メモリセルを検知することができる。
【０３３１】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０３３２】
例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第１の抵抗変化層と第２の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。
【０３３３】
また、上記した実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
【０３３４】
また、上記の実施の形態における上部電極、下部電極、第１の抵抗変化層、第２の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上述した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも２つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。
【０３３５】
また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、ＰＮダイオードやショットキーダイオード、ツェナーダイオードでも構わない。
【産業上の利用可能性】
【０３３６】
以上説明したように、本発明に係るクロスポイント構成の抵抗変化型不揮発性記憶装置は、双方向特性を有する電流制御素子を用いたメモリセルの不良メモリセルのアドレスの検出をし、その不良メモリセルの救済を行うことで、信頼性の高いメモリを実現するのに有用である。
【符号の説明】
【０３３７】
１０、１００    メモリセル
２０、１０１    電流制御素子
２１    電流制御素子の下部電極（第１の電極）
２２    電流制御素子の半導体層
２３    電流制御素子の上部電極（第２の電極）
３０、１０２    抵抗変化素子
３１    抵抗変化素子の下部電極（第３の電極）
３２    抵抗変化素子の第１の抵抗変化層
３３    抵抗変化素子の第２の抵抗変化層
３４    抵抗変化素子の上部電極（第４の電極）
３５    抵抗変化素子の抵抗変化層
５０    下部配線
５１    上部配線
２００    抵抗変化型不揮発性記憶装置
２０１    メモリ本体部
２０２、２３２、２４２、２５２    メモリセルアレイ
２０３    ワード線選択回路（メモリセル選択回路）
２０４    ビット線選択回路（メモリセル選択回路）
２０５    書き込み回路
２０６    読み出し回路
２０７    データ信号入出力回路
２０８    アドレス信号入力回路
２０９    制御回路
２１０    書き込み用電源
２１１    低抵抗化用電源
２１２    高抵抗化用電源
２１３    不良アドレス記憶回路
２１４    アドレス比較回路
３００    センスアンプ
３１０    比較回路（検知回路）
３２０    カレントミラー回路
３３０    定電流回路
４００    ビット線制御電圧切り替え回路
５００    ビット線制御電圧発生回路
６００、６０１    メインメモリセルアレイ
６０２    非選択メモリセルアレイ
６１０、６２０、６３０、６４０    冗長メモリセルアレイ
６５０ａ、６５０ｂ、６５０ｃ、６５０ｄ    メインメモリセルアレイ
６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ    冗長メモリセルアレイ
６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ    冗長メモリセルアレイ
６８０    ビット線電圧検知回路（電圧検知回路）
６８０ａ、６８０ｂ、６８０ｃ、６８０ｄ    メインメモリセルアレイ
６９０ａ、６９０ｂ、７００ａ、７００ｂ    冗長メモリセルアレイ
７００    ＨＲ書き込み回路
７１０    第１ＨＲ書き込み回路
７２０    第２ＨＲ書き込み回路
８００    ＬＲ書き込み回路
ＢＬ１、ＢＬ２、ＢＬ３    ビット線
ＢＬＲ１    冗長ビット線
Ｄ１１、Ｄ１２、Ｄ１３    電流制御素子
Ｄ２１、Ｄ２２、Ｄ２３    電流制御素子
Ｄ３１、Ｄ３２、Ｄ３３    電流制御素子
Ｍ１１、Ｍ１２、Ｍ１３    メモリセル
Ｍ２１、Ｍ２２、Ｍ２３    メモリセル
Ｍ３１、Ｍ３２、Ｍ３３    メモリセル
Ｒ１１、Ｒ１２、Ｒ１３    抵抗変化素子
Ｒ２１、Ｒ２２、Ｒ２３    抵抗変化素子
Ｒ３１、Ｒ３２、Ｒ３３    抵抗変化素子
ＷＬ１、ＷＬ２、ＷＬ３    ワード線
ＷＬＲ１    冗長ワード線
【図１】
2012147315.tif 000003
【図２】
2012147315.tif 000004
【図３Ａ】
2012147315.tif 000005
【図３Ｂ】
2012147315.tif 000006
【図４】
2012147315.tif 000007
【図５】
2012147315.tif 000008
【図６Ａ】
2012147315.tif 000009
【図６Ｂ】
2012147315.tif 000010
【図７】
2012147315.tif 000011
【図８】
2012147315.tif 000012
【図９】
2012147315.tif 000013
【図１０】
2012147315.tif 000014
【図１１】
2012147315.tif 000015
【図１２】
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【図１３】
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【図１４】
2012147315.tif 000018
【図１５】
2012147315.tif 000019
【図１６】
2012147315.tif 000020
【図１７】
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【図１８】
2012147315.tif 000022
【図１９】
2012147315.tif 000023
【図２０】
2012147315.tif 000024
【図２１】
2012147315.tif 000025
【図２２Ａ】
2012147315.tif 000026
【図２２Ｂ】
2012147315.tif 000027
【図２２Ｃ】
2012147315.tif 000028
【図２２Ｄ】
2012147315.tif 000029
【図２３Ａ】
2012147315.tif 000030
【図２３Ｂ】
2012147315.tif 000031
【図２３Ｃ】
2012147315.tif 000032
【図２４】
2012147315.tif 000033
【図２５】
2012147315.tif 000034
【図２６】
2012147315.tif 000035
【図２７】
2012147315.tif 000036
【図２８】
2012147315.tif 000037
【図２９】
2012147315.tif 000038
【図３０】
2012147315.tif 000039
【図３１】
2012147315.tif 000040
【国際調査報告】
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