(57)【要約】開口部にチャネル、ゲート電極を備え、オフ動作時、開口部の底部付近における電界集中を緩和できる半導体装置等を提供することを目的とする。ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層、を有し、開口部２８は表層からｎ型ＧａＮ系ドリフト層内にまで届き、該開口部に位置する、電子供給層２２、電子走行層２２を含む再成長層２７と、ソース電極Ｓと、ドレイン電極Ｄと、再成長層上に位置するゲート電極Ｇと、開口部の底部に設けられた半導体の不純物調整領域３１とを備え、その不純物調整領域３１が、オフ動作時の電位分布においてドレイン電極の側からゲート電極の側への電位降下を助長させるための領域であることを特徴とする。
2012060206.tif 000002
【特許請求の範囲】
【請求項１】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
前記ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、前記開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いており、
該開口部の壁面を覆うように位置する、電子走行層および電子供給層を含む再成長層と、
前記ｎ型ＧａＮ系コンタクト層および前記再成長層に接するソース電極と、
前記ＧａＮ系積層体を挟んで前記ソース電極と対向するように位置するドレイン電極と、
前記再成長層上に位置するゲート電極と、
前記開口部の底部に設けられた半導体の不純物調整領域とを備え、
前記不純物調整領域が、オフ動作時の電位分布において前記ドレイン電極の側から前記ゲート電極の側への電位降下を助長させるための領域であることを特徴とする、半導体装置。
【請求項２】
前記不純物調整領域が、前記ｎ型ＧａＮ系ドリフト層を複数の層に分けて、所定の層のｎ型不純物濃度を他の層よりも低くした領域であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ｎ型ＧａＮ系ドリフト層を、前記開口部の底部を形成する第２のｎ型ドリフト層と、該第２のｎ型ドリフト層の前記ドレイン電極側に位置する第１のｎ型ドリフト層とに分けて、前記第２のｎ型ドリフト層のｎ型不純物濃度を前記第１のｎ型ドリフト層よりも低くすることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記不純物調整領域が、前記開口部の底部において前記再成長層からの電子流を遮断しないように設けられた底部ｐ型領域であって、該底部ｐ型領域とその底部ｐ型領域の下側に位置する前記ｎ型ＧａＮ系ドリフト層との間にｐｎ接合を形成することを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記底部ｐ型領域が、（１）前記開口部の底部を覆う再成長層の下に板状に位置する板状底部領域、（２）前記開口部の底部を覆う再成長層の下に、該底部の端に限定して位置する環状底部領域、および（３）前記開口部の底部を覆う再成長層にｐ型不純物がドープされた再成長層底部領域、のいずれかであることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、
前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
前記開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程とを備え、
前記ＧａＮ系積層体の形成工程において、前記ｎ型ＧａＮ系ドリフト層を、複数の層に分けて順次成長し、そのとき所定の層のｎ型不純物濃度を他の層よりも低くすることを特徴とする、半導体装置の製造方法。
【請求項７】
前記ＧａＮ系積層体の形成工程において、前記ｎ型ＧａＮ系ドリフト層を成長するとき、まず第１のｎ型ドリフト層を成長し、次いで該第１のｎ型ドリフト層上に第２のｎ型ドリフト層を成長し、前記第２のｎ型ドリフト層のｎ型不純物濃度を前記第１のｎ型ドリフト層よりも低くすることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置の製造方法であって、
表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、
前記ｎ型ＧａＮ系コンタクト層から前記ｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、
前記開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
前記再成長層の底部以外を覆うレジストパターンを形成して、該再成長層の底部をｐ型化するために、ｐ型不純物をイオン注入する工程と、を備えることを特徴とする、半導体装置の製造方法。
【請求項９】
前記再成長層形成工程より前であって、前記開口部を形成した後に、開口部の底部以外を覆うレジストパターンを形成して、その後、前記開口部の底部にｐ型不純物のイオン注入を行うことで底部ｐ型領域を形成するか、または、該開口部の底部をエッチングして除いて該底部にｐ型層を埋め込み成長することで底部ｐ型領域を形成して、次いで前記再成長層を形成して、その後の前記ｐ型不純物をイオン注入する工程を行わないことを特徴とする、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れている。このため、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえば、特許文献１においては、ＧａＮ系半導体に開口部を設けて、その開口部に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層とｎ−型ＧａＮドリフト層とのｐｎ接合に形成される空乏層により、耐圧性能は確かに向上するかもしれない。しかし、開口部はｐ型ＧａＮバリア層を突き抜けてｎ−型ＧａＮドリフト層内にまで届いている。このため、ゲート電極Ｇはｐ型ＧａＮバリア層を介在させずにドレイン電極に対向することになる。大電力用スイッチング素子に用いる場合、オフ動作時には、ソース電極（グランド）とドレイン電極との間に数百Ｖ〜千数百Ｖの電圧が印加される。オフ動作時にはゲート電極にマイナス数Ｖ程度の電圧がかけられる。上記の高いソース−ドレイン間電圧のため、開口部の底部とくに底部の稜線（断面図では角部）付近のｎ−型ＧａＮドリフト層に電界集中が生じる。この結果、開口部の底部の稜線の不可避的な凹凸等を起点に半導体の破壊が生じる。このような、開口部の底部におけるオフ動作時の耐圧性能は、上述のｐ型バリア層によっては十分に対応できない。
本発明は、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時、開口部の底部付近における電界集中を緩和できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置では、ＧａＮ系積層体は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を有し、開口部は表層から前記ｎ型ＧａＮ系ドリフト層内にまで届いている。該開口部の壁面を覆うように位置する、電子走行層および電子供給層を含む再成長層と、ｎ型ＧａＮ系コンタクト層および再成長層に接するソース電極と、ＧａＮ系積層体を挟んでソース電極と対向するように位置するドレイン電極と、再成長層上に位置するゲート電極と、開口部の底部に設けられた半導体の不純物調整領域とを備える。そして、その不純物調整領域が、オフ動作時の電位分布においてドレイン電極の側からゲート電極の側への電位降下を助長させるための領域であることを特徴とする。【０００６】
縦型の半導体装置では、一方の主面（ＧａＮ系半導体層の表面）のソース電極と、そのソース電極に該ＧａＮ系半導体層を挟んで対向するドレイン電極との間に、数百ボルト〜千数百ボルトの高電圧が印加される。ソース電極はグランド電位に固定され、ドレイン電極に高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。すなわちオフ動作時、ゲート電極が最低電位を保持する。ゲート電極とドレイン電極との間の電圧差は、ソース電極とドレイン電極の電圧差よりも５Ｖ高くなる。
上記の構成によれば、不純物調整領域が、オフ動作時の電位分布においてドレイン電極の側からゲート電極の側への電位降下を助長させる。この結果、開口部の底部に位置する半導体とゲート電極との間のオフ時電位差は縮小する。このため、オフ時に従来のような高いレベルの電界集中は生じず、ドレイン−ゲート間に高電圧が印加されても、開口部の底部のｎ型ＧａＮ系ドリフト層などの半導体での電界集中は緩和される。とくに、開口部の底部と壁面とが交差する稜線（断面図では角部）付近での電界集中が緩和される。この結果、当該箇所の半導体に破壊が生じにくくなる。
なお、不純物の導電型ｎ型またはｐ型について、濃度は限定していないが、低濃度から高濃度の全範囲を含むものである。【０００７】
不純物調整領域を、ｎ型ＧａＮ系ドリフト層を複数の層に分けて、所定の層のｎ型不純物濃度を他の層よりも低くした領域とすることができる。
これによって、ドレイン電極からゲート電極にいたる領域におけるオフ時電位分布を、ｎ型不純物濃度が低い領域で、より高濃度の領域よりも電圧降下を助長させる。その結果、開口部の底部に位置する半導体とゲート電極との間のオフ時電位差を縮小することができる。その上で、たとえば、電子流が開口部からドレイン電極側へと広く広がる位置、すなわちドレイン電極に近い範囲に、ｎ型不純物濃度が低い領域を配置することで、オン抵抗の増大を抑制することができる。【０００８】
ｎ型ＧａＮ系ドリフト層を、開口部の底部を形成する第２のｎ型ドリフト層と、該第２のｎ型ドリフト層のドレイン電極側に位置する第１のｎ型ドリフト層とに分けて、第２のｎ型ドリフト層のｎ型不純物濃度を第１のｎ型ドリフト層よりも低くすることができる。
開口部の底部に近い位置の第２のｎ型ドリフト層のｎ型不純物濃度を低くすることで、この第２のｎ型ドリフト層内での電圧降下が助長されて、開口部の底部における半導体とゲート電極との間の電位差を小さくでき、その開口部の底部およびその端（角部または稜線）付近での電界集中が緩和される。【０００９】
不純物調整領域を、開口部の底部において再成長層からの電子流を遮断しないように設けられた底部ｐ型領域とすることができる。そして、該底部ｐ型領域と該底部ｐ型領域の下側に位置するｎ型ＧａＮ系ドリフト層との間にｐｎ接合を形成するようにできる。
これによって、ｐｎ接合に形成される障壁ポテンシャルによる電圧降下、およびそのｐｎ接合に生じる空乏層での電圧降下、によって、底部ｐ型領域の上側の半導体とゲート電極との間の電位差を低減することができる。この結果、開口部の底部付近とくに角部付近における電界集中を緩和することができ、半導体の破壊を防ぐことができる。【００１０】
底部ｐ型領域を、（１）開口部の底部を覆う再成長層の下に板状に位置する板状底部領域、（２）開口部の底部を覆う再成長層の下に、該底部の端に限定して位置する環状底部領域、および（３）開口部の底部を覆う再成長層にｐ型不純物がドープされた再成長層底部領域、のいずれかとすることができる。
これによって、オン抵抗などを考慮して用途に応じて、上記の底部ｐ型領域から適切なものを選択して、開口部の底部とくに角部における電界集中を緩和しつつ、他の性能も満たすことができる。
なお、板状および環状は、円板状および円環状、角板状および角環状、など断面形状はどのような形状でもよい。【００１１】
本発明の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置を製造する。この製造方法は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程とを備える。そして、ＧａＮ系積層体の形成工程において、ｎ型ＧａＮ系ドリフト層を、複数の層に分けて順次成長し、そのとき所定の層のｎ型不純物濃度を他の層よりも低くすることを特徴とする。
上記の方法によれば、開口部の底部での電界集中が緩和された半導体装置を、既存の製造設備を用いて微小な工程変更を加えるだけで、簡単に製造することができる。開口部の底部で電界集中が緩和されるのは、オフ時電位分布において低濃度のｎ型領域での電位降下が大きいからである。【００１２】
ＧａＮ系積層体の形成工程において、ｎ型ＧａＮ系ドリフト層を成長するとき、まず第１のｎ型ドリフト層を成長する。次いで該第１のｎ型ドリフト層上に第２のｎ型ドリフト層を成長し、第２のｎ型ドリフト層のｎ型不純物濃度を第１のｎ型ドリフト層よりも低くすることができる。
これによって、開口部の底部を形成する第２のＧａＮドリフト層のｎ型不純物濃度を低くすることで、この第２のＧａＮドリフト層でのオフ時電圧降下を大きくすることができる。このため、開口部の底部とくに角部における電界集中を緩和することができる。【００１３】
本発明の別の半導体装置の製造方法は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置を製造する。この製造方法は、表層側へと順次、ｎ型ＧａＮ系ドリフト層／ｐ型ＧａＮ系バリア層／ｎ型ＧａＮ系コンタクト層、を含むＧａＮ系積層体を形成する工程と、ｎ型ＧａＮ系コンタクト層からｎ型ＧａＮ系ドリフト層内に届く開口部を形成する工程と、開口部の壁面および底部を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、再成長層の底部以外を覆うレジストパターンを形成して、該再成長層の底部をｐ型化するために、ｐ型不純物をイオン注入する工程と、を備えることを特徴とする。
上記の方法によって、開口部における二次元電子ガスによってチャネルが形成される、従来の縦型半導体装置の製造方法に簡単な修正を加えるだけで、その開口部の底部における電界集中を緩和できる半導体装置を製造することができる。すなわち、開口部の底部における再成長層をｐ型化して再成長層底部領域を形成することで電界集中を緩和することができる。【００１４】
再成長層形成工程より前であって、開口部を形成した後に、開口部の底部以外を覆うレジストパターンを形成して、その後、開口部の底部にｐ型不純物のイオン注入を行うことで底部ｐ型領域を形成するか、または、該開口部の底部をエッチングして除いて該底部にｐ型層を埋め込み成長することで底部ｐ型領域を形成して、次いで再成長層を形成して、その後のｐ型不純物をイオン注入する工程を行わないようにできる。
この方法によれば、再成長層の下側の開口部の底部にｐ型領域を、比較的容易に形成することができる。そのｐ型領域の形状を、板状とするか、または環状とするかは、その半導体装置の用途等に応じて決めればよい。
【発明の効果】
【００１５】
本発明の半導体装置によれば、開口部が設けられ、当該開口部にチャネルおよびゲート電極を備える縦型半導体装置において、オフ動作時の開口部の底部における電界集中を緩和することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である（図２のＩ−Ｉ線に沿う断面図）。
【図２】図１の縦型ＧａＮ系ＦＥＴの平面図である。
【図３】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にコンタクト層までのエピタキシャル積層体を形成した状態を示す図である。
【図４】エッチングによって開口部を設けた状態を示す図である。
【図５Ａ】ＲＩＥによって開口部を設ける段階を示し、レジストパターンを配置した状態を示す図である。
【図５Ｂ】ＲＩＥによって開口部を設ける段階を示し、イオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態を示す図である。
【図６】開口部に、再成長層を形成した状態を示す図である。
【図７】再成長層上に絶縁膜を成長させた状態を示す図である。
【図８】図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。
【図９】本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。
【図１０】図９に示す半導体装置の変形例１を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【図１１】図９に示す半導体装置の変形例２を示し、本発明の実施の形態２に属する半導体装置の断面図である。
【図１２】実施例において第２のＧａＮドリフト層のｎ型不純物を変えたとき、そのｎ型不純物濃度が及ぼす開口部底部における最大電界強度への影響を示す図である。第１のＧａＮドリフト層４ａのｎ型不純物濃度は、すべての試験体に対して同一とし、１×１０１６（１Ｅ１６）ｃｍ−３である。
【符号の説明】
【００１７】
１  ＧａＮ基板、４  ｎ−型ＧａＮドリフト層、４ａ  第１のＧａＮドリフト層、４ｂ  第２のＧａＮドリフト層、  ６  ｐ型ＧａＮバリア層、７  ｎ＋型ＧａＮコンタクト層、９  絶縁膜、１０  半導体装置（縦型ＧａＮ系ＦＥＴ）、１２  ゲート配線、１３  ゲートパッド、１５  ＧａＮ系積層体、２２  ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、  ２７  再成長層、２８  開口部、２８ａ  開口部壁面、２８ｂ  開口部底部、３１  底部ｐ型領域（板状、環状、再成長層ｐ型化領域）、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｋ  開口部の稜線または角部、Ｍ１  レジストパターン、Ｓ  ソース電極。
【発明を実施するための形態】
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、を備える。ここで、ｎ−型ＧａＮドリフト層４は、基板側の第１のＧａＮドリフト層４ａと、開口部の底部２８ｂを形成する第２のＧａＮドリフト層４ｂとから構成される。第２のＧａＮドリフト層４ｂのｎ型不純物濃度ｎ２は、第１のＧａＮドリフト層４ａのｎ型不純物濃度ｎ１よりも低い。本実施の形態の半導体装置１０の特徴は、ｎ−型ＧａＮドリフト層４が２層に分かれていて、上記のように開口部２８の底部２８ｂを形成する第２のＧａＮドリフト層のｎ型不純物濃度ｎ２が低い点にある。ここで、第２のＧａＮドリフト層４ｂのｎ型不純物濃度ｎ２が、第１のＧａＮドリフト層４ａのｎ型不純物濃度ｎ１よりも低いとは、ｎ−型ＧａＮドリフト層４の不純物濃度の範疇での話であり、従来のｎ−型ＧａＮドリフト層４のｎ型不純物濃度よりも低いことは言うまでもない。この点の作用については、このあと説明する。
【００１９】
上記の、ｎ−型ＧａＮドリフト層４（第１および第２のＧａＮドリフト層４ａ，４ｂ）／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７は、連続して形成されており、ＧａＮ系積層体１５を構成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
上記の薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
また、ｐ型ＧａＮ系バリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＧａＮ系半導体であれば何でもよく、たとえばｐ型ＡｌＧａＮ層を用いてもよい。
積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
【００２０】
ＧａＮ系積層体１５には、ｎ＋型ＧａＮコンタクト層７からｐ型ＧａＮバリア層６まで貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。開口部２８は、壁面（側面）２８ａと底部２８ｂとで形成されている。その開口部２８の壁面２８ａおよび底部２８ｂと、ＧａＮ系積層体１５の表層（ｎ＋型ＧａＮコンタクト層７）とを被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(insulating)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。
ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ソース電極Ｓは、ＧａＮ系積層体１５上において、再成長層２７、ｎ＋型コンタクト層７、およびｐ型ＧａＮバリア層６に電気的に接続する。図１では、ソース電極Ｓは、下方に延在して、その側面で再成長層２７の端面およびｎ＋型コンタクト層７に接触し、その先端部でｐ型ＧａＮバリア層６に接触して電気的接続を得ている。ドレイン電極ＤはＧａＮ基板１の裏面に位置する。
【００２１】
再成長層２７を覆って、ゲート電極Ｇの下に絶縁膜９が位置している。この絶縁膜９は、ゲート電極に正電圧を印加したときのゲートリーク電流を抑制するために配置されていて、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。ただし、この絶縁膜９は、なくてもよく、必須ではない。
【００２２】
動作オン時には、再成長層２７において、ｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ電子供給層２６側の界面に、二次元電子ガス（２ＤＥＧ：2  Dimensional  Electron  Gas）が生成する。格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスがｉ型ＧａＮ電子走行層２２内のＡｌＧａＮ層側の界面に生じる。電子は、ソース電極Ｓからその二次元電子ガスを経てｎ−型ＧａＮドリフト層４からドレイン電極Ｄにいたる経路をとる。再成長層２７におけるｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６とは、同じ成長槽内で連続して成長されるため、界面における不純物準位等の密度は低く抑えられる。このため、開口部２８を設けて厚み方向に大電流を流す形態をとりながら、低いオン抵抗で大電流（面積当たり）を流すことができる。
【００２３】
上記のように、オフ動作時には、グランド電位に保持されるソース電極Ｓとドレイン電極Ｄとの間に、数百ボルト〜千数百ボルトの高電圧が印加される。またゲート電極は、チャネルの開閉のためにオフ時にマイナス数ボルト、たとえば−５Ｖに保持される。オフ動作時、ゲート電極が最低電位を保持する。
従来の縦型半導体装置のように、ｎ−型ＧａＮドリフト層４を１層で構成する場合、そのｎ型不純物濃度は、低いオン抵抗を確保するために所定のレベルを保持する必要がある。このため、ドレイン電極Ｄから開口部２８の底部にいたる領域において、オフ動作時の電位分布において、ｎ−型ＧａＮドリフト層４内で降下する電圧はそれほど大きくない。
この結果、開口部の底部付近の半導体４とゲート電極との間には、大きな電位差が保持され、開口部の底部２８ｂ付近の半導体、とくに角部Ｋに大きな電界集中が生じる。
しかし本実施の形態の半導体装置１０では、上記のように、ｎ−型ＧａＮドリフト層４を２層に分けて、開口部の底部２８ｂを形成する側の第２のＧａＮドリフト層４ｂのｎ型不純物濃度ｎ２を、基板側の第１のＧａＮドリフト層４ａのｎ型不純物濃度ｎ１よりも低くする。ｎ型不純物濃度ｎ１，ｎ２は、どちらもｎ−型ＧａＮドリフト層４が表示するｎ−型（低濃度）の範疇に入るが、とくに第２のＧａＮドリフト層４ｂのｎ型不純物濃度ｎ２を第１のＧａＮドリフト層４ａのｎ型不純物濃度ｎ１よりも低くする。この結果、オフ動作時の電位分布において第２のＧａＮドリフト層４ｂ内の電圧降下が大きくなる。具体的な濃度等については、要求されるオン抵抗等に応じて、第１および第２のＧａＮドリフト層４ａ，４ｂのｎ型不純物濃度、および厚みを設定することができる。
【００２４】
第２のＧａＮドリフト層４ｂは、ｎ型不純物濃度ｎ２を、たとえば１×１０１４（１Ｅ１４）ｃｍ−３以上５×１０１６（５Ｅ１６）ｃｍ−３以下として、厚みは、たとえば０．１μｍ以上０．３μｍ以下とするのがよい。また、第１のＧａＮドリフト層４ａは、ｎ型不純物濃度ｎ１を、たとえば５×１０１４（５Ｅ１４）ｃｍ−３以上５×１０１７（５Ｅ１７）ｃｍ−３以下として、厚みは、たとえば０．５μｍ以上７μｍ以下とするのがよい。第２の第２のＧａＮドリフト層４ｂの厚みは、オン抵抗を低く維持するために、第１のＧａＮドリフト層４ａの厚みよりも小さくするのがよい。
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１×１０１７（１Ｅ１７）ｃｍ−３〜１×１０１９（１Ｅ１９）ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わる。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、十分な耐圧性能やピンチオフ特性を得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響（オン抵抗の増大）を及ぼす。また、チャネル遮断時（オフ動作時）のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｎ＋型ＧａＮコンタクト層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。
ｎ＋型ＧａＮコンタクト層７の長さは、０．５μｍ以上５μｍ以下とするのがよい。
【００２５】
図２は、図１に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１は本図におけるＩ−Ｉ線に沿う断面図である。図２によれば、開口部２８を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とする。これにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、直接に、またはｎ＋型ＧａＮコンタクト層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、第２のＧａＮドリフト層４ｂおよび第１のＧａＮドリフト層４ａを経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
【００２６】
次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４（第１のＧａＮドリフト層４ａおよび第２のＧａＮドリフト層４ｂ）／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性ＧａＮ基板を用いる。温度１０３０℃、圧力１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、基板を１０５０℃に昇温して、圧力２００Ｔｏｒｒ、窒素原料とガリウム原料の比率であるＶ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、第１のＧａＮドリフト層４ａ／第２のＧａＮドリフト層４ｂ／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に成長する。
【００２７】
次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５Ａおよび図５Ｂに示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
【００２８】
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図７に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。
【００２９】
＜図１の半導体装置に対する変形例＞
図８は、本発明の実施の形態の半導体装置１０であり、実施の形態１の変形例である。
この変形例では、図１の半導体装置と異なり、ｎ−型ＧａＮドリフト層４が３層に分かれて、基板側から順に、第１のＧａＮドリフト層４ａ（ｎ型不純物濃度ｎ１）／第２のＧａＮドリフト層４ｂ（ｎ型不純物濃度ｎ２）／第３のＧａＮドリフト層４ｃ（ｎ型不純物濃度ｎ３）、によって形成されている。この３層において、ｎ型不純物濃度は、たとえばｎ3＜ｎ2＜ｎ1、とするのがよい。
【００３０】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置を示す図である。本実施の形態における特徴は、開口部の底部２８ｂに板状の底部ｐ型領域３１を配置した点にある。ドリフト層は、単層のｎ−型ＧａＮドリフト層４で形成される。その他の部分の構成は、実施の形態１における半導体装置１０（図１参照）と同じである。
【００３１】
この板状の底部ｐ型領域３１は、開口部２８側では再成長層２７と接しており、基板１側ではｎ−型ＧａＮドリフト層４とｐｎ接合を形成する。ｐｎ接合では、オフ時、逆バイアス電圧下で空乏層を張り出し、ここでの電圧降下を得ることができる。またｐｎ接合自体に形成される障壁ポテンシャルは、逆バイアス電圧下、確実に電圧降下を分担する。このため、この板状の底部ｐ型領域３１の基板１側において電位が低くなり、その結果、開口部底部２８ｂとゲート電極Ｇとの電位差は縮小する。このため、開口部の底部２８ｂにおける電界集中は緩和される。角部Ｋにおける電界集中についても確実に緩和される。
【００３２】
図９に示す半導体装置の製造方法は、次の通りである。実施の形態１の半導体装置と相違する点に焦点を絞って説明する。
（Ｓ１）ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ＋型ＧａＮコンタクト層７、の順に基板１側から積層体１５を成長する。
（Ｓ２）開口部２８を設ける。
（Ｓ３）（ｉ）開口部２８の底部２８ｂ以外をマスクするレジストパターンを形成して、その底部２８ｂに、板状の底部ｐ型領域３１を形成するように、ｐ型不純物、たとえばＭｇをイオン注入する。
（ｉｉ）または（ｉ）の代わりに、開口部２８の底部２８ｂ以外をマスクするレジストパターンを形成して、その底部２８ｂをエッチングして、次いで、板状の底部ｐ型領域３１を埋め込み成長する。
上記の（Ｓ３）の（ｉ）または（ｉｉ）が、本実施の形態の半導体装置１０に特有の製造工程である。このあと、実施の形態１の製造工程と共通になり、再成長層形成工程へと進行する。
【００３３】
＜図９の半導体装置に対する変形例１＞
図１０は、本発明の実施の形態の半導体装置１０であり、実施の形態２の変形例である。この変形例１では、図９の半導体装置と異なり、底部ｐ型領域３１は環状であり、開口部の底部２８ｂにおいて再成長層２７の下に接するように位置している。とくに、開口部の底部２８ｂの端、または角部Ｋに近接して局在するように位置している。上記のように、断面図における角部Ｋは、開口部の底部２８ｂと開口部の壁面とが交差する稜線である。上記の環状の底部ｐ型領域３１は、この稜線の下側において、稜線の径より小さい径で、稜線に沿っている。開口部２８は六角形なので稜線も六角形であり、それに沿う底部ｐ型領域３１は六角環状である。
【００３４】
環状の底部ｐ型領域３１の開口部の底部における電界集中緩和の作用は、図９の半導体装置における底部ｐ型領域と機構的には同じである。しかし、この変形例１の半導体装置１０では、底部ｐ型領域３１は、端部または角部Ｋにおける電界集中の緩和に局所的に作用している。このため、底部２８ｂの中央における電界集中の緩和にはあまり寄与しない。しかし、電界集中による破壊は、開口部の底部２８ｂの角部Ｋに集中するので、効果的に耐圧性能の向上に寄与することができる。しかも、上記のように角部Ｋの下側で内側に局在するので、電子走行層２２からｎ−型ＧａＮドリフト層４に流入する電子に対する障害になりにくい。この結果、低いオン抵抗を得る上では好ましい形態である。
要約すれば、図１０の半導体装置１０では、底部ｐ型領域３１は、開口部の底部２８ｂの角部Ｋの電界集中の緩和に効果的に寄与しながら、低いオン抵抗を保持することができる。
製造方法については、図９の半導体装置の製造方法において、底部ｐ型領域３１の形状を変えるだけで、わずかの修正ですむ。
【００３５】
＜図９の半導体装置に対する変形例２＞
図１１は、本発明の実施の形態の半導体装置１０であり、実施の形態２の変形例である。この変形例では、図９の半導体装置と異なり、底部ｐ型領域３１は、再成長層がｐ型化された再成長層底部領域である。したがって、この変形例２における再成長層底部領域３１は、図９の半導体装置における底部ｐ型領域３１と同じような形態であり、作用も類似している。
注意すべき点は、変形例２における再成長層底部領域３１は、再成長層がｐ型化されたものなので、底部２８ｂ一杯に形成すると、電子流の妨げになる。したがってオン抵抗を低く維持するために、再成長層底部領域３１の径は、開口部の底部２８ｂの径よりも小さくするのがよい。
【００３６】
製造方法については、次のような相違があるだけであり、大きな相違ではない。すなわち図９および図１０に示す半導体装置１０における底部ｐ型領域３１は、再成長層２７を形成する前の工程で、開口部の底部２８ｂにｐ型領域３１を形成していた。この変形例２の半導体装置１０における再成長層底部領域３１では、再成長層２７を形成したあと、再成長層の底部以外を覆うレジストパターンを形成して、該再成長層の底部をｐ型化するために、ｐ型不純物をイオン注入する。ｐ型不純物としては、Ｍｇなどを用いることができる。
【実施例】
【００３７】
実施の形態１の図１に示した半導体装置について、コンピュータシミュレーションによって開口部２８の底部の端における電界集中の緩和を検証した。半導体装置１０の形態は次のとおりである。
＜第１のＧａＮドリフト層４ａ＞：厚み５μｍ、ｎ型不純物濃度は、すべての試験体に対して同一とし、１×１０１６（１Ｅ１６）ｃｍ−３とした。
＜第２のＧａＮドリフト層４ｂ＞：厚み０．３μｍ、ｎ型不純物濃度（Ａ１）１×１０１４（１Ｅ１４）ｃｍ−３、（Ａ２）１×１０１５（１Ｅ１５）ｃｍ−３、（Ａ３）１×１０１６（１Ｅ１６）ｃｍ−３、（Ｂ１）５×１０１６（５Ｅ１６）ｃｍ−３、（Ｂ２）１×１０１７（１Ｅ１７）ｃｍ−３
第２のＧａＮドリフト層４ｂのｎ型不純物濃度が、第１のＧａＮドリフト層４ａより低いのは、上記試験体（Ａ１）〜（Ａ３）であり、これを本発明例Ａ１〜Ａ３とする。（Ａ３）はｎ型不純物濃度１×１０１６（１Ｅ１６）ｃｍ−３なので、厳密には本発明例とは言えないが、ごくわずかだけ低い濃度と解釈して、本発明例として扱った。その他は比較例（Ｂ１）〜（Ｂ２）とする。比較例Ｂ１、Ｂ２では、第２のＧａＮドリフト層４ｂのｎ型不純物濃度は、第１のＧａＮドリフト層４ａのそれより高い。【００３８】
シミュレーションは、開口部の底部２８ｂの角部Ｋにおける電界強度（任意単位）を求めることで評価した。本発明例Ａ１における電界強度を５（基準値と呼ぶ）として、その他の試験体の電界強度を相対値で示す。結果を図１２に示す。
図１２によれば、比較例Ｂ２では、第２のＧａＮドリフト層４ｂのｎ型不純物濃度が高いことを反映して、基準値５に対して２倍近い９の電界強度を示す。ｎ型不純物濃度を下げるにつれて、比較例Ｂ１では７（基準値の１．４倍）程度まで低下する。より一層、ｎ型不純物を低くした本発明例Ａ３では、６（基準値の１．２倍）弱まで低下し、さらに本発明例Ａ２またはＡ１のように、１×１０１５（１Ｅ１５）ｃｍ−３以下と低く抑えることで、５（基準値）程度に抑えられる。
上記のシミュレーション結果より、第２のＧａＮドリフト層４ｂのｎ型不純物濃度を低くすることによって、開口部の底部２８ｂにおける電界集中を下げられる作用が検証された。したがって、ｎ−型ＧａＮドリフト層４を２層に分けて、開口部の底部２８ｂを形成する第２のＧａＮドリフト層４ｂのｎ型不純物濃度を、その下に位置する第１のＧａＮドリフト層４ａのそれより低くすることで、開口部底部２８ｂにおける電界集中を緩和することができる。【００３９】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４０】
本発明の半導体装置等によれば、開口部を有する縦型の半導体装置において、オフ時の電位分布においてドレイン電極側からゲート電極側への電圧降下を助長する不純物調整層を備えることで、オフ時の耐圧性能を向上することができる。この不純物調整層は、ドリフト層を２層に分けて、開口部底部を形成する側のドリフト層のｎ型不純物濃度を低くするなど、簡単な構造によって、安定してオフ時耐圧性能を向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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