(57)【要約】  遅延測定回路２０は、入力される信号と出力される信号とが一対一で対応する被測定回路１３に入力されている信号の値が変化した場合に、Ｘｓｅｔ信号を生成するセットパルスジェネレーター２１を有する。また、遅延測定回路２０は、被測定回路１３から出力されている信号の値が変化した場合に、Ｘｓｔｏｐ信号を生成するストップパルスジェネレーター２２を有する。また、遅延測定回路は、セットパルスジェネレータ２１によって生成されたＸｓｅｔ信号を遅延させる複数のＤｅｌａｙＣｅｌｌ＃１〜＃ｘを直列に接続した遅延部２３を有する。そして、遅延測定回路２０は、Ｘｓｅｔ信号が生成されてからＸｓｔｏｐ信号が生成されるまでの間、遅延部２３が有する各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＸｓｅｔ信号を個別に取り込んで保持する遅延情報保持部２４を有する。
2012059986.tif 000002
【特許請求の範囲】
【請求項１】
入力される信号と出力される信号とが一対一で対応する被測定回路に入力されている信号の値が変化した場合に、第一トリガ信号を生成する第一トリガ信号生成部と、
前記被測定回路から出力されている信号の値が変化した場合に、第二トリガ信号を生成する第二トリガ信号生成部と、
前記第一トリガ信号生成部によって生成された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延部と、
前記第一トリガ信号生成部によって前記第一トリガ信号が生成されてから、前記第二トリガ信号生成部によって前記第二トリガ信号が生成されるまでの間、前記遅延部が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延情報保持部と
を有することを特徴とする遅延測定回路。
【請求項２】
前記第一トリガ信号生成部は、前記被測定回路に入力されている信号の値がＨｉｇｈからＬｏｗに遷移した場合、又は、当該信号の値がＬｏｗからＨｉｇｈに遷移した場合には、前記第一トリガ信号を生成し、
前記第二トリガ信号生成部は、前記被測定回路から出力されている信号の値がＨｉｇｈからＬｏｗに遷移した場合、又は、当該信号の値がＬｏｗからＨｉｇｈに遷移した場合には、前記第二トリガ信号を生成することを特徴とする請求項１に記載の遅延測定回路。
【請求項３】
前記遅延情報保持部は、それぞれ異なる遅延素子から出力された第一トリガ信号を、前記第二トリガ信号生成部によって生成された前記第二トリガ信号をトリガとして保持する複数のフリップフロップを有する
ことを特徴とする請求項１〜２に記載の遅延測定回路。
【請求項４】
前記遅延情報保持部は、前記フリップフロップが前記第一トリガ信号を保持した場合には、該フリップフロップと前記第二トリガ信号生成部との接続を遮断させるとともに、当該フリップフロップに前記第二トリガ信号を入力する回路部分の電圧値をＬｏｗレベルに固定することを特徴とする請求項３に記載の遅延測定回路。
【請求項５】
入力された信号を遅延させる複数の遅延素子を直列に接続した遅延回路と、
入力される信号と出力される信号とが一対一で対応する被測定回路および前記遅延回路に対して、所定の波形を有するトリガ信号を入力する信号入力回路と、
前記信号入力回路によってトリガ信号が入力されてから、前記被測定回路が遅延させたトリガ信号を出力するまでの間、前記遅延回路が有する遅延素子が出力した信号を個別に取り込むとともに、前記遅延素子が出力した信号を取り込んだ場合には、前記被測定回路から新たなトリガ信号が出力された場合にも、当該信号の値を保持する記憶素子を複数有する遅延情報保持部と、
を有することを特徴とする遅延測定回路。
【請求項６】
入力される信号と出力される信号とが一対一で対応する被測定回路の遅延特性を測定する装置によって実行される方法であって
前記被測定回路に入力される信号の値が変化した場合には、第一トリガ信号を生成し、
前記被測定回路から出力されている信号の値が変化した場合には、第二トリガ信号を生成し、
入力された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延装置に前記第一トリガ信号を入力し、前記第一トリガ信号が生成されてから前記第二トリガ信号が生成されるまでの間、前記遅延装置が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延測定回路、および遅延測定方法に関する。
【背景技術】
【０００２】
従来、信号が回路に入力されてから出力されるまでの時間を測定することで、回路の遅延特性を評価する技術が知られている。このような技術の一例として、入力される信号と出力される信号とが一対一で対応する回路にパルス信号を入力し、入力したパルス信号が被測定回路から出力されるまでの遅延時間を測定する遅延測定回路の技術が知られている。【０００３】
例えば、遅延測定回路は、図１２に示すように、入力されたパルス信号を遅延させてから出力する複数の遅延素子を直列に接続した遅延回路を有する。また、遅延測定回路は、被測定回路と遅延回路とに対して、所定の波形を有するパルス信号を同時に出力するパルスジェネレーターを有する。また、遅延測定回路は、被測定回路によって遅延したパルス信号と、各遅延素子から出力されたパルス信号とを受信する複数のＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）１〜ｎを、各遅延素子の後段に有する。なお、図１２は、遅延測定回路を説明するための図である。【０００４】
ここで、各ＦＦ１〜ｎは、それぞれ異なる数の遅延素子を通過したパルス信号を受信するので、それぞれ異なるタイミングで遅延素子からパルス信号を受信する。そして、各ＦＦ１〜ｎは、被測定回路から遅延したパルス信号を受信する前に、接続された遅延素子からパルス信号を受信した場合には、遅延素子から受信したパルス信号を取り込む。【０００５】
つまり、各ＦＦ１〜ｎは、被測定回路がパルス信号を遅延させる時間に応じて、パルス信号を取り込んだＦＦとパルス信号を取り込んでいないＦＦとに分かれる。遅延測定回路は、被測定回路と遅延回路とにパルス信号を入力した後に、各ＦＦ１〜ｎがパルス信号を取り込んでいるか否かを判別することによって、被測定回路がパルス信号を遅延させた時間を測定する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−００２２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した遅延回路と被測定回路とに同じパルス信号を入力する技術では、被測定回路に対して所定の波形を有するパルス信号のみを入力するので、遅延時間の最大値であるワーストディレイを適切に測定することができないという問題があった。【０００８】
例えば、被測定回路は、論理値がＬｏｗレベルからＨｉｇｈレベルを経由してＬｏｗレベルへと変化する信号を入力された場合と論理値がＨｉｇｈレベルからＬｏｗレベルを経由してＨｉｇｈレベルへと変化する信号を入力された場合とで異なる特性を有する場合がある。つまり、被測定回路は、入力された信号の変化する方向、すなわちＬｏｗレベルからＨｉｇｈレベルへの変化、あるいはＨｉｇｈレベルからＬｏｗレベルへの変化の方向ごとに異なる遅延時間で信号を出力する場合がある。このため、遅延測定回路は、被測定回路に入力された信号が例えばＬｏｗレベルからＨｉｇｈレベルへの一方向に変化する場合の入力信号の遅延を測定した場合には、ワーストディレイを適切に測定することができない場合がある。【０００９】
一つの側面では、本願に開示の技術は、被測定回路のワーストディレイを適切に測定する。
【課題を解決するための手段】
【００１０】
一つの側面では、遅延測定回路は、入力される信号と出力される信号とが一対一で対応する被測定回路に入力されている信号の値が変化した場合に、第一トリガ信号を生成する第一トリガ信号生成部を有する。また、遅延測定回路は、被測定回路から出力されている信号の値が変化した場合に、第二トリガ信号を生成する第二トリガ信号生成部を有する。また、遅延測定回路は、第一トリガ信号生成部によって生成された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延部を有する。また、遅延測定回路は、第一トリガ信号生成部によって第一トリガ信号が生成されてから、第二トリガ信号生成部によって第二トリガ信号が生成されるまでの間、遅延部が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延情報保持部を有する。
【発明の効果】
【００１１】
一つの側面では、被測定回路のワーストディレイを適切に測定する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施例１に係る測定部を有するチップを説明するための図である。
【図２】図２は、実施例１に係る測定部を説明するための図である。
【図３】図３は、実施例１に係るセットパルスジェネレータを説明するための図である。
【図４】図４は、ＲＳフリップフロップの回路例を説明するための図である。
【図５】図５は、実施例１に係るストップパルスジェネレーターを説明するための図である。
【図６】図６は、実施例１に係る保持回路を説明するための図である。
【図７】図７は、Ｄフリップフロップの回路例を説明するための図である。
【図８】図８は、被測定回路の遅延特性の変化を説明するための図である。
【図９】図９は、実施例１に係る遅延測定回路の初期化を説明するためのタイムチャートである。
【図１０】図１０は、実施例１に係る保持回路がＳＥＴ信号を保持する処理を説明するためのタイムチャートである。
【図１１】図１１は、取り込んだ信号を保持し続ける処理を説明するためのタイムチャートである。
【図１２】図１２は、遅延測定回路を説明するための図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して本願に係る遅延測定回路、および遅延測定方法について説明する。
【実施例１】
【００１４】
以下の実施例１では、図１を用いて、遅延測定回路を有するチップの一例を説明する。図１は、実施例１に係る測定部を有するチップを説明するための図である。【００１５】
図１に示すように、チップ１は、リングオシレーター２と測定部１０とを有する。また、チップ１は、ＳｃａｎＬａｔｃｈ＃１〜＃Ｘを有する。【００１６】
ここで、各ＳｃａｎＬａｔｃｈ＃１〜＃Ｘは、後述する測定部１０から被測定回路のディレイ情報を示す信号であるＸｒｅｔｅｎｔｉｏｎ１〜ｘを受信し、受信した信号を保持するラッチである。このため、チップ１は、各ＳｃａｎＬａｔｃｈ＃１〜＃Ｘに保持されたＸｒｅｔｅｎｔｉｏｎ１〜ｘを取得することによって、被測定回路の遅延特性を取得することができる。【００１７】
リングオシレーター２は、複数のＤｅｌａｙＣｅｌｌと一つのインバータとを接続した発振回路を有する。ここで、ＤｅｌａｙＣｅｌｌとは、後述する測定部１０が有するＤｅｌａｙＣｅｌｌと同種の遅延素子である。また、リングオシレーター２は、複数のＤフリップフロップを有する分周器を発振回路の後段に有する。【００１８】
このようなリングオシレーター２は、発振回路を用いて、ＤｅｌａｙＣｅｌｌの遅延特性に応じた高い周波数の信号を発振する。また、リングオシレーター２は、分周器を用いて、発振した信号の周波数を下げた後に、チップ１の外部へ出力する。利用者は、リングオシレーター２から出力された信号の周波数を測定し、測定した周波数の値に基づいて、ＤｅｌａｙＣｅｌｌ一つあたりの遅延時間を前もって算出する。【００１９】
つまり、後述する測定部１０は、複数のＤｅｌａｙＣｅｌｌを用いて、被測定回路の遅延特性を測定する。しかし、各ＤｅｌａｙＣｅｌｌの遅延値は、チップ１の製造過程におけるプロセスばらつきにより遅延値が異なってしまう。【００２０】
このため、実施例１では、測定部１０とリングオシレーター２とを同一のチップ１に設置する。そして、被測定回路の遅延特性を測定する処理に先立って、リングオシレーター２が有するＤｅｌａｙＣｅｌｌ一つ当たりの遅延時間を前もって算出しておく。この結果、プロセスばらつきが考慮されたＤｅｌａｙＣｅｌｌの遅延時間を用いて、被測定回路の遅延時間を算出できるので、被測定回路の遅延時間を精度良く求めることができる。【００２１】
次に、図２を用いて、測定部１０が有する各部について説明する。なお、図２は、実施例１に係る測定部を説明するための図である。図２に示すように、測定部１０は、ラッチ１１、ラッチ１２、被測定回路１３、遅延測定回路２０を有する。また、遅延測定回路２０は、セットパルスジェネレーター２１、ストップパルスジェネレーター２２、遅延部２３、遅延情報保持部２４を有する。また、遅延部２３は、ＤｅｌａｙＣｅｌｌ＃１〜＃ｘを有する。また、遅延情報保持部２４は、保持回路２５〜２７を有する。【００２２】
遅延測定回路２０は、遅延素子であるＩｎｓｔ＿Ｔ１、ＯＲゲートであるＩｎｓｔ＿Ｔ２、Ｔ３を有する。また、遅延測定回路２０は、Ｉｎｓｔ＿Ｔ１と各保持回路２５〜２７とを接続する配線ｎｅｔ＿ｉｎｉ１、Ｉｎｓｔ＿Ｔ２とストップパルスジェネレーター２２とを接続する配線ｎｅｔ＿ｉｎｉ２を有する。また、遅延測定回路２０は、Ｉｎｓｔ＿Ｔ３とセットパルスジェネレーター２１とを接続する配線ｎｅｔ＿ｉｎｉ３を有する。【００２３】
ここで、以下の説明では、遅延測定回路２０は、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘと同数の保持回路を有するが、各保持回路２５、２６、２７以外の保持回路については、図２への記載を省略する。また、以下の説明では、各保持回路２６〜２７は、保持回路２５と同様の回路を有し、保持回路２５と同様の動作を行う保持回路であるものとし、保持回路２６〜２７についての説明は省略する。また、以下の説明では、各ＤｅｌａｙＣｅｌｌ＃２〜＃ｘは、ＤｅｌａｙＣｅｌｌ＃１と同一のＤｅｌａｙＣｅｌｌであるものとし、以下の説明を省略する。【００２４】
ラッチ１１は、被測定回路１３とセットパルスジェネレーター２１とにＡｓｉｇｎａｌ１信号を送信する回路である。また、ラッチ１２は、被測定回路１３から出力されたＡｓｉｇｎａｌ２信号を受信する回路である。また、被測定回路１３は、他のパスから入力を受け付けるような回路ではなく、入力された信号と出力された信号とが一対一で対応する回路である。つまり、被測定回路１３は、ラッチ１１からＡｓｉｇｎａｌ１信号を受信した場合には、受信したＡｓｉｇｎａｌ１信号を遅延させた後にＡｓｉｇｎａｌ２信号として出力する回路である。ここで、Ａｓｉｇｎａｌ２信号は、Ａｓｉｇｎａｌ１信号の論理反転となる信号であってもよい。被測定回路１３は、例えばバッファやインバーターだけを有する回路であって、組合せ論理を有しない回路である。【００２５】
図３は、実施例１に係るセットパルスジェネレータを説明するための図である。セットパルスジェネレーター２１は、被測定回路１３に入力されている信号の論理値がＬｏｗレベルからＨｉｇｈレベルに変化した場合、又はＨｉｇｈレベルからＬｏｗレベルに変化した場合に、出力信号Ｘｓｅｔを所定の値にセットする。具体的には、セットパルスジェネレーター２１は、図３に示すように、遅延素子であるＩｎｓｔ＿１〜３、ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲートであるＩｎｓｔ＿４、ＲＳフリップフロップであるＩｎｓｔ＿５を有する。【００２６】
例えば、セットパルスジェネレーター２１では、ラッチ１１からＡｓｉｇｎａｌ１信号を受信した場合には、ＸＯＲゲートＩｎｓｔ＿４の一方の入力端子にＡｓｉｇｎａｌ１信号がそのまま入力される。そして、ＸＯＲゲートＩｎｓｔ＿４の他方の入力端子には、遅延素子Ｉｎｓｔ＿１、Ｉｎｓｔ＿２、Ｉｎｓｔ＿３によって遅延されたＡｓｉｇｎａｌ１信号が入力される。すると、ＸＯＲゲートＩｎｓｔ＿４は、入力された２つの信号の排他的論理和をとるので、Ａｓｉｇｎａｌ１信号の値が変化した後、遅延素子Ｉｎｓｔ＿１、Ｉｎｓｔ＿２、Ｉｎｓｔ＿３による遅延時間の期間、Ｈｉｇｈパルス信号をｎｅｔ＿Ｂに出力する。ＲＳフリップフロップＩｎｓｔ＿５は、ｎｅｔ＿Ｂを介してＲＳフリップフロップＩｎｓｔ＿５のＳ端子にＩｎｓｔ＿４で生成されたパルスが入力されると、出力端子ＱをＨｉｇｈにセットし、Ｘｓｅｔ信号としてＨｉｇｈを出力する。【００２７】
図４は、ＲＳフリップフロップの回路例を説明するための図である。図３のＩｎｓｔ＿５は、図４に示すように、ＮＡＮＤゲートを有するＲＳフリップフロップである。このため、Ｉｎｓｔ＿５は、セットパルスジェネレーター２１がＡｓｉｇｎａｌ１信号を受信してからＩＮＩＴ信号の印加によりリセットされるまでの間、Ｘｓｅｔ信号としてＨｉｇｈレベルの信号を出力する。図３の例では、ＩＮＩＴ信号にＨｉｇｈレベルの信号が印加されるとＲＳフリップフロップＩｎｓｔ＿５がリセットされる。【００２８】
また、セットパルスジェネレーター２１は、後述するＤｅｌａｙＣｅｌｌ＃ｘが遅延させた信号を出力した場合には、Ｉｎｓｔ＿Ｔ３とｎｅｔ＿ｉｎｉ３とを介して、ＤｅｌａｙＣｅｌｌ＃ｘが出力した信号を図３に示すＩＮＩＴ端子から受信する。つまり、セットパルスジェネレーター２１は、ＤｅｌａｙＣｅｌｌ＃ｘが出力した信号をＩＮＩＴ信号として受信する。すると、セットパルスジェネレーター２１は、受信したＩＮＩＴ信号をＩｎｓｔ＿Ｒ５のＲ端子（Ｒｅｓｅｔ端子）に入力し、Ｉｎｓｔ＿Ｒ５の状態をリセットする。【００２９】
また、セットパルスジェネレーター２１は、測定部１０がＩＮＩＴ信号を受信した場合には、Ｉｎｓｔ＿Ｔ３とｎｅｔ＿ｉｎｉ３とを介してＩＮＩＴ信号を受信する。そして、セットパルスジェネレーター２１は、受信したＩＮＩＴ信号をＩｎｓｔ＿Ｒ５のＲ端子に入力することで、Ｉｎｓｔ＿Ｒ５の状態をリセットする。【００３０】
このように、セットパルスジェネレーター２１は、Ａｓｉｇｎａｌ１信号の変化に応じて、所定のパルス信号を生成する。このため、セットパルスジェネレーター２１は、論理値がＬｏｗレベルからＨｉｇｈレベルへ遷移する信号をＡｓｉｇｎａｌ１信号として受信した場合だけではなく、論理値がＨｉｇｈレベルからＬｏｗレベルへ遷移する信号をＡｓｉｇｎａｌ１信号として受信した場合にも所定のパルス信号を生成する。【００３１】
つまり、セットパルスジェネレーター２１は、被測定回路１３に対してどのような波形の信号が入力された場合にも、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘに対して、所定のパルス信号であるＸｓｅｔ信号を生成することができる。この結果、遅延測定回路２０は、被測定回路１３に対して入力される信号の波形に係らず、被測定回路１３の遅延特性を適切に測定することができる。【００３２】
図２に戻って、ストップパルスジェネレーター２２は、被測定回路１３から出力されているＡｓｉｇｎａｌ２信号の値が変化した場合には、変化の正負に係らず、所定の波形を有するＸｓｔｏｐを生成する。具体的には、ストップパルスジェネレーター２２は、図５に示すように、遅延素子であるＩｎｓｔ＿６〜８、ＸＯＲゲートであるＩｎｓｔ＿９、ＲＳフリップフロップであるＩｎｓｔ＿１０を有する。なお、図５は、実施例１に係るストップパルスジェネレーター２２を説明するための図である。【００３３】
図５に示すように、ストップパルスジェネレーター２２は、セットパルスジェネレーター２１と同様の回路を有し、被測定回路１３から出力されているＡｓｉｇｎａｌ２信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するＸｓｔｏｐを生成する。例えば、ストップパルスジェネレーター２２は、Ａｓｉｇｎａｌ２信号の値がＨｉｇｈレベルからＬｏｗレベルに遷移した場合、又は、Ａｓｉｇｎａｌ２信号の値がＬｏｗレベルからＨｉｇｈレベルに遷移した場合に、所定の波形を有するパルス信号であるＸｓｔｏｐを生成する。【００３４】
また、ストップパルスジェネレーター２２は、後述するＤｅｌａｙＣｅｌｌ＃ｘが信号を出力した場合には、Ｉｎｓｔ＿Ｔ２とｎｅｔ＿ｉｎｉ２とを介して、ＤｅｌａｙＣｅｌｌ＃ｘが出力した信号をＩＮＩＴ信号として受信する。そして、ストップパルスジェネレーター２２は、ＲＳフリップフロップであるＩｎｓｔ＿１０の状態をリセットする。また、ストップパルスジェネレーター２２は、測定部１０がＩＮＩＴ信号を受信した場合には、Ｉｎｓｔ＿Ｔ２とｎｅｔ＿ｉｎｉ２とを介してＩＮＩＴ信号を受信し、Ｉｎｓｔ＿１０の状態をリセットする。【００３５】
このように、ストップパルスジェネレーター２２は、Ａｓｉｇｎａｌ２信号の波形にかかわらず、被測定回路１３が入力された信号を出力したタイミングで所定の波形を有するパルス信号であるＸｓｔｏｐ信号を生成することができる。結果として、遅延測定回路２０は、任意の波形を有する信号を用いて、被測定回路１３の遅延特性を測定することができる。【００３６】
以下の説明では、ストップパルスジェネレーター２２が生成したＸｓｔｏｐ信号のうち、保持回路２５へ送信された信号をＳＴＯＰ１信号、保持回路２６へ送信された信号をＳＴＯＰ２信号、保持回路２７へ送信された信号をＳＴＯＰＸ信号とする。【００３７】
図２に戻って、ＤｅｌａｙＣｅｌｌ＃１は、セットパルスジェネレーター２１からＸｓｅｔ信号を受信した場合には、受信したＸｓｅｔ信号を遅延させ、遅延させたＸｓｅｔ信号をＤｅｌａｙＣｅｌｌ＃２と保持回路２５とへ送信する。【００３８】
また、ＤｅｌａｙＣｅｌｌ＃２は、Ｘｓｅｔ信号を受信した場合には、受信したＸｓｅｔ信号を遅延させ、遅延させたＸｓｅｔ信号をＤｅｌａｙＣｅｌｌ＃３と保持回路２６とへ送信する。また、ＤｅｌａｙＣｅｌｌ＃ｘは、遅延させたＸｓｅｔ信号を保持回路２７へ送信するとともに、Ｉｎｓｔ＿Ｔ２、Ｔ３へ送信する。【００３９】
つまり、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘは、Ｘｓｅｔ信号を受信した場合には、遅延させたＸｓｅｔ信号を各保持回路２５〜２７へ段階的に送信する遅延素子である。以下の説明では、ＤｅｌａｙＣｅｌｌ＃１から保持回路２５へ送信されるＸｓｅｔ信号をＳＥＴ１信号とし、ＤｅｌａｙＣｅｌｌ＃２から保持回路２６へ送信されるＸｓｅｔ信号をＳＥＴ２信号とする。また、以下の説明では、ＤｅｌａｙＣｅｌｌ＃ｘから保持回路２７へ送信されるＸｓｅｔ信号をＳＥＴＸ信号とする。【００４０】
遅延情報保持部２４は、Ｘｓｅｔ信号が生成されてから、Ｘｓｔｏｐ信号が生成されるまでの間、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＳＥＴ１〜ＳＥＴＸ信号を個別に取り込んで保持する。具体的には、遅延情報保持部２４は、複数の保持回路２５〜２７を有する。また、遅延情報保持部２４は、ＤｅｌａｙＣｅｌｌ＃１から送信されたＳＥＴ１信号とストップパルスジェネレーター２２により生成されたＳＴＯＰ１信号とを保持回路２５へ送信する。【００４１】
また、遅延情報保持部２４は、ＤｅｌａｙＣｅｌｌ＃２から送信されたＳＥＴ２信号とストップパルスジェネレーター２２により生成されたＳＴＯＰ２信号とを保持回路２６へ送信する。また、遅延情報保持部２４は、ＤｅｌａｙＣｅｌｌ＃ｘから送信されたＳＥＴＸ信号とストップパルスジェネレーター２２により生成されたＳＴＯＰＸ信号とを保持回路２７へ送信する。【００４２】
つまり、遅延情報保持部２４は、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＳＥＴ１〜Ｘ信号をそれぞれ異なる保持回路２５〜２７へ伝達する。また、遅延情報保持部２４は、ストップパルスジェネレーター２２により生成されたＸｓｔｏｐ信号を各保持回路２５〜２７へ伝達する。【００４３】
ここで、後述するように、各保持回路２５〜２７は、ＳＥＴ１〜Ｘ信号をＸｓｔｏｐ信号をトリガとして保持する。このため、遅延情報保持部２４は、Ｘｓｅｔ信号が生成されてから、Ｘｓｔｏｐ信号が生成されるまでの間、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＳＥＴ１〜ＳＥＴＸ信号を個別に取り込んで保持することができる。【００４４】
以下、遅延情報保持部２４が有する各保持回路２５〜２７が有する回路、および、各保持回路２５〜２７が実行する処理について説明する。保持回路２５は、ＤｅｌａｙＣｅｌｌ＃１およびストップパルスジェネレーター２２と接続される。また、保持回路２５は、ＤｅｌａｙＣｅｌｌ＃１が送信したＳＥＴ１信号をストップパルスジェネレーター２２が生成したＳＴＯＰ１信号よりも先に受信した場合には、受信したＳＥＴ１信号を取り込んで保持する。【００４５】
また、保持回路２５は、ＳＥＴ１信号を取り込んで保持するＤフリップフロップを有し、ＤフリップフロップがＳＥＴ１信号を保持した場合には、Ｄフリップフロップとストップパルスジェネレーター２２との接続を切る。また、保持回路２５は、ＤフリップフロップがＳＥＴ１信号を保持した場合には、ＤフリップフロップにＳＴＯＰ１信号を入力する回路部分をＬｏｗレベルに固定する。また、保持回路２５は、Ｉｎｓｔ＿Ｔ１、ｎｅｔ＿ｉｎｉ１を介してＩＮＩＴ信号を受信した場合には、Ｄフリップフロップの状態をリセットする。【００４６】
図６は、実施例１に係る保持回路２５を説明するための図である。図６に示すように、保持回路２５は、ＯＲゲートであるＩｎｓｔ＿Ｒ１、ＡＮＤゲートであるＩｎｓｔ＿Ｒ２、ＤフリップフロップであるＩｎｓｔ＿Ｒ３、ＮＯＴゲートであるＩｎｓｔ＿Ｒ４を有する。また、保持回路２５は、遅延素子であるＩｎｓｔ＿Ｒ５、Ｉｎｓｔ＿Ｒ８、Ｉｎｓｔ＿Ｒ１０を有する。【００４７】
また、保持回路２５は、Ｐ型ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）であるＩｎｓｔ＿Ｒ６、Ｎ型ＭＯＳＦＥＴであるＩｎｓｔ＿Ｒ７、Ｒ１１を有する。ここで、Ｉｎｓｔ＿Ｒ３は、図７に示すように、ＮＡＮＤゲートを組み合わせたＤフリップフロップである。なお、図７は、Ｄフリップフロップの回路例を説明するための図である。【００４８】
以下、具体例を用いて、保持回路２５の動作を説明する。例えば、保持回路２５は、ＤｅｌａｙＣｅｌｌ＃１からＳＥＴ１信号を受信する。ここで、ＳＥＴ１信号は、論理値がＬｏｗレベルからＨｉｇｈレベルを経由してＬｏｗレベルへと遷移する信号である。また、ＩＮＩＴ信号にはＬｏｗレベルの信号が入力されており、ＤフリップフロップＩｎｓｔ＿Ｒ３の出力値は、Ｌｏｗレベルにリセットされているものとする。【００４９】
ＩＮＩＴ信号にＬｏｗレベルの信号が入力されている場合には、ＮＯＴゲートであるＩｎｓｔ＿Ｒ４を介して、Ｈｉｇｈレベルの信号がＩｎｓｔ＿Ｒ２の一方の入力端子に入力される。このため、Ｉｎｓｔ＿Ｒ２は、ＩＮＩＴ信号がＬｏｗレベルであり、かつ、保持回路２５がＳＥＴ１信号としてＨｉｇｈレベルの信号を受信した場合には、ｎｅｔ＿Ｒ２を介して、ＤフリップフロップであるＩｎｓｔ＿Ｒ３のＤ端子にＨｉｇｈレベルの信号が入力される。【００５０】
ここで、ＤフリップフロップＩｎｓｔ＿Ｒ３の出力値がＬｏｗである場合、Ｐ型トランジスタＩｎｓｔ＿Ｒ６は導通状態となっている。そのため、ストップパルスジェネレーター２２からのＳＴＯＰ１信号は、ｎｅｔ＿Ｒ５を介して、ＳＴＯＰ１信号がＯＲゲートＩｎｓｔ＿Ｒ１の一方の入力端子に伝達される。ＯＲゲートＩｎｓｔ＿Ｒ１のもう一方の入力端子には、ＩＮＩＴ信号としてＬｏｗレベルの信号が入力されているので、ＳＴＯＰ１信号がＩｎｓｔ＿Ｒ６及びＩｎｓｔ＿Ｒ１を介してｎｅｔ＿Ｒ６に伝達される。【００５１】
このため、Ｉｎｓｔ＿Ｒ１は、保持回路にＩＮＩＴ信号がＬｏｗレベルであり、かつ、ＳＴＯＰ１信号がＬｏｗレベルからＨｉｇｈレベルに変化した場合には、ｎｅｔ＿Ｒ６を介して、Ｉｎｓｔ＿Ｒ３のＣＫ（ＣＬＯＣＫ：クロック）端子に入力される信号がＬｏｗレベルからＨｉｇｈレベルに変化する。この結果、Ｉｎｓｔ＿Ｒ３は、Ｄ端子入力されていたＨｉｇｈレベル信号を取り込み、出力端子ＱをＨｉｇｈレベルにセットする。ＤフリップフロップＩｎｓｔ＿Ｒ３のＱ端子出力のＨｉｇｈレベルの信号は、Ｘｒｅｔｅｎｔｉｏｎ１信号を介してＳｃａｎＬａｔｃｈ＃１へ送信される。【００５２】
つまり、Ｉｎｓｔ＿Ｒ３は、ＣＫ端子にＨｉｇｈレベルの電圧が印加されたことをトリガとして、Ｄ端子に入力された信号を保持し、保持した信号をＸｒｅｔｅｎｔｉｏｎ１信号としてＳｃａｎＬａｔｃｈ＃１へ出力するＤフリップフロップである。【００５３】
また、Ｉｎｓｔ＿Ｒ３は、Ｉｎｓｔ＿Ｒ８とｎｅｔ＿Ｒ７とを介して、Ｉｎｓｔ＿Ｒ６にＸｒｅｔｅｎｔｉｏｎ１信号を出力する。そのため、ＤフリップフロップであるＩｎｓｔ＿Ｒ３のＱ端子出力がＨｉｇｈにセットされると、ｎｅｔ＿Ｒ７がＨｉｇｈレベルになるため、Ｐ型ＭＯＳＦＥＴであるＩｎｓｔ＿Ｒ６は非導通となる。【００５４】
つまり、Ｉｎｓｔ＿Ｒ６は、Ｉｎｓｔ＿Ｒ３のＱ端子出力がＬｏｗレベルに固定されている場合には、導通状態となり、ＳＴＯＰ１信号をｎｅｔ＿Ｒ５、および、ＯＲゲートであるＩｎｓｔ＿Ｒ１へ伝達させる。また、ＳＥＴ１信号がＨｉｇｈレベルになった場合には、ＩｎｓｔＲ＿３がＱ端子出力の信号をＨｉｇｈレベルにセットするので、ｎｅｔ＿Ｒ７がＨｉｇｈレベルとなる。【００５５】
この結果、Ｐ型ＭＯＳＦＥＴであるＩｎｓｔ＿Ｒ６は、非導通となり、ＳＴＯＰ１信号がｎｅｔ＿Ｒ５を介してＩｎｓｔ＿Ｒ１に入力されないようにする。このため、Ｉｎｓｔ＿Ｒ３は、ＣＫ端子にＨｉｇｈレベルの電圧が印加されなくなるので、論理値がＨｉｇｈレベルのＸｒｅｔｅｎｔｉｏｎ１信号を保持する。【００５６】
また、Ｉｎｓｔ＿Ｒ３は、Ｘｒｅｔｅｎｔｉｏｎ１信号をＩｎｓｔ＿Ｒ８、ｎｅｔ＿Ｒ７、Ｉｎｓｔ＿Ｒ１０を介して、Ｉｎｓｔ＿Ｒ１１へ送信する。すると、Ｎ型ＭＯＳＦＥＴであるＩｎｓｔ＿Ｒ１１がｎｅｔ＿Ｒ５とグランドとを接続し、ｎｅｔ＿Ｒ５の電位を０Ｖに固定する。その結果、Ｉｎｓｔ＿Ｒ１の出力がＬｏｗレベルに固定されるため、Ｉｎｓｔ＿Ｒ３は、ＨｉｇｈレベルのＸｒｅｔｅｎｔｉｏｎ１信号を保持し続ける。【００５７】
このように、遅延情報保持部２４は、各保持回路２５〜２７のＤフリップフロップがＳＥＴ１〜Ｘ信号を保持した場合には、Ｄフリップフロップとストップパルスジェネレーター２２との接続を遮断させるとともに、Ｘｓｔｏｐ信号をＤフリップフロップへ入力する回路部分をＬｏｗレベルに固定する。このため、各保持回路２５〜２７は、ノイズの影響を受けて、ＤフリップフロップにＸｓｔｏｐ信号を入力する回路部分がＨｉｇｈレベルの電圧を生じさせることを防ぐことができる。結果として、遅延測定回路２０は、Ｄフリップフロップに保持されたディレイの情報を適切に保持しつづけることができる。【００５８】
また、ＩＮＩＴ信号としてＨｉｇｈレベルの信号が保持回路２５に入力された場合には、ＮＯＴゲートであるＩｎｓｔ＿Ｒ４を介して、Ｌｏｗレベルの信号がＩｎｓｔ＿Ｒ２の一方の入力端子に入力される。その結果、ＡＮＤゲートＩｎｓｔ＿Ｒ２の出力はＬｏｗとなり、ＤフリップフロップＩｎｓｔ＿Ｒ３のＤ端子にはＬｏｗレベルの信号が入力される。一方、ＩＮＩＴ信号としてＨｉｇｈレベルの信号が入力された場合、受信したＩＮＩＴ信号はＩｎｓｔ＿Ｒ５、Ｉｎｓｔ＿Ｒ９を介してＩｎｓｔ＿Ｒ１の一方の入力端子に入力する。【００５９】
ここで、ＨｉｇｈレベルのＩＮＩＴ信号は、ｎｅｔ＿Ｒ７を介してＮ型トランジスタＩｎｓｔ＿Ｒ７のゲートに入力され、Ｎ型トランジスタＩｎｓｔ＿Ｒ７が導通する。その結果、ｎｅｔ＿Ｒ５とグランドが接続され、ＯＲゲートＩｎｓｔ＿Ｒ１の他方の端子はＬｏｗレベルに固定される。前述の通り、ＩＮＩＴ信号としてＨｉｇｈレベルの信号が入力されると、Ｉｎｓｔ＿Ｒ３のＤ端子にＬｏｗレベルの信号が入力されるが、これと並行して、Ｉｎｓｔ＿Ｒ５、Ｉｎｓｔ＿Ｒ９、Ｉｎｓｔ＿Ｒ１を介してＩｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの信号が入力される。ここで、バッファＩｎｓｔ＿Ｒ５及びＩｎｓｔ＿Ｒ９によりＩｎｓｔ＿Ｒ３のＣＫ端子への信号の伝達を遅らせることにより、Ｉｎｓｔ＿Ｒ３のＤ端子がＬｏｗになった後に、Ｉｎｓｔ＿Ｒ３のＣＫ端子をＨｉｇｈレベルに変化させることができる。【００６０】
このため、保持回路２５は、ＩＮＩＴ信号にＨｉｇｈレベルの信号が入力された場合には、ＳＥＴ１信号の値に係らず、Ｉｎｓｔ＿Ｒ３のＤ端子に印加する電圧値を論理値がＬｏｗレベルとなる電圧に遷移させ、ＣＫ端子に印加する電圧を論理値がＨｉｇｈレベルとなるように遷移させる。そして、Ｉｎｓｔ＿Ｒ３は、Ｄ端子に入力されたＬｏｗレベルの値を取り込む。つまり、保持回路２５は、ＩＮＩＴ信号を受信した場合には、ＳＥＴ１信号やＳＴＯＰ１信号の値に係らず、Ｉｎｓｔ＿Ｒ３の状態をリセットする。【００６１】
このように、遅延測定回路２０は、複数の保持回路２５〜２７を有する。また、保持回路２５は、ＳＥＴ１信号を受信した後にＳＴＯＰ１信号を受信した場合には、ＳＥＴ１信号を保持し、保持したＳＥＴ１信号をＸｒｅｔｅｎｔｉｏｎ１信号としてＳｃａｎＬａｔｃｈ＃１へ出力する。このため、チップ１は、ＳｃａｎＬａｔｃｈ＃１に保持されたＸｒｅｔｅｎｔｉｏｎ１信号に基づいて、Ｘｓｅｔ信号が生成されてからＸｓｔｏｐ信号が生成されるまでの間に、Ｘｓｅｔ信号がＤｅｌａｙＣｅｌｌ＃１を通過したか否かを判別することができる。【００６２】
また、他の保持回路２６〜２７も、保持回路２５と同様の処理を実行する。そして、各保持回路２６〜２７は、Ｘｒｅｔｅｎｔｉｏｎ２〜Ｘ信号を各ＳｃａｎＬａｔｃｈ＃２〜Ｘへ出力する。つまり、遅延測定回路２０は、Ｘｓｅｔ信号が出力されてからＸｓｔｏｐ信号が出力されるまでの間に、Ｘｓｅｔ信号がいくつのＤｅｌａｙＣｅｌｌを通過したかを示すＸｒｅｔｅｎｔｉｏｎ１〜ｘ信号を各ＳｃａｎＬａｔｃｈ＃１〜Ｘに出力する。【００６３】
ここで、一つのＤｅｌａｙＣｅｌｌがＸｓｅｔ信号を遅延させる時間は、リングオシレーター２のＲＯＳＣ―ＯＵＴから求めることができる。この結果、各ＳｃａｎＬａｔｃｈ＃１〜Ｘに保持された各Ｘｒｅｔｅｎｔｉｏｎ１〜ｘ信号の論理値がＨｉｇｈレベルであるか、Ｌｏｗレベルであるかに基づいて、信号が被測定回路１３を伝播する時間を正確に測定することができる。【００６４】
ここで、被測定回路１３の遅延特性は、電源ノイズやクロストークノイズ等の影響を受けることで、刻々と変化する。つまり、被測定回路１３のワーストディレイは、その時々によって変化する。【００６５】
例えば、図８は、被測定回路の遅延特性の変化を説明するための図である。図８に示す例では、被測定回路１３は、１回目の測定時において、４つ目までのフリップフロップにＸｓｅｔ信号が伝達するまで信号を遅延させた。また、被測定回路１３は、２回目の測定時において、６つ目までのフリップフロップにＸｓｅｔ信号が伝達するまで信号を遅延させた。また、被測定回路１３は、３回目の測定時において、３つ目までのフリップフロップにＸｓｅｔ信号が伝達するまで信号を遅延させた。【００６６】
このような例において、従来の遅延測定回路は、連続して被測定回路の遅延特性を測定した場合には、最新の測定結果である３回目の測定結果のみを保持する。このため、従来の遅延測定回路は、被測定回路のワーストディレイである２回目の測定結果を出力することができない。【００６７】
一方、実施例１に係る各保持回路２５〜２７は、フリップフロップがＳＥＴ信号を保持した場合には、ＳＴＯＰ信号をフリップフロップに伝達する経路を遮断させる。つまり、各保持回路２５〜２７は、遅延測定回路２０が被測定回路１３の遅延特性を連続して測定した際に、一度でもＳＥＴ信号をＳＴＯＰ信号よりも先に受信した場合には、Ｘｒｅｔｅｎｔｉｏｎ信号を保持し続ける。【００６８】
このため、図８に示す例では、遅延測定回路２０は、被測定回路１３の遅延特性を連続して測定した場合には、図８に示す２回目の測定結果を保持し続ける。この結果、チップ１は、被測定回路１３の遅延特性を連続して測定した場合には、被測定回路１３のワーストディレイを適切に測定することができる。【００６９】
また、利用者は、従来の遅延測定回路を用いて被測定回路の遅延特性を測定した場合には、ワーストディレイを適切に測定することができないので、ディレイマージンを過剰に見積もる場合がある。しかし、遅延測定回路２０は、被測定回路１３のワーストディレイを適切に測定することができるので、ディレイマージンの過剰な見積もりを防ぐことができる。【００７０】
また、Ｉｎｓｔ＿Ｒ６がｎｅｔ＿Ｒ５を遮断させた場合には、ｎｅｔ＿Ｒ５の電位がノイズの影響を受けて不安定となる場合がある。このような場合には、ｎｅｔ＿Ｒ５の電位がＨｉｇｈレベルへと遷移し、Ｉｎｓｔ＿Ｒ３のＣＫ端子に所定の閾値よりも高い電圧を印加し、Ｉｎｓｔ＿Ｒ３がｎｅｔ＿Ｒ２の電位を新たに保持してしまう。【００７１】
そこで、保持回路２５は、Ｉｎｓｔ＿Ｒ３がＳＥＴ１信号を保持した場合には、Ｉｎｓｔ＿Ｒ３にＳＴＯＰ１信号を伝達する配線を断線させるとともに、ｎｅｔ＿Ｒ５とアースとを接続し、ｎｅｔ＿Ｒ５の電位を０Ｖに固定する。このため、保持回路２５は、ｎｅｔ＿Ｒ５の電圧値がＨｉｇｈレベルとなるのを防ぐことができる。【００７２】
結果として、保持回路２５は、Ｄフリップフロップに保持した情報を適切に保持し続けることができる。なお、Ｉｎｓｔ＿Ｒ６が配線を断線させてから、ｎｅｔ＿Ｒ５が０Ｖに固定されるまでは、Ｉｎｓｔ＿Ｒ１０のディレイ分だけｎｅｔ＿Ｒ５が不安定となるものの、その時間は十分に短いため、実動作に影響はない。【００７３】
［遅延測定回路の動作の流れ］
次に、図を用いて、実施例１に係る遅延測定回路２０の動作の流れについて説明する。まず、図９を用いて、遅延測定回路２０が有する各部２３〜２７を初期化する動作を説明する。なお、図９は、実施例１に係る遅延測定回路２０の初期化を説明するためのタイムチャートである。なお、図９に示すタイムチャートでは、ＳＥＴ１信号、ＳＴＯＰ１信号、ＩＮＩＴ信号、ｎｅｔ＿Ｒ１〜ｎｅｔ＿Ｒ７、Ｘｒｅｔｅｎｔｉｏｎ１信号の値がＨｉｇｈレベルであるかＬｏｗレベルであるかを示すものとする。【００７４】
例えば、図９中の実線で示すように、保持回路２５は、ＩＮＩＴ信号として、Ｈｉｇｈレベルの電圧を印加された場合には、Ｉｎｓｔ＿Ｒ４によってＬｏｗレベルに反転させた電圧をＩｎｓｔ＿Ｒ２に印加する。このため、保持回路２５は、ｎｅｔ＿Ｒ２を介して、Ｉｎｓｔ＿Ｒ３のＤ端子にＬｏｗレベルの電圧を印加する。また、保持回路２５は、ＩＮＩＴ信号としてＨｉｇｈレベルの信号を受信した場合には、受信したＩＮＩＴ信号をＩｎｓｔ＿Ｒ５とＩｎｓｔ＿Ｒ９とを用いて遅延させる。そして、保持回路２５は、遅延させたＩＮＩＴ信号をＩｎｓｔ＿Ｒ１に入力する。【００７５】
その後、保持回路２５は、ｎｅｔ＿Ｒ６を介して、Ｉｎｓｔ＿Ｒ３のＣＫ端子に遅延させたＩＮＩＴ信号を入力する。つまり、保持回路２５は、Ｉｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの電圧を印加する。この結果、Ｉｎｓｔ＿Ｒ３は、Ｄ端子のＬｏｗレベルを保持するので、Ｘｒｅｔｅｎｔｉｏｎ１信号の値がＬｏｗレベルとなる。つまり、保持回路２５は、ＩＮＩＴ信号を受信した場合には、Ｉｎｓｔ＿Ｒ３の状態をリセットする。【００７６】
ここで、保持回路２５は、Ｉｎｓｔ＿Ｒ５とＩｎｓｔ＿Ｒ９とを用いて、受信したＩＮＩＴ信号を遅延させ、遅延させたＩＮＩＴ信号をトリガ信号としてＩｎｉｔ＿Ｒ３に入力する。このため、保持回路２５は、ＩＮＩＴ信号を受信した場合に、Ｉｎｓｔ＿Ｒ４によって反転されたＩＮＩＴ信号がＩｎｓｔ＿Ｒ３のＤ端子へ入力される前に、トリガ信号がＩｎｓｔ＿Ｒ３のＣＫ端子に入力されることを防止する。【００７７】
次に、図１０を用いて、保持回路２５がＳＥＴ１信号を保持し、Ｘｒｅｔｅｎｔｉｏｎ１信号を出力する動作を説明する。なお、図１０は、実施例１に係る保持回路がＳＥＴ信号を保持する処理を説明するためのタイムチャートである。図１０に示す例では、ＩＮＩＴ信号、Ａｓｉｇｎａｌ１〜２信号、Ｘｓｅｔ信号、Ｘｓｔｏｐ信号、ＳＥＴ１信号、ＳＥＴＸ信号、ｎｅｔ＿Ｒ２、ｎｅｔ＿Ｒ５〜ｎｅｔ＿Ｒ７、Ｘｒｅｔｅｎｔｉｏｎ１信号の値がＨｉｇｈレベルであるか、Ｌｏｗレベルであるかを示すものとする。【００７８】
図１０に示す例では、セットパルスジェネレーター２１は、Ａｓｉｇｎａｌ１信号を受信した場合には、所定の波形を有するＸｓｅｔ信号を出力する。その後、保持回路２５は、ＤｅｌａｙＣｅｌｌ＃１によって遅延されたＸｓｅｔ信号であるＳＥＴ１信号を受信した場合には、ｎｅｔ＿Ｒ２を介して、Ｉｎｓｔ＿Ｒ３のＤ端子にＨｉｇｈレベルの電圧を印加する。【００７９】
また、ストップパルスジェネレーター２２は、Ａｓｉｇｎａｌ２信号を受信した場合には、所定の波形を有するＸｓｔｏｐ信号を出力する。すると、保持回路２５は、ｎｅｔ＿Ｒ５とｎｅｔ＿Ｒ６とを介して、Ｉｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの電圧を印加する。このため、Ｉｎｓｔ＿Ｒ３のＱ端子出力には、Ｄ端子のＨｉｇｈレベル信号がセットされ、Ｈｉｇｈレベルの値を有するＸｒｅｔｅｎｔｉｏｎ１信号を出力する。【００８０】
また、保持回路２５は、Ｉｎｓｔ＿Ｒ８とＩｎｓｔ＿Ｒ１０とを用いて、遅延させたＸｒｅｔｅｎｔｉｏｎ１信号をＩｎｓｔ＿Ｒ６とＩｎｓｔ＿Ｒ１１に入力し、ｎｅｔ＿Ｒ５の電位をグランドに落とす。このため、保持回路２５は、新たなＳＴＯＰ１信号が入力された場合にも、Ｉｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの電圧を印加しないので、Ｉｎｓｔ＿Ｒ３の値を適切に保持することができる。【００８１】
次に、図１１を用いて、保持回路２５がＸｒｅｔｅｎｔｉｏｎ１の出力を保持する動作について説明する。なお、図１１は、取り込んだ信号を保持し続ける処理を説明するためのタイムチャートである。図１１に示す例では、ＩＮＩＴ信号、Ａｓｉｇｎａｌ１〜２信号、Ｘｓｅｔ信号、Ｘｓｔｏｐ信号、ＳＥＴ１信号、ＳＥＴＸ信号、ｎｅｔ＿Ｒ２、ｎｅｔ＿Ｒ５〜ｎｅｔ＿Ｒ７、Ｘｒｅｔｅｎｔｉｏｎ１信号の値がＨｉｇｈレベルであるか、Ｌｏｗレベルであるかを示すものとする。また、保持回路２５がＳＥＴ１信号を取り込む処理については、図１０と同様の処理であるため、説明を省略する。【００８２】
例えば、図１１に示す例では、Ａｓｉｇｎａｌ２信号がＨｉｇｈレベルからＬｏｗレベルへと遷移するエッジによって新たなＸｓｔｏｐ信号が生成される。このような場合には、保持回路２５は、ＳＴＯＰ１信号を受信する。しかし、保持回路２５は、Ｉｎｓｔ＿Ｒ３とストップパルスジェネレーター２２との接続を断線させるとともに、ｎｅｔ＿Ｒ５をグランドと接続している。このため、保持回路２５は、Ｉｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの電圧を印加せず、Ｉｎｓｔ＿Ｒ３の値を保持し続ける。このため、保持回路２５は、Ｘｒｅｔｅｎｔｉｏｎ１信号をＨｉｇｈレベルに保ち続けることができる。【００８３】
また、保持回路２５は、新たなＡｓｉｇｎａｌ１信号が出力され、新たなＳＥＴ１信号を受信した場合にも、Ｉｎｓｔ＿Ｒ３にトリガ信号を入力することがないので、Ｉｎｓｔ＿Ｒ３の値を保持し続ける。このため、保持回路２５は、Ｘｒｅｔｅｎｔｉｏｎ１信号をＨｉｇｈレベルに保ち続けることができる。また、保持回路２６〜２７も、ＳＥＴ２〜Ｘ信号をＳＴＯＰ２〜Ｘ信号よりも先に受信した場合には、保持回路２５と同様の動作を行うので、Ｘｒｅｔｅｎｔｉｏｎ２〜ｘ信号をＨｉｇｈレベルに保ち続けることができる。結果として、チップ１は、被測定回路１３のワーストディレイを保持することができる。【００８４】
[実施例１の効果]
上述したように、実施例１に係る遅延測定回路２０は、被測定回路１３に入力されるＡｓｉｇｎａｌ１信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するＸｓｅｔ信号を生成するセットパルスジェネレーター２１を有する。また、遅延測定回路２０は、被測定回路１３から出力されるＡｓｉｇｎａｌ２信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するＸｓｔｏｐ信号を生成するストップパルスジェネレーター２２を有する。【００８５】
また、遅延測定回路２０は、Ｘｓｅｔ信号を遅延される複数のＤｅｌａｙＣｅｌｌ＃１〜＃ｘを有する。そして、遅延測定回路２０は、Ｘｓｅｔ信号が生成されてからＸｓｔｏｐ信号が生成されるまでの間、各ＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＸｓｅｔ信号を個別に取り込んで保持する遅延情報保持部２４を有する。【００８６】
このため、遅延測定回路２０は、被測定回路１３に入力される信号の波形に係らず、被測定回路１３の遅延特性を測定することができる。つまり、遅延測定回路２０は、被測定回路１３が入力された波形ごとに異なる遅延特性を有する場合にも、適切に遅延特性を測定することができる。このため、遅延測定回路２０は、被測定回路１３のワーストディレイを適切に測定することができる。【００８７】
また、セットパルスジェネレーター２１は、Ａｓｉｇｎａｌ１信号の論理値がＨｉｇｈレベルからＬｏｗレベルに遷移した場合、又は、Ａｓｉｇｎａｌ１信号の論理値がＬｏｗレベルからＨｉｇｈレベルに遷移した場合には、所定の波形を有するＸｓｅｔ信号を出力する。また、ストップパルスジェネレーター２２は、Ａｓｉｇｎａｌ２信号の論理値がＨｉｇｈレベルからＬｏｗレベルに遷移した場合、又は、Ａｓｉｇｎａｌ２信号の論理値がＬｏｗレベルからＨｉｇｈレベルに遷移した場合には、所定の波形を有するＸｓｔｏｐ信号を出力する。【００８８】
このため、遅延測定回路２０は、被測定回路１３に入力される信号の論理値がＬｏｗレベルからＨｉｇｈレベルに遷移する信号のみならず、ＨｉｇｈレベルからＬｏｗレベルに遷移する場合にも、被測定回路１３のワーストディレイを適切に測定することができる。【００８９】
また、遅延測定回路２０は、複数の保持回路２５〜２７を有する。また、各保持回路２５〜２７は、それぞれ異なるＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＳＥＴ信号を受信するとともに、Ｘｓｔｏｐ信号を受信するＤフリップフロップを有する。そして、各保持回路２５〜２７が有するＤフリップフロップは、それぞれ異なるＤｅｌａｙＣｅｌｌ＃１〜＃ｘから出力されたＳＥＴ信号を受信した後でＸｓｔｏｐ信号を受信した場合には、受信したＳＥＴ信号を保持する。このため、遅延測定回路２０は、被測定回路１３の遅延特性を連続して測定した際に、被測定回路１３が発生させるワーストディレイの情報を保持し続けることができる。【００９０】
また、各保持回路２５〜２７は、ＤフリップフロップがＳＥＴ信号を保持した場合には、Ｄフリップフロップとストップパルスジェネレーター２２とを接続する経路を遮断させると共に、ＤフリップフロップにＸｓｔｏｐ信号を入力する配線部分の電圧値をグランド、すなわちＬｏｗレベルに落とす。このため、遅延測定回路２０は、ノイズの影響を受けて、ＤフリップフロップにＸｓｔｏｐ信号を入力する回路部分がＨｉｇｈレベルの電圧を生じさせることを防ぐことができる。結果として、遅延測定回路２０は、Ｄフリップフロップに保持されたディレイの情報を適切に保持しつづけることができる。
【実施例２】
【００９１】
これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例２として本発明に含まれる他の実施例を説明する。【００９２】
（１）回路構成について
実施例１に係る遅延測定回路２０は、図２に示す回路を有していた。しかし、実施例はこれに限定されるものではなく、同様の機能を有する他の回路構成を有する遅延測定回路でもよい。また、実施例１に係るチップ１は、測定部１０とは別にリングオシレーター２を有していた。しかし、実施例は、これに限定されるものではなく、リングオシレーター２と測定部１０とは、それぞれ独立した回路であってもよい。【００９３】
また、測定部１０は、被測定回路１３の遅延特性を測定するだけの独立したチップ１に搭載されていた。しかし、実施例はこれに限定されるものではなく、例えば、測定部１０は、ＤＶＦＳ(Dynamic  Voltage  and  Frequency  Scaling)等の技術が適用されたチップに搭載され、動的電圧制御が行なわれる度に被測定回路１３が実際に動作する際の遅延特性を測定してもよい。この場合、保持回路２６〜２７で保持された各Ｘｒｅｔｅｎｔｉｏｎ１〜ｘ信号の値をチップ１内部のバス（不図示）を介してチップ１内部のＣＰＵ（Central  Processing  Unit）から読み出す構成としてもよい。【００９４】
（２）ＤｅｌａｙＣｅｌｌの数について
実施例１に係る遅延測定回路２０は、複数のＤｅｌａｙＣｅｌｌ＃１〜＃ｘを有していた。しかし、実施例は、これに限定されるものではなく、任意の数のＤｅｌａｙＣｅｌｌを有する遅延測定回路であってもよい。また、遅延測定回路２０は、Ｘｓｅｔ信号を受信した場合には、受信したＸｓｅｔ信号を所定の時間間隔で、各保持回路２５〜２６に順次送信する遅延部を有してもよい。【００９５】
（３）Ｉｎｓｔ＿Ｒ１１によるｎｅｔ＿Ｒ５の電位の固定について
実施例１に係るＩｎｓｔ＿Ｒ１１は、Ｉｎｓｔ＿Ｒ３がＱ端子出力をＨｉｇｈレベルに固定した場合には、ｎｅｔ＿Ｒ５とグランドとを導通させることでｎｅｔ＿Ｒ５の電位を０Ｖに固定していた。しかし、実施例はこれに限定されるものではなく、ｎｅｔ＿Ｒ５の電位をＬｏｗレベルと判断される程度の電位に固定することによって、Ｉｎｓｔ＿Ｒ１からＩｎｓｔ＿Ｒ３のＣＫ端子にＨｉｇｈレベルの信号が入力されることを防いでもよい。
【符号の説明】
【００９６】
１  チップ
２  リングオシレーター
１０  測定部
１１  ラッチ
１２  ラッチ
１３  被測定回路
２０  遅延測定回路
２１  セットパルスジェネレーター
２２  ストップパルスジェネレーター
２３  遅延部
２４  遅延情報保持部
２５  保持回路
２６  保持回路
２７  保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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