(57)【要約】  信号変調回路（１０）は、連続して入力される入力値（２２）を監視し、入力値（２２）が所定の範囲内に含まれるか否かを判別するＸＯＲ（２０）を有する。また、信号変調回路（１０）は、ＸＯＲ（２０）によって入力値（２２）が所定の範囲内に含まれると判別された場合には、所定の時間間隔を延長した時間間隔で差分信号を積分して出力する積分回路（１５）を有する。また、信号変調回路（１０）は、積分回路の出力を量子化して出力する量子化回路（２３）を有する。また、信号変調回路（１０）は、前記ＸＯＲ（２０）によって入力値（２２）が所定の範囲内に含まれると判別された場合には、量子化回路（２３）の出力と入力値（２２）とに応じた差分信号を算出し、算出した差分信号を所定の時間間隔を延長した時間間隔が経過した後で、積分回路（１５）に入力する差分回路（１１）を有する。
2012093485.tif 000002
【特許請求の範囲】
【請求項１】
連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分回路と、
前記積分回路の出力を量子化した量子化信号を出力する量子化回路と、
前記量子化回路によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分回路に入力する差分回路と、
前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別回路と、
を備え、
前記積分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔が経過した後で差分信号を積分して出力し、
前記差分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分回路に入力することを特徴とする信号変調回路。
【請求項２】
前記積分回路は、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔で前記差分信号を積分するとともに、当該差分信号を積分した信号を当該延長した時間間隔が経過した後で出力し、前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記所定の時間間隔で前記差分信号を積分するとともに、当該差分信号を積分した信号を当該時間間隔が経過した後で出力することを特徴とする請求項１に記載の信号変調回路。
【請求項３】
前記積分回路は、
前記差分回路から入力された差分信号を用いて、前記所定の時間間隔で新たな積分信号を算出する加算回路と、
前記加算回路によって新たな積分信号が算出された場合には、当該算出された積分信号を一時的に保持し、前記所定の時間間隔が経過した後で、該保持した積分信号を出力する第一保持回路と、
前記加算回路によって新たな積分信号が算出された場合には、当該算出された積分信号を一時的に保持し、前記所定の時間間隔が経過した後で前記延長した時間間隔が経過するまでの間、該保持した積分信号を出力する第二保持回路と
前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記第一保持回路によって出力された積分信号を加算器に伝達し、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記第二保持回路によって出力された積分信号を加算器に伝達する伝達回路と、
を備え、
前記加算回路は、
前記伝達回路から取得した積分信号と前記差分信号とを加算することで、新たな積分信号を算出することを特徴とする請求項１に記載の信号変調回路。
【請求項４】
前記差分回路は、
前記量子化回路によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔が経過した後で出力する第一差分回路と、
前記量子化回路によって量子化信号が出力された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で出力する第二差分回路と、
前記判別回路によって入力値が所定の範囲内に含まれないと判別された場合には、前記第一差分回路によって出力された差分信号を前記積分回路に入力し、前記判別回路によって入力値が所定の範囲内に含まれると判別された場合には、前記第二差分回路によって出力された差分信号を前記積分回路に入力する入力回路と、
を有することを特徴とする請求項１または３に記載の信号変調回路。
【請求項５】
前記信号変調回路は、
前記第二保持回路と前記第二差分回路に対して、前記所定の時間間隔を延長した時間間隔で信号を出力する出力回路をさらに有し、
前記第二保持回路は、前記出力回路によって出力された信号を受信した場合には、次に出力された信号を受信するまでの間、前記保持した積分信号を出力し、
前記第二差分回路は、前記出力回路によって出力された信号を受信した場合には、次に出力された信号を受信するまでの間、前記算出した差分信号を出力することを特徴とする請求項４に記載の信号変調回路。
【請求項６】
連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分部と、
前記積分部の出力を量子化した量子化信号を出力する量子部と、
前記量子部によって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分部に入力する差分部と、
前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別部と、
を備え、
前記積分部は、前記判別部によって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔で差分信号を積分して出力し、
前記差分部は、前記判別部によって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分部に入力することを特徴とする信号変調装置。
【請求項７】
連続して入力される入力値をデジタル信号に変調する信号変調装置によって実行される方法であって、
連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分ステップと、
前記積分ステップの出力を量子化した量子化信号を出力する量子化ステップと、
前記量子化ステップによって量子化信号が出力された場合には、当該量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記積分ステップに入力する差分ステップと、
前記入力値を監視し、該入力値が所定の範囲内に含まれるか否かを判別する判別ステップと、
を備え、
前記積分ステップは、前記判別ステップによって入力値が所定の範囲内に含まれると判別された場合には、前記所定の時間間隔を延長した時間間隔が経過した後で、差分信号を積分して出力し、
前記差分ステップは、前記判別ステップによって入力値が所定の範囲内に含まれると判別された場合には、前記量子化信号が出力されてから前記所定の時間間隔が経過した後に、当該量子化信号と前記入力値とに応じた差分信号を算出し、当該算出した差分信号を前記所定の時間間隔を延長した時間間隔が経過した後で、前記積分ステップに入力することを特徴とする信号変調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変調回路、信号変調装置および信号変調方法に関する。
【背景技術】
【０００２】
従来、アナログ信号をデジタル信号に変調するΔΣデジタル変調器を利用する技術が知られている。このような技術の一例として、外部から入力されたアナログ信号に応じて、電力を供給するサーボドライバや電力増幅器の技術が知られている。【０００３】
このような技術に利用されるΔΣデジタル変調器は、外部から入力されたアナログ信号を所定の周波数でサンプリングし、サンプリングしたアナログ信号をＰＤＭ（Ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ）信号に変調する。そして、ΔΣデジタル変調器は、サーボモータ等に電力を供給する電力素子回路に対して、変調後のＰＤＭ信号を送信する。また、電力素子回路は、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有し、ΔΣデジタル変調器から送信されたＰＤＭ信号に合わせてＦＥＴを動作させ、サーボモータ等に電力を供給する。【０００４】
以下、図面を用いて、ΔΣデジタル変調器について具体的に説明する。まず、図１５を用いて、ΔΣデジタル変調器が有する各回路について説明する。図１５は、ΔΣデジタル変調器を説明するためのブロック図である。【０００５】
図１５に示す例では、ΔΣデジタル変調器は、入力されたアナログ信号の値をサンプリングし、サンプリングしたアナログ信号の値と後述する量子化回路からフィードバックされた値との差分値を算出する差分回路を有する。また、ΔΣデジタル変調器は、差分回路が算出した差分値と、自装置に保持された積分値との合計を算出し、算出した合計を新たな積分値として保持する積分回路を有する。また、ΔΣデジタル変調器は、積分回路によって算出された積分値が所定の閾値を超えた際に、ＰＤＭ信号のパルスを出力する量子化回路を有する。【０００６】
次に、図１６〜１９を用いて、ΔΣデジタル変調器がＰＤＭ信号を出力する処理について説明する。なお、図１６は、ΔΣ変調器の動作の一例を説明するための図（１）である。また、図１７は、ΔΣ変調器の動作の一例を説明するための図（２）である。また、図１８は、ΔΣ変調器の動作の一例を説明するための図（３）である。以下の説明では、サンプリング周波数を１００ＭＨｚとし、「１０２４」以上の値が積分回路から出力された場合には、量子化回路がパルスを出力するものとする。【０００７】
例えば、図１６に示す例では、アナログ信号の値として「２５６」が差分回路に入力される。このような場合には、積分回路は、０．４×１０−７秒に一回の周期で、「１０２４」の値を出力する。このため、量子化回路は、ＰＤＭ信号として、０．１×１０−７秒の波長を有するパルスを０．４×１０−７秒に一回の周期で出力する。【０００８】
また、図１７に示す例では、アナログ信号の値として「５１２」が差分回路に入力される。このような場合には、積分回路は、０．２×１０−７秒に一回の周期で、「１０２４」の値を出力する。このため、量子化回路は、ＰＤＭ信号として、０．１×１０−７秒の波長を有するパルスを０．２×１０−７秒に一回の周期で出力する。【０００９】
また、図１８に示す例では、アナログ信号の値として「７６８」が差分回路に入力される。このような場合には、積分回路は、０．４×１０−７秒間で、「１０２４」以上の値を三回出力する。このため、量子化回路は、ＰＤＭ信号として、０．３×１０−７秒の波長を有するパルスを０．４×１０−７秒に一回の周期で出力する。【００１０】
次に、図１９、２０を用いて、ΔΣデジタル変調器が出力するＰＤＭ信号の周波数について説明する。なお、図１９は、ΔΣデジタル変調器の出力の一例を説明するための図（１）である。また、図２０は、ΔΣデジタル変調器の出力の一例を説明するための図（２）である。【００１１】
例えば、図１９に示す例では、ΔΣデジタル変調器は、サンプリング周波数を１００ｋＨｚ、入力分解能を１０ｂｉｔとし、図１９中の点線で示す１ｋＨｚのアナログ信号をＰＤＭ信号に変換した場合には、図１９中の実線で示すＰＤＭ信号を出力する。また、例えば、図９に示す例では、ΔΣデジタル変調器は、サンプリング周波数１０００Ｈｚ、入力分解能を１０ｂｉｔとして、図９中の点線で示す１０Ｈｚのアナログ信号をＰＤＭ信号に変換した場合には、図９中の実線で示すＰＤＭ信号を出力する。【００１２】
つまり、図１９、２０に示すように、ΔΣデジタル変調器は、入力されたアナログ信号の変化が大きい範囲では、高い周波数のＰＤＭ信号を出力し、入力されたアナログ信号の変化が小さい範囲では、低い周波数のＰＤＭ信号を出力する。【００１３】
ここで、ΔΣデジタル変調器に対して入力される信号の値をＤｉｎ、入力分解能をＮ、サンプリング周波数をＦｓとすると、ΔΣデジタル変調器が出力するＰＤＭ信号の周波数Ｆｃｙｃは、以下の式（１）で表すことができる。【００１４】
【数１】
2012093485.tif 000003
【００１５】
このため、ΔΣデジタル変調器は、サンプリング周波数を１００ＭＨｚ、入力分解能を１０ｂｉｔとし、１〜１０２３までの数値を変調した場合には、図２１中Ａに示すように、入力値が「５１２」の際に最も高い周波数のＰＤＭ信号を出力する。なお、図２１は、入力値と出力周波数とを説明するための図である。【００１６】
一方、電力素子回路は、電力のスイッチングを行うＦＥＴが時間特性を有するので、所定の周波数よりも高い周波数のＰＤＭ信号を受信した場合には、ＦＥＴが適切に電力のスイッチングを行えなくなる。このため、アナログ信号をサンプリングする周波数を下げることで、ΔΣデジタル変調器が出力するＰＤＭ信号の周波数を下げる技術が知られている。【００１７】
例えば、図２２中のＢに示す例では、電力素子回路のＦＥＴは、２５ＭＨｚよりも高い周波数では適切に動作することができず、２５ＭＨｚよりも高い周波数のＰＤＭ信号を受信しても、適切に電力のスイッチングを行う事ができない。このため、ΔΣデジタル変調器は、サンプリング周波数を二分の一にすることで、図２２中のＣに示すように、ＰＤＭ信号の最大周波数を二分の一に下げ、電力素子回路を動作させる。なお、図２２は、電力素子回路の動作可能領域を説明するための図である。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−０６８２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述したΔΣデジタル変調器のサンプリング周波数を下げる技術では、入力されたアナログ信号の値にかかわらず、ＰＤＭ信号のパルスを出力する周波数を下げてしまう。このため、ΔΣデジタル変調器は、電力素子回路が行う電力のスイッチングに最低周波数が設定されている場合には、電力素子回路が適切な動作を行う事ができる範囲が狭くなるという問題があった。【００２０】
例えば、サーボ系の制御を行う場合には、入力されたアナログ信号に対する応答性を保持するため、図２３中のＤに示すように、電力をスイッチングする最低周波数があらかじめ定められる。しかし、ΔΣデジタル変調器は、図２３中の実線で示すように、サンプリング周波数を二分の一に下げた場合には、入力されたアナログ信号の値に係らず、ＰＤＭ信号の周波数を二分の一に下げる。このため、ΔΣデジタル変調器は、最低周波数よりも低い周波数のＰＤＭ信号を出力する範囲を広くする結果、図２３中のＥに示すように、電力素子回路が適切な動作を行う事ができる範囲を狭めてしまう。なお、図２３は、ΔΣデジタル変調器の問題を説明するための図である。【００２１】
本願に開示の技術は、一側面では、電力素子回路が適切な動作を行う事ができる範囲を広くする。
【課題を解決するための手段】
【００２２】
本願に開示の技術は、一つの側面では、連続して入力される入力値に応じた差分信号を所定の時間間隔で積分して出力する積分回路を有する信号変調回路である。また、信号変調回路は、積分回路の出力を量子化した量子化信号を出力する量子化回路を有する。また、信号変調回路は、量子化回路によって量子化信号が出力された場合には、量子化信号が出力されてから所定の時間間隔が経過した後に、量子化信号と入力値とに応じた差分信号を算出し、算出した差分信号を積分回路に入力する差分回路を有する。また、信号変調回路は、入力値を監視し、入力値が所定の範囲内に含まれるか否かを判別する判別回路を有する。また、信号変調回路が有する積分回路は、判別回路によって入力値が所定の範囲内に含まれると判別された場合には、所定の時間間隔を延長した時間間隔が経過した後で差分信号を積分して出力する。また、信号変調回路が有する差分回路は、判別回路によって入力値が所定の範囲内に含まれると判別された場合には、量子化信号と入力値とに応じた差分信号を算出し、算出した差分信号を所定の時間間隔を延長した時間間隔が経過した後で、積分回路に入力する。
【発明の効果】
【００２３】
一側面では、電力素子回路が適切な動作を行う事ができる範囲を広くする。
【図面の簡単な説明】
【００２４】
【図１】図１は、実施例１に係る信号変調回路を説明するための図である。
【図２】図２は、出力するＰＤＭ信号の周波数が所定の周波数を超えない範囲を説明するための図である。
【図３】図３は、従来と同様の処理を実行する回路を説明するための図である。
【図４】図４は、出力するＰＤＭ信号の周波数を下げる範囲を説明するための図である。
【図５】図５は、ＰＤＭ信号の周波数を下げる処理を実行する回路を説明するための図である。
【図６】図６は、従来のΔΣデジタル変調器が算出する積分値と実施例１に係る信号変調回路が算出する積分値とを比較するための図である。
【図７】図７は、従来のΔΣデジタル変調器が出力するＰＤＭ信号を説明するための図である。
【図８】図８は、実施例１に係る信号変調回路が出力するＰＤＭ信号を説明するための図である。
【図９】図９は、実施例１に係る信号変調回路が出力するＰＤＭ信号の周波数を示す図である。
【図１０】図１０は、実施例１に係る信号変調回路が出力するＰＤＭ信号の周波数と従来のΔΣデジタル変調器が出力するＰＤＭ信号の周波数とを比較するための図である。
【図１１】図１１は、実施例１に係る信号変調回路が出力するＰＤＭ信号の積分値と従来のΔΣデジタル変調器が出力するＰＤＭ信号の積分値とを比較するための図である。
【図１２】図１２は、出力されるＰＤＭ信号の積分値を説明するための図である。
【図１３】図１３は、実施例１に係る信号変調回路を有するΔΣデジタル変調回路を説明するための図である。
【図１４】図１４は、信号変調回路が実行する処理の流れを説明するためのフローチャートである。
【図１５】図１５は、ΔΣデジタル変調器を説明するためのブロック図である。
【図１６】図１６は、ΔΣ変調器の動作の一例を説明するための図（１）である。
【図１７】図１７は、ΔΣ変調器の動作の一例を説明するための図（２）である。
【図１８】図１８は、ΔΣ変調器の動作の一例を説明するための図（３）である。
【図１９】図１９は、ΔΣデジタル変調器の出力の一例を説明するための図（１）である。
【図２０】図２０は、ΔΣデジタル変調器の出力の一例を説明するための図（２）である。
【図２１】図２１は、入力値と出力周波数とを説明するための図である。
【図２２】図２２は、電力素子回路の動作可能領域を説明するための図である。
【図２３】図２３は、ΔΣデジタル変調器の問題を説明するための図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して本願に係る信号変調回路、信号変調装置および信号変調方法について説明する。
【実施例１】
【００２６】
以下の実施例１では実施例１に係る信号変調回路を説明する。【００２７】
まず、図１を用いて、実施例１に係る信号変調回路を説明する。図１は、実施例１に係る信号変調回路を説明するための図である。図１に示す例では、信号変調回路１０は、差分回路１１、積分回路１５、ＸＯＲ（exclusive  or/exclusive  disjunction：排他的論理和）回路２０、カウンタ２１、量子化回路２３、遅延回路２４を有する。また、信号変調回路１０は、アナログ信号をサンプリングすることで取得された入力値を保持するメモリであるＤｉｎ２２と接続される。【００２８】
また、差分回路１１は、第一差分器１２、第二差分器１３、スイッチ１４を有する。また、積分回路１５は、加算器１６、第一フリップフロップ１７、第二フリップフロップ１８、スイッチ１９を有する。【００２９】
なお、以下の説明では、信号変調回路１０は、入力分解能を１０ｂｉｔ、サンプリング周波数を１００ＭＨｚとして、入力されたアナログ信号をＰＤＭ（Pulse  Density  Modulation）信号に変調するものとする。【００３０】
また、信号変調回路１０が有する各部１１〜２１は、サンプリング周波数と同一の周波数を有する同期信号Ｆｓに合わせて動作するものとする。つまり、信号変調回路１０が有する各部１１〜２４が実行する処理のタイミングは、同期しているものとする。また、量子化回路２３の後段に設置される電力素子回路のＦＥＴ（Field  Effect  Transistor）は、２５ＭＨｚ以下の周波数で適切に動作することができるものとする。【００３１】
差分回路１１は、量子化回路２３によってＰＤＭ信号が出力された場合には、ＰＤＭ信号が出力されてから同期信号一つ分の時間が経過した後に、ＰＤＭ信号とＤｉｎ２２に保持された値とに応じた差分値を算出する。そして、差分回路１１は、算出した差分値を積分回路１５に入力する。また、差分回路１１は、ＸＯＲ２０によってＤｉｎ２２に保持された値が所定の範囲内に含まれると判別された場合には、同期信号一つ分よりも長い時間間隔が経過した後で、算出した差分値を積分回路１５に入力する。【００３２】
積分回路１５は、差分回路１１によって入力された差分値を同期信号一つ分の時間間隔で積分した積分値を算出し、算出した積分値を出力する。また、積分回路１５は、ＸＯＲ２０によってＤｉｎ２２に保持された値が所定の範囲内に含まれると判別された場合には、同期信号一つ分よりも長い時間間隔で差分値を積分して出力する。【００３３】
ＸＯＲ２０は、Ｄｉｎ２２に保持された値を監視し、Ｄｉｎ２２に保持された値が所定の範囲内に含まれるか否かを判別する。カウンタ２１は、同期信号よりも長い時間間隔でカウンタ信号を出力する。量子化回路２３は、積分回路１５の出力を量子化したＰＤＭ信号を出力する。遅延回路２４は、量子化回路２３から出力されたフィードバック信号を同期信号一つ分遅延させて差分回路１１へ入力する。【００３４】
以下、信号変調回路１０が有する差分回路１１と積分回路１５が有する各部について説明する。まず、差分回路１１が有する各部について説明する。第一差分器１２は、量子化回路２３によってＰＤＭ信号が出力された場合には、ＰＤＭ信号が出力されてから所定の時間間隔が経過した後に、ＰＤＭ信号とＤｉｎ２２に保持された値とに応じた差分信号を算出する。そして、第一差分器１２は、算出した差分信号を所定の時間間隔が経過した後で出力する。具体的には、第一差分器１２は、Ｄｉｎ２２に保持された値から、後述する遅延回路２４から取得されるフィードバック信号が示す値を減算した値を算出する。そして、第一差分器１２は、算出した値をスイッチ１４へ送信する。【００３５】
ここで、遅延回路２４は、同期信号一つ分だけフィードバック信号を遅延させる。つまり、第一差分器１２は、ＰＤＭ信号が出力されてから同期信号一つ分の時間が経過した後に、ＰＤＭ信号に応じたフィードバック信号とＤｉｎ２２に保持された値とに応じた差分信号を算出する。【００３６】
第二差分器１３は、量子化回路２３によってＰＤＭ信号が出力された場合には、ＰＤＭ信号が出力されてから所定の時間間隔が経過した後に、ＰＤＭ信号とＤｉｎ２２に保持された値とに応じた差分信号を算出する。そして、第二差分器１３は、算出した差分信号を同期信号一つ分よりも長い時間間隔が経過した後で出力する。つまり、第二差分器１３は、第一差分器１２よりも遅い周波数で動作し、アナログ信号をサンプリングして取得された値であるＤｉｎ２２に保持された値と後述する遅延回路２４から受信するフィードバック信号が示す値との差分を算出する。【００３７】
具体的には、第二差分器１３は、後述するカウンタ２１からカウンタ信号を受信しなかった場合には、Ｄｉｎ２２に保持された値から、後述する遅延回路２０より取得されたフィードバック信号が示す値を減算した値を算出する。そして、第二差分器１３は、算出した値をスイッチ１４へ送信する。また、第二差分器１３は、算出した値を自装置に保持する。また、第二差分器１３は、後述するカウンタ２１からカウンタ信号を受信した場合には、直前に算出し、保持した値をスイッチ１４へ送信する。つまり、第二差分器１３は、カウンタ２１によって出力されたカウンタ信号を受信した場合には、次に出力された信号を受信した後で、算出した差分信号を出力する差分器である。【００３８】
例えば、第二差分器１３は、カウンタ２１が同期信号を２回受信した際にカウンタ信号を第二差分器１３と第二フリップフロップ１８へ送信する場合には、第一差分器１２の半分の周波数で動作する差分器である。【００３９】
スイッチ１４は、後述するＸＯＲ２０によってＤｉｎ２２に保持された値が所定の範囲内に含まれないと判別された場合には、第一差分器１２によって出力された差分信号を積分回路１５の加算器１６に入力する。また、スイッチ１４は、ＸＯＲ２０によってＤｉｎ２２に保持された値がが所定の範囲内に含まれると判別された場合には、第二差分器１３によって出力された差分信号を積分回路１５の加算器１６に入力する。【００４０】
具体的には、スイッチ１４は、第一差分器１２によって算出された値と第二差分器１３によって算出された値とを受信する。また、スイッチ１４は、後述するＸＯＲ回路２０から第一差分器１２を選択する信号、または、第二差分器１３を選択する信号を受信する。そして、スイッチ１４は、ＸＯＲ回路２０から第一差分器１２を選択する信号を受信した場合には、第一差分器１２から受信した値を後述する積分回路１５の加算器１６へ送信する。また、スイッチ１４は、ＸＯＲ回路２０から第二差分器１３を選択する信号を受信した場合には、第二差分器１３から受信した値を後述する積分回路１５の加算器１６へ送信する。【００４１】
つまり、差分回路１１は、第一差分器１２によって算出された値を出力する場合には、従来のΔΣデジタル変調器が有する差分回路と同じ周波数で動作する差分回路である。また、差分回路１１は、第二差分器１３によって算出された値を出力する場合には、従来のΔΣデジタル変調器が有する差分回路の二分の一の周波数で動作する差分回路である。【００４２】
次に、積分回路１５が有する各部について説明する。加算器１６は、スイッチ１４から受信した値と後述するスイッチ１９から受信した値とを加算した値を所定の時間間隔で算出する。そして、加算器１６は、算出した値を第一フリップフロップ１７、第二フリップフロップ１８、量子化回路２３へ送信する。つまり、加算器１６は、差分回路１１によって算出された差分の積分値を算出し、算出した積分値を第一フリップフロップ１７、第二フリップフロップ１８、量子化回路２３へ送信する。【００４３】
第一フリップフロップ１７は、加算器１６によって新たな積分値が算出された場合には、算出された積分値を一時的に保持し、所定の時間間隔が経過した後で、保持した積分信号を出力する。具体的には、第一フリップフロップ１７は、同期信号を受信した場合には、加算器１６によって算出された値を受信する。そして、第一フリップフロップ１７は、再度同期信号を受信した場合には、受信した値をスイッチ１９へ送信するとともに、加算器１６によって新たに算出された値を取得する。つまり、第一フリップフロップ１７は、加算器１６によって算出された値を示す信号を受信し、受信された信号を同期信号一つ分だけ遅延させてから加算器１６へフィードバックする遅延回路である。【００４４】
第二フリップフロップ１８は、加算器１６によって新たな積分値が算出された場合には、算出された積分値を一時的に保持し、所定の時間間隔が経過し、所定の時間間隔を延長した時間間隔が経過した後で、保持した積分値を出力する。具体的には、第二フリップフロップ１８は、加算器１６によって算出された値を取得する。そして、第二フリップフロップ１８は、カウンタ２１からカウンタ信号を受信しなかった場合には、加算器１６から取得した値をスイッチ１９へ送信するとともに、送信した値を保持する。【００４５】
また、第二フリップフロップ１８は、カウンタ信号を受信した場合には、直前に保持した値をスイッチ１９へ送信するとともに、加算器１６によって新たに算出された値を取得する。つまり、第二フリップフロップ１８は、カウンタ２１からカウンタ信号を受信した場合には、保持した値を出力し、次に出力された信号を受信するまでの間、加算器１６から取得した値を保持する保持回路である。【００４６】
スイッチ１９は、ＸＯＲ２０によって入力値が所定の範囲内に含まれないと判別された場合には、第一フリップフロップ１７が出力した積分値を加算器１６に伝達する。また、スイッチ１９は、ＸＯＲ２０によって入力値が所定の範囲内に含まれると判別された場合には、第二フリップフロップ１８によって出力された積分値を加算器１６に伝達する。具体的には、第一フリップフロップ１７から送信された値を受信する。また、スイッチ１９は、第二フリップフロップ１８から送信された値を受信する。また、スイッチ１９は、後述するＸＯＲ回路２０から第一フリップフロップ１７を選択する信号、又は、第二フリップフロップ１８を選択する信号を受信する。【００４７】
そして、スイッチ１９は、ＸＯＲ回路２０から第一フリップフロップ１７を選択する信号を受信した場合には、第一フリップフロップ１７から受信した値を加算器１６へ送信する。また、スイッチ１９は、ＸＯＲ回路２０から第二フリップフロップ１８を選択する信号を受信した場合には、第二フリップフロップ１８から受信した値を加算器１６へ送信する。【００４８】
つまり、積分回路１５は、第一フリップフロップ１７を用いて積分値を算出した場合には、従来のΔΣデジタル変調器が有する積分回路と同様の周波数で動作する積分回路である。また、積分回路１５は、第二フリップフロップ１８を用いて積分値を算出した場合には、従来のΔΣデジタル変調器が有する積分回路の二分の一の周波数で動作する積分回路である。【００４９】
次に、信号変調回路１０が有するＸＯＲ２０、カウンタ２１、量子化回路２３、遅延回路２４について詳しく説明する。ＸＯＲ回路２０は、Ｄｉｎ２２に保持された値を監視し、Ｄｉｎ２２に保持された値が所定の範囲内に含まれるか否かを判別する。具体的には、ＸＯＲ２０は、Ｄｉｎ２２に保持された値のうち、最上位の二つのビットを比較し、二つのビットが両方とも同じ値であるか否かを判別する。そして、ＸＯＲ回路２０は、最上位の二つのビットが両方とも同じ値であると判別した場合には、スイッチ１４に対して、第一差分器１２を選択する信号を送信する。また、ＸＯＲ回路２０は、最上位の二つのビットが両方とも同じ値であると判別した場合には、スイッチ１９に対して、第一フリップフロップ１７を選択する信号を送信する。【００５０】
また、ＸＯＲ回路２０は、最上位の二つのビットの値が異なると判別した場合には、スイッチ１４に対して、第二差分器１３を選択する信号を送信する。また、ＸＯＲ回路２０は、最上位の二つのビットの値が異なると判別した場合には、スイッチ１９に対して、第二フリップフロップ１８を選択する信号を送信する。【００５１】
ここで、Ｄｉｎ２２に保持された値のうち、最上位の二つのビットが同じ場合とは、アナログ信号を「１０」ｂｉｔでサンプリングした値が「１〜２５５」又は「７６８〜１０２３」の範囲内であることを示す。また、Ｄｉｎ２２に保持された値のうち、最上位の二つのビットが異なる場合とは、アナログ信号を「１０」ｂｉｔでサンプリングした値が「２５６〜７６７」の範囲内であることを示す。【００５２】
つまり、信号変調回路１０は、アナログ信号をサンプリングした値が「１〜２５５」又は「７６８〜１０２３」の範囲に含まれる場合には、第一差分器１２と第一フリップフロップ１７とを用いて、アナログ信号の変調を実行する。また、信号変調回路１０は、アナログ信号をサンプリングした値が「２５６〜７６７」の範囲に含まれる場合には、第二差分器１３と第二フリップフロップ１８とを用いて、アナログ信号の変調を実行する。【００５３】
ここで、従来のΔΣデジタル変調回路は、入力分解能を１０ｂｉｔ、サンプリング周波数を１００ＭＨｚとした場合には、式（１）より、アナログ信号をサンプリングした値が「２５６〜７６７」の範囲で、２５ＭＨｚ以上のＰＤＭ信号を送信する。【００５４】
一方、信号変調回路１０は、アナログ信号をサンプリングした値が「２５６〜７６７」の範囲に含まれる場合には、第一差分器１２の半分の周波数で動作する第二差分器１３を用いて、差分回路１１を動作させる。また、信号変調回路１０は、アナログ信号をサンプリングした値が「２５６〜７６７」の範囲に含まれる場合には、第一フリップフロップ１７の半分の周波数で動作する第二フリップフロップ１８を用いて、積分回路１５を動作させる。【００５５】
つまり、信号変調回路１０は、アナログ信号をサンプリングした値が「２５６〜７６７」の範囲に含まれる場合には、従来のΔΣデジタル変調器が出力するＰＤＭ信号の半分の周波数でＰＤＭ信号を出力する。また、信号変調回路１０は、アナログ信号をサンプリングした値が「１〜２５５」又は「７６８〜１０２３」の範囲内である場合には、従来のΔΣデジタル変調器が出力するＰＤＭ信号と同じ周波数でＰＤＭ信号を出力する。【００５６】
このため、信号変調回路１０は、出力するＰＤＭ信号の周波数がＦＥＴを適切に動作させることができる周波数の範囲を超えてしまう場合には、ＰＤＭ信号の周波数を二分の一に抑えて出力する。また、信号変調回路１０は、出力するＰＤＭ信号の周波数がＦＥＴを適切に動作させることができる周波数の範囲に含まれる場合には、従来のΔΣデジタル変調器と同じ周波数でＰＤＭ信号を出力する。【００５７】
この結果、信号変調回路１０は、サーボ系の制御を行う場合にも、入力されたアナログ信号に対する応答性を保持し、かつ、出力するＰＤＭの周波数をＦＥＴが適切に動作することができる周波数に収めることができる。このため、信号変調回路１０は、電力素子回路が適切な動作を行う事ができる範囲を広くすることができる。【００５８】
カウンタ２１は、第二差分器１３と第二フリップフロップ１８に対して、同期信号よりも長い時間間隔で信号を出力する。つまり、カウンタ２１は、第二差分器１３と第二フリップフロップ１８に対して、サンプリング周波数よりも低い周波数でカウンタ信号を出力する。具体的には、カウンタ２１は、利用者があらかじめ設定した任意の初期値「ｍ」を取得する。また、カウンタ２１は、カウンタ値を初期値「ｍ」に設定し、同期信号Ｆｓを受信するたびに、カウンタ値をカウントダウンする。【００５９】
そして、カウンタ２１は、カウンタ値が「０」になった場合には、第二差分器１３と第二フリップフロップ１８に対して、カウンタ信号を送信するとともに、カウンタ値をリセットする。【００６０】
例えば、カウンタ２１は、ｍ＝「１」とした場合には、同期信号Ｆｓを２回受信するたびに、第二差分器１３と第二フリップフロップ１８に対して、カウンタ信号を送信する。つまり、第二差分器１３と第二フリップフロップ１８は、ｍ＝「１」とした場合には、第一差分器１２と第一フリップフロップ１７の半分の周波数で動作する。【００６１】
量子化回路２３は、積分回路１５によって算出された積分値が所定の値よりも大きい場合には、所定の長さのパルスをＰＤＭ信号として出力する。また、量子化回路２３は、積分回路１５によって算出された積分値が所定の値よりも大きい場合には、遅延回路２４に対して、フィードバック信号を送信する。【００６２】
具体的には、量子化回路２３は、積分回路１５によって算出された積分値を取得する。そして、量子化回路２３は、取得した積分値が「１０２４」以上である場合には、０．１×１０−７秒の波長を有し、値「１」を示すパルスを出力する。また、量子化回路２３は、取得した積分値が「１０２４」以上である場合には、「１０２４」を示すフィードバック信号を遅延回路２４へ送信する。また、量子化回路２３は、取得した積分値が「１０２４」未満である場合には、フィードバック信号を遅延回路２４へ送信しない。【００６３】
遅延回路２４は、量子化回路２３からフィードバック信号を受信した場合には、受信したフィードバック信号を同期信号一つ分遅延させて差分回路１１へ送信する遅延回路である。【００６４】
[信号変調装置の処理]
次に、図２〜１４を用いて、信号変調回路１０が実行する処理の具体例を説明する。まず、図２、４を用いて、アナログ信号の値が「１〜２５５」及び「７６８〜１０２３」の範囲に含まれる場合に、信号変調回路１０が実行する処理について説明する。なお、図２は、出力するＰＤＭ信号の周波数が所定の周波数を超えない範囲を説明するための図である。また、図３は、従来と同様の処理を実行する回路を説明するための図である。【００６５】
図２に示すように、信号変調回路１０は、入力されるアナログ信号の値が「１〜２５５」及び「７６８〜１０２３」に含まれる場合には、出力するＰＤＭ信号の周波数が２５ＭＨｚ以下であるので、従来のΔΣデジタル変調器と同様の処理を行う。【００６６】
つまり、信号変調回路１０は、入力されるアナログ信号の値が「１〜２５５」及び「７６８〜１０２３」の範囲に含まれる場合には、図３中の実線で示すように、第一差分器１２、スイッチ１４を含む回路を用いて、入力されたアナログ信号の差分を算出する。また、信号変調回路１０は、アナログ信号の値が「１〜２５５」及び「７６８〜１０２３」の範囲に含まれる場合には、図３中の実線で示すように、加算器１６、第一フリップフロップ１７、スイッチ１９を含む回路を用いて、算出された差分の積分値を算出する。【００６７】
そして、信号変調回路１０は、算出された積分値に基づいて、量子化回路２３からＰＤＭ信号としてのパルスを出力する。つまり、信号変調回路１０は、従来のΔΣデジタル変調器が出力するＰＤＭ信号と同じ周波数のＰＤＭ信号を出力する。【００６８】
次に、図４、６を用いて、アナログ信号の値が「２５６〜７６７」の範囲に含まれる場合に、信号変調回路１０が実行する処理を説明する。なお、図４は、出力するＰＤＭ信号の周波数を下げる範囲を説明するための図である。また、図５は、ＰＤＭ信号の周波数を下げる処理を実行する回路を説明するための図である。【００６９】
図４に示すように、信号変調回路１０は、入力されるアナログ信号の値が「２５６〜７６７」の範囲に含まれる際に、従来のΔΣデジタル変調器と等価な回路で処理を実行した場合には、出力するＰＤＭ信号の周波数が２５ＭＨｚを超えてしまう。このため、信号変調回路１０は、図３中の点線で示した回路と比較して、二分の一の周波数で動作する回路を用いて、アナログ信号をＰＤＭ信号に変調する。【００７０】
具体的には、信号変調回路１０は、入力されるアナログ信号の値が「２５６〜７６７」の範囲に含まれる場合には、図５中の実線で示すように、第二差分器１３、スイッチ１４を含む回路を用いて、入力されたアナログ信号の差分を算出する。また、信号変調回路１０は、入力されるアナログ信号の値が「２５６〜７６７」の範囲に含まれる場合には、図５中の点線で示すように、加算器１６、第二フリップフロップ１８、スイッチ１９を含む回路を用いて、算出された差分の積分値を算出する。【００７１】
つまり、信号変調回路１０は、図３中の実線で示すように、アナログ信号をＰＤＭ信号に変調し、変調後のＰＤＭ信号を出力する第一の変調回路を有する。また、信号変調回路１０は、図５中の実線で示すように、第一の変調回路が出力するＰＤＭ信号よりも低い周波数のＰＤＭ信号に変調し、変調後のＰＤＭ信号を出力する第二の変調回路を有する。【００７２】
そして、信号変調回路１０は、Ｄｉｎ２２に保持された値が「２５６〜７６７」の範囲内であるか否かを判別する。その後、信号変調回路１０は、Ｄｉｎ２２に保持された値が「２５６〜７６７」の範囲内であると判別した場合には、第二の変調回路を用いて、アナログ信号をＰＤＭ信号に変調する。また、信号変調回路１０は、Ｄｉｎ２２に保持された値が「２５６〜７６７」の範囲外であると判別した場合には、第一の変調回路を用いて、アナログ信号をＰＤＭ信号に変調する。【００７３】
次に、図６を用いて、入力されるアナログ信号の値が「２５６〜７６７」の範囲に含まれる場合に、従来のΔΣデジタル変調器と信号変調回路１０が算出する積分値について説明する。なお、図６は、従来のΔΣデジタル変調器が算出する積分値と実施例１に係る信号変調回路が算出する積分値とを比較するための図である。【００７４】
なお、図６に示す例では、入力値として「２５６」が従来のΔΣデジタル変調器と信号変調回路１０に入力されたものとする。また、従来のΔΣデジタル変調器が有する量子化回路、および、信号変調回路１０が有する量子化回路２３は、「１０２４」以上の積分値が算出された場合には、ＰＤＭ信号のパルスを出力するものとする。【００７５】
図６に示すように、従来のΔΣデジタル変調器が有する積分回路は、ΔΣデジタル変調気に入力値「２５６」が入力された場合には、０．１×１０−７秒ごとに、積分値「２５６」、「５１２」、「７６８」、「１０２４」を繰り返し算出する。一方、第二差分器１３と第二フリップフロップ１８は、図６中のＦに示すように、クロック信号が１の場合には、直前に出力した値と同じ値を出力する。【００７６】
このため、信号変調回路１０の積分回路１５は、図６中のＧに示すように、直前に出力した値と同じ「１０２４」を出力する。また、第二差分器１３と第二フリップフロップ１８は、図６中のＨに示すように、クロック信号を受信しなかった場合には、新たな値を出力する。このため、信号変調回路１０の積分回路１５は、図６中のＩに示すように、新たな積分値「２５６」を出力する。つまり、信号変調回路１０の積分回路１５は、０．２×１０−７秒ごとに、積分値「２５６」、「５１２」、「７６８」、「１０２４」を繰り返し算出する。【００７７】
次に、図７を用いて、従来のΔΣデジタル変調器が出力するＰＤＭ信号を説明する。なお、図７は、従来のΔΣデジタル変調器が出力するＰＤＭ信号を説明するための図である。図７に示すように、従来のΔΣデジタル変調器は、０．１×１０−７秒ごとに、積分値「２５６」、「５１２」、「７６８」、「１０２４」を繰り返し算出する。このため、従来のΔΣデジタル変調器は、０．１×１０−７秒の波長を有するパルスを０．４×１０−７秒の周期で出力する。【００７８】
次に、図８を用いて、信号変調回路１０が出力するＰＤＭ信号を説明する。なお、図８は、実施例１に係る信号変調回路が出力するＰＤＭ信号を説明するための図である。図８に示すように、信号変調回路１０は、０．２×１０−７秒ごとに、積分値「２５６」、「５１２」、「７６８」、「１０２４」を繰り返し算出する。このため、信号変調回路１０は、０．２×１０−７秒の波長を有するパルスを０．８×１０−７秒の周期で出力する。【００７９】
つまり、信号変調回路１０は、従来のΔΣデジタル変調器が出力するＰＤＭ信号よりも低い周波数のＰＤＭ信号であって、従来のΔΣデジタル変調器が出力するＰＤＭ信号とデューティー比が同じＰＤＭ信号を出力する。この結果、図７中の斜線部分と図８中の斜線部分とに示すように、信号変調回路１０が出力するＰＤＭ信号を積分した値は、従来のΔΣデジタル変調器が出力するＰＤＭ信号を積分した値と同じ値を保つことができる。この結果、信号変調回路１０は、従来の二分の一の周波数でＰＤＭ信号を出力した場合にも、電力素子回路が供給する電力量を従来と同じ電力量に保つことができる。【００８０】
ここで、図９は、実施例１に係る信号変調回路が出力するＰＤＭ信号の周波数を示す図である。図９中のＪに示すように、信号変調回路１０は、入力されるアナログ信号の値が「２５６〜７６７」の範囲に含まれる場合には、出力するＰＤＭ信号の周波数を二分の一に抑える。このため、信号変調回路１０は、ＰＤＭ信号の周波数をＦＥＴが適切に動作する周波数以下に抑える結果、適切に電力素子回路を動作させることができる。【００８１】
また、信号変調回路１０は、入力されるアナログ信号の値が「１〜２５５」及び「７６８〜１０２３」の範囲に含まれる場合には、従来のΔΣデジタル変調器と同じ周波数を有するＰＤＭ信号を出力する。つまり、信号変調回路１０は、ＰＤＭ信号の周波数を下げる必要がない範囲では、従来のΔΣデジタル変調器と同じ周波数を有するＰＤＭ信号を出力するので、入力されたアナログ信号に対する応答性を保持することができる。この結果、信号変調回路１０は、図９中のＫに示すように、ＰＤＭ信号の周波数を適切な範囲内に収める範囲を広くすることができる。【００８２】
また、図１０は、実施例１に係る信号変調回路が出力するＰＤＭ信号の周波数と従来のΔΣデジタル変調器が出力するＰＤＭ信号の周波数とを比較するための図である。図１０中の点線で示すように、従来のΔΣデジタル変調器は、サンプリング周波数を二分の一にした場合には、ＰＤＭ信号の周波数を一律で二分の一に下げてしまうため、図１０中のＬで示すように、電力素子回路が適切な動作を行うことができる範囲を狭くする。【００８３】
一方、図１０中の実線で示すように、信号変調回路１０は、アナログ信号の値が「２５６〜７６７」の範囲に含まれる場合にのみ、ＰＤＭ信号の周波数を二分の一に抑えることができる。この結果、信号変調回路１０は、図１０中のＭに示すように、電力素子回路が適切な動作を行う事ができる範囲を広くすることができる。【００８４】
次に、図１１を用いて、信号変調回路１０が出力するＰＤＭ信号の積分値について詳しく説明する。なお、図１１は、実施例１に係る信号変調回路が出力するＰＤＭ信号の積分値と従来のΔΣデジタル変調器が出力するＰＤＭ信号の積分値とを比較するための図である。【００８５】
図１１に示すように、従来のΔΣデジタル変調器は、入力値が「２５６」である場合には、０．４×１０−７秒の周期で０．１×１０−７秒の波長を有するパルスを出力する。一方、信号変調回路１０は、入力値が「２５６」である場合には、０．８×１０−７秒の周期で０．２×１０−７秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが０．８×１０−７秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するＰＤＭ信号のパルスを積分した値と信号変調回路１０が出力するＰＤＭ信号のパルスを積分した値とは同じ値となる。【００８６】
また、図１１に示すように、従来のΔΣデジタル変調器は、入力値が「５１２」である場合には、０．２×１０−７秒の周期で０．１×１０−７秒の波長を有するパルスを出力する。一方、信号変調回路１０は、入力値が「５１２」である場合には、０．４×１０−７秒の周期で０．４×１０−７秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが０．２×１０−７秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するＰＤＭ信号のパルスを積分した値と信号変調回路１０が出力するＰＤＭ信号のパルスを積分した値とは同じ値となる。【００８７】
また、図１１に示すように、従来のΔΣデジタル変調器は、入力値が「７６８」である場合には、０．４×１０−７秒の周期で０．３×１０−７秒の波長を有するパルスを出力する。一方、信号変調回路１０は、入力値が「７６８」である場合には、０．８×１０−７秒の周期で０．６×１０−７秒の波長を有するパルスを出力する。このため、入力値が変化する時間スケールが０．８×１０−７秒よりも十分に大きい場合には、従来のΔΣデジタル変調器が出力するＰＤＭ信号のパルスを積分した値と信号変調回路１０が出力するＰＤＭ信号のパルスを積分した値とは同じ値となる。【００８８】
このように、信号変調回路１０は、入力値の値にかかわらず、従来のΔΣデジタル変調器が出力するＰＤＭ信号のパルスと同じ積分値を有し、かつ、従来のΔΣデジタル変調器が出力するＰＤＭ信号よりも低い周波数のＰＤＭ信号を出力する。このため、信号変調回路１０は、図１２に示すように、入力されたアナログ信号の値にかかわらず、電力素子回路に適切な電力の供給を実行させることができる。なお、図１２は、出力されるＰＤＭ信号の積分値を説明するための図である。【００８９】
次に、図１３を用いて、信号変調回路１０を有するΔΣデジタル変調回路について説明する。図１３は、実施例１に係る信号変調回路を有するΔΣデジタル変調回路を説明するための図である。従来のΔΣデジタル変調回路は、差分回路と積分回路とを入力値によらず動作させていた。一方、図１３中点線で示す範囲を実施例１に係る信号変調回路１０に置き換えたΔΣデジタル変調回路は、入力値に応じて、デューティー比を保ったまま低い周波数のＰＤＭ信号を送信することができる。このようなΔΣデジタル変調回路は、後段の電力素子回路が適切に動作する範囲の周波数でＰＤＭ信号を送信するので、電力素子回路が適切な動作を行う事ができる範囲を広くする。【００９０】
[信号変調器の処理の流れ]
次に、図１４を用いて、信号変調回路１０が実行する処理の流れを説明する。図１４は、信号変調回路が実行する処理の流れを説明するためのフローチャートである。なお、図１４に示す例では、信号変調回路１０は、電源が入力されたことを契機として、処理を開始する。【００９１】
まず、信号変調回路１０は、出力するＰＤＭ信号の周波数の最大値であるＦｃｙｃ＿ｍａｘを「１／２」とするように利用者によって定められる（ステップＳ１０１）。次に、信号変調回路１０は、出力するＰＤＭ信号の周波数を「１／２」とする範囲を識別する（ステップＳ１０２）。【００９２】
次に、信号変調回路１０は、Ｄｉｎ２２に入力値が保持されているか否かを判別する（ステップＳ１０３）。そして、信号変調回路１０は、Ｄｉｎ２２に入力値が保持されていると判別した場合には（ステップＳ１０３肯定）、ＰＤＭ信号の周波数を「１／２」とする範囲に入力値が含まれているか否かを判別する（ステップＳ１０４）。【００９３】
次に、信号変調回路１０は、ＰＤＭ信号の周波数を「１／２」とする範囲に入力値が含まれていると判別した場合には（ステップＳ１０４肯定）、カウンタ初期値に「１」を設定する（ステップＳ１０５）。次に、信号変調回路１０は、カウントダウンを実行する（ステップＳ１０６）。そして、信号変調回路１０は、カウンタの値が「０」であるか否かを判別する（ステップＳ１０７）。【００９４】
また、信号変調回路１０は、カウンタの値が「０」であると判別した場合には（ステップＳ１０７肯定）、図５中の実線で示した回路を用いて、差分演算と積分演算とを実行する（ステップＳ１０８）。その後、信号変調回路１０は、演算結果に応じてパルスを出力する（ステップＳ１０９）。【００９５】
一方、信号変調回路１０は、カウンタの値が「０」ではないと判別した場合には（ステップＳ１０７否定）、直前のステップでの演算結果に応じて、パルスを出力する（ステップＳ１１０）。【００９６】
また、信号変調回路１０は、ＰＤＭ信号の周波数を「１／２」とする範囲に入力値が含まれていないと判別した場合には（ステップＳ１０４否定）、図３中の実線で示した回路を用いて、差分演算と積分演算とを実行する（ステップＳ１０８）。また、信号変調回路１０は、パルスを出力した場合には（ステップＳ１０９、Ｓ１１０）、再度Ｄｉｎ２２に入力値が保持されているか否かを判別する（ステップＳ１０３）。そして、信号変調回路１０は、Ｄｉｎ２２に入力値が保持されていないと判別した場合には（ステップＳ１０３否定）、処理を終了する。【００９７】
[実施例１の効果]
上述したように、実施例１に係る信号変調回路１０は、Ｄｉｎ２０に保持された入力値が「２５６〜７６７」の範囲内に含まれるか否かを判別するＸＯＲ２０を有する。そして、信号変調回路１０は、入力値が「１〜２５５」及び「７６７〜１０２３」の範囲内に含まれる場合には、同期信号に従って差分回路１１と積分回路１５とを動作させ、入力値をＰＤＭ信号に変調する。また、信号変調回路１０は、Ｄｉｎ２０に保持された入力値が「２５６〜７６７」の範囲内に含まれる場合には、同期信号よりも長い時間間隔で差分回路１１と積分回路１５とを動作させ、入力値をＰＤＭ信号に変調する。【００９８】
このため、信号変調回路１０は、アナログ信号に対する応答を保持したまま、出力するＰＤＭ信号の周波数をＦＥＴが適切に動作することができる範囲に抑えることができ、電力素子回路が適切な動作を行う事ができる範囲を広くする。【００９９】
また、実施例１に係る積分回路１５は、入力値が「１〜２５５」及び「７６７〜１０２３」の範囲内に含まれる場合には、算出した積分値を同期信号と同じ時間間隔で量子化回路２３に出力する。また、積分回路１５は、入力値が「２５６〜７６７」の範囲内に含まれる場合には、算出した積分値を同期信号よりも長い時間間隔で量子化器２３に出力する。このため、信号変調回路１０は、量子化回路２３に出力させるＰＤＭ信号のデューティー比を保持しつつ、ＰＤＭ信号の周波数を下げる結果、電力素子回路に適切な電力の供給を実行させることができる。【０１００】
また、実施例１に係る積分回路１５は、同期信号と同じ時間間隔で動作する第一フリップフロップ１７と同期信号よりも長い時間間隔で動作する第二フリップフロップ１８を有する。そして、積分回路１５は、入力値が「１〜２５５」及び「７６７〜１０２３」の範囲内に含まれる場合には、第一フリップフロップ１７に保持された値を用いて積分を実行する。また、積分回路１５は、入力値が「２５６〜７６７」の範囲内に含まれる場合には、第二フリップフロップ１８に保持された値を用いて積分を実行する。このため、差分回路１５は、同期信号よりも長い時間間隔で動作した場合にも、適切な積分値を算出することができる。結果として、信号変調回路１０は、サンプリング周波数を下げることなく、出力するＰＤＭ信号の周波数を適切に抑えることができる。【０１０１】
また、実施例１に係る差分回路１１は、同期信号と同じ時間間隔で動作する第一差分器１２と同期信号よりも長い時間間隔で動作する第二差分器１３とを有する。そして、差分回路１１は、入力値が「１〜２５５」及び「７６７〜１０２３」の範囲内に含まれる場合には、第一差分器１２によって算出された差分値を積分回路１５に入力する。また、差分回路１１は、入力値が「２５６〜７６７」の範囲内に含まれる場合には、第二差分器１３によって算出された差分値を積分回路１５に入力する。このため、差分回路１１は、同期信号よりも長い時間間隔で動作した場合にも、適切な差分値を算出することができる。結果として、信号変調回路１０は、サンプリング周波数を下げることなく、出力するＰＤＭ信号の周波数を適切に抑えることができる。【０１０２】
また、実施例１に係る信号変調回路１０は、カウンタ２１を有し、カウンタ２１が出力するクロック信号に合わせて第二差分器１３と第二フリップフロップ１８を動作させる。このため、信号変調回路１０は、出力するＰＤＭ信号の周波数を任意の割合で低くすることができる。例えば、信号変調回路１０は、カウンタ２１に初期値「ｍ＝１」が設定された場合には、出力するＰＤＭ信号の周波数を「１／２」とし、カウンタ２１に初期値「ｍ＝３」が設定された場合には、出力するＰＤＭ信号の周波数を「１／４」とすることができる。
【実施例２】
【０１０３】
これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例２として本発明に含まれる他の実施例を説明する。【０１０４】
（１）パラメータについて
上述した信号変調回路１０は、入力分解能を１０ｂｉｔ、サンプリング周波数を１００ＭＨｚとして、アナログ信号をＰＤＭ信号に変調した。しかし、実施例は、これに限定されるものではなく、例えば、サンプリング周波数を１０００Ｈｚとしてもよい。【０１０５】
また、上述した量子化回路２３は、「１０２４」を示すフィードバック信号を送信した。しかし、実施例はこれに限定されるものではなく、例えば、入力分解能を「Ｎ」ｂｉｔと設定する場合には、量子化回路は、「２Ｎ」を示すフィードバック信号を送信する。【０１０６】
また、上述した量子化回路２３は、「１０２４」以上の積分値が出力された際にＰＤＭ信号のパルスを送信したが、実施例はこれに限定されるものではなく、例えば、「５１２」以上の積分値が出力された場合にＰＤＭ信号のパルスを送信してもよい。【０１０７】
また、上述した信号変調回路１０は、カウンタ２１に初期値ｍとして「１」を入力した。しかし、実施例は、これに限定されるものではない。例えば、信号変調回路１０は、出力するＰＤＭ信号の最大値を「１／４」に抑える場合には、初期値ｍとして「３」を入力すればよい。【０１０８】
ここで、信号変調回路１０は、カウンタ２１とＸＯＲ回路２０とを連携し、入力値を判別し、ＰＤＭ信号の最大値を制御する。また、入力値を判別する判別回路はＸＯＲ回路２０に限定されない。【０１０９】
（２）差分回路と積分回路の動作について
上述した信号変調回路１０では、第二差分器１３と第二フリップフロップ１８は、カウンタ信号が１の場合には、直前に出力した値と同じ値を出力していた。しかし、実施例は、これに限定されるものではない。【０１１０】
上述したように、入力値の範囲が所定の範囲に含まれる場合に、ＰＤＭ信号の周波数を低くすることができれば、電力素子回路を適切に動作させる範囲を広くすることができる。
【符号の説明】
【０１１１】
１０  信号変調回路
１１  差分回路
１２  第一差分器１２
１３  第二差分器１３
１４  スイッチ
１５  積分回路
１６  加算器１６
１７  第一フリップフロップ
１８  第二フリップフロップ
１９  スイッチ
２０  ＸＯＲ回路
２１  カウンタ
２２  Ｄｉｎ
２３  量子化回路
２４  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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