(57)【要約】  ゲート絶縁膜の厚さを変えることで、電界効果トランジスタの閾値電圧を制御することが可能となり、高閾値化や閾値電圧の設計範囲拡大に大きく寄与する電界効果トランジスタを提供する。基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられ、Ｇａ面成長し、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層と、前記下部障壁層上に設けられ、前記下部障壁層と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）を有するチャネル層を備え、前記半導体層の上部にオーミック接触するソース電極とドレイン電極とが互いに離間して配設されており、前記ソース電極と前記ドレイン電極の間の領域に、ゲート絶縁膜を介してゲート電極が配置されている。
2012157625.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた半導体層と、
を備え、
前記半導体層は、
前記基板上に設けられ、Ｇａ面成長し、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層と、
前記下部障壁層上に設けられ、前記下部障壁層と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）又はＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）を有するチャネル層を備え、
前記半導体層の上部にオーミック接触するソース電極とドレイン電極とが互いに離間して配設されており、
前記ソース電極と前記ドレイン電極の間の領域に、ゲート絶縁膜を介してゲート電極が配置されている、ことを特徴とする電界効果トランジスタ。
【請求項２】
前記下部障壁層と前記チャネル層の界面に分極に起因する負の面電荷を有する、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜に平衡状態において負の電界が印加されている、ことを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記チャネル層の組成がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）であり、
前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０．７６≦ｚ≦１の範囲にある、ことを特徴とする請求項１乃至３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
前記チャネル層の組成がＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）であり、
前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０≦ｚ≦０．８６の範囲にある、ことを特徴とする請求項１乃至３のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
前記半導体層が、
前記基板の上に設けられ、Ｇａ面成長したＧａＮを含有するバッファ層と、
前記バッファ層の上に設けられる、前記下部障壁層、前記チャネル層、及び、電子供給層と、
を備え、
前記ソース電極と前記ドレイン電極の間の領域において、前記半導体層表面の保護膜と、前記半導体層の前記電子供給層を貫通し前記チャネル層が露出する深さの開口からなるリセスを備え、
前記リセスの底面及び内壁を覆う前記ゲート絶縁膜の上に前記ゲート電極を備えた請求項１乃至５のいずれか１項に記載の電界効果トランジスタ。
【請求項７】
前記半導体層が、
前記基板の上に設けられ、Ｇａ面成長したＧａＮを含有するバッファ層と、
前記バッファ層の上に設けられる、前記下部障壁層、及び前記チャネル層と、
を備え、
前記チャネル層は、前記ソース電極及び前記ドレイン電極の下部に、高濃度不純物領域を備え、
前記ソース電極と前記ドレイン電極の間の領域の半導体層表面は、保護膜を兼ねた前記ゲート絶縁膜で覆われる、請求項１乃至５のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
請求項１乃至７のいずれか１項に記載の電界効果トランジスタを１つ又は複数備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願についての記載］
本発明は、日本国特許出願：特願２０１１−１０９６３６号（２０１１年  ５月１６日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置に関し、特に、III族窒化物半導体を主原料として含む半導体装置に関する。
【背景技術】
【０００２】
＜関連技術１＞
III族窒化物半導体を主原料として含む半導体装置の関連技術を以下に説明する。図１１は、関連技術１のIII族窒化物半導体を利用したノーマリオフ型の電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の構造の断面を模式的に示す図である。このような電界効果トランジスタは、例えば特許文献１に記載されている。特許文献１には、ノーマリオフ型で、動作時のオン抵抗が非常に小さく、大電流動作可能なＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｌ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）構造のＧａＮ系電界効果トランジスタ（ＦＥＴ）が開示されている。なお、図１１は、特許文献１の第１図等に基づき今回新たに書き直したものである。図１１を参照すると、関連技術１の電界効果トランジスタは、例えば下記の構成を有している。【０００３】
基板１１０は（０００１）面すなわちＣ面基板であるサファイア基板、
バッファ層１１１はＧａＮあるいはＡｌＧａＮ、
チャネル層１１３はＧａＮ、
電子供給層１１４はＡｌＧａＮである。【０００４】
半導体の最上層である電子供給層１１４の上にはソース電極１２１とドレイン電極１２２が離間して配置され、オーム性接触が取られている。【０００５】
ソース電極１２１とドレイン電極１２２の間の半導体表面は保護膜１３１であるＳｉＮで覆われており、保護膜１３１の一部に開口部があり、その直下の半導体部に溝状のリセス１４１がある。【０００６】
リセス１４１の側面および底面を覆うように、例えばＡｌ２Ｏ３で形成されたゲート絶縁膜１３２があり、その上にゲート電極１２３がある。【０００７】
チャネル層１１３と電子供給層１１４のヘテロ接合界面におけるチャネル層１１３には２次元電子ガス（２ＤＥＧ：２  ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）が発生する。しかし、電子供給層１１４の代わりにゲート絶縁膜１３２が形成され、電子供給層１１４が存在しない、チャネル層の箇所（リセス１４１）には、２次元電子ガスは発生しない。すなわち、２次元電子ガス１５１はゲート絶縁膜１３２の形成箇所でその２次元方向の広がりが断絶した状態となっている。したがって、ゲート開放時に、チャネル層１１３内を流れるドレイン電流（ｄｒａｉｎ  ｔｏ  ｓｏｕｒｃｅ  ｃｕｒｒｅｎｔ）は抑制される。ゲート電極１２３に所定のバイアス電圧を印加すると、ゲート絶縁膜１３２直下のチャネル層１１３の箇所には電子の蓄積層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）が形成され、ゲート電圧印加前には断絶していた２次元電子ガスが反転分布層を介して連絡することになり、電界効果トランジスタの動作（ＦＥＴ動作）を示す（ノーマリオフ型のＦＥＴ）。【０００８】
図１２は、図１１に示した半導体装置の平衡状態におけるゲート下のエネルギーバンド図である。ゲート電極に正の電圧を印加すると、半導体のフェルミ準位が伝導帯より上の状態になり、絶縁膜と半導体の界面に電子が溜まる。この状態が実現されるゲート電圧を「閾値電圧」と呼び、電界効果トランジスタの重要な指標の一つである。【０００９】
特に、ノーマリオフ型のトランジスタを、電力制御用のスイッチング素子として用いる場合には、ノイズ耐性を考慮した安全性確保のため、＋３Ｖ以上の閾値が要求される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００３／０７１６０７号（ＷＯ２００３／０７１６０７）公報
【特許文献２】国際公開第２００９／０８１５８４号（ＷＯ２００９／０８１５８４）公報
【非特許文献】
【００１１】
【非特許文献１】ジャーナル・オブ・フィジクス（Ｊｏｕｒｎａｌ  ｏｆ  Ｐｈｙｓｉｃｓ）、第１４巻、第３３９９−３４３４頁、２００２年
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下に関連技術の分析を与える。【００１３】
図１１及び図１２を参照して説明した関連技術１の電界効果トランジスタの動作からも理解されるように、この閾値電圧は、平衡状態における絶縁膜−半導体界面の伝導帯とフェルミ準位の差（図１２中ΔＶＭＳで表される量）と密接な関係がある。【００１４】
関連技術１による電界効果トランジスタでは、このΔＶＭＳは、ゲート電極（ゲート金属）の仕事関数ΦＭと、半導体の電子親和力χＳの差分で決まる（すなわち、ΔＶＭＳ＝ΦＭ―χＳ）。【００１５】
言い換えると、図１１等を参照して説明した関連技術１の構造の電界効果トランジスタでは、デバイス構造パラメータの変更による閾値設計の余地は極めて小さい。【００１６】
例えばゲート電極材料の選択により、閾値を変えることが可能ではあるものの、その範囲は高々１Ｖ程度である。また、電界効果トランジスタの閾値電圧設計のために、電極材料を変えることは、半導体装置を製造する上で、現実的とは言い難い。【００１７】
図１３は、関連技術１の構造の電界効果トランジスタにおいて、ゲート絶縁膜の厚さを変えた時のゲート電圧（横軸：Ｖ）と、絶縁膜−半導体界面に蓄積される２次元電子濃度（電子濃度×厚さ）（縦軸：Ｎｓ（ｃｍ−２））の関係を計算した結果である（本願発明者等の分析結果による）。【００１８】
図１３の結果から、ゲート絶縁膜（例えば図１１の１３２）の厚さを５ｎｍ、１０ｎｍ、１５ｎｍの範囲で変えても、同じ値のゲート電圧で、電子濃度の増加が始まっており、閾値電圧が全く変化しないことを示している。また、計算された閾値電圧は１Ｖ程度であり、応用上要求される＋３Ｖとは隔たりがある。【００１９】
すなわち、関連技術１による電界効果トランジスタでは、十分に高い閾値電圧を実現することができないことに加え、閾値設計の余地がほとんどない、という問題点がある。【００２０】
＜関連技術２：閾値設計範囲の拡大技術＞
関連技術２として、閾値設計範囲を拡大する電界効果トランジスタが例えば特許文献２に記載されている。図１４は、特許文献２の図１等を書き直した図である（なお、詳細は特許文献２の記載が参照される）。図１４を参照すると、この電界効果トランジスタは、例えば下記の構造を有している。【００２１】
基板１１０は（０００１）面の炭化珪素（ＳｉＣ）、
バッファ層１１１はＡｌＧａＮ、
下部障壁層１１２は格子緩和したＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）、
チャネル層１１３は下部障壁層１１２よりもバンドギャップが小さく圧縮歪を有するＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）である。【００２２】
半導体の最上層であるＧａＮチャネル層１１３の上には、ソース電極１２１とドレイン電極１２２が離間して配置され、オーム性接触が取られている。ソース電極１２１とドレイン電極１２２の間の半導体表面はゲート絶縁膜１３２で覆われており、その上にゲート電極１２３が配設される。ゲート絶縁膜１３２は多結晶又はアモルファルであり、特許文献２の実施形態では窒化珪素（Ｓｉ３Ｎ４）が用いられる。【００２３】
ＧａＮチャネル層１１３には圧縮歪が生じるためにピエゾ分極が発生し、下部障壁層１１２との界面に二次元電子層１５１が発生する。【００２４】
バッファ層１１１は、アンドープ傾斜組成ＡｌＧａＮ層であり、バッファ層１１１のＡｌ組成は基板１１０から下部障壁層１１２側に向かうにしたがって例えば１から０．１まで徐々に減少している。この場合、下部障壁層１１２ＡｌｘＧａ１−ｘＮにおいてＡｌ組成ｘ＝０．１であり、Ｎ型不純物（例えば珪素Ｓｉ）が添加されている。バッファ層１１１は、格子不整合等による歪エネルギーの蓄積を、転位（界面等に生じるミスフィット転位）の発生によって開放する働きを有し、バッファ層の最表面の格子定数をＡｌＧａＮ下部障壁層１１２の格子定数と一致させてある（格子整合）。ＡｌＧａＮバッファ層１１１はＡｌＧａＮ下部障壁層１１２を格子緩和した状態（無歪）とするための緩衝層である。ＡｌＧａＮバッファ層１１１の厚みは転位の影響を軽減するため、例えば０．１μｍ以上、１０μｍ以下とされる。ＡｌＧａＮ下部障壁層１１２はバッファ層１１１の最表面と格子整合するため、無歪、すなわち格子緩和している。特許文献２の実施例ではチャネル層１１３はアンドープＧａＮ層であり、転位発生の臨界膜厚よりも薄く歪格子層となっている。【００２５】
図１４に示す関連技術２の電界効果トランジスタでは、ＡｌＧａＮ下部障壁層１１２にドーピングするｎ型不純物濃度を制御することによって、二次元電子層１５１を変化させ、閾値を広い範囲で設計可能としている。【００２６】
しかしながら、関連技術２においては、圧縮歪を有する層をチャネル層１１３として用いている。このため、自発性分極を相殺させる向きにピエゾ分極が発生し、逆ピエゾ効果（電圧を加えると機械的な歪みが生じる）によって、格子欠陥が発生した場合のドレイン電流特性に対する影響が大きい。このため、長期信頼性の点で、さらに改善の余地がある。
【課題を解決するための手段】
【００２７】
上記問題点の少なくとも１つを解決するため、本発明が概略以下の構成とされる（ただし、以下に限定されない）。【００２８】
本発明によれば、基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられ、Ｇａ面成長し、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層と、前記下部障壁層上に設けられ、前記下部障壁層と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）を有するチャネル層を備え、前記半導体層の上部にオーミック接触するソース電極とドレイン電極とが互いに離間して配設されており、前記ソース電極と前記ドレイン電極の間の領域に、ゲート絶縁膜を介してゲート電極が配置されている電界効果トランジスタが提供される。
【発明の効果】
【００２９】
本発明によれば、ゲート絶縁膜の厚さを変えることで、電界効果トランジスタの閾値電圧を制御することが可能となり、電界効果トランジスタの高閾値化や閾値電圧の設計範囲拡大に大きく寄与する。また、本発明によれば、チャネル層が下部障壁層と格子整合しているため、歪を内包することなく高い信頼性を実現することができる。本発明による上記外の作用・効果は、本発明を限定する意味を有しない好適な形態や実施形態の記載、さらに図面等から当業者には明らかとなろう。
【図面の簡単な説明】
【００３０】
【図１】第一の実施形態の電界効果トランジスタの断面構成を模式的に示す図である。
【図２】第一の実施形態の電界効果トランジスタのエネルギーバンドを模式的に示す図である。
【図３】第一の実施形態の電界効果トランジスタのゲート電圧と蓄積される電荷密度の関係を示す図である。
【図４】ＡｌＧａＮのＡｌ組成と蓄積される電荷密度の関係を示す図である。
【図５】ＡｌＧａＮとＩｎＡｌＮの格子整合する組成の関係を示す図である。
【図６】ゲート絶縁膜の膜厚と閾値電圧の関係を示す図である。
【図７】ＩｎＧａＮのＩｎ組成と蓄積される電荷密度の関係を示す図である。
【図８】ＩｎＧａＮとＩｎＡｌＮの格子整合する組成の関係を示す図である。
【図９】ゲート絶縁膜と閾値電圧の関係を示す図である。
【図１０】第二の実施形態の電界効果トランジスタの断面構成を模式的に示す図である。
【図１１】関連技術１の電界効果トランジスタの断面構成を模式的に示す図である。
【図１２】関連技術１の電界効果トランジスタのエネルギーバンドを示す図である。
【図１３】関連技術１の電界効果トランジスタのゲート電圧と蓄積される電荷密度の関係を示す図である。
【図１４】関連技術２の電界効果トランジスタの断面構成を模式的に示す図である。
【発明を実施するための形態】
【００３１】
本発明を実施するための好ましい形態について説明する。いくつかの好ましい形態によれば、閾値電圧の設計性に優れたノーマリオフ型のIII族窒化物系電界効果トランジスタが提供される。例えば、いくつかの好ましい形態によれば、電界効果トランジスタは、基板（１０）と、前記基板（１０）上に設けられた半導体層とを備え、前記半導体層は、前記基板（１０）上に設けられ、Ｇａ面成長したＧａＮ又はＡｌＧａＮを含有するバッファ層（１１）と、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層（１２）と、前記下部障壁層（１２）上に設けられ、前記下部障壁層（１２）と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）を有するチャネル層（１３）を含み、前記半導体層の上部にオーミック接触するソース電極（２１）とドレイン電極（２２）とが互いに離間して配設されており、前記ソース電極（２１）と前記ドレイン電極（２２）の間の領域に、ゲート絶縁膜（３２）を介してゲート電極（２３）が配置されている。
【００３２】
好ましい態様において、電界効果トランジスタは、分極効果に起因して、下部障壁層Ｉｎ１−ｚＡｌｚＮと、チャネル層ＡｌｘＧａ１−ｘＮまたはｌｎｙＧａ１−ｙＮの界面に負の界面電荷が発生する。これにより、平衡状態においてゲート絶縁膜中に負の電界Ｅが発生する（電界Ｅはゲート絶縁膜の略法線方向、チャネル層からゲート電極の向き）。ゲート絶縁膜の厚さをｄとすると、電圧Ｖ＝Ｅ×ｄがゲート絶縁膜を間に挟む導体（電極）間に発生する。ゲート絶縁膜の厚さｄを替えることで、Ｖ＝Ｅ×ｄの値が変わる。このため、電界効果トランジスタの閾値電圧を制御することが可能となる。例えば、関連技術１の閾値電圧（Ｖｔｈ０：図１３の例では約１Ｖ程度）に、さらに電圧Ｖ＝Ｅ×ｄ加算した値の正電圧又はそれ以上の電圧（Ｖｔｈ０＋Ｅ×ｄ）をゲート電極に印加することで、２次元電子ガスが生成され、ドレイン電流が流れ始めることになる。よって、電界効果トランジスタの高閾値化、閾値電圧の設計範囲の拡大に大きく寄与する。
【００３３】
好ましい態様において、電界効果トランジスタは、前記チャネル層の組成がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）であり、前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０．７６≦ｚ≦１の範囲にある。
【００３４】
あるいは、好ましい態様において、前記チャネル層の組成がＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）であり、前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０≦ｚ≦０．８６の範囲にある。
【００３５】
好ましい態様において、チャネル層が下部障壁層と格子整合しているため、歪（応力）を内包することなく、高い信頼性を実現することができる。以下、実施形態に即してさらに詳しく説明する。
【００３６】
＜第一の実施形態＞
図１は、本発明の第一の実施形態にかかる電界効果トランジスタの断面構成を模式的に示す図である。図１に示す電界効果トランジスタは、例えば下記の構成を有している。
【００３７】
基板１０は、（０００１）面すなわちＣ面基板であるサファイア基板、
バッファ層１１はＧａＮあるいはＡｌＧａＮ、
下部障壁層１２は格子緩和したＩｎＡｌＮ、
チャネル層１３は下部障壁層１２と格子整合した、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、
電子供給層１４はＡｌＧａＮである。
【００３８】
半導体の最上層である電子供給層１４の上にはソース電極２１とドレイン電極２２が離間して配置され、オーム性接触が取られている。ソース電極２１とドレイン電極２２の間の半導体表面は保護膜３１であるＳｉＮで覆われており、保護膜３１の一部に開口部があり、その直下の半導体部に溝状のリセス４１がある。リセス４１の側面および底面を覆うように、例えばＡｌ２Ｏ３で形成されたゲート絶縁膜３２があり、その上にゲート電極２３がある。
【００３９】
バッファ層１１は、ＩｎＡｌＮ下部障壁層１２を格子緩和した状態（無歪）とするための緩衝層である。ＩｎＡｌＮ下部障壁層１２はバッファ層１１の最表面と格子整合するため、無歪、すなわち格子緩和している。
【００４０】
図２（ａ）は、図１の電界効果トランジスタの平衡状態におけるゲート下のエネルギーバンド図である。ＩｎＡｌＮ下部障壁層１２、ＧａＮチャネル層１３の界面に負の面電荷が発生するため、ＧａＮチャネル層１３およびＡｌ２Ｏ３ゲート絶縁膜３２中に負の電界が生じている。
【００４１】
このため、ゲート絶縁膜中に電界を生じない関連技術１（図１２）と比較して、ΔＶＭＳを大きくでき、高閾値を実現できる。
【００４２】
また、図２（ｂ）に示すように、ゲート絶縁膜（Ａｌ２Ｏ３）３２の厚さｄを変えることで、ΔＶＭＳを変えることができる（図２（ａ）：ゲート絶縁膜（Ａｌ２Ｏ３）３２の厚さｄ１、ΔＶＭＳ１、図２（ｂ）：ゲート絶縁膜（Ａｌ２Ｏ３）３２の厚さｄ２、ΔＶＭＳ２）。したがって、デバイス構造パラメータ（ゲート絶縁膜の膜厚）の変更による閾値電圧設計が可能となる。
【００４３】
図３は、図１の電界効果トランジスタにおいて、ゲート絶縁膜の厚さｄを変えた時のゲート電圧と絶縁膜−半導体界面に蓄積される電子濃度（２次元電荷密度：電子濃度×厚さ：単位ｃｍ−２）の関係を計算した結果である。関連技術１の構造では、図１３に示すように、閾値が１Ｖ程度であったのに対し、本実施形態の構造では、＋４Ｖ以上と、十分な高閾値化が実現できる。ゲート絶縁膜の厚さを５ｎｍ、１０ｎｍ、１５ｎｍと変えることで閾値が４Ｖ、６Ｖ、８Ｖと大きく変化しており、設計範囲が拡大している。
【００４４】
以上、チャネル層１３としてＧａＮの例を示したが、下部障壁層１２との界面に負電荷を発生させることができれば、チャネル層１３として、ＡｌＧａＮあるいはＩｎＧａＮとすることも可能である。
【００４５】
また、本実施形態において、高信頼性を確保するために、下部障壁層１２とチャネル層１３は格子整合する系とすることが好ましいが、組成比として０．０５程度の揺らぎは許容される。
【００４６】
図１の電界効果トランジスタにおいて、面電荷および閾値は以下のように設計される。
【００４７】
非特許文献１によれば、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮの格子定数ａおよび自発分極ＰＳＰはそれぞれ以下のように表される。自発分極の単位はＣ（Ｃｏｕｌｏｍｂ）ｍ−２。
【００４８】
ａ（ＡｌｘＧａ１−ｘＮ）＝３．１９８６−０．０８９１ｘ      ・・・・（１）
【００４９】
ａ（ＩｎｙＧａ１−ｙＮ）＝３．１９８６＋０．３８６２ｙ      ・・・・（２）
【００５０】
ａ（Ｉｎ１−ｚＡｌｚＮ）＝３．５８４８−０．４７５３ｚ      ・・・・（３）
【００５１】
ＰＳＰ（ＡｌｘＧａ１−ｘＮ）＝−０．０９０ｘ−０．０３１（１−ｘ）＋０．０２１ｘ（１−ｘ）  Ｃｍ−２      ・・・・（４）
【００５２】
ＰＳＰ（ＩｎｙＧａ１−ｙＮ）＝−０．０４２ｙ−０．０３４（１−ｙ）＋０．０３７ｙ（１−ｙ）  Ｃｍ−２      ・・・・（５）
【００５３】
ＰＳＰ（Ｉｎ１−ｚＡｌｚＮ）＝−０．０９０ｚ−０．０４２（１−ｚ）＋０．０７０ｚ（１−ｚ）  Ｃｍ−２      ・・・・（６）
【００５４】
また、バッファ層１１に対してεの歪がある時、ＡｌＮのピエゾ分極は、次式（７）、（８）、ＧａＮ、ＩｎＮのピエゾ分極は、次式（９）、（１０）のように表される。
【００５５】
ＰＰＺ（ＡｌＮ）＝−１．８０８ε＋５．６２４ε２  Ｃｍ−２  ｆｏｒ  ε＜０      ・・・・（７）
【００５６】
ＰＰＺ（ＡｌＮ）＝−１．８０８ε−７．８８８ε２  Ｃｍ−２  ｆｏｒ  ε＞０      ・・・・（８）
【００５７】
ＰＰＺ（ＧａＮ）＝−０．９１８ε＋９．５４１ε２  Ｃｍ−２      ・・・・（９）
【００５８】
ＰＰＺ（ＩｎＮ）＝−１．３７３ε＋７．５５９ε２  Ｃｍ−２      ・・・・（１０）
【００５９】
上式（７）〜（１０）において、歪εは、バッファ層１１の格子定数をａｂｕｆｆｅｒ、下層障壁層１２の格子定数をａｅｓとすると、式（１１）で与えられる。
【００６０】
ε＝（ａｂｕｆｆｅｒ−ａｅｓ）／ａｅｓ          ・・・・（１１）
【００６１】
バッファ層１１に対する歪がεであるＡｌｘＧａ１−ｘＮ、ＩｎｙＧａ１−ｙＮのピエゾ分極は、それぞれ次式（１２）、（１３）と表される。
【００６２】
ＰＰＺ（ＡｌｘＧａ１−ｘＮ）＝ｘＰＰＺ（ＡｌＮ）＋（１−ｘ）ＰＰＺ（ＧａＮ）      ・・・  （１２）
【００６３】
ＰＰＺ（ＩｎｙＧａ１−ｙＮ）＝ｙＰＰＺ（ＩｎＮ）＋（１−ｙ）ＰＰＺ（ＧａＮ）      ・・・  （１３）
【００６４】
したがって、式（７）、（８）、（９）、（１０）より、
【００６５】
ＰＰＺ（ＡｌｘＧａ１−ｘＮ）＝ｘ（−１．８０８ε＋５．６２４ε２）
＋（１−ｘ）（−０．９１８ε＋９．５４１ε２）  ｆｏｒ  ε＜０    ・・・（１４）
【００６６】
ＰＰＺ（ＡｌｘＧａ１−ｘＮ）＝ｘ（−１．８０８ε−７．８８８ε２）
＋（１−ｘ）（−０．９１８ε＋９．５４１ε２）  ｆｏｒ  ε＞０    ・・・（１５）
【００６７】
ＰＰＺ（ＩｎｙＧａ１−ｙＮ）＝ｙ（−１．３７３ε＋７．５５９ε２）
＋（１−ｙ）（−０．９１８ε＋９．５４１ε２）        ・・・（１６）
【００６８】
また、この系において、自発分極ＰＳＰは、チャネル層１３がＡｌｘＧ１−ｘＮであり、下部障壁層１２がＩｎ１−ｚＡｌｚＮの場合、式（４）、（６）より、次式（１７）で与えられる。すなわち、ＡｌｘＧａ１−ｘＮチャネル層とＩｎ１−ｚＡｌｚＮ下部障壁層の界面での自発分極ＰＳＰは、ＡｌｘＧａ１−ｘＮチャネル層での自発分極ＰＳＰ（ＡｌｘＧａ１−ｘＮ）から、Ｉｎ１−ｚＡｌｚＮ下部障壁層の自発分極ＰＳＰ（Ｉｎ１−ｚＡｌｚＮ）を差し引いた、次式（１７）となる。
【００６９】
ＰＳＰ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）＝ＰＳＰ（ＡｌｘＧａ１−ｘＮ）−ＰＳＰ（Ｉｎ１−ｚＡｌｚＮ）
＝｛−０．０９０ｘ−０．０３１（１−ｘ）＋０．０２１ｘ（１−ｘ）｝
−｛−０．０９０ｚ−０．０４２（１−ｚ）＋０．０７０ｚ（１−ｚ）｝・・・（１７）
【００７０】
ＡｌｘＧａ１−ｘＮチャネル層１３とＩｎ１−ｚＡｌｚＮ下部障壁層１２の界面に発生する電荷密度σは次式（１８）で与えられる。
【００７１】
σ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）＝ＰＳＰ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）＋ＰＰＺ（ＡｌｘＧａ１−ｘＮ）      ・・・（１８）
【００７２】
図４は、下部障壁層と格子整合するＡｌｘＧａ１−ｘＮチャネル層を用いた場合の、ＡｌｘＧａ１−ｘＮのＡｌ組成ｘ（横軸）と、ＡｌｘＧａ１−ｘＮチャネル層とＩｎ１−ｚＡｌｚＮ下部障壁層の界面の電荷密度（面密度）（縦軸）の関係を示す。なお、図４の縦軸（単位：ｃｍ−２）は、電荷密度（面密度）σをｑ（素電荷：１．６０２×１０−１９Ｃ）で除算した値σ／ｑの絶対値である。ＡｌｘＧａ１−ｘＮチャネル層１３とＩｎ１−ｚＡｌｚＮ下部障壁層１２の界面には、図４の電荷密度（面密度）に素電荷ｑを乗じ、符号のマイナスとした電荷が単位面積に発生することになる。
【００７３】
なお、図３に示した計算結果は、式（１８）において、ｘ＝０の場合に該当する（ＧａＮチャネル層１３とＩｎ１−ｚＡｌｚＮ下部障壁層１２の界面に発生する電荷密度）。
【００７４】
格子整合する組成の組み合わせは、（１）、（３）式より決定することができる。図５は、格子整合するＡｌｘＧａ１−ｘＮのＡｌ組成ｘ（横軸）と、Ｉｎ１−ｚＡｌｚＮのＡｌ組成ｚ（縦軸）の関係を示す図である。図５から、ＡｌｘＧａ１−ｘＮと格子整合するｚは、０．８１≦ｚ≦１の範囲であるが、結晶成長時の揺らぎを考慮し、０．７６≦ｚ≦１の範囲であれば、同等の効果が期待できる。
【００７５】
ＡｌｘＧａ１−ｘＮチャネル層１３とＩｎ１−ｚＡｌｚＮ下部障壁層１２の界面に、電荷密度が（１８）式で表される面電荷（負電荷）が存在する場合に、平衡状態でゲート絶縁膜３２に加わる電界Ｅｉｎｓは、次式（１９）で与えられる。
【００７６】
Ｅｉｎｓ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）＝σ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）／（εｒε０）      ・・・（１９）
【００７７】
ここで、
εｒ：ゲート絶縁膜の比誘電率、
ε０：真空の誘電率
である。
【００７８】
式（１９）のＥｉｎｓ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）は、ＡｌｘＧａ１−ｘＮチャネル層とＩｎ１−ｚＡｌｚＮ下部障壁層間の界面の電荷（負電荷）σ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）により、ゲート絶縁膜３２のその法線方向に加わる電界の強さを表している。式（１９）は、ゲート絶縁膜３２を比誘電率εｒの誘電体とし、ゲート絶縁膜３２を間に挟むチャネル層１３側とゲート電極２３を平行平板電極（面積Ｓ：距離ｄｉｎｓ）とした平行平板コンデンサとみなし、平板電極の電荷を＋Ｑ、−Ｑとするとき、平行平板電極間の電界Ｅｉｎｓ（＋Ｑから−Ｑ電極側の向き）は、
Ｅｉｎｓ×Ｓ＝Ｑ／（εｒε０）
が成り立ち、Ｑ／Ｓ＝σから、
Ｅｉｎｓ＝σ／（εｒε０）となる。
【００７９】
平衡状態でゲート絶縁膜に電界がかからない構造、すなわち関連技術１（図１１、図１２）として示したような構造における閾値をＶｔｈ０とすると、式（１９）で表される電界Ｅｉｎｓがかかっている場合の閾値Ｖｔｈは、式（１０）のＥｉｎｓを用いて、次式（２０）と表される。
【００８０】
Ｖｔｈ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）＝Ｅｉｎｓ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）×ｄｉｎｓ＋Ｖｔｈ０          ・・・（２０）
【００８１】
ここで、ｄｉｎｓはゲート絶縁膜の厚さである。
【００８２】
式（２０）のＶｔｈ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）は、ＡｌｘＧａ１−ｘＮチャネル層とＩｎ１−ｚＡｌｚＮ下部障壁層間の界面の電荷σ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）により、ゲート絶縁膜３２に電界Ｅｉｎｓ（ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ）が加わっているときの閾値電圧を表している。
【００８３】
なお、式（２０）における、Ｅｉｎｓ×ｄｉｎｓは、平行平板コンデンサ・モデル（距離ｄｉｎｓ、電界Ｅｉｎｓ）における電極間の電位差Ｖ＝Ｅｉｎｓ×ｄｉｎｓであることに対応し、図１の場合、ゲート絶縁膜３２のチャネル層１３側の電位が、ゲート電極２３側の電位よりも、Ｖ＝Ｅｉｎｓ×ｄｉｎｓ低いことに対応している。
【００８４】
図６は、ＡｌｘＧａ１−ｘＮ／Ｉｎ１−ｚＡｌｚＮ格子整合系におけるゲート絶縁膜と閾値電圧の関係を示す図である。横軸はゲート絶縁膜の膜厚（ｎｍ）、縦軸は閾値電圧である。ＡｌｘＧａ１−ｘＮのＡｌ組成ｘ、Ｉｎ１−ｚＡｌｚＮのＡｌ組成ｚについて、（ｘ、ｚ）＝（０、０．８１）、（０．４、０．８９）、（０．８、０．９６）の結果が示されている。いずれのケースも、ゲート絶縁膜の膜厚（ｎｍ）の増大にほぼ比例して閾値電圧が増大しており、式（２０）が確かめられた。
【００８５】
次に、チャネル層がＩｎｙＧａ１−ｙＮの場合の自発分極を起源とする界面電荷は、式（５）、（６）より、次式（２１）で与えられる。
【００８６】
ＰＳＰ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）＝ＰＳＰ（ＩｎｙＧａ１−ｙＮ）−ＰＳＰ（Ｉｎ１−ｚＡｌｚＮ）
＝｛−０．０４２ｙ−０．０３４（１−ｙ）＋０．０３７ｙ（１−ｙ）｝
−｛−０．０９０ｚ−０．０４２（１−ｚ）＋０．０７０ｚ（１−ｚ）｝・・・（２１）
【００８７】
したがって、ＩｎｙＧａ１−ｙＮチャネル層１３とＩｎ１−ｚＡｌｚＮ下部障壁層１２界面に発生する電荷密度σは、次式（２２）で与えられる。
【００８８】
σ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）＝ＰＳＰ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）＋ＰＰＺ（ＩｎｙＧａ１−ｙＮ）    ・・・（２２）
【００８９】
図７は、図１において、格子整合するＩｎｙＧａ１−ｙＮチャネル層１３を用いた場合の、ＩｎＧａＮ組成と電荷密度σの関係を示す図である。図７において、横軸はＩｎ組成比ｙ、縦軸は電荷密度（電荷面密度）（ｃｍ−２）であり、（２２）式の電荷密度σをｑ（素電荷：１．６０２×１０−１９Ｃ）で除算した値σ／ｑの絶対値である。
【００９０】
Ｉｎ１−ｚＡｌｚＮ下部障壁層と格子整合するＩｎｙＧａ１−ｙＮチャネル層１３の組成の組み合わせは、（２）、（３）式より決定することができる。図８は、格子整合するＩｎｙＧａ１−ｙＮのｙと、Ｉｎ１−ｚＡｌｚＮのｚの関係を示す図である。図８の横軸はＩｎｙＧａ１−ｙＮとＩｎ組成比ｙ、縦軸はＡｌｚＩｎ１−ｚＮのＡｌ組成比ｚである。ＡｌのＩｎｙＧａ１−ｙＮと格子整合するｚは、０≦ｚ≦０．８１の範囲であるが、結晶成長時の揺らぎを考慮し、０≦ｚ≦０．８６の範囲であれば、同等の効果が期待できる。
【００９１】
平衡状態でゲート絶縁膜３２に印加される電界Ｅｉｎｓは、式（１９）と同様にして、次式（２３）で与えられる。
【００９２】
Ｅｉｎｓ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）＝σ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）／（εｒε０）        ・・・（２３）
【００９３】
閾値電圧は、式（２０）と同様にして、次式（２４）で与えられる。
【００９４】
Ｖｔｈ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）＝Ｅｉｎｓ（ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ）ｄｉｎｓ＋Ｖｔｈ０      ・・・（２４）
【００９５】
ここで、Ｖｔｈ０は平衡状態でゲート絶縁膜に電界がかからない構造、すなわち関連技術１として示したような構造における閾値である。
【００９６】
図９は、ＩｎｙＧａ１−ｙＮ／Ｉｎ１−ｚＡｌｚＮ格子整合系（チャネル層をＩｎｙＧａ１−ｙＮ）におけるゲート絶縁膜３２の厚さ（横軸）と閾値電圧（縦軸）の関係を示す図である。横軸はゲート絶縁膜の膜厚（ｎｍ）、縦軸は閾値電圧（Ｖ）である。ＩｎｙＧａ１−ｙＮのＩｎ組成ｙ、Ｉｎ１−ｚＡｌｚＮのＡｌ組成ｚについて、（ｙ、ｚ）＝（０、０．８１）、（０．４、０．４８）、（０．８、０．１５）の結果が示されている。いずれのケースも、ゲート絶縁膜の膜厚（ｎｍ）の増大に略比例して閾値電圧が増大しており、式（２４）が確かめられた。
【００９７】
以上、非特許文献１に開示された知見に基づいて、半導体材料の組成設計について述べたが、今後の研究によりさらに高精度に上記の関係式が得られた場合には、新たな知見に基づいて設計を行うことができる。
【００９８】
また本実施形態では、高信頼性を確保するために、下部障壁層とチャネル層を格子整合する系とすることが望ましいが、結晶成長時の不確実性により、組成比として、例えば０．０５程度の揺らぎがあってもほぼ同等の効果を得ることができる。
【００９９】
上記の電界効果トランジスタは以下のように形成される。
【０１００】
（０００１）面サファイア基板１０上に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：  「ＭＯＣＶＤ」と略記される）法により、バッファ層１１（膜厚：１μｍ）、格子緩和したＩｎＡｌＮからなる下部障壁層１２（膜厚：１μｍ）、ＧａＮからなるチャネル層１３（１００ｎｍ）、ＡｌＧａＮからなる電子供給層１４（膜厚：３０ｎｍ）の順に積層する。
【０１０１】
下部障壁層１２（ＩｎＡｌＮ）は、上層のチャネル層１３のＧａＮと格子整合する組成とする。電子供給層１４とチャネル層１３の界面には、二次元電子層５１が発生する。
【０１０２】
次いで、エピタキシャル層の一部を、下部障壁層１２が露出するまでエッチングで除去することにより、素子間分離メサを形成する。
【０１０３】
電子供給層１４上に、例えばチタン（Ｔｉ）／アルミニウム（Ａｌ）などの金属を蒸着し、例えば６５０℃でアニール処理することによってオーム接触を取ったソース電極２１およびドレイン電極２２を形成する。
【０１０４】
次に、例えばプラズマ気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：「ＰＥＣＶＤ」と略記される）法を用いて、保護膜３１として例えば膜厚１００ｎｍのＳｉＮを成膜する。
【０１０５】
保護膜３１の一部をエッチングにより開口し、更に、保護膜３１をマスクとして、半導体層のエッチングを行うことにより、リセス４１を形成する。リセス４１はチャネル層１３が露出する深さとする。
【０１０６】
続いて、原子層堆積（Ａｔｏｍｉｃ−Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下、「ＡＬＤ」と略記される）法により、ゲート絶縁膜３２としてＡｌ２Ｏ３を１０ｎｍ成長する。
【０１０７】
次いで、リセス４１を形成した領域の上に、例えばＮｉ／Ａｕなどの金属を蒸着してゲート電極２３を形成する。このようにして、図１に示した電界効果トランジスタを作製する。
【０１０８】
以上の例では、基板１０としてサファイアの例を示したが、ＳｉＣあるいはＳｉを用いても良い。
【０１０９】
保護膜３１は、例示したＳｉＮの他、ＳｉＯ２、ＳｉＮとＳｉＯ２の積層構造を用いても良い。
【０１１０】
ゲート絶縁膜３２としてはＳｉＮあるいはＳｉＯ２を用いても良い。
【０１１１】
＜第二の実施形態＞
図１０は、本発明の第二の実施形態の電界効果トランジスタの断面構成を模式的に示す図である。図１０に示す電界効果トランジスタは、例えば下記の構成を有している。
【０１１２】
基板１０は（０００１）面すなわちＣ面基板であるサファイア基板、
バッファ層１１はＧａＮあるいはＡｌＧａＮ、
下部障壁層１２はＡｌＩｎＮ、
チャネル層１３はＧａＮである。
【０１１３】
半導体の最上層であるチャネル層１３の上にはソース電極２１とドレイン電極２２が離間して配置され、オーム性接触が取られている。
【０１１４】
ソース電極２１およびドレイン電極２２の下部には高濃度のｎ型領域５２があり、オーム性接触の抵抗を下げる構造としている。
【０１１５】
ソース電極２１とドレイン電極２２の間の半導体表面は保護膜を兼ねたゲート絶縁膜３２があり、その上にゲート電極２３がある。
【０１１６】
本実施形態は、保護膜としてゲート絶縁膜を用いるため、トラップ密度が低い保護膜−半導体界面を形成することが可能である。
【０１１７】
また、保護膜の加工、半導体のエッチングといった工程を必要としないため、製造工程を簡略化できる利点がある。
【０１１８】
上記では、チャネル層１３としてＧａＮを用いた例を説明したが、第一の実施形態で示した設計手法を用いて、チャネル層としてＡｌＧａＮあるいはＩｎＧａＮを用いた構成としてもよい。
【０１１９】
また基板１０としてＳｉＣあるいはＳｉを用いても良い。
【０１２０】
保護膜３１は、例示したＳｉＮの他、ＳｉＯ２、ＳｉＮとＳｉＯ２の積層構造を用いても良い。
【０１２１】
ゲート絶縁膜３２としてはＳｉＮ、ＳｉＯ２を用いても良い。
【０１２２】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２３】
１０、１１０  基板
１１、１１１  バッファ層
１２、１１２  下部障壁層
１３、１１３  チャネル層
１４、１１４  電子供給層
２１、１２１  ソース電極
２２、１２２  ドレイン電極
２３、１２３  ゲート電極
３１、１３１  保護膜
３２、１３２  ゲート絶縁膜
４１、１４１  リセス
５１、１５１  二次元電子層（２次元電子ガス）
５２  ｎ型領域
【図１】
2012157625.tif 000003
【図２】
2012157625.tif 000004
【図３】
2012157625.tif 000005
【図４】
2012157625.tif 000006
【図５】
2012157625.tif 000007
【図６】
2012157625.tif 000008
【図７】
2012157625.tif 000009
【図８】
2012157625.tif 000010
【図９】
2012157625.tif 000011
【図１０】
2012157625.tif 000012
【図１１】
2012157625.tif 000013
【図１２】
2012157625.tif 000014
【図１３】
2012157625.tif 000015
【図１４】
2012157625.tif 000016
【手続補正書】
【提出日】平成25年11月26日(2013.11.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた半導体層と、
を備え、
前記半導体層は、
前記基板上に設けられ、Ｇａ面成長し、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層と、
前記下部障壁層上に設けられ、前記下部障壁層と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）又はＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）、又はＧａＮを有するチャネル層を備え、
前記半導体層の上部にオーミック接触するソース電極とドレイン電極とが互いに離間して配設されており、
前記ソース電極と前記ドレイン電極の間の領域に、ゲート絶縁膜を介してゲート電極が配置されている電界効果トランジスタを備えた半導体装置。
【請求項２】
前記下部障壁層と前記チャネル層の界面に分極に起因する負の面電荷を有する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜に平衡状態において負の電界が印加されている、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネル層の組成がＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）であり、
前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０．７６≦ｚ≦１の範囲にある、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル層の組成がＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）であり、
前記下部障壁層Ｉｎ１−ｚＡｌｚＮの組成が０≦ｚ≦０．８６の範囲にある、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層が、
前記基板の上に設けられ、Ｇａ面成長したＧａＮ又はＡｌＧａＮを含有するバッファ層と、
前記バッファ層の上に設けられる、前記下部障壁層、前記チャネル層、及び、電子供給層と、
を備え、
前記ソース電極と前記ドレイン電極の間の領域において、前記半導体層表面の保護膜と、前記半導体層の前記電子供給層を貫通し前記チャネル層が露出する深さの開口からなるリセスを備え、
前記リセスの底面及び内壁を覆う前記ゲート絶縁膜の上に前記ゲート電極を備えた請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層が、
前記基板の上に設けられ、Ｇａ面成長したＧａＮ又はＡｌＧａＮを含有するバッファ層と、
前記バッファ層の上に設けられる、前記下部障壁層、及び前記チャネル層と、
を備え、
前記チャネル層は、前記ソース電極及び前記ドレイン電極の下部に、高濃度不純物領域を備え、
前記ソース電極と前記ドレイン電極の間の領域の半導体層表面は、保護膜を兼ねた前記ゲート絶縁膜で覆われる、請求項１乃至５のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
チャネル層１１３と電子供給層１１４のヘテロ接合界面におけるチャネル層１１３には２次元電子ガス（２ＤＥＧ：２  ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）が発生する。しかし、電子供給層１１４の代わりにゲート絶縁膜１３２が形成され、電子供給層１１４が存在しない、チャネル層の箇所（リセス１４１）には、２次元電子ガスは発生しない。すなわち、２次元電子ガス１５１はゲート絶縁膜１３２の形成箇所でその２次元方向の広がりが断絶した状態となっている。したがって、ゲート開放時に、チャネル層１１３内を流れるドレイン電流（ｄｒａｉｎ  ｔｏ  ｓｏｕｒｃｅ  ｃｕｒｒｅｎｔ）は抑制される。ゲート電極１２３に所定のバイアス電圧を印加すると、ゲート絶縁膜１３２直下のチャネル層１１３の箇所には電子の反転分布層が形成され、ゲート電圧印加前には断絶していた２次元電子ガスが前記反転分布層を介して連絡することになり、電界効果トランジスタの動作（ＦＥＴ動作）を示す（ノーマリオフ型のＦＥＴ）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
実施形態によれば、基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられ、Ｇａ面成長し、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層と、前記下部障壁層上に設けられ、前記下部障壁層と格子整合し、組成ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）またはＧａＮを有するチャネル層を備え、前記半導体層の上部にオーミック接触するソース電極とドレイン電極とが互いに離間して配設されており、前記ソース電極と前記ドレイン電極の間の領域に、ゲート絶縁膜を介してゲート電極が配置されている電界効果トランジスタが提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
実施形態によれば、ゲート絶縁膜の厚さを変えることで、電界効果トランジスタの閾値電圧を制御することが可能となり、電界効果トランジスタの高閾値化や閾値電圧の設計範囲拡大に大きく寄与する。また、本発明によれば、チャネル層が下部障壁層と格子整合しているため、歪を内包することなく高い信頼性を実現することができる。本発明による上記外の作用・効果は、本発明を限定する意味を有しない好適な形態や実施形態の記載、さらに図面等から当業者には明らかとなろう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
好ましい形態について説明する。いくつかの好ましい形態によれば、閾値電圧の設計性に優れたノーマリオフ型のIII族窒化物系電界効果トランジスタが提供される。例えば、いくつかの好ましい形態によれば、電界効果トランジスタは、基板（１０）と、前記基板（１０）上に設けられた半導体層とを備え、前記半導体層は、前記基板（１０）上に設けられ、Ｇａ面成長したＧａＮ又はＡｌＧａＮを含有するバッファ層（１１）と、格子緩和した組成Ｉｎ１−ｚＡｌｚＮ（０≦ｚ≦１）を有する下部障壁層（１２）と、前記下部障壁層（１２）上に設けられ、前記下部障壁層（１２）と格子整合し、組成：ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）またはＩｎｙＧａ１−ｙＮ（０≦ｙ≦１）またはＧａＮを有するチャネル層（１３）を含み、前記半導体層の上部にオーミック接触するソース電極（２１）とドレイン電極（２２）とが互いに離間して配設されており、前記ソース電極（２１）と前記ドレイン電極（２２）の間の領域に、ゲート絶縁膜（３２）を介してゲート電極（２３）が配置されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
平衡状態でゲート絶縁膜に電界がかからない構造、すなわち関連技術１（図１１、図１２）として示したような構造における閾値をＶｔｈ０とすると、式（１９）で表される電界Ｅｉｎｓがかかっている場合の閾値Ｖｔｈは、式（１９）のＥｉｎｓを用いて、次式（２０）と表される。
【国際調査報告】
2012157625.tif 000017
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