(57)【要約】  半導体装置の終端構造を製造する際に、イオン注入の工程またはフォトリソグラフィー工程の数が増加して、製造コストが増加する場合があった。これを解決するために、半導体基板上に形成されたｎ型のドリフト層と、ドリフト層の表層部に形成された素子領域と、素子領域から所定の間隔をおいて外側のドリフト層にリング状に形成されたリセス部と、リセス部の底部からリセス部の内側にわたって形成され、リセス部のある箇所よりリセス部のない箇所で厚いｐ型の不純物領域とを備えた半導体装置にする。
2012137412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の主面上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された素子領域と、
前記素子領域から所定の間隔をおいて外側の前記ドリフト層にリング状に形成されたリセス部と、
前記リセス部の底部から前記リセス部の内側にわたって形成され、前記リセス部のある箇所の厚さが前記リセス部のない箇所の厚さより小さい第２導電型の不純物領域と
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板およびドリフト層が炭化珪素で形成され、リセス部の外側のドリフト層にリセス構造のアライメントマークが形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
リセス部とアライメントマークの深さが同じであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
リセス部のある箇所より前記リセス部のない箇所で、不純物領域の底のドリフト層の表面からの深さが深いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
リセス部のある箇所と前記リセス部のない箇所との不純物領域の底のドリフト層の表面からの深さが同じであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
リセス部のある箇所より前記リセス部のない箇所で、不純物領域の底のドリフト層の表面からの深さが浅いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
リセス部が２段のリセス構造を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項８】
リセスの深さの大きい箇所よりリセスの深さの小さい箇所で、不純物領域の底のドリフト層の表面からの深さが深いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
リセスの深さの大きい箇所と前記リセスの深さの小さい箇所とで不純物領域の底のドリフト層の表面からの深さが同じであることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
リセスの深さの大きい箇所よりリセスの深さの小さい箇所で、不純物領域の底のドリフト層の表面からの深さが浅いことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
リセス部の側壁がドリフト層表面に対してテーパー形状であることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
素子領域に形成された素子がショットキバリアダイオードであり、
ドリフト層の表面上に形成されたショットキ電極と、
半導体基板の第２の主面に接したオーミック電極と、
リセス構造の上部に形成された絶縁膜と
を備えたことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
素子領域に形成された素子がＭＯＳＦＥＴであり、
ドリフト層の表層部に形成された複数の第２導電型のウェル領域と、
前記ウェル領域の表層の一部の形成された第１導電型のソース領域と、
前記ウェル領域の上部にゲート絶縁膜を間に介して形成されたゲート電極と、
前記ソース領域および前記ウェル領域と接続されたソース電極と、
半導体基板の第２の主面に接して形成されたオーミック電極と、
最も外側に位置する前記ウェル領域とつながった不純物領域と、
リセス構造の上部に形成された絶縁膜と
を備えたことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１４】
半導体基板上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層に素子領域となる領域を囲むようにリング状のリセス部を形成する工程と、
前記リセス部および前記ドリフト層の表面上に平坦化膜を形成する工程と、
前記平坦化膜上に前記リセス部の底部から前記リセス部の内側の所定の位置にわたる箇所を開口したレジストマスクを形成して前記ドリフト層に第２導電型の不純物をイオン注入する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板およびドリフト層が炭化珪素で形成され、リセス部を形成する工程で前記リセス部の外側の前記ドリフト層にリセス構造のアライメントマークを前記リセス部と同時に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記リセス部と前記リセス構造のアライメントマークが２段構造であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
素子領域にショットキバリアダイオードまたはＭＯＳＦＥＴを形成する工程を備えたことを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置などの半導体装置に関するものであり、特に、電力用半導体装置として用いられる半導体装置の電界緩和構造に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いた電力用半導体装置は、温度特性および耐圧特性に優れたデバイスとして知られている。そして、その電力用半導体装置の活性領域の外縁部には、終端構造と呼ばれる電界緩和構造が設けられる。【０００３】
例えば、電力用半導体装置の１種であるショットキ障壁ダイオード素子の終端構造として、ショットキ電極の外周の半導体領域にショットキ電極中央下部の半導体領域と異なる導電性の領域を設け、この領域の不純物濃度を素子の外周に向けて段階的に小さくするＪｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ（ＪＴＥ）構造が知られている（特許文献１など）。また、複数の不純物濃度の領域を素子の平面方向に加えて深さ方向にも組み合わせて終端構造の不純物面密度を素子の外周に向けて段階的に小さくした構造（特許文献２など）も知られている。【０００４】
このような、不純物濃度や不純物面密度を段階的に変化させた構造を形成するためには、それぞれの領域に対してイオン注入またはエピタキシャル成長などの不純物添加工程が行われていたが、そのため、段階的に変化させた構造を形成するためには、それに応じた製造工程数を経る必要が生じ、製造工程が増加する場合があった。製造工程が増加すると、その増加した工程分だけ製造コストが増加することになる。【０００５】
一方、半導体製造方法において、フォトリソグラフィー工程数を増加させずに不純物濃度が異なる複数の領域を形成する試みが、いくつか知られている。例えば、マスクを用いて半導体層にイオン注入する際に、所定のマスク形状で所定の密度でイオン注入した後に、マスクを縮減し後退させて、別の密度でイオンを注入する方法（特許文献３など）、イオンを部分的に透過させる膜を通してイオンを注入する部分を設けることにより、部分的に透過させる膜を通さないでイオン注入した領域と深さ方向に不純物濃度分布の異なる領域を同時に形成する方法（特許文献４など）、マスクに段差や斜め断面形状部分を設け、このマスクを通して不純物をイオン注入した後に、不純物を熱拡散させる方法（特許文献５など）が、知られていた。
また、２段階の傾斜構造を有するアライメントマークは、知られていた（例えば、特許文献６など）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００１−５０８９５０号公報
【特許文献２】特開２００３−３０３９５６号公報
【特許文献３】特開昭６１−５９８６８号公報
【特許文献４】特開平８−３２１５１６号公報
【特許文献５】特開平９−８０５０号公報
【特許文献６】特開２００７−２７３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１〜５のようなイオン注入によるドーピング方法によれば、フォトリソグラフィー工程以外のイオン注入工程自身が減少しないなど、製造コストの低減という観点からは、製造工程の簡略化が十分ではない場合があった。また、不純物濃度の拡散が容易でない炭化珪素を用いた半導体装置への適用が困難なものがあった。【０００８】
この発明は、上記のような課題を解決するためになされたものであり、イオン注入の工程およびフォトリソグラフィー工程の数を増加させないで、半導体装置の終端構造を容易に製造することを可能にする半導体装置を得ることを目的とする。
また、この発明は、イオン注入の工程およびフォトリソグラフィー工程の数を増加させないで、半導体装置の終端構造を容易に製造できる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板の第１の主面上に形成された第１導電型のドリフト層と、ドリフト層の表層部に形成された素子領域と、素子領域から所定の間隔をおいて外側のドリフト層にリング状に形成されたリセス部と、リセス部の底部からリセス部の内側にわたって形成され、リセス部のある箇所の厚さがリセス部のない箇所の厚さより小さい第２導電型の不純物領域とを備えるものである。【００１０】
また、本発明の半導体装置の製造方法は、半導体基板上に第１導電型のドリフト層を形成する工程と、ドリフト層に素子領域となる領域を囲むようにリング状のリセス部を形成する工程と、リセス部およびドリフト層の表面上に平坦化膜を形成する工程と、平坦化膜上にリセス部の底部からリセス部の内側の所定の位置にわたる箇所を開口したレジストマスクを形成してドリフト層に第２導電型の不純物をイオン注入する工程とを備えるものである。
【発明の効果】
【００１１】
本発明によれば、イオン注入工程およびフォトリソグラフィー工程の数を増加させることなく、高い電界緩和性能を備えた終端構造を有する半導体装置を容易に製造でき、製造コストを低減できる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１における半導体装置を模式的に表す断面模式図である。
【図２】この発明の実施の形態１における半導体装置を模式的に表す平面図である。
【図３】この発明の実施の形態１における半導体装置の製造方法を模式的に表す断面模式図である。
【図４】この発明の実施の形態１における半導体装置を模式的に表す断面模式図である。
【図５】この発明の実施の形態１における半導体装置を模式的に表す断面模式図である。
【図６】この発明の実施の形態２における半導体装置を模式的に表す断面模式図である。
【図７】この発明の実施の形態２における半導体装置の製造方法を模式的に表す断面模式図である。
【図８】この発明の実施の形態３における半導体装置を模式的に表す断面模式図である。
【図９】この発明の実施の形態３における半導体装置の製造方法を模式的に表す断面模式図である。
【図１０】この発明の実施の形態４における半導体装置を模式的に表す断面模式図である。
【図１１】この発明の実施の形態４における半導体装置の製造方法を模式的に表す断面模式図である。
【図１２】この発明の実施の形態４における半導体装置の製造方法を模式的に表す断面模式図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
まず、本発明の実施の形態１における半導体装置の構成を説明する。図１は、本発明の実施の形態１における半導体装置を示す断面模式図である。
【００１４】
図１は、炭化珪素半導体を用いたショットキ障壁ダイオードである半導体装置の断面模式図である。図１において、半導体基板１の第１の主面上にドリフト層２が形成されている。ドリフト層２の表面上にはアノード電極１８（ショットキ電極）が形成されている。
アノード電極１８の端部から所定の距離だけ離れた外側のドリフト層２の表層部には、リセス（掘り込み）部３１が設けられており、アノード電極１８の端部からリセス部３１の底部にわたって不純物領域１３が形成されている。
【００１５】
不純物領域１３は、リセス部３１のない第１不純物領域１３ａで深く、リセス部３１の下部の第２不純物領域１３ｂで浅く形成されている。また、リセス部３１のさらに外側のドリフト層２の表層部には、アライメントマーク３０となるリセス構造が設けられている。
【００１６】
さらに、半導体基板１の第１の主面の反対側に第２の主面に接して、カソード電極１９が形成されており、アノード電極１８の上部には、配線電極（メタライズ電極）２０が形成されている。また、アノード電極１８、配線電極２０の上部からリセス構造が設けられたドリフト層２の上部にかけて、絶縁膜１７が形成されている。
【００１７】
図２は、本発明の実施の形態１における半導体装置を示す平面図である。図２では、リセス構造であるリセス部３１とアライメントマーク３０およびアノード電極１８は点線で示しており、主にリセス構造と不純物領域１３との関係を明確にするために、リセス構造と不純物領域１３以外は透過させて記載している。
図２において、アノード電極１８が形成された素子領域の周囲に終端構造と呼ばれる電界緩和構造が形成されている。不純物領域１３は、アノード電極１８の端部の下部、すなわち、リセス部３１の内側（素子領域側）から、リセス部３１の底部の中程までリング状に形成されている。また、アライメントマーク３０は、リセス部３１の外側に、孤立して形成されている。
【００１８】
ここで、半導体基板１は、低抵抗ｎ型炭化珪素基板である。ドリフト層２は、ｎ型炭化珪素半導体層であり、そのダイオードの耐圧仕様に応じて、厚さが４〜１５０μｍ、不純物濃度が５×１０14〜３×１０16ｃｍ-3の範囲などで形成される。リセス部３１およびアライメントマーク３０の深さは、０．１μｍ以上であればよく、例えば、０．３μｍ以上、０．８μｍ以下などであればよい。
【００１９】
第１不純物領域１３ａおよび第２不純物領域１３ｂは、ともにｐ型炭化珪素半導体で形成されており、第２不純物領域１３ｂの不純物面密度は、第１不純物領域１３ａの不純物面密度より小さく設定される。ここで、不純物面密度とは、不純物領域の厚さ（深さ）に不純物領域の体積あたりの不純物密度を乗じたものである。ダイオードの耐圧仕様にも依るが、第１不純物領域１３ａおよび第２不純物領域１３ｂの不純物体積密度は、１×１０17〜１×１０19ｃｍ-3などの範囲であればよい。
【００２０】
また、アノード電極１８の材料は、Ｔｉなどであればよく、カソード電極１９の材料はＮｉなどであればよい。また、配線電極２０は、低抵抗のＡｌやＣｕなどであればよい。
さらに、絶縁膜１７は、ＳｉＮやＳｉＯ２などの無機系絶縁膜であってもよいし、ポリイミドなどの有機系絶縁膜であってもよい。
【００２１】
次に、本実施の形態の半導体装置である炭化珪素ショットキ障壁ダイオードの製造方法について説明する。図３は、本実施の形態の半導体装置の製造方法を説明する断面模式図である。
【００２２】
まず、図３（ａ）に示すように、エピタキシャル成長されたドリフト層２を表面に有する半導体基板１のドリフト層２の表面上に、所定の箇所に開口を有するレジストマスク５１を形成し、レジストマスク５１を通してドリフト層２の一部をエッチングする。レジストマスク５１の開口は、後にリセス部３１になる箇所、および、アライメントマーク３０になる箇所に設ける。
エッチングは、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法で行えばよい。また、リセス部３１およびアライメントマーク３０となるリセス構造のエッチングの深さは、同じ深さで、アライメントマークとして読み取りが容易になるように０．１μｍ以上とする。
【００２３】
次に、図３（ｂ）に示すように、図３（ａ）で形成したレジストマスク５１を除去し、リセス部３１およびアライメントマーク３０を設けたドリフト層２の表面上全面に平坦化膜５２を形成する。さらに、その平坦化膜５２の上にレジストマスク５３を形成する。レジストマスク５３には、不純物領域１３に対応する箇所に開口を設けておく。
ここで、平坦化膜５２の膜厚は、リセス部３１以外の箇所でも平坦化膜５２が塗布されるように、リセス部３１の深さより大きくする。望ましくは、平坦化膜５２の膜厚は、リセス構造のないところで、リセス構造の深さ程度の２倍以内などであればよく、例えば、０．１〜０．８μｍなどであればよい。
【００２４】
次に、図３（ｃ）に示すように、平坦化膜５２およびレジストマスク５３を通して、不純物領域１３を形成するためのイオンを注入する。ｐ型の不純物領域１３を形成する場合は、ＡｌやＢなどのｐ型不純物を注入すればよく、また、加速エネルギーは、平坦化膜５２の厚さやイオン種にも依存するが、２００〜７００ＫｅＶ、望ましくは、３５０〜５００ＫｅＶなどであればよい。つづいて、図３（ｄ）に示すように、平坦化膜５２およびレジストマスク５３を除去した後、注入イオンの活性化熱処理を行い、ドリフト層２側に、アノード電極１８、配線電極２０、絶縁膜１７を、また、半導体基板１の第２の主面に接してカソード電極１９を形成することにより、図１に示した炭化珪素ショットキ障壁ダイオードを製造できる。
【００２５】
ここで、平坦化膜５２は、回転塗布して形成するＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜などであればよいが、平坦化して塗布できる膜であれば、これに限るものではなく、粘度の小さいフォトレジストなどであってもよい。
また、ドリフト層２の材料である炭化珪素半導体と平坦化膜５２との間にイオンの透過率に差があると、リセス部３１と、リセス構造のない箇所で、イオンが到達する絶対深さに違いが生じ、第１不純物領域１３ａの底面と第２不純物領域１３ｂの底面の深さが異なって形成される。例えば、平坦化膜５２が結晶構造を持たず、ドリフト層２が結晶構造を持つ場合、リセス構造のない箇所の平坦化膜５２が薄く、ドリフト層２の結晶面によっては注入イオンのチャネリングの影響により、第１不純物領域１３ａの底面の方が第２不純物領域１３ｂの底面より深く形成される場合がある。
【００２６】
また、レジストマスク５３の開口部は、リセス部３１の一方の端を含むように設定する。このようにすることにより、第１不純物領域１３ａと第２不純物領域１３ｂとの絶対深さ（リセス構造のないドリフト層２表面からの深さ）を変えることができ、さらに、第２不純物領域１３ｂはリセス３１部に形成されていることから、第１不純物領域１３ａと第２不純物領域１３ｂとの厚さに大きな差を設け、第１不純物領域１３ａの厚さを第２不純物領域１３ｂの厚さより大きくすることができる。したがって、第１不純物領域１３ａと第２不純物領域１３ｂとの不純物面密度にも大きな差をつけることができ、絶縁耐圧を向上させることができる。
【００２７】
なお、炭化珪素半導体と平坦化膜５２とでイオンの透過率に差がない場合は、図４にその断面模式図を示すように、第１不純物領域１３ａと第２不純物領域１３ｂの絶対深さが同程度になる場合がある。このような場合であっても、第１不純物領域１３ａと第２不純物領域１３ｂの厚さに差があるため、第２不純物領域１３ｂの領域で第１不純物領域１３ａの領域より不純物面密度を小さくすることができる。また、平坦化膜５２のイオンの透過率が炭化珪素半導体のイオンの透過率より高い場合やチャネリングの影響により、図５にその断面模式図を示すように、第１不純物領域１３ａより第２不純物領域１３ｂの絶対深さが深くなる場合がある。このような場合であっても、第２不純物領域１３ｂの厚さが第１不純物領域１３ａの厚さより小さくなり、第２不純物領域１３ｂの領域で第１不純物領域１３ａの領域より不純物面密度を小さくすることができる。
【００２８】
また、平坦化膜５２が結晶構造を有しておらず、炭化珪素半導体が結晶構造を備えているとき、炭化珪素半導体の結晶方位に傾斜を設けている場合は、その傾斜も考慮に入れてイオン注入する向きを設定することにより、チャネリングの効果を大きくでき、リセス構造のある箇所よりリセス構造のない箇所の不純物面密度を更に大きくできる。
【００２９】
このように、本実施の形態の半導体装置によれば、簡単な構造で絶縁耐圧を向上させることができる。また、本実施の形態の半導体装置の製造方法によれば、高い絶縁耐圧をもたらす終端構造を容易に製造でき、製造コストを低減できる。
【００３０】
実施の形態２．
本発明の実施の形態２における半導体装置である炭化珪素ショットキ障壁ダイオードの構成を説明する。図６は、本発明の実施の形態２における炭化珪素ショットキ障壁ダイオードを示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１の半導体装置ではリセス部３１およびアライメントマーク３０のリセス構造の側面がドリフト層２の表面に対して垂直に形成されていたところをテーパー形状にしている。その他の部分については、実施の形態１で説明したものと同様であるので詳しい説明を省略する。
【００３１】
図６において、アノード電極１８の端部の下部のドリフト層２の表層部には、アノード電極１８の端部の内外をまたぐように不純物領域１３が形成されている。アノード電極１８の端部より外側のドリフト層２の表層部には、側面にテーパーが付いたリセス部３１が形成されており、不純物領域１３は、リセス部３１のない第１不純物領域１３ａで深く、リセス部３１の下部の第２不純物領域１３ｂで浅く形成されている。ここで、第２不純物領域１３ｂは、平面方向において、リセス部３１のある位置まで形成されている。
また、リセス構造のさらに外側のドリフト層２の表層部には、アライメントマーク３０となる、側面がテーパー形状のリセス構造が設けられている。
【００３２】
リセス部３１およびアライメントマーク３０のリセス構造の側面のテーパー角度は、ドリフト層２の表面に対して４５°以上などであればよく、例えば４５〜７５°などであればよい。
【００３３】
次に、本実施の形態の半導体装置である炭化珪素ショットキ障壁ダイオードの製造方法について説明する。図７は、本実施の形態の半導体装置の製造方法を説明する断面模式図である。
【００３４】
まず、図７（ａ）に示すように、エピタキシャル成長されたドリフト層２を表面に有する半導体基板１のドリフト層２の表面上に、所定の箇所に開口を有するレジストマスク５１を形成し、レジストマスク５１を通してドリフト層２の一部をテーパー形状にエッチングする。エッチングは、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法で行えばよい。
【００３５】
次に、図７（ｂ）に示すように、図７（ａ）で形成したレジストマスク５１を除去し、ドリフト層２の表面上全面に平坦化膜５２を形成する。さらに、その平坦化膜５２の上にレジストマスク５３を形成する。レジストマスク５３には、不純物領域１３に対応する箇所に開口を設けておく。
【００３６】
次に、図７（ｃ）に示すように、平坦化膜５２およびレジストマスク５３を通して、不純物領域１３を形成するためのｐ型の不純物となるイオンを注入する。つづいて、図７（ｄ）に示すように、平坦化膜５２およびレジストマスク５３を除去した後、ドリフト層２側に、アノード電極１８、配線電極２０、絶縁膜１７を、また、半導体基板１の第２の主面に接してカソード電極１９を形成することにより、図６に示した炭化珪素ショットキ障壁ダイオードを製造できる。
【００３７】
本実施の形態の半導体装置によれば、リセス部３１の内外をまたぐ不純物領域１３に複数の不純物面密度の領域を形成できることに加えて、複数の不純物面密度の領域の境界領域に隣接する２つの領域の不純物面密度の間の不純物面密度で、不純物面密度が漸次変化する領域を形成でき、より電界緩和性能を向上させた終端構造の半導体装置を得ることができる。また、このような電界緩和性能を向上させた終端構造を有する半導体装置を容易に製造でき、製造コストを低減できる。
【００３８】
実施の形態３．
本発明の実施の形態３における半導体装置である炭化珪素ショットキ障壁ダイオードの構成を説明する。図８は、本発明の実施の形態３における半導体装置を示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態２の半導体装置では１段だったリセス構造を２段にしている。その他の部分については、実施の形態２で説明したものと同様であるので詳しい説明を省略する。
【００３９】
図８は、炭化珪素半導体を用いたショットキ障壁ダイオードである半導体装置の断面模式図である。図８において、ドリフト層２の表層部に設けられたアライメントマーク３０およびリセス部３１は、２段の段差を備えたリセス構造になっている。リセス構造の側面は、２段のテーパー形状であり、その詳細については、特許文献６に記載されているとおりである。
【００４０】
不純物領域１３は、第３不純物領域１３ｃと第４不純物領域１３ｄと第５不純物領域１３ｅとの３つの領域に分かれ、その厚さは、第３不純物領域１３ｃより第４不純物領域１３ｄが小さく、第４不純物領域１３ｄより第５不純物領域１３ｅが小さい。
また、不純物面密度は、第３不純物領域１３ｃ、第４不純物領域１３ｄ、第５不純物領域１３ｅの順に小さくなっている。
【００４１】
次に、本実施の形態の半導体装置である炭化珪素を用いたショットキ障壁ダイオードの製造方法について説明する。図９は、本実施の形態の半導体装置の製造方法を説明する断面模式図である。
【００４２】
まず、図９（ａ）に示すように、エピタキシャル成長されたドリフト層２を表面に有する半導体基板１のドリフト層２の表面上の所定の箇所に開口を有するレジストマスク５１ａを形成し、レジストマスク５１ａを通してドリフト層２の一部をテーパー形状にエッチングする。レジストマスク５１ａの開口は、後にリセス部３１ａになる箇所およびアライメントマーク３０ａになる箇所に設ける。
【００４３】
次に、レジストマスク５１ａを除去後、図９（ｂ）に示すように、図９（ａ）で説明したように形成したリセス部３１ａおよびアライメントマーク３０ａの底部にのみ開口を有するレジストマスク５１ｂを形成し、レジストマスク５１ｂを通してリセス構造の底部をテーパー形状にエッチングする。
【００４４】
この２回のエッチングはドライエッチングなどで行えばよい。また、エッチングの深さは、アライメントマークとして読み取れるように、０．１μｍ以上とする。ただし、深さは、１μｍを越えないようにする。テーパー角度は、ドリフト層表面に対して４５°以上、４５〜７５°などであればよい。
【００４５】
つづいて、レジストマスク５１ｂを除去後、図９（ｃ）に示すように、平坦化膜５２を全面に形成する。さらに、その平坦化膜５２の上に別のレジストマスク５３を形成する。
レジストマスク５３には、不純物領域１３に対応する箇所に開口を設けておく。
【００４６】
次に、図９（ｄ）に示すように、平坦化膜５２およびレジストマスク５３を通して、不純物領域１３を形成するためのイオンを注入する。不純物領域１３は、ショットキ電極１８端部となるリセスが形成されていないドリフト層２の表層からリセス構造の底部までの位置に形成される。
【００４７】
つづいて、図９（ｅ）に示すように、平坦化膜５２およびレジストマスク５３を除去した後、ドリフト層２側に、アノード電極１８、配線電極２０、絶縁膜１７を、また、半導体基板１の第２の主面に接してカソード電極１９を形成することにより、図８に示したショットキ障壁ダイオードを製造できる。
【００４８】
このように、本実施の形態の半導体装置によれば、１回のイオン注入工程により、３段階の面密度の不純物領域を形成でき、高い絶縁耐圧をもたらす終端構造を容易に得ることができる。また、同時に、読み取り誤差の少ないアライメントマーク３０を得ることができる。
さらに、本実施の形態の半導体装置のように、リセス構造の側面をテーパー形状にすることにより、３段階の面密度の不純物領域の間に不純物面密度の遷移領域を形成できるので、より高い電界緩和構造を有する終端構造の半導体装置を得ることができる。
【００４９】
実施の形態４．
発明の実施の形態４における半導体装置の構成を説明する。図１０は、本発明の実施の形態４における半導体装置を示す断面模式図である。
本実施の形態の半導体装置においては、実施の形態１乃至３ではショットキ障壁ダイオードであった半導体素子を金属・酸化膜・半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）としている。その他の部分については、実施の形態１および２で説明したものと同様であるので詳しい説明を省略する。
【００５０】
図１０は、炭化珪素半導体を用いたＭＯＳＦＥＴである半導体装置の断面模式図である。図１０において、ｎ型の炭化珪素で構成される半導体基板１上にｎ型の炭化珪素半導体のドリフト層２が形成されており、その上面には、ｐ型のウェル領域３が選択的に形成されている。さらに、ウェル領域３の内部の表層部には、ｎ型のソース領域４が選択的に形成されている。また、ソース領域４とウェル領域３とドリフト層２とにまたがる領域上にはゲート絶縁膜５およびゲート電極６が形成され、さらにその上部と素子領域の周辺部のドリフト層２の上部には、層間絶縁膜７が形成されている。層間絶縁膜７には、ソース領域４とウェル領域３との２つの領域へのコンタクトとなる領域が開口され、そこにソース電極８および配線金属１０が形成されている。また、半導体基板１の第２の主面である裏面側にはドレイン電極９が形成されている。
【００５１】
ＭＯＳＦＥＴが形成されている素子領域の最外周に外側には、ウェル領域３につながって、終端構造と呼ばれる電界緩和構造が形成されている。終端構造においては、素子領域の最外周から所定の距離だけ離れた外側のドリフト層２の表層部には、リセス（掘り込み）部３１が設けられており、最外周のウェル領域３からリセス部３１の底部にわたって不純物領域１３が形成されている。
【００５２】
不純物領域１３は、リセス部３１のない第１不純物領域１３ａで深く、リセス部３１の下部の第２不純物領域１３ｂで浅く形成されている。また、リセス構造のさらに外側のドリフト層２の表層部には、アライメントマーク３０となるリセス構造が設けられている。
リセス部３１の上部には層間絶縁膜７と同じ絶縁膜が形成されている。
【００５３】
次に、本実施の形態の半導体装置である炭化珪素を用いたＭＯＳＦＥＴの製造方法について説明する。図１１は、本実施の形態の半導体装置の製造方法を説明する断面模式図である。
【００５４】
まず、図１１（ａ）に示すように、エピタキシャル成長されたドリフト層２を第１の主面の表面に有する半導体基板１のドリフト層２の表面上に、所定の箇所に開口を有するレジストマスク５５を形成し、レジストマスク５５を通してドリフト層２の一部をエッチングする。エッチングは、反応性イオンエッチング（ＲＩＥ）などのドライエッチング法で行えばよい。レジストマスク５５の開口は、後にリセス構造になる箇所、および、アライメントマーク３０になる箇所に設ける。
【００５５】
次に、図１１（ｂ）に示すように、図１１（ａ）で形成したレジストマスク５５を除去し、ドリフト層２の表面上全面に平坦化膜５６を形成する。さらに、その平坦化膜５６の上にレジストマスク５７を形成する。レジストマスク５７には、不純物領域１３およびウェル領域３に対応する箇所に開口を設けておく。
【００５６】
次に、図１１（ｂ）に示すように、平坦化膜５６およびレジストマスク５７を通して、不純物領域１３およびウェル領域３を形成するためのｐ型の不純物イオンを注入する。つづいて、図１１（ｃ）に示すように、平坦化膜５６およびレジストマスク５７を除去した後、レジストマスク５９を形成し、ソース領域４を形成するためのｎ型の不純物イオンを注入する。レジストマスク５９を除去後、さらに、ドリフト層２側に、ソース電極９、配線電極１０を、また、半導体基板１の第２の主面に接してドレイン電極９を形成することにより、図１０に示した炭化珪素ＭＯＳＦＥＴを製造できる。
【００５７】
本実施の形態の半導体装置によれば、ＭＯＳＦＥＴのウェル領域３の形成と同じイオン注入工程で不純物領域１３を形成でき、容易に、電界緩和性能を向上させた終端構造を備えたＭＯＳＦＥＴを得ることができる。また、このような電界緩和性能を向上させた終端構造を有する半導体装置を容易に製造できるので、製造コストを低減できる。
【００５８】
なお、本実施の形態の半導体装置によれば、リセス部３１およびアライメントマーク３０のリセス構造の側面が表面に対して垂直に形成されていたが、図１２にその断面構造の例を示すように、リセス構造の側面をテーパー形状にすることにより、リセス部３１の内外をまたぐ不純物領域１３に複数の不純物面密度の領域を形成できることに加えて、複数の不純物面密度の領域の境界領域に隣接する２つの領域の不純物面密度の間の密度で、密度が漸次変化する領域を形成でき、より電界緩和性能を向上させた終端構造の半導体装置を得ることができる。
【００５９】
また、本実施の形態の半導体装置においては、リセス部３１の上部に形成する絶縁膜を層間絶縁膜７と同じ絶縁膜としたが、リセス部３１の上部に形成する絶縁膜は、層間絶縁膜７と異なる材質の有機材料の絶縁膜などであってもよい。
【００６０】
なお、実施の形態１〜４においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。
【００６１】
また、実施の形態１〜４においては、炭化珪素半導体を例にとって説明したが、ＧａＮなどの窒化半導体、ＧａＡｓ、Ｓｉなどその他の半導体材料の半導体装置であっても同様の効果を奏する。
炭化珪素半導体はイオン注入後の活性化アニール温度を高くする必要があり、アライメントマークをリセス構造にする必要性が高いので、本発明を炭化珪素半導体に適用すると、工程削減の効果が大きく、より大きな効果を奏する。また、炭化珪素半導体は、不純物が他の材料の半導体より拡散しにくいため、本発明を用いて不純物領域を形成すると、他の材料の半導体に適用した場合より、不純物領域の不純物濃度分布を意図的に形成する効果が顕著であり、電界緩和特性の改善の点において、より大きな効果を奏する。
【００６２】
さらに、実施の形態１〜４においては、半導体装置としてＭＯＳＦＥＴ、ショットキ障壁ダイオードの例を用いて説明したが、本発明の半導体装置はこれらに限られるものではなく、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Gａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの高電圧で使用する電力用半導体装置に適用しても、同様の効果を得ることができる。
【符号の説明】
【００６３】
１  半導体基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  ソース電極、９  ドレイン電極、１３  不純物領域、１７  絶縁膜、１８  アノード電極、１９  カソード電極、２０  配線電極、３０  アライメントマーク、３１  リセス部、５１、５３、５５、５７、５９  レジストマスク、５２、５６  平坦化膜。
【図１】
2012137412.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成25年12月27日(2013.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素で形成された半導体基板の第１の主面上に形成された炭化珪素で形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された素子領域と、
前記素子領域から所定の間隔をおいて外側の前記ドリフト層にリング状に形成された、側壁がドリフト層表面に対してテーパー形状であるリセス部と、
前記リセス部の底部から前記リセス部の内側にわたって形成され、前記リセス部のある箇所の厚さが前記リセス部のない箇所の厚さより小さく、該領域の側面が前記ドリフト層表面に対して垂直である第２導電型の不純物領域と
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板およびドリフト層が炭化珪素で形成され、リセス部の外側のドリフト層にリセス構造のアライメントマークが形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
リセス部とアライメントマークの深さが同じであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
リセス部のある箇所より前記リセス部のない箇所で、不純物領域の底のドリフト層の表面からの深さが深いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
リセス部のある箇所と前記リセス部のない箇所との不純物領域の底のドリフト層の表面からの深さが同じであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
リセス部のある箇所より前記リセス部のない箇所で、不純物領域の底のドリフト層の表面からの深さが浅いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
リセス部が２段のリセス構造を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項８】
リセスの深さの大きい箇所よりリセスの深さの小さい箇所で、不純物領域の底のドリフト層の表面からの深さが深いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
リセスの深さの大きい箇所と前記リセスの深さの小さい箇所とで不純物領域の底のドリフト層の表面からの深さが同じであることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
リセスの深さの大きい箇所よりリセスの深さの小さい箇所で、不純物領域の底のドリフト層の表面からの深さが浅いことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
素子領域に形成された素子がショットキバリアダイオードであり、
ドリフト層の表面上に形成されたショットキ電極と、
半導体基板の第２の主面に接したオーミック電極と、
リセス構造の上部に形成された絶縁膜と
を備えたことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
素子領域に形成された素子がＭＯＳＦＥＴであり、
ドリフト層の表層部に形成された複数の第２導電型のウェル領域と、
前記ウェル領域の表層の一部の形成された第１導電型のソース領域と、
前記ウェル領域の上部にゲート絶縁膜を間に介して形成されたゲート電極と、
前記ソース領域および前記ウェル領域と接続されたソース電極と、
半導体基板の第２の主面に接して形成されたオーミック電極と、
最も外側に位置する前記ウェル領域とつながった不純物領域と、
リセス構造の上部に形成された絶縁膜と
を備えたことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の半導体装置は、炭化珪素で形成された半導体基板の第１の主面上に形成された炭化珪素で形成された第１導電型のドリフト層と、ドリフト層の表層部に形成された素子領域と、素子領域から所定の間隔をおいて外側のドリフト層にリング状に形成された、側壁がドリフト層表面に対してテーパー形状であるリセス部と、リセス部の底部からリセス部の内側にわたって形成され、リセス部のある箇所の厚さがリセス部のない箇所の厚さより小さく、該領域の側面がドリフト層表面に対して垂直である第２導電型の不純物領域とを備えるものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【国際調査報告】
2012137412.tif 000015
2012137412.tif 000016
2012137412.tif 000017
2012137412.tif 000018