(57)【要約】【課題】カバレージ性の高いバリアメタルを比較的低温で形成する。【解決手段】上記半導体装置の製造方法は、窒化タングステン膜を含むバリアメタル層４１の成膜に原子層堆積法（ＡＬＤ法）を用いることで、貫通孔に対する高いカバレージ性を得つつ、例えば２００℃以下という比較的低温での成膜を可能とする。これにより、高アスペクト比の貫通孔に対して、接着層３０の熱劣化を引き起こすことなく、バリアメタル層４１を高精度に形成することができる。また、窒化タングステン膜は、半導体基板中への銅原子の拡散に対して優れたバリア性を有するため、信頼性の高い半導体装置を製造することができる。さらに、窒化タングステン膜は導電性を有するため、バリアメタル層４１を銅めっき層４２のシード層として機能させることができる。これにより、バリアメタル層４１の上に銅めっき層４２を直接形成することで、工数の削減を図ることができる。【選択図】図２
2012049823.tif 000002
【特許請求の範囲】
【請求項１】
第１の導体層を有する第１の半導体基板の上に、接着層を介して、第２の導体層を有する第２の半導体基板を接着し、
前記第２の半導体基板の内部に、前記第１の導体層に到達する貫通孔を形成し、
前記第１の半導体基板および前記第２の半導体基板を２００℃以下に加熱しつつ、前記貫通孔の内壁面に原子層堆積法によって成膜された窒化タングステン膜を含むバリアメタル層を形成し、
前記窒化タングステン膜の上に電解めっき法によって銅めっき層を形成することで、前記第１の導体層と前記第２の導体層とを電気的に接続する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記バリアメタル層を形成する工程は、
前記窒化タングステン膜を原子層堆積法によって形成し、
前記窒化タングステン膜の上に金属タングステン膜を原子層堆積法または化学的気相成長法によって形成する
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記窒化タングステン膜を形成する工程は、
前記貫通孔の内壁面にタングステン化合物を吸着させることで第１のタングステン化合物膜を形成し、
前記第１のタングステン化合物膜を還元剤によって還元することで第２のタングステン化合物膜を形成し、
前記第２のタングステン化合物膜にタングステン化合物を吸着させることで金属タングステン膜を形成し、
前記金属タングステン膜を窒化剤によって窒化することで窒化タングステン膜を形成する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記タングステン化合物は、ＷＦ６であり、
前記還元剤は、ＳｉＨ４であり、
前記窒化剤は、ＮＨ３である半導体装置の製造方法。
【請求項５】
第１の導体層を有する第１の半導体基板と、
前記第１の半導体基板の上に接着され、第２の導体層を有する第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板とを接着させる接着層と、
前記第２の半導体基板および前記接着層をそれぞれ貫通し前記第１の導体層に到達する貫通孔の内壁面に原子層堆積法により形成され、窒化タングステン膜およびその上に形成された金属タングステン膜を含むバリアメタル層と、
前記バリアメタル層の上に形成され、前記第１の導体層と前記第２の導体層との間を電気的に接続する銅めっき層と
を具備する半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記バリアメタル層は、前記金属タングステン膜の上に形成された第２の窒化タングステン膜をさらに有する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体基板の間を電気的に接続するためのビアを有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、実装密度の向上を目的として、半導体チップを厚み方向に積み重ねた三次元実装パッケージが広く用いられている。従来の三次元実装パッケージでは、半導体チップの周囲に接合されたボンディングワイヤを介して、半導体チップ相互間を電気的に接続していた。しかしながらこの構成では、ボンディングワイヤと接合される電極領域を半導体チップの周囲に形成する必要があるため、パッケージの大型化が避けられない。このため近年、半導体チップの内部を介して、半導体チップ相互間を電気的に接続する方法が提案されている（例えば下記特許文献１参照）。【０００３】
例えば下記特許文献１には、接着層を介して第１の半導体チップの表面に第２の半導体チップが積層された構造を有する半導体装置の製造方法が記載されている。ここでは、上記接着層を介して第１の半導体チップの表面に第２の半導体チップを積層した後、第２の半導体チップの表面に第１の半導体チップへ到達するビアホールを形成する。次に、ビアホールの内壁面にスパッタ法によってバリアメタル膜およびシード層を形成し、その後、ビアホールの内部に電解めっき法によってＣｕ層を形成する。上記バリアメタル膜は、例えばＷＮ（窒化タングステン）等で形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８０８９７号公報（段落［００５３］〜［００５６］）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の構成では、バリアメタル膜の形成にスパッタ法を用いているため、カバレージ性が低く、比較的大きなアスペクト比を有するビアホールに対してバリアメタル膜を精度良く形成することが困難であるという問題がある。また、このような高アスペクト比のビアホールに対して５ｎｍ以上の厚みでバリアメタル膜を形成する場合、基板表面に１００ｎｍ以上の膜を形成する必要があり、成膜に要する材料コストの増加が避けられない。【０００６】
一方、スパッタ法等のＰＶＤ法に比べて等方的な成膜が可能なＣＶＤ法によってバリアメタル膜を形成することも可能である。しかしながら、ＣＶＤ法では反応促進のため基板を３００℃以上に加熱する必要があり、これが原因で接着層を劣化させるという別の問題を生じさせる。このため、接着層に高い耐熱性が要求されることになり、材料コストの上昇および接着層の材料選定の自由度が低下する。【０００７】
以上のような事情に鑑み、本発明の目的は、カバレージ性の高いバリアメタルを比較的低温で形成することができる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一形態に係る半導体装置の製造方法は、第１の導体層を有する第１の半導体基板の上に、接着層を介して、第２の導体層を有する第２の半導体基板を接着する工程を含む。
上記第２の半導体基板の内部に、上記第１の導体層に到達する貫通孔が形成される。
上記第１の半導体基板および上記第２の半導体基板を２００℃以下に加熱しつつ、上記貫通孔の内壁面に原子層堆積法によって成膜された窒化タングステン膜を含むバリアメタル層が形成される。
上記窒化タングステン膜の上に電解めっき法によって銅めっき層を形成することで、上記第１の導体層と上記第２の導体層とが電気的に接続される。【０００９】
また、本発明の一形態に係る半導体装置は、第１の半導体基板と、第２の半導体基板と、接着層と、バリアメタル層と、銅めっき層とを具備する。
上記第１の半導体基板は、第１の導体層を有する。
上記第２の半導体基板は、上記第１の半導体基板の上に接着され、第２の導体層を有する。
上記接着層は、上記第１の半導体基板と上記第２の半導体基板とを接着させる。
上記バリアメタル層は、上記第２の半導体基板および上記接着層をそれぞれ貫通し上記第１の導体層に到達する貫通孔の内壁面に原子層堆積法により形成され、窒化タングステン膜およびその上に形成された金属タングステン膜を含む。
上記銅めっき層は、上記バリアメタル層の上に形成され、上記第１の導体層と上記第２の導体層との間を電気的に接続する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を説明する各工程の概略断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法を説明する各工程の概略断面図である。
【図３】上記製造方法におけるバリアメタル層の形成工程を説明する概略図である。
【図４】上記バリアメタル層の形成工程における、ガス圧力と成膜レートとの関係を示す一実験結果である。
【図５】上記バリアメタル層の形成工程における、基板温度と成膜レートとの関係を示す一実験結果である。
【図６】上記バリアメタル層の形成工程における、基板温度１８０℃のときの成膜圧力と成膜レートとの関係を示す一実験結果である。
【図７】上記バリアメタル層の形成工程における、各種ガスの給排タイミングの一例を示す図である。
【図８】上記バリアメタル層の形成工程における、パージガスの流量と成膜レートとの関係を示す一実験結果である。
【図９】本発明の一実施形態に用いられるＡＬＤ装置の概略構成図である。
【図１０】上記半導体装置のビア構造の一構成例を示す概略断面図である。
【図１１】上記ビア構造の他の構成例を示す概略断面図である。
【図１２】上記ビア構造のさらに他の構成例を示す概略断面図である。
【図１３】上記ビア構造のさらに他の構成例を示す概略断面図である。
【発明を実施するための形態】
【００１１】
本発明の一実施形態に係る半導体装置の製造方法は、第１の導体層を有する第１の半導体基板の上に、接着層を介して、第２の導体層を有する第２の半導体基板を接着する工程を含む。
上記第２の半導体基板の内部に、上記第１の導体層に到達する貫通孔が形成される。
上記第１の半導体基板および上記第２の半導体基板を２００℃以下に加熱しつつ、上記貫通孔の内壁面に原子層堆積法によって成膜された窒化タングステン膜を含むバリアメタル層が形成される。
上記窒化タングステン膜の上に電解めっき法によって銅めっき層を形成することで、上記第１の導体層と上記第２の導体層とが電気的に接続される。
【００１２】
上記半導体装置の製造方法においては、バリアメタル層の成膜に原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いているため、貫通孔に対する高いカバレージ性が得られるとともに、例えば２００℃以下という比較的低温での成膜が可能となる。これにより、高アスペクト比の貫通孔に対して、接着層の熱劣化を引き起こすことなく、バリアメタル層を高精度に形成することができる。また、窒化タングステン膜は、半導体基板中への銅原子の拡散に対して優れたバリア性を有するため、信頼性の高い半導体装置を製造することができる。さらに、窒化タングステン膜は導電性を有するため、バリアメタル層を銅めっき層のシード層として機能させることができる。これにより、バリアメタル層の上に銅めっき層を直接形成することで、工数の削減を図ることができる。
【００１３】
上記バリアメタル層を形成する工程は、窒化タングステン膜の形成と金属タングステン膜の形成とを含んでもよい。上記窒化タングステン膜は、原子層堆積法によって形成される。上記金属タングステン膜は、原子層堆積法または化学的気相成長法によって上記窒化タングステン膜の上に形成される。
【００１４】
金属タングステンは、タングステン窒化物よりも低抵抗なので、その後にシード層を形成することなく銅めっき層を容易に形成することができる。また、金属タングステンは銅との密着性が高く、バリア性にも優れるため、信頼性の高いビア構造を得ることができる。また、化学的気相成長法（ＣＶＤ法）はＡＬＤ法に比べて成膜レートが高いため、スループットを向上させることができる。
【００１５】
上記窒化タングステン膜を形成する工程は、上記貫通孔の内壁面にタングステン化合物を吸着させることで第１のタングステン化合物膜を形成する工程を含んでもよい。上記第１のタングステン化合物膜を還元剤によって還元することで、第２のタングステン化合物膜が形成される。上記第２のタングステン化合物膜にタングステン化合物を吸着させることで、金属タングステン膜が形成される。上記金属タングステン膜を窒化剤によって窒化することで、窒化タングステン膜が形成される。
この方法によれば、例えば２００℃以下という低温で、低抵抗かつカバレージ性の高い窒化タングステン膜を形成することができる。
【００１６】
上記タングステン化合物、上記還元剤および上記窒化剤は特に限定されず、例えば、上記タングステン化合物はＷＦ６であり、上記還元剤はＳｉＨ４であり、上記窒化剤はＮＨ３である。
【００１７】
本発明の一実施形態に係る半導体装置は、第１の半導体基板と、第２の半導体基板と、接着層と、バリアメタル層と、銅めっき層とを具備する。
上記第１の半導体基板は、第１の導体層を有する。
上記第２の半導体基板は、上記第１の半導体基板の上に接着され、第２の導体層を有する。
上記接着層は、上記第１の半導体基板と上記第２の半導体基板とを接着させる。
上記バリアメタル層は、上記第２の半導体基板および上記接着層をそれぞれ貫通し上記第１の導体層に到達する貫通孔の内壁面に原子層堆積法により形成され、窒化タングステン膜およびその上に形成された金属タングステン膜を含む。
上記銅めっき層は、上記バリアメタル層の上に形成され、上記第１の導体層と上記第２の導体層との間を電気的に接続する。
【００１８】
上記半導体装置においては、バリアメタル層が原子層堆積法により形成されるため、貫通孔の内壁面に対する高いカバレージ性が得られるとともに、例えば２００℃以下という比較的低温での成膜が可能となる。これにより、高アスペクト比の貫通孔に対して、接着層の熱劣化を引き起こすことなく、バリアメタル層を高精度に形成することができる。また、窒化タングステン膜は、半導体基板中への銅原子の拡散に対して優れたバリア性を有するため、半導体装置の信頼性を高めることができる。
【００１９】
上記半導体装置においては、バリアメタル層が窒化タングステン膜と金属タングステン膜との積層構造を有している。金属タングステンは、タングステン窒化物よりも低抵抗なので、その後にシード層を形成することなく銅めっき層を容易に形成することができる。また、金属タングステンは銅との密着性が高く、バリア性にも優れるため、信頼性の高いビア構造を得ることができる。
【００２０】
上記バリアメタル層は、上記金属タングステン膜の上に形成された第２の窒化タングステン膜をさらに有してもよい。
窒化タングステン膜は金属タングステン膜に比べて耐酸化性が高いため、信頼性の高いビア構造を得ることができる。
【００２１】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２２】
図１および図２は、本発明の一実施形態に係る半導体装置の製造方法を示す概略工程図である。本実施形態に係る半導体装置は、第１の半導体基板と、第１の半導体基板の表面に積層された第２の半導体基板と、第１の半導体基板と第２の半導体基板とを相互に接着する接着層とを有する。この半導体装置の製造工程は、大きく分けて、第１の半導体基板と第２の半導体基板との接合工程と、ビアの形成工程とを有する。
【００２３】
［接合工程］
図１（Ａ）は、第２の半導体基板Ｓ２の要部断面図である。第２の半導体基板Ｓ２は、シリコン（Ｓｉ）で形成された基板本体２０と、基板本体２０の表面に形成された導体層２１（第２の導体層）を含む素子領域２２と、基板本体２０の表面を被覆する絶縁層２３とを有する。
【００２４】
素子領域２２は、例えば、発光素子、メモリ素子、演算素子等を含む半導体素子あるいは回路が形成される領域を示す。導体層２１は、例えば銅（Ｃｕ）等の金属材料で形成され、素子領域２２を第１の半導体基板Ｓ１上の素子領域１２（導体層１１）に接続するための接続端子として素子領域２２の表面に単数又は複数形成される。絶縁層２３は、例えば、シリコン酸化物やシリコン窒化物で形成される。
【００２５】
第２の半導体基板Ｓ２は、必要に応じて薄厚化される。本実施形態では図１（Ｂ）に示すように基板本体２０の裏面を研削することで、基板本体２０が薄厚化される。所定の厚みに加工された基板本体２０の裏面は、図１（Ｃ）に示すように、例えばシリコン酸化物やシリコン窒化物等の絶縁層２４で被覆される。
【００２６】
次に、第２の半導体基板Ｓ２は、図１（Ｄ）に示すように、接着層３０を介して第１の半導体基板Ｓ１の表面に積層される。
【００２７】
第１の半導体基板Ｓ１は、シリコンで形成された基板本体１０と、基板本体１０の表面に形成された導体層１１（第１の導体層）を含む素子領域１２と、基板本体１０の表面を被覆する絶縁層１３とを有する。
【００２８】
素子領域１２は、例えば、発光素子、メモリ素子、演算素子等を含む半導体素子あるいは回路が形成される領域を示す。本実施形態において素子領域１２は、第２の半導体基板Ｓ２上の素子領域２２と異なる素子（回路）構造を有するが、素子領域２２と同一の構造であってもよい。導体層１１は、例えば銅（Ｃｕ）等の金属材料で形成され、素子領域１２を第２の半導体基板Ｓ２上の素子領域２２（導体層２１）に接続するための接続端子として素子領域１２の表面に単数又は複数形成される。絶縁層１３は、例えば、シリコン酸化物やシリコン窒化物で形成される。
【００２９】
接着層３０は、第１の半導体基板Ｓ１の表面（絶縁層１３）と第２の半導体基板Ｓ２の裏面（絶縁層２４）とを相互に接着する。接着層３０は、熱硬化性樹脂、熱可塑性樹脂、光硬化性樹脂、両面粘着テープ等の絶縁材料で形成される。
【００３０】
［ビア形成工程］
続いて図１（Ｅ）〜図２（Ｃ）に示すように、第１の半導体基板Ｓ１上の導体層１１と第２の半導体基板Ｓ２上の導体層２１との間を電気的に接続するためのビアを形成する。ビアの形成は、貫通孔４０の形成工程（図１（Ｅ））と、バリアメタル層の形成工程（図２（Ａ））と、銅めっき層の形成工程（図２（Ｂ））とを有する。
【００３１】
（貫通孔の形成）
図１（Ｅ）に示すように、貫通孔４０は、第２の半導体基板Ｓ２の表面に、第１の半導体基板Ｓ１の導体層１１に到達する深さで形成される。本実施形態では、貫通孔４０の孔径は２〜２０μｍ、深さは１０〜２００μｍである。貫通孔４０は、単数に限られず、複数あってもよい。
【００３２】
貫通孔４０の形成位置は特に限定されず、典型的には、導体層１１の直上領域に形成される。この場合、貫通孔４０は、図示するように第２の半導体基板Ｓ２の素子領域２２の一部であってもよいし、素子領域２２の外部であってもよい。貫通孔４０の孔径は特に制限されず、貫通孔４０の深さ、加工精度等に応じて適宜設定することができる。
【００３３】
貫通孔４０の形成に際しては、エッチング加工、レーザ加工、ドリル加工等の適宜の加工方法を採用することができる。エッチング加工には、プラズマを利用したドライエッチング法と、薬液を用いたウェットエッチング法とが含まれる。本実施形態では、例えばフッ素系ガスのプラズマを用いたドライエッチング法により貫通孔４０が形成される。
【００３４】
（バリアメタル層の形成）
貫通孔４０の形成後、貫通孔４０の内壁面を被覆するように、シリコン酸化膜やシリコン窒化膜等の絶縁膜（図示略）が形成される。上記絶縁膜の形成後、図２（Ａ）に示すようにバリアメタル層４１が形成される。バリアメタル層４１は、貫通孔４０の内壁面を被覆するように、第２の半導体基板Ｓ２の表面に形成される。
【００３５】
２００℃以下の成膜温度でカバレージ性がよく、バリア性能に優れたバリアメタルとして、ＡＬＤ法によって成膜された高融点金属窒化物ＴｉＮ（窒化チタン）膜、ＴａＮ（窒化タンタル）膜、ＷＮ（窒化タングステン）膜などがある。この際、反応温度を下げるために反応性ガス（ＮＨ３、Ｈ２など）のプラズマやラジカルを原料ガスと反応させるプラズマＡＬＤ（ＰＥＡＬＤ）法が知られている。しかし、プラズマを用いる場合はカバレージ性が不十分であり、ラジカルを用いる場合は反応性がプラズマに比べて弱いために膜質が悪い（不純物が残る）という問題がある。そこで本実施形態では、プラズマやラジカルを用いることなく、熱エネルギーのみによって高カバレージ、低抵抗のバリアメタル層が得られる熱ＡＬＤ法が採用される。
【００３６】
本実施形態のバリアメタル層４１は、熱ＡＬＤ法によって成膜された窒化タングステン（ＷＮ）膜で形成される。図３は、熱ＡＬＤ法によるＷＮの成膜方法を説明する主な工程の模式図である。ＷＮの成膜工程は、第１のタングステン化合物膜の形成工程（図３（Ａ））と、第２のタングステン化合物膜の形成工程（図３（Ｂ），（Ｃ））と、金属タングステン膜の形成工程（図３（Ｄ），（Ｅ））と、窒化タングステン膜の形成工程（図３（Ｆ），（Ｇ））とを有する。
【００３７】
基板Ｓは、図示しない真空チャンバの内部に配置され、２００℃以下（例えば２００℃）の温度に加熱される。真空チャンバの内部は、所定の減圧雰囲気に真空排気される。この状態で、真空チャンバ内に六弗化タングステン（ＷＦ6）からなる所定流量（例えば５０ｓｃｃｍ）の原料ガスが所定時間（例えば５秒）供給され、所定圧力（例えば１７Ｐａ）に維持される。その結果、図１（Ａ）に示すように基板Ｓの表面に原料ガス分子が吸着することで、タングステン弗化物（ＷＦ6）の多分子層Ｌ１（第１のタングステン化合物膜）が形成される。
【００３８】
次いで、原料ガスの供給が停止され、真空排気が維持される。この状態を所定時間（例えば２秒）続けることで、真空チャンバの内部から余剰の原料ガスが排出される。
【００３９】
続いて、基板Ｓを上述の温度に維持した状態で、真空チャンバ内に反応性ガスとして所定流量（例えば５０ｓｃｃｍ）の還元ガス（ＳｉＨ4）が所定時間（例えば５秒）供給され、所定圧力（例えば４７Ｐａ）に維持される。その結果、図１（Ｂ），（Ｃ）に示すようにタングステン化合物の多分子層Ｌ１が還元ガスによって還元されることで、基板Ｓの表面にタングステンシリサイド（ＷＳｉｘ）層Ｌ２（第２のタングステン化合物膜）が形成される。
【００４０】
次いで、還元ガスの供給が停止され、真空排気が維持される。この状態を所定時間（例えば２秒）続けることで、真空チャンバの内部から余剰の還元ガスが排出される。
【００４１】
続いて、基板Ｓを上述の温度に維持した状態で、真空チャンバ内に再度、所定流量（例えば５０ｓｃｃｍ）の原料ガス（ＷＦ6）が所定時間（例えば５秒）供給され、所定圧力（例えば１７Ｐａ）に維持される。その結果、図２（Ｄ），（Ｅ）に示すようにタングステンシリサイド層Ｌ２の上に原料ガス分子が吸着し、フッ化シリコン（ＳｉＦｘ）が揮発することで、基板Ｓの表面にタングステン層Ｌ３（金属タングステン膜）が形成される。
【００４２】
次いで、原料ガスの供給が停止され、真空排気が維持される。この状態を所定時間（例えば２秒）続けることで、真空チャンバの内部から余剰の原料ガスが排出される。
【００４３】
続いて、基板Ｓを上述の温度に維持した状態で、真空チャンバ内に反応性ガスとして所定流量（例えば２０ｓｃｃｍ）の窒化剤（ＮＨ3）が所定時間（例えば５秒）供給され、所定圧力（例えば１４Ｐａ）に維持される。その結果、図３（Ｆ），（Ｇ）に示すようにタングステン層Ｌ３が窒化剤によって窒化されることで、基板Ｓの表面にＷＮ層Ｌ４（窒化タングステン膜）が形成される。
【００４４】
以上の一連の動作を１サイクルとし、サイクル数を制御することによって、基板Ｓの表面に、ＷＮからなる所定厚みのバリアメタルが形成される。例えば、上記処理を１３回繰り返すことによって、８インチシリコンウェーハ上に６．４ｎｍのＷＮ膜が形成される。ＡＬＤ法によれば、膜厚均一性、膜厚制御性、段差被覆性（カバレージ性）に優れた膜を作製することができる。
【００４５】
一般に、ＡＬＤ法によるＷＮの形成には、実用上、以下の問題があった。
（１）１サイクルの時間が標準条件で２００秒以上と長く、ウェーハ１枚に例えば１０ｎｍのＷＮを形成する場合、１時間以上の処理時間が必要となる。
（２）成膜温度が２４０℃以上であり、２００℃以下で処理するべきプロセスに適用できない。
【００４６】
本実施形態では以下のようにして、ＡＬＤ工程の処理時間の短縮化および処理温度の低温化を実現することで、生産性の向上および熱ストレスの低減を図るようにしている。すなわち、成膜時に原料ガス（ＷＦ6）および反応性ガス（ＳｉＨ4、ＮＨ3）の圧力を上げることで基板に吸着するガスの量を増加させ、成膜レートを上昇させる。
【００４７】
一例として、ＳｉＨ4の圧力（成膜圧力）を上げていったときの成膜レート（１サイクル当たりの膜厚）を図４に示す。また、基板温度（成膜温度）と成膜レートとの関係におけるＳｉＨ4の圧力依存性を図５に、基板温度１８０℃における成膜圧力と成膜レートとの関係を図６にそれぞれ示す。図５に示すように成膜圧力が高いほど成膜温度（基板温度）を２００℃以下に下げたときの成膜レートの低下率は大きくなるが、図６に示すように同一成膜温度の下では成膜レートが成膜圧力に比例して増加し、例えば成膜温度が１８０℃の場合でも十分な成膜レートを得ることができる。
【００４８】
一方、成膜圧力を単純に上げていくと、逆に、成膜レートが低下する場合がある。例えばガスの圧力が上がると、排気の時間内にガスを反応室（真空チャンバ）からすべて排出することができないまま次のステップに入ってしまい、残留したガスで気相反応が生じてしまうことがある。気相反応は、比較的低い温度領域ではほとんど成膜に寄与せず、これが原因で成膜レートの低下を招く。この場合、無駄にガスが消費されることにもなる。
【００４９】
このような問題を解消するため、本実施形態では、原料ガスおよび反応性ガス各々の排気のステップで不活性ガス（Ｎ2、Ａｒなど）からなるパージガスを真空チャンバ内に導入することによって、ガスの排出を促進し、成膜レートを向上させるようにしている。真空チャンバへの原料ガス（ＷＦ6）、反応性ガス（ＳｉＨ4、ＮＨ3）およびパージガス（Ｎ2）の供給タイミングの一例を図７に示す。この例では、パージガスの供給時間は各々、２秒とした。
【００５０】
図８は、パージガス（Ｎ2）の流量と成膜レートおよび成膜されたＷＮの抵抗率との関係を示す一実験結果である。図８に示すように、パージガスの流量が高くなるほど、成膜レートが上昇し、膜の抵抗率が減少する。これは、パージガスによるプロセスガスの置換が速やかに行われることで、成膜効率が高まり、かつ、不純物の少ない高品質な膜を形成できるからであると考えられる。
【００５１】
以上のようにして、成膜レートが実用上問題なく、２００℃以下という比較的低温で、低抵抗かつカバレージ性の高いＷＮ膜が形成される。これにより、生産性およびバリア特性に優れたバリアメタル層４１を形成することができる。
【００５２】
（Ｃｕめっき層の形成）
バリアメタル層４１の形成後、図２（Ａ）に示すように、導体層１１、２１の表面を被覆するバリアメタル層４１をエッチングにより除去する。そして図２（Ｂ）に示すように、貫通孔４０を埋めるように銅めっき層４２を第２の半導体基板Ｓ２の表面に形成することで、導体層１１と導体層２１とを電気的に接続する。
【００５３】
銅めっき層４１は、例えば電解めっき法によって形成される。銅めっき層４１の形成前に、バリアメタル層４１の表面にＣｕシード層が形成されてもよい。一方、バリアメタル層４１は導電性を有するため、バリアメタル層４１を電解めっきのシード層に用いてもよく、この場合、別途シード層を形成する必要がなくなる。
【００５４】
一般に、２００℃以下という低温のプロセス温度が要求されるビアの形成工程においては、貫通孔に対するバリア膜の高いカバレージ性が要求される。カバレージ性が悪いと、その後に形成されるＣｕシード層がバリア層との密着不良を招き、めっき工程でめっき不良を引き起こす。ビアは段差や凹凸があるので、ＣＶＤ法やＰＶＤ法でバリア膜を形成する場合、このような問題が発生するケースが多くなる。これに対して本実施形態のようにバリア膜をＡＬＤ法で形成すると、カバレージ性が非常に高いため、バリア膜形成後のＣｕシード層の形成とＣｕめっきの工程を適正かつ容易に行うことができる。
【００５５】
第２の半導体基板Ｓ２の表面を被覆する銅めっき層４２は、フォトリソグラフィ技術を用いて所定の形状にパターニングされる。これにより図２（Ｃ）に示すように、第２の半導体基板Ｓ２の表面に、導体層１１と導体層２１との間を電気的に接続するビア４２ｖを含む銅配線パターンが形成される。その後、第２の半導体基板Ｓ２の表面に、上記銅配線パターンを被覆する保護膜５０が形成される。以上のようにして本実施形態に係る半導体装置が形成される。
【００５６】
本実施形態においては、バリアメタル層の成膜に原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を用いているため、貫通孔４０に対する高いカバレージ性が得られるとともに、２００℃以下という比較的低温での成膜が可能となる。これにより、高アスペクト比の貫通孔４０に対して、接着層３０の熱劣化を引き起こすことなく、バリアメタル層４１を高精度に形成することができる。したがって、接着層３０に耐熱性の高い材料を用いる必要がなくなり、接着層３０のための材料選定の自由度を高めることができる。
【００５７】
また、窒化タングステン膜は、半導体基板中への銅原子の拡散に対して優れたバリア性を有するため、信頼性の高い半導体装置を製造することができる。さらに、窒化タングステン膜は導電性を有するため、バリアメタル層４１を銅めっき層４２のシード層として機能させることができる。このように、バリアメタル層４１の上に銅めっき層４２を直接形成することで、工数の削減を図ることができる。
【００５８】
なお、バリアメタル層４１の形成の前に、貫通孔４０の内壁面を被覆する絶縁膜をＮＨ3プラズマでクリーニング処理することで、当該絶縁膜とバリアメタル層４１との密着性を高めることができる。条件としては、例えば、ＮＨ3の流量は２００ｓｃｃｍ（圧力１Ｐａ）、高周波電力は２００Ｗ、時間は６０秒である。
【００５９】
図９（Ａ），（Ｂ）は、ＡＬＤ装置の典型例を示す概略断面図である。図９（Ａ）に示すＡＬＤ装置１００は、反応室を形成する真空チャンバ１０１と、基板を支持するステージ１０２と、上記反応室へガスを供給するシャワープレート１０３とを備える。図９（Ｂ）に示すＡＬＤ装置２００は、反応室を形成する真空チャンバ２０１と、基板を支持するステージ２０２と、上記反応室へガスを供給するシャワープレート２０３とを備える。いずれのＡＬＤ装置も基本的な構成は共通するが、反応室の容積が異なる。ＡＬＤ装置２００は、ＡＬＤ装置１００と比較して、反応室の容積が小さいため、ガスの排出に要する時間を短くでき、したがって成膜工程の時間短縮を図ることが可能である。
【００６０】
図１０は、ＷＮで形成されたバリアメタル層４１を有するビア４２ｖの概略断面図である。上述のようにバリアメタル層４１は、絶縁膜を被覆することで絶縁処理された貫通孔の内周面を被覆している。バリアメタル層４１は、ＷＮの単一層で形成される例に限られず、例えば図１１に示すように、ＷＮ層４１ａ（窒化タングステン膜）とＷ層４１ｂ（金属タングステン膜）との積層構造であってもよい。
【００６１】
一般に、金属タングステン膜は、窒化タングステン膜よりも低抵抗であるため、その後の銅めっき層４２の形成がより容易となる。また、ＷはＣｕとの密着性が高いため、Ｃｕが溶出しにくく、めっきのマージンが向上するという利点もある。
【００６２】
例えば、ＷＮのシート抵抗は約５００Ω／□、Ｗは約３０Ω／□であり、ＷＮ５ｎｍ／Ｗ１０ｎｍの積層膜全体のシート抵抗は約２８Ω／□である。一般的に高抵抗膜への電解めっきは、シード層は１００Ω／□以下が好ましく、ＷＮの場合のみの場合はこれを実現するために３０〜４０ｎｍ必要である。一方、Ｃｕのバリア性を確保するのに必要な膜厚は５ｎｍほどであるため、それ以上の厚みのバリア膜を形成する意味はなく、成膜時間が増加するだけである。
【００６３】
ＷＮ層４１ａは、上述のようにＡＬＤ法で成膜される。一方、Ｗ層４１ｂは、ＡＬＤ法で成膜されてもよいし、ＣＶＤ法で成膜されてもよい。Ｗ層４１ｂをＣＶＤ法で成膜する場合の条件としては、例えば、基板温度２２０℃、ＳｉＨ4の流量３５ｓｃｃｍ、ＷＦ6の流量５０ｓｃｃｍ、圧力１Ｐａ、処理時間３０秒である。ＣＶＤ法は一般に、ＡＬＤ法よりも成膜レートが高いので、バリア膜上に直接Ｃｕめっき膜を形成する目的でバリア膜を低抵抗化する場合、生産性の観点からは成膜レートの高いＣＶＤ法でＷを形成するほうがよい。しかしながら、生産性よりもカバレージ性を優先する場合は、ＡＬＤ法でＷ層が成膜されてもよい。
【００６４】
図１２に示すバリアメタル層４１は、ＷＮ層４１ａと、Ｗ層４１ｂと、ＷＮ層４１ｃとの３層構造を有する。Ｗ層４１ｂの表面にＷＮ層４１ｃを再度形成することによって、バリアメタル層４１の表面の耐酸化性が高まり、銅めっき層４２との密着性をより向上させることができる。また、ＷＮ／Ｗ／ＷＮの３層積層膜は、ＷＮ／Ｗの２層積層膜とほぼ同等の低抵抗性を確保することができるため、良好なめっき性を維持することができる。最表層のＷＮ層４１ｃは、Ｗ層４１ｂの上にＡＬＤ法で成膜されてもよいが、Ｗ層４１ｂをＮＨ3プラズマ等で窒化処理することで形成されてもよい。
【００６５】
バリアメタル層４１は、図１３に示すように、ＷＮ層４１ａとＷ層４１ｂとの間に、タングステンシリサイド層（ＷＳｉｘ）４１ｄが形成されてもよい。これにより、ＷＮ層４１ａとＷ層４１ｂとの密着性が高まり、ビアの信頼性を高めることができる。
【００６６】
また、ＷＳｉｘは、ＷＮよりもさらに低温（１６０℃以下）で形成可能であり、かつ、Ｃｕ膜との密着性もＷＮ膜やＷ膜よりも良好なため、Ｗ層４１ｂを形成せずにＷＮ層４１ａの上にＷＳｉｘ層のみを形成してもよい。
【００６７】
以上、本発明の実施形態について説明したが、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６８】
例えば、バリアメタル層４１の形成工程においてプロセスガス（原料ガス、反応性ガス）の供給時間を５秒、排気時間を２秒としたが、これに限られず、反応室の容積やガスの流量、真空ポンプの排気速度等に応じて、ガスの供給時間および排気時間を適宜設定することができる。
【符号の説明】
【００６９】
１１、２１…導体層
３０…接着層
４０…貫通孔
４１…バリアメタル層
４２…銅めっき層
４２ｖ…ビア
Ｓ１…第１の半導体基板
Ｓ２…第２の半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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