(57)【要約】スイッチングアンプとリニアアンプを併用する電源回路において、スイッチングアンプとリニアアンプの動作の誤差を矯正すること、換言すれば、スイッチングアンプとリニアアンプとを理想に近い状態で連動させることを可能とするために、電源回路は、入力信号を所定の設定時間だけ遅延させるとともに増幅する第１増幅手段と、第１増幅手段の出力信号の電流値を検出する電流検出手段と、電流検出手段の出力信号と入力信号とに基づいてパルス信号を生成する予測信号生成手段と、パルス信号を増幅する第２増幅手段と、第１増幅手段の出力信号と第２増幅手段の出力信号とを電流合成して出力する信号出力手段とを備え、設定時間は、電流検出手段と予測信号生成手段と第２増幅手段で発生する遅延時間の影響を低減する時間である。
2012074133.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を所定の設定時間だけ遅延させるとともに増幅する第１増幅手段と、
前記第１増幅手段の出力信号の電流値を検出する電流検出手段と、
前記電流検出手段の出力信号と前記入力信号とに基づいてパルス信号を生成する予測信号生成手段と、
前記パルス信号を増幅する第２増幅手段と、
前記第１増幅手段の出力信号と前記第２増幅手段の出力信号とを電流合成して出力する信号出力手段と
を備え、
前記設定時間は、前記電流検出手段と前記予測信号生成手段と前記第２増幅手段で発生する遅延時間の影響を低減する時間であることを特徴とする電源回路。
【請求項２】
前記設定時間は、前記電流検出手段と前記予測信号生成手段と前記第２増幅手段で発生する遅延時間の和から前記第１増幅手段における増幅の際に発生する遅延時間を引いた時間と実質的に一致する時間であることを特徴とする請求項１記載の電源回路。
【請求項３】
前記予測信号生成手段は、
前記入力信号をデジタル信号に変換するアナログデジタル変換手段と、
前記入力信号を所定の利得で増幅する第３増幅手段と、
前記アナログデジタル変換手段の出力信号から前記第３増幅手段の出力信号を引いた値を出力する第１減算手段と、
前記第１減算手段の出力信号を所定の利得で増幅する第４増幅手段と、
前記第４増幅手段の出力信号と前記電流検出手段の出力信号の和を出力する加算手段と、
前記加算手段の出力信号を入力し、Ｈｉｇｈ−Ｌｏｗ判定を行い、該判定結果を前記予測信号生成手段の出力信号として出力するコンパレータと、
を備えることを特徴とする請求項１または２記載の電源回路。
【請求項４】
前記コンパレータは、入力信号の正負を判定する１ビット量子化手段であることを特徴とする請求項３記載の電源回路。
【請求項５】
前記コンパレータは、所定の第１ヒステリシス幅Ｖ＿ｈｙｓ１をもち、前記加算手段の出力信号を入力して、直前の状態がＨｉｇｈでかつ入力信号の電位が−（Ｖ＿ｈｙｓ１／２）以下になったときはＬｏｗの信号を出力し、直前の状態がＬｏｗでかつ入力信号の電位が＋（Ｖ＿ｈｙｓ１／２）以上になったときはＨｉｇｈの信号を出力する第１ヒステリシスコンパレータであることを特徴とする請求項３記載の電源回路。
【請求項６】
前記アナログデジタル変換手段は、
前記入力信号をフィードバック信号から引いた値を出力する第２減算手段と、
前記第２減算手段の出力信号を所定の利得で増幅する第５増幅手段と、
前記第５増幅手段の出力信号を時間積分する積分手段と、
前記入力信号を所定の利得で増幅する第６増幅手段と、
前記第６増幅手段の出力信号から前記積分手段の出力信号を引いた値を出力する第３減算手段と、
所定の第２ヒステリシス幅Ｖ＿ｈｙｓ２をもち、前記第３減算手段の出力信号を入力して、直前の状態がＨｉｇｈでかつ入力信号の電位が−（Ｖ＿ｈｙｓ２／２）以下になったときはＬｏｗの信号となり、直前の状態がＬｏｗでかつ入力信号の電位が＋（Ｖ＿ｈｙｓ２／２）以上になったときはＨｉｇｈの信号となる出力信号を、前記アナログデジタル変換手段の出力信号として出力する第２ヒステリシスコンパレータと、
前記第２ヒステリシスコンパレータの出力信号を所定の利得で増幅し、前記フィードバック信号として前記第２減算手段へ出力する第７増幅手段と、
を備えることを特徴とする請求項３〜５のいずれか１項に記載の電源回路。
【請求項７】
前記第２増幅手段は、
前記予測信号生成手段の生成したパルス信号を増幅するスイッチング手段と、
前記スイッチング手段の出力信号から高周波成分を取り除き、前記第２増幅手段の出力信号として出力するローパスフィルタと、
を備えることを特徴とする請求項１〜６のいずれか１項に記載の電源回路。
【請求項８】
高周波変調信号を増幅する電力増幅手段と、
前記高周波変調信号の振幅変調成分を入力信号とする、請求項１〜７のいずれか１項に記載の電源回路と、
を備え、
前記電源回路の出力信号を前記電力増幅手段の電源とすることを特徴とする高周波電力増幅器。
【請求項９】
入力信号を所定の設定時間だけ遅延させるとともに増幅して出力し、
前記遅延されるとともに増幅された信号の電流値を検出し、
検出された前記電流値と前記入力信号とに基づいてパルス信号を生成し、
前記パルス信号を増幅し、
前記遅延されるとともに増幅された信号と前記パルス信号を増幅した信号とを電流合成して出力し、
さらに、前記設定時間は、前記電流値の検出と前記パルス信号の生成と前記パルス信号の増幅で発生する遅延時間の影響を低減する時間であることを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路および電源制御方法に関する。
【背景技術】
【０００２】
近年の携帯電話などの無線通信に採用されている変調方式は、高い周波数利用効率を有すると同時に大きなピーク電力対平均電力比（ＰＡＰＲ：Ｐｅａｋ  ｔｏ  Ａｖｅｒａｇｅ  Ｐｏｗｅｒ  Ｒａｔｉｏ）も有している。無線通信の分野で以前から使用されているＡＢ級アンプを用いて振幅変調を行う信号を増幅するには、線形性を維持するために十分なバックオフを確保する必要がある。一般的には、このバックオフは少なくともＰＡＰＲと同程度必要となる。これに対して、ＡＢ級アンプの効率は、出力飽和時に最大となり、バックオフが大きくなるほど低下する。このため、ＰＡＰＲの大きな高周波変調信号ほど電力増幅器の電力効率を上げることが難しくなる。
このようなＰＡＰＲの大きな変調信号を高効率に増幅する電力増幅器として、ポーラ変調型電力増幅器がある。ポーラ変調型電力増幅器では、無線通信に用いられる高周波変調信号を、振幅と位相の極座標成分から生成する。
図６は、非特許文献１に記載されているポーラ変調型電力増幅器の構成図である。該増幅器は、高周波変調信号入力端子１０１と、振幅信号入力端子１０２と、電源回路１０３と、高周波電力増幅器１０４と、高周波変調信号出力端子１０５と、で構成されている。また、電源回路１０３は、リニアアンプ１０６と、減算器１０７と、電流検出抵抗１０８と、ヒステリシスコンパレータ１０９と、スイッチングアンプ１１０と、インダクタ１１１と、電力供給端子１１２で構成されている。
高周波変調信号入力端子１０１からは、振幅変調や位相変調が施された高周波変調信号が入力され、高周波電力増幅器１０４へと送られる。振幅信号入力端子１０２からは、高周波変調信号入力端子１０１から入力された高周波変調信号のうちの振幅信号が入力される。振幅信号入力端子１０２から入力された信号は、電源回路１０３で高効率に増幅され、電力供給端子１１２から高周波電力増幅器１０４の電源として供給される。高周波電力増幅器１０４は、高周波変調信号入力端子１０１から入力された信号を増幅し、高周波変調信号出力端子１０５へと出力する。
電源回路１０３は、入力信号を高効率かつ低歪に増幅するために、リニアアンプ１０６とスイッチングアンプ１１０を併設する構造になっている。振幅信号入力端子１０２から入力された振幅信号はリニアアンプ１０６に入力される。
リニアアンプ１０６は出力インピーダンスが低く、入力された信号を線形増幅して出力する。リニアアンプ１０６から出力された信号は電流検出抵抗１０８を介して電力供給端子１１２に送られる。
減算器１０７は電流検出抵抗１０８の両端に接続されており、リニアアンプ１０６の出力信号の電圧から電力供給端子１１２の電圧を引いた値を出力する。このとき、減算器１０７の入力は高インピーダンスになっているため、減算器１０７がリニアアンプ１０６の出力信号と電力供給端子１１２に供給されている電力を大きく消費することは無い。
また、電流検出抵抗１０８はインピーダンスが低く設定されており、電流検出抵抗１０８の両端に掛かる電圧は電力供給端子１１２に掛かる電圧に比べて無視できるほど小さい。
減算器１０７の出力信号はヒステリシスコンパレータ１０９に入力される。ヒステリシスコンパレータ１０９は入力信号の正負判定をし、結果（パルス信号）をスイッチングアンプ１１０に出力する。ただし、ヒステリシスコンパレータ１０９には、直前の出力状態を保持する機能とヒステリシス幅（Ｖ＿ｈｙｓ）があり、直前の出力がＬｏｗの時は入力信号がＶ＿ｈｙｓ／２以上になったときに出力がＨｉｇｈに反転し、直前の出力がＨｉｇｈの時は入力信号が−Ｖ＿ｈｙｓ／２以下になったときに出力がＬｏｗに反転する。
スイッチングアンプ１１０に入力された信号は増幅され、インダクタ１１１を介して電力供給端子１１２に出力される。このとき、スイッチングアンプ１１０からインダクタ１１１を介して供給される電流は、リニアアンプ１０６から電流検出抵抗１０８を介して供給される電流と合成されて電力供給端子１１２へと送られる。
上記の電源回路１０３では、リニアアンプ１０６の線形性とスイッチングアンプ１１０の効率の二つの利点を併せ持つ。これは、電源回路１０３では、出力電圧は低出力インピーダンスのリニアアンプ１０６が決め、出力電流の大半は高効率なスイッチングアンプ１１０から供給されているためである。電力供給端子１１２から出力される電流は、リニアアンプ１０６の出力電流とスイッチングアンプ１１０の出力電流の合計である。電力供給端子１１２の電位は出力インピーダンスが低いリニアアンプ１０６によって決められる。電力供給端子１１２の電位を目標の値に保つために、リニアアンプ１０６からは電流が供給される。リニアアンプ１０６の出力電流を電流検出抵抗１０８とヒステリシスコンパレータ１０９で検出し、リニアアンプ１０６の出力電流が過大にならないようにスイッチングアンプ１１０からの供給電流を調整する。以上の方式を取ることにより、電力供給端子１１２から出力される電流の殆どがスイッチングアンプ１１０から供給され、リニアアンプ１０６の出力電流はスイッチングアンプ１１０の誤差成分を補正するだけで済む。
図７は、非特許文献２に記載されている電源回路の構成図である。該電源回路は、信号入力端子７０１と、リニアアンプ７０２と、電流検出器７０３と、増幅器７０４、７０５、７０７と、加算器７０６と、ＰＷＭ変調器７０８と、スイッチングアンプ７０９と、インダクタ７１０と、信号出力端子７１１と、を備える。上記において、ＰＷＭは、Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎの略である。
信号入力端子７０１から入力された信号は、リニアアンプ７０２と増幅器７０４に供給される。リニアアンプ７０２は、信号入力端子７０１に供給された信号を増幅し、信号出力端子７１１へ出力する。電流検出器７０３は、リニアアンプ７０２が出力した信号の電流値を検出する。増幅器７０４は、信号入力端子７０１に供給された信号の振幅を調整して出力する。増幅器７０５は、電流検出器７０３が検出した信号の振幅を調整して出力する。加算器７０６は、増幅器７０４の出力信号と増幅器７０５の出力信号との和を計算して出力する。増幅器７０７は、加算器７０６が出力した信号の振幅を調整して出力する。ＰＷＭ変調器７０８は、増幅器７０７の出力信号をＰＷＭの１ビット信号に変換して出力する。スイッチングアンプ７０９は、ＰＷＭ変調器７０８の出力信号を増幅し、インダクタ７１０を介して信号出力端子７１１へ出力する。このとき、スイッチングアンプ７０９の出力信号はリニアアンプ７０２の出力信号と電流合成される。
非特許文献２は、非特許文献１の回路をベースに、スイッチングアンプの制御をＰＷＭ変調で行えるように改良を加えたものである。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｄｏｎａｌｄ  Ｆ．Ｋｉｍｂａｌ、Ｊｉｎｈｏ  Ｊｅｏｎｇ、Ｃｈｉｎ  Ｈｓｉａ、Ｐａｕｌ  Ｄｒａｘｌｅｒ、Ｓａｎｄｒｏ  Ｌａｎｆｒａｎｃｏ、Ｗａｌｔｅｒ  Ｎａｇｙ、Ｋｅｖｉｎ  Ｌｉｎｔｈｉｃｕｍ、Ｌａｗｒｅｎｃｅ  Ｅ．Ｌａｒｓｏｎ、Ｐｅｔｅｒ  Ｍ．Ａｓｂｅｃｋ著、「Ｈｉｇｈ−Ｅｆｆｉｃｉｅｎｃｙ  Ｅｎｖｅｌｏｐｅ−Ｔｒａｃｋｉｎｇ  Ｗ−ＣＤＭＡ  Ｂａｓｅ−Ｓｔａｔｉｏｎ  Ａｍｐｌｉｆｉｅｒ  Ｕｓｉｎｇ  ＧａＮ  ＨＦＥＴｓ」、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＭＩＣＲＯＷＡＶＥ  ＴＨＥＯＲＹ  ＡＮＤ  ＴＥＣＨＮＩＱＵＥＳ、ＶＯＬ．５４、ＮＯ．１１、ＮＯＶＥＭＢＥＲ  ２００６、ｐｐ．３８４８−３８５６
【非特許文献２】Ｔａｅ−Ｗｏｏ  Ｋｗａｋ、Ｍｉｎ−Ｃｈｕｌ  Ｌｅｅ、Ｂａｅ−Ｋｕｎ  Ｃｈｏｉ、Ｈａｎｈ−Ｐｈｕｃ  Ｌｅ、Ｇｙｕ−Ｈｙｅｏｎｇ  Ｃｈｏ著「Ａ  ２Ｗ  ＣＭＯＳ  Ｈｙｂｒｉｄ  Ｓｗｉｔｃｈｉｎｇ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｏｒ  ｆｏｒ  ＥＤＧＥ  Ｐｏｌａｒ  Ｔｒａｎｓｍｉｔｔｅｒｓ」、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｇｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００７、ｐｐ．５１８−５１９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１および非特許文献２に記載された各電源回路は各々に問題を抱えている。
図６に示す、非特許文献１の電源回路１０３は、高速な信号を増幅しようとすると効率が劣化するという問題を有する。電源回路１０３において、減算器１０７と電流検出抵抗１０８とヒステリシスコンパレータ１０９とスイッチングアンプ１１０とインダクタ１１１で構成される増幅経路において時間遅延が存在しないときに、ヒステリシスコンパレータ１０９によってパルス信号が生成されれば理想的である。なぜならば、遅延の影響が少なくなれば、パルス信号のタイミング（位相）だけでなくパルス信号のパターン（波形）自体も改善されるからである。具体的には、遅延の影響が減少すると上記増幅経路における遅延が小さくなる（つまり、周波数が高くなる）ので、パルス信号のスイッチング周波数を高くすることが可能となる。しかしながら、リニアアンプ１０６の出力電流が減算器１０７で検出されヒステリシスコンパレータ１０９を介してスイッチングアンプ１１０で増幅されるまでの経路で動作遅延が存在する場合は、スイッチングアンプ１１０の動作がリニアアンプ１０６の動作に追従できなくなる。このため、高速な信号を増幅しようとする場合、リニアアンプ１０６はスイッチングアンプ１１０の動作遅延を補正する形で動作する必要がある。結果として、効率が低いリニアアンプ１０６の出力電力が増え、電源回路１０３全体の効率が劣化する。
スイッチングアンプ１１０で発生する動作遅延を回路工夫で減らすことは非常に難しい。特に電源回路１０３が大電力出力を行う場合、スイッチングアンプ１１０の最終段のトランジスタサイズは非常に大きくなり、遅延時間が大きくなる。これは、トランジスタを駆動する入力バッファ回路には１段ごとに動作遅延があり、大きなトランジスタを駆動するには入力バッファ回路を多段に縦列接続する必要が有るためである。
一方、非特許文献２に関しても、非特許文献１と同様の問題が発生する懸念がある。その原因は、電流検出器７０３と、増幅器７０５、７０７と、加算器７０６と、ＰＷＭ変調器７０８と、スイッチングアンプ７０９と、インダクタ７１０で発生する動作遅延により、スイッチングアンプ７０９の動作がリニアアンプ７０２の動作に追従できなくなるためである。ところで、非特許文献２には、増幅器７０４と加算器７０６を用いた増幅経路により、インダクタ７１０などの遅延を補正する機能を有するとある。しかし、非特許文献２に記載された電源回路は時間遅延の補正量を調整する機構を持たないため、動作遅延を補正する効果は薄い。
本発明の目的は、スイッチングアンプとリニアアンプの動作の誤差を矯正すること、換言すれば、スイッチングアンプとリニアアンプとを理想に近い状態で連動させることが可能な電源回路および電源制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の電源回路は、入力信号を所定の設定時間だけ遅延させるとともに増幅する第１増幅手段と、第１増幅手段の出力信号の電流値を検出する電流検出手段と、電流検出手段の出力信号と入力信号とに基づいてパルス信号を生成する予測信号生成手段と、パルス信号を増幅する第２増幅手段と、第１増幅手段の出力信号と第２増幅手段の出力信号とを電流合成して出力する信号出力手段とを備え、設定時間は、電流検出手段と予測信号生成手段と第２増幅手段で発生する遅延時間の影響を低減する時間である。
本発明の電源制御方法は、入力信号を所定の設定時間だけ遅延させるとともに増幅して出力し、遅延されるとともに増幅された信号の電流値を検出し、検出された電流値と入力信号とに基づいてパルス信号を生成し、パルス信号を増幅し、遅延されるとともに増幅された信号とパルス信号を増幅した信号とを電流合成して出力し、さらに、設定時間は、電流値の検出とパルス信号の生成とパルス信号の増幅で発生する遅延時間の影響を低減する時間である。
【発明の効果】
【０００６】
本発明によれば、スイッチングアンプとリニアアンプを併用する電源回路において、スイッチングアンプとリニアアンプの動作の誤差を矯正すること、換言すれば、スイッチングアンプとリニアアンプとを理想に近い状態で連動させることが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る電源回路の構成例を示すブロック図である。
【図２】図１に示す予測信号生成回路の構成例を示すブロック図である。
【図３】図２に示すアナログデジタル変換器の構成例を示すブロック図である。
【図４】図１に示すスイッチングアンプの構成例を示すブロック図である。
【図５】本発明の第２の実施形態に係る高周波電力増幅器の構成例を示すブロック図である。
【図６】非特許文献１に記載の高周波電力増幅器（ポーラ変調型電力増幅器）の構成図である。
【図７】非特許文献２に記載の電源回路の構成図である。
【発明を実施するための形態】
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る電源回路２０１の構成例を示すブロック図である。電源回路２０１は、信号入力端子２０２と、遅延器２０３と、リニアアンプ２０４（第１増幅器）と、電流検出器２０５と、予測信号生成回路２０６と、スイッチングアンプ２０７（第２増幅器）と、信号出力端子２０８と、を備える。
信号入力端子２０２は、増幅対象の信号を入力する。
遅延器２０３は、信号入力端子２０２から入力した信号を設定された時間分遅延させて出力する。
リニアアンプ２０４は、遅延器２０３の出力信号を増幅して、信号出力端子２０８へと出力する。
電流検出器２０５は、リニアアンプ２０４が信号出力端子２０８へ出力した信号の電流値を検出し、検出結果を予測信号生成回路２０６へ出力する。
予測信号生成回路２０６は、電流検出器２０５が検出したリニアアンプ２０４の出力電流を示す信号と信号入力端子２０２から入力した信号とに基づいてパルス信号（例えば、１ビットのパルス信号）を生成する。
スイッチングアンプ２０７は、予測信号生成回路２０６が出力したパルス信号を増幅し、リニアアンプ２０４の出力信号と電流合成して出力端子２０８へ出力する。
ここで、電源回路２０１において、電流検出器２０５と予測信号生成回路２０６とスイッチングアンプ２０７とからなる増幅経路の動作について説明する。
まず、信号出力端子２０８の外に何らかの負荷（例えば、抵抗）が付いている状態を考える。電力効率を向上させるためには、信号出力端子２０８から出力する電流をなるべくスイッチングアンプ２０７から供給する必要がある。ここで、信号出力端子２０８から出力する電流は、リニアアンプ２０４とスイッチングアンプ２０７の出力電流の合計である。そして、リニアアンプ２０４は電圧源として動作し、信号出力端子２０８の電圧を所望の値にする。
信号出力端子２０８の電圧を所望の値にするのに必要な出力電流（信号出力端子２０８から外への出力電流）に対してスイッチングアンプ２０７の出力電流が小さいときは、リニアアンプ２０４が不足分の電流を供給する。一方、信号出力端子２０８の電圧を所望の値にするのに必要な出力電流に対してスイッチングアンプ２０７の出力電流が大きいときは、リニアアンプ２０４が過剰分の電流を吸収する。
したがって、スイッチングアンプ２０７の出力電流が信号出力端子２０８から出力するべき電流に対して不足であるか過剰であるかを知るには、リニアアンプ２０４の出力電流を監視すれば良いことになる。図１の回路では、リニアアンプ２０４の出力電流を監視することで、スイッチングアンプ２０７の出力電流の過不足を判断し、スイッチングアンプ２０７の制御信号を調整している。
ところで、［発明が解決しようとする課題］で説明した電源回路１０３（非特許文献１）の場合と同様に、上記増幅経路において時間遅延がなければ、予測信号生成回路２０６において理想的なパルス信号（スイッチング周波数が高いパルス信号）を生成することが可能となる。しかしながら、図６に示す電源回路１０３の場合と同様に、この時間遅延を無くすこと自体は非常に困難である。
そこで、本実施形態では、リニアアンプ２０４の出力タイミングを予測信号生成回路２０６の処理開始タイミングに対して相対的に遅らせるとともに、予測信号生成回路２０６においてリニアアンプ２０４の出力電流を先読みしてパルス信号の生成を実行する。すなわち、本実施形態では、遅延時間自体を無くすのでなく、上記の構成により、スイッチングアンプ２０７の出力電流とリニアアンプ２０４の出力電流とを同期させ、結果として、上記増幅経路での時間遅延の影響を無くしている。
具体的には、電源回路２０１において、信号入力端子２０２から予測信号生成回路２０６に至る経路において、フィードフォワード回路を形成している。このフィードフォワード回路と遅延器２０３とを一緒に使用することによって、予測信号生成回路２０６は、リニアアンプ２０４の出力電流を先読みすることが可能となる。リニアアンプ２０４の出力電流を先読みすることによって、上記増幅経路の時間遅延の影響を低減することができる。
図２は、図１に示す予測信号生成回路２０６の構成例を示すブロック図である。予測信号生成回路２０６は、アナログデジタル変換器３０１と、増幅器３０２（第３増幅器）と、減算器３０３（第１減算器）と、増幅器３０４（第４増幅器）と、加算器３０５と、コンパレータ３０６と、を備える。
アナログデジタル変換器３０１は、信号入力端子２０２からの入力信号をデジタル信号に変換して出力する。
増幅器３０２は、信号入力端子２０２からの入力信号の振幅を調整して出力する。
減算器３０３は、アナログデジタル変換器３０１の出力信号から増幅器３０２の出力信号を引いて出力する。
増幅器３０４は、減算器３０３の出力信号の振幅を調整して出力する。
加算器３０５は、増幅器３０４の出力信号と電流検出器２０５の出力信号の和を計算して出力する。
コンパレータ３０６は、加算器３０５の出力信号を入力し、Ｈｉｇｈ−Ｌｏｗ判定して１ビット信号をスイッチングアンプ２０７へ出力する。なお、コンパレータ３０６は、例えば、入力信号の正負判定（たとえば、入力信号がゼロ以上か否かの判定）のみを行う１ビット量子化器とすることができる。あるいは、コンパレータ３０６は、ヒステリシスコンパレータ（第１ヒステリシスコンパレータ）とすることもできる。ヒステリシスコンパレータは、直前の出力状態を保持する機能と所定の第１ヒステリシス幅（Ｖ＿ｈｙｓ１）とを有する。ヒステリシスコンパレータにおいて、直前の出力状態がＬｏｗの時は入力信号が＋（Ｖ＿ｈｙｓ１／２）以上になったときに出力がＨｉｇｈに反転し、一方、直前の出力状態がＨｉｇｈの時は入力信号が−（Ｖ＿ｈｙｓ１／２）以下になったときに出力がＬｏｗに反転する。
図３は、図２に示すアナログデジタル変換器３０１の構成例を示すブロック図である。アナログデジタル変換器３０１は、減算器４０１（第２減算器）、４０６（第３減算器）と、増幅器４０２（第５増幅器）、４０４（第７増幅器）、４０５（第６増幅器）と、積分器４０３と、ヒステリシスコンパレータ４０７（第２ヒステリシスコンパレータ）と、を備える。
減算器４０１は、増幅器４０４の出力信号から、信号入力端子２０２からの入力信号を引いた信号を、増幅器４０２へと出力する。
増幅器４０２は、減算器４０１からの出力信号を増幅し、積分器４０３へと出力する。
積分器４０３は、増幅器４０２からの出力信号を時間積分し、減算器４０６へ出力する。
増幅器４０５は、信号入力端子２０２からの入力信号を増幅し、減算器４０６へ出力する。
減算器４０６は、増幅器４０５の出力信号から積分器４０３の出力信号を引いた値を、ヒステリシスコンパレータ４０７へと出力する。
ヒステリシスコンパレータ４０７は入力信号の正負判定をして出力する。ヒステリシスコンパレータ４０７は、直前の出力状態を保持する機能と所定の第２ヒステリシス幅（Ｖ＿ｈｙｓ２）とを有する。ヒステリシスコンパレータ４０７において、直前の出力状態がＬｏｗの時は入力信号が＋（Ｖ＿ｈｙｓ２／２）以上になったときに出力がＨｉｇｈに反転し、一方、直前の出力状態がＨｉｇｈの時は入力信号が−（Ｖ＿ｈｙｓ２／２）以下になったときに出力がＬｏｗに反転する。
増幅器４０４は、ヒステリシスコンパレータ４０７の出力信号を増幅し、減算器４０１へ出力する。
同時に、ヒステリシスコンパレータ４０７の出力信号は減算器３０３へ出力される。
図４は、図１に示すスイッチングアンプ２０７の構成例を示すブロック図である。スイッチングアンプ２０７は、スイッチング素子５０１と、ローパスフィルタ５０２と、を備える。
スイッチング素子５０１は、予測信号生成回路２０６の出力信号を増幅して出力する。
ローパスフィルタ５０２は、スイッチング素子５０１の出力信号から高周波のノイズ成分を取り除き、リニアアンプ２０４の出力信号と電流合成して出力端子２０８へ出力する。
以上説明した第１の実施形態では、リニアアンプ２０４の出力タイミングを予測信号生成回路２０６の処理開始タイミングに対して相対的に遅らせるとともに、予測信号生成回路２０６においてリニアアンプ２０４の出力電流を先読みしてパルス信号の生成を実行する。すなわち、本実施形態では、遅延時間自体を無くすのでなく、上記の構成により、スイッチングアンプ２０７の出力電流とリニアアンプ２０４の出力電流とを同期させ、結果として、上記増幅経路での時間遅延の影響を無くしている。従って、スイッチングアンプ２０７とリニアアンプ２０４の動作の誤差（処理時間の誤差）が矯正される。換言すれば、電源回路２０１は、スイッチングアンプ２０７とリニアアンプ２０４とを理想に近い状態で連動させることができる。これにより、電源回路２０１は、高速な信号を高い電力効率で増幅することが可能となる。
なお、遅延器２０３で発生させる遅延時間を、例えば、電流検出器２０５と予測信号生成回路２０６とスイッチングアンプ２０７で発生する遅延時間の合計からリニアアンプ２０４で発生する遅延時間を引いた値と実質的に等しくしてもよい。これにより、より確実且つ容易に、スイッチングアンプ２０７とリニアアンプ２０４の動作の誤差（処理時間の誤差）を矯正することが可能となる。ここで、電流検出器２０５と予測信号生成回路２０６とスイッチングアンプ２０７とリニアアンプ２０４で発生する各遅延時間は、各回路の仕様値やシミュレーション結果に基づいて算出することができる。そして、遅延器２０３の遅延時間を、その算出結果に合わせればよい。例えば、設計段階の部品選定時において、該遅延時間を固定的に有する遅延器を選択してもよい。または、プログラムや回路により電気的に遅延量を設定できる遅延器を用いる場合は、例えば、起動時等に設定すればよい。あるいは、ディップスイッチ等により機械的に遅延量を設定できる遅延器を用いる場合、例えば、出荷時に設定することができる。もちろん、遅延器２０３への遅延時間の設定は、設計時や出荷時に限定されるものではなく、例えば、運用時にリアルタイムに変更することもできる。例えば、コンピュータ回路（図１において不図示）が、周囲環境と各遅延時間との関係を定めたテーブルをサーチして現在の環境に即した最適な遅延量に逐次変更する構成であってもよい。
なお、遅延器２０３とリニアアンプ２０４とを合わせて１つの増幅器としてもよい。また、増幅器内で遅延器２０３とリニアアンプ２０４との配置は入れ換わってもよい。すなわち、リニアアンプ２０４は信号入力端子２０２から入力された信号を増幅して遅延器２０３へ出力し、遅延器２０３はリニアアンプ２０４から入力された信号を設定された時間分遅延させて信号出力端子２０８へ出力するようにしてもよい。この場合、予測信号生成回路２０６は、遅延器２０３が出力する電流を検出して信号生成を行ってもよい。
［第２の実施形態］
図５は、本発明の第２の実施形態に係る高周波電力増幅器６００の構成例を示すブロック図である。高周波電力増幅器６００は、高周波変調信号入力端子６０１と、高周波電力増幅器６０２と、高周波変調信号出力端子６０３と、電源回路２０１と、を備える。
高周波電力増幅器６００においては、振幅変調や位相変調が施された高周波変調信号が、高周波変調信号入力端子６０１を介して高周波電力増幅器６０２へ入力される。一方、高周波変調信号入力端子６０１から入力された高周波変調信号のうちの振幅変調信号が、信号入力端子２０２を介して電源回路２０１へ入力される。
信号入力端子２０２から入力された信号は、電源回路２０１で高効率に増幅され、信号出力端子２０８から高周波電力増幅器６０２の電源として供給される。
高周波電力増幅器６０２は、高周波変調信号入力端子６０１から入力された信号を増幅し、増幅された信号を高周波変調信号出力端子６０３へ出力する。
以上説明した第２の実施形態において、図５に示す高周波電力増幅器６００は、第１の実施形態で説明した電源回路２０１を電源として利用したポーラ変調型電力増幅器である。前述したとおり、電源回路２０１は、高速な信号を高効率に増幅することができる。従って、このような電源回路２０１を電源として採用する高周波電力増幅器６００は、広帯域幅の高周波変調信号を高効率に増幅することができる。
なお、以上説明した第２の実施形態において、信号入力端子２０２から入力される入力信号を、振幅変調が掛かっていない振幅一定の信号に置き換えることもできる。この場合、高周波電力増幅器６０２に対して常に電源電圧で飽和する動作をさせればよい。こうすることで、振幅変調の掛かった信号が高周波変調信号出力端子６０３から出力される。
また、電源回路２０１で信号を増幅する際に発生する時間遅延を補正するために、高周波変調信号入力端子６０１から入力される信号を、信号入力端子２０２から入力される振幅変調信号に比べて遅延させることもできる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１０年１２月２日に出願された日本出願特願２０１０−２６９２５３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０００９】
１０１  高周波変調信号入力端子
１０２  振幅信号入力端子
１０３  電源回路
１０４  高周波電力増幅器
１０５  高周波変調信号出力端子
１０６  リニアアンプ
１０７  減算器
１０８  電流検出抵抗
１０９  ヒステリシスコンパレータ
１１０  スイッチングアンプ
１１１  インダクタ
１１２  電力供給端子
２０１  電源回路
２０２  信号入力端子
２０３  遅延器
２０４  リニアアンプ
２０５  電流検出器
２０６  予測信号生成回路
２０７  スイッチングアンプ
２０８  信号出力端子
３０１  アナログデジタル変換器
３０２、３０４、４０２、４０４、４０５  増幅器
３０３、４０１、４０６  減算器
３０５  加算器
３０６  コンパレータ
４０３  積分器
４０７  ヒステリシスコンパレータ
５０１  スイッチング素子
５０２  ローパスフィルタ
６００  高周波電力増幅器
６０１  高周波変調信号入力端子
６０２  高周波電力増幅器
６０３  高周波変調信号出力端子
７０１  信号入力端子
７０２  リニアアンプ
７０３  電流検出器
７０４、７０５、７０７  増幅器
７０６  加算器
７０８  ＰＷＭ変調器
７０９  スイッチングアンプ
７１０  インダクタ
７１１  信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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