(57)【要約】  第１の電極（３）と、第１の電極（３）の上方に形成された真性の第１の化合物半導体層（１）と、第１の化合物半導体層（１）上に形成され、第１の化合物半導体層（１）よりもバンドギャップが小さい第２の化合物半導体層（２）と、第２の化合物半導体層（２）の上方に形成された第２の電極（４）と、が設けられている。
2012127567.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された第２の電極と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第１の化合物半導体層の窒化物半導体は、ＡｌＮであることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記第１の化合物半導体層の窒化物半導体は、ＡｌＧａＮであることを特徴とする請求項２に記載の化合物半導体装置。
【請求項５】
前記第１の電極と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
前記第２の化合物半導体層の少なくとも一部がｐ型にドープされていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項８】
導電性基板と、
前記導電性基板の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい電子走行層としての第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、
を有し、
前記導電性基板と前記ドレイン電極とが互いに接続されていることを特徴とする化合物半導体装置。
【請求項９】
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項８に記載の化合物半導体装置。
【請求項１０】
前記第１の化合物半導体層の窒化物半導体は、ＡｌＮであることを特徴とする請求項９に記載の化合物半導体装置。
【請求項１１】
前記第１の化合物半導体層の窒化物半導体は、ＡｌＧａＮであることを特徴とする請求項９に記載の化合物半導体装置。
【請求項１２】
前記導電性基板と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする請求項８に記載の化合物半導体装置。
【請求項１３】
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする請求項１２に記載の化合物半導体装置。
【請求項１４】
前記第２の化合物半導体層の少なくとも一部がｐ型にドープされていることを特徴とする請求項８に記載の化合物半導体装置。
【請求項１５】
第１の電極の上方に真性の第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層の上方に第２の電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１６】
前記第２の化合物半導体層は、電子走行層であり、
前記第２の電極は、ソース電極、ゲート電極、及びドレイン電極であり、
前記第２の化合物半導体層を形成する工程と前記第２の電極を形成する工程との間に、前記第２の化合物半導体層の上方に電子供給層を形成する工程を有することを特徴とする請求項１５に記載の化合物半導体装置の製造方法。
【請求項１７】
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項１５に記載の化合物半導体装置の製造方法。
【請求項１８】
前記第１の化合物半導体層を形成する工程の前に、
前記第１の電極の上方に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を形成する工程を有することを特徴とする請求項１５に記載の化合物半導体装置の製造方法。
【請求項１９】
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成され、ＧａＮ層が電子走行層として機能する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。【０００３】
その一方で、Ｓｉ系の電界効果トランジスタには必然的にボディダイオードが存在する。ボディダイオードは逆並列となるようにトランジスタに接続されており、短時間のダイ電圧（サージ）が発生した場合でもアバランシェ崩壊を起こすことによって十分なサージ耐性を有している。しかし、ＧａＮ系のＨＥＭＴには、このようなボディダイオードが必然的には存在せず、サージが発生した場合に故障等が生じ得る。従来、サージ対策素子としては、バリスタ及びＲＣサージ吸収回路等が用いられている。【０００４】
しかしながら、これらサージ対策素子には大きな容量が寄生しているため、発熱が大きくなったり、ＨＥＭＴの動作が遅くなったりする。大きな発熱は動作効率の低下に繋がり、ＨＥＭＴの動作速度の遅延はスイッチング素子におけるスイッチングロスに繋がる。また、ＨＥＭＴの通常の動作時にこれらの素子に貫通電流が流れやすいため、消費電力が大きくなってしまう。更に、ＨＥＭＴの動作速度がこれらサージ対策素子よりも速いため、サージ対策素子を用いても、サージ対策素子が動作する前にＨＥＭＴに電流が流れることがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２５２５５２号公報
【特許文献２】特開２００９−１６４１５８号公報
【特許文献３】特開２００９−４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、寄生容量の増加を抑えながらサージの影響を抑制することができる化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、第１の電極と、前記第１の電極の上方に形成された真性の第１の化合物半導体層と、前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層と、前記第２の化合物半導体層の上方に形成された第２の電極と、が設けられている。【０００８】
化合物半導体装置の他の一態様には、導電性基板と、前記導電性基板の上方に形成された真性の第１の化合物半導体層と、前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい電子走行層としての第２の化合物半導体層と、前記第２の化合物半導体層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、が設けられている。前記導電性基板と前記ドレイン電極とが互いに接続されている。【０００９】
化合物半導体装置の製造方法の一態様では、第１の電極の上方に真性の第１の化合物半導体層を形成し、前記第１の化合物半導体層上に、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層を形成する。また、前記第２の化合物半導体層の上方に第２の電極を形成する。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、真性の第１の化合物半導体層及び第２の化合物半導体層のバンドギャップの関係が適切なものとなっているため、寄生容量の増加を抑制しつつサージの影響を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２Ａ】図２Ａは、電圧が印加されていないときの伝導帯を示す図である。
【図２Ｂ】図２Ｂは、所定の電圧が印加されているときの伝導帯を示す図である。
【図３】図３は、電極間電圧と容量との関係を示す図である。
【図４】図４は、スイッチング回路の構成の例を示す図である。
【図５】図５は、スイッチング回路の動作の例を示す図である。
【図６】図６は、第１の実施形態の変形例を示す断面図である。
【図７】図７は、第１の実施形態の他の変形例を示す断面図である。
【図８Ａ】図８Ａは、サージ対策素子を製造する方法を示す断面図である。
【図８Ｂ】図８Ｂは、図８Ａに引き続き、サージ対策素子を製造する方法を示す断面図である。
【図９】図９は、ＭＯＣＶＤ装置の構成を示す図である。
【図１０】図１０は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１１】図１１は、第２の実施形態に係る化合物半導体装置の構造を示す平面図である。
【図１２Ａ】図１２Ａは、第２の実施形態に係る化合物半導体装置を製造する方法を示す断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａに引き続き、化合物半導体装置を製造する方法を示す断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂに引き続き、化合物半導体装置を製造する方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置（サージ対策素子）の構造を示す断面図である。
【００１４】
第１の実施形態に係るサージ対策素子１０では、図１に示すように、電極３の上方に真性の化合物半導体層１が形成され、化合物半導体層１上に、化合物半導体層１よりもバンドギャップが小さい化合物半導体層２が形成され、化合物半導体層２の上方に電極４が形成されている。例えば、化合物半導体層１はＡｌＮ又はＡｌＧａＮを含み、化合物半導体層２はＧａＮを含む。例えば、化合物半導体層１は化合物半導体層２よりも薄く、化合物半導体層１の厚さは１ｎｍ〜１０００ｎｍ程度であり、化合物半導体層２の厚さは１０ｎｍ〜１００００ｎｍ程度である。
【００１５】
このサージ対策素子１０では、電極３及び電極４の間に電圧が印加されていない場合には、図２Ａに示すように、化合物半導体層１及び化合物半導体層２の伝導帯がフェルミレベルよりも高く、化合物半導体層１及び化合物半導体層２が容量絶縁膜として機能する。また、電極４よりも電極３に高い電位が印加されると、化合物半導体層２の伝導帯が下がる。そして、電極４よりも電極３にある値だけ高い電位が印加されると、図２Ｂに示すように、化合物半導体層１及び化合物半導体層２の境界の伝導帯がフェルミレベルまで下がり、化合物半導体層２のみが容量絶縁膜として機能する。つまり、電極３及び電極４の間の電位差がある値に達すると、電極３及び電極４の間の容量の実効距離が急激に減少し、サージ耐量が増大する。
【００１６】
例えば、図３に示すように、電極３及び電極４の間の電位差（電極間電圧）がある閾値（約５５０Ｖ）未満であれば、電極３及び電極４の間の容量は極めて小さい。一方、電極３及び電極４の間の電位差が閾値以上となると、電極３及び電極４の間の容量が急激に増加し、サージ耐量が増大する。
【００１７】
サージ対策素子１０は、例えば、図４に示すように、スイッチング回路のスイッチング素子として用いられるＨＥＭＴ１１に接続して用いることができる。すなわち、電源電圧が供給される端子と接地端子との間に接続されたＨＥＭＴ１１のドレインにサージ対策素子１０の電極３を接続し、ソースに電極４を接続すればよい。このように構成されたスイッチング回路では、図５に示すように、スイッチング素子であるＨＥＭＴ１１のオン及びオフが繰り返される。オンからオフへの切り替えの際に、スイッチング回路に寄生しているインダクタ１２の影響でサージが発生するが、ＨＥＭＴ１１の動作速度に劣ることなく、速やかにサージ対策素子１０の容量が増加する。従って、サージの発生に伴う信号波形のなまりを抑制することができる。
【００１８】
このように、第１の実施形態によれば、ＨＥＭＴ１１の通常動作時では、サージ対策素子１０に電流が流れにくく、発熱及び消費電力の増大を抑制することができる。従って、ＨＥＭＴ１１を高効率で動作させることができる。また、ＨＥＭＴ１１の高速動作を維持することも可能である。更に、過大なサージが流入した場合には、ＨＥＭＴ１１を適切に保護することができる。
【００１９】
なお、化合物半導体層２の少なくとも一部がｐ型にドープされていることが好ましい。ｐ型の不純物がドープされていると、より高い耐圧を得ることができるためである。
【００２０】
なお、図６に示すように、電極３と化合物半導体層１との間に、化合物半導体層１よりもバンドギャップが小さい化合物半導体層５が形成されていてもよい。例えば、化合物半導体層５はｎ型又は真性のＧａＮを含む。また、例えば、化合物半導体層５の厚さは１ｎｍ〜５０００ｎｍ程度である。化合物半導体層５の厚さと不純物濃度分布に応じて、サージ対策素子の容量が急激に変化する電極間電圧、動作速度等を調整することができる。
【００２１】
また、図７に示すように、電極３として、導電性基板３ａ、導電性バッファ層３ｂ、及びコンタクト層３ｃを含む積層体が用いられてもよく、電極４として、コンタクト層４ａ及び金属膜４ｂの積層体が用いられてもよい。導電性基板３ａは、例えば導電性Ｓｉ基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等である。導電性基板３ａには、例えばｎ型の不純物がドープされている。例えば、導電性バッファ層３ｂはｎ型のＡｌＮ又はＡｌＧａＮを含み、コンタクト層３ｃはｎ型のＧａＮを含む。また、例えば、導電性バッファ層３ｂは１ｎｍ〜１０００ｎｍ程度であり、コンタクト層３ｃの厚さは１ｎｍ〜５０００ｎｍ程度である。例えば、コンタクト層４ａはｎ型のＧａＮを含み、その厚さは１ｎｍ〜５０００ｎｍ程度である。また、金属膜４ｂは、例えば、厚さが２０ｎｍ程度のＴａ膜、及びその上の厚さが２００ｎｍ程度のＡｌ膜の積層体を含む。なお、図７に示す例では、図６に示す例のように化合物半導体層５が設けられているが、図１に示す例のように化合物半導体層５が設けられていなくてもよい。
【００２２】
次に、図７に示すサージ対策素子を製造する方法について説明する。図８Ａ〜図８Ｂは、サージ対策素子を製造する方法を工程順に示す断面図である。
【００２３】
先ず、図８Ａに示すように、導電性基板３ａ上に、導電性バッファ層３ｂ、コンタクト層３ｃ、化合物半導体層５、化合物半導体層１、化合物半導体層２、及びコンタクト層４ａを、例えば有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により形成する。これらを分子線エピタキシー（ＭＢＥ：molecular beam epitaxy）法により形成してもよい。
【００２４】
ここで、ＭＯＣＶＤ装置について説明する。図９は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管１４０の周囲に高周波コイル１４１が配置され、反応管１４０の内側に基板１２０を載置するためのカーボンサセプタ１４２が配置されている。反応管１４０の上流端（図９中の左側の端部）に、２本のガス導入管１４４及び１４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管１４４からＮソースガスとしてＮＨ３ガスが導入され、ガス導入管１４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）等の有機ＩＩＩ族化合物原料が導入される。基板１２０上で結晶成長が行われ、余剰のガスはガス排出管１４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管１４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
【００２５】
これらの形成の際には、形成しようとする層の種類に応じて、Ａｌ源であるＴＭＡガス及びＧａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。更に、ｎ型不純物を含有させる場合には、例えばＳｉを含むガス、例えばＳｉＨ４ガスを所定の流量で原料ガスに添加し、上記の各濃度範囲内の所定値となるようにＳｉをドーピングする。
【００２６】
ＡｌＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム（ＴＭＡ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：１０〜５０００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２７】
ＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：１０〜１００００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
ＡｌＧａＮ層としてＡｌ０．２５Ｇａ０．７５Ｎ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：２０ｓｌｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２８】
ｎ型のＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ３）の流量：１０〜１００００ｓｃｃｍ、
ｎ型不純物：シラン（ＳｉＨ４）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２９】
コンタクト層４ａを形成した後には、コンタクト層４ａ上に金属膜４ｂを形成する。金属膜４ｂは、例えばスパッタ法により形成することができる。
【００３０】
このようにして図７に示すサージ対策素子を製造することができる。図１に示すサージ対策素子、及び図６に示すサージ対策素子も、同様の処理により製造することができる。
【００３１】
（第２の実施形態）
次に、第２の実施形態について説明する。図１０は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。この化合物半導体装置には、ＧａＮ系ＨＥＭＴ及びサージ対策素子が含まれている。
【００３２】
第２の実施形態に係る化合物半導体装置では、図１０に示すように、導電性基板２３ａ上に、導電性バッファ層２３ｂ、コンタクト層２３ｃ、ＧａＮ層２５、真性のＡｌＮ層２１、ＧａＮ層２２、及びｎ型のＡｌＧａＮ層２６が形成されている。また、ＡｌＧａＮ層２６上にゲート電極２４ｇが形成されている。ＡｌＧａＮ層２６上には、平面視でゲート電極２４ｇを間に挟むようにしてソース電極２４ｓ及びドレイン電極２４ｄも形成されている。
【００３３】
導電性基板２３ａは、例えば導電性Ｓｉ基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等である。導電性基板２３ａには、例えばｎ型の不純物がドープされている。例えば、導電性バッファ層２３ｂはｎ型のＡｌＮ又はＡｌＧａＮを含み、その厚さは１ｎｍ〜１０００ｎｍ程度である。例えば、コンタクト層２３ｃはｎ型のＧａＮを含み、その厚さは１ｎｍ〜５０００ｎｍ程度である。例えば、ＧａＮ層２５の厚さは１ｎｍ〜５０００ｎｍ程度であり、ＡｌＮ層２１の厚さはｎｍ〜１０００ｎｍ程度であり、ＧａＮ層２２の厚さは１０ｎｍ〜１００００ｎｍ程度であり、ＡｌＧａＮ層２６の厚さは１ｎｍ〜２００ｎｍ程度である。ゲート電極２４ｇは、例えば、厚さが３０ｎｍ程度のＮｉ膜、及びその上の厚さが４００ｎｍ程度のＡｕ膜の積層体を含む。ソース電極２４ｓ及びドレイン電極２４ｄは、例えば、厚さが２０ｎｍ程度のＴａ膜、及びその上の厚さが２００ｎｍ程度のＡｌ膜の積層体を含む。また、ドレイン電極２４ｄは導電性基板２３ａに接続される。
【００３４】
このように構成された化合物半導体装置では、ＧａＮ層２２がＨＥＭＴの電子走行層として機能し、ＡｌＧａＮ層２６が電子供給層として機能する。また、ＡｌＮ層２１が、第１の実施形態に係るサージ対策素子１０の化合物半導体層１と同様に機能し、ＧａＮ層２２が、第１の実施形態に係るサージ対策素子１０の化合物半導体層２と同様に機能する。
【００３５】
従って、第２の実施形態に係る化合物半導体装置に含まれるＨＥＭＴは、サージ対策素子の作用により、高速で適切な動作を行うことができる。
【００３６】
図１１に示すように、このような積層構造は、シリコン窒化膜等のパッシベーション膜２７により覆われている。ゲート電極２４ｇはゲートパッド２８ｇに接続され、ソース電極２４ｓはソースパッド２８ｓに接続され、ドレイン電極２４ｄはドレインパッド２８ｄに接続されている。ゲートパッド２８ｇ、ソースパッド２８ｓ、及びドレインパッド２８ｄはパッシベーション膜２７から露出しており、これらにボンディングワイヤ又は端子等が接続される。また、トランジスタ領域２９には、図１０に示すＨＥＭＴが配置されている。
【００３７】
なお、ＡｌＮ層２１の代わりにＡｌＧａＮ層が形成されていてもよい。また、ＧａＮ層２２とＡｌＧａＮ層２６との間に、スペーサ層として真性のＡｌＧａＮ層が形成されていてもよい。
【００３８】
また、ＧａＮ層２２の少なくとも一部がｐ型にドープされていることが好ましい。ｐ型の不純物がドープされていると、より高い耐圧を得ることができるためである。
【００３９】
次に、第２の実施形態に係る化合物半導体装置を製造する方法について説明する。図１２Ａ〜図１２Ｃは、サージ対策素子を製造する方法を工程順に示す断面図である。
【００４０】
先ず、図１２Ａに示すように、導電性基板２３ａ上に、導電性バッファ層２３ｂ、コンタクト層２３ｃ、ＧａＮ層２５、真性のＡｌＮ層２１、ＧａＮ層２２、及びｎ型のＡｌＧａＮ層２６を、例えばＭＯＣＶＤ法により形成する。これらをＭＢＥ法により形成してもよい。
【００４１】
ＡｌＧａＮ層２６を形成した後には、図１２Ｂに示すように、ＡｌＧａＮ層２６上にソース電極２４ｓ及びドレイン電極２４ｄを形成する。ソース電極２４ｓ及びドレイン電極２４ｄは、例えばリフトオフ法により形成することができる。つまり、ソース電極２４ｓを形成する予定の領域を開口する開口部及びドレイン電極２４ｄを形成する予定の領域を開口する開口部が形成されたレジストパターンを形成し、Ｔａ膜及びＡｌ膜を例えばスパッタ法により形成し、レジストパターンをその上のＴａ膜及びＡｌ膜と共に除去すればよい。
【００４２】
ソース電極２４ｓ及びドレイン電極２４ｄを形成した後には、図１２Ｃに示すように、ＡｌＧａＮ層２６上に、平面視でソース電極２４ｓ及びドレイン電極２４ｄに挟まれるようにしてゲート電極２４ｇを形成する。ゲート電極２４ｇは、例えばソース電極２４ｓ寄りに形成する。ゲート電極２４ｇは、例えばリフトオフ法により形成することができる。つまり、ゲート電極２４ｇを形成する予定の領域を開口する開口部が形成されたレジストパターンを形成し、Ｎｉ膜及びＡｕ膜を例えば蒸着法により形成し、レジストパターンをその上のＮｉ膜及びＡｕ膜と共に除去すればよい。
【００４３】
このようにして第２の実施形態に係る化合物半導体装置を製造することができる。なお、導電性基板２３ａ、導電性バッファ層２３ｂ、及びコンタクト層２３ｃの積層体を一つの電極とみなすことも可能である。
【００４４】
第１の実施形態に係るサージ対策素子１０と組み合わせたＨＥＭＴ（化合物半導体装置）、及び第２の実施形態に係る化合物半導体装置は、例えば、スイッチング素子に用いることができる。また、このようなスイッチング素子は、スイッチング電源又は電子機器に用いることができる。更に、これらの化合物半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【産業上の利用可能性】
【００４５】
これらの化合物半導体装置等によれば、寄生容量を低減しながらサージの影響を抑制することができる。
【図１】
2012127567.tif 000003
【図２Ａ】
2012127567.tif 000004
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
2012127567.tif 000009
【図７】
2012127567.tif 000010
【図８Ａ】
2012127567.tif 000011
【図８Ｂ】
2012127567.tif 000012
【図９】
2012127567.tif 000013
【図１０】
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【図１１】
2012127567.tif 000015
【図１２Ａ】
2012127567.tif 000016
【図１２Ｂ】
2012127567.tif 000017
【図１２Ｃ】
2012127567.tif 000018
【手続補正書】
【提出日】平成25年9月3日(2013.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された第２の電極と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第１の電極と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする請求項３に記載の化合物半導体装置。
【請求項５】
導電性基板と、
前記導電性基板の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい電子走行層としての第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、
を有し、
前記導電性基板と前記ドレイン電極とが互いに接続されていることを特徴とする化合物半導体装置。
【請求項６】
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
前記導電性基板と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする請求項５又は６に記載の化合物半導体装置。
【請求項８】
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする請求項７に記載の化合物半導体装置。
【請求項９】
第１の電極の上方に真性の第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層の上方に第２の電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記第２の化合物半導体層は、電子走行層であり、
前記第２の電極は、ソース電極、ゲート電極、及びドレイン電極であり、
前記第２の化合物半導体層を形成する工程と前記第２の電極を形成する工程との間に、前記第２の化合物半導体層の上方に電子供給層を形成する工程を有することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、図７に示すように、電極３として、導電性基板３ａ、導電性バッファ層３ｂ、及びコンタクト層３ｃを含む積層体が用いられてもよく、電極４として、コンタクト層４ａ及び金属膜４ｂの積層体が用いられてもよい。導電性基板３ａは、例えば導電性Ｓｉ基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等である。導電性基板３ａには、例えばｎ型の不純物がドープされている。例えば、導電性バッファ層３ｂはｎ型のＡｌＮ又はＡｌＧａＮを含み、コンタクト層３ｃはｎ型のＧａＮを含む。また、例えば、導電性バッファ層３ｂの厚さは１ｎｍ〜１０００ｎｍ程度であり、コンタクト層３ｃの厚さは１ｎｍ〜５０００ｎｍ程度である。例えば、コンタクト層４ａはｎ型のＧａＮを含み、その厚さは１ｎｍ〜５０００ｎｍ程度である。また、金属膜４ｂは、例えば、厚さが２０ｎｍ程度のＴａ膜、及びその上の厚さが２００ｎｍ程度のＡｌ膜の積層体を含む。なお、図７に示す例では、図６に示す例のように化合物半導体層５が設けられているが、図１に示す例のように化合物半導体層５が設けられていなくてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
導電性基板２３ａは、例えば導電性Ｓｉ基板、導電性ＳｉＣ基板、導電性ＧａＮ基板等である。導電性基板２３ａには、例えばｎ型の不純物がドープされている。例えば、導電性バッファ層２３ｂはｎ型のＡｌＮ又はＡｌＧａＮを含み、その厚さは１ｎｍ〜１０００ｎｍ程度である。例えば、コンタクト層２３ｃはｎ型のＧａＮを含み、その厚さは１ｎｍ〜５０００ｎｍ程度である。例えば、ＧａＮ層２５の厚さは１ｎｍ〜５０００ｎｍ程度であり、ＡｌＮ層２１の厚さは１ｎｍ〜１０００ｎｍ程度であり、ＧａＮ層２２の厚さは１０ｎｍ〜１００００ｎｍ程度であり、ＡｌＧａＮ層２６の厚さは１ｎｍ〜２００ｎｍ程度である。ゲート電極２４ｇは、例えば、厚さが３０ｎｍ程度のＮｉ膜、及びその上の厚さが４００ｎｍ程度のＡｕ膜の積層体を含む。ソース電極２４ｓ及びドレイン電極２４ｄは、例えば、厚さが２０ｎｍ程度のＴａ膜、及びその上の厚さが２００ｎｍ程度のＡｌ膜の積層体を含む。また、ドレイン電極２４ｄは導電性基板２３ａに接続される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
第１の実施形態に係るサージ対策素子１０と組み合わせたＨＥＭＴ（化合物半導体装置）、及び第２の実施形態に係る化合物半導体装置は、例えば、スイッチング素子に用いることができる。また、このようなスイッチング素子は、スイッチング電源又は電子機器に用いることができる。更に、これらの化合物半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
第１の電極と、
前記第１の電極の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された第２の電極と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記第１の化合物半導体層の窒化物半導体は、ＡｌＮであることを特徴とする付記２に記載の化合物半導体装置。
（付記４）
前記第１の化合物半導体層の窒化物半導体は、ＡｌＧａＮであることを特徴とする付記２に記載の化合物半導体装置。
（付記５）
前記第１の電極と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする付記１に記載の化合物半導体装置。
（付記６）
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする付記５に記載の化合物半導体装置。
（付記７）
前記第２の化合物半導体層の少なくとも一部がｐ型にドープされていることを特徴とする付記１に記載の化合物半導体装置。
（付記８）
導電性基板と、
前記導電性基板の上方に形成された真性の第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層よりもバンドギャップが小さい電子走行層としての第２の化合物半導体層と、
前記第２の化合物半導体層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたソース電極、ゲート電極及びドレイン電極と、
を有し、
前記導電性基板と前記ドレイン電極とが互いに接続されていることを特徴とする化合物半導体装置。
（付記９）
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする付記８に記載の化合物半導体装置。
（付記１０）
前記第１の化合物半導体層の窒化物半導体は、ＡｌＮであることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）
前記第１の化合物半導体層の窒化物半導体は、ＡｌＧａＮであることを特徴とする付記９に記載の化合物半導体装置。
（付記１２）
前記導電性基板と前記第１の化合物半導体層との間に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を有することを特徴とする付記８に記載の化合物半導体装置。
（付記１３）
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする付記１２に記載の化合物半導体装置。
（付記１４）
前記第２の化合物半導体層の少なくとも一部がｐ型にドープされていることを特徴とする付記８に記載の化合物半導体装置。
（付記１５）
第１の電極の上方に真性の第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に、前記第１の化合物半導体層よりもバンドギャップが小さい第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層の上方に第２の電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１６）
前記第２の化合物半導体層は、電子走行層であり、
前記第２の電極は、ソース電極、ゲート電極、及びドレイン電極であり、
前記第２の化合物半導体層を形成する工程と前記第２の電極を形成する工程との間に、前記第２の化合物半導体層の上方に電子供給層を形成する工程を有することを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１７）
前記第１の化合物半導体層及び前記第２の化合物半導体層は、窒化物半導体を含有することを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１８）
前記第１の化合物半導体層を形成する工程の前に、
前記第１の電極の上方に、前記第１の化合物半導体層よりもバンドギャップが小さい第３の化合物半導体層を形成する工程を有することを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１９）
前記第３の化合物半導体層が窒化物半導体を含有することを特徴とする付記１８に記載の化合物半導体装置の製造方法。
【国際調査報告】
2012127567.tif 000019
2012127567.tif 000020
2012127567.tif 000021
2012127567.tif 000022