(57)【要約】  上位側ＤＡＣ（２１）および下位側ＤＡＣ（２２）は、バイナリー比率で容量値が重み付けされた複数の容量素子（ｃ１〜ｃ４，ｃ６〜ｃ９）を有し、各容量素子の一端が共通ノードに接続され、他端が第１および第２の電圧のいずれかに選択的に接続されるように構成され、上位側ＤＡＣと下位側ＤＡＣとは結合容量（２３）で結合されている。上位側ＤＡＣ制御回路（７）は、補正制御信号および逐次比較回路（５）から出力されるデジタル信号のいずれかを上位側ＤＡＣに選択的に入力する。下位側ＤＡＣ（２２）は、一端が共通ノードに接続され、他端が逐次比較回路（５）から上位側ＤＡＣ（２１）に出力されるデジタル信号の上位ビットに応じて第１および第２の電圧のいずれかに選択的に接続される可変容量素子（ｃｔ１，ｃｔ２）を少なくとも一つ有する。
2012153372.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、
バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第１の共通ノードに接続され、他端が入力された第１のデジタル信号の各ビットに応じて第１および第２の電圧のいずれかに選択的に接続されるように構成された上位側ＤＡＣと、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第２の共通ノードに接続され、他端が入力された第２のデジタル信号の各ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続されるように構成された下位側ＤＡＣと、前記第１の共通ノードと前記第２の共通ノードとを接続する結合容量とを有する容量ＤＡＣと、
前記アナログ入力電圧と前記容量ＤＡＣで生成した電圧との大小を比較する比較器と、
前記比較器の比較結果を受けて前記デジタル値をＭＳＢから順に決定するとともに、当該デジタル値の上位ビットを第３のデジタル信号、および下位ビットを前記第２のデジタル信号として、それぞれ出力する逐次比較回路と、
補正制御信号および前記第３のデジタル信号のいずれかを前記第１のデジタル信号として前記上位側ＤＡＣに選択的に入力する上位側ＤＡＣ制御回路と、を備え、
前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が前記第３のデジタル信号の上位ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続される可変容量素子を少なくとも一つ有する
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
請求項１に記載の逐次比較型ＡＤ変換器において、
前記上位側ＤＡＣは、容量値が前記上位側ＤＡＣにおける前記複数の容量素子のうち最下位ビットに対応する容量素子の容量値と等しく、一端が前記第１の共通ノードに接続され、他端が入力された補正制御信号に応じて前記第１および第２の電圧のいずれかに選択的に接続されるダミー容量素子を有する
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項３】
請求項１および２のいずれか一つに記載の逐次比較型ＡＤ変換器において、
前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が接地された第２の可変容量素子を有する
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項４】
請求項２に記載の逐次比較型ＡＤ変換器において、
前記補正制御信号の生成、前記可変容量素子の容量値の調整、および前記上位側ＤＡＣ制御回路の制御を行う補正制御部を備え、
前記補正制御部は、前記上位側ＤＡＣに所定値を入力した状態で前記容量ＤＡＣで所定電圧をサンプリングした場合に得られる第１のＡＤ変換値と、前記上位側ＤＡＣにおける補正対象の容量素子の他端を前記第１の電圧に接続するとともに当該容量素子よりも下位ビットの容量素子および前記ダミー容量素子の他端を前記第２の電圧に接続した状態で前記容量ＤＡＣで前記所定電圧をサンプリングした後、前記補正対象の容量素子の他端を前記第２の電圧に接続するとともに当該容量素子よりも下位ビットの容量素子および前記ダミー容量素子の他端を前記第１の電圧に接続した状態で前記下位側ＤＡＣを動作させて得られる第２のＡＤ変換値とを測定し、前記第１のＡＤ変換値と前記第２のＡＤ変換値とが等しくなるように、前記可変容量素子の容量値を調整する
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項５】
請求項３に記載の逐次比較型ＡＤ変換器において、
前記補正制御信号の生成、前記可変容量素子および前記第２の可変容量素子の各容量値の調整、および前記上位側ＤＡＣ制御回路の制御を行う補正制御部を備え、
前記補正制御部は、前記上位側ＤＡＣに所定値を入力した状態で前記容量ＤＡＣで所定電圧をサンプリングした場合に得られる第１のＡＤ変換値と、前記上位側ＤＡＣに前記第１のＡＤ変換値の符号に応じた所定値を入力した状態で前記容量ＤＡＣで前記所定電圧をサンプリングした後、前記第１のデジタル信号の最下位ビットを反転した状態で前記下位側ＤＡＣを動作させて得られる第２のＡＤ変換値とを測定し、前記第１のＡＤ変換値と前記第２のＡＤ変換値とが等しくなるように、前記第２の可変容量素子の容量値を調整する
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項６】
請求項５に記載の逐次比較型ＡＤ変換器において、
前記補正制御部は、前記第２の可変容量素子の容量値を最小値に設定してから、前記第１のＡＤ変換値と前記第２のＡＤ変換値とが等しくなるように、前記第２の可変容量素子の容量値を増やしていく
ことを特徴とする逐次比較型ＡＤ変換器。
【請求項７】
請求項４および５のいずれか一つに記載の逐次比較型ＡＤ変換器において、
前記比較器の差動入力対を短絡するスイッチを備えている
ことを特徴とする逐次比較型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器に関し、特に、容量アレイ型ＤＡ変換器を備えた逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
逐次比較型ＡＤ変換器は、アナログ入力電圧と、デジタルアナログコンバータ（以下、ＤＡＣと称する。）で生成した電圧との比較動作を、最上位ビットから最下位ビットまで逐次的に繰り返すことで、多ビットのアナログデジタル変換（ＡＤ変換）を実現する構成である。逐次比較動作は、前ビットの比較結果に基づき、ＤＡＣのデジタル入力信号を制御することで、次ビットの比較対象電圧を生成する。【０００３】
上記ＤＡＣとして、バイナリー（２のべき乗）比率で容量値が重み付けされた容量アレイが用いられることが多い。このような容量アレイ型ＤＡＣ（以下、容量ＤＡＣと称する。）を用いた場合、ビット数が増えると、上位ビットに対応する容量アレイの容量値が増大するため、ＡＤ変換器の面積・消費電力の増大を招く。そこで、容量アレイを上位側と下位側とに分けてそれらを結合容量で結合することで、上位ビットに対応する容量アレイの容量値を低減する手法が提案されている（例えば、特許文献１参照）。【０００４】
図７は、基本的な８ビット逐次比較型ＡＤ変換器の構成を示す。当該逐次比較型ＡＤ変換器は、アナログ入力電圧をサンプリングするスイッチ１と、容量ＤＡＣ２００と、比較器３と、比較結果を格納するラッチ回路４と、ラッチ回路４の出力信号に基づいて信号Ｐ１〜Ｐ８からなる８ビットデジタル信号を出力する逐次比較回路５と、ラッチ回路４の出力信号を多ビットに変換するシリアル−パラレル変換回路６とを備えている。【０００５】
容量ＤＡＣ２００は、バイナリー比率で容量値が重み付けされた上位側容量アレイ（以下、上位側ＤＡＣと称する。）２０１および下位側容量アレイ（以下、下位側ＤＡＣと称する。）２０２と、これらを結合する結合容量２０３とを備えている。上位側ＤＡＣ２０１は、容量素子ｃ１，ｃ２，ｃ３，ｃ４を備えており、これら容量素子の一端は共通ノードに接続され、他端はスイッチによってそれぞれ独立に参照電圧ＶＨおよびＶＬ（ただし、ＶＨ＞ＶＬである。）のいずれかに接続されるように構成されている。下位側ＤＡＣ２０２は、容量素子ｃ５，ｃ６，ｃ７，ｃ８を備えており、これら容量素子の一端は共通ノードに接続され、他端はスイッチによってそれぞれ独立にＶＨおよびＶＬのいずれかに接続されるように構成されている。なお、図中の各容量素子ｃ１〜ｃ８の傍らに各容量素子の容量値を示している。【０００６】
当該逐次比較型ＡＤ変換器の動作は次のようである。まず、スイッチ１を導通状態にしてアナログ入力電圧をサンプリングする。このとき、逐次比較回路５から容量ＤＡＣ２００に入力されるデジタル信号は初期値に設定され、（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８）＝（１、０、０、０、０、０、０、０）となっている。容量素子ｃ１〜ｃ８の他端は入力されるデジタル信号において対応するビットが１のときはＶＨに、０のときはＶＬに接続される。したがって、アナログ入力電圧は、まず、（ＶＨ−ＶＬ）／２に相当する電圧と比較され、その大小関係が比較器３により判定される。この比較結果をラッチ回路４で記憶することにより、出力デジタル信号のＭＳＢの値が決定されるとともに、逐次比較回路５から出力されるデジタル信号が更新されることにより、容量ＤＡＣ２００において次ビットの比較対象電圧が生成される。【０００７】
具体的には、ＭＳＢが１と判定されたときは、最上位ビットに対応する信号Ｐ１を１にしたまま次ビットに対応する信号Ｐ２が０から１へと変更される。これにより、アナログ入力電圧は３・（ＶＨ−ＶＬ）／４に相当する電圧と比較され、その大小関係が比較器３により判定され、次ビットの値が決定される。一方、ＭＳＢが０と判定されたときは、最上位ビットに対応する信号Ｐ１が１から０へ、次ビットに対応する信号Ｐ２が０から１へ、それぞれ変更される。これにより、アナログ入力電圧は（ＶＨ−ＶＬ）／４に相当する電圧と比較され、その大小関係が比較器３により判定され、次ビットの値が決定される。【０００８】
上記の動作が出力デジタル信号のＬＳＢが決まるまで逐次的に繰り返される。最終的に、各ビットの比較判定結果はラッチ回路４で一時的に記憶された後、シフトレジスタで構成されたシリアル−パラレル変換回路６から８ビットのＡＤ変換値が出力される。【０００９】
しかし、一般に、容量ＤＡＣ２００には寄生容量ｃｐが存在するため、容量ＤＡＣ２００の上位側と下位側の重み付けが異なってＡＤ変換精度を悪化させる。そこで、容量ＤＡＣの下位側に可変容量素子を搭載し、上位側の最下位ビットに対応する容量素子の電荷移動量と、下位側の全ての容量素子の電荷移動量とが等しくなるように、可変容量素子を調整する手法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０２−１５５４５７号公報
【特許文献２】特開２０１０−４５７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
容量ＤＡＣを備えた逐次比較型ＡＤ変換器において容量の小型化を行うことで、ミスマッチ精度が悪化し、正確なバイナリー比率で重み付けした容量値が生成されない。特に、上位ビットに対応する容量の比精度劣化は、ＡＤ変換精度劣化に大きく影響する。ミスマッチ精度は大容量を用いることで改善することができるが、容量ＤＡＣの大容量化はＡＤ変換器全体の大面積・大電力化を招く。また、前述の容量ＤＡＣの上位側、下位側の調整手法では、上位側の最下位ビットに対応する容量素子と、下位側の全ての容量素子をスイッチで切り替えた際の電圧値を比較器で判定するため、比較器にオフセットが存在すると正確に補正することができない。【００１２】
線形性のよい高精度なＡＤ変換値は、容量ＤＡＣのバイナリー比率で重み付けされた容量値の精度に依存する。しかし、上述した容量の小型化によるミスマッチ精度劣化や、下位側ＤＡＣの寄生容量により上位側ＤＡＣと下位側ＤＡＣの重み付けが異なるといったことで、容量ＤＡＣの出力に誤差が生じる。その結果、ＡＤ変換結果は非線形な特性となる。【００１３】
上記問題に鑑み、本発明は、逐次比較型ＡＤ変換器のミスマッチ精度の向上を主たる課題とする。さらに、比較器にオフセットが存在しても、容量ＤＡＣの誤差を補正して高精度なＡＤ変換値を生成することができる、小型・低電力の逐次比較型ＡＤ変換器の実現を従たる課題とする。
【課題を解決するための手段】
【００１４】
本発明の一局面に従うと、アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器は、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第１の共通ノードに接続され、他端が入力された第１のデジタル信号の各ビットに応じて第１および第２の電圧のいずれかに選択的に接続されるように構成された上位側ＤＡＣと、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第２の共通ノードに接続され、他端が入力された第２のデジタル信号の各ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続されるように構成された下位側ＤＡＣと、前記第１の共通ノードと前記第２の共通ノードとを接続する結合容量とを有する容量ＤＡＣと、前記アナログ入力電圧と前記容量ＤＡＣで生成した電圧との大小を比較する比較器と、前記比較器の比較結果を受けて前記デジタル値をＭＳＢから順に決定するとともに、当該デジタル値の上位ビットを第３のデジタル信号、および下位ビットを前記第２のデジタル信号として、それぞれ出力する逐次比較回路と、補正制御信号および前記第３のデジタル信号のいずれかを前記第１のデジタル信号として前記上位側ＤＡＣに選択的に入力する上位側ＤＡＣ制御回路と、を備えている。そして、前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が前記第３のデジタル信号の上位ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続される可変容量素子を少なくとも一つ有する。【００１５】
これによると、上位側ＤＡＣ制御回路によって、補正制御信号を第１のデジタル信号として上位側ＤＡＣに入力した状態にして下位側ＤＡＣを動作させた場合のＡＤ変換値を測定し、この測定値に基づいて、下位側ＤＡＣに設けられた可変容量素子の容量値を決定することができる。また、上位側ＤＡＣ制御回路によって、逐次比較回路から出力される第３のデジタル信号を第１のデジタル信号として上位側ＤＡＣに入力した状態にすることで、当該可変容量素子の他端を上位側ＤＡＣの上位ビットに対応する容量素子の他端と連動させて第１および第２の電圧のいずれかに接続することができる。これにより、上位側ＤＡＣの容量ミスマッチを補正することができる。【００１６】
なお、上記可変容量素子の容量値を決定しやすくするために、前記上位側ＤＡＣは、容量値が前記上位側ＤＡＣにおける前記複数の容量素子のうち最下位ビットに対応する容量素子の容量値と等しく、一端が前記第１の共通ノードに接続され、他端が入力された補正制御信号に応じて前記第１および第２の電圧のいずれかに選択的に接続されるダミー容量素子を有していてもよい。【００１７】
また、前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が接地された第２の可変容量素子を有していてもよい。これによると、下位側ＤＡＣに寄生容量が存在しても、第２の可変容量素子の容量値を適宜調整することで上位側ＤＡＣと下位側ＤＡＣとの重み付け誤差を補正することができる。なお、第２の可変容量素子の容量値は、上位側ＤＡＣに所定値を入力した状態で下位側ＤＡＣを動作させた場合に得られるＡＤ変換値に基づいて決定することができる。すなわち、比較器のオフセットを含んだＡＤ変換値に基づいて、第２の可変容量素子の容量値を決定することができる。
【発明の効果】
【００１８】
本発明によると、上位側ＤＡＣの容量ミスマッチが補正されるため、逐次比較型ＡＤ変換器のミスマッチ精度を向上することができる。さらに、比較器にオフセットが存在するときでも、上位側ＤＡＣと下位側ＤＡＣとの重み付け誤差を補正することができる。このため、小容量を用いても高精度なＡＤ変換器を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態に係る逐次比較型ＡＤ変換器の構成図である。
【図２】図２は、寄生容量値調整用の可変容量素子の一構成例を示す図である。
【図３】図３は、容量ミスマッチ補正用の可変容量素子の一構成例を示す図である。
【図４】図４は、上位側ＤＡＣと下位側ＤＡＣの重み付け誤差補正前後のＡＤ変換特性を示すグラフである。
【図５】図５は、入力中央電圧をサンプリングするための手段の一例を示す図である。
【図６】図６は、上位側ＤＡＣの容量ミスマッチ補正前後のＡＤ変換特性を示すグラフである。
【図７】図７は、従来の逐次比較型ＡＤ変換器の構成図である。
【発明を実施するための形態】
【００２０】
以下、図面に従って本発明の実施の形態について説明する。なお、図７中の構成要素と同一のものについては同一の符号を付している。
【００２１】
図１は、本発明の一実施形態に係る８ビット逐次比較型ＡＤ変換器の構成を示す。本実施形態に係る逐次比較型ＡＤ変換器は、アナログ入力電圧をサンプリングするスイッチ１と、容量ＤＡＣ２と、比較器３と、比較結果を格納するラッチ回路４と、ラッチ回路４の出力信号に基づいて信号Ｐ１〜Ｐ８からなる８ビットデジタル信号を出力する逐次比較回路５と、ラッチ回路４の出力信号を多ビットに変換するシリアル−パラレル変換回路６と、上位側ＤＡＣ制御回路７と、補正制御部８とを備えている。
【００２２】
なお、図１は、比較器３の非反転入力端ＩＮ＋に容量ＤＡＣ２の出力が接続され、反転入力端ＩＮ−には何も接続されていないように描かれているが、実際には、アナログ入力電圧がシングルエンド信号の場合、比較器３の反転入力端ＩＮ−に当該逐次比較型ＡＤ変換器の入力レンジ中央の電圧（以下、入力中央電圧と称する。）を接続する。例えば、入力レンジが０からＶｄｄまでの場合、入力中央電圧はＶｄｄ／２である。また、アナログ入力電圧が差動信号の場合には、当該差動信号の負側信号用にスイッチ１および容量ＤＡＣ２を別に設けて当該容量ＤＡＣ２の出力を比較器３の反転入力端ＩＮ−に接続する。
【００２３】
容量ＤＡＣ２は、上位側ＤＡＣ２１と、下位側ＤＡＣ２２と、これらを結合する結合容量２３とを備えている。
【００２４】
上位側ＤＡＣ２１は、容量素子ｃ１，ｃ２，ｃ３，ｃ４，ｃ５を備えている。各容量素子の一端は共通ノードに接続されており、容量素子ｃ１，ｃ２，ｃ３，ｃ４の他端は入力されたデジタル信号に応じてそれぞれ独立に参照電圧ＶＨおよびＶＬ（ただし、ＶＨ＞ＶＬである。）のいずれかに選択的に接続されるように、また、容量素子ｃ５の他端は入力された補正制御信号ＴＭ５に応じてＶＨおよびＶＬのいずれかに選択的に接続されるように構成されている。容量素子ｃ１，ｃ２，ｃ３，ｃ４の容量値はバイナリー比率で重み付けされており、それぞれ、８Ｃ、４Ｃ、２Ｃ、Ｃである。容量素子ｃ５の容量値はＣである。なお、後述するように、容量素子ｃ５は、上位側ＤＡＣ２１の容量ミスマッチの補正時に使用されるダミー容量素子であり、通常動作時には容量素子ｃ５の他端はＶＨおよびＶＬのいずれかに固定的に接続される。
【００２５】
下位側ＤＡＣ２２は、容量素子ｃ６，ｃ７，ｃ８，ｃ９，ｃｔ１，ｃｔ２，ｃｔａを備えている。このうち容量素子ｃｔ１，ｃｔ２，ｃｔａは容量値が可変の可変容量素子である。各容量素子の一端は共通ノードに接続されており、容量素子ｃ６，ｃ７，ｃ８，ｃ９の他端は入力されたデジタル信号に応じてそれぞれ独立にＶＨおよびＶＬのいずれかに選択的に接続されるように構成されている。可変容量素子ｃｔ１，ｃｔ２の他端は、逐次比較回路５から出力されるデジタル信号の上位ビット、すなわち、上位側ＤＡＣ２１における容量素子ｃ１，ｃ２の他端を制御するための信号Ｐ１，Ｐ２に応じてＶＨおよびＶＬのいずれかに選択的に接続されるように、それぞれ構成されている。容量素子ｃ６，ｃ７，ｃ８，ｃ９の容量値はバイナリー比率で重み付けされており、それぞれ、８Ｃ、４Ｃ、２Ｃ、Ｃである。
【００２６】
図２は、可変容量素子ｃｔａの一構成例を示す。可変容量素子ｃｔａは、容量素子ｃｔａ１，ｃｔａ２，…，ｃｔａＮからなる容量アレイを備えている。各容量素子の容量値は同一でも異なっていてもいずれでもよい。各容量素子の一端は下位側ＤＡＣ２２の共通ノードに接続され、他端は入力された制御信号ｃａｔｒｉｍに応じてそれぞれ独立に固定電位（例えば、グランド電位）およびフローティングノードのいずれかに選択的に接続されるように構成されている。したがって、ｃａｔｒｉｍの値を制御することにより、下位側ＤＡＣ２２の寄生容量値を可変に制御することができる。
【００２７】
図３は、可変容量素子ｃｔ１の一構成例を示す。可変容量素子ｃｔ１は、容量素子ｃｔ１１，ｃｔ１２，…，ｃｔ１Ｎからなる容量アレイを備えている。各容量素子の容量値は同一でも異なっていてもいずれでもよい。各容量素子の一端は下位側ＤＡＣ２２の共通ノードに接続され、他端は入力された制御信号ｔｐ１１，ｔｐ１２，…，ｔｐ１Ｎのそれぞれに応じてそれぞれ独立にＶＨおよびＶＬのいずれかに選択的に接続されるように構成されている。制御信号ｔｐ１１，ｔｐ１２，…，ｔｐ１Ｎは、それぞれ、制御信号ＴＣ１の各ビットと信号Ｐ１との論理演算（例えば、論理積）の結果として得られる。したがって、制御信号ＴＣ１の値を制御することにより、可変容量素子ｃｔ１の容量値を可変に制御することができ、さらに、可変容量素子ｃｔ１の他端を上位側ＤＡＣ２１の容量素子ｃ１の他端と連動してＶＨおよびＶＬのいずれかに選択的に接続することができる。
【００２８】
可変容量素子ｃｔ２も同様に構成することができる。したがって、制御信号ＴＣ２の値を制御することにより、可変容量素子ｃｔ２の容量値を可変に制御することができ、さらに、可変容量素子ｃｔ２の他端を上位側ＤＡＣ２１の容量素子ｃ２の他端と連動してＶＨおよびＶＬのいずれかに選択的に接続することができる。
【００２９】
図１に戻り、上位側ＤＡＣ制御回路７は、補正制御信号ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４および逐次比較回路５が出力するデジタル信号の上位ビットである信号Ｐ１，Ｐ２，Ｐ３，Ｐ４のいずれかを上位側ＤＡＣ２１に選択的に入力する。補正制御部８は、シリアル−パラレル変換回路６の出力信号の下位ビットを受け、補正時の上位側ＤＡＣ２１の制御および可変容量素子ｃｔ１，ｃｔ２，ｃｔａの各容量値を決定して前述のＴＭ１〜ＴＭ５，ｃａｔｒｉｍ，ＴＣ１，ＴＣ２を出力する。また、補正制御部８は、上位側ＤＡＣ制御回路７における選択動作を制御する。
【００３０】
以下、本実施形態に係る逐次比較型ＡＤ変換器の補正動作について説明する。
【００３１】
＜上位側ＤＡＣと下位側ＤＡＣの重み付け誤差補正＞
まず初期状態として、結合容量２３の容量値ｃａを、下位側ＤＡＣ２２に寄生容量が存在しないときの理想容量値である２Ｃよりも十分に大きい値に設定しておく。さらに、ｃａｔｒｉｍを０に設定して、可変容量素子ｃｔａの容量値を０にすることにより、下位側ＤＡＣ２２に寄生容量が存在しても、下位側ＤＡＣ２２の容量値が上位側ＤＡＣ２１の容量値よりも小さくなるようにしておく。
【００３２】
図４は、上位側ＤＡＣ２１の最下位ビットと下位側ＤＡＣ２２の全てのビットを用いた場合における、上位側ＤＡＣ２１と下位側ＤＡＣ２２の重み付け誤差補正前後のＡＤ変換特性を示す。誤差補正前は、上位側ＤＡＣ２１に対して下位側ＤＡＣ２２の重み付けが大きいため、上位側と下位側との接続点でいわゆるミッシングコードが発生してＡＤ変換に非線形誤差が生じている（図４（ａ）（ｂ）の左側グラフを参照。）。
【００３３】
上位側ＤＡＣ２１と下位側ＤＡＣ２２の重み付け誤差を補正するには、下位側ＤＡＣ２２のみを動作させたときのＡＤ変換値Ｖｏｆｆと、Ｖｏｆｆの符号に応じて上位側ＤＡＣ２１の最下位ビットを強制的に動作させたときの下位側ＤＡＣ２２によるＡＤ変換値Ｖｏｆｆｐ（図４（ａ）参照）またはＶｏｆｆｎ（図４（ｂ）参照）とが、Ｖｏｆｆ＝Ｖｏｆｆｐ、または、Ｖｏｆｆ＝Ｖｏｆｆｎを満たすようにすればよい。これにより、上位側と下位側の接続点が連続的につながって線形なＡＤ変換特性が得られる（図４（ａ）（ｂ）の右側グラフを参照。）。
【００３４】
ＡＤ変換特性の傾きは、下位側ＤＡＣ２２の重み付けにより変化する。したがって、図４（ａ）（ｂ）の左側グラフに示した状態から、下位側ＤＡＣ２２に設けた可変容量素子ｃｔａの容量値を増加させていくと、傾きが大きくなり、図４（ａ）（ｂ）の右側グラフに示したように、Ｖｏｆｆ＝Ｖｏｆｆｐ、または、Ｖｏｆｆ＝Ｖｏｆｆｎにすることができる。
【００３５】
本実施形態に係る逐次比較型ＡＤ変換器では、Ｖｏｆｆ、Ｖｏｆｆｐ、およびＶｏｆｆｎの各ＡＤ変換値を次のようにして測定することができる。まず、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（１、０、０、０、０）または（０、１、１、１、１）に固定する。また、スイッチ１を閉じて、入力中央電圧をサンプリングする。
【００３６】
なお、入力中央電圧のサンプリングはさまざまに行うことができる。例えば、比較器３の差動入力対を短絡するスイッチを設けて当該スイッチを短絡することで、入力中央電圧をサンプリングすることができる。しかし、比較器３の入力端にスイッチを接続すると寄生容量などが増加してしまうため、好ましくは、スイッチ１よりも前の部分に入力中央電圧を入力する手段を設ける。例えば、アナログ入力電圧が差動信号の場合、図５に示したように、コモンモード電圧Ｖｃｍとスイッチ１の信号入力側の端子との間にスイッチ９を設け、入力中央電圧をサンプリングする場合、スイッチ１，９を閉じるようにする。
【００３７】
入力中央電圧をサンプリングした後、スイッチ１を開放し、上位側ＤＡＣ２１のデジタル入力を固定した状態で、下位側ＤＡＣ２２のみで通常の逐次比較動作を行う。Ｖｏｆｆは、次式（１）に従って、最下位ビットまで逐次比較動作が終了したときのシリアル−パラレル変換後の下位ビットから測定することができる。なお、式（１）中のＮは、下位側ＤＡＣ２２のビット数である。また、ＡＤｉは、シリアル−パラレル変換回路６から出力されるデジタル信号の下位の各ビットの値である
【００３８】
【数１】
2012153372.tif 000003
【００３９】
式（１）により求めたＶｏｆｆの値は、比較器３が理想状態であれば０となる。しかし、比較器３にはオフセットが存在するため、Ｖｏｆｆの値は比較器３のオフセット値をデジタル値で表現した値となる。
【００４０】
次に、測定したＶｏｆｆの符号が正ならばＶｏｆｆｐ、負ならばＶｏｆｆｎの測定を行う。Ｖｏｆｆの測定時と同様に、まず、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を、Ｖｏｆｆｐの測定のときは（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（０、１、１、１、１）に、Ｖｏｆｆｎの測定のときは（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（１、０、０、０、０）に、それぞれ設定する。また、スイッチ１を閉じて、入力中央電圧をサンプリングする。次に、スイッチ１を開放し、Ｖｏｆｆｐの測定のときはＴＭ５を１から０へ、Ｖｏｆｆｎの測定のときは０から１へと切り替え、下位側ＤＡＣ２２のみで通常の逐次比較動作を行う。なお、ＴＭ５を切り替える代わりにＴＭ４を切り替えてもよい。最下位ビットまでの比較動作が終了した後、シリアル−パラレル変換結果の下位ビットから、Ｖｏｆｆｐは次式（２）に従って、Ｖｏｆｆｎは次式（３）に従って、それぞれ測定することができる。
【００４１】
【数２】
2012153372.tif 000004
【００４２】
【数３】
2012153372.tif 000005
【００４３】
Ｖｏｆｆｐ＞Ｖｏｆｆ、または、Ｖｏｆｆｎ＜Ｖｏｆｆである場合は、上位側ＤＡＣ２１に対して下位側ＤＡＣ２２の重み付けが大きいため、ｃａｔｒｉｍをインクリメントして可変容量素子ｃｔａの容量値を増加させる。このとき、下位側ＤＡＣ２２の重み付けが変化するため、Ｖｏｆｆも再度測定する必要がある。そのため、Ｖｏｆｆの測定と、Ｖｏｆｆの符号に応じたＶｏｆｆｐまたはＶｏｆｆｎの測定を、Ｖｏｆｆｐ＝Ｖｏｆｆ、または、Ｖｏｆｆｎ＝Ｖｏｆｆの状態になるまで、ｃａｔｒｉｍを増加しながら繰り返す。Ｖｏｆｆｐ＝Ｖｏｆｆ、または、Ｖｏｆｆｎ＝Ｖｏｆｆが成立したときに、上位側ＤＡＣ２１と下位側ＤＡＣ２２の重み付けが均等になり、図４（ａ）（ｂ）の右側グラフに示したような線形なＡＤ変換特性が得られる。
【００４４】
＜上位側ＤＡＣの容量ミスマッチ補正＞
以下、上位側ＤＡＣ２１における容量素子ｃ１，ｃ２のミスマッチ誤差を補正する手法について説明する。
【００４５】
補正対象の容量素子が複数ある場合、最も下位のビットに対応する容量素子の補正から行う。本実施形態の場合、容量素子ｃ２の補正から開始する。
【００４６】
まず、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（０、１、０、０、０）に設定する。また、スイッチ１を閉じて、入力中央電圧をサンプリングする。
【００４７】
次に、スイッチ１を開放し、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（０、０、１、１、１）に設定する。このとき、補正対象の容量素子ｃ２のデジタル入力は１から０へと変化し、それよりも下位のビットに対応する容量素子ｃ３，ｃ４，ｃ５のデジタル入力は０から１へと変化している。容量比精度が理想状態であるときは、容量素子ｃ２の容量値は４Ｃであり、容量素子ｃ３，ｃ４，ｃ５の合計容量値も４Ｃ（＝２Ｃ＋Ｃ＋Ｃ）であり、両者は等しい。このため、電荷の移動量としては等しいため、上位側ＤＡＣ２１の共通ノードの電位は変化しないはずである。しかし、容量ミスマッチにより、上位側ＤＡＣ２１の容量値の重み付けが理想的ではないため、容量素子ｃ２の容量値と容量素子ｃ３，ｃ４，ｃ５の合計容量値とは等しくならない。そのため、前述の制御を行うことにより、上位側ＤＡＣ２１の共通ノードに電位変化が生じる。この電圧を、下位側ＤＡＣ２２のみを用いてＡＤ変換することで、上記の電位変化を次式（４）を用いてデジタル値で測定することができる。
【００４８】
【数４】
2012153372.tif 000006
【００４９】
式（４）で得られたＶＭは、比較器３のオフセットを含んでいるため、補正対象である容量素子ｃ２のミスマッチ誤差を正確に表していない。そこで、上位側ＤＡＣ２１と下位側ＤＡＣ２２の重み付け誤差補正の際に算出した、比較器３のオフセット値であるＶｏｆｆを用いて、次式（５）により容量素子ｃ２のミスマッチ誤差を測定する。
【００５０】
【数５】
2012153372.tif 000007
【００５１】
式（５）で得られたＶｄｉｆｆが容量素子ｃ２のミスマッチ誤差をデジタル値で表現した値である。したがって、図６に示したように、Ｖｄｉｆｆ＝０となるように、下位側ＤＡＣ２２に設けた、容量素子ｃ２と連動する可変容量素子ｃｔ２の容量値を調整することで、容量素子ｃ２のミスマッチ誤差を補正することができる。
【００５２】
続いて、容量素子ｃ１のミスマッチ補正手法について説明する。容量素子ｃ１の補正は、前述の可変容量素子ｃｔ２の容量値を調整した状態で行う。
【００５３】
まず、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（１、０、０、０、０）に設定する。また、スイッチ１を閉じて、入力中央電圧をサンプリングする。
【００５４】
次に、スイッチ１を開放し、補正制御部８は、上位側ＤＡＣ制御回路７を制御して上位側ＤＡＣ２１にＴＭ１〜ＴＭ４が入力されるようにして、ＴＭ１〜ＴＭ５を（ＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４、ＴＭ５）＝（０、１、１、１、１）に設定する。このとき、補正対象の容量素子ｃ１の電荷移動量と容量素子ｃ２，ｃ３，ｃ４，ｃ５の合計電荷移動量との差により、上位側ＤＡＣ２１の共通ノードに電位変化が生じる。それを下位側ＤＡＣ２２のみを用いてＡＤ変換し、式（４）および式（５）を適用することにより、容量素子ｃ１のミスマッチ誤差を測定することができる。容量素子ｃ１のミスマッチ誤差の補正は、容量素子ｃ２の補正と同様に、下位側ＤＡＣ２２に設けた、容量素子ｃ１と連動する可変容量素子ｃｔ１の容量値を調整することにより行う。
【００５５】
以上、本実施形態によると、逐次比較型ＡＤ変換器における容量ＤＡＣ２の非線形誤差を補正することができる。具体的には、上位側ＤＡＣ２１のミスマッチ誤差を補正することができる。これにより、高精度なＡＤ変換値を得ることができる。さらに、上位側ＤＡＣ２１と下位側ＤＡＣ２２の重み付け誤差をも補正することができる。これにより、より高精度なＡＤ変換値を得ることができる。
【００５６】
なお、ＡＤ変換解像度は８ビットに限定されない。すなわち、上位側ＤＡＣ２１および下位側ＤＡＣ２２の各容量素子を適宜増減して任意の解像度にすることができる。
【００５７】
また、上位側ＤＡＣ２１におけるミスマッチ誤差補正対象の容量素子の個数は２に限定されない。補正対象の容量素子の個数を変更する場合は、上位側ＤＡＣ２１における補正対象の容量素子と同じ個数の可変容量素子を下位側ＤＡＣ２２に設け、上位側ＤＡＣ２１における補正対象の容量素子の制御と連動する構成にすればよい。
【００５８】
また、容量素子ｃ１〜ｃ４，ｃ６〜ｃ９は、いわゆるスプリットキャパシタとして構成してもよい。例えば、容量値が８Ｃである容量素子ｃ１は、容量値が４Ｃであり、一端が共通ノードに接続され、他端がＶＨおよびＶＬのいずれかに選択的に接続される二つの容量素子を用いて構成することができる。
【産業上の利用可能性】
【００５９】
本発明に係る逐次比較型ＡＤ変換器は、小面積かつ低電力のアナログ回路を用いつつ高精度なＡＤ変換が可能であるため、映像信号処理装置や無線装置などに有用である。
【符号の説明】
【００６０】
１    スイッチ
２    容量ＤＡＣ
２１  上位側ＤＡＣ
２２  下位側ＤＡＣ
２３  結合容量
３    比較器
５    逐次比較回路
７    上位側ＤＡＣ制御回路
８    補正制御部
９    スイッチ
ｃ１〜ｃ９  容量素子
ｃｔ１，ｃｔ２  可変容量素子
ｃｔａ  可変容量素子（第２の可変容量素子）
【図１】
2012153372.tif 000008
【図２】
2012153372.tif 000009
【図３】
2012153372.tif 000010
【図４】
2012153372.tif 000011
【図５】
2012153372.tif 000012
【図６】
2012153372.tif 000013
【図７】
2012153372.tif 000014
【手続補正書】
【提出日】平成25年10月1日(2013.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の一局面に従うと、アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器は、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第１の共通ノードに接続され、他端が入力された第１のデジタル信号の各ビットに応じて第１および第２の電圧のいずれかに選択的に接続されるように構成された上位側ＤＡＣと、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第２の共通ノードに接続され、他端が入力された第２のデジタル信号の各ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続されるように構成された下位側ＤＡＣと、前記第１の共通ノードと前記第２の共通ノードとを接続する結合容量とを有する容量ＤＡＣと、前記アナログ入力電圧と前記容量ＤＡＣとによって生成された電圧が入力される比較器と、前記比較器の比較結果を受けて前記デジタル値をＭＳＢから順に決定するとともに、当該デジタル値の上位ビットを第３のデジタル信号、および下位ビットを前記第２のデジタル信号として、それぞれ出力する逐次比較回路と、補正制御信号および前記第３のデジタル信号のいずれかを前記第１のデジタル信号として前記上位側ＤＡＣに選択的に入力する上位側ＤＡＣ制御回路と、を備えている。そして、前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が前記第３のデジタル信号の上位ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続される可変容量素子を少なくとも一つ有する。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
アナログ入力電圧をデジタル値に変換する逐次比較型ＡＤ変換器であって、
バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第１の共通ノードに接続され、他端が入力された第１のデジタル信号の各ビットに応じて第１および第２の電圧のいずれかに選択的に接続されるように構成された上位側ＤＡＣと、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、各容量素子の一端が第２の共通ノードに接続され、他端が入力された第２のデジタル信号の各ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続されるように構成された下位側ＤＡＣと、前記第１の共通ノードと前記第２の共通ノードとを接続する結合容量とを有する容量ＤＡＣと、
前記アナログ入力電圧と前記容量ＤＡＣとによって生成された電圧が入力される比較器と、
前記比較器の比較結果を受けて前記デジタル値をＭＳＢから順に決定するとともに、当該デジタル値の上位ビットを第３のデジタル信号、および下位ビットを前記第２のデジタル信号として、それぞれ出力する逐次比較回路と、
補正制御信号および前記第３のデジタル信号のいずれかを前記第１のデジタル信号として前記上位側ＤＡＣに選択的に入力する上位側ＤＡＣ制御回路と、を備え、
前記下位側ＤＡＣは、一端が前記第２の共通ノードに接続され、他端が前記第３のデジタル信号の上位ビットに応じて前記第１および第２の電圧のいずれかに選択的に接続される可変容量素子を少なくとも一つ有する
ことを特徴とする逐次比較型ＡＤ変換器。
【国際調査報告】
2012153372.tif 000015
2012153372.tif 000016