(57)【要約】  本発明は、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、または排他的論理和（ＸＯＲ）のいずれかから選択される１つの論理に切り替えられ得る不揮発性論理回路を駆動する新規な方法を提供する。
2012060027.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性論理回路を駆動する方法であって、以下の工程（ａ）〜（ｄ）を具備する：
前記不揮発性論理回路を用意する工程（ａ）
ここで、前記不揮発性論理回路は、
制御電極、強誘電体膜、半導体膜、および電極群を具備し、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
前記半導体膜は、第１〜第４の半導体部分に分割されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が前記第１の半導体部分上に配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が前記第２の半導体部分上に配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が前記第３の半導体部分上に配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が前記第４の半導体部分上に配置されており、
第１絶縁部が、前記第１の半導体部分と前記第２の半導体部分との間に挟まれて、前記第１の半導体部分を前記第２の半導体部分から電気的に絶縁しており、
第２絶縁部が、前記第２の半導体部分と前記第３の半導体部分との間に挟まれて、前記第２の半導体部分を前記第３の半導体部分から電気的に絶縁しており、
第３絶縁部が、前記第３の半導体部分と前記第４の半導体部分との間に挟まれて、前記第３の半導体部分を前記第４の半導体部分から電気的に絶縁しており、
前記不揮発性論理回路における１つの論理を、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、またはＸＯＲから設定する工程（ｂ）、
ここで、Ｖ１、ＶＡ、ＶＢ、ＶＣ、およびＶＤは、それぞれ、前記制御電極、および前記第１〜第４の論理設定電極に印加される電圧であり、
ＡＮＤが設定される場合には、以下の不等式（Ｉ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＜ＶＤ・・・（Ｉ）
ＯＲが設定される場合には、以下の不等式（ＩＩ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（ＩＩ）
ＮＡＮＤが設定される場合には、以下の不等式（ＩＩＩ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＞ＶＤ・・・（ＩＩＩ）
ＮＯＲが設定される場合には、以下の不等式（ＩＶ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＞ＶＤ・・・（ＩＶ）
ＸＯＲが設定される場合には、以下の不等式（Ｖ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（Ｖ）
第１〜第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｃ）、
ここで、Ｖａ〜Ｖｈは、それぞれ、前記第１〜第８の入力電極に印加される電圧であり、
前記第１の状態が書き込まれる場合には、以下の不等式（ＶＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩ）
前記第２の状態が書き込まれる場合には、以下の不等式（ＶＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩＩ）
前記第３の状態が書き込まれる場合には、以下の不等式（ＶＩＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＶＩＩＩ）
前記第４の状態が書き込まれる場合には、以下の不等式（ＩＸ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＩＸ）
前記工程（ｂ）においてＡＮＤが設定されると、第１の状態は低抵抗状態であり、第２〜第４の状態は高抵抗状態であり、
前記工程（ｂ）においてＯＲが設定されると、第１〜第３の状態は低抵抗状態であり、第４の状態は、高抵抗状態であり、
前記工程（ｂ）においてＮＡＮＤが設定されると、第２〜第４の状態は低抵抗状態であり、第１の状態は高抵抗状態であり、
前記工程（ｂ）においてＮＯＲが設定されると、第４の状態は低抵抗状態であり、第１〜第３の状態は高抵抗状態であり、
前記工程（ｂ）においてＸＯＲが設定されると、第２の状態および第３の状態は低抵抗状態であり、第１の状態および第４の状態は高抵抗状態であり、
前記電源電極および前記出力電極との間に電位差を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｄ）。
【請求項２】
請求項１による方法であって、
前記工程（ｃ）において、
前記第１および第２の入力電極のいずれにも、真または偽のどちらかである第１の入力信号が入力され、
前記第３および第４の入力電極のいずれにも、前記第１の入力信号の否定が入力され、
前記第５および第７の入力電極のいずれにも、真または偽のどちらかである第２の入力信号が入力され、
前記第６および第８の入力電極のいずれにも、前記第２の入力信号の否定が入力され、
前記高抵抗状態および前記低抵抗状態が、前記第１の入力信号および前記第２の入力信号に基づく前記１つの論理の偽および真に、それぞれ対応する。
【請求項３】
請求項１による方法であって、以下の工程（ｅ）を前記工程（ａ）と前記工程（ｂ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第４の論理設定電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｅ）。
【請求項４】
請求項１による方法であって、以下の工程（ｆ）を前記工程（ｂ）と前記工程（ｃ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第８の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｆ）。
【請求項５】
請求項３による方法であって、以下の工程（ｆ）を前記工程（ｂ）と前記工程（ｃ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第８の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｆ）。
【請求項６】
請求項１による方法であって、以下の工程（ｇ）を前記工程（ｃ）および前記工程（ｄ）の間にさらに具備する：
前記不揮発論理回路の電源を切る工程（ｇ）。
【請求項７】
請求項１による方法であって、
前記第１〜第３絶縁部の各底面には、前記強誘電体膜の内部または上面が露出している。
【請求項８】
請求項１による方法であって、
前記第１〜第３絶縁部は、いずれも溝からなる。
【請求項９】
請求項８による方法であって、
前記溝は真空である。
【請求項１０】
請求項８による方法であって、
前記溝は空気で満たされている。
【請求項１１】
請求項１による方法であって、
前記第１〜第３絶縁部は、いずれも絶縁体からなる。
【請求項１２】
請求項１１による方法であって、
前記絶縁体は酸化シリコンである。
【請求項１３】
以下を具備する不揮発性論理回路：
制御電極、強誘電体膜、半導体膜、および電極群、
ここで、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が配置されている。
【請求項１４】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部の各底面には、前記強誘電体膜の内部または上面が露出している。
【請求項１５】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部は、いずれも溝からなる。
【請求項１６】
請求項１５による不揮発性論理回路であって、
前記溝は真空である。
【請求項１７】
請求項１５による不揮発性論理回路であって、
前記溝は空気で満たされている。
【請求項１８】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部は、いずれも絶縁体からなる。
【請求項１９】
請求項１８による不揮発性論理回路であって、
前記絶縁体は酸化シリコンである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性論理回路を駆動する方法に関する。
【背景技術】
【０００２】
図１０〜図１４は、特許文献１の図１〜図５である。【０００３】
図１０に示すように、本発明における半導体記憶装置１０は、強誘電体層１３と半導体層１４とからなる積層膜を備え、積層膜の強誘電体層１３側には第１の電極１２が形成され、積層膜の半導体層１４側には複数の第２の電極１５ａ〜１５ｃが形成されている。なお、これらの層は、基板１１上に形成されている。【０００４】
図１１Ａおよび図１１Ｂは、半導体記憶装置の初期状態を示した図で、図１１Ａは断面斜視図、図１１Ｂは等価回路図を示す。【０００５】
例えば、半導体層１４にｎ型半導体を用いた場合、初期状態で強誘電体層１３の分極１６が半導体層１４の電子（多数キャリア）とカップリングするように、全ての分極１６が同一の方向を向いている状態を作る。このとき、半導体層１４と強誘電体層１３の界面近傍には、強誘電体層１３の分極電荷によって誘起された２次元電子１７が蓄積しており、半導体層１４は低抵抗状態になっている。それ故、半導体層１４は、金属電極と同様に電気を流す通路として振舞うため、半導体層１４を一様な電極として見立てることができる。このとき、図１１Ｂに示すように、半導体層１４と第２の電極１５ａ〜１５ｃとの導通状態はショートになっている。【０００６】
この状態で、図１２Ａに示すように、任意に選択した第２の電極１５ｃに、第１の電極１２に対して相対的に高いバイアス電圧を印加して、第２の電極１５ｃが形成された部位における強誘電体層１３の分極のみを反転させると、半導体層１４内の電子を排斥させる方向に分極が向くため、第２の電極１５ｃが形成された部位における半導体層１４の領域（Ａ）のみが空乏化１８し、高抵抗状態になる。その結果、図１２Ｂに示すように、半導体層１４と第２の電極１５ｃとの導通状態はオープンとなる。【０００７】
図１３Ａ〜図１３Ｃは、第２の電極１５が形成された部位における半導体層１４の２つの抵抗状態を示した図で、図１３Ａは、低抵抗状態のときの断面図、図１３Ｂは高抵抗状態のときの断面図、図１３Ｃは、半導体層１４と第２の電極１５との間のシート抵抗値を示した表である。この表に示すように、第２の電極１５ａ〜１５ｃが形成された部位における半導体層１４の各領域（Ａ）は、強誘電体層１３の分極アシスト効果により、シート抵抗値の異なる２つの状態を取り得る。【０００８】
図１３Ｂに示した状態において、第２の電極１５に、第１の電極１２に対して相対的に低いバイアスを印加し、強誘電体層１３の分極を再び反転させると、電子を蓄積する方向に分極が向くため、第２の電極１５が形成された部位における半導体層１４の領域（Ａ）は、再び低抵抗状態に戻る。その結果、半導体層１４と第２の電極１５との導通状態は、再びショートする。【０００９】
図１４Ａ〜図１４Ｃは、半導体層１４の抵抗値を４端子法で測定した結果を示した図で、図１４Ａは、２次元電子が蓄積された低抵抗状態のときの測定図、図１４Ｂは、２次元電子が排斥された高抵抗状態のときの測定図、図１４Ｃは、それぞれの測定結果を示した表である。この表に示すように、低抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０３Ω／□以下であり、高抵抗状態の半導体層１４のシート抵抗値は、概ね１×１０６Ω／□以上であった。【００１０】
上記の記述は、特許文献１の段落番号［００５７］および［００６２］〜［００６７］から引用されている。これは、特開２００９−０９９６０６号公報の段落番号００２８および００３３〜００３８に対応する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許出願公開第２００９／００９７２９９号明細書（特開２００９−０９９６０６号公報と内容同一）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、図１０〜図１４に示される抵抗状態の切り替えを利用した不揮発性論理回路を駆動する新規な方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一の態様は、不揮発性論理回路を駆動する方法であって、以下の工程（ａ）〜（ｄ）を具備する：
前記不揮発性論理回路を用意する工程（ａ）
ここで、前記不揮発性論理回路は、
制御電極、強誘電体膜、半導体膜、および電極群を具備し、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
前記半導体膜は、第１〜第４の半導体部分に分割されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が前記第１の半導体部分上に配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が前記第２の半導体部分上に配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が前記第３の半導体部分上に配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が前記第４の半導体部分上に配置されており、
第１絶縁部が、前記第１の半導体部分と前記第２の半導体部分との間に挟まれて、前記第１の半導体部分を前記第２の半導体部分から電気的に絶縁しており、
第２絶縁部が、前記第２の半導体部分と前記第３の半導体部分との間に挟まれて、前記第２の半導体部分を前記第３の半導体部分から電気的に絶縁しており、
第３絶縁部が、前記第３の半導体部分と前記第４の半導体部分との間に挟まれて、前記第３の半導体部分を前記第４の半導体部分から電気的に絶縁しており、
前記不揮発性論理回路における１つの論理を、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、またはＸＯＲから設定する工程（ｂ）、
ここで、Ｖ１、ＶＡ、ＶＢ、ＶＣ、およびＶＤは、それぞれ、前記制御電極、および前記第１〜第４の論理設定電極に印加される電圧であり、
ＡＮＤが設定される場合には、以下の不等式（Ｉ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＜ＶＤ・・・（Ｉ）
ＯＲが設定される場合には、以下の不等式（ＩＩ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（ＩＩ）
ＮＡＮＤが設定される場合には、以下の不等式（ＩＩＩ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＞ＶＤ・・・（ＩＩＩ）
ＮＯＲが設定される場合には、以下の不等式（ＩＶ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＞ＶＤ・・・（ＩＶ）
ＸＯＲが設定される場合には、以下の不等式（Ｖ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（Ｖ）
第１〜第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｃ）、
ここで、Ｖａ〜Ｖｈは、それぞれ、前記第１〜第８の入力電極に印加される電圧であり、
前記第１の状態が書き込まれる場合には、以下の不等式（ＶＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩ）
前記第２の状態が書き込まれる場合には、以下の不等式（ＶＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩＩ）
前記第３の状態が書き込まれる場合には、以下の不等式（ＶＩＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＶＩＩＩ）
前記第４の状態が書き込まれる場合には、以下の不等式（ＩＸ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＩＸ）
前記工程（ｂ）においてＡＮＤが設定されると、第１の状態は低抵抗状態であり、第２〜第４の状態は高抵抗状態であり、
前記工程（ｂ）においてＯＲが設定されると、第１〜第３の状態は低抵抗状態であり、第４の状態は、高抵抗状態であり、
前記工程（ｂ）においてＮＡＮＤが設定されると、第２〜第４の状態は低抵抗状態であり、第１の状態は高抵抗状態であり、
前記工程（ｂ）においてＮＯＲが設定されると、第４の状態は低抵抗状態であり、第１〜第３の状態は高抵抗状態であり、
前記工程（ｂ）においてＸＯＲが設定されると、第２の状態および第３の状態は低抵抗状態であり、第１の状態および第４の状態は高抵抗状態であり、
前記電源電極および前記出力電極との間に電位差を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｄ）。
また、本発明の他の態様は、以下を具備する不揮発性論理回路：
制御電極、強誘電体膜、半導体膜、および電極群、
ここで、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が配置されている。
【発明の効果】
【００１４】
本発明は、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、または排他的論理和（ＸＯＲ）のいずれかから選択される１つの論理に切り替えられ得る不揮発性論理回路を駆動する新規な方法を提供する。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、実施の形態１による不揮発性論理回路２０の上面図を示す。
【図１Ｂ】図１Ｂは、実施の形態１による不揮発性論理回路２０のＡ−Ａ’線断面図を示す。
【図１Ｃ】図１Ｃは、実施の形態１による不揮発性論理回路２０のＢ−Ｂ’線断面図を示す。
【図２】図２は、実施の形態１において、入力電極１７ａ〜１７ｈと第１および第２の入力信号との関係を示す。
【図３】図３は、実施の形態１における真理値表を示す。
【図４】図４は、５つの論理と論理設定電極１８ａ〜１８ｄとの間の関係を示す。
【図５】図５は、５つの論理と論理設定電極１８ａ〜１８ｄに印加される具体的な電圧との間の関係を示す。
【図６】図６は、第１〜第４の状態、印加電圧、および５つの論理の関係を示す。
【図７Ａ】図７Ａは、第１の状態において論理設定電極１８ａ〜１８ｄに具体的に印加される電圧を示す。
【図７Ｂ】図７Ｂは、第２の状態において論理設定電極１８ａ〜１８ｄに具体的に印加される電圧を示す。
【図７Ｃ】図７Ｃは、第３の状態において論理設定電極１８ａ〜１８ｄに具体的に印加される電圧を示す。
【図７Ｄ】図７Ｄは、第３の状態において論理設定電極１８ａ〜１８ｄに具体的に印加される電圧を示す。
【図８】図８は、電極に印加される電圧に応じた分極の違いを示す断面図である。
【図９】図９は、実施例１において、第１および第２の入力信号、５つの論理、および第１〜第４の状態において算出された最大および最小抵抗値の関係を示す。
【図１０】図１０は、特許文献１の図１を示す。
【図１１Ａ】図１１Ａは、特許文献１の図２（ａ）を示す。
【図１１Ｂ】図１１Ｂは、特許文献１の図２（ｂ）を示す。
【図１２Ａ】図１２Ａは、特許文献１の図３（ａ）を示す。
【図１２Ｂ】図１２Ｂは、特許文献１の図３（ｂ）を示す。
【図１３Ａ】図１３Ａは、特許文献１の図４（ａ）を示す。
【図１３Ｂ】図１３Ｂは、特許文献１の図４（ｂ）を示す。
【図１３Ｃ】図１３Ｃは、特許文献１の図４（ｃ）を示す。
【図１４Ａ】図１４Ａは、特許文献１の図５（ａ）を示す。
【図１４Ｂ】図１４Ｂは、特許文献１の図５（ｂ）を示す。
【図１４Ｃ】図１４Ｃは、特許文献１の図５（ｃ）を示す。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態が、図面を参照しながら、説明される。
【００１７】
（実施の形態１）
（不揮発性論理回路２０の構造）
図１Ａは、実施の形態１による不揮発性論理回路２０の上面図を示す。図１Ｂは、図１ＡにおけるＡ−Ａ’の断面図を示す。図１Ｃは、図１ＡにおけるＢ−Ｂ’線断面図を示す。
【００１８】
図１Ｂに示されるように、制御電極１２、強誘電体膜１３、半導体膜１４、電極群１５〜１８がこの順に基板１１上に積層されている。
【００１９】
電極群は、電源電極１５、出力電極１６、第１〜第８の入力電極１７ａ〜１７ｈ、および第１〜第４の論理設定電極１８ａ〜１８ｄを具備する。
【００２０】
図１Ａおよび図１Ｂに示されるように、Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、強誘電体膜（１３）の長手方向、長手方向に直交する方向、および、積層方向である。
【００２１】
図１Ａに示されるように、半導体膜１４は、第１〜第４の半導体部分１４ａ〜１４ｄに分割される。
第１〜第４の半導体部分１４ａ〜１４ｄは長方形であることが好ましい。第１〜第４の半導体部分１４ａ〜１４ｄの各長手方向は、Ｘ方向に平行である。
Ｘ方向に沿って、第１〜第８の入力電極１７ａ〜１７ｈおよび第１〜第４の論理設定電極１８ａ〜１８ｄは、電源電極１５および出力電極１６の間に挟まれている。
Ｙ方向に沿って、第１〜第４の論理設定電極１８ａ〜１８ｄが配置されている。
Ｙ方向に沿って、第１〜第４の入力電極１７ａ〜１７ｄが配置されている。
Ｙ方向に沿って、第５〜第８の入力電極１７ｅ〜１７ｄが配置されている。
【００２２】
第１の入力電極１７ａ、第５の入力電極１７ｅ、および第１の論理設定電極１８ａがＸ方向に沿って第１半導体部分１４ａ上に配置されている。図１Ａでは、Ｘ方向に沿って、第５の入力電極１７ｅが第１の論理設定電極１８ａおよび第１の入力電極１７ａの間に挟まれている。しかし、第１の入力電極１７ａまたは第１の論理設定電極１８ａのどちらかが他の２つの電極の間に挟まれ得る。
【００２３】
第２の入力電極１７ｂ、第６の入力電極１７ｆ、および第２の論理設定電極１８ｂがＸ方向に沿って第２半導体部分１４ｂ上に配置されている。図１Ａおよび図１Ｂでは、Ｘ方向に沿って、第６の入力電極１７ｆが第２の論理設定電極１８ｂおよび第２の入力電極１７ｂの間に挟まれている。しかし、第２の入力電極１７ｂまたは第２の論理設定電極１８ｂのどちらかが他の２つの電極の間に挟まれ得る。
【００２４】
第３の入力電極１７ｃ、第７の入力電極１７ｇ、および第３の論理設定電極１８ｃがＸ方向に沿って第３半導体部分１４ｃ上配置されている。図１Ａでは、Ｘ方向に沿って、第７の入力電極１７ｇが第３の論理設定電極１８ｃおよび第３の入力電極１７ｃの間に挟まれている。しかし、第３の入力電極１７ｃまたは第３の論理設定電極１８ｃのどちらかが他の２つの電極の間に挟まれ得る。
【００２５】
第４の入力電極１７ｄ、第８の入力電極１７ｈ、および第４の論理設定電極１８ｄがＸ方向に沿って第４半導体部分１４ｄ上配置されている。図１Ａでは、Ｘ方向に沿って、第８の入力電極１７ｈが第４の論理設定電極１８ｄおよび第４の入力電極１７ｄの間に挟まれている。しかし、第４の入力電極１７ｄまたは第４の論理設定電極１８ｄのどちらかが他の２つの電極の間に挟まれ得る。
【００２６】
図１Ａに示されるように、第１絶縁部４ａ、第２絶縁部４ｂ、および第３絶縁部４ｃは、Ｘ方向に沿って半導体層１４の内部に設けられている。
【００２７】
第１絶縁部４ａは、第１の半導体部分１４ａと第２の半導体部分１４ｂとの間に挟まれ、第１の半導体部分１４ａを第２の半導体部分１４ｂから電気的に絶縁している。すなわち、第１絶縁部４ａは、第１の論理設定電極１８ａ、第１の入力電極１７ａ、および第５の入力電極１７ｅからなる３つの電極を、第２の論理設定電極１８ｂ、第２の入力電極１７ｂ、および第６の入力電極１７ｆからなる３つの電極から電気的に絶縁している。
【００２８】
第２絶縁部４ｂは、第２の半導体部分１４ｂと第３の半導体部分１４ｃとの間に挟まれ、第２の半導体部分１４ｂを第３の半導体部分１４ｃから電気的に絶縁している。すなわち、第２絶縁部４ｂは、第２の論理設定電極１８ｂ、第２の入力電極１７ｂ、および第６の入力電極１７ｆからなる３つの電極を、第３の論理設定電極１８ｃ、第３の入力電極１７ｃ、および第７の入力電極１７ｇからなる３つの電極から電気的に絶縁している。
【００２９】
第３絶縁部４ｃは、第３の半導体部分１４ｃと第４の半導体部分１４ｄとの間に挟まれ、第３の半導体部分１４ｃを第４の半導体部分１４ｄから電気的に絶縁している。すなわち、第３絶縁部４ｃは、第３の論理設定電極１８ｃ、第３の入力電極１７ｃ、および第７の入力電極１７ｇからなる３つの電極を、第４の論理設定電極１８ｄ、第４の入力電極１７ｄ、および第８の入力電極１７ｈからなる３つの電極から絶縁している。
【００３０】
図１Ｂに示されるように、第１〜第３絶縁部４ａ〜４ｃの各底面では、強誘電体膜１３の上面が露出している。第１〜第３絶縁部４ａ〜４ｃはさらに深くてもよい。すなわち、第１〜第３絶縁部４ａ〜４ｃの各底面では、強誘電体層１３の内部または底面が露出し得る。
【００３１】
第１絶縁部４ａの例は、溝または絶縁体である。当該溝は、真空であり得る。当該溝は、空気のような気体が満たされ得る。絶縁体の例は、酸化シリコンである。第２絶縁部４ｂおよび第３絶縁部４ｃの例も、第１絶縁部４ａと同様に、溝または絶縁体である。
【００３２】
不揮発性論理回路２０においては、強誘電体膜１３における分極の向きに応じて半導体膜１４を流れる電流が制御される。つまり、強誘電体膜１３の分極が＋Ｚ方向に一致している場合では、半導体膜１４中に誘起された電子が半導体膜１４を低抵抗にすることをもたらす。逆に、当該分極が−Ｚ方向に一致する場合には、半導体膜１４中からの電子の退去が、半導体膜１４を高抵抗にすることをもたらす。
【００３３】
入力電極１７ａ〜１７ｈと制御電極１２との間、および論理設定電極１８ａ〜１８ｄと制御電極１２との間に電圧が印加され、半導体膜１４の抵抗値を制御する。これにより、電源電極１５と出力電極１６との間の抵抗値を変化させることができる。当該抵抗値の変化によって、不揮発性論理回路２０が論理演算を実行できる。当該論理演算が以下、説明される。
【００３４】
（不揮発性論理回路２０を用いた論理演算）
次いで、図４〜図７を参照しながら、不揮発性論理回路２０による論理演算が説明される。
不揮発性論理回路２０は、２入力１出力の論理演算を実行する。２つの入力信号は第１入力信号および第２入力信号から構成される。
当該論理演算は、論理設定電極１８ａ〜１８ｄによる論理設定および入力電極１７ａ〜１７ｈへの入力書き込みに大別される。
まず、不揮発性論理回路２０は、論理設定電極１８ａ〜１８ｄにより、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、および排他的論理和（ＸＯＲ）からなる群から選択される１つの論理を有するように設定される。いうまでもないが、２以上の論理が同時に不揮発性論理回路２０に設定されることはない。
次に、入力電極１７ａ〜１７ｈを介して、不揮発性論理回路２０に第１入力信号および第２入力信号が入力される。
【００３５】
（論理設定）
入力書き込みの前に、不揮発性論理回路２０は論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、および排他的論理和（ＸＯＲ）から選択される１つの論理を有するように設定される。
【００３６】
論理設定の手順が以下、説明される。
好ましくは、論理設定の前に第１リセット動作が行なわれる。第１リセット動作では、電圧Ｖｉｎが論理設定電極１８ａ〜１８ｄに印加され、かつＶｉｎ＜Ｖｒｅｓｅｔの不等式を充足する電圧Ｖｒｅｓｅｔが制御電極１２に印加される。より具体的には、論理設定電極１８ａ〜１８ｄに０Ｖが印加されながら、制御電極１２に１０Ｖが印加されることが好ましい。このようにして、強誘電体膜１３中の全ての分極が上向きに設定される。
【００３７】
論理設定時には、
制御電極１２にはＶ１が、
第１の論理設定電極１８ａにはＶＡが、
第２の論理設定電極１８ｂにはＶＢが、
第３の論理設定電極１８ｃにはＶＣが、
第４の論理設定電極１８ｄにはＶＤが、それぞれ印加される。
【００３８】
この電圧印加は、論理設定電極１８ａ〜１８ｄの下に位置している部分の強誘電体膜１３の各分極を上向きまたは下向きにすることをもたらす。このことは、各論理設定電極１８ａ〜１８ｄの下に位置している部分の各半導体膜１４が高抵抗状態または低抵抗状態のどちらかを有することをもたらす。このようにして、不揮発性論理回路２０が論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、排他的論理和（ＸＯＲ）から選択される１つの論理を有するように設定される。
【００３９】
ＡＮＤが設定される場合には、以下の不等式 (Ｉ）を満たす電圧が印加される。
Ｖ１＞ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＜ＶＤ・・・ (Ｉ）
より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶＡ、１０ＶのＶＢ、１０ＶのＶＣ、および１０ＶのＶＤが印加される。
【００４０】
ＯＲが設定される場合には、以下の不等式 (ＩＩ）を満たす電圧が印加される。
Ｖ１＞ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・ (ＩＩ）
より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶＡ、−１０ＶのＶＢ、−１０ＶのＶＣ、および１０ＶのＶＤが印加される。
【００４１】
ＮＡＮＤが設定される場合には、以下の不等式 (ＩＩＩ）を満たす電圧が印加される。
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＞ＶＤ・・・ (ＩＩＩ）
より具体的には、Ｖ１が０Ｖに保持されながら、１０ＶのＶＡ、−１０ＶのＶＢ、−１０ＶのＶＣ、および−１０ＶのＶＤが印加される。
【００４２】
ＮＯＲが設定される場合には、以下の不等式 (ＩＶ）を満たす電圧が印加される。
Ｖ１＜ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＞ＶＤ・・・ (ＩＶ）
より具体的には、Ｖ１が０Ｖに保持されながら、１０ＶのＶＡ、１０ＶのＶＢ、１０ＶのＶＣ、および−１０ＶのＶＤが印加される。
【００４３】
ＸＯＲが設定される場合には、以下の不等式 (Ｖ）を満たす電圧が印加される。
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・ (Ｖ）
より具体的には、Ｖ１が０Ｖに保持されながら、１０ＶのＶＡ、−１０ＶのＶＢ、−１０ＶのＶＣ、および１０ＶのＶＤが印加される。
【００４４】
図４は論理設定時の論理設定電極１８ａ〜１８ｄの状態を要約している。図５は論理設定時の具体的な電位を示す。図４における「ＯＮ」および「ＯＦＦ」は、それぞれ、−１０Ｖおよび１０Ｖに対応する。制御電極１２の電位は常に一定に維持される。０Ｖに維持されることが好ましい。
【００４５】
（入力書き込み）
入力書き込みの手順が以下、説明される。
入力書き込みにおいては、第１〜第４の状態から選択される１つの状態が不揮発論理回路２０に書き込まれる。言うまでもないが、２以上の状態が同時に不揮発論理回路２０に書き込まれることはない。
【００４６】
好ましくは、入力書き込みの前に第２リセット動作が行なわれる。第２リセット動作では、電圧Ｖｉｎが入力電極１７ａ〜１７ｈに印加され、かつＶｉｎ＜Ｖｒｅｓｅｔの関係を満たす電圧Ｖｒｅｓｅｔが制御電極１２に印加される。より具体的には、入力電極１７ａ〜１７ｈに０Ｖが印加されながら、制御電極１２に１０Ｖが印加されることが好ましい。このようにして、強誘電体膜１３の全ての分極が上向きに設定される。
【００４７】
図２に示されるように、第１入力信号が、第１の入力電極１７ａおよび第２の入力電極１７ｂに入力される。第１入力信号の否定が、第３の入力電極１７ｃおよび第４の入力電極１７ｄに入力される。第２入力信号が、第５の入力電極１７ｅおよび第７の入力電極１７ｇに入力される。第２入力信号の否定が、第６の入力電極１７ｆおよび第８の入力電極１７ｈに入力される。図３に示される真理値表に基づいて、論理演算の実行結果が出力される。
【００４８】
入力書き込みにおいては、
制御電極１２にはＶ１が、
第１の入力電極１７ａにはＶａが、
第２の入力電極１７ｂにはＶｂが、
第３の入力電極１７ｃにはＶｃが、
第４の入力電極１７ｄにはＶｄが、
第５の入力電極１７ｅにはＶｅが、
第６の入力電極１７ｆにはＶｆが、
第７の入力電極１７ｇにはＶｇが、
第８の入力電極１７ｈにはＶｈが、それぞれ印加される。
【００４９】
第１入力信号が、第１の入力電極１７ａおよび第２の入力電極１７ｂに入力されるので、Ｖａ＝Ｖｂの等式が充足されることが好ましい。同様の理由により、好ましくはＶｃ＝Ｖｄ、Ｖｅ＝Ｖｇ、およびＶｆ＝Ｖｈである。
【００５０】
この電圧印加は、各入力電極１７ａ〜１７ｈの下に位置している部分の強誘電体膜１３の分極を上向きまたは下向きにすることをもたらす。このことは、入力電極１７ａ〜１７ｈの下に位置している各半導体膜１４の部分が高抵抗状態または低抵抗状態のどちらかを有することをもたらす。このようにして、第１〜第４の状態から選択される１つの状態が、不揮発性論理回路２０に書き込まれる。
【００５１】
第１の状態が書き込まれる場合には、以下の不等式(ＶＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加される。
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・ (ＶＩ）
より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、−１０ＶのＶｂ、１０ＶのＶｃ、１０ＶのＶｄ、−１０ＶのＶｅ、１０ＶのＶｆ、−１０ＶのＶｇ、および１０ＶのＶｈが印加される。
−１０Ｖおよび＋１０Ｖが、それぞれ真（１）および偽（０）に対応する場合、第１の状態では、第１〜第８の入力電極１７ａ〜１７ｈに、真（１）、真（１）、偽（０）、偽（０）、真（１）、偽（０）、真（１）、および偽（０）がそれぞれ入力される。
【００５２】
第２の状態が書き込まれる場合には、以下の不等式(ＶＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加される。
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・ (ＶＩＩ）
より具体的には、Ｖ１が０Ｖに保持されながら、１０ＶのＶａ、１０ＶのＶｂ、−１０ＶのＶｃ、−１０ＶのＶｄ、−１０ＶのＶｅ、１０ＶのＶｆ、−１０ＶのＶｇ、および１０ＶのＶｈが印加される。
すなわち、第２の状態では、第１〜第８の入力電極１７ａ〜１７ｈには、偽（０）、偽（０）、真（１）、真（１）、真（１）、偽（０）、真（１）、および偽（０）がそれぞれ入力される。
【００５３】
第３の状態が書き込まれる場合には、以下の不等式(ＶＩＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加される。
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・ (ＶＩＩＩ）
より具体的には、Ｖ１が０Ｖに保持されながら、−１０ＶのＶａ、−１０ＶのＶｂ、１０ＶのＶｃ、１０ＶのＶｄ、１０ＶのＶｅ、−１０ＶのＶｆ、１０ＶのＶｇ、および−１０ＶのＶｈが印加される。
すなわち、第３の状態では、第１〜第８の入力電極１７ａ〜１７ｈには、真（１）、真（１）、偽（０）、偽（０）、偽（０）、真（１）、偽（０）、および真（１）がそれぞれ入力される。
【００５４】
第４の状態が書き込まれる場合には、以下の不等式(ＩＸ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加される。
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・ (ＩＸ）
より具体的には、Ｖ１が０Ｖに保持されながら、１０ＶのＶａ、１０ＶのＶｂ、−１０ＶのＶｃ、−１０ＶのＶｄ、１０ＶのＶｅ、−１０ＶのＶｆ、１０ＶのＶｇ、および−１０ＶのＶｈが印加される。
すなわち、第４の状態では、第１〜第８の入力電極１７ａ〜１７ｈには、偽（０）、偽（０）、真（１）、真（１）、偽（０）、真（１）、偽（０）、および真（１）がそれぞれ入力される。
【００５５】
図６は入力書き込み時の入力電極１７ａ〜１７ｈの電位を要約している。図３に示される第１および第２の入力信号における「１」および「０」は、それぞれ図６に示される入力電圧の−１０Ｖおよび１０Ｖに対応する。制御電極１２の電位は常に一定に維持される。０Ｖに維持されることが好ましい。
【００５６】
図７Ａ〜図７Ｄは、それぞれ、第１〜第４の状態に対応する。
【００５７】
図８は、−１０Ｖおよび１０Ｖが論理設定電極１８ａ〜１８ｄ、および入力電極１７ａ〜１７ｈに印加されたときの強誘電体膜１３の分極状態および半導体膜１４の状態を示す。−１０Ｖが印加された入力電極３３の下に位置する半導体３１は、強誘電体１３の分極３０ａによって生じる電子の蓄積のため、低い抵抗を有する。１０Ｖが印加された入力電極３４の下に位置する半導体３２は、強誘電体１３の分極３０ｂによって生じる電子の退去のため、高い抵抗を有する。
【００５８】
入力書込みの後、不揮発性論理回路の電源が切られ得る。
【００５９】
（読み出し）
不揮発性論理回路２０からの読み出しが以下、説明される。
電源電極１５と出力電極１６との間に電位差が印加され、半導体膜１４を流れる電流を測定する。当該電流の測定時には、制御電極１２、論理設定電極１８ａ〜１８ｄ、および入力電極１７ａ〜１７ｈに０Ｖが印加されることが好ましい。
電源電極１５と出力電極１６との間に印加する電位差は、論理演算時に制御電極１２と論理設定電極１８ａ〜１８ｄとの間、および制御電極１２と入力電極１７ａ〜１７ｈに印加される電位差の１／５以下であることが好ましい。電源電極１５と出力電極１６との間の電位差の一例は０．１Ｖである。
【００６０】
当該電流に応じて抵抗値が決定される。すなわち、測定された電流の大きさに基づいて、不揮発性論理回路２０の状態が高抵抗状態または低抵抗状態のどちらであるかが決定される。
【００６１】
論理積（ＡＮＤ）が不揮発性論理回路２０に設定されている場合、第一の状態は、低抵抗状態である。第二の状態、第三の状態、および第四の状態は、高抵抗状態である。
論理和（ＯＲ）が不揮発性論理回路２０に設定されている場合、第一の状態、第二の状態、および第三の状態は、低抵抗状態である。第四の状態は、高抵抗状態である。
否定論理積（ＮＡＮＤ）が不揮発性論理回路２０に設定されている場合、第二の状態、第三の状態、および第四の状態は、低抵抗状態である。第一の状態は、高抵抗状態である。
否定論理和（ＮＯＲ）が不揮発性論理回路２０に設定されている場合、第四の状態は、低抵抗状態である。第一の状態、第二の状態、および第三の状態は、高抵抗状態である。
排他的論理和（ＸＯＲ）が不揮発性論理回路２０に設定されている場合、第二の状態および第三の状態は、低抵抗状態である。第一の状態および第四の状態は、高抵抗状態である。
【００６２】
高抵抗状態および低抵抗状態は、第１の入力信号および第２の入力信号に基づく論理の偽および真にそれぞれ対応する。このようにして、不揮発性論理回路２０は不揮発性論理積（ＡＮＤ）、不揮発性論理和（ＯＲ）、不揮発性否定論理積（ＮＡＮＤ）、不揮発性否定論理和（ＮＯＲ）、不揮発性排他的論理和（ＸＯＲ）からなる群から選択される１つの論理を有する回路として機能する。
【００６３】
（実施例）
以下に記述される実施例は、本発明をより詳細に説明する。
【００６４】
（実施例１）
（１）  シリコン酸化膜によって被覆された表面を有するシリコン基板１１上に、電子銃蒸着法を用いて５ｎｍの厚みを有するチタン膜および３０ｎｍの厚みを有する白金膜がこの順で形成された。さらにパルスレーザーデポジション法によって１０ｎｍの厚みを有するＳｒＲｕＯ３（以下、ＳＲＯ）膜が形成された。このようにして、制御電極１２がシリコン基板１１上に形成された。
【００６５】
（２）  パルスレーザーデポジション法を用いて７００℃に基板が加熱され、４５０ｎｍの厚みを有するＰｂ（Ｚｒ，Ｔｉ）Ｏ３から構成される強誘電体膜１３が形成された。
【００６６】
（３）  基板の温度が４００℃になるように設定され、３０ｎｍの厚みを有するＺｎＯからなる半導体膜１４が形成された。
【００６７】
（４）  半導体膜１４上にフォトリソグラフィによってレジストのパターンが形成された。その後、レジストによって被覆されていない部分の半導体膜１４が、硝酸を用いるエッチングにより除去された。
【００６８】
（５）  その後、半導体膜１４上にレジストがフォトリソグラフィによってもう一度パターニングされた。その上に、５ｎｍの厚みを有するＴｉ膜および３０ｎｍの厚みを有するＰｔ膜が電子銃蒸着法により形成された。レジストが除去され、電源電極１５、出力電極１６、論理設定電極１８ａ〜１８ｄ、および入力電極１７ａ〜１７ｈを形成した。
【００６９】
得られた不揮発性論理回路２０は、１００マイクロメータ四方の論理設定電極１８ａ〜１８ｄ、１００マイクロメータ四方の入力電極１７ａ〜１７ｈ、および１０マイクロメートルの電極間隔を有していた。
【００７０】
不揮発性論理回路２０に、図６および図７に基づいて第一の状態〜第四の状態から選択される１つの状態が書き込まれた。その後、電源電極１５と出力電極１６との間に０．１Ｖの電位差が印加され、電源電極１５および出力電極１６の間に流れる電流を基に、不揮発性論理回路２０の抵抗値を算出した。
【００７１】
図９は、第１〜第４の状態において算出された抵抗値を示す。「０」および「１」は得られた抵抗値の最大値および最小値をそれぞれ意味する。
【００７２】
図９から理解されるように、論理積（ＡＮＤ）が設定されている場合、第一の状態は、「１」であった。第二の状態、第三の状態、および第四の状態は、「０」であった。
【００７３】
論理和（ＯＲ）が設定されている場合、第一の状態、第二の状態、および第三の状態は、「１」であった。第四の状態は、「０」であった。
【００７４】
否定論理積（ＮＡＮＤ）が設定されている場合、第二の状態、第三の状態、および第四の状態は、「１」であった。第一の状態は、「０」であった。
【００７５】
否定論理和（ＮＯＲ）が設定されている場合、第四の状態は、「１」であった。第一の状態、第二の状態、および第三の状態は、「０」であった。
【００７６】
排他的論理和（ＸＯＲ）が設定されている場合、第二の状態、および第三の状態は、「１」であった。第一の状態、および第四の状態は、「０」であった。
【産業上の利用可能性】
【００７７】
本発明は、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、否定論理和（ＮＯＲ）、または排他的論理和（ＸＯＲ）のいずれかに切り替えられ得る不揮発性論理回路を駆動する新規な方法を提供する。
【符号の説明】
【００７８】
１１  基板
１２  制御電極
１３  強誘電体膜
１４  半導体膜
１４ａ  第１の半導体部分
１４ｂ  第２の半導体部分
１４ｃ  第３の半導体部分
１４ｄ  第４の半導体部分
１５  電源電極
１６  出力電極
１７ａ  第１の入力電極
１７ｂ  第２の入力電極
１７ｃ  第３の入力電極
１７ｄ  第４の入力電極
１７ｅ  第５の入力電極
１７ｆ  第６の入力電極
１７ｇ  第７の入力電極
１７ｈ  第８の入力電極
１８ａ  第１の論理設定電極
１８ｂ  第２の論理設定電極
１８ｃ  第３の論理設定電極
１８ｄ  第４の論理設定電極
２０  不揮発性論理回路
３０ａ  強誘電体膜１３における上向きの分極
３０ｂ  強誘電体膜１３における下向きの分極
３１  半導体膜１４における低抵抗部分
３２  半導体膜１４における高抵抗部分
３３  信号「１」が入力される電極
３４  信号「０」が入力される電極
４ａ  第１絶縁部
４ｂ  第２絶縁部
４ｃ  第３絶縁部
【図１Ａ】
2012060027.tif 000003
【図１Ｂ】
2012060027.tif 000004
【図１Ｃ】
2012060027.tif 000005
【図２】
2012060027.tif 000006
【図３】
2012060027.tif 000007
【図４】
2012060027.tif 000008
【図５】
2012060027.tif 000009
【図６】
2012060027.tif 000010
【図７Ａ】
2012060027.tif 000011
【図７Ｂ】
2012060027.tif 000012
【図７Ｃ】
2012060027.tif 000013
【図７Ｄ】
2012060027.tif 000014
【図８】
2012060027.tif 000015
【図９】
2012060027.tif 000016
【図１０】
2012060027.tif 000017
【図１１Ａ】
2012060027.tif 000018
【図１１Ｂ】
2012060027.tif 000019
【図１２Ａ】
2012060027.tif 000020
【図１２Ｂ】
2012060027.tif 000021
【図１３Ａ】
2012060027.tif 000022
【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
2012060027.tif 000027
【手続補正書】
【提出日】平成24年2月7日(2012.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性論理回路を駆動する方法であって、以下の工程（ａ）〜（ｄ）を具備する：
前記不揮発性論理回路を用意する工程（ａ）
ここで、前記不揮発性論理回路は、
制御電極、強誘電体膜、半導体膜、および電極群を具備し、
前記半導体膜はｎ型半導体膜であり、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
前記半導体膜は、第１〜第４の半導体部分に分割されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が前記第１の半導体部分上に配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が前記第２の半導体部分上に配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が前記第３の半導体部分上に配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が前記第４の半導体部分上に配置されており、
第１絶縁部が、前記第１の半導体部分と前記第２の半導体部分との間に挟まれて、前記第１の半導体部分を前記第２の半導体部分から電気的に絶縁しており、
第２絶縁部が、前記第２の半導体部分と前記第３の半導体部分との間に挟まれて、前記第２の半導体部分を前記第３の半導体部分から電気的に絶縁しており、
第３絶縁部が、前記第３の半導体部分と前記第４の半導体部分との間に挟まれて、前記第３の半導体部分を前記第４の半導体部分から電気的に絶縁しており、
前記不揮発性論理回路における１つの論理を、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、またはＸＯＲから設定する工程（ｂ）、
ここで、Ｖ１、ＶＡ、ＶＢ、ＶＣ、およびＶＤは、それぞれ、前記制御電極、および前記第１〜第４の論理設定電極に印加される電圧であり、
ＡＮＤが設定される場合には、以下の不等式（Ｉ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＜ＶＤ・・・（Ｉ）
ＯＲが設定される場合には、以下の不等式（ＩＩ）を満たす電圧が印加され、
Ｖ１＞ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（ＩＩ）
ＮＡＮＤが設定される場合には、以下の不等式（ＩＩＩ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＞ＶＤ・・・（ＩＩＩ）
ＮＯＲが設定される場合には、以下の不等式（ＩＶ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＜ＶＢ、Ｖ１＜ＶＣ、およびＶ１＞ＶＤ・・・（ＩＶ）
ＸＯＲが設定される場合には、以下の不等式（Ｖ）を満たす電圧が印加され、
Ｖ１＜ＶＡ、Ｖ１＞ＶＢ、Ｖ１＞ＶＣ、およびＶ１＜ＶＤ・・・（Ｖ）
第１〜第４の状態から選択される１つの状態を前記不揮発論理回路に書き込む工程（ｃ）、
ここで、Ｖａ〜Ｖｈは、それぞれ、前記第１〜第８の入力電極に印加される電圧であり、
前記第１の状態が書き込まれる場合には、以下の不等式（ＶＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩ）
前記第２の状態が書き込まれる場合には、以下の不等式（ＶＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＞Ｖｅ、Ｖ１＜Ｖｆ、Ｖ１＞Ｖｇ、およびＶ１＜Ｖｈ・・・（ＶＩＩ）
前記第３の状態が書き込まれる場合には、以下の不等式（ＶＩＩＩ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＞Ｖａ、Ｖ１＞Ｖｂ、Ｖ１＜Ｖｃ、Ｖ１＜Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＶＩＩＩ）
前記第４の状態が書き込まれる場合には、以下の不等式（ＩＸ）を満たす電圧Ｖ１、Ｖａ〜Ｖｈが印加され、
Ｖ１＜Ｖａ、Ｖ１＜Ｖｂ、Ｖ１＞Ｖｃ、Ｖ１＞Ｖｄ、Ｖ１＜Ｖｅ、Ｖ１＞Ｖｆ、Ｖ１＜Ｖｇ、およびＶ１＞Ｖｈ・・・（ＩＸ）
前記工程（ｂ）においてＡＮＤが設定されると、第１の状態は低抵抗状態であり、第２〜第４の状態は高抵抗状態であり、
前記工程（ｂ）においてＯＲが設定されると、第１〜第３の状態は低抵抗状態であり、第４の状態は、高抵抗状態であり、
前記工程（ｂ）においてＮＡＮＤが設定されると、第２〜第４の状態は低抵抗状態であり、第１の状態は高抵抗状態であり、
前記工程（ｂ）においてＮＯＲが設定されると、第４の状態は低抵抗状態であり、第１〜第３の状態は高抵抗状態であり、
前記工程（ｂ）においてＸＯＲが設定されると、第２の状態および第３の状態は低抵抗状態であり、第１の状態および第４の状態は高抵抗状態であり、
前記電源電極および前記出力電極との間に電位差を印加することによって生じた電流を測定し、前記電流に基づいて前記不揮発論理回路に書き込まれた状態が前記高抵抗状態または前記低抵抗状態のどちらであるかを決定する工程（ｄ）。
【請求項２】
請求項１による方法であって、
前記工程（ｃ）において、
前記第１および第２の入力電極のいずれにも、真または偽のどちらかである第１の入力信号が入力され、
前記第３および第４の入力電極のいずれにも、前記第１の入力信号の否定が入力され、
前記第５および第７の入力電極のいずれにも、真または偽のどちらかである第２の入力信号が入力され、
前記第６および第８の入力電極のいずれにも、前記第２の入力信号の否定が入力され、
前記高抵抗状態および前記低抵抗状態が、前記第１の入力信号および前記第２の入力信号に基づく前記１つの論理の偽および真に、それぞれ対応する。
【請求項３】
請求項１による方法であって、以下の工程（ｅ）を前記工程（ａ）と前記工程（ｂ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第４の論理設定電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｅ）。
【請求項４】
請求項１による方法であって、以下の工程（ｆ）を前記工程（ｂ）と前記工程（ｃ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第８の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｆ）。
【請求項５】
請求項３による方法であって、以下の工程（ｆ）を前記工程（ｂ）と前記工程（ｃ）との間にさらに具備する：
電圧Ｖｉｎを前記第１〜第８の入力電極に印加し、かつ電圧Ｖｒｅｓｅｔ（ただし、Ｖｒｅｓｅｔ＞Ｖｉｎ）を前記制御電極に印加する工程（ｆ）。
【請求項６】
請求項１による方法であって、以下の工程（ｇ）を前記工程（ｃ）および前記工程（ｄ）の間にさらに具備する：
前記不揮発論理回路の電源を切る工程（ｇ）。
【請求項７】
請求項１による方法であって、
前記第１〜第３絶縁部の各底面には、前記強誘電体膜の内部または上面が露出している。
【請求項８】
請求項１による方法であって、
前記第１〜第３絶縁部は、いずれも溝からなる。
【請求項９】
請求項８による方法であって、
前記溝は真空である。
【請求項１０】
請求項８による方法であって、
前記溝は空気で満たされている。
【請求項１１】
請求項１による方法であって、
前記第１〜第３絶縁部は、いずれも絶縁体からなる。
【請求項１２】
請求項１１による方法であって、
前記絶縁体は酸化シリコンである。
【請求項１３】
以下を具備する不揮発性論理回路：
制御電極、強誘電体膜、半導体膜、および電極群、
ここで、
前記半導体膜はｎ型半導体膜であり、
前記制御電極、前記強誘電体膜、前記半導体膜、および前記電極群は、この順に積層されており、
電極群は、電源電極、出力電極、第１〜第８の入力電極、および第１〜第４の論理設定電極を具備し、
Ｘ方向、Ｙ方向、およびＺ方向が、それぞれ、前記強誘電体膜の長手方向、前記長手方向に直交する方向、および、前記積層方向であり、
Ｘ方向に沿って、第１〜第８の入力電極および第１〜第４の論理設定電極は、前記電源電極および前記出力電極の間に挟まれており、
Ｙ方向に沿って、前記第１〜第４の論理設定電極が配置されており、
Ｙ方向に沿って、前記第１〜第４の入力電極が配置されており、
Ｙ方向に沿って、前記第５〜第８の入力電極が配置されており、
Ｘ方向に沿って、前記第１の入力電極、前記第５の入力電極、および前記第１の論理設定電極が配置されており、
Ｘ方向に沿って、前記第２の入力電極、前記第６の入力電極、および第２の論理設定電極が配置されており、
Ｘ方向に沿って、前記第３の入力電極、前記第７の入力電極、および前記第３の論理設定電極が配置されており、
Ｘ方向に沿って、前記第４の入力電極、前記第８の入力電極、および前記第４の論理設定電極が配置されている。
【請求項１４】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部の各底面には、前記強誘電体膜の内部または上面が露出している。
【請求項１５】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部は、いずれも溝からなる。
【請求項１６】
請求項１５による不揮発性論理回路であって、
前記溝は真空である。
【請求項１７】
請求項１５による不揮発性論理回路であって、
前記溝は空気で満たされている。
【請求項１８】
請求項１３による不揮発性論理回路であって、
前記第１〜第３絶縁部は、いずれも絶縁体からなる。
【請求項１９】
請求項１８による不揮発性論理回路であって、
前記絶縁体は酸化シリコンである。
【国際調査報告】
2012060027.tif 000028
2012060027.tif 000029