(57)【要約】  縦型トレンチゲート型ＭＯＳＦＥＴ素子部（３０）と、ｐ-型ウェル拡散領域（４ａ）を有する制御用横型ｎチャネルＭＯＳＦＥＴ素子部（２２）と、これらを取り巻く終端耐圧領域（２３）と、を備えた半導体装置であって、終端耐圧領域（２３）がＬＯＣＯＳ酸化膜（１１ｃ）と端部のトレンチに外接するｐ型サステイン領域（５０）と、それに外接するｐ-型拡散領域（４ｂ）と、を備え、ｐ-型拡散領域（４ｂ）をｐ型ベース領域（５）より深く低濃度とし、ｐ型サステイン領域（５０）をｐ-型拡散領域（４ｂ）より浅く高濃度とし、ｐ-型ウェル拡散領域（４ａ）をｐ型ベース領域（５）とｐ型サステイン領域（５０）より深く低濃度とし、終端耐圧領域（２３）とｐ-型ウェル拡散領域（４ａ）の耐圧をＭＯＳＦＥＴ素子部（３０）の耐圧より高くした。
2012124786.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第一の主面側に形成された第１導電型の主ドレイン領域と、
前記半導体基板の第二の主面側の表面に選択的に形成された第２導電型のベース領域と、該ベース領域の表面に選択的に形成された第１導電型の主ソース領域と、前記ベース領域の表面から前記ベース領域と前記主ソース領域を貫通して前記半導体基板に到達するトレンチと、絶縁性の膜からなる第一絶縁膜を介して前記トレンチにゲート電極が埋め込まれたトレンチＭＯＳゲートと、を有する縦型トレンチＭＯＳゲート型半導体素子部と、
前記半導体基板の第二の主面側の表面に形成されて前記第一絶縁膜よりも厚い第二絶縁膜を備えた素子分離領域を介して前記縦型トレンチＭＯＳゲート型半導体素子部に隣接し、前記半導体基板の第二の主面側の表面に前記半導体基板とｐｎ接合を形成する第２導電型のウェル拡散領域を備え、該ウェル拡散領域の表面上に前記第二絶縁膜よりも厚さの薄い第三絶縁膜を介して形成された制御用ゲート電極を備え、前記ウェル拡散領域の表面にて前記制御用ゲート電極を挟むように第１導電型制御ドレイン領域と第１導電型制御ソース領域が設けられ、前記縦型トレンチＭＯＳゲート型半導体素子部を制御する制御用半導体素子部と、
前記半導体基板の第二の主面側の表面に前記第二絶縁膜を備え、前記縦型トレンチＭＯＳゲート型半導体素子部を取り巻くか、もしくは前記縦型トレンチＭＯＳゲート型半導体素子部と前記制御用半導体素子部の両素子部を共通に取り巻く終端耐圧領域と、を備える半導体装置において、
前記終端耐圧領域が、前記第二絶縁膜と、前記縦型トレンチＭＯＳゲート型半導体素子部の端部のトレンチに外接する第２導電型のサステイン領域と、該サステイン領域の外側に接して配置される第２導電型の第１領域と、を備え、
該第１領域は、前記ベース領域より接合深さが深くて低不純物濃度であり、
前記サステイン領域は、前記第１領域より接合深さが浅くて高不純物濃度であり、
前記ウェル拡散領域は、前記ベース領域および前記サステイン領域よりも接合深さが深くて低不純物濃度であり、
前記終端耐圧領域および前記ウェル拡散領域のアバランシェ耐圧が、前記縦型トレンチＭＯＳゲート型半導体素子部のアバランシェ耐圧よりも高いことを特徴とする半導体装置。
【請求項２】
前記終端耐圧領域が、前記第二の絶縁膜上に載置されるフィールドプレートを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦型トレンチＭＯＳゲート型半導体素子が、前記第一の主面側にて前記主ドレイン領域と接する第２導電型コレクタ層を備えたＩＧＢＴであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記半導体装置が備える第１領域を、当該半導体装置が備えるウェル拡散領域と同時に形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体装置が備えるサステイン領域を、当該半導体装置が備えるベース領域と同時に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧で縦型のトレンチＭＯＳゲート型半導体素子と保護用または制御用半導体素子が同一半導体基板上に形成されたトレンチゲート型パワーＩＣなど、複合半導体装置と称される半導体装置およびその製造方法に関する発明に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体素子の低オン抵抗化を小面積で実現するために、トレンチにゲート領域を埋め込んだ縦型のトレンチＭＯＳゲート型半導体素子が知られている。図３は、一般的な縦型トレンチゲートＭＯＳ型半導体素子とその終端耐圧領域を示す要部断面図である。図３に示す半導体素子においては、活性領域６８の耐圧よりも終端耐圧領域６９の耐圧を高くして、アバランシェ降伏による電流が活性領域６８に流れるようにする必要がある。【０００３】
このため、終端耐圧領域６９には、ｐ型ベース領域５５よりも低濃度のｐ-型拡散領域５４が設けられている。これにより、オフ電圧印加時に活性領域６８から終端耐圧領域６９に広がる空乏層が伸びやすくなり、終端耐圧領域６９の最大電界強度が十分に緩和され、終端耐圧領域６９の耐圧が上昇する。その結果、トレンチゲートＭＯＳ型半導体素子の素子全体の耐圧は、前記ｐ型ベース領域接合か、あるいはトレンチゲートの底部の電界集中によるブレークダウンによって決まる。【０００４】
さらに、この図３のトレンチゲートＭＯＳ型半導体素子を出力段素子とし、このトレンチゲートＭＯＳ型半導体素子の耐圧信頼性向上や破壊耐量向上を低コストで実現するために、図２の断面図に示す保護用横型半導体素子を同一半導体基板上に形成した保護機能内蔵絶縁ゲート型半導体装置と呼ばれる複合半導体装置が文献に記載されている（特許文献１）。【０００５】
図２は、一般的な制御用の横型プレーナーＭＯＳ型半導体素子の断面図である。図２に示す保護用半導体素子は、ウェル接合４０によって区画されるｐ-型ウェル拡散領域３５内に形成された、横型ｎチャネルＭＯＳＦＥＴを備えている。【０００６】
図２、図３の半導体素子をあわせた複合半導体装置は、ｎ+型基板（図２における符号３２、図３における符号５２に相当）とその上のｎ-型エピタキシャル層（図２における符号３３、図３における符号５３に相当）とからなる共通の半導体基板内に、保護用横型半導体素子および縦型ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の活性領域（図２における符号４８、図３における符号６８に相当）およびこれらの活性領域を取り巻く終端耐圧領域（図２における符号４９、図３における符号６９に相当）をそれぞれ備える。【０００７】
この複合半導体装置において、出力段素子の縦型ＭＯＳＦＥＴにかかるオフ電圧は、この出力段素子だけでなく図２に示す保護用半導体素子のウェル接合４０にも同様に印加される。そのため、図３の縦型ＭＯＳＦＥＴの活性領域６８だけでなく、図２の保護用半導体素子におけるウェル接合４０（すなわちｐ-型ウェル拡散領域３５とｎ-型エピタキシャル層３３のｐｎ接合）に関しても、オフ電圧に対して有効な耐圧を有する必要がある。【０００８】
前述の図２に示す保護用半導体素子は、ウェル接合４０で区画されるウェル拡散領域内に、横型ｎチャネルＭＯＳＦＥＴが形成されている。前記ウェル接合４０の耐圧は、例えば５０Ｖである。なお、以降の説明では、便宜的に５０Ｖ以下を低耐圧、５０Ｖを超える耐圧を高耐圧と呼ぶことにする。【０００９】
この図２の保護用半導体素子の活性領域４８では、ゲート酸化膜３７、ゲート電極３６、ドレイン領域３８ａ、ソース領域３８ｂおよびｐ-型ウェル拡散領域３５の一部をなすｐ型ベース領域およびベースコンタクト領域３９と、それぞれの領域表面に接触するドレイン電極１２、ソース電極１３、ベース電極１４をそれぞれ備えている。また、ウェル接合４０の耐圧低下を防ぐために、終端耐圧領域４９にはＬＯＣＯＳ酸化膜４１を備える。【００１０】
一方、図３の縦型のトレンチＭＯＳゲート型半導体素子部では、半導体基板の主面にｎ+型ソース領域５８とｐ型ベース領域５５およびｐ+型コンタクト領域６０に接続するソース電極６５と、裏面側のドレイン領域であるｎ+型基板５２に接触するドレイン電極５１と、を備える。ゲート電極５６は、トレンチ内のゲート酸化膜５７を介してポリシリコンを埋め込むことにより形成され、図示しないゲート電極配線により基板表面のゲート電極パッドに接続される。前述のｐ型ベース領域５５、ゲート電極５６、ゲート酸化膜５７、ｎ+型ソース領域５８、高不純物濃度のｐ+型コンタクト領域６０等からなる構造をトレンチＭＯＳゲート構造と称する。【００１１】
前記活性領域６８を取り巻く終端耐圧領域６９は、ＬＯＣＯＳ酸化膜６１および電界緩和機能を有するｐ-型拡散領域５４を備えることにより、ｐ型ベース領域５５とｎ-型エピタキシャル層５３の間の主接合の耐圧よりも、耐圧が高くなるように設定されている。終端耐圧領域６９内では、接合がフラットでないため、オフ電圧印加により発生する最大電界強度部が狭い領域に集中しやすく、素子破壊が生じやすい。したがって、耐圧低下による電流集中を防ぐため、前記電界緩和機能を有するｐ-型拡散領域５４が必要となる。【００１２】
前記図３の縦型トレンチゲート型ＭＯＳＦＥＴ素子は、トレンチゲート構造によってチャネル密度が向上し、プレーナーゲート型のＭＯＳＦＥＴよりもオン抵抗を低くすることができる。そのため、縦型ＭＯＳＦＥＴを有するパワーＩＣにおいても、その定格電圧が５０Ｖ程度から１００Ｖ、あるいはそれ以上の高耐圧クラスにまで、トレンチゲート構造が適用されつつある。【００１３】
このように５０Ｖ以上の高耐圧化を行う場合、ＬＯＣＯＳ酸化膜６１のみの終端耐圧領域では、オフ電圧印加時に広がる空乏層内の電界緩和が十分ではなくなるため、終端耐圧領域での耐圧低下が生じやすい。そのためにも、ＬＯＣＯＳ酸化膜６１に加えて前述のｐ-型拡散領域５４を備えることにより、電界緩和機能を図り、低耐圧化を抑制している。【００１４】
図５は、従来の縦型トレンチゲートＭＯＳ型半導体素子とその終端耐圧領域の要部断面図である。図５においては、高耐圧の縦型トレンチゲートＭＯＳ型半導体素子のための好ましい例を示している。図５に示したように、従来、前述のような保護用半導体素子をもたずに、縦型のトレンチゲート型のＭＯＳ構造を備える活性領域６８と、この活性領域６８の外周を取り巻くように配置され、電界緩和を目的とするｐ--型リサーフ（ＲＥＳＵＲＦ、Ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）領域７０を備える終端耐圧領域６９とを有する素子が開示されている（例えば、下記特許文献２を参照）。【００１５】
前述の縦型トレンチゲートＭＯＳ型半導体素子に保護用半導体素子を一体形成したトレンチゲート型パワーＩＣなどの複合半導体装置において、縦型トレンチゲートＭＯＳ型半導体素子の低オン抵抗化と耐圧低下を抑制するためには、前述と同様の理由から終端耐圧領域６９を主接合耐圧より高い耐圧にする処置が必要となる。そのような処置としては、終端耐圧領域６９に、前記図３に示されるｐ-型拡散領域５４と同様な領域以外に、ポリシリコン膜フィールドプレート６７や金属膜フィールドプレート６６などの電界緩和機構を追加することが有効である。なお、先にあげたトレンチゲート型パワーＩＣに関する特許文献２において、終端耐圧領域に関して電界緩和を目的として設けられる前記ｐ--型リサーフ領域７０に相当する領域は、公知のリサーフ効果を奏する領域、つまり表面が完全には空乏化しない程度にｐ--型リサーフ領域７０のほぼ全体を十分空乏化させることで、電界強度を緩和させる効果を奏する領域である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００３−２６４２８９号公報（段落０００２）
【特許文献２】特開２００９−１０５２６８号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、このリサーフ効果の条件を満たすような低不純物濃度のｐ--型リサーフ領域７０をそのままトレンチゲート型パワーＩＣなどの複合半導体装置に適用するためには、低不純物濃度のｐ--型リサーフ領域７０を形成するためのプロセスを追加する必要があるため、プロセスコストが追加され、コストアップとなるという問題があった。【００１８】
さらに、このリサーフ効果の条件を満たすような低不純物濃度のｐ--型リサーフ領域７０を終端耐圧構造に用いる場合、基板表面に近い接合端部近傍で、外部電荷の影響により電界強度分布の変動が経時的に生じやすく、耐圧劣化が生じやすい。その結果、耐圧の信頼性が低下するという問題があった。【００１９】
本発明は、以上述べた点を考慮してなされたものであり、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板の第一の主面側に形成された第１導電型の主ドレイン領域と、前記半導体基板の第二の主面側の表面に選択的に形成された第２導電型のベース領域と、該ベース領域の表面に選択的に形成された第１導電型の主ソース領域と、前記ベース領域の表面から前記ベース領域と前記主ソース領域を貫通して前記半導体基板に到達するトレンチと、絶縁性の膜からなる第一絶縁膜を介して前記トレンチにゲート電極が埋め込まれたトレンチＭＯＳゲートと、を有する縦型トレンチＭＯＳゲート型半導体素子部と、前記半導体基板の第二の主面側の表面に形成されて前記第一絶縁膜よりも厚い第二絶縁膜を備えた素子分離領域を介して前記縦型トレンチＭＯＳゲート型半導体素子部に隣接し、前記半導体基板の第二の主面側の表面に前記半導体基板とｐｎ接合を形成する第２導電型のウェル拡散領域を備え、該ウェル拡散領域の表面上に前記第二絶縁膜よりも厚さの薄い第三絶縁膜を介して形成された制御用ゲート電極を備え、前記ウェル拡散領域の表面にて前記制御用ゲート電極を挟むように第１導電型制御ドレイン領域と第１導電型制御ソース領域が設けられ、前記縦型トレンチＭＯＳゲート型半導体素子部を制御する制御用半導体素子部と、前記半導体基板の第二の主面側の表面に前記第二絶縁膜を備え、前記縦型トレンチＭＯＳゲート型半導体素子部を取り巻くか、もしくは前記縦型トレンチＭＯＳゲート型半導体素子部と前記制御用半導体素子部の両素子部を共通に取り巻く終端耐圧領域と、を備える半導体装置において、前記終端耐圧領域が、前記第二絶縁膜と、前記縦型トレンチＭＯＳゲート型半導体素子部の端部のトレンチに外接する第２導電型のサステイン領域と、該サステイン領域の外側に接して配置される第２導電型の第１領域と、を備え、該第１領域は、前記ベース領域より接合深さが深くて低不純物濃度であり、前記サステイン領域は、前記第１領域より接合深さが浅くて高不純物濃度であり、前記ウェル拡散領域は、前記ベース領域および前記サステイン領域よりも接合深さが深くて低不純物濃度であり、前記終端耐圧領域および前記ウェル拡散領域のアバランシェ耐圧が、前記縦型トレンチＭＯＳゲート型半導体素子部のアバランシェ耐圧よりも高い半導体装置とする。【００２１】
また、この発明にかかる半導体装置は、前記終端耐圧領域が、前記第二の絶縁膜上に載置されるフィールドプレートを有することが好ましい。さらに、この発明にかかる半導体装置は、前記縦型トレンチゲートＭＯＳ型半導体素子が、前記第一の主面側にて前記主ドレイン領域と接する第２導電型コレクタ層を備えたＩＧＢＴであってもよい。【００２２】
また、この発明にかかる半導体装置の製造方法は、上記の半導体装置が備える第１領域を、当該半導体装置が備えるウェル拡散領域と同時に形成することが好ましい。さらに、この発明にかかる半導体装置の製造方法は、上記の半導体装置が備えるサステイン領域を、当該半導体装置が備えるベース領域と同時に形成することが好ましい。
【発明の効果】
【００２３】
本発明によれば、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できる半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの要部断面図である。
【図２】図２は、一般的な制御用の横型プレーナーＭＯＳ型半導体素子の断面図である。
【図３】図３は、一般的な縦型トレンチゲートＭＯＳ型半導体素子とその終端耐圧領域を示す要部断面図である。
【図４】図４は、本発明の半導体装置の実施の形態５にかかる異なる半導体装置の要部断面図である。
【図５】図５は、従来の縦型トレンチゲートＭＯＳ型半導体素子とその終端耐圧領域の要部断面図である。
【図６】図６は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの平面図である。
【図７】図７は、本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣの変形例を示す平面図である。
【図８】図８は、本発明の半導体装置の実施の形態２にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。
【図９】図９は、本発明の半導体装置の実施の形態３にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。また、本明細書にて記述する「耐圧」の意味は、素子にオフ状態にて高電圧を印加したときに、アバランシェ降伏が生じることによりアバランシェ電流が流れ始めるときの印加電圧、つまりアバランシェ耐圧のことである。
【００２６】
（実施の形態１）
図１は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの要部断面図である。図１においては、本発明の複合半導体装置の実施の形態１として、縦型トレンチゲート型パワーＩＣ１００の要部断面図を示す。
【００２７】
この実施の形態１では、出力段半導体素子を耐圧５０〜１００Ｖ程度の縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０とし、制御用半導体素子を１０Ｖ程度の耐圧をもつ横型ｎチャネルＭＯＳＦＥＴ素子部２２とし、これらを取り巻く終端耐圧領域２３を備え、制御用半導体素子を有するｐ-型ウェル拡散領域とｎ-型エピタキシャル層３からなるｐｎ接合であるウェル接合１８の耐圧と終端耐圧領域２３の耐圧をそれぞれ１００Ｖ以上とした場合の縦型トレンチゲート型パワーＩＣ１００を示してある。
【００２８】
ｎ+型基板２と、その上のｎ-型エピタキシャル層３からなる半導体基板上に、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０とプレーナゲート型の制御用の横型ｎチャネルＭＯＳＦＥＴ素子部（制御用横型ｎチャネルＭＯＳＦＥＴ素子部）２２が形成されている。この横型ｎチャネルＭＯＳＦＥＴ素子部２２と縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０は、ｎ+型基板２と、その上のｎ-型エピタキシャル層３からなる半導体基板とを共有し、素子分離領域９０を介して隣接している。
【００２９】
縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２は、半導体基板上に素子分離領域９０としてのＬＯＣＯＳ酸化膜１１ａ（図１）を介して併置されている。また、ｎ+型基板２は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０では、ｎ型のドレイン領域（主ドレイン領域）となる。
【００３０】
本発明の課題を解決するためには、まず、オフ電圧印加でブレークダウン（アバランシェ電流が流れること）したときに、終端耐圧領域２３への電流集中を抑制し、素子破壊を防ぐ必要がある。そのために、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２のウェル接合１８、および終端耐圧領域２３の耐圧は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の活性領域２１における主接合１９（ｐ型ベース領域５とｎ-型エピタキシャル層３の間のｐｎ接合）の耐圧よりも高くする必要がある。そのための構造について説明する。
【００３１】
図６は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの平面図である。図６において、これらの縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２を共通に取り囲むように終端耐圧領域２３が配置される。縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０は、チップ中央部にあって、主電流の経路となる活性領域２１を有する。
【００３２】
活性領域２１は、トレンチ内部にゲート酸化膜７ａを介してポリシリコンからなるゲート電極６ａが充填されるトレンチゲート構造と、このトレンチゲート構造に接するｐ型ベース領域５と、を有する。また、活性領域２１は、ｐ型ベース領域５の表面層に形成され、ｐ型ベース領域５およびトレンチ側壁に接するｎ+型ソース領域８ｂ（主ソース領域）、および、高不純物濃度のｐ+型コンタクト領域１０を有する。ｎ+型ソース領域８ｂ、ｐ+型コンタクト領域１０の表面には、ソース電極１５が接触している。ソース電極１５は、ソース端子となる。また、ｎ+型基板２は、ＭＯＳＦＥＴのｎ型のドレイン領域となる。ｎ+型基板２の裏面に形成されるドレイン電極１は、ドレイン端子となる。ポリシリコンからなるゲート電極６ａとソース電極１５の間は、層間絶縁膜１７ａで絶縁されている。
【００３３】
制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２は、ｐ-型ウェル拡散領域４ａと、このｐ-型ウェル拡散領域４ａ中の表面層に形成されるｎ+型ドレイン領域８ａ（制御ドレイン領域）とｎ+型ソース領域８ｂ（制御ソース領域）、およびｐ+型コンタクト領域９により構成される。金属膜がドレイン電極１２またはソース電極１３となる。ベース電極１４は、バックゲート電極としてｐ+型コンタクト領域９に接続されている。ゲート酸化膜７ｂの上面には、ポリシリコンからなるゲート電極６ｂが形成されている。ゲート電極６ｂは、ゲート端子となる。
【００３４】
縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２の間には、ＬＯＣＯＳ酸化膜１１ａおよびその上面に接する層間絶縁膜１７ｂが形成されている。ＬＯＣＯＳ酸化膜１１ａおよび層間絶縁膜１７ｂは、素子分離領域９０としての役割を果たす。また、制御回路を構成する他の横型ＭＯＳＦＥＴ（図示せず）との間にもＬＯＣＯＳ酸化膜１１ｂが形成され、同様に回路素子間の素子分離領域としての役割を果たしている。
【００３５】
終端耐圧領域２３は、耐圧向上および耐圧信頼性を保持するための接合終端構造を備える。終端耐圧領域２３には、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のチップ外周側の端部のトレンチに接するように、ｐ型サステイン領域５０が形成されており、さらにｐ型サステイン領域５０に連続するように、低不純物濃度のｐ-型拡散領域４ｂが形成されている。このｐ型サステイン領域５０は、ｐ型ベース領域５と同一の工程で形成される拡散層であり、別工程を追加することなく形成することができる。
【００３６】
さらに、このｐ-型拡散領域４ｂおよびｎ-型エピタキシャル層３の表面に形成されるＬＯＣＯＳ酸化膜１１ｃ上に、金属膜フィールドプレート１６、ポリシリコン膜フィールドプレート６ｃを形成している。ｐ-型拡散領域４ｂは、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２のｐ-型ウェル拡散領域４ａと同一の工程で形成される拡散層であり、別工程を追加することなく形成することができる。
【００３７】
さらに、このｐ-型拡散領域４ｂは、終端耐圧領域２３の内側に沿ってリング状に形成される。またｐ-型拡散領域４ｂは、ｐ型ベース領域５もしくはｐ型サステイン領域５０よりも低い濃度で、かつ拡散深さが深く形成されている。また、ｐ型サステイン領域５０は、素子の任意の場所において、ｐ型ベース領域５と導電接続されている。また、ｐ-型拡散領域４ｂは、前述のようにｐ型サステイン領域５０から連続して形成されているので、ｐ型サステイン領域５０に電気的に接続されている。
【００３８】
例えば、ｐ型ベース領域５およびｐ型サステイン領域５０は、拡散深さが１．５〜２．５μｍで、表面の不純物濃度が５〜９×１０16ｃｍ-3である。一方、ｐ-型ウェル拡散領域４ａとｐ-型拡散領域４ｂは同時に形成されるので、共に拡散深さが２〜５μｍで、表面の不純物濃度が１〜５×１０16ｃｍ-3である。
【００３９】
このように、ｐ-型拡散領域４ｂは、ｐ型ベース領域５もしくはｐ型サステイン領域５０より、拡散深さが深く、低不純物濃度である。この結果、ｐ-型拡散領域４ｂが形成されない場合と比べて、終端耐圧領域２３で空乏層をより拡げることができる。その結果、空乏層が伸びる際に発生する最大電界強度を緩和することができる。
【００４０】
これによって、ｐ-型ウェル拡散領域４ａおよびｐ-型拡散領域４ｂとｎ-型エピタキシャル層３とのｐｎ接合にて決まる耐圧を、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の活性領域２１における主接合１９もしくはトレンチゲートの底部にて決まる耐圧よりも、高耐圧にすることができる。
【００４１】
また、これによって、オフ時に耐圧に相当する電圧が印加されたときに流れるアバランシェ電流は、活性領域２１の主接合１９に流れるようになり、終端耐圧領域２３にアバランシェ電流が集中することを防ぐことができるようになる。その結果、パワーＩＣのアバランシェ破壊を防ぐことができる。
【００４２】
なお、前述のように、ｐ-型拡散領域４ｂの不純物濃度はｐ-型ウェル拡散領域４ａの不純物濃度と同じなので、前述の特許文献２に記載のｐ--型リサーフ領域７０（図５参照）よりは高不純物濃度である。また、ｐ-型拡散領域４ｂの不純物濃度は、一般的なガードリングを形成する不純物濃度と同等の濃度であるｐ型ベース領域５よりは、低くする必要がある。なぜなら、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２に求められるしきい値電圧やオン電流は、前記ｐ-型拡散領域４ｂの表面の不純物濃度がリサーフ領域となるような低不純物濃度や、あるいは縦型トレンチゲート型ＭＯＳＦＥＴのｐ型ベース領域５の濃度では、実現することができないからである。
【００４３】
また、本発明の他の特徴は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の外周側の端部のトレンチに接し、かつｐ-型拡散領域４ｂに連続するように、ｐ型サステイン領域５０を設けたことである。また、ｐ型サステイン領域５０は、ｐ型ベース領域５と導電接続されている。前述のように、ｐ-型拡散領域４ｂは、ｐ-型ウェル拡散領域４ａと同一の工程で形成されるので、ｐ-型拡散領域４ｂにおける不純物濃度は、リサーフ領域よりは高不純物濃度であるものの、一般的なガードリングを形成する不純物濃度よりは低くしないとならない。
【００４４】
そのため、単位面積当たりで１×１０12／ｃｍ2程度の濃度をもった強い電荷が素子の外部から飛来したときに、端部のトレンチとＬＯＣＯＳ酸化膜１１ｃの間の領域で、層間絶縁膜１７ａと半導体基板との界面に電荷が誘起されやすい。この誘起された電荷により、オフ時に広がる空乏層の等電位線の分布が変化し、耐圧が低下する場合がある。
【００４５】
そこで、前述のように、ｐ型ベース領域５と導電接続するようにｐ型サステイン領域５０を形成すると、等電位線はｐ型サステイン領域５０を介してｐ-型拡散領域４ｂに分布する。そのため、ｐ型サステイン領域５０の上部に接する層間絶縁膜１７ａの表面に外部電荷が飛来したときでも、層間絶縁膜１７ａと半導体基板との界面には電荷が誘起されにくくなり、等電位線の分布の変化を最小限に抑えることができる。その結果、耐圧の信頼性が向上する。
【００４６】
（実施の形態２）
図８は、本発明の半導体装置の実施の形態２にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。実施の形態２は、実施の形態１の変形例であり、実施の形態１との相違点は、外部からの電荷が耐圧に与える影響を抑える工夫として、図８に示すように、ｐ型サステイン領域５０とｐ-型拡散領域４ｂが重なる領域を増やしたことである。
【００４７】
具体的には、ｐ型サステイン領域５０を形成するときのボロンのイオン注入領域と、ｐ-型拡散領域４ｂを形成するときのボロンのイオン注入領域が重なるようにマスクをレイアウトし、ボロンをそれぞれイオン注入する。このようにすることで、活性領域の端部のトレンチからＬＯＣＯＳ酸化膜１１ｃまでの区間におけるｐ型領域の表面濃度を、さらに増加させることができる。その結果、耐圧に対する外部からの電荷の影響を、より小さくすることができる。
【００４８】
（実施の形態３）
図９は、本発明の半導体装置の実施の形態３にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。実施の形態３は実施例２の変形例であり、実施の形態２との相違点は、外部からの電荷が耐圧に与える影響を抑える工夫として、図９に示すように、ｐ型サステイン領域５０の表面に、ｐ+型コンタクト領域１０を追加で形成したことである。このようにすれば、活性領域の端部のトレンチからＬＯＣＯＳ酸化膜１１ｃまでの区間におけるｐ型領域の表面濃度を、より一層増加させることができるので、耐圧に対する外部からの電荷の影響を防ぐことが可能となる。
【００４９】
（実施の形態４）
図７は、本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣの変形例を示す平面図である。本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣは、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０を取り囲むように終端耐圧領域２３が形成され、さらに半導体基板上に素子分離領域９０としてのＬＯＣＯＳ酸化膜１１ａを介して、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２と併置されている。実施の形態１との相違点は、終端耐圧領域２３は縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のみを取り囲むようにしていることである。制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２の耐圧が、図２に示すような従来型の終端耐圧領域４９で十分高い値を確保できる場合は、このように、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のみ、終端耐圧領域２３にて電界強度を緩和することも可能である。
【００５０】
（実施の形態５）
図４に本発明の実施の形態５を示す。図４は前記図１の出力段半導体素子である縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のｎ+型基板２の裏面に、さらにｐ+型半導体層２５（ｐ+型コレクタ層）を追加することにより、出力段半導体素子を縦型トレンチゲート型ＩＧＢＴ２４（絶縁ゲートバイポーラトランジスタ）としたものである。
【００５１】
主電流が流れる出力段半導体素子の活性領域において、ＭＯＳＦＥＴよりもさらにオン抵抗を低減し、さらに高耐圧化を図るには、出力段素子をＩＧＢＴとするとよい。ＩＧＢＴはおよそ３００Ｖ以上の定格電圧で、ＭＯＳＦＥＴよりも低いオン抵抗（オン電圧）を示す。しかしながら、出力段素子が高耐圧化するほど、ｎ-型エピタキシャル層３は高比抵抗となるので、オフ状態にて終端耐圧領域２３に広がる等電位線は、外部電荷の影響を受けやすい。そのため、本発明のｐ型サステイン領域５０を備えることで、より一層、外部電荷の影響を抑えて、耐圧の信頼性を向上させることができる。
【００５２】
上述した本発明の実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型がｎ型であって第２導電型がｐ型に限るものではない。本発明の実施の形態においては、ｎ型とｐ型を入れ替えて、第１導電型をｐ型とし第２導電型をｎ型とした場合も同様に動作が可能な部分もある。また、上述した本発明の実施の形態において、各図の中に示された各領域（ｐ領域、ｎ領域）の右に記載の＋（−）記号は、不純物濃度が相対的に他の領域よりも高い（低い）ことを意味している。
【産業上の利用可能性】
【００５３】
以上のように、この発明にかかる半導体装置および半導体装置の製造方法は、高耐圧で縦型のトレンチＭＯＳゲート型半導体素子と保護用または制御用半導体素子を同一半導体基板上に形成された、トレンチゲート型パワーＩＣなどの複合半導体装置およびその製造方法に有用であり、特に、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できるＩＧＢＴなどのＭＯＳ型半導体装置およびその製造方法に適している。
【符号の説明】
【００５４】
１、１２、５１  ドレイン電極
２、３２、５２  ｎ+型基板
３、３３、５３  ｎ-型エピタキシャル層
４ａ、３４  ｐ-型ウェル拡散領域
４ｂ、５４  ｐ-型拡散領域
５、３５、５５  ｐ型ベース領域
５０  ｐ型サステイン領域
６ａ、６ｂ、３６、５６  ゲート電極
７ａ、７ｂ、３７、５７  ゲート酸化膜
８ｂ、３８ｂ、５８  ｎ+型ソース領域
８ａ、３８ａ  ｎ+型ドレイン領域
３９  ベースコンタクト領域
９、１０、６０  ｐ+型コンタクト領域
１１ａ、１１ｂ、１１ｃ  ＬＯＣＯＳ酸化膜
４１、６１  ＬＯＣＯＳ酸化膜
１３、１５、６５  ソース電極
１４  ベース電極
１６、６６  金属膜フィールドプレート
６ｃ  ポリシリコン膜フィールドプレート
１７ａ、１７ｂ  層間絶縁膜
３０  縦型トレンチゲート型ＭＯＳＦＥＴ素子部
２１、４８、６８  活性領域
２２  制御用の横型ｎチャネルＭＯＳＦＥＴ素子部
２３、４９、６９  終端耐圧領域
２４  縦型トレンチゲート型ＩＧＢＴ
２５  ｐ+型半導体層
１８、４０  ウェル接合
１９  主接合
７０  ｐ--型リサーフ領域
９０  素子分離領域
１００  縦型トレンチゲート型パワーＩＣ
【図１】
2012124786.tif 000003
【図２】
2012124786.tif 000004
【図３】
2012124786.tif 000005
【図４】
2012124786.tif 000006
【図５】
2012124786.tif 000007
【図６】
2012124786.tif 000008
【図７】
2012124786.tif 000009
【図８】
2012124786.tif 000010
【図９】
2012124786.tif 000011
【手続補正書】
【提出日】平成25年8月1日(2013.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第一の主面側に形成された第１導電型の主ドレイン領域と、
前記半導体基板の第二の主面側の表面に選択的に形成された第２導電型のベース領域と、該ベース領域の表面に選択的に形成された第１導電型の主ソース領域と、前記ベース領域の表面から前記ベース領域と前記主ソース領域を貫通して前記半導体基板に到達するトレンチと、絶縁性の膜からなる第一絶縁膜を介して前記トレンチにゲート電極が埋め込まれたトレンチＭＯＳゲートと、を有する縦型トレンチＭＯＳゲート型半導体素子部と、
前記半導体基板の第二の主面側の表面に形成されて前記第一絶縁膜よりも厚い第二絶縁膜を備えた素子分離領域を介して前記縦型トレンチＭＯＳゲート型半導体素子部に隣接し、前記半導体基板の第二の主面側の表面に前記半導体基板とｐｎ接合を形成する第２導電型のウェル拡散領域を備え、該ウェル拡散領域の表面上に前記第二絶縁膜よりも厚さの薄い第三絶縁膜を介して形成された制御用ゲート電極を備え、前記ウェル拡散領域の表面にて前記制御用ゲート電極を挟むように第１導電型制御ドレイン領域と第１導電型制御ソース領域が設けられ、前記縦型トレンチＭＯＳゲート型半導体素子部を制御する制御用半導体素子部と、
前記半導体基板の第二の主面側の表面に前記第二絶縁膜を備え、前記縦型トレンチＭＯＳゲート型半導体素子部を取り巻くか、もしくは前記縦型トレンチＭＯＳゲート型半導体素子部と前記制御用半導体素子部の両素子部を共通に取り巻く終端耐圧領域と、を備える半導体装置において、
前記終端耐圧領域が、前記第二絶縁膜と、前記縦型トレンチＭＯＳゲート型半導体素子部の端部のトレンチに外接する第２導電型のサステイン領域と、該サステイン領域の外側に接して配置される第２導電型の第１領域と、を備え、
該第１領域は、前記ベース領域より接合深さが深くて低不純物濃度であり、
前記サステイン領域は、前記第１領域より接合深さが浅くて高不純物濃度であり、
前記ウェル拡散領域は、前記ベース領域および前記サステイン領域よりも接合深さが深くて低不純物濃度であり、
前記終端耐圧領域および前記ウェル拡散領域のアバランシェ耐圧が、前記縦型トレンチＭＯＳゲート型半導体素子部のアバランシェ耐圧よりも高いことを特徴とする半導体装置。
【請求項２】
前記終端耐圧領域が、前記第二の絶縁膜上に載置されるフィールドプレートを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦型トレンチＭＯＳゲート型半導体素子部が、前記第一の主面側にて前記主ドレイン領域と接する第２導電型コレクタ層を備えたＩＧＢＴであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記半導体装置が備える第１領域を、当該半導体装置が備えるウェル拡散領域と同時に形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体装置が備えるサステイン領域を、当該半導体装置が備えるベース領域と同時に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧で縦型のトレンチＭＯＳゲート型半導体素子と保護用または制御用半導体素子が同一半導体基板上に形成されたトレンチゲート型パワーＩＣなど、複合半導体装置と称される半導体装置およびその製造方法に関する発明に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体素子の低オン抵抗化を小面積で実現するために、トレンチにゲート領域を埋め込んだ縦型のトレンチＭＯＳゲート型半導体素子が知られている。図３は、一般的な縦型トレンチＭＯＳゲート型半導体素子とその終端耐圧領域を示す要部断面図である。図３に示す半導体素子においては、活性領域６８の耐圧よりも終端耐圧領域６９の耐圧を高くして、アバランシェ降伏による電流が活性領域６８に流れるようにする必要がある。
【０００３】
このため、終端耐圧領域６９には、ｐ型ベース領域５５よりも低濃度のｐ-型拡散領域５４が設けられている。これにより、オフ電圧印加時に活性領域６８から終端耐圧領域６９に広がる空乏層が伸びやすくなり、終端耐圧領域６９の最大電界強度が十分に緩和され、終端耐圧領域６９の耐圧が上昇する。その結果、トレンチＭＯＳゲート型半導体素子の素子全体の耐圧は、前記ｐ型ベース領域接合か、あるいはトレンチゲートの底部の電界集中によるブレークダウンによって決まる。
【０００４】
さらに、この図３のトレンチＭＯＳゲート型半導体素子を出力段素子とし、このトレンチＭＯＳゲート型半導体素子の耐圧信頼性向上や破壊耐量向上を低コストで実現するために、図２の断面図に示す保護用横型半導体素子を同一半導体基板上に形成した保護機能内蔵絶縁ゲート型半導体装置と呼ばれる複合半導体装置が文献に記載されている（特許文献１）。
【０００５】
図２は、一般的な制御用の横型プレーナーＭＯＳ型半導体素子の断面図である。図２に示す保護用半導体素子は、ウェル接合４０によって区画されるｐ-型ウェル拡散領域３５内に形成された、横型ｎチャネルＭＯＳＦＥＴを備えている。
【０００６】
図２、図３の半導体素子をあわせた複合半導体装置は、ｎ+型基板（図２における符号３２、図３における符号５２に相当）とその上のｎ-型エピタキシャル層（図２における符号３３、図３における符号５３に相当）とからなる共通の半導体基板内に、保護用横型半導体素子および縦型ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の活性領域（図２における符号４８、図３における符号６８に相当）およびこれらの活性領域を取り巻く終端耐圧領域（図２における符号４９、図３における符号６９に相当）をそれぞれ備える。
【０００７】
この複合半導体装置において、出力段素子の縦型ＭＯＳＦＥＴにかかるオフ電圧は、この出力段素子だけでなく図２に示す保護用半導体素子のウェル接合４０にも同様に印加される。そのため、図３の縦型ＭＯＳＦＥＴの活性領域６８だけでなく、図２の保護用半導体素子におけるウェル接合４０（すなわちｐ-型ウェル拡散領域３５とｎ-型エピタキシャル層３３のｐｎ接合）に関しても、オフ電圧に対して有効な耐圧を有する必要がある。
【０００８】
前述の図２に示す保護用半導体素子は、ウェル接合４０で区画されるウェル拡散領域内に、横型ｎチャネルＭＯＳＦＥＴが形成されている。前記ウェル接合４０の耐圧は、例えば５０Ｖである。なお、以降の説明では、便宜的に５０Ｖ以下を低耐圧、５０Ｖを超える耐圧を高耐圧と呼ぶことにする。
【０００９】
この図２の保護用半導体素子の活性領域４８では、ゲート酸化膜３７、ゲート電極３６、ドレイン領域３８ａ、ソース領域３８ｂおよびｐ-型ウェル拡散領域３５の一部をなすｐ型ベース領域およびベースコンタクト領域３９と、それぞれの領域表面に接触するドレイン電極１２、ソース電極１３、ベース電極１４をそれぞれ備えている。また、ウェル接合４０の耐圧低下を防ぐために、終端耐圧領域４９にはＬＯＣＯＳ酸化膜４１を備える。
【００１０】
一方、図３の縦型のトレンチＭＯＳゲート型半導体素子部では、半導体基板の主面にｎ+型ソース領域５８とｐ型ベース領域５５およびｐ+型コンタクト領域６０に接続するソース電極６５と、裏面側のドレイン領域であるｎ+型基板５２に接触するドレイン電極５１と、を備える。ゲート電極５６は、トレンチ内のゲート酸化膜５７を介してポリシリコンを埋め込むことにより形成され、図示しないゲート電極配線により基板表面のゲート電極パッドに接続される。前述のｐ型ベース領域５５、ゲート電極５６、ゲート酸化膜５７、ｎ+型ソース領域５８、高不純物濃度のｐ+型コンタクト領域６０等からなる構造をトレンチＭＯＳゲート構造と称する。
【００１１】
前記活性領域６８を取り巻く終端耐圧領域６９は、ＬＯＣＯＳ酸化膜６１および電界緩和機能を有するｐ-型拡散領域５４を備えることにより、ｐ型ベース領域５５とｎ-型エピタキシャル層５３の間の主接合の耐圧よりも、耐圧が高くなるように設定されている。終端耐圧領域６９内では、接合がフラットでないため、オフ電圧印加により発生する最大電界強度部が狭い領域に集中しやすく、素子破壊が生じやすい。したがって、耐圧低下による電流集中を防ぐため、前記電界緩和機能を有するｐ-型拡散領域５４が必要となる。
【００１２】
前記図３の縦型トレンチゲート型ＭＯＳＦＥＴ素子は、トレンチゲート構造によってチャネル密度が向上し、プレーナーゲート型のＭＯＳＦＥＴよりもオン抵抗を低くすることができる。そのため、縦型ＭＯＳＦＥＴを有するパワーＩＣにおいても、その定格電圧が５０Ｖ程度から１００Ｖ、あるいはそれ以上の高耐圧クラスにまで、トレンチゲート構造が適用されつつある。
【００１３】
このように５０Ｖ以上の高耐圧化を行う場合、ＬＯＣＯＳ酸化膜６１のみの終端耐圧領域では、オフ電圧印加時に広がる空乏層内の電界緩和が十分ではなくなるため、終端耐圧領域での耐圧低下が生じやすい。そのためにも、ＬＯＣＯＳ酸化膜６１に加えて前述のｐ-型拡散領域５４を備えることにより、電界緩和機能を図り、低耐圧化を抑制している。
【００１４】
図５は、従来の縦型トレンチＭＯＳゲート型半導体素子とその終端耐圧領域の要部断面図である。図５においては、高耐圧の縦型トレンチＭＯＳゲート型半導体素子のための好ましい例を示している。図５に示したように、従来、前述のような保護用半導体素子をもたずに、縦型のトレンチゲート型のＭＯＳ構造を備える活性領域６８と、この活性領域６８の外周を取り巻くように配置され、電界緩和を目的とするｐ--型リサーフ（ＲＥＳＵＲＦ、Ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）領域７０を備える終端耐圧領域６９とを有する素子が開示されている（例えば、下記特許文献２を参照）。
【００１５】
前述の縦型トレンチＭＯＳゲート型半導体素子に保護用半導体素子を一体形成したトレンチゲート型パワーＩＣなどの複合半導体装置において、縦型トレンチＭＯＳゲート型半導体素子の低オン抵抗化と耐圧低下を抑制するためには、前述と同様の理由から終端耐圧領域６９を主接合耐圧より高い耐圧にする処置が必要となる。そのような処置としては、終端耐圧領域６９に、前記図３に示されるｐ-型拡散領域５４と同様な領域以外に、ポリシリコン膜フィールドプレート６７や金属膜フィールドプレート６６などの電界緩和機構を追加することが有効である。なお、先にあげたトレンチゲート型パワーＩＣに関する特許文献２において、終端耐圧領域に関して電界緩和を目的として設けられる前記ｐ--型リサーフ領域７０に相当する領域は、公知のリサーフ効果を奏する領域、つまり表面が完全には空乏化しない程度にｐ--型リサーフ領域７０のほぼ全体を十分空乏化させることで、電界強度を緩和させる効果を奏する領域である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００３−２６４２８９号公報（段落０００２）
【特許文献２】特開２００９−１０５２６８号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、このリサーフ効果の条件を満たすような低不純物濃度のｐ--型リサーフ領域７０をそのままトレンチゲート型パワーＩＣなどの複合半導体装置に適用するためには、低不純物濃度のｐ--型リサーフ領域７０を形成するためのプロセスを追加する必要があるため、プロセスコストが追加され、コストアップとなるという問題があった。
【００１８】
さらに、このリサーフ効果の条件を満たすような低不純物濃度のｐ--型リサーフ領域７０を終端耐圧構造に用いる場合、基板表面に近い接合端部近傍で、外部電荷の影響により電界強度分布の変動が経時的に生じやすく、耐圧劣化が生じやすい。その結果、耐圧の信頼性が低下するという問題があった。
【００１９】
本発明は、以上述べた点を考慮してなされたものであり、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板の第一の主面側に形成された第１導電型の主ドレイン領域と、前記半導体基板の第二の主面側の表面に選択的に形成された第２導電型のベース領域と、該ベース領域の表面に選択的に形成された第１導電型の主ソース領域と、前記ベース領域の表面から前記ベース領域と前記主ソース領域を貫通して前記半導体基板に到達するトレンチと、絶縁性の膜からなる第一絶縁膜を介して前記トレンチにゲート電極が埋め込まれたトレンチＭＯＳゲートと、を有する縦型トレンチＭＯＳゲート型半導体素子部と、前記半導体基板の第二の主面側の表面に形成されて前記第一絶縁膜よりも厚い第二絶縁膜を備えた素子分離領域を介して前記縦型トレンチＭＯＳゲート型半導体素子部に隣接し、前記半導体基板の第二の主面側の表面に前記半導体基板とｐｎ接合を形成する第２導電型のウェル拡散領域を備え、該ウェル拡散領域の表面上に前記第二絶縁膜よりも厚さの薄い第三絶縁膜を介して形成された制御用ゲート電極を備え、前記ウェル拡散領域の表面にて前記制御用ゲート電極を挟むように第１導電型制御ドレイン領域と第１導電型制御ソース領域が設けられ、前記縦型トレンチＭＯＳゲート型半導体素子部を制御する制御用半導体素子部と、前記半導体基板の第二の主面側の表面に前記第二絶縁膜を備え、前記縦型トレンチＭＯＳゲート型半導体素子部を取り巻くか、もしくは前記縦型トレンチＭＯＳゲート型半導体素子部と前記制御用半導体素子部の両素子部を共通に取り巻く終端耐圧領域と、を備える半導体装置において、前記終端耐圧領域が、前記第二絶縁膜と、前記縦型トレンチＭＯＳゲート型半導体素子部の端部のトレンチに外接する第２導電型のサステイン領域と、該サステイン領域の外側に接して配置される第２導電型の第１領域と、を備え、該第１領域は、前記ベース領域より接合深さが深くて低不純物濃度であり、前記サステイン領域は、前記第１領域より接合深さが浅くて高不純物濃度であり、前記ウェル拡散領域は、前記ベース領域および前記サステイン領域よりも接合深さが深くて低不純物濃度であり、前記終端耐圧領域および前記ウェル拡散領域のアバランシェ耐圧が、前記縦型トレンチＭＯＳゲート型半導体素子部のアバランシェ耐圧よりも高い半導体装置とする。
【００２１】
また、この発明にかかる半導体装置は、前記終端耐圧領域が、前記第二の絶縁膜上に載置されるフィールドプレートを有することが好ましい。さらに、この発明にかかる半導体装置は、前記縦型トレンチＭＯＳゲート型半導体素子部が、前記第一の主面側にて前記主ドレイン領域と接する第２導電型コレクタ層を備えたＩＧＢＴであってもよい。
【００２２】
また、この発明にかかる半導体装置の製造方法は、上記の半導体装置が備える第１領域を、当該半導体装置が備えるウェル拡散領域と同時に形成することが好ましい。さらに、この発明にかかる半導体装置の製造方法は、上記の半導体装置が備えるサステイン領域を、当該半導体装置が備えるベース領域と同時に形成することが好ましい。
【発明の効果】
【００２３】
本発明によれば、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できる半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの要部断面図である。
【図２】図２は、一般的な制御用の横型プレーナーＭＯＳ型半導体素子の断面図である。
【図３】図３は、一般的な縦型トレンチＭＯＳゲート型半導体素子とその終端耐圧領域を示す要部断面図である。
【図４】図４は、本発明の半導体装置の実施の形態５にかかる異なる半導体装置の要部断面図である。
【図５】図５は、従来の縦型トレンチＭＯＳゲート型半導体素子とその終端耐圧領域の要部断面図である。
【図６】図６は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの平面図である。
【図７】図７は、本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣの変形例を示す平面図である。
【図８】図８は、本発明の半導体装置の実施の形態２にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。
【図９】図９は、本発明の半導体装置の実施の形態３にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。また、本明細書にて記述する「耐圧」の意味は、素子にオフ状態にて高電圧を印加したときに、アバランシェ降伏が生じることによりアバランシェ電流が流れ始めるときの印加電圧、つまりアバランシェ耐圧のことである。
【００２６】
（実施の形態１）
図１は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの要部断面図である。図１においては、本発明の複合半導体装置の実施の形態１として、縦型トレンチゲート型パワーＩＣ１００の要部断面図を示す。
【００２７】
この実施の形態１では、出力段半導体素子を耐圧５０〜１００Ｖ程度の縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０とし、制御用半導体素子を１０Ｖ程度の耐圧をもつ横型ｎチャネルＭＯＳＦＥＴ素子部２２とし、これらを取り巻く終端耐圧領域２３を備え、制御用半導体素子を有するｐ-型ウェル拡散領域とｎ-型エピタキシャル層３からなるｐｎ接合であるウェル接合１８の耐圧と終端耐圧領域２３の耐圧をそれぞれ１００Ｖ以上とした場合の縦型トレンチゲート型パワーＩＣ１００を示してある。
【００２８】
ｎ+型基板２と、その上のｎ-型エピタキシャル層３からなる半導体基板上に、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０とプレーナゲート型の制御用の横型ｎチャネルＭＯＳＦＥＴ素子部（制御用横型ｎチャネルＭＯＳＦＥＴ素子部）２２が形成されている。この横型ｎチャネルＭＯＳＦＥＴ素子部２２と縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０は、ｎ+型基板２と、その上のｎ-型エピタキシャル層３からなる半導体基板とを共有し、素子分離領域９０を介して隣接している。
【００２９】
縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２は、半導体基板上に素子分離領域９０としてのＬＯＣＯＳ酸化膜１１ａ（図１）を介して併置されている。また、ｎ+型基板２は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０では、ｎ型のドレイン領域（主ドレイン領域）となる。
【００３０】
本発明の課題を解決するためには、まず、オフ電圧印加でブレークダウン（アバランシェ電流が流れること）したときに、終端耐圧領域２３への電流集中を抑制し、素子破壊を防ぐ必要がある。そのために、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２のウェル接合１８、および終端耐圧領域２３の耐圧は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の活性領域２１における主接合１９（ｐ型ベース領域５とｎ-型エピタキシャル層３の間のｐｎ接合）の耐圧よりも高くする必要がある。そのための構造について説明する。
【００３１】
図６は、本発明の半導体装置の実施の形態１にかかる縦型トレンチゲート型パワーＩＣの平面図である。図６において、これらの縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２を共通に取り囲むように終端耐圧領域２３が配置される。縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０は、チップ中央部にあって、主電流の経路となる活性領域２１を有する。
【００３２】
活性領域２１は、トレンチ内部にゲート酸化膜７ａを介してポリシリコンからなるゲート電極６ａが充填されるトレンチゲート構造と、このトレンチゲート構造に接するｐ型ベース領域５と、を有する。また、活性領域２１は、ｐ型ベース領域５の表面層に形成され、ｐ型ベース領域５およびトレンチ側壁に接するｎ+型ソース領域８ｂ（主ソース領域）、および、高不純物濃度のｐ+型コンタクト領域１０を有する。ｎ+型ソース領域８ｂ、ｐ+型コンタクト領域１０の表面には、ソース電極１５が接触している。ソース電極１５は、ソース端子となる。また、ｎ+型基板２は、ＭＯＳＦＥＴのｎ型のドレイン領域となる。ｎ+型基板２の裏面に形成されるドレイン電極１は、ドレイン端子となる。ポリシリコンからなるゲート電極６ａとソース電極１５の間は、層間絶縁膜１７ａで絶縁されている。
【００３３】
制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２は、ｐ-型ウェル拡散領域４ａと、このｐ-型ウェル拡散領域４ａ中の表面層に形成されるｎ+型ドレイン領域８ａ（制御ドレイン領域）とｎ+型ソース領域８ｂ（制御ソース領域）、およびｐ+型コンタクト領域９により構成される。金属膜がドレイン電極１２またはソース電極１３となる。ベース電極１４は、バックゲート電極としてｐ+型コンタクト領域９に接続されている。ゲート酸化膜７ｂの上面には、ポリシリコンからなるゲート電極６ｂが形成されている。ゲート電極６ｂは、ゲート端子となる。
【００３４】
縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０と制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２の間には、ＬＯＣＯＳ酸化膜１１ａおよびその上面に接する層間絶縁膜１７ｂが形成されている。ＬＯＣＯＳ酸化膜１１ａおよび層間絶縁膜１７ｂは、素子分離領域９０としての役割を果たす。また、制御回路を構成する他の横型ＭＯＳＦＥＴ（図示せず）との間にもＬＯＣＯＳ酸化膜１１ｂが形成され、同様に回路素子間の素子分離領域としての役割を果たしている。
【００３５】
終端耐圧領域２３は、耐圧向上および耐圧信頼性を保持するための接合終端構造を備える。終端耐圧領域２３には、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のチップ外周側の端部のトレンチに接するように、ｐ型サステイン領域５０が形成されており、さらにｐ型サステイン領域５０に連続するように、低不純物濃度のｐ-型拡散領域４ｂが形成されている。このｐ型サステイン領域５０は、ｐ型ベース領域５と同一の工程で形成される拡散層であり、別工程を追加することなく形成することができる。
【００３６】
さらに、このｐ-型拡散領域４ｂおよびｎ-型エピタキシャル層３の表面に形成されるＬＯＣＯＳ酸化膜１１ｃ上に、金属膜フィールドプレート１６、ポリシリコン膜フィールドプレート６ｃを形成している。ｐ-型拡散領域４ｂは、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２のｐ-型ウェル拡散領域４ａと同一の工程で形成される拡散層であり、別工程を追加することなく形成することができる。
【００３７】
さらに、このｐ-型拡散領域４ｂは、終端耐圧領域２３の内側に沿ってリング状に形成される。またｐ-型拡散領域４ｂは、ｐ型ベース領域５もしくはｐ型サステイン領域５０よりも低い濃度で、かつ拡散深さが深く形成されている。また、ｐ型サステイン領域５０は、素子の任意の場所において、ｐ型ベース領域５と導電接続されている。また、ｐ-型拡散領域４ｂは、前述のようにｐ型サステイン領域５０から連続して形成されているので、ｐ型サステイン領域５０に電気的に接続されている。
【００３８】
例えば、ｐ型ベース領域５およびｐ型サステイン領域５０は、拡散深さが１．５〜２．５μｍで、表面の不純物濃度が５〜９×１０16ｃｍ-3である。一方、ｐ-型ウェル拡散領域４ａとｐ-型拡散領域４ｂは同時に形成されるので、共に拡散深さが２〜５μｍで、表面の不純物濃度が１〜５×１０16ｃｍ-3である。
【００３９】
このように、ｐ-型拡散領域４ｂは、ｐ型ベース領域５もしくはｐ型サステイン領域５０より、拡散深さが深く、低不純物濃度である。この結果、ｐ-型拡散領域４ｂが形成されない場合と比べて、終端耐圧領域２３で空乏層をより拡げることができる。その結果、空乏層が伸びる際に発生する最大電界強度を緩和することができる。
【００４０】
これによって、ｐ-型ウェル拡散領域４ａおよびｐ-型拡散領域４ｂとｎ-型エピタキシャル層３とのｐｎ接合にて決まる耐圧を、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の活性領域２１における主接合１９もしくはトレンチゲートの底部にて決まる耐圧よりも、高耐圧にすることができる。
【００４１】
また、これによって、オフ時に耐圧に相当する電圧が印加されたときに流れるアバランシェ電流は、活性領域２１の主接合１９に流れるようになり、終端耐圧領域２３にアバランシェ電流が集中することを防ぐことができるようになる。その結果、パワーＩＣのアバランシェ降伏によって生じた破壊を防ぐことができる。
【００４２】
なお、前述のように、ｐ-型拡散領域４ｂの不純物濃度はｐ-型ウェル拡散領域４ａの不純物濃度と同じなので、前述の特許文献２に記載のｐ--型リサーフ領域７０（図５参照）よりは高不純物濃度である。また、ｐ-型拡散領域４ｂの不純物濃度は、一般的なガードリングを形成する不純物濃度と同等の濃度であるｐ型ベース領域５よりは、低くする必要がある。なぜなら、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２に求められるしきい値電圧やオン電流は、前記ｐ-型拡散領域４ｂの表面の不純物濃度がリサーフ領域となるような低不純物濃度や、あるいは縦型トレンチゲート型ＭＯＳＦＥＴのｐ型ベース領域５の濃度では、実現することができないからである。
【００４３】
また、本発明の他の特徴は、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０の外周側の端部のトレンチに接し、かつｐ-型拡散領域４ｂに連続するように、ｐ型サステイン領域５０を設けたことである。また、ｐ型サステイン領域５０は、ｐ型ベース領域５と導電接続されている。前述のように、ｐ-型拡散領域４ｂは、ｐ-型ウェル拡散領域４ａと同一の工程で形成されるので、ｐ-型拡散領域４ｂにおける不純物濃度は、リサーフ領域よりは高不純物濃度であるものの、一般的なガードリングを形成する不純物濃度よりは低くしないとならない。
【００４４】
そのため、単位面積当たりで１×１０12／ｃｍ2程度の濃度をもった強い電荷が素子の外部から飛来したときに、端部のトレンチとＬＯＣＯＳ酸化膜１１ｃの間の領域で、層間絶縁膜１７ａと半導体基板との界面に電荷が誘起されやすい。この誘起された電荷により、オフ時に広がる空乏層の等電位線の分布が変化し、耐圧が低下する場合がある。
【００４５】
そこで、前述のように、ｐ型ベース領域５と導電接続するようにｐ型サステイン領域５０を形成すると、等電位線はｐ型サステイン領域５０を介してｐ-型拡散領域４ｂに分布する。そのため、ｐ型サステイン領域５０の上部に接する層間絶縁膜１７ａの表面に外部電荷が飛来したときでも、層間絶縁膜１７ａと半導体基板との界面には電荷が誘起されにくくなり、等電位線の分布の変化を最小限に抑えることができる。その結果、耐圧の信頼性が向上する。
【００４６】
（実施の形態２）
図８は、本発明の半導体装置の実施の形態２にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。実施の形態２は、実施の形態１の変形例であり、実施の形態１との相違点は、外部からの電荷が耐圧に与える影響を抑える工夫として、図８に示すように、ｐ型サステイン領域５０とｐ-型拡散領域４ｂが重なる領域を増やしたことである。
【００４７】
具体的には、ｐ型サステイン領域５０を形成するときのボロンのイオン注入領域と、ｐ-型拡散領域４ｂを形成するときのボロンのイオン注入領域が重なるようにマスクをレイアウトし、ボロンをそれぞれイオン注入する。このようにすることで、活性領域の端部のトレンチからＬＯＣＯＳ酸化膜１１ｃまでの区間におけるｐ型領域の表面濃度を、さらに増加させることができる。その結果、耐圧に対する外部からの電荷の影響を、より小さくすることができる。
【００４８】
（実施の形態３）
図９は、本発明の半導体装置の実施の形態３にかかる縦型トレンチゲート型パワーＩＣの変形例を示す要部断面図である。実施の形態３は実施例２の変形例であり、実施の形態２との相違点は、外部からの電荷が耐圧に与える影響を抑える工夫として、図９に示すように、ｐ型サステイン領域５０の表面に、ｐ+型コンタクト領域１０を追加で形成したことである。このようにすれば、活性領域の端部のトレンチからＬＯＣＯＳ酸化膜１１ｃまでの区間におけるｐ型領域の表面濃度を、より一層増加させることができるので、耐圧に対する外部からの電荷の影響を防ぐことが可能となる。
【００４９】
（実施の形態４）
図７は、本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣの変形例を示す平面図である。本発明の半導体装置の実施の形態４にかかる縦型トレンチゲート型パワーＩＣは、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０を取り囲むように終端耐圧領域２３が形成され、さらに半導体基板上に素子分離領域９０としてのＬＯＣＯＳ酸化膜１１ａを介して、制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２と併置されている。実施の形態１との相違点は、終端耐圧領域２３は縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のみを取り囲むようにしていることである。制御用の横型ｎチャネルＭＯＳＦＥＴ素子部２２の耐圧が、図２に示すような従来型の終端耐圧領域４９で十分高い値を確保できる場合は、このように、縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のみ、終端耐圧領域２３にて電界強度を緩和することも可能である。
【００５０】
（実施の形態５）
図４に本発明の実施の形態５を示す。図４は前記図１の出力段半導体素子である縦型トレンチゲート型ＭＯＳＦＥＴ素子部３０のｎ+型基板２の裏面に、さらにｐ+型半導体層２５（ｐ+型コレクタ層）を追加することにより、出力段半導体素子を縦型トレンチゲート型ＩＧＢＴ２４（絶縁ゲートバイポーラトランジスタ）としたものである。
【００５１】
主電流が流れる出力段半導体素子の活性領域において、ＭＯＳＦＥＴよりもさらにオン抵抗を低減し、さらに高耐圧化を図るには、出力段素子をＩＧＢＴとするとよい。ＩＧＢＴはおよそ３００Ｖ以上の定格電圧で、ＭＯＳＦＥＴよりも低いオン抵抗（オン電圧）を示す。しかしながら、出力段素子が高耐圧化するほど、ｎ-型エピタキシャル層３は高比抵抗となるので、オフ状態にて終端耐圧領域２３に広がる等電位線は、外部電荷の影響を受けやすい。そのため、本発明のｐ型サステイン領域５０を備えることで、より一層、外部電荷の影響を抑えて、耐圧の信頼性を向上させることができる。
【００５２】
上述した本発明の実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型がｎ型であって第２導電型がｐ型に限るものではない。本発明の実施の形態においては、ｎ型とｐ型を入れ替えて、第１導電型をｐ型とし第２導電型をｎ型とした場合も同様に動作が可能な部分もある。また、上述した本発明の実施の形態において、各図の中に示された各領域（ｐ領域、ｎ領域）の右に記載の＋（−）記号は、不純物濃度が相対的に他の領域よりも高い（低い）ことを意味している。
【産業上の利用可能性】
【００５３】
以上のように、この発明にかかる半導体装置および半導体装置の製造方法は、高耐圧で縦型のトレンチＭＯＳゲート型半導体素子と保護用または制御用半導体素子を同一半導体基板上に形成された、トレンチゲート型パワーＩＣなどの複合半導体装置およびその製造方法に有用であり、特に、製造工程を新たに追加することなく、低オン抵抗化、耐圧の信頼性向上、破壊耐量向上を実現することができ、コストアップにならず低コストで実現できるＩＧＢＴなどのＭＯＳ型半導体装置およびその製造方法に適している。
【符号の説明】
【００５４】
１、１２、５１  ドレイン電極
２、３２、５２  ｎ+型基板
３、３３、５３  ｎ-型エピタキシャル層
４ａ、３４  ｐ-型ウェル拡散領域
４ｂ、５４  ｐ-型拡散領域
５、３５、５５  ｐ型ベース領域
５０  ｐ型サステイン領域
６ａ、６ｂ、３６、５６  ゲート電極
７ａ、７ｂ、３７、５７  ゲート酸化膜
８ｂ、３８ｂ、５８  ｎ+型ソース領域
８ａ、３８ａ  ｎ+型ドレイン領域
３９  ベースコンタクト領域
９、１０、６０  ｐ+型コンタクト領域
１１ａ、１１ｂ、１１ｃ  ＬＯＣＯＳ酸化膜
４１、６１  ＬＯＣＯＳ酸化膜
１３、１５、６５  ソース電極
１４  ベース電極
１６、６６  金属膜フィールドプレート
６ｃ  ポリシリコン膜フィールドプレート
１７ａ、１７ｂ  層間絶縁膜
３０  縦型トレンチゲート型ＭＯＳＦＥＴ素子部
２１、４８、６８  活性領域
２２  制御用の横型ｎチャネルＭＯＳＦＥＴ素子部
２３、４９、６９  終端耐圧領域
２４  縦型トレンチゲート型ＩＧＢＴ
２５  ｐ+型半導体層
１８、４０  ウェル接合
１９  主接合
７０  ｐ--型リサーフ領域
９０  素子分離領域
１００  縦型トレンチゲート型パワーＩＣ
【国際調査報告】
2012124786.tif 000012
2012124786.tif 000013
2012124786.tif 000014
2012124786.tif 000015