(57)【要約】抵抗記憶素子を複数有する抵抗記憶装置に対し、第１の可変抵抗体が低抵抗から高抵抗に変化する書き込み処理において、単数もしくは複数の抵抗記憶素子を選択し第１の書き込み端子と第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の処理と、複数の抵抗記憶素子を選択し第１の書き込み端子と第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の処理を順に行う書き込み方法であって、さらに第２の処理での選択素子数が第１の処理での選択素子数より多く、かつ第２の書き込み時間が第１の書き込み時間より長時間である。
2012128017.tif 000002
【特許請求の範囲】
【請求項１】
第１の書き込み端子と、第２の書き込み端子と、第１の読み出し端子と、第２の読み出し端子と、前記第１の書き込み端子と前記第２の書き込み端子とを電気的に接続する第１の可変抵抗体と、前記第１の読み出し端子と前記第２の読み出し端子とを電気的に接続する第２の可変抵抗体とを有し、前記第１の書き込み端子と前記第２の書き込み端子との間に電圧を印加することで前記第１の可変抵抗体と前記第２の可変抵抗体の抵抗値がそれぞれ変化する抵抗記憶素子を複数有し、前記第１の可変抵抗体を低抵抗から高抵抗に変化させる書き込み手段を有し、前記書き込み手段は、単数もしくは複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の書き込み手段と、前記第１の書き込み手段による書き込みの後、複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の書き込み手段であり、さらに第２の書き込み手段での選択素子数が第１の書き込み手段での選択素子数より多く、かつ前記第２の書き込み時間が前記第１の書き込み時間より長時間であることを特徴とする抵抗記憶装置。
【請求項２】
前記第２の書き込み電圧が前記第１の書き込み電圧より大きいことを特徴とする請求項１に記載の抵抗記憶装置。
【請求項３】
前記第１の書き込み手段により電圧が印加された前記抵抗記憶素子の抵抗値は前記第２の書き込み手段による書き込みの後の抵抗値より小さいことを特徴とする請求項１に記載の抵抗記憶装置。
【請求項４】
前記第２の書き込み時間が１０ｎｓ〜１００μｓであることを特徴とする請求項１から３のいずれか１項に記載の抵抗記憶装置。
【請求項５】
前記第１の書き込み時間が０．１ｎｓ〜１μｓであることを特徴とする請求項１から４のいずれか１項に記載の抵抗記憶装置。
【請求項６】
複数の前記抵抗記憶素子でクロスバースイッチを構成していることを特徴とする請求項１から５のいずれか１項に記載の抵抗記憶装置。
【請求項７】
前記第１の書き込み端子と前記第３の読み出し端子とが共通であることを特徴とする請求項１から６のいずれか１項に記載の抵抗記憶装置。
【請求項８】
前記第１の書き込み端子と前記第１の読み出し端子とが共通であり、かつ前記第２の書き込み端子と前記第２の読み出し端子とが共通であることを特徴とする請求項１から６のいずれか１項に記載の抵抗記憶装置。
【請求項９】
前記第１の可変抵抗体と前記第２の可変抵抗体とが電気的に接続されていることを特徴とする請求項１から６のいずれか１項に記載の抵抗記憶装置。
【請求項１０】
第１の書き込み端子と、第２の書き込み端子と、第１の読み出し端子と、第２の読み出し端子と、前記第１の書き込み端子と前記第２の書き込み端子とを電気的に接続する第１の可変抵抗体と、前記第１の読み出し端子と前記第２の読み出し端子とを電気的に接続する第２の可変抵抗体とを有し、前記第１の書き込み端子と前記第２の書き込み端子との間に電圧を印加することで前記第１の可変抵抗体と前記第２の可変抵抗体の抵抗値がそれぞれ変化する抵抗記憶素子を複数有する抵抗記憶装置に対し、前記第１の可変抵抗体が低抵抗から高抵抗に変化する書き込み処理において、単数もしくは複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の処理と、複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の処理を順に行う書き込み方法であって、さらに第２の処理での選択素子数が第１の処理での選択素子数より多く、かつ前記第２の書き込み時間が前記第１の書き込み時間より長時間であることを特徴とする抵抗記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は抵抗記憶装置の書き込み方法に関し、特に書き込みに電流をともない、この電流経路の抵抗が低抵抗から高抵抗に変化する書き込み過程を有する抵抗記憶素子を用いる抵抗記憶装置およびその書き込み方法に関する。
【背景技術】
【０００２】
この種の抵抗記憶装置としては、例えば、ナノブリッジ素子を抵抗記憶素子として用いてクロスバースイッチを構成するものがあった。
まず、抵抗記憶素子の例として、ナノブリッジ素子と呼ばれる構造について説明する。図６に非特許文献１（２０１０  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ（ｐｐ．３０３−３０６））で報告されたナノブリッジ素子の例を示す。同図では、ナノブリッジ素子の断面形状と動作を示し、ルテニウム（Ｒｕ）電極１０１と固体電解質層１０２と銅（Ｃｕ）電極１０３とを積層した構造のナノブリッジ素子である。素子抵抗を低抵抗に変化させるには、まず図６Ａに示すように、Ｃｕ電極１０３にプラスの電圧（＋Ｖ）を印加することでＣｕイオン（Ｃｕ＋）をＲｕ電極１０１へ向かう方向に移動させる。これにより、固体電解質層１０２内にＣｕ導電領域１３２を形成して（図６Ｂ参照）、Ｃｕ電極１０３とＲｕ電極１０１の間を低抵抗（ＯＮ）にする。逆に、図６Ｃに示すように、Ｒｕ電極１０１にプラスの電圧（＋Ｖ）を印加するとＣｕイオンがＣｕ電極１０３へ向かう方向に移動してＣｕ電極１０３に回収されるため、Ｃｕ電極１０３とＲｕ電極１０１の間は高抵抗（ＯＦＦ）に変化する（図６Ｄ参照）。このように、図６に示すナノブリッジ素子では、電圧の印加方向により抵抗を変化させることができる。
次に、このナノブリッジ素子を用いて構成したクロスバースイッチについて図７を用いて説明する。本例では交差する２系統の配線群、例えば、ビット線Ｂ１乃至Ｂ３とワード線Ｗ１乃至Ｗ３の交差部分に両配線を接続するようにナノブリッジ素子Ａ１１乃至Ａ３３が配置されている。初期状態ではすべてのナノブリッジ素子が高抵抗の状態とする。ナノブリッジ素子Ａ１１を低抵抗にして配線Ｂ１と配線Ｗ１間を電気的接続状態にするには、Ｂ１とＷ１にそれぞれ電圧Ｖｄｄと０Ｖを、その他の配線にＶｄｄ／２を印加する。Ｖｄｄをナノブリッジ素子が低抵抗に変化する閾値電圧Ｖｔｈより大きく、かつＶｄｄ／２がＶｔｈより小さくなるように設定することで、所望のナノブリッジ素子Ａ１１だけ低抵抗に変化させることができる。これにより所望の１対の配線Ｂ１とＷ１が低抵抗で接続されることになる。
配線間を電気的に切断するには逆向きの電圧−Ｖｄｄを印加して、ナノブリッジ素子を高抵抗に変化させる。これらの動作により、２系統の配線群同士の接続を自由に切り替えるクロスバースイッチを構成することができる。
ほかの抵抗記憶素子の例として、特許文献１（国際公開番号ＷＯ２００５／００８７８３）で示された抵抗記憶素子の例を図８に示す。図８では、絶縁膜としてシリコン酸化膜がシリコン基板に被覆された基板１５５上に形成されたゲート電極１５３と、ゲート電極１５３上に形成されたイオン伝導体１５４と、イオン伝導体１５４上に形成されたソース電極１５１およびドレイン電極１５２とを有する。イオン伝導体１５４は電気化学反応のための金属イオンを含んでいる。また、ソース電極１５１とドレイン電極１５２は互いに所定の距離を隔てて形成さている。
ゲート電極１５３は、印加される電圧の大きさにより、ソース電極１５１とドレイン電極１５２の間に延在するイオン伝導体１５４の伝導度を制御するためのものである。ソース電極５１、ドレイン電極１５２およびゲート電極１５３は相互に電気的に絶縁された状態で配置されている。ゲート電極１５３は電気化学反応によってイオン伝導体１５４に金属イオンを供給するための材料を含んでいる。ソース電極１５１およびドレイン電極１５２のイオン伝導体１５４と接する部位には電気化学反応によってイオン伝導体と反応しない材料（例えば、白金等）が用いられているため、ソース電極１５１およびドレイン電極１５２は金属イオンを供給しない。
上記構成の抵抗記憶素子の動作について説明する。ソース電極１５１およびドレイン電極１５２に対してゲート電極１５３に正の電圧を印加すると、近接するソース電極１５１およびドレイン電極１５２上に金属イオンの還元反応によって金属が析出する。そして、ソース電極１５１およびドレイン電極１５２間のギャップに析出した金属のためにソース電極１５１およびドレイン電極１５２が電気的に接続されて、スイッチはオン状態に遷移する。
一方、ソース電極１５１およびドレイン電極１５２に対してゲート電極１５３に負の電圧を印加すると、電極間のギャップにおいて析出した金属が取り除かれてオフ状態に遷移する。これらのオン状態およびオフ状態は、ゲート電極１５３への電圧印加を中止しても、それぞれの状態が保持される。この抵抗記憶素子はソース電極とドレイン電極の間の抵抗値を、これらとは別のゲート電極に印加する電圧で制御する。イオン伝導体の導電性が変化しているためゲート電極とソース・ドレイン電極との間の抵抗も変化している。
このような抵抗記憶素子は、前述のような電気的接続経路を切り替えるスイッチ用途や、データを記憶するメモリ用途などに用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開番号ＷＯ２００５／００８７８３（図５）
【非特許文献】
【０００４】
【非特許文献１】２０１０  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ（ｐｐ．３０３−３０６）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図６に示す抵抗記憶素子を低抵抗から高抵抗に変化させた時の書き込み後抵抗値のばらつきを繰り返し測定した結果を、２つの書き込みパルス幅（ｔ１、ｔ２）について図９に示す。図９の横軸は抵抗値を示し、縦軸は抵抗値分布の標準偏差を示す。図中の点線ｔ１で示すように、パルス幅が短い場合でも抵抗記憶素子は高抵抗に変化するが、図中の実線ｔ２で示すように、パルス幅が長いほどより高抵抗に分布することがわかる。これは、時間とともに固体電解質層内のイオンの移動が進むことによるためと考えられる。
スイッチ用途でもメモリ用途でも、高抵抗状態では電流が流れないことが理想であり、流れる分は損失となるため、できるだけ高い抵抗を実現できることが望ましい。このことから、書き込み端子間の抵抗を低抵抗から高抵抗に変化させる場合、書き込みパルスは長い方が望ましい。
書き込み方法として、たとえば１抵抗記憶素子ずつ長い時間をかけて書き込みを行うと、すべての書き込み抵抗記憶素子を処理するのに長時間かかってしまう。一方、複数の抵抗記憶素子を一度に書き込む方法が考えられるが、書き込み時点では各抵抗記憶素子は低抵抗であるため、選択抵抗記憶素子数が多いほど瞬間的に大きな電流が流れてしまう。
このため複数の抵抗記憶素子を同時に書き込むには、大電流に対応できるよう電源回路や配線の電流耐性を設計する必要があるが、この対応は装置面積を大きくしてしまう。このように、抵抗値が非常に高い高抵抗状態を得ようとした場合、書き込み時間の短縮と装置面積の抑制とを両立することが困難という問題があった。
本発明の目的は、上述した課題を解決した抵抗記憶装置およびその書き込み方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の抵抗記憶装置は、第１の書き込み端子と、第２の書き込み端子と、第１の読み出し端子と、第２の読み出し端子と、前記第１の書き込み端子と前記第２の書き込み端子とを電気的に接続する第１の可変抵抗体と、前記第１の読み出し端子と前記第２の読み出し端子とを電気的に接続する第２の可変抵抗体とを有し、前記第１の書き込み端子と前記第２の書き込み端子との間に電圧を印加することで前記第１の可変抵抗体と前記第２の可変抵抗体の抵抗値がそれぞれ変化する抵抗記憶素子を複数有し、前記第１の可変抵抗体を低抵抗から高抵抗に変化させる書き込み手段を有し、前記書き込み手段は、単数もしくは複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の書き込み手段と、前記第１の書き込み手段による書き込みの後、複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の書き込み手段であり、さらに第２の書き込み手段での選択素子数が第１の書き込み手段での選択素子数より多く、かつ前記第２の書き込み時間が前記第１の書き込み時間より長時間であることを特徴としている。
また、本発明の抵抗記憶装置の書き込み方法は、抵抗記憶素子を複数有する抵抗記憶装置に対し、第１の可変抵抗体が低抵抗から高抵抗に変化する書き込み処理において、単数もしくは複数の抵抗記憶素子を選択し第１の書き込み端子と第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の処理と、複数の抵抗記憶素子を選択し第１の書き込み端子と第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の処理を順に行う書き込み方法であって、さらに第２の処理での選択素子数が第１の処理での選択素子数より多く、かつ第２の書き込み時間が第１の書き込み時間より長時間であることを特徴としている。
【発明の効果】
【０００７】
この発明によれば、抵抗記憶素子の書き込み時に流れる電流の増加を抑制しながら、書き込み時間を短縮することができる。
【図面の簡単な説明】
【０００８】
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
［図１Ａ］
本発明の第一の実施の形態を適用する抵抗記憶素子の等価回路図である。
［図１Ｂ］
図１Ａの抵抗記憶素子の要部構成を示す概略断面図である。
［図２］
本発明の第一の実施の形態を示す書き込み処理を示すフロー図である。
［図３Ａ］
本発明の第一の実施の形態を適用する抵抗記憶素子の別の等価回路図である。
［図３Ｂ］
図３Ａの抵抗記憶素子の要部構成を示す概略断面図である。
［図４Ａ］
発明の第二の実施の形態を適用する抵抗記憶素子の別の等価回路図である。
［図４Ｂ］
図４Ａの抵抗記憶素子の要部構成を示す概略断面図である。
［図５Ａ］
発明の第三の実施の形態を適用する抵抗記憶素子の別の等価回路図である。
［図５Ｂ］
図５Ａの抵抗記憶素子の要部構成を示す概略断面図である。
［図６Ａ−図６Ｄ］
非特許文献１に開示の抵抗記憶素子とその動作を示す概略断面図である。
［図７］
図６に示す抵抗記憶素子を用いたクロスバースイッチ回路を示す要部概要図である。
［図８］
特許文献１に開示の抵抗記憶素子を示す要部概略断面図である。
［図９］
図６の抵抗記憶素子の特性図である。
［図１０Ａ］
本発明の第一の実施例の動作方法を説明するクロスバースイッチ回路を示す要部概要図である。
［図１０Ｂ］
図１０Ａのクロスバースイッチ回路の要部構成を示す概略斜視図である。
［図１１］
各印加電圧パルスと各抵抗記憶素子での印加電圧値との関係を示すタイミングチャートを示す。
［図１２］
各印加電圧パルスと各抵抗記憶素子での抵抗値との関係を示すタイミングチャートを示す。
【発明を実施するための形態】
【０００９】
本発明の実施の形態につき図面を参照して説明する。
図１、図２を参照すると、本発明の第一の実施の形態として複数で抵抗記憶装置を構成する抵抗記憶素子の構成図と書き込み処理が示されている。
第一の実施の形態による抵抗記憶装置は、図１Ａに等価回路図として示すように、第１の書き込み端子１と、第２の書き込み端子２と、第１の読み出し端子３と、第２の読み出し端子４と、第１の可変抵抗体５と、第２の可変抵抗体６とを有する。このような抵抗記憶装置の概略構成図の一例を図１Ｂに示す。ここで、第２の可変抵抗体６は、第１の可変抵抗体５の抵抗値の変化に従い、抵抗値が変化するものとする。第１の可変抵抗体５は第１の書き込み端子１と第２の書き込み端子２と電気的に接続されており、第２の可変抵抗体６は第１の読み出し端子３と第２の読み出し端子４と電気的に接続されている。図１Ｂの構成において、第１の可変抵抗体５と第２の可変抵抗体６とは同じ材質でもよいが、磁気力等により互いに影響を及ぼすものであれば、互いに異なるものであっても構わない。一例として挙げれば、第１の可変抵抗体５として第１の強磁性体を、第２の可変抵抗体６として第２の強磁性体を用い、第１の強磁性体の磁気異方性が第２の強磁性体より大きくなるように材料や形状を選択する。第１の強磁性体の磁化方向を設定したい向きに磁場を与えた状態で第１の強磁性体に電流を流し発熱させると、適切な磁場強度と温度の条件において第１の強磁性体の磁化方向は印加磁場方向に変化する。磁場を停止した後も磁気異方性により磁化方向は維持され、第１の強磁性体から発生する磁場が第２の強磁性体に影響する。この磁場で磁化方向が変化する程度に第２の強磁性体の磁気異方性を小さく設定することで、第２の強磁性体の磁化方向も変化する。磁性体の抵抗値はその磁化方向により変化するため、第１の強磁性体と第２の強磁性体の抵抗値は変化する。また、書き込み電流を流す第１の強磁性体と読み出しを行う第２の強磁性体とが絶縁されている構造でも、第２の強磁性体の抵抗値を変化させることができる。
次に本抵抗記憶装置の書き込み方法について説明する。書き込みは、第１の書き込み端子１と第２の書き込み端子２との間に電圧を印加し、第１の可変抵抗体５に電流を流すことで行う。この電流の向きや大きさによって、第１の可変抵抗体５の抵抗値が高抵抗から低抵抗、もしくは低抵抗から高抵抗に変化するとともに、第２の可変抵抗体６の抵抗値も連動して変化する。
第１の可変抵抗体５の抵抗値が高抵抗から低抵抗に変化する書き込みにおいては、書き込む抵抗記憶素子を一つ、もしくは複数選択し、少なくとも所望の電圧を所望の時間印加することで行う。この書き込み方法については、図７を参照して背景技術で説明しているので、ここではその説明を割愛する。
第１の可変抵抗体５の抵抗値が低抵抗から高抵抗に変化する書き込みにおいては、図２に示すように、まず一つ、もしくは複数の所望の書き込み抵抗記憶素子（セル）を選択し（Ｓ１）、少なくとも所望の電圧Ｖ１を所望の時間ｔ１印加する第１の処理を行う（Ｓ２）。この第１の処理を他の選択された複数の書き込み抵抗記憶素子（セル）に対しても行ない、全ての所望の書き込み素子（セル）への第１の処理が終わるまで繰り返した後、処理するセルが終了したことを確認したら（Ｓ３）、複数の所望の書き込み抵抗記憶素子（セル）を選択し（Ｓ４）、複数の選択された所望の書き込み抵抗記憶素子（セル）に対して、少なくとも所望の電圧Ｖ２を所望の時間ｔ２印加する第２の処理を行う（Ｓ５）。処理するセルが終了すると（Ｓ６）、書き込みが終了する（Ｓ７）。ここで、第２の処理の選択素子数は第１の処理の選択素子数以上であり、さらにｔ２はｔ１より長時間である。
読み出しは、第２の可変抵抗体６の抵抗値を第１の読み出し端子３と第２の読み出し端子４とを介して評価して行う。
このような書き込みにより、本抵抗記憶装置を、データの記憶装置や、接続を切り替えるスイッチなどとして用いることができる。
このように、本発明では、少数の抵抗記憶素子を選択し、短時間の書き込み処理を行うことで、低電流である程度の高抵抗にする第１の処理と、第１の処理を繰り返して書き込みを行う抵抗記憶素子を処理した後、第１の処理より多くの素子を選択し、第１の処理より長い時間の書き込み処理を一度に行う第２の処理を行うことで、抵抗記憶素子のさらなる高抵抗化を行なっている。
第１の可変抵抗体５と第２の可変抵抗体６とは、図３に示すように電気的に接続されていても良い。すなわち、図３Ａに示す等価回路図および図３Ｂに示す概略断面図に示すように、第１の可変抵抗体５および第２の可変抵抗体６として固体電解質５（６）の上面および下面に、第１の書き込み端子１および第２の書き込み端子２をそれぞれ設けている。一方、固体電解質５（６）の両側面には第１の読み出し端子３および第２の読み出し端子４をそれぞれ設けている。
電圧印加は、一つの電圧を一定期間印加するほか、印加中に電圧を増減させたり、極性を反転させたり、それぞれの印加時間を変えたりしてもよい。特に初期の抵抗値が低いため、初期は電圧を低く、以降に増加させる方法を採用することにより、漏れ電流を抑えることが可能である。
また、抵抗変化の過程はエネルギーバリアを超えて起こる現象が用いられているため、温度を上げることで変化しやすくなる。このため、まず書き込みとは逆の向きに電圧を印加して所望の時間電流を流すことで素子温度を上昇させ、その後正規の方向に電圧を印加して書き込みを行う方法も効果的である。
また、すべての抵抗記憶素子が高抵抗に到達すれば漏れ電流が所望の値以下に減少するため、第２の処理中、もしくは処理後に漏れ電流を評価し、所望の値に到達していれば第２の処理を終了する。所望の値に達成していなければ延長したり、再度行ったりする。これらの方法も時間短縮と高抵抗の達成の面で効果的である。
本実施の形態では、第１の処理において、いくつかの抵抗記憶素子を選択してある程度高抵抗化させる作業を分けて行うことで、すべての書き込みセルを選択すると流れてしまう瞬間的な大電流を軽減している。さらに、その後時間のかかる第２の処理をより多くの抵抗記憶素子に対して同時に行うことで書き込み時間を短縮している。ここで、ある程度高抵抗とは、低抵抗状態の抵抗値と高抵抗状態の抵抗値の間の抵抗値のことと定義し、以下では低抵抗と高抵抗との中間ということで中抵抗と呼ぶ。このように、書き込み電流の増加と書き込み時間の増加を抑制し、より高い抵抗値を利用できる抵抗記憶装置が得られる。
図４を参照すると、本発明の第二の実施の形態として抵抗記憶装置を構成する抵抗記憶素子の構成図が示されている。
第二の実施の形態による抵抗記憶装置は、図４に示すように、第１の書き込み端子１と、第２の書き込み端子２と、第２の読み出し端子４と、第１の可変抵抗体５と、第２の可変抵抗体６とを有する。第２の可変抵抗体６は、第１の可変抵抗体５の抵抗値の変化に従い、抵抗値が変化する。第１の可変抵抗体５は第１の書き込み端子１と第２の書き込み端子２と電気的に接続されており、第２の可変抵抗体６は第１の書き込み端子１と第２の読み出し端子４と電気的に接続されている。すなわち、図４Ａに示す等価回路図および図４Ｂに示す概略断面図に示すように、第１の可変抵抗体５および第２の可変抵抗体６としての固体電解質５および６の上面に、読み出し端子３を兼ねる共通の第１の書き込み端子１を設けている。一方、固体電解質５および６の下面には第２の書き込み端子２および第２の読み出し端子４をそれぞれ設けている。
本実施の形態の書き込み方法は上記実施の形態と同様に、第１の書き込み端子１と第２の書き込み端子２との間に電圧を印加し、第１の可変抵抗体５に電流を流すことで行う。前述したように、第１の処理が終わった後、第２の処理を行う。一方、読み出し方法は、第１の書き込み端子１が第１の実施の形態の第１の読み出し端子３を兼ねているので、第２の可変抵抗体５（６）の抵抗値を第１の読み出し端子としての第１の書き込み端子１と第２の読み出し端子４とを介して評価して行う。
本実施の形態では、抵抗記憶素子の端子数が減少するため、装置面積を小さくすることができる。
図５を参照すると、本発明の第三の実施の形態として抵抗記憶装置を構成する抵抗記憶素子の構成図が示されている。
第三の実施の形態による抵抗記憶装置は、図５に示すように、第１の書き込み端子１と、第２の書き込み端子２と、第１の可変抵抗体５とを有する。第１の可変抵抗体５は第１の書き込み端子１と第２の書き込み端子２と電気的に接続されている。ここでは、第１の書き込み端子１および第２の書き込み端子２が第一の実施の形態の第１の読み出し端子３および第２の読み出し端子４をそれぞれ兼ねており、第１の可変抵抗体５が第一の実施の形態の第２の可変抵抗体６を兼ねている。
したがって、本実施の形態における書き込み方法は上述したと同様に、第１の書き込み端子１と第２の書き込み端子２との間に電圧を印加し、第１の可変抵抗体５に電流を流すことで行う。前述したように、第１の処理が終わった後、第２の処理を行う。
読み出し方法は上述したと同様に、第２の可変抵抗体を兼ねる第１の可変抵抗体５の抵抗値を第１の読み出し端子および第２の読み出し端子をそれぞれ兼ねる第１の書き込み端子１および第２の書き込み端子２を介して評価しておこなう。
本実施の形態では、さらに抵抗記憶素子の端子数が減少するため、装置面積をさらに小さくすることができる。
【実施例】
【００１０】
次に、具体的な実施例を用いて本発明の動作を説明する。
図５に示した抵抗記憶素子を、図１０Ａに示したクロスバースイッチの構成に適用した場合について、本発明の第一の実施例の動作方法を説明する。図１０Ｂは図１０Ａの概略構成図を示す。
本発明の第一の実施例は、抵抗記憶素子の抵抗値が低抵抗から高抵抗になる書き込みにおいて適用される。抵抗記憶素子Ａ１１、Ａ２２、Ａ３３が低抵抗であり、これらを高抵抗に書き換える場合について説明する。ほかの抵抗記憶素子は高抵抗とする。
まず、全ワード線Ｗと全ビット線ＢをＶｄｄ／２に設定する。次にワード線Ｗ１に電圧Ｖｄｄ、たとえば１．５Ｖの印加電圧パルスを０．１ｎｓ〜１μｓの時間印加する（第１の処理）。図１１にワード線およびビット線での電位（０、Ｖｄｄ／２、Ｖｄｄ）と各抵抗記憶素子における電位差（０、Ｖ１、Ｖ２）との関係を示すタイミングチャートを示す。第１の処理を行うときは、書き込みを行う素子のワード線にＶｄｄ、ビット線に０を印加する。また、図１２に各印加電圧パルス（０、Ｖｄｄ／２、Ｖｄｄ）と各抵抗記憶素子での抵抗値（低抵抗Ｌ、中抵抗Ｍ、高抵抗Ｈ）との関係を示すタイミングチャートを示す。
上記第１の処理により抵抗記憶素子Ａ１１の抵抗は、図１２に示すように中抵抗（Ｍ）、たとえば１ＭΩに変化する。同様の処理をＡ２２、Ａ３３に対しても行い、１ＭΩ程度に変化させる。
次に、Ｂ１〜Ｂ３を０Ｖとし、Ｗ１〜Ｗ３にたとえば１．２Ｖ〜３Ｖを１０ｎｓ〜１００μｓで先の印加時間より長い時間（約１００倍）印加する（第２の処理）。これにより図１０のすべての抵抗記憶素子に電圧が印加されるが、もとから高抵抗（Ｈ）か、第１の処理で中抵抗（Ｍ）化しているので、流れる電流は少ない。この第２の処理により、Ａ１１、Ａ２２、Ａ３３の抵抗値はさらに高抵抗化が進み、たとえば５００ＭΩにすることができる。このように高抵抗（Ｈ）を実現することで、高抵抗に設定された抵抗記憶素子を回路動作中に流れてしまう無駄な電流を低減できる。
第１の処理における印加電圧は、低いほど無駄な電流を少なくできるが、抵抗値の上昇量も少なくなってしまうため、第２の処理における電圧印加時の漏れ電流が増えてしまうことを考慮して設定する。最初低い電圧で増加するようなランプ波や階段波を用いると印加初期の漏れ電流を抑えることができ効果的である。
第２の処理における印加電圧は、低いほど抵抗記憶素子へのダメージが少なく、高いほど高抵抗化が早く進むため、抵抗記憶素子の特性と所望の動作速度を考慮して設定する。こちらにも最初低い電圧で増加するようなランプ波や階段波を用いると印加初期の漏れ電流を抑えることができ効果的である。
接続配線を切り替えるには、背景技術で述べたように、配線間に逆向きの電圧（−Ｖｄｄを印加して、抵抗記憶素子を高抵抗に変化させる処理で切断した後、接続すべき抵抗記憶素子を低抵抗に変化させる書き込みを行う。この書き込み端子間の抵抗を高抵抗から低抵抗にする書き込みについても、背景技術で述べたのと同様である。
本例では、最初に１抵抗記憶素子ずつ高抵抗化を行ったが、複数の抵抗記憶素子ずつ処理することも可能であり、書き込み時に流れる電流量と必要な回路面積を考慮して決定することもできる。また、最終的な高抵抗化処理は全抵抗記憶素子に対して行ったが、漏れ電流が大きすぎないように、いくつかのブロックに分けて処理しても良い。
また、図８に示す抵抗記憶素子を用いた場合、前述のように図６に示す抵抗記憶素子を採用する場合とは動作のさせ方が異なるが、同様の効果が得られる。電圧印加は、一つの電圧を一定期間印加するほか、印加中に電圧を増減させたり、反転させたり、それぞれの印加時間を変えたりしてもよい。
本実施例に依れば、書き込み時の電流の増加を抑制し、書き込み時間を短縮しながら、高抵抗状態を利用することができる抵抗記憶装置が実現可能となる。
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
第１の書き込み端子と、第２の書き込み端子と、第１の読み出し端子と、第２の読み出し端子と、前記第１の書き込み端子と前記第２の書き込み端子とを電気的に接続する第１の可変抵抗体と、前記第１の読み出し端子と前記第２の読み出し端子とを電気的に接続する第２の可変抵抗体とを有し、前記第１の書き込み端子と前記第２の書き込み端子との間に電圧を印加することで前記第１の可変抵抗体と前記第２の可変抵抗体の抵抗値がそれぞれ変化する抵抗記憶素子を複数有し、前記第１の可変抵抗体を低抵抗から高抵抗に変化させる書き込み手段を有し、前記書き込み手段は、単数もしくは複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の書き込み手段と、前記第１の書き込み手段による書き込みの後、複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の書き込み手段であり、さらに第２の書き込み手段での選択素子数が第１の書き込み手段での選択素子数より多く、かつ前記第２の書き込み時間が前記第１の書き込み時間より長時間であることを特徴とする抵抗記憶装置。
（付記２）
前記第２の書き込み電圧が前記第１の書き込み電圧より大きいことを特徴とする付記１記載に記載の抵抗記憶装置。
（付記３）
前記第１の書き込み手段により電圧が印加された前記抵抗記憶素子の抵抗値は前記第２の書き込み手段による書き込みの後の抵抗値より小さいことを特徴とする付記１に記載の抵抗記憶装置。
（付記４）
前記第２の書き込み時間が１０ｎｓ〜１００μｓであることを特徴とする付記１から３のいずれか１項に記載の抵抗記憶装置。
（付記５）
前記第１の書き込み時間が０．１ｎｓ〜１μｓであることを特徴とする付記１から４のいずれか１項に記載の抵抗記憶装置。
（付記６）
複数の前記抵抗記憶素子でクロスバースイッチを構成していることを特徴とする付記１から５のいずれか１項に記載の抵抗記憶装置。
（付記７）
前記第１の書き込み端子と前記第３の読み出し端子とが共通であることを特徴とする付記１から６のいずれか１項に記載の抵抗記憶装置。
（付記８）
前記第１の書き込み端子と前記第１の読み出し端子とが共通であり、かつ前記第２の書き込み端子と前記第２の読み出し端子とが共通であることを特徴とする付記１から６のいずれか１項に記載の抵抗記憶装置。
（付記９）
前記第１の可変抵抗体と前記第２の可変抵抗体とが電気的に接続されていることを特徴とする付記１から６のいずれか１項に記載の抵抗記憶装置。
（付記１０）
第１の書き込み端子と、第２の書き込み端子と、第１の読み出し端子と、第２の読み出し端子と、前記第１の書き込み端子と前記第２の書き込み端子とを電気的に接続する第１の可変抵抗体と、前記第１の読み出し端子と前記第２の読み出し端子とを電気的に接続する第２の可変抵抗体とを有し、前記第１の書き込み端子と前記第２の書き込み端子との間に電圧を印加することで前記第１の可変抵抗体と前記第２の可変抵抗体の抵抗値がそれぞれ変化する抵抗記憶素子を複数有する抵抗記憶装置に対し、前記第１の可変抵抗体が低抵抗から高抵抗に変化する書き込み処理において、単数もしくは複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第１の書き込み電圧を第１の書き込み時間印加する第１の処理と、複数の抵抗記憶素子を選択し前記第１の書き込み端子と前記第２の書き込み端子との間に第２の書き込み電圧を第２の書き込み時間印加する第２の処理を順に行う書き込み方法であって、さらに第２の処理での選択素子数が第１の処理での選択素子数より多く、かつ前記第２の書き込み時間が前記第１の書き込み時間より長時間であることを特徴とする抵抗記憶装置の書き込み方法。
（付記１１）
前記第２の書き込み手段による電圧印加中、もしくは電圧印加停止後に、書き込みを行った素子に流れる電流を評価し、所望の値に達していれば前記書き込み手段を終了し、達していなければ前記書き込み手段の延長、もしくは再度第２の書き込み手段を実行することを特徴とする付記１から９のいずれか１項に記載の抵抗記憶装置。
（付記１２）
前記第２の書き込み電圧が前記第１の書き込み電圧より小さいことを特徴とする付記１に記載の抵抗記憶装置。
（付記１３）
前記第１の書き込み電圧、および／または前記第２の書き込み電圧が印加中に増減、極性反転することを特徴とする付記１から５のいずれか１項に記載の抵抗記憶装置。
（付記１４）
前記第１の書き込み電圧、および／または前記第２の書き込み電圧が印加中に増加する時間を有することを特徴とする付記１から６のいずれか１項に記載の抵抗記憶装置。
（付記１５）
前記第１の可変抵抗体内部、および／または前記第２の可変抵抗体内部に記憶データにより低抵抗の導電領域が形成・消滅する抵抗記憶素子を用いていることを特徴とする付記１から１４のいずれか１項に記載の抵抗記憶装置。
（付記１６）
素子をグループ分けし、前記第２の書き込み手段をグループごとに行うことを特徴とする付記１から１５のいずれか１項に記載の抵抗記憶装置。
この出願は、２０１１年３月２２日に出願された日本出願特願２０１１−０６２１７０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００１１】
１  第１の書き込み端子
２  第２の書き込み端子
３  第１の読み出し端子
４  第２の読み出し端子
５  第１の可変抵抗体
６  第２の可変抵抗体
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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