(57)【要約】炭化珪素を用いた半導体装置の接合終端構造４を形成する領域表面に、ｎ−型ドリフト層８の濃度よりも相対的に高濃度なｎ型半導体領域９を有する構造を形成し、接合終端構造４のアクティブ領域から遠い側の端部の底面から表面にかけて、ｎ型半導体領域９で囲む構造にすることで、耐圧を確保しつつ、低抵抗なデバイス、若しくは、素子の低抵抗化により低電力損失のデバイスを提供することができる。
2012063310.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素から成る第１導電型の半導体基板と、
第１不純物濃度の第１半導体領域と、前記第１不純物濃度よりも高く、かつ、表面に接する第２半導体領域とを含む、前記半導体基板上に形成された前記第１導電型のドリフト層と、
通電時に電流が流れるアクティブ領域と、
前記アクティブ領域の外周部に形成された前記第１導電型とは逆の第２導電型の第３半導体領域とを備え、
前記第２半導体領域は、前記外周部に延在し、
前記第３半導体領域は、前記第２半導体領域の内部に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
さらに、前記アクティブ領域上に形成され、前記第１半導体領域とショットキー接続をなすショットキー電極と、
前記ショットキー電極の端部近傍に形成され、前記第３半導体領域と接する前記第２導電型の第４半導体領域を備え、
前記第４半導体領域は、前記第２半導体領域の内部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
さらに、前記アクティブ領域の前記第２半導体領域の表面付近に、所定の幅と間隔で複数配置された前記第２導電型の第５半導体領域群を備えることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記アクティブ領域内にはＪＦＥＴが形成され、前記ＪＦＥＴのソース領域は前記第２半導体領域の内部に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記アクティブ領域内にはＭＯＳＦＥＴが形成され、前記ＭＯＳＦＥＴのソース領域は前記第２半導体領域の内部に形成されていることを特徴とする半導体装置。
【請求項６】
炭化珪素から成る第１導電型の半導体基板と、
前記半導体基板上に形成され、第１不純物濃度の前記第１導電型のドリフト層と、
通電時に電流が流れるアクティブ領域と、
前記アクティブ領域の外周部に形成された前記第１導電型とは逆の第２導電型の第１半導体領域と、
前記第１不純物濃度よりも高い、前記第１導電型の第２半導体領域とを備え、
前記第２半導体領域は、前記アクティブ領域から遠い側の端部の底面から表面にかけて、前記第１半導体領域で囲まれていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２半導体領域は、前記第１半導体領域が形成されている範囲内に端部を有することを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
さらに、前記アクティブ領域上に形成され、前記ドリフト層とショットキー接続をなすショットキー電極と、
前記ショットキー電極の端部近傍に形成され、前記第１半導体領域と接する前記第２導電型の第３半導体領域を備え、
前記第２半導体領域は、前記第３半導体領域が形成されている範囲内に端部を有することを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記アクティブ領域には、前記第２半導体領域が延在していないことを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記アクティブ領域には、ダイオード、ＪＦＥＴ、若しくは、ＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記アクティブ領域には、ダイオード、ＪＦＥＴ、若しくは、ＭＯＳＦＥＴが形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に炭化珪素を用いた半導体装置の終端構造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
炭化珪素半導体（ＳｉＣ）は、シリコン半導体と比べてバンドギャップが大きく、絶縁破壊電界強度は１桁程度大きいという特徴を持つため、パワーデバイスとして有望視されている。特に、多数キャリアのみで動作するユニポーラ型素子を用いた場合、バイポーラ型素子においてスイッチング動作時に発生する逆方向電流（過剰小数キャリアの消失過程）が存在しないため、スイッチング動作時の損失低減に有効である。【０００３】
一方、ユニポーラ型素子を用いる場合、ドリフト層の濃度と膜厚によって、順方向動作時の抵抗と、逆方向電圧印加時の耐圧は決まってしまう。例えば、非特許文献１の（４）式では、基板の不純物濃度に応じた逆方向電圧印加時の最大電界強度の経験式が開示されている。基板の不純物濃度と最大電界強度の関係は、半導体装置の作製方法に大きく依存するものの、一般的に特定の作製方法においては、不純物濃度が高いほど最大電界強度は大きくなる。しかし、基板の不純物濃度が高いほど、基板内の電界の傾きは急峻になることから、逆方向電圧印加時の耐圧は低くなる傾向にある。このため、抵抗と耐圧のトレードオフの中で、用途に応じた最適デバイス構造を設計する必要があった。【０００４】
上述した抵抗と耐圧のトレードオフを改善する方法として、ドリフト層を多層化し、その濃度と膜厚を独立して制御する構造が開示されている（特許文献１）。これらの文献の中では、ドリフト層上にドリフト層よりも高不純物濃度の半導体層を設けることで、縦型ＭＯＳＦＥＴのオン抵抗を低減している。また、終端部の耐圧を確保する目的で、ｐ型ガードリング形成部の最表面には、ドリフト層よりも低不純物濃度の半導体層を設けている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】A. O. Konstantinov et al, “Ionization rates and critical fields in 4H silicon carbide”, Appl. Phys. Lett., vol. 71, pp. 90-92, 1997.
【特許文献】
【０００６】
【特許文献１】特開２００４−３１９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般的に、ＳｉＣにイオン注入した不純物は、その後のアニールによってほとんど拡散しないことが知られている。このため、ガードリング等の終端構造をイオン注入で形成する場合、基板表面に対して垂直な方向（縦方向）に形成されるｐｎ接合は、注入不純物のチャネリング効果でなだらかな接合を形成するのに対し、基板表面に対して平行な方向（横方向）に形成されるｐｎ接合は急峻な接合となり、横方向のｐｎ接合に電界が集中しやすくなる。前述した特許文献１における、ｐ型ガードリング形成部の最表面に低不純物濃度の半導体層を設ける構造は、低不純物濃度半導体層部における最大電界強度は低いため、逆方向電圧印加時の終端部の耐圧の確保が困難である。そのため、耐圧を確保しようとするとドリフト層を厚膜化しなければならず、ドリフト層の抵抗が高くなってしまい、素子の低抵抗化と耐圧の確保の両立が困難であるという課題を見出した。
【課題を解決するための手段】
【０００８】
本発明は、半導体装置の接合終端構造を形成する領域の表面に、ｎ−型ドリフト層濃度よりも相対的に高濃度なｎ型半導体領域を形成し、ｎ型半導体領域の内部に接合終端構造を形成した半導体装置である。また、別の本発明は、半導体装置の接合終端構造を形成する領域の表面に、ｎ−型ドリフト層濃度よりも相対的に高濃度なｎ型半導体領域を形成し、接合終端構造のアクティブ領域から遠い側の端部の底面から表面にかけて、ｎ型半導体領域で囲まれている半導体装置である。
【発明の効果】
【０００９】
本発明の半導体装置は、新規な終端構造とすることで、半導体装置の耐圧をｎ−型ドリフト層濃度で決まる耐圧よりも高く設計することができ、耐圧を確保しつつ、低抵抗なデバイス、若しくは、素子の低抵抗化により低電力損失のデバイスを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１における半導体装置の終端部の断面構造を示す説明図である。
【図２】本発明の実施の形態１における半導体装置の製造工程の一例を示す、製造工程中の断面構造説明図である。
【図３】図２に続く半導体装置の製造工程中の断面構造説明図である。
【図４】図３に続く半導体装置の製造工程中の断面構造説明図である。
【図５】本実施の形態１における半導体装置の上面構造を示す説明図である。
【図６】本実施の形態１における半導体装置のアクティブ領域の断面構造を示す説明図である。
【図７】本実施の形態１における他の半導体装置の終端部の断面構造を示す説明図である。
【図８】従来の半導体装置の断面構造と電界分布を示す説明図である。
【図９】従来のノンパンチスルー型素子における、耐圧とドリフト層抵抗の依存性を示す説明図である。
【図１０】従来のパンチスルー型素子における、耐圧とドリフト層抵抗の依存性を示す説明図である。
【図１１】本実施の形態１の効果の一例として、半導体装置の断面構造と電界分布を示す説明図である。
【図１２】本実施の形態１の効果を示す説明図である。
【図１３】本実施の形態１の効果を示す説明図である。
【図１４】本実施の形態２における他の半導体装置の終端部の断面構造を示す説明図である。
【図１５】本実施の形態２における他の半導体装置の終端部の断面構造を示す説明図である。
【図１６】本発明の実施の形態３における半導体装置の終端部の断面構造を示す説明図である。
【図１７】本発明の実施の形態４における半導体装置の終端部の断面構造を示す説明図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施の形態間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。又、断面図では半導体装置の終端部分のみを示しており、チップ中央の電気的動作（アクティブ）領域は省略されている。
【実施例１】
【００１２】
図１は本発明の実施の形態１における半導体装置の終端部の断面構造を示す説明図である。本実施の形態１による半導体装置は、第１導電型（ｎ型）の高不純物濃度（ｎ＋型）ＳｉＣ基板１（以下、「ｎ＋型ＳｉＣ基板１」と示す）上に形成される第１導電型の低不純物濃度（ｎ−型）ＳｉＣドリフト層２（以下、「ｎ−型ＳｉＣドリフト層２」と示す）、第１導電型とは逆の第２導電型（ｐ型）のｐ型半導体領域３と、第２導電型（ｐ型）のｐ型終端領域（ｐ型半導体領域）４と、ｎ−型ＳｉＣドリフト層２表面の一部に設けられたアノード電極５と、ｎ＋型ＳｉＣ基板１裏面に設けられたカソード電極６と、ｎ−型ＳｉＣドリフト層２およびアノード電極５の一部に設けられた絶縁膜７とを備えているダイオードである。アノード電極５は、ショットキー接触もしくはオーミック接触のどちらでも良く、ダイオードのアクティブ領域もショットキーダイオード、ＰＮダイオード、接合障壁ショットキー（ＪＢＳ：Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）ダイオードなど、どの構造であっても良い。なお、ここでアクティブ領域とは、通電時に電流が流れる領域を言う。【００１３】
ｎ−型ＳｉＣドリフト層２は、第１導電型（ｎ型）の高不純物濃度（ｎ＋型）ＳｉＣ基板１上に形成される第１導電型の低不純物濃度（ｎ−型）の第１半導体層８(第１半導体領域)と、第１半導体層８上に形成される第１導電型の低不純物濃度（ｎ−型）第２半導体層（第２半導体領域）９からなる２領域を含んで構成されている。また、第２半導体層９は、ｐ型終端領域４より外側に延在しており、基板表面に接している。ここで、第１半導体層８の不純物濃度Ｎ１と第２半導体層９の不純物濃度Ｎ２は、Ｎ１＜Ｎ２の関係にある。また、ｐ型終端領域４は、１段もしくは多段の接合終端構造（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）からなる。さらに、ｐ型半導体領域３およびｐ型終端領域４は、第２半導体層９内部に形成されているため、逆方向電圧印加時のアバランシェ降伏発生電界は、第２半導体層９の不純物濃度によって決まる。【００１４】
図２から図４は本実施の形態１の製造工程の一例を示す、製造工程中の断面構造説明図である。【００１５】
まず、図２に示すようにｎ＋型ＳｉＣ基板１上に低不純物濃度のｎ−型第１半導体層８を、ｎ−型第１半導体層８上に相対的にｎ−型第１半導体層８よりも高い不純物濃度のｎ−型第２半導体層９をエピタキシャル成長で形成したｎ＋型ＳｉＣ基板１を準備する。ここで、ｎ−型第１半導体層８とｎ−型第２半導体層９の積層膜はｎ−型ＳｉＣドリフト層２と定義される。【００１６】
ｎ＋型ＳｉＣ基板１の不純物濃度は、１×１０１８〜１×１０１９ｃｍ−３程度の範囲がよく用いられる。ｎ＋型ＳｉＣ基板１の主面は（０００１）面、（０００−１）面、（１１−２０）面などがよく用いられるが、本願発明は、ｎ＋型ＳｉＣ基板１のこれらの主面の選択によらず、その効果を奏することが出来る。ｎ＋型ＳｉＣ基板１上のｎ−型第１半導体層８の仕様としては、設定している耐圧仕様によって異なってくるが、不純物濃度はｎ＋型ＳｉＣ基板１と同一の導電型で１×１０１５〜４×１０１６ｃｍ−３程度の範囲で、厚さは３〜８０μｍ程度の範囲で用いられる。【００１７】
ｎ−型第１半導体層８上のｎ−型第２半導体層９の仕様としては、不純物濃度はｎ−型第１半導体層８よりも相対的に高く、また逆方向特性が所望の耐圧を示すことができる範囲で任意に設定する。また厚さも、ｐ型半導体領域３およびｐ型終端領域４を内部に形成することができる厚さ以上であれば良く、所望の耐圧を示すことができる範囲で任意に設定する。【００１８】
次に、図３に示すように、通例のリソグラフィとドライエッチングにより、マスク材料１０にパターンを形成する。ここではマスク材料１０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成したＳｉＯ２を用いている。また、通常マスク材料１０は、アクティブ領域全開口パターン、アクティブ外周部のみ開口のリング状パターン、縞状パターン、島状パターン、格子状パターンなどに加工されるが、本願発明は、半導体装置の終端構造に関するものであり、アクティブ領域がどのような形状でパターニングされたとしてもその効果を奏することが出来る。マスク材料１０にパターン形成した後、イオン注入により、ｎ−型ＳｉＣドリフト層２の表面にｐ型半導体領域３を形成する。ｐ型半導体領域３の不純物濃度は、１０１８〜１０２０ｃｍ−３程度で、接合深さは０．３〜２．０mｍ程度の範囲でよく用いられる。ｐ型のドーパントとしては、通常Ａｌ（アルミ）やＢ（ホウ素）が用いられる。ここでは、ドーパントとしてＡｌを用い、加速エネルギーを変えた多段で注入を行い、表面付近の不純物濃度が９×１０１８程度、接合深さが０．７mｍ程度となるようにｐ型半導体領域３を形成した。【００１９】
次に、図４に示すように、ｐ型半導体領域３の形成工程と同様の手順を用いて、マスク材料１０にパターンを形成する。ここで、マスク材料１０は、ｐ型半導体領域３と重なり、アクティブ領域の外周部にリング状パターンとして形成されるように加工する。ｐ型終端領域４の不純物濃度は、１０１７〜１０１８ｃｍ−３程度で、接合深さは０．３〜２．０mｍ程度の範囲でよく用いられる。ここでは、ドーパントとしてＡｌを用い、加速エネルギーを変えた多段で注入を行い、表面付近の不純物濃度が４×１０１７程度、接合深さが０．９mｍ程度となるようにｐ型終端領域４を形成した。この工程により、ｐ型半導体領域３はｐ型終端領域４と接する構造となる。【００２０】
こうして、ｐ型半導体領域３およびｐ型終端領域４を形成した後は、通常行われる注入不純物の活性化アニールを行い、ｎ＋型ＳｉＣ基板１の裏面のオーミック接触のカソード電極６およびｎ−型ＳｉＣドリフト層２表面のアノード電極５を形成し、アノード電極５を所望のサイズにパターニング加工する。その後、表面を保護する絶縁膜７を形成し、アノード電極５上の一部の領域をパターニング加工で開口（図示せず）することで、図１に示した本願発明の半導体装置が完成する。アノード電極５のパター二ングにより、ｐ型半導体領域３はアノード電極５の端部近傍に配置されることになる。【００２１】
ここでは、ダイオードの電極外周部分のみを説明したが、通常チップ周辺に形成されているチャネルストッパは、図３および図４の工程の前、または後に、通例のリソグラフィとドライエッチング、およびイオン注入を用いて形成される。【００２２】
図５は本実施の形態１の上面構造を示す説明図である。なお、この上面図は当該半導体装置の主要部分の配置関係を示すものであり、全層の位置や寸法を正確に示すものではない。また、配置関係を見やすくするため、電極など一部の層は記載していない。ここでは、ｐ型半導体領域３がアクティブ外周部のみ開口のリング状パターンで形成されるショットキーダイオードの場合を示しているが、上述のように、アクティブ領域全開口パターンで形成されるＰＮダイオードや、一般的に島状パターン、多角形状パターン、格子状パターンなどで形成されるＪＢＳ構造ダイオードあっても良い。破線はｐ型終端領域４のアクティブ領域側の端部を示している。図１は、図５のＡ−Ａ’切断面における断面図である。図５に示されるように、ｎ−型第２半導体層９は、アクティブ領域の外周部に延存し、ｐ型終端領域４の外側にも配置されている。また図６に、図５のＢ−Ｂ’切断面における断面図を示す。【００２３】
図６は主にアクティブ領域内を示した図である。特にデバイス構造を記載されていないが、公知のダイオード、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：接合電界効果トランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、ＭＩＳＦＥＴ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成される。ＪＦＥＴとＭＯＳＦＥＴの場合には、後述するが、ダイオードの一種であるＪＢＳ構造ダイオードの場合には、ｎ−型第２半導体層９の表面付近であって、ｎ−型第２半導体層９内に、所定の幅と間隔で複数配置されたｐ型の半導体領域群が形成される。【００２４】
本実施の形態１では、ｎ−型第２半導体層９をエピタキシャル成長で形成したｎ＋型ＳｉＣ基板１を用いたが、ｎ−型ＳｉＣドリフト層２にｎ型不純物の多段イオン注入を行って、ｎ−型第２半導体層９を形成しても良い。ｎ型不純物としては、Ｎ（窒素）やＰ（リン）が一般的に用いられるが、ｎ型のドーパントとして寄与するものであれば、他の元素でも適用できる。この場合、ｎ型不純物をイオン注入する領域はｎ＋型ＳｉＣ基板１の全面にしても良い。また、ｎ型不純物のイオン注入は、注入不純物の活性化アニール工程の前に実施すれば良く、図３もしくは図４の工程を行った後にｎ−型第２半導体層９を形成しても良い。【００２５】
また、本実施の形態１では、マスク材料にＳｉＯ２を適用したが、例えば窒化シリコン膜やレジスト材料でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。【００２６】
また、本実施の形態１では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ｎ−ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。【００２７】
また、本実施の形態１では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、ｎ−型ＳｉＣドリフト層２の表面にＣＶＤ法でＳｉＯ２などの表面保護の絶縁膜を形成し、ｎ−型ＳｉＣドリフト層２の表面を保護しても良い。この場合、表面保護の絶縁膜を形成した後、ショットキー電極を形成する領域のみ開口するように加工する。また、前述の犠牲酸化工程を行った後に表面保護膜を形成しても良い。図７に、この場合の、半導体装置の終端部の断面構造説明図を示す。構造としては、アノード電極５が絶縁膜７に一部乗り上げて形成される。この場合においても、ｐ型半導体領域３は、絶縁膜７に乗り上げていないアノード電極５の端部（ｐ型半導体領域３の直上のアノード電極の端部）の近傍に配置されている。【００２８】
次に、本発明の効果の一例を、図８から図１２を用いて説明する。図８は、従来の半導体装置の断面構造と電界分布を示す説明図である。図８の（ａ）から（ｄ）のｎ−型ＳｉＣドリフト層２の不純物濃度は一定であり、膜厚はそれぞれｔａからｔｄである。（ａ）から（ｄ）のｎ−型ＳｉＣドリフト層２の膜厚Ｔは、下記の数式１の通りである。【００２９】
【数１】
2012063310.tif 000003
【００３０】
ここで、（ａ）および（ｂ）は、いわゆるノンパンチスルー型の素子であり、（ｃ）および（ｄ）は、いわゆるパンチスルー型の素子である。また、Ｔｂは、ｎ−型ＳｉＣドリフト層２の不純物濃度において、ノンパンチスルー型として最小の抵抗となる膜厚と設定している。このとき、（ａ）から（ｄ）の最大電界強度ＥＭａｘ、逆方向電圧印加時の耐圧ＶＲ、ｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔの関係は、下記の数式２から４の通りである。【００３１】
【数２】
2012063310.tif 000004
【００３２】
【数３】
2012063310.tif 000005
【００３３】
【数４】
2012063310.tif 000006
【００３４】
ＥＭａｘは、先に述べた通りｎ−型ＳｉＣドリフト層２の不純物濃度で決まるため、（ａ）から（ｄ）の各素子で同一である。ＶＲは、逆方向電圧印加時の最大電界強度ＥＭａｘと、その時の空乏層の広がる深さで決まる。図８において、（ａ）および（ｂ）は三角形で囲まれた領域の面積が、ＶＲに相当する。また、（ｃ）および（ｄ）については、ｎ＋型ＳｉＣ基板１の不純物濃度は、ｎ−型ＳｉＣドリフト層２と比べて１００倍程度高く、空乏層はｎ＋型ＳｉＣ基板１内にはほとんど広がらないことから、台形で囲まれた領域の面積が、ＶＲに相当すると近似することができる。Ｒｄｒｉｆｔは、ｎ−型ＳｉＣドリフト層２の不純物濃度が同一であるため、膜厚Ｔが厚いほど高く、薄いほど低くなる。【００３５】
図９は、従来のノンパンチスルー型素子における、耐圧ＶＲとｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔの依存性を示す説明図である。ｎ−型ＳｉＣドリフト層２の不純物濃度で最大耐圧ＶＲは決まり、その際のノンパンチスルー型素子として抵抗が最小となるように、膜厚Ｔを設定して試算した結果である。【００３６】
図１０は、従来のパンチスルー型素子における、耐圧ＶＲとｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔの依存性を示す説明図である。任意に選択したｎ−型ＳｉＣドリフト層２の膜厚に対して、不純物濃度を変えて最大耐圧ＶＲおよびｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを試算し、各耐圧ＶＲに対して最小となるｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを繋ぐことで見積もった曲線である。図９と図１０とを比較することで、パンチスルー型素子の方が、ノンパンチスルー型素子と比べて同一耐圧の場合、ｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを低く設計することが可能であることが分かる。また本図は、従来構造素子における、耐圧ＶＲとｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔのトレードオフの関係を示している。【００３７】
図１１は、本発明の効果の一例として、半導体装置の断面構造と電界分布を示す説明図である。（ａ）は従来構造のパンチスルー型素子、（ｂ）は、ｎ−型ＳｉＣドリフト層２を不純物濃度の異なる２層構造とし、表面側のｎ−型第２半導体層９をｎ＋型ＳｉＣ基板１側のｎ−型第１半導体層８よりも高不純物濃度としている。このため、最大電界強度ＥＭａｘは、下記の数式５の関係となる。【００３８】
【数５】
2012063310.tif 000007
【００３９】
数式５と図１１（ａ）の台形面積と（ｂ）の５角形の面積の関係から、ｎ−型第２半導体層９の不純物濃度と膜厚を適切に設計することで、耐圧ＶＲｅ’をＶＲｅよりも高くすることが可能である。実施の形態１は、ｎ−型第２半導体層９を用いることで、耐圧ＶＲｅ’をＶＲｅよりも高くした構造である。【００４０】
図１２は、本発明の効果の一例として、耐圧ＶＲとｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔの依存性を示す説明図である。任意に選択したｎ−型第１半導体層８の膜厚に対して、不純物濃度を変え、かつｎ−型第２半導体層９の膜厚を２mｍと固定し、不純物濃度をｎ−型第１半導体層８よりも高く設定して、最大耐圧ＶＲおよびｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを試算し、各耐圧ＶＲに対して最小となるｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを繋ぐことで見積もった曲線である。ｎ−型第２半導体層９の最適不純物濃度は、設定する耐圧ＶＲによって異なるものの、従来構造のパンチスルー型素子と比べて、同一耐圧の場合、ｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔを低く設計することが可能である。これは、ｎ−型第２半導体層９を追加した本願発明の構造により、最大電界強度ＥＭａｘを高くすることが可能なことから、同一耐圧の素子を設計するにあたり、ｎ−型第１半導体層８の不純物濃度を高く、もしくは膜厚を薄くすることができるためである。また、特許文献１に開示された技術との比較においては、終端構造において、ドリフト層よりも低不純物濃度の層が基板表面に形成されているため、ドリフト層の不純物濃度が同じ場合、基板表面の最大電界強度は図１１（ａ）のＥＭａｘｅよりも低くなる。そのため、同一耐圧の場合、ドリフト層を厚く設計することが必要になり、本実施の形態のように、不純物濃度を高く、もしくはドリフト層を薄く設計することが困難である。このことからも、本願発明の優位性が分かる。【００４１】
図１３は、本発明の効果の一例として、耐圧ＶＲとｎ−型ＳｉＣドリフト層２の抵抗Ｒｄｒｉｆｔの依存性を、従来構造と比較した説明図である。図１３により、本願発明の構造が同一耐圧の場合、ドリフト層抵抗Ｒｄｒｉｆｔを低く設計することが可能であることが分かる。すなわち、ｎ−型第２半導体層９を追加した本願発明の構造により、耐圧を確保しつつ、低抵抗なデバイス、若しくは、素子の低抵抗化により低電力損失のデバイスを提供することができる。【００４２】
本実施の形態１では、ｎ−型第２半導体層９の膜厚が２mｍの場合を用いて説明したが、ｎ−型第２半導体層９の膜厚は任意の値に設定できる。つまりは、逆方向特性が所望の耐圧を示すことができる範囲で、膜厚を薄く、もしくは厚くしてもよい。【００４３】
また、本実施の形態１の構造によると、ｎ−型第１半導体層８とｎ−型第２半導体層９の不純物濃度および膜厚を独立に設定できることから、耐圧ＶＲ、ドリフト層抵抗Ｒｄｒｉｆｔのみならず、逆方向電圧印加時の素子の接合容量も、併せて設計することができるという効果がある。これは、逆方向電圧印加時の空乏層の広がりを、ｎ−型第１半導体層８とｎ−型第２半導体層９の不純物濃度および膜厚で制御することができるためである。
【実施例２】
【００４４】
本実施の形態１では、ｎ−型第２半導体層９をｎ−型ＳｉＣドリフト層２の上面全体に形成したｎ＋型ＳｉＣ基板１を用いたが、ｎ−型第２半導体層９はｎ−型ＳｉＣドリフト層２の上面の一部の領域であって、横方向に形成されるｐｎ接合を覆う領域に形成しても良い。逆方向電圧印加時の素子耐圧はアクティブ領域の構造と終端構造に依存し、終端構造による高耐圧化によっても、素子耐圧を向上させることができるためである。図１４および図１５にこの場合の断面構造を示す。このような構造の場合には、実施の形態１の効果に加え、デバイス設計とは別途独立に終端構造を設計することができるというメリットがある。【００４５】
図１４は終端構造の最外周部にｎ−型第２半導体層９を形成した例である。ｐ型終端領域４は、アクティブ領域から遠い側の端部の底面から表面にかけて、ｎ−型第２半導体層９で囲まれている。その一方で、アクティブ領域には、ｎ−型第２半導体層９が延在しておらず、横方向において、ｐ型終端領域４が形成されている範囲内にｎ−型第２半導体層９の端部が形成されている。これにより、デバイス設計とは別途独立に逆方向電圧引加時の耐圧を向上させることができる。【００４６】
図１５は終端構造全体を覆う領域にｎ−型第２半導体層９を形成した例である。ｐ型終端領域４は、アクティブ領域から遠い側の端部の底面から表面にかけて、ｎ−型第２半導体層９で囲まれていることに加え、ｐ型終端領域４の底部はｎ−型第２半導体層９で囲まれている。その一方で、アクティブ領域には、ｎ−型第２半導体層９が延在しておらず、横方向において、ｐ型終端領域４が形成されている範囲内にｎ−型第２半導体層９の端部が形成されている。これにより、デバイス設計とは別途独立に逆方向電圧引加時の耐圧を向上させることができる。つまり、ドリフト層を薄膜化しても、従来と同一耐圧の素子を作成することができ、耐圧を確保しつつ、低抵抗なデバイス、若しくは、素子の低抵抗化により低電力損失のデバイスを提供することができる。【００４７】
図１４又は１５の場合の作製方法は、ｎ＋型ＳｉＣ基板１上に低不純物濃度のｎ−型第１半導体層８を形成したｎ＋型ＳｉＣ基板１を準備したのち、通例のリソグラフィとドライエッチングによりｎ−型第１半導体層８の表面を凹形状に加工した後、ｎ−型第２半導体層９をエピタキシャル成長する。凹部以外のｎ−型第１半導体層８上に形成された不要なｎ−型第２半導体層９は、通例のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）もしくはドライエッチングによるエッチバックにより除去することで、図２に示したｎ＋型ＳｉＣ基板１に代わる基板を準備する。以降の製造工程は、図３以降と同一で良い。
【実施例３】
【００４８】
図１６は本発明の実施の形態３における半導体装置の断面構造を示す説明図である。本実施の形態３は、アクティブ領域に、いわゆるトレンチゲート型接合電界効果トランジスタ（ＪＦＥＴ）を形成した例である。煩雑さを避けるため、ゲート電極およびソース電極や、表面保護の絶縁膜７は省略している。本実施の形態３における半導体装置において、一般的なトレンチゲート型ＪＦＥＴと異なる点は、ｎ−型第１半導体層８とｎ−型第１半導体層８よりも不純物濃度が高いｎ−型第２半導体層９の積層膜をｎ−型ＳｉＣドリフト層２としており、かつ電界が集中する可能性のあるゲートのｐｎ接合およびＪＴＥを、ｎ−型第２半導体層９内に形成している点である。その他の製造方法や構造に関しては、一般的なトレンチゲート型ＪＦＥＴと同一で良い。【００４９】
本実施の形態３の構造によると、チャネルが形成される領域の不純物濃度が高いため、チャネル抵抗を低減することができ、かつ、最大電界強度ＥＭａｘをｎ−型第１半導体層８のＥＭａｘよりも高くすることが可能であるため、耐圧と抵抗のトレードオフを改善することが可能である。また、実施の形態２のように、デバイス設計とは別に終端構造にのみｎ−型第２半導体層９を設けても良い。【００５０】
本実施の形態３では、トレンチゲート型ＪＦＥＴの場合を示しているが、通常のＪＦＥＴにおいても同様の効果を得ることができる。
【実施例４】
【００５１】
図１７は本発明の実施の形態４における半導体装置の断面構造を示す説明図である。本実施の形態４は、アクティブ領域に、いわゆるＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成した例である。煩雑さを避けるため、ソース電極や表面保護の絶縁膜７は省略している。本実施の形態４における半導体装置において、一般的なＭＯＳＦＥＴと異なる点は、ｎ−型第１半導体層８とｎ−型第１半導体層８よりも不純物濃度が高いｎ−型第２半導体層９の積層膜をｎ−型ＳｉＣドリフト層２としており、かつ電界が集中する可能性のあるｐ型半導体領域１１やＪＴＥを、ｎ−型第２半導体層９内に形成している点である。その他の製造方法や構造に関しては、一般的なＭＯＳＦＥＴと同一で良い。【００５２】
本実施の形態４の構造によると、チャネルが形成される領域の不純物濃度が高いため、チャネル抵抗を低減することができ、かつ、最大電界強度ＥＭａｘをｎ−型第１半導体層８のＥＭａｘよりも高くすることが可能であるため、耐圧と抵抗のトレードオフを改善することが可能である。また、実施の形態２のように、デバイス設計とは別に終端構造にのみｎ−型第２半導体層９を設けても良い。【００５３】
本実施の形態４では、通常のＭＯＳＦＥＴの場合を示しているが、溝を形成し、その内部にゲート絶縁膜およびゲート電極を形成する、トレンチゲート型ＭＯＳＦＥＴにおいても同様の効果を得ることができる。
【産業上の利用分野】
【００５４】
本発明は、半導体装置、特に炭化珪素を用いた半導体装置の終端構造に適用することができる。
【符号の説明】
【００５５】
１   ｎ＋型ＳｉＣ基板
２   ｎ−型ＳｉＣドリフト層
３   ｐ型半導体領域
４   ｐ型終端領域
５   アノード電極
６   カソード電極
７   絶縁膜
８   ｎ−型第１半導体層
９   ｎ−型第２半導体層
１０ マスク材料
１１ ｐ型半導体領域
１２ ｎ＋型半導体領域（ソース）
１３ ドレイン電極
１４ ゲート電極
１５ ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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