(57)【要約】  チップは再配線部材の上に重ねられている。接合部材と冗長接合部材とはチップに形成され、チップと再配線部材との間を電気的に接続する。冗長救済回路はチップと再配線部材とのそれぞれに形成され、接合部材の一つに欠陥が生じていた場合、欠陥を含む接合部材に代えて冗長接合部材の一つにチップと再配線部材との間で信号を伝達させる。再配線部材とチップとの間隔が所定の閾値よりも大きい領域では他の領域よりも、複数の接合部材のうち、冗長救済回路によって冗長接合部材で代替することのできる接合部材の割合が高い。
2012140810.tif 000002
【特許請求の範囲】
【請求項１】
板状の再配線部材、
前記再配線部材の上に重ねられたチップ、
前記チップに形成され、前記再配線部材と前記チップとの間を電気的に接続する複数の接合部材と複数の冗長接合部材、及び、
前記再配線部材と前記チップとのそれぞれに形成され、前記複数の接合部材の一つに欠陥が生じていた場合、欠陥を含む接合部材に代えて前記複数の冗長接合部材の一つに、前記再配線部材と前記チップとの間で信号を伝達させる冗長救済回路、
を含み、
前記再配線部材と前記チップとの間隔が所定の閾値よりも大きい領域では他の領域よりも、前記複数の接合部材のうち、前記冗長救済回路によって前記複数の冗長接合部材の一つで代替することのできる接合部材の割合が高い、
三次元集積回路。
【請求項２】
前記再配線部材が別のチップである、請求項１に記載の三次元集積回路。
【請求項３】
前記再配線部材がインタポーザである、請求項１に記載の三次元集積回路。
【請求項４】
前記複数の接合部材と前記複数の冗長接合部材とがそれぞれ、シリコン貫通電極である、請求項１に記載の三次元集積回路。
【請求項５】
前記複数の接合部材と前記複数の冗長接合部材とがそれぞれ、マイクロバンプである、請求項１に記載の三次元集積回路。
【請求項６】
前記再配線部材は、内部の回路間を電気的に接続する第一のバスを含み、
前記チップは、内部の回路間を電気的に接続する第二のバスを含み、
前記冗長救済回路は、
前記再配線部材に形成され、前記複数の接合部材の一つと前記複数の冗長接合部材の一つとのいずれかを選択して前記第一のバスに接続する第一のセレクタ、及び、
前記チップに形成され、前記第二のバスに含まれるビット線の一つを選択して前記複数の冗長接合部材の一つに接続する第二のセレクタ、
を含む、
請求項１に記載の三次元集積回路。
【請求項７】
前記複数の接合部材のうち、前記複数の冗長接合部材の一つで代替可能な接合部材の割合が低い領域では他の領域よりも、接合部材に対する冗長接合部材の割合が高い、請求項１に記載の三次元集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の三次元積層技術に関し、特にチップ間の接続不良を救済する技術に関する。
【背景技術】
【０００２】
複数のチップを積層してシリコン貫通電極（ＴＳＶ：Through Silicon Via）やマイクロバンプなどの接合部材でチップ間を電気的に接合したものを「三次元集積回路」と呼ぶ。三次元集積回路では、各接合部材の直径が数μｍ〜数十μｍであって、チップに占める面積が小さい。このため、接合部材はチップの外部ピンよりも数多く配置することが可能であり、特にチップ全体に分布させることが可能である。【０００３】
三次元集積回路の製造過程においては、ＣＭＰ（Chemical Mechanical Polish）などの研磨プロセスを利用して各チップを薄くする。この研磨プロセスでは、チップの厚さが、薄いものでは数μｍまで削られる。チップをこのように薄くする理由は、次のとおりである。接合部材がＴＳＶである場合、チップが薄いほどＴＳＶの深さが小さくなるので、ＴＳＶの形成に必要な時間が短くなり、その結果としてチップの製造コストが削減される。また、携帯電話などに実装される三次元集積回路（チップパッケージ）では、多段にチップを積層する必要がある一方で、パッケージ全体の厚みに制約がある。従って、一枚一枚のチップを薄くしてパッケージ全体の厚みを抑えなければならない。【０００４】
チップを薄くすると、チップには反りが発生する。例えば特許文献１には、チップが薄いほど大きな反りが発生することが示されている。また、非特許文献１には、シリコンウェハの反りに関する実験データが示されている。チップの反りは次のような不具合に繋がる。三次元集積回路の製造過程では、各チップは別々に製造された後、接着剤等を用いて物理的に貼り合わされる。そのとき、各チップに反りが発生すると、チップの間隔が増大することによって、接合部材に欠陥が発生することがある。また、接合部材の構造は微細であり、かつ接合部材の数は非常に多いので、いずれかの接合部材に欠陥が発生する確率はそもそも無視できない。一方、仮に接合欠陥の発生を考慮せずにチップの設計を行ったとすれば、接合欠陥が発生したチップは不良品として廃棄するしかない。すなわち、接合欠陥が発生する割合だけ歩留まりが下がる。その結果、チップの製造コストを更に低減させることが難しい。【０００５】
配線の接続不良に起因する回路の歩留まりの低下を回避するための技術としては、冗長救済技術が知られている（例えば特許文献２参照）。「冗長救済」とは、回路に冗長な配線やセル等の回路を予め組み込んでおき、いずれかの配線又はセルに接続不良が発生した場合、その配線又はセルに代えて冗長な回路を利用する技術をいう。特許文献２に開示された半導体記憶装置には、メモリセルの各選択線に加えて、冗長な選択線が予め用意されている。更に、各選択線と外部の信号線との間にはスイッチが設けられ、その選択線に代えて冗長な選択線を外部の信号線に接続することができる。この構成により、いずれかの選択線に欠陥が生じた場合、その選択線に代えて冗長な選択線が外部の信号線に接続される。その結果、選択線に欠陥が生じても半導体記憶装置を廃棄しなくてもよい場合が増えるので、選択線の欠陥に起因する半導体記憶装置の歩留まりの低下が回避される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１９６８９９号公報
【特許文献２】特開２００１−６３８９号公報
【非特許文献】
【０００７】
【非特許文献１】宮川宣明、３次元積層プロセス技術の検証結果と今後の課題、情報処理学会研究報告、Vol.2011−ARC−193  No.5
【発明の概要】
【発明が解決しようとする課題】
【０００８】
三次元集積回路における冗長救済技術では、まず、チップ間の接合部材に加えて、冗長な接合部材が設けられている。次に、各接合部材とチップ内部のバスとの間にセレクタが設けられ、その接合部材に代えて冗長な接合部材をそのバスに接続することができる。更に、各セレクタを制御するための制御回路が各チップに設けられている。各セレクタと制御回路との組み合わせを「冗長救済回路」と呼ぶ。冗長救済回路は、いずれかの接合部材に欠陥が発生した場合、その接合部材に接続されたセレクタを制御することによって、その接合部材に代えて冗長な接合部材を各チップのバスに接続する。こうして、チップ間の電気的な接続が良好に維持される。【０００９】
このように、冗長救済回路は、接合部材に欠陥が発生した時にのみ動作する。従って、冗長救済回路が各チップの消費電力や通常動作に影響を与えないようにするには、冗長救済回路の面積を可能な限り縮小することが望ましい。そのことは、チップの製造コストを更に削減するのにも好ましい。しかし、従来の冗長救済回路では、全ての接合部材にセレクタが接続されている。そのため、接合部材とセレクタとの間を接続する配線、及びセレクタと制御回路との間を接続する配線を含め、冗長救済回路全体の面積を更に縮小することは困難である。また、セレクタの動作時における消費電力を更に削減することも困難である。【００１０】
本発明の目的は、上記の課題を解決することにあり、特に、チップ間の接合欠陥に起因する歩留まりの低下を冗長救済回路によって防止し、かつ、その冗長救済回路の面積を更に縮小することができる三次元集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明による三次元集積回路は、再配線部材、チップ、複数の接合部材、複数の冗長接合部材、及び冗長救済回路を含む。再配線部材は板状であり、チップはその再配線部材の上に重ねられている。再配線部材は別のチップであっても、インタポーザであってもよい。また、再配線部材がチップである場合、そのチップはトランジスタ層と配線層との両方を含むものであっても、配線層のみを含むものであってもよい。接合部材と冗長接合部材とはチップに形成され、再配線部材とチップとの間を電気的に接続する。冗長救済回路は再配線部材とチップとのそれぞれに形成され、接合部材の一つに欠陥が生じていた場合、欠陥を含む接合部材に代えて冗長接合部材の一つに、再配線部材とチップとの間で信号を伝達させる。再配線部材とチップとの間隔が所定の閾値よりも大きい領域では他の領域よりも、複数の接合部材のうち、冗長救済回路によって冗長接合部材の一つで代替することのできる接合部材の割合が高い。
【発明の効果】
【００１２】
本発明による三次元集積回路では、チップの間隔が比較的大きい領域において、冗長救済回路によって冗長接合部材の一つで代替することのできる接合部材の割合が高い。その結果、チップ間の接合欠陥に起因する歩留まりの低下を冗長救済回路によって防止し、かつ、その冗長救済回路の面積を更に縮小することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１による三次元集積回路100の断面を表す模式図である。
【図２】図１に示されているＴＳＶ105、106の近傍の詳細を示す拡大断面図である。
【図３】（ａ）は、本発明の実施形態１による第一のチップ101と第二のチップ102との長辺方向における反りに伴うチップ間隔の変化を示すグラフである。（ｂ）は、第一のチップ101と第二のチップ102との実際の反りの一例を示す模式図である。（ｃ）は、第一のチップ101と第二のチップ102との実際の反りの別例を示す模式図である。（ｄ）は、第一のチップ101と第二のチップ102との実際の反りの更に別の例を示す模式図である。
【図４】本発明の実施形態１による第一のチップ101におけるＴＳＶ401、402、403の配置を模式的に示す平面図である。
【図５】第一のチップ101と第二のチップ102とのそれぞれに実装された回路の一例を示すブロック図である。
【図６】テスト制御装置TCLによるＴＳＶの接合欠陥の有無をチェックするテストのフローチャートの前半部である。
【図７】テスト制御装置TCLによるＴＳＶの接合欠陥の有無をチェックするテストのフローチャートの後半部である。
【図８】テスト制御装置TCLによるテストで得られる、セレクタの設定値、テスト・ビット列、及びテスト結果の間の対応関係を例示する表である。
【図９】（ａ）は、本発明の実施形態２による各チップ101、102の長辺方向における反りに伴うチップ間隔の変化を示すグラフである。（ｂ）は、第一のチップ101と第二のチップ102との実際の反りの一例を示す模式図である。（ｃ）は、第一のチップ101と第二のチップ102との実際の反りの別例を示す模式図である。（ｄ）は、第一のチップ101と第二のチップ102との実際の反りの更に別の例を示す模式図である。
【図１０】本発明の実施形態２による第一のチップ101におけるＴＳＶの配置を模式的に示す平面図である。
【図１１】本発明の実施形態２による第一のチップ101におけるＴＳＶの配置の変形例を模式的に示す平面図である。
【図１２】一方のチップの中心が他方のチップの中心の真上から外れるように、二枚のチップが重ねられた三次元集積回路1200の断面図である。
【図１３】上層のチップが下層のチップよりも小さい三次元集積回路の一例1300の断面図である。
【図１４】上層のチップが下層のチップよりも小さい三次元集積回路の別例1400の断面図である。
【図１５】上層のチップが下層のチップよりも大きい三次元集積回路1500の断面図である。
【図１６】複数のチップがインタポーザの上に分散して配置された集積回路1600の断面図である。
【図１７】チップの形又はサイズがチップごとに異なる集積回路1700の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１５】
《実施形態１》
【００１６】
図１は、本発明の実施形態１による三次元集積回路100の断面を表す模式図である。図１を参照するに、三次元集積回路100は、第一のチップ101、第二のチップ102、インタポーザ103、及びバンプ104を含む。
【００１７】
第一のチップ101と第二のチップ102とはそれぞれ、シリコンから成る矩形板状の部材である。第一のチップ101と第二のチップ102とでは形とサイズとが等しい。各チップ101、102は配線層101A、102Aとトランジスタ層101B、102Bとを含む。トランジスタ層101B、102Bには複数のトランジスタが形成されている。それらのトランジスタが配線層101A、102Aで互いに接続されることにより、種々の回路（コア）が構成されている。第一のチップ101のトランジスタ層101Bは第二のチップ102の配線層102Aと接着剤で貼り合わされている。そのとき、図１に示されているように、第一のチップ101の各辺が第二のチップ102の各辺の真上に位置するように、二つのチップ101、102は重ねられている。第二のチップ102のトランジスタ層102Bはインタポーザ103の表面（図１では上面）103Aと接着剤で貼り合わされている。
【００１８】
実施形態１による三次元集積回路100は２枚のチップ101、102で構成されている。その他に、三次元集積回路が３枚以上のチップで構成されていてもよい。また、第一のチップ101の配線層101Aが第二のチップ102の配線層102Aに貼り合わされてもよい。
【００１９】
各チップ101、102のトランジスタ層101B、102Bは内部にシリコン貫通電極（ＴＳＶ：Through-Silicon Via）105、106を含む。ＴＳＶ105、106は銅等の導電部材であり、各チップ101、102をその板面の法線方向（図１ではＺ軸方向）に貫いている。ＴＳＶ105、106の直径と長さとは数μｍ〜数十μｍである。第一のチップ101の配線層101AはＴＳＶ105を通して、第二のチップ102の配線層102Aに電気的に接続されている。従って、第一のチップ101上の各コアは第二のチップ102上の各コアとの間で信号を交換できる。第二のチップ102の配線層102AはＴＳＶ106を通して、インタポーザ103の表面103Aに実装された配線に電気的に接続されている。
【００２０】
インタポーザ103は、シリコン製のチップ又はポリイミド製の基板であって、表面（図１では上面）103Aに配線が実装されている。図１には示されていないが、インタポーザ103には更にスルーホールが設けられている。それらのスルーホールを通して、表面103Aの配線が、裏面（図１では下面）103Bに接着されたバンプ104に電気的に接続されている。バンプ104は球形のハンダであって、外部のパッケージに設けられたピンに接続される。その結果、各チップ101、102上のコアは、ＴＳＶ105、106、インタポーザ103上の配線、及びバンプ104を通して、外部の装置との間で信号を交換できる。
【００２１】
図２は、図１に示されているＴＳＶ105、106の近傍の詳細を示す拡大断面図である。図２を参照するに、第一のチップ101のトランジスタ層101Bは、基板201、トランジスタ202、第１絶縁膜203、コンタクトホール204、205、206、ＴＳＶ105、及び第２絶縁膜207を含む。基板201はシリコン（Ｓｉ）から成る。トランジスタ202は基板201の表面（図２では上面）に形成されている。各絶縁膜203、207は酸化ケイ素等から成る。第１絶縁膜203は基板201の表面とトランジスタ202との全体を覆っている。第２絶縁膜207は基板201の裏面（図２では下面）の全体を覆っている。第１コンタクトホール204と第２コンタクトホール205とはそれぞれ、トランジスタ202の拡散領域202A、202Bに接続されている。第３コンタクトホール206はＴＳＶ105に接続されている。各コンタクトホール204−206は、アルミニウム、タングステン、又は銅等から成る。ＴＳＶ105は基板201と第２絶縁膜207とを貫通している。図２には示されていないが、ＴＳＶ105と基板201との間には、酸化ケイ素による薄い絶縁膜、及び基板201への金属の汚染を防ぐバリア層が形成されている。
【００２２】
図２を更に参照するに、第一のチップ101の配線層101Aは三種類の層間絶縁膜211、212、213と三種類の配線221、222、223とを含む。各層間絶縁膜211−213は酸化ケイ素又はＬｏｗ−ｋ材料から成る。各配線221−223はアルミニウム又は銅から成る。第１層間絶縁膜211はトランジスタ層101Bの全体を覆っている。第１配線221は第１層間絶縁膜211の中に形成され、各コンタクトホール204−206に接続されている。第２層間絶縁膜212は第１層間絶縁膜211の全体を覆っている。第２配線222は第２層間絶縁膜212の中に形成され、第１配線221の一部に接続されている。第３層間絶縁膜213は第２層間絶縁膜212の全体を覆っている。第３配線223は第３層間絶縁膜213の中に形成され、第２配線222の間を接続している。第１配線221、第２配線222、第３配線223により、トランジスタ202が別のトランジスタ又はＴＳＶ105に接続される。
【００２３】
図２に示されているように、第二のチップ102の構造は第一のチップ101の構造と同様である。ＴＳＶ105は、第二のチップ102の配線層102Aのうち、図２では最も上の層間絶縁膜231の中に形成された配線232に接続されている。それにより、第一のチップ101内のトランジスタ202がＴＳＶ105を通して、第二のチップ102内のトランジスタ233に接続される。
【００２４】
図２に示されている基板201の厚さは数μｍ〜数十μｍである。その場合、ＴＳＶ105も同程度に短いので、その形成に必要な時間は短い。また、第二のチップ102の基板も同様に薄いので、第一のチップ101と第二のチップ102との全体の厚みが小さい。しかし、基板201を薄くすることによって、第一のチップ101には反りが発生する。第二のチップ102にも同様な反りが発生する。反りの大きさは、各チップ101、102を構成する各層の材質、各チップ101、102の熱膨張率、各チップ101、102に実装された回路の構造、及び層間の温度差によって異なる。
【００２５】
図３の（ａ）は、第一のチップ101と第二のチップ102との長辺方向における反りに伴うチップ間隔の変化を示すグラフである。Ｘ軸は、図１に示されているＸ軸と同様に第一のチップ101の長辺方向を示し、Ｚ軸は、図１に示されているＺ軸と同様に第一のチップ101の表面の法線方向を示す。特にＺ軸は、図１に示されているように、インタポーザ103から離れる方向を正方向としている。図３の（ａ）に示されている実線のグラフG1は、各チップ101、102の厚さが５０μｍであるときのチップ間隔を示し、点線のグラフG2は、各チップ101、102の厚さが７０μｍであるときのチップ間隔を示し、破線のグラフG3は、各チップ101、102の厚さが１００μｍであるときのチップ間隔を示す。それらのグラフが示しているとおり、チップ間隔はチップの中央部CRで大きく、周辺部E0、E1で小さい。また、チップが薄いほど、チップ間隔は大きく変化する。チップ間隔が大きいほど、ＴＳＶ105には接合欠陥が生じやすい。従って、チップの中央部CRでは周辺部E0、E1よりも、ＴＳＶ105に接合欠陥が生じやすい。
【００２６】
図３の（ｂ）は、第一のチップ101と第二のチップ102との実際の反りの一例を示す模式図である。Ｘ軸とＺ軸とは、図３の（ａ）に示されているものと同様である。図３の（ｂ）を参照するに、第一のチップ101と第二のチップ102とはいずれも、中央部CRが周辺部E0、E1よりもインタポーザ103から離れるように反っている。その反りの曲率は、第一のチップ101の方が第二のチップ102よりも大きい。その結果、第一のチップ101と第二のチップ102との間隔は、図３の（ａ）に示されているグラフのように変化し、特に中央部CRで周辺部E0、E1よりも大きい。一方、ＴＳＶの接合欠陥は、第一のチップ101と第二のチップ102との間隔が大きいほど生じやすい。従って、図３の（ｂ）に示されている場合、ＴＳＶの接合欠陥は中央部CRで周辺部E0、E1よりも生じやすい。
【００２７】
図３の（ａ）に示されているチップ間隔の変化と各チップ101、102の反りの変化とでは変化の方向が逆である場合もある。図３の（ｃ）は、第一のチップ101と第二のチップ102との実際の反りの別例を示す模式図である。Ｘ軸とＺ軸とは、図３の（ａ）に示されているものと同様である。図３の（ｃ）を参照するに、第一のチップ101と第二のチップ102とはいずれも、周辺部E0、E1が中央部CRよりもインタポーザ103から離れるように反っている。その反りの曲率は、第二のチップ102の方が第一のチップ101よりも大きい。その結果、第一のチップ101と第二のチップ102との間隔は、図３の（ａ）に示されているグラフのように変化し、特に中央部CRで周辺部E0、E1よりも大きい。従って、図３の（ｃ）に示されている場合でも、ＴＳＶの接合欠陥は中央部CRで周辺部E0、E1よりも生じやすい。
【００２８】
図３の（ｄ）は、第一のチップ101と第二のチップ102との実際の反りの更に別の例を示す模式図である。Ｘ軸とＺ軸とは、図３の（ａ）に示されているものと同様である。図３の（ｄ）を参照するに、第一のチップ101は、中央部CRが周辺部E0、E1よりもインタポーザ103から離れるように反り、第二のチップ102は、周辺部E0、E1が中央部CRよりもインタポーザ103から離れるように反っている。その結果、第一のチップ101と第二のチップ102との間隔は、図３の（ａ）に示されているグラフのように変化し、特に中央部CRで周辺部E0、E1よりも大きい。従って、図３の（ｄ）に示されている場合でも、ＴＳＶの接合欠陥は中央部CRで周辺部E0、E1よりも生じやすい。
【００２９】
図４は、第一のチップ101におけるＴＳＶ401、402、403の配置を模式的に示す平面図である。ここで、チップの各辺の長さが数ｍｍであるのに対し、ＴＳＶ401、402、403の直径は数μｍ〜数十μｍである。従って、図４では、ＴＳＶ401、402、403の直径が誇張して描かれている。図４を参照するに、ＴＳＶは、第１ＴＳＶ401、第２ＴＳＶ402、冗長ＴＳＶ403の三種類に分けられる。第１ＴＳＶ401と第２ＴＳＶ402とは、チップの長辺方向（図２ではＸ軸方向）と短辺方向（図２ではＹ軸方向）とのそれぞれで所定の間隔、例えば数百μｍの間隔で配置されている。第１ＴＳＶ401は、図４では黒い矩形で示され、第一のチップ101の中央部400に配置されている。第２ＴＳＶ402は、図４では白い矩形で示され、中央部400の周囲に配置されている。冗長ＴＳＶ403は、図４では斜線部で示され、第１ＴＳＶ401の間に配置されている。図４には示されていないが、ＴＳＶ401、402、403の間の領域には様々なコア及びセレクタが実装されている。セレクタは、第１ＴＳＶ401と冗長ＴＳＶ403とのいずれかを選択して、第一のチップ101の配線層101Aに電気的に接続する。それにより、第１ＴＳＶ401と冗長ＴＳＶ403とのいずれかを通して、第一のチップ101内のコアが第二のチップ102内のコアに電気的に接続される。一方、第２ＴＳＶ402は、第一のチップ101の配線層101Aを直接、第二のチップ102の配線層101Bに電気的に接続している。
【００３０】
第１ＴＳＶ401の一つに欠陥が発生した場合、その第１ＴＳＶ401に接続されたセレクタは、その第１ＴＳＶ401に代えて冗長ＴＳＶ403の一つを各チップの配線層101A、102Aに接続する。こうして、第一のチップ101と第二のチップ102との間の電気的な接続が良好に維持される。
【００３１】
図４において第１ＴＳＶ401が配置される中央部400の範囲は、図３の（ａ）においてチップ間隔が所定の閾値THを超える範囲に設定される。この閾値THは、チップの反りに起因してＴＳＶに接合欠陥が生じる確率が所定値に達するときのチップ間隔に等しい。中央部400ではチップ間隔が閾値THを超えるので、接合欠陥の発生確率が所定値を超える。このように、第１ＴＳＶ401の配置は、チップ間隔が大きいために接合欠陥が発生しやすい範囲に制限される。それにより、セレクタの総数、第１ＴＳＶ401とセレクタとを接続する配線の面積、及び、セレクタとその制御回路とを接続する配線の面積が制限される。
【００３２】
図５は、第一のチップ101と第二のチップ102とのそれぞれに実装された回路の一例を示すブロック図である。図５を参照するに、第一のチップ101は、コアとして、画像デコーダ501、暗号・復号回路502、メディア・プロセッサ503、疑似負荷制御回路504、ＬＳＩ間データ通信回路505、及びセレクタ制御回路506を含む。第一のチップ101はその他に、セレクタ511、512、513、コマンド・バスCB1、データ・バスDB1、及び共通バスdbus1を含む。
【００３３】
画像デコーダ501はストリーム・データから映像データを復元する。暗号・復号回路502は、暗号化されたストリーム・データを復号する。メディア・プロセッサ503はＤＳＰ（デジタル・シグナル・プロセッサ）ともいい、映像データに様々な画像処理を行う。ＬＳＩ間データ通信回路505は、画像デコーダ501、暗号・復号回路502、メディア・プロセッサ503、及びセレクタ制御回路506と個別にデータ・バスDB1で接続され、それらの間、又はそれらと共通バスdbus1との間で信号を中継する。
【００３４】
共通バスdbus1は、ＬＳＩ間データ通信回路505と各ＴＳＶ521、522、523、531、532、541、542との間を直接、又はセレクタ511−513経由で接続して、それらの間で信号を中継する。共通バスdbus1のうち、第１ビット線dbus[0]は第２ＴＳＶの一つ531に接続され、第２ビット線dbus[1]は第１セレクタ511に接続され、第３ビット線dbus[2]は第２セレクタ512に接続され、第４ビット線dbus[3]は第３セレクタ513に接続され、第５ビット線dbus[4]は第２ＴＳＶの別の一つ532に接続されている。第１セレクタ511は、第１ＴＳＶの一つ（ＴＳＶ１）521と冗長ＴＳＶの一つ（ＲＴＳＶ１）541とのいずれかを選択して第２ビット線dbus[1]へ接続する。第２セレクタ512は、第１ＴＳＶの一つ（ＴＳＶ２）522と二つの冗長ＴＳＶ（ＲＴＳＶ１）541、（ＲＴＳＶ２）542とのいずれかを選択して第３ビット線dbus[2]へ接続する。第３セレクタ513は、ＲＴＳＶ２542と第１ＴＳＶの一つ（ＴＳＶ３）523とのいずれかを選択して第４ビット線dbus[3]へ接続する。
【００３５】
疑似負荷制御回路504は、画像デコーダ501、暗号・復号回路502、メディア・プロセッサ503、及び、セレクタ制御回路506にコマンド・バスCB1で接続され、それらへ疑似命令を送る。疑似命令は、各コア501−503、506に対してテスト動作を指示するものである。セレクタ制御回路506は疑似命令に応じ、データ・バスDB1とＬＳＩ間データ通信回路505とを通して他のコア501−503へテスト・データを送る。各コア501−503は疑似命令に応じてテスト・データを処理する。
【００３６】
セレクタ制御回路506は各セレクタ511、512、513と信号線A、B、Cで接続され、セレクタ511−513と共に第一のチップ101側の冗長救済回路510を構成している。セレクタ制御回路506は各信号線A−Cを通して、選択すべきＴＳＶを各セレクタ511−513に指定する。セレクタ制御回路506は更に、各コア501−503がテスト動作を行っている間に、第二のチップ102から、各ＴＳＶ521、522、523、531、532、541、542、各セレクタ511−513、共通バスdbus1、及びＬＳＩ間データ通信回路505を通して、テスト・ビット列を受信する。テスト・ビット列の各ビットは、異なるＴＳＶから受信される。受信されたテスト・ビット列は第１外部ピン571を通して出力される。
【００３７】
図５を更に参照するに、第二のチップ102は、コアとして、ストリーム処理回路561、シリアルＡＴＡ（ＳＡＴＡ：Serial Advanced Technology Attachment）インタフェース回路（ＩＯ）562、ＵＳＢ（Universal Serial Bus）ＩＯ563、疑似負荷制御回路564、ＬＳＩ間データ通信回路565、及びセレクタ制御回路566を含む。第二のチップ102はその他に、セレクタ551、552、コマンド・バスCB2、データ・バスDB2、及び共通バスdbus2を含む。
【００３８】
ＳＡＴＡ・ＩＯ562はＳＡＴＡ方式でデータを送受信し、ＵＳＢ・ＩＯ563はＵＳＢ方式でデータを送受信する。ストリーム処理回路561は、ＳＡＴＡ・ＩＯ562とＵＳＢ・ＩＯ563とのそれぞれで受信されたデータからストリーム・データを分離する。ＬＳＩ間データ通信回路565は、ストリーム処理回路561、ＳＡＴＡ・ＩＯ562、ＵＳＢ・ＩＯ563、及びセレクタ制御回路566と個別にデータ・バスDB2で接続され、それらの間、又はそれらと共通バスdbus2との間で信号を中継する。
【００３９】
共通バスdbus2は、ＬＳＩ間データ通信回路565と各ＴＳＶ521、522、523、531、532、541、542との間を直接、又はセレクタ551、552経由で接続して、それらの間で信号を中継する。共通バスdbus2のうち、第１ビット線dbus[0]は第２ＴＳＶの一つ531に接続され、第２ビット線dbus[1]はＴＳＶ１521と第４セレクタ551とに接続され、第３ビット線dbus[2]は第４セレクタ551、ＴＳＶ２522、及び第５セレクタ552に接続され、第４ビット線dbus[3]は第５セレクタ552とＴＳＶ３523とに接続され、第５ビット線dbus[4]は第２ＴＳＶの別の一つ532に接続されている。第４セレクタ551は、第２ビット線dbus[1]と第３ビット線dbus[2]とのいずれかを選択してＲＴＳＶ１541へ接続する。第５セレクタ552は、第３ビット線dbus[2]と第４ビット線dbus[3]とのいずれかを選択してＲＴＳＶ２542へ接続する。
【００４０】
疑似負荷制御回路564は、ストリーム処理回路561、ＳＡＴＡ・ＩＯ562、ＵＳＢ・ＩＯ563、及び、セレクタ制御回路566にコマンド・バスCB2で接続され、それらへ疑似命令を送る。疑似命令は、各コア561−563、566に対してテスト動作を指示するものである。セレクタ制御回路566は疑似命令に応じ、データ・バスDB2とＬＳＩ間データ通信回路565とを通して他のコア561−563へテスト・データを送る。各コア561−563は疑似命令に応じてテスト・データを処理する。
【００４１】
セレクタ制御回路566は各セレクタ551、552と信号線I、IIで接続され、セレクタ551、552と共に第二のチップ102側の冗長救済回路550を構成している。セレクタ制御回路566は各信号線I、IIを通して、選択すべきＴＳＶを各セレクタ551、552に指定する。セレクタ制御回路566は更に、各コア561−563がテスト動作を行っている間に、ＬＳＩ間データ通信回路565、共通バスdbus2、各セレクタ551、552、及び各ＴＳＶ521、522、523、531、532、541、542を通して、第一のチップ101へテスト・ビット列を送信する。テスト・ビット列の各ビットは、異なるＴＳＶへ送信される。送信されたテスト・ビット列は第２外部ピン572からも出力される。
【００４２】
図１に示されている三次元集積回路100の製造工程は、第一のチップ101と第二のチップ102との間を接続するＴＳＶに接合欠陥が有るか否かをチェックするテストを含む。そのテストの際、第１外部ピン571と第２外部ピン572との間には、図５に示されているようにテスト制御装置TCLが接続される。テスト制御装置TCLは各チップ101、102のセレクタ制御回路506、566を次のように利用して、ＴＳＶの接合欠陥の有無をチェックする。テスト制御装置TCLはまず、第二のチップ102のセレクタ制御回路566にテスト・ビット列を送信させ、第一のチップ101のセレクタ制御回路506にそのテスト・ビット列を受信させる。テスト制御装置TCLは次に、第二のチップ102のセレクタ制御回路566から送信されたテスト・ビット列を第２外部ピン572から読み出し、第一のチップ101のセレクタ制御回路506によって受信されたテスト・ビット列を第１外部ピン571から読み出す。テスト制御装置TCLは更に、両方のテスト・ビット列を比較して、一致しないビットを検出する。ビットの不一致は、そのビットを伝達するＴＳＶに接合欠陥が生じていることを示す。テスト制御装置TCLは、不一致のビットの位置から、接合欠陥を含むＴＳＶを特定し、そのＴＳＶに代わり冗長ＴＳＶが信号を伝達するように、各セレクタ制御回路506、566に各セレクタ511−513、551、552を設定させる。
【００４３】
図６、７は、テスト制御装置TCLによるＴＳＶの接合欠陥の有無をチェックするテストのフローチャートである。このテストは、図１に示されている構造が完成した後、テスト制御装置TCLが二つの外部ピン571、572の間に接続された状態で開始される。このテストは、各チップ101、102の疑似負荷制御回路504、564が各コア501−503、561−563にテスト動作を行わせている間に実行される。このテストは特に、各コア501−503、561−563の負荷が軽い場合（低負荷テスト・モード）と重い場合（高負荷テスト・モード）との両方で実行される。各コアの負荷の重さによって各コアの発熱量は異なる。各コアの発熱量と環境温度とによって各チップ101、102の温度は変化する。各チップ101、102の反りの大きさは各チップ101、102の温度に依存するので、各コアの負荷の重さによって変化する。従って、低負荷テスト・モードと高負荷テスト・モードとの両方でテストを行うことで、ＴＳＶの接合欠陥を確実に検出することができる。
【００４４】
ステップＳ６０１では、各チップ101、102の疑似負荷制御回路504、564が各コア501−503、561−563に低負荷テスト・モードを設定する。具体的には、第一のチップ101の疑似負荷制御回路504は、画像デコーダ501、暗号・復号回路502、及びメディア・プロセッサ503のうちのいくつかに疑似命令を送ってテスト動作を行わせる。第二のチップ102の疑似負荷制御回路564は、ストリーム処理回路561、ＳＡＴＡ・ＩＯ562、及びＵＳＢ・ＩＯ563のうちのいくつかに疑似命令を送ってテスト動作を行わせる。いずれのコア501−503、561−563にどの程度の頻度で疑似命令を送るかは、予め疑似負荷制御回路504、564に組み込まれている。いずれかのコア501−503、561−563がテスト動作を始めた後、処理はステップＳ６０２へ進む。
【００４５】
ステップＳ６０２では、各チップ101、102のコア511−513、561−563がテスト動作を行っている間に、第二のチップ102のセレクタ制御回路566がテスト・ビット列を各ＴＳＶへ送信し、第一のチップ101のセレクタ制御回路506がそのテスト・ビット列を各ＴＳＶから受信する。テスト制御装置TCLは、第二のチップ102のセレクタ制御回路566から送信されたテスト・ビット列を第２外部ピン572から読み出し、第一のチップ101のセレクタ制御回路506によって受信されたテスト・ビット列を第１外部ピン571から読み出す。テスト・ビット列としては、例えば、全てのビットが“１”であるものと、“０”であるものとの二種類が利用される。その後、処理はステップＳ６０３へ進む。
【００４６】
ステップＳ６０３では、テスト制御装置TCLが、二つの外部ピン571、572から読み出されたテスト・ビット列を比較する。全てのビットが“１”であるテスト・ビット列と、“０”であるテスト・ビット列とのいずれについても、比較された二つのテスト・ビット列が一致した場合、テストの結果は正常を示す。その場合、処理は、図７に示されているステップＳ７０１へ進む。一方、不一致のビットが検出された場合、処理はステップＳ６０４へ進む。
【００４７】
ステップＳ６０４では、不一致のビットが検出されている。テスト制御装置TCLはそのビットの位置から、そのビットを伝達したＴＳＶを特定する。テスト制御装置TCLは更に、そのＴＳＶがセレクタによって冗長ＴＳＶの一つで代替可能であるか否かをチェックする。代替可能な冗長ＴＳＶがない場合、処理はステップＳ６０５へ進み、ある場合、処理はステップＳ６０６へ進む。
【００４８】
ステップＳ６０５では、不一致のビットを伝達したＴＳＶ、すなわち接合欠陥を含むＴＳＶに代替可能な冗長ＴＳＶが存在しない。従って、三次元集積回路100は不良品に選別されて、テストは終了する。
【００４９】
ステップＳ６０６では、テスト制御装置TCLは、接合欠陥を含むＴＳＶに代わり冗長ＴＳＶが信号を伝達するように、各セレクタ制御回路506、566に各セレクタを設定させる。その後、処理はステップ６０２から繰り返される。
【００５０】
ステップＳ７０１では、疑似負荷制御回路504、564が各コア501−503、561−563を高負荷テスト・モードに切り換える。具体的には、第一のチップ101の疑似負荷制御回路504は、画像デコーダ501、暗号・復号回路502、及びメディア・プロセッサ503の全てに疑似命令を送ってテスト動作を同時に行わせる。第二のチップ102の疑似負荷制御回路564は、ストリーム処理回路561、ＳＡＴＡ・ＩＯ562、及びＵＳＢ・ＩＯ563の全てに疑似命令を送ってテスト動作を同時に行わせる。各コア501−503、561−563にどの程度の頻度で疑似命令を送るかは、予め疑似負荷制御回路504、564に組み込まれている。全てのコア501−503、561−563がテスト動作を始めた後、処理はステップＳ７０２へ進む。
【００５１】
ステップＳ７０２では、各チップ101、102のコア511−513、561−563がテスト動作を行っている間に、第二のチップ102のセレクタ制御回路566がテスト・ビット列を各ＴＳＶへ送信し、第一のチップ101のセレクタ制御回路506がそのテスト・ビット列を各ＴＳＶから受信する。テスト制御装置TCLは、第二のチップ102のセレクタ制御回路566から送信されたテスト・ビット列を第２外部ピン572から読み出し、第一のチップ101のセレクタ制御回路506によって受信されたテスト・ビット列を第１外部ピン571から読み出す。テスト・ビット列としては、全てのビットが“１”であるものと、“０”であるものとの二種類が利用される。その後、処理はステップＳ７０３へ進む。
【００５２】
ステップＳ７０３では、テスト制御装置TCLが、二つの外部ピン571、572から読み出されたテスト・ビット列を比較する。全てのビットが“１”であるテスト・ビット列と、“０”であるテスト・ビット列とのいずれについても、比較された二つのテスト・ビット列が一致した場合、テストの結果は正常を示す。その場合、処理はステップＳ７０７へ進む。一方、不一致のビットが検出された場合、処理はステップＳ７０４へ進む。
【００５３】
ステップＳ７０４では、不一致のビットが検出されている。テスト制御装置TCLはそのビットの位置から、そのビットを伝達したＴＳＶを特定する。テスト制御装置TCLは更に、そのＴＳＶがセレクタによって冗長ＴＳＶの一つで代替可能であるか否かをチェックする。代替可能な冗長ＴＳＶがない場合、処理はステップＳ７０５へ進み、ある場合、処理はステップＳ７０６へ進む。
【００５４】
ステップＳ７０５では、不一致のビットを伝達したＴＳＶ、すなわち接合欠陥を含むＴＳＶに代替可能な冗長ＴＳＶが存在しない。従って、三次元集積回路100は不良品に選別されて、テストは終了する。
【００５５】
ステップＳ７０６では、テスト制御装置TCLは、接合欠陥を含むＴＳＶに代わり冗長ＴＳＶが信号を伝達するように、各セレクタ制御回路506、566に各セレクタを設定させる。その後、処理はステップ７０２から繰り返される。
【００５６】
ステップＳ７０７では、テストの結果は正常を示す。従って、三次元集積回路100は良品に選別されて、テストは終了する。特に、各セレクタ制御回路506、566による各セレクタ511−513、551、552の設定値、すなわちそのセレクタによって選択されるべきＴＳＶ又はビット線を指定する信号値は、各チップ101、102に実装された不揮発性のレジスタに保存される。それ以後、三次元集積回路100が起動する度に、そのレジスタに保存された値が各セレクタに設定される。
【００５７】
その他に、各セレクタ制御回路506、566から各セレクタ511−513、551、552への信号線の途中に予めヒューズが設けられ、ステップＳ７０７においてそのヒューズが切断されてもよい。ヒューズは、通電によるジュール熱で切断されるものであっても、レーザの熱で切断されるものであってもよい。ヒューズを切断することによって各信号線の電位が固定され、各セレクタの設定値が一定に維持される。その結果、各セレクタは常に同じＴＳＶ又はビット線を選択する。
【００５８】
図８は、テスト制御装置TCLによるテストで得られる、セレクタの設定値、テスト・ビット列、及びテスト結果の間の対応関係を例示する表である。この表では、各行が一回のテストで得られる値を示す。テストの順序は表の行順と等しい。
【００５９】
図８の第一行は、最初のテストで得られる値を示す。送信側セレクタ、すなわち第二のチップ102内のセレクタ551、552のそれぞれに接続された信号線I、IIの示す値がそれぞれ、第２ビット線dbus[1]、第３ビット線dbus[2]に設定されている。一方、受信側セレクタ、すなわち第一のチップ101内のセレクタ511、512、513のそれぞれに接続された信号線A、B、Cの示す値がそれぞれ、ＴＳＶ１、ＴＳＶ２、ＴＳＶ３に設定されている。以上の設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“１１１１１”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“１１１１１”を受信する。二つのテスト・ビット列が一致するので、テスト結果は「正常」を示す。
【００６０】
図８の第二行は、二回目のテストで得られる値を示す。二回目のテストでは最初のテストと同じく、送信側セレクタ551、552の設定値は、第２ビット線dbus[1]、第３ビット線dbus[2]であり、受信側セレクタ511、512、513の設定値は、ＴＳＶ１、ＴＳＶ２、ＴＳＶ３である。この設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“０００００”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“００１００”を受信する。二つのテスト・ビット列の間で、第３ビットが一致しないので、テスト結果は「ＴＳＶ２に欠陥がある」ことを示す。
【００６１】
図８の第三行は、三回目のテストで得られる値を示す。三回目のテストでは二回目のテストとは異なり、第２セレクタ512の設定値がＴＳＶ２からＲＴＳＶ１へ変更されている。この設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“１１１１１”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“１１１１１”を受信する。二つのテスト・ビット列が一致するので、テスト結果は「正常」を示す。
【００６２】
図８の第四行は、四回目のテストで得られる値を示す。四回目のテストでは三回目のテストと同じく、送信側セレクタ551、552の設定値は、第２ビット線dbus[1]、第３ビット線dbus[2]であり、受信側セレクタ511、512、513の設定値は、ＴＳＶ１、ＲＴＳＶ１、ＴＳＶ３である。この設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“０００００”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“００１００”を受信する。二つのテスト・ビット列の間で、第３ビットが一致しないので、テスト結果は「ＲＴＳＶ２に欠陥がある」ことを示す。
【００６３】
図８の第五行は、五回目のテストで得られる値を示す。五回目のテストでは四回目のテストとは異なり、第４セレクタ551の設定値が第２ビット線dbus[1]から第３ビット線dbus[2]へ変更され、かつ第２セレクタ512の設定値がＲＴＳＶ１からＲＴＳＶ２へ変更されている。この設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“１１１１１”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“１１１１１”を受信する。二つのテスト・ビット列が一致するので、テスト結果は「正常」を示す。
【００６４】
図８の第六行は、六回目のテストで得られる値を示す。六回目のテストでは五回目のテストと同じく、送信側セレクタ551、552の設定値はいずれも第３ビット線dbus[2]であり、受信側セレクタ511、512、513の設定値は、ＴＳＶ１、ＲＴＳＶ２、ＴＳＶ３である。この設定において、第二のチップ102のセレクタ制御回路566からテスト・ビット列“０００００”が送信された場合、第一のチップ101のセレクタ制御回路506はテスト・ビット列“０００００”を受信する。二つのテスト・ビット列が一致するので、テスト結果は「正常」を示す。
【００６５】
図８に示されているとおり、テスト結果からＴＳＶに接合欠陥が検出される度に、そのＴＳＶが別の冗長ＴＳＶに切り換えられて、テストが繰り返される。こうして、二種類のテスト・ビット列“１１１１１”、“０００００”の両方について正常なテスト結果が得られれば、三次元集積回路100は良品に選別され、得られなければ不良品に選別される。
【００６６】
図５に示されているＲＴＳＶ１又はＲＴＳＶ２で代替可能なＴＳＶ１、ＴＳＶ２、ＴＳＶ３のように、冗長ＴＳＶで代替可能なＴＳＶ、すなわち第１ＴＳＶ401は、図４に示されているように、第一のチップ101の中央部400に配置されている。その中央部400では、図３の（ａ）に示されているようにチップ間隔が閾値THよりも大きいので、第１ＴＳＶ401には第２ＴＳＶ402よりも接合欠陥が生じやすい。従って、本発明の実施形態１による三次元集積回路100では、接合欠陥が生じやすいＴＳＶのみが冗長ＴＳＶで代替可能である。それにより、三次元集積回路の歩留まりを高く維持したまま、セレクタの総数、ＴＳＶとセレクタとを接続する配線の面積、及び、セレクタとその制御回路とを接続する配線の面積が制限される。その結果、セレクタ及び上記の配線が各チップ101、102の消費電力及び各コアの動作に与える影響が抑えられる。また、各チップ101、102の製造コストが更に削減される。
【００６７】
尚、本発明の実施形態１による三次元集積回路100では、テスト・ビット列が第二のチップ102のセレクタ制御回路566から第一のチップ101のセレクタ制御回路506へ送信される。逆に、テスト・ビット列が第一のチップ101のセレクタ制御回路506から第二のチップ102のセレクタ制御回路566へ送信されてもよい。その場合、図５に示されている送信側セレクタ511−513は第二のチップ102に設置され、受信側セレクタ551、552は第一のチップ101に設置される。
【００６８】
本発明の実施形態１による三次元集積回路100は、テスト・ビット列として、全てのビットが“１”であるものと“０”であるものとを利用する。その他に、例えば“１０１０…”のように“１”と“０”とを交互に並べたビット列がテスト・ビット列として利用されてもよい。更に、テスト・ビット列が、各ＴＳＶの位置と、ＴＳＶ同士のカップリングに起因するクロストーク・ノイズの影響との間の関係を考慮したものであってもよい。
【００６９】
本発明の実施形態１による三次元集積回路100では、テスト・ビット列が二つのチップ101、102の一方から他方へ伝送される間に変化するか否かによって、ＴＳＶの接合欠陥の有無が検出される。その他に、二つのチップ101、102の一方から他方へ伝送される間に生じる信号の遅れ、又は信号波形の変化から、ＴＳＶの接合欠陥の有無が検出されてもよい。
【００７０】
《実施形態２》
【００７１】
本発明の実施形態２による三次元集積回路では、実施形態１によるものとはＴＳＶの配置が異なる。その他の要素は実施形態１によるものと同様であるので、それら同様な要素の詳細については、実施形態１についての説明を援用する。
【００７２】
図２に示されているように、第一のチップ101の基板201は薄いので、第一のチップ101には反りが生じる。第二のチップ102も同様である。実施形態１では、図３の（ａ）に示されているように、その反りに伴うチップ間隔の増大が、周辺部E0、E1よりも中央部CRで大きい。逆に、チップ間隔が周辺部E0、E1で中央部CRよりも大きくなる場合がある。図９の（ａ）は、各チップ101、102の長辺方向における反りに伴うチップ間隔の変化を示すグラフである。Ｘ軸は、図１に示されているＸ軸と同様に各チップ101、102の長辺方向を示し、Ｚ軸は、図１に示されているＺ軸と同様に各チップ101、102の表面の法線方向を示す。特にＺ軸は、図１に示されているように、インタポーザ103から離れる方向を正方向としている。図９の（ａ）を参照するに、チップ間隔は中央部CRでは閾値THよりも小さく、周辺部E0、E1で閾値THを超える。その場合、ＴＳＶの接合欠陥は周辺部E0、E1で中央部CRよりも生じやすい。
【００７３】
図９の（ｂ）は、第一のチップ101と第二のチップ102との実際の反りの一例を示す模式図である。Ｘ軸とＺ軸とは、図９の（ａ）に示されているものと同様である。図９の（ｂ）を参照するに、第一のチップ101と第二のチップ102とはいずれも、周辺部が中央部よりもインタポーザ103から離れるように反っている。その反りの曲率は、第一のチップ101の方が第二のチップ102よりも大きい。その結果、第一のチップ101と第二のチップ102との間隔は、図９の（ａ）に示されているグラフのように変化し、特に周辺部E0、E1で中央部CRよりも大きい。一方、ＴＳＶの接合欠陥は、第一のチップ101と第二のチップ102との間隔が大きいほど生じやすい。従って、図９の（ｂ）に示されている場合、ＴＳＶの接合欠陥は周辺部E0、E1で中央部CRよりも生じやすい。
【００７４】
図９の（ａ）に示されているチップ間隔の変化と各チップ101、102の反りの変化とでは変化の方向が逆である場合もある。図９の（ｃ）は、第一のチップ101と第二のチップ102との実際の反りの別例を示す模式図である。Ｘ軸とＺ軸とは、図９の（ａ）に示されているものと同様である。図９の（ｃ）を参照するに、第一のチップ101と第二のチップ102とはいずれも、中央部が周辺部よりもインタポーザ103から離れるように反っている。しかし、その反りの曲率は、第一のチップ101よりも第二のチップ102の方が大きい。その結果、第一のチップ101と第二のチップ102との間隔は、図９の（ａ）に示されているグラフのように変化し、特に周辺部E0、E1で中央部CRよりも大きい。従って、図９の（ｃ）に示されている場合でも、ＴＳＶの接合欠陥は周辺部E0、E1で中央部CRよりも生じやすい。
【００７５】
図９の（ｄ）は、第一のチップ101と第二のチップ102との実際の反りの更に別の例を示す模式図である。Ｘ軸とＺ軸とは、図９の（ａ）に示されているものと同様である。図９の（ｄ）を参照するに、第一のチップ101は、周辺部E0、E1が中央部CRよりもインタポーザ103から離れるように反り、第二のチップ102は、中央部CRが周辺部E0、E1よりもインタポーザ103から離れるように反っている。その結果、第一のチップ101と第二のチップ102との間隔は、図９の（ａ）に示されているグラフのように変化し、特に周辺部E0、E1で中央部CRよりも大きい。従って、図９の（ｄ）に示されている場合でも、ＴＳＶの接合欠陥は周辺部E0、E1で中央部CRよりも生じやすい。
【００７６】
図１０は、第一のチップ101におけるＴＳＶ1001、1002、1003の配置を模式的に示す平面図である。図４と同様に、ＴＳＶ1001、1002、1003の直径が誇張して描かれている。図１０を参照するに、ＴＳＶは、第１ＴＳＶ1001、第２ＴＳＶ1002、冗長ＴＳＶ1003の三種類に分けられる。第１ＴＳＶ1001と第２ＴＳＶ1002とは、チップの長辺方向（図１０ではＸ軸方向）と短辺方向（図１０ではＹ軸方向）とのそれぞれで所定の間隔、例えば数百μｍの間隔で配置されている。第１ＴＳＶ1001は、図１０では黒い矩形で示され、第一のチップ101の周辺部1000に配置されている。第２ＴＳＶ1002は、図１０では白い矩形で示され、周辺部1000に囲まれた中央部に配置されている。冗長ＴＳＶ1003は、図１０では斜線部で示され、第１ＴＳＶ1001の間に配置されている。図１０には示されていないが、ＴＳＶ1001−1003の間の領域には様々なコア及びセレクタが実装されている。セレクタは、第１ＴＳＶ1001と冗長ＴＳＶ1003とのいずれかを選択して、第一のチップ101の配線層101Aに電気的に接続する。それにより、第１ＴＳＶ1001と冗長ＴＳＶ1003とのいずれかを通して、第一のチップ101内のコアが第二のチップ102内のコアに電気的に接続される。一方、第２ＴＳＶ1002は、第一のチップ101の配線層101Aを直接、第二のチップ102の配線層101Bに電気的に接続している。
【００７７】
第１ＴＳＶ1001の一つに欠陥が発生した場合、その第１ＴＳＶ1001に接続されたセレクタは、その第１ＴＳＶ1001に代えて冗長ＴＳＶ1003の一つを各チップの配線層101A、102Aに接続する。こうして、第一のチップ101と第二のチップ102との間の電気的な接続が良好に維持される。
【００７８】
図１０において第１ＴＳＶ1001が配置される周辺部1000の範囲は、図９の（ａ）においてチップ間隔が閾値THを超える範囲に設定される。この閾値THは、チップの反りに起因してＴＳＶに接合欠陥が生じる確率が所定値に達するときのチップ間隔に等しい。周辺部1000ではチップ間隔が閾値THを超えるので、接合欠陥の発生確率が所定値を超える。このように、第１ＴＳＶ1001の配置は、チップ間隔が大きいために接合欠陥が発生しやすい範囲に制限される。それにより、三次元集積回路の歩留まりを高く維持したまま、セレクタの総数、第１ＴＳＶ1001とセレクタとを接続する配線の面積、及び、セレクタとその制御回路とを接続する配線の面積が制限される。その結果、セレクタ及び上記の配線が各チップ101、102の消費電力及び各コアの動作に与える影響が抑えられる。また、各チップ101、102の製造コストが更に削減される。
【００７９】
《変形例》
【００８０】
（A）図４、１０ではいずれも、第１ＴＳＶ401、1001の間に冗長ＴＳＶ403、1003が配置されている。それにより、第１ＴＳＶ401、1001と冗長ＴＳＶ403、1003との間の配線の長さが短く維持されている。その他に、第１ＴＳＶ401、1001が配置された領域（図４では中央部400であり、図１０では周辺部1000である。）よりも第一のチップ101と第二のチップ102との間隔が小さい領域に、冗長ＴＳＶが配置されてもよい。
【００８１】
図１１は、第一のチップ101におけるＴＳＶ1001、1002、1103の配置の変形例を模式的に示す平面図である。図１０と同様に、ＴＳＶ1001、1002、1103の直径が誇張して描かれている。図１１を参照するに、図１０とは冗長ＴＳＶ1103の配置が異なる。冗長ＴＳＶ1103は、第１ＴＳＶ1001が配置された周辺部1000と、第２ＴＳＶ1002が配置された中央部との境界領域1100（図１１に複数の点で示されている領域）において、第１ＴＳＶ1001と第２ＴＳＶ1002との間に配置されている。図１１には示されていないが、ＴＳＶ1001、1002、1103の間の領域には様々なコア及びセレクタが実装されている。セレクタは、第１ＴＳＶ1001と冗長ＴＳＶ1103とのいずれかを選択して、第一のチップ101の配線層101Aに電気的に接続する。それにより、第１ＴＳＶ1001と冗長ＴＳＶ1103とのいずれかを通して、第一のチップ101内のコアが第二のチップ102内のコアに電気的に接続される。
【００８２】
図１１に示されているとおり、冗長ＴＳＶ1103は第１ＴＳＶ1001よりも内側の領域に配置されている。従って、図９の（ａ）から分かるように、冗長ＴＳＶ1103の配置された領域では、第１ＴＳＶ1001が配置された領域よりもチップ間隔が小さい。それ故、冗長ＴＳＶ1103は第１ＴＳＶ1001よりも一般に接合欠陥が生じにくい。その結果、第１ＴＳＶ1001の一つに接合欠陥が生じた場合、その第１ＴＳＶ1001に代えて冗長ＴＳＶ1103を利用することで、第一のチップ101と第二のチップ102との間の接続を更に確実に回復させることができる。
【００８３】
尚、全てのＴＳＶを、チップ間隔が小さくて接合欠陥が生じにくい領域に集めてもよい。但し、その場合、各ＴＳＶとコアとの間を繋ぐ配線の距離が伸びるので、消費電力及び配線の面積が増大する。従って、図１１に示されているように、全てのＴＳＶではなく、冗長ＴＳＶのみを、チップ間隔が小さく接合欠陥が生じにくい領域に集める方が、消費電力及び配線の面積の増大を抑えることができる。
【００８４】
図１１では、チップ間隔の比較的小さい領域に全ての冗長ＴＳＶが配置されている。その他に、チップの全体に冗長ＴＳＶが配置される一方で、チップ間隔の比較的小さい領域ではＴＳＶに対する冗長ＴＳＶの割合が高く設定されてもよい。
【００８５】
（B）図４、１０では、第１ＴＳＶと第２ＴＳＶとを別々に、チップの中央部と周辺部とのいずれかに集中的に配置している。その他に、第１ＴＳＶと第２ＴＳＶとをチップ全体で混在させてもよい。但し、チップ間隔が比較的大きい領域では、ＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。例えば図３の（ａ）に示されているように、チップ間隔がチップの中央部で周辺部よりも大きい場合、中央部では第１ＴＳＶの割合を高くし、周辺部では低くする。チップ間隔が図９の（ａ）に示されているように変化する場合はその逆である。そのような配置でも、全てのＴＳＶを冗長ＴＳＶと代替可能にする場合と比べて、三次元集積回路の歩留まりが高く維持されたまま、セレクタの総数、ＴＳＶとセレクタとを接続する配線の面積、及び、セレクタとその制御回路とを接続する配線の面積が制限される。その結果、セレクタ及び上記の配線が各チップ101、102の消費電力及び各コアの動作に与える影響が抑えられる。また、各チップ101、102の製造コストが更に削減される。
【００８６】
（C）上記の実施形態１、２では、二枚のチップ101、102の間隔に応じて、第一のチップ101におけるＴＳＶの配置が設計されている。すなわち、チップ101の下に配置される再配線部材が別のチップ102である場合において、上層のチップ101におけるＴＳＶの配置が設計されている。同様に、第二のチップ102とインタポーザ103との間隔に応じて、第二のチップ102におけるＴＳＶの配置が設計されてもよい。すなわち、第二のチップ102とインタポーザ103との間隔が比較的大きい領域では、ＴＳＶの全体に対する第１ＴＳＶの割合が高く設計されてもよい。それにより、チップの下に配置される再配線部材がインタポーザである場合においても、三次元集積回路の歩留まりを高く維持したまま、チップとインタポーザとのそれぞれにおける冗長救済回路の面積を制限することができる。
【００８７】
（D）図１では、第一のチップ101の各辺が第二のチップ102の各辺の真上に位置するように、二枚のチップ101、102が重ねられている。その他に、一方のチップの中心が他方のチップの中心の真上から外れるように、二枚のチップが重ねられてもよい。図１２は、その場合における三次元集積回路1200の断面図である。図１２を参照するに、第一のチップ1201と第二のチップ1202とは、図１に示されているもの101、102と同様に、形とサイズとが等しい。しかし、図１２では図１とは異なり、第一のチップ1201の中心が第二のチップ1202の中心の真上から外れている。その場合、仮に第一のチップ1201と第二のチップ1202とが全く同形に反っていたとしても、チップ間隔は場所によって変化する。従って、チップ間隔が比較的大きい領域ではＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。それにより、三次元集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を制限することができる。
【００８８】
（E）図１では、第一のチップ101と第二のチップ102とで形とサイズとが等しい。その他に、二枚のチップの形又はサイズが異なっていてもよい。図１３は、上層のチップが下層のチップよりも小さい三次元集積回路の一例1300の断面図である。図１３を参照するに、上層のチップ1301の中心が下層のチップ1302の中心の真上に位置するように、二枚のチップ1301、1302が重ねられている。その場合、上層のチップ1301と下層のチップ1302とで反りの曲率が異なれば、上層のチップ1301の中央部と周辺部とで上層のチップ1301と下層のチップ1302との間隔が異なる。従って、上層のチップ1301の中央部と周辺部との一方で他方よりも、ＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。それにより、三次元集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を制限することができる。
【００８９】
図１４は、上層のチップが下層のチップよりも小さい三次元集積回路の別例1400の断面図である。図１４を参照するに、上層のチップ1401の一辺が下層のチップ1402の一辺の真上に位置するように、二枚のチップ1401、1402が重ねられている。その場合、上層のチップ1401の中心が下層のチップ1402の中心の真上から外れているので、二枚のチップ1401、1402の反りの曲率が等しくても、二枚のチップ1301、1302の間隔は場所によって異なる。従って、チップ間隔に応じて、ＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。それにより、三次元集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を制限することができる。
【００９０】
図１５は、上層のチップが下層のチップよりも大きい三次元集積回路1500の断面図である。図１５を参照するに、下層のチップ1502の全体が上層のチップ1501によって覆われるように、二枚のチップ1501、1502が重ねられている。その場合においても、二枚のチップ1501、1502の間隔は一般に場所によって異なる。従って、チップ間隔に応じて、ＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。それにより、三次元集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を制限することができる。
【００９１】
（F）図１では、インタポーザ103上の同じ位置で、二枚のチップ101、102が上下に重ねられている。その他に、複数のチップがインタポーザの上に分散して配置されてもよい。図１６は、そのような集積回路1600の断面図である。四つのチップ1601−1604はいずれも形とサイズとが等しい。各チップ1601−1604とインタポーザ1605とでは一般に、反りの方向又は大きさが異なる。従って、各チップ1601−1604とインタポーザ1605との間隔は場所によって変化する。それ故、各チップ1601−1604とインタポーザ1605との間隔に応じて、ＴＳＶの全体に対する第１ＴＳＶの割合を高く設計する。それにより、集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を制限することができる。
【００９２】
図１６とは異なり、チップの形又はサイズはチップごとに異なっていてもよい。図１７は、そのような集積回路1700の断面図である。第二のチップ1702は第一のチップ1701と第三のチップ1703とのいずれよりもサイズが大きく、インタポーザ1704の中央部に配置されている。各チップ1701−1703とインタポーザ1704との反りに起因して、各チップ1701−1703とインタポーザ1704との間隔が場所によって変化する。その変化は一般に、サイズの大きい第二のチップ1702で最も大きい。従って、第二のチップ1702においてのみ、チップとインタポーザ1704との間隔に応じて、ＴＳＶの全体に対する第１ＴＳＶの割合が高く設計されてもよい。それにより、集積回路の歩留まりを高く維持したまま、冗長救済回路の面積を更に効果的に制限することができる。
【００９３】
（G）本発明の実施形態１、２による三次元集積回路では、接合部材がＴＳＶである。その他に、接合部材がマイクロバンプであってもよい。その場合、第一のチップ101ではマイクロバンプが、配線層101Aとは反対側に位置する基板201の表面に設置される。マイクロバンプの直径が基板201の厚さよりも大きく設計されることにより、マイクロバンプが基板201の穴を通して直に配線層101Aに接続される。その他に、マイクロバンプと配線層101Aとの間が、基板201の表面に沿って形成された配線によって接続されてもよい。図３の（ａ）のようにチップ間隔がチップの中央部で周辺部よりも大きい場合、冗長マイクロバンプで代替可能なマイクロバンプはチップの中央部に配置される。逆に、図９の（ａ）のようにチップ間隔がチップの周辺部で中央部よりも大きい場合、冗長マイクロバンプで代替可能なマイクロバンプはチップの周辺部に配置される。
【産業上の利用可能性】
【００９４】
本発明は集積回路の三次元積層技術に関し、上記のとおり、チップ間隔に応じて、冗長接合部材で代替可能な接合部材の配置を変更する。このように、本発明は明らかに産業上利用可能である。
【符号の説明】
【００９５】
101  第一のチップ
400  チップの中央部
401  第１ＴＳＶ
402  第２ＴＳＶ
403  冗長ＴＳＶ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2012140810.tif 000021
2012140810.tif 000022
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