(57)【要約】  ２つの入力信号の時間差を１ビットのデジタル値に変換するとともに、２つの入力信号の時間差を調整して２つの出力信号を生成する時間差デジタル変換回路は、２つの入力信号の位相比較を行ってデジタル値を生成する位相比較手段（１１）と、２つの入力信号のうち位相が進んでいる方を第１の信号、位相が遅れている方を第２の信号として出力する位相選択手段（１２）と、第１の信号を遅延出力する遅延手段（１３）とを備え、遅延手段の出力信号および第２の信号を２つの出力信号として出力する。
2012120569.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号の時間差を１ビットのデジタル値に変換するとともに、前記２つの入力信号の時間差を調整して２つの出力信号を生成する時間差デジタル変換回路であって、
前記２つの入力信号の位相比較を行って前記デジタル値を生成する位相比較手段と、
前記２つの入力信号のうち位相が進んでいる方を第１の信号、位相が遅れている方を第２の信号として出力する位相選択手段と、
前記第１の信号を遅延出力する遅延手段とを備え、
前記遅延手段の出力信号および前記第２の信号を前記２つの出力信号として出力する
ことを特徴とする時間差デジタル変換回路。
【請求項２】
請求項１の時間差デジタル変換回路において、
前記位相選択手段は、
前記２つの入力信号の論理積を演算する第１の論理回路と、
前記２つの入力信号の論理和を演算する第２の論理回路とを有し、
前記第１および第２の論理回路の出力信号のいずれか一方を前記第１の信号として、他方を前記第２の信号として出力する
ことを特徴とする時間差デジタル変換回路。
【請求項３】
請求項２の時間差デジタル変換回路において、
前記第１の論理回路は、ＮＡＮＤ回路を有するものであり、
前記第２の論理回路は、ＮＯＲ回路を有するものであり、
前記ＮＡＮＤ回路と前記ＮＯＲ回路とは対称的に回路構成されている
ことを特徴とする時間差デジタル変換回路。
【請求項４】
請求項２および３のいずれか一つの時間差デジタル変換回路において、
前記位相選択手段は、前記第１および第２の論理回路の出力信号の時間差を増幅して２つの信号を出力する時間差増幅手段を有し、前記時間差増幅手段から出力される２つの信号を前記第１および第２の信号として出力する
ことを特徴とする時間差デジタル変換回路。
【請求項５】
請求項２および３のいずれか一つの時間差デジタル変換回路において、
前記位相選択手段は、前記２つの入力信号の時間差を増幅して２つの信号を出力する時間差増幅手段を有するものであり、
前記第１および第２の論理回路は、前記時間差増幅手段から出力される２つの信号の論理演算を行う
ことを特徴とする時間差デジタル変換回路。
【請求項６】
２つの入力信号の時間差をデジタルコードに変換する時間差デジタル変換器であって、
請求項１から５のいずれか一つの時間差デジタル変換回路を縦続接続した、複数の時間差デジタル変換回路を備え、
前記時間差デジタル変換回路における遅延手段の遅延時間が初段の時間差デジタル変換回路から順に半減するように設定されている
ことを特徴とする時間差デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号位相差をデジタル値に変換する時間差デジタル変換器に関する。
【背景技術】
【０００２】
近年、デジタル位相同期回路の発展に伴い、時間方向のアナログ情報をデジタル化する時間差デジタル変換器の開発が盛んになっている。典型的な時間差デジタル変換器は、複数のインバータ回路が直列接続されたインバータチェーンに第１の信号を入力し、第２の信号に同期して各インバータ回路の出力をラッチしてインバータチェーンの状態変化点を検出することで、第１および第２の信号の位相差あるいは時間差をデジタル化する。【０００３】
しかし、上記の時間差デジタル変換器では、ｎビットのデジタルコードを生成するのに２のｎ乗個のラッチ回路および比較器が必要となり、回路規模および消費電力の点で不利である。そこで、二分探索により時間差デジタル変換を行う逐次比較型の時間差デジタル変換器が考案されている。【０００４】
一般に、逐次比較型の時間差デジタル変換器は、複数の時間差デジタル変換回路を縦続接続して構成される。各時間差デジタル変換回路では、位相比較手段が２つの入力信号の位相を比較して１ビットのデジタル値を生成し、経路切り替え手段が、当該位相比較結果に基づいて、位相が進んでいる信号は遅延手段を経由して、位相が遅れている信号はそのままそれぞれ次段の時間差デジタル変換回路に入力されるように２つの入力信号の通過経路を切り替える。そして、初段から順に遅延時間が半減するように各段の時間差デジタル変換回路の遅延手段を設定することで、初段の時間差デジタル変換回路に入力された２つの信号の時間差が二分探索により逐次的にデジタル値に変換される（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Jinn-Shyan Wang, et.al, "An Ultra-Low-Power Fast-Lock-in Small-Jitter All-Digital DLL", ISSCC 2005 / SESSION 22 / PLL, DLL, AND VCOs / 22.7, February 9, 2005, pp.422-423,607
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の時間差デジタル変換回路では、位相比較結果が確定するまで２つの入力信号が当該回路を通過しないように、２つの入力信号パスのそれぞれに遅延手段を挿入して経路切り替え手段への信号入力を遅延させる必要がある。このため、時間差デジタル変換回路およびこれらを縦続接続して構成した時間差デジタル変換器のレイテンシが増大するばかりか、回路規模および消費電力が増大してしまう。【０００７】
上記問題に鑑み、本発明は、時間差デジタル変換回路のレイテンシ、回路規模および消費電力を低減することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一例に係る時間差デジタル変換回路は、２つの入力信号の時間差を１ビットのデジタル値に変換するとともに、前記２つの入力信号の時間差を調整して２つの出力信号を生成する時間差デジタル変換器であって、前記２つの入力信号の位相比較を行って前記デジタル値を生成する位相比較手段と、前記２つの入力信号のうち位相が進んでいる方を第１の信号、位相が遅れている方を第２の信号として出力する位相選択手段と、前記第１の信号を遅延出力する遅延手段とを備え、前記遅延手段の出力信号および前記第２の信号を前記２つの出力信号として出力する。【０００９】
これによると、位相選択手段において、位相比較手段による位相比較結果を待たずに、２つの入力信号について位相が進んでいる方と遅れている方とが選別され、位相が進んでいる方は遅延手段によって遅延出力される。したがって、位相比較結果が確定するまで２つの入力信号が当該回路を通過しないようにするための遅延手段を挿入する必要がない。【００１０】
前記位相選択手段は、前記２つの入力信号の論理積を演算する第１の論理回路と、前記２つの入力信号の論理和を演算する第２の論理回路とを有し、前記第１および第２の論理回路の出力信号のいずれか一方を前記第１の信号として、他方を前記第２の信号として出力するものとして構成することができる。【００１１】
さらに、前記第１の論理回路は、ＮＡＮＤ回路を有するものであり、前記第２の論理回路は、ＮＯＲ回路を有するものであり、前記ＮＡＮＤ回路と前記ＮＯＲ回路とは対称的に回路構成されていてもよい。【００１２】
これによると、ＮＯＲ回路とＮＡＮＤ回路とのゲート構成の違いに起因する、位相選択手段の出力におけるオフセット遅延をなくして、位相選択手段の入出力特性を向上することができる。【００１３】
さらに、前記位相選択手段は、前記第１および第２の論理回路の出力信号の時間差を増幅して２つの信号を出力する時間差増幅手段を有し、前記時間差増幅手段から出力される２つの信号を前記第１および第２の信号として出力するものとして構成してもよい。あるいは、前記位相選択手段は、前記２つの入力信号の時間差を増幅して２つの信号を出力する時間差増幅手段を有するものとして構成し、前記第１および第２の論理回路は、前記時間差増幅手段から出力される２つの信号の論理演算を行うものとして構成してもよい。【００１４】
これによると、２つの入力信号の時間差が極めて小さい場合において位相選択手段の入出力特性を改善して理想特性に近づけることができる。【００１５】
また、本発明の一例に係る時間差デジタル変換器は、２つの入力信号の時間差をデジタルコードに変換するものであって、上記時間差デジタル変換回路を縦続接続した、複数の時間差デジタル変換回路を備え、前記時間差デジタル変換回路における遅延手段の遅延時間が初段の時間差デジタル変換回路から順に半減するように設定されている。【００１６】
これによると、高速かつ低回路面積、低消費電力の時間差デジタル変換器を実現することができる。
【発明の効果】
【００１７】
本発明によると、位相比較結果が確定するまで２つの入力信号が時間差デジタル変換回路を通過しないようにするための遅延手段が不要となるため、時間差デジタル変換回路のレイテンシ、回路規模および消費電力を低減することができる。したがって、従来よりも高速、低消費電力で時間差デジタル変換を実現でき、回路規模も小さくすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る時間差デジタル変換回路の構成図である。
【図２】図２は、位相選択手段の例示的な回路構成図である。
【図３】図３は、位相選択手段の入出力信号のタイミングチャートである。
【図４】図４は、ＮＡＮＤ回路とＮＯＲ回路を対称にした位相選択手段の回路構成図である。
【図５】図５は、時間差増幅手段を追加した位相選択手段の回路構成図である。
【図６】図６は、時間差増幅手段の例示的な回路構成図である。
【図７】図７は、位相選択手段の入出力特性を示すグラフである。
【図８】図８は、第２の実施形態に係る時間差デジタル変換器の構成図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係る時間差デジタル変換回路の構成を示す。本実施形態に係る時間差デジタル変換回路１０は、信号Ａ，Ｂの時間差を１ビットのデジタル値Ｄに変換するとともに、信号Ａ，Ｂの時間差を調整して信号Ａ’，Ｂ’を出力する。
【００２０】
具体的には、時間差デジタル変換回路１０は、信号Ａ，Ｂの位相比較を行ってデジタル値Ｄを生成する位相比較手段１１と、信号Ａ，Ｂのうち位相が進んでいる方を信号ＬＥＡＤ、位相が遅れている方を信号ＬＡＧとして出力する位相選択手段１２と、信号ＬＥＡＤを遅延出力する遅延手段１３とを備えている。遅延手段１３の出力信号が信号Ａ’に相当し、信号ＬＡＧが信号Ｂ’に相当する。
【００２１】
遅延手段１３は、複数のインバータ回路を縦続接続して構成したバッファ回路で実現することができる。縦続接続するインバータ回路の個数を変更することで遅延量を調整することができる。
【００２２】
位相比較手段１１は、信号Ａ，Ｂ間で立ち上がりエッジまたは立ち下がりエッジのタイミングを比較することで信号Ａ，Ｂの位相比較を行うものであり、ＲＳフリップフロップなどで実現することができる。例えば、立ち上がりエッジのタイミングを比較する場合において、信号ＡがＬレベルからＨレベルに遷移した後に信号ＢがＬレベルからＨレベルに遷移した場合、位相比較手段１１は、信号Ａは信号Ｂに対して位相が進んでいることを検出してデジタル値Ｄとして“１”を出力する。一方、信号ＢがＬレベルからＨレベルに遷移した後に信号ＡがＬレベルからＨレベルに遷移した場合、位相比較手段１１は、信号Ａは信号Ｂに対して位相が遅れていることを検出してデジタル値Ｄとして“０”を出力する。
【００２３】
位相選択手段１２は、信号Ａ，Ｂの論理演算によって、位相が進んでいる方と遅れている方とを選別する。図２は、位相選択手段１２の例示的な回路構成を示す。位相選択手段１２は、信号Ａ，Ｂの論理積を演算するＡＮＤ回路１２１と、信号Ａ，Ｂの論理和を演算するＯＲ回路１２２とで構成することができる。信号Ａ，Ｂとして立ち上がりエッジが入力された場合、図３（ａ）に示すように、ＡＮＤ回路１２１の出力信号が信号ＬＡＧ、ＯＲ回路１２２の出力信号が信号ＬＥＡＤとなる。一方、信号Ａ，Ｂとして立ち下がりエッジが入力された場合、図３（ｂ）に示すように、ＡＮＤ回路１２１の出力信号が信号ＬＥＡＤ、ＯＲ回路１２２の出力信号が信号ＬＡＧとなる。
【００２４】
より詳細には、ＡＮＤ回路１２１は、ＮＡＮＤ回路１２３と、その出力を反転するインバータ回路１２４とで構成することができる。ＯＲ回路１２２は、ＮＯＲ回路１２５と、その出力を反転するインバータ回路１２６とで構成することができる。
【００２５】
一般的にＮＡＮＤ回路とＮＯＲ回路とではゲート構成が異なるため、ゲート遅延には差異がある。したがって、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５を一般的な回路構成にすると、ゲート遅延の差異により、位相選択手段１２の出力にオフセット遅延が付加されてしまう。後述するように、時間差デジタル変換回路１０を縦続接続して時間差デジタル変換器を構成する場合において位相選択手段１２の出力にオフセット遅延があると変換精度の低下を招いてしまう。そこで、例えば図４に示したように、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５は、入力負荷容量が互いに等しい対称回路で構成してもよい。これにより、位相選択手段１２の入出力特性を、図７中の破線で示すような、オフセット遅延のない特性にすることができる。
【００２６】
また、信号Ａ，Ｂの時間差が極めて小さい場合、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５は信号Ａ，Ｂとして同一の信号が入力されたときと同等に振る舞い、実質的に駆動能力が倍増されたインバータ回路として動作する。このため、図７中の破線で示すように、入力時間差がゼロ近傍では入力時間差に対する出力時間差のゲインが１以下に減少してしまう。そこで、図５に示すように、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５の後段または前段に、入力された２つの信号の時間差を増幅する時間差増幅手段１４を設けてもよい。図５（ａ）は、インバータ回路１２４およびインバータ回路１２６の直後に時間差増幅手段１４を設けた例を示す。図５（ｂ）は、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５の直後に時間差増幅手段１４を設けた例を示す。図５（ｃ）は、ＮＡＮＤ回路１２３およびＮＯＲ回路１２５の直前に時間差増幅手段１４を設けた例を示す。このように時間差増幅手段１４を設けてほぼゼロとなっている出力時間差あるいは入力時間差を増幅することで、図７中の太実線で示すように、位相選択手段１２の入出力特性を改善して理想特性に近づけることができる。
【００２７】
図６は、時間差増幅手段１４の例示的な回路構成を示す。時間差増幅手段１４に入力される一方の信号Ｘは２つのインバータ回路１４０，１４１からなる信号パスを通過して出力される。時間差増幅手段１４に入力されるもう一方の信号Ｙは２つのインバータ回路１４２，１４３からなる信号パスを通過して出力される。これら信号パスは、先に立ち上がりエッジが通過した方が他方の論理遷移を遅らせるように互いに接続されている。なお、時間差増幅手段１４の回路構成はこれに限られず、他にもさまざまな構成が可能である。
【００２８】
以上のように、本実施形態によると、位相比較結果を待たずに２つの入力信号の時間差を調整して出力することができる。これにより、２つの入力信号パスに位相比較結果を待つための遅延手段が挿入不要となり、時間差デジタル変換回路のレイテンシを低減することができるとともに、回路規模および消費電力を低減することができる。
【００２９】
（第２の実施形態）
図８は、第２の実施形態に係る時間差デジタル変換器の構成を示す。本実施形態に係る時間差デジタル変換器１００は、入力された信号Ｓ１，Ｓ２の時間差をｎビットのデジタルコードに変換するものであり、第１の実施形態に係る時間差デジタル変換回路１０をｎ−１個縦続接続し、さらに最終段に位相比較手段１１を接続して構成したものである。
【００３０】
時間差デジタル変換器１００の変換入力レンジを±Ｔとしたとき、各時間差デジタル変換回路１０における遅延手段１３の遅延時間は、初段ではＴ、２段目ではＴ／２、最終段（ｎ−１段目）ではＴ／２ｎ−２というように、初段の時間差デジタル変換回路１０から順に半減するように設定されている。初段の時間差デジタル変換回路１０のデジタル出力Ｄ（１）がデジタルコードのＭＳＢに相当し、位相比較手段１１のデジタル出力Ｄ（ｎ）がＬＳＢに相当する。
【００３１】
以上のように、本実施形態によると、低レイテンシ、低回路面積、および低消費電力の時間差デジタル変換回路１０を用いることにより、高速かつ低回路面積、低消費電力の時間差デジタル変換器を実現することができる。
【００３２】
なお、時間差デジタル変換器１００からはグレイコード化されたｎビットデジタルコードが出力されるが、グレイコードを通常の２進コードに変換することは容易である。
【００３３】
また、最終段に位相比較手段１１を設けているが、これは最終段が次段に信号を伝達する必要がないため、時間差デジタル変換回路１０から位相選択手段１２および遅延手段１３を省略したに過ぎない。したがって、最終段にも時間差デジタル変換回路１０を配置するようにしてもよい。
【産業上の利用可能性】
【００３４】
本発明に係る時間差デジタル変換回路は、レイテンシ、回路規模および消費電力が小さいため、高速かつ低消費電力の逐次比較型時間差デジタル変換器に有用である。
【符号の説明】
【００３５】
１０    時間差デジタル変換回路
１１    位相比較手段
１２    位相選択手段
１２１  ＡＮＤ回路（第１の論理回路）
１２２  ＯＲ回路（第２の論理回路）
１２３  ＮＡＮＤ回路
１２４  ＮＯＲ回路
１３    遅延手段
１４    時間差増幅手段
１００  時間差デジタル変換器
【図１】
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【図２】
2012120569.tif 000004
【図３】
2012120569.tif 000005
【図４】
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【図５】
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【図６】
2012120569.tif 000008
【図７】
2012120569.tif 000009
【図８】
2012120569.tif 000010
【国際調査報告】
2012120569.tif 000011
2012120569.tif 000012
2012120569.tif 000013