(57)【要約】  第１の入力電圧が入力される第１の入力部と、第２の入力電圧が入力される第２の入力部と、基準電圧が入力され、前記第１の入力部及び前記第２の入力部のそれぞれと対になって差動対を構成する共通の基準電圧入力部と、前記差動対を駆動する電流源と、前記第１の入力電圧と前記基準電圧との第１の電圧差及び前記第２の入力電圧と前記基準電圧との第２の電圧差の少なくとも一方の電圧差に応じて前記基準電圧入力部に流れる電流に応じて、第１の出力電流及び第２の出力電流を生成するカレントミラーと、前記第１の電圧差に応じて前記第１の入力部に流れる電流と、前記第１の出力電流とに応じて、前記第１の電圧差に応じた信号を出力する第１の出力部と、前記第２の電圧差に応じて前記第２の入力部に流れる電流と、前記第２の出力電流とに応じて、前記第２の電圧差に応じた信号を出力する第２の出力部とを備えることを特徴とする、差動回路。
2012036014.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力電圧が入力される第１の入力部と、
第２の入力電圧が入力される第２の入力部と、
基準電圧が入力され、前記第１の入力部及び前記第２の入力部のそれぞれと対になって差動対を構成する共通の基準電圧入力部と、
前記差動対を駆動する電流源と、
前記第１の入力電圧と前記基準電圧との第１の電圧差及び前記第２の入力電圧と前記基準電圧との第２の電圧差の少なくとも一方の電圧差に応じて前記基準電圧入力部に流れる電流に応じて、第１の出力電流及び第２の出力電流を生成するカレントミラーと、
前記第１の電圧差に応じて前記第１の入力部に流れる電流と、前記第１の出力電流とに応じて、前記第１の電圧差に応じた信号を出力する第１の出力部と、
前記第２の電圧差に応じて前記第２の入力部に流れる電流と、前記第２の出力電流とに応じて、前記第２の電圧差に応じた信号を出力する第２の出力部とを備える、差動回路。
【請求項２】
演算増幅器として使用される、請求項１に記載の差動回路。
【請求項３】
演算増幅回路の出力段の複数のカスコード回路の出力インピーダンスを増強する演算増幅器として使用される、請求項２に記載の差動回路。
【請求項４】
前記第１の出力部と前記第１の入力部との間に設けられた第１の負帰還回路と、
前記第２の出力部と前記第２の入力部との間に設けられた第２の負帰還回路とを有する、請求項２に記載の差動回路。
【請求項５】
前記電流源は、カスコード電流源を有する、請求項１に記載の差動回路。
【請求項６】
前記第１の出力部及び前記第２の出力部は、カスコード電流源を有する、請求項１に記載の差動回路。
【請求項７】
積分回路に使用される、請求項２に記載の差動回路。
【請求項８】
増幅回路に使用される、請求項２に記載の差動回路。
【請求項９】
フィルタ回路に使用される、請求項２に記載の差動回路。
【請求項１０】
コンパレータとして使用される、請求項１に記載の差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧と基準電圧（リファレンス電圧）を比較する差動対を有する差動回路に関する。
【背景技術】
【０００２】
図１は従来の発振回路の一例の回路構成図を示す。図１において、定電流回路１０１は一端に電源Ｖｄｄが接続され、他端にｐチャネルＭＯＳトランジスタＭ１０１，Ｍ１０３のソースが接続されている。ＭＯＳトランジスタＭ１０１のドレインはｎチャネルＭＯＳトランジスタＭ１０２のドレインに接続され、ＭＯＳトランジスタＭ１０２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ１０３のドレインはｎチャネルＭＯＳトランジスタＭ１０４のドレインに接続され、ＭＯＳトランジスタＭ１０４のソースは電源Ｖｓｓに接続されている。【０００３】
ＭＯＳトランジスタＭ１０１，Ｍ１０２のドレインはコンデンサＣ１０１の一端に接続されると共にコンパレータ１０２の非反転入力端子に接続されている、コンデンサＣ１０１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１０１，Ｍ１０２のゲートはＲＳフリップフロップ１０４のＱ端子に接続されている。【０００４】
また、ＭＯＳトランジスタＭ１０３，Ｍ１０４のドレインはコンデンサＣ１０２の一端に接続されると共にコンパレータ１０３の非反転入力端子に接続されている、コンデンサＣ１０２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１０３，Ｍ１０４のゲートはＲＳフリップフロップ１０４のＱＢ端子に接続されている。【０００５】
コンパレータ１０２，１０３の反転入力端子は定電圧回路１０５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路１０５の他端は電源Ｖｓｓに接続されている。コンパレータ１０２は電流入力端子を定電流回路１０６の一端に接続されて動作電流を供給されており、定電流回路１０６の他端は電源Ｖｓｓに接続されている。コンパレータ１０２はコンデンサＣ１０１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１０４のセット端子Ｓに供給する。【０００６】
コンパレータ１０３は電流入力端子を定電流回路１０７の一端に接続されて動作電流を供給されており、定電流回路１０７の他端は電源Ｖｓｓに接続されている。コンパレータ１０３はコンデンサＣ１０２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる出力信号を生成してフリップフロップ１０４のリセット端子Ｒに供給する。【０００７】
フリップフロップ１０４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＢ端子出力をローレベルとする。また、フリップフロップ１０４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＢ端子出力をハイレベルとする。フリップフロップ１０４のＱ端子出力とＱＢ端子出力の一方又は双方が発振信号として出力される。【０００８】
＜動作＞
フリップフロップ１０４のＱ端子出力がローレベル（図２（Ｅ））のときＭＯＳトランジスタＭ１０１がオン、ＭＯＳトランジスタＭ１０２がオフでコンデンサＣ１０１は充電され（図２（Ａ））、同時にＱＢ端子出力がハイレベル（図２（Ｆ））でＭＯＳトランジスタＭ１０３がオフ、ＭＯＳトランジスタＭ１０４がオンでコンデンサＣ１０２は放電される（図２（Ｃ））。そして、コンデンサＣ１０１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１０２の出力はハイレベルとなり（図２（Ｂ））、フリップフロップ１０４がセットされてＱ端子出力がハイレベル、ＱＢ端子出力がローレベルとなる。【０００９】
このときＭＯＳトランジスタＭ１０１がオフ、ＭＯＳトランジスタＭ１０２がオンでコンデンサＣ１０１は放電され、同時にＱＢ端子出力がローレベルでＭＯＳトランジスタＭ１０３がオン、ＭＯＳトランジスタＭ１０４がオフでコンデンサＣ１０２は充電される。そして、コンデンサＣ１０２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１０３の出力はハイレベルとなり（図２（Ｄ））、フリップフロップ１０４がリセットされてＱ端子出力がローレベル、ＱＢ端子出力がハイレベルとなる。【００１０】
ところで、第１、第２入力信号の高低に応じてコンデンサの充放電電流を生成するアンプと、コンデンサの端子電圧Ｖａと上限電圧Ｖｔｈ１、下限電圧Ｖｔｈ２を各々比較する２つのコンパレータと、２つのコンパレータの各出力信号によってリセット／セットされるフリップフロップと、制御信号に応じて２つのコンパレータのいずれか一方に駆動電流を供給するスイッチとを用いて発振回路を構成する技術が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】日本国公開特許公報第２００９−１５９３４４号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、複数の入力電圧を同一の基準電圧と比較する回路を従来の差動回路の構成で実現しようとすると、図１のコンパレータ１０２，１０３のように、複数の差動回路を設けなければならない。そうすると、差動回路と同数の基準電圧入力部（図１の場合、コンパレータ１０２，１０３の反転入力端子部）が存在するため、回路規模が大きくなってしまう。【００１３】
そこで、本発明は、複数の入力電圧を同一の基準電圧と比較する回路の小面積化を容易に実現できる、差動回路の提供を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明に係る差動回路は、
第１の入力電圧が入力される第１の入力部と、
第２の入力電圧が入力される第２の入力部と、
基準電圧が入力され、前記第１の入力部及び前記第２の入力部のそれぞれと対になって差動対を構成する共通の基準電圧入力部と、
前記差動対を駆動する電流源と、
前記第１の入力電圧と前記基準電圧との第１の電圧差及び前記第２の入力電圧と前記基準電圧との第２の電圧差の少なくとも一方の電圧差に応じて前記基準電圧入力部に流れる電流に応じて、第１の出力電流及び第２の出力電流を生成するカレントミラーと、
前記第１の電圧差に応じて前記第１の入力部に流れる電流と、前記第１の出力電流とに応じて、前記第１の電圧差に応じた信号を出力する第１の出力部と、
前記第２の電圧差に応じて前記第２の入力部に流れる電流と、前記第２の出力電流とに応じて、前記第２の電圧差に応じた信号を出力する第２の出力部とを備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、複数の入力電圧を同一の基準電圧と比較する回路の小面積化を容易に実現できる。
【図面の簡単な説明】
【００１６】
【図１】従来の発振回路の一例の回路構成図である。
【図２】図１の回路各部の信号波形図である（横軸：時間ｔ）。
【図３】本発明の差動回路をコンパレータ１１２として使用する発振回路の構成図である。
【図４Ａ】電流回路１１６，１１７の一実施形態の回路図である。
【図４Ｂ】電流回路１１６，１１７の一実施形態の回路図である。
【図５】コンパレータ１１２として使用可能な差動回路の一例である差動回路１の構成図である。
【図６】コンパレータ１１２として使用可能な差動回路の一例である差動回路２の構成図である。
【図７】図３の回路各部の信号波形図である。
【図８】本発明の差動回路を演算増幅器Ａ１，Ａ２として使用する差動演算増幅回路１００の構成図である。
【図９】本発明の差動回路を演算増幅器Ａ１，Ａ２として使用する差動演算増幅回路２００の構成図である。
【図１０】演算増幅器Ａ１として使用可能な差動回路の一例の構成図である。
【図１１】演算増幅器Ａ２として使用可能な差動回路の一例の構成図である。
【図１２】バイアス回路の構成図である。
【図１３】演算増幅器Ａ１−１として使用可能な差動回路の一例の構成図である。
【図１４Ａ】２つの演算増幅回路１００−１（図１４Ａ），１００−２（図１４Ｂ）に本発明に係る演算増幅器Ａ１−１（図１４Ｃ），Ａ２−１（図１４Ｄ）を共通使用した構成図である。
【図１４Ｂ】２つの演算増幅回路１００−１（図１４Ａ），１００−２（図１４Ｂ）に本発明に係る演算増幅器Ａ１−１（図１４Ｃ），Ａ２−１（図１４Ｄ）を共通使用した構成図である。
【図１４Ｃ】２つの演算増幅回路１００−１（図１４Ａ），１００−２（図１４Ｂ）に本発明に係る演算増幅器Ａ１−１（図１４Ｃ），Ａ２−１（図１４Ｄ）を共通使用した構成図である。
【図１４Ｄ】２つの演算増幅回路１００−１（図１４Ａ），１００−２（図１４Ｂ）に本発明に係る演算増幅器Ａ１−１（図１４Ｃ），Ａ２−１（図１４Ｄ）を共通使用した構成図である。
【図１５Ａ】４つのカスコード電流源（図１５Ａ）に本発明に係る演算増幅器Ａ２−１（図１５Ｂ）を使用した構成図である。
【図１５Ｂ】４つのカスコード電流源（図１５Ａ）に本発明に係る演算増幅器Ａ２−１（図１５Ｂ）を使用した構成図である。
【図１６Ａ】演算増幅回路の一例である。
【図１６Ｂ】演算増幅回路の一例である。
【図１６Ｃ】演算増幅回路の一例である。
【図１６Ｄ】演算増幅回路の一例である。
【図１６Ｅ】演算増幅回路の一例である。
【図１７】テレスコピックカスコード型演算増幅回路の構成図である。
【図１８】差動対とカレントミラーで構成された演算増幅回路の構成図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明を実施するための形態について説明する。なお、各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳトランジスタを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳトランジスタを表す。
【００１８】
＜本発明の差動回路の第１の実施例である発振回路の構成図＞
図３は、本発明の差動回路をコンパレータ１１２として使用する発振回路の構成図である。この発振回路は半導体集積回路化されている。
【００１９】
図３の発振回路は、
制御信号に応じてコンデンサの充放電を切り替える充放電部と、
前記コンデンサの電圧を基準電圧と比較して比較結果信号を出力するコンパレータと、
前記比較結果信号でセット又はリセットされ、出力信号を制御信号として前記充放電部に供給すると共に発振信号として出力するフリップフロップと、
前記コンデンサの電圧に応じて前記コンパレータの動作電流を制御する電流制御部と、
を有することを特徴とするものである。
【００２０】
ここで、前記電流制御部は、
前記コンデンサの電圧が前記コンパレータの基準電圧近傍において前記コンデンサの電圧に応じた電流を前記コンパレータに流す第１電流制御部と、
前記コンパレータに一定の動作電流を定常的に流す第２電流制御部を有すると好適である。
【００２１】
また、前記フリップフロップの出力信号を遅延した信号に基づいて前記コンパレータの比較結果信号を所定レベルに変更するレベル変更部を有すると好適である。
【００２２】
以下、具体的に説明する。
【００２３】
図３において、定電流回路１１１は一端に電源Ｖｄｄが接続され、他端にｐチャネルＭＯＳトランジスタＭ１１１，Ｍ１１３のソースが接続されている。ＭＯＳトランジスタＭ１１１のドレインはｎチャネルＭＯＳトランジスタＭ１１２のドレインに接続され、ＭＯＳトランジスタＭ１１２のソースは電源Ｖｓｓに接続されている。また、ＭＯＳトランジスタＭ１１３のドレインはｎチャネルＭＯＳトランジスタＭ１１４のドレインに接続され、ＭＯＳトランジスタＭ１１４のソースは電源Ｖｓｓに接続されている。
【００２４】
ＭＯＳトランジスタＭ１１１，Ｍ１１２のドレインはコンデンサＣ１１１の一端に接続されると共にコンパレータ１１２の第１の非反転入力端子と電流回路１１６の制御端子１２４に接続されている。コンデンサＣ１１１の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１１，Ｍ１１２のゲートはＲＳフリップフロップ１１４のＱ端子に接続されている。また、ＭＯＳトランジスタＭ１１３，Ｍ１１４のドレインはコンデンサＣ１１２の一端に接続されると共にコンパレータ１１２の第２の非反転入力端子と電流回路１１６の制御端子１２５に接続されている。コンデンサＣ１１２の他端は電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１１３，Ｍ１１４のゲートはＲＳフリップフロップ１１４のＱＢ端子に接続されている。
【００２５】
コンパレータ１１２の反転入力端子は定電圧回路１１５の一端に接続されて基準電圧Ｖｔｈを印加され、定電圧回路１１５の他端は電源Ｖｓｓに接続されている。コンパレータ１１２は電流入力端子を電流回路１１６及び１１７の一端に接続されて動作電流を供給されており、電流回路１１６，１１７の他端は電源Ｖｓｓに接続されている。電流回路１１６は制御端子１２４にコンデンサＣ１１１の電圧を供給されており、この電圧が基準電圧Ｖｔｈ近傍においてコンデンサＣ１１１の電圧に応じた動作電流をコンパレータ１１２に流す。また、電流回路１１６は制御端子１２５にコンデンサＣ１１２の電圧を供給されており、この電圧が基準電圧Ｖｔｈ近傍においてコンデンサＣ１１２の電圧に応じた動作電流をコンパレータ１１２に流す。
【００２６】
電流回路１１７はコンパレータ１１２に一定の動作電流を定常的に流す。ここで、電流回路１１７がコンパレータ１１２に流す動作電流Ｉ２はコンパレータ１１２が内部状態を維持することができる程度の小さい値である。電流回路１１６が基準電圧Ｖｔｈにおいて電流回路１１７と共にコンパレータ１１２に流す最大の動作電流Ｉ１はコンパレータ１１２が内部状態を変化させるのに必要なある程度大きな値である。
【００２７】
コンパレータ１１２は、コンデンサＣ１１１の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる第１の出力信号を生成して、第１の出力端子からフリップフロップ１１４のセット端子Ｓに供給する。また、コンパレータ１１２は、コンデンサＣ１１２の電圧が基準電圧Ｖｔｈを超えたときハイレベルとなり、基準電圧Ｖｔｈ以下のときローレベルとなる第２の出力信号を生成して、第２の出力端子からフリップフロップ１１４のリセット端子Ｒに供給する。
【００２８】
フリップフロップ１１４はセット端子Ｓにハイレベルの信号を供給されるとＱ端子出力をハイレベル、ＱＢ端子出力をローレベルとする。また、フリップフロップ１１４はリセット端子Ｒにハイレベルの信号を供給されるとＱ端子出力をローレベル、ＱＢ端子出力をハイレベルとする。フリップフロップ１１４のＱ端子出力とＱＢ端子出力の一方又は双方が発振信号として出力される。
【００２９】
また、フリップフロップ１１４のＱ端子は遅延回路１２０を介してｎチャネルＭＯＳトランジスタＭ１１５のゲートに接続され、ＭＯＳトランジスタＭ１１５のドレインはフリップフロップ１１４のセット端子Ｓに接続され、ＭＯＳトランジスタＭ１１５のソースは電源Ｖｓｓに接続されている。このため、フリップフロップ１１４のＱ端子出力がハイレベルとなったのち遅延回路１２０の遅延時間を経過すると、ＭＯＳトランジスタＭ１１５がオンしてフリップフロップ１１４のセット端子Ｓは強制的にローレベルに変更される。
【００３０】
同様に、フリップフロップ１１４のＱＢ端子は遅延回路１２１を介してｎチャネルＭＯＳトランジスタＭ１１６のゲートに接続され、ＭＯＳトランジスタＭ１１６のドレインはフリップフロップ１１４のリセット端子Ｒに接続され、ＭＯＳトランジスタＭ１１６のソースは電源Ｖｓｓに接続されている。このため、フリップフロップ１１４のＱＢ端子出力がハイレベルとなったのち遅延回路１２１の遅延時間を経過すると、ＭＯＳトランジスタＭ１１６がオンしてフリップフロップ１１４のリセット端子Ｒは強制的にローレベルに変更される。
【００３１】
このように、遅延回路１２０，１２１，ＭＯＳトランジスタＭ１１５，Ｍ１１６を設けることにより、発振周波数を大きい値に設定した場合にも、フリップフロップ１１４のセット端子Ｓとリセット端子Ｒが同時にハイレベルとなることを回避することができる。
【００３２】
図４Ａ，４Ｂに電流回路１１６，１１７の一実施形態の回路図を示す。図４Ａにおいて、端子１２６はコンパレータ１１２の電流入力端子に接続される。端子１２６にはｎチャネルＭＯＳトランジスタＭ１２４，Ｍ１２５，Ｍ１２２のドレインが接続され、ＭＯＳトランジスタＭ１２４，Ｍ１２５のソースはｎチャネルＭＯＳトランジスタＭ１２１のドレインに接続され、ＭＯＳトランジスタＭ１２１，Ｍ１２２のソースは電源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１２４のゲートは制御端子１２４を介してＭＯＳトランジスタＭ１１１，Ｍ１１２のドレインに接続され（図３参照）、ＭＯＳトランジスタＭ１２５のゲートは制御端子１２５を介してＭＯＳトランジスタＭ１１３，Ｍ１１４のドレインに接続されている（図３参照）。ＭＯＳトランジスタＭ１２１，Ｍ１２２のゲートは端子１２３からバイアス電圧Ｖｂｉａｓを供給されている。バイアス電圧Ｖｂｉａｓは、例えば、電源Ｖｄｄから降圧して生成された一定電圧である。ＭＯＳトランジスタＭ１２４は制御端子１２４からゲートに印加される電圧に応じた電流を流し、ＭＯＳトランジスタＭ１２５は制御端子１２５からゲートに印加される電圧に応じた電流を流す。
【００３３】
なお、図４Ｂでは、ＭＯＳトランジスタＭ１２４，Ｍ１２５が端子１２６とＭＯＳトランジスタＭ１２１との間に接続される代りに、ＭＯＳトランジスタＭ１２４，Ｍ１２５がＭＯＳトランジスタＭ１２１と電源Ｖｓｓとの間に接続されている。この他にも、図４Ａ，４Ｂにおいて、ＭＯＳトランジスタＭ１２１を削除した構成としても良い。
【００３４】
また、図４Ａ，４Ｂでは電流回路１１６，１１７をｎチャネルＭＯＳトランジスタで構成しているが、同様にしてｐチャネルＭＯＳトランジスタで構成しても良い。
【００３５】
ところでｎチャネルＭＯＳトランジスタＭ１２４，Ｍ１２５，Ｍ１２１，Ｍ１２２のスレッショルド電圧は例えば０．６Ｖ程度である。ＭＯＳトランジスタＭ１２４，Ｍ１２５に所望のスイッチング動作をさせるためには、基準電圧ＶｔｈをＭＯＳトランジスタＭ１２４，Ｍ１２５のスレッショルド電圧以上の例えば１．０Ｖ程度の値に設定する。また、ＭＯＳトランジスタＭ１２１，Ｍ１２２に所望のスイッチング動作をさせるためには、バイアス電圧ＶｂｉａｓをＭＯＳトランジスタＭ１２１，Ｍ１２２のスレッショルド電圧以上基準電圧Ｖｔｈ以下の例えば０．８Ｖ程度の値に設定する。また、この発振回路で生成した発振信号を連続時間系デルタ・シグマ変調器のクロックとして使用する場合には、クロックのジッタが低いことが要求される。このような場合は基準電圧Ｖｔｈを高めに設定し、ＳＮ比を高くして低ジッタ化を図る。一方、低消費電流用途に発振回路を用いる場合には基準電圧Ｖｔｈを可能な限り低く設定して消費電流を低減させる。
【００３６】
図５は、コンパレータ１１２として使用可能な差動回路の一例である差動回路１の構成図である。差動回路１は、第１の入力電圧が入力される第１の入力部として、第１の入力端子１３１から入力される第１の入力電圧がゲートに印加されるＭＯＳトランジスタＭ１３８を備え、第２の入力電圧が入力される第２の入力部として、第２の入力端子１３２から入力される第２の入力電圧がゲートに印加されるＭＯＳトランジスタＭ１４４を備える。差動回路１がコンパレータ１１２として使用される場合、第１の入力端子１３１は、コンパレータ１１２の第１の非反転入力端子に相当し、第１の入力端子１３１から入力される第１の入力電圧は、コンデンサＣ１１１の電圧ａに相当する。同様に、第２の入力端子１３２は、コンパレータ１１２の第２の非反転入力端子に相当し、第２の入力端子１３２から入力される第２の入力電圧は、コンデンサＣ１１２の電圧ｂに相当する。
【００３７】
また、差動回路１は、基準電圧が入力される基準電圧入力部として、第３の入力端子１３３から入力される基準電圧がゲートに印加されるＭＯＳトランジスタＭ１３３を備える。ＭＯＳトランジスタＭ１３３は、ＭＯＳトランジスタＭ１３８とＭ１４４のそれぞれと対になって差動対を構成し、上記の第１の入力電圧と第２の入力電圧の双方に比較される共通の基準電圧が入力される基準電圧入力部である。すなわち、ＭＯＳトランジスタＭ１３３は、ＭＯＳトランジスタＭ１３３とＭ１３８によって構成される第１の差動対と、ＭＯＳトランジスタＭ１３３とＭ１４４によって構成される第２の差動対に共通使用される基準電圧入力部である。ＭＯＳトランジスタＭ１３３，Ｍ１３８，Ｍ１４４のそれぞれのソースは互いに接続されている。差動回路１がコンパレータ１１２として使用される場合、第３の入力端子１３３は、コンパレータ１１２の反転入力端子に相当し、第３の入力端子１３３から入力される基準電圧は、定電圧回路１１５から供給される基準電圧Ｖｔｈに相当する。
【００３８】
また、差動回路１は、上記の第１の差動対及び第２の差動対を駆動する駆動源として、ＭＯＳトランジスタＭ１３５を備える。ＭＯＳトランジスタＭ１３５のドレインは、ＭＯＳトランジスタＭ１３３，Ｍ１３８，Ｍ１４４のソースに接続され、ＭＯＳトランジスタＭ１３５のソースは、電源Ｖｓｓに接続される。ＭＯＳトランジスタＭ１３５のゲートには、一定のバイアス電圧Ｖｂｉａｓが印加される。差動回路１が図３の発振回路に使用される場合、ＭＯＳトランジスタＭ１３５は、電流回路１１７のＭＯＳトランジスタＭ１２２に相当し（図４Ａ，４Ｂ参照）、ＭＯＳトランジスタＭ１３３，Ｍ１３８，Ｍ１４４のそれぞれのソースが互いに接続されたノードが、端子１２６に相当する（図４Ａ，４Ｂ参照）。
【００３９】
また、上記の第１の差動対及び第２の差動対を駆動する駆動源は、ＭＯＳトランジスタＭ１３５と共に、ＭＯＳトランジスタＭ１４０を備えていてもよい。図５には、ＭＯＳトランジスタＭ１４０，Ｍ１３９，Ｍ１４５によって構成される電流可変部１３６が示されている。差動回路１が図３の発振回路に使用される場合、ＭＯＳトランジスタＭ１４０が、ＭＯＳトランジスタＭ１２１に相当し、ＭＯＳトランジスタＭ１３９が、ＭＯＳトランジスタＭ１２４に相当し、ＭＯＳトランジスタＭ１４５が、ＭＯＳトランジスタＭ１２５に相当する。
【００４０】
また、差動回路１は、ＭＯＳトランジスタＭ１３３のドレインに流れる電流Ｉａに応じて、第１の出力電流Ｉｅ及び第２の出力電流Ｉｆを生成するカレントミラー回路を備える。このカレントミラー回路は、ＭＯＳトランジスタＭ１３２，Ｍ１３７，Ｍ１４３から構成される。ＭＯＳトランジスタＭ１３２，Ｍ１３７，Ｍ１４３のソースは、電源Ｖｄｄに接続される。ＭＯＳトランジスタＭ１３２，Ｍ１３７，Ｍ１４３のドレインは、それぞれ、ＭＯＳトランジスタＭ１３３，Ｍ１３８，Ｍ１４４のドレインに接続される。電流Ｉａは、ＭＯＳトランジスタＭ１３３のドレインに流れる電流であり、第１の出力電流Ｉｅは、トランジスタＭ１３７のドレインから流れる電流であり、第２の出力電流Ｉｆは、トランジスタＭ１４３のドレインから流れる電流である。
【００４１】
電流Ｉａの電流値は、ＭＯＳトランジスタＭ１３８のゲートに入力される電圧とＭＯＳトランジスタＭ１３３のゲートに入力される電圧との第１の電圧差及びＭＯＳトランジスタＭ１４４のゲートに入力される電圧とＭＯＳトランジスタＭ１３３のゲートに入力される電圧との第２の電圧差の少なくとも一方の電圧差に応じて変化する。電流Ｉａは、第１の電圧差が無くても第２の電圧差があれば、第２の電圧差に応じた電流値になり、第２の電圧差が無くても第１の電圧差があれば、第１の電圧差に応じた電流値になり、第１の電圧差と第２の電圧差が共にあれば、第１の電圧差及び第２の電圧差の双方の電圧差に応じた電流値になる。
【００４２】
また、差動回路１は、第１の電圧差に応じてＭＯＳトランジスタＭ１３８のドレインに流れる電流Ｉｂと、第１の出力電流Ｉｅとに応じて、第１の電圧差に応じた第１の出力信号を出力する第１の出力部として、第１の出力電圧を出力する第１の出力端子１３４を備える。第１の出力端子１３４は、ＭＯＳトランジスタＭ１３８のドレインとＭＯＳトランジスタＭ１３７のドレインとが接続されたノードに接続されている。
【００４３】
また、差動回路１は、第２の電圧差に応じてＭＯＳトランジスタＭ１４４のドレインに流れる電流Ｉｃと、第２の出力電流Ｉｆとに応じて、第２の電圧差に応じた第２の出力信号を出力する第２の出力部として、第２の出力電圧を出力する第２の出力端子１３５を備える。第２の出力端子１３５は、ＭＯＳトランジスタＭ１４４のドレインとＭＯＳトランジスタＭ１４３のドレインとが接続されたノードに接続されている。
【００４４】
差動回路１がコンパレータ１１２として使用される場合、第１の出力端子１３４は、コンパレータ１１２の第１の出力端子に相当し、第２の出力端子１３５は、コンパレータ１１２の第２の出力端子に相当する。
【００４５】
したがって、図５の差動回路１の構成によれば、図１のコンパレータ１０２の反転入力端子部とコンパレータ１０３の反転入力端子部を、一つの回路共有部１３７にまとめることができる。このように、２入力１出力の２つのコンパレータを、３入力２出力の一つのコンパレータにまとめることができるので、使用素子削減による小面積化を容易に実現できる。
【００４６】
図６は、コンパレータ１１２として使用可能な差動回路の一例である差動回路２の構成図である。図５の差動回路１と同様の構成については、その説明を省略又は簡略する。差動回路２は、図５の差動回路１と同様に、第１の入力部として、ＭＯＳトランジスタＭ１３８を備え、第２の入力部として、ＭＯＳトランジスタＭ１４４を備え、２つの差動対が共有する基準電圧入力部として、ＭＯＳトランジスタＭ１３３を備え、２つの差動対の駆動源として、ＭＯＳトランジスタＭ１３５を備える。
【００４７】
差動回路２は、ＭＯＳトランジスタＭ１３３のドレインに流れる電流Ｉａに応じて、第１の出力電流Ｉｅ及び第２の出力電流Ｉｆを生成するカレントミラー回路を備える。このカレントミラー回路は、ＭＯＳトランジスタＭ１３２，Ｍ１３１から構成される第１のカレントミラー回路と、ＭＯＳトランジスタＭ１３４，Ｍ１４１，Ｍ１４６から構成される第２のカレントミラー回路とを備える。第１のカレントミラー回路は、電流Ｉａに応じた電流Ｉｄを所定の電流比で生成し、第２のカレントミラー回路は、電流Ｉｄに応じた第１の出力電流Ｉｅ及び第２の出力電流Ｉｆを所定の電流比で生成する。それらの所定の電流比は１：１でもよい。電流Ｉｄは、ＭＯＳトランジスタＭ１３１のドレインから流れる電流であり、第１の出力電流Ｉｅは、ＭＯＳトランジスタＭ１４１のドレインに流れる電流であり、第２の出力電流Ｉｆは、ＭＯＳトランジスタＭ１４６のドレインに流れる電流である。
【００４８】
ＭＯＳトランジスタＭ１３２，Ｍ１３１のソースは、電源Ｖｄｄに接続される。ＭＯＳトランジスタＭ１３２のドレインは、ＭＯＳトランジスタＭ１３３のドレインに接続される。第１のカレントミラー回路の出力部であるＭＯＳトランジスタＭ１３１のドレインは、第２のカレントミラー回路の入力部であるＭＯＳトランジスタＭ１３４のドレインに接続される。ＭＯＳトランジスタＭ１３４，Ｍ１４１，Ｍ１４６のソースは、電源Ｖｓｓに接続される。
【００４９】
また、差動回路２は、第１の出力部として、ＭＯＳトランジスタＭ１３６，Ｍ１３７から構成される第３のカレントミラー回路と、第１の出力端子１３４とを備える。第３のカレントミラー回路は、電流Ｉｂに応じて流れる電流Ｉｇを生成する。電流Ｉｇは、ＭＯＳトランジスタＭ１３７のドレインから流れ、電流Ｉｂに応じて所定の電流比で流れる電流である。その所定の電流比は１：１でもよい。第１の出力端子１３４は、ＭＯＳトランジスタＭ１３７のドレインとＭＯＳトランジスタＭ１４１のドレインとが接続されたノードに接続されている。
【００５０】
また、差動回路２は、第２の出力部として、ＭＯＳトランジスタＭ１４２，Ｍ１４３から構成される第４のカレントミラー回路と、第２の出力端子１３５とを備える。第４のカレントミラー回路は、電流Ｉｃに応じて流れる電流Ｉｈを生成する。電流Ｉｈは、ＭＯＳトランジスタＭ１４３のドレインから流れ、電流Ｉｃに応じて所定の電流比で流れる電流である。その所定の電流比は１：１でもよい。第２の出力端子１３５は、ＭＯＳトランジスタＭ１４３のドレインとＭＯＳトランジスタＭ１４６のドレインとが接続されたノードに接続されている。
【００５１】
したがって、図６の差動回路２の構成によれば、図１のコンパレータ１０２の反転入力端子部とコンパレータ１０３の反転入力端子部を、一つの回路共有部１３８にまとめることができる。このように、２入力１出力の２つのコンパレータを、３入力２出力の一つのコンパレータにまとめることができるので、使用素子削減による小面積化を容易に実現できる。また、差動回路２は、差動対の片方の回路を構成するＭＯＳトランジスタＭ１３８，Ｍ１４４が出力段に構成されていないため、出力端子１３４，１３５から出力される電圧の振幅を（Ｖｓｓ−Ｖｄｄ）にすることができ、その振幅を差動回路１に比べて大きくできる。
【００５２】
＜図３の発振回路の動作＞
フリップフロップ１１４のＱ端子出力がローレベルのときＭＯＳトランジスタＭ１１１がオン、ＭＯＳトランジスタＭ１１２がオフでコンデンサＣ１１１は充電され（図７（Ａ））、同時にＱＢ端子出力がハイレベルでＭＯＳトランジスタＭ１１３がオフ、ＭＯＳトランジスタＭ１１４がオンでコンデンサＣ１１２は放電される（図７（Ｃ））。そして、コンデンサＣ１１１の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１１２の第１の出力端子の出力はハイレベルとなり（図７（Ｂ））、フリップフロップ１１４がセットされてＱ端子出力がハイレベル、ＱＢ端子出力がローレベルとなる。
【００５３】
このときＭＯＳトランジスタＭ１１１がオフ、ＭＯＳトランジスタＭ１１２がオンでコンデンサＣ１１１は放電され、同時にＱＢ端子出力がローレベルでＭＯＳトランジスタＭ１１３がオン、ＭＯＳトランジスタＭ１１４がオフでコンデンサＣ１１２は充電される。そして、コンデンサＣ１１２の電圧が基準電圧Ｖｔｈを超えるとコンパレータ１１２の第２の出力端子の出力はハイレベルとなり（図７（Ｄ））、フリップフロップ１１４がリセットされてＱ端子の出力がローレベル、ＱＢ端子出力がハイレベルとなる。
【００５４】
ここで、図７（Ｅ），図７（Ｆ），図７（Ｇ）にコンパレータ１１２の動作電流を示す。電流回路１１７は定常的に値Ｉ２の電流を流し、電流回路１１６はコンデンサＣ１１１の電圧ａ又はコンデンサＣ１１２の電圧ｂが基準電圧Ｖｔｈ近傍であるとき、電流Ｉ２に加算されて最大値Ｉ１となる鋸歯状の電流を流す。具体的には、電流回路１１６は、コンデンサＣ１１１の電圧ａがＭＯＳトランジスタＭ１２４のスレッショルド電圧以上のとき、又は、コンデンサＣ１１２の電圧ｂがＭＯＳトランジスタＭ１２５のスレッショルド電圧以上のときに、電流を流す。コンパレータ１１２は出力値がローレベル／ハイレベルで切り替るときに大きな電流Ｉ１を要するが、切り替りがないときは小さな電流Ｉ２を流しておけば内部状態を維持することができる。
【００５５】
なお、従来は、図１のコンパレータ２，３のそれぞれに定常的に値Ｉ１の電流を流しており、上記実施形態では図７（Ｅ），図７（Ｆ）に斜線で示す部分の電流を削減することができる。電流の削減量は電流Ｉ２の値と電流Ｉ１を流す期間によって上下するものの、従来の１／２未満に削減することが可能である。また、回路共有部１３７又は１３８のように構成素子をまとめることによりバイアス電流を削減できるので、コンパレータ１１２の全動作期間における消費電流を従来に比べて削減できる（図７（Ｇ）参照）。これにより、コンパレータ１１２に流れる総電流は図７（Ｇ）に示すようになり、斜線で示す部分の電流を従来に比して大幅に削減することが可能となる。
【００５６】
＜本発明の差動回路の第２の実施例である差動演算増幅回路の構成図＞
図８は、本発明の差動回路を演算増幅器Ａ１，Ａ２として使用する差動演算増幅回路１００の構成図である。差動演算増幅回路１００は、差動入力−差動出力型のフォールデッド型演算増幅回路であって、ＣＭＯＳプロセスを含む半導体集積回路に集積されている。
【００５７】
差動演算増幅回路１００は、
差動入力回路と、複数のカスコード回路と、前記複数のカスコード回路の出力インピーダンスを増強する演算増幅器とを有し、
前記演算増幅器が、
前記複数のカスコード回路それぞれのフィードバック電圧が入力される複数の入力部と前記フィードバック電圧それぞれに共通のリファレンス電圧が入力される基準電圧入力部とによって構成される差動対と、
前記複数のカスコード回路の制御電圧を出力するシングルエンド出力部が前記複数のカスコード回路毎に設けられ、前記差動対が前記リファレンス電圧を前記フィードバック電圧毎に比較した結果を前記複数のカスコード回路それぞれの制御電圧として出力する出力回路とを備える、ことを特徴とするものである。
【００５８】
ここで、前記第２の入力部が、前記シングルエンド出力部間で共通して使用されると好適である。
【００５９】
以下、具体的に説明する。
【００６０】
差動演算増幅回路１００は、Ｐチャネル型の差動入力回路１４と、差動入力回路１４に接続された差動出力回路１６とを備える。
【００６１】
差動入力回路１４は、トランジスタＭ１とＭ２によって構成されたバイアス電流源と、一対のトランジスタＭ３とＭ４によって構成された差動入力対とを備えている。バイアス電流源は、正極側電源電圧ＶＤＤが入力される端子に接続され、トランジスタＭ３とＭ４によって構成された差動入力対にバイアス電流を供給する。トランジスタＭ１のゲートは、バイアス電圧ＶＢ０が入力される端子３２に接続され、トランジスタＭ２のゲートは、バイアス電圧ＶＢ１が入力される端子３４に接続される。一方、トランジスタＭ３とＭ４によって構成された差動入力対は、差動演算増幅回路１００の差動入力端子２２，２４に接続される。トランジスタＭ３のゲートは、正入力電圧ＶＩＮＰが入力される差動入力端子２４に接続され、トランジスタＭ４のゲートは、負入力電圧ＶＩＮＮが入力される差動入力端子２２に接続される。トランジスタＭ３のドレインは、演算増幅器Ａ２の第１の反転入力端子に接続され、トランジスタＭ４のドレインは、演算増幅器Ａ２の第２の反転入力端子に接続される。トランジスタＭ３とＭ４のソースは、互いに接続され、トランジスタＭ１とＭ２によって構成されたバイアス電流源に接続される。
【００６２】
差動出力回路１６は、正極側電源電圧ＶＤＤが入力される端子と差動演算増幅回路１００の一対の差動出力端子２６，２８との間に接続されたＰチャネル型のＰＭＯＳカスコード電流源２０と、負極側電源電圧ＶＳＳが入力される端子と差動演算増幅回路１００の一対の差動出力端子２６，２８との間に接続されたＮチャネル型のＮＭＯＳカスコード電流源１８とを備える。ＰＭＯＳカスコード電流源２０とＮＭＯＳカスコード電流源１８は、それぞれ、カスコード接続された複数のカスコード素子からそれぞれ構成される複数のカスコード回路を備える。ＰＭＯＳカスコード電流源２０は、トランジスタＭ５とＭ８によって構成された第１のカスコード回路（Ｍ５，Ｍ８）と、トランジスタＭ６とＭ７によって構成された第２のカスコード回路（Ｍ６，Ｍ７）とを備える。ＮＭＯＳカスコード電流源１８は、トランジスタＭ１０とＭ１１によって構成された第３のカスコード回路（Ｍ１０，Ｍ１１）と、トランジスタＭ９とＭ１２によって構成された第４のカスコード回路（Ｍ９，Ｍ１２）とを備える。
【００６３】
第１のカスコード回路（Ｍ５，Ｍ８）は、正極側電源電圧ＶＤＤが入力される端子と差動演算増幅回路１００の差動出力端子２６との間に接続される。第１のカスコード回路（Ｍ５，Ｍ８）は、図示の構成の場合、バイアス電流源（Ｍ１，Ｍ２）のミラー回路である。すなわち、トランジスタＭ５は、ゲートがトランジスタＭ１のゲートに接続され、ソースが正極側電源電圧ＶＤＤに接続され、ドレインがトランジスタＭ８のソースに接続される。図示の構成に限らず、トランジスタＭ１とトランジスタＭ５との間のバイアスは分離されていてもよい。トランジスタＭ８のゲートが、第１のカスコード回路（Ｍ５，Ｍ８）の制御ノード３８に相当し、トランジスタＭ５とＭ８との接続点が、第１のカスコード回路（Ｍ５，Ｍ８）のフィードバックノード３６に相当する。制御ノード３８は、ＰＭＯＳカスコード電流源２０内の演算増幅器Ａ１の第１の正側出力端子に接続され、フィードバックノード３６は、演算増幅器Ａ１の第１の反転入力端子に接続される。
【００６４】
第２のカスコード回路（Ｍ６，Ｍ７）は、正極側電源電圧ＶＤＤが入力される端子と差動演算増幅回路１００の差動出力端子２８との間に接続される。第２のカスコード回路（Ｍ６，Ｍ７）は、図示の構成の場合、バイアス電流源（Ｍ１，Ｍ２）のミラー回路である。すなわち、トランジスタＭ６は、ゲートがトランジスタＭ１のゲートに接続され、ソースが正極側電源電圧ＶＤＤに接続され、ドレインがトランジスタＭ７のソースに接続される。図示の構成に限らず、トランジスタＭ１とトランジスタＭ６との間のバイアスは分離されていてもよい。トランジスタＭ７のゲートが、第２のカスコード回路（Ｍ６，Ｍ７）の制御ノード４２に相当し、トランジスタＭ６とＭ７との接続点が、第２のカスコード回路（Ｍ６，Ｍ７）のフィードバックノード４０に相当する。制御ノード４２は、ＰＭＯＳカスコード電流源２０内の演算増幅器Ａ１の第２の正側出力端子に接続され、フィードバックノード４０は、演算増幅器Ａ１の第２の反転入力端子に接続される。
【００６５】
また、リファレンス電圧ＶＢ２が、端子５６を介して、演算増幅器Ａ１の非反転入力端子に供給される。リファレンス電圧ＶＢ２は、フィードバックノード３６と４０の両方の電圧と比較されるバイアス電圧である。
【００６６】
第３のカスコード回路（Ｍ１０，Ｍ１１）は、負極側電源電圧ＶＳＳが入力される端子と差動演算増幅回路１００の差動出力端子２６との間に接続される。トランジスタＭ１１のドレインは、トランジスタＭ３のドレイン及びトランジスタＭ１０のソースに接続されていて、トランジスタＭ１１のゲート−ソース間には、バイアス電流源（Ｍ１，Ｍ２）からの定電流が差動入力対（Ｍ３，Ｍ４）により半分に分割された電流と第１のカスコード回路（Ｍ５，Ｍ８）から供給される定電流とを合わせた電流を流すためのバイアス電圧ＶＢ３が供給される。トランジスタＭ１０のゲートが、第３のカスコード回路（Ｍ１０，Ｍ１１）の制御ノード５０に相当し、トランジスタＭ１０とＭ１１との接続点が、第３のカスコード回路（Ｍ１０，Ｍ１１）のフィードバックノード４８に相当する。制御ノード５０は、ＮＭＯＳカスコード電流源１８内の演算増幅器Ａ２の第１の正側出力端子に接続され、フィードバックノード４８は、演算増幅器Ａ２の第１の反転入力端子に接続される。
【００６７】
第４のカスコード回路（Ｍ９，Ｍ１２）は、負極側電源電圧ＶＳＳが入力される端子と差動演算増幅回路１００の差動出力端子２８との間に接続される。トランジスタＭ１２のドレインは、トランジスタＭ４のドレイン及びトランジスタＭ９のソースに接続されていて、トランジスタＭ１２のゲート−ソース間には、バイアス電流源（Ｍ１，Ｍ２）からの定電流が差動入力対（Ｍ３，Ｍ４）により半分に分割された電流と第２のカスコード回路（Ｍ６，Ｍ７）から供給される定電流とを合わせた電流を流すためのバイアス電圧ＶＢ３が供給される。トランジスタＭ９のゲートが、第４のカスコード回路（Ｍ９，Ｍ１２）の制御ノード５４に相当し、トランジスタＭ９とＭ１２との接続点が、第４のカスコード回路（Ｍ９，Ｍ１２）のフィードバックノード５２に相当する。制御ノード５４は、ＮＭＯＳカスコード電流源１８内の演算増幅器Ａ２の第２の正側出力端子に接続され、フィードバックノード５２は、演算増幅器Ａ２の第２の反転入力端子に接続される。
【００６８】
また、リファレンス電圧ＶＢ５が、端子５８を介して、演算増幅器Ａ２の非反転入力端子に入力される。リファレンス電圧ＶＢ５は、フィードバックノード４８と５２の両方の電圧と比較されるバイアス電圧である。
【００６９】
なお、差動演算増幅回路は、図８に示した形態に限らない。図９は、本発明の差動回路を演算増幅器Ａ１，Ａ２として使用する差動演算増幅回路２００の構成図である。差動演算増幅回路２００は、差動入力−シングルエンド出力型のフォールデッド型演算増幅回路であって、ＣＭＯＳプロセスを含む半導体集積回路に集積されている。図９の構成において、図８の構成と同様の構成については、その説明を省略する。
【００７０】
図９において、トランジスタＭ８とＭ１０との接続点をトランジスタＭ５のゲートに接続することによって、カレントミラー回路が構成されるため、トランジスタＭ１のゲートは、トランジスタＭ５及びＭ６のゲートと非接続にされている。
【００７１】
図１０は、図８，９に示された演算増幅器Ａ１として使用可能な差動回路の一例の構成図である。図８，９と図１０との対応関係を説明すると、第１のカスコード回路（Ｍ５，Ｍ８）からフィードバックノード３６を介して演算増幅器Ａ１の第１の反転入力端子に供給されるフィードバック電圧が、トランジスタＭ７２のゲートに入力される第１のフィードバック入力電圧ＶＩＮＮ１に相当する。第２のカスコード回路（Ｍ６，Ｍ７）からフィードバックノード４０を介して演算増幅器Ａ１の第２の反転入力端子に供給されるフィードバック電圧が、トランジスタＭ７３のゲートに入力される第２のフィードバック入力電圧ＶＩＮＮ２に相当する。演算増幅器Ａ１の非反転入力端子に供給されるリファレンス電圧ＶＢ２が、トランジスタＭ７１のゲートに入力されるリファレンス入力電圧ＶＩＮＰに相当する。演算増幅器Ａ１の第１の正側出力端子から第１のカスコード回路（Ｍ５，Ｍ８）の制御ノード３８に供給される制御電圧が、トランジスタＭ３２とＭ６２との接続点から出力される第１の制御出力電圧ＶＯＵＴ１に相当する。演算増幅器Ａ１の第２の正側出力端子から第２のカスコード回路（Ｍ６，Ｍ７）の制御ノード４２に供給される制御電圧が、トランジスタＭ３３とＭ６３との接続点から出力される第２の制御出力電圧ＶＯＵＴ２に相当する。
【００７２】
図１０に示される演算増幅器Ａ１は、フィードバック入力電圧ＶＩＮＮ１が入力される第１の入力部と、フィードバック入力電圧ＶＩＮＮ２が入力される第２の入力部と、リファレンス入力電圧ＶＩＮＰが入力される基準電圧入力部とによって構成されるＮチャネル型のＮＭＯＳ差動対を有する。第１の入力部は、トランジスタＭ７２によって構成され、第２の入力部は、トランジスタＭ７３によって構成される。基準電圧入力部は、トランジスタＭ７１とトランジスタＭ２１，Ｍ３１，Ｍ６１，Ｍ４１によって構成される。このＮＭＯＳ差動対は、トランジスタＭ５０とＭ５１によってカスコード型に構成されたバイアス電流源に接続される。
【００７３】
また、演算増幅器Ａ１は、第１のカスコード回路（Ｍ５，Ｍ８）に流れる電流を制御する第１の制御出力電圧ＶＯＵＴ１を出力する第１のシングルエンド出力部と、第２のカスコード回路（Ｍ６，Ｍ７）に流れる電流を制御する第２の制御出力電圧ＶＯＵＴ２を出力する第２のシングルエンド出力部とを備えている。
【００７４】
第１のシングルエンド出力部は、トランジスタＭ２２，Ｍ３２，Ｍ６２，Ｍ４２から構成される。第１のシングルエンド出力部から出力される第１の制御出力電圧ＶＯＵＴ１は、リファレンス入力電圧ＶＩＮＰと第１のフィードバック入力電圧ＶＩＮＮ１との差電圧を、トランジスタＭ６１，Ｍ６２，Ｍ４１，Ｍ４２によって構成される第１の低電圧カスコード型ＮＭＯＳカレントミラーによって増幅した電圧である。第１の低電圧カスコード型ＮＭＯＳカレントミラーは、トランジスタＭ２１，Ｍ２２，Ｍ３１，Ｍ３２によって構成される第１のＰＭＯＳバイアス電流源に接続される。
【００７５】
第２のシングルエンド出力部は、トランジスタＭ２３，Ｍ３３，Ｍ６３，Ｍ４３から構成される。第２のシングルエンド出力部から出力される第２の制御出力電圧ＶＯＵＴ２は、リファレンス入力電圧ＶＩＮＰと第２のフィードバック入力電圧ＶＩＮＮ２との差電圧を、トランジスタＭ６１，Ｍ６３，Ｍ４１，Ｍ４３によって構成される第２の低電圧カスコード型ＮＭＯＳカレントミラーによって増幅した電圧である。第２の低電圧カスコード型ＮＭＯＳカレントミラーは、トランジスタＭ２１，Ｍ２３，Ｍ３１，Ｍ３３によって構成される第２のＰＭＯＳバイアス電流源に接続される。
【００７６】
第１の低電圧カスコード型ＮＭＯＳカレントミラーは、基準電圧入力部のトランジスタＭ７１のドレインに流れる電流Ｉｉに応じて変化する電流Ｉｎに応じて、第１の出力電流Ｉｏを生成する。第２の低電圧カスコード型ＮＭＯＳカレントミラーは、基準電圧入力部のトランジスタＭ７１のドレインに流れる電流Ｉｉに応じて変化する電流Ｉｎに応じて、第２の出力電流Ｉｐを生成する。
【００７７】
電流Ｉｉの電流値は、トランジスタＭ７２のゲートに入力される電圧とトランジスタＭ７１のゲートに入力される電圧との第１の電圧差及びトランジスタＭ７３のゲートに入力される電圧とトランジスタＭ７１のゲートに入力される電圧との第２の電圧差の少なくとも一方の電圧差に応じて変化する。電流Ｉｉは、第１の電圧差が無くても第２の電圧差があれば、第２の電圧差に応じた電流値になり、第２の電圧差が無くても第１の電圧差があれば、第１の電圧差に応じた電流値になり、第１の電圧差と第２の電圧差が共にあれば、第１の電圧差及び第２の電圧差の双方の電圧差に応じた電流値になる。
【００７８】
電流Ｉｎは、基準電圧入力部のトランジスタＭ３１のドレインから流れる電流である。第１の出力電流Ｉｏは、電流Ｉｎと電流値が等しく、トランジスタＭ６２のドレインに流れる電流である。第２の出力電流Ｉｐは、電流Ｉｎと電流値が等しく、トランジスタＭ６３のドレインに流れる電流である。
【００７９】
また、演算増幅器Ａ１は、トランジスタＭ７２のドレインに流れる電流Ｉｊに応じて電流値が変化する電流Ｉｓと、第１の出力電流Ｉｏとに応じて、第１の制御出力電圧ＶＯＵＴ１を出力する。電流Ｉｊの電流値は、トランジスタＭ７２のゲートに入力される電圧とトランジスタＭ７１のゲートに入力される電圧との第１の電圧差に応じて変化する。電流Ｉｓは、トランジスタＭ３２のドレインから流れる電流である。
【００８０】
また、演算増幅器Ａ１は、トランジスタＭ７３のドレインに流れる電流Ｉｋに応じて電流値が変化する電流Ｉｔと、第２の出力電流Ｉｐとに応じて、第２の制御出力電圧ＶＯＵＴ２を出力する。電流Ｉｋの電流値は、トランジスタＭ７３のゲートに入力される電圧とトランジスタＭ７１のゲートに入力される電圧との第２の電圧差に応じて変化する。電流Ｉｔは、トランジスタＭ３３のドレインから流れる電流である。
【００８１】
したがって、演算増幅器Ａ１として使用される図１０の差動回路の構成によれば、従来の２つの演算増幅器それぞれの基準電圧入力端子部を、一つの回路共有部１３９にまとめることができる。このように、２入力１出力の２つの演算増幅器を、３入力２出力の一つの演算増幅器にまとめることができるので、使用素子削減による小面積化を容易に実現できる。
【００８２】
図１１は、図８，９に示された演算増幅器Ａ２として使用可能な差動回路の一例の構成図である。図１１の構成は、図１０の構成を反転させたものであるため、その詳細な説明を省略する。すなわち、図１０の演算増幅器Ａ１の差動対は、その差動対に接続されるカスコード回路がＰチャネル型であるため、Ｎチャネル型であるが、図１１の演算増幅器Ａ２の差動対は、その差動対に接続されるカスコード回路がＮチャネル型であるため、Ｐチャネル型である。シングルエンド出力部についても、同様である。
【００８３】
また、演算増幅器Ａ２として使用される図１１の差動回路の構成でも、図１０の差動回路の構成と同様に、従来の２つの演算増幅器それぞれの基準電圧入力端子部を、一つの回路共有部１４０にまとめることができるので、使用素子削減による小面積化を容易に実現できる。
【００８４】
図１２は、各図に示されるトランジスタＭ＊及び演算増幅器Ａ１，Ａ２に印加される一定のバイアス電圧ＶＢ＊を生成するバイアス回路の一例である。バイアス回路の構成は、本例に限らない。図１２のバイアス回路は、バイアス電流を生成する前段カレントミラー部と、各バイアス電圧ＶＢ＊を生成する後段カレントミラー部とを備える。図示のように構成することによって、ＶＢ５＜ＶＢ３（ＶＢ８）＜ＶＢ４（ＶＢ９）及びＶＢ１（ＶＢ７）＜ＶＢ０（ＶＢ６）＜ＶＢ２の大小関係を有する複数のバイアス電圧ＶＢ＊を生成することができる。
【００８５】
したがって、このように生成された各バイアス電圧ＶＢ＊を各部に印加すると、図８，９の演算増幅器Ａ１の負フィードバックによって、フィードバックノード３６と４０の両電圧が共通のリファレンス電圧ＶＢ２に略等しくなるように調整される。その結果、第１のカスコード回路（Ｍ５，Ｍ８）及び第２のカスコード回路（Ｍ６，Ｍ７）の出力インピーダンスを、演算増幅器Ａ１のゲインによって、増強することができる。演算増幅器Ａ２についても同様である。
【００８６】
また、演算増幅器Ａ１，Ａ２は、図１０，１１に示されるように、差動出力型ではなく、差動入力−シングルエンド出力型の演算増幅器の構成になっているため、従来技術では必要であったコモンモードフィードバック回路が不要となる。つまり、演算増幅器Ａ１の場合であれば、リファレンス電圧ＶＢ２とフィードバックノード３６，４０の電圧が同じ電圧になるようにフィードバック制御されるので、演算増幅器Ａ１の出力側に新たな回路を設けなくても、入力側のリファレンス電圧ＶＢ２を調整するだけで、制御ノード３８を安定した電圧に維持することができる。演算増幅器Ａ２の場合についても同様である。
【００８７】
また、演算増幅器Ａ１，Ａ２は、リファレンス入力電圧ＶＩＮＰが入力される基準電圧入力部（Ｍ７１，Ｍ２１，Ｍ３１，Ｍ６１，Ｍ４１）が、第１のシングルエンド出力部と第２のシングルエンド出力部との間で共通で使用される一つの回路にまとめられているので、リファレンス入力電圧ＶＩＮＰが入力される入力部がシングルエンド出力部毎に複数存在する構成に比べて、回路面積や消費電流を抑えることができる。
【００８８】
また、演算増幅回路を低電圧動作させるとき、動作電圧マージンが小さくなるため、カスコード回路の出力インピーダンスを増強する差動出力型の演算増幅器で使用されるコモンモードフィードバック回路には、トランジスタＭ５，Ｍ６，Ｍ１１，Ｍ１２のドレイン‐ソース間電圧を潰してカスコード回路の出力インピーダンスが低くならないように、比較的精度の良いコモンモードフィードバック制御が要求される。これに対し、シングルエンド出力の演算増幅器Ａ１，Ａ２の場合、オフセット誤差程度の精度でフィードバックノード３６，４０，４８，５２の電位が定まるため、低電圧動作時の動作電圧マージンを余分に確保する必要が無いため、より低い電源電圧で演算増幅回路を動作させることができる。
【００８９】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００９０】
例えば、図１１において、トランジスタＭ２１のゲートとトランジスタＭ３１のドレインとの間を非接続にしてトランジスタＭ２１，Ｍ２２，Ｍ２３のゲートにバイアス電圧ＶＢ６を印加するとともに、トランジスタＭ４１のゲートとトランジスタＭ６１（Ｍ３１）のドレインとの間を接続してバイアス電圧ＶＢ９を非印加にする構成としてもよい。
【００９１】
また、演算増幅器の構成は図１０，１１に示されるように３入力２出力に限らず、Ｎ＋１入力Ｎ出力としてもよい（Ｎは２以上の整数）。図１３は、５入力４出力の演算増幅器Ａ１−１として使用可能な差動回路の一例の構成図である。図１０の演算増幅器Ａ１の構成を拡張した演算増幅器Ａ１−１は、４つのフィードバック入力電圧ＶＩＮＮ１〜ＶＩＮＮ４と１つのリファレンス入力電圧ＶＩＮＰに応じて流れる電流Ｉｉ〜Ｉｖに基づいて、４つの制御出力電圧ＶＯＵＴ１〜ＶＯＵＴ４を出力する。すなわち、出力インピーダンスを増大させたいカスコード回路の数が３つ以上ある場合、従来技術では対応困難であるが、本発明では、フィードバック電圧が入力される第１の入力部の数及びシングルエンド出力部の数が、カスコード回路の数に等しくなるように増減できるので、容易に対応できる。
【００９２】
また、図１３において、トランジスタＭ４１のゲートとトランジスタＭ６１のドレインとの間を非接続にしてトランジスタＭ４１〜Ｍ４５のゲートにバイアス電圧ＶＢ９を印加するとともに、トランジスタＭ２１のゲートとトランジスタＭ３１（Ｍ６１）のドレインとの間を接続してバイアス電圧ＶＢ６を非印加にする構成としてもよい。
【００９３】
また、差動対がＮチャネル型の場合、Ｎチャネル型ＭＯＳトランジスタのカスコード素子の一部又は全部を削除してもよく、差動対がＰチャネル型の場合、Ｐチャネル型ＭＯＳトランジスタのカスコード素子の一部又は全部を削除してもよい。例えば、図１３において、バイアス電圧ＶＢ１０がトランジスタＭ５０及びＭ６１〜６５に印加されているが、トランジスタＭ５０のみに印加しＭ６１〜６５を削除してもよいし、トランジスタＭ５０を削除してトランジスタＭ６１〜６５のみに印加してもよい。また、トランジスタＭ５０及びＭ６１〜６５を削除してもよい。
【００９４】
また、ゲインブーストしたい演算増幅回路が複数ある場合、それらの複数の演算増幅回路間で本発明に係る演算増幅器を共通使用してもよい。図１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、２つの演算増幅回路１００−１，１００−２に本発明に係る演算増幅器Ａ１−１，Ａ２−１を共通使用した構成図である。紙面の都合上、一つの回路構成が、図１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの４つの図面に分けられている。例えば、演算増幅器Ａ１−１の内部構成は図１３の構成に相当し、演算増幅器Ａ２−１の内部構成は図１３の構成を反転した構成に相当する。すなわち、図１０と図１１の上述の反転関係と同様に、演算増幅器Ａ２−１の差動対は、図１３の演算増幅器Ａ１−１の差動対をＰチャネル型に変更した構成に相当する。
【００９５】
また、ゲインブーストしたいカスコード回路が複数ある場合、それらの複数のカスコード回路間で本発明に係る演算増幅器を共通使用してもよい。図１５Ａ，１５Ｂは、４つのカスコード電流源に図１３の構成を反転した演算増幅器Ａ２−１を使用した構成図である。紙面の都合上、一つの回路構成が、図１５Ａ，１５Ｂの２つの図面に分けられている。
【００９６】
また、ゲインブースト以外の用途として、本発明に係る差動回路によれば、同じリファレンス電圧基準で動作している複数の演算増幅回路を一つにまとめることができる。例えば、図１６Ａの２つの演算増幅回路２０１を、抵抗負荷の場合には出力バッファを追加した一つの演算増幅回路にまとめることができ（図１６Ｂ参照）、容量負荷を有するフィルタ回路の場合には出力バッファが無い一つの演算増幅回路にまとめることができる（図１６Ｃ参照）。また、例えば、図１６Ｄの２つのＲＣ型の積分器２０２を、一つの演算増幅回路にまとめることができる（図１６Ｅ参照）。
【００９７】
また、演算増幅回路は、フォールデッドカスコード型に限定する必要はない。本発明に係る差動回路を、図１７に例示されるテレスコピックカスコード型に適用してもよいし、差動対とカレントミラーで構成された図１８に例示の演算増幅回路に適用してもよい。
【００９８】
本国際出願は、２０１０年９月１５日に出願した日本国特許出願第２０１０−２０７２３５号に基づく優先権を主張するものであり、日本国特許出願第２０１０−２０７２３５号の全内容を本国際出願に援用する。
【符号の説明】
【００９９】
１，２  差動回路
１４  差動入力回路
１６  差動出力回路
１８  ＮＭＯＳカスコード電流源
２０  ＰＭＯＳカスコード電流源
２２，２４  差動入力端子
２６，２８  差動出力端子
３６，４０，４８，５２  フィードバックノード
３８，４２，５０，５４ 制御ノード
８０  電流源
１００，２００  差動演算増幅回路
１１２  コンパレータ
１１４  ＲＳフリップフロップ
１１５  定電圧回路
１１６，１１７  電流回路
１２０，１２１  遅延回路
１２４，１２５  制御端子
１３１，１３２，１３３  入力端子
１３４，１３５  出力端子
１３６  電流可変部
１３７，１３８，１３９，１４０  回路共有部
２０１  一対の演算増幅回路
２０２  一対のＲＣ型の積分器
Ａ１，Ａ２  演算増幅器（ブーストアンプ）
Ｃ＊  コンデンサ（キャパシタ）
Ｍ＊  ＭＯＳＦＥＴ
ＶＢ＊  バイアス電圧
＊は数字
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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【図１８】
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【国際調査報告】
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