(57)【要約】  本発明は、安定した耐圧が得られる高耐圧の半導体装置およびその製造方法を提供することを目的とする。第１導電型のＳｉＣエピタキシャル層（１２）の厚み方向一方側の表面近傍部のうち、第２導電型ＳｉＣ領域（１３）よりもＳｉＣ基板（１１）の外周端側の部分に、第２導電型のＪＴＥ領域（１５）を形成する。少なくとも、ＪＴＥ領域（１５）同士が接合している部分の厚み方向一方側の表面近傍部に、ＳｉＣエピタキシャル層（１２）よりも第１導電型の不純物の濃度が高い第１導電型ＳｉＣ領域（１６）を形成する。
2012137659.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する炭化珪素基板（１１）と、
前記炭化珪素基板（１１）の厚み方向一方側の表面上に設けられ、第１の導電型を有する炭化珪素層（１２）と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部の一部分に形成され、第２の導電型を有する第２導電型領域（１３）と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部のうち、前記第２導電型領域（１３）よりも前記炭化珪素基板（１１）の外周端側の部分に形成され、第２の導電型を有する複数の接合終端領域（１５，２５）とを備え、
前記複数の接合終端領域（１５，２５）は、少なくとも前記炭化珪素層（１２）の厚み方向一方側の表面で互いに隣接または離間して形成され、
少なくとも、前記接合終端領域（１５）同士が接合している部分または離間する前記接合終端領域（１５，２５）同士の間の部分の厚み方向一方側の表面近傍部には、第１の導電型を有し、前記炭化珪素層（１２）よりも第１の導電型の不純物の濃度が高い第１導電型領域（１６，２６，３１，３２）が形成されていることを特徴とする半導体装置。
【請求項２】
前記複数の接合終端領域（２５）は、前記炭化珪素層（１２）の厚み方向一方側の表面では互いに離間し、前記表面よりも前記炭化珪素層（１２）の厚み方向他方側では連結して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
各前記接合終端領域（１５，２５）は、第２の導電型の不純物の濃度が、前記第２導電型領域（１３）と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
各前記接合終端領域（１５，２５）は、前記第２の導電型の不純物の濃度が、前記第２導電型領域（１３）よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の接合終端領域（１５，２５）は、前記第２の導電型の不純物の濃度が、前記炭化珪素基板（１１）の外周端側に向かうにつれて減少するように配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
各前記接合終端領域（１５，２５）における前記第２の導電型の不純物濃度は、厚み方向一方側の表面よりも厚み方向他方側で最大値となることを特徴とする請求項１に記載の半導体装置。
【請求項７】
各前記接合終端領域（１５，２５）は、厚み方向一方側の表面における前記第２の導電型の不純物の濃度が、前記最大値の１０分の１以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１の導電型を有する炭化珪素基板（１１）の厚み方向一方側の表面上に、第１の導電型を有する炭化珪素層（１２）を形成する炭化珪素層形成工程と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部の一部分に、第２の導電型を有する第２導電型領域（１３）を形成する第２導電型領域形成工程と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部のうち、前記第２導電型領域（１３）よりも前記炭化珪素基板（１１）の外周端側の部分に、イオン注入処理を施すことによって、第２の導電型を有する複数の接合終端領域（１５，２５）を少なくとも前記炭化珪素層（１２）の厚み方向一方側の表面で互いに隣接または離間するように形成する終端領域形成工程と、
少なくとも、前記接合終端領域（１５）同士が接合している部分または離間する前記接合終端領域（１５，２５）同士の間の部分の厚み方向一方側の表面近傍部に、イオン注入処理を施すことによって、第１の導電型を有し、前記炭化珪素層（１２）よりも第１の導電型の不純物の濃度が高い第１導電型領域（１６，２６，３１，３２）を形成する第１導電型領域形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記終端領域形成工程では、
前記複数の接合終端領域（２５）を、前記炭化珪素層（１２）の厚み方向一方側の表面では互いに離間し、前記表面よりも前記炭化珪素層（１２）の厚み方向他方側では連結されるように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記終端領域形成工程では、前記イオン注入処理におけるイオン注入量を調整することによって、前記複数の接合終端領域（１５，２５）における第２の導電型の不純物の濃度が、前記炭化珪素基板（１１）の外周端側に向かうにつれて減少するように、前記複数の接合終端領域（１５，２５）を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記終端領域形成工程では、前記イオン注入処理におけるイオン注入量を調整することによって、各前記接合終端領域（１５，２５）における第２の導電型の不純物の濃度が、前記炭化珪素層（１２）の厚み方向一方側の表面よりも前記炭化珪素層（１２）の厚み方向他方側で最大値となるように、各前記接合終端領域（１５，２５）を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、炭化珪素（ＳｉＣ）基体内にＪＴＥ（Junction Termination Extension）領域が形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置としては、炭化珪素（ＳｉＣ）基体を用いた、ショットキーダイオード、ｐｎダイオードおよびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などがある。これらのパワー半導体装置では、ＳｉＣ基体内のｐｎ接合部に電界が集中することを防止するために、様々な終端構造が導入されている。終端構造の一つに、ＪＴＥ（Junction Termination Extension）構造がある（たとえば、非特許文献１参照）。【０００３】
ＪＴＥ構造は、イオン注入によって容易に形成できるという特徴を有している。またＪＴＥ構造は、絶縁破壊時にＪＴＥ領域が完全に空乏化するようにＪＴＥ領域のキャリア濃度を設計すればよいので、設計が容易であるという特徴も有している。【０００４】
ＪＴＥ構造の半導体装置（以下「デバイス」という場合がある）では、ＪＴＥ領域の表面の電界強度を下げるために、以下の技術が提案されている。たとえば特許文献１では、ＪＴＥ領域に濃度勾配をつける技術が提案されている。また特許文献２では、ｐｎ接合とＪＴＥ領域とを第３の層によって被覆する技術が提案されている。これらの技術によって、高耐圧の半導体装置の実現を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０００−５１６７６７号公報
【特許文献２】特表２００２−５０７３２５号公報
【非特許文献】
【０００６】
【非特許文献１】Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ，「ＦＵＮＤＡＭＥＮＴＡＬＳ  ＯＦ  ＰＯＷＥＲ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ」，ｐ１４９−ｐ１５５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１および特許文献２に開示されるような高耐圧の半導体装置では、ｐｎ接合に比較的高い逆電圧を印加したときに、ＪＴＥ領域間またはＪＴＥ領域とエピタキシャル層との接合部に電界強度のピークが発生する。基体表面に達する電界強度のピーク値が高いと、基体外部で沿面放電が発生し、半導体装置の耐圧が著しく低下するという問題がある。さらに、半導体装置の耐圧仕様が高耐圧化するに従って電界強度のピーク値が高くなるという問題がある。【０００８】
電界強度のピーク値を抑制するＪＴＥ構造としては、特許文献１に開示されているように、ＪＴＥ領域に濃度勾配がつけられている構造、および特許文献２に開示されているように、ｐｎ接合およびＪＴＥ領域が第３の層によって被覆されている構造がある。【０００９】
しかし、特許文献１および特許文献２に開示されるＪＴＥ構造では、複数のＪＴＥ領域が、必ずしも、レトログレード分布を有しているわけではない。「レトログレード分布」とは、基体の奥側、すなわちＪＴＥ領域の厚み方向一方側の表面よりも内部側に不純物濃度のピークを持つ分布をいう。【００１０】
具体的に述べると、特許文献１および特許文献２に開示されるＪＴＥ構造では、不純物濃度が比較的高い高不純物領域がＪＴＥ領域の表面まで形成されている。したがって、ＪＴＥ領域の表面またはデバイスの表面に到達する電界強度のピーク値を十分に低減することができないという問題がある。【００１１】
また、特許文献２に開示されるＪＴＥ構造では、ｐｎ接合およびＪＴＥ領域を被覆する第３の層が、必ずしも、ドリフト層よりも高い不純物濃度を有しているわけではない。したがって、デバイスに比較的高い逆電圧を印加したときに、第３の層が完全に空乏化して電界を保持するので、デバイスの表面に到達する電界強度のピーク値を十分に低減することができないという問題がある。【００１２】
本発明の目的は、安定した耐圧が得られる高耐圧の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１の導電型を有する炭化珪素基板と、前記炭化珪素基板の厚み方向一方側の表面上に設けられ、第１の導電型を有する炭化珪素層と、前記炭化珪素層の厚み方向一方側の表面近傍部の一部分に形成され、第２の導電型を有する第２導電型領域と、前記炭化珪素層の厚み方向一方側の表面近傍部のうち、前記第２導電型領域よりも前記炭化珪素基板の外周端側の部分に形成され、第２の導電型を有する複数の接合終端領域とを備え、前記複数の接合終端領域は、少なくとも前記炭化珪素層の厚み方向一方側の表面で互いに隣接または離間して形成され、少なくとも、前記接合終端領域同士が接合している部分または離間する前記接合終端領域同士の間の部分の厚み方向一方側の表面近傍部には、第１の導電型を有し、前記炭化珪素層よりも第１の導電型の不純物の濃度が高い第１導電型領域が形成されていることを特徴とする。【００１４】
また本発明の半導体装置の製造方法は、第１の導電型を有する炭化珪素基板の厚み方向一方側の表面上に、第１の導電型を有する炭化珪素層を形成する炭化珪素層形成工程と、前記炭化珪素層の厚み方向一方側の表面近傍部の一部分に、第２の導電型を有する第２導電型領域を形成する第２導電型領域形成工程と、前記炭化珪素層の厚み方向一方側の表面近傍部のうち、前記第２導電型領域よりも前記炭化珪素基板の外周端側の部分に、イオン注入処理を施すことによって、第２の導電型を有する複数の接合終端領域を少なくとも前記炭化珪素層の厚み方向一方側の表面で互いに隣接または離間するように形成する終端領域形成工程と、少なくとも、前記接合終端領域同士が接合している部分または離間する前記接合終端領域同士の間の部分の厚み方向一方側の表面近傍部に、イオン注入処理を施すことによって、第１の導電型を有し、前記炭化珪素層よりも第１の導電型の不純物の濃度が高い第１導電型領域を形成する第１導電型領域形成工程とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、ｐｎ接合に比較的高い逆電圧を印加した場合、第１導電型領域が電界シールドとなる。また、第１導電型領域によって、接合終端領域の厚み方向一方側の表面における空乏化を抑制することができるので、接合終端領域内で電界強度が最も高くなる部分を、接合終端領域の厚み方向一方側の表面よりも厚み方向他方側に位置させることができる。これによって、接合終端領域の厚み方向一方側の表面、または接合終端領域を含む炭化珪素層の厚み方向一方側の表面に到達する電界強度のピーク値を低減することが可能となるので、炭化珪素層と炭化珪素基板とで構成される基体の外部での沿面放電を抑制することができる。したがって、半導体装置の耐圧の低下を防ぐことができるので、安定した耐圧が得られる高耐圧の半導体装置を実現することができる。【００１６】
また本発明の半導体装置の製造方法によれば、前述のように安定した耐圧が得られる高耐圧の前記本発明の半導体装置を提供することができる。【００１７】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態である半導体装置１の構成を示す断面図である。
【図２】２種類のＪＴＥ構造における基体表面Ｓ０に達する電界強度と、第２導電型ＳｉＣ領域１３からの距離との関係を示すグラフである。
【図３】比較ＪＴＥ構造Ｂのシミュレーション結果を示す図である。
【図４】本件ＪＴＥ構造Ａのシミュレーション結果を示す図である。
【図５】比較ＪＴＥ構造Ｄの不純物プロファイルを示す図である。
【図６】本件ＪＴＥ構造Ｃの不純物プロファイルを示す図である。
【図７】２種類のＪＴＥ構造Ｃ，Ｄにおける基体表面Ｓ０に達する電界強度と、基体の横方向距離との関係を示すグラフである。
【図８】第２導電型ＳｉＣ領域１３の形成が終了した段階の状態を示す断面図である。
【図９】オーミックコンタクト領域１４の形成が終了した段階の状態を示す断面図である。
【図１０】ＪＴＥ領域１５の形成が終了した段階の状態を示す断面図である。
【図１１】第１導電型ＳｉＣ領域１６の形成が終了した段階の状態を示す断面図である。
【図１２】保護膜１７の形成が終了した段階の状態を示す断面図である。
【図１３】開口部１８の形成が終了した段階の状態を示す断面図である。
【図１４】第１導電型ＳｉＣ領域の他の例を示す断面図である。
【図１５】第１導電型ＳｉＣ領域の他の例を示す断面図である。
【図１６】第１導電型ＳｉＣ領域の他の例を示す断面図である。
【図１７】本発明の第２の実施の形態である半導体装置２の構成を示す断面図である。
【図１８】ＪＴＥ領域１５の形成が終了した段階の状態を示す断面図である。
【図１９】第１導電型ＳｉＣ領域１６の形成が終了した段階の状態を示す断面図である。
【図２０】保護膜１７の形成が終了した段階の状態を示す断面図である。
【図２１】開口部１８の形成が終了した段階の状態を示す断面図である。
【図２２】第１導電型ＳｉＣ領域の他の例を示す断面図である。
【図２３】第１導電型ＳｉＣ領域の他の例を示す断面図である。
【発明を実施するための形態】
【００１９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態である半導体装置１の構成を示す断面図である。本実施の形態の半導体装置１は、ｐｎダイオードである。半導体装置１は、炭化珪素（ＳｉＣ）基板１１、ＳｉＣエピタキシャル層１２、第２導電型ＳｉＣ領域１３、オーミックコンタクト領域１４、接合終端延長（Junction Termination Extension；略称：ＪＴＥ）領域１５、第１導電型ＳｉＣ領域１６、保護膜１７、アノード電極１９およびカソード電極２０を備えて構成される。
【００２０】
ＳｉＣエピタキシャル層１２は、炭化珪素層に相当する。第２導電型ＳｉＣ領域１３は、第２導電型領域に相当する。ＪＴＥ領域１５は、接合終端領域に相当する。第１導電型ＳｉＣ領域１６は、第１導電型領域に相当する。
【００２１】
以下の説明では、ＳｉＣ基板１１と、ＳｉＣ基板１１上に設けられた半導体層であるＳｉＣ層、本実施の形態ではＳｉＣエピタキシャル層１２とを合わせて、「ＳｉＣ基体」または単に「基体」という場合がある。この場合、基体は、板状であり、ＳｉＣエピタキシャル層１２内に形成された各領域、すなわち第２導電型ＳｉＣ領域１３、オーミックコンタクト領域１４、ＪＴＥ領域１５および第１導電型ＳｉＣ領域１６を含む。
【００２２】
図１では、基体の外周端（以下「最外エッジ」という場合がある）およびその付近のみを図示し、それよりも内側の部分については図示を省略している。図１において、紙面に向かって右側が基体の外周端側に対応しており、紙面に向かって左側が基体の外周端よりも内側に対応している。本実施の形態では、「基体の外周端」は、「ＳｉＣ基板１１の外周端」に相当し、「基体の外周端よりも内側」は、「ＳｉＣ基板１１の外周端よりも内側」に相当する。
【００２３】
ＳｉＣエピタキシャル層１２は、ＳｉＣ基板１１の厚み方向一方側の表面上に設けられている。ＳｉＣ基板１１およびＳｉＣエピタキシャル層１２は、第１の導電型を有している。
【００２４】
ＪＴＥ領域１５は、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部に形成されている。「表面近傍部」は、表面とその近傍の部分とを含む。半導体装置１は、複数のＪＴＥ領域１５を備える。図１では、３つのＪＴＥ領域１５を図示しているが、４つ以上のＪＴＥ領域１５が設けられてもよい。複数のＪＴＥ領域１５は、半導体装置１の最外エッジに向かって、ＳｉＣ基板１１の厚み方向に垂直な方向（以下「横方向」という場合がある）に並んで設けられる。図１では、横方向は、紙面に向かって左右方向である。
【００２５】
本実施の形態では、複数のＪＴＥ領域１５は、横方向に隣接して設けられている。ここで、「隣接して設けられる」とは、間隔をあけずに接して設けられることをいう。したがって、各ＪＴＥ領域１５は、横方向において隣接する他のＪＴＥ領域１５と接合している。
【００２６】
第２導電型ＳｉＣ領域１３は、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、横方向においてＪＴＥ領域１５よりも基体の内側の領域に形成されている。第２導電型ＳｉＣ領域１３は、複数のＪＴＥ領域１５のうち、横方向において最も基体の内側に設けられるＪＴＥ領域１５に接して設けられる。第２導電型ＳｉＣ領域１３は、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、厚み方向中央部にわたって形成されている。第２導電型ＳｉＣ領域１３は、第２の導電型を有している。
【００２７】
オーミックコンタクト領域１４は、第２導電型ＳｉＣ領域１３の厚み方向一方側の表面近傍部の一部分に、ＪＴＥ領域１５から離隔して形成されている。オーミックコンタクト領域１４は、第２導電型ＳｉＣ領域１３よりも浅く形成される。たとえば、オーミックコンタクト領域１４は、第２導電型ＳｉＣ領域１３の厚み方向一方側の表面から、第２導電型ＳｉＣ領域１３の深さの５分の２（２／５）程度の深さまで形成される。オーミックコンタクト領域１４は、第２の導電型を有している。オーミックコンタクト領域１４の不純物濃度は、第２導電型ＳｉＣ領域１３の不純物濃度よりも高い。
【００２８】
複数のＪＴＥ領域１５のうち、横方向において最も基体の内部側に設けられるＪＴＥ領域（以下「内部側ＪＴＥ領域」という場合がある）１５は、横方向において、第２導電型ＳｉＣ領域１３に隣接して設けられている。具体的には、内部側ＪＴＥ領域１５は、基体の厚み方向一方側から見て、第２導電型ＳｉＣ領域１３に隣接し、かつ第２導電型ＳｉＣ領域１３を囲繞するように設けられている。他のＪＴＥ領域１５は、基体の厚み方向一方側から見て、内部側ＪＴＥ領域１５に隣接し、かつ内部側ＪＴＥ領域１５を囲繞するように設けられている。
【００２９】
本実施の形態では、ＳｉＣ基板１１は、厚み方向一方側から見た平面形状が矩形状である。第２導電型ＳｉＣ領域１３は、ＳｉＣ基板１１の外周端に沿って、厚み方向一方側から見た平面形状が環状、具体的には略矩形の環状に形成される。各ＪＴＥ領域１５は、第２導電型ＳｉＣ領域１３に沿って、厚み方向一方側から見た平面形状が環状、具体的には略矩形の環状に形成される。
【００３０】
各ＪＴＥ領域１５は、第２の導電型を有している。各ＪＴＥ領域１５の不純物濃度は、第２導電型ＳｉＣ領域１３の不純物濃度よりも低い。各ＪＴＥ領域１５の不純物濃度は、横方向において第２導電型ＳｉＣ領域１３からＳｉＣエピタキシャル層１２に向かうにつれて、換言すれば、横方向において基体の内部側から最外エッジ側に向かうにつれて、階段状に減少する濃度分布を有する。本実施の形態とは異なるが、各ＪＴＥ領域１５の不純物濃度は、横方向の全体にわたって、均一な濃度分布を有していてもよい。
【００３１】
複数のＪＴＥ領域１５は、第２の導電型の不純物（以下「第２導電型不純物」という場合がある）の面密度が高い順に、基体の内部側から最外エッジ側に並べて配置される。換言すれば、複数のＪＴＥ領域１５は、基体の内部側から最外エッジ側に向かうにつれて、第２導電型不純物の面密度が減少するように配置される。面密度は、不純物領域の厚さにわたる体積不純物密度の積分に等しい。体積不純物濃度が不純物領域の厚さにわたり一定の場合には、面密度は、体積不純物濃度と不純物領域の厚さとの積に等しい。
【００３２】
第１導電型ＳｉＣ領域１６は、ＪＴＥ領域１５の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５同士が接合している部分（以下「接合部」という場合がある）に設けられている。換言すれば、第１導電型ＳｉＣ領域１６は、横方向に隣接する２つのＪＴＥ領域１５に跨って設けられている。第１導電型ＳｉＣ領域１６は、複数のＪＴＥ領域１５の各接合部に設けられている。すなわち半導体装置１は、複数の第１導電型ＳｉＣ領域１６を備える。複数の第１導電型ＳｉＣ領域１６は、横方向に、予め定める間隔をあけて、並んで設けられている。
【００３３】
各第１導電型ＳｉＣ領域１６は、ＪＴＥ領域１５よりも浅く形成される。たとえば、各第１導電型ＳｉＣ領域１６は、ＪＴＥ領域１５の厚み方向一方側の表面から、ＪＴＥ領域１５の厚さの３分の１（１／３）程度の深さまで形成される。各第１導電型ＳｉＣ領域１６は、第１の導電型を有する。
【００３４】
保護膜１７は、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面上に設けられている。保護膜１７は、オーミックコンタクト領域１４が形成されている領域に対応する位置に開口部１８を有する。開口部１８には、基体の厚み方向一方に開放される開口が形成される。オーミックコンタクト領域１４は、開口部１８に形成される開口を通して、厚み方向一方側に露出している。
【００３５】
アノード電極１９は、保護膜１７の開口部１８の開口内に設けられている。アノード電極１９は、オーミックコンタクト領域１４に接して設けられている。アノード電極１９は、オーミックコンタクト領域１４を介して、第２導電型ＳｉＣ領域１３と電気的に接続している。
【００３６】
カソード電極２０は、ＳｉＣ基板１１の厚み方向他方側の表面上に設けられている。カソード電極２０は、図１に示すように、アノード電極１９と対向して設けられている。
【００３７】
本実施の形態では、第１の導電型をｎ型とし、第２の導電型をｐ型とする。したがってＳｉＣ基板１１、ＳｉＣエピタキシャル層１２および第１導電型ＳｉＣ領域１６は、ｎ型の導電性を有し、第２導電型ＳｉＣ領域１３、オーミックコンタクト領域１４およびＪＴＥ領域１５は、ｐ型の導電性を有する。
【００３８】
以上のように本実施の形態の半導体装置１では、ＪＴＥ領域１５同士の接合部分のうち、厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在するとともに、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで存在する。
【００３９】
これによって、ｐｎ接合に比較的高い逆電圧を印加したときに、ＪＴＥ領域１５同士の接合部分に電界が集中して、電界強度のピークが発生した場合でも、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面まで達する電界強度のピーク値を低減することができる。したがって、安定した耐圧が得られる高耐圧の半導体装置１を実現することができる。
【００４０】
このような本実施の形態の半導体装置１の効果は、以下に示すシミュレーション結果によって確認されている。シミュレーションについて、以下に詳細に説明する。本願発明者が検討したシミュレーションでは、耐圧３３００Ｖの半導体装置、具体的にはｐｎダイオードを製造する場合を想定して、各要素を以下の値に設定している。
【００４１】
ＳｉＣエピタキシャル層１２の不純物濃度を３×１０１５／ｃｍ３とし、厚み方向における寸法（以下「厚さ」という）を３０μｍとする。また、第２導電型ＳｉＣ領域１３の不純物濃度を３×１０１８／ｃｍ３とし、厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さを０．８μｍ以下とする。またＪＴＥ領域として、３つのＪＴＥ領域１５を形成し、最外エッジに向かって注入面密度をそれぞれ１．２×１０１３／ｃｍ２、７．８×１０１２／ｃｍ２、３．９×１０１２／ｃｍ２とする。「注入面密度」とは、イオン注入時における不純物の面密度である。また各ＪＴＥ領域１５の厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さを０．８μｍ以下とする。
【００４２】
ここで、比較のために、２種類のＪＴＥ構造を形成したとする。１種類目のＪＴＥ構造は、ＪＴＥ領域１５の深さ方向にわたって、不純物濃度が一定となるような注入プロファイルで、ＪＴＥ領域１５を形成したものである。
【００４３】
２種類目のＪＴＥ構造は、ＪＴＥ領域１５の厚み方向一方側の表面近傍部の不純物濃度が、イオン注入時の不純物濃度のピークである注入ピークよりも少なくなるような注入プロファイルで、ＪＴＥ領域１５を形成したものである。すなわち、２種類目のＪＴＥ構造では、各ＪＴＥ領域１５における第２導電型不純物の濃度は、各ＪＴＥ領域１５の厚み方向一方側の表面よりも厚み方向他方側で最大値となっている。また２種類目のＪＴＥ構造では、ＪＴＥ領域１５間の接合部の表面近傍部に第１導電型ＳｉＣ領域１６が形成されている。つまり、２種類目のＪＴＥ構造は、本実施の形態の半導体装置１におけるＪＴＥ構造である。
【００４４】
２種類目のＪＴＥ構造における第１導電型ＳｉＣ領域１６の不純物濃度を１×１０１７／ｃｍ３とし、厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さを０．１μｍとする。以下の説明では、２種類目のＪＴＥ構造を「本件ＪＴＥ構造Ａ」といい、１種類目のＪＴＥ構造を「比較ＪＴＥ構造Ｂ」という場合がある。また、これらを合わせて、「ＪＴＥ構造Ａ，Ｂ」という場合がある。これら２種類のＪＴＥ構造Ａ，Ｂにおいて、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面を、「基体表面Ｓ０」という場合がある。これら２種類のＪＴＥ構造Ａ，Ｂが形成された半導体装置１であるｐｎダイオードに、３３００Ｖの比較的高い逆電圧を印加したとする。
【００４５】
図２は、２種類のＪＴＥ構造における基体表面Ｓ０に達する電界強度と、第２導電型ＳｉＣ領域１３からの距離との関係を示すグラフである。図３および図４は、電界分布のシミュレーション結果を示す図である。図３は、比較ＪＴＥ構造Ｂのシミュレーション結果を示す図であり、図４は、本件ＪＴＥ構造Ａのシミュレーション結果を示す図である。図２において、横軸は、第２導電型ＳｉＣ領域１３からの距離を示し、縦軸は電界強度を示す。図３および図４において、横軸は、第２導電型ＳｉＣ領域１３からの距離Ｘ［μｍ］を示し、縦軸は、基体表面Ｓ０からの距離Ｙ［μｍ］を示す。図２〜図４の横軸の方向は、基体の横方向、すなわち図１の紙面に向かって左右方向に相当する。
【００４６】
図２では、２種類のＪＴＥ構造Ａ，Ｂについて、基体表面Ｓ０に達する電界を、第２導電型ＳｉＣ領域１３からの距離の関数として示している。図３および図４では、２種類のＪＴＥ構造Ａ，Ｂにおいて、最も高電界となるＪＴＥ領域１５間の接合部の電界分布を示している。
【００４７】
図３に示すシミュレーション結果から、ＪＴＥ領域１５の深さ方向にわたって、不純物濃度が一定となるような注入プロファイルでＪＴＥ領域１５を形成した比較ＪＴＥ構造Ｂの場合には、ＪＴＥ領域１５間の接合部において基体表面Ｓ０に達する電界強度のピーク値は、１．０７ＭＶ／ｃｍとなることが判った。
【００４８】
また図４に示すシミュレーション結果から、ＪＴＥ領域１５の厚み方向一方側の表面側の不純物濃度が注入ピークよりも少なくなるような注入プロファイルでＪＴＥ領域１５を形成し、ＪＴＥ領域１５間の接合部の表面近傍部に第１導電型ＳｉＣ領域１６を形成した本件ＪＴＥ構造Ａの場合には、ＪＴＥ領域１５間の接合部において基体表面Ｓ０に達する電界強度のピーク値は、０．９６ＭＶ／ｃｍとなることが判った。以上の結果から、以下の効果が得られることが判る。
【００４９】
本件ＪＴＥ構造Ａでは、前述のようにＪＴＥ領域１５の厚み方向一方側の表面側の不純物濃度が注入ピークよりも少なくなるような注入プロファイルでＪＴＥ領域１５を形成し、ＪＴＥ領域１５同士の接合部分のうち、厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６を形成している。
【００５０】
これによって、ｐｎ接合に比較的高い逆電圧を印加した場合、基体の奥側、具体的には、ＪＴＥ領域１５のうち、厚み方向一方側の表面よりも内部側の不純物濃度が比較的高い領域（以下「高不純物領域」という場合がある）のみに電界が集中する。これに加えて、第１導電型ＳｉＣ領域１６が電界シールドとなり、基体表面Ｓ０に到達する電界強度のピーク値を低減することが可能となる。したがって、基体外部での沿面放電が抑制されるので、半導体装置の耐圧の低下を防ぐことができ、安定した耐圧が得られる高耐圧の半導体装置１を実現することができる。
【００５１】
各ＪＴＥ領域１５の厚み方向一方側の表面における第２導電型不純物の濃度は、厚み方向における最大値の１０分の１（１／１０）以下であることが好ましい。各ＪＴＥ領域１５の厚み方向一方側の表面における第２導電型不純物の濃度を、厚み方向における最大値の１０分の１（１／１０）以下にすることによって、前記第２導電型不純物の濃度が、厚み方向における最大値の１０分の１よりも大きい場合に比べて、基体表面に到達する電界強度のピーク値をさらに低減することができる。これによって、基体外部での沿面放電を一層抑制することができるので、半導体装置１の耐圧の低下をより確実に防ぐことができる。したがって、さらに安定した耐圧が得られる高耐圧の半導体装置を実現することができる。
【００５２】
前述のように、本願発明者は、２種類のＪＴＥ構造Ａ，Ｂについて、シミュレーションによる比較を行った。比較ＪＴＥ構造Ｂは、ＪＴＥ領域１５の深さ方向にわたって、不純物濃度が一定となるような注入プロファイルで、ＪＴＥ領域１５を形成した構造である。本件ＪＴＥ構造Ａは、ＪＴＥ領域１５の厚み方向一方側の表面近傍部の不純物濃度が、イオン注入時の不純物濃度のピークである注入ピークよりも少なくなるような注入プロファイルで、ＪＴＥ領域１５を形成し、ＪＴＥ領域１５間の接合部の表面近傍部に第１導電型ＳｉＣ領域１６を形成した構造である。
【００５３】
本願発明者は、シミュレーションによる検討を更に行った。その結果、ＪＴＥ領域１５間の接合部の表面近傍部に形成する第１導電型ＳｉＣ領域１６の不純物濃度を、ドリフト層であるＳｉＣエピタキシャル層１２の不純物濃度よりも意図的に高くすることによって、基体表面に到達する電界強度のピーク値を飛躍的に低減できることを見出した。
【００５４】
この効果は、以下に示すシミュレーション結果によって確認されている。シミュレーションについて、以下に詳細に説明する。本願発明者が検討したシミュレーションでは、耐圧３３００Ｖの半導体装置、具体的にはｐｎダイオードを製造する場合を想定して、各要素を以下の値に設定している。
【００５５】
第１導電型不純物であるｎ型不純物を窒素（Ｎ）とする。第２導電型不純物であるｐ型不純物をアルミニウム（Ａｌ）とする。ＳｉＣエピタキシャル層１２の不純物濃度を３×１０１５／ｃｍ３とし、厚さを３０μｍとする。また、第２導電型ＳｉＣ領域１３の不純物濃度を３×１０１８／ｃｍ３とし、厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さを１．５μｍ程度とする。
【００５６】
またＪＴＥ領域１５として、３つのＪＴＥ領域１５を基体の横方向に並べて形成する。３つのＪＴＥ領域１５を、基体の内部側から最外エッジに向かって順に、第１ＪＴＥ領域１５、第２ＪＴＥ領域１５、第３ＪＴＥ領域１５として、各ＪＴＥ領域１５の形成条件を以下のようにする。第１ＪＴＥ領域１５は、注入エネルギーを５００ｋｅＶとし、注入ドーズ量を１．５×１０１３／ｃｍ２とする。第２ＪＴＥ領域１５は、注入エネルギーを５００ｋｅＶとし、注入ドーズ量を１．０×１０１３／ｃｍ２とする。第３ＪＴＥ領域１５は、注入エネルギーを５００ｋｅＶとし、注入ドーズ量を５．０×１０１２／ｃｍ２とする。
【００５７】
ここで、比較のために、２種類のＪＴＥ構造を形成したとする。１種類目のＪＴＥ構造は、ＪＴＥ領域１５間の接合部の表面近傍部に第１導電型ＳｉＣ領域１６を形成した構造（以下「本件ＪＴＥ構造Ｃ」という場合がある）である。２種類目のＪＴＥ構造は、ＪＴＥ領域１５間の接合部の表面近傍部に第１導電型ＳｉＣ領域１６を形成しない構造（以下「比較ＪＴＥ構造Ｄ」という場合がある）である。
【００５８】
本件ＪＴＥ構造Ｃでは、第１導電型ＳｉＣ領域１６の形成条件として、注入エネルギーを７５ｋｅＶとし、注入ドーズ量を１．０×１０１２／ｃｍ２とする。またシミュレーションの簡単化のために、第１導電型ＳｉＣ領域１６が、後述する図１５に示すように、複数のＪＴＥ領域１５で構成される終端領域の厚み方向一方側の表面近傍部の全体にわたって形成されているものとする。このような第１導電型ＳｉＣ領域を、図１５では、参照符号「３１」で示している。
【００５９】
以下では、本件ＪＴＥ構造Ｃと比較ＪＴＥ構造Ｄとを合わせて、「ＪＴＥ構造Ｃ，Ｄ」という場合がある。図５および図６は、ＪＴＥ構造Ｃ，Ｄにおける基体の厚み方向の不純物プロファイルを示す図である。図５は、比較ＪＴＥ構造Ｄの不純物プロファイルを示す図であり、図６は、本件ＪＴＥ構造Ｃの不純物プロファイルを示す図である。図５および図６において、横軸は、基体表面Ｓ０からの深さ（以下、単に「深さ」という場合がある）［μｍ］を示し、縦軸は、不純物濃度［ｃｍ−３］を示す。
【００６０】
図５および図６では、ＳｉＣエピタキシャル層１２の第１導電型不純物の濃度を参照符号「５０」で示し、３つのＪＴＥ領域１５のうち、基体の最も内部側に形成される第１ＪＴＥ領域１５の第２導電型不純物の濃度を参照符号「５１」で示す。また図６では、第１導電型領域１６の第１導電型不純物の濃度を参照符号「５２」で示す。
【００６１】
本シミュレーションでは、ＪＴＥ構造Ｃ，Ｄの各ＪＴＥ領域１５を、前述のように、単一の注入エネルギーでイオン注入処理を施して形成することとしている。したがって、第１ＪＴＥ領域１５の不純物濃度のピークは、図５，６に示すように、基体表面Ｓ０よりも深い位置に形成される。具体的には、第１ＪＴＥ領域１５の不純物濃度のピークは、基体表面Ｓ０からの深さが０．８μｍ程度の位置にある。
【００６２】
図５に示すように、比較ＪＴＥ構造Ｄでは、深さ０．３μｍ程度まではＳｉＣエピタキシャル層１２のｎ型不純物である窒素（Ｎ）の濃度が、ＪＴＥ領域１５を形成するために注入されたｐ型不純物であるアルミニウム（Ａｌ）の濃度よりも高くなっている。したがって、ドリフト層であるＳｉＣエピタキシャル層１２の不純物濃度と同等、またはＳｉＣエピタキシャル層１２の不純物濃度よりも低い不純物濃度の第１導電型ＳｉＣ領域が、ＪＴＥ領域１５よりも基体表面Ｓ０側に、深さ約０．３μｍにわたって形成されていることになる。
【００６３】
これに対し、本件ＪＴＥ構造Ｃでは、図６に示すように、ドリフト層であるＳｉＣエピタキシャル層１２よりも明らかに不純物濃度の高い第１導電型ＳｉＣ領域１６が、ＪＴＥ領域１５よりも基体表面Ｓ０側に、深さ約０．３μｍにわたって形成されている。
【００６４】
これら２種類のＪＴＥ構造Ｃ，Ｄが形成されたｐｎダイオードに、３３００Ｖの比較的高い逆電圧を印加した場合を考える。図７は、２種類のＪＴＥ構造Ｃ，Ｄにおける基体表面Ｓ０に達する電界強度と、基体の横方向位置との関係を示すグラフである。図７において、横軸は、基体の横方向位置［μｍ］を示し、縦軸は電界強度［ＭＶ／ｃｍ］を示す。基体の横方向位置とは、基体の横方向における位置である。図７の横軸の方向は、図１の紙面に向かって左右方向に相当する。
【００６５】
図７では、比較ＪＴＥ構造Ｄの結果を参照符号「６０」で示し、本件ＪＴＥ構造Ｃの結果を参照符号「６１」で示す。また図７では、第２導電型ＳｉＣ領域１３の端部、すなわちＪＴＥ領域１５と接する部分を、矢符「６２」で示す。
【００６６】
図７に示すように、基体表面Ｓ０に達する電界強度の最大値は、比較ＪＴＥ構造Ｄでは１．４４ＭＶ／ｃｍであるのに対し、本件ＪＴＥ構造Ｃでは、１．０２ＭＶ／ｃｍとなり、約３０％低減されることが判った。すなわち、比較ＪＴＥ構造Ｄから本件ＪＴＥ構造Ｃにしたことで得られる、基体表面Ｓ０に達する電界強度の最大値の低減量ΔＥは、約３０％であった。以上の結果から、以下の効果が得られることが判る。
【００６７】
本件ＪＴＥ構造Ｃでは、前述のように、ＪＴＥ領域１５よりも基体表面Ｓ０側、少なくともＪＴＥ領域１５同士の接合部分の表面近傍部に、ドリフト層であるＳｉＣエピタキシャル層１２よりも不純物濃度の高い第１導電型ＳｉＣ領域１６が形成されている。
【００６８】
この第１導電型ＳｉＣ領域１６によって、ＪＴＥ領域１５の厚み方向一方側の表面における空乏化が抑制されるので、ＪＴＥ領域１５内で電界強度が最も高くなる部分を、ＪＴＥ領域１５の奥側、具体的にはＪＴＥ領域１５の厚み方向一方側の表面よりも厚み方向他方側に位置させることができる。これによって、基体表面Ｓ０に到達する電界強度のピーク値を低減することが可能となるので、基体外部での沿面放電を抑制することができる。したがって、半導体装置１の耐圧の低下を防ぐことができるので、安定した耐圧が得られる高耐圧の半導体装置１を実現することができる。
【００６９】
この第１導電型ＳｉＣ領域１６による効果は、図１に示すように第１導電型ＳｉＣ領域１６がＪＴＥ領域１５同士の接合部分の表面近傍部のみに位置する構造であっても同様に得られる。また、後述する図１７に示すように、第１導電型ＳｉＣ領域１６がＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分の表面近傍部のみに位置する構造であっても同様に得られる。
【００７０】
すなわち、第１導電型ＳｉＣ領域１６による効果は、ＪＴＥ領域１５よりも基体表面Ｓ０側、少なくともＪＴＥ領域１５同士、またはＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分の表面近傍部に第１導電型ＳｉＣ領域１６が形成されていれば得ることができる。
【００７１】
次に、本発明の第１の実施の形態である半導体装置１の製造方法について説明する。図８〜図１３は、本発明の第１の実施の形態である半導体装置１の製造方法を説明するための図である。
【００７２】
図８は、第２導電型ＳｉＣ領域１３の形成が終了した段階の状態を示す断面図である。まず、第１の導電型を有するＳｉＣ基板１１の厚み方向一方側の表面上に、所定のドーパントを用いたエピタキシャル成長処理を施す。これによって、図８に示すように、ＳｉＣ基板１１の厚み方向一方側の表面上に、第１の導電型を有するＳｉＣエピタキシャル層１２が形成される。このＳｉＣエピタキシャル層１２を形成する工程は、炭化珪素層形成工程に相当する。本実施の形態では、ＳｉＣ基板１１としてｎ型ＳｉＣ基板１１を用い、所定のドーパントとして、第１の導電型の不純物、具体的にはｎ型不純物を用いる。ｎ型不純物としては、たとえば窒素（Ｎ）、リン（Ｐ）などを用いる。
【００７３】
次に、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、第２導電型ＳｉＣ領域１３を形成する領域として予め定められる領域に、所定のドーパントのイオンを注入する処理（以下「イオン注入処理」という場合がある）を施す。本実施の形態では、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、厚み方向中央部付近にわたってイオンが注入されるように、イオン注入処理を施す。これによって、図８に示すように、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部の一部分、具体的には前記予め定められる領域に、第２の導電型を有する第２導電型ＳｉＣ領域１３が形成される。この第２導電型ＳｉＣ領域１３を形成する工程は、第２導電型領域形成工程に相当する。
【００７４】
第２導電型ＳｉＣ領域１３を形成する本工程におけるイオン注入処理は、単一の注入エネルギーで行ってもよいし、注入エネルギーを段階的に変化させながら、たとえば高いエネルギーから低いエネルギーへ段階的に変化させながら行ってもよい。また本工程におけるイオン注入処理で用いる所定のドーパントとしては、本実施の形態では、第２の導電型の不純物、具体的にはｐ型不純物を用いる。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）を用いる。
【００７５】
図９は、オーミックコンタクト領域１４の形成が終了した段階の状態を示す断面図である。第２導電型ＳｉＣ領域１３を形成した後は、第２導電型ＳｉＣ領域１３が形成されている領域のうち、オーミックコンタクト領域１４を形成する領域として予め定められる領域に、イオン注入処理を施す。これによって、図９に示すように、第２導電型ＳｉＣ領域１３内に、第２導電型ＳｉＣ領域１３よりも不純物濃度が高く、第２の導電型を有するオーミックコンタクト領域１４が形成される。
【００７６】
オーミックコンタクト領域１４を形成する本工程におけるイオン注入処理は、単一の注入エネルギーで行ってもよいし、注入エネルギーを段階的に変化させながら、たとえば高いエネルギーから低いエネルギーへ段階的に変化させながら行ってもよい。また本工程におけるイオン注入処理で用いる所定のドーパントとしては、本実施の形態では、ｐ型不純物を用いる。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）を用いる。
【００７７】
図１０は、ＪＴＥ領域１５の形成が終了した段階の状態を示す断面図である。オーミックコンタクト領域１４を形成した後は、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、基体の横方向において第２導電型ＳｉＣ領域１３に隣接する領域に、注入マスクを変化させながら、複数回のイオン注入処理を施す。これによって、図１０に示すように、第２導電型ＳｉＣ領域１３に隣接した複数のＪＴＥ領域１５が形成される。複数のＪＴＥ領域１５は、横方向に並んで形成される。
【００７８】
このＪＴＥ領域１５を形成する工程は、終端領域形成工程に相当する。また、前述の基体の横方向において第２導電型ＳｉＣ領域１３に隣接する領域は、第２導電型ＳｉＣ領域１３よりもＳｉＣ基板１１の外周端側の部分であって第２導電型ＳｉＣ領域１３に隣接する領域に相当する。
【００７９】
各ＪＴＥ領域１５は、第２の導電型を有するように形成される。また各ＪＴＥ領域１５は、その不純物濃度が、第２導電型ＳｉＣ領域１３の不純物濃度よりも低くなるように形成される。さらに各ＪＴＥ領域１５は、その不純物濃度が、横方向において第２導電型ＳｉＣ領域１３からＳｉＣエピタキシャル層１２に向かうにつれて、換言すれば横方向において基体の内部側から最外エッジ側に向かうにつれて、階段状に減少する濃度分布を有するように形成される。本実施の形態とは異なるが、各ＪＴＥ領域１５は、その不純物濃度が、横方向の全体にわたって、均一な濃度分布を有するように形成されてもよい。
【００８０】
また本工程では、イオン注入処理におけるイオン注入量を調整することによって、第２導電型不純物の面密度が、ＳｉＣ基板１１の外周端側に向かうにつれて減少するように複数のＪＴＥ領域１５を形成する。ＪＴＥ領域１５を形成する本工程におけるイオン注入処理は、単一の注入エネルギーで行ってもよいし、注入エネルギーを段階的に変化させながら、たとえば高いエネルギーから低いエネルギーへ段階的に変化させながら行ってもよい。
【００８１】
イオン注入処理では、注入エネルギーが大きいほど、より深くまでイオンが注入される。したがって、単一の注入エネルギーでイオン注入処理を行う場合には、注入エネルギーが大きいほど、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から深い位置に不純物濃度ピークを有する不純物濃度分布が実現される。このことを利用して、本実施の形態では、イオン注入処理におけるイオン注入エネルギーを調整することによって、各ＪＴＥ領域１５における第２導電型不純物の濃度が、各ＪＴＥ領域１５の厚み方向一方側の表面よりも厚み方向他方側で最大値になるように、各ＪＴＥ領域１５を形成する。
【００８２】
本工程におけるイオン注入処理で用いる所定のドーパントとしては、本実施の形態では、第２の導電型の不純物、具体的にはｐ型不純物を用いる。ｐ型不純物としては、たとえばアルミニウム（Ａｌ）、ボロン（Ｂ）を用いる。
【００８３】
図１１は、第１導電型ＳｉＣ領域１６の形成が終了した段階の状態を示す断面図である。ＪＴＥ領域１５を形成した後は、少なくともＪＴＥ領域１５同士が接合している部分の厚み方向一方側の表面近傍部にイオン注入処理を施す。本実施の形態では、ＪＴＥ領域１５同士が接合している部分の厚み方向一方側の表面近傍部、すなわちＪＴＥ領域１５の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５同士の接合部にイオン注入処理を施す。これによって、図１１に示すように、ＪＴＥ領域１５の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５の接合部に、第１導電型ＳｉＣ領域１６が形成される。第１導電型ＳｉＣ領域１６は、たとえば、ＪＴＥ領域１５の厚み方向一方側の表面から、ＪＴＥ領域１５の厚さの３分の１（１／３）の深さまで形成される。この第１導電型ＳｉＣ領域１６を形成する工程は、第１導電型領域形成工程に相当する。
【００８４】
第１導電型ＳｉＣ領域１６を形成する本工程では、イオン注入処理における注入エネルギーを調整することによって、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面、具体的にはＪＴＥ領域１５の厚み方向一方側の表面から、ＪＴＥ領域１５の底部に至らない深さまで、第１導電型ＳｉＣ領域１６を形成することができる。これによって、図１１に示すように、ＪＴＥ領域１５同士の接合部のうち、厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在するとともに、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで形成されている構成とすることができる。
【００８５】
前述の各イオン注入処理の後は、活性化アニール処理を施す。これによって、前述の各工程においてイオン注入された各不純物を、電気的に活性化させることができる。また、活性化アニール処理によって、併せてイオン注入領域の結晶性を回復させることが可能である。
【００８６】
図１２は、保護膜１７の形成が終了した段階の状態を示す断面図である。第１導電型ＳｉＣ領域１６を形成した後は、図１２に示すように、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面上に、保護膜１７を形成する。保護膜７は、ＳｉＯ２またはポリイミドなどの絶縁材料から成る絶縁膜によって実現される。
【００８７】
図１３は、開口部１８の形成が終了した段階の状態を示す断面図である。保護膜１７を形成した後は、図１３に示すように、保護膜１７に開口部１８を形成する。開口部１８は、図１３に示すように、開口部１８の底部からオーミックコンタクト領域１４が露出するように形成される。
【００８８】
開口部１８を形成した後は、開口部１８の底部から露出しているオーミックコンタクト領域１４と電気的に接続するように、前述の図１に示すアノード電極１９を形成する。また、ＳｉＣ基板１１の厚み方向他方側の表面上に、図１に示すカソード電極２０を形成する。
【００８９】
以上の工程を経ることによって、前述の図１に示す本発明の第１の実施の形態である半導体装置１を得る。本実施の形態では、ＪＴＥ領域１５同士が接合する部分のうち、厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在するとともに、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで存在する半導体装置１を得ることができる。
【００９０】
このような構成の半導体装置１は、前述のようにｐｎ接合に比較的高い逆電圧を印加したときに、隣接するＪＴＥ領域１５の接合部に電界が集中して、電界強度のピークが発生した場合でも、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面まで達する電界強度のピーク値を低減することができる。したがって、本実施の形態の半導体装置の製造方法によれば、安定した耐圧が得られる高耐圧の半導体装置１を提供することができる。
【００９１】
また本実施の形態では、イオン注入処理における注入エネルギーを調整することによって、ＪＴＥ領域１５の不純物濃度の分布を調整している。したがって、イオン注入のエネルギーを、たとえば１種類にすることによって、前述のように安定した耐圧が得られる高耐圧の半導体装置１を容易に製造することができる。
【００９２】
以上に述べた本実施の形態では、前述の図１０および図１１に示すように、ＪＴＥ領域１５をイオン注入処理によって形成した後、さらにイオン注入処理を行うことによって、第１導電型ＳｉＣ領域１６を形成したが、第１導電型ＳｉＣ領域は、他の形成方法によって形成されてもよい。
【００９３】
図１４は、第１導電型ＳｉＣ領域の他の例を示す断面図である。図１４では、第１導電型ＳｉＣ領域の他の例である第１導電型ＳｉＣ領域２６の形成が終了した段階の状態を示す。図１４に示すように、第１導電型ＳｉＣ領域２６は、ＪＴＥ領域２５を形成するためのイオン注入時の横方向広がり効果を用いることによって形成されてもよい。
【００９４】
この場合、ＪＴＥ領域２５を形成するためのイオン注入処理において、イオンを注入する位置を調整することによって、イオン注入時の横方向広がり効果を用いて、隣接するＪＴＥ領域２５をＳｉＣエピタキシャル層１２の厚み方向一方側の表面よりも深い位置で連結する。これによって、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部に、ＪＴＥ領域２５同士が連結されていない部分が形成される。このＪＴＥ領域２５同士が連結されていない部分、すなわち互いに離間するＪＴＥ領域２５同士の間に残存するＳｉＣエピタキシャル層１２が、第１導電型ＳｉＣ領域２６となる。
【００９５】
ここで、ＪＴＥ領域２５は、接合終端領域に相当する。第１導電型ＳｉＣ領域２６は、第１導電型領域に相当する。図１４に示すような構造であっても、本実施の形態と同様の効果を得ることができる。
【００９６】
図１４では、第１導電型ＳｉＣ領域２６を、ＳｉＣエピタキシャル層１２とは異なるハッチングで示しているが、実際には同一の物である。前述のように、ＪＴＥ領域２５を形成するためのイオン注入処理後に、ＪＴＥ領域２５同士の間に残存するＳｉＣエピタキシャル層１２が、第１導電型ＳｉＣ領域２６となる。
【００９７】
このようにＪＴＥ領域２５を形成するためのイオン注入時の横方向広がり効果を用いて第１導電型ＳｉＣ領域２６を形成することによって、第１導電型ＳｉＣ領域２６を形成するためのイオン注入処理の工程を省くことができる。したがって、前述のように安定した耐圧が得られる高耐圧の半導体装置を、本実施の形態と比較して、さらに容易に、また安価に製造することができる。
【００９８】
また、他の方法で、隣接するＪＴＥ領域２５同士を、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面よりも深い位置で連結することによって、第１導電型ＳｉＣ領域２６を形成してもよい。他の方法としては、たとえば、注入マスクとなるレジストにテーパをつける方法、またはＳｉＣ基板１１に、斜め方向からイオン注入処理を施す方法を用いることができる。このようにして第１導電型ＳｉＣ領域２６を形成した場合でも、本実施の形態と同様の効果を得ることができる。
【００９９】
また、本実施の形態では、ＪＴＥ領域１５を形成するために、ＳｉＣエピタキシャル層１２にイオン注入処理を施している。ＪＴＥ領域１５の形成のためのイオン注入処理のときには、第２導電型ＳｉＣ領域１３に隣接する複数のＪＴＥ領域１５で構成される終端注入領域の全体にわたる注入面密度の平均値が、０．５×１０１３／ｃｍ２〜３×１０１３／ｃｍ２となるように、イオン注入処理を施すことが望ましい。注入面密度は、不純物領域の厚さにわたる体積不純物密度の積分に等しい。体積不純物濃度が不純物領域の厚さにわたり一定の場合には、注入面密度は、体積不純物濃度と不純物領域の厚さとの積に等しい。
【０１００】
本実施の形態では、各ＪＴＥ領域１５の厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さは、０．６μｍ〜１．０μｍ程度である。また各ＪＴＥ領域１５の注入幅は、３０μｍ〜３００μｍ程度である。第１導電型ＳｉＣ領域１６の不純物濃度は、１０１６／ｃｍ３〜１０１７／ｃｍ３程度であり、その厚さ、すなわちＳｉＣエピタキシャル層１２の厚み方向一方側の表面からの深さは、０．１μｍ〜０．３μｍ程度である。
【０１０１】
また本実施の形態では、半導体装置１がｐｎダイオードである場合について説明したが、ｐｎダイオードに限らず、終端構造として、ＪＴＥ領域１５を有するものであれば、本実施の形態の半導体装置１の構成を適用することができる。たとえば、ＳｉＣを用いたショットキーダイオード、ＳｉＣを用いたＭＯＳＦＥＴ、ＳｉＣを用いた絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）などにも、本実施の形態の半導体装置１の構成を適用することができる。
【０１０２】
具体的に述べると、本実施の形態では、ＪＴＥ領域１５を形成するための注入プロファイルは、ＪＴＥ領域１５の厚み方向一方側の表面近傍部における不純物濃度が注入ピークよりも少なくなるようになっている。ＪＴＥ領域１５同士の接合部分の厚み方向一方側の表面近傍部には、第１導電型ＳｉＣ領域１６が存在する。またＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで第２導電型ＳｉＣ領域１３が存在する。このような構成を、ＪＴＥ領域１５を有するＳｉＣを用いた半導体装置、たとえばショットキーダイオード、ＭＯＳＦＥＴ、またはＩＧＢＴなどにも適用することができる。
【０１０３】
また、本実施の形態では、第１導電型ＳｉＣ領域１６が、隣接するＪＴＥ領域１５の接合部の表面近傍部のみに位置する構造について説明したが、第１導電型ＳｉＣ領域は、他の構造であってもよい。
【０１０４】
図１５および図１６は、第１導電型ＳｉＣ領域の他の例を示す断面図である。図１５および図１６では、第１導電型ＳｉＣ領域の他の例である第１導電型ＳｉＣ領域３１，３２の形成が終了した段階の状態を示す。第１導電型ＳｉＣ領域３１，３２は、第１導電型領域に相当する。
【０１０５】
第１導電型ＳｉＣ領域は、図１５に示す第１導電型ＳｉＣ領域３１のように、複数のＪＴＥ領域１５で構成される終端領域の厚み方向一方側の表面近傍部の全体にわたって形成されていてもよい。また第１導電型ＳｉＣ領域は、図１６に示す第１導電型ＳｉＣ領域３２のように、終端領域に加えて、第２導電型ＳｉＣ領域１３およびオーミックコンタクト領域１４を含むデバイスの厚み方向一方側の表面近傍部の全体にわたって形成されていてもよい。図１５および図１６に示すような構造であっても、本実施の形態と同様の効果を得ることができる。
【０１０６】
＜第２の実施の形態＞
図１７は、本発明の第２の実施の形態である半導体装置２の構成を示す断面図である。本実施の形態の半導体装置２は、前述の第１の実施の形態の半導体装置１と構成が類似している。したがって本実施の形態では、第１の実施の形態の半導体装置１と異なる部分について説明し、半導体装置１に対応する部分については同一の参照符を付して、共通する説明を省略する。本実施の形態においても、前述の第１の実施の形態と同様に、第１の導電型をｎ型とし、第２の導電型をｐ型とする。
【０１０７】
本実施の形態の半導体装置２は、前述の第１の実施の形態の半導体装置１と同様に、ｐｎダイオードである。本実施の形態の半導体装置２は、前述の第１の実施の形態の半導体装置１と同様に、炭化珪素（ＳｉＣ）基板１１、ＳｉＣエピタキシャル層１２、第２導電型ＳｉＣ領域１３、オーミックコンタクト領域１４、ＪＴＥ領域１５、第１導電型ＳｉＣ領域１６、保護膜１７、アノード電極１９およびカソード電極２０を備えて構成される。
【０１０８】
前述の第１の実施の形態の半導体装置１では、前述の図１に示すように、複数のＪＴＥ領域１５が、半導体装置１の最外エッジに向かって、横方向にそれぞれ隣接して設けられている。これに対して、本実施の形態の半導体装置２では、図１７に示すように、複数のＪＴＥ領域１５が、半導体装置２の最外エッジに向かって、横方向にそれぞれ予め定める間隔をあけて設けられている。つまり、複数のＪＴＥ領域１５は、互いに離間して設けられており、接していない。隣り合うＪＴＥ領域１５同士間には、ＳｉＣエピタキシャル層１２が介在している。
【０１０９】
ＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分のうち、ＪＴＥ領域１５およびＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部には、第１導電型ＳｉＣ領域１６が形成されている。
【０１１０】
次に、本発明の第２の実施の形態である半導体装置２の製造方法について説明する。図１８〜図２１は、本発明の第２の実施の形態である半導体装置２の製造方法を説明するための図である。
【０１１１】
まず、前述の図８に示すように、前述の第１の実施の形態と同様にして、第１の導電型を有するＳｉＣ基板１１の厚み方向一方側の表面上に、第１の導電型を有するＳｉＣエピタキシャル層１２を形成する。次に、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、第２導電型ＳｉＣ領域１３を形成する領域として予め定める領域に、第２の導電型を有する第２導電型ＳｉＣ領域１３を形成する。次に、第２導電型ＳｉＣ領域１３が形成されている領域の厚み方向一方側の表面近傍部のうち、オーミックコンタクト領域１４を形成する領域として予め定める領域に、第２導電型ＳｉＣ領域１３よりも不純物濃度が高く、第２の導電型を有するオーミックコンタクト領域１４を形成する。
【０１１２】
図１８は、ＪＴＥ領域１５の形成が終了した段階の状態を示す断面図である。オーミックコンタクト領域１４を形成した後は、第２導電型ＳｉＣ領域１３の横方向に隣接する領域に、注入マスクを変化させながら複数回のイオン注入処理を施し、複数のＪＴＥ領域１５を形成する。本実施の形態では、複数のＪＴＥ領域１５を、最外エッジに向かって、予め定める間隔をあけて形成する。つまり、複数のＪＴＥ領域１５は、互いに離間して、隣り合うＪＴＥ領域１５同士の間にＳｉＣエピタキシャル層１２が介在するように形成される。このＪＴＥ領域１５を形成する工程は、終端領域形成工程に相当する。
【０１１３】
各ＪＴＥ領域１５は、第２の導電型を有するように形成される。各ＪＴＥ領域１５は、その不純物濃度が、第２導電型ＳｉＣ領域１３の不純物濃度よりも低くなるように形成される。さらに各ＪＴＥ領域１５は、第２導電型ＳｉＣ領域１３からＳｉＣエピタキシャル層１２に向かうにつれて、換言すれば横方向において基体の内部から最外エッジに向かうにつれて、階段状に減少する濃度分布を有するように形成される。本実施の形態とは異なるが、均一な濃度分布を有するように形成されてもよい。
【０１１４】
また第１の実施の形態と同様に、ＪＴＥ領域１５を形成する本工程におけるイオン注入処理は、単一の注入エネルギーで行ってもよいし、注入エネルギーを段階的に変化させながら、たとえば高いエネルギーから低いエネルギーへ段階的に変化させながら行ってもよい。イオン注入処理では、注入エネルギーが大きいほど、より深くまでイオンが注入される。したがって、単一の注入エネルギーでイオン注入処理を行う場合には、注入エネルギーが大きいほど、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から深い位置に不純物濃度ピークを有する不純物濃度分布が実現される。
【０１１５】
図１９は、第１導電型ＳｉＣ領域１６の形成が終了した段階の状態を示す断面図である。ＪＴＥ領域１５を形成した後は、少なくともＪＴＥ領域１５およびＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２とが接合している部分にイオン注入処理を施す。本実施の形態では、ＪＴＥ領域１５およびＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２とが接合している部分に、イオン注入処理を施す。
【０１１６】
これによって、図１９に示すように、ＪＴＥ領域１５およびＳｉＣエピタキシャル層１２の厚み方向一方側の表面近傍部のうち、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２とが接合している部分に、第１導電型ＳｉＣ領域１６が形成される。第１導電型ＳｉＣ領域１６は、たとえば、ＪＴＥ領域１５およびＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、ＪＴＥ領域１５の厚さの３分の１（１／３）の深さまで形成される。この第１導電型ＳｉＣ領域１６を形成する工程は、第１導電型領域形成工程に相当する。
【０１１７】
第１導電型ＳｉＣ領域１６を形成する本工程では、イオン注入処理の注入エネルギーを調節することによって、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面、具体的にはＪＴＥ領域１５の厚み方向一方側の表面から、ＪＴＥ領域１５の底部に至らない深さまで、第１導電型ＳｉＣ領域１６を形成することができる。これによって、図１９に示すように、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２とが接合している部分のうち、厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在するとともに、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで形成されている構成とすることができる。
【０１１８】
前述の各イオン注入処理の後は、第１の実施の形態と同様に活性化アニール処理を施す。これによって、前述の各工程においてイオン注入された各不純物を、電気的に活性化させることができる。また、活性化アニール処理によって、併せてイオン注入領域の結晶性を回復させることが可能である。
【０１１９】
図２０は、保護膜１７の形成が終了した段階の状態を示す断面図である。第１導電型ＳｉＣ領域１６を形成した後は、第１の実施の形態と同様にして、図２０に示すように、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面上に、保護膜１７を形成する。保護膜１７は、ＳｉＯ２またはポリイミドなどの絶縁材料から成る絶縁膜によって実現される。
【０１２０】
図２１は、開口部１８の形成が終了した段階の状態を示す断面図である。保護膜１７を形成した後は、図２１に示すように、保護膜１７に開口部１８を形成する。開口部１８は、図２１に示すように、開口部１８の底部からオーミックコンタクト領域１４が露出するように形成される。
【０１２１】
開口部１８を形成した後は、第１の実施の形態と同様にして、開口部１８の底部から露出しているオーミックコンタクト領域１４と電気的に接続するように、前述の図１７に示すアノード電極１９を形成する。また、ＳｉＣ基板１１の厚み方向他方側の表面上に、図１７に示すカソード電極２０を形成する。
【０１２２】
以上の工程を経ることによって、本発明の第２の実施の形態である半導体装置２を得る。本実施の形態では、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分における厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在するとともに、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで存在する半導体装置２を得ることができる。
【０１２３】
したがって、本実施の形態の半導体装置２においても、前述の第１の実施の形態で説明した効果と同様の効果を得ることができる。つまり、ｐｎ接合に比較的高い逆電圧を印加したとき、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２とが接合している部分に電界が集中して、電界強度のピークが発生した場合でも、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面まで達する電界強度のピーク値を低減することができる。したがって、安定した耐圧が得られる高耐圧の半導体装置２を提供することができる。
【０１２４】
本実施の形態では、半導体装置２がｐｎダイオードである場合について説明したが、ｐｎダイオードに限らず、終端構造として、ＪＴＥ領域１５を有するものであれば、本実施の形態の半導体装置２の構成を適用することができる。たとえば、ＳｉＣのショットキーダイオード、ＳｉＣのＭＯＳＦＥＴ、ＳｉＣのＩＧＢＴなどにも、本実施の形態の構成を適用することができる。
【０１２５】
つまり、ＪＴＥ領域１５を形成するための注入プロファイルが、ＪＴＥ領域１５の厚み方向一方側の表面近傍部における不純物濃度が注入ピークよりも少なくなるようになっており、ＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分の厚み方向一方側の表面近傍部に第１導電型ＳｉＣ領域１６が存在し、第２導電型ＳｉＣ領域１３が、ＳｉＣエピタキシャル層１２の厚み方向一方側の表面から、第１導電型ＳｉＣ領域１６よりも深い位置まで存在する構成を、ＪＴＥ領域１５を有する、ＳｉＣのショットキーダイオード、ＳｉＣのＭＯＳＦＥＴ、ＳｉＣのＩＧＢＴなどにも適用することができる。
【０１２６】
このように本実施の形態の構成を適用することによって、本実施の形態と同様の効果を得ることができる。
【０１２７】
また、本実施の形態では、第１導電型ＳｉＣ領域１６がＪＴＥ領域１５とＳｉＣエピタキシャル層１２との接合部分の表面近傍部のみに位置する構造について説明したが、他の構造であってもよい。
【０１２８】
図２２および図２３は、第１導電型ＳｉＣ領域の他の例を示す断面図である。図２２および図２３では、第１導電型ＳｉＣ領域である第１導電型ＳｉＣ領域３１，３２の形成が終了した段階の状態を示す。
【０１２９】
第１導電型ＳｉＣ領域は、図２２に示す第１導電型ＳｉＣ領域３１のように、複数のＪＴＥ領域１５で構成される終端領域の厚み方向一方側の表面近傍部の全体にわたって形成されていてもよい。また第１導電型ＳｉＣ領域は、図２３に示す第２導電型ＳｉＣ領域１３およびオーミックコンタクト領域１４を含むデバイスの表面近傍部の全体にわたって形成されていてもよい。図２２および図２３に示すような構造であっても、本実施の形態と同様の効果を得ることができる。
【０１３０】
以上に述べた第１および第２の実施の形態では、各ＪＴＥ領域１５，２５は、第２導電型不純物の濃度が、第２導電型ＳｉＣ領域１３よりも低くなっている。これによって、ＪＴＥ領域１５，２５における電界強度を低減することができるので、基体外部での沿面放電をより確実に抑制することができる。したがって、半導体装置の耐圧の低下をより確実に防ぐことができる。
【０１３１】
また第１および第２の実施の形態では、複数のＪＴＥ領域１５，２５は、第２導電型不純物の濃度が、横方向において基体の内部側から最外エッジ側に向かうにつれて減少するように配置されている。これによって、ＪＴＥ領域１５，２５における電界強度を、基体の最外エッジ側に向かうにつれて低くなるようにすることができるので、基体外部での沿面放電をさらに確実に抑制することができる。したがって、半導体装置の耐圧の低下をさらに確実に防ぐことができる。
【０１３２】
各ＪＴＥ領域１５，２５は、第２導電型不純物の濃度が、第２導電型ＳｉＣ領域１３と等しく形成されてもよい。これによって、第２導電型ＳｉＣ領域１３とＪＴＥ領域１５，２５とを同一工程で形成することが可能となるので、前述のように安定した耐圧が得られる高耐圧の半導体装置を、容易に製造することができる。
【０１３３】
また第１および第２の実施の形態では、複数のＪＴＥ領域１５，２５のうち、横方向において最も基体の内部側に形成される内部側ＪＴＥ領域１５，２５は、横方向において、第２導電型ＳｉＣ領域１３に隣接して形成される。このような構成に限定されず、内部側ＪＴＥ領域１５，２５は、横方向において、第２導電型ＳｉＣ領域１３から離隔して形成されてもよい。すなわち、内部側ＪＴＥ領域１５，２５と第２導電型ＳｉＣ領域１３とは、横方向において、離間して形成されてもよい。このように構成される場合でも、第１および第２の実施の形態と同様の効果を得ることができる。
【０１３４】
また第１および第２の実施の形態では、第１の導電型をｎ型とし、第２の導電型をｐ型としているが、第１の導電型をｐ型とし、第２の導電型をｎ型としてもよい。この場合、ＳｉＣ基板１１、ＳｉＣエピタキシャル層１２および第１導電型ＳｉＣ領域１６は、ｐ型の導電性を有し、第２導電型ＳｉＣ領域１３、オーミックコンタクト領域１４およびＪＴＥ領域１５は、ｎ型の導電性を有する。
【０１３５】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１３６】
１，２  半導体装置、１１  炭化珪素（ＳｉＣ）基板、１２  ＳｉＣエピタキシャル層、１３  第２導電型ＳｉＣ領域、１４  オーミックコンタクト領域、１５，２５  ＪＴＥ領域、１６，２６，３１，３２  第１導電型ＳｉＣ領域、１７  保護膜、１８  開口部、１９  アノード電極、２０  カソード電極。
【図１】
2012137659.tif 000003
【図２】
2012137659.tif 000004
【図５】
2012137659.tif 000005
【図６】
2012137659.tif 000006
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2012137659.tif 000019
【図２０】
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【図２１】
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【図２２】
2012137659.tif 000022
【図２３】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成25年7月10日(2013.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型を有する炭化珪素基板（１１）と、
前記炭化珪素基板（１１）の厚み方向一方側の表面上に設けられ、第１の導電型を有する炭化珪素層（１２）と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部の一部分に形成され、第２の導電型を有する第２導電型領域（１３）と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部のうち、前記第２導電型領域（１３）よりも前記炭化珪素基板（１１）の外周端側の部分に形成され、第２の導電型を有する複数の接合終端領域（１５，２５）とを備え、
前記複数の接合終端領域（１５，２５）は、少なくとも前記炭化珪素層（１２）の厚み方向一方側の表面で互いに隣接または離間して形成され、
少なくとも、前記接合終端領域（１５）同士が接合している部分または離間する前記接合終端領域（１５，２５）同士の間の部分の厚み方向一方側の表面近傍部には、第１の導電型を有し、前記炭化珪素層（１２）よりも第１の導電型の不純物の濃度が高い第１導電型領域（１６，２６，３１，３２）が形成されており、
前記第１導電型領域（１６，２６，３１，３２）は、隣接する前記接合終端領域（１５，２５）に跨って形成されていることを特徴とする半導体装置。
【請求項２】
各前記接合終端領域（１５，２５）は、第２の導電型の不純物の濃度が、前記第２導電型領域（１３）と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
各前記接合終端領域（１５，２５）は、前記第２の導電型の不純物の濃度が、前記第２導電型領域（１３）よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数の接合終端領域（１５，２５）は、前記第２の導電型の不純物の濃度が、前記炭化珪素基板（１１）の外周端側に向かうにつれて減少するように配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
各前記接合終端領域（１５，２５）における前記第２の導電型の不純物濃度は、厚み方向一方側の表面よりも厚み方向他方側で最大値となることを特徴とする請求項１に記載の半導体装置。
【請求項６】
各前記接合終端領域（１５，２５）は、厚み方向一方側の表面における前記第２の導電型の不純物の濃度が、前記最大値の１０分の１以下であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１の導電型を有する炭化珪素基板（１１）の厚み方向一方側の表面上に、第１の導電型を有する炭化珪素層（１２）を形成する炭化珪素層形成工程と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部の一部分に、第２の導電型を有する第２導電型領域（１３）を形成する第２導電型領域形成工程と、
前記炭化珪素層（１２）の厚み方向一方側の表面近傍部のうち、前記第２導電型領域（１３）よりも前記炭化珪素基板（１１）の外周端側の部分に、イオン注入処理を施すことによって、第２の導電型を有する複数の接合終端領域（１５，２５）を少なくとも前記炭化珪素層（１２）の厚み方向一方側の表面で互いに隣接または離間するように形成する終端領域形成工程と、
少なくとも、前記接合終端領域（１５）同士が接合している部分または離間する前記接合終端領域（１５，２５）同士の間の部分の厚み方向一方側の表面近傍部に、イオン注入処理を施すことによって、第１の導電型を有し、前記炭化珪素層（１２）よりも第１の導電型の不純物の濃度が高い第１導電型領域（１６，２６，３１，３２）を形成する第１導電型領域形成工程とを備え、
前記第１導電型領域形成工程では、前記第１導電型領域（１６，２６，３１，３２）を、隣接する前記接合終端領域（１５，２５）に跨って形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記終端領域形成工程では、前記イオン注入処理におけるイオン注入量を調整することによって、前記複数の接合終端領域（１５，２５）における第２の導電型の不純物の濃度が、前記炭化珪素基板（１１）の外周端側に向かうにつれて減少するように、前記複数の接合終端領域（１５，２５）を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記終端領域形成工程では、前記イオン注入処理におけるイオン注入量を調整することによって、各前記接合終端領域（１５，２５）における第２の導電型の不純物の濃度が、前記炭化珪素層（１２）の厚み方向一方側の表面よりも前記炭化珪素層（１２）の厚み方向他方側で最大値となるように、各前記接合終端領域（１５，２５）を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の半導体装置は、第１の導電型を有する炭化珪素基板と、前記炭化珪素基板の厚み方向一方側の表面上に設けられ、第１の導電型を有する炭化珪素層と、前記炭化珪素層の厚み方向一方側の表面近傍部の一部分に形成され、第２の導電型を有する第２導電型領域と、前記炭化珪素層の厚み方向一方側の表面近傍部のうち、前記第２導電型領域よりも前記炭化珪素基板の外周端側の部分に形成され、第２の導電型を有する複数の接合終端領域とを備え、前記複数の接合終端領域は、少なくとも前記炭化珪素層の厚み方向一方側の表面で互いに隣接または離間して形成され、少なくとも、前記接合終端領域同士が接合している部分または離間する前記接合終端領域同士の間の部分の厚み方向一方側の表面近傍部には、第１の導電型を有し、前記炭化珪素層よりも第１の導電型の不純物の濃度が高い第１導電型領域が形成されており、前記第１導電型領域は、隣接する前記接合終端領域に跨って形成されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
また本発明の半導体装置の製造方法は、第１の導電型を有する炭化珪素基板の厚み方向一方側の表面上に、第１の導電型を有する炭化珪素層を形成する炭化珪素層形成工程と、前記炭化珪素層の厚み方向一方側の表面近傍部の一部分に、第２の導電型を有する第２導電型領域を形成する第２導電型領域形成工程と、前記炭化珪素層の厚み方向一方側の表面近傍部のうち、前記第２導電型領域よりも前記炭化珪素基板の外周端側の部分に、イオン注入処理を施すことによって、第２の導電型を有する複数の接合終端領域を少なくとも前記炭化珪素層の厚み方向一方側の表面で互いに隣接または離間するように形成する終端領域形成工程と、少なくとも、前記接合終端領域同士が接合している部分または離間する前記接合終端領域同士の間の部分の厚み方向一方側の表面近傍部に、イオン注入処理を施すことによって、第１の導電型を有し、前記炭化珪素層よりも第１の導電型の不純物の濃度が高い第１導電型領域を形成する第１導電型領域形成工程とを備え、前記第１導電型領域形成工程では、前記第１導電型領域を、隣接する前記接合終端領域に跨って形成することを特徴とする。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2012137659.tif 000026
【国際調査報告】
2012137659.tif 000027
2012137659.tif 000028