(57)【要約】  ハーフブリッジを構成するハイサイドのスイッチング素子のdv/dtノイズを対策する回路によるオン動作の遅延を抑制するレベルシフト回路を提供する。この回路は、２次側電圧系の高電圧側電源電圧と１次側電圧系の低電圧側電源電圧との間に接続された抵抗LSR1およびスイッチ素子HVN1の直列回路と、２次側電圧系の高電圧側電源電圧と１次側電圧系の低電圧側電源電圧との間に接続された抵抗LSR2およびスイッチ素子HVN2の直列回路と、２次側電圧系で動作し、抵抗LSR1とスイッチ素子HVN1の接続点P1の電圧および抵抗LSR2とスイッチ素子HVN2の接続点P2の電圧を入力するラッチ誤動作保護回路22と、２次側電圧系で動作し、ラッチ誤動作保護回路22の出力が入力されるラッチ回路23と、抵抗LSR1に並列接続されたスイッチ素子PM1aと、抵抗LSR2に並列接続されたスイッチ素子PM2aと、２次側電圧系で動作し、接続点P1及びP2の電圧が入力されてスイッチ素子PM1a, PM2aのオンオフを制御する論理和回路OR1と、を有する。
2012043750.tif 000002
【特許請求の範囲】
【請求項１】
１次側の電圧系からの入力信号を、前記１次側の電圧系とは異なる２次側電圧系で動作する系に伝達するレベルシフト回路であって、
前記２次側電圧系の高電圧側電源電圧と前記１次側電圧系の低電圧側電源電圧との間に接続された第１の抵抗および第１のスイッチ素子の直列回路と、
前記２次側電圧系の高電圧側電源電圧と前記１次側電圧系の低電圧側電源電圧との間に接続された第２の抵抗および第２のスイッチ素子の直列回路と、
前記２次側電圧系で動作し、前記第１の抵抗と前記第１のスイッチ素子との接続点である第１の接続点の電圧を入力するとともに、前記第２の抵抗と前記第２のスイッチ素子との接続点である第２の接続点の電圧を入力するラッチ誤動作保護回路と、
前記２次側電圧系で動作し、前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、
前記第１の抵抗に並列接続された第３のスイッチ素子と、
前記第２の抵抗に並列接続された第４のスイッチ素子と、
前記２次側電圧系で動作し、前記第１、第２の接続点の電圧が入力される論理ゲート回路と、
を有し、
前記第１のスイッチ素子には、該第１のスイッチ素子をオンオフ制御する前記１次側の電圧系の信号が入力され、前記第２のスイッチ素子には、該第２のスイッチ素子をオンオフ制御する前記１次側の電圧系の信号が入力され、
前記ラッチ誤動作保護回路は、前記第１、第２のスイッチ素子のいずれか一方がオンした場合に、前記第１、第２の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達し、前記第１、第２のスイッチ素子が同時にオンした場合に、前記第１、第２の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達しないように構成され、
前記論理ゲート回路は、前記第１、第２の接続点の電圧が共に前記論理ゲート回路の閾値より低い場合に前記第３、第４のスイッチ素子をオンさせることを特徴とするレベルシフト回路。
【請求項２】
前記ラッチ回路の出力に応じて、前記第１と第２の接続点の一方の電圧を前記２次側電圧系の高電圧側電源電圧にプルアップするとともに他方の電圧を前記２次側電圧系の低電圧側電源電圧にプルダウンするフィードバック回路を更に備えることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記フィードバック回路は、一端が前記第１の接続点に接続され他端に前記ラッチ回路の出力信号の反転信号が印加される第３の抵抗と、一端が前記第２の接続点に接続され他端に前記ラッチ回路の出力信号の非反転信号が印加される第４の抵抗とを備えることを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
前記ラッチ誤動作保護回路は、前記第１、第２の接続点の電圧が共に前記ラッチ誤動作保護回路の閾値より低いときにその出力インピーダンスを高インピーダンスにするように構成されていることを特徴とする請求項１に記載のレベルシフト回路。
【請求項５】
前記ラッチ誤動作保護回路は、反転素子と、第１および第２のPチャネルMOSトランジスタが直列に接続されたPチャネルMOSトランジスタ直列回路と、第１および第２のNチャネルMOSトランジスタが直列に接続されたNチャネルMOSトランジスタ直列回路と、を有し、
前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路は、前記２次側電圧系の高電圧側電源電圧と低電圧側電源電圧の間に直列接続され、
前記第１の接続点が前記第１のPチャネルMOSトランジスタおよび第１のNチャネルMOSトランジスタのゲートに接続され、
前記第２の接続点が前記反転素子の入力端子に接続され、
前記反転素子の出力端子が前記第２のPチャネルMOSトランジスタおよび前記第２のNチャネルMOSトランジスタのゲートに接続され、
前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路の接続点が前記ラッチ回路のデータ入力端子に接続されていることを特徴とする請求項１に記載のレベルシフト回路。
【請求項６】
前記論理ゲート回路の閾値は、前記ラッチ誤動作保護回路の閾値以下に設定されていることを特徴とする請求項５に記載のレベルシフト回路。
【請求項７】
前記ラッチ回路は、入力側と出力側との間に抵抗が接続されたバッファ回路からなることを特徴とする請求項４に記載のレベルシフト回路。
【請求項８】
前記バッファ回路は、直列に接続された２つの反転素子からなることを特徴とする請求項７に記載のレベルシフト回路。
【請求項９】
前記第１の抵抗に並列に接続された第３のPチャネルMOSトランジスタと、前記第２の抵抗に並列に接続された第４のPチャネルMOSトランジスタと、をさらに有し、
前記第３のPチャネルMOSトランジスタのゲートが前記第２の抵抗と前記第４の抵抗の接続点に接続され、前記第４のPチャネルMOSトランジスタのゲートが前記第１の抵抗と前記第３の抵抗の接続点に接続されていることを特徴とする請求項３に記載のレベルシフト回路。
【請求項１０】
前記ラッチ回路の出力信号の反転信号が前記２次側電圧系の低電圧側電源電圧を有するとともに、前記第１のスイッチ素子および前記第３のスイッチ素子がオフしているときの前記第１の接続点の電圧が、前記２次側電圧系の高電圧側電源電圧から前記第４のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記２次側電圧系の低電圧側電源電圧に前記第１の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定め、
前記ラッチ回路の出力信号の非反転信号が前記２次側電圧系の低電圧側電源電圧を有するとともに、前記第２のスイッチ素子および前記第４のスイッチ素子がオフしているときの前記第２の接続点の電圧が、前記２次側電圧系の高電圧側電源電圧から前記第３のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記２次側電圧系の低電圧側電源電圧に前記第２の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定めたことを特徴とする請求項９に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力１次側の系の信号を、入力１次側の動作電圧とは異なる動作電圧で動作する２次側の系に伝達するレベルシフト回路に関する。
【背景技術】
【０００２】
高電圧系電源の電源電圧が印加されるハーフブリッジ駆動回路などにおいては、高電圧側のスイッチング素子を低電圧系の信号により駆動するために、レベルシフト回路が用いられる。【０００３】
特許文献１には、レベルシフト回路を用いたハーフブリッジ駆動回路の一例が示されている。以下、このような従来のレベルシフト回路について、この従来のレベルシフト回路を用いたハーフブリッジ駆動回路を示す図５を参照して説明する。
図５において、出力回路１は、ハーフブリッジを構成する直列接続されたスイッチング素子XD1,XD2を備え、その両端に高電圧電源PSの出力電圧Eが印加されている。ハイサイドのスイッチング素子XD1には、例えばNチャネルまたはPチャネルのMOSトランジスタ、P型またはN型のIGBT（Insulated Gate Bipolar Transistor）などの素子が使用され、ローサイドのスイッチング素子XD2には、例えばNチャネルMOSトランジスタ、N型のIGBTなどの素子が使用される。ここでは、スイッチング素子XD1,XD2として、NチャネルMOSトランジスタもしくはN型のIGBTを適用するものとする。各スイッチング素子XD1,XD2には、ダイオードDH,DL（寄生ダイオードまたは転流用ダイオード）がそれぞれ逆並列接続されている。【０００４】
ハイサイド駆動ユニット２は、上記レベルシフト回路と、該レベルシフト回路の出力を受けてスイッチング素子XD1をオンオフ制御するハイサイドドライバ２１および電源PS1を備えている。
レベルシフト回路は、ハイサイド駆動ユニット２のうちのハイサイドドライバ２１および電源PS1を除く部分である。すなわち、レベルシフト回路は、抵抗LSR1とNチャネルMOSトランジスタHVN1からなる第１の直列回路、抵抗LSR2とNチャネルMOSトランジスタHVN2からなる第２の直列回路、ラッチ誤動作保護回路２２、ラッチ回路２３およびダイオードD1,D2より構成されている。ラッチ誤動作保護回路２２は、一方の入力端子が上記第１の直列回路の直列接続点（第１の接続点）P1に接続され、他方の入力端子が上記第２の直列回路の直列接続点（第２の接続点）P2に接続されている。
上記レベルシフト回路は、ラッチ回路２３の出力信号SHをレベルシフトされた信号としてハイサイドドライバ２１に入力する。【０００５】
ハイサイドドライバ２１の出力端子は、ハイサイドのスイッチング素子XD1のゲート端子に接続されている。また、ラッチ誤動作保護回路２２、ラッチ回路２３、ハイサイドドライバ２１および電源PS1の各負側（低電圧側）電源端子は、スイッチング素子XD1,XD2の直列接続点である第３接続点P3に接続されている。ラッチ誤動作保護回路２２、ラッチ回路２３およびハイサイドドライバ２１には、電源PS1の出力電圧E1が印加されている。【０００６】
抵抗LSR1とトランジスタHVN1からなる第１の直列回路および抵抗LSR2とトランジスタHVN2からなる第２の直列回路は、電源PS1の正側（高電圧側）端子に接続された電源ラインL1（その電圧をVbとする）と接地(GND)ラインL2間にそれぞれ接続されている。
NチャネルMOSトランジスタHVN1,HVN2のゲートには、レベルシフト回路への入力信号であるセット信号(set)、リセット信号(reset)がそれぞれ入力される。このセット信号(set)およびリセット信号(reset)は、低電圧系の信号である。
セット信号(set)は、ハイサイドのスイッチング素子XD1のオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、リセット信号(reset)は、該スイッチング素子XD1のオフ期間の開始（オン期間の終了）タイミングを指示する信号である。【０００７】
ダイオードD1，D2は、アノードが第３接続点P3に共通に接続され、カソードが第１の接続点P1、第２の接続点P2にそれぞれ接続されている。このダイオードD1,D2は、第１、第２の接続点P1,P2から出力されるレベルシフトドレイン信号(setdrn，resdrn)の電圧が第３接続点P3の電圧VS以上にならないようクランプする目的、すなわち、ラッチ誤動作保護回路２２に過電圧が入力されることを回避する目的で設けたものである。【０００８】
ローサイド駆動ユニット３は、ローサイドのスイッチング素子XD2をオンオフ制御するローサイドドライバ３１およびこのローサイドドライバ３１に電源電圧E2を印加する電源PS2を備えている。ローサイドドライバ３１は、入力信号を増幅して増幅した信号をスイッチング素子XD2のゲート端子に入力する。スイッチング素子XD2は、ローサイドドライバ３１への入力信号のレベルが「H(High)」レベルのときにオン（導通）し、入力信号のレベルが「L(Low)」レベルのときにオフ（遮断）する。【０００９】
図６はレベルシフト回路におけるセット、リセット信号によるラッチ動作を説明するためのタイミングチャートである。このタイミングチャートにおいて、セット信号(set)のレベルが「H」レベルになると、NチャネルMOSトランジスタHVN1がオンするので、第１の接続点P1から「L」レベルのレベルシフトドレイン信号（setdrn）が出力される。一方、リセット信号(reset)が「H」レベルになると、NチャネルMOSトランジスタHVN2がオンするので、第２の接続点P2から「L」レベルのレベルシフトドレイン信号（resdrn）が出力される。【００１０】
ここで、図５に一点鎖線で示したように、ラッチ誤動作保護回路２２を無視してレベルシフトドレイン信号（setdrnとresdrn）が第１の接続点P1と第２の接続点P2からそれぞれ直接にラッチ回路２３に入力される状態を考える。この場合、レベルシフトドレイン信号（setdrn）のレベルが「H」レベルから「L」レベルに変化した時点からレベルシフトドレイン信号（resdrn）のレベルが「H」レベルから「L」レベルに変化する時点に至る期間においてラッチ回路２３が「H」レベルをラッチ（保持）して出力信号SHとして「H」レベルの信号をハイサイドドライバ２１に与えるので、そのラッチ期間にハイサイドドライバ２１から出力される「H」レベルの信号HOによってスイッチング素子XD1がオンすることになる。【００１１】
スイッチング素子XD1,XD2は、両者が共にオフするデッドタイムを除いて相補的にオンオフする（一方がオンのとき、他方がオフする）。そして、第３の接続点P3の電圧VSは、スイッチング素子XD2がオンしているときにほぼ接地電圧となり、スイッチング素子XD1がオンしているときにほぼ高電圧電源PSの出力電圧Eとなる。
負荷RLは、第３の接続点P3と接地ラインL2の間に接続され、第３の接続点P3から出力される電力によって駆動される。【００１２】
ここで、スイッチング素子XD2がオンしている状態からスイッチング素子XD1がオンする状態に切り替わるときについて考える。上記両者間の状態の切り替わりに伴い、接続点Ｐ３の電圧VSは、dv/dtノイズを説明するためのタイミングチャートである図７に示すように、接地電圧から高電圧電源PSの出力電圧Eまで急激に上昇する。
このとき、NチャネルMOSトランジスタHVN1,HVN2が共にオフしていると、後述のdv/dtノイズと呼ばれる誤信号が第１と第２の接続点P1,P2に重畳されて、これら第１と第２の接続点P1,P2が共に「L」レベルとなってしまう。第１と第２の接続点P1,P2が共に「Ｌ」レベルになると、ラッチ回路２３（例えば、セットリセットフリップフロップによって構成される）の動作が不定となる不具合、すなわち、スイッチング素子XD1がオンかオフか不定となる不具合が生じることになる。なお、図７において、電圧VSが立ち上がる前のレベルシフトドレイン信号(setdrn，resdrn)は、図６のものと同じ正規の信号である。以下、dv/dtノイズについて説明する。【００１３】
電源ラインL1の電圧Vbは、電圧VSに定電圧である出力電圧E1を加算したものになるので、電圧VSが立ち上がると電圧Vbも同様に立ち上がる（両者の微分係数は等しい）ことになる。すなわち、抵抗LSR1とNチャネルMOSトランジスタHVN1からなる第１の直列回路および抵抗LSR2とNチャネルMOSトランジスタHVN2からなる第２の直列回路に印加される電圧Vbが増加することになる。
NチャネルMOSトランジスタHVN1,HVN2のソース・ドレイン間には、寄生容量Cds1,Cds2がそれぞれ存在するため、電圧Vbの変化が急である場合、第１と第２の接続点P1,P2の電圧それぞれの変化がこれに追いつかず、そのため、電圧Vbと接続点P1,P2の電圧との差が拡大する。これは、ラッチ回路２３からみればその各入力端子の電圧が同時に下がることになる。上記のdv/dtノイズはこのようにして生ずる。【００１４】
ラッチ誤動作保護回路２２は、上記dv/dtノイズの影響を回避する目的で設けたものである。以下、従来のラッチ誤動作保護回路の構成例を示す回路図である図８を参照してこのラッチ誤動作保護回路２２の構成例および作用について説明する。
ラッチ誤動作保護回路２２において、レベルシフトドレイン信号（setdrn）が入力される一方の入力端子は、NOR回路G1の一方の入力端子に接続されるとともに、インバータ回路G2を介してNAND回路G3の一方の入力端子に接続されている。また、レベルシフトドレイン信号（resdrn）が入力される他方の入力端子は、NOR回路G1の他方の入力端子に接続されるとともに、インバータ回路G4を介してNAND回路G5の一方の入力端子に接続されている。そして、NOR回路G1の出力端子は、インバータ回路G6を介してNAND回路G３の他方の入力端子およびNAND回路G5の他方の入力端子に接続されている。【００１５】
このような構成を有するラッチ誤動作保護回路２２は次のように動作する。すなわち、図７に示したdv/dtノイズが第１と第２の接続点P1,P2に発生すると、これらのdv/dtノイズがラッチ誤動作保護回路２２の双方の入力端子に入力される。このとき、インバータ回路G2,G4からは「H」レベルの信号がそれぞれ出力され、また、NOR回路G1からは「H」レベルの信号が出力される。この結果、インバータ回路G6から「L」レベルの信号が出力されるので、NAND回路G3,G5からラッチ誤動作保護回路２２の出力信号として「H」レベルの信号がそれぞれ出力されることになる。【００１６】
ラッチ誤動作保護回路２２に接続されたラッチ回路２３は、セットリセット型のフリップフロップ等で構成されていて、負論理（入力が「L」レベルのときにセットまたはリセット動作を行う。）の入力信号で動作するので、セット端子やリセット端子に上記「H」レベルの信号が入力された場合、ラッチ動作を実行しない。つまり、ラッチ回路２３は、dv/dtノイズが発生して上記「H」レベルの信号が入力される前の状態を維持し、これによって、スイッチング素子XD1も前の状態を維持したままとなる。このように、ラッチ誤動作保護回路２２は、dv/dtノイズの発生時にラッチ回路２３が不定状態（図７参照）になるのを防止するように、つまり、ラッチ回路２３を誤動作から保護するように機能する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第３４２９９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上記レベルシフト回路において、図５に示す従来のレベルシフト回路の動作を説明するためのタイミングチャートである図９に示すようにセット信号(set-1)が「H」レベルになると、NチャネルMOSトランジスタHVN1がオンするので、レベルシフトドレイン信号（setdrn-1）のレベルが「L」レベルに変化する。この場合、リセット信号は変化せずにラッチ誤動作保護回路２２のラッチ誤動作保護機能が働かないので、ラッチ回路２３が通常のラッチ動作を実行し、その結果、ハイサイドドライバ２１の出力信号HO-1が回路２２、２３とハイサイドドライバ２１に固有の遅延時間taだけ遅れて立ち上がってスイッチング素子XD1がオンする。スイッチング素子XD1がオンすると、電圧VSの立ち上がりに伴って発生する前記dv/dtノイズによって接続点P2から「L」レベルのレベルシフトドレイン信号（resdrn）が出力される。しかし、この信号（resdrn）はラッチ誤動作保護回路２２によりブロックされる。従って、ラッチ回路２３はラッチ動作を維持する。【００１９】
ところで、電圧VSは、通常、上記のようにスイッチング素子XD1をオフ状態からオン状態に切り替えるとき（このとき、スイッチング素子XD2はオン状態からオフ状態に切り替えられる）上昇するが、この他にも、例えば、スイッチング素子XD1, XD2が共にオフするデッドタイム（貫通電流が流れるのを防ぐために設定される）においても上昇することがある。
すなわち、スイッチング素子XD2がオンされて、負荷RL（誘導性負荷で急には電流が切れないものとする）からコンバータの構成要素である出力回路１に電流が流れ込んでいる状態のとき（スイッチング素子XD2が電流吸い込み素子となっている状態のとき）にスイッチング素子XD2をオフすると、デッドタイムにおいて負荷RLから流れ込む電流の行き場が無くなるため、電圧VS のライン(接続点P3に接続されたライン)の浮遊容量がこの電流により充電されて急速に電圧VSが立ち上がることになる。
なお、電圧VSがスイッチング素子XD1に並列接続されているダイオードDHをオンさせる電圧（高電圧電源PSの出力電圧E＋ダイオードDHの順方向電圧）まで上昇すると、このダイオードDHがオンして、負荷RLからダイオードDHを介して電源PSに電流が流れるようになる。【００２０】
ここで、デッドタイム等に起因して電圧VSが立ち上がりつつあるときにセット信号(set-2)のレベルが「H」レベルになる場合、つまり、電圧VSの立ち上がり期間とセット信号(set-2)のレベルが「H」レベルになる時点とが重なっている場合について説明する。
この場合、上記電圧VSの立ち上がりに伴って発生するdv/dtノイズによって各レベルシフトドレイン信号(setdrn-2、resdrn)が「L」レベルになっている状態、つまり、ラッチ誤動作保護回路２２が保護動作している状態でセット信号(set-2) のレベルが「H」レベルになる。このため、該ラッチ誤動作保護回路２２の保護動作期間が終了するまで（dv/dtノイズが発生している期間が終了するまで）このset信号(set-2)がラッチ回路２３に伝達されず、そのため、ハイサイドドライバ２１の出力信号HO-2が長い空白期間(tb（>ta）)をおいて立ち上がることになる。【００２１】
さらに、デッドタイム等による電圧VSの立ち上がりが終了した後にセット信号(set-3) のレベルが「H」レベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていない状態でセット信号(set-3) のレベルが「H」レベルになる。そこで、ハイサイドドライバ２１の出力信号HO-3が前記した回路２２、２３とハイサイドドライバ２１に固有の遅延時間taだけ遅れて立ち上り、同時にスイッチング素子XD1がオンする。【００２２】
上記のように、デッドタイム期間等において電圧VSが立ち上がる場合、上記空白期間tbのためにスイッチング素子XD1のオン動作が大きく遅延するので、スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスが問題となる。そのため、一刻も早くスイッチング素子XD1をオンさせることができる技術が要望されている。【００２３】
そこで、本発明の目的は、ハーフブリッジ等の回路を構成するハイサイドのスイッチング素子のdv/dtノイズを対策する回路によるオン動作の遅延を抑制することが可能なレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００２４】
上記の目的を達成するため、本発明に係るレベルシフト回路は、１次側の電圧系からの入力信号を、前記１次側の電圧系とは異なる２次側電圧系で動作する系に伝達するレベルシフト回路であって、前記２次側電圧系の高電圧側電源電圧と前記１次側電圧系の低電圧側電源電圧との間に接続された第１の抵抗および第１のスイッチ素子の直列回路と、前記２次側電圧系の高電圧側電源電圧と前記１次側電圧系の低電圧側電源電圧との間に接続された第２の抵抗および第２のスイッチ素子の直列回路と、前記２次側電圧系で動作し、前記第１の抵抗と前記第１のスイッチ素子との接続点である第１の接続点の電圧を入力するとともに、前記第２の抵抗と前記第２のスイッチ素子との接続点である第２の接続点の電圧を入力するラッチ誤動作保護回路と、前記２次側電圧系で動作し、前記ラッチ誤動作保護回路の出力が入力されるラッチ回路と、前記第１の抵抗に並列接続された第３のスイッチ素子と、前記第２の抵抗に並列接続された第４のスイッチ素子と、前記２次側電圧系で動作し、前記第１、第２の接続点の電圧が入力される論理ゲート回路と、を有する。
前記第１のスイッチ素子には、該第１のスイッチ素子をオンオフ制御する前記１次側の電圧系の信号が入力され、前記第２のスイッチ素子には、該第２のスイッチ素子をオンオフ制御する前記１次側の電圧系の信号が入力され、前記ラッチ誤動作保護回路は、前記第１、第２のスイッチ素子のいずれか一方がオンした場合に、前記第１、第２の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達し、前記第１、第２のスイッチが同時にオンした場合に、前記第１、第２の接続点の電圧に基づき決定される信号を前記ラッチ回路に伝達しないように構成され、前記論理ゲート回路は、前記第１、第２の接続点の電圧が共に前記論理ゲート回路の閾値より低い場合に前記第３、第４のスイッチ素子をオンさせるように構成される。【００２５】
このレベルシフト回路は、前記ラッチ回路の出力に応じて、前記第１の接続点と前記第２の接続点の一方の電圧を前記２次側電圧系の高電圧側電源電圧にプルアップするとともに他方を前記２次側電圧系の低電圧側電源電圧にプルダウンするフィードバック回路を更に備えることができる。【００２６】
前記フィードバック回路には、例えば、一端が前記第１の接続点に接続され他端に前記ラッチ回路の出力信号の反転信号が印加される第３の抵抗と、一端が前記第２の接続点に接続され他端に前記ラッチ回路の出力信号の非反転信号が印加される第４の抵抗とが備えられる。【００２７】
前記ラッチ誤動作保護回路は、例えば、前記第１、第２の接続点の電圧が共に前記ラッチ誤動作保護回路の閾値より低いときにその出力インピーダンスを高インピーダンスにするように構成される。【００２８】
前記ラッチ誤動作保護回路は、例えば、反転素子と、第１および第２のPチャネルMOSトランジスタが直列に接続されたPチャネルMOSトランジスタ直列回路と、第１および第２のNチャネルMOSトランジスタが直列に接続されたNチャネルMOSトランジスタ直列回路と、を有するように構成される。
この場合、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路は、前記２次側電圧系の高電圧側電源電圧と低電圧側電源電圧の間に直列接続され、前記第１の接続点が前記第１のPチャネルMOSトランジスタおよび第１のNチャネルMOSトランジスタのゲートに接続されるとともに、前記第２の接続点が前記反転素子の入力端子に接続される。そして、前記反転素子の出力端子が前記第２のPチャネルMOSトランジスタおよび前記第２のNチャネルMOSトランジスタのゲートに接続され、前記PチャネルMOSトランジスタ直列回路と前記NチャネルMOSトランジスタ直列回路の接続点が前記ラッチ回路のデータ入力端子に接続される。【００２９】
前記論理ゲート回路の閾値は、前記ラッチ誤動作保護回路の閾値以下に設定される。
また、前記ラッチ回路は、例えば入力側と出力側との間に抵抗が接続されたバッファ回路によって構成される。その場合、前記バッファ回路は、直列に接続された２つの反転素子によって構成することができる。【００３０】
本発明に係るレベルシフト回路は、前記第１の抵抗に並列に接続された第３のPチャネルMOSトランジスタと、前記第２の抵抗に並列に接続された第４のPチャネルMOSトランジスタと、をさらに有することができる。前記第３のPチャネルMOSトランジスタのゲートは、前記第２の抵抗と前記第４の抵抗の接続点に接続され、前記第４のPチャネルMOSトランジスタのゲートは、前記第１の抵抗と前記第３の抵抗の接続点に接続される。
そして、前記ラッチ回路の出力信号の反転信号が前記２次側電圧系の低電圧側電源電圧を有するとともに、前記第１のスイッチ素子および前記第３のスイッチ素子がオフしているときの前記第１の接続点の電圧が、前記２次側電圧系の高電圧側電源電圧から前記第４のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記２次側電圧系の低電圧側電源電圧に前記第１の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比が定められる。
また、前記ラッチ回路の出力信号の非反転信号が前記２次側電圧系の低電圧側電源電圧を有するとともに、前記第２のスイッチ素子および前記第４のスイッチ素子がオフしているときの前記第２の接続点の電圧が、前記２次側電圧系の高電圧側電源電圧から前記第３のPチャネルMOSトランジスタの閾値電圧を差し引いた電圧と、前記２次側電圧系の低電圧側電源電圧に前記第２の接続点電圧に対する前記ラッチ誤動作保護回路の閾値電圧を加算した電圧との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比が定められる。
【発明の効果】
【００３１】
本発明によれば、ハーフブリッジ等の回路を構成するハイサイドのスイッチング素子のデッドタイム時等におけるオン動作の遅延を抑制することができるので、上記スイッチング素子に並列接続されるダイオードによる電力ロスを低減することが可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係るにレベルシフト回路を用いたハーフブリッジ駆動回路を示す回路図である。
【図２】論理和回路の閾値の設定条件を説明する図である。
【図３】図１のレベルシフト回路の動作を説明するためのタイミングチャートである。
【図４】本発明の別の実施形態に係るにレベルシフト回路を用いたハーフブリッジ駆動回路を示す回路図である。
【図５】従来のレベルシフト回路を用いたハーフブリッジ駆動回路を示す回路図である。
【図６】レベルシフト回路におけるセット、リセット信号によるラッチ動作を説明するためのタイミングチャートである。
【図７】dv/dtノイズを説明するためのタイミングチャートである。
【図８】従来のラッチ誤動作保護回路の構成例を示す回路図である。
【図９】図５に示す従来のレベルシフト回路の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３３】
図１に本発明の一実施形態に係るレベルシフト回路を使用したハーフブリッジ駆動回路の回路図を示す。このハーフブリッジ駆動回路において、レベルシフト回路はハイサイド駆動ユニット２−１に設けられている。なお、図１においては、図５に示す従来のハーフブリッジ駆動回路の例の構成要素と共通する構成要素に同じまたは対応する符号を付して、その詳細な説明を省略する。
本実施形態に係るレベルシフト回路は、図５に示す従来例のレベルシフト回路の構成要素にＰチャネルMOSトランジスタPM1a,PM2aと、論理ゲート回路である２入力論理和回路OR1とを追加した構成を有する。
【００３４】
PチャネルMOSトランジスタPM1a,PM2a は、それぞれ前記抵抗LSR1,LSR2に並列接続されている。論理和回路OR1は、一方の入力端子が前記第１の接続点P1に、他方の入力端子が前記第２の接続点P2に、また、出力端子がPチャネルMOSトランジスタPM1a,PM2aのゲート端子にそれぞれ接続されている。この論理和回路OR1の閾値は、論理和回路OR1の閾値の設定条件を説明する図２に示すように、ラッチ誤動作保護回路２２の閾値以下に設定されている。
【００３５】
以下、図９に対応するタイミングチャートである図３を参照して本実施形態に係るレベルシフト回路の動作について説明する。
図３に示すように、セット信号(set-1)のレベルが「H」レベルになると、NチャネルMOSトランジスタHVN1がオンするので、第１の接続点P1から「L」レベルのレベルシフトドレイン信号（setdrn-1）が出力される。この場合、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働かないので、ラッチ回路２３がラッチ動作し、その結果、ハイサイドドライバ２１の出力信号HO-1が回路２２、２３とハイサイドドライバ２１に固有の遅延時間taだけ遅れて立ち上がってハイサイドのスイッチング素子XD1がオンする。
【００３６】
スイッチング素子XD1がオンすると、電圧VSの上昇に伴って発生する前記dv/dtノイズによってレベルシフトドレイン信号（resdrn）の電圧が低下する。そして、レベルシフトドレイン信号（resdrn）の電圧が論理和回路OR1の閾値以下になると、論理和回路OR1に対するもう一つのレベルシフト信号（setdrn-1）のレベルは以前から「L」レベルとなっているため、該論理和回路OR1の出力信号OR-OUTのレベルが「L」レベルとなる。これによりMOSトランジスタPM1a,PM2aがオンし、これらの各MOSトランジスタPM1a,PM2aのソース−ドレイン間のインピーダンスが低下する。このインピーダンスの低下は、レベルシフトドレイン信号(setdrn-1,resdrn)の電圧降下をキャンセルする方向に働くので、該レベルシフトドレイン信号(setdrn-1,resdrn)の電圧が上がる方向に変化する。ここで、図３は、各NチャネルMOSトランジスタHVN1，HVN2のオン抵抗をMOSトランジスタPM1a,PM2aのオン抵抗より大幅に小さくなるよう設定して、セット信号(set-1)によりNチャネルMOSトランジスタHVN1がオンしているときのレベルシフトドレイン信号(setdrn-1)が振動せず、「L」レベルのままとなる場合について示している。
【００３７】
レベルシフトドレイン信号(setdrn-1,resdrn)の電圧が上がり、そのいずれか一方が論理和回路OR1の閾値を超えると、該論理和回路OR1の出力信号OR_OUTのレベルが「H」レベルとなる。その結果、この「H」レベルの出力信号OR_OUTをゲートに入力したMOSトランジスタPM1a,PM2aが共にオフして、これらPチャネルMOSトランジスタPM1aとPM2aの各々のソース−ドレイン間のインピーダンスが大きくなるため、レベルシフトドレイン信号(setdrn-1,resdrn)の電圧が低下方向に変化する。これにより、論理和回路OR1の出力信号OR_OUTのレベルは「L」レベルとなり、PチャネルMOSトランジスタPM1a、PM2aは再びオンする。
dv/dtノイズが発生している間、これらの動作が繰り返し行われるため、論理和回路OR1の出力信号およびレベルシフトドレイン信号(setdrn-1,resdrn)は振動した波形となる。ところで、上述のように、NチャネルMOSトランジスタHVN1がオンするとレベルシフトドレイン信号(setdrn-1)の振動は停止する。
【００３８】
次に、前記デッドタイム等に起因して電圧VSが立ち上がりつつあるときにセット信号(set-2) のレベルが「H」レベルになる場合、つまり、電圧VSの立ち上がり期間とセット信号(set-2)が「H」レベルになる時点とが重なっている場合について説明する。ここで、セット信号(set-2) のレベルが「H」レベルになるまでは、２つのレベルシフトドレイン信号(setdrn-1,resdrn)は共に「L」レベルであるか、共に「H」レベルであるかのいずれかであるため、ラッチ回路２３に変化はない。すなわち、共に「L」レベルであればラッチ誤動作保護回路２２によりラッチ回路２３への入力信号がブロックされる。一方、共に「H」レベルであればラッチ回路２３の入力が負論理であるため、ラッチ回路２３は変化しない。
この場合、上記電圧VSの立ち上がりに伴うdv/dtノイズが発生しているときに、つまり、論理和回路OR1の出力信号およびレベルシフトドレイン信号(setdrn-2,resdrn)が振動した波形を示している状態下でセット信号(set-2)が「H」レベルに変化する。セット信号(set-2)が「H」レベルになると、セット側のソース接地増幅回路を構成するNチャネルMOSトランジスタHVN1がオンするのでレベルシフトドレイン信号(setdrn-2) のレベルが「L」レベルになる。これにより、レベルシフトドレイン信号(resdrn) のレベルに振動により「H」レベルになるタイミングで、dv/dtノイズによる変化が起きている場合でもラッチ誤動作保護回路２２によりブロックされることなく、セット信号(set-2)をラッチ回路２３に伝達することが可能となる。
【００３９】
かくして、本実施形態によれば、図３に示す出力信号HO-2と図９に示す出力信号HO-2の比較から明らかなように、電圧VSが立ち上りつつあるときにセット信号(set-2) のレベルが「H」レベルとなる状態における出力信号HO-2の遅延を抑制することができる。従って、スイッチング素子XD1のオン動作の遅延を抑制して該スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスを低減することが可能になる。
【００４０】
ところで、論理和回路OR1の出力信号OR-OUTが振動を開始すればどのようなタイミングでもset信号(set-2)をラッチ回路２３に伝達できるわけではない。すなわち、論理和回路OR1の出力信号値が最小値になると（完全に「L」レベルになると）、PチャネルMOSトランジスタPM1a,PM2aが完全にオンするので、MOSトランジスタHVN1,HVN2がオンしてもレベルシフトドレイン信号(setdrn-2,resdrn)が「L」レベルになりきらず、そのため、ラッチ回路２３にセット信号(set-2)が伝わらないこともあり得る。
また、上記とは逆に、論理和回路OR1の出力信号OR-OUTの値が最大値になると（完全に「H」レベルになると）、MOSトランジスタPM1a,PM2aが完全にオフすることになるが、その場合、ラッチ誤動作保護回路２２が本来のラッチ誤動作保護機能を発揮するように働くだけの状態になるので、ラッチ回路２３にセット信号(set-2)が伝達されないことになる。
従って、実際は、論理和回路OR1の出力信号OR-OUTの振動波形の遷移領域（最大値、最小値のいずれでもない領域）でセット信号(set-2)がラッチ回路２３に伝達されることになる。但し、各MOSトランジスタのオン抵抗値の設定によっては、出力信号OR-OUTの値が最小のときであっても、セット信号(set-2)をラッチ回路２３に伝達することは可能である。
【００４１】
なお、デッドタイム等による電圧VSの立ち上がりが終了した後にセット信号(set-3) のレベルが「H」レベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていない。このため、ハイサイドドライバ２１の出力信号HO-3が前記した回路２２、２３とハイサイドドライバ２１に固有の遅延時間taだけ遅れて立ち上り、同時にスイッチング素子XD1がオンする。
また、今までセット信号が「H」レベルになる場合について説明を行ってきたが、リセット信号(reset) のレベルが「H」レベルに変化されるときも同様に、ラッチ回路２３にこのリセット信号(reset)が伝達される。
【００４２】
次に、本発明の他の実施形態に係るレベルシフト回路について該レベルシフト回路を用いたハーフブリッジ駆動回路を示す回路図である図４を参照して説明する。この他の実施形態に係るレベルシフト回路は、ハーフブリッジ駆動回路を構成するハイサイド駆動ユニット２−２に設けられている。
本実施形態に係るレベルシフト回路は、PチャネルMOSトランジスタPM1,PM2、抵抗LSR1b,LSR2bおよびインバータINVを追加した点と、図示する構成のラッチ誤動作保護回路２２およびラッチ回路２３を使用する点において図１に示すレベルシフト回路と相違している。
PチャネルMOSトランジスタPM1,PM2は、それぞれ抵抗LSR1a，LSR2a（図１に示す抵抗LSR1,LSR2に対応）に並列接続され、かつそれらのゲート端子が第２及び第１の接続点P2,P1にそれぞれ接続されている。
抵抗LSR1bは、一端が第１の接続点P1に接続され、他端がインバータINVの出力端子に接続されている。また、抵抗LSR2bは、一端が第２の接続点P2に接続され、他端がラッチ回路２３の出力端子に接続されている。ラッチ回路２３の出力端子には、インバータINVの入力端子も接続されている。
上記抵抗LSR1b,LSR2b、インバータINV、PチャネルMOSトランジスタPM1,PM2は、フィードバック回路を構成している。
なお、抵抗LSR1a，LSR2aは同じ抵抗値を有し、また、抵抗LSR1b,LSR2bは同じ抵抗値を有する。
【００４３】
本実施形態におけるラッチ誤動作保護回路２２は、インバータ２２ａと、PチャネルMOSトランジスタ２２ｂ，２２ｃおよびNチャネルMOSトランジスタ２２ｄ，２２ｅの直列回路とを備えている。インバータ２２ａは、入力端子が接続点P2に接続されるとともに、出力端子がPチャネルMOSトランジスタ２２ｃのゲートおよびNチャネルMOSトランジスタ２２ｅのゲートに接続されている。PチャネルMOSトランジスタ２２ｂのゲートとNチャネルMOSトランジスタ２２ｄのゲートは接続点P1に接続され、PチャネルMOSトランジスタ２２ｃとNチャネルMOSトランジスタ２２ｄの接続点はラッチ回路２３の入力端子に接続されている。上記トランジスタ２２ｂ〜２２ｅの直列回路およびインバータ２２ａには、電源PS1の出力電圧E1が電源電圧として印加されている。
【００４４】
一方、本実施形態におけるラッチ回路２３は、セットリセット型のフリップフロップではなく、直列接続されたインバータ２３ａ，２３ｂと、インバータ２３ａの入力端子（ラッチ回路２３の入力端子）とインバータ２３ｂの出力端子（ラッチ回路２３の出力端子）との間に接続された抵抗２３ｃとから構成されている。インバータ２３ａ，２３ｂには、電源PS1の出力電圧E1が電源電圧として印加されている。
このラッチ回路２３は、入力信号、すなわちラッチ誤動作保護回路２２の出力信号のレベルが「L」レベルまたは「H」レベルであればその値を記憶して出力し、ラッチ誤動作保護回路２２の出力信号が高インピーダンスになると、高インピーダンスになる直前に記憶した値を保持・出力する機能を有する。
【００４５】
ラッチ誤動作保護回路２２は、dv/dtノイズが発生してレベルシフトドレイン信号（setdrn,resdrn）の電圧が共に「L」レベルになったときに、回路２２の出力が高インピーダンスになるように動作する。すなわち、レベルシフトドレイン信号（setdrn,resdrn）の電圧が共に「L」レベルになると、NチャネルMOSトランジスタ２２ｄとPチャネルMOSトランジスタ２２ｃが共にオフするので、その出力端子におけるインピーダンスが高インピーダンスとなる。
ラッチ誤動作保護回路２２の出力端子におけるインピーダンスが高インピーダンスなると、ラッチ回路２３が以前の状態を保持するので、dv/dtノイズの影響を免れることができる。
【００４６】
セット信号(set)およびリセット信号(reset)が共に「L」レベルであるとき、すなわち、レベルシフトドレイン信号（setdrn,resdrn）の電圧レベルが共に「H」レベルであるときには、PチャネルMOSトランジスタ２２ｂとNチャネルMOSトランジスタ２２ｅがオフするので、やはりラッチ誤動作保護回路２２の出力イピーダンスが高くなる。その結果、ラッチ回路２３が以前の状態を保持し続けることになる。
このように、本実施形態においては、dv/dtノイズが発生した際にラッチ誤動作保護回路２２の出力インピーダンスが高くなってdv/dtノイズの影響が除去される。
ラッチ誤動作保護回路２２の構成は図４に示すものに限定されるわけではない。すなわち、各レベルシフトドレイン信号（setdrn,resdrn）の電圧のレベルが「L」レベルになるとその出力インピーダンスが高くなり、それらの電圧の一方が 「L」レベルになると、それに対応するレベルの電圧を出力する構成のものであればよい。
【００４７】
次に、抵抗LSR1b,LSR2bについて説明する。
図４において、抵抗LSR1ｂ、LSR2ｂが抵抗LSR1a、LSR2aと接続されている第１の接続点P1、第２の接続点P２それぞれの側と反対の側では、抵抗LSR1ｂはインバータINVを介して、抵抗LSR2ｂは直接にラッチ回路２３の出力側に接続されている。このため、この側での抵抗LSR1ｂ、LSR2ｂの端子のレベルは、ラッチ回路２３の出力信号の論理レベルに応じて、例えば、一方のレベルが「H」レベルであれば他方のレベルは「L」レベルとなる。そこで、第１の接続点P1、第２の接続点P２のうち、接続点と反対側の端子のレベルが「H」レベルとなっている抵抗に接続されている一方の接続点をH接続点とし、接続点と反対側の端子のレベルが「L」レベルとなっている抵抗に接続されている他方の接続点をL接続点とする。
【００４８】
ここで、抵抗LSR1bの第１の接続点P1と反対側の端が「H」レベル、抵抗LSR2bの第２の接続点P２と反対側の端が「L」レベルとなっているとすると、PチャネルMOSトランジスタPM1のゲートが「L」レベルとなるので、PチャネルMOSトランジスタPM1はオンしてプルアップ抵抗として機能する。その結果、第１の接続点P1は抵抗LSR1a,LSR1BおよびPチャネルMOSトランジスタPM1によりプルアップされるのみで、プルダウンする要素はない状態となる。また、プルアップされる「H」レベルは電圧VSを基準とする電圧E1である。したがって、第１の接続点P1から出力されるレベルシフトドレイン信号（setdrn）の電圧のレベルは、電圧VSを基準とする電圧E1と等しくなる。一方、第２の接続点P2から出力されるレベルシフトドレイン信号（resdrn）の電圧の値は、電圧E1を抵抗LSR2a,LSR2bで分圧した値(=E1・RLSR2b/(RLSR2a＋RLSR2b))となる。ただし、RLSR2a、RLSR2bは、それぞれ抵抗LSR2a、LSR2bの抵抗値である。このとき、この分圧値のレベルがラッチ誤動作保護回路２２にとって「H」レベルであるように、すなわち信号（resdrn）の電圧に対するラッチ誤動作保護回路２２の閾値電圧となるインバータ２２ａの閾値電圧より高くなるよう抵抗LSR2a, LSR2bの分圧比をあらかじめ定めておく。
【００４９】
抵抗LSR1bの第１の接続点P1と反対側の端のレベルが「L」レベル、抵抗LSR2bの第２の接続点P2と反対側の端のレベルが「H」レベルとなっている場合についても、電圧E1の抵抗LSR1a,LSR1bによる分圧電圧のレベルがラッチ誤動作保護回路２２にとって「H」レベルであるよう抵抗LSR1a,LSR1bによる分圧比をあらかじめ定めておく。すなわち、第１の接続点P1から出力されるレベルシフトドレイン信号（setdrn）の電圧、つまり電圧E1を抵抗LSR1a,LSR1bで分圧した電圧値(=E1・RLSR1b/(RLSR1a+ RLSR1b)が、ただし、RLSR1a、 RLSR1bは、それぞれ抵抗LSR1a、LSR1bの抵抗値であり、ラッチ誤動作保護回路２２のMOSトランジスタ22b，22dで構成されるインバータの閾値電圧、すなわち信号（setdrn）の電圧に対するラッチ誤動作保護回路２２の閾値電圧より高くなるようにしておく。
抵抗LSR1a,LSR1bの分圧比および抵抗LSR2a,LSR2bの分圧比をこのように定めておくことにより、「ハイサイド駆動ユニット２−２への入力信号(set，reset)の端子の一方のみに「L」レベルの入力信号が入力されているときに、ラッチ誤動作保護回路２２が入力信号をブロックしない」ということが保証される。
【００５０】
次に、抵抗LSR1b,LSR2b、インバータINVおよびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路について説明する。
抵抗LSR1a，LSR2aの抵抗値が等しく、抵抗LSR1b，LSR2bの抵抗値が等しいものとし、かつ、PチャネルMOSトランジスタPM1,PM2のオン抵抗を一旦無視すると、ゲートが上記のH接続点（第１、第２の接続点P1,P2のうちの「H」レベルの接続点）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧はゼロである。また、ゲートがL接続点（接続点P1,P2のうちの「L」レベルの接続点）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧は、E１・Ra/(Ra+Rb)となる。なお、Raは抵抗LSR1a，LSR2aのいずれかの抵抗値であり、Rbは抵抗LSR1b,LSR2bのいずれかの抵抗値である。
【００５１】
上記ゲート・ソース間電圧E１・Ra/(Ra+Rb)の値は、PチャネルMOSトランジスタPM1,PM2の閾値電圧よりやや大きい値に設定される。これにより、ゲートがL接続点に接続されているMOSトランジスタは、有限のオン抵抗Ronをもち、このオン抵抗Ronを有するMOSトランジスタが抵抗LSR1aもしくはLSR2aに並列接続される構成となる。例えば、E1をE1＝15Ｖ、PチャネルMOSトランジスタPM1,PM2の各閾値電圧を2.5Ｖ（この電圧は、VSを基準にすると12.5V=15V-2.5Vとなる)、RLSR1a= RLSR2a=Ra=10kΩ、RLSR1b=RLSR2b=Rb=45kΩとすると、上記ゲート・ソース間電圧が閾値電圧より0.2Vだけ大きいE1・Ra/(Ra+Rb)=2.7V(この電圧は、VSを基準にすると12.3V=15V-2.7Vとなる)となる。
【００５２】
このように、本実施形態では、ゲートがL接続点に接続されているPチャネルMOSトランジスタ(PチャネルMOSトランジスタPM1,PM2のいずれかであり、そのドレイン端子はH接続点に接続されている。)のゲート・ソース間電圧E1・Ra/(Ra+Rb)の値がこのPチャネルMOSトランジスタPM1,PM2の閾値電圧に近い値となるように設定されるので、上記オン抵抗Ronの値がゼロでない有限の値となる。
従って、H接続点に接続されているNチャネルMOSトランジスタHVN1もしくはHVN2がオンしても、電圧Vbにある箇所と接地電圧にある箇所の間に貫通電流が流れることが防止される。
【００５３】
PチャネルMOSトランジスタPM1と抵抗LSR1aの並列接続とPチャネルMOSトランジスタPM２と抵抗LSR２aの並列接続とのうち、ゲートがL接続点（接続点P1,P2のうちの「L」レベルの接続点）に接続され、上記オン抵抗Ronを有するPチャネルMOSトランジスタを有する並列接続は、H接続点（接続点P1,P2のうちの「H」レベルの接続点）と電位Vｂが印加された電源ラインL1との間に接続されるので、H接続点とラインL1間の合成抵抗値が図１に示す実施形態におけるH接続点と電源ラインL1間の合成抵抗値よりも小さくなる。一方、Ｌ接続点には上記オン抵抗Ronが関係しないことになる。
前記したように、NチャネルMOSトランジスタHVN1,HVN2のソース・ドレイン間には、寄生容量Cds1,Cds2が存在するので、上記オン抵抗RonはH接続点に対する時定数とL接続点に対する時定数とに相違をもたらし、前者の時定数を後者の時定数よりも小さくさせる。
【００５４】
この結果、dv/dtノイズによってH接続点とＬ接続点の電圧が変化する場合、H接続点の電圧がＬ接続点の電圧よりも速く変化する。したがって、H接続点とL接続点両者の電圧がともに立ち上がるとき、H接続点の電圧がラッチ誤動作保護回路２２のインバータの閾値電圧（インバータ２２ａおよびMOSトランジスタ２２ｂ，２２ｄで構成されるインバータの閾値電圧）に到達する時間と、L接続点の電圧が同閾値電圧に到達する時間とに大きな差が生じる。ラッチ回路２３は、この時間差によって結果的に元の値を保つようにセットもしくはリセットされる。それゆえ本実施形態によれば、dv/dtノイズに対する誤動作防止をより確実にすることができる。
【００５５】
以上のように、抵抗LSR1b,LSR2b、インバータINVおよびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路は、ラッチ回路２３の出力信号に応じて、第１の接続点P1と第２の接続点P2の一方の電圧を２次側電圧系の高電圧側電源電圧にプルアップするとともに他方の電圧を２次側電圧系の低電圧側電源電圧にプルダウンし、それによって、dv/dtノイズに対する誤動作防止をより確実にする。
なお、本実施形態のレベルシフト回路においても、図１に示すレベルシフト回路と同様に、スイッチング素子XD1のオン動作の遅延を抑制してダイオードDHによる電力ロスを低減するという効果が得られる。
【００５６】
上記においては、インバータ２２ａの閾値電圧とMOSトランジスタ２２ｂ，２２ｄで構成されるインバータの閾値電圧が同一であるとしたが、これは説明の簡単化のためであり、同一である必要はない。
また、本実施形態においても、ラッチ誤動作保護回路２２として図８に示した構成のものを使用し、これに組み合わせるラッチ回路２３としてセットリセット式のフリップフロップを使用することができる。
また、論理和回路OR1は上述の動作を実現する回路（論理ゲート回路）であればよく、単純な論理和回路（ORゲート回路）に限定するものではない。
【符号の説明】
【００５７】
１  出力回路
２，２-１,２-２  ハイサイド駆動ユニット
３  ローサイド駆動ユニット
２１  ハイサイドドライバ
２２  ラッチ誤動作保護回路
２２ａ  インバータ
２２ｂ，２２ｃ  PチャネルMOSトランジスタ
２２ｄ，２２ｅ  NチャネルMOSトランジスタ
２３  ラッチ回路
２３ａ，２３ｂ  インバータ
２３ｃ  抵抗
３１  ローサイドドライバ
Cds1，Cds2  寄生容量
D1,D2,DH,DL  ダイオード
PS1,PS2  電源
PM1,PM2,PM1a,PM2a  PチャネルMOSトランジスタ
LSR1,LSR2,LSR1a,LSR2a,LSR1b,LSR2b  抵抗
HVN1,HVN2  NチャネルMOSトランジスタ
INV  インバータ
OR1  論理ゲート回路（論理和回路）
RL  負荷
XD1, XD2  スイッチング素子
【図１】
2012043750.tif 000003
【図２】
2012043750.tif 000004
【図３】
2012043750.tif 000005
【図４】
2012043750.tif 000006
【図５】
2012043750.tif 000007
【図６】
2012043750.tif 000008
【図７】
2012043750.tif 000009
【図８】
2012043750.tif 000010
【図９】
2012043750.tif 000011
【国際調査報告】
2012043750.tif 000012
2012043750.tif 000013