(57)【要約】  ＢＬＤＤ構造を高耐圧化させ、ホットキャリア劣化を充分に抑制できるドレイン領域を有し、高いＥＳＤ耐性を実現できる半導体装置、半導体装置の製造方法を提供する。半導体基板内に形成されるソース領域及びドレイン領域と、このソース領域及びドレイン領域との間に形成されるチャネル領域と、を有するＭＯＳトランジスタを備える半導体装置を形成する。このとき、チャネル領域に注入されたＰ型不純物から放出されて電気伝導に寄与する正孔の濃度は、ソース領域に近い側よりもドレイン領域に近い側で低く、ドレイン領域は、Ｎ型の不純物が注入されたドリフト領域を含み、ドリフト領域が、半導体基板の表面近傍を除き、ドレイン領域からチャネル領域側に延出するように構成する。
2012120899.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成されるソース領域及びドレイン領域と、当該ソース領域及びドレイン領域との間に形成されるチャネル領域と、を有するＭＯＳトランジスタを備える半導体装置であって、
前記チャネル領域に注入された、第１の極性を有する第１の不純物から放出され、前記チャネル領域において電気伝導に寄与する荷電粒子の濃度は、前記ソース領域に近い側よりも前記ドレイン領域に近い側で低く、
前記ドレイン領域は、
第２の極性を有する第２の不純物が注入されたドリフト領域を含み、
前記ドリフト領域は、
前記半導体基板の表面近傍を除き、前記ドレイン領域から前記チャネル領域側に延出することを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタのドレイン耐圧より低い他のＭＯＳトランジスタをさらに備え、
前記ドリフト領域に全体が包含され、第２の極性の濃度が前記ドリフト領域よりも高い高濃度領域と、
前記第２の極性の不純物濃度が前記ドリフト領域よりも高く、かつ、前記高濃度領域よりも低い中濃度領域と、
を含み、
前記中濃度領域は、前記高濃度領域の少なくとも一部を包含していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記中濃度領域は、前記他のＭＯＳトランジスタのソース領域とドレイン領域の中濃度領域と同時に形成され、
前記高濃度領域は、前記他のＭＯＳトランジスタのソース領域とドレイン領域の高濃度領域と同時に形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板内にソース領域及びドレイン領域を有するＭＯＳトランジスタを備える半導体装置の製造方法であって、
前記半導体基板に第１の極性を有する第１の不純物を注入し、前記半導体基板の表面に第１の極性を有する第１の不純物拡散領域を形成する工程と、
前記第１の不純物拡散領域の上にゲート電極を形成する工程と、
前記ドレイン領域及び当該ドレイン領域に隣接する前記ゲート電極の上面の一部を介して、第２の極性を有する第２の不純物を注入する工程と、
前記ゲート電極について、その下方であって、かつ、前記ドレイン領域の側の端部に、前記第１の不純物拡散領域よりも前記第１の不純物から放出されて電気伝導に寄与する荷電粒子の濃度が低い第２の不純物拡散領域を形成する工程と、
前記第２の不純物拡散領域の下部に、チャネル領域の側に延出する第２の極性を有するドリフト領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ドリフト領域に、前記第２の不純物を注入し、不純物濃度が第１の不純物拡散領域よりも高い中濃度領域を形成する工程と、
前記中濃度領域に前記第２の不純物を注入し、不純物濃度が前記中濃度領域よりも高い、高濃度領域を形成する工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記中濃度領域を形成する工程においては、前記ＭＯＳトランジスタのドレイン耐圧より低い他のＭＯＳトランジスタのソース領域とドレイン領域の中濃度領域を同時に形成し、
前記高濃度領域を形成する工程においては、前記他のＭＯＳトランジスタのソース領域とドレイン領域の高濃度領域を同時に形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホットキャリア劣化の抑止及びＥＳＤからの保護に着目した半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の入出力端子には、端子電極（以下、ＰＡＤと記す）から印加される静電放電（以下、ＥＳＤ（Electrostatic Discharge）と記す）から内部回路を保護するための保護素子（以下、ＥＳＤ保護素子と記す）が必要になる。
図５は、従来の半導体集積回路のＥＳＤ保護素子を例示した図である。図５に示した構成は、ＭＯＳトランジスタのソース１、バルク２、ドレイン３をバイポーラトランジスタとして動作させることにより、内部回路に用いるＭＯＳトランジスタをＥＳＤ保護素子としても利用するものである。なお、図中に符号４を付して示したのはＭＯＳトランジスタのゲートである。【０００３】
回路素子として用いられるＭＯＳトランジスタをＥＳＤ保護素子として用いれば、ＥＳＤ保護専用の素子を形成する必要がなくなって半導体集積回路の製造プロセスが短工程化できる。
さらに、出力段のＭＯＳトランジスタとしてドレインが直接ＰＡＤに繋がるケースは、ＭＯＳトランジスタ自体にＥＳＤ耐性があれば、そのＭＯＳトランジスタが保護素子としても機能して、別途ＥＳＤ保護素子を配置する必要がない。このため、ＭＯＳトランジスタとＥＳＤ保護素子とを兼用することは、チップ面積の利用効率の観点からも望ましい。特に、出力段のＭＯＳトランジスタとして用いることの多い、高耐圧ＭＯＳトランジスタでは大きな利点となる。【０００４】
一方、ＭＯＳトランジスタには、回路動作の観点から微細化、高耐圧化が要求される。近年のように微細化、高耐圧化されたＭＯＳトランジスタのＥＳＤ耐性は著しく低下し、ＥＳＤ保護素子としては成り立たなくなってきている。このような傾向は、特に、発熱量の大きい高耐圧ＭＯＳトランジスタで顕著であり、１５Ｖ以上のドレイン耐圧が求められる半導体集積回路では、ＥＳＤ保護専用の素子を別途形成することが主流になっている。【０００５】
ドレイン耐圧の高いＭＯＳトランジスタを、回路素子としてもＥＳＤ保護素子としても機能させるのが困難な理由の一つに、ＮＭＯＳトランジスタのホットキャリア劣化が挙げられる。高耐圧のＮＭＯＳトランジスタではドレイン耐圧やホットキャリア寿命を確保するためにドレイン領域３内に低濃度のドリフト領域６を設けて、ドレイン電界を緩和する必要がある。図６は、ドリフト領域６とドレイン領域３との関係を示す図である。なお、図中に符号５を付して示したのは、ドリフト領域６よりも高濃度の高濃度領域である。【０００６】
低濃度のドリフト領域６では、ＭＯＳトランジスタがバイポーラ動作に入った時にカーク効果（ベースプッシュアウト効果）が起こりやすく、ＥＳＤが発生したときに高濃度領域５との境界部で電界集中による熱破壊が起きやすい。カーク効果を抑制するためには、ドリフト領域６全体の不純物濃度を出来るだけ濃く形成し、かつ、図７に示すように、ドレイン領域３内にドリフト領域６の不純物濃度と高濃度領域５の不純物濃度の中間の不純物濃度を有する中濃度領域７を形成して、ドレイン領域３内の濃度勾配を緩やかにする事が必要となる。【０００７】
しかしながら、ドリフト領域６を高濃度化することはホットキャリア寿命を短くすることに繋がり、ここでホットキャリア寿命とＥＳＤ耐性のトレードオフが発生する。このトレードオフ関係は、ゲート絶縁膜が薄い場合により顕著になる。高いドレイン耐圧が必要なＭＯＳトランジスタであっても、ゲート電極についてはそれほど高い電圧が必要とされないケースがあり、その場合、ＭＯＳトランジスタのオン抵抗を下げるためにゲート絶縁膜を薄く（例えばＳｉＯ２：１２ｎｍ程度）形成することが求められる。ゲート絶縁膜を薄く形成する場合、ＭＯＳトランジスタの閾値を制御するためにチャネル領域に閾値制御用の不純物を比較的高濃度に注入することが必要になる。【０００８】
ただし、チャネル領域の不純物濃度を高濃度にすると、チャネル領域とドレイン領域とでは不純物が反対の導電型であることから、図８に示すように、高不純物濃度のチャネル領域８とドレイン領域６とが隣接する境界部（ＰＮ接合部）において不純物の濃度勾配が極度に大きくなる。不純物濃度勾配が急峻化すると、電子の加速が促進されてインパクトイオンの発生が顕著になり、ホットキャリア劣化が激しくなる。このため、高いドレイン耐圧を持つＮＭＯＳトランジスタでも、特にゲート絶縁膜が薄い場合にはＥＳＤ耐性とホットキャリア寿命を両立させることがより難しくなる。【０００９】
以上のように、１５Ｖ以上のドレイン耐圧を持つＮＭＯＳトランジスタを回路素子としてもＥＳＤ保護素子としても機能させるためには、ホットキャリアによる特性劣化を最小限に抑えるドレイン構造を作り、可能な限り高濃度のドリフト領域を形成することが必要となる。【００１０】
特許文献１には、ホットキャリア劣化を低減させる方法として、ＢＬＤＤ構造（拡散層の下にさらに低濃度の拡散層を設けた構造）のＭＯＳトランジスタが挙げられている。特許文献１に記載された発明は、ＭＯＳトランジスタ動作時において、ドレイン電流を基板表面から迂回させて流すことで、ホットキャリアの発生位置を基板表面から遠ざけ、発生したホットキャリアがゲート絶縁膜やサイドウォールへ注入されるのを抑制することを目的としている。【００１１】
また、ホットキャリア劣化を低減するための別の方法としては、ゲート電極下部のチャネル領域の不純物濃度を、ソース側よりもドレイン側で低濃度にする方法がある。こうすることで、ドレイン領域を形成するＰＮ接合部における電界が緩和され、インパクトイオン化を抑えることができる。この方法は例えば特許文献２に記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開昭６２−２９３７７４号公報
【特許文献２】特開２００９−２４５９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＢＬＤＤ構造はドレイン耐圧が１０Ｖ程度のトランジスタに用いられる構造であり、１５Ｖ以上のドレイン耐圧を持ったＭＯＳトランジスタには、そのまま適用することができない。
また、ＢＬＤＤ構造を単純に高耐圧化しただけでは、ゲート絶縁膜が薄い（ＳｉＯ２：１２ｎｍ程度）高耐圧ＭＯＳトランジスタで十分なＥＳＤ耐性が得られるまでドリフト領域を高濃度化した場合に、ホットキャリア劣化に対して十分な対策とはならない。【００１４】
以上、説明したように、従来のＢＬＤＤ構造では、ＥＳＤ耐性とホットキャリア寿命のトレードオフが最も厳しいとされる、ゲート絶縁膜が薄い（ＳｉＯ２：１２ｎｍ程度）高耐圧ＭＯＳトランジスタの場合には、十分なＥＳＤ耐性とホットキャリア寿命を同時に実現することができなかった。
また、特許文献２に記載された方法でも、ある程度のホットキャリア劣化を抑制することはできるが、記載された製造方法ではＢＬＤＤ構造の様に電流を迂回させる効果までもたらす事ができない。よってこの構造でも十分なＥＳＤ耐性とホットキャリア寿命を同時に実現することができなかった。【００１５】
本発明は、以上の点に鑑みてなされたものであり、１５Ｖ以上のドレイン耐圧を確保したまま、ＢＬＤＤ構造の様に電流を迂回させる効果を持たせ、かつ、ドレインを形成するＰＮ接合部の電界を緩やかにできる半導体装置及び半導体装置の製造方法を提供することを目的とする。本技術の適用により、ホットキャリア劣化を充分に抑制しながら、高いＥＳＤ耐性を実現することが可能となる。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の一態様の半導体装置は、半導体基板（例えば図１に示した半導体基板１）内に形成されるソース領域（例えば図１に示したソース領域Ｓ）及びドレイン領域（例えば図１に示したドレイン領域Ｄ）と、ソース領域及びドレイン領域との間に形成されるチャネル領域（例えば図１に示したチャネル領域Ｃ）と、を有するＭＯＳトランジスタを備える半導体装置であって、チャネル領域に注入された、第１の極性を有する第１の不純物から放出され、前記チャネル領域において電気伝導に寄与する荷電粒子（例えばＰ型不純物から放出された正孔）の濃度は、ソース領域に近い側よりもドレイン領域に近い側で低く、ドレイン領域は、第２の極性を有する第２の不純物（例えばＮ型不純物）が注入されたドリフト領域（例えば図１に示したドリフト領域１０５）を含み、ドリフト領域は、半導体基板の表面近傍を除き、ドレイン領域からチャネル領域側に延出することを特徴とする。【００１７】
上記態様において、本発明の半導体装置は、ＭＯＳトランジスタのドレイン耐圧より低い他のＭＯＳトランジスタ（例えば図３−３に示した低耐圧ＭＯＳトランジスタ）をさらに備え、ドリフト領域に全体が包含され、第２の極性の濃度がドリフト領域よりも高い高濃度領域（例えば図３−３（ａ）に示した高濃度領域１０３）と、記第２の極性の不純物濃度がドリフト領域よりも高く、かつ、高濃度領域よりも低い中濃度領域（例えば図３−３（ａ）に示した中濃度領域１０４）と、含み、中濃度領域は、高濃度領域の少なくとも一部を包含するようにしてもよい。【００１８】
上記態様において、本発明の半導体装置は、中濃度領域が、他のＭＯＳトランジスタのソース領域とドレイン領域の中濃度領域と同時に形成され、高濃度領域は、他のＭＯＳトランジスタのソース領域とドレイン領域の高濃度領域と同時に形成することができる。【００１９】
本発明の一態様の半導体装置の製造方法は、半導体基板内にソース領域及びドレイン領域を有するＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板に第１の極性を有する第１の不純物を注入し、半導体基板の表面に第１の極性を有する第１の不純物拡散領域を形成する工程と、第１の不純物拡散領域の上にゲート電極を形成する工程と、ドレイン領域及びこのドレイン領域に隣接するゲート電極の上面の一部を介して、第２の極性を有する第２の不純物を注入する工程と、ゲート電極について、その下方であって、かつ、ドレイン領域の側の端部に、第１の不純物拡散領域よりも第１の不純物から放出されて電気伝導に寄与する荷電粒子の濃度が低い第２の不純物拡散領域を形成する工程と、第２の不純物拡散領域の下部に、チャネル領域の側に延出する第２の極性を有するドリフト領域を形成する工程と、を含むことを特徴とする。【００２０】
上記態様において、本発明の半導体装置の製造方法は、ドリフト領域に、第２の不純物を注入し、不純物濃度が第１の不純物拡散領域よりも高い中濃度領域を形成する工程と、中濃度領域に第２の不純物を注入し、不純物濃度が中濃度領域よりも高い、高濃度領域を形成する工程と、を含むようにしてもよい。
上記態様において、本発明の半導体装置の製造方法は、中濃度領域を形成する工程においては、ＭＯＳトランジスタのドレイン耐圧より低い他のＭＯＳトランジスタのソース領域とドレイン領域の中濃度領域（例えば図３−３（ｂ）に示したソース／ドレイン３１４）を同時に形成し、高濃度領域を形成する工程においては、他のＭＯＳトランジスタのソース領域とドレイン領域の高濃度領域（例えば図３−３（ｂ）に示したソース／ドレイン３１３）を同時に形成するようにしてもよい。
【発明の効果】
【００２１】
本発明によれば、チャネル領域の極性の濃度がソース領域側よりもドレイン領域側で低くなっているので、ドレイン端部におけるホットキャリアの発生を抑えることができる。また、ドリフト領域が半導体基板の表面近傍を除き、ドレイン領域からチャネル領域側に延出しているため、ドレイン領域近傍で電流が基板表面を迂回した経路を流れることで、ホットキャリアの発生位置が基板表面から遠ざかり、発生したホットキャリアがゲート絶縁膜やサイドウォールに飛び込むことを防ぐ事ができる。【００２２】
ホットキャリア劣化の抑制はドリフト領域を高濃度化することを可能にするため、本発明によれば、ドレイン耐圧が１５Ｖ以上の高耐圧ＭＯＳトランジスタにおいてもＥＳＤ耐性とホットキャリア寿命の条件を充足する半導体装置及び半導体装置の製造方法を提供することができる。
また、本発明によれば、ドリフト領域に全体が包含され、不純物濃度がドリフト領域よりも高く、かつ、高濃度領域よりも低い中濃度領域含むので、ＥＳＤ発生時のカーク効果をより効果的に抑制することができる。【００２３】
また、本発明の半導体装置の製造方法によれば、低濃度層を形成する工程において第１極性の不純物がゲート電極の端部下に注入されてゲート電極下の第２極性の濃度を低下させるので、新たにマスク工程を追加することなくチャネル領域中に第２極性の濃度が低い部位を形成することができる。
また、本発明の半導体装置の製造方法によれば、本発明の半導体装置と他のＬＤＤ型のＭＯＳトランジスタとを同一基板上に形成する場合、中濃度領域と高濃度領域とを、ＬＤＤ構造のうちの低濃度のソースドレイン、高濃度のソースドレインと同じイオン注入において形成することができる。
このような本発明によれば、想像工程数の増加を抑え、より簡易に本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態の半導体装置を説明するための断面図である。
【図２】図１に示した高耐圧ＭＯＳトランジスタの動作時の電流経路をシミュレーションによって求めた結果を示した図である。
【図３−１】図１に示した高耐圧ＭＯＳトランジスタの製造方法を説明するための図である。
【図３−２】図３−１に示した高耐圧ＭＯＳトランジスタの製造工程に続いて実行される高耐圧ＭＯＳトランジスタの製造工程を説明するための図である。
【図３−３】図３−２に示した高耐圧ＭＯＳトランジスタの製造工程に続いて実行される高耐圧ＭＯＳトランジスタの製造工程を説明するための図である。
【図４】本発明の一実施形態の高耐圧ＭＯＳトランジスタのＴＬＰ評価結果である。
【図５】従来の半導体集積回路のＥＳＤ保護素子を例示した図である。
【図６】高耐圧ＭＯＳトランジスタのドリフト領域とドレイン領域との関係を示す図である。
【図７】ドレイン領域内の濃度勾配を緩やかにした例を示した図である。
【図８】図５に示したＭＯＳトランジスタにおいて、チャネル領域とドレイン領域とが隣接する境界部における不純物の濃度勾配が極度に大きくなることを説明するための図である。
【発明を実施するための形態】
【００２５】
以下、本発明の半導体装置及び半導体装置の製造方法の一実施形態について説明する。なお、本実施形態は、薄いゲート絶縁膜を用いた高耐圧ＭＯＳトランジスタにおいて十分なＥＳＤ耐性確保するためには、ＢＬＤＤ構造以上にホットキャリア劣化を抑えるドレイン構造を作り、また、カーク効果を抑制するために可能な限り高濃度のドリフト領域を形成すればよいことに着目してなされたものである。
【００２６】
［半導体装置］
図１は、本実施形態の半導体装置を説明するための断面図である。図示した半導体装置（以下、高耐圧ＭＯＳトランジスタと記す）は、本実施形態の半導体装置をゲート絶縁膜の薄い（ＳｉＯ２：１２ｎｍ程度）高耐圧のＭＯＳトランジスタに適用したものである。
図１に示した構成では、半導体基板１にＰウェル１０６が形成されていて、高耐圧ＭＯＳトランジスタはＮチャネルのＭＯＳトランジスタとなる。チャネル領域Ｃ上にはゲート絶縁膜を介してゲート電極１０１が形成されていて、ゲート電極１０１の側面にはスペーサ１０２が形成されていて、高耐圧ＭＯＳトランジスタのソース領域Ｓ側はＬＤＤ（Lightly Doped Drain）構造になっている。
【００２７】
本実施形態の高耐圧ＭＯＳトランジスタは、半導体基板１内に形成されるソース領域Ｓ及びドレイン領域Ｄと、ソース領域とドレイン領域との間に形成されるチャネル領域Ｃと、を備えるＭＯＳトランジスタである。そして、ドレイン領域Ｄは、Ｎ型の不純物が注入されたドリフト領域１０５と、ドリフト領域１０５に全体が包含され、ドリフト領域１０５よりもＮ型の不純物濃度が高い高濃度領域１０３と、を含んでいる。
【００２８】
また、ドリフト領域１０５は、半導体基板１の表面近傍を除き、ドレイン領域Ｄからチャネル領域Ｃ側に延出している。半導体基板１の表面近傍とは、基板最表面から０．１μｍ程度の深さにある範囲とする。
また、チャネル領域Ｃにおける、Ｐ型の不純物から放出されてチャネル領域Ｃにおける電気伝導に寄与する正孔の濃度（以下、本明細書では「Ｐ型濃度」とも記す）は、ソース領域Ｓに近い側よりもドレイン領域Ｄに近い側で低くなっている。チャネル領域Ｃのうち、Ｐ型濃度が相対的に高い領域を高濃度チャネル領域１０８、Ｐ型濃度が相対的に低い領域を低濃度チャネル領域１０７として図中に示す。
【００２９】
また、図１に示した半導体装置は、ドリフト領域１０５に全体が包含され、Ｎ型不純物濃度がドリフト領域１０５よりも高く、かつ、高濃度領域１０３よりも低い中濃度領域１０４をさらに含んでいる。中濃度領域１０４は、高濃度領域１０３の少なくとも一部を包含している。
図１に示したように、ドリフト領域１０５が高濃度領域１０３全体を包含し、ドリフト領域１０５が半導体基板の表面近傍を除き、ドレイン領域からチャネル領域Ｃ側に延出する構造によれば、ＢＬＤＤ構造のように、動作時の電流が基板表面を迂回して流れるようにすることができる。ただし、ＢＬＤＤ構造とは異なり、ドリフト領域１０５が高濃度領域１０３を完全に覆った構造とすることにより、一般的なＢＬＤＤ構造よりも高耐圧化を図ることができる。
【００３０】
また、ドレイン側でチャネル領域ＣのＰ型濃度をソース側よりも低くする構成によれば、チャネル領域Ｃとドリフト領域１０５とのＰＮ接合部の電界を低減できるため、発生するホットキャリアの量を一般的なＢＬＤＤ構造よりも低減することができる。
このような本実施形態によれば、比較的高濃度のＮ型ドリフト領域を形成することが可能になり、ＥＳＤ発生時のカーク効果を抑制することができる。
【００３１】
さらに、中濃度領域１０４が高濃度領域１０３の少なくとも一部を包含する構成によれば、カーク効果をより効果的に抑えることができる。特に、図１に示した構成では、中濃度領域１０４が高濃度領域１０３の半導体基板１表面に近い領域だけを覆っている。このような構成は、最もカーク効果が起こりやすい場所である半導体基板の表面付近をドリフト領域／中濃度領域／高濃度領域の三重構造にしたものである。ただし、中濃度領域１０４を、高濃度領域１０３全体を覆うように形成してもよく、このようにした場合には、カーク効果をより抑制することができる。
【００３２】
以上説明したドレイン領域ＤのＮ型不純物の濃度は、以下のとおりである。
ドリフト領域：１×１０17〜５×１０17ｃｍ-3程度、
中濃度領域：３×１０17〜１×１０18ｃｍ-3程度
高濃度領域：１×１０20〜１×１０21ｃｍ-3程度
【００３３】
また、本実施形態では、Ｎ型不純物によるカウンタードープによって、チャネル領域に注入されている比較的高濃度のＰ型極性の濃度を低減することで低濃度チャネル領域１０７を形成することができる。カウンタードープはドリフト領域１０５を形成するためのイオン注入工程を利用して行うことができる。このため、本実施形態は、低濃度チャネル領域１０７の形成に新たなプロセスの工程を追加する必要がない。なお、低濃度チャネル領域１０７形成のプロセスについては後に詳述する。
【００３４】
図２は、図１に示した高耐圧ＭＯＳトランジスタの動作時の電流経路をシミュレーションによって求めた結果を示した図である。図２によれば、電流Ｉが、ゲート電極のドレイン側端部の直下で半導体基板表面を迂回してドレインからチャネルに流れ込むことが分かる。すなわち、本実施形態は、以上の構成により、ＥＳＤ耐性を高めることと、必要なホットキャリア寿命を満たすことを両立させた高耐圧ＭＯＳトランジスタが実現できる。
なお、本実施形態の半導体装置は、例えばＳＳＲＭ（Scanning Spreading Resistance Microscopy）、ＳＣＭ（Scanning Capacitance Microscopy）、ＳＩＭＳ（Secondary Ion Mass Spectrometry）等の解析により、その濃度分布やドレイン形状を測定することができる。
【００３５】
［半導体装置の製造方法］
次に、本実施形態の半導体装置の製造方法を説明する。図３−１、３−２、３−３は、図１に示した高耐圧ＭＯＳトランジスタの製造方法を説明するための図である。高耐圧ＭＯＳトランジスタは、低耐圧ＭＯＳトランジスタと共に集積回路を構成することも多い。このため、本実施形態では、一つの基板上で本実施形態の高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを製造する例を挙げて高耐圧ＭＯＳトランジスタの製造方法を説明する。
【００３６】
図３−１（ａ）に示したように、本実施形態では、先ず、基板に例えばホウ素等のＰ型のイオンを注入してＰウェル１０６ａ、１０６ｂを形成する。Ｐウェル１０６ａは高耐圧ＭＯＳトランジスタ用、Ｐウェル１０６ｂは低耐圧ＭＯＳトランジスタ用のウェル層であり、両者の濃度はＭＯＳトランジスタの動作条件等に応じて同じ濃度であってもよいし、異なるものであってもよい。
【００３７】
Ｐウェル１０６ａ、１０６ｂの形成後もしくは前に、基板表面にＬＯＣＯＳ（LOCal Oxidation of Silicon）３０１を形成することによって素子分離がされ、高耐圧ＭＯＳトランジスタが形成される領域Ａと、低耐圧ＭＯＳトランジスタが形成される領域Ｂとが形成される。領域Ａ、領域Ｂ表面を含むチャネル領域は、Ｐウェル領域１０６ａ、１０６ｂよりも高濃度のＰ型領域となっている。チャネル領域の不純物濃度は、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタに適切な閾値に合わせて決定される。
【００３８】
領域Ａ、領域Ｂの全面にＮ型ポリシリコン層３０２が形成される。Ｎ型ポリシリコン層３０２は、後に行われるドリフト領域への不純物（イオン）注入において、イオンの一部がＮ型ポリシリコン層３０２を突き抜ける厚さに調整しておく必要がある。本実施形態では、例えば膜厚３５０ｎｍのＮ型ポリシリコン層を用いるものとした。しかし、Ｎ型ポリシリコン層３０２の厚さは、イオン注入のエネルギーや、図１に示したチャネル領域Ｃ、低濃度チャネル領域１０７の不純物濃度によって適宜決定される。
【００３９】
なお、Ｎ型ポリシリコン層３０２が形成される直前に、領域Ａ、領域Ｂにはゲート絶縁膜が形成されている。本実施形態のゲート絶縁膜は、約１２ｎｍの薄い酸化膜である。
次に、本実施形態では、Ｎ型ポリシリコン層３０２上に塗布されたレジストを露光してレジストパターンを形成し、レジストパターン上からエッチングすることによって図３−１（ｂ）に示すゲート電極１０１、３０３を形成する。
【００４０】
次に、本実施形態では、ゲート電極１０１の少なくとも一方の側に、Ｎ型の不純物を注入して不純物濃度が比較的低いドリフト領域を形成する。本実施形態では、ドリフト領域の不純物濃度を以降濃度ＣDと記す。本実施形態では、ドリフト領域形成のイオン注入に、リン（Ｐ）イオンを用いるものとする。
図３−１（ｃ）に示すように、ドリフト領域１０５を形成するイオン注入は、領域Ｂと領域Ａの一部をレジストパターン３０４でカバーして行われる。このため、本実施形態では、高耐圧ＭＯＳトランジスタのドレインの側にだけドリフト領域が形成される。
【００４１】
このとき、本実施形態では、チャネル領域Ｃ（基板表面）が比較的高濃度のＰ型になっていることを利用し、基板の最表面（表面から０．１ｕｍ程度）は高濃度のＰ型を維持させたまま、最表面よりも深い部位だけがＮ型化するようにイオン注入を行う。なお、このイオン注入では、イオン注入のドーズ量、加速エネルギー、注入角度を適正に調整し、Ｐイオンがゲート電極１０１を突き抜けてゲート電極１０１下に達するような条件とする。
このようなイオン注入は、例えば、Ｐイオンを以下の条件で注入した場合に実現することができる。
エネルギー：３００ｋｅＶ
イオン注入量：１．８×１０13ｃｍ-2
注入角度：４５°
【００４２】
このようなイオン注入条件を用いることで、ドリフト領域を形成するイオン注入において、図３−２（ａ）に示すように、ゲート電極１０１上面のレジストで覆われていない領域をＰイオンが突き抜けてゲート電極１０１下のチャネル領域Ｃに達する。このような工程により、本実施形態では、比較的高濃度のＰ型のチャネル領域のうち、ドレイン近傍の領域（ドレイン領域端部からチャネル領域に向かって０．５μｍ程度）のみをＮ型イオンによるカウンタードープにより、Ｐ型イオンから放出されて電気伝導に寄与する正孔の濃度を、Ｐウェル１０６ａのＰ型濃度と同程度にまで低濃度化することができる。低濃度化された領域は、図１に示した低濃度チャネル領域１０７になる。なお、カウンタードープの注入量を増加させて、低濃度チャネル領域であった箇所がＮ型化してしまった場合でも、そのＮ型の濃度が比較的低濃度であればＰ型である時と同様の効果を得ることも出来る。
【００４３】
次に、本実施形態では、図３−２（ｂ）に示すように、ドリフト領域１０５となる領域の表面をＮ型化すること、及び、ドリフト領域を高濃度化することを目的として、図３−１（ｃ）、３−２（ａ）に示したイオン注入に続いてＰイオンを浅く注入する。ドリフト領域の濃度は、以上の２回のイオン注入によって形状を維持したまま調節することができる。すなわち、ＥＳＤ耐性を強くするためにドリフト領域を濃くしたければ、２回目に注入するＰイオン注入量を増加させればよい。
【００４４】
なお、図３−２（ｂ）に示したイオン注入は、例えば、以下の条件によって実現できる。
エネルギー：７０ｋｅＶ
イオン注入量：５．０×１０12ｃｍ-2
角度：７°
以上の実施例により、図１に示したように、半導体基板の表面近傍を除き、ドレイン領域Ｄからチャネル領域Ｃ側に延出するようにドリフト領域１０５を形成することができる。
【００４５】
次に、本実施形態では、図３−２（ｃ）に示すように、ゲート電極１０１、ゲート電極３０３の両方の側に、Ｎ型の不純物であるＰイオンを注入して、不純物濃度がドリフト領域１０５の濃度ＣDよりも高い濃度(濃度ＣMとする)の中濃度領域１０４を形成する。
本実施形態では、低耐圧ＭＯＳトランジスタの低濃度のソース、ドレインを形成するイオン注入に先立て、３−２（ｃ）に示した領域Ａにレジストパターン３０５を形成する。そして、レジストパターン３０５の上から低耐圧ＭＯＳトランジスタの低濃度のソース、ドレインを形成するＰイオン注入を行うことにより、ドリフト領域１０５に全体が包含される中濃度領域１０４が形成される。
【００４６】
このとき、領域Ｂでは、不純物濃度が２段階になっているＬＤＤ構造のソース、ドレインのうち低濃度のソースまたはドレイン（以降、ソース／ドレインと記す）３１４が形成される。つまり、図３−２（ｃ）に示したイオン注入は、低耐圧ＭＯＳトランジスタのソース／ドレイン３１４を形成するためのイオン注入と、高耐圧ＭＯＳトランジスタの図１に示した中濃度領域１０４を形成するためのイオン注入とを一度に行うことができる。
なお、中濃度領域１０４を形成するイオン注入は、例えば、以下の条件によって行われる。
エネルギー：１００ｋｅＶ
イオン注入量：２．０×１０13ｃｍ-2
角度：４５°
【００４７】
次に、本実施形態では、図３−３（ａ）に示すように、中濃度領域１０４の中にＮ型の不純物Ａｓを注入して、不純物濃度が中濃度領域の不純物濃度ＣMよりも高い濃度ＣHの高濃度領域１０３を形成する。すなわち、本実施形態では、ゲート電極１０１、３０３の周囲を囲む絶縁膜のスペーサ１０２を形成する。そして、領域Ａにはレジストパターン３０６を形成した後、領域Ａ、領域Ｂに中濃度領域の形成時よりも高密度のＡｓイオンを注入する。このイオン注入により、中濃度領域１０４の濃度ＣMよりも高い不純物濃度ＣHを有する高濃度領域１０３が形成される。
【００４８】
また、領域Ｂにおいては、ソース／ドレイン３１４よりも不純物濃度が高い低耐圧ＭＯＳトランジスタのソース／ドレイン３１３が形成される。つまり、図３−３（ａ）に示したイオン注入は、低耐圧ＭＯＳトランジスタのソース／ドレイン３１３を形成するためのイオン注入と、高耐圧ＭＯＳトランジスタの図１に示した高濃度領域１０３を形成するためのイオン注入とを一度に行うことができる。
なお、高濃度領域１０３を形成するイオン注入は、例えば、以下の条件によって行われる。
エネルギー：６０ｋｅＶ
イオン注入量：３．０×１０15ｃｍ-2
角度：７°
【００４９】
次に、本実施形態では、注入された不純物を活性化させるために熱処理を行う。熱処理の後、図３−３（ｂ）に示すように、層間絶縁膜３１５、コンタクトホール３１６、金属配線３１０、３１１を形成することで、低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタは他の素子と電気的に接続される。以上の工程により、本実施形態の半導体装置である高耐圧ＭＯＳトランジスタを製造することができる。
【００５０】
図４は、本実施形態の十分なホットキャリア寿命を確保した高耐圧ＭＯＳトランジスタが、高いＥＳＤ耐性を持つことを示す、本実施形態の高耐圧ＭＯＳトランジスタのＴＬＰ（Transmission Line Pulse）による評価結果である。図４の縦軸はＴＬＰ電流で、横軸はＴＬＰ電圧である。高耐圧ＭＯＳトランジスタはゲート絶縁膜厚が１２ｎｍ、ドレイン耐圧が１８Ｖのものである。
【００５１】
また、本実施形態は、以上説明した構成に限定されるものではない。例えば、以上説明した実施形態１では、高耐圧ＭＯＳトランジスタとＬＤＤ構造を有する低耐圧ＭＯＳトランジスタとを同一基板上に製造する例を示したが、本実施形態の高耐圧ＭＯＳトランジスタは、ＰＭＯＳトランジスタ、バイポーラトランジスタ、抵抗素子、キャパシタ等の他の素子を同一基板上に形成することも可能である。
【００５２】
また、高耐圧ＭＯＳトランジスタの図３−３（ｂ）に示したコンタクト部に、必要に応じてシリサイド層を形成してもよい。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
【産業上の利用可能性】
【００５３】
本発明は、高耐圧が要求されるＭＯＳトランジスタにおいて、ＥＳＤホットキャリア劣化の抑止及びＥＳＤからの保護が要求されるものであれば、どのようなＭＯＳトランジスタにも適用することができる。
【符号の説明】
【００５４】
１０１、３０３  ゲート電極
１０２  スペーサ
１０３  高濃度領域
１０４  中濃度領域
１０５  ドリフト領域
１０６、１０６ａ、１０６ｂ  Ｐウェル
１０７  低濃度チャネル領域
１０８  高濃度チャネル領域
３０２  Ｎ型ポリシリコン層
３０４、３０５、３０６  レジストパターン
３１０、３１１金属配線
３１３、３１４  ソース／ドレイン
３１５  層間絶縁膜
３１６  コンタクトホール
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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