(57)【要約】  本発明によるメモリセル１００における磁気抵抗素子１０は、長手方向が列方向（Ｘ方向）と異なる方向である導電層３の両端に接続された第１下部端子ｎ１と第２下部端子ｎ２を有する。又、複数のメモリセル１００において行方向（Ｙ方向）に隣接する少なくとも２つのメモリセル１００のそれぞれの第１トランジスタＭ１のゲートは、共通の第１ワード線１４に接続される。これにより、セル面積を増加させることなくＭＲＡＭにおけるセル構造の寸法的、プロセス的なマージンを確保することが可能となる。
2012081453.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、  前記列方向に延設された第１ワード線と、  前記列方向に延設された第２ワード線と  を具備し、  前記複数のメモリセルのそれぞれは、  長手方向が前記列方向と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する磁気抵抗素子と、  ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタと、  ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタと  を備え、  前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される  半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、  前記複数のメモリセルのそれぞれは、  前記列方向に延設され、前記第１トランジスタのソースに接続される第１ビット線と、  前記列方向に延設され、前記第２トランジスタのソースに接続される第２ビット線と  を更に備え、  前記複数のメモリセルにおいて列方向に隣接する２つのメモリセルの一方の前記第１トランジスタと、他方の前記第２トランジスタは、共通の前記第１ビット線に接続され、前記他方の前記第１トランジスタと、前記一方の第２トランジスタは、共通の前記第２ビット線に接続される  半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、  前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第３ビット線を更に具備し、  前記第１ビット線及び前記第２ビット線は、ライト用のビット線として使用される  半導体記憶装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体記憶装置において、  前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、  前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、  前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、  前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する  半導体記憶装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体記憶装置において、  前記複数のメモリセルと前記第１ワード線と前記第２ワード線とを備えるメモリアレイと、  前記第１ワード線及び前記第２ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと  を更に具備し、  前記複数のメモリセルは、  奇数行に配置される第１メモリセルと、  前記第１メモリセルに隣接し、偶数行に配置される第２メモリセルと  を備え、  前記第１メモリセルと前記第２メモリセルに共通接続される前記第１ワード線は、前記第１メモリセルに固有に接続されるワード線と、前記第２メモリセルに固有に接続されるワード線との間に設けられ、  前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線及び前記第２ワード線を活性化し、他のワード線を非活性化する  半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、  前記第１メモリセルは、前記第１トランジスタと前記第２トランジスタを備え、  前記第２メモリセルは、  長手方向が前記列方向と異なる方向である導電層の両端に接続された第３下部端子と第４下部端子を有する磁気抵抗素子と、  ドレインが前記第３下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、  ドレインが前記第４下部端子に接続され、ゲートが前記第１ワード線に接続される第４トランジスタと  を備える  半導体記憶装置。
【請求項７】
請求項１から４のいずれか１項に記載の半導体記憶装置において、  前記複数のメモリセルと前記第１ワード線と前記第２ワード線と前記第３ワード線とを備えるメモリアレイと、  前記第１ワード線、前記第２ワード線、及び前記第３ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと  を更に具備し、  前記複数のメモリセルのそれぞれは、  前記列方向に延設された第３ワード線と、  ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、  ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタと  を更に備え、  前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、  前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続され、  前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線、前記第２ワード線、及び前記第３ワード線を活性化し、他のワード線を非活性化する  半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、  前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、  前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、  前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、  前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する  前記第３トランジスタは、ドレインとして機能する前記第１拡散層と、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第５拡散層とを備え、  前記第２ワード線は、前記第１拡散層と第５拡散層との間の基板上に設けられ、前記第３トランジスタのゲートとして機能し、  前記第４トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第６拡散層とを備え、  前記第１ワード線は、前記第３拡散層と第６拡散層との間の基板上に設けられ、前記第４トランジスタのゲートとして機能する  半導体記憶装置。
【請求項９】
列方向に第１ワード線を延設するステップと、  前記列方向に第２ワード線を延設するステップと、  前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、  を具備し、  前記複数のメモリセルを配置するステップは、  第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、  ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタを形成するステップと、  ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタを形成するステップと  を備え、  前記磁気抵抗素子を形成するステップは、両端が前記第１下部端子と前記第２下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、  前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される  半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の半導体記憶装置の製造方法において、  前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、  前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、  前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、  前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、  前記第２ワード線を延設するステップは、前記第３拡散層と前記第４拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備える  半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関し、特に、ＭＲＡＭのレイアウトに関する。
【背景技術】
【０００２】  磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙと称す）は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発性メモリである。そのＭＲＡＭのメモリセルは、データを記憶する素子として磁気抵抗素子（例示：ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）素子）を含んでいる。【０００３】  ＭＲＡＭのメモリセルの書き込み方法として、２軸書き込み方式が用いられてきた。２軸書き込み方式では、直交する２本の配線（例示：ワード線及びビット線）の各々に書き込み電流を流し、その電流が生成する合成磁場により、選択されたメモリセル（以下、選択セルと称す）の磁気抵抗素子の磁化を反転させる。２軸書き込み方式ＭＲＡＭのメモリセルは１Ｔ１ＭＴＪセル構成である。すなわち、メモリセルは、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、読出し動作時にメモリセルを選択するための１つのセルトランジスタ（１Ｔ）とから構成されている。このメモリセルの面積は理想的に８Ｆ２（Ｆは製造上の最小配線幅、及び配線間隔の寸法）を実現でき、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）並みのセルサイズを実現できる可能性がある。しかし、２軸書き込み方式では、非選択のメモリセル（以下、非選択セルと称す）にも磁場が印加される状態（以下、半選択状態と称す）が存在する。そのため、書き込みの動作マージンが狭いという欠点を有していた。又、典型的に書き込み電流は５ｍＡ程度と大きいため、セル占有率を高めて大容量化することも困難であった。【０００４】  この問題を解決するために、いくつかの技術が提案されている。例えば、２Ｔ１ＭＴＪセル構成のＭＲＡＭは、半選択状態の課題を解決し、書き込み電流を１ｍＡ以下に低減可能なことや周辺回路が簡単にできること等からセル占有率をＤＲＡＭ並みに高めることが可能であり、結果的に大容量化にも適する。２Ｔ１ＭＴＪセル構成のＭＲＡＭは、例えば、特開２００４−３４８９３４に開示されている（特許文献１参照）。【０００５】  図１Ａ及び図１Ｂは、特許文献１に記載のＭＲＡＭセル（メモリセル２００）の構成を示す回路図である。図１Ａ及び図１Ｂに示されるように、２Ｔ１ＭＴＪセル構成のメモリセル２００は、磁気抵抗素子としての１つのＭＴＪ素子（１ＭＴＪ）と、書き込み動作時及び読出し動作時にメモリセルを選択するための２つのセルトランジスタＭ１００、Ｍ２００（２Ｔ）とから構成されている。【０００６】  図１Ａ及び図１Ｂを参照して２Ｔ１ＭＴＪセル構成のメモリセル２００の動作を説明する。書き込み動作時、ワード線２３０（ＷＬ）がハイレベルに遷移することで、２つのトランジスタＭ１００、Ｍ２００はオン状態となる。それと共に、１ビットの書き込み情報に応じた相補電圧がビット線２１０（ＢＬ）及びビット線２２０（／ＢＬ）に印加される。例えば、選択セルに“０”をライトする場合、ビット線２１０（ＢＬ）にローレベル（ＶＬ）、ビット線２２０（／ＢＬ）にハイレベル（ＶＨ）の相補電圧が印加される。同様に、選択セルに“１”をライトする場合はビット線２１０（ＢＬ）にハイレベル、ビット線２２０（���ＢＬ）にローレベルの相補電圧が印加される。これらの動作によって、トランジスタＭ１００、Ｍ２００間に図１Ａに示すような書き込み電流Ｉｗが導通することで、選択セルのＭＴＪ素子３００のみの磁化状態が反転し、選択セルのみの１ビット情報が書き換られる。すなわち、２Ｔ１ＭＴＪセル構成の場合、書き込み動作時におけるメモリセルの選択性を改善することが可能である。【０００７】  図１Ｂに示すように、読出し動作時にも、２つのトランジスタＭ１００、Ｍ２００を介して選択セルだけに読み出し電流Ｉｓを導通することができる。この場合は、ビット線２１０（ＢＬ）とビット線２２０（／ＢＬ）の両方に０．３Ｖ程度の電圧Ｖｃが印加されることで、片側端子ｎ３０が接地されたＭＴＪ素子３００に対し、選択セルのトランジスタＭ１００、Ｍ２００を介して読み出し電流Ｉｓが流れる。この電流Ｉｓを検出することでＭＴＪ素子３００の抵抗値を検出し、選択セルに記録された情報を読み出すことができる。【０００８】  ２Ｔ１ＭＴＪ構成のメモリセル２００には、図１Ａに示すような３端子のＭＴＪ素子３００の利用が望まれる。代表的な３端子ＭＴＪ素子（ＭＴＪ素子３００）の構造を示す断面図を、図２及び図３に示す。図２は、磁場書き方式のＭＴＪ素子３００の構造を示す断面図である。図２に示すＭＴＪ素子３００は、下部端子ｎ１０と下部端子ｎ２０を両端とする非磁性金属層２０４、フリー磁性層２０３、バリア層２０２、ピン磁性層２０１を備える。非磁性金属層２０４の上層に、フリー磁性層２０３、バリア層２０２、ピン磁性層２０１が順に積層され、ピン磁性層２０１が上部端子ｎ３０となる。ここで、ピン磁性層２０１の磁化は面内方向に固定化されている。図２に示すＭＴＪ素子３００では、非磁性金属層２０４に流れる書き込み電流が生成する磁場によってフリー磁性層２０３のみの磁化が反転して１ビット情報を書き換えることができる。【０００９】  図３を参照して、３端子ＭＴＪ素子の構造の他の一例について説明する。図３は、磁壁移動方式のＭＴＪ素子３００の構造を示す断面図である。図３に示すＭＴＪ素子３００は、下部端子ｎ１０に接続されたハード磁性層２０８ａ、下部端子ｎ２０に接続されたハード磁性層２０８ｂ、フリー磁性層２０７、バリア層２０６、リファレンス磁性層２０５を備える。ハード層２０８ａ、２０８ｂの直上にフリー磁性層２０７が積層される。更に、フリー磁性層２０７において、下層にハード磁性層２０８ａ、２０８ｂが形成されていない領域の直上にバリア層２０６を挟んでリファレンス磁性層２０５が積層され、それが上部端子ｎ３０となる。【００１０】  図３では、全ての磁性層が積層面に対して垂直方向（ｚ方向）に磁化されている場合を図示している。例えば、ハード磁性層２０８ａは上向き（ｚ方向へ正の向き）に磁化が固定化され、ハード磁性層２０８ｂは下向き（ｚ方向へ負の向き）に磁化が固定化され、さらにリファレンス磁性層２０５は上向きに磁化が固定化されている。この場合、ハード磁性層２０８ａの真上のフリー磁性層領域は上向き、ハード磁性層２０８ｂの真上のフリー磁性層領域は下向きに、磁化がそれぞれ固定化される。フリー磁性層２０７の下層にハード磁性層２０８ａ、２０��ｂが形成されていないフリー磁性層領域は、磁化が自由に書き換えられる領域である。このため、ハード磁性層２０８ａ、２０８ｂのどちらか一方側に磁壁が形成されることになる。例えば、図２（ｂ）では、ハード磁性層２０８ａの近傍に磁壁が形成され、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は下向きとなる。この状態で端子ｎ２０からｎ１０の向きに電流が供給されると、スピン偏極電流の作用によって、この磁壁は右方向（Ｘ方向へ正の向き）に移動し、ハード磁性層２０８ｂの近傍で停止する。これにより、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は上向きに遷移する。更に、端子ｎ１０からｎ２０の向きに電流が供給されると、スピン偏極電流の作用によって、磁壁は左方向（Ｘ方向へ負の向き）に移動し、ハード磁性層２０８ａの近傍で停止する。これにより、下層にハード磁性層２０８ａ、２０８ｂが形成されていないフリー磁性層領域の磁化状態は下向きに遷移する。この様な動作によって、１ビットの情報を書き換えることができる。【００１１】  図１Ａ及び図１Ｂに示されるメモリセル２００をマトリックス状に配置することでアレイ化されたメモリアレイが形成される。図４は、図１Ａ及び図１Ｂに示すメモリセル２００を４行×３列分アレイ化したメモリアレイの構成を示す回路図である。図５Ａ〜図５Ｃは、図４に示すメモリアレイのレイアウト構造を示す平面図である。図５Ａ〜図５Ｃでは、磁壁移動方式のＭＴＪ素子３００を利用したメモリセル２００によって形成されたメモリアレイの平面図の一例が示される。図６は、図５Ａ〜図５ＣにおけるＡ−Ａ’断面図である。【００１２】  詳細には、図５Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成領域までの構造を示す平面図である。図５Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下のコンタクト形成領域までの構造を示す平面図である。図５Ｃは第３配線層より上層の構造を示す平面図である。【００１３】  図５Ａ〜図５Ｃ、及び図６を参照して、Ｐ型基板上に形成されたＮ＋拡散層２１１ａ上には、下部端子ｎ１０を形成するコンタクト２１０ａ、金属配線２０９ａが順に積層され、その上層にハード層２０８ａが形成される。又、Ｐ型基板上に形成されたＮ＋拡散層２１１ｂ上には、下部端子ｎ２０を形成するコンタクト２１０ｂ、金属配線２０９ｂが順に積層され、その上層にハード層２０８ｂが形成される。ハード層２０８ａ、２０８ｂの上層には、フリー磁性層２０７が形成され、下層にハード層２０８ａ、２０８ｂが形成されていないフリー磁性層２０７の上層にバリア層２０６及びリファレンス層２０５が形成される。【００１４】  図５Ａに例示される様に、設計ルール上最小化したメモリセル２００の理想的な最小面積は１２Ｆ２であり、ビットコストは１Ｔ１ＭＴＪセル構成に比べて１．５倍となる。しかし、２Ｔ１ＭＴＪセル構成は上述の半選択状態の課題を解決できるとともに、書き込み電流を１ｍＡ以下に低減可能なことや周辺回路が簡単にできる。このため、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能であり、結果的に大容量化にも適する。【００１５】  磁壁移動方式のＭＴＪ��子を搭載したＭＲＡＭは、例えば特開２００９−９９６２５（特許文献２参照）や特開２００３−２９７０６９（特許文献３参照）に記載されている。特許文献２に記載のＭＲＡＭでは、図４に示すように、ソース電極がビット線２１０（ＢＬ）、２２０（／ＢＬ）のそれぞれに接続され、ドレイン電極がＭＴＪ素子３００の２つの端子ｎ２０、ｎ３０のそれぞれに接続され，ゲートが共通のワード線２３０に接続されたトランジスタＭ１００、Ｍ２００によって、電流Ｉｗ、Ｉｓが制御される。特許文献３に記載のＭＲＡＭでは、ソース電極がビット線２１０（ＢＬ）、２２０（／ＢＬ）のそれぞれに接続され、ドレイン電極がＭＴＪ素子３００の２つの端子ｎ２０、ｎ３０のそれぞれに接続され、ゲートが異なる２つのワード線２３０のそれぞれに接続されたトランジスタＭ１００、Ｍ２００によって、電流Ｉｗ、Ｉｓが制御される。【００１６】  又、ＷＯ２００６／０５４５８８には、長手方向がワード線に対して４５°の磁化自由層を有するＭＲＡＭが記載されている（特許文献４参照）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−３４８９３４
【特許文献２】特開２００９−９９６２５
【特許文献３】特開２００３−２９７０６９
【特許文献４】ＷＯ２００６／０５４５８８
【発明の概要】
【００１８】  ２Ｔ１ＭＴＪ構成のメモリセルを設計ルール上最小化したセル・レイアウトを行い１２Ｆ２のセルサイズを実現する場合、以下の課題が存在する。
【００１９】  例えば、図２に示した磁場書き方式のＭＴＪ素子３００では、下部端子ｎ１０と下部端子ｎ２０に位置するビアの形状端部と、磁気抵抗形成領域（フリー磁性層２０３−バリア層２０２−ピン層２０１）の形状端部とのＸ方向の距離がゼロになる。典型的なバリア層２０２の膜厚は０．３ｎｍ〜０．５ｎｍ程度と非常に薄いので、バリア層の短絡を防ぐために磁気抵抗形成領域直下の非磁性金属層２０５の表面を原子層のレベルまで平坦にする必要がある。しかし、下部電極（下部端子ｎ１０、ｎ２０）のビアを製造する段階で、特にビア端部において非磁性金属層２０４に避け難い段差が生じ、後工程のバリア層２０２を適切に形成することが困難となる。
【００２０】  同様に、例えば、図３に示した磁壁移動方式のＭＴＪ素子３００では、下部端子ｎ１０と下部端子ｎ２０に位置するビア、及び、ハード磁性層２０８ａ、２０８ｂの端部と、バリア層２０６やリファレンス層２０５の端部との距離がゼロになる。バリア層２０６の短絡を防ぐためにはフリー磁性層２０７の表面を原子層のレベルまで平坦にする必要がある。しかし、下部電極（下部端子ｎ１０、ｎ２０）のビア、及びハード磁性層２０８ａ、２０８ｂを製造する段階において、フリー磁性層２０７に避け難い段差が生じ、後工程のバリア層２０６を適切に形成することが困難となる。
【００２１】  以上のビア段差による影響を最小限にするためには、下部電極ビアとバリア層との間の距離を数１０ｎｍ以上確保する必要がある。
【００２２】  更に、図３に示した磁壁移動方式のＭＴＪ素子３００において、磁壁幅は数１０ｎｍであり、リファレンス層２０５が設けられていないフリー層領域が広い場合、この領域で磁壁が停止することがある。このため、ハード磁性層２０８ａ、２０８ｂの端部とリファレンス層２０５の端部とのＸ方向の距離がゼロであることは望ましくない。
【００２３】  以上のことから、図２に示すＭＴＪ素子３００における下部電極ビアと磁気抵抗形成領域、あるいは、図３に示すＭＴＪ素子３００におけるハード層２０８ａ、２０８ｂとリファレンス層２０５のＸ方向の距離を数１０ｎｍ以上離す必要がある。これは、配線工程の最小寸法値のＦ（４０ｎｍ世代のＦ＝６０ｎｍ程度）に比べて無視できない値である。よって、実現可能なセル面積の最小値は理想値である１２Ｆ２よりも大きくなってしまう。
【００２４】  上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。
【００２５】  本発明による半導体記憶装置は、行方向（Ｙ方向）及び行方向に直行する列方向（Ｘ方向）に配列される複数のメモリセルと、列方向（Ｘ方向）に延設された第１ワード線と、列方向（Ｘ方向）に延設された第２ワード線とを具備する。複数のメモリセルのそれぞれは、磁気抵抗素子と、第１トランジスタと、第２トランジスタとを備える。磁気抵抗素子は、長手方向が列方向（Ｘ方向）と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する。第１トランジスタは、ドレインが第１下部端子に接続され、ゲートが第１ワード線に接続される。第２トランジスタは、ドレインが第２下部端子に接続され、ゲートが第２ワード線に接続される。又、複数のメモリセルにおいて行方向（Ｙ方向）に隣接する少なくとも２つのメモリセルのそれぞれの第１トランジスタのゲートは、共通の第１ワード線に接続される。
【００２６】  本発明による半導体記憶装置の製造方法は、列方向（Ｘ方向）に第１ワード線を延設するステップと、列方向に第２ワード線を延設するステップと、列方向（Ｘ方向）及び列方向に直行する行方向（Ｙ方向）に複数のメモリセルを配置するステップとを具備する。複数のメモリセルを配置するステップは、第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、ドレインが第１下部端子に接続され、ゲートが第１ワード線に接続される第１トランジスタを形成するステップと、ドレインが第２下部端子に接続され、ゲートが第２ワード線に接続される第２トランジスタを形成するステップとを備える。磁気抵抗素子を形成するステップは、両端が第１下部端子と第２下部端子に接続され、長手方向が列方向（Ｘ方向）と異なる方向となるように導電層を形成するステップを備える。又、複数のメモリセルにおいて行方向（Ｙ方向）に隣接する少なくとも２つのメモリセルのそれぞれの第１トランジスタのゲートは、共通の第１ワード線に接続される。
【００２７】  本発明によれば、セル面積を増加させることなくＭＲＡＭにおけるセル構造の寸法的、プロセス的なマージンを確保できる。
【図面の簡単な説明】
【００２８】  上記発明の目的、効果、特徴は、添付される図面と連携して実施の形態の記述から、より明らかになる。【図１Ａ】図１Ａは、特許３８８８４６３号公報に記載のＭＲＡＭセルの構成を示す回路図である。
【図１Ｂ】図１Ｂは、特許３８８８４６３号公報に記載のＭＲＡＭセルの構成を示す回路図である。
【図２】図２は、磁場書き方式のＭＴＪ素子の構造を示す断面図である。
【図３】図３は、磁壁移動方式のＭＴＪ素子３００の構造を示す断面図である。
【図４】図４は、図１Ａに示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。
【図５Ａ】図５Ａは、図４に示すメモリアレイのレイアウト構造を示す平面図である。
【図５Ｂ】図５Ｂは、図４に示すメモリアレイのレイアウト構造を示す平面図である。
【図５Ｃ】図５Ｃは、図４に示すメモリアレイのレイアウト構造を示す平面図である。
【図６】図６は、図５Ａ〜図５ＣにおけるＡ−Ａ’断面図である。
【図７】図７は、本発明によるＭＲＡＭセルの第１の実施の形態における構成を示す回路図である。
【図８】図８は、図７に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。
【図９Ａ】図９Ａは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図９Ｂ】図９Ｂは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図９Ｃ】図９Ｃは、図８に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１０】図１０は、図９Ａ〜図９ＣにおけるＢ−Ｂ’断面図である。
【図１１】図１１は、図９Ａ〜図９ＣにおけるＣ−Ｃ’断面図である。
【図１２】図１２は、図９Ａ〜図９ＣにおけるＤ−Ｄ’断面図である。
【図１３】図１３は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成を示すブロック図である。
【図１４】図１４は、図１３に示すロウデコーダの一部の構成を示す回路図である。
【図１５】図１５は、図１３に示すロウデコーダの動作を示す真理値表の一例である。
【図１６】図１６は、本発明によるＭＲＡＭセルの第２の実施の形態における構成を示す回路図である。
【図１７】図１７は、図１６に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。
【図１８Ａ】図１８Ａは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１８Ｂ】図１８Ｂは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１８Ｃ】図１８Ｃは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１８Ｄ】図１８Ｄは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１８Ｅ】図１８Ｅは、図１７に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図１９】図１９は、図１８Ａ〜図１８ＥにおけるＥ−Ｅ’断面図である。
【図２０】図２０は、図１８Ａ〜図１８ＥにおけるＦ−Ｆ’断面図である。
【図２１】図２１は、図１８Ａ〜図１８ＥにおけるＧ−Ｇ’断面図である。
【図２２】図２２は、本発明によるＭＲＡＭセルの第３の実施の形態における構成を示す回路図である。
【図２３】図２３は、図２２に示すメモリセルを４行×３列分アレイ化したメモリアレイの構成を示す回路図である。
【図２４Ａ】図２４Ａは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図２４Ｂ】図２４Ｂは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図２４Ｃ】図２４Ｃは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図２４Ｄ】図２４Ｄは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図２４Ｅ】図２４Ｅは、図２３に示すメモリアレイのレイアウト構造の一例を示す平面図である。
【図２５】図２５は、図２４Ａ〜図２４ＥにおけるＨ−Ｈ’断面図である。
【図２６】図２６は、図２４Ａ〜図２４ＥにおけるＩ−Ｉ’断面図である。
【図２７】図２７は、図２４Ａ〜図２４ＥにおけるＪ−Ｊ’断面図である。
【図２８】図２８は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成を示すブロック図である。
【図２９】図２９は、図２８に示すロウデコーダの一部の構成を示す回路図である。
【図３０】図３０は、図２８に示すロウデコーダの動作を示す真理値表の一例である。
【発明を実施するための形態】
【００２９】  以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、同一又は類似の構成が複数あり、それぞれを区別する場合、同一の参照番号に付番を付して説明する。以下の実施の形態では、説明の便宜上、一例として磁壁移動方式の３端子ＭＴＪ素子を利用したＭＲＡＭについて、その構成及び動作を説明する。
【００３０】  １．第１の実施の形態  図７から図１５を参照して、本発明によるＭＲＡＭの第１の実施の形態における構成及び動作の詳細を説明する。図７は、本発明によるＭＲＡＭセル（メモリセル１００）の第１の実施の形態における構成を示す回路図である。図７を参照して、第１の実施の形態におけるメモリセル１００は、２個のトランジスタＭ１０、Ｍ２０と、３端子のＭＴＪ素子１０を備える、所謂２Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
【００３１】  メモリセル１００は、行方向、及び行方向に直行する列方向に配列された（アレイ状に配置された）メモリアレイとして利用される。図７を参照して、本実施の形態におけるＸ行、ｉ列に配置されるメモリセル１００の構成の詳細を説明する。ここでは、偶数行（Ｘ＝ｊ行）のメモリセル１００−ｉｊと、奇数行（Ｘ＝ｊ＋１）のメモリセル１００−ｉ（ｊ＋１）について説明する。ただし、Ｘ、ｉは整数であり、ｊは０又は正の偶数である。本実施の形態では、偶数行（Ｘ＝ｊ行）のメモリセル１００−ｉｊと奇数行（Ｘ＝ｊ＋１行）のメモリセル１００−ｉ（ｊ＋１）は、それぞれ固有のワード線１３に接続されるとともに、共通のワード線１４−（ｊ／２）に接続される。以下、それぞれの構成を詳細に説明する。
【００３２】  奇数行（ｊ＋１行）のメモリセル１００−ｉ（ｊ＋１）は、ｊ＋１行に固有のワード線１３−（ｊ＋１）に接続されたトランジスタＭ２０と、ワード線１４−（ｊ／２）に接続されたトランジスタＭ１０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１０のゲートはワード線１４−（ｊ／２）（ＷＬ）に接続され、ソースはビット線１１−ｉ（ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２０のゲートは、ワード線１３−（ｊ＋１）（ＷＬ）に接続され、ソースはビット線１２−ｉ（／ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ１０、Ｍ２０を介してビット線１１−ｉ（ＢＬ）、１２−ｉ（／ＢＬ）に接続される下部端子ｎ１、ｎ２と、グランド配線１９を介してＧＮＤに接地される上部端子ｎ３を備える。
【００３３】  偶数行（ｊ行）のメモリセル１００−ｉｊは、ｊ行に固有のワード線１３−ｊに接続されたトランジスタＭ３０と、ワード線１４−（ｊ／２）に接続されたトランジスタＭ４０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ３０のゲートはワード線１３−ｊ（ＷＬ）に接続され、ソースはビット線１１−ｉ（ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ４０のゲートは、ワード線１４−（ｊ／２）（ＷＬ）に接続され、ソースはビット線１２−ｉ（／ＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ３０、Ｍ４０を介してビット線１１−ｉ（ＢＬ）、１２−ｉ（／ＢＬ）に接続される下部端子ｎ１、ｎ２と、グランド配線１９を介してＧＮＤに接地される上部端子ｎ３を備える。
【００３４】  図８は、図７に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図８を参照して、第１の実施の形態における奇数行のメモリセル１００では、トランジスタＭ１０のゲート端子とトランジスタＭ２０のゲート端子が電気的に異なるワード線１３、１４に接続されている。例えばＸ＝１行目のメモリセル１００−ｉ１のトランジスタＭ１０のゲート端子はワード線１３−１に接続され、トランジスタＭ２０のゲート端子はワード線１４−０に接続される。同様に偶数行のメモリセル１００では、トランジスタＭ３０のゲート端子とトランジスタＭ４０のゲート端子が電気的に異なるワード線１３、１４に接続されている。例えばＸ＝０行目のメモリセル１００−ｉ０のトランジスタＭ３０のゲート端子はワード線１３−０に接続され、トランジスタＭ４０のゲート端子はワード線１４−０に接続される。このように、本実施の形態では、奇数行のメモリセル１００と偶数行のメモリセル１００は共通のワード線１４に接続される。例えば、ワード線１４−０に奇数行のメモリセル１００−ｉ１と、その隣接偶数行のメモリセル１００−ｉ０が共通接続される。
【００３５】  本発明では、ワード線１４に共通接続される隣接する２行のメモリセル１００−ｉｊ、１００−ｉ（ｊ＋１）を１単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。
【００３６】  次に、メモリセル１００−１１（奇数行のメモリセル）の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
【００３７】  図９Ａ〜図９Ｃは、図８に示すメモリアレイのレイアウト構造を示す平面図である。図９Ａ〜図９Ｃでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図１０は、図９Ａ〜図９ＣにおけるＢ−Ｂ’断面図である。図１１は、図９Ａ〜図９ＣにおけるＣ−Ｃ’断面図である。図１２は、図９Ａ〜図９ＣにおけるＤ−Ｄ’断面図である。
【００３８】  図９Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図９Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図９Ｃは第３配線層より上層の構造を示す平面図である。
【００３９】  図９Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３（導電層）は、ＸＹ平面状における列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３（導電層）は、ワード線１３、１４の延設方向と異なる方向に延設されることとなる。例えば、メモリセル１００毎に、ＸＹ平面においてワード線１３、１４の延設方向に対して４５°の方向にフリー磁性層３が延設される。
【００４０】  図９Ａ及び図１０を参照して、フリー磁性層３の延設方向（長手方向）は列方向（Ｘ方向）に対して所定の角度θを成し、その両端付近の下層に、下部端子ｎ１、ｎ２に接続されたハード層４ａ、４ｂが設けられる。ハード層４ａ、４ｂ間のＸ方向の距離をＬとすると、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、Ｌ／ｃｏｓθとなる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）×Ｌとなる。この場合、フリー磁性層３の長辺として利用できる寸法は、図５Ａ〜図５Ｃに示したレイアウトに比較して２（１／２）倍に拡大できる。すなわち、図５Ａ〜図５Ｃに示したＭＴＪ素子３００の下部端子ｎ１０、ｎ２０間の距離はメモリセル２００の幅“４Ｆ”に応じた長さとなるが、本実施の形態における下部端子ｎ１、ｎ２間の距離は、“２（１／２）×４Ｆ”に応じた長さとなり、従来よりも約１．４１倍長くなる。
【００４１】  図１０を参照して、本実施の形態におけるＭＴＪ素子１０の構造を説明する。本一例では、ＭＲＡＭ層（ＭＴＪ素子１０）が第１配線層Ｍ１と第２配線層Ｍ２との間に形成される場合を仮定している。Ｐ型基板上に形成されたＮ＋拡散層７ａ上には、下部端子ｎ１を形成するコンタクト６ａ、金属配線５ａが順に積層され、その上層にハード層４ａが形成される。又、Ｐ型基板上に形成されたＮ＋拡散層７ｂ上には、下部端子ｎ２を形成するコンタクト６ｂ、金属配線５ｂが順に積層され、その上層にハード層４ｂが形成される。ハード層４ａ、４ｂの上層には、フリー磁性層３が形成され、下層にハード層４ａ、４ｂが形成されていないフリー磁性層３の上層にバリア層９及びリファレンス層２が形成される。ハード層４ａ、４ｂ間の距離は、最大で“２（１／２）×４Ｆ”となり、この間のフリー磁性層３上にバリア層９及びリファレンス層２が形成されることとなる。リファレンス層２は、ビア１を介してグランド配線１９に接続される。
【００４２】  図９Ｂを参照して、グランド配線１９は、列方向（Ｘ方向）に延設され、ワード線１４を共有しない行方向（Ｙ方向）に隣接する２行のメモリセル１００に接続される。これにより、メモリセル１００内のＭＴＪ素子１０の一端（端子ｎ３）を接地するグランド配線１９の数を減じることができる。又、図１０及び図９Ｃを参照して、グランド配線１９の上層の第３配線層Ｍ３には、行方向（Ｙ方向）にビット線１１（ＢＬ）、１２（／ＢＬ）が延設される。
【００４３】  図９Ａから図９Ｃ、及び図１１を参照して、本実施の形態におけるトランジスタＭ１０の構造を説明する。トランジスタＭ１０は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向負の向きに所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してビット線１１（ＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１０のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１１に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。又、ビット線１１（ＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１１に接続されることとなる。
【００４４】  図９Ａから図９Ｃ、及び図１２を参照して、本実施の形態におけるトランジスタＭ２０の構造を説明する。トランジスタＭ２０は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ｂに対してＹ方向負の向きに、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してビット線１２（／ＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２０のゲートは、ワード線１３に接続され、ソースはビット線１２に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。又、ビット線１２（／ＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１２に接続されることとなる。
【００４５】  以上のように、本実施の形態におけるメモリセル１００では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向負の向き）をチャネル方向とするＭＯＳトランジスタＭ１０、Ｍ２０が形成される。このため、例えばメモリセル１００−１１は、ワード線１４−０及びビット線１１−１を備える矩形（セルサイズ２Ｆ×３Ｆ）と、ワード線１３−１及びビット線１２−１を備える矩形（セルサイズ２Ｆ×３Ｆ）とを組み合わせた形状となる。すなわち、メモリセル１００の最小セルサイズは、“１２Ｆ２”となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
【００４６】  本実施の形態では、設計ルール上最小化したメモリセル１００の理想的な最小面積は１２Ｆ２であるため、ビットコストは１Ｔ１ＭＴＪセル構成に比べて１．５倍となる。しかし、ハード層４ａ、４ｂとリファレンス層２の端部との距離（フリー磁性層３の長手方向の距離）を最大で約０．４Ｆ（θ＝４５°）確保できる。このため、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
【００４７】  上記の説明では、ワード線１４に共通接続されたメモリセル１００のうち、ワード線１４に対してＹ方向正側に位置する奇数行のメモリセル１００−（ｉｊ＋１）（１００−ｉ１、１００−ｉ３、・・・）の構造について説明したが、Ｙ方向負側に位置する偶数行のメモリセル１００−ｉｊ（１００−ｉ０、１００−ｉ２、・・・）の構造も同様である。偶数行のメモリセル１００−ｉｊと奇数行のメモリセル１００−ｉ（ｊ＋１）の構造は、ＸＹ平面において、それぞれが共有するワード線１４上の一点を軸として一方を１８０°回転させた回転対称構造を示す。又、列方向（Ｙ方向）に隣接する２つメモリセル１００−（ｉｊ＋１）、１００−ｉｊに共通接続するワード線１４−（ｊ／２）は、２つメモリセル１００−（ｉｊ＋１）、１００−ｉｊのそれぞれに固有に接続されたワード線１３−（ｊ＋１）とワード線１３−ｊとの間に設けられる。
【００４８】  以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
【００４９】  各メモリセル１００におけるトランジスタＭ１０、Ｍ２０のオン・オフは、それぞれ異なるワード線１３、１４に供給された信号によって制御される。このため、従来と異なる制御方法によって、データの書込み又は読み出し対象のメモリセル１００が選択される。又、２行毎にワード線１４がメモリセル１００に共通接続されるため、通常、１つのメモリセル１００につき２本必要なワード線を実質１．５本とすることができる。すなわち、本発明では、メモリアレイ１０１の行数がｎの時、ワード線の本数は１．５×ｎ本となる。
【００５０】  以下、図１３から図１５を参照して、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成及び動作の詳細を説明する。図１３は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第１の実施の形態における構成を示すブロック図である。
【００５１】  図１３を参照して、第１の実施の形態における半導体記憶装置は、メモリアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３を備える。ロウデコーダ１０２は、ワード線１３、１４（ＷＬ）に対し制御信号を出力し、ワード線１３、１４に接続されたトランジスタＭ１０、Ｍ２０のオン・オフ動作を制御する。これにより、アクセス対象メモリセル（選択セル）の行アドレスが指定される。カラムデコーダ１０３は、ＭＲＡＭに記録するデータに応じた信号をビット線１１、１２に出力する。これにより、アクセス対象メモリセル（選択セル）の列アドレスが指定される。
【００５２】  上述のようにワード線１４−（ｊ／２）は、行方向に隣接するメモリセル１００−ｉｊとメモリセル１００−ｉ（ｊ＋１）で共有され、ワード線１３−ｊ、１３−（ｊ＋１）は、メモリセル１００−ｉｊ、１００−ｉ（ｊ＋１）のそれぞれに専用のワード線となる。
【００５３】  図１４は、図１３に示すロウデコーダの一部の構成を示す回路図である。ここでは、一例として２行分のワード線１３−ｊ、１４−（ｊ／２）、１３−（ｊ＋１）を駆動するデコーダ回路を示す。図１４を参照して、ロウデコーダ１０２は、それぞれが８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”に応じて２行分のワード線を駆動する論理回路１１１を備える。論理回路１１１は、ＮＡＮＤ回路１２１、１２２、１２５、ＮＯＴ回路１２３、１２４、バッファ１２６を備える。ＮＡＮＤ回路１２２には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｊに対応する下位ｊ＋１ビット目の信号が選択入力される。ＮＡＮＤ回路１２２は、入力信号のＮＡＮＤ演算結果を、ＮＯＴ回路１２４を介してワード線１３−ｊに出力する。同様に、ＮＡＮＤ回路１２１には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、行アドレスＸ＝ｊ＋１に対応する下位ｊ＋２ビット目の信号が選択入力される。ＮＡＮＤ回路１２１は、入力信号のＮＡＮＤ演算結果を、ＮＯＴ回路１２３を介してワード線１３−（ｊ＋１）に出力する。
【００５４】  ＮＡＮＤ回路１２１、１２２の出力は、ＮＡＮＤ回路１２５に入力され、そのＮＡＮＤ演算結果は、バッファ１２６を介してワード線１４−（ｊ／２）に出力される。すなわち、ワード線１４−（ｊ／２）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における下位ｊ＋１ビット目の信号と、下位ｊ＋２ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４−（ｊ／２）は、ワード線１３−ｊ、１３−（ｊ＋１）の少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
【００５５】  一例として、行アドレスＸ＝０、１行のメモリセル１００−ｉ０、１００−ｉ１を駆動する論理回路１１１（ｊ＝０）の動作を説明する。ＮＡＮＤ回路１２２は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、下位１ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１２４及びＮＡＮＤ回路１２５に出力する。同様に、ＮＡＮＤ回路１２１は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、下位２ビット目のデコード信号のＮＡＮＤ演算結果をＮＡＮＤ回路１２５、ＮＯＴ回路１２４に出力する。ＮＡＮＤ回路１２５は、入力信号のＮＡＮＤ演算結果を、バッファ１２６を介してワード線１４−０に出力する。又、ＮＯＴ回路１２３は、ＮＡＮＤ回路１２１からの入力信号の反転信号をワード線１３−１に出力する。又、ＮＯＴ回路１２４は、ＮＡＮＤ回路１２２からの入力信号の反転信号をワード線１３−０に出力する。
【００５６】  図１５は、図１３に示すロウデコーダ１０２の動作を示す真理値表の一例である。図１５には、選択された行アドレス“Ｘ”に対応して活性化されるワード線１３、１４を示す真理値表が示される。上述のように、偶数行（Ｘ＝ｊ行）のメモリセル１００−ｉｊを選択する場合、ロウデコーダ１０２は、ワード線１３−ｊとワード線１４−（ｊ／２）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。又、奇数行（Ｘ＝ｊ＋１行）のメモリセル１００−ｉ（ｊ＋１）を選択する場合、ロウデコーダ１０２は、ワード線１３−（ｊ＋１）とワード線１４−（ｊ／２）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。このため、図１５に示すように、行アドレス“Ｘ＝ｊ”が選択されると、隣接するワード線１３−ｊ、１４−（ｊ／２）が活性化し、行アドレス“Ｘ＝ｊ＋１”が選択されると、隣接するワード線１３−（ｊ＋１）、１４−（ｊ／２）が活性化する。例えば、行アドレス“Ｘ＝０（ｊ＝０）”の（メモリセル１００−ｉ０）を選択する場合、ロウデコーダ１０２は、ワード線１３−０とワード線１４−０をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。同様に、行アドレス“Ｘ＝１（ｊ＋１＝１）”（メモリセル１００−ｉ１）を選択する場合、ロウデコーダ１０２は、ワード線１４−０とワード線１３−１をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。
【００５７】  行アドレスの選択方法が異なるのを除けば、メモリセル１００へのアクセス方法は従来の２Ｔ１ＭＴＪセルベースのＭＲＡＭと同様である。例えば、偶数行（ｊ行）、ｉ列のメモリセル１００−ｉｊにデータが書き込まれる場合、ワード線１３−ｊ、１４−（ｊ／２）がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線１１−ｉ、１２−ｉに印加される。例えば、０行、１列目（ｉ＝１、ｊ＝０）のメモリセル１００−１０に、データが書き込まれる場合は、ワード線１３−０、１４−０がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線１１−１、１２−１に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。これにより、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３における磁化が反転し、メモリセル１００内の情報が書き換えられる。又、奇数行（ｊ＋１行）、ｉ列のメモリセル１００−ｉ（ｊ＋１）にデータが書き込まれる場合、ワード線１３−（ｊ＋１）、１４−（ｊ／２）がハイレベルに設定された状態で、書込み情報に応じた相補の電圧がビット線１１−ｉ、１２−ｉに印加される。例えば、１行、１列目（ｉ＝１、ｊ＝１）のメモリセル１００−１１に、データが書き込まれる場合は、ワード線１３−１、１４−０がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧がビット線１１−１、１２−１に印加される。その他の非選択ワード線と非選択ビット線は全てローレベルに設定される。
【００５８】  一方、偶数行（ｊ行）、ｉ列のメモリセル１００−ｉｊに記憶されたデータを読み出す場合、ワード線１３−ｊ、１４−（ｊ／２）がハイレベルに設定された状態で、０．３Ｖ程度の電圧Ｖｃがビット線１１−ｉ、１２−ｉに印加される。このときのメモリセル１００−ｉｊのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出することで、メモリセル１００−ｉｊ内の情報を読み出すことができる。例えば、ワード線１３−０、１４−０がハイレベルに設定された状態で、ビット線１１−１、１２−１に０．３Ｖ程度の電圧Ｖｃが印加され、メモリセル１００−１０のＭＴＪ素子を流れるセンス電流Ｉｓを検出することで、メモリセル１００−１０に記録されたデータを読み出すことができる。又、奇数行（ｊ＋１行）、ｉ列のメモリセル１００−ｉ（ｊ＋１）に記憶されたデータを読み出す場合、ワード線１３−（ｊ＋１）、１４−（ｊ／２）がハイレベルに設定された状態で、０．３Ｖ程度の電圧Ｖｃがビット線１１−ｉ、１２−ｉに印加される。このときのメモリセル１００−ｉ（ｊ＋１）のＭＴＪ素子１０を流れるセンス電流Ｉｓを検出することで、メモリセル１００−ｉ（ｊ＋１）内の情報を読み出すことができる。例えば、ワード線１３−１、１４−０がハイレベルに設定された状態で、ビット線１１−１、１２−１に０．３Ｖ程度の電圧Ｖｃが印加され、メモリセル１００−１１のＭＴＪ素子を流れるセンス電流Ｉｓを検出することで、メモリセル１００−１１に記録されたデータを読み出すことができる。
【００５９】  ２．第２の実施の形態  図１６から図２１を参照して、本発明によるＭＲＡＭの第２の実施の形態における構成及び動作の詳細を説明する。第１の実施の形態との違いは、ビット線（ＢＬ、／ＢＬ）が読み出し用と書き込み用に分離されている点であり、ＭＴＪ素子１０の上部端子ｎ３は接地されずにリードビット線（ＲＢＬ）に接続される。それ以外の点は第１の実施の形態と同様である。以下では、第１の実施の形態と相違する箇所を中心に説明する。
【００６０】  図１６は、本発明によるＭＲＡＭセル（メモリセル１００）の第２の実施の形態における構成を示す回路図である。図１６を参照して、第２の実施の形態におけるメモリセル１００は、２個のトランジスタＭ１０、Ｍ２０と、３端子のＭＴＪ素子１０を備える、所謂２Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
【００６１】  図１６を参照して、本実施の形態におけるＸ行、ｉ列のメモリセル１００の構成の詳細を説明する。ここでは、偶数行（Ｘ＝ｊ行）のメモリセル１００−ｉｊと、奇数行（Ｘ＝ｊ＋１）のメモリセル１００−ｉ（ｊ＋１）について説明する。ただし、Ｘ、ｉは整数であり、ｊは０又は正の偶数である。本実施の形態では、偶数行（Ｘ＝ｊ行）のメモリセル１００−ｉｊと奇数行（Ｘ＝ｊ＋１行）のメモリセル１００−ｉ（ｊ＋１）は、それぞれ固有のワード線１３に接続されるとともに、共通のワード線１４−（ｊ／２）に接続される。以下、それぞれの構成を詳細に説明する。
【００６２】  奇数行（ｊ＋１行）のメモリセル１００−ｉ（ｊ＋１）は、ｊ＋１行に固有のワード線１３−（ｊ＋１）に接続されたトランジスタＭ２０と、ワード線１４−（ｊ／２）に接続されたトランジスタＭ１０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１０のゲートはワード線１４−（ｊ／２）（ＷＬ）に接続され、ソースはライト用のビット線１５−ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２０のゲートは、ワード線１３−（ｊ＋１）（ＷＬ）に接続され、ソースはライト用のビット線１６−ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ１０、Ｍ２０を介してビット線１５−ｉ（ＷＢＬ）、１６−ｉ（／ＷＢＬ）に接続される下部端子ｎ１、ｎ２と、リード用のビット線１７−ｉに接続される上部端子ｎ３を備える。
【００６３】  偶数行（ｊ行）のメモリセル１００−ｉｊは、ｊ行に固有のワード線１３−ｊに接続されたトランジスタＭ３０と、ワード線１４−（ｊ／２）に接続されたトランジスタＭ４０と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ３０のゲートはワード線１３−ｊ（ＷＬ）に接続され、ソースはライト用のビット線１５−ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ４０のゲートは、ワード線１４−（ｊ／２）（ＷＬ）に接続され、ソースはライト用のビット線１６−ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、それぞれがトランジスタＭ３０、Ｍ４０を介してビット線１５−ｉ（ＷＢＬ）、１６−ｉ（／ＷＢＬ）に接続される下部端子ｎ１、ｎ２と、リード用のビット線１７−ｉ（ＲＢＬ）に接続される上部端子ｎ３を備える。
【００６４】  図１７は、図１６に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図１７を参照して、第２の実施の形態では、同じｉ列のメモリセル１００は同じライト用のビット線１５−ｉ、１６−ｉ及びリード用のビット線１７−ｉに接続される。その他の構成（例えばメモリセルが接続するワード線）については、第１の実施の形態と同じである。
【００６５】  第２の実施の形態におけるＭＲＡＭも第１の実施の形態と同様に、ワード線１４に共通接続される隣接する２行のメモリセル１００−ｉｊ、１００−ｉ（ｊ＋１）を１単位とし、当該単位がアレイ状に形成されることで、メモリアレイを構成する。
【００６６】  次に、メモリセル１００−１１の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
【００６７】  図１８Ａ〜図１８Ｅは、図１７に示すメモリアレイのレイアウト構造を示す平面図である。図１８Ａ〜図１８Ｅでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図１９は、図１８Ａ〜図１８ＥにおけるＥ−Ｅ’断面図である。図２０は、図１８Ａ〜図１８ＥにおけるＦ−Ｆ’断面図である。図２１は、図１８Ａ〜図１８ＥにおけるＧ−Ｇ’断面図である。
【００６８】  図１８Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図１８Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図１８Ｃは、第３配線層Ｍ３から第４配線層Ｍ４直下の第３ビア形成層Ｖ３までの構造を示す平面図である。図１８Ｄは、第４配線層Ｍ４から第５配線層Ｍ５直下の第４ビア形成層Ｖ４までの構造を示す平面図である。図１８Ｅは第５配線層より上層の構造を示す平面図である。
【００６９】  図１８Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３は、第１の実施の形態と同様に、ＸＹ平面状において列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３は、ワード線１３、１４の延設方向と異なる方向に延設されることとなる。例えば、メモリセル１００毎に、ＸＹ平面においてワード線１３、１４の延設方向に対して４５°の方向にフリー磁性層３が延設される。
【００７０】  図１８Ａ及び図１９を参照して、フリー磁性層３の延設方向（長手方向）は列方向（Ｘ方向）に対して所定の角度θを成し、その両端付近の下層に、下部端子ｎ１、ｎ２に接続されたハード層４ａ、４ｂが設けられる。ハード層４ａ、４ｂ間のＸ方向の距離をＬとすると、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、Ｌ／ｃｏｓθとなる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）×Ｌとなる。この場合、フリー磁性層３の長辺として利用できる寸法は、図５Ａ〜図５Ｃに示したレイアウトに比較して２（１／２）倍に拡大できる。すなわち、図５Ａ〜図５Ｃに示したＭＴＪ素子３００の下部端子ｎ１０、ｎ２０間の距離はメモリセル２００の幅“４Ｆ”に応じた長さとなるが、本実施の形態における下部端子ｎ１、ｎ２間の距離は、“２（１／２）×４Ｆ”に応じた長さとなり、従来よりも約１．４１倍長くなる。
【００７１】  図１９を参照して、本実施の形態におけるＭＴＪ素子１０の構造を説明する。本一例では、ＭＲＡＭ層（ＭＴＪ素子１０）が第１配線層Ｍ１と第２配線層Ｍ２との間に形成される場合を仮定している。Ｐ型基板から第２配線層Ｍ２の下層の磁気抵抗素子形成層までの構造は、第１の実施の形態と同様であるため、その説明を省略する。本実施の形態におけるリファレンス層２は、ビア１を介して、フリー磁性層３の長手方向と同じ方向に延設された金属配線１８に接続される。金属配線１８は、ビア３１、第３配線層Ｍ３に形成された金属配線３２、ビア３３、第４配線層Ｍ４に形成された金属配線３４、ビア３５を介して第５配線層Ｍ５に形成されたリード用のビット線１７（ＲＢＬ）に接続される。
【００７２】  図１８Ａから図１８Ｅ、及び図２０を参照して、本実施の形態におけるトランジスタＭ１０の構造を説明する。トランジスタＭ１０は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１０のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。又、ビット線１５（ＷＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１５に接続されることとなる。更に、ビット線１５の上層の第４配線層Ｍ４には、行方向（Ｙ方向）に延設されたライト用のビット線１６（／ＷＢＬ）が形成される。
【００７３】  図１８Ａから図１８Ｅ、及び図２１を参照して、本実施の形態におけるトランジスタＭ２０の構造を説明する。トランジスタＭ２０は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線４１、ビア４２を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２０のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。又、ビット線１６（／ＢＬ）は、行方向（Ｙ方向）に延設され、列方向（Ｘ方向）に分岐してビア２５に接続されている。このため、同列のメモリセル１００は共通のビット線１６に接続されることとなる。更に、ビット線１６の上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
【００７４】  以上のように、本実施の形態におけるメモリセル１００では、第１の実施の形態と同様に、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向負の向き）をチャネル方向とするＭＯＳトランジスタＭ１０、Ｍ２０が形成される。このため、例えばメモリセル１００−１１は、ワード線１４−０及びビット線１５−１を備える矩形（セルサイズ２Ｆ×３Ｆ）と、ワード線１３−１及びビット線１６−１を備える矩形（セルサイズ２Ｆ×３Ｆ）とを組み合わせた形状となる。すなわち、メモリセル１００の最小セルサイズは、“１２Ｆ２”となり、セル面積のオーバヘッドはゼロとなる。又、本発明では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
【００７５】  本実施の形態も第１の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
【００７６】  上記の説明では、ワード線１４に共通接続されたメモリセル１００のうち、ワード線１４に対してＹ方向正側に位置する奇数行のメモリセル１００−（ｉｊ＋１）（１００−ｉ１、１００−ｉ３、・・・）の構造について説明したが、Ｙ方向負側に位置する偶数行のメモリセル１００−ｉｊ（１００−ｉ０、１００−ｉ２、・・・）の構造も同様である。偶数行のメモリセル１００−ｉｊと奇数行のメモリセル１００−ｉ（ｊ＋１）の構造は、ＸＹ平面において、それぞれが共有するワード線１４上の一点を軸として一方を１８０°回転させた回転対称構造を示す。又、列方向（Ｙ方向）に隣接する２つメモリセル１００−（ｉｊ＋１）、１００−ｉｊに共通接続するワード線１４−（ｊ／２）は、２つメモリセル１００−（ｉｊ＋１）、１００−ｉｊのそれぞれに固有に接続されたワード線１３−（ｊ＋１）とワード線１３−ｊとの間に設けられる。
【００７７】  以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
【００７８】  本実施の形態におけるＭＲＡＭも、第１の実施の形態と同様に、２行毎にワード線１４がメモリセル１００に共通接続されるため、通常、１つのメモリセル１００につき２本必要なワード線を実質１．５本とすることができる。すなわち、本発明では、メモリアレイ１０１の行数がｎの時、ワード線の本数は１．５×ｎ本となる。
【００７９】  第２の実施の形態におけるメモリセル１００では、ビット線を読み出し用と書き込み用に分離していため、第１の実施の形態に比べて、高速化とセル占有率の効率化に適している。例えば、複数のメモリアレイのそれぞれのビット線（サブビット線）を、複数のスイッチ回路を介してメインビット線に接続し（ビット線の分割）、メインビット線からの制御信号によってメモリセルの選択を行う。このように、メモリアレイに直接的に接続しないメインビット線によってメモリセルの選択を行うことで、メモリセル選択時のビット線の寄生容量を低減させることができ、メモリへのアクセス速度を高速化できる。しかし、ビット線を分割した場合、面積オーバヘッドのためにセル占有率が下がってしまう。一方、本実施の形態におけるメモリセル１００を上述のような構成に適用した場合、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。
【００８０】  このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現するとともに、ワード線数を低減することが可能となる。
【００８１】  次に、第２の実施の形態におけるメモリセル１００の選択方法を以下に説明する。行アドレスの選択方法（行デコーダの動作）は第１の実施の形態と同様であるので説明を省略する。以下では、第１の実施の形態と異なる列アドレスの選択方法について詳細に説明する。
【００８２】  書き込み動作を行う場合、隣接するワード線１３、１４を活性化した（ハイレベルとした）状態で、書き込み情報に応じた相補の電圧を、アクセス対象（選択対象）のメモリセル１００が接続するライトビット線１５、１６（ＷＢＬ、／ＷＢＬ）に印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線１７は高インピーダンス状態、あるいはローレベル（例えば接地レベル）に設定される。この時、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３の磁化が反転され、情報が書き換えられる。一方、メモリセル１００の記憶情報を読み出す場合は、アクセス対象（選択対象）のワード線１３、１４をハイレベルにした状態で、選択セルが接続するリードビット線１７に０．３Ｖ程度の電圧Ｖｃを印加し、選択セルのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル（例えば接地レベル）に設定される。
【００８３】  ３．第３の実施の形態  図２２から図３０を参照して、本発明によるＭＲＡＭの第３の実施の形態における構成及び動作の詳細を説明する。第２の実施の形態では、２つのトランジスタＭ１０、Ｍ２０によって、ＭＴＪ素子１０の選択制御を行っていたが、第３の実施の形態では、４つのトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２によってＭＴＪ素子１０への選択制御を行う。それ以外の点は第２の実施の形態と同様である。以下では、第２の実施の形態と相違する箇所を中心に説明する。
【００８４】  図２２は、本発明によるＭＲＡＭセル（メモリセル１００）の第３の実施の形態における構成を示す回路図である。図２２を参照して、第３の実施の形態におけるメモリセル１００は、４個のトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２と、３端子のＭＴＪ素子１０を備える、所謂４Ｔ１ＭＴＪセル構成のＭＲＡＭセルである。
【００８５】  図２２を参照して、本実施の形態におけるＸ行、ｉ列のメモリセル１００の構成の詳細を説明する。ここでは、Ｘ＝ｋ行のメモリセル１００−ｉｋの構成の詳細を説明する。ただし、Ｘ、ｉ、ｋは整数である。本実施の形態では、Ｘ＝ｋ行のメモリセル１００−ｉｋは、その隣接行（Ｘ＝ｋ−１行、ｋ＋１行）のメモリセル１００−ｉ（ｋ−１）、１００−ｉ（Ｋ＋１）のそれぞれに共通のワード線１４−ｋ、１４−（ｋ＋１）に接続される。以下、本実施の形態におけるメモリセル１００の構成を詳細に説明する。
【００８６】  Ｘ＝ｋ行、ｉ列のメモリセル１００−ｉｋは、ｋ行に固有のワード線１３−ｋに接続されたトランジスタＭ１１、Ｍ２２と、ワード線１４−（ｋ＋１）に接続されたトランジスタＭ２１と、ワード線１４−ｋに接続されたトランジスタＭ１２と、ＭＴＪ素子１０を備える。詳細には、トランジスタＭ１１のゲートはワード線１３−ｋ（ＷＬ）に接続され、ソースはライト用のビット線１５−ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ１２のゲートはワード線１４−ｋ（ＷＬ）に接続され、ソースはライト用のビット線１５−ｉ（ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続される。トランジスタＭ２１のゲートはワード線１４−（ｋ＋１）（ＷＬ）に接続され、ソースはライト用のビット線１６−ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。トランジスタＭ２２のゲートはワード線１３−ｋ（ＷＬ）に接続され、ソースはライト用のビット線１６−ｉ（／ＷＢＬ）に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続される。ＭＴＪ素子１０は、抵抗可変素子であり、下部端子ｎ１、ｎ２、ｎ３を備える。下部端子ｎ１は、トランジスタＭ１１、Ｍ１２を介してビット線１５−ｉに接続され、下部端子ｎ２は、トランジスタＭ２１、Ｍ２２を介してビット線１６−ｉに接続される。又、下部端子ｎ３は、リード用のビット線１７−ｉ（ＲＢＬ）に接続される。
【００８７】  図２３は、図２２に示すメモリセル１００を４行×３列分アレイ化したメモリアレイ１０１の構成を示す回路図である。図２３を参照して、第３の実施の形態では、第２の実施の形態と同様に、同じｉ列のメモリセル１００は同じライト用のビット線１５−ｉ、１６−ｉ及びリード用のビット線１７−ｉに接続される。又、メモリセル１００は、３本のビット線に接続される。メモリセル１００は、行方向（Ｙ方向）の正負の向きに隣接するメモリセル１００とワード線１４を共有し、同列のメモリセル１００は共通のビット線１５、１６、１７に接続される。
【００８８】  次に、メモリセル１００−１１の構造を一例に、本実施の形態におけるメモリセル１００のレイアウト構造の詳細を説明する。
【００８９】  図２４Ａ〜図２４Ｅは、図２３に示すメモリアレイのレイアウト構造を示す平面図である。図２４Ａ〜図２４Ｅでは、一例として、磁壁移動方式のＭＴＪ素子１０を利用したメモリアレイ１０１の平面図が示される。図２５は、図２４Ａ〜図２４ＥにおけるＨ−Ｈ’断面図である。図２６は、図２４Ａ〜図２４ＥにおけるＩ−Ｉ’断面図である。図２７は、図２４Ａ〜図２４ＥにおけるＪ−Ｊ’断面図である。
【００９０】  図２４Ａは、基板から第２配線層Ｍ２直下のＭＴＪ素子形成層（第１ビア形成層Ｖ１）までの構造を示す平面図である。図２４Ｂは、第２配線層Ｍ２から第３配線層Ｍ３直下の第２ビア形成層Ｖ２までの構造を示す平面図である。図２４Ｃは、第３配線層Ｍ３から第４配線層Ｍ４直下の第３ビア形成層Ｖ３までの構造を示す平面図である。図２４Ｄは、第４配線層Ｍ４から第５配線層Ｍ５直下の第４ビア形成層Ｖ４までの構造を示す平面図である。図２４Ｅは第５配線層より上層の構造を示す平面図である。
【００９１】  図２４Ａを参照して、本実施の形態におけるメモリセル１００のフリー磁性層３は、第２の実施の形態と同様に、ＸＹ平面状において列方向（Ｘ方向）に対して所定の角度の方向を長手方向として延設される。本実施の形態では、Ｘ方向にワード線１３、１４が延設されているため、フリー磁性層３は、ワード線１３、１４の延設方向と異なる方向（角度θ）に延設されることとなる。これにより、フリー磁性層３に沿ったハード層４ａ、４ｂ間（端子ｎ１、ｎ２間）の距離は、図５Ａ〜図５Ｃに示したレイアウトに比べて１／ｃｏｓθ倍に拡大できる。例えば、θ＝４５°の場合、フリー磁性層３に沿ったハード層４ａ、４ｂ間の距離は、２（１／２）倍拡大される。
【００９２】  図２４Ａ及び図２５を参照して、本実施の形態におけるＭＴＪ素子１０の構造は、第２の実施の形態と同様であるため、その詳細な説明は省略する。ただし、本実施の形態では、メモリアレイ１０１上のＭＴＪ素子１０は全て同じ構造を示す。又、列方向（Ｙ方向）に対しワード線１３とワード線１４が交互に配置される。
【００９３】  図２４Ａから図２４Ｅ、及び図２６を参照して、本実施の形態におけるトランジスタＭ１１、Ｍ１２の構造を説明する。トランジスタＭ１２は、ゲートとして機能するワード線１４、ソースとして機能するＮ＋拡散層２０ａ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ａは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１４は、Ｎ＋拡散層７ａ、２０ａ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ａは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１２のゲートは、他のメモリセル１００と共通のワード線１４に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。
【００９４】  又、トランジスタＭ１１は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｂ、ドレインとして機能するＮ＋拡散層７ａを備える。Ｎ＋拡散層２０ｂは、Ｎ＋拡散層７ａに対してＹ方向所定の向き（ここでは正の向き）に所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ａ、２０ｂ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｂは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５を介してライト用のビット線１５（ＷＢＬ）に接続される。又、Ｎ＋拡散層７ａは、ＭＴＪ素子１０の下部端子ｎ１に接続される。以上の構成により、トランジスタＭ１１のゲートは、メモリセル固有のワード線１３に接続され、ソースはビット線１５に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ１に接続されることとなる。
【００９５】  ビット線１５（ＷＢＬ）は、行方向（Ｙ方向）に延設されているため、同列のメモリセル１００は共通のビット線１５に接続されることとなる。又、ビット線１５の上層の第４配線層Ｍ４には、行方向（Ｙ方向）に延設されたライト用のビット線１６（／ＷＢＬ）が形成され、その上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
【００９６】  図２４Ａから図２４Ｅ、及び図２７を参照して、本実施の形態におけるトランジスタＭ２１、Ｍ２２の構造を説明する。トランジスタＭ２２は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｃ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｃは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは負の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｃ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｃは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線２７、ビア２８を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２２のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。
【００９７】  トランジスタＭ２１は、ゲートとして機能するワード線１３、ソースとして機能するＮ＋拡散層２０ｄ、ドレインとして機能するＮ＋拡散層７ｂを備える。Ｎ＋拡散層２０ｄは、Ｎ＋拡散層７ｂに対してＹ方向所定の向き（ここでは正の向き）に、所定の間隔離隔した位置のＰ型基板内に設けられる。ワード線１３は、Ｎ＋拡散層７ｂ、２０ｄ間のＰ型基板上に列方向（Ｘ方向）に延設される。Ｎ＋拡散層２０ｄは、下層から順に積層された、コンタクト２１、金属配線２２、ビア２３、金属配線２４、ビア２５、金属配線２７、ビア２８を介してライト用のビット線１６（／ＷＢＬ）に接続される。又、Ｎ＋拡散層７ｂは、ＭＴＪ素子１０の下部端子ｎ２に接続される。以上の構成により、トランジスタＭ２１のゲートは、ワード線１３に接続され、ソースはビット線１６に接続され、ドレインはＭＴＪ素子１０の下部端子ｎ２に接続されることとなる。
【００９８】  又、ビット線１６（／ＢＬ）は、行方向（Ｙ方向）に延設され、列方向（Ｘ方向）に分岐してビア２５に接続されている。このため、同列のメモリセル１００は共通のビット線１６に接続されることとなる。更に、ビット線１６の上層の第５配線層Ｍ５には、行方向（Ｙ方向）に延設されたリード用のビット線１７（ＲＢＬ）が形成される。
【００９９】  第１及び第２の実施の形態では、ワード線１４に共通接続される隣接する２行のメモリセル１００−ｉｊ、１００−ｉ（ｊ＋１）を１単位としてメモリアレイ１０１が構成される。この場合、奇数行のメモリセル１００と偶数行のメモリセル１００の構成は異なるため、メモリアレイ１０１において、拡散層や配線を同一パタンで連続的にレイアウトすることは難しい。一方、第３の実施の形態では、メモリアレイ１０１上の全てのメモリセル１００を同じ構造とすることができるため、拡散層や配線を同一パタンで連続してレイアウトすることが可能となる。
【０１００】  以上のように、本実施の形態におけるメモリセル１００では、フリー磁性層３の長手方向が列方向（Ｘ方向）に対して角度を有し、フリー磁性層３の両端に設けられた下部端子ｎ１、ｎ２のそれぞれに、行方向（Ｙ方向）をチャネル方向とする４つのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２が形成される。このため、例えばメモリセル１００−１１は、ワード線１３−１、１４−１及びビット線１５−１を備える矩形（セルサイズ２Ｆ×４Ｆ）と、ワード線１３−１、１４−２及びビット線１６−１を備える矩形（セルサイズ２Ｆ×４Ｆ）とを組み合わせた形状となる。本実施の形態では、第２の実施の形態に比べてトランジスタが４個に増加しているため、設計ルール上最小化したセル面積は１６Ｆ２となる。上述の形状の場合、メモリセル１００の最小セルサイズは、“１６Ｆ２”となるため、セル面積のオーバヘッドはゼロとなる。
【０１０１】  又、本実施の形態では、第１及び第２の実施の形態と同様にフリー磁性層３の長手方向が列方向（Ｘ方向）に対して所定の角度θを有しているため、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を、従来よりも１／ｃｏｓθ倍長くすることができる。例えばθ＝４５°の場合、ハード層４ａ、４ｂ間（下部端子ｎ１、ｎ２間）の距離を従来よりも１．４１倍長くすることができる。これは、ハード層４ａ、４ｂと、リファレンス層２との距離を最大で約０．４Ｆ確保できることに相当する。以上のことから、本発明によれば、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現することが可能となる。
【０１０２】  本実施の形態も第１、第２の実施の形態と同様に、反選択状態となることなく、データの書込み又は読み込み対象となるメモリセルのみを精度よく選択することができる。又、ハード層４ａ、４ｂとリファレンス層２の端部との距離を増大させることで、書き込み電流を１ｍＡ以下に低減可能となり、周辺回路を簡単化することが可能となる。従って、本発明によれば、ＭＲＡＭにおけるセル占有率をＤＲＡＭ並みに高めることが可能となり、その結果、メモリ容量の大容量化が実現され得る。
【０１０３】  以上のような構造により、本発明によるメモリアレイ１０１は、ワード線１４を共有し、それぞれ異なるワード線１３が接続された２行のメモリセル群を複数備えることとなる。
【０１０４】  本実施の形態では、１つのメモリセルに必要な３本のワード線のうち、２本を他のメモリセルと共有しているため、メモリアレイの行数がｎの時、必要なワード線の本数は２×ｎ＋１本となる。
【０１０５】  又、本実施の形態では、第２の実施の形態と同様に、センス電流の小さいリードビット線のみを分割し、書き込み電流が相対的に大きいライトビット線はアレイ間で共通にするといった工夫をすることができる。このため、分割のための面積オーバヘッドを最小限にしながら高速化を図ることができる。
【０１０６】  このように、アクセス速度の高速化を目的とし、且つセル占有率を効率化したメモリセルにおいても、ＭＲＡＭ層（ＭＴＪ素子１０）の寸法、及びプロセスマージンを確保しつつ最小面積であるセルサイズ“１２Ｆ２”を実現するとともに、ワード線数を低減することが可能となる。
【０１０７】  以下、図２８から図３０を参照して、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成及び動作の詳細を説明する。図２８は、本発明によるＭＲＡＭが搭載された半導体記憶装置の第３の実施の形態における構成を示すブロック図である。
【０１０８】  図２８を参照して、第３の実施の形態における半導体記憶装置では、ワード線１４−ｋは、行方向に隣接するメモリセル１００−ｉｋとメモリセル１００−ｉ（ｋ−１）に共通接続され、ワード線１４−ｋ＋１は行方向に隣接するメモリセル１００−ｉｋとメモリセル１００−ｉ（ｋ＋１）に共通接続される。又、ワード線１３−（ｋ−１）、１３−ｋ、１３−（ｋ＋１）は、メモリセル１００−ｉ（ｋ−１）、１００−ｉｋ、１００−ｉ（ｋ＋１）のそれぞれに専用のワード線となる。
【０１０９】  図２９は、図２８に示すロウデコーダの一部の構成を示す回路図である。図２９を参照して、ロウデコーダ１０２は、それぞれが８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”に応じて１行分（Ｘ＝ｋ行）のワード線を駆動する論理回路１１１を備える。ここでは、一例として１行分（Ｘ＝ｋ＋１行）のメモリセル１００−ｉ（ｋ＋１）に接続されるワード線１４−（ｋ＋２）、１３−（ｋ＋１）、１４−（ｋ＋１）を駆動するデコーダ回路（論理回路１１１）を示す。第３の実施の形態における論理回路１１１は、ＮＡＮＤ回路１３２、１３４、１３６、ＮＯＴ回路１３５、バッファ１３７、１３８を備える。
【０１１０】  ＮＡＮＤ回路１３２は、ＮＯＴ回路１３５を介してワード線１３−（ｋ＋１）を駆動する。詳細には、ＮＡＮＤ回路１３２には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋ＋１に対応する下位ｋ＋２ビット目の信号が選択入力される。
【０１１１】  同様に、隣接行Ｘ＝ｋ＋２のメモリセル１００−ｉ（ｋ＋２）を駆動する論理回路１１１内には、ＮＯＴ回路１３９を介してワード線１３−（ｋ＋２）を駆動するＮＡＮＤ回路１３１が設けられる。又、隣接行Ｘ＝ｋのメモリセル１００−ｉｋを駆動する論理回路１１１内には、ＮＯＴ回路１４０を介してワード線１３−ｋを駆動するＮＡＮＤ回路１３３が設けられる。ＮＡＮＤ回路１３１には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋ＋２に対応する下位ｋ＋３ビット目の信号が選択入力される。同様に、ＮＡＮＤ回路１３３には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける、行アドレスＸ＝ｋに対応する下位ｋ＋１ビット目の信号が選択入力される。
【０１１２】  ＮＡＮＤ回路１３１、１３２の出力は、ＮＡＮＤ回路１３４に入力され、そのＮＡＮＤ演算結果はバッファ１３７を介してワード線１４−（ｋ＋２）に出力される。すなわち、ワード線１４−（ｋ＋２）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、下位ｋ＋３ビット目の信号と、下位ｋ＋２ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４−（ｋ＋２）は、ワード線１３−（ｋ＋１）、１３−（ｋ＋２）の少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
【０１１３】  又、ＮＡＮＤ回路１３２、１３３の出力は、ＮＡＮＤ回路１３６に入力され、そのＮＡＮＤ演算結果はバッファ１３８を介してワード線１４−（ｋ＋１）に出力される。すなわち、ワード線１４−（ｋ＋１）には、８ビットのアドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”における、下位ｋ＋２ビット目の信号と、下位ｋ＋１ビット目の信号のＯＲ演算結果が出力されることとなる。このため、ワード線１４−（ｋ＋１）は、ワード線１３−（ｋ＋１）、１３−ｋの少なくとも一方が活性化されることで活性化される（ハイレベルとなる）。
【０１１４】  一例として、行アドレスＸ＝１のメモリセル１００−ｉ１を駆動する論理回路１１１（ｋ＝０）の動作を説明する。ＮＡＮＤ回路１３２は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれの下位２ビット目のデコード信号のＮＡＮＤ演算結果を、ＮＡＮＤ回路１３４、１３６及びＮＯＴ回路１３５に出力する。ＮＡＮＤ回路１３１は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれの下位３ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１３９及びＮＡＮＤ回路１３４に出力する。ＮＡＮＤ回路１３３は、アドレス信号“Ｘ０１２”、“Ｘ３４５”、“Ｘ６７８”のそれぞれにおける下位１ビット目のデコード信号のＮＡＮＤ演算結果をＮＯＴ回路１４０及びＮＡＮＤ回路１３６に出力する。ＮＡＮＤ回路１３４は、入力信号のＮＡＮＤ演算結果を、バッファ１３７を介してワード線１４−２に出力する。又、ＮＯＴ回路１３５は、ＮＡＮＤ回路１３２からの入力信号の反転信号をワード線１３−１に出力する。更に、ＮＡＮＤ回路１３６は、入力信号のＮＡＮＤ演算結果を、バッファ１３８を介してワード線１４−１に出力する。
【０１１５】  尚、ＮＡＮＤ１３４及びバッファ１３７は、隣接するＸ＝ｋ＋２行の論理回路１１１としても利用され、ＮＡＮＤ１３６及びバッファ１３８は、隣接するＸ＝ｋ行の論理回路１１１としても利用される。
【０１１６】  図３０は、図２８に示すロウデコーダ１０２の動作を示す真理値表の一例である。図３０には、選択された行アドレス“Ｘ”に対応して活性化されるワード線１３、１４を示す真理値表が示される。本実施の形態では、Ｘ＝ｋ行のメモリセル１００−ｉｋを選択する場合、ロウデコーダ１０２は、３本のワード線１４−ｋ、１３−ｋ、１４−（ｋ＋１）のみをハイレベルとし、他のワード線１３、１４をローレベルに設定する。例えば、行アドレス“Ｘ＝０（ｋ＝０）”の（メモリセル１００−ｉ０）を選択する場合、ロウデコーダ１０２は、ワード線１３−０、１４−０、１４−１をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。同様に、行アドレス“Ｘ＝１（ｋ＝１）”（メモリセル１００−ｉ１）を選択する場合、ロウデコーダ１０２は、ワード線１４−０とワード線１３−１、１４−１、１４−２をハイレベルにし、その他のワード線１３、１４を全てローレベルに設定する。
【０１１７】  行アドレスの選択方法が異なるのを除けば、メモリセル１００へのアクセス方法は第２の実施の形態と同様である。例えば、Ｘ＝ｋ行、ｉ列のメモリセル１００−ｉｋにデータが書き込まれる場合、ワード線１３−ｋ、１４−ｋ、１４−（ｋ＋１）がハイレベルに設定された状態で、書き込み情報に応じた相補の電圧を、アクセス対象（選択対象）のメモリセル１００が接続するライトビット線１５、１６（ＷＢＬ、／ＷＢＬ）に印加する。その他の非選択ワード線と非選択ライトビット線は全てローレベルに設定され、全てのリードビット線１７は高インピーダンス状態、あるいはローレベル（例えば接地レベル）に設定される。この時、選択セルに書き込み電流が供給され、ＭＴＪ素子１０のフリー磁性層３の磁化が反転され、情報が書き換えられる。一方、メモリセル１００の記憶情報を読み出す場合は、アクセス対象（選択対象）のワード線１３、１４をハイレベルにした状態で、選択セルが接続するリードビット線１７に０．３Ｖ程度の電圧Ｖｃを印加し、選択セルのＭＴＪ素子１０を流れるセンス電流Ｉｓを検出する。この時、全ての非選択リードビット線は高インピーダンス状態、全てのライトビット線はローレベル（例えば接地レベル）に設定される。
【０１１８】  第３の実施の形態におけるメモリセル１００の理想的なセル面積は１６Ｆ２乗と、第１、第２の実施の形態に比べて約１．３倍になっている。しかし、メモリセル１００に供給可能な書き込み電流を２倍に増加できる。又、図２４Ａに示すように、ＭＲＡＭ層（ＭＴＪ素子１０）のパタンが等間隔になる。このため、隣接セル間の漏れ磁場が一様になり、全てのセルで磁気的に一様になる。
【０１１９】  以上のように、本発明では、３端子ＭＴＪ素子を利用したＭＲＡＭにおいて、ＭＴＪ素子１０におけるフリー磁性層３（導電層）の長手方向が、メモリセル列の行方向（Ｘ方向）と異なる。このため、メモリセル１００の行方向（Ｘ方向）の長さを変更せずに、フリー磁性層３に沿った下部電極（ハード層４ａ、４ｂ）とバリア層９との間の距離を数１０ｎｍ以上確保することができる。すなわち、本発明によれば、メモリセル１００のセルサイズを増大することなく、リファレンス層２が設けられていないフリー層領域を広くでき、この領域における磁壁の停止を防止することができる。
【０１２０】  又、本発明は、図２に示すような磁場書き方式のＭＴＪ素子を利用したＭＲＡＭにも、技術的に矛盾のない範囲内で適用することができる。本発明を磁場書き方式のＭＲＡＭに適用した場合、上述と同様に、メモリセルの行方向（Ｘ方向）の長さを変更せずに、フリー磁性層に沿った下部電極とバリア層との間の距離を数１０ｎｍ以上確保することができる。これにより、フリー磁性層の表面を原子層のレベルまで平坦にしてもバリア層を適切に形成することが可能ととともに、メモリセルのセルサイズの増大を抑制できる。
【０１２１】  更に、本発明では、異なる複数のワード線によって選択制御されるメモリセル１００において、隣接行のメモリセルと、ワード線のいずれかを共有しているため、ワード線数を低減しつつ効率的なメモリセルの配置が可能となる。これにより、ＭＲＡＭの面積コストを低減することが可能となる。
【０１２２】  以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態から第３の実施の形態は、技術的に可能な範囲で組み合せることができる。上述の実施の形態では、選択制御トランジスタとしてＭＯＳＦＥＴを一例として説明したが、スイッチ動作が可能であれば、他の構造のトランジスタを利用しても構わない。
【０１２３】  上記の実施の形態の一部又は全部は、以下の付記のようにも記載し得るが、以下には限られない。
【０１２４】  （付記１）  行方向及び前記行方向に直行する列方向に配列される複数のメモリセルと、  前記列方向に延設された第１ワード線と、  前記列方向に延設された第２ワード線と  を具備し、  前記複数のメモリセルのそれぞれは、  長手方向が前記列方向と異なる方向である導電層の両端に接続された第１下部端子と第２下部端子を有する磁気抵抗素子と、  ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタと、  ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタと  を備え、  前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される  半導体記憶装置。
【０１２５】  （付記２）  付記１に記載の半導体記憶装置において、  前記複数のメモリセルのそれぞれは、  前記列方向に延設され、前記第１トランジスタのソースに接続される第１ビット線と、  前記列方向に延設され、前記第２トランジスタのソースに接続される第２ビット線と  を更に備え、  前記複数のメモリセルにおいて列方向に隣接する２つのメモリセルの一方の前記第１トランジスタと、他方の前記第２トランジスタは、共通の前記第１ビット線に接続され、前記他方の前記第１トランジスタと、前記一方の第２トランジスタは、共通の前記第２ビット線に接続される  半導体記憶装置。
【０１２６】  （付記３）  付記２に記載の半導体記憶装置において、  前記行方向に延設され、前記磁気抵抗素子の上部端子に接続されるリード用の第３ビット線を更に具備し、  前記第１ビット線及び前記第２ビット線は、ライト用のビット線として使用される  半導体記憶装置。
【０１２７】  （付記４）  付記１から３のいずれか１項に記載の半導体記憶装置において、  前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、  前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、  前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、  前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する  半導体記憶装置。
【０１２８】  （付記５）  付記１から４のいずれか１項に記載の半導体記憶装置において、  前記複数のメモリセルは、  奇数行に配置される第１メモリセルと、  前記第１メモリセルに隣接し、偶数行に配置される第２メモリセルと  を備え、  前記第１メモリセルと前記第２メモリセルに共通接続される前記第１ワード線は、前記第１メモリセルに固有に接続されるワード線と、前記第２メモリセルに固有に接続されるワード線との間に設けられる  半導体記憶装置。
【０１２９】  （付記６）  付記５に記載の半導体記憶装置において、  前記第１メモリセルは、前記第１トランジスタと前記第２トランジスタを備え、  前記第２メモリセルは、  長手方向が前記列方向と異なる方向である導電層の両端に接続された第３下部端子と第４下部端子を有する磁気抵抗素子と、  ドレインが前記第３下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、  ドレインが前記第４下部端子に接続され、ゲートが前記第１ワード線に接続される第４トランジスタと  を備える  半導体記憶装置。
【０１３０】  （付記７）  付記１から６のいずれか１項に記載の半導体記憶装置において、  前記複数のメモリセルと前記第１ワード線と前記第２ワード線とを備えるメモリアレイと、  前記第１ワード線及び前記第２ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと  を具備し、  前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線及び前記第２ワード線を活性化し、他のワード線を非活性化する  半導体記憶装置。
【０１３１】  （付記８）  付記１から４のいずれか１項に記載の半導体記憶装置において、  前記複数のメモリセルのそれぞれは、  前記列方向に延設された第３ワード線と、  ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタと、  ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタと  を更に備え、  前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、  前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続される  半導体記憶装置。
【０１３２】  （付記９）  付記８に記載の半導体記憶装置において、  前記第１トランジスタは、前記第１下部端子の下層に形成され、ドレインとして機能する第１拡散層と、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第２拡散層とを備え、  前記第１ワード線は、前記第１拡散層と第２拡散層との間の基板上に設けられ、前記第１トランジスタのゲートとして機能し、  前記第２トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第４拡散層とを備え、  前記第２ワード線は、前記第３拡散層と第４拡散層との間の基板上に設けられ、前記第２トランジスタのゲートとして機能する  前記第３トランジスタは、ドレインとして機能する前記第１拡散層と、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第５拡散層とを備え、  前記第２ワード線は、前記第１拡散層と第５拡散層との間の基板上に設けられ、前記第３トランジスタのゲートとして機能し、  前記第４トランジスタは、前記第２下部端子の下層に形成され、ドレインとして機能する第３拡散層と、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に設けられ、ソースとして機能する第６拡散層とを備え、  前記第１ワード線は、前記第３拡散層と第６拡散層との間の基板上に設けられ、前記第４トランジスタのゲートとして機能する  半導体記憶装置。
【０１３３】  （付記１０）  付記８又は９に記載の半導体記憶装置において、  前記複数のメモリセルと前記第１ワード線と前記第２ワード線と前記第３ワード線とを備えるメモリアレイと、  前記第１ワード線、前記第２ワード線、及び前記第３ワード線に制御信号を出力してアクセス対象のメモリセル行を選択するロウデコーダと  を具備し、  前記ロウデコーダは、アクセス対象のメモリセルに接続される前記第１ワード線、前記第２ワード線、及び前記第３ワード線を活性化し、他のワード線を非活性化する  半導体記憶装置。
【０１３４】  （付記１１）  付記１から１０のいずれか１項に記載の半導体記憶装置において、  前記導電層の長手方向と前記列方向とのなす角度は４５度である  半導体記憶装置。
【０１３５】  （付記１２）  列方向に第１ワード線を延設するステップと、  前記列方向に第２ワード線を延設するステップと、  前記列方向及び前記列方向に直行する行方向に複数のメモリセルを配置するステップと、  を具備し、  前記複数のメモリセルを配置するステップは、  第１下部端子と第２下部端子に接続された導電層を有する磁気抵抗素子を形成するステップと、  ドレインが前記第１下部端子に接続され、ゲートが前記第１ワード線に接続される第１トランジスタを形成するステップと、  ドレインが前記第２下部端子に接続され、ゲートが前記第２ワード線に接続される第２トランジスタを形成するステップと  を備え、  前記磁気抵抗素子を形成するステップは、両端が前記第１下部端子と前記第２下部端子に接続され、長手方向が前記列方向と異なる方向となるように導電層を形成するステップを備え、  前記複数のメモリセルにおいて行方向に隣接する少なくとも２つのメモリセルのそれぞれの前記第１トランジスタのゲートは、共通の前記第１ワード線に接続される  半導体記憶装置の製造方法。
【０１３６】  （付記１３）  付記１２に記載の半導体記憶装置の製造方法において、  前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、  前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、  前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、  前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、  前記第２ワード線を延設するステップは、前記第３拡散層と前記第４拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備える  半導体記憶装置の製造方法。
【０１３７】  （付記１４）  付記１２に記載の半導体記憶装置の製造方法において、  前記列方向に第３ワード線を延設するステップと、  ドレインが前記第１下部端子に接続され、ゲートが前記第２ワード線に接続される第３トランジスタを形成するステップと、  ドレインが前記第２下部端子に接続され、ゲートが前記第３ワード線に接続される第４トランジスタを形成するステップと  前記第２ワード線は、前記第１ワード線と前記第３ワード線との間に設けられ、  前記複数のメモリセルにおいて、第１メモリセルに対して行方向正側に隣接する第２メモリセルと前記第１メモリセルは、前記第３ワード線に共通接続され、前記第１メモリセルに対して行方向負側に隣接する第３メモリセルと前記第１メモリセルは、前記第１ワード線に共通接続される  半導体記憶装置の製造方法。
【０１３８】  （付記１５）  付記１４に記載の半導体記憶装置の製造方法において、  前記第１トランジスタを形成するステップは、ドレインとして機能する第１拡散層を前記第１下部端子の下層に形成するステップと、前記行方向第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第２拡散層を形成するステップとを備え、  前記第２トランジスタを形成するステップは、ドレインとして機能する第３拡散層を前記第２下部端子の下層に形成するステップと、前記第１の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第４拡散層を形成するステップとを備え、  前記第３トランジスタを形成するステップは、ドレインとして機能する前記第１拡散層を形成するステップと、前記第１の向きとは逆の第２の向きに前記第１拡散層から所定の間隔離隔した位置に、ソースとして機能する第５拡散層を形成するステップとを備え、  前記第４トランジスタを形成するステップは、ドレインとして機能する前記第３拡散層を前記第２下部端子の下層に形成するステップと、前記第２の向きに前記第３拡散層から所定の間隔離隔した位置に、ソースとして機能する第６拡散層を形成するステップとを備え、  前記磁気抵抗素子を形成するステップは、前記第１拡散層上に前記第１下部端子を形成するステップと、前記第２拡散層上に前記第２下部端子を形成するステップとを備え、  前記第１ワード線を延設するステップは、前記第１拡散層と前記第２拡散層との間、及び前記第１拡散層と前記第５拡散層との間の基板上に、前記第１トランジスタのゲートとして前記第１ワード線を形成するステップを備え、  前記第２ワード線を延設するステップは、前記第３拡散層と第４拡散層との間、及び前記第３拡散層と前記第６拡散層との間の基板上に、前記第２トランジスタのゲートとして機能する前記第２ワード線を形成するステップを備え、  半導体記憶装置の製造方法。
【０１３９】  尚、本出願は、日本出願番号２０１０−２７７８６６に基づき、日本出願番号２０１０−２７７８６６における開示内容は引用により本出願に組み込まれる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２４Ｅ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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