(57)【要約】  ゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うゲート絶縁膜（１２ａ）と、ゲート絶縁膜（１２ａ）上に設けられた酸化物半導体からなる半導体層（１３ａ）と、半導体層（１３ａ）に還元性の高い金属層（１５ａａ、１５ａｂ）を介して設けられ、チャネル領域（Ｃ）を挟んで互いに離間するソース電極（１６ａａ）及びドレイン電極（１６ａｂ）と、半導体層（１３ａ）に設けられた導電領域（Ｅ）と、半導体層（１３ａ）に設けられ、チャネル領域（Ｃ）に対する導電領域（Ｅ）の拡散を抑制する拡散抑制部（１３ｃａ、１３ｃｂ）とを備えている。
2012144165.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層と、
上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、
上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、
上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備えている、薄膜トランジスタ。
【請求項２】
上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成されている、請求項１に記載の薄膜トランジスタ。
【請求項３】
上記金属層は、上記半導体層の上記基板と反対側に設けられ、
上記半導体層には、該半導体層から上記ゲート絶縁膜が露出するように上記拡散抑制部をそれぞれ構成する第１開口部及び第２開口部が設けられ、
上記金属層は、上記第１開口部及び第２開口部の各側壁を介して上記半導体層に接触している、請求項２に記載の薄膜トランジスタ。
【請求項４】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記第１開口部の側壁と上記第３開口部の側壁とは、連続していると共に、上記第２開口部の側壁と上記第４開口部の側壁とは、連続している、請求項３に記載の薄膜トランジスタ。
【請求項５】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記半導体層における上記第１開口部の端縁は、上記第３開口部から露出していると共に、上記半導体層における上記第２開口部の端縁は、上記第４開口部から露出している、請求項３に記載の薄膜トランジスタ。
【請求項６】
上記半導体層には、上記チャネル領域の外側の領域が上記ゲート絶縁膜から離間するように上記拡散抑制部を構成する離間部が設けられ、
上記金属層、ソース電極及びドレイン電極は、上記ゲート絶縁膜と上記半導体層の離間部との層間に設けられ、
上記金属層は、上記離間部を介して上記半導体層に接触している、請求項２に記載の薄膜トランジスタ。
【請求項７】
上記半導体層上には、該半導体層を覆うように無機絶縁膜からなる上側保護膜が設けられている、請求項６に記載の薄膜トランジスタ。
【請求項８】
上記ソース電極及びドレイン電極と上記半導体層の離間部との層間には、該ソース電極及びドレイン電極の上面を覆うように無機絶縁膜からなる下側保護膜が設けられている、請求項６又は７に記載の薄膜トランジスタ。
【請求項９】
上記ソース電極及びドレイン電極は、上記金属層上に設けられ、
上記半導体層の離間部に接触する部分では、上記金属層が上記ソース電極及びドレイン電極よりも突出している、請求項６乃至８の何れか１つに記載の薄膜トランジスタ。
【請求項１０】
上記半導体層上には、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるように上記拡散抑制部を構成するチャネル保護膜が形成され、
上記金属層は、上記チャネル保護膜から露出する上記半導体層の側面に接触している、請求項２に記載の薄膜トランジスタ。
【請求項１１】
上記拡散抑制部は、上記導電領域における上記半導体層の膜厚を抑制するように構成されている、請求項１に記載の薄膜トランジスタ。
【請求項１２】
上記半導体層は、上記導電領域に対応して、上記チャネル領域における膜厚よりも薄く形成され上記拡散抑制部をそれぞれ構成する第１薄膜部及び第２薄膜部を有し、
上記金属層は、上記第１薄膜部及び第２薄膜部を介して上記半導体層に接触している、請求項１１に記載の薄膜トランジスタ。
【請求項１３】
上記半導体層は、上記第１薄膜部及び第２薄膜部における膜厚が上記チャネル領域における膜厚の１／１０〜１／２になっている、請求項１２に記載の薄膜トランジスタ。
【請求項１４】
請求項１乃至１３の何れか１つに記載された薄膜トランジスタが設けられた薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向するように設けられた対向基板と、
上記薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
【請求項１５】
上記表示媒体層は、液晶層である、請求項１４に記載の表示パネル。
【請求項１６】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部を上記半導体層に形成する薄膜トランジスタの製造方法。
【請求項１７】
上記半導体層形成工程では、上記半導体層と上記金属層との接触面積を抑制するように上記拡散抑制部を形成する、請求項１６に記載の薄膜トランジスタの製造方法。
【請求項１８】
上記半導体層形成工程では、上記半導体層に上記ゲート絶縁膜が露出するように第１開口部及び第２開口部をそれぞれ形成することにより、上記拡散抑制部を形成する、請求項１７に記載の薄膜トランジスタの製造方法。
【請求項１９】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記第１開口部の側壁と上記第３開口部の側壁とが連続すると共に、上記第２開口部の側壁と第４開口部の側壁とが連続するように、上記第３開口部及び第４開口部を形成する、請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２０】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記半導体層における上記第１開口部の端縁が上記第３開口部から露出すると共に、上記半導体層における上記第２開口部の端縁が上記第４開口部から露出するように、上記第３開口部及び第４開口部を形成する、請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２１】
上記半導体層形成工程では、上記半導体層を形成する際に、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるようにチャネル保護膜を上記拡散抑制部として形成する、請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２２】
上記半導体層形成工程では、上記導電領域における上記半導体層の膜厚を抑制するように上記拡散抑制部を形成する、請求項１６に記載の薄膜トランジスタの製造方法。
【請求項２３】
上記半導体層形成工程では、上記導電領域に対応して、上記半導体層に上記チャネル領域における膜厚よりも薄い第１薄膜部及び第２薄膜部を形成することにより、上記拡散抑制部を形成する、請求項２２に記載の薄膜トランジスタの製造方法。
【請求項２４】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に上記ゲート電極に重なると共に互いに離間するようにソース電極及びドレイン電極を酸化物半導体よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極の間にチャネル領域が配置された上記酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記半導体層が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として上記金属層の側面に接触する離間部を上記半導体層に形成する、薄膜トランジスタの製造方法。
【請求項２５】
上記ソースドレイン形成工程では、上記ソース電極及びドレイン電極をウエットエッチングを用いて形成した後に、該形成されたソース電極及びドレイン電極よりも突出するように上記金属層をドライエッチングを用いて形成する、請求項２４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタ、その薄膜トランジスタが設けられた表示パネル、及びその薄膜トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネルなどを構成する薄膜トランジスタ基板では、画像の最小単位である各副画素のスイッチング素子として、アモルファスシリコンからなる半導体層を用いた従来の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）に代わって、酸化物半導体からなる半導体層（以下、「酸化物半導体層」とも称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。【０００３】
例えば、特許文献１には、基板上に形成されたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように設けられ、チャネル領域、ソース領域及びドレイン領域を有する酸化物半導体層と、酸化物半導体層のソース領域及びドレイン領域上に設けられたチタン層と、酸化物半導体層のソース領域及びドレイン領域にチタン層を介してそれぞれ接続された銅製のソース電極及びドレイン電極とを備えたＴＦＴにおいて、酸化物半導体層とソース電極及びドレイン電極との間に配置されたチタン層により、酸化物半導体層とソース電極及びドレイン電極との接触抵抗が低くなることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０１７６３９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、酸化物半導体層を用いたＴＦＴにおいて、酸化物半導体層とソース電極及びドレイン電極とをそれぞれ接続する場合には、酸化物半導体層とソース電極及びドレイン電極との間に発生する比較的高い接触抵抗により、オン電流が低くなり易いので、例えば、特許文献１のように、酸化物半導体層とソース電極及びドレイン電極との間に、酸化物半導体層よりも還元性の高いチタンなどの金属層を介在させることにより、金属層に接触する酸化物半導体層から酸素を引き抜いて、酸化物半導体層のソース電極及びドレイン電極との接続部分を導電化することが提案されている。【０００６】
ここで、上記のように、酸化物半導体層とソース電極及びドレイン電極との間に還元性の高い金属層を介在させると、還元性の高い金属層に接触する酸化物半導体層の接続部分に導電化された導電領域が形成されるので、酸化物半導体層とソース電極及びドレイン電極との間の接触抵抗を低くすることができるものの、例えば、後工程の加熱処理により、導電領域が酸化物半導体層内に拡散することにより、酸化物半導体層が全体的に導電化するおそれがある。そうなると、ソース電極及びドレイン電極が短絡した状態になるので、各副画素に設けられたＴＦＴがスイッチング素子として機能しなくなってしまう。【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、半導体層に対して、還元性の高い金属層と接触する導電領域、及びその導電領域のチャネル領域に対する拡散を抑制するための拡散抑制部を設けるようにしたものである。【０００９】
具体的に本発明に係る薄膜トランジスタは、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層と、上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備えている。【００１０】
上記の構成によれば、酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層が設けられ、半導体層に金属層との接触により還元された導電領域が設けられているので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。また、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部が設けられているので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。したがって、半導体層に導電領域及び拡散抑制部が設けられていることにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。【００１１】
上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成されていてもよい。【００１２】
上記の構成によれば、拡散抑制部が半導体層と金属層との接触面積を抑制するように構成されているので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００１３】
上記金属層は、上記半導体層の上記基板と反対側に設けられ、上記半導体層には、該半導体層から上記ゲート絶縁膜が露出するように上記拡散抑制部をそれぞれ構成する第１開口部及び第２開口部が設けられ、上記金属層は、上記第１開口部及び第２開口部の各側壁を介して上記半導体層に接触していてもよい。ここで、上記第１開口部及び第２開口部の各側壁は、上記ゲート絶縁膜側が突出するように傾斜していてもよい。【００１４】
上記の構成によれば、拡散抑制部が半導体層に設けられた第１開口部及び第２開口部であり、金属層が第１開口部及び第２開口部の各底面でなく各側壁を介して半導体層に接触しているので、半導体層と金属層との接触面積が具体的に小さくなる。また、第１開口部及び第２開口部の各側壁が、そのゲート絶縁膜側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第１開口部及び第２開口部の各側壁の表面に確実に成膜される。【００１５】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、上記第１開口部の側壁と上記第３開口部の側壁とは、連続していると共に、上記第２開口部の側壁と上記第４開口部の側壁とは、連続していてもよい。ここで、上記第３開口部及び第４開口部の各側壁は、上記半導体層側が突出するように傾斜していてもよい。【００１６】
上記の構成によれば、半導体層に形成された第１開口部の側壁と保護膜に形成された第３開口部の側壁とが連続していると共に、半導体層に形成された第２開口部の側壁と保護膜に形成された第４開口部の側壁とが連続しているので、半導体層に設けられた第１開口部及び第２開口部の各側壁だけが保護膜から露出することになり、金属層が半導体層の第１開口部及び第２開口部の各側壁だけに具体的に接触することになる。また、第３開口部及び第４開口部の各側壁が、その半導体層側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第３開口部及び第４開口部の各側壁の表面に確実に成膜される。【００１７】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、上記半導体層における上記第１開口部の端縁は、上記第３開口部から露出していると共に、上記半導体層における上記第２開口部の端縁は、上記第４開口部から露出していてもよい。ここで、上記第３開口部及び第４開口部の各側壁は、上記半導体層側が突出するように傾斜していてもよい。また、上記半導体層における上記第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さは、０．０５μｍ〜０．５μｍであってもよい。【００１８】
上記の構成によれば、半導体層における第１開口部の端縁が保護膜の第３開口部から露出していると共に、半導体層における第２開口部の端縁が保護膜の第４開口部から露出しているので、半導体層と保護膜との積層構造において、第１開口部及び第３開口部、並びに第２開口部及び第４開口部がそれぞれ階段状に形成されている。これにより、金属層と半導体層との接触面積が大きくなるので、金属層と半導体層との間で所望のコンタクト特性を確保し易くなる。ここで、半導体層における第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さが０．０５μｍ未満の場合には、所望のコンタクト特性を確保し難くなるおそれがある。また、半導体層における第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さが０．５μｍを超える場合には、ソース電極及びドレイン電極が短絡した状態になるおそれがある。さらに、第３開口部及び第４開口部の各側壁が、その半導体層側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第３開口部及び第４開口部の各側壁の表面に確実に成膜される。なお、上記所望のコンタクト特性とは、具体的に、コンタクト（接触）抵抗がチャネル抵抗に対して十分に低く（例えば、２０ｋΩ以下）、電流−電圧の特性が線形特性を有することである。【００１９】
上記半導体層には、上記チャネル領域の外側の領域が上記ゲート絶縁膜から離間するように上記拡散抑制部を構成する離間部が設けられ、上記金属層、ソース電極及びドレイン電極は、上記ゲート絶縁膜と上記半導体層の離間部との層間に設けられ、上記金属層は、上記離間部を介して上記半導体層に接触していてもよい。【００２０】
上記の構成によれば、拡散抑制部が半導体層に設けられたゲート絶縁膜から離間する離間部であり、金属層が離間部を介して半導体層の下面の一部に接触しているので、半導体層と金属層との接触面積が具体的に小さくなる。【００２１】
上記半導体層上には、該半導体層を覆うように無機絶縁膜からなる上側保護膜が設けられていてもよい。【００２２】
上記の構成によれば、半導体層上に上側保護膜が設けられているので、半導体層のバックチャネル側の界面における信頼性が向上する。【００２３】
上記ソース電極及びドレイン電極と上記半導体層の離間部との層間には、該ソース電極及びドレイン電極の上面を覆うように無機絶縁膜からなる下側保護膜が設けられていてもよい。【００２４】
上記の構成によれば、ソース電極及びドレイン電極と半導体層の離間部との層間にソース電極及びドレイン電極の上面を覆うように下側保護膜が設けられているので、例えば、ソース電極及びドレイン電極が銅やアルミニウムなどにより形成されている場合には、半導体層の銅やアルミニウムなどによる金属汚染が抑制される。【００２５】
上記ソース電極及びドレイン電極は、上記金属層上に設けられ、上記半導体層の離間部に接触する部分では、上記金属層が上記ソース電極及びドレイン電極よりも突出していてもよい。ここで、上記ソース電極及びドレイン電極は、上記離間部に接触する側面が上記金属層側で突出するように傾斜して設けられ、上記金属層は、上記離間部に接触する側面が該ゲート絶縁側で突出するように上記ソース電極及びドレイン電極の各側面よりも緩い角度で傾斜して設けられていてもよい。【００２６】
上記の構成によれば、ソース電極及びドレイン電極が金属層上に設けられ、半導体層の離間部に接触する部分では、金属層がソース電極及びドレイン電極よりも突出しているので、基板上の半導体層が形成される部分では、基板側が突出する（順テーパーの）断面形状を有することになり、半導体層を形成するための半導体膜が基板上に被覆性よく成膜される。【００２７】
上記半導体層上には、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるように上記拡散抑制部を構成するチャネル保護膜が形成され、上記金属層は、上記チャネル保護膜から露出する上記半導体層の側面に接触していてもよい。【００２８】
上記の構成によれば、拡散抑制部が半導体層上に設けられたチャネル保護膜であり、金属層がチャネル保護膜から露出する半導体層の側面に接触しているので、半導体層と金属層との接触面積が具体的に小さくなる。【００２９】
上記拡散抑制部は、上記導電領域における上記半導体層の膜厚を抑制するように構成されていてもよい。【００３０】
上記の構成によれば、拡散抑制部が導電領域における半導体層の膜厚を抑制するように構成されているので、半導体層に導電領域が過度に形成され、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層の膜厚が抑制された薄い部分がボトルネックとなり、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００３１】
上記半導体層は、上記導電領域に対応して、上記チャネル領域における膜厚よりも薄く形成され上記拡散抑制部をそれぞれ構成する第１薄膜部及び第２薄膜部を有し、上記金属層は、上記第１薄膜部及び第２薄膜部を介して上記半導体層に接触していてもよい。【００３２】
上記の構成によれば、拡散抑制部が半導体層に設けられた第１薄膜部及び第２薄膜部であり、金属層が第１薄膜部及び第２薄膜部を介して半導体層に接触しているので、半導体層と金属層との接触面積が大きいことにより、半導体層に導電領域が過度に形成され、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層の第１薄膜部及び第２薄膜部がボトルネックとなり、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００３３】
上記半導体層は、上記第１薄膜部及び第２薄膜部における膜厚が上記チャネル領域における膜厚の１／１０〜１／２になっていてもよい。【００３４】
上記の構成によれば、半導体層の第１薄膜部及び第２薄膜部における膜厚が半導体層のチャネル領域における膜厚の１／１０〜１／２になっているので、本発明の作用効果が具体的に奏される。ここで、半導体層の第１薄膜部及び第２薄膜部における膜厚が半導体層のチャネル領域における膜厚の１／１０よりも小さい場合には、半導体層に第１開口部及び第２開口部を設け、金属層が第１開口部及び第２開口部の側壁を介して半導体層に接触する場合と同様な作用効果が奏される。また、半導体層の第１薄膜部及び第２薄膜部における膜厚が半導体層のチャネル領域における膜厚の１／２よりも大きい場合には、ソース電極及びドレイン電極が短絡した状態になるおそれがある。【００３５】
また、本発明に係る表示パネルは、上述した何れか１つの薄膜トランジスタが設けられた薄膜トランジスタ基板と、上記薄膜トランジスタ基板に対向するように設けられた対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備えている。【００３６】
上記の構成によれば、上述した薄膜トランジスタが設けられた薄膜トランジスタ基板と、それに対向するように設けられた対向基板と、それらの両基板の間に設けられた表示媒体層とを備えているので、液晶表示パネルや有機ＥＬ（Electro Luminescence）パネルなどの表示パネルに設けられた薄膜トランジスタにおいて、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。【００３７】
上記表示媒体層は、液晶層であってもよい。【００３８】
上記の構成によれば、表示媒体層が液晶層であるので、液晶表示パネルに設けられた薄膜トランジスタにおいて、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。【００３９】
また、本発明に係る薄膜トランジスタの製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層を形成する半導体層形成工程と、上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部を上記半導体層に形成する。【００４０】
上記の方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層を形成し、アニール工程において、半導体層に金属層との接触により還元された導電領域を形成するので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。また、半導体層形成工程において、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部を形成するので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。したがって、半導体層に導電領域及び拡散抑制部を形成することにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。【００４１】
上記半導体層形成工程では、上記半導体層と上記金属層との接触面積を抑制するように上記拡散抑制部を形成してもよい。【００４２】
上記の方法によれば、半導体層形成工程において、半導体層と金属層との接触面積を抑制するように拡散抑制部を形成するので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００４３】
上記半導体層形成工程では、上記半導体層に上記ゲート絶縁膜が露出するように第１開口部及び第２開口部をそれぞれ形成することにより、上記拡散抑制部を形成してもよい。【００４４】
上記の方法によれば、半導体層形成工程において、半導体層に第１開口部及び第２開口部をそれぞれ形成することにより拡散抑制部を形成するので、ソースドレイン形成工程で形成された金属層が第１開口部及び第２開口部の各底面でなく各側壁を介して半導体層に接触することにより、半導体層と金属層との接触面積が具体的に小さくなる。【００４５】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、上記保護膜形成工程では、上記第１開口部の側壁と上記第３開口部の側壁とが連続すると共に、上記第２開口部の側壁と第４開口部の側壁とが連続するように、上記第３開口部及び第４開口部を形成してもよい。【００４６】
上記の方法によれば、半導体層形成工程で半導体層に形成された第１開口部の側壁と保護膜形成工程で保護膜に形成された第３開口部の側壁とが連続していると共に、半導体層形成工程で半導体層に形成された第２開口部の側壁と保護膜形成工程で保護膜に形成された第４開口部の側壁とが連続しているので、半導体層に設けられた第１開口部及び第２開口部の各側壁だけが保護膜から露出することになり、金属層が半導体層の第１開口部及び第２開口部の各側壁だけに具体的に接触することになる。【００４７】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、上記保護膜形成工程では、上記半導体層における上記第１開口部の端縁が上記第３開口部から露出すると共に、上記半導体層における上記第２開口部の端縁が上記第４開口部から露出するように、上記第３開口部及び第４開口部を形成してもよい。【００４８】
上記の方法によれば、半導体層形成工程で形成された半導体層における第１開口部の端縁が保護膜形成工程で形成された保護膜の第３開口部から露出していると共に、半導体層形成工程で形成された半導体層における第２開口部の端縁が保護膜形成工程で形成された保護膜の第４開口部から露出しているので、半導体層と保護膜との積層構造において、第１開口部及び第３開口部、並びに第２開口部及び第４開口部がそれぞれ階段状に形成される。これにより、金属層と半導体層との接触面積が大きくなるので、金属層と半導体層との間で所望のコンタクト特性を確保し易くなる。【００４９】
上記半導体層形成工程では、上記半導体層を形成する際に、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるようにチャネル保護膜を上記拡散抑制部として形成してもよい。【００５０】
上記の方法によれば、半導体層形成工程において、半導体層上にチャネル保護膜を拡散抑制部として形成し、ソースドレイン形成工程で形成された金属層がチャネル保護膜から露出する半導体層の側面に接触するので、半導体層と金属層との接触面積が具体的に小さくなる。また、半導体層形成工程において、半導体層とチャネル保護膜とを同一パターンで形成するので、薄膜トランジスタの製造に用いるフォトマスクの枚数が削減され、薄膜トランジスタの製造コストが低減される。【００５１】
上記半導体層形成工程では、上記導電領域における上記半導体層の膜厚を抑制するように上記拡散抑制部を形成してもよい。【００５２】
上記の方法によれば、半導体層形成工程において、導電領域における半導体層の膜厚を抑制するように拡散抑制部を形成するので、半導体層に導電領域が過度に形成され、アニール工程で加熱されても、半導体層の膜厚が抑制された薄い部分がボトルネックとなり、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００５３】
上記半導体層形成工程では、上記導電領域に対応して、上記半導体層に上記チャネル領域における膜厚よりも薄い第１薄膜部及び第２薄膜部を形成することにより、上記拡散抑制部を形成してもよい。【００５４】
上記の方法によれば、半導体層形成工程において、拡散抑制部として半導体層に第１薄膜部及び第２薄膜部を形成し、ソースドレイン形成工程で形成された金属層が第１薄膜部及び第２薄膜部を介して半導体層に接触しているので、半導体層と金属層との接触面積が大きいことにより、半導体層に導電領域が過度に形成され、後工程のアニール工程で加熱されても、半導体層の第１薄膜部及び第２薄膜部がボトルネックとなり、半導体層におけるチャネル領域への導電領域の拡散が抑制される。【００５５】
また、本発明に係る薄膜トランジスタの製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に上記ゲート電極に重なると共に互いに離間するようにソース電極及びドレイン電極を酸化物半導体よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、上記ソース電極及びドレイン電極の間にチャネル領域が配置された上記酸化物半導体からなる半導体層を形成する半導体層形成工程と、上記半導体層が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として上記金属層の側面に接触する離間部を上記半導体層に形成する。【００５６】
上記の方法によれば、ソースドレイン形成工程において、ゲート絶縁膜上に酸化物半導体よりも還元性の高い金属層を介してソース電極及びドレイン電極を形成し、半導体層形成工程において、ソース電極及びドレイン電極との間にチャネル領域が配置された酸化物半導体からなる半導体層を形成し、アニール工程において、半導体層に金属層との接触により還元された導電領域を形成するので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。また、半導体層形成工程において、チャネル領域への導電領域の拡散を抑制するための拡散抑制部として金属層の側面に接触する離間部を半導体層に形成するので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。したがって、半導体層に導電領域及び拡散抑制部を形成することにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。【００５７】
上記ソースドレイン形成工程では、上記ソース電極及びドレイン電極をウエットエッチングを用いて形成した後に、該形成されたソース電極及びドレイン電極よりも突出するように上記金属層をドライエッチングを用いて形成してもよい。【００５８】
上記の方法によれば、ソースドレイン形成工程において、ソース電極及びドレイン電極をウエットエッチングを用いて形成するので、ソース電極及びドレイン電極の周端部の側面がそのゲート絶縁膜側が突出するように傾斜して形成され、その後、ソース電極及びドレイン電極よりも突出するように金属層をドライエッチングを用いて形成するので、金属層とソース電極及びドレイン電極の積層構造における周端部が階段状に形成される。
【発明の効果】
【００５９】
本発明によれば、半導体層に対して、還元性の高い金属層と接触する導電領域、及びその導電領域のチャネル領域に対する拡散を抑制するための拡散抑制部が設けられているので、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することができる。
【図面の簡単な説明】
【００６０】
【図１】図１は、実施形態１に係る液晶表示パネルの断面図である。
【図２】図２は、実施形態１に係るＴＦＴ基板の平面図である。
【図３】図３は、図２中のIII−III線に沿ったＴＦＴ基板の断面図である。
【図４】図４は、図２中のIV−IV線に沿ったＴＦＴ基板の断面図である。
【図５】図５は、実施形態１に係るＴＦＴ基板におけるゲート層とソース層との接続部分の断面図である。
【図６】図６は、実施形態１に係るゲート層とソース層との接続部分の第１の変形例の断面図である。
【図７】図７は、実施形態１に係るゲート層とソース層との接続部分の第２の変形例の断面図である。
【図８】図８は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図９】図９は、実施例、比較例１及び比較例２の各ＴＦＴ基板におけるドレイン電流対ゲート電圧特性を示すグラフである。
【図１０】図１０は、実施形態２に係るＴＦＴ基板の断面図である。
【図１１】図１１は、実施形態３に係るＴＦＴ基板の断面図である。
【図１２】図１２は、実施形態３に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図１３】図１３は、実施形態４に係るＴＦＴ基板の断面図である。
【図１４】図１４は、実施形態５に係るＴＦＴ基板の断面図である。
【図１５】図１５は、実施形態６に係るＴＦＴ基板の断面図である。
【図１６】図１６は、実施形態７に係るＴＦＴ基板の断面図である。
【図１７】図１７は、実施形態８に係るＴＦＴ基板の断面図である。
【図１８】図１８は、比較例１のＴＦＴ基板の断面図である。
【発明を実施するための形態】
【００６１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００６２】
《発明の実施形態１》
図１〜図９は、本発明に係るＴＦＴ、表示パネル及びＴＦＴの製造方法の実施形態１を示している。具体的に、図１は、本実施形態の液晶表示パネル５０の断面図である。また、図２は、液晶表示パネル５０を構成するＴＦＴ基板３０ａの平面図である。さらに、図３は、図２中のIII−III線に沿ったＴＦＴ基板３０ａの断面図であり、図４は、図２中のIV−IV線に沿ったＴＦＴ基板３０ａの断面図である。また、図５は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の断面図である。さらに、図６は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の第１の変形例の断面図であり、図７は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の第２の変形例の断面図である。
【００６３】
液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に表示媒体層として設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材４６とを備えている。また、液晶表示パネル５０では、図１に示すように、シール材４６の内側に画像表示を行う表示領域Ｄが規定されている。
【００６４】
ＴＦＴ基板３０ａは、図２及び図３に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１６ａと、各ゲート線１１ａ及び各ソース線１６ａの交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
【００６５】
ゲート線１１ａは、例えば、表示領域Ｄの外側の領域において、図５に示すように、画素電極１９ａと同一層に同一材料により形成された透明導電層１９ｂを介して、ソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｃに接続されている。ここで、ゲート引出線１６ｃの下層には、図５に示すように、金属層１５ｃがゲート引出線１６ｃから突出するように設けられている。また、金属層１５ｃの下層には、図５に示すように、半導体層１３ｂが金属層１５ｃから突出するように設けられている。そして、ゲート線１１ａとゲート引出線１６ｃとの接続部分では、図５に示すように、ゲート絶縁膜１２ａと、半導体層１３ｂと、金属層１５ｃと、ゲート引出線１６ｃと、第１層間絶縁膜１７ａと（、第２層間絶縁膜１８ａと）が階段状に形成され、透明導電層１９ｂと接触する接触面積が比較的大きくなるので、ゲート層（ゲート線１１ａ）とソース層（ゲート引出線１６ｃ）とを低抵抗で接続することができる。ここで、ゲート層とソース層との接続構造は、例えば、図６に示すように、ゲート線１１ａにソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｄを直接的に接続する接続構造であっても、図７に示すように、ゲート線１１ａに画素電極１９ａと同一層に同一材料により形成された透明導電層１９ｃを介してソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｅを接続する接続構造であってもよい。なお、本実施形態及びその各変形例では、ゲート線１１ａをソース線１６ａと同一層に同一材料により形成された各ゲート引出線１６ｃ、１６ｄ及び１６ｅに接続するゲート層とソース層との接続構造を例示したが、ソース線１６ａをゲート線１１ａと同一層に同一材料により形成されたソース引出線に接続するゲート層とソース層との接続構造にも適用することができる。
【００６６】
ＴＦＴ５ａは、図２及び図３に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａに金属層１５ａａ及び１５ａｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ａａ及びドレイン電極１６ａｂとを備えている。
【００６７】
ゲート電極（１１ａ）は、図２に示すように、各ゲート線１１ａの一部である。
【００６８】
半導体層１３ａは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ａには、図３に示すように、ゲート絶縁膜１２ａが露出するように第１開口部１３ｃａ及び第２開口部１３ｃｂが設けられている。ここで、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁は、図３に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。さらに、半導体層１３ａは、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁に、図３に示すように、金属層１５ａａ及び１５ａｂに接触して還元された導電領域Ｅが設けられている。また、第１開口部１３ｃａ及び第２開口部１３ｃｂは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積を抑制するように設けられている。
【００６９】
半導体層１３ａと金属層１５ａａ及び１５ａｂとの層間には、図３に示すように、保護膜１４ａが設けられている。そして、保護膜１４ａには、図３に示すように、第１開口部１３ｃａに重なるように第１開口部１３ｃａよりも平面視で大きい（大口径の）第３開口部１４ｃａが設けられていると共に、第２開口部１３ｃｂに重なるように第２開口部１３ｃｂよりも平面視で大きい（大口径の）第４開口部１４ｃｂが設けられている。ここで、第３開口部１４ｃａ及び第４開口部１４ｃｂの各側壁は、図３に示すように、半導体層１３ａ側が突出するように順テーパー状に傾斜している。そして、第３開口部１４ｃａの側壁と第１開口部１３ｃａの側壁とは、図３に示すように、連続している。また、第４開口部１４ｃｂの側壁と第２開口部１３ｃｂの側壁とは、図３に示すように、連続している。
【００７０】
金属層１５ａａ及び１５ａｂは、半導体層１３ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁だけを介して、半導体層１３ａに接触している。
【００７１】
ソース電極１６ａａは、図２に示すように、各ソース線１６ａが各副画素毎にＬ字状に側方に突出した部分である。
【００７２】
ドレイン電極１６ａｂは、図３に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ａｂは、図２に示すように、各副画素において容量線１１ｂに重なるように設けられている。そして、ドレイン電極１６ａｂは、図４に示すように、ゲート絶縁膜１２ａ及び金属層１５ａｂを介して容量線１１ｂに重なることにより、補助容量６を構成している。
【００７３】
対向基板４０は、例えば、絶縁基板（不図示）と、絶縁基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス、各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサと（不図示）、共通電極を覆うように設けられた配向膜（不図示）とを備えている。
【００７４】
液晶層４５は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００７５】
上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各画素電極１９ａと対向基板４０上の共通電極との間に配置する液晶層４５に各副画素毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各副画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
【００７６】
次に、本実施形態のＴＦＴ基板３０ａを製造する方法について、図８を用いて説明する。ここで、図８は、ＴＦＴ基板３０ａの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソースドレイン形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【００７７】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図８（ａ）に示すように、ゲート線１１ａ、ゲート電極（１１ａ）及び容量線１１ｂを形成する。
【００７８】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート線１１ａなどが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜１００ｎｍ程度）などを順に成膜して、図８（ｂ）に示すように、ゲート絶縁膜１２ａを形成する。ここで、本実施形態では、酸化シリコン膜（上層）／窒化シリコン膜（下層）などの積層構造のゲート絶縁膜１２ａを例示したが、ゲート絶縁膜１２ａは、酸化シリコン膜（厚さ８０ｎｍ〜２５０ｎｍ程度）又は窒化シリコン膜（厚さ１６０ｎｍ〜４５０ｎｍ程度）などの単層構造であってもよい。
【００７９】
＜半導体層形成工程（保護膜形成工程を含む）＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、図８（ｃ）に示すように、半導体層形成層１３ａｂを形成する。
【００８０】
続いて、半導体層形成層１３ａｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機絶縁膜に対するフォトリソグラフィ及び四フッ化炭素ガス／酸素ガスを用いたドライエッチング、半導体層形成層１３ａｂに対する塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８（ｄ）に示すように、第１開口部１３ｃａ及び第２開口部１３ｃｂを有する半導体層１３ａ、並びに第３開口部１４ｃａ及び第４開口部１４ｃｂを有する保護膜１４ａを形成する。
【００８１】
＜ソースドレイン形成工程＞
上記半導体層形成工程で半導体層１３ａ及び保護膜１４ａが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図８（ｅ）に示すように、チタン膜により金属層１５ａａ、１５ａｂ及び１５ｃを形成すると共に、銅膜により、ソース線１６ａ、ソース電極１６ａａ、ドレイン電極１６ａｂ及びゲート引出線１６ｃを形成する。なお、本実施形態では、金属層１５ａａ、１５ａｂ及び１５ｃを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース線１６ａ、ソース電極１６ａａ、ドレイン電極１６ａｂ及びゲート引出線１６ｃを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【００８２】
＜第１層間絶縁膜形成工程＞
上記ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ａｂなどが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜１７ａを形成する。
【００８３】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜１７ａが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層１３ａの特性を向上させると共に、金属層１５ａａ、１５ａｂ及び１５ｃに接触する半導体層１３ａ及び１３ｂを還元して、半導体層１３ａ及び１３ｂに導電領域Ｅを形成する。
【００８４】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜１８ａを形成する。
【００８５】
続いて、第２層間絶縁膜１８ａから露出する第１層間絶縁膜１７ａに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜１７ａにコンタクトホールを形成する。なお、このとき、ゲート電極１１ａとゲート引出線１６ｃとを接続する部分（図５参照）では、ゲート絶縁膜１２ａにコンタクトホールが形成されるので、製造工程を増加させることなく、ゲート電極１１ａとゲート引出線１６ｃとを接続するためのコンタクトホールを形成することができる。
【００８６】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜１８ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極１９ａ及び透明導電層１９ｂを形成する。
【００８７】
以上のようにして、本実施形態のＴＦＴ基板３０ａを製造することができる。
【００８８】
次に、具体的に行った実験について、図９を用いて説明する。ここで、図９は、実施例、比較例１及び比較例２の各ＴＦＴ基板におけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示すグラフである。なお、図９中では、曲線Ｘが実施例の特性を示し、曲線Ｙが比較例１の特性を示し、曲線Ｚが比較例２の特性を示している。
【００８９】
詳細には、本発明の実施例として、本実施形態のＴＦＴ基板３０ａを製造し、本発明の比較例１として、図１８に示すようなＴＦＴ基板１３０を製造し、本発明の比較例２として、ＴＦＴ基板１３０における金属層１１５ａ及び１１５ｂを省略したＴＦＴ基板を製造し、各ＴＦＴ基板に対して、ソース電極及びドレイン電極の間の電圧を１０Ｖに設定したときのドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を測定した。ここで、ＴＦＴ１３０は、図１８に示すように、絶縁基板１１０と、絶縁基板１１０上に設けられたゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に設けられた半導体層１１３と、半導体層１１３上に設けられた保護膜１１４と、半導体層１１３に金属層１１５ａ及び１１５ｂを介してそれぞれ設けられたソース電極１１６ａ及びドレイン電極１１６ｂと、ソース電極１１６ａ及びドレイン電極１１６ｂを覆うように設けられた第１層間絶縁膜１１７と、第１層間絶縁膜１１７を覆うように設けられた第２層間絶縁膜１１８と、第２層間絶縁膜１１８上に設けられた画素電極１１９とを備え、半導体層１１３に第１開口部及び第２開口部が形成されていないだけで、その他の構成が本実施形態のＴＦＴ基板３０ａと実質的に同じになっている。
【００９０】
実験の結果としては、図９に示すように、実施例（曲線Ｘ）では、オン電流が高くなり、比較例１（曲線Ｙ）では、ソース電極及びドレイン電極の短絡が発生し、比較例２（曲線Ｚ）では、オン電流が低くなることが確認された。
【００９１】
以上の実験により、実施例１では、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの間に還元性の高い金属層１５ａａ及び１５ａｂが介在するので、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗が低くなることにより、高いオン電流が得られると共に、半導体層１３ａの第１開口部１３ｃａ及び第２開口部１３ｃｂにより、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積が相対的に小さいので、半導体層１３ａ内における導電領域Ｅの拡散が抑制されることにより、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡が抑制され、比較例１では、半導体層１１３と金属層１１５ａ及び１１５ｂとの接触面積が相対的に大きいので、半導体層１１３内に金属層１１５ａ及び１１５ｂに起因する導電領域が拡散されて、半導体層１１３が全体的に導電化することにより、ソース電極及びドレイン電極の短絡が発生してしまい、比較例２では、還元性の高い金属層が介在しないので、半導体層とソース電極及びドレイン電極との接触抵抗が高くなることにより、オン電流が低くなって（頭打ちして）しまうことが推察された。なお、図３及び図１８では、半導体層と金属層との各接触面積に大差がないように図示されているが、半導体層の膜厚は、２０μｍ〜１００μｍ程度であり、半導体層に形成される開口部の口径は、最小でも２μｍであるので、実際には、比較例１と比較して実施例の接触面積が１／１００程度になる。
【００９２】
以上説明したように、本実施形態のＴＦＴ５ａ、液晶表示パネル５０及びＴＦＴ５ａの製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの間に半導体層１３ａよりも還元性の高い金属層１５ａａ及び１５ａｂを形成し、アニール工程において、半導体層１３ａに金属層１５ａａ及び１５ａｂとの接触により還元された導電領域Ｅを形成するので、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ａにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成するので、半導体層１３ａのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡を抑制することができる。したがって、半導体層１３ａに導電領域Ｅ、並びに拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成することにより、酸化物半導体からなる半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗を低くすると共に、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡を抑制することができる。
【００９３】
また、本実施形態のＴＦＴ５ａ、液晶表示パネル５０及びＴＦＴ５ａの製造方法によれば、半導体層形成工程で半導体層１３ａに第１開口部１３ｃａ及び第２開口部１３ｃｂをそれぞれ形成することにより、ソースドレイン形成工程で形成される金属層１５ａａ及び１５ａｂが第１開口部１３ｃａ及び第２開口部１３ｃｂの各底面でなく各側壁だけを介して半導体層１３ａに接触して、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積が具体的に抑制されるので、半導体層１３ａと金属層１５ａａ及び１５ａｂとの界面における不必要な酸化還元反応を抑制することができる。これにより、半導体層１３ａにおいて、導電領域Ｅの過度の形成を抑制することができるので、半導体層１３ａの特性を向上させるために、後工程のアニール工程で基板が加熱されても、半導体層１３ａにおけるチャネル領域Ｃへの導電領域Ｅの拡散を抑制することができる。
【００９４】
《発明の実施形態２》
図１０は、本実施形態のＴＦＴ基板３０ｂの断面図である。なお、以下の各実施形態において、図１〜図９と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００９５】
上記実施形態１では、第１開口部１３ｃａの側壁と第３開口部１４ｃａの側壁とが連続すると共に、第２開口部１３ｃｂの側壁と第４開口部１４ｃｂの側壁とが連続するＴＦＴ５ａを備えたＴＦＴ基板３０ａ及びその製造方法を例示したが、本実施形態では、第１開口部１３ｃａの側壁と第３開口部１４ｃｃの側壁とが連続しないと共に、第２開口部１３ｃｂの側壁と第４開口部１４ｃｄの側壁とが連続しないＴＦＴ５ｂを備えたＴＦＴ基板３０ｂ及びその製造方法を例示する。
【００９６】
ＴＦＴ基板３０ｂは、図１０に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｂは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【００９７】
ＴＦＴ５ｂは、図１０に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａに金属層１５ｂａ及び１５ｂｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ｂａ及びドレイン電極１６ｂｂとを備えている。
【００９８】
半導体層１３ａと金属層１５ｂａ及び１５ｂｂとの層間には、図１０に示すように、保護膜１４ｂが設けられている。そして、保護膜１４ｂには、図１０に示すように、第１開口部１３ｃａに重なるように第１開口部１３ｃａよりも平面視で大きい（大口径の）第３開口部１４ｃｃが設けられていると共に、第２開口部１３ｃｂに重なるように第２開口部１３ｃｂよりも平面視で大きい（大口径の）第４開口部１４ｃｄが設けられている。ここで、第３開口部１４ｃｃ及び第４開口部１４ｃｄの各側壁は、図１０に示すように、半導体層１３ａ側が突出するように順テーパー状に傾斜している。そして、半導体層１３ａの第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁は、図１０に示すように、第３開口部１４ｃｃ及び第４開口部１４ｃｄから露出している。ここで、第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁が第３開口部１４ｃｃ及び第４開口部１４ｃｄ（の各側壁）からそれぞれ露出する長さＬａ（図１０参照）は、０．０５μｍ〜０．５μｍである。なお、長さＬａが０．０５μｍ未満の場合には、上記実施形態１のＴＦＴ基板３０ａと同等のコンタクト特性を有することになり、長さＬａが０．５μｍを超える場合には、ソース電極１６ｂａ及びドレイン電極１６ｂｂが短絡した状態になるおそれがある。
【００９９】
金属層１５ｂａ及び１５ｂｂは、半導体層１３ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１０に示すように、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁、並びに半導体層１３ａにおける第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁の部分を介して、半導体層１３ａに接触している。
【０１００】
ソース電極１６ｂａは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１０１】
ドレイン電極１６ｂｂは、図１０に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｂｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１０２】
ＴＦＴ基板３０ｂは、上記実施形態１の半導体層形成工程において、例えば、四フッ化炭素ガス／酸素ガスの半導体層形成層１３ａｂに対するエッチング速度がその無機絶縁膜（酸化シリコン膜）に対するエッチング速度よりも低いことを利用して、無機絶縁膜及び半導体層形成層１３ａｂに対して、フォトリソグラフィ、四フッ化炭素ガス／酸素ガスを用いたドライエッチング、及びレジストの剥離洗浄を行い、半導体層１３ａ及び保護膜１４ｂを形成することにより、製造することができる。なお、本実施形態では、無機絶縁膜及び半導体層形成層１３ａｂを四フッ化炭素ガス／酸素ガスを用いたドライエッチングを用いて半導体層１３ａ及び保護膜１４ｂを連続的に形成する方法を例示したが、無機絶縁膜をエッチングするためのレジストパターンとは別に、半導体層形成層１３ａｂをエッチングするためのレジストパターンを形成して、半導体層１３ａ及び保護膜１４ｂをそれぞれ形成してもよい。
【０１０３】
以上説明したように、本実施形態のＴＦＴ５ｂ、それを備えたＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、半導体層１３ａに導電領域Ｅ、並びに拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成することにより、酸化物半導体からなる半導体層１３ａとソース電極１６ｂａ及びドレイン電極１６ｂｂとの接触抵抗を低くすると共に、ソース電極１６ｂａ及びドレイン電極１６ｂｂの短絡を抑制することができる。
【０１０４】
また、本実施形態のＴＦＴ５ｂ及びその製造方法によれば、半導体層形成工程で形成された半導体層１３ａにおける第１開口部１３ｃａの端縁が保護膜形成工程で形成された保護膜１４ｂの第３開口部１４ｃｃから露出していると共に、半導体層形成工程で形成された半導体層１３ａにおける第２開口部１３ｃｂの端縁が保護膜形成工程で形成された保護膜１４ｂの第４開口部１４ｃｄから露出しているので、半導体層１３ａと保護膜１４ｂとの積層構造において、第１開口部１３ｃａ及び第３開口部１４ｃｃ、並びに第２開口部１３ｃｂ及び第４開口部１４ｃｄをそれぞれ階段状に形成することができる。これにより、金属層１５ｂａ及び１５ｂｂと半導体層１３ａとの接触面積が大きくなるので、金属層１５ｂａ及び１５ｂｂと半導体層１３ａとの間で所望のコンタクト特性を確保し易くすることができる。
【０１０５】
《発明の実施形態３》
図１１は、本実施形態のＴＦＴ基板３０ｃの断面図である。また、図１２は、ＴＦＴ基板３０ｃの製造工程を断面で示す説明図である。
【０１０６】
上記実施形態１及び２では、保護膜１４ａ及び１４ｂが相対的に大きく形成されたＴＦＴ基板３０ａ及び３０ｂ並びにそれらの製造方法を例示したが、本実施形態では、保護膜（チャネル保護膜）１４ｃが相対的に小さく形成されたＴＦＴ基板３０ｃ及びその製造方法を例示する。
【０１０７】
ＴＦＴ基板３０ｃは、図１１に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｃと、各ＴＦＴ５ｃを覆うように設けられた第１層間絶縁膜１７ｃと、第１層間絶縁膜１７ｃを覆うように設けられた第２層間絶縁膜１８ｃと、第２層間絶縁膜１８ｃ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｃは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１０８】
ＴＦＴ５ｃは、図１１に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ｃと、半導体層１３ｃ上に拡散抑制部として設けられ、半導体層１３ｃの上面を覆い、且つ半導体層１３ｃの側面を露出させるように配置されたチャネル保護膜１４ｃと、半導体層１３ｃにチャネル保護膜１４ｃ、金属層１５ｃａ及び１５ｃｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ｃａ及びドレイン電極１６ｃｂとを備えている。
【０１０９】
半導体層１３ｃは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ｃには、図１１に示すように、金属層１５ｃａ及び１５ｃｂに接触して還元された導電領域Ｅが設けられている。
【０１１０】
金属層１５ｃａ及び１５ｃｂは、半導体層１３ｃよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１１に示すように、チャネル保護層１４ｃから露出する半導体層１３ｃの側面に接触している。
【０１１１】
ソース電極１６ｃａは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１１２】
ドレイン電極１６ｃｂは、図１１に示すように、第１層間絶縁膜１７ｃ及び第２層間絶縁膜１８ｃの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｃｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１１３】
次に、本実施形態のＴＦＴ基板３０ｃを製造する方法について、図１２を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソースドレイン形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【０１１４】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ａ）に示すように、ゲート電極（１１ａ）を形成する。
【０１１５】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート電極（１１ａ）が形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜２００ｎｍ程度）などを順に成膜して、図１２（ｂ）に示すように、ゲート絶縁膜１２ａを形成する。
【０１１６】
＜半導体層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜１３（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜する。
【０１１７】
続いて、半導体膜１３が成膜された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜１４を成膜した後に、半導体膜１３及び無機絶縁膜１４の積層膜に対して、フォトリソグラフィ、四フッ化炭素ガス／酸素ガスや塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ｃ）に示すように、半導体層１３ｃ及びチャネル保護膜１４ｃを形成する。なお、本実施形態では、半導体膜１３に対して、ドライエッチングを行う方法を例示したが、半導体膜１３に対して、シュウ酸を用いたウエットエッチングを行ってもよい。
【０１１８】
＜ソースドレイン形成工程＞
上記半導体層形成工程で半導体層１３ｃ及びチャネル保護膜１４ｃが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ｄ）に示すように、チタン膜により金属層１５ｃａ及び１５ｃｂを形成すると共に、銅膜により、ソース電極１６ｃａ及びドレイン電極１６ｃｂを形成する。なお、本実施形態では、金属層１５ｃａ及び１５ｃｂを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース電極１６ｃａ及びドレイン電極１６ｃｂを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【０１１９】
＜第１層間絶縁膜形成工程＞
上記ソースドレイン形成工程でソース電極１６ｃａ及びドレイン電極１６ｃｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜１７ｃを形成する。
【０１２０】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜１７ｃが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層１３ｃの特性を向上させると共に、金属層１５ｃａ及び１５ｃｂに接触する半導体層１３ｃを還元して、半導体層１３ｃに導電領域Ｅを形成する。
【０１２１】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜１８ｃを形成する。
【０１２２】
続いて、第２層間絶縁膜１８ｃから露出する第１層間絶縁膜１７ｃに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜１７ｃにコンタクトホールを形成する。
【０１２３】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜１８ｃが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極１９ａを形成する。
【０１２４】
以上のようにして、本実施形態のＴＦＴ基板３０ｃを製造することができる。
【０１２５】
以上説明したように、本実施形態のＴＦＴ５ｃ、それを備えたＴＦＴ基板３０ｃ及びその製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの間に半導体層１３ｃよりも還元性の高い金属層１５ｃａ及び１５ｃｂを形成し、アニール工程において、半導体層１３ｃに金属層１５ｃａ及び１５ｃｂとの接触により還元された導電領域Ｅを形成するので、半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ａにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部としてチャネル保護膜１４ｃを形成するので、半導体層１３ｃのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ｃａ及びドレイン電極１６ｃｂの短絡を抑制することができる。したがって、半導体層１３ｃに導電領域Ｅ、並びに拡散抑制部としてチャネル保護膜１４ｃを形成することにより、酸化物半導体からなる半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの接触抵抗を低くすると共に、ソース電極１６ｃａ及びドレイン電極１６ｃｂの短絡を抑制することができる。
【０１２６】
《発明の実施形態４》
図１３は、本実施形態のＴＦＴ基板３０ｄの断面図である。
【０１２７】
上記各実施形態では、半導体層の上層にソース電極及びドレイン電極が設けられたＴＦＴ５ａ〜５ｃを備えたＴＦＴ基板３０ａ〜３０ｃ並びにそれらの製造方法を例示したが、本実施形態では、半導体層の下層にソース電極及びドレイン電極が設けられたＴＦＴ５ｄを備えたＴＦＴ基板３０ｄ並びにその製造方法を例示する。
【０１２８】
ＴＦＴ基板３０ｄは、図１３に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｄと、各ＴＦＴ５ｄを覆うように上側保護膜として設けられた第１層間絶縁膜２６ａと、第１層間絶縁膜２６ａを覆うように設けられた第２層間絶縁膜２７ａと、第２層間絶縁膜２７ａ上にマトリクス状に設けられた複数の画素電極２８ａと、各画素電極２８ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｄは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１２９】
ＴＦＴ５ｄは、図１３に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａ及び２１ｂを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａ及びドレイン電極２２ｂと、ソース電極２２ａ及びドレイン電極２２ｂ上に設けられ、ソース電極２２ａ及びドレイン電極２２ｂの間にチャネル領域Ｃが配置された半導体層２５ａとを備えている。
【０１３０】
金属層２１ａ及び２１ｂは、半導体層２５ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１３に示すように、半導体層２５ａの下面の一部に接触している。
【０１３１】
ソース電極２２ａは、例えば、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１３２】
ドレイン電極２２ｂは、図１３に示すように、第１層間絶縁膜２６ａ及び第２層間絶縁膜２７ａの積層膜に形成されたコンタクトホールを介して、画素電極２８ａに接続されている。また、ドレイン電極２２ｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１３３】
ここで、金属層２１ａ及び２１ｂ、ソース電極２２ａ、並びにドレイン電極２２ｂの各周端部の側面は、図１３に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。そして、金属層２１ａ及び２１ｂの各周端部の側面の傾斜角度は、１０°〜６０°であり、ソース電極２２ａ及びドレイン電極２２ｂの各周端部の側面の傾斜角度よりも低くなっている。
【０１３４】
半導体層２５ａは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ａには、図１３に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ａは、離間部Ｐの下面の一部に、図１３に示すように、金属層２１ａ及び２１ｂに接触して還元された導電領域Ｅが設けられている。また、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ａと金属層２１ａ及び２１ｂとの接触面積を抑制するように設けられている。
【０１３５】
次に、本実施形態のＴＦＴ基板３０ｄを製造する方法について、図１３を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、半導体層形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【０１３６】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、ゲート電極（１１ａ）を形成する。
【０１３７】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート電極（１１ａ）が形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜１００ｎｍ程度）などを順に成膜して、ゲート絶縁膜１２ａを形成する。
【０１３８】
＜ソースドレイン形成工程＞
上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、チタン膜により金属層２１ａ及び２１ｂを形成すると共に、銅膜により、ソース電極２２ａ及びドレイン電極２２ｂを形成する。なお、本実施形態では、金属層２１ａ及び２１ｂを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース電極２２ａ及びドレイン電極２２ｂを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【０１３９】
＜半導体層形成工程＞
まず、上記ソースドレイン形成工程でソース電極２２ａ及びドレイン電極２２ｂが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、半導体層２５ａを形成する。
【０１４０】
＜第１層間絶縁膜形成工程＞
上記半導体層形成工程で半導体層２５ａが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜２６ａを形成する。
【０１４１】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜２６ａが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ａの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ａを還元して、半導体層２５ａに導電領域Ｅを形成する。
【０１４２】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜２７ａを形成する。
【０１４３】
続いて、第２層間絶縁膜２７ａから露出する第１層間絶縁膜２６ａに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜２６ａにコンタクトホールを形成する。
【０１４４】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜２７ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ａを形成する。
【０１４５】
以上のようにして、本実施形態のＴＦＴ基板３０ｄを製造することができる。
【０１４６】
以上説明したように、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、ソースドレイン形成工程において、ゲート絶縁膜１２ａ上に酸化物半導体よりも還元性の高い金属層２１ａ及び２１ｂを介してソース電極２２ａ及びドレイン電極２２ｂを形成し、半導体層形成工程において、ソース電極２２ａ及びドレイン電極２２ｂとの間にチャネル領域Ｃが配置された酸化物半導体からなる半導体層２５ａを形成し、アニール工程において、半導体層２５ａに金属層２１ａ及び２１ｂとの接触により還元された導電領域Ｅを形成するので、半導体層２５ａとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、チャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として金属層２１ａ及び２１ｂの側面に接触する離間部Ｐを半導体層２５ａに形成するので、半導体層２５ａのチャネル領域Ｃの導電化が抑制されることになり、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。したがって、半導体層２５ａに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ａとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１４７】
また、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ａを形成することができる。
【０１４８】
また、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、半導体層２５ａを覆うように第１層間絶縁膜２６ａが上側保護膜として設けられているので、半導体層２５ａのバックチャネル側の界面における信頼性を向上することができる。
【０１４９】
《発明の実施形態５》
図１４は、本実施形態のＴＦＴ基板３０ｅの断面図である。
【０１５０】
上記実施形態４では、ソース電極２２ａ及びドレイン電極２２ｂの上面及び側面に半導体層２５ａが接触するＴＦＴ５ｄを備えたＴＦＴ基板３０ｄ並びにその製造方法を例示したが、ソース電極２２ａ及びドレイン電極２２ｂの側面だけに半導体層２５ｂが接触するＴＦＴ５ｅを備えたＴＦＴ基板３０ｅ並びにその製造方法を例示する。
【０１５１】
ＴＦＴ基板３０ｅは、図１４に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｅと、各ＴＦＴ５ｅを覆うように設けられた層間絶縁膜２７ｂと、層間絶縁膜２７ｂ上にマトリクス状に設けられた複数の画素電極２８ｂと、各画素電極２８ｂを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｅは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１５２】
ＴＦＴ５ｅは、図１４に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａ及び２１ｂを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａ及びドレイン電極２２ｂと、ソース電極２２ａ及びドレイン電極２２ｂの上面を覆い、且つソース電極２２ａ及びドレイン電極２２ｂの側面を露出させるように設けられた下側保護膜２４ｂと、下側保護膜２４ｂ上に設けられ、ソース電極２２ａ及びドレイン電極２２ｂの間にチャネル領域Ｃが配置された半導体層２５ｂとを備えている。
【０１５３】
半導体層２５ｂは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ｂには、図１４に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ｂは、離間部Ｐの下面の一部に、図１４に示すように、金属層２１ａ及び２１ｂに接触して還元された導電領域Ｅが設けられている。また、半導体層２５ｂは、図１４に示すように、下側保護膜２４ｂから露出するソース電極２２ａ及びドレイン電極２２ｂの側面だけに接触している。さらに、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ｂと金属層２１ａ及び２１ｂとの接触面積を抑制するように設けられている。
【０１５４】
次に、本実施形態のＴＦＴ基板３０ｅを製造する方法について、図１４を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程、半導体層形成工程、アニール工程、層間絶縁膜形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程、ゲート絶縁膜形成工程及びソースドレイン形成工程は、上記実施形態４のゲート電極形成工程、ゲート絶縁膜形成工程及びソースドレイン形成工程と実質的に同じであるので、本実施形態では、それらの工程の説明を省略し、下側保護膜形成工程以降の工程について説明する。
【０１５５】
＜下側保護膜形成工程＞
上記実施形態４のソースドレイン形成工程でソース電極２２ａ及びドレイン電極２２ｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、下側保護膜２４ｂを形成する。
【０１５６】
＜半導体層形成工程＞
上記下側保護膜形成工程で下側保護膜２４ｂが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、半導体層２５ｂを形成する。
【０１５７】
＜アニール工程＞
上記半導体層形成工程で半導体層２５ｂが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ｂの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ｂを還元して、半導体層２５ｂに導電領域Ｅを形成する。
【０１５８】
＜層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する層間絶縁膜２７ｂを形成する。
【０１５９】
続いて、層間絶縁膜２７ｂから露出する下側保護膜２４ｂに対して、ウエットエッチング又はドライエッチングを行うことにより、下側保護膜２４ｂにコンタクトホールを形成する。
【０１６０】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜２７ｂが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ｂを形成する。
【０１６１】
以上のようにして、本実施形態のＴＦＴ基板３０ｅを製造することができる。
【０１６２】
以上説明したように、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、上記実施形態４と同様に、半導体層２５ｂに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｂとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１６３】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、上記実施形態４と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｂを形成することができる。
【０１６４】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、半導体層２５ｂがソース電極２２ａ及びドレイン電極２２ｂの各側面だけに接触しているので、半導体層２５ｂの銅やアルミニウムなどによる金属汚染を抑制することができる。
【０１６５】
《発明の実施形態６》
図１５は、本実施形態のＴＦＴ基板３０ｆの断面図である。
【０１６６】
上記実施形態５では、半導体層２５ｂ上に有機絶縁膜が設けられたＴＦＴ５ｅを備えたＴＦＴ基板３０ｅ及びその製造方法を例示したが、半導体層２５ｂ上に無機絶縁膜が設けられたＴＦＴ５ｅを備えたＴＦＴ基板３０ｆ及びその製造方法を例示する。
【０１６７】
ＴＦＴ基板３０ｆは、図１５に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｅと、各ＴＦＴ５ｅを覆うように上側保護膜として設けられた第１層間絶縁膜２６ｃと、第１層間絶縁膜２６ｃを覆うように設けられた第２層間絶縁膜２７ｃと、第２層間絶縁膜２７ｃ上にマトリクス状に設けられた複数の画素電極２８ｃと、各画素電極２８ｃを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｆは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１６８】
次に、本実施形態のＴＦＴ基板３０ｆを製造する方法について、図１５を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程、半導体層形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程及び半導体層形成工程は、上記実施形態５のゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程及び半導体層形成工程と実質的に同じであるので、本実施形態では、それらの工程の説明を省略し、第１層間絶縁膜形成工程以降の工程について説明する。
【０１６９】
＜第１層間絶縁膜形成工程＞
上記実施形態５の半導体層形成工程で半導体層２５ｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜２６ｃを形成する。
【０１７０】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜２６ｃが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ｂの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ｂを還元して、半導体層２５ｂに導電領域Ｅを形成する。
【０１７１】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜２７ｃを形成する。
【０１７２】
続いて、第２層間絶縁膜２７ｃから露出する下側保護膜２４ｂ及び第１層間絶縁膜２６ｃの積層膜に対して、ウエットエッチング又はドライエッチングを行うことにより、下側保護膜２４ｂ及び第１層間絶縁膜２６ｃの積層膜にコンタクトホールを形成する。
【０１７３】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で第２層間絶縁膜２７ｃが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ｃを形成する。
【０１７４】
以上のようにして、本実施形態のＴＦＴ基板３０ｆを製造することができる。
【０１７５】
以上説明したように、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４及び５と同様に、半導体層２５ｂに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｂとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１７６】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４及び５と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｂを形成することができる。
【０１７７】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態５と同様に、半導体層２５ｂがソース電極２２ａ及びドレイン電極２２ｂの各側面だけに接触しているので、半導体層２５ｂの銅やアルミニウムなどによる金属汚染を抑制することができる。
【０１７８】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４と同様に、半導体層２５ｂを覆うように第１層間絶縁膜２６ｃが上側保護膜として設けられているので、半導体層２５ｂのバックチャネル側の界面における信頼性を向上することができる。
【０１７９】
《発明の実施形態７》
図１６は、本実施形態のＴＦＴ基板３０ｇの断面図である。
【０１８０】
上記実施形態４〜６では、金属層２１ａ及び２１ｂの各周端部の側面と、ソース電極２２ａ及びドレイン電極２２ｂの各周端部の側面とが連続するＴＦＴを備えたＴＦＴ基板３０ｄ〜３０ｆ並びにその製造方法を例示したが、本実施形態では、金属層２１ａｇ及び２１ｂｇの各周端部の側面と、ソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部の側面とが連続しないＴＦＴ５ｇを備えたＴＦＴ基板３０ｇ並びにその製造方法を例示する。
【０１８１】
ＴＦＴ基板３０ｇは、図１６に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｇと、各ＴＦＴ５ｇを覆うように設けられた第１層間絶縁膜２６ｄと、第１層間絶縁膜２６ｄを覆うように設けられた第２層間絶縁膜２７ｄと、第２層間絶縁膜２７ｄ上にマトリクス状に設けられた複数の画素電極２８ａと、各画素電極２８ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｇは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１８２】
ＴＦＴ５ｇは、図１６に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａｇ及び２１ｂｇを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａｇ及びドレイン電極２２ｂｇと、ソース電極２２ａｇ及びドレイン電極２２ｂｇ上に設けられ、ソース電極２２ａｇ及びドレイン電極２２ｂｇの間にチャネル領域Ｃが配置された半導体層２５ｃとを備えている。
【０１８３】
金属層２１ａｇ及び２１ｂｇは、半導体層２５ｃよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１６に示すように、半導体層２５ａの下面の一部に接触している。
【０１８４】
ソース電極２２ａｇは、例えば、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１８５】
ドレイン電極２２ｂｇは、図１６に示すように、第１層間絶縁膜２６ｄ及び第２層間絶縁膜２７ｄの積層膜に形成されたコンタクトホールを介して、画素電極２８ａに接続されている。また、ドレイン電極２２ｂｇは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１８６】
ここで、金属層２１ａｇ及び２１ｂｇ、ソース電極２２ａｇ、並びにドレイン電極２２ｂｇの各周端部の側面は、図１６に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。また、金属層２１ａｇ及び２１ｂｇの各周端部は、ソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部よりも突出している。ここで、金属層２１ａｇ及び２１ｂｇの各周端部がソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部からそれぞれ突出する長さＬｂ（図１６参照）は、０．０５μｍ〜０．５μｍである。なお、長さＬｂが０．０５μｍ未満の場合には、上記実施形態４のＴＦＴ基板３０ｄと同等のコンタクト特性を有することになり、長さＬｂが０．５μｍを超える場合には、ソース電極２２ａｇ及びドレイン電極２２ｂｇが短絡した状態になるおそれがある。
【０１８７】
半導体層２５ｃは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ｃには、図１６に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ａは、離間部Ｐの下面の一部に、図１６に示すように、金属層２１ａｇ及び２１ｂｇに接触して還元された導電領域Ｅが設けられている。また、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ｃと金属層２１ａｇ及び２１ｂｇとの接触面積を抑制するように設けられている。
【０１８８】
ＴＦＴ基板３０ｇは、上記実施形態４のソースドレイン形成工程において、チタン膜及び銅膜などを順に成膜した後に、その金属積層膜に対するフォトリソグラフィ、上層の銅膜に対する過酸化水素の混酸を用いたウエットエッチング、下層のチタン膜に対するドライエッチング、及びレジストの剥離洗浄を行い、金属層２１ａｇ及び２１ｂｇ、ソース電極２２ａｇ、並びにドレイン電極２２ｂｇを形成し、その後、半導体層２５ｃ、第１層間絶縁膜２６ｄ、第２層間絶縁膜２７ｄ及び画素電極２８ａを適宜形成することにより、製造することができる。なお、本実施形態では、銅膜によりソース電極２２ａｇ及びドレイン電極２２ｂｇを形成する方法を例示したが、アルミニウム膜によりソース電極２２ａｇ及びドレイン電極２２ｂｇを形成する場合には、リン酸、酢酸及び硝酸の混酸を用いてアルミニウム膜に対してウエットエッチングを行えばよい。
【０１８９】
以上説明したように、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４〜６と同様に、半導体層２５ｃに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｃとソース電極２２ａｇ及びドレイン電極２２ｂｇとの接触抵抗を低くすると共に、ソース電極２２ａｇ及びドレイン電極２２ｂｇの短絡を抑制することができる。
【０１９０】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４〜６と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｃを形成することができる。
【０１９１】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４及び６と同様に、半導体層２５ｃを覆うように第１層間絶縁膜２６ｄが上側保護膜として設けられているので、半導体層２５ｃのバックチャネル側の界面における信頼性を向上することができる。
【０１９２】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、ソースドレイン形成工程において、ソース電極２２ａｇ及びドレイン電極２２ｂｇをウエットエッチングを用いて形成するので、ソース電極２２ａｇ及びドレイン電極２２ｂｇの周端部の側面がそのゲート絶縁膜１２ａ側が突出するように傾斜して形成され、その後、ソース電極２２ａｇ及びドレイン電極２２ｂｇよりも突出するように金属層２１ａｇ及び２１ｂｇをドライエッチングを用いて形成するので、金属層２１ａｇ及び２１ｂｇとソース電極２２ａｇ及びドレイン電極２２ｂｇの積層構造における周端部を階段状に形成することができる。これにより、金属層２１ａｇ及び２１ｂｇと半導体層２５ｃとの接触面積が大きくなるので、金属層２１ａｇ及び２１ｂｇと半導体層２５ｃとの間で所望のコンタクト特性を確保し易くすることができる。
【０１９３】
《発明の実施形態８》
図１７は、本実施形態のＴＦＴ基板３０ｈの断面図である。
【０１９４】
上記各実施形態では、拡散抑制部が半導体層と金属層との接触面積を抑制するようにに構成されたＴＦＴを備えたＴＦＴ基板３０ａ〜３０ｇ及びその製造方法を例示したが、本実施形態では、拡散抑制部が導電領域Ｅにおける半導体層１３ｈの膜厚を抑制するように構成されたＴＦＴ５ｈを備えたＴＦＴ基板３０ｈ及びその製造方法を例示する。
【０１９５】
ＴＦＴ基板３０ｈは、図１７に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｈと、各ＴＦＴ５ｈを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｈは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１９６】
ＴＦＴ５ｈは、図１７に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ｈと、半導体層１３ｈに金属層１５ａｈ及び１５ｂｈを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ａｈ及びドレイン電極１６ｂｈとを備えている。
【０１９７】
半導体層１３ｈは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ｈには、図１７に示すように、チャネル領域Ｃにおける膜厚よりも薄くなるように第１薄膜部Ｔａ及び第２薄膜部Ｔｂが設けられている。ここで、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁は、図１７に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。さらに、半導体層１３ｈは、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁及び各底面に、図１７に示すように、金属層１５ａｈ及び１５ｂｈに接触して還元された導電領域Ｅが設けられている。また、第１薄膜部Ｔａ及び第２薄膜部Ｔｂは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、導電領域Ｅにおける半導体層１３ｈの膜厚を抑制するように設けられている。さらに、半導体層１３ｈは、第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚がチャネル領域Ｃにおける膜厚の１／１０〜１／２になっている。ここで、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚が半導体層１３ｈのチャネル領域Ｃにおける膜厚の１／１０よりも小さい場合には、上記実施形態１のＴＦＴ基板３０ａと実質的に同じ効果が得られる。また、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚が半導体層１３ｈのチャネル領域Ｃにおける膜厚の１／２よりも大きい場合には、ソース電極１６ａｈ及びドレイン電極１６ｂｈが短絡した状態になるおそれがある。
【０１９８】
半導体層１３ｈと金属層１５ａｈ及び１５ｂｈとの層間には、図１７に示すように、保護膜１４ｈが設けられている。そして、保護膜１４ｈには、図１７に示すように、第１薄膜部Ｔａに重なるように第１薄膜部Ｔａよりも平面視で大きい（大口径の）第３開口部１４ｃａが設けられていると共に、第２薄膜部Ｔｂに重なるように第２薄膜部Ｔｂよりも平面視で大きい（大口径の）第４開口部１４ｃｂが設けられている。ここで、第３開口部１４ｃａ及び第４開口部１４ｃｂの各側壁は、図１７に示すように、半導体層１３ｈ側が突出するように順テーパー状に傾斜している。そして、第３開口部１４ｃａの側壁と第１薄膜部Ｔａの側壁とは、図１７に示すように、連続している。また、第４開口部１４ｃｂの側壁と第２薄膜部Ｔｂの側壁とは、図１７に示すように、連続している。
【０１９９】
金属層１５ａｈ及び１５ｂｈは、半導体層１３ｈよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１７に示すように、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁及び各底面を介して、半導体層１３ｈに接触している。
【０２００】
ソース電極１６ａｈは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０２０１】
ドレイン電極１６ｂｈは、図１７に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｂｈは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０２０２】
ＴＦＴ基板３０ｈは、上記実施形態１の半導体層形成工程において、半導体層形成層１３ａｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜などの無機絶縁膜を成膜した後に、その無機絶縁膜に対するフォトリソグラフィ及び四フッ化炭素ガス／酸素ガスを用いたドライエッチング、半導体層形成層１３ａｂに対する塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、並びにレジストの剥離洗浄を行う際に、半導体形成層１３ａｂのドライエッチングの処理時間を短くして、半導体層１３ｈ及び保護膜１４ａを形成することにより、製造することができる。
【０２０３】
以上説明したように、本実施形態のＴＦＴ５ｈ、それを備えたＴＦＴ基板３０ｈ及びその製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの間に半導体層１３ｈよりも還元性の高い金属層１５ａｈ及び１５ｂｈを形成し、アニール工程において、半導体層１３ｈに金属層ａｈ及び１５ｂｈとの接触により還元された導電領域Ｅを形成するので、半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ｈにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層１３ｈに第１薄膜部Ｔａ及び第２薄膜部Ｔｂを形成し、ソースドレイン形成工程で形成された金属層１５ａｈ及び１５ｂｈが第１薄膜部Ｔａ及び第２薄膜部Ｔｂを介して半導体層１３ｈに接触しているので、半導体層１３ｈと金属層１５ａｈ及び１５ｂｈとの接触面積が大きいことにより、半導体層１３ｈに導電領域Ｅが過度に形成され、後工程のアニール工程で加熱されても、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂがボトルネックとなり、半導体層１３ｈにおけるチャネル領域Ｃへの導電領域Ｅの拡散が抑制され、半導体層１３ｈのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ａｈ及びドレイン電極１６ｂｈの短絡を抑制することができる。したがって、半導体層１６ｈに導電領域Ｅ、及び拡散抑制部として第１薄膜部Ｔａ及びＴｂを形成することにより、酸化物半導体からなる半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの接触抵抗を低くすると共に、ソース電極１６ａｈ及びドレイン電極１６ｂｈの短絡を抑制することができる。
【０２０４】
なお、上記各実施形態では、表示パネルとして、液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネルなどの他の表示パネルにも適用することができる。
【０２０５】
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
【０２０６】
また、上記各実施形態では、スイッチング素子として各副画素に設けられたＴＦＴを例示したが、本発明は、インバーター回路やシフトレジスタ回路などの電子回路にも適用することができ、これらの電子回路を各副画素のＴＦＴと同時に形成することにより、コストダウンや狭額縁化などを図ることができる。
【０２０７】
また、上記各実施形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の半導体層を例示したが、本発明は、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ−Ｓｉ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｇａ−Ｓｉ−Ｚｎ−Ｏ系、Ｇａ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｓｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｏ系などの酸化物半導体の半導体層にも適用することができる。
【産業上の利用可能性】
【０２０８】
以上説明したように、本発明は、酸化物半導体からなる半導体層を用いたＴＦＴにおいて、半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することができるので、液晶表示パネルや有機ＥＬ表示パネルなどの種々の表示パネルを構成するＴＦＴ基板について有用である。
【符号の説明】
【０２０９】
Ｃ          チャネル領域
Ｅ          導電領域
Ｐ          離間部（拡散抑制部）
Ｔａ        第１薄膜部（拡散抑制部）
Ｔｂ        第２薄膜部（拡散抑制部）
５ａ〜５ｅ，５ｇ，５ｈ    ＴＦＴ
１０        絶縁基板
１１ａ      ゲート電極
１２ａ      ゲート絶縁膜
１３ａ，１３ｃ，１３ｈ    半導体層
１３ｃａ    第１開口部（拡散抑制部）
１３ｃｂ    第２開口部（拡散抑制部）
１４ａ，１４ｂ            保護膜
１４ｃａ，１４ｃｃ        第３開口部
１４ｃｂ，１４ｃｄ        第４開口部
１４ｃ      チャネル保護膜（拡散抑制部）
１５ａａ，１５ａｂ，１５ｂａ，１５ｂｂ，１５ｃａ，１５ｃｂ，１５ａｈ，１５ｂｈ    金属層
１６ａａ，１６ｂａ，１６ｃａ，１６ａｈ    ソース電極
１６ａｂ，１６ｂｂ，１６ｃｂ，１６ｂｈ    ドレイン電極
２１ａ，２１ａｇ，２１ｂ，２１ｂｇ    金属層
２２ａ，２２ａｇ          ソース電極
２２ｂ，２２ｂｇ          ドレイン電極
２４ｂ      下側保護膜
２５ａ〜２５ｃ            半導体層
２６ａ，２６ｃ，２６ｄ    第１層間絶縁膜（上側保護膜）
３０ａ〜３０ｈ            ＴＦＴ基板
４０        対向基板
４５        液晶層（表示媒体層）
５０        液晶表示パネル
【図１】
2012144165.tif 000003
【図２】
2012144165.tif 000004
【図３】
2012144165.tif 000005
【図４】
2012144165.tif 000006
【図５】
2012144165.tif 000007
【図６】
2012144165.tif 000008
【図７】
2012144165.tif 000009
【図８】
2012144165.tif 000010
【図９】
2012144165.tif 000011
【図１０】
2012144165.tif 000012
【図１１】
2012144165.tif 000013
【図１２】
2012144165.tif 000014
【図１３】
2012144165.tif 000015
【図１４】
2012144165.tif 000016
【図１５】
2012144165.tif 000017
【図１６】
2012144165.tif 000018
【図１７】
2012144165.tif 000019
【図１８】
2012144165.tif 000020
【手続補正書】
【提出日】平成25年8月19日(2013.8.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層と、
上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、
上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、
上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備えている、薄膜トランジスタ。
【請求項２】
上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成されている、請求項１に記載の薄膜トランジスタ。
【請求項３】
上記金属層は、上記半導体層の上記基板と反対側に設けられ、
上記半導体層には、該半導体層から上記ゲート絶縁膜が露出するように上記拡散抑制部をそれぞれ構成する第１開口部及び第２開口部が設けられ、
上記金属層は、上記第１開口部及び第２開口部の各側壁を介して上記半導体層に接触している、請求項２に記載の薄膜トランジスタ。
【請求項４】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記第１開口部の側壁と上記第３開口部の側壁とは、連続していると共に、上記第２開口部の側壁と上記第４開口部の側壁とは、連続している、請求項３に記載の薄膜トランジスタ。
【請求項５】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記半導体層における上記第１開口部の端縁は、上記第３開口部から露出していると共に、上記半導体層における上記第２開口部の端縁は、上記第４開口部から露出している、請求項３に記載の薄膜トランジスタ。
【請求項６】
上記半導体層には、上記チャネル領域の外側の領域が上記ゲート絶縁膜から離間するように上記拡散抑制部を構成する離間部が設けられ、
上記金属層、ソース電極及びドレイン電極は、上記ゲート絶縁膜と上記半導体層の離間部との層間に設けられ、
上記金属層は、上記離間部を介して上記半導体層に接触している、請求項２に記載の薄膜トランジスタ。
【請求項７】
上記半導体層上には、該半導体層を覆うように無機絶縁膜からなる上側保護膜が設けられている、請求項６に記載の薄膜トランジスタ。
【請求項８】
上記ソース電極及びドレイン電極と上記半導体層の離間部との層間には、該ソース電極及びドレイン電極の上面を覆うように無機絶縁膜からなる下側保護膜が設けられている、請求項６又は７に記載の薄膜トランジスタ。
【請求項９】
上記ソース電極及びドレイン電極は、上記金属層上に設けられ、
上記半導体層の離間部に接触する部分では、上記金属層が上記ソース電極及びドレイン電極よりも突出している、請求項６乃至８の何れか１つに記載の薄膜トランジスタ。
【請求項１０】
上記半導体層上には、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるように上記拡散抑制部を構成するチャネル保護膜が形成され、
上記金属層は、上記チャネル保護膜から露出する上記半導体層の側面に接触している、請求項２に記載の薄膜トランジスタ。
【請求項１１】
上記拡散抑制部は、上記導電領域における上記半導体層の膜厚を抑制するように構成されている、請求項１に記載の薄膜トランジスタ。
【請求項１２】
上記半導体層は、上記導電領域に対応して、上記チャネル領域における膜厚よりも薄く形成され上記拡散抑制部をそれぞれ構成する第１薄膜部及び第２薄膜部を有し、
上記金属層は、上記第１薄膜部及び第２薄膜部を介して上記半導体層に接触している、請求項１１に記載の薄膜トランジスタ。
【請求項１３】
上記半導体層は、上記第１薄膜部及び第２薄膜部における膜厚が上記チャネル領域における膜厚の１／１０〜１／２になっている、請求項１２に記載の薄膜トランジスタ。
【請求項１４】
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系である、請求項１乃至１３の何れか１つに記載の薄膜トランジスタ。
【請求項１５】
請求項１乃至１４の何れか１つに記載された薄膜トランジスタが設けられた薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向するように設けられた対向基板と、
上記薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
【請求項１６】
上記表示媒体層は、液晶層である、請求項１５に記載の表示パネル。
【請求項１７】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置された酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部を上記半導体層に形成する薄膜トランジスタの製造方法。
【請求項１８】
上記半導体層形成工程では、上記半導体層と上記金属層との接触面積を抑制するように上記拡散抑制部を形成する、請求項１７に記載の薄膜トランジスタの製造方法。
【請求項１９】
上記半導体層形成工程では、上記半導体層に上記ゲート絶縁膜が露出するように第１開口部及び第２開口部をそれぞれ形成することにより、上記拡散抑制部を形成する、請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２０】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記第１開口部の側壁と上記第３開口部の側壁とが連続すると共に、上記第２開口部の側壁と第４開口部の側壁とが連続するように、上記第３開口部及び第４開口部を形成する、請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２１】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記半導体層における上記第１開口部の端縁が上記第３開口部から露出すると共に、上記半導体層における上記第２開口部の端縁が上記第４開口部から露出するように、上記第３開口部及び第４開口部を形成する、請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２２】
上記半導体層形成工程では、上記半導体層を形成する際に、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるようにチャネル保護膜を上記拡散抑制部として形成する、請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２３】
上記半導体層形成工程では、上記導電領域における上記半導体層の膜厚を抑制するように上記拡散抑制部を形成する、請求項１７に記載の薄膜トランジスタの製造方法。
【請求項２４】
上記半導体層形成工程では、上記導電領域に対応して、上記半導体層に上記チャネル領域における膜厚よりも薄い第１薄膜部及び第２薄膜部を形成することにより、上記拡散抑制部を形成する、請求項２３に記載の薄膜トランジスタの製造方法。
【請求項２５】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に上記ゲート電極に重なると共に互いに離間するようにソース電極及びドレイン電極を酸化物半導体よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極の間にチャネル領域が配置された上記酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記半導体層が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として上記金属層の側面に接触する離間部を上記半導体層に形成する、薄膜トランジスタの製造方法。
【請求項２６】
上記ソースドレイン形成工程では、上記ソース電極及びドレイン電極をウエットエッチングを用いて形成した後に、該形成されたソース電極及びドレイン電極よりも突出するように上記金属層をドライエッチングを用いて形成する、請求項２５に記載の薄膜トランジスタの製造方法。
【請求項２７】
上記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系である、請求項１７乃至２６の何れか１つに記載の薄膜トランジスタの製造方法。
【手続補正書】
【提出日】平成25年12月27日(2013.12.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタ、その薄膜トランジスタが設けられた表示パネル、及びその薄膜トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示パネルなどを構成する薄膜トランジスタ基板では、画像の最小単位である各副画素のスイッチング素子として、アモルファスシリコンからなる半導体層を用いた従来の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）に代わって、酸化物半導体からなる半導体層（以下、「酸化物半導体層」とも称する）を用い、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴが提案されている。
【０００３】
例えば、特許文献１には、基板上に形成されたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように設けられ、チャネル領域、ソース領域及びドレイン領域を有する酸化物半導体層と、酸化物半導体層のソース領域及びドレイン領域上に設けられたチタン層と、酸化物半導体層のソース領域及びドレイン領域にチタン層を介してそれぞれ接続された銅製のソース電極及びドレイン電極とを備えたＴＦＴにおいて、酸化物半導体層とソース電極及びドレイン電極との間に配置されたチタン層により、酸化物半導体層とソース電極及びドレイン電極との接触抵抗が低くなることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０１７６３９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、酸化物半導体層を用いたＴＦＴにおいて、酸化物半導体層とソース電極及びドレイン電極とをそれぞれ接続する場合には、酸化物半導体層とソース電極及びドレイン電極との間に発生する比較的高い接触抵抗により、オン電流が低くなり易いので、例えば、特許文献１のように、酸化物半導体層とソース電極及びドレイン電極との間に、酸化物半導体層よりも還元性の高いチタンなどの金属層を介在させることにより、金属層に接触する酸化物半導体層から酸素を引き抜いて、酸化物半導体層のソース電極及びドレイン電極との接続部分を導電化することが提案されている。
【０００６】
ここで、上記のように、酸化物半導体層とソース電極及びドレイン電極との間に還元性の高い金属層を介在させると、還元性の高い金属層に接触する酸化物半導体層の接続部分に導電化された導電領域が形成されるので、酸化物半導体層とソース電極及びドレイン電極との間の接触抵抗を低くすることができるものの、例えば、後工程の加熱処理により、導電領域が酸化物半導体層内に拡散することにより、酸化物半導体層が全体的に導電化するおそれがある。そうなると、ソース電極及びドレイン電極が短絡した状態になるので、各副画素に設けられたＴＦＴがスイッチング素子として機能しなくなってしまう。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、半導体層に対して、還元性の高い金属層と接触する導電領域、及びその導電領域のチャネル領域に対する拡散を抑制するための拡散抑制部を設けるようにしたものである。
【０００９】
具体的に本発明に係る薄膜トランジスタは、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層と、上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備え、上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成され、上記金属層は、上記半導体層の上記基板と反対側に設けられ、上記半導体層には、該半導体層から上記ゲート絶縁膜が露出するように上記拡散抑制部をそれぞれ構成する第１開口部及び第２開口部が設けられ、上記金属層は、上記第１開口部及び第２開口部の各側壁を介して上記半導体層に接触している。ここで、上記第１開口部及び第２開口部の各側壁は、上記ゲート絶縁膜側が突出するように傾斜していてもよい。
【００１０】
上記の構成によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層が設けられ、半導体層に金属層との接触により還元された導電領域が設けられているので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。
【００１１】
また、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部が設けられているので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。ここで、拡散抑制部は、半導体層に設けられた第１開口部及び第２開口部であり、金属層が第１開口部及び第２開口部の各底面でなく各側壁を介して半導体層に接触しているので、半導体層と金属層との接触面積が具体的に小さくなる。すなわち、拡散抑制部は、半導体層と金属層との接触面積を抑制するように構成されているので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。
【００１２】
したがって、半導体層に導電領域及び拡散抑制部が設けられていることにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００１３】
また、第１開口部及び第２開口部の各側壁が、そのゲート絶縁膜側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第１開口部及び第２開口部の各側壁の表面に確実に成膜される。
【００１４】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、上記第１開口部の側壁と上記第３開口部の側壁とは、連続していると共に、上記第２開口部の側壁と上記第４開口部の側壁とは、連続していてもよい。ここで、上記第３開口部及び第４開口部の各側壁は、上記半導体層側が突出するように傾斜していてもよい。
【００１５】
上記の構成によれば、半導体層に形成された第１開口部の側壁と保護膜に形成された第３開口部の側壁とが連続していると共に、半導体層に形成された第２開口部の側壁と保護膜に形成された第４開口部の側壁とが連続しているので、半導体層に設けられた第１開口部及び第２開口部の各側壁だけが保護膜から露出することになり、金属層が半導体層の第１開口部及び第２開口部の各側壁だけに具体的に接触することになる。また、第３開口部及び第４開口部の各側壁が、その半導体層側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第３開口部及び第４開口部の各側壁の表面に確実に成膜される。
【００１６】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、上記半導体層における上記第１開口部の端縁は、上記第３開口部から露出していると共に、上記半導体層における上記第２開口部の端縁は、上記第４開口部から露出していてもよい。ここで、上記第３開口部及び第４開口部の各側壁は、上記半導体層側が突出するように傾斜していてもよい。また、上記半導体層における上記第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さは、０．０５μｍ〜０．５μｍであってもよい。
【００１７】
上記の構成によれば、半導体層における第１開口部の端縁が保護膜の第３開口部から露出していると共に、半導体層における第２開口部の端縁が保護膜の第４開口部から露出しているので、半導体層と保護膜との積層構造において、第１開口部及び第３開口部、並びに第２開口部及び第４開口部がそれぞれ階段状に形成されている。これにより、金属層と半導体層との接触面積が大きくなるので、金属層と半導体層との間で所望のコンタクト特性を確保し易くなる。ここで、半導体層における第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さが０．０５μｍ未満の場合には、所望のコンタクト特性を確保し難くなるおそれがある。また、半導体層における第１開口部及び第２開口部の各端縁が第３開口部及び第４開口部からそれぞれ露出する長さが０．５μｍを超える場合には、ソース電極及びドレイン電極が短絡した状態になるおそれがある。さらに、第３開口部及び第４開口部の各側壁が、その半導体層側が突出するように傾斜してテーパー形状に形成されている場合には、金属層を形成するための金属膜が第３開口部及び第４開口部の各側壁の表面に確実に成膜される。なお、上記所望のコンタクト特性とは、具体的に、コンタクト（接触）抵抗がチャネル抵抗に対して十分に低く（例えば、２０ｋΩ以下）、電流−電圧の特性が線形特性を有することである。
【００１８】
また、本発明に係る薄膜トランジスタは、基板に設けられたゲート電極と、上記ゲート電極を覆うように設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層と、上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備え、上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成され、上記半導体層上には、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるように上記拡散抑制部を構成するチャネル保護膜が形成され、上記金属層は、上記チャネル保護膜から露出する上記半導体層の側面に接触している。
【００１９】
上記の構成によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層が設けられ、半導体層に金属層との接触により還元された導電領域が設けられているので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。
【００２０】
また、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部が設けられているので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。ここで、拡散抑制部は、半導体層上に設けられたチャネル保護膜であり、金属層がチャネル保護膜から露出する半導体層の側面に接触しているので、半導体層と金属層との接触面積が具体的に小さくなる。すなわち、拡散抑制部は、半導体層と金属層との接触面積を抑制するように構成されているので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。
【００２１】
したがって、半導体層に導電領域及び拡散抑制部が設けられていることにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００２２】
また、本発明に係る表示パネルは、上述した何れか１つの薄膜トランジスタが設けられた薄膜トランジスタ基板と、上記薄膜トランジスタ基板に対向するように設けられた対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備えている。
【００２３】
上記の構成によれば、上述した薄膜トランジスタが設けられた薄膜トランジスタ基板と、それに対向するように設けられた対向基板と、それらの両基板の間に設けられた表示媒体層とを備えているので、液晶表示パネルや有機ＥＬ（Electro Luminescence）パネルなどの表示パネルに設けられた薄膜トランジスタにおいて、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００２４】
上記表示媒体層は、液晶層であってもよい。
【００２５】
上記の構成によれば、表示媒体層が液晶層であるので、液晶表示パネルに設けられた薄膜トランジスタにおいて、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００２６】
また、本発明に係る薄膜トランジスタの製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層を形成する半導体層形成工程と、上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、上記半導体層形成工程では、上記半導体層と上記金属層との接触面積を抑制して、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として、上記半導体層に上記ゲート絶縁膜が露出するように第１開口部及び第２開口部をそれぞれ形成する。
【００２７】
上記の方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層を形成し、アニール工程において、半導体層に金属層との接触により還元された導電領域を形成するので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。
【００２８】
また、半導体層形成工程において、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部を形成するので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。ここで、半導体層形成工程において、半導体層に第１開口部及び第２開口部をそれぞれ形成することにより拡散抑制部を形成するので、ソースドレイン形成工程で形成された金属層が第１開口部及び第２開口部の各底面でなく各側壁を介して半導体層に接触することにより、半導体層と金属層との接触面積が具体的に小さくなる。すなわち、半導体層形成工程において、半導体層と金属層との接触面積を抑制するように拡散抑制部を形成するので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。
【００２９】
したがって、半導体層に導電領域及び拡散抑制部を形成することにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００３０】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、上記保護膜形成工程では、上記第１開口部の側壁と上記第３開口部の側壁とが連続すると共に、上記第２開口部の側壁と第４開口部の側壁とが連続するように、上記第３開口部及び第４開口部を形成してもよい。
【００３１】
上記の方法によれば、半導体層形成工程で半導体層に形成された第１開口部の側壁と保護膜形成工程で保護膜に形成された第３開口部の側壁とが連続していると共に、半導体層形成工程で半導体層に形成された第２開口部の側壁と保護膜形成工程で保護膜に形成された第４開口部の側壁とが連続しているので、半導体層に設けられた第１開口部及び第２開口部の各側壁だけが保護膜から露出することになり、金属層が半導体層の第１開口部及び第２開口部の各側壁だけに具体的に接触することになる。
【００３２】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、上記保護膜形成工程では、上記半導体層における上記第１開口部の端縁が上記第３開口部から露出すると共に、上記半導体層における上記第２開口部の端縁が上記第４開口部から露出するように、上記第３開口部及び第４開口部を形成してもよい。
【００３３】
上記の方法によれば、半導体層形成工程で形成された半導体層における第１開口部の端縁が保護膜形成工程で形成された保護膜の第３開口部から露出していると共に、半導体層形成工程で形成された半導体層における第２開口部の端縁が保護膜形成工程で形成された保護膜の第４開口部から露出しているので、半導体層と保護膜との積層構造において、第１開口部及び第３開口部、並びに第２開口部及び第４開口部がそれぞれ階段状に形成される。これにより、金属層と半導体層との接触面積が大きくなるので、金属層と半導体層との間で所望のコンタクト特性を確保し易くなる。
【００３４】
また、本発明に係る薄膜トランジスタの製造方法は、基板にゲート電極を形成するゲート電極形成工程と、上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層を形成する半導体層形成工程と、上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、上記半導体層形成工程では、上記半導体層を形成する際に、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるようにチャネル保護膜を、上記半導体層と上記金属層との接触面積を抑制して、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として形成する。
【００３５】
上記の方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層とソース電極及びドレイン電極との間に半導体層よりも還元性の高い金属層を形成し、アニール工程において、半導体層に金属層との接触により還元された導電領域を形成するので、半導体層とソース電極及びドレイン電極との接触抵抗が低くなる。
【００３６】
また、半導体層形成工程において、半導体層にチャネル領域への導電領域の拡散を抑制するための拡散抑制部を形成するので、半導体層のチャネル領域の導電化が抑制されることになり、ソース電極及びドレイン電極の短絡が抑制される。ここで、半導体層形成工程において、半導体層上にチャネル保護膜を拡散抑制部として形成し、ソースドレイン形成工程で形成された金属層がチャネル保護膜から露出する半導体の側面に接触するので、半導体層と金属層との接触面積が具体的に小さくなる。すなわち、半導体層形成工程において、半導体層と金属層との接触面積を抑制するように拡散抑制部を形成するので、半導体層と金属層との界面における不必要な酸化還元反応が抑制される。これにより、半導体層において、導電領域の過度の形成が抑制されるので、例えば、半導体層の特性を向上するために、後工程のアニール工程で加熱されても、半導体層におけるチャネル領域への導電領域の拡散が抑制される。
【００３７】
したがって、半導体層に導電領域及び拡散抑制部を形成することにより、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することが可能になる。
【００３８】
また、半導体層形成工程において、半導体層とチャネル保護膜とを同一パターンで形成するので、薄膜トランジスタの製造に用いるフォトマスクの枚数が削減され、薄膜トランジスタの製造コストが低減される。
【発明の効果】
【００３９】
本発明によれば、半導体層に対して、還元性の高い金属層と接触する導電領域、及びその導電領域のチャネル領域に対する拡散を抑制するための拡散抑制部が設けられているので、酸化物半導体からなる半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することができる。
【図面の簡単な説明】
【００４０】
【図１】図１は、実施形態１に係る液晶表示パネルの断面図である。
【図２】図２は、実施形態１に係るＴＦＴ基板の平面図である。
【図３】図３は、図２中のIII−III線に沿ったＴＦＴ基板の断面図である。
【図４】図４は、図２中のIV−IV線に沿ったＴＦＴ基板の断面図である。
【図５】図５は、実施形態１に係るＴＦＴ基板におけるゲート層とソース層との接続部分の断面図である。
【図６】図６は、実施形態１に係るゲート層とソース層との接続部分の第１の変形例の断面図である。
【図７】図７は、実施形態１に係るゲート層とソース層との接続部分の第２の変形例の断面図である。
【図８】図８は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図９】図９は、実施例、比較例１及び比較例２の各ＴＦＴ基板におけるドレイン電流対ゲート電圧特性を示すグラフである。
【図１０】図１０は、実施形態２に係るＴＦＴ基板の断面図である。
【図１１】図１１は、実施形態３に係るＴＦＴ基板の断面図である。
【図１２】図１２は、実施形態３に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図１３】図１３は、実施形態４に係るＴＦＴ基板の断面図である。
【図１４】図１４は、実施形態５に係るＴＦＴ基板の断面図である。
【図１５】図１５は、実施形態６に係るＴＦＴ基板の断面図である。
【図１６】図１６は、実施形態７に係るＴＦＴ基板の断面図である。
【図１７】図１７は、実施形態８に係るＴＦＴ基板の断面図である。
【図１８】図１８は、比較例１のＴＦＴ基板の断面図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００４２】
《発明の実施形態１》
図１〜図９は、本発明に係るＴＦＴ、表示パネル及びＴＦＴの製造方法の実施形態１を示している。具体的に、図１は、本実施形態の液晶表示パネル５０の断面図である。また、図２は、液晶表示パネル５０を構成するＴＦＴ基板３０ａの平面図である。さらに、図３は、図２中のIII−III線に沿ったＴＦＴ基板３０ａの断面図であり、図４は、図２中のIV−IV線に沿ったＴＦＴ基板３０ａの断面図である。また、図５は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の断面図である。さらに、図６は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の第１の変形例の断面図であり、図７は、ＴＦＴ基板３０ａにおけるゲート層とソース層とを接続する部分の第２の変形例の断面図である。
【００４３】
液晶表示パネル５０は、図１に示すように、互いに対向するように設けられたＴＦＴ基板３０ａ及び対向基板４０と、ＴＦＴ基板３０ａ及び対向基板４０の間に表示媒体層として設けられた液晶層４５と、ＴＦＴ基板３０ａ及び対向基板４０を互いに接着すると共に、ＴＦＴ基板３０ａ及び対向基板４０の間に液晶層４５を封入するために枠状に設けられたシール材４６とを備えている。また、液晶表示パネル５０では、図１に示すように、シール材４６の内側に画像表示を行う表示領域Ｄが規定されている。
【００４４】
ＴＦＴ基板３０ａは、図２及び図３に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１６ａと、各ゲート線１１ａ及び各ソース線１６ａの交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
【００４５】
ゲート線１１ａは、例えば、表示領域Ｄの外側の領域において、図５に示すように、画素電極１９ａと同一層に同一材料により形成された透明導電層１９ｂを介して、ソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｃに接続されている。ここで、ゲート引出線１６ｃの下層には、図５に示すように、金属層１５ｃがゲート引出線１６ｃから突出するように設けられている。また、金属層１５ｃの下層には、図５に示すように、半導体層１３ｂが金属層１５ｃから突出するように設けられている。そして、ゲート線１１ａとゲート引出線１６ｃとの接続部分では、図５に示すように、ゲート絶縁膜１２ａと、半導体層１３ｂと、金属層１５ｃと、ゲート引出線１６ｃと、第１層間絶縁膜１７ａと（、第２層間絶縁膜１８ａと）が階段状に形成され、透明導電層１９ｂと接触する接触面積が比較的大きくなるので、ゲート層（ゲート線１１ａ）とソース層（ゲート引出線１６ｃ）とを低抵抗で接続することができる。ここで、ゲート層とソース層との接続構造は、例えば、図６に示すように、ゲート線１１ａにソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｄを直接的に接続する接続構造であっても、図７に示すように、ゲート線１１ａに画素電極１９ａと同一層に同一材料により形成された透明導電層１９ｃを介してソース線１６ａと同一層に同一材料により形成されたゲート引出線１６ｅを接続する接続構造であってもよい。なお、本実施形態及びその各変形例では、ゲート線１１ａをソース線１６ａと同一層に同一材料により形成された各ゲート引出線１６ｃ、１６ｄ及び１６ｅに接続するゲート層とソース層との接続構造を例示したが、ソース線１６ａをゲート線１１ａと同一層に同一材料により形成されたソース引出線に接続するゲート層とソース層との接続構造にも適用することができる。
【００４６】
ＴＦＴ５ａは、図２及び図３に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａに金属層１５ａａ及び１５ａｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ａａ及びドレイン電極１６ａｂとを備えている。
【００４７】
ゲート電極（１１ａ）は、図２に示すように、各ゲート線１１ａの一部である。
【００４８】
半導体層１３ａは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ａには、図３に示すように、ゲート絶縁膜１２ａが露出するように第１開口部１３ｃａ及び第２開口部１３ｃｂが設けられている。ここで、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁は、図３に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。さらに、半導体層１３ａは、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁に、図３に示すように、金属層１５ａａ及び１５ａｂに接触して還元された導電領域Ｅが設けられている。また、第１開口部１３ｃａ及び第２開口部１３ｃｂは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積を抑制するように設けられている。
【００４９】
半導体層１３ａと金属層１５ａａ及び１５ａｂとの層間には、図３に示すように、保護膜１４ａが設けられている。そして、保護膜１４ａには、図３に示すように、第１開口部１３ｃａに重なるように第１開口部１３ｃａよりも平面視で大きい（大口径の）第３開口部１４ｃａが設けられていると共に、第２開口部１３ｃｂに重なるように第２開口部１３ｃｂよりも平面視で大きい（大口径の）第４開口部１４ｃｂが設けられている。ここで、第３開口部１４ｃａ及び第４開口部１４ｃｂの各側壁は、図３に示すように、半導体層１３ａ側が突出するように順テーパー状に傾斜している。そして、第３開口部１４ｃａの側壁と第１開口部１３ｃａの側壁とは、図３に示すように、連続している。また、第４開口部１４ｃｂの側壁と第２開口部１３ｃｂの側壁とは、図３に示すように、連続している。
【００５０】
金属層１５ａａ及び１５ａｂは、半導体層１３ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁だけを介して、半導体層１３ａに接触している。
【００５１】
ソース電極１６ａａは、図２に示すように、各ソース線１６ａが各副画素毎にＬ字状に側方に突出した部分である。
【００５２】
ドレイン電極１６ａｂは、図３に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ａｂは、図２に示すように、各副画素において容量線１１ｂに重なるように設けられている。そして、ドレイン電極１６ａｂは、図４に示すように、ゲート絶縁膜１２ａ及び金属層１５ａｂを介して容量線１１ｂに重なることにより、補助容量６を構成している。
【００５３】
対向基板４０は、例えば、絶縁基板（不図示）と、絶縁基板上に格子状に設けられたブラックマトリクス（不図示）と、ブラックマトリクスの各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの複数の着色層（不図示）と、ブラックマトリクス、各着色層を覆うように設けられた共通電極（不図示）と、共通電極上に柱状に設けられた複数のフォトスペーサと（不図示）、共通電極を覆うように設けられた配向膜（不図示）とを備えている。
【００５４】
液晶層４５は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００５５】
上記構成の液晶表示パネル５０は、ＴＦＴ基板３０ａ上の各画素電極１９ａと対向基板４０上の共通電極との間に配置する液晶層４５に各副画素毎に所定の電圧を印加して、液晶層４５の配向状態を変えることにより、各副画素毎にパネル内を透過する光の透過率を調整して、画像を表示するように構成されている。
【００５６】
次に、本実施形態のＴＦＴ基板３０ａを製造する方法について、図８を用いて説明する。ここで、図８は、ＴＦＴ基板３０ａの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソースドレイン形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【００５７】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図８（ａ）に示すように、ゲート線１１ａ、ゲート電極（１１ａ）及び容量線１１ｂを形成する。
【００５８】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート線１１ａなどが形成された基板全体に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜１００ｎｍ程度）などを順に成膜して、図８（ｂ）に示すように、ゲート絶縁膜１２ａを形成する。ここで、本実施形態では、酸化シリコン膜（上層）／窒化シリコン膜（下層）などの積層構造のゲート絶縁膜１２ａを例示したが、ゲート絶縁膜１２ａは、酸化シリコン膜（厚さ８０ｎｍ〜２５０ｎｍ程度）又は窒化シリコン膜（厚さ１６０ｎｍ〜４５０ｎｍ程度）などの単層構造であってもよい。
【００５９】
＜半導体層形成工程（保護膜形成工程を含む）＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、図８（ｃ）に示すように、半導体層形成層１３ａｂを形成する。
【００６０】
続いて、半導体層形成層１３ａｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機絶縁膜に対するフォトリソグラフィ及び四フッ化炭素ガス／酸素ガスを用いたドライエッチング、半導体層形成層１３ａｂに対する塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、並びにレジストの剥離洗浄を行うことにより、図８（ｄ）に示すように、第１開口部１３ｃａ及び第２開口部１３ｃｂを有する半導体層１３ａ、並びに第３開口部１４ｃａ及び第４開口部１４ｃｂを有する保護膜１４ａを形成する。
【００６１】
＜ソースドレイン形成工程＞
上記半導体層形成工程で半導体層１３ａ及び保護膜１４ａが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図８（ｅ）に示すように、チタン膜により金属層１５ａａ、１５ａｂ及び１５ｃを形成すると共に、銅膜により、ソース線１６ａ、ソース電極１６ａａ、ドレイン電極１６ａｂ及びゲート引出線１６ｃを形成する。なお、本実施形態では、金属層１５ａａ、１５ａｂ及び１５ｃを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース線１６ａ、ソース電極１６ａａ、ドレイン電極１６ａｂ及びゲート引出線１６ｃを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【００６２】
＜第１層間絶縁膜形成工程＞
上記ソースドレイン形成工程でソース電極１６ａａ及びドレイン電極１６ａｂなどが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜１７ａを形成する。
【００６３】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜１７ａが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層１３ａの特性を向上させると共に、金属層１５ａａ、１５ａｂ及び１５ｃに接触する半導体層１３ａ及び１３ｂを還元して、半導体層１３ａ及び１３ｂに導電領域Ｅを形成する。
【００６４】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜１８ａを形成する。
【００６５】
続いて、第２層間絶縁膜１８ａから露出する第１層間絶縁膜１７ａに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜１７ａにコンタクトホールを形成する。なお、このとき、ゲート電極１１ａとゲート引出線１６ｃとを接続する部分（図５参照）では、ゲート絶縁膜１２ａにコンタクトホールが形成されるので、製造工程を増加させることなく、ゲート電極１１ａとゲート引出線１６ｃとを接続するためのコンタクトホールを形成することができる。
【００６６】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜１８ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜やＩＺＯ（Indium Zinc Oxide）膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極１９ａ及び透明導電層１９ｂを形成する。
【００６７】
以上のようにして、本実施形態のＴＦＴ基板３０ａを製造することができる。
【００６８】
次に、具体的に行った実験について、図９を用いて説明する。ここで、図９は、実施例、比較例１及び比較例２の各ＴＦＴ基板におけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示すグラフである。なお、図９中では、曲線Ｘが実施例の特性を示し、曲線Ｙが比較例１の特性を示し、曲線Ｚが比較例２の特性を示している。
【００６９】
詳細には、本発明の実施例として、本実施形態のＴＦＴ基板３０ａを製造し、本発明の比較例１として、図１８に示すようなＴＦＴ基板１３０を製造し、本発明の比較例２として、ＴＦＴ基板１３０における金属層１１５ａ及び１１５ｂを省略したＴＦＴ基板を製造し、各ＴＦＴ基板に対して、ソース電極及びドレイン電極の間の電圧を１０Ｖに設定したときのドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を測定した。ここで、ＴＦＴ１３０は、図１８に示すように、絶縁基板１１０と、絶縁基板１１０上に設けられたゲート電極１１１と、ゲート電極１１１を覆うように設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２上に設けられた半導体層１１３と、半導体層１１３上に設けられた保護膜１１４と、半導体層１１３に金属層１１５ａ及び１１５ｂを介してそれぞれ設けられたソース電極１１６ａ及びドレイン電極１１６ｂと、ソース電極１１６ａ及びドレイン電極１１６ｂを覆うように設けられた第１層間絶縁膜１１７と、第１層間絶縁膜１１７を覆うように設けられた第２層間絶縁膜１１８と、第２層間絶縁膜１１８上に設けられた画素電極１１９とを備え、半導体層１１３に第１開口部及び第２開口部が形成されていないだけで、その他の構成が本実施形態のＴＦＴ基板３０ａと実質的に同じになっている。
【００７０】
実験の結果としては、図９に示すように、実施例（曲線Ｘ）では、オン電流が高くなり、比較例１（曲線Ｙ）では、ソース電極及びドレイン電極の短絡が発生し、比較例２（曲線Ｚ）では、オン電流が低くなることが確認された。
【００７１】
以上の実験により、実施例１では、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの間に還元性の高い金属層１５ａａ及び１５ａｂが介在するので、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗が低くなることにより、高いオン電流が得られると共に、半導体層１３ａの第１開口部１３ｃａ及び第２開口部１３ｃｂにより、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積が相対的に小さいので、半導体層１３ａ内における導電領域Ｅの拡散が抑制されることにより、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡が抑制され、比較例１では、半導体層１１３と金属層１１５ａ及び１１５ｂとの接触面積が相対的に大きいので、半導体層１１３内に金属層１１５ａ及び１１５ｂに起因する導電領域が拡散されて、半導体層１１３が全体的に導電化することにより、ソース電極及びドレイン電極の短絡が発生してしまい、比較例２では、還元性の高い金属層が介在しないので、半導体層とソース電極及びドレイン電極との接触抵抗が高くなることにより、オン電流が低くなって（頭打ちして）しまうことが推察された。なお、図３及び図１８では、半導体層と金属層との各接触面積に大差がないように図示されているが、半導体層の膜厚は、２０μｍ〜１００μｍ程度であり、半導体層に形成される開口部の口径は、最小でも２μｍであるので、実際には、比較例１と比較して実施例の接触面積が１／１００程度になる。
【００７２】
以上説明したように、本実施形態のＴＦＴ５ａ、液晶表示パネル５０及びＴＦＴ５ａの製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの間に半導体層１３ａよりも還元性の高い金属層１５ａａ及び１５ａｂを形成し、アニール工程において、半導体層１３ａに金属層１５ａａ及び１５ａｂとの接触により還元された導電領域Ｅを形成するので、半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ａにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成するので、半導体層１３ａのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡を抑制することができる。したがって、半導体層１３ａに導電領域Ｅ、並びに拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成することにより、酸化物半導体からなる半導体層１３ａとソース電極１６ａａ及びドレイン電極１６ａｂとの接触抵抗を低くすると共に、ソース電極１６ａａ及びドレイン電極１６ａｂの短絡を抑制することができる。
【００７３】
また、本実施形態のＴＦＴ５ａ、液晶表示パネル５０及びＴＦＴ５ａの製造方法によれば、半導体層形成工程で半導体層１３ａに第１開口部１３ｃａ及び第２開口部１３ｃｂをそれぞれ形成することにより、ソースドレイン形成工程で形成される金属層１５ａａ及び１５ａｂが第１開口部１３ｃａ及び第２開口部１３ｃｂの各底面でなく各側壁だけを介して半導体層１３ａに接触して、半導体層１３ａと金属層１５ａａ及び１５ａｂとの接触面積が具体的に抑制されるので、半導体層１３ａと金属層１５ａａ及び１５ａｂとの界面における不必要な酸化還元反応を抑制することができる。これにより、半導体層１３ａにおいて、導電領域Ｅの過度の形成を抑制することができるので、半導体層１３ａの特性を向上させるために、後工程のアニール工程で基板が加熱されても、半導体層１３ａにおけるチャネル領域Ｃへの導電領域Ｅの拡散を抑制することができる。
【００７４】
《発明の実施形態２》
図１０は、本実施形態のＴＦＴ基板３０ｂの断面図である。なお、以下の各実施形態において、図１〜図９と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７５】
上記実施形態１では、第１開口部１３ｃａの側壁と第３開口部１４ｃａの側壁とが連続すると共に、第２開口部１３ｃｂの側壁と第４開口部１４ｃｂの側壁とが連続するＴＦＴ５ａを備えたＴＦＴ基板３０ａ及びその製造方法を例示したが、本実施形態では、第１開口部１３ｃａの側壁と第３開口部１４ｃｃの側壁とが連続しないと共に、第２開口部１３ｃｂの側壁と第４開口部１４ｃｄの側壁とが連続しないＴＦＴ５ｂを備えたＴＦＴ基板３０ｂ及びその製造方法を例示する。
【００７６】
ＴＦＴ基板３０ｂは、図１０に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｂは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【００７７】
ＴＦＴ５ｂは、図１０に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａに金属層１５ｂａ及び１５ｂｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ｂａ及びドレイン電極１６ｂｂとを備えている。
【００７８】
半導体層１３ａと金属層１５ｂａ及び１５ｂｂとの層間には、図１０に示すように、保護膜１４ｂが設けられている。そして、保護膜１４ｂには、図１０に示すように、第１開口部１３ｃａに重なるように第１開口部１３ｃａよりも平面視で大きい（大口径の）第３開口部１４ｃｃが設けられていると共に、第２開口部１３ｃｂに重なるように第２開口部１３ｃｂよりも平面視で大きい（大口径の）第４開口部１４ｃｄが設けられている。ここで、第３開口部１４ｃｃ及び第４開口部１４ｃｄの各側壁は、図１０に示すように、半導体層１３ａ側が突出するように順テーパー状に傾斜している。そして、半導体層１３ａの第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁は、図１０に示すように、第３開口部１４ｃｃ及び第４開口部１４ｃｄから露出している。ここで、第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁が第３開口部１４ｃｃ及び第４開口部１４ｃｄ（の各側壁）からそれぞれ露出する長さＬａ（図１０参照）は、０．０５μｍ〜０．５μｍである。なお、長さＬａが０．０５μｍ未満の場合には、上記実施形態１のＴＦＴ基板３０ａと同等のコンタクト特性を有することになり、長さＬａが０．５μｍを超える場合には、ソース電極１６ｂａ及びドレイン電極１６ｂｂが短絡した状態になるおそれがある。
【００７９】
金属層１５ｂａ及び１５ｂｂは、半導体層１３ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１０に示すように、第１開口部１３ｃａ及び第２開口部１３ｃｂの各側壁、並びに半導体層１３ａにおける第１開口部１３ｃａ及び第２開口部１３ｃｂの各端縁の部分を介して、半導体層１３ａに接触している。
【００８０】
ソース電極１６ｂａは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【００８１】
ドレイン電極１６ｂｂは、図１０に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｂｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【００８２】
ＴＦＴ基板３０ｂは、上記実施形態１の半導体層形成工程において、例えば、四フッ化炭素ガス／酸素ガスの半導体層形成層１３ａｂに対するエッチング速度がその無機絶縁膜（酸化シリコン膜）に対するエッチング速度よりも低いことを利用して、無機絶縁膜及び半導体層形成層１３ａｂに対して、フォトリソグラフィ、四フッ化炭素ガス／酸素ガスを用いたドライエッチング、及びレジストの剥離洗浄を行い、半導体層１３ａ及び保護膜１４ｂを形成することにより、製造することができる。なお、本実施形態では、無機絶縁膜及び半導体層形成層１３ａｂを四フッ化炭素ガス／酸素ガスを用いたドライエッチングを用いて半導体層１３ａ及び保護膜１４ｂを連続的に形成する方法を例示したが、無機絶縁膜をエッチングするためのレジストパターンとは別に、半導体層形成層１３ａｂをエッチングするためのレジストパターンを形成して、半導体層１３ａ及び保護膜１４ｂをそれぞれ形成してもよい。
【００８３】
以上説明したように、本実施形態のＴＦＴ５ｂ、それを備えたＴＦＴ基板３０ｂ及びその製造方法によれば、上記実施形態１と同様に、半導体層１３ａに導電領域Ｅ、並びに拡散抑制部として第１開口部１３ｃａ及び第２開口部１３ｃｂを形成することにより、酸化物半導体からなる半導体層１３ａとソース電極１６ｂａ及びドレイン電極１６ｂｂとの接触抵抗を低くすると共に、ソース電極１６ｂａ及びドレイン電極１６ｂｂの短絡を抑制することができる。
【００８４】
また、本実施形態のＴＦＴ５ｂ及びその製造方法によれば、半導体層形成工程で形成された半導体層１３ａにおける第１開口部１３ｃａの端縁が保護膜形成工程で形成された保護膜１４ｂの第３開口部１４ｃｃから露出していると共に、半導体層形成工程で形成された半導体層１３ａにおける第２開口部１３ｃｂの端縁が保護膜形成工程で形成された保護膜１４ｂの第４開口部１４ｃｄから露出しているので、半導体層１３ａと保護膜１４ｂとの積層構造において、第１開口部１３ｃａ及び第３開口部１４ｃｃ、並びに第２開口部１３ｃｂ及び第４開口部１４ｃｄをそれぞれ階段状に形成することができる。これにより、金属層１５ｂａ及び１５ｂｂと半導体層１３ａとの接触面積が大きくなるので、金属層１５ｂａ及び１５ｂｂと半導体層１３ａとの間で所望のコンタクト特性を確保し易くすることができる。
【００８５】
《発明の実施形態３》
図１１は、本実施形態のＴＦＴ基板３０ｃの断面図である。また、図１２は、ＴＦＴ基板３０ｃの製造工程を断面で示す説明図である。
【００８６】
上記実施形態１及び２では、保護膜１４ａ及び１４ｂが相対的に大きく形成されたＴＦＴ基板３０ａ及び３０ｂ並びにそれらの製造方法を例示したが、本実施形態では、保護膜（チャネル保護膜）１４ｃが相対的に小さく形成されたＴＦＴ基板３０ｃ及びその製造方法を例示する。
【００８７】
ＴＦＴ基板３０ｃは、図１１に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｃと、各ＴＦＴ５ｃを覆うように設けられた第１層間絶縁膜１７ｃと、第１層間絶縁膜１７ｃを覆うように設けられた第２層間絶縁膜１８ｃと、第２層間絶縁膜１８ｃ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｃは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【００８８】
ＴＦＴ５ｃは、図１１に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ｃと、半導体層１３ｃ上に拡散抑制部として設けられ、半導体層１３ｃの上面を覆い、且つ半導体層１３ｃの側面を露出させるように配置されたチャネル保護膜１４ｃと、半導体層１３ｃにチャネル保護膜１４ｃ、金属層１５ｃａ及び１５ｃｂを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ｃａ及びドレイン電極１６ｃｂとを備えている。
【００８９】
半導体層１３ｃは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ｃには、図１１に示すように、金属層１５ｃａ及び１５ｃｂに接触して還元された導電領域Ｅが設けられている。
【００９０】
金属層１５ｃａ及び１５ｃｂは、半導体層１３ｃよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１１に示すように、チャネル保護層１４ｃから露出する半導体層１３ｃの側面に接触している。
【００９１】
ソース電極１６ｃａは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【００９２】
ドレイン電極１６ｃｂは、図１１に示すように、第１層間絶縁膜１７ｃ及び第２層間絶縁膜１８ｃの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｃｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【００９３】
次に、本実施形態のＴＦＴ基板３０ｃを製造する方法について、図１２を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソースドレイン形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【００９４】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ａ）に示すように、ゲート電極（１１ａ）を形成する。
【００９５】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート電極（１１ａ）が形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜２００ｎｍ程度）などを順に成膜して、図１２（ｂ）に示すように、ゲート絶縁膜１２ａを形成する。
【００９６】
＜半導体層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜１３（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜する。
【００９７】
続いて、半導体膜１３が成膜された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜１４を成膜した後に、半導体膜１３及び無機絶縁膜１４の積層膜に対して、フォトリソグラフィ、四フッ化炭素ガス／酸素ガスや塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ｃ）に示すように、半導体層１３ｃ及びチャネル保護膜１４ｃを形成する。なお、本実施形態では、半導体膜１３に対して、ドライエッチングを行う方法を例示したが、半導体膜１３に対して、シュウ酸を用いたウエットエッチングを行ってもよい。
【００９８】
＜ソースドレイン形成工程＞
上記半導体層形成工程で半導体層１３ｃ及びチャネル保護膜１４ｃが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、図１２（ｄ）に示すように、チタン膜により金属層１５ｃａ及び１５ｃｂを形成すると共に、銅膜により、ソース電極１６ｃａ及びドレイン電極１６ｃｂを形成する。なお、本実施形態では、金属層１５ｃａ及び１５ｃｂを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース電極１６ｃａ及びドレイン電極１６ｃｂを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【００９９】
＜第１層間絶縁膜形成工程＞
上記ソースドレイン形成工程でソース電極１６ｃａ及びドレイン電極１６ｃｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜１７ｃを形成する。
【０１００】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜１７ｃが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層１３ｃの特性を向上させると共に、金属層１５ｃａ及び１５ｃｂに接触する半導体層１３ｃを還元して、半導体層１３ｃに導電領域Ｅを形成する。
【０１０１】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜１８ｃを形成する。
【０１０２】
続いて、第２層間絶縁膜１８ｃから露出する第１層間絶縁膜１７ｃに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜１７ｃにコンタクトホールを形成する。
【０１０３】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜１８ｃが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極１９ａを形成する。
【０１０４】
以上のようにして、本実施形態のＴＦＴ基板３０ｃを製造することができる。
【０１０５】
以上説明したように、本実施形態のＴＦＴ５ｃ、それを備えたＴＦＴ基板３０ｃ及びその製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの間に半導体層１３ｃよりも還元性の高い金属層１５ｃａ及び１５ｃｂを形成し、アニール工程において、半導体層１３ｃに金属層１５ｃａ及び１５ｃｂとの接触により還元された導電領域Ｅを形成するので、半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ａにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部としてチャネル保護膜１４ｃを形成するので、半導体層１３ｃのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ｃａ及びドレイン電極１６ｃｂの短絡を抑制することができる。したがって、半導体層１３ｃに導電領域Ｅ、並びに拡散抑制部としてチャネル保護膜１４ｃを形成することにより、酸化物半導体からなる半導体層１３ｃとソース電極１６ｃａ及びドレイン電極１６ｃｂとの接触抵抗を低くすると共に、ソース電極１６ｃａ及びドレイン電極１６ｃｂの短絡を抑制することができる。
【０１０６】
《発明の実施形態４》
図１３は、本実施形態のＴＦＴ基板３０ｄの断面図である。
【０１０７】
上記各実施形態では、半導体層の上層にソース電極及びドレイン電極が設けられたＴＦＴ５ａ〜５ｃを備えたＴＦＴ基板３０ａ〜３０ｃ並びにそれらの製造方法を例示したが、本実施形態では、半導体層の下層にソース電極及びドレイン電極が設けられたＴＦＴ５ｄを備えたＴＦＴ基板３０ｄ並びにその製造方法を例示する。
【０１０８】
ＴＦＴ基板３０ｄは、図１３に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｄと、各ＴＦＴ５ｄを覆うように上側保護膜として設けられた第１層間絶縁膜２６ａと、第１層間絶縁膜２６ａを覆うように設けられた第２層間絶縁膜２７ａと、第２層間絶縁膜２７ａ上にマトリクス状に設けられた複数の画素電極２８ａと、各画素電極２８ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｄは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１０９】
ＴＦＴ５ｄは、図１３に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａ及び２１ｂを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａ及びドレイン電極２２ｂと、ソース電極２２ａ及びドレイン電極２２ｂ上に設けられ、ソース電極２２ａ及びドレイン電極２２ｂの間にチャネル領域Ｃが配置された半導体層２５ａとを備えている。
【０１１０】
金属層２１ａ及び２１ｂは、半導体層２５ａよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１３に示すように、半導体層２５ａの下面の一部に接触している。
【０１１１】
ソース電極２２ａは、例えば、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１１２】
ドレイン電極２２ｂは、図１３に示すように、第１層間絶縁膜２６ａ及び第２層間絶縁膜２７ａの積層膜に形成されたコンタクトホールを介して、画素電極２８ａに接続されている。また、ドレイン電極２２ｂは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１１３】
ここで、金属層２１ａ及び２１ｂ、ソース電極２２ａ、並びにドレイン電極２２ｂの各周端部の側面は、図１３に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。そして、金属層２１ａ及び２１ｂの各周端部の側面の傾斜角度は、１０°〜６０°であり、ソース電極２２ａ及びドレイン電極２２ｂの各周端部の側面の傾斜角度よりも低くなっている。
【０１１４】
半導体層２５ａは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ａには、図１３に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ａは、離間部Ｐの下面の一部に、図１３に示すように、金属層２１ａ及び２１ｂに接触して還元された導電領域Ｅが設けられている。また、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ａと金属層２１ａ及び２１ｂとの接触面積を抑制するように設けられている。
【０１１５】
次に、本実施形態のＴＦＴ基板３０ｄを製造する方法について、図１３を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、半導体層形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。
【０１１６】
＜ゲート電極形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、ゲート電極（１１ａ）を形成する。
【０１１７】
＜ゲート絶縁膜形成工程＞
上記ゲート電極形成工程でゲート電極（１１ａ）が形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ〜４００ｎｍ程度）及び酸化シリコン膜（厚さ１０ｎｍ〜１００ｎｍ程度）などを順に成膜して、ゲート絶縁膜１２ａを形成する。
【０１１８】
＜ソースドレイン形成工程＞
上記ゲート絶縁膜形成工程でゲート絶縁膜１２ａが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２０ｎｍ〜５０ｎｍ程度）及び銅膜（厚さ１００ｎｍ〜４００ｎｍ程度）などを順に成膜した後に、その金属積層膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、チタン膜により金属層２１ａ及び２１ｂを形成すると共に、銅膜により、ソース電極２２ａ及びドレイン電極２２ｂを形成する。なお、本実施形態では、金属層２１ａ及び２１ｂを形成するための金属膜としてチタン膜を例示したが、その金属膜は、モリブデン膜などであってもよい。また、ソース電極２２ａ及びドレイン電極２２ｂを形成するための金属膜として銅膜を例示したが、その金属膜は、アルミニウム膜、チタン膜／アルミニウム膜の積層膜、モリブデン膜／アルミニウム膜の積層膜などであってもよい。
【０１１９】
＜半導体層形成工程＞
まず、上記ソースドレイン形成工程でソース電極２２ａ及びドレイン電極２２ｂが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、半導体層２５ａを形成する。
【０１２０】
＜第１層間絶縁膜形成工程＞
上記半導体層形成工程で半導体層２５ａが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜２６ａを形成する。
【０１２１】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜２６ａが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ａの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ａを還元して、半導体層２５ａに導電領域Ｅを形成する。
【０１２２】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜２７ａを形成する。
【０１２３】
続いて、第２層間絶縁膜２７ａから露出する第１層間絶縁膜２６ａに対して、ウエットエッチング又はドライエッチングを行うことにより、第１層間絶縁膜２６ａにコンタクトホールを形成する。
【０１２４】
＜画素電極形成工程＞
上記第２層間絶縁膜形成工程で第２層間絶縁膜２７ａが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ａを形成する。
【０１２５】
以上のようにして、本実施形態のＴＦＴ基板３０ｄを製造することができる。
【０１２６】
以上説明したように、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、ソースドレイン形成工程において、ゲート絶縁膜１２ａ上に酸化物半導体よりも還元性の高い金属層２１ａ及び２１ｂを介してソース電極２２ａ及びドレイン電極２２ｂを形成し、半導体層形成工程において、ソース電極２２ａ及びドレイン電極２２ｂとの間にチャネル領域Ｃが配置された酸化物半導体からなる半導体層２５ａを形成し、アニール工程において、半導体層２５ａに金属層２１ａ及び２１ｂとの接触により還元された導電領域Ｅを形成するので、半導体層２５ａとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすることができる。また、半導体層形成工程において、チャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として金属層２１ａ及び２１ｂの側面に接触する離間部Ｐを半導体層２５ａに形成するので、半導体層２５ａのチャネル領域Ｃの導電化が抑制されることになり、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。したがって、半導体層２５ａに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ａとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１２７】
また、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ａを形成することができる。
【０１２８】
また、本実施形態のＴＦＴ５ｄ、それを備えたＴＦＴ基板３０ｄ及びその製造方法によれば、半導体層２５ａを覆うように第１層間絶縁膜２６ａが上側保護膜として設けられているので、半導体層２５ａのバックチャネル側の界面における信頼性を向上することができる。
【０１２９】
《発明の実施形態５》
図１４は、本実施形態のＴＦＴ基板３０ｅの断面図である。
【０１３０】
上記実施形態４では、ソース電極２２ａ及びドレイン電極２２ｂの上面及び側面に半導体層２５ａが接触するＴＦＴ５ｄを備えたＴＦＴ基板３０ｄ並びにその製造方法を例示したが、ソース電極２２ａ及びドレイン電極２２ｂの側面だけに半導体層２５ｂが接触するＴＦＴ５ｅを備えたＴＦＴ基板３０ｅ並びにその製造方法を例示する。
【０１３１】
ＴＦＴ基板３０ｅは、図１４に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｅと、各ＴＦＴ５ｅを覆うように設けられた層間絶縁膜２７ｂと、層間絶縁膜２７ｂ上にマトリクス状に設けられた複数の画素電極２８ｂと、各画素電極２８ｂを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｅは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１３２】
ＴＦＴ５ｅは、図１４に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａ及び２１ｂを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａ及びドレイン電極２２ｂと、ソース電極２２ａ及びドレイン電極２２ｂの上面を覆い、且つソース電極２２ａ及びドレイン電極２２ｂの側面を露出させるように設けられた下側保護膜２４ｂと、下側保護膜２４ｂ上に設けられ、ソース電極２２ａ及びドレイン電極２２ｂの間にチャネル領域Ｃが配置された半導体層２５ｂとを備えている。
【０１３３】
半導体層２５ｂは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ｂには、図１４に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ｂは、離間部Ｐの下面の一部に、図１４に示すように、金属層２１ａ及び２１ｂに接触して還元された導電領域Ｅが設けられている。また、半導体層２５ｂは、図１４に示すように、下側保護膜２４ｂから露出するソース電極２２ａ及びドレイン電極２２ｂの側面だけに接触している。さらに、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ｂと金属層２１ａ及び２１ｂとの接触面積を抑制するように設けられている。
【０１３４】
次に、本実施形態のＴＦＴ基板３０ｅを製造する方法について、図１４を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程、半導体層形成工程、アニール工程、層間絶縁膜形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程、ゲート絶縁膜形成工程及びソースドレイン形成工程は、上記実施形態４のゲート電極形成工程、ゲート絶縁膜形成工程及びソースドレイン形成工程と実質的に同じであるので、本実施形態では、それらの工程の説明を省略し、下側保護膜形成工程以降の工程について説明する。
【０１３５】
＜下側保護膜形成工程＞
上記実施形態４のソースドレイン形成工程でソース電極２２ａ及びドレイン電極２２ｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、下側保護膜２４ｂを形成する。
【０１３６】
＜半導体層形成工程＞
上記下側保護膜形成工程で下側保護膜２４ｂが形成された基板全体に、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２０ｎｍ〜１００ｎｍ程度）を成膜し、その酸化物半導体膜に対して、フォトリソグラフィ、シュウ酸を用いたウエットエッチング、及びレジストの剥離洗浄を行うことにより、半導体層２５ｂを形成する。
【０１３７】
＜アニール工程＞
上記半導体層形成工程で半導体層２５ｂが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ｂの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ｂを還元して、半導体層２５ｂに導電領域Ｅを形成する。
【０１３８】
＜層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する層間絶縁膜２７ｂを形成する。
【０１３９】
続いて、層間絶縁膜２７ｂから露出する下側保護膜２４ｂに対して、ウエットエッチング又はドライエッチングを行うことにより、下側保護膜２４ｂにコンタクトホールを形成する。
【０１４０】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜２７ｂが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ｂを形成する。
【０１４１】
以上のようにして、本実施形態のＴＦＴ基板３０ｅを製造することができる。
【０１４２】
以上説明したように、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、上記実施形態４と同様に、半導体層２５ｂに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｂとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１４３】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、上記実施形態４と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｂを形成することができる。
【０１４４】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｅ及びその製造方法によれば、半導体層２５ｂがソース電極２２ａ及びドレイン電極２２ｂの各側面だけに接触しているので、半導体層２５ｂの銅やアルミニウムなどによる金属汚染を抑制することができる。
【０１４５】
《発明の実施形態６》
図１５は、本実施形態のＴＦＴ基板３０ｆの断面図である。
【０１４６】
上記実施形態５では、半導体層２５ｂ上に有機絶縁膜が設けられたＴＦＴ５ｅを備えたＴＦＴ基板３０ｅ及びその製造方法を例示したが、半導体層２５ｂ上に無機絶縁膜が設けられたＴＦＴ５ｅを備えたＴＦＴ基板３０ｆ及びその製造方法を例示する。
【０１４７】
ＴＦＴ基板３０ｆは、図１５に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｅと、各ＴＦＴ５ｅを覆うように上側保護膜として設けられた第１層間絶縁膜２６ｃと、第１層間絶縁膜２６ｃを覆うように設けられた第２層間絶縁膜２７ｃと、第２層間絶縁膜２７ｃ上にマトリクス状に設けられた複数の画素電極２８ｃと、各画素電極２８ｃを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｆは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１４８】
次に、本実施形態のＴＦＴ基板３０ｆを製造する方法について、図１５を用いて説明する。ここで、本実施形態の製造方法は、ゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程、半導体層形成工程、第１層間絶縁膜形成工程、アニール工程、第２層間絶縁膜形成工程及び画素電極形成工程を備える。なお、本実施形態のゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程及び半導体層形成工程は、上記実施形態５のゲート電極形成工程、ゲート絶縁膜形成工程、ソースドレイン形成工程、下側保護膜形成工程及び半導体層形成工程と実質的に同じであるので、本実施形態では、それらの工程の説明を省略し、第１層間絶縁膜形成工程以降の工程について説明する。
【０１４９】
＜第１層間絶縁膜形成工程＞
上記実施形態５の半導体層形成工程で半導体層２５ｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜（厚さ５０ｎｍ〜３００ｎｍ程度）などの無機絶縁膜を成膜して、第１層間絶縁膜２６ｃを形成する。
【０１５０】
＜アニール工程＞
上記第１層間絶縁膜形成工程で第１層間絶縁膜２６ｃが形成された基板を３００℃〜４００℃程度で加熱することにより、半導体層２５ｂの特性を向上させると共に、金属層２１ａ及び２１ｂに接触する半導体層２５ｂを還元して、半導体層２５ｂに導電領域Ｅを形成する。
【０１５１】
＜第２層間絶縁膜形成工程＞
まず、上記アニール工程で導電領域Ｅが形成された基板全体に、例えば、スピンコート法又はスリットコート法により、アクリル系の感光性樹脂を厚さ２μｍ程度に塗布し、その塗布膜に対して、露光、現像及び焼成を行うことにより、コンタクトホールを有する第２層間絶縁膜２７ｃを形成する。
【０１５２】
続いて、第２層間絶縁膜２７ｃから露出する下側保護膜２４ｂ及び第１層間絶縁膜２６ｃの積層膜に対して、ウエットエッチング又はドライエッチングを行うことにより、下側保護膜２４ｂ及び第１層間絶縁膜２６ｃの積層膜にコンタクトホールを形成する。
【０１５３】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で第２層間絶縁膜２７ｃが形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ膜やＩＺＯ膜などの透明導電膜（厚さ１００ｎｍ程度）を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、ウエットエッチング又はドライエッチング、及びレジストの剥離洗浄を行うことにより、画素電極２８ｃを形成する。
【０１５４】
以上のようにして、本実施形態のＴＦＴ基板３０ｆを製造することができる。
【０１５５】
以上説明したように、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４及び５と同様に、半導体層２５ｂに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｂとソース電極２２ａ及びドレイン電極２２ｂとの接触抵抗を低くすると共に、ソース電極２２ａ及びドレイン電極２２ｂの短絡を抑制することができる。
【０１５６】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４及び５と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｂを形成することができる。
【０１５７】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態５と同様に、半導体層２５ｂがソース電極２２ａ及びドレイン電極２２ｂの各側面だけに接触しているので、半導体層２５ｂの銅やアルミニウムなどによる金属汚染を抑制することができる。
【０１５８】
また、本実施形態のＴＦＴ５ｅ、それを備えたＴＦＴ基板３０ｆ及びその製造方法によれば、上記実施形態４と同様に、半導体層２５ｂを覆うように第１層間絶縁膜２６ｃが上側保護膜として設けられているので、半導体層２５ｂのバックチャネル側の界面における信頼性を向上することができる。
【０１５９】
《発明の実施形態７》
図１６は、本実施形態のＴＦＴ基板３０ｇの断面図である。
【０１６０】
上記実施形態４〜６では、金属層２１ａ及び２１ｂの各周端部の側面と、ソース電極２２ａ及びドレイン電極２２ｂの各周端部の側面とが連続するＴＦＴを備えたＴＦＴ基板３０ｄ〜３０ｆ並びにその製造方法を例示したが、本実施形態では、金属層２１ａｇ及び２１ｂｇの各周端部の側面と、ソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部の側面とが連続しないＴＦＴ５ｇを備えたＴＦＴ基板３０ｇ並びにその製造方法を例示する。
【０１６１】
ＴＦＴ基板３０ｇは、図１６に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｇと、各ＴＦＴ５ｇを覆うように設けられた第１層間絶縁膜２６ｄと、第１層間絶縁膜２６ｄを覆うように設けられた第２層間絶縁膜２７ｄと、第２層間絶縁膜２７ｄ上にマトリクス状に設けられた複数の画素電極２８ａと、各画素電極２８ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｇは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１６２】
ＴＦＴ５ｇは、図１６に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａに金属層２１ａｇ及び２１ｂｇを介して設けられ、ゲート電極（１１ａ）に重なると共に、互いに離間するように配置されたソース電極２２ａｇ及びドレイン電極２２ｂｇと、ソース電極２２ａｇ及びドレイン電極２２ｂｇ上に設けられ、ソース電極２２ａｇ及びドレイン電極２２ｂｇの間にチャネル領域Ｃが配置された半導体層２５ｃとを備えている。
【０１６３】
金属層２１ａｇ及び２１ｂｇは、半導体層２５ｃよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１６に示すように、半導体層２５ａの下面の一部に接触している。
【０１６４】
ソース電極２２ａｇは、例えば、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１６５】
ドレイン電極２２ｂｇは、図１６に示すように、第１層間絶縁膜２６ｄ及び第２層間絶縁膜２７ｄの積層膜に形成されたコンタクトホールを介して、画素電極２８ａに接続されている。また、ドレイン電極２２ｂｇは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１６６】
ここで、金属層２１ａｇ及び２１ｂｇ、ソース電極２２ａｇ、並びにドレイン電極２２ｂｇの各周端部の側面は、図１６に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。また、金属層２１ａｇ及び２１ｂｇの各周端部は、ソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部よりも突出している。ここで、金属層２１ａｇ及び２１ｂｇの各周端部がソース電極２２ａｇ及びドレイン電極２２ｂｇの各周端部からそれぞれ突出する長さＬｂ（図１６参照）は、０．０５μｍ〜０．５μｍである。なお、長さＬｂが０．０５μｍ未満の場合には、上記実施形態４のＴＦＴ基板３０ｄと同等のコンタクト特性を有することになり、長さＬｂが０．５μｍを超える場合には、ソース電極２２ａｇ及びドレイン電極２２ｂｇが短絡した状態になるおそれがある。
【０１６７】
半導体層２５ｃは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層２５ｃには、図１６に示すように、チャネル領域Ｃの外側の領域がゲート絶縁膜１２ａから離間するように離間部Ｐが設けられている。さらに、半導体層２５ａは、離間部Ｐの下面の一部に、図１６に示すように、金属層２１ａｇ及び２１ｂｇに接触して還元された導電領域Ｅが設けられている。また、離間部Ｐは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層２５ｃと金属層２１ａｇ及び２１ｂｇとの接触面積を抑制するように設けられている。
【０１６８】
ＴＦＴ基板３０ｇは、上記実施形態４のソースドレイン形成工程において、チタン膜及び銅膜などを順に成膜した後に、その金属積層膜に対するフォトリソグラフィ、上層の銅膜に対する過酸化水素の混酸を用いたウエットエッチング、下層のチタン膜に対するドライエッチング、及びレジストの剥離洗浄を行い、金属層２１ａｇ及び２１ｂｇ、ソース電極２２ａｇ、並びにドレイン電極２２ｂｇを形成し、その後、半導体層２５ｃ、第１層間絶縁膜２６ｄ、第２層間絶縁膜２７ｄ及び画素電極２８ａを適宜形成することにより、製造することができる。なお、本実施形態では、銅膜によりソース電極２２ａｇ及びドレイン電極２２ｂｇを形成する方法を例示したが、アルミニウム膜によりソース電極２２ａｇ及びドレイン電極２２ｂｇを形成する場合には、リン酸、酢酸及び硝酸の混酸を用いてアルミニウム膜に対してウエットエッチングを行えばよい。
【０１６９】
以上説明したように、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４〜６と同様に、半導体層２５ｃに導電領域Ｅ、及び拡散抑制部として離間部Ｐを形成することにより、酸化物半導体からなる半導体層２５ｃとソース電極２２ａｇ及びドレイン電極２２ｂｇとの接触抵抗を低くすると共に、ソース電極２２ａｇ及びドレイン電極２２ｂｇの短絡を抑制することができる。
【０１７０】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４〜６と同様に、ソースドレイン形成工程を行った後に、半導体層形成工程を行うので、エッチングによるダメージや反応生成物の影響が少ない半導体層２５ｃを形成することができる。
【０１７１】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、上記実施形態４及び６と同様に、半導体層２５ｃを覆うように第１層間絶縁膜２６ｄが上側保護膜として設けられているので、半導体層２５ｃのバックチャネル側の界面における信頼性を向上することができる。
【０１７２】
また、本実施形態のＴＦＴ５ｇ、それを備えたＴＦＴ基板３０ｇ及びその製造方法によれば、ソースドレイン形成工程において、ソース電極２２ａｇ及びドレイン電極２２ｂｇをウエットエッチングを用いて形成するので、ソース電極２２ａｇ及びドレイン電極２２ｂｇの周端部の側面がそのゲート絶縁膜１２ａ側が突出するように傾斜して形成され、その後、ソース電極２２ａｇ及びドレイン電極２２ｂｇよりも突出するように金属層２１ａｇ及び２１ｂｇをドライエッチングを用いて形成するので、金属層２１ａｇ及び２１ｂｇとソース電極２２ａｇ及びドレイン電極２２ｂｇの積層構造における周端部を階段状に形成することができる。これにより、金属層２１ａｇ及び２１ｂｇと半導体層２５ｃとの接触面積が大きくなるので、金属層２１ａｇ及び２１ｂｇと半導体層２５ｃとの間で所望のコンタクト特性を確保し易くすることができる。
【０１７３】
《発明の実施形態８》
図１７は、本実施形態のＴＦＴ基板３０ｈの断面図である。
【０１７４】
上記各実施形態では、拡散抑制部が半導体層と金属層との接触面積を抑制するように構成されたＴＦＴを備えたＴＦＴ基板３０ａ〜３０ｇ及びその製造方法を例示したが、本実施形態では、拡散抑制部が導電領域Ｅにおける半導体層１３ｈの膜厚を抑制するように構成されたＴＦＴ５ｈを備えたＴＦＴ基板３０ｈ及びその製造方法を例示する。
【０１７５】
ＴＦＴ基板３０ｈは、図１７に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線（１１ｂ）と、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線（１６ａ）と、各ゲート線１１ａ及び各ソース線（１６ａ）の交差部分毎、すなわち、各副画素毎にそれぞれ設けられた複数のＴＦＴ５ｈと、各ＴＦＴ５ｈを覆うように設けられた第１層間絶縁膜１７ａと、第１層間絶縁膜１７ａを覆うように設けられた第２層間絶縁膜１８ａと、第２層間絶縁膜１８ａ上にマトリクス状に設けられた複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。なお、ＴＦＴ基板３０ｈは、上記実施形態１のＴＦＴ基板３０ａと同様に、対向基板（４０）、液晶層（４５）及びシール材（４６）と共に、液晶表示パネル（５０）を構成するものである。
【０１７６】
ＴＦＴ５ｈは、図１７に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ｈと、半導体層１３ｈに金属層１５ａｈ及び１５ｂｈを介してそれぞれ設けられ、チャネル領域Ｃを挟んで互いに離間するように配置されたソース電極１６ａｈ及びドレイン電極１６ｂｈとを備えている。
【０１７７】
半導体層１３ｈは、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。また、半導体層１３ｈには、図１７に示すように、チャネル領域Ｃにおける膜厚よりも薄くなるように第１薄膜部Ｔａ及び第２薄膜部Ｔｂが設けられている。ここで、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁は、図１７に示すように、ゲート絶縁膜１２ａ側が突出するように順テーパー状に傾斜している。さらに、半導体層１３ｈは、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁及び各底面に、図１７に示すように、金属層１５ａｈ及び１５ｂｈに接触して還元された導電領域Ｅが設けられている。また、第１薄膜部Ｔａ及び第２薄膜部Ｔｂは、チャネル領域Ｃに対する導電領域Ｅの拡散を抑制するための拡散抑制部として、導電領域Ｅにおける半導体層１３ｈの膜厚を抑制するように設けられている。さらに、半導体層１３ｈは、第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚がチャネル領域Ｃにおける膜厚の１／１０〜１／２になっている。ここで、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚が半導体層１３ｈのチャネル領域Ｃにおける膜厚の１／１０よりも小さい場合には、上記実施形態１のＴＦＴ基板３０ａと実質的に同じ効果が得られる。また、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂにおける膜厚が半導体層１３ｈのチャネル領域Ｃにおける膜厚の１／２よりも大きい場合には、ソース電極１６ａｈ及びドレイン電極１６ｂｈが短絡した状態になるおそれがある。
【０１７８】
半導体層１３ｈと金属層１５ａｈ及び１５ｂｈとの層間には、図１７に示すように、保護膜１４ｈが設けられている。そして、保護膜１４ｈには、図１７に示すように、第１薄膜部Ｔａに重なるように第１薄膜部Ｔａよりも平面視で大きい（大口径の）第３開口部１４ｃａが設けられていると共に、第２薄膜部Ｔｂに重なるように第２薄膜部Ｔｂよりも平面視で大きい（大口径の）第４開口部１４ｃｂが設けられている。ここで、第３開口部１４ｃａ及び第４開口部１４ｃｂの各側壁は、図１７に示すように、半導体層１３ｈ側が突出するように順テーパー状に傾斜している。そして、第３開口部１４ｃａの側壁と第１薄膜部Ｔａの側壁とは、図１７に示すように、連続している。また、第４開口部１４ｃｂの側壁と第２薄膜部Ｔｂの側壁とは、図１７に示すように、連続している。
【０１７９】
金属層１５ａｈ及び１５ｂｈは、半導体層１３ｈよりも還元性の高い、例えば、チタンやモリブデンなどにより構成され、図１７に示すように、第１薄膜部Ｔａ及び第２薄膜部Ｔｂの各側壁及び各底面を介して、半導体層１３ｈに接触している。
【０１８０】
ソース電極１６ａｈは、各ソース線（１６ａ、図２参照）が各副画素毎にＬ字状に側方に突出した部分である。
【０１８１】
ドレイン電極１６ｂｈは、図１７に示すように、第１層間絶縁膜１７ａ及び第２層間絶縁膜１８ａの積層膜に形成されたコンタクトホールを介して、画素電極１９ａに接続されている。また、ドレイン電極１６ｂｈは、各副画素において容量線（１１ｂ、図２参照）に重なるように設けられている。
【０１８２】
ＴＦＴ基板３０ｈは、上記実施形態１の半導体層形成工程において、半導体層形成層１３ａｂが形成された基板全体に、例えば、プラズマＣＶＤ法により、例えば、酸化シリコン膜などの無機絶縁膜を成膜した後に、その無機絶縁膜に対するフォトリソグラフィ及び四フッ化炭素ガス／酸素ガスを用いたドライエッチング、半導体層形成層１３ａｂに対する塩素ガス／三塩化ホウ素ガスなどを用いたドライエッチング、並びにレジストの剥離洗浄を行う際に、半導体形成層１３ａｂのドライエッチングの処理時間を短くして、半導体層１３ｈ及び保護膜１４ａを形成することにより、製造することができる。
【０１８３】
以上説明したように、本実施形態のＴＦＴ５ｈ、それを備えたＴＦＴ基板３０ｈ及びその製造方法によれば、ソースドレイン形成工程において、酸化物半導体からなる半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの間に半導体層１３ｈよりも還元性の高い金属層１５ａｈ及び１５ｂｈを形成し、アニール工程において、半導体層１３ｈに金属層ａｈ及び１５ｂｈとの接触により還元された導電領域Ｅを形成するので、半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの接触抵抗を低くすることができる。また、半導体層形成工程において、半導体層１３ｈにチャネル領域Ｃへの導電領域Ｅの拡散を抑制するための拡散抑制部として、半導体層１３ｈに第１薄膜部Ｔａ及び第２薄膜部Ｔｂを形成し、ソースドレイン形成工程で形成された金属層１５ａｈ及び１５ｂｈが第１薄膜部Ｔａ及び第２薄膜部Ｔｂを介して半導体層１３ｈに接触しているので、半導体層１３ｈと金属層１５ａｈ及び１５ｂｈとの接触面積が大きいことにより、半導体層１３ｈに導電領域Ｅが過度に形成され、後工程のアニール工程で加熱されても、半導体層１３ｈの第１薄膜部Ｔａ及び第２薄膜部Ｔｂがボトルネックとなり、半導体層１３ｈにおけるチャネル領域Ｃへの導電領域Ｅの拡散が抑制され、半導体層１３ｈのチャネル領域Ｃの導電化が抑制されることになり、ソース電極１６ａｈ及びドレイン電極１６ｂｈの短絡を抑制することができる。したがって、半導体層１６ｈに導電領域Ｅ、及び拡散抑制部として第１薄膜部Ｔａ及びＴｂを形成することにより、酸化物半導体からなる半導体層１３ｈとソース電極１６ａｈ及びドレイン電極１６ｂｈとの接触抵抗を低くすると共に、ソース電極１６ａｈ及びドレイン電極１６ｂｈの短絡を抑制することができる。
【０１８４】
なお、上記各実施形態では、表示パネルとして、液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネルなどの他の表示パネルにも適用することができる。
【０１８５】
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
【０１８６】
また、上記各実施形態では、スイッチング素子として各副画素に設けられたＴＦＴを例示したが、本発明は、インバーター回路やシフトレジスタ回路などの電子回路にも適用することができ、これらの電子回路を各副画素のＴＦＴと同時に形成することにより、コストダウンや狭額縁化などを図ることができる。
【０１８７】
また、上記各実施形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体の半導体層を例示したが、本発明は、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ−Ｓｉ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｇａ−Ｓｉ−Ｚｎ−Ｏ系、Ｇａ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｓｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｏ系などの酸化物半導体の半導体層にも適用することができる。
【産業上の利用可能性】
【０１８８】
以上説明したように、本発明は、酸化物半導体からなる半導体層を用いたＴＦＴにおいて、半導体層とソース電極及びドレイン電極との接触抵抗を低くすると共に、ソース電極及びドレイン電極の短絡を抑制することができるので、液晶表示パネルや有機ＥＬ表示パネルなどの種々の表示パネルを構成するＴＦＴ基板について有用である。
【符号の説明】
【０１８９】
Ｃ          チャネル領域
Ｅ          導電領域
Ｐ          離間部（拡散抑制部）
Ｔａ        第１薄膜部（拡散抑制部）
Ｔｂ        第２薄膜部（拡散抑制部）
５ａ〜５ｅ，５ｇ，５ｈ    ＴＦＴ
１０        絶縁基板
１１ａ      ゲート電極
１２ａ      ゲート絶縁膜
１３ａ，１３ｃ，１３ｈ    半導体層
１３ｃａ    第１開口部（拡散抑制部）
１３ｃｂ    第２開口部（拡散抑制部）
１４ａ，１４ｂ            保護膜
１４ｃａ，１４ｃｃ        第３開口部
１４ｃｂ，１４ｃｄ        第４開口部
１４ｃ      チャネル保護膜（拡散抑制部）
１５ａａ，１５ａｂ，１５ｂａ，１５ｂｂ，１５ｃａ，１５ｃｂ，１５ａｈ，１５ｂｈ    金属層
１６ａａ，１６ｂａ，１６ｃａ，１６ａｈ    ソース電極
１６ａｂ，１６ｂｂ，１６ｃｂ，１６ｂｈ    ドレイン電極
２１ａ，２１ａｇ，２１ｂ，２１ｂｇ    金属層
２２ａ，２２ａｇ          ソース電極
２２ｂ，２２ｂｇ          ドレイン電極
２４ｂ      下側保護膜
２５ａ〜２５ｃ            半導体層
２６ａ，２６ｃ，２６ｄ    第１層間絶縁膜（上側保護膜）
３０ａ〜３０ｈ            ＴＦＴ基板
４０        対向基板
４５        液晶層（表示媒体層）
５０        液晶表示パネル
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層と、
上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、
上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、
上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備え、
上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成され、
上記金属層は、上記半導体層の上記基板と反対側に設けられ、
上記半導体層には、該半導体層から上記ゲート絶縁膜が露出するように上記拡散抑制部をそれぞれ構成する第１開口部及び第２開口部が設けられ、
上記金属層は、上記第１開口部及び第２開口部の各側壁を介して上記半導体層に接触している、薄膜トランジスタ。
【請求項２】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記第１開口部の側壁と上記第３開口部の側壁とは、連続していると共に、上記第２開口部の側壁と上記第４開口部の側壁とは、連続している、請求項１に記載の薄膜トランジスタ。
【請求項３】
上記半導体層と上記金属層との層間には、無機絶縁膜からなる保護膜が設けられ、
上記保護膜には、上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部が設けられていると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部が設けられ、
上記半導体層における上記第１開口部の端縁は、上記第３開口部から露出していると共に、上記半導体層における上記第２開口部の端縁は、上記第４開口部から露出している、請求項１に記載の薄膜トランジスタ。
【請求項４】
基板に設けられたゲート電極と、
上記ゲート電極を覆うように設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられ、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層と、
上記半導体層に該半導体層よりも還元性の高い金属層を介して設けられ、上記チャネル領域を挟んで互いに離間するように配置されたソース電極及びドレイン電極と、
上記半導体層に設けられ、上記金属層に接触して還元された導電領域と、
上記半導体層に設けられ、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部とを備え、
上記拡散抑制部は、上記半導体層と上記金属層との接触面積を抑制するように構成され、
上記半導体層上には、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるように上記拡散抑制部を構成するチャネル保護膜が形成され、
上記金属層は、上記チャネル保護膜から露出する上記半導体層の側面に接触している、薄膜トランジスタ。
【請求項５】
請求項１乃至４の何れか１つに記載された薄膜トランジスタが設けられた薄膜トランジスタ基板と、
上記薄膜トランジスタ基板に対向するように設けられた対向基板と、
上記薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備えている、表示パネル。
【請求項６】
上記表示媒体層は、液晶層である、請求項５に記載の表示パネル。
【請求項７】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記半導体層と上記金属層との接触面積を抑制して、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として、上記半導体層に上記ゲート絶縁膜が露出するように第１開口部及び第２開口部をそれぞれ形成する、薄膜トランジスタの製造方法。
【請求項８】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記第１開口部の側壁と上記第３開口部の側壁とが連続すると共に、上記第２開口部の側壁と第４開口部の側壁とが連続するように、上記第３開口部及び第４開口部を形成する、請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
上記半導体層を覆うように無機絶縁膜を成膜し、該無機絶縁膜に上記第１開口部に重なるように該第１開口部よりも平面視で大きい第３開口部を形成すると共に、上記第２開口部に重なるように該第２開口部よりも平面視で大きい第４開口部を形成することにより、保護膜を形成する保護膜形成工程を備え、
上記保護膜形成工程では、上記半導体層における上記第１開口部の端縁が上記第３開口部から露出すると共に、上記半導体層における上記第２開口部の端縁が上記第４開口部から露出するように、上記第３開口部及び第４開口部を形成する、請求項７に記載の薄膜トランジスタの製造方法。
【請求項１０】
基板にゲート電極を形成するゲート電極形成工程と、
上記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜上に、上記ゲート電極に重なるようにチャネル領域が配置されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体からなる半導体層を形成する半導体層形成工程と、
上記チャネル領域を挟んで互いに離間するようにソース電極及びドレイン電極を上記半導体層に該半導体層よりも還元性の高い金属層を介して形成するソースドレイン形成工程と、
上記ソース電極及びドレイン電極が形成された基板を加熱することにより、上記金属層に接触する上記半導体層を還元して、該半導体層に導電領域を形成するアニール工程とを備え、
上記半導体層形成工程では、上記半導体層を形成する際に、該半導体層の上面を覆い、且つ該半導体層の側面を露出させるようにチャネル保護膜を、上記半導体層と上記金属層との接触面積を抑制して、上記チャネル領域に対する上記導電領域の拡散を抑制するための拡散抑制部として形成する、薄膜トランジスタの製造方法。
【国際調査報告】
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