(57)【要約】  複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器（１０５）と、前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器（１１１−１〜１１１−Ｎ）と、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダ（１１３）と、を備える。
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【特許請求の範囲】
【請求項１】
複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
を備えることを特徴とするデジタル変調器。
【請求項２】
請求項１に記載のデジタル変調器であって、
前記信号調整器は、
複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
を備えることを特徴とするデジタル変調器。
【請求項３】
請求項１又は２に記載のデジタル変調器であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。
【請求項４】
請求項１乃至３の何れか１に記載のデジタル変調器であって、
少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。
【請求項５】
請求項１乃至３の何れか１に記載のデジタル変調器であって、
少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。
【請求項６】
請求項１乃至４の何れか１に記載のデジタル変調器であって、
前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調器。
【請求項７】
請求項１乃至６の何れか１に記載のデジタル変調器と、
前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
を備えることを特徴とする送信回路。
【請求項８】
請求項７に記載の送信回路であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。
【請求項９】
複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
を有することを特徴とするデジタル変調方法。
【請求項１０】
請求項９に記載のデジタル変調方法の各ステップと、
掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
を有することを特徴とする送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話や無線ＬＡＮ(Local  Area  Network)等の通信機器に用いられる送信回路及びそれに含まれるデジタル変調器並びに送信回路により行なわれる送信方法及びデジタル変調器により行なわれるデジタル変調方法に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮの通信機器の送信部には、出力電力の大きさに関係なく、送信信号の精度を確保しつつ、低消費電力で動作することが求められる。特に、本通信機器の送信部最終段の電力増幅器は、通信機全体の消費電力の５０％以上を占めるため、高い電力効率であることが求められる。【０００３】
近年、高い電力効率を持つと期待される電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、入力信号としてパルス波形信号を想定し、その波形を維持して電力増幅する。本スイッチング増幅器で増幅されたパルス波形信号は、フィルタ素子で所望の周波数成分以外の周波数成分を十分に抑圧されたのち、アンテナより空中に放射される。【０００４】
図１に、スイッチング増幅器の代表例であるＤ級増幅器を示す。本Ｄ級増幅器は、電源とグランドとの間に、２つのスイッチ素子が直列に挿入された構成を含む。本２つのスイッチ素子には、開閉制御信号として、相補的なパルス信号が入力され、どちらか一方のスイッチのみがＯＮ状態となるように制御される。出力は、電源側のスイッチがＯＮ、グランド側のスイッチがＯＦＦの場合、電源電圧と等しい電圧が出力され、逆の場合、グランド電位が出力される。【０００５】
本Ｄ級増幅器は、バイアス電流を必要としないため、電力損失が理想的には０になる。なお、本スイッチ素子は、ＭＯＳ(Metal  Oxide  Semiconductor)電界効果トランジスタやバイポーラトランジスタで構成することができる。【０００６】
本Ｄ級増幅器を用いた、送信機全体の構成例として、非特許文献１で紹介されている構成を図２に示す。無線信号は、たとえば、Ｗ−ＣＤＭＡ(Wideband-Code  Division  Multiple  Access)を例にとると、デジタルベースバンド（以降、ＤＢＢ）で、１０ｂｉｔ以上の多ｂｉｔ信号として生成される。一方、Ｄ級増幅器の入力信号は、パルス波形である。パルス波形信号は１ｂｉｔ信号しか伝送できないため、ＤＢＢからの出力信号は、あらかじめ、１ｂｉｔに変換されておく必要がある。１ｂｉｔに変換する手段として、本構成例では、所望波の周波数帯近傍の雑音特性を良好に保つため、ΔΣ（デルタシグマ）変調器を用いている。本構成により、無線信号を、良好な雑音特性を維持したままパルス波形信号に変換し、Ｄ級増幅器に入力することが可能となる。【０００７】
特許文献１には、信号をデルタシグマ変調する前にその信号のレベルを調整する発明が記載されている。【０００８】
特許文献２には、並列に配列された複数のデルタシグマ変調器を用いてアナログ／デジタル変換する回路に関する発明が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１０８８９２号公報
【特許文献２】特表２００９−５４０６５６号公報
【非特許文献】
【００１０】
【非特許文献１】A.  Frappe,  B.  Stefanelli,  A.  Flament,  A.  Kaiser  and  A.  Cathelin,  “A  digital  ΔΣ  RF  signal  generator  for  mobile  communication  transmitters  in  90nm  CMOS,”  in  IEEE  RFIC  Symp.,  pp.13-16,  June  2008
【発明の概要】
【発明が解決しようとする課題】
【００１１】
デルタシグマ変調器の構成例を図３に示す。本デルタシグマ変調器は、アダー、遅延器、量子化器を含む。入力信号をＵ（ｚ）、出力信号をＶ（ｚ）、量子化器で発生する量子化雑音をＥ（ｚ）とすると、以下の式が成立する。【００１２】
V(z)  =  U(z)  +  (1-z-1  )・E(z)  （１）
出力信号に含まれる雑音Ｎ（ｚ）は、以下の式で表される。【００１３】
N(z)  =  (1-z-1  )・E(z)  （２）
ここで、
z  =  exp(2πjf/fclk  )  （３）
である。ｆは、信号周波数であり、ｆｃｌｋ  は、デルタシグマ変調器のクロック周波数である。【００１４】
よって、所望信号が占有する帯域をｆＢとすると、信号帯域内の雑音は、以下の式で表される。【００１５】
【数１】
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上式は、雑音を低減させるためには、量子化器で発生する量子化雑音Ｅ（ｚ）そのものを小さくするか、デルタシグマ変調器の動作クロック周波数を大きくする必要があることを意味する。なお、Ｅ（ｚ）は、量子化器の比較分解能を向上することで低減することができる。【００１６】
非特許文献１では、９０ｎｍＣＭＯＳプロセスを用いた、１ｂｉｔ量子化器を持つ４ＧＳｐｓで動作可能なデルタシグマ変調器が報告されている。【００１７】
しかしながら、非特許文献１の変調器は、信号を扱う装置として、携帯電話や、無線ＬＡＮを想定すると、良好な雑音特性を実現できない。携帯電話、無線ＬＡＮにも適用可能な雑音特性を持つデルタシグマ変調器を実現するためには、さらに動作速度を向上する、もしくは、量子化雑音を低減する必要がある。一般的に、デルタシグマ変調器においては、量子化雑音を低減するためには、量子化器の分解能を向上する必要があるが、分解能の向上は、量子化器内部の比較演算回数の増加を伴い、動作速度の劣化を招く。【００１８】
特許文献１に記載の発明は、可変利得増幅器のダイナミックレンジを最適化することを目的とするものであり、上記の問題点を解決するものではない。【００１９】
特許文献２に記載の発明では、同一のアナログ入力信号が全てのデルタシグマ変調器に入力され、これらからのデジタル出力と余りが処理されるだけである。【００２０】
本発明の目的は、量子化雑音の低減と高速動作の両立が可能な、デジタル変調器及びこれを含む送信回路並びにデジタル変調方法及び送信方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の観点によれば、複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、を備えることを特徴とするデジタル変調器が提供される。【００２２】
また、本発明の第２の観点によれば、上記のデジタル変調器と、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、を備えることを特徴とする送信回路が提供される。【００２３】
更に、本発明の第３の観点によれば、複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、を有することを特徴とするデジタル変調方法が提供される。【００２４】
更に、本発明の第４の観点によれば、上記のデジタル変調方法の各ステップと、掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、を有することを特徴とする送信方法が提供される。
【発明の効果】
【００２５】
本発明によれば、量子化雑音の低減と高速動作の両立が可能となる。
【図面の簡単な説明】
【００２６】
【図１】通常のＤ級増幅器の構成例を示す回路ブロック図である。
【図２】従来のＤ級増幅器を用いた送信回路の構成例を示す回路ブロック図である。
【図３】従来のデルタシグマ変調器の構成例を示す回路ブロック図である。
【図４】第一の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。
【図５】第二の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。
【図６】第三の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。
【図７】セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図８】セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図９】セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。
【図１０】本発明の実施形態による送信回路の構成を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明を実施するための形態について詳細に説明する。
（第一の発明を実施するための最良の形態）
本実施形態によるデジタル変調器である並列多ビットデルタシグマ変調器の回路ブロック図を図４に示す。図４を参照すると、本実施形態によるデジタル変調器は、Ｎ領域分割器１０１、第１乃至第Ｎのレベル調整器１０３−１〜１０３−Ｎ、デルタシグマ変調器１１１−１乃至１１１−Ｎ、エンコーダ１１３を含む。
【００２８】
Ｎ領域分割器１０１は、Ｎ本（Ｎは、１以上の任意の整数）の出力端子を持ち（本Ｎ本の出力端子を、第１出力端子、第２出力端子、・・・、第Ｎ出力端子という。）、入力信号を、信号レベルの属する範囲に応じて、指定された１本の出力端子から信号を出力する。Ｎ領域分割器１０１は、入力可能電圧範囲の最大値をＶＭＡＸ、最小値をＶＭＩＮとすると、入力信号電圧Ｖｉｎが、下記範囲にある場合は、第ｋ出力端子（ｋは、１からＮまでの任意の整数）から、入力信号Ｖｉｎをそのまま出力する。
【００２９】
VMIN  +  (k-1)・(VMAX-VMIN)/N  <  Vin  <  VMIN  +  k・(VMAX-VMIN)/N  （５）
なお、上式における２箇所の不等号記号は、適宜、等号付き不等号に置き換えてもよい。
【００３０】
また、入力信号電圧が式（５）を満たしている場合は、第ｋ出力端子以外の端子からは、固定電圧値が出力される。
【００３１】
一例として、ｐを１からｋ−１の整数とすると、第ｐ出力端子からは、
VMIN  +  p・(VMAX-VMIN)/N  （６）
が出力される。その他の値でもかまわない。
【００３２】
また、ｑをｋ＋１からＮの整数とすると、第ｑ出力端子からは、
VMIN  +  (q-1)・(VMAX-VMIN)/N  （７）
が出力される。その他の値でもかまわない。
【００３３】
第ｐ端子、第ｑ端子の出力として、各々、式（６）、（７）の値を用いた場合には、任意の整数ｒに対して、Ｎ領域分割器の第ｒ出力端子から出力される電圧信号の最大値は、
VMIN  +  r・(VMAX-VMIN)/N
であり、最小値は、
VMIN  +  (r-1)・(VMAX-VMIN)/N
であることを意味する。
【００３４】
また、本Ｎ領域分割器１０１は、Ｎ本の制御信号S(1),S(2),・・・,S(N)を生成する。Ｎ領域分割器１０１に入力される信号が、式（５）で表現される範囲内の場合は、制御信号S(k)は１、それ以外の制御信号S(1),・・・,S(k-1),S(k+1),・・・,S(N)は、０である。すなわち、本制御信号は、Ｎ領域分割器１０１の入力信号ＶｉｎのレベルをＮ段階であらわす。本制御信号は、エンコーダ１１３に入力され、エンコーダ１１３での内部演算処理に用いられる。
【００３５】
本実施形態によるデジタル変調器は、レベル調整回路をＮ個含む。すなわち、本実施形態によるデジタル変調器は、第一レベル調整回路、第２レベル調整回路、・・・、第Ｎレベル調整回路を含む。これらＮ個のレベル調整回路は、各々、以下に示すように、Ｎ領域分割器１０１の各出力端子の信号電圧が後段のデルタシグマ変調器１１１−１〜１１１−Ｎの入力可能電圧範囲に納まるように、レベル調整をする。
【００３６】
第ｋレベル調整回路１０３−ｋ（ｋは、１からＮまでの任意の整数）は、Ｎ領域分割器１０１の第ｋ出力端子から出力される信号を入力信号とする。本第ｋレベル調整回路１０-  ３−ｋは、入力信号をVtune_in_kとして、以下の関係式に従って、出力信号Vtune_out_kを生成する。
【００３７】
Vtune_out_k  =  A・N・Vtune_in_k  -  A・(N-k+1)・VMIN
-  A・(k-1)・VMAX  +  VMIN_DSM  (８）
ただし、
A=  (VMAX_DSM  -  VMIN_DSM)  /  (  VMAX  -  VMIN  )
であり、VMAX_DSM、および、VMIN_DSMは、各々、後段のデルタシグマ変調器１１１−ｋの入力可能範囲の最大値と最小値である。
【００３８】
上式は、本レベル調整回路１０３−ｋにおいては、Vtune_in_kは、A・N倍に増幅されることを意味する。また、Vtune_in_kがとりうる値の最大値は、
VMIN  +  k・(VMAX-VMIN)/N
最小値は、
VMIN  +  (k-1)・(VMAX-VMIN)/N
であることを考慮すると、第ｋレベル調整回路１０３−ｋの出力信号の最大値、および、最小値は、各々、VMAX_DSM、VMIN_DSMに等しいことを意味している。すなわち、第１レベル調整回路１０３−１から第Ｎレベル調整回路１０３−Ｎにおいては、出力信号の最大値、最小値は、すべて、VMAX_DSM、VMIN_DSMとなる。
【００３９】
本実施形態によるデジタル変調器には、Ｎ個のデルタシグマ変調器１１１−１〜１１１−Ｎ（すなわち、第１デルタシグマ変調器１１１−１から第Ｎデルタシグマ変調器１１１−Ｎ）が含まれており、第１デルタシグマ変調器１１１−１から第Ｎデルタシグマ変調器１１１−Ｎには、各々、第１レベル調整器１０３−１から第Ｎレベル調整器１０３−Ｎの出力信号が入力される。
【００４０】
第ｋデルタシグマ変調器１１１−ｋの構成例として図３に示した構成を用いると、第ｋデルタシグマ変調器１１１−ｋの出力信号DSMout_kは、入力信号をDSMin_kとすると、以下の式で表される。
【００４１】
DSMout_k  =  DSMin_k  +  (1-z-1  )Ek(z)  （９）
Ｅｋ（ｚ）は、第ｋデルタシグマ変調器で発生する量子化雑音である。
【００４２】
エンコーダ１１３には、上記Ｎ個のデルタシグマ変調器の出力信号（各々、DSMout_1,DSMout_2,・・・,DSMout_Nとする）が入力される。エンコーダ１１３は、各デルタシグマ変調器１１１−ｋの出力信号を下記式に従ってレベルシフトし、足し合わせる。エンコーダ１１３の出力信号をEoutとすると、Eoutは、下記式で表される。
【００４３】
Eout  =  [  S(1)・(DSMout_1  +  B)
+  S(2)・(  DSMout_2  +  B  +  1・Vstep)  +・・・
+  S(k)(  DSMout_k+  B  +  (k-1)・Vstep  )+・・・
+S(N)・(DSMout_N  +  B  +  (N-1)・Vstep)  ]/(N・A)  （１０）
上式において、
Vstep  =  VMAX_DSM-VMIN_DSM  （１１）
B  =  A・N・VMIN  -  VMIN_DSM
である。
【００４４】
S(1),S(2),・・・,S(N)は、Ｎ領域分割器１０１で生成される制御信号であり、Ｎ領域分割器１０１に入力される信号が、式（５）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本エンコーダ１１３の出力においては、Ｎ領域分割器１０１に入力される信号が、式（５）であらわされる場合、第ｋデルタシグマ変調器１１１−ｋの出力信号（DSMout_k）を含む項のみが出力され、その他のデルタシグマ変調器の出力信号を含む項はゼロになる。この場合、式９−１１より、Eoutは以下の式で表される。
【００４５】
Eout  =  [DSMin_k  +  (1-z-1  )Ek(z)  +  B  +  (k-1)・Vstep]/(A・N)  （１２）
また、DSMin_kは、Vtune_out_kと同一であり、また、式８において、Vtune_in_kは、Vinであることを考慮すると、式１２は以下の式で表される。
【００４６】
Eout  =  Vin  +  (1-z-1  )Ek(z)/(A・N)  （１３）
前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器で発生する量子化雑音である。
【００４７】
ここで、比較のため、入力信号Vinを、入力可能範囲がVMAXからVMINの、図３に示したデルタシグマ変調器に入力したとすると、出力信号Eout_refは、以下の式で表される。
【００４８】
Eout_ref  =  Vin  +  (1-z-1  )・Eref(z)  （１４）
なお、Eref(z)は、デルタシグマ変調器で発生する量子化雑音である。
【００４９】
図３に示したデルタシグマ変調器は、入力可能範囲の最大値と最小値は、内部１ｂｉｔ量子化器の２つの出力値に一致する。量子化器で発生する量子化雑音の値は、量子化器の２つの出力値の差分に比例することを考慮すると、Ek(z)とEref(z)との間には、以下の関係式が成り立つ。
【００５０】
Ek(z)  =  A・Eref(z)  （１５）
本式を式１３のEk(z)に代入すると、以下の式が導かれる。
【００５１】
Eout  =  Vin  +  (1-z-1  )・Eref(z)/N  （１６）
式１４と式１６は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のＮ分の一に低減されることを意味する。本デジタル変調器に含まれるＮ個のデルタシグマ変調器が持つ量子化器は、すべて１ｂｉｔ比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
【００５２】
なお、Ｎ領域分割器１０１とＮ個のレベル調整器１０３−１〜１０３−Ｎをひとつの信号調整器１０５として見ると（本信号調整器１０５の入力信号は、Ｎ領域分割器１０１の入力信号Vinと同一であり、出力信号はＮ個あり、それらは、第１レベル調整回路１０３−１から第Ｎレベル調整回路１０３−Ｎの出力信号Vtune_out_1,・・・,Vtune_out_Nと同一である）、入力信号Vinに対して、式（５）が成立するｋの値に対して、本信号調整器１０５の入力信号Vinと出力信号Vtune_out_kとの間には以下の関係が成立する。
【００５３】
Vtune_out_k  =  A・N・Vin  -  A・(N-k+1)・VMIN  -  A・(k-1)・VMAX  +  VMIN_DSM  （１７）
信号調整器１０５としては、上の関係式を実現できる構成であれば、どのような構成でも本実施形態の効果を実現することができ、上記に記載されたＮ領域分割器１０１とＮ個のレベル調整器１０３−１〜１０３−Ｎの組み合わせに限定する必要はない。
【００５４】
本実施形態に含まれるデルタシグマ変調器には、図３に示したデルタシグマ変調器のほか、どのような構成のデルタシグマ変調器の構成を用いても良いし、デルタ変調器など、デルタシグマ変調器以外の変調器で代用することも可能である。また、代用する場合においても、Ｎ個のデルタシグマ変調器のうち、一部を置き換えることも可能であるし、すべてを置き換えることも可能である。置き換える場合、各デルタシグマ変調器に接続される信号調整器は、入力信号が、デルタシグマ変調器の入力可能範囲に納まるように、レベルを調整することが望ましい。すなわち、レベル調整器の入力信号をvtune_in_k、出力信号をVtune_out_kとすると、以下の式におけるパラメータＤが可能な限り大きくなるように、Ｄ、Ｅの組み合わせを適用することが望ましい。
【００５５】
Vtune_out_k  =  D・Vtune_in_k  +  E  （１８）
また、デルタシグマ変調器１１１−ｋに含まれる量子化器には、１ｂｉｔ比較器のほか、多値比較器に置き換えてもよい。また、デルタシグマ変調器をデルタ変調器に置き換えてもよい。
【００５６】
（第二の発明を実施するための最良の形態）
次に第二の発明を実施するための形態を図５に示す。本実施の形態によるデジタル変調器は、第一の形態と同様、信号調整器１０５、デルタシグマ変調器１１５−１〜１１５−Ｎ、エンコーダ１１３を含む。
【００５７】
信号調整器１０５は、出力端子をＮ個持つ。すなわち、信号調整器１０５は、第１出力端子、第２出力端子、・・・、第Ｎ出力端子を持つ。信号調整器１０５は、以下に示すように、入力信号のレベルに応じて、各出力端子から信号を出力する。本実施形態によるデジタル変調器には、デルタシグマ変調器がＮ個含まれている。すなわち、本実施形態によるデジタル変調器には、第１デルタシグマ変調器１１５−１、・・・、第Ｎデルタデルタシグマ変調器１１５−Ｎが含まれている。信号調整器１０５の第ｋ出力端子からの出力信号は、第ｋデルタシグマ変調器１１５−ｋに入力される。
【００５８】
信号調整器１０５の入力可能レベルの最大値をVMAX、最小値をVMINとする。また、N+1個の電圧値を、値の昇順で、V_0、V_1,V_2,・・・,V_Nとし、V_0をVMINと同一、V_NをVMAXと同一とする。
【００５９】
ｋを１からＮまでの整数として、入力信号Vinが以下の範囲にある場合、
V_(k-1)  <  Vin  <  V_k  （１９）
第ｋ出力端子から、下記信号Vtune_out_kが出力される。なお、上式の２つの不等号記号は、各々、等号付き不等号に置き換えてもかまわない。
【００６０】
Vtune_out_k  =  G_k・(Vin  -  V_(k-1))  +  VMIN_DSM_k  （２０）
ただし、
G_k  =  (VMAX_DSM_k  -  VMIN_DSM_k)/(V_k  -  V_(k-1))
ここで、VMAX_DSM_kおよびVMIN_DSM_kは、各々、第ｋデルタシグマ変調器１１５−ｋにおける、入力可能範囲の最大値と最小値である。第ｋ出力端子は、第ｋデルタシグマ変調器１１５−ｋに接続される。
【００６１】
また、第ｋ出力端子以外の端子からは、固定電圧値が出力される。
【００６２】
一例として、ｐを１からｋ−１の整数とすると、第ｐ出力端子からは、
VMAX_DSM_p  （２１）
が出力される。その他の値でもかまわない。
【００６３】
また、ｑをｋ＋１からＮの整数とすると、第ｑ出力端子からは、
VMIN_DSM_q  （２２）
が出力される。その他の値でもかまわない。
【００６４】
第ｐ端子、第ｑ端子の出力として、各々、式（２１）、（２２）の値を用いた場合には、任意の整数ｒに対して、第ｒ出力端子から出力される電圧信号の最大値は、VMAX_DSM_rであり、最小値は、VMIN_DSM_rであることを意味する。
【００６５】
また、本信号調整器１０５は、Ｎ本の制御信号S(1),S(2),・・・,S(N)を生成する。信号調整器１０５に入力される信号が、式（１９）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本制御信号は、信号調整器の入力信号VinのレベルをＮ段階であらわす。本制御信号は、エンコーダ１１３に入力され、エンコーダ１１３での内部演算処理に用いられる。
【００６６】
第ｋデルタシグマ変調器１１５−ｋとして、図３に示したデルタシグマ変調器を用いると、第ｋデルタシグマ変調器１１５−ｋの出力信号DSMout_kは、入力信号をDSMin_kとすると、以下の式で表される。
【００６７】
DSMout_k  =  DSMin_k  +  (1-z-1  )Ek(z)  （２３）
Ｅｋ（ｚ）は、第ｋデルタシグマ変調器で発生する量子化雑音である。
【００６８】
エンコーダ１１３には、上記Ｎ個のデルタシグマ変調器１１５−１〜１１５−Ｎの出力信号（各々、DSMout_1,DSMout_2,・・・,DSMout_Nとする）が入力される。エンコーダ１１３は、各デルタシグマ変調器１１５−ｋの出力信号を下記式に従ってレベルシフトし、足し合わせる。エンコーダ１１３の出力信号をEoutとすると、Eoutは、下記式で表される。
【００６９】
Eout  =  ΣS(k)[(DSMout_k  -  VMIN_DSM_k)/G_k+  V_(k-1)]  （２４）
S(1),S(2),・・・,S(N)は、信号調整器１０５で生成される制御信号であり、信号調整器１０５に入力される信号が、式（１９）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本エンコーダ１１３の出力においては、信号調整器１０５に入力される信号が、式（１９）であらわされる場合、第ｋデルタシグマ変調器１１５−ｋの出力信号（DSMout_k）を含む項のみが出力され、その他のデルタシグマ変調器１１５−ｊ（ｋ≠ｊ）の出力信号を含む項はゼロになる。この場合、式２４−２５より、Eoutは以下の式で表される。
【００７０】
Eout  =  (DSMout_k  -  VMIN_DSM_k)/G_k+  V_(k-1)  （２６）
DSMout_kに、式２３を代入すると、以下の式が導かれる。
【００７１】
Eout  =  (DSMin_k  +  (1-z-1  )Ek(z)  -  VMIN_DSM_k)  /  G_k+  V_(k-1)  （２７）
また、DSMin_kは、Vtune_out_kと同一であるため、式２０の右辺をDSMin_kに代入すると、以下の式が導かれる。
【００７２】
Eout  =  Vin  +  (1-z-1  )Ek(z)  /  G_k  （２８）
前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器１１５−ｋが発生する量子化雑音である。
【００７３】
ここで、比較のため、入力信号Vinを、入力可能範囲がVMAXからVMINの、図３に示したデルタシグマ変調器に入力したとすると、出力信号Eout_refは、以下の式で表される。
【００７４】
Eout_ref  =  Vin  +  (1-z-1  )・Eref(z)  （２９）
なお、Eref(z)は、デルタシグマ変調器内の量子化器で発生する量子化雑音である。
【００７５】
図３に示したデルタシグマ変調器は、入力可能範囲の最大値と最小値は、内部１ｂｉｔ量子化器の２つの出力値に一致する。量子化器で発生する量子化雑音の値は、量子化器の２つの出力値の差分に比例することを考慮すると、Ek(z)とEref(z)との間には、以下の関係式が成り立つ。
【００７６】
Ek(z)  =  (VMAX_DSM_k  -  VMIN_DSM_k)/(VMAX  -  VMIN)・Eref(z)  （３０）
本式を式２８のEk(z)に代入すると、以下の式が導かれる。
【００７７】
Eout  =  Vin  +  (1-z-1  )・Eref(z)/NN  （３１）
ただし、
NN=  (VMAX-  VMIN)/(V_k  -  V_(k-1))  （３２）
式２９と式３１は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のＮＮ分の一に低減されることを意味する。本デジタル変調器に含まれるＮ個のデルタシグマ変調器が持つ量子化器は、すべて１ｂｉｔ比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
【００７８】
本実施形態に含まれるデルタシグマ変調器には、図３に示した従来例のほか、どのような構成のデルタシグマ変調器の構成を用いても良いし、デルタ変調器など、デルタシグマ変調器以外の変調器で代用することも可能である。また、代用する場合においても、Ｎ個のデルタシグマ変調器のうち、一部を置き換えることも可能であり、すべてを置き換えることも可能である。置き換える場合、各デルタシグマ変調器に接続される信号調整器は、入力信号が、デルタシグマ変調器の入力可能範囲に納まるように、レベルを調整することが望ましい。すなわち、レベル調整器の入力信号をVtune_in_k、出力信号をVtune_out_kとすると、以下の式におけるパラメータDが可能な限り大きくなるように、D、Eの組み合わせを適用することが望ましい。
【００７９】
Vtune_out_k  =  D・Vtune_in_k  +  E  （３３）
【００８０】
（第三の発明を実施するための最良の形態）
次に第三の発明を実施するための形態を図６に示す。本実施の形態は、信号調整器１０５、セレクタ付きデルタシグマ変調器１１７−１〜１１７−Ｎ、エンコーダ１１３を含む。
【００８１】
信号調整器１０５、エンコーダ１１３は、第二の実施の形態記載の信号調整器１０５、エンコーダ１１３と同一である。また、本実施の形態によるデジタル変調器は、Ｎ個のセレクタ付きデルタシグマ変調器１１７−１〜１１７−Ｎを含む。すなわち、本実施の形態によるデジタル変調器は、第１セレクタ付きデルタシグマ変調器１１７−１、第２セレクタ付きデルタシグマ変調器１１７−２、・・・、第Ｎセレクタ付きデルタシグマ変調器１１７−Ｎ）を含む。本セレクタ付きデルタシグマ変調器１１７−ｋの入力可能範囲の最大値、最小値は、ｋを１からＮまでの整数とする場合、各々、VMAX_DSM_k、VMIN_DSM_kである。
【００８２】
本実施の形態によるデジタル変調器は、第二の実施の第１デルタシグマ変調器から第Ｎデルタシグマ変調器を、第１セレクタ付きデルタシグマ変調器から第Ｎセレクタ付きデルタシグマ変調器に、各々置き換えた構成に相当する。
【００８３】
第ｋセレクタ付きデルタシグマ変調器の一例のブロック図を図７に示す。図７に示すセレクタ付きデルタシグマ変調器は、アダー（加算器）２０１、２０３、１ｂｉｔ比較器２０５、遅延器２０７、２０９、セレクタ２１１を含む。本第ｋセレクタ付きデルタシグマ変調器は、図３に示した従来のデルタシグマ変調器において、１ｂｉｔ比較器２０５の手前にセレクタ回路２１１が挿入された構成を持つ。セレクタ回路２１１は、制御端子ｃｏｎｔを持ち、本制御端子ｃｏｎｔに入力される信号に従って、１ｂｉｔ比較器２０５に入力する信号を選択する。本制御端子ｃｏｎｔには、信号調整器１０５で生成されるＮ本の制御信号の一つである、Ｓ（ｋ）が入力される。セレクタ回路２１１は、Ｓ（ｋ）が１の場合は、アダー２の出力信号を選択する。本状況では、本セレクタ付きデルタシグマ変調器は、図３に示した従来のデルタシグマ変調器と同様の構成となる。Ｓ（ｋ）が０の場合は、セレクタ回路２１１は、変調器の入力信号を選択する。こうすることにより、Ｓ（ｋ）が０の場合に、１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号と１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号を含むフィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
【００８４】
第ｋセレクタ付きデルタシグマ変調器の他の一例のブロック図を図８に示す。図８に示すセレクタ付きデルタシグマ変調器は、１ｂｉｔ比較器２０５、セレクタ回路２１１、任意回路２１３を含む。図８に示す第ｋセレクタ付きデルタシグマ変調器が図７に示す第ｋセレクタ付きデルタシグマ変調器との相違する点は、アダー２０１、２０３、遅延器２０７、２０９が任意回路２１３に置き換わった点である。図８に示す第ｋセレクタ付きデルタシグマ変調器でも、Ｓ（ｋ）が０の場合に、フィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
【００８５】
第ｋセレクタ付きデルタシグマ変調器の更に他の一例のブロック図を図９に示す。図９に示すセレクタ付きデルタシグマ変調器は、アダー２０１、２０３、１ｂｉｔ比較器２０５、遅延器２０７、２０９、セレクタ回路２１３を含む。図９に示す第ｋセレクタ付きデルタシグマ変調器でも、Ｓ（ｋ）が０の場合に、１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号であるフィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
【００８６】
本デジタル変調器においては、デルタシグマ変調される前に信号が増幅されるため、デルタシグマ変調する際に発生する量子化雑音に対する信号電力比率を大きくとることができる。ゆえに、信号強度に対する量子化雑音は、相対的に低減される。また、デルタシグマ変調には、従来の、１ｂｉｔ量子化器を持つデルタシグマ変調器を用いることが可能で、従来の高速動作を保証することができる。
【００８７】
図１０は、図４乃至６に示すデジタル変調器を２つ含む送信回路の構成を示す。図１０に示す送信回路は、ＲＦ信号生成器３０１、コントローラ３１５、２Ｎ値Ｄ級増幅器３１８、帯域通過フィルタ３２３を含む。ＲＦ信号生成器３０１は、デジタルベースバンド信号生成部３０３、デジタル変調器３０５−１、３０５−２、デジタル発振器３０７、遅延器３０９、掛算器３１１−１、３１１−２、加算器３１３を含む。２Ｎ値Ｄ級増幅器３１７は、電源−ＶＮ  、・・・、−Ｖｋ  、・・・、−Ｖ１、Ｖ１  、・・・、Ｖｋ  、・・・、ＶＮ  、スイッチ３１９−１〜３１９−Ｎ、３２１−１、〜３２１−Ｎを含む。
【００８８】
デジタル変調器３０５−１、３０５−２は、図４乃至６の何れかに示すデジタル変調器である。
【００８９】
デジタルベースバンド信号生成部３０３は、デジタル変調器３０５−１、３０５−２に、それぞれ、相互に直交したデジタルベースバンド信号を出力する。デジタル変調器３０５−１、３０５−２は、それぞれ、入力したデジタルベースバンド信号を乗算器３１１−１、３１１−２に出力する。デジタル発振器３０７は、０→１→０→−１と循環的に変化する発信信号を出力する。遅延器３０９は、発信信号を１クロック時間だけ遅延させる。乗算器３１１−１は、デジタル変調器３０５−１から入力した信号に、デジタル発振器３０７から入力した発信信号を掛け合わせ、それにより得た第１の乗算信号を加算器３１３に出力する。乗算器３１１−２は、デジタル変調器３０５−２から入力した信号に、遅延器３０９から入力した発信信号を掛け合わせ、それにより得た第２の乗算信号を加算器３１３に出力する。従って、第１の乗算信号は、
デジタル変調器３０５−１の出力信号
→    ０
→  −デジタル変調器３０５−１の出力信号
→    ０
が連続するものとなり、第２の乗算信号は、
０
→    デジタル変調器３０５−２の出力信号
→    ０
→  −デジタル変調器３０５−２の出力信号
が連続するものとなる。加算器３１３は、第１の乗算信号と第２の乗算信号とを加算して、加算信号を出力する。従って、加算信号は、第１の乗算信号と第２の乗算信号とが交互に連続したものとなり、より具体的には、
デジタル変調器３０５−１の出力信号
→    デジタル変調器３０５−２の出力信号
→  −デジタル変調器３０５−１の出力信号
→  −デジタル変調器３０５−２の出力信号
が連続するものとなる。
【００９０】
電源−Ｖｋ  には、スイッチ３１９−ｋが接続されている。また、電源Ｖｋ  には、スイッチ３２１−ｋが接続されている。また、スイッチ３１９−１〜３１９−Ｎ、３２１−１〜３２１−Ｎは、共通出力線に接続され、共通接続線は帯域通過フィルタ３２３に接続されている。
【００９１】
電源の電圧は、各々、加算信号の各レベルに対応しており、コントローラ３１５は、加算信号のレベルに対応した電源に接続されているスイッチのみを接続し、他のスイッチを非接続にする。従って、共通出力線には、加算信号が増幅されたアナログ信号が出力される。
【００９２】
帯域通過フィルタ３２３は、共通出力線にあるアナログ信号を入力し、通過帯域成分のみを出力する。
【００９３】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００９４】
（付記１）
複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
を備えることを特徴とするデジタル変調器。
【００９５】
（付記２）
付記１に記載のデジタル変調器であって、
前記信号調整器は、
複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
を備えることを特徴とするデジタル変調器。
【００９６】
（付記３）
付記１又は２に記載のデジタル変調器であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。
【００９７】
（付記４）
付記１乃至３の何れか１に記載のデジタル変調器であって、
少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。
【００９８】
（付記５）
付記１乃至３の何れか１に記載のデジタル変調器であって、
少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。
【００９９】
（付記６）
付記１乃至４の何れか１に記載のデジタル変調器であって、
前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調器。
【０１００】
（付記７）
付記１乃至６の何れか１に記載のデジタル変調器と、
前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
を備えることを特徴とする送信回路。
【０１０１】
（付記８）
付記７に記載の送信回路であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。
【０１０２】
（付記９）
複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
を有することを特徴とするデジタル変調方法。
【０１０３】
（付記１０）
付記９に記載のデジタル変調方法であって、
前記信号調整器は、
複数の出力線を備えた領域分割器と、
前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられた複数のレベル調整器と、
を備え、
前記領域分割器は、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力するステップと、
前記複数のレベル調整器が、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力するステップと、
を有することを特徴とするデジタル変調方法。
【０１０４】
（付記１１）
付記９又は１０に記載のデジタル変調方法であって、
前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調方法。
【０１０５】
（付記１２）
付記９乃至１１の何れか１に記載のデジタル変調方法であって、
少なくとも１つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するステップを有することを特徴とするデジタル変調方法。
【０１０６】
（付記１３）
付記９乃至１２の何れか１に記載のデジタル変調方法であって、
少なくとも１つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするステップを有することを特徴とするデジタル変調方法。
【０１０７】
（付記１４）
付記９乃至１３の何れか１に記載のデジタル変調方法であって、
前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調方法。
【０１０８】
（付記１５）
付記９乃至１４の何れか１に記載のデジタル変調方法の各ステップと、
掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
を有することを特徴とする送信方法。
【０１０９】
（付記１６）
付記１５に記載の送信方法であって、
前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信方法。
【０１１０】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１１１】
この出願は、２０１１年５月１０日に出願された日本出願特願２０１１−１０５１５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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2012153567.tif 000015
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