(57)【要約】  フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法を実現する。アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ（１００）において、参照信号と、その出力段のＶＣＯ（１１５）の出力を前段側にフィードバックするフラクショナル分周器（１１２）の出力信号との間に現われるフラクショナル位相誤差に比例したパルス信号を、アキュムレータ（１２０）からの誤差信号を用いて生成し、そのパルス信号を用いて位相検出器（１４０）から出力されるＵＰ信号とＤＮ信号との間に現われるフラクショナル位相誤差を低減するようにＵＰ信号とＤＮ信号とのパルス幅を制御することにより、フラクショナル分周器（１１２）の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制する。
2012157234.tif 000002
【特許請求の範囲】
【請求項１】
ＶＣＯと、前記ＶＣＯの出力信号の帰還路に介挿され小数分周数の分周器出力信号を生成するフラクショナル分周器と、前記フラクショナル分周器に対し当該小数分周数の分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、前記分周器出力信号と既定の参照信号との位相差を検出し該検出した位相差に基づいて前記ＶＣＯへの制御用入力信号を生成する位相検出器とを備えたアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、
前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号を用いて補正することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項２】
前記位相検出器は、前記位相差をＵＰ信号およびＤＮ信号として生成し、該生成したＵＰ信号およびＤＮ信号を、前記制御用入力信号を生成するためのチャージポンプに供給することを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３】
前記位相検出器は、
前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、帰還信号を生成するフラクショナル位相誤差パルス発生回路と、
前記参照信号と前記帰還信号との間の周波数及び位相差に比例したパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、
前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減した前記ＵＰ信号と前記ＤＮ信号とを生成するフラクショナル位相誤差除去回路と、
を備えることを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項４】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号と前記位相誤差パルス信号との論理和をとる論理回路を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項５】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を、前記位相誤差パルス信号を用いて除去するＮＯＴ回路とＮＯＲ回路とを含む論理回路を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項６】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれる２つの出力信号（ＵＰＸ信号、ＤＮＸ信号）間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）を用いて、
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ここで、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号なる論理演算を実施することで除去することを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項７】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号を基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項８】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号を基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号としてのＵＰＣ信号とＤＮＣ信号とを生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項９】
前記遅延回路は、自己への入力信号を基に、前記帰還信号と前記帰還信号に対して前記出力信号の周期だけ遅延させた前記遅延信号を生成することを特徴とする請求項７または８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１０】
前記位相シフト回路は、前記帰還信号と前記遅延信号とが供給され、前記誤差信号に基づいて前記帰還信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする請求項７または８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１１】
前記フラクショナル位相誤差パルス発生回路は、
前記誤差信号に基づいて、前記帰還信号に対して前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延させた遅延信号を生成する遅延回路と、
前記帰還信号と前記遅延信号との位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１２】
前記遅延回路は、前記分周器出力信号と前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延した複数の信号とから、前記誤差信号に基づいて１つを選択することを特徴とする請求項８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１３】
前記誤差信号は、前記オーバーフロー信号の毎回の発生周期内で漸次変化する信号であることを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１４】
アキュムレータと、
前記アキュムレータからの誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１５】
アキュムレータからの誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラクショナルＮ−ＰＬＬシンセサイザ、特に、アキュムレータを用いてフラクショナル分周数を制御するアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法に関する。
【背景技術】
【０００２】
フラクショナルＮ−ＰＬＬシンセサイザは、電圧制御発振器（以下ＶＣＯ）の出力を分周する帰還分周数が、小数分周であることを特徴とするＰＬＬである。ここで一般的なフラクショナルＮ−ＰＬＬシンセサイザの一例を図２３に示す。
図２３において、フラクショナルＮ−ＰＬＬシンセサイザ１７００は、参照信号と帰還信号との位相差を検出する位相検出器１７１１、その次段のチャージポンプ１７１３、更に次段のローパスフィルタ（以下ＬＰＦ）１７１４、その次段のＶＣＯ１７１５、ＶＣＯ１７１５の出力を分周するフラクショナル分周器１７１２、および、デルタシグマ変調器１７２０から構成され、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザと称される。【０００３】
位相検出器１７１１は参照信号とフラクショナル分周器１７１２の出力である帰還信号との位相差を検出し、チャージポンプ１７１３に出力する。チャージポンプ１７１３は位相差に応じた電荷量をＬＰＦ１７１４に出力する。
ＶＣＯ１７１５はＬＰＦ１７１４の出力に応じて出力周波数を変化させる。フラクショナル分周器１７１２はＶＣＯ１７１５の出力信号を既定の分周比で分周して位相検出器１７１１に出力する。【０００４】
デルタシグマ変調器１７２０は、帰還分周数の分子と分母の設定値により、フラクショナル分周器１７１２における分周数を、Ｎ分周およびＮ＋１分周の何れかとするように時間的に切り替える。
例えば、参照信号の周波数をＦref、帰還分周数を、Ｎ＋ＮＵＭ／ＤＥＮ（Ｎ、ＮＵＭ、ＤＥＮはそれぞれ整数）とおくと、ＶＣＯ１７１５の出力信号の発振周波数ＦVCOは、
ＦVCO＝Ｆref×（Ｎ＋ＮＵＭ／ＤＥＮ）………（１）
と表される。【０００５】
式（１）を変形すると、
ＦVCO＝Ｆref×｛（ＮＵＭ／ＤＥN）×（Ｎ＋１）＋（１−ＮＵＭ／ＤＥN）×Ｎ｝                                    ………（２）
が得られ、Ｎ分周、Ｎ＋１分周を式（２）に従った時間割合で分周数を切り替えることによって、フラクショナル分周器１７１２は小数分周数を実現している。
また、デルタシグマ変調を用いることによって、非周期的に帰還分周数を切り替えるため、切り替える周期に応じた固有のスプリアスであるフラクショナルスプリアスが生じ難いという利点がある。【０００６】
しかしながら、図２３を参照して説明した上記方式では、フラクショナルスプリアスをデルタシグマ変調器１７２０で高周波数側にノイズシェープしているため、ＰＬＬを構成するＬＰＦ１７１４でそのノイズ成分を除去する必要が生じる。従って、このデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザではＬＰＦのカットオフ周波数の低域化を要するという問題があった。【０００７】
ここで、ＰＬＬはＬＰＦとしての機能を有するが、ＰＬＬの構成要素であるＬＰＦやＶＣＯからみるとハイパスフィルタ（以下ＨＰＦ）として機能している。従って、ＬＰＦやＶＣＯの構成要素から生じた低周波のノイズ成分は、このＰＬＬのＬＰＦとしての機能によって除去される。このため、このＰＬＬの機能としてのＬＰＦのカットオフ周波数が高いほど、低周波のノイズ成分を効率良く除去することが可能である。【０００８】
上述の事情により、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができず、結果的にフラクショナルＮ−ＰＬＬシンセサイザの出力信号の性能（ジッタ）が劣化してしまうという課題を残している。【０００９】
図２４は、図２３とは異なる従来例としてアキュムレータを用いた方式によるフラクショナルＮ−ＰＬＬシンセサイザを表す図である。
図２４において、フラクショナルＮ−ＰＬＬシンセサイザ１８００は、参照信号と帰還信号との位相差を検出する位相検出器１８１１、その次段のチャージポンプ１８１３、更に次段のローパスフィルタ（以下ＬＰＦ）１８１４、その次段のＶＣＯ１８１５、ＶＣＯ１８１５の出力を分周するフラクショナル分周器１８１２、および、フラクショナル分周器１８１２の分周数を周期的に切り替えるアキュムレータ１８２０から構成され、アキュムレータ型フラクショナルＮ−ＰＬＬと称される。【００１０】
アキュムレータ型フラクショナルＮ−ＰＬＬでは、アキュムレータ１８２０の出力によってフラクショナル分周器１８１２の分周数を周期的に切り替えることにより小数分周数を実現する方式を採っている。この方式では、図２３の方式におけるようなデルタシグマ変調器を持たないため高周波域のノイズを除去する必要がなく、ＬＰＦのカットオフ周波数を高く出来る。従って、ＰＬＬを構成するＬＰＦやＶＣＯから生じる低周波のノイズを十分に除去することができ、出力信号の性能（ジッタ）を向上させることができるという点で優れる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】S.E.Meninger and M.H.Perrott,“A １MHz Bandwidth 3.6−GHz 0.18um CMOS Fractional−Ｎ Synthesizer Utilizing a Hybrid PFD/DAC structure for Reduced Broadband Phase Noise、” IEEE J.Solid-state Circuits, vol.41、ｐｐ.966-980、April 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２４を参照して説明した従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周器の分周数を周期的に切り替えるため、参照信号と帰還信号との間にはロック時でも周期的な位相誤差（以下フラクショナル位相誤差）が発生し、これにより切り替える周期に応じたフラクショナルスプリアスが生じてしまうという課題があった。
本願発明は上述のような状況に鑑みてなされたものであり、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザおよびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、ここに、次に列挙するような技術を提案する。
（１）本発明のある態様によれば、ＶＣＯと、前記ＶＣＯの出力信号の帰還路に介挿され小数分周数の分周器出力信号を生成するフラクショナル分周器と、前記フラクショナル分周器に対し当該小数分周数の分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、前記分周器出力信号と既定の参照信号との位相差を検出し該検出した位相差に基づいて前記ＶＣＯへの制御用入力信号を生成する位相検出器とを備えたアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、
前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号を用いて補正することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザが提供される。【００１４】
（２）前記位相検出器は、前記位相差をＵＰ信号およびＤＮ信号として生成し、該生成したＵＰ信号およびＤＮ信号を前記制御用入力信号を生成するためのチャージポンプに供給し得る。【００１５】
（３）前記位相検出器は、
前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、帰還信号を生成するフラクショナル位相誤差パルス発生回路と、
前記参照信号と前記帰還信号との間の周波数及び位相差に比例したパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、
前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減した前記ＵＰ信号と前記ＤＮ信号とを生成するフラクショナル位相誤差除去回路と、
を備え得る。【００１６】
（４）前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号と前記位相誤差パルス信号との論理和をとる論理回路を備え得る。
（５）前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を、前記位相誤差パルス信号を用いて除去するＮＯＴ回路とＮＯＲ回路とを含む論理回路を備え得る。【００１７】
（６）前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれる２つの出力信号（ＵＰＸ信号、ＤＮＸ信号）間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）を用いて、
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ここで、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号なる論理演算を実施することで除去し得る。【００１８】
（７）前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号を基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備え得る。【００１９】
（８）前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号を基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号としてのＵＰＣ信号とＤＮＣ信号とを生成する位相差検出回路と、
を備え得る。【００２０】
（９）前記遅延回路は、自己への入力信号を基に、前記帰還信号と前記帰還信号に対して前記出力信号の周期だけ遅延させた前記遅延信号を生成し得る。
（１０）前記位相シフト回路は、前記帰還信号と前記遅延信号とが供給され、前記誤差信号に基づいて前記帰還信号に対して位相シフトを施すことによって前記位相調整信号を生成し得る。【００２１】
（１１）前記フラクショナル位相誤差パルス発生回路は、
前記誤差信号に基づいて、前記帰還信号に対して前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延させた遅延信号を生成する遅延回路と、
前記帰還信号と前記遅延信号との位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備え得る。【００２２】
（１２）前記遅延回路は、前記分周器出力信号と前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延した複数の信号とから、前記誤差信号に基づいて１つを選択し得る。
（１３）前記誤差信号は、前記オーバーフロー信号の毎回の発生周期内で漸次変化する信号であり得る。【００２３】
（１４）本発明の他の態様によれば、アキュムレータと、
前記アキュムレータからの誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザが提供される。【００２４】
（１５）本発明のさらに他の態様によれば、アキュムレータからの誤差信号に基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法が提供される。
【発明の効果】
【００２５】
本発明によれば、フラクショナルスプリアスの少ないアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを実現することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図２】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用されるアキュムレータを例示するブロック図である。
【図３】小数分周の設定値が９／４の場合における図２のアキュムレータの出力を時系列に沿って周期毎に表す図である。
【図４】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相検出器を例示するブロック図である。
【図５】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおいて、小数分周の設定値が９／４の場合における位相検出器の入出力に関係する各信号を表すタイミングチャートの一例を例示するものである。
【図６】図４の位相検出器に適用されるフラクショナル位相誤差パルス発生回路の一例を表すブロック図である。
【図７】図６のフラクショナル位相誤差パルス発生回路に適用される遅延回路を例示する回路図である。
【図８】図６のフラクショナル位相誤差パルス発生回路に適用される位相シフト回路を例示する回路図である。
【図９】図６のフラクショナル位相誤差パルス発生回路に適用される位相差検出回路を例示するブロック図である。
【図１０】図９の位相差検出回路に適用される周波数・位相検出器を例示する回路図である。
【図１１】図４の位相検出器に適用される周波数・位相検出器を例示する回路図である。
【図１２】図４の位相検出器に適用されるフラクショナル位相誤差除去回路の一例を示す回路図である。
【図１３】図４の位相検出器に適用されるフラクショナル位相誤差除去回路の一例を表す回路図である。
【図１４】小数分周の設定値が９／４の場合における図６のフラクショナル位相誤差パルス発生回路の入出力に関する各信号を表すタイミングチャートである。
【図１５】図４の位相検出器に適用されるフラクショナル位相誤差パルス発生回路の一例を例示するブロック図である。
【図１６】ＶＣＯの出力周期の１／８倍の整数倍だけ遅延した８つのＶＣＯ出力信号を得るＶＣＯを例示したブロック図である。
【図１７】図１５のフラクショナル位相誤差パルス発生回路に適用される遅延回路を例示する回路図である。
【図１８】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザに適用される位相検出器を例示するブロック図である。
【図１９】図１８の位相検出器に適用されるフラクショナル位相誤差パルス発生回路の一例を表すブロック図である。
【図２０】図１９のフラクショナル位相誤差パルス発生回路に適用される位相差検出回路を例示するブロック図である。
【図２１】図１８の位相検出器に適用されるフラクショナル位相誤差除去回路の一例を表す回路図である。
【図２２】図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザにおいて、小数分周の設定値が９／４の場合における位相検出器の入出力に関係する各信号を表すタイミングチャートの一例を例示するものである。
【図２３】一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【図２４】従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを表すブロック図である。
【発明を実施するための形態】
【００２７】
以下に、本発明の実施の形態について詳述することにより本発明を明らかにする。
図１は本発明の実施形態であるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザを示すブロック図である。
図１において、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、参照信号と帰還信号との位相差を検出する位相検出器１４０、その次段のチャージポンプ１１３、更に次段のＬＰＦ１１４、その次段のＶＣＯ１１５、ＶＣＯ１１５の出力を分周するフラクショナル分周器１１２、および、アキュムレータ１２０を有し、これらは、図２４を参照して既述のフラクショナルＮ−ＰＬＬシンセサイザ１８００における、位相検出器１８１１、チャージポンプ１８１３、ＬＰＦ１８１４、ＶＣＯ１８１５、フラクショナル分周器１８１２、および、アキュムレータ１８２０に上述の順に逐次対応している。
【００２８】
このアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００は、ＶＣＯ１１５の帰還路に介挿されたフラクショナル分周器１１２の分周数をアキュムレータ１２０が生成するオーバーフロー信号によって周期的に切り替えることにより小数分周数の帰還信号を得、該帰還信号と既定の参照信号との位相差を位相検出器で検出し、該検出した位相差に基づいて前記ＶＣＯの制御用入力信号を形成する限りでは、図２４を参照して既述のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１８００と軌を一にする。
【００２９】
そして、本例のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００では、詳細を後述するように、位相検出器１４０にアキュムレータ１２０からの誤差信号と、ＶＣＯ１１５からのＶＣＯ出力信号とが入力されている点を一つの特徴としている。
【００３０】
次に、図面を参照して、このアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００における、アキュムレータ１２０、フラクショナル分周器１１２、および位相検出器１４０について説明する。
図２は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００に適用されるアキュムレータ１２０を例示するブロック図である。
【００３１】
図２において、アキュムレータ１２０は、分子／分母で表される小数値と、誤差信号とを、加算器１２１を用いて加算する。加算器１２１の次段の飽和処理回路１２２では、加算信号ＡＤＤが１より大か小かを判断し、１より小さければ一方の出力ＥＲ＝ＡＤＤとし、且つ、他方の出力ＣＡ＝０とする出力を発する。一方、加算信号ＡＤＤが１と同じもしくは大きければ、一方の出力ＥＲ＝ＡＤＤ−１とし、且つ、他方の出力ＣＡ＝１とする出力を発する。
【００３２】
飽和処理回路１２２の一方の出力ＥＲはフリップフロップ（ＦＦ）１２３に入力され、他方の出力ＣＡはフリップフロップ（ＦＦ）１２４に入力され、これらフリップフロップ１２３および１２４にはそれぞれクロック信号ＣＬＫが入力される。そして、フリップフロップ１２３は、クロック信号ＣＬＫに同期して飽和処理回路１２２の一方の出力ＥＲを誤差信号として出力する。同様に、フリップフロップ１２４はクロック信号ＣＬＫに同期して飽和処理回路１２３の他方の出力ＣＡをオーバーフロー信号として出力する。
【００３３】
図３は、アキュムレータ１２０への入力信号（分子／分母）が９／４の場合における図２のアキュムレータ１２０の出力を時系列に沿って周期毎に表した図である。即ち、図３には、アキュムレータ１２０が出力する各信号の時間サイクルが列記されている。図３より容易に理解される通り、オーバーフロー信号は、０００１０００１・・と周期的に信号を出力する。これにより、フラクショナル分周器の分周数を２２２３２２２３・・・と切り替えて、入力されたクロックのエッジを９発カウントする間に、４回のクロックエッジを作り出す。これにより９／４の小数分周を実現する。一方で、アキュムレータ１２０から出力されるオーバーフローする以前の累算情報は、誤差信号として、１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・と出力される。上述における誤差信号の値はＶＣＯ１１５の出力信号の周期を該値の単位として表記したものである。
【００３４】
尚、上記誤差信号とは、アキュムレータ１２０における累算処理の結果値と何等かの基準値との差（偏差）ではなく、その値を用いて調整対照となる信号に位相調整を施すための位相調整用の信号であるが、後述するように、当該値は、位相調整の対象たる信号と基準となる参照信号との偏差に対応する。
以上より理解される通り、アキュムレータ１２０は、ＶＣＯ１１５の出力信号の周期を既定の自然数で分割した時間間隔で累算値が漸次変化しながらＶＣＯ１１５の出力周期で循環的に変化する位相調整用の誤差信号を生成して位相検出器１４０に供給すると共に、当該累算値が既定の飽和値に達する毎に図３を参照して説明したオーバーフロー信号を生成し、このオーバーフロー信号をフラクショナル分周器１１２に供給するように構成されている。
【００３５】
図４は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００に適用される位相検出器１４０を例示するブロック図である。
図４の位相検出器１４０は、周波数・位相検出器１４１とフラクショナル位相誤差パルス発生回路１４２とフラクショナル位相誤差除去回路１４３とが図示のように接続されて構成されている。
【００３６】
そして、この位相検出器１４０は、フラクショナル分周器１１２から供給される帰還信号としての分周器出力信号と既定の参照信号との位相差を、前記アキュムレータ１２０から供給される誤差信号およびＶＣＯ１１５の出力信号の値を反映してフラクショナル位相誤差が低減されるように補正して検出するように構成されている。その構成および作用については後に図面を参照して更に詳述する。
【００３７】
フラクショナル位相誤差パルス発生回路１４２は、フラクショナル分周器１１２からの分周器出力信号とＶＣＯ１１５からのＶＣＯ出力信号、およびアキュムレータ１２０からの誤差信号とを基に、周波数・位相検出器１４１への帰還信号と、フラクショナル位相誤差除去回路１４３に供給するフラクショナル位相誤差に比例した位相誤差パルス信号を生成する。
【００３８】
また、周波数・位相検出器１４１では、既定の参照信号とフラクショナル位相誤差パルス発生回路１４２からの帰還信号との両信号について、それらの周波数と位相が比較され、比較結果としての差分に応じたＵＰＸ信号とＤＮＸ信号とが生成される。このＵＰＸ信号とＤＮＸ信号との間にはフラクショナル位相誤差が含まれる。
更に、フラクショナル位相誤差除去回路１４３では、フラクショナル位相誤差パルス発生回路１４２からの位相誤差パルス信号に基づいて、周波数・位相検出器１４１からのフラクショナル位相誤差をもつＵＰＸ信号およびＤＮＸ信号のパルス幅を制御することによってフラクショナル位相誤差を低減したＵＰ信号およびＤＮ信号を得る。そして、該得たＵＰ信号およびＤＮ信号をチャージポンプ１１３（図１）に供給する。
【００３９】
次に、図５を参照して、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００の位相検出器１４０について更に説明する。
図５は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００の位相検出器１４０として、図４を参照して既述の位相検出器１４０を適用し、小数分周の設定を９／４とした場合の位相検出器１４０の入出力に関する各信号を表すタイミングチャートである。
【００４０】
図５を参照して理解されるとおり、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００では、参照信号と帰還信号との間に周期的な位相の誤差（フラクショナル位相誤差）が生じ、周波数・位相検出器１４１からの２つの出力のうちＤＮＸ信号のみにパルス信号が出力される。これがＬＰＦ１１４に伝播することでフラクショナルスプリアスの原因となる。
【００４１】
図５を既述の図３と対照して容易に理解されるとおり、アキュムレータ１２０の誤差信号がフラクショナル位相誤差情報となる。即ち、ＶＣＯ１１５の出力周期を単位としたときフラクショナル位相誤差は１／４、２／４、３／４、０、１／４、２／４、３／４、０・・・となる。アキュムレータ１２０からの誤差信号がフラクショナル位相誤差情報をもつことを利用して、フラクショナル位相誤差パルス発生回路１４２では既述のようにフラクショナル位相誤差に比例した位相誤差パルス信号を生成する。
【００４２】
フラクショナル位相誤差除去回路１４３は、ＵＰＸ信号とＤＮＸ信号との両者に対して前記位相誤差パルス信号を論理加算したものをＵＰ信号とＤＮ信号としてチャージポンプ１１３へ出力する方法と、ＵＰＸ信号とＤＮＸ信号との両者から前記位相誤差パルス信号を論理的に減算したものをＵＰ信号とＤＮ信号としてチャージポンプ１１３へ出力する方法とがある。
【００４３】
前述の論理和をとる方式では、当該フラクショナルＮ−ＰＬＬシンセサイザ１００がロックした状態において、フラクショナル位相誤差に対してチャージポンプ１１３に出力されるＵＰ信号とＤＮ信号のパルス幅が同一となる（図５のＵＰ信号(1)とＤＮ信号(1)参照）ため、ロック状態ではチャージポンプ１１３からＬＰＦ１１４に電荷を出力せず、ＶＣＯ１１５の入力電圧が周期的に変動することがない。
【００４４】
また、後述の論理的に減算する方式では、当該フラクショナルＮ−ＰＬＬシンセサイザ１００がロックした状態においてチャージポンプ１１３に出力されるＵＰ信号とＤＮ信号のいずれにもフラクショナル位相誤差が含まれなくなる（図５のＵＰ信号(2)とＤＮ信号(2)参照）ため、この場合も同様に、ロック状態ではチャージポンプ１１３からＬＰＦ１１４に電荷を出力せず、ＶＣＯ１１５の入力電圧が周期的に変動することがない。
【００４５】
以上より、図２４を参照して既述の従来のアキュムレータ型フラクショナルＮ−ＰＬＬにおける課題であったフラクショナルスプリアスを大幅に低減することができる。
このため、本実施の形態におけるアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナルスプリアスを生じさせるチャージポンプからの周期的な電荷出力を、新たに保有する別のチャージポンプの出力によってキャンセルするといった別の手法との比較においても、本実施の形態は別のチャージポンプ回路が不要であることから、２つのチャージポンプ間の電流量や動作タイミングの整合性の問題が生じないためにフラクショナルスプリアスの低減効果がより顕著である。
【００４６】
また、図１の実施形態では、図２３を参照して既述のデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザとの比較においては、フラクショナルスプリアス自体の低減をはかっている点が特徴的である。従って、デルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは必要であったＬＰＦのカットオフ周波数の低帯域化が不要となるため、ＬＰＦやＶＣＯを構成する要素から生じた低周波のノイズ成分を効率よく除去することが可能であり、当該フラクショナルＮ−ＰＬＬシンセサイザとしての出力信号の性能（ジッタ）を向上させることが可能である。
【００４７】
更に、一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザでは、フラクショナル分周をする際の分母の値を固定値にする必要があり、周波数誤差を伴わずに任意の周波数を作り出すことができないという問題があった。これに対し、本実施の形態では、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの方式を採ることを特徴としており、そのため周波数誤差を伴わずに任意の周波数を作り出すことができるという優れた特徴をも併せ持つ。
【００４８】
図６は、図４の位相検出器１４０に適用されるフラクショナル位相誤差パルス発生回路１４２の一例を表すブロック図である。
図６のフラクショナル位相誤差パルス発生回路１４２は、遅延回路１４４と位相シフト回路１４５と位相差検出回路１４６とが図示のように接続されて構成されている。遅延回路１４４では、入力された分周器出力信号は帰還信号に対してある遅延量を持った遅延信号となって出力される。帰還信号と遅延信号との位相差は、一定値であることが望ましい。フラクショナル分周器１１２によって、ＶＣＯ１１５の出力信号がＮ分周もしくはＮ＋１分周されるので、帰還信号と遅延信号との位相差は、既述の図５におけるように最大でもＶＣＯ１１５の発振周期を超えることはない。しかしながら、遅延信号と参照信号の位相差が、ＶＣＯ１１５の発振周期と同一であることはより望ましい。
【００４９】
尚、上述のフラクショナル分周器１１２は、Ｎ分周もしくはＮ+１分周を行なうデュアルモジュラス周波数分周器の例であるが、この例によらず、Ｎ分周とＮ＋２分周等種々の仕様を採ることができる。Ｎ分周とＮ＋２分周の仕様とする場合は、遅延信号と参照信号の位相差はＶＣＯ１１５の発振周期の２倍と同一であることがより望ましい。
【００５０】
図６のフラクショナル位相誤差パルス発生回路１４２における上述の遅延回路１４４の次段に設けられた位相シフト回路１４５では、遅延回路１４４の出力である遅延信号、帰還信号、および、アキュムレータ１２０から供給される誤差信号に基づいて、出力信号たる位相調整信号を生成する。
図６のフラクショナル位相誤差パルス発生回路１４２における上述の遅延回路１４４および位相シフト回路１４５の次段に設けられた位相差検出回路１４６では、その両入力である帰還信号と位相調整信号との立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成する。
【００５１】
図７は、図６のフラクショナル位相誤差パルス発生回路１４２に適用される遅延回路１４４を例示する回路図である。
図７の遅延回路１４４により、帰還信号に対してＶＣＯ１１５の発振周期だけ遅延した遅延信号を生成することが可能となる。尚、遅延回路の構成は図７に例示されるものに限定されることはない。
図８は、図６のフラクショナル位相誤差パルス発生回路１４２に適用される位相シフト回路１４５を例示する回路図である。
【００５２】
図８の位相シフト回路１４５は、トランスコンダクタンス値が電流によって可変のトランスコンダクタンスアンプ２個（１４７a、１４７b）とコンパレータ１４８を備えて構成されている。帰還信号と遅延信号は、あらかじめＣＭＬ（カレントモードロジック）の差動信号に変換されている。誤差信号を基に、それぞれのトランスコンダクタンス値をコントロールする。例えば誤差信号が上述の如く１／４の場合、帰還信号側と遅延信号側のトランスコンダクタンス値の比を１：３にすることによって所望の位相シフト量を得ることができる。尚、位相シフト回路１４５の構成は図８に例示したものに限定されることはない。
【００５３】
図９は、図６のフラクショナル位相誤差パルス発生回路１４２に適用される位相差検出回路１４６を例示するブロック図である。図９の位相差検出回路１４６では、図４の位相検出器１４０を構成する周波数・位相検出器１４１ａを適用する。尚、位相差検出回路の構成も図９に例示されたものに限定されることはない。
【００５４】
図１０は、図９の位相差検出回路１４６に適用される周波数・位相検出器１４１ａを例示する回路図である。
図１０の周波数・位相検出器１４１ａでは、２つのフリップフロップとＡＮＤ回路とが図示のように接続されて構成されている。この構成により、その両入力である参照信号と帰還信号との立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成できる。尚、周波数・位相検出器１４１ａの構成も図１０に例示されたものに限定されることはない。
【００５５】
図１１は、図４の位相検出器１４０に適用される周波数・位相検出器１４１を例示する回路図である。
図１１の周波数・位相検出器１４１では、２つのフリップフロップとＡＮＤ回路とが図示のように接続されて構成されている。この構成により、その両入力である参照信号と帰還信号との立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成できる。尚、周波数・位相検出器１４１の構成も図１１に例示されたものに限定されることはない。
【００５６】
図１２は、図４の位相検出器１４０に適用されるフラクショナル位相誤差除去回路１４３の一例を示す回路図である。周波数・位相検出器１４１から出力されるＵＰＸ信号とＤＮＸ信号との両者に対し、フラクショナル位相誤差パルス発生回路１４２からの位相誤差パルス信号を論理加算したものをＵＰ信号とＤＮ信号として出力する。
【００５７】
図１３は、図４の位相検出器１４０に適用されるフラクショナル位相誤差除去回路１４３の他の例を表す回路図である。このフラクショナル位相誤差除去回路１４３では、図１１の周波数・位相検出器１４１から出力されるＵＰＸ信号とＤＮＸ信号との両信号について、それら両信号からフラクショナル位相誤差パルス発生回路１４２より供給される位相誤差パルス信号を論理的にそれぞれ減算してＵＰ信号およびＤＮ信号を得る。尚、フラクショナル位相誤差除去回路１４３の構成は図１２、図１３に例示されたものに限定されることはない。
【００５８】
次に、図６および次の図１４を併せ参照して、フラクショナル位相誤差パルス発生回路１４２について更に説明する。
図１４は、小数分周の設定値が９／４の場合における図６のフラクショナル位相誤差パルス発生回路１４２の入出力に関する各信号を表すタイミングチャートである。
フラクショナル位相誤差パルス発生回路１４２は、遅延回路１４４にてその両入力である分周器出力信号とＶＣＯ出力信号とを基に、周波数・位相検出器１４１への帰還信号と、帰還信号に対してＶＣＯ１１５の発振周期だけ遅延した前記遅延信号とを生成する。
【００５９】
フラクショナル位相誤差パルス発生回路１４２における位相シフト回路１４５では、その両入力である帰還信号と遅延信号との立ち上がりエッジ間を位相シフトすることによって自回路１４５の出力たる位相調整信号を生成する。例えば、アキュムレータ１２０からの誤差信号がＶＣＯ１１５の出力信号の１周期を単位として、その、１／４の場合、帰還信号と遅延信号との立ち上がりエッジ間のちょうど上述の１／４の位置に位相調整信号の立ち上がりエッジを生成する。次のステップで誤差信号が２／４の場合、帰還信号と遅延信号の立ち上がりエッジ間のちょうど真ん中の位置に位相調整信号の立ち上がりエッジを生成する。位相差検出回路１４６では、その両入力である帰還信号と位相調整信号との間の立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成する。
【００６０】
以上より理解されるように、図６に例示したフラクショナル位相誤差パルス発生回路１４２により、周波数・位相検出器１４１の出力であるＵＰＸ信号とＤＮＸ信号との間に現われるフラクショナル位相誤差に相応する位相誤差パルス信号を生成することが可能となる。従って、この位相誤差パルス信号に依拠してフラクショナル位相誤差を補正するための適確な位相調整を行うことができる。
【００６１】
図１５は、図４の位相検出器１４０に適用されるフラクショナル位相誤差パルス発生回路１４２の他の例を表すブロック図である。
図１５のフラクショナル位相誤差パルス発生回路１４２ａは、遅延回路１４４ａと位相差検出回路１４６とが図示のように接続されて構成されている。このフラクショナル位相誤差パルス発生回路１４２ａにおける、既述の図６におけるフラクショナル位相誤差パルス発生回路１４２との相違点は、アキュムレータ１２０からの誤差信号とＶＣＯ１１５の出力周期の１／Ｍ（Mは自然数）の整数倍だけ遅延した複数のＶＣＯ出力信号とが入力されるように構成された遅延回路１４４ａを適用している点と、位相シフト回路１４５がない点である。遅延回路１４４ａでは、アキュムレータ１２０からの誤差信号に基づいて、周波数・位相検出器１４１へ出力する帰還信号に対して、ＶＣＯ１１５の出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延させた遅延信号を生成する。位相差検出回路１４６では、その両入力である帰還信号と遅延信号との立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成する。
【００６２】
図１６は、ＶＣＯ１１５の出力周期の１／８倍の整数倍だけ遅延した８つのＶＣＯ出力信号を得るＶＣＯを例示したブロック図である。図１６の例では、ＶＣＯ１１５が、遅延素子が４段縦続接続された差動リングオシレータを構成している。図１６の構成により、ＶＣＯ１１５の出力周期の１／８倍の整数倍だけ遅延した精度の高い８つのＶＣＯ出力信号ＶＣＯｎ（ｎ＝１〜８）を容易に得ることができる。
【００６３】
図１７は、図１５のフラクショナル位相誤差パルス発生回路１４２に適用される遅延回路１４４ａを例示する回路図である。
図１７の遅延回路１４４ａは、２つのフリップフロップ（ＦＦ）とスイッチとが図示のように接続されて構成され、アキュムレータ１２０からの誤差信号に応じてＶＣＯｎ（ｎ＝２〜８）につながるスイッチのうち一つが選択的にオンとなるように制御可能な構成を採る。
【００６４】
次に、図１６および図１７を併せ参照して、遅延回路１４４ａおよびフラクショナル位相誤差パルス発生回路１４２ａについて説明する。アキュムレータ１２０からの誤差信号によりＶＣＯ２につながるスイッチのみがオンされた場合、帰還信号に対してＶＣＯ１１５の出力周期の１／８倍だけ遅延した遅延信号を得ることができる。同様に、ＶＣＯ３につながるスイッチのみがオンされた場合には、帰還信号に対してＶＣＯ１１５の出力周期の２／８倍遅延した遅延信号を得ることができる。
【００６５】
以上から理解されるように、フラクショナル位相誤差がＶＣＯ１１５の出力周期の１／８倍の整数倍である場合には、アキュムレータ１２０からの誤差信号に応じてＶＣＯｎ（ｎ＝２〜８）につながるスイッチを制御することによって、帰還信号に対して、フラクショナル位相誤差だけ遅延した遅延信号を得ることができる。
次に、位相差検出回路１４６により、その両入力である帰還信号と遅延信号との立ち上がりエッジ間の位相差に応じたパルス幅をもつ位相誤差パルス信号を生成することによって、フラクショナル位相誤差と同じ位相誤差パルス信号を生成することができる。よって、本実施の形態では図６におけるような位相シフト回路１４５が不要であり、少ない素子数の構成でフラクショナル位相誤差パルス発生回路を構成できるという点が一つの特徴である。
【００６６】
以上は、フラクショナル位相誤差がＶＣＯ１１５の出力周期の１／８倍の整数倍の場合で説明したが、フラクショナル位相誤差がＶＣＯ１１５の出力周期の１／８倍の整数倍とならない場合でも、両者が近似した値となるような遅延量を選択すればよい。
その場合は、フラクショナルスプリアスを完全に消去することはできないが、ＶＣＯ１１５の段数を多くして遅延量の刻み幅をある程度細かく設定することによって、実用上十分なフラクショナルスプリアス低減効果を奏し得る。
【００６７】
図１８は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００に適用される位相検出器１４０の他の例を表す回路図である。
図１８の位相検出器１４０ｂは、周波数・位相検出器１４１とフラクショナル位相誤差パルス発生回路１４２ｂとフラクショナル位相誤差除去回路１４３ｂとが図示のように接続されて構成されている。
【００６８】
そして、この位相検出器１４０ｂは、フラクショナル分周器１１２（図１）から供給される帰還信号としての分周器出力信号と既定の参照信号との位相差を、前記アキュムレータ１２０から供給される誤差信号およびＶＣＯ１１５の出力信号の値を反映してフラクショナル位相誤差が低減されるように補正して検出するように構成されている。その構成および作用については後に図面を参照して更に詳述する。
【００６９】
フラクショナル位相誤差パルス発生回路１４２ｂは、フラクショナル分周器１１２からの分周器出力信号とＶＣＯ１１５からのＶＣＯ出力信号、およびアキュムレータ１２０からの誤差信号とを基に、周波数・位相比較器１４１への帰還信号と、フラクショナル位相誤差除去回路１４３ｂに供給するフラクショナル位相誤差に比例した位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）を生成する。
【００７０】
また、周波数・位相検出器１４１では、既定の参照信号とフラクショナル位相誤差パルス発生回路１４２ｂからの帰還信号との両信号について、それらの周波数と位相が比較され、比較結果としての差分に応じたＵＰＸ信号とＤＮＸ信号とが生成される。このＵＰＸ信号とＤＮＸ信号との間にはフラクショナル位相誤差が含まれる。
更に、フラクショナル位相誤差除去回路１４３ｂでは、フラクショナル位相誤差パルス発生回路１４２ｂからの位相誤差パルス信号（ＵＰＣ信号、ＤＮＣ信号）に基づいて、周波数・位相検出器１４１からのフラクショナル位相誤差をもつＵＰＸ信号およびＤＮＸ信号のパルス幅を制御することによってフラクショナル位相誤差を低減したＵＰ信号およびＤＮ信号を得る。そして、該得たＵＰ信号およびＤＮ信号をチャージポンプ１１３（図１）に供給する。
【００７１】
図１９は、図１８の位相検出器１４０ｂに適用されるフラクショナル位相誤差パルス発生回路１４２ｂの他の例を表すブロック図である。
図１９のフラクショナル位相誤差パルス発生回路１４２ｂについて、既述の図６におけるフラクショナル位相誤差パルス発生回路１４２との相違点は、位相差検出回路１４６の出力（位相誤差パルス信号）が２出力となっている点である。
【００７２】
図２０は、図１９のフラクショナル位相誤差パルス発生回路１４２ｂに適用される位相差検出回路１４６ｂを例示するブロック図である。図１９の位相差検出回路１４６ｂでは、図４の位相検出器１４０を構成する周波数・位相検出器１４１を適用し、２出力の両方を利用する。
【００７３】
図２１は、図１８の位相検出器１４０ｂに適用されるフラクショナル位相誤差除去回路１４３ｂの一例を示す回路図である。図２１のフラクショナル位相誤差除去回路１４３ｂは、周波数・位相検出器１４１から出力されるＵＰＸ信号とＤＮＸ信号の間に現れるフラクショナル位相誤差を、フラクショナル位相誤差パルス発生回路１４２ｂからの位相誤差パルス信号（ＵＰＣ信号とＤＮＣ信号）を用いて論理演算により除去したものをＵＰ信号とＤＮ信号として出力する。
尚、フラクショナル位相誤差除去回路１４３の構成は図１２、図１３、図２１に例示されたものに限定されることはない。
【００７４】
図２２は、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００の位相検出器１４０として、図１８を参照して既述の位相検出器１４０ｂを適用し、位相検出器１４０ｂとして、図１９を参照して既述のフラクショナル位相誤差パルス発生回路１４２ｂを適用し、更に図２１を参照して既述のフラクショナル位相誤差除去回路１４３ｂを適用したときの、少数分周の設定を９／４とした場合の位相検出器１４０ｂの入出力に関する各信号を表すタイミングチャートである。
【００７５】
図２２を参照して、図１のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００の位相検出器１４０ｂについて更に説明する。
図２２を参照して理解されるとおり、アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００では、参照信号と帰還信号との間に周期的な位相の誤差（フラクショナル位相誤差）が生じ、周波数・位相検出器１４１からの２つの出力（ＵＰＸ信号とＤＮＸ信号との間にフラクショナル位相誤差が現れる。これがＬＰＦ１１４に伝播することでフラクショナルスプリアスの原因となる。
【００７６】
そこで、図１９を参照して既述のフラクショナル位相誤差パルス発生回路１４２ｂにより、フラクショナル位相誤差に比例したＵＰＣ信号とＤＮＣ信号とを生成し、両信号を用いてＵＰＸ信号とＤＮＸ信号との間に現れるフラクショナル位相誤差を除去し、更に参照信号と、帰還信号（位相調整信号）の間の位相差に応じたＵＰ信号とＤＮ信号とが出力されるように、
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ここで、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号
なる論理演算を実施する。
【００７７】
以上を通して理解されるとおり、図１から図２２を参照して説明した技術は、アキュムレータからの誤差信号に基づいて参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、前記位相検出器を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法の技術思想であると観念することができる。
【００７８】
尚、本発明の範囲は、図示され記載された例示的な実施の形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施の形態をも含む。更に、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
【符号の説明】
【００７９】
１００……………………………アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ
１１２、１７１２、１８１２…フラクショナル分周器
１１３、１７１３、１８１３…チャージポンプ
１１４、１７１４、１８１４…ＬＰＦ
１１５、１７１５、１８１５…ＶＣＯ
１２０、１７２０、１８２０…アキュムレータ
１２１……………………………加算器
１２２……………………………飽和処理回路
１４０、１４０ｂ、１７１１，１８１１…位相検出器
１４１、１４１ａ……………………………周波数・位相検出器
１４２、１４２ａ、１４２ｂ………………フラクショナル位相誤差パルス発生回路
１４３、１４３ｂ……………………………フラクショナル位相誤差除去回路
１４４、１４４ａ………………遅延回路
１４５……………………………位相シフト回路
１４６、１４６ｂ……………………………位相差検出回路
１４７ａ、１４７ｂ……………トランスコンダクタンスアンプ
１４８……………………………コンパレータ
１７００…………………………一般的なデルタシグマ型フラクショナルＮ−ＰＬＬシンセサイザ
１８００…………………………従来のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ
【図１】
2012157234.tif 000003
【図２】
2012157234.tif 000004
【図３】
2012157234.tif 000005
【図４】
2012157234.tif 000006
【図５】
2012157234.tif 000007
【図６】
2012157234.tif 000008
【図７】
2012157234.tif 000009
【図８】
2012157234.tif 000010
【図９】
2012157234.tif 000011
【図１０】
2012157234.tif 000012
【図１１】
2012157234.tif 000013
【図１２】
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【図１３】
2012157234.tif 000015
【図１４】
2012157234.tif 000016
【図１５】
2012157234.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
2012157234.tif 000021
【図２０】
2012157234.tif 000022
【図２１】
2012157234.tif 000023
【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成26年1月23日(2014.1.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＶＣＯと、前記ＶＣＯの出力信号の帰還路に介挿され小数分周数の分周器出力信号を生成するフラクショナル分周器と、前記フラクショナル分周器に対し分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、前記分周器出力信号と既定の参照信号との位相差を検出し該検出した位相差に基づいて前記ＶＣＯへの制御用入力信号を生成する位相検出器とを備えたアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、
前記フラクショナル分周器は、前記オーバーフロー信号によって分周数を周期的に切り替えることにより小数分周数の分周器出力信号を生成し、
前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、
前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号と前記ＶＣＯの出力信号とを用いて補正することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項２】
前記位相検出器は、前記位相差をＵＰ信号およびＤＮ信号として生成し、該生成したＵＰ信号およびＤＮ信号を、前記制御用入力信号を生成するためのチャージポンプに供給することを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項３】
前記位相検出器は、
前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、前記分周器出力信号と前記ＶＣＯの出力信号とに基づいて帰還信号を生成するフラクショナル位相誤差パルス発生回路と、
前記参照信号と前記帰還信号とのエッジ間の位相差を検出し、前記参照信号と前記帰還信号との間の周波数差及び位相差に比例したパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、
前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減した前記ＵＰ信号と前記ＤＮ信号とを生成するフラクショナル位相誤差除去回路と、
を備えることを特徴とする請求項２に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項４】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号と前記位相誤差パルス信号との論理和をとる論理回路を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項５】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を、前記位相誤差パルス信号を用いて除去するＮＯＴ回路とＮＯＲ回路とを含む論理回路を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項６】
前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号であるＵＰＸ信号とＤＮＸ信号との間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号であるＵＰＣ信号とＤＮＣ信号とを用いて、
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ここで、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号なる論理演算を実施することで除去することを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項７】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号と前記ＶＣＯの出力信号とを基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて、前記帰還信号を前記誤差信号を基にした所望の位相シフト量で位相シフトさせた位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項８】
前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号と前記ＶＣＯの出力信号とを基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて、前記帰還信号を前記誤差信号を基にした所望の位相シフト量で位相シフトさせた位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号としてのＵＰＣ信号とＤＮＣ信号とを生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項９】
前記遅延回路は、自己への入力信号を基に、前記帰還信号と前記帰還信号に対して前記ＶＣＯの出力信号の周期だけ遅延させた前記遅延信号を生成することを特徴とする請求項７または８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１０】
前記位相シフト回路は、前記帰還信号と前記遅延信号とが供給され、前記誤差信号に基づいて前記帰還信号に対して位相シフトを施すことによって前記位相調整信号を生成することを特徴とする請求項７または８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１１】
前記フラクショナル位相誤差パルス発生回路は、
前記誤差信号に基づいて、前記分周器出力信号を、前記帰還信号に対して前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延させた遅延信号を生成する遅延回路と、
前記帰還信号と前記遅延信号との位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備えることを特徴とする請求項３に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１２】
前記遅延回路は、前記分周器出力信号と、前記分周器出力信号を前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延した複数の信号とから、前記誤差信号に基づいて１つを選択することを特徴とする請求項８に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１３】
前記誤差信号は、前記オーバーフロー信号の毎回の発生周期内で漸次変化する信号であることを特徴とする請求項１に記載のアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１４】
ＶＣＯと、
前記ＶＣＯの出力信号とオーバーフロー信号とが入力され、分周期出力信号を出力するフラクショナル分周器と、
前記オーバーフロー信号と誤差信号とを出力するアキュムレータと、
前記アキュムレータからの前記誤差信号と前記ＶＣＯの出力信号とに基づいて、参照信号と前記分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ。
【請求項１５】
アキュムレータからの誤差信号とＶＣＯの出力信号とに基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記課題を解決するため、ここに、次に列挙するような技術を提案する。
（１）本発明のある態様によれば、ＶＣＯと、前記ＶＣＯの出力信号の帰還路に介挿され小数分周数の分周器出力信号を生成するフラクショナル分周器と、前記フラクショナル分周器に対し分周数を周期的に切り替えるためのオーバーフロー信号を供給するアキュムレータと、前記分周器出力信号と既定の参照信号との位相差を検出し該検出した位相差に基づいて前記ＶＣＯへの制御用入力信号を生成する位相検出器とを備えたアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザであって、前記フラクショナル分周器は、前記オーバーフロー信号によって分周数を周期的に切り替えることにより小数分周数の分周器出力信号を生成し、前記アキュムレータは、フラクショナル位相誤差情報をもつ誤差信号を生成し、前記位相検出器は、前記分周器出力信号と前記参照信号との位相差を、前記誤差信号と前記ＶＣＯの出力信号とを用いて補正することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザが提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
（３）前記位相検出器は、
前記分周器出力信号と前記誤差信号とに基づいて、フラクショナル位相誤差に比例したパルス幅をもつ位相誤差パルス信号を生成すると共に、前記分周器出力信号と前記ＶＣＯの出力信号とに基づいて帰還信号を生成するフラクショナル位相誤差パルス発生回路と、前記参照信号と前記帰還信号とのエッジ間の位相差を検出し、前記参照信号と前記帰還信号との間の周波数差及び位相差に比例したパルス幅をもつ周波数・位相検出出力信号を生成する周波数・位相検出器と、前記位相誤差パルス信号に基づいて前記周波数・位相検出出力信号に含まれるフラクショナル位相誤差を低減した前記ＵＰ信号と前記ＤＮ信号とを生成するフラクショナル位相誤差除去回路と、
を備え得る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
（６）前記フラクショナル位相誤差除去回路は、前記周波数・位相検出出力信号であるＵＰＸ信号とＤＮＸ信号との間に現われるフラクショナル位相誤差を、前記位相誤差パルス信号であるＵＰＣ信号とＤＮＣ信号とを用いて、
ＵＰ信号＝ＵＰＸ信号＋（ＤＮＸ＿Ｎ信号・ＤＮＣ信号）
ＤＮ信号＝ＵＰＣ信号＋（ＤＮＣ＿Ｎ信号・ＤＮＸ信号）
ここで、ＤＮＸ＿Ｎ信号＝ＤＮＸ信号の反転信号、ＤＮＣ＿Ｎ信号＝ＤＮＣ信号の反転信号なる論理演算を実施することで除去し得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
（７）前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号と前記ＶＣＯの出力信号とを基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて、前記帰還信号を前記誤差信号を基にした所望の位相シフト量で位相シフトさせた位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備え得る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
（８）前記フラクショナル位相誤差パルス発生回路は、
前記分周器出力信号と前記ＶＣＯの出力信号とを基に、前記帰還信号と前記帰還信号に対して既定の時間遅延を与えた遅延信号とを生成する遅延回路と、
前記帰還信号、前記遅延信号、および、前記誤差信号に基づいて、前記帰還信号を前記誤差信号を基にした所望の位相シフト量で位相シフトさせた位相調整信号を生成する位相シフト回路と、
前記帰還信号と前記位相調整信号との間の位相差に比例したパルス幅をもつ前記位相誤差パルス信号としてのＵＰＣ信号とＤＮＣ信号とを生成する位相差検出回路と、
を備え得る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
（９）前記遅延回路は、自己への入力信号を基に、前記帰還信号と前記帰還信号に対して前記ＶＣＯの出力信号の周期だけ遅延させた前記遅延信号を生成し得る。
（１０）前記位相シフト回路は、前記帰還信号と前記遅延信号とが供給され、前記誤差信号に基づいて前記帰還信号に対して位相シフトを施すことによって前記位相調整信号を生成し得る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
（１１）前記フラクショナル位相誤差パルス発生回路は、
前記誤差信号に基づいて、前記分周器出力信号を、前記帰還信号に対して前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延させた遅延信号を生成する遅延回路と、
前記帰還信号と前記遅延信号との位相差に比例したパルス幅をもつ前記位相誤差パルス信号を生成する位相差検出回路と、
を備え得る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
（１２）前記遅延回路は、前記分周器出力信号と、前記分周器出力信号を前記ＶＣＯの出力周期の１／Ｍ（Ｍは自然数）の整数倍だけ遅延した複数の信号とから、前記誤差信号に基づいて１つを選択し得る。
（１３）前記誤差信号は、前記オーバーフロー信号の毎回の発生周期内で漸次変化する信号であり得る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（１４）本発明の他の態様によれば、ＶＣＯと、
前記ＶＣＯの出力信号とオーバーフロー信号とが入力され、分周期出力信号を出力するフラクショナル分周器と、
前記オーバーフロー信号と誤差信号とを出力するアキュムレータと、
前記アキュムレータからの前記誤差信号と前記ＶＣＯの出力信号とに基づいて、参照信号と前記分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成する位相検出器と、
を備えることを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザが提供される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（１５）本発明のさらに他の態様によれば、アキュムレータからの誤差信号とＶＣＯの出力信号とに基づいて、参照信号と分周器出力信号との間に現れるフラクショナル位相誤差を低減したＵＰ信号とＤＮ信号とを生成するように、位相検出器を制御することを特徴とするアキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザの制御方法が提供される。
【国際調査報告】
2012157234.tif 000027
2012157234.tif 000028
2012157234.tif 000029