(57)【要約】半導体積層基板は、基板と、基板と異なる熱膨張係数をもち、基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板である。各領域の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸第１の軸と第２の軸に沿って異なる熱膨張係数をもつ。当該半導体層の反り量が最大となる点を通り第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とする。また、当該半導体層の反り量が最大となる点を通り第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する。【数１】2012144212.tif 000036
2012144212.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板と異なる熱膨張係数をもち、前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数１】
2012144212.tif 000029
【請求項２】
基板と、
前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数１】
2012144212.tif 000030
【請求項３】
前記応力は歪み応力を含む、請求項２に記載の半導体積層基板。
【請求項４】
前記Ｄ１と前記Ｄ２は異なり、前記ρ１とρ２は異なる、請求項１から３の何れか１項に記載の半導体積層基板。
【請求項５】
前記Ｄ１とＤ２の比Ｄ１／Ｄ２は、式３に基づいて規定される、請求項１から４の何れか１項に記載の半導体積層基板。
【数３】
2012144212.tif 000031
【請求項６】
前記Ｄ１が、式４に基づいて、前記ρ１と、前記半導体層の最大反り量Ｈｍａｘにより規定される、請求項１から５の何れか１項に記載の半導体積層基板。
【数４】
2012144212.tif 000032
【請求項７】
前記Ｄ２が、式５に基づいて、前記ρ２と、前記半導体層の最大反り量Ｈｍａｘにより規定される、請求項１から６の何れか１項に記載の半導体積層基板。
【数５】
2012144212.tif 000033
【請求項８】
前記半導体層の中心が、前記最大反り量Ｈｍａｘを有する請求項６または７に記載の半導体積層基板。
【請求項９】
前記基板がサファイア基板である、請求項１から８の何れか１項に記載の半導体積層基板。
【請求項１０】
前記基板の上面がｍ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から９の何れか１項に記載の半導体積層基板。
【請求項１１】
前記基板の上面がａ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から１０の何れか１項に記載の半導体積層基板。
【請求項１２】
前記半導体層の成長面がｍ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から１１の何れか１項に記載の半導体積層基板。
【請求項１３】
前記半導体層はＧａＮ系半導体層である、請求項１から１２の何れか１項に記載の半導体積層基板。
【請求項１４】
前記半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなる、請求項１から１３の何れか１項に記載の半導体積層基板。
【請求項１５】
前記Ｄ１および前記Ｄ２が０．５ｃｍ以上３ｃｍ以下である、請求項１から１４の何れか１項に記載の半導体積層基板。
【請求項１６】
前記Ｄ１および前記Ｄ２が２．８ｃｍ以上１２．５ｃｍ以下である、請求項１から１５の何れか１項に記載の半導体積層基板。
【請求項１７】
前記半導体層の上面から見た形状が、前記第１の軸と略平行な方向に２つの辺を有し、前記第２の軸と略平行な方向に２つの辺を有する略四角形である、請求項１から１６の何れか１項に記載の半導体積層基板。
【請求項１８】
請求項１から１７の何れか１項に記載の半導体積層基板の前記半導体層を用いて、複数の半導体素子または半導体回路素子を作製し、前記半導体素子または前記半導体回路素子を分割して作製される、半導体チップ。
【請求項１９】
基板と、前記基板と異なる熱膨張係数を持つ複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体積層基板の製造方法は、
前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、
半導体積層基板の製造方法。
【数２】
2012144212.tif 000034
【請求項２０】
基板と、複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体積層基板の製造方法は、
前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、
半導体積層基板の製造方法。
【数２】
2012144212.tif 000035
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と異なる熱膨張係数をもつ複数の半導体積層構造を備えた半導体積層基板、半導体チップおよび半導体積層基板の製造方法に関する。
【背景技術】
【０００２】
Ｖ族元素として窒素（Ｎ）を有する窒化物半導体は、そのバンドギャップの大きさから、短波長発光素子の材料として有望視されている。そのなかでも、窒化ガリウム系化合物半導体（ＧａＮ系半導体）の研究は盛んに行われ、青色発光ダイオード（ＬＥＤ）、緑色ＬＥＤ、ならびに、ＧａＮ系半導体を材料とする半導体レーザも実用化されている（例えば、特許文献１、２参照）。【０００３】
ＧａＮ系半導体は、ウルツ鉱型結晶構造を有している。図１は、ＧａＮの単位格子を模式的に示している。ＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、ｚ≧０）半導体の結晶では、図１に示すＧａの一部がＡｌおよび／またはＩｎに置換され得る。図２は、ウルツ鉱型結晶構造の面を４指数表記（六方晶指数）で表すために一般的に用いられている４つの基本ベクトルａ１、ａ２、ａ３、ｃを示している。基本ベクトルｃは、［０００１］方向に延びており、この方向は「ｃ軸」と呼ばれる。ｃ軸に垂直な面（ｐｌａｎｅ）は「ｃ面」または「（０００１）面」と呼ばれている。なお、「ｃ軸」および「ｃ面」は、それぞれ、「Ｃ軸」および「Ｃ面」と表記される場合もある。【０００４】
ウルツ鉱型結晶構造には、図３Ａ〜図３Ｄに示すように、ｃ面以外にも代表的な結晶面方位が存在する。図３Ａは（０００１）面、図３Ｂは（１０−１０）面、図３Ｃは（１１−２０）面、図３Ｄは（１０−１２）面を示している。ここで、ミラー指数を表すカッコ内の数字の左に付された「−」は、「バー」を意味する。（０００１）面、（１０−１０）面、（１１−２０）面、および（１０−１２）面は、それぞれ、ｃ面、ｍ面、ａ面、およびｒ面である。ｍ面およびａ面はｃ軸（基本ベクトルｃ）に平行な「非極性面」であるが、ｒ面は「半極性面」である。【０００５】
長年、ＧａＮ系半導体を利用した発光素子および電子素子は、「ｃ面成長（ｃ−ｐｌａｎｅ  ｇｒｏｗｔｈ）」によって作製されてきた。本明細書において、「Ｘ面成長」とは、六方晶ウルツ鉱構造のＸ面（Ｘ＝ｃ、ｍ、ａ、ｒなど）に垂直な方向にエピタキシャル成長が生じることを意味するものとする。Ｘ面成長において、Ｘ面を「成長面」と称する場合がある。また、Ｘ面成長によって形成された半導体の層を「Ｘ面半導体層」と称する場合もある。【０００６】
ｃ面成長によって形成された半導体積層構造を用いて発光素子または電子素子を製造すると、ｃ面が極性面であるため、ｃ面に垂直な方向（ｃ軸方向）に強い内部分極が生じる。分極が生じる理由は、ｃ面において、Ｇａ原子とＮ原子の位置がｃ軸方向にずれているからである。【０００７】
例えば発光素子の場合、このような分極が発光部に生じると、キャリアの量子閉じ込めシュタルク効果が発生する。この効果により、発光部内におけるキャリアの発光再結合確率が下がるため、発光効率が低下してしまう。【０００８】
このため、近年、ｍ面やａ面などの非極性面、またはｒ面などの半極性面上にＧａＮ系半導体を成長させることが活発に研究されている（例えば、特許文献３、４、５参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−３０８４６２号公報
【特許文献２】特開２００３−３３２６９７号公報
【特許文献３】特開２００３−６３８９７号公報
【特許文献４】米国特許公開２００９−００８５０５５号公報
【特許文献５】特許第２９５４７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の技術では、コストの低減が求められていた。【００１１】
本発明は、上記に鑑みてなされたものであり、コストを低減することを主な目的とする。
【課題を解決するための手段】
【００１２】
本開示の実施形態において、半導体積層基板は、基板と、基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板である。各領域の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数または応力をもつ。当該半導体層の反り量が最大となる点を通り第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とする。また、当該半導体層の反り量が最大となる点を通り第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する。【００１３】
【数１】
2012144212.tif 000003
【００１４】
本開示の他の実施形態において、半導体チップは、半導体積層基板の半導体層を用いて、複数の半導体素子または半導体回路素子を作製し、半導体素子または半導体回路素子を分割して作製される。【００１５】
本開示の他の実施形態において、半導体積層基板の製造方法は、基板と、複数の半導体層とを備えた半導体積層基板の製造方法である。この製造方法は、基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、複数の開口部に複数の半導体層を形成する工程（Ｂ）と、を含む。工程（Ａ）では、各開口部の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数または応力をもつ。また、第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する。【００１６】
【数２】
2012144212.tif 000004
【発明の効果】
【００１７】
本開示の実施形態によれば、コストを削減することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、ＧａＮの単位格子を模式的に示す図である。
【図２】図２は、ウルツ鉱型結晶構造の面を４指数表記（六方晶指数）で表すために一般的に用いられている４つの基本ベクトルａ１、ａ２、ａ３、ｃを示す図である。
【図３Ａ】図３Ａはウルツ鉱型結晶構造の（０００１）面を示す図である。
【図３Ｂ】図３Ｂはウルツ鉱型結晶構造の（１０−１０）面を示す図である。
【図３Ｃ】図３Ｃはウルツ鉱型結晶構造の（１１−２０）面を示す図である。
【図３Ｄ】図３Ｄはウルツ鉱型結晶構造の（１０−１２）面を示す図である。
【図４Ａ】図４Ａは、半導体積層基板を示す断面図である。
【図４Ｂ】図４Ｂは、図４Ａに示す半導体積層基板上に、発光ダイオード素子が作製された積層構造を示す断面図である。
【図４Ｃ】図４Ｃは、図４Ｂに示す発光ダイオードが作製された半導体積層基板が加工されて半導体チップが作製された積層構造を示す断面図である。
【図５】図５は、半導体積層基板を示す断面図である。
【図６Ａ】図６Ａは、半導体素子を作製する工程のうち、半導体積層基板を作製する工程を示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａの半導体積層基板の主面側の表面を示す図である。
【図６Ｃ】図６Ｃは、半導体層を作製する工程を示す断面図である。
【図６Ｄ】図６Ｄは、半導体素子が作製された半導体ウェハを示す断面図である。
【図７Ａ】図７Ａは、基板全面に半導体層を形成したときの、半導体積層基板の断面図である。
【図７Ｂ】図７Ｂは、基板に半導体層を選択的に成長したときの、半導体積層基板の断面図である。
【図８Ａ】図８Ａは、半導体積層基板の主面側の表面を示す図である。
【図８Ｂ】図８Ｂは、基板表面の半導体層部分の形状を示した概略図で、斜め上面から見た図である。
【図８Ｃ】図８Ｃは、基板表面の半導体層部分の形状を示した概略図で、斜め上面から見た図である。
【図９Ａ】図９Ａは、ｍ面サファイア基板上にｍ面ＧａＮ半導体層を結晶成長したときの、結晶軸の方向を示す図である。
【図９Ｂ】図９Ｂは、ａ面サファイア基板上にｍ面ＧａＮ半導体層を結晶成長したときの、結晶軸の方向を示す図である。
【図１０Ａ】図１０Ａは、本発明による実施の形態１の半導体積層基板の主面側の表面を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの１０Ｂ−１０Ｂに沿った断面図である。
【図１０Ｃ】図１０Ｃは、図１０Ａの１０Ｃ−１０Ｃに沿った断面図である。
【図１１Ａ】図１１Ａは、本発明による実施の形態１の半導体層の主面側の表面を示す図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの１１Ｂ−１１Ｂに沿った断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ａの１１Ｃ−１１Ｃに沿った断面図である。
【図１２Ａ】図１２Ａは、本発明による実施の形態１の半導体積層基板の製造方法を示す図である。
【図１２Ｂ】図１２Ｂは、本発明による実施の形態１の半導体積層基板の製造方法を示す図である。
【図１２Ｃ】図１２Ｃは、本発明による実施の形態１の半導体積層基板の製造方法を示す図である。
【図１２Ｄ】図１２Ｄは、本発明による実施の形態１の半導体積層基板の製造方法を示す図である。
【図１３Ａ】図１３Ａは、本発明による実施の形態１の半導体積層基板の変形例を示す主面側の表面を示す図である。
【図１３Ｂ】図１３Ｂは、本発明による実施の形態１の半導体積層基板の変形例を示す主面側の表面を示す図である。
【図１３Ｃ】図１３Ｃは、本発明による実施の形態１の半導体積層基板の変形例を示す主面側の表面を示す図である。
【図１３Ｄ】図１３Ｄは、本発明による実施の形態１の半導体積層基板の変形例を示す主面側の表面を示す図である。
【図１３Ｅ】図１３Ｅは、本発明による実施の形態１の半導体積層基板の変形例を示す主面側の表面を示す図である。
【図１４Ａ】図１４Ａは、本発明による実施の形態３の半導体ウェハの主面側の表面を示す図である。
【図１４Ｂ】図１４Ｂは、図１４Ａの半導体領域１６の主面側の表面を示す図である。
【図１５Ａ】図１５Ａは、図１４Ｂの１５Ａ−１５Ａに沿った断面の一部を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明による実施の形態３の半導体チップの断面図である。
【発明を実施するための形態】
【００１９】
本開示の実施形態において、半導体積層基板は、基板と、基板と異なる熱膨張係数をもち、基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板である。各領域の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもつ。当該半導体層の反り量が最大となる点を通り第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とする。また、当該半導体層の反り量が最大となる点を通り第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する。
【００２０】
【数１】
2012144212.tif 000005
【００２１】
ある実施形態において、半導体積層基板は、基板と、基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板である。各領域の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って基板との間に発生する応力が異なる。当該半導体層の反り量が最大となる点を通り第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する。
【００２２】
【数１】
2012144212.tif 000006
【００２３】
ある実施形態において、応力は歪み応力を含む。
【００２４】
ある実施形態において、半導体積層基板は、Ｄ１とＤ２は異なり、ρ１とρ２は異なる。
【００２５】
ある実施形態において、半導体積層基板は、Ｄ１とＤ２の比Ｄ１／Ｄ２は、式３に基づいて規定される。
【００２６】
【数３】
2012144212.tif 000007
【００２７】
ある実施形態において、半導体積層基板は、Ｄ１が、式４に基づいて、ρ１と、半導体層の最大反り量Ｈｍａｘにより規定される。
【００２８】
【数４】
2012144212.tif 000008
【００２９】
ある実施形態において、半導体積層基板は、Ｄ２が、式５に基づいて、ρ２と、半導体層の最大反り量Ｈｍａｘにより規定される。
【００３０】
【数５】
2012144212.tif 000009
【００３１】
ある実施形態において、半導体積層基板は、半導体層の中心が、最大反り量Ｈｍａｘを有する。
【００３２】
ある実施形態において、半導体積層基板は、基板がサファイア基板である。
【００３３】
ある実施形態において、半導体積層基板は、基板の上面がｍ面であり、第１の軸がａ軸であり、第２の軸がｃ軸である。
【００３４】
ある実施形態において、半導体積層基板は、基板の上面がａ面であり、第１の軸がａ軸であり、第２の軸がｃ軸である。
【００３５】
ある実施形態において、半導体積層基板は、半導体層の成長面がｍ面であり、第１の軸がａ軸であり、第２の軸がｃ軸である。
【００３６】
ある実施形態において、半導体積層基板は、半導体層はＧａＮ系半導体層である。
【００３７】
ある実施形態において、半導体積層基板は、半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなる。
【００３８】
ある実施形態において、半導体積層基板は、Ｄ１およびＤ２が０．５ｃｍ以上３ｃｍ以下である。
【００３９】
ある実施形態において、半導体積層基板は、Ｄ１およびＤ２が２．８ｃｍ以上１２．５ｃｍ以下である。
【００４０】
ある実施形態において、半導体積層基板は、半導体層の上面から見た形状が、第１の軸と略平行な方向に２つの辺を有し、第２の軸と略平行な方向に２つの辺を有する略四角形である。
【００４１】
ある実施形態において、半導体チップは、半導体積層基板の半導体層を用いて、複数の半導体素子または半導体回路素子を作製し、半導体素子または半導体回路素子を分割して作製される。
【００４２】
本開示の実施形態において、半導体積層基板の製造方法は、基板と、基板と異なる熱膨張係数を持つ複数の半導体層とを備えた半導体積層基板の製造方法である。半導体積層基板の製造方法は、基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、複数の開口部に複数の半導体層を形成する工程（Ｂ）と、を含む。工程（Ａ）では、各開口部の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもつ。また、第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する。
【００４３】
【数２】
2012144212.tif 000010
【００４４】
本開示の実施形態において、半導体積層基板の製造方法は、基板と、複数の半導体層とを備えた半導体積層基板の製造方法である。半導体積層基板の製造方法は、基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、複数の開口部に複数の半導体層を形成する工程（Ｂ）と、を含む。工程（Ａ）では、各開口部の半導体層は、非極性面または半極性面である成長面を有し、基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って基板との間に発生する応力が異なる。第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式５を満足するようにマスクを形成する。
【００４５】
以下、ＧａＮ半導体を中心に説明するが、他のＧａＮ系半導体、窒化物半導体等の半導体についても同様のことがいえる。
【００４６】
半導体の非極性面を成長面として選択できれば、発光部の層厚方向（結晶成長方向）に分極が発生しないため、量子閉じ込めシュタルク効果も生じず、潜在的に高効率の発光素子を作製できる。半極性面を成長面に選択した場合でも、量子閉じ込めシュタルク効果の寄与を大幅に軽減できる。
【００４７】
また、電子素子においても同様で、ｃ面成長による半導体積層構造のチャネルには、結晶成長方向に分極が生じるため、ゲート電圧が印加されない状態でも、２次元電子ガス層が発生し、ノーマリーオンで動作するトランジスタとなる。しかし、非極性面や半極性面を用いて高電子移動度トランジスタを作製すると、チャネル部分に分極によるピエゾ電界が発生しないので、ゲート電圧が印加されない状態における２次元電子ガス層の発生が抑制され、ノーマリーオフ動作が可能な高電子移動度トランジスタを作製することができる。電子移動度についても、改善が期待できる。
【００４８】
このような非極性面や半極性面の半導体素子は、ｍ面ＧａＮなどの非極性や半極性のＧａＮ基板上に非極性面や半極性面のＧａＮ半導体層構造をエピタキシャル成長して作製するものと、サファイア基板やＳｉ基板などの異種基板上に非極性面や半極性面のＧａＮ半導体層構造をヘテロエピタキシャル成長して作製するものがある。異種基板上の結晶成長では、ｍ面サファイア基板上のｍ面ＧａＮ半導体層構造や、ａ面サファイア基板上のｍ面ＧａＮ半導体層構造などに関して、良好な結晶性が得られる。
【００４９】
通常、ＧａＮ基板は高価で、大口径の基板を用意することが困難なことから、サファイア基板やＳｉ基板などの安価で大口径化が可能な基板上にＧａＮ半導体層構造を作製することが望まれる。大口径化すると、コストが下がるので、ＧａＮ半導体素子の製造において、大口径異種基板上にＧａＮ半導体層構造を形成した半導体積層基板が有効である。
【００５０】
図４Ａ、図４Ｂ、図４Ｃに、異種半導体積層基板とその半導体積層基板上に発光ダイオード素子を形成して、半導体チップを作製した半導体積層基板を示す。
【００５１】
図４Ａは半導体積層基板を示す断面図、図４Ｂは、図４Ａに示す半導体積層基板上に、発光ダイオード素子が作製された積層構造を示す断面図、図４Ｃは図４Ｂに示す発光ダイオードが作製された半導体積層基板が加工されて半導体チップが作製された積層構造を示す断面図を示す。
【００５２】
図４Ａ、図４Ｂ、図４Ｃに示す断面図では、例えばｍ面サファイア基板からなる基板１上に、例えばｍ面ＧａＮからなるバッファ層２が積層された半導体積層基板３が用意される。その主面の上に、ＧａＮから形成されるｎ型導電層４、ＩｎＧａＮおよびＧａＮから形成される量子井戸からなる活性層５、ならびにＧａＮから形成されるｐ型導電層６が積層された半導体積層構造７が形成されている。半導体積層構造７はｍ面成長された積層構造である。ｐ型導電層６の上にｐ型アノード電極層８が形成され、ｐ型導電層６、活性層５、およびｎ型導電層４の一部が除去されて露出したｎ型導電層４の主面の上にｎ型カソード電極層９が形成されている。図４Ｂの半導体ウェハ１０には、半導体素子１１が形成されている領域と、スクライブライン１２が形成されている領域がある。スクライブライン１２の領域をダイシング加工することで半導体ウェハを分割し、図４Ｃの半導体チップ１３が作製される。
【００５３】
図４Ａ、図４Ｂ、図４Ｃに記載の半導体積層基板、半導体ウェハ、および半導体チップは、簡略化して平坦な形状で図示しているが、実際には反りが発生する。これは、基板とその上に積層される半導体層の材料の違いによって発生する歪応力や熱応力などが原因で、例えば、熱膨張係数の差が原因で、半導体層を高温で結晶成長した後、常温に戻すと、各層に応力が生じて、反りが発生する。図５は、半導体積層基板を示す断面図であり、異種材料からなる基板１上に半導体層１５を積層してできた、半導体積層基板３が反ったときの状態を示す。例えば、ｃ面サファイア基板上にｃ面ＧａＮ半導体層を結晶成長したものである。基板１の厚さｔｓｕｂと半導体層１５の厚さｔｆｉｌｍが反り量Ｈや曲率半径ρに深く関係していることが分かっている（例えば、特許文献３参照）。ここで、半導体層１５は、バッファ層２もしくは、バッファ層２と半導体積層構造７を合わせた層である。
【００５４】
異種基板上に半導体素子を作成する方法が最も一般的な方法である。それをさらに進歩させた半導体素子の作製方法を、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄに示す。図６Ａ、図６Ｂに示すように、基板１上に例えばＳｉＯ２膜からなるマスク１４によるパターンを作製し、選択的にバッファ層２を結晶成長して半導体積層基板３を作製する。図６Ｃに示すように、バッファ層２上にさらに選択的に結晶成長して半導体層１５を作製し、図６Ｄに示すように、その半導体層１５を用いて半導体素子１１を作製する。この構成を用いると、基板の熱膨張係数と積層される半導体層の熱膨張係数の差に起因する基板の反りによる、半導体層のクラックを減らすことができるとされている（例えば、特許文献４、５参照）。
【００５５】
しかしながら、図４Ａ、図４Ｂ、図４Ｃに記載した半導体積層基板では、基板の大口径化に従って熱膨張係数の差に起因する反り量が増大し、その後の工程において加工が困難になるという課題があった。特に、サファイア基板は硬く、加工が難しいので、厚くすることで反りを低減する対策も、十分とはいえなかった。
【００５６】
一般に、基板の反り量が大きくなると、露光工程において、反り量が焦点深度の限界を超えるので、レジストパターンのパターン崩れの問題が発生する。すると、広範囲な領域で焦点を合わせることが困難になり、一回の露光面積を小さくして、分割して露光することになるので、スループットが悪くなる。一般的な２インチサファイア基板にＧａＮ半導体層を結晶成長したウェハの反り量は３０μｍ程度であり、一般的なステッパーを用いて１μｍ程度の線幅のパターンを形成するための焦点深度はプラスマイナス１μｍ以下である。４インチ、６インチと大口径化した場合、基板の厚さが１ｍｍ前後とすると、反り量は２００μｍ近くなるため、大口径化における基板の反り量の課題が大きくなることに、本発明者らは着目した。
【００５７】
また、基板の裏面を研磨して薄くする研磨工程の際、反って突出した部分から研磨されるため、研磨量のばらつきが大きくなりすぎるので、例えば２００μｍもの反り量がある場合は、ばらつきも２００μｍ相当となる。
【００５８】
図７Ａは、基板１全面に半導体層１５を形成したときの基板１の反りを示した半導体積層基板の断面図で、図７Ｂは、基板１に半導体層１５を選択的に成長したときの基板１の反りを示した半導体積層基板の断面図である。曲率半径ρは基板１と半導体層１５の材料パラメータと厚さで概ね決まるので、同じ基板１に同じ半導体層１５を形成する場合、曲率半径は、ほぼ同じとなる。従って、図７Ｂで示した半導体積層基板は、部分的に半導体層１５が形成されていない箇所で、応力が緩和することより、基板１全体の反り量Ｈが小さくなる。
【００５９】
このように、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄに記載した半導体素子は、基板全体の反り量Ｈの低減に効果があるが、非極性面や半極性面の半導体膜を成長させる場合に、面内の結晶軸に沿って熱膨張係数や歪みが異なることが考慮されておらず、基板面内で反り量が不均一となり、基板全体にゆがみが生じる。
【００６０】
図８Ａは、半導体積層基板の主面側の表面を示す図で、基板１の主面に半導体層１５が選択的に成長された半導体積層基板を示し、半導体層の形状は、主面内で直交する２つの軸、第１の軸と第２の軸に沿って長さＤ１、Ｄ２を持つ長方形である。すなわち、Ｄ１とＤ２は異なっていてもよい。半導体層１５において、第１の軸方向と第２の軸方向で熱膨張係数や歪みに差がある場合、この半導体積層基板は、成膜後、第１の軸方向と第２の軸方向で異なる曲率半径ρ１、ρ２に基づいた、異なる反り量Ｈ１、Ｈ２を持つようになる。すなわち、ρ１とρ２は異なっていてもよい。図８Ｂ、図８Ｃは基板表面の半導体層部分の形状を示した概略図で、斜め上面から見た図である。ここに、Ｈ１、Ｈ２、ρ１、ρ２は長方形の反り量の最も大きい点Ｐを通り、第１の軸、第２の軸に平行な断面における反り量と曲率半径である。
【００６１】
半導体積層基板面内で熱膨張係数に異方性を持つ例としては、サファイア基板の主面の上に非極性ｍ面ＧａＮ半導体層を成長する場合がある。
【００６２】
図９Ａに示すように、ｍ面サファイア基板の主面には、直交するサファイアａ軸とサファイアｃ軸があり、ｍ面ＧａＮ半導体層は、上記サファイア基板のａ軸に沿ってｃ軸が、上記サファイア基板のｃ軸に沿ってａ軸が配置されて結晶成長される。もしくは、図９Ｂに示すように、ａ面サファイア基板の主面に、直交するサファイアｃ軸とサファイアｍ軸があり、ｍ面ＧａＮ半導体層は、上記サファイア基板のｃ軸に沿ってｃ軸が、上記サファイア基板のｍ軸に沿ってａ軸が配置されて結晶成長される。
【００６３】
ｃ面成長のＧａＮ半導体層の場合は、結晶構造が点回転対照構造であるので、半導体膜の形状は、正方形や円、六角形などの点回転対照構造であることが望ましい。しかしｍ面ＧａＮ半導体層のように、成長面に平行な２つの直交する軸で、熱膨張係数や歪みに差が見られる場合に、同様の構成で作製すると、反り量に異方性が発生し、第１の軸方向と第２の軸方向の反り量が異なる。
【００６４】
反り量が異なると、反り量の大きい軸方向の反り量に合わせて工程を調整する必要があるため、研磨工程や露光工程での制限が増え、精度が下がり、コストが高くなる。基板面積に対する有効な半導体層の面積を最大にするためには、２つの軸方向における反り量を同等にすることが必要となる。
【００６５】
また、一つのダイオードや一つのトランジスタに対して、一つの選択成長半導体膜を形成する方法では、一つ一つの半導体層を分離するためのマスク領域の面積が、半導体膜の面積に対して、大きくなり、コストが高くなる。
【００６６】
また、選択成長で形成された非極性面や半極性面の半導体膜の縁部分の領域は、ａ軸方向、ｃ軸方向などマスクパターンの形状に沿って、種々の面があらわれるので、ｃ面成長のときと比較して、原子組成や膜厚が不均一となり、波長などの素子特性の制御が難しくなる課題がある。縁部分をエッチング除去すると、膜厚や組成が不安定な領域を除去できるが、面積ロスの原因となり、コストが高くなる。
【００６７】
本発明者らは、半導体積層基板の反りを減らし、かつ、面内での反り量を均一にし、露光工程のスループットがよく、研磨工程での研磨ばらつきが小さく、基板面積を有効に使え、基板の大口径化が容易な、半導体積層基板および半導体チップを提供するために、鋭意研究を行った。
【００６８】
本開示の実施形態によると、基板上に半導体層が積層されていない領域を形成することで、基板に対する応力が緩和される領域が形成され、基板全体の反り量を低減することができる。このとき、形成する半導体層のサイズを規定することで、基板の反り量が基板面内で均一となる。
【００６９】
これにより、露光工程の制限が緩和され、微細なマスクパターンを、スループットよく、作製することが可能で、研磨工程で、基板全体が均一に研磨可能になる。
【００７０】
さらに、本開示の実施形態によると、露光工程での焦点深度や、研磨工程での許容される研磨厚ばらつきの許容値にあわせて、基板の反り量を面内で均一に作製できるので、素子を作製するための半導体層の面積を最大に設定することができ、コストを低減できる。
【００７１】
本開示の実施形態によると、選択成長する面積を、反りが許容できる最大の面積に設定できるので、選択成長で形成される半導体層の総面積に対する、周辺の結晶品質の悪い部分の面積の割合を減らすことができ、基板面積を有効に使ってチップを作製することができる。
【００７２】
以上のように、本開示の実施形態は、基板の大口径化における反りによる課題を解決し、コストの低減に効果がある。
【００７３】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００７４】
（実施の形態１）
図１０Ａは、本発明による実施の形態１の半導体積層基板の主面側の表面を示す図である。図１０Ｂ、図１０Ｃは、半導体積層基板の断面図である。図１０Ａ、図１０Ｂ、図１０Ｃでは、図４Ａ、図４Ｂ、図４Ｃおよび図６Ａ、図６Ｂ、図６Ｃ、図６Ｄと同じ構成要素には同じ符号を用いて示している。
【００７５】
図１０Ａに示すように、本実施の形態の半導体積層基板は、例えばｍ面サファイア基板からなる基板１の上に例えばｍ面ＧａＮからなる半導体層１５が一個または複数個、結晶成長により形成された構成を有する。半導体層１５は基板１の主面側の表面から見て、長方形の形状であり、その一辺は本明細書において第１の軸と呼ぶ軸に沿い、もう一辺は本明細書において第２の軸と呼ぶ第１の軸方向と直交する軸に沿って配置される。第１の軸方向と第２の軸方向は半導体積層基板の主面に沿った面内にある。例えば、ｍ面サファイア基板上にｍ面ＧａＮ半導体層を結晶成長した半導体積層基板において、第１の軸方向はｍ面ＧａＮ半導体層のｃ軸方向であり、ｍ面サファイア基板のａ軸方向である。第２の軸方向はｍ面ＧａＮ半導体層のａ軸方向であり、ｍ面サファイア基板のｃ軸方向である。本実施の形態において、半導体層１５は熱膨張係数に異方性があり、第１の軸方向と第２の軸方向の熱膨張係数が異なる特徴を持っている。基板１との間に発生する歪み応力も、異方性があり、第１の軸方向と第２の軸方向とで異なっている。すなわち 、基板１との間に発生する応力も、異方性があり、第１の軸方向と第２の軸方向とで異なっている。
【００７６】
図１１Ａは、半導体層１５の主面側の表面を示す図である。図１１Ｂ、図１１Ｃは、半導体積層基板の断面図である。
【００７７】
半導体層１５は、上記のように、長方形の形状をしている。半導体層１５において、最も反りの大きい点Ｐは、長方形の中心であってもよいし、中心でなくてもよい。点Ｐにおける反り量をＨｍａｘとする。点Ｐを通る、第１の軸方向の長方形の辺の長さが、Ｄ１であり、第２の軸方向の長方形の辺の長さが、Ｄ２である。半導体層１５は、長方形の形状であるので、Ｄ１とＤ２は異なる。
【００７８】
図１１Ｂは、図１１Ａにおいて、点Ｐを通る１１Ｂ−１１Ｂに沿った断面図である。図１１Ｃは、図１１Ａにおいて、１１Ｃ―１１Ｃに沿った断面図である。図１１Ｂにおいて、ρ１は断面１１Ｂ−１１Ｂに沿った、点Ｐにおける、半導体積層基板の曲率半径である。図１１Ｃにおいて、ρ２は断面１１Ｃ―１１Ｃに沿った、点Ｐにおける、半導体積層基板の曲率半径である。
【００７９】
図１０Ａにおける１０Ｂ−１０Ｂは、半導体積層基板を第１の軸方向に横切る線であり、図１０Ａにおける１０Ｃ−１０Ｃは半導体積層基板を第２の軸方向に横切る線である。図１０Ｂは、図１０Ａの１０Ｂ−１０Ｂに沿った断面図であり、図１０Ｃは図１０Ａの１０Ｃ−１０Ｃに沿った断面図である。同様に、ρ１、ρ２は半導体積層基板の曲率半径である。
【００８０】
このように、熱膨張係数などの物性定数が異なる２つの材料が積層して反りが発生した場合、そこで発生する内部応力σ（Ｔ）は温度に依存し、式６のように表される。
【００８１】
【数６】
2012144212.tif 000011
【００８２】
ここに、Ｅｓｕｂは基板のヤング率、ｔｓｕｂ、ｔｆｉｌｍはそれぞれ基板と半導体層の膜厚、ρＴは温度Ｔにおける曲率半径、νｓｕｂは基板のポアソン比である。
【００８３】
基板上に半導体層を、温度Ｔｇで結晶成長し、常温Ｔａに戻した場合、この積層構造に発生する熱応力は、温度Ｔｇに対する温度Ｔａでの内部応力の変化分である、式７で表すことができる。
【００８４】
【数７】
2012144212.tif 000012
【００８５】
また、この半導体層に生ずる熱応力は、基板の熱膨張係数αｓｕｂと半導体層の熱膨張係数αｆｉｌｍ、半導体膜のヤング率とポアソン比、Ｅｆｉｌｍとνｆｉｌｍを用いて、式８で表すことができる。
【００８６】
【数８】
2012144212.tif 000013
【００８７】
例えば、熱応力が支配的な場合、式９となり、常温での曲率半径ρについて、式１０の関係式が導かれる。
【００８８】
【数９】
2012144212.tif 000014
【００８９】
【数１０】
2012144212.tif 000015
【００９０】
一方、反り量Ｈと曲率半径ρと半導体層の長さＤの間には、式１１の関係がある。
【００９１】
【数１１】
2012144212.tif 000016
【００９２】
この式１１は、以下により、導かれる。図１１Ｂの断面図に、三平方の定理を適用すると、以下のようになる。
【００９３】
【数１２】
2012144212.tif 000017
【００９４】
【数１３】
2012144212.tif 000018
【００９５】
【数１４】
2012144212.tif 000019
【００９６】
Ｄ＞＞Ｈｍａｘだから、式１５が導かれる。
【００９７】
【数１５】
2012144212.tif 000020
【００９８】
従って、式１５を変形すると、式１６が導かれる。
【００９９】
【数１６】
2012144212.tif 000021
【０１００】
式１６は、第１の軸方向における、反り量Ｈｍａｘと曲率半径ρ１と半導体層の長さＤ１の関係を表している。同様に、第２の軸方向における、反り量Ｈｍａｘと曲率半径ρ２と半導体層の長さＤ２の関係は、式１７で表される。
【０１０１】
【数１７】
2012144212.tif 000022
【０１０２】
そこで、半導体層の長方形の縦横比を、第１の軸方向の曲率半径ρ１と第２の軸方向の曲率半径ρ２において、式１８の関係を持つように作成すれば、第１の軸方向の反り量Ｈ１と第２の軸方向の反り量Ｈ２を同等とすることができる。
【０１０３】
【数１８】
2012144212.tif 000023
【０１０４】
この場合、第１の軸方向の反り量Ｈ１と第２の軸方向の反り量Ｈ２は共に、Ｈｍａｘで等しいとしている。
【０１０５】
ここで、実用上、歩留まりを８０％以上にする必要があり、Ｄ１の設計値に対する許容範囲は、±２０％である。
【０１０６】
半導体層の長方形の面積Ｄ１×Ｄ２は、式１８より、式１９となる。
【０１０７】
【数１９】
2012144212.tif 000024
【０１０８】
従って、半導体層の長方形の面積Ｄ１×Ｄ２の許容範囲は、±２０％以内であることを考慮すると、式２０となる。
【０１０９】
【数２０】
2012144212.tif 000025
【０１１０】
式２０を簡単にすると、式１となる。
【０１１１】
【数１】
2012144212.tif 000026
【０１１２】
よって、式１を満たすように、半導体層の長方形のサイズを規定すれば、半導体層の反り量の最大値が、実用上、基板面内で均一となる半導体積層基板を得ることができる。
【０１１３】
本実施の形態では、第１の軸方向と第２の軸方向の半導体積層基板の半導体層の反り量の最大値をほぼ同じにすることができるので、半導体積層基板全域で、基板の最上面もしくは最下面となる半導体層の中心領域近辺の高さがほぼ均一となる。基板の最下面もしくは最上面となる半導体層の各領域近辺の高さもほぼ均一となり、半導体積層基板全体の反り量が小さく、かつ全体で平坦な形状が得られる。
【０１１４】
研磨工程においては、通常、基板裏面の最も突き出た部分から削れるが、本実施の形態では、基板裏面が基板全体に均一に突出することで、極端に薄く仕上がったり、厚く仕上がったりする箇所が発生しにくく、制御が容易となる。また、露光工程においては、基板全体の反り量が小さくなるので、露光装置の焦点深度内に反り量を収めることができるサイズに半導体層を設定すれば、基板面全域について、複数の半導体層１５を同時に露光可能となる。その際、半導体層１５が積層されない領域（マスク１４によるパターン形成領域）を最小限に減らして、半導体層の面積を最大に設定することができるので、スループットの向上と、チップの取れ量の増大が可能となる。また、基板全体の反り量が焦点深度よりも大きい場合で、一つの半導体層を複数に分割して露光する場合であっても、露光面と光源との距離が均一なので、焦点合わせが容易となる。これにより、半導体層が積層されない領域を最小限に減らして、半導体層の面積を最大に設定することができるので、チップの取れ量の増大が可能となる。
【０１１５】
本実施の形態の一例としては、所望の基板に所望の半導体層を全面に成長し、熱膨張係数に差が現れる直交する２つの軸に沿った反り量を、基板中心を通る断面に沿って計測し、曲率半径を求めて、全面に半導体膜を成長したときの曲率半径とパターニングした開口部に結晶成長した半導体層の曲率半径が同等と仮定して、半導体層の辺の長さの比を決定することができる。
【０１１６】
この方法を用いると、熱膨張係数やヤング率、ポアソン比、歪量といった基板や半導体層の物性定数が正確に計測できない場合においても、最適なサイズ比を設定することが可能である。また、異なる種類の材料の半導体層が多層積層されている構造の場合や、歪が発生して応力の影響が大きい場合でも、精度よく適切なサイズ比を設定できる。半導体層としては、バッファ層のみでも効果は十分にあるが、ｎ型導電層や活性層、ｐ型導電層まで含めた半導体層まで積層して、半導体積層基板の最終形態により近い状態で、サイズ比を設計することが望ましく、効果も大きい。
【０１１７】
なお、本実施の形態では、基板としてｍ面サファイア基板を示したが、ａ面サファイア基板、シリコン基板、ＳｉＣ基板など他の材料からなる基板でもよい。半導体層としてはｍ面ＧａＮ半導体層を示したが、第１の軸方向と第２の軸方向で熱膨張係数の異なる膜であれば、適用可能であり、一般式ＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ≧０、ｙ≧０、ｚ≧０）で表されるＧａＮ系半導体層であってもよい。例えば、ａ面サファイア基板上にｍ面ＧａＮ半導体層１５を形成する場合、第１の軸方向はｍ面ＧａＮ半導体層のｃ軸方向であり、ｍ面サファイア基板のｃ軸方向であり、第２の軸方向はｍ面ＧａＮ半導体層のａ軸方向であり、ｍ面サファイア基板のｍ軸方向である。
【０１１８】
また、本実施の形態の製造方法としては、従来と同様の方法で製造することができ、基板に第１の軸方向にＤ１、軸の第２の軸方向にＤ２のサイズの直径を持つ、開口部を有する、例えば酸化膜からなるマスクパターンを形成し、開口部分に半導体層を結晶成長し、半導体層がマスクパターン上で接続しないように選択的に形成する。マスクパターン上で半導体層が接続されると、その領域は応力が働くので、できるだけ接続しないことが望ましい。
【０１１９】
以下に、図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄを参照しながら、本実施の形態の具体的な製造方法を述べる。図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄは、本実施の形態の半導体積層基板の製造方法を示す図である。
【０１２０】
まず、結晶成長用サファイア基板からなる基板１を用意する（図１２Ａ）。次いで、選択成長のための、酸化膜からなるマスク１４を、基板１の上に形成する（図１２Ｂ）。選択成長のためのマスク１４の開口部は、本開示の縦横の比率Ｄ１／Ｄ２を有したものとする。特に、ＧａＮ系半導体層のｍ面においては、ａ軸方向のステップ成長速度が速いため、面内のａ軸方向をマスク１４の開口部の長辺方向にすることにより、マスク１４上へのＧａＮ多結晶デポを抑制した良好な選択成長が実現できる。基板１を燐酸で洗浄し、その後十分に水洗して乾燥する。洗浄を行なった後の基板１は、なるべく空気に触れさせないようにして、ＭＯＣＶＤ装置の反応室に設置する。
【０１２１】
反応室は、ガス供給装置と連結されており、ガス供給装置からは各種のガス（原料ガス、キャリアガス、ドーパントガス）が反応室の内部に供給される。また反応室にはガス排気装置が連結されており、ガス排気装置（ロータリーポンプ）によって反応室の排気が行なわれる。結晶成長は特に減圧成長を行なうことにより、マスク１４上への多結晶のデポが抑制され、ｍ面成長においては２００Ｔｏｒｒ以上５００Ｔｏｒｒ以下の圧力が望ましい。この圧力で特に酸素などの混入も抑制できる。減圧成長はガス排気弁によってガスの排気を制御することによって行われる。
【０１２２】
次に、基板１に対してサーマルクリーニングを行なう。具体的には、流量４ｓｌｍ以上１０ｓｌｍ以下の水素および流量３ｓｌｍ以上８ｓｌｍ以下の窒素（Ｎ２）をキャリアガスとし、流量４ｓｌｍ以上１０ｓｌｍ以下のアンモニアをＶ族原料として反応室内に供給しながら、基板１を８５０℃まで加熱することによって、基板１上面のクリーニング処置を施す。
【０１２３】
次に、反応室内において、ＧａＮ系半導体層の結晶成長をＭＯＣＶＤ法によって行なう。
【０１２４】
まず、原料ガス、およびキャリアガスを反応室内に供給しながら、バッファ層２を形成する（図１２Ｃ）。基板温度を５００℃に下げ、原料ガスとしては、ＩＩＩ族原料として流量１０ｓｃｃｍ以上４０ｓｃｃｍ以下のトリメチルガリウム（ＴＭＧ）もしくはトリエチルガリウム（ＴＥＧ）を、Ｖ族原料として流量４ｓｌｍ以上１０ｓｌｍ以下のアンモニアを供給し、ＧａＮバッファを３０ｎｍ成長する。
【０１２５】
次に、原料ガス、ｎ型ドーパント、およびキャリアガスを反応室内に供給しながら基板１を１１００℃程度に加熱することにより、厚さ１μｍ以上４μｍ以下のｎ型ＧａＮからなるｎ型導電層４を形成する。原料ガスとしては、ＩＩＩ族原料として流量１０ｓｃｃｍ以上４０ｓｃｃｍ以下のトリメチルガリウム（ＴＭＧ）もしくはトリエチルガリウム（ＴＥＧ）を、Ｖ族原料として流量４ｓｌｍ以上１０ｓｌｍ以下のアンモニアを供給する。ｎ型ドーパントのＳｉを供給するための原料として流量１０ｓｃｃｍ以上３０ｓｃｃｍ以下のシランを、キャリアガスとして流量４ｓｌｍ以上１０ｓｌｍ以下の水素および流量３ｓｌｍ以上８ｓｌｍ以下の窒素を供給する。本成長条件によってマスク開口部のみに選択的にｎ型ＧａＮからなるｎ型導電層４が形成される。
【０１２６】
次に、ＧａＮ／ＩｎＧａＮ多重量子井戸活性層５を形成するため、基板１の温度を８００℃未満まで冷却する。この冷却工程では、シランおよびＴＭＧ（またはＴＥＧ）の供給を停止し、流量１５ｓｌｍ以上２０ｓｌｍ以下のアンモニアの供給を続ける。また、キャリアガスのうち水素の供給を停止し、キャリアガスとして流量１５ｓｌｍ以上２０ｓｌｍ以下の窒素のみを供給する。ここで水素の供給を停止した後は、ＧａＮバリア層およびＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層の形成が完了するまで、水素の供給は再開しない。このように水素の供給を停止するのは、ＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層を形成する工程において、層内にＩｎの取り込み量を多くするためである。
【０１２７】
基板１の温度が８００℃未満まで冷却され、温度が安定すると、Ｇａの原料ガスであるＴＭＧ（またはＴＥＧ）の供給を流量４ｓｃｃｍ以上１０ｓｃｃｍ以下で再開する。これにより、ＧａＮバリア層を形成する。
【０１２８】
次に、基板１の温度を保った状態でトリメチルインジウム（ＴＭＩ）の供給を開始して、ＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層を形成する。このとき、反応室内には、流量１５ｓｌｍ以上２０ｓｌｍ以下の窒素、流量１５ｓｌｍ以上２０ｓｌｍ以下のアンモニア、流量４ｓｃｃｍ以上１０ｓｃｃｍ以下のＴＭＧ（またはＴＥＧ）および流量３００ｓｃｃｍ以上６００ｓｃｃｍ以下のＴＭＩが供給されており、水素の供給は停止されている。ＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層の厚さは典型的には５ｎｍ以上であることが望ましく、ＧａＮバリア層の厚さとしてはＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層の厚さに応じた値を設定するのが好ましい。例えば、ＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層の厚さが９ｎｍである場合、ＧａＮバリア層の厚さは１５ｎｍ以上３０ｎｍ以下である。その後、ＧａＮバリア層とＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層とを、交互にそれぞれ３層以上堆積する。これにより、ＧａＮバリア層とＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層とが３周期以上積層された、発光部となるＧａＮ／ＩｎＧａＮ多重量子井戸活性層５が形成される。３周期以上とするのは、ＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層の層数が多い方が、発光再結合に寄与するキャリアを捕獲できる体積が大きくなり、素子の効率が高まるためである。
【０１２９】
ＧａＮ／ＩｎＧａＮ多重量子井戸活性層５における全てのＩｎｘＧａ１−ｘＮ（０＜ｘ＜１）井戸層を形成した後、ＴＭＩの供給を停止し、水素の供給を再開する。これにより、キャリアガスとして、流量３ｓｌｍ以上８ｓｌｍ以下の窒素および流量４ｓｌｍ以上１０ｓｌｍ以下の水素が反応室内に供給される。さらに成長温度を１０００℃に上昇させ、原料ガスであるＴＭＧ（またはＴＥＧ）およびアンモニア、ｐ型ドーパントであるマグネシウムの原料としてＣｐ２Ｍｇ（ビスシクロペンタジエニルマグネシウム）を供給することにより、ｐ型ＧａＮからなるｐ型導電層６を形成する（図１２Ｄ）。ただし、ｐ型ＧａＮ内に含まれるマグネシウム濃度が４．０×１０１８ｃｍ−３以上１．８×１０１９ｃｍ−３以下となるように、より好ましくは６．０×１０１８ｃｍ−３以上９．０×１０１８ｃｍ−３以下となるように、Ｃｐ２Ｍｇ供給量、ＴＭＧ（またはＴＥＧ）供給量などの諸条件を調整する。
【０１３０】
諸条件の調整方法としては、例えば、成長温度を１０００℃付近とし、ＴＭＧ（またはＴＥＧ）供給量を一定にした上でＣｐ２Ｍｇ供給量を制御すればよい。例えば、ＴＭＧ（またはＴＥＧ）を流量５ｓｃｃｍ以上１０ｓｃｃｍ以下で、アンモニアを流量４ｓｃｃｍ以上１０ｓｌｍ以下で、Ｃｐ２Ｍｇを流量１０ｓｃｃｍ以上１００ｓｃｃｍ以下で供給すればよい。
【０１３１】
ただし、ｐ型ＧａＮのうち、上面から深さ２０ｎｍ程度（厚さ２０ｎｍ程度の最上面領域）には、１．８×１０１９ｃｍ−３より高い濃度のマグネシウムを含めてもよい。この場合、ｐ型ＧａＮのうち最上面領域を除く領域のマグネシウム濃度を、４．０×１０１８ｃｍ−３以上１．８×１０１９ｃｍ−３以下、より好ましくは６．０×１０１８ｃｍ−３以上９．０×１０１８ｃｍ−３以下とすればよい。ｐ側電極が接触するＧａＮ層の最上面領域においてｐ型ドーパントの濃度を局所的に高めると、コンタクト抵抗を最も低くすることができる。また、このような不純物ドーピングを行なうことにより、電流―電圧特性の面内ばらつきも低減するため、駆動電圧のチップ間ばらつきを低減できるという利点も得られる。
【０１３２】
また、半導体積層基板上面から見た半導体層の形状は、長方形が望ましいが、規定したサイズ比の長方形に接して収まるものであれば、変形することは可能である。例えば、図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄに示すような、略四角形、楕円形、多角形、平行四辺形など適宜選択できる。しかし、ダイシングなどの後工程の簡易さを考慮すると、四角形や略四角形や平行四辺形であることが、基板面積を最も有効に利用でき、望ましい。また、図１３Ｅのように、平行四辺形の場合は、底辺の長さと高さの比が、Ｄ１とＤ２の比となるように設定しても、効果は同様である。
【０１３３】
また、例えば、厚さ０．５ｍｍ以上２ｍｍ以下のサファイア基板に、２μｍ以上１０μｍ以下程度のＧａＮ半導体層をエピタキシャル成長する場合、反り量を露光工程の焦点深度である、例えば１μｍ以上２μｍ以下程度に抑えるためには、半導体層のサイズＤ１、Ｄ２は、０．５ｃｍ以上３．０ｃｍ以下が適当なサイズとなる。
【０１３４】
また、サファイア基板は、研磨工程によって、多くの場合１００μｍ前後の厚さまで研磨されてから実装されるが、サファイア基板の反り量が大きいと、研磨後のサファイア基板の厚さにばらつきが生じ、サファイア基板の厚さが極端に薄いところは製品として使用できなくなる。そのような観点から、サファイア基板の反り量は７０μｍ以下に抑えることが望ましく、好ましくは４０μｍ以下である。例えば、厚さ０．５ｍｍ以上２ｍｍ以下のサファイア基板に２μｍ以上１０μｍ以下程度のＧａＮ半導体層をエピタキシャル成長する場合、反り量を４０μｍ以上７０μｍ以下程度に抑えるためには、半導体層のサイズＤ１、Ｄ２は２．８ｃｍ以上１２．５ｃｍ以下が適当なサイズとなる。
【０１３５】
（実施の形態２）
本実施の形態では、実施の形態１で示した図１１Ａ、図１１Ｂ、図１１Ｃにおける、半導体層１５の第１の軸方向のサイズＤ１と第２の軸方向のサイズＤ２を、それぞれ、第１の軸方向の曲率半径ρ１と第２の軸方向の曲率半径ρ２に基づいて、式４及び式５と規定している。
【０１３６】
【数４】
2012144212.tif 000027
【０１３７】
【数５】
2012144212.tif 000028
【０１３８】
ここに、Ｈｍａｘは半導体層の最大反り量であり、所望の反り量を設定できる。例えば、露光装置の焦点深度を設定すれば、基板側の反りによる制限を受けることなく、露光が可能となる。
【０１３９】
例えば、厚さ０．５ｍｍ以上２ｍｍ以下のサファイア基板に２μｍ以上１０μｍ以下程度のＧａＮ半導体層をエピタキシャル成長した場合、反り量を１μｍ以上２μｍ以下程度に抑えるためには、半導体膜のサイズＤ１、Ｄ２は、０．５ｃｍ以上３．０ｃｍ以下が適当である。
【０１４０】
また、例えば、研磨工程後のサファイア基板の厚さのばらつきを考慮すると、サファイア基板の反り量は７０μｍ以下、好ましくは４０μｍ以下に抑えることが望ましい。例えば、厚さ０．５ｍｍ以上２ｍｍ以下のサファイア基板に２μｍ以上１０μｍ以下程度のＧａＮ半導体層をエピタキシャル成長する場合、半導体層のサイズＤ１、Ｄ２は２．８ｃｍ以上１２．５ｃｍ以下が適当なサイズとなる。
【０１４１】
本実施の形態の実施方法としては、実施の形態１と同様に、所望の基板全面に所望の半導体層を全面に結晶成長して、その曲率半径を計測し、その値と、所望の最大反り量をもとに、式４、式５を用いて、半導体層のサイズＤ１とＤ２を決定するとよい。
【０１４２】
（実施の形態３）
図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂは、本発明による実施の形態３の半導体ウェハおよび半導体チップを示す図である。図１４Ａは、基板１上に半導体領域１６を作製したときの半導体ウェハ１０の主面側の表面を示す図であり、図１４Ｂは、図１４Ａの半導体素子１１を複数備えた半導体領域１６の主面側の表面を示す図である。図１５Ａは図１４Ｂの１５Ａ−１５Ａに沿った断面の一部を示す断面図であり、図１５Ｂは本発明による実施の形態３の半導体チップの断面図である。
【０１４３】
本実施の形態の半導体チップは、実施の形態１および２で作製した半導体積層基板を用いて作製され、図１４Ａに示すように、単体または回路構成を持つ半導体素子１１を形成した半導体領域１６が、複数、基板１上に配置されている。望ましくは、長方形の形状の半導体領域１６が縦横に基板上に配列される。ここに、半導体素子１１は、発光ダイオードや半導体レーザなどの発光素子でもよく、トランジスタ、ダイオードなどの電子素子でもよく、それらを互いに接続されてなる回路素子であってもよい。
【０１４４】
図１４Ｂは、半導体素子１１を作製し、それらを分離するためのスクライブライン１２領域を備えた半導体領域１６を示しており、図１４Ａに示した半導体ウェハ１０に作製された半導体領域１６の一つを拡大して示したものである。半導体素子１１は、望ましくは、長方形の形状で、半導体領域１６上に縦横に並んで配置されている。
【０１４５】
図１５Ａは、図１４Ｂの１５Ａ−１５Ａに沿った断面の一部の領域を示しており、基板１上に半導体領域１６に含まれる半導体素子１１が複数、形成されている。半導体素子１１は、本実施の形態において作製された、発光ダイオードである。
【０１４６】
バッファ層２上には、ｎ型導電層４と活性層５とｐ型導電層６からなる半導体積層構造７と、ｐ型導電層６と活性層５とｎ型導電層４の一部を除去して形成したｎ型カソード電極層９と、ｐ型導電層６上に形成されたｐ型アノード電極層８を備えている。
【０１４７】
図１５Ｂに示すように、半導体素子１１は、スクライブライン１２に沿って、ダイシング加工されて、半導体チップ１３に分割される。
【０１４８】
このようにして、作製された半導体チップ１３は、選択成長した半導体領域１６に、複数の半導体素子１１を作製してから、ダイシングして、チップに分割されたものである。一つの半導体領域に一つの半導体チップを作製した例や、半導体活性領域のみを選択的に結晶成長して、複数の活性領域を結合して一つのチップとして動作させる例と比較して、本実施の形態の半導体チップは、結晶品質の悪い領域の影響を受けない。そのため、選択成長による半導体層の周辺縁部分の組成や膜厚のばらつきが発生せず、特性が安定する。また、半導体層を形成しない領域（マスク１４によるパターン形成領域）も最小限にすることができるので、基板の表面積を有効に使える。
【０１４９】
なお、実際のｍ面は、ｍ面に対して完全に平行な面である必要はなく、ｍ面から所定の角度で傾斜していてもよい。傾斜角度は、窒化物半導体層における実際の主面の法線とｍ面（傾斜していない場合のｍ面）の法線とが形成する角度により規定される。実際の主面は、ｍ面（傾斜していない場合のｍ面）から、ｃ軸方向およびａ軸方向によって表されるベクトルの方向に向って傾斜することができる。傾斜角度θの絶対値は、ｃ軸方向において５°以下、好ましくは１°以下の範囲であればよい。また、ａ軸方向において５°以下、好ましくは１°以下の範囲であればよい。すなわち、本発明においては、「ｍ面」は、±５°の範囲内でｍ面（傾斜していない場合のｍ面）から所定の方向に傾斜している面を含む。このような傾斜角度の範囲内であれば、窒化物半導体層の主面は全体的にｍ面から傾斜しているが、微視的には多数のｍ面領域が露出していると考えられる。これにより、ｍ面から絶対値で５°以下の角度で傾斜している面は、ｍ面と同様の性質を有すると考えられる。傾斜角度θの絶対値を５°以下とすることにより、ピエゾ電界による内部量子効率の低下を低減することができる。
【０１５０】
本開示の半導体積層基板および半導体チップは、異種材料基板上にマスクパターンを形成し、半導体層を選択成長するもので、半導体層のサイズ比および、サイズを基板の曲率半径をもとに設定することで、基板面内で反り量を均一にすることができるものである。これにより、大口径基板において発生する露光工程や研磨工程での素子の不具合を防ぐことができる。
【産業上の利用可能性】
【０１５１】
本発明の実施形態に係る半導体積層基板は、例えば、表示装置、照明装置、ＬＣＤバックライトの光源などに利用しうる。
【符号の説明】
【０１５２】
１    基板
２    バッファ層
３    半導体積層基板
４    ｎ型導電層
５    活性層
６    ｐ型導電層
７    半導体積層構造
８    ｐ型アノード電極層
９    ｎ型カソード電極層
１０    半導体ウェハ
１１    半導体素子
１２    スクライブライン
１３    半導体チップ
１４    マスク
１５    半導体層
１６    半導体領域
【図１】
2012144212.tif 000037
【図２】
2012144212.tif 000038
【図３Ａ】
2012144212.tif 000039
【図３Ｂ】
2012144212.tif 000040
【図３Ｃ】
2012144212.tif 000041
【図３Ｄ】
2012144212.tif 000042
【図４Ａ】
2012144212.tif 000043
【図４Ｂ】
2012144212.tif 000044
【図４Ｃ】
2012144212.tif 000045
【図５】
2012144212.tif 000046
【図６Ａ】
2012144212.tif 000047
【図６Ｂ】
2012144212.tif 000048
【図６Ｃ】
2012144212.tif 000049
【図６Ｄ】
2012144212.tif 000050
【図７Ａ】
2012144212.tif 000051
【図７Ｂ】
2012144212.tif 000052
【図８Ａ】
2012144212.tif 000053
【図８Ｂ】
2012144212.tif 000054
【図８Ｃ】
2012144212.tif 000055
【図９Ａ】
2012144212.tif 000056
【図９Ｂ】
2012144212.tif 000057
【図１０Ａ】
2012144212.tif 000058
【図１０Ｂ】
2012144212.tif 000059
【図１０Ｃ】
2012144212.tif 000060
【図１１Ａ】
2012144212.tif 000061
【図１１Ｂ】
2012144212.tif 000062
【図１１Ｃ】
2012144212.tif 000063
【図１２Ａ】
2012144212.tif 000064
【図１２Ｂ】
2012144212.tif 000065
【図１２Ｃ】
2012144212.tif 000066
【図１２Ｄ】
2012144212.tif 000067
【図１３Ａ】
2012144212.tif 000068
【図１３Ｂ】
2012144212.tif 000069
【図１３Ｃ】
2012144212.tif 000070
【図１３Ｄ】
2012144212.tif 000071
【図１３Ｅ】
2012144212.tif 000072
【図１４Ａ】
2012144212.tif 000073
【図１４Ｂ】
2012144212.tif 000074
【図１５Ａ】
2012144212.tif 000075
【図１５Ｂ】
2012144212.tif 000076
【手続補正書】
【提出日】平成24年10月10日(2012.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板と異なる熱膨張係数をもち、前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記半導体層はＧａＮ系半導体層であり、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数１】
2012144212.tif 000077
【請求項２】
基板と、
前記基板と異なる熱膨張係数をもち、前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなり、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数２】
2012144212.tif 000078
【請求項３】
基板と、
前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記半導体層はＧａＮ系半導体層であり、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数３】
2012144212.tif 000079
【請求項４】
基板と、
前記基板の上面の複数の領域に形成された複数の半導体層とを備えた半導体積層基板であって、
前記半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなり、
前記各領域の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、当該半導体層の反り量が最大となる点を通り前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、当該半導体層の反り量が最大となる点を通り前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式１を満足する半導体積層基板。
【数４】
2012144212.tif 000080
【請求項５】
前記応力は歪み応力を含む、請求項３または４に記載の半導体積層基板。
【請求項６】
前記Ｄ１と前記Ｄ２は異なり、前記ρ１とρ２は異なる、請求項１から５の何れか１項に記載の半導体積層基板。
【請求項７】
前記Ｄ１とＤ２の比Ｄ１／Ｄ２は、式３に基づいて規定される、請求項１から６の何れか１項に記載の半導体積層基板。
【数５】
2012144212.tif 000081
【請求項８】
前記Ｄ１が、式４に基づいて、前記ρ１と、前記半導体層の最大反り量Ｈｍａｘにより規定される、請求項１から７の何れか１項に記載の半導体積層基板。
【数６】
2012144212.tif 000082
【請求項９】
前記Ｄ２が、式５に基づいて、前記ρ２と、前記半導体層の最大反り量Ｈｍａｘにより規定される、請求項１から８の何れか１項に記載の半導体積層基板。
【数７】
2012144212.tif 000083
【請求項１０】
前記半導体層の中心が、前記最大反り量Ｈｍａｘを有する請求項８または９に記載の半導体積層基板。
【請求項１１】
前記基板がサファイア基板である、請求項１から１０の何れか１項に記載の半導体積層基板。
【請求項１２】
前記基板の上面がｍ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から１１の何れか１項に記載の半導体積層基板。
【請求項１３】
前記基板の上面がａ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から１２の何れか１項に記載の半導体積層基板。
【請求項１４】
前記半導体層の成長面がｍ面であり、前記第１の軸がａ軸であり、前記第２の軸がｃ軸である、請求項１から１３の何れか１項に記載の半導体積層基板。
【請求項１５】
前記Ｄ１および前記Ｄ２が０．５ｃｍ以上３ｃｍ以下である、請求項１から１４の何れか１項に記載の半導体積層基板。
【請求項１６】
前記Ｄ１および前記Ｄ２が２．８ｃｍ以上１２．５ｃｍ以下である、請求項１から１５の何れか１項に記載の半導体積層基板。
【請求項１７】
前記半導体層の上面から見た形状が、前記第１の軸と略平行な方向に２つの辺を有し、前記第２の軸と略平行な方向に２つの辺を有する略四角形である、請求項１から１６の何れか１項に記載の半導体積層基板。
【請求項１８】
請求項１から１７の何れか１項に記載の半導体積層基板の前記半導体層を用いて、複数の半導体素子または半導体回路素子を作製し、前記半導体素子または前記半導体回路素子を分割して作製される、半導体チップ。
【請求項１９】
基板と、前記基板と異なる熱膨張係数を持つ複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体層はＧａＮ系半導体層であり、
前記半導体積層基板の製造方法は、前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、
半導体積層基板の製造方法。
【数８】
2012144212.tif 000084
【請求項２０】
基板と、前記基板と異なる熱膨張係数を持つ複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなり、
前記半導体積層基板の製造方法は、前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って異なる熱膨張係数をもち、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、
半導体積層基板の製造方法。
【数９】
2012144212.tif 000085
【請求項２１】
基板と、複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体層はＧａＮ系半導体層であり、
前記半導体積層基板の製造方法は、
前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、半導体積層基板の製造方法。
【数１０】
2012144212.tif 000086
【請求項２２】
基板と、複数の半導体層とを備えた半導体積層基板の製造方法であって、
前記半導体層がＡｌｘＧａｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１，ｘ≧０，ｙ≧０，ｚ≧０）からなり、
前記半導体積層基板の製造方法は、
前記基板上に、複数の開口部を有するマスクを形成する工程（Ａ）と、
前記複数の開口部に前記複数の半導体層を形成する工程（Ｂ）と、を含み、
前記工程（Ａ）では、前記各開口部の半導体層は、非極性面または半極性面である成長面を有し、前記基板の上面と平行で互いに垂直な第１の軸と第２の軸に沿って前記基板との間に発生する応力が異なり、前記第１の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ１及びρ１とし、前記第２の軸に平行な方向の当該半導体層の長さ及び曲率半径をＤ２及びρ２とすると、Ｄ１、ρ１、Ｄ２及びρ２は式２を満足するようにマスクを形成する、半導体積層基板の製造方法。
【数１１】
2012144212.tif 000087
【国際調査報告】
2012144212.tif 000088
2012144212.tif 000089