(57)【要約】  表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことのできるモノリシックゲートドライバを提供する。  ゲートバスラインはｚ個のブロックに区分される。ゲートドライバ（４００）には、奇数ライン走査用回路（４２）と偶数ライン走査用回路（４４）とがブロック毎に設けられるとともに、ブロック走査用回路（４０）が設けられる。ブロック走査用回路（４０）は、１個目からｚ個目までのブロックを１つずつ順次に選択しつつ、奇数ライン走査用回路（４２）と偶数ライン走査用回路（４４）とを交互に選択する。各奇数ライン走査用回路（４２）は、対応するブロックに含まれる奇数行目のゲートバスラインを順次に選択的に駆動する。各偶数ライン走査用回路（４４）は、対応するブロックに含まれる偶数行目のゲートバスラインを順次に選択的に駆動する。
2012137728.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを構成する基板上にモノリシックに形成され、前記基板上に配設された複数本の走査信号線を駆動する走査信号線駆動回路であって、
前記複数本の走査信号線のうちの奇数行目の走査信号線を駆動するための複数個の奇数ライン走査用回路と、
前記複数本の走査信号線のうちの偶数行目の走査信号線を駆動するための複数個の偶数ライン走査用回路と、
前記複数個の奇数ライン走査用回路および前記複数個の偶数ライン走査用回路の中からアクティブにすべき回路を選択する選択回路と
を備え、
前記複数本の走査信号線は、連続するｋ本（ｋは４以上の整数）の走査信号線が各ブロックに含まれるように、ｚ個（ｚは２以上の整数）のブロックに区分され、
前記奇数ライン走査用回路および前記偶数ライン走査用回路は、ブロック毎に設けられ、
前記選択回路は、１個目からｚ個目までのブロックを１つずつ順次に選択しつつ、前記奇数ライン走査用回路と前記偶数ライン走査用回路とを交互に選択し、
各奇数ライン走査用回路は、対応するブロックに含まれる奇数行目の走査信号線を順次に選択的に駆動し、
各偶数ライン走査用回路は、対応するブロックに含まれる偶数行目の走査信号線を順次に選択的に駆動することを特徴とする、走査信号線駆動回路。
【請求項２】
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、
前記状態信号を出力するための出力ノードと、
第２電極に前記クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記出力ノードと前記第１ノードとの間に設けられた容量素子と、
開始指示信号または前段の出力ノードから出力される状態信号に基づいて前記第１ノードを充電するための第１ノード充電部と、
次段の出力ノードから出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
次段の出力ノードから出力される状態信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を有することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項３】
前記シフトレジスタを構成する各段において、前記第１ノード充電部によって前記第１ノードが充電された後であって前記第１ノード放電部によって前記第１ノードが放電される前に、前記出力制御用スイッチング素子の第２電極に与えられているクロック信号がローレベルからハイレベルに変化することを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項４】
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする、請求項２または３に記載の走査信号線駆動回路。
【請求項５】
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項６】
前記シフトレジスタを構成する各段において、
前記第１ノード充電部は、前段の出力ノードから出力される状態信号が第１電極および第２電極に与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第１ノード放電部は、次段の出力ノードから出力される状態信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第２のスイッチング素子を含むことを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項７】
前記シフトレジスタを構成する各段において、
前記出力ノード放電部は、前段の出力ノードから出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第３のスイッチング素子を含むことを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項８】
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第４のスイッチング素子を更に有することを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項９】
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第５のスイッチング素子を更に有することを特徴とする、請求項２に記載の走査信号線駆動回路。
【請求項１０】
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする、請求項２から９までのいずれか１項に記載の走査信号線駆動回路。
【請求項１１】
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、インジウム，ガリウム，亜鉛，および酸素を主成分とするＮ型の酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項２から９までのいずれか１項に記載の走査信号線駆動回路。
【請求項１２】
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、入力データを前記クロック信号に基づいて取り込むマスターフリップフロップと該マスターフリップフロップに取り込まれたデータを前記クロック信号に基づいて前記状態信号として出力するスレーブフリップフロップとからなる、ＣＭＯＳ論理回路を用いて実現されたマスタースレーブ型フリップフロップであって、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記入力データとして与えられ、
前記奇数ライン走査用回路を構成するシフトレジスタの二段目以降の各段には、前段から出力される状態信号が前記入力データとして与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記入力データとして与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの二段目以降の各段には、前段から出力される状態信号が前記入力データとして与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項１３】
前記シフトレジスタを構成する各段に含まれるＣＭＯＳ論理回路には、多結晶シリコンからなる薄膜トランジスタが用いられていることを特徴とする、請求項１２に記載の走査信号線駆動回路。
【請求項１４】
表示装置であって、
請求項１から１３までのいずれか１項に記載の走査信号線駆動回路と、
前記基板上に配設された複数本の映像信号線を駆動する映像信号線駆動回路と
を備え、
前記映像信号線駆動回路は、各映像信号線に印加される映像信号に着目したとき、前記奇数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性と前記偶数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性とを異なる極性にすることを特徴とする、表示装置。
【請求項１５】
前記映像信号線駆動回路は、隣接する２本の映像信号線に印加される映像信号の極性を互いに異なる極性にすることを特徴とする、請求項１４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路（ゲートドライバ）に関する。
【背景技術】
【０００２】
従来より、スイッチング素子としてＴＦＴ（薄膜トランジスタ）を備えるアクティブマトリクス型の液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板から構成される液晶パネルを備えている。液晶パネルの一方の基板には、ゲートバスライン（走査信号線）とソースバスライン（映像信号線）とが格子状に設けられ、ゲートバスラインとソースバスラインとの交差部近傍にＴＦＴが設けられている。ＴＦＴは、ゲートバスラインに接続されたゲート端子，ソースバスラインに接続されたソース端子，およびドレイン端子から構成される。ドレイン端子は、画像を形成するために基板上にマトリクス状に配置された画素電極と接続されている。液晶パネルの他方の基板には、液晶を介して画素電極との間に電圧を印加するための共通電極（「対向電極」とも呼ばれている。）が設けられている。以上のような構成において、各ＴＦＴのゲート端子がゲートバスラインからアクティブな走査信号を受けたときに当該ＴＦＴのソース端子がソースバスラインから受ける映像信号に基づいて、画素電極−共通電極間に電圧が印加される。これにより液晶が駆動され、画面上に所望の画像が表示される。【０００３】
ところで、液晶には、直流電圧が加わり続けると劣化するという性質がある。このため、液晶表示装置では、液晶には交流電圧が印加される。このような交流電圧の印加は、個々の画素形成部（画像を構成する最小単位である１つの画素を形成する領域）において画素電圧（共通電極の電位を基準とする画素電極の電位）の極性を１フレーム期間毎に反転させることによって実現されている。このような交流駆動を行いつつ高品位表示を実現する技術として、ライン反転駆動と呼ばれる駆動方式やドット反転駆動と呼ばれる駆動方式が知られている。【０００４】
ライン反転駆動とは、画素電圧の極性を１フレーム期間毎かつ１ゲートバスライン毎（１行毎）に反転させる駆動方式である。ライン反転駆動が採用されている場合、連続する２フレーム期間における画素電圧の極性は、例えば図１２に示すようなものとなる。一方、ドット反転駆動とは、画素電圧の極性を１フレーム期間毎かつ１ゲートバスライン毎に反転させ、さらに、１フレーム期間内において横（水平）方向に隣接する画素形成部間の極性をも反転させる駆動方式である。ドット反転駆動が採用されている場合、連続する２フレーム期間における画素電圧の極性は、例えば図１３に示すようなものとなる。なお、図１２および図１３には、１６本のゲートバスラインＧＬ１〜ＧＬ１６と８本のソースバスラインＳＬ１〜ＳＬ８との交差点に対応して設けられている（１６×８）個の画素形成部における画素電圧の極性を示している。【０００５】
日本の特開平１１−３５２９３８号公報には、ライン反転駆動あるいはドット反転駆動が採用されている表示装置に関し、低消費電力化を図る駆動方式が提案されている。この駆動方式においては、ゲートバスラインが複数個のブロックに区分された上で、複数個のブロックに対しては１つずつ順次に選択が行われ、かつ、各ブロックに含まれる複数本のゲートバスラインに対しては飛び越し走査が行われる。例えば、８本のゲートバスラインＧＬ１〜ＧＬ８が２個のブロックに区分された場合、図１４に示すように、「ＧＬ１、ＧＬ３、ＧＬ２、ＧＬ４、ＧＬ５、ＧＬ７、ＧＬ６、ＧＬ８」という順序でゲートバスラインが選択される。これにより、図１２あるいは図１３に示したような画素電圧の極性を得るためには、映像信号の極性を１水平走査期間毎ではなく２水平走査期間毎に反転させれば足りることになる。その結果、消費電力が低減されている。【０００６】
なお、本説明においては、日本の特開平１１−３５２９３８号公報に開示されている駆動方式のように次の（１）〜（４）を満たす駆動方式のことを「ブロック反転駆動」という。
（１）ゲートバスラインが複数個のブロックに区分された上で、当該複数個のブロックに対しては１つずつ順次に選択が行われる。
（２）各ブロックに含まれる複数本のゲートバスラインに対しては飛び越し走査が行われる。これにより、各ブロックに関し、１フレーム期間中に２回の垂直走査（奇数行目を選択するための走査と偶数行目を選択するための走査）が行われる。
（３）１フレーム期間中における２回の垂直走査に関し、１回目の垂直走査の際と２回目の垂直走査の際とで、各ソースバスラインに印加される映像信号の極性が反転する。
（４）個々の画素形成部において、画素電圧の極性は１フレーム期間毎に反転する。【０００７】
また、本件発明に関連して、以下のような先行技術も知られている。日本の特開２００６−１５４８１０号公報には、順次走査と飛び越し走査を選択的に行うことができるスキャンドライバ（ゲートドライバ）の発明が開示されている。日本の特開平８−３２０６７４号公報には、飛び越し走査に加えてデータライン（ソースバスライン）に供給する表示信号（映像信号）を所定期間毎に極性反転させることで良好な画質が得られるとともに低消費電力化を図ることができる旨、記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本の特開平１１−３５２９３８号公報
【特許文献２】日本の特開２００６−１５４８１０号公報
【特許文献３】日本の特開平８−３２０６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、液晶表示装置に関し、近年、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。モノリシック化は、例えば液晶パネルの狭額縁化を図るために行われている。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかし、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、典型的には、アモルファスシリコンを用いたＴＦＴ（ａ−Ｓｉ  ＴＦＴ）が駆動素子として採用されている。しかしながら、近年、多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いたＴＦＴを駆動素子として採用する構成も提案されている。【００１０】
ところが、上述したブロック反転駆動を行うことのできるモノリシックゲートドライバは存在していなかった。また、アモルファスシリコンについては、Ｐ型の移動度が低いため、ＣＭＯＳ構成を採用することができない。このため、例えば大型液晶パネルのようにアモルファスシリコンＴＦＴを駆動素子として採用している表示装置においては、片チャネルのＴＦＴを用いて回路を構成する必要がある。従って、ブロック反転駆動のような複雑な駆動を可能にする回路構成の実現が困難であった。【００１１】
そこで本発明は、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことのできるモノリシックゲートドライバを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の局面は、表示パネルを構成する基板上にモノリシックに形成され、前記基板上に配設された複数本の走査信号線を駆動する走査信号線駆動回路であって、
前記複数本の走査信号線のうちの奇数行目の走査信号線を駆動するための複数個の奇数ライン走査用回路と、
前記複数本の走査信号線のうちの偶数行目の走査信号線を駆動するための複数個の偶数ライン走査用回路と、
前記複数個の奇数ライン走査用回路および前記複数個の偶数ライン走査用回路の中からアクティブにすべき回路を選択する選択回路と
を備え、
前記複数本の走査信号線は、連続するｋ本（ｋは４以上の整数）の走査信号線が各ブロックに含まれるように、ｚ個（ｚは２以上の整数）のブロックに区分され、
前記奇数ライン走査用回路および前記偶数ライン走査用回路は、ブロック毎に設けられ、
前記選択回路は、１個目からｚ個目までのブロックを１つずつ順次に選択しつつ、前記奇数ライン走査用回路と前記偶数ライン走査用回路とを交互に選択し、
各奇数ライン走査用回路は、対応するブロックに含まれる奇数行目の走査信号線を順次に選択的に駆動し、
各偶数ライン走査用回路は、対応するブロックに含まれる偶数行目の走査信号線を順次に選択的に駆動することを特徴とする。【００１３】
本発明の第２の局面は、本発明の第１の局面において、
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、
前記状態信号を出力するための出力ノードと、
第２電極に前記クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記出力ノードと前記第１ノードとの間に設けられた容量素子と、
開始指示信号または前段の出力ノードから出力される状態信号に基づいて前記第１ノードを充電するための第１ノード充電部と、
次段の出力ノードから出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
次段の出力ノードから出力される状態信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を有することを特徴とする。【００１４】
本発明の第３の局面は、本発明の第２の局面において、
前記シフトレジスタを構成する各段において、前記第１ノード充電部によって前記第１ノードが充電された後であって前記第１ノード放電部によって前記第１ノードが放電される前に、前記出力制御用スイッチング素子の第２電極に与えられているクロック信号がローレベルからハイレベルに変化することを特徴とする。【００１５】
本発明の第４の局面は、本発明の第２または第３の局面において、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする。【００１６】
本発明の第５の局面は、本発明の第１の局面において、
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする。【００１７】
本発明の第６の局面は、本発明の第２の局面において、
前記シフトレジスタを構成する各段において、
前記第１ノード充電部は、前段の出力ノードから出力される状態信号が第１電極および第２電極に与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第１ノード放電部は、次段の出力ノードから出力される状態信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第２のスイッチング素子を含むことを特徴とする。【００１８】
本発明の第７の局面は、本発明の第２の局面において、
前記シフトレジスタを構成する各段において、
前記出力ノード放電部は、前段の出力ノードから出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第３のスイッチング素子を含むことを特徴とする。【００１９】
本発明の第８の局面は、本発明の第２の局面において、
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第４のスイッチング素子を更に有することを特徴とする。【００２０】
本発明の第９の局面は、本発明の第２の局面において、
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第５のスイッチング素子を更に有することを特徴とする。【００２１】
本発明の第１０の局面は、本発明の第２から第９までのいずれかの局面において、
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする。【００２２】
本発明の第１１の局面は、本発明の第２から第９までのいずれかの局面において、
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、インジウム，ガリウム，亜鉛，および酸素を主成分とするＮ型の酸化物半導体からなる薄膜トランジスタであることを特徴とする。【００２３】
本発明の第１２の局面は、本発明の第１の局面において、
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、入力データを前記クロック信号に基づいて取り込むマスターフリップフロップと該マスターフリップフロップに取り込まれたデータを前記クロック信号に基づいて前記状態信号として出力するスレーブフリップフロップとからなる、ＣＭＯＳ論理回路を用いて実現されたマスタースレーブ型フリップフロップであって、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記入力データとして与えられ、
前記奇数ライン走査用回路を構成するシフトレジスタの二段目以降の各段には、前段から出力される状態信号が前記入力データとして与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記入力データとして与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの二段目以降の各段には、前段から出力される状態信号が前記入力データとして与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする。【００２４】
本発明の第１３の局面は、本発明の第１２の局面において、
前記シフトレジスタを構成する各段に含まれるＣＭＯＳ論理回路には、多結晶シリコンからなる薄膜トランジスタが用いられていることを特徴とする。【００２５】
本発明の第１４の局面は、表示装置であって、
本発明の第１から第１３までのいずれかの局面に係る走査信号線駆動回路と、
前記基板上に配設された複数本の映像信号線を駆動する映像信号線駆動回路と
を備え、
前記映像信号線駆動回路は、各映像信号線に印加される映像信号に着目したとき、前記奇数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性と前記偶数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性とを異なる極性にすることを特徴とする。【００２６】
本発明の第１５の局面は、本発明の第１４の局面において、
前記映像信号線駆動回路は、隣接する２本の映像信号線に印加される映像信号の極性を互いに異なる極性にすることを特徴とする。
【発明の効果】
【００２７】
本発明の第１の局面によれば、複数本の走査信号線は、１つのブロックに連続する４本以上のゲートバスラインが含まれるように、ｚ個のブロックに区分される。選択回路は奇数ライン走査用回路と偶数ライン走査用回路とを交互に選択するので、各ブロックに関し、１回目の垂直走査で奇数行目の走査信号線が１本ずつ順次に選択され、その後２回目の垂直走査で偶数行目の走査信号線が１本ずつ順次に選択される。ここで、１回目の垂直走査の際と２回目の垂直走査の際とで各映像信号の極性を反転させ、かつ、１フレーム期間毎にも各映像信号の極性を反転させることによって、ブロック反転駆動が実現される。その際、１フレーム期間中における映像信号の極性反転の回数が少なくなるので、ライン反転駆動やドット反転駆動と比較して消費電力が低減される。以上のようにして、モノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。【００２８】
本発明の第２の局面によれば、ブートストラップを利用したシフトレジスタを備えたモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。【００２９】
本発明の第３の局面によれば、シフトレジスタの各段において、好適なタイミングで第１ノードがブートストラップされる。【００３０】
本発明の第４の局面によれば、走査信号線駆動回路内の回路構成を複雑化させることなく、本発明の第２または第３の局面と同様の効果が得られる。【００３１】
本発明の第５の局面によれば、走査信号線駆動回路内の回路構成を複雑化させることなく、本発明の第１の局面と同様の効果が得られる。【００３２】
本発明の第６の局面によれば、シフトレジスタの回路構成を複雑化させることなく、本発明の第２の局面と同様の効果が得られる。【００３３】
本発明の第７の局面によれば、シフトレジスタの回路構成を複雑化させることなく、本発明の第２の局面と同様の効果が得られる。【００３４】
本発明の第８の局面によれば、出力ノードの電位はクリア信号に基づいてローレベル（初期状態）にされる。このため、適宜のタイミングでクリア信号をオンレベルにすることにより、誤動作の発生が抑制される。【００３５】
本発明の第９の局面によれば、第１ノードの電位はクリア信号に基づいてローレベル（初期状態）にされる。このため、適宜のタイミングでクリア信号をオンレベルにすることにより、誤動作の発生が抑制される。【００３６】
本発明の第１０の局面によれば、アモルファスシリコンＴＦＴを駆動素子として採用する表示装置（例えば大型液晶パネル）用のモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。【００３７】
本発明の第１１の局面によれば、ＩＧＺＯ−ＴＦＴを駆動素子として採用する表示装置用のモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。また、ＩＧＺＯについては移動度が高いので、走査信号線駆動回路の駆動能力の向上やＴＦＴサイズの縮小による狭額縁化を図ることが可能となる。さらに、負荷容量が低減されるので、消費電力が顕著に低減される。さらにまた、ＩＧＺＯ−ＴＦＴについてはリークが少ないので、例えば、ブートストラップを利用した回路において、フローティングノードの電荷のリークに起因する動作不良の発生が抑制され、動作マージンの拡大を図ることが可能となる。【００３８】
本発明の第１２の局面によれば、マスタースレーブ型フリップフロップを利用したシフトレジスタを備えたモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。また、シフトレジスタがＣＭＯＳ論理回路を用いて構成されているので、消費電力が効果的に低減される。【００３９】
本発明の第１３の局面によれば、多結晶シリコンＴＦＴを駆動素子として採用する表示装置用のモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。【００４０】
本発明の第１４の局面によれば、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことのできるモノリシック化された走査信号線駆動回路を備えた表示装置が実現される。【００４１】
本発明の第１５の局面によれば、横（水平）方向に隣接する画素間においても縦（垂直）方向に隣接する画素間においても画素電圧の極性が互いに異なる状態（反転した状態）となるので、より高品位な表示を行うことが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る液晶表示装置において、ゲートドライバの詳細な構成を示すブロック図である。
【図２】上記実施形態において、液晶表示装置の全体構成を示すブロック図である。
【図３】上記実施形態において、ゲートドライバの概略構成を示すブロック図である。
【図４】上記実施形態において、奇数ライン走査用回路および偶数ライン走査用回路に含まれる各シフトレジスタのｎ段目の段構成回路の入出力信号について説明するための図である。
【図５】上記実施形態において、段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図６】上記実施形態において、段構成回路の動作について説明するための信号波形図である。
【図７】上記実施形態において、ゲートドライバ全体の動作について説明するための信号波形図である。
【図８】一般的な表示装置における走査信号・映像信号の波形図である。
【図９】上記実施形態における走査信号・映像信号の波形図である。
【図１０】上記実施形態の第２の変形例において、段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。
【図１１】上記実施形態の第２の変形例において、クロック信号ＣＫからクロック信号ｃｌｋ，ｃｌｋｂを生成するための構成を示す回路図である。
【図１２】ライン反転駆動が採用されている場合の連続する２フレーム期間における画素電圧の極性を示す図である。
【図１３】ドット反転駆動が採用されている場合の連続する２フレーム期間における画素電圧の極性を示す図である。
【図１４】ブロック反転駆動が採用されている場合の走査信号の波形図である。
【発明を実施するための形態】
【００４３】
以下、添付図面を参照しつつ、本発明の一実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。
【００４４】
＜１．全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１００と、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、ゲートドライバ（走査信号線駆動回路）４００とを備えている。表示部１００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｉと、ソースバスラインＳＬ１〜ＳＬｊとゲートバスラインＧＬ１〜ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００４５】
表示制御回路２００は、外部から送られるデータ信号ＤＡＴとタイミング制御信号群（水平同期信号，垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するためのゲート制御信号ＧＣＴＬとを出力する。ソース制御信号ＳＣＴＬおよびゲート制御信号ＧＣＴＬは、複数の信号からなっている。ソース制御信号ＳＣＴＬには、例えば、ソースドライバ３００内のシフトレジスタの動作を制御するためのスタートパルス信号，クロック信号などが含まれている。ゲート制御信号ＧＣＴＬについての詳しい説明は後述する。
【００４６】
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソース制御信号ＳＣＴＬを受け取り、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号を印加する。
【００４７】
ゲートドライバ４００は、表示制御回路２００から出力されるゲート制御信号ＧＣＴＬに基づいて、各ゲートバスラインＧＬ１〜ＧＬｉへのアクティブな走査信号の印加（走査パルスの出力）を１垂直走査期間を周期として繰り返す。このゲートドライバ４００についての詳しい説明は後述する。なお、本実施形態においては、ゲートドライバ４００は、表示部１００を含む液晶パネルを構成する２枚の基板（ガラス基板）のうちの一方の基板上に形成されている。すなわち、本実施形態におけるゲートドライバ４００は、モノリシックゲートドライバである。また、本実施形態においては、アモルファスシリコンＴＦＴが駆動素子として採用されている。
【００４８】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｊに駆動用の映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｉに走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１００に表示される。
【００４９】
＜２．ゲートドライバの構成＞
＜２．１  ゲートドライバの概略構成＞
図３は、本実施形態におけるゲートドライバ４００の概略構成を示すブロック図である。本実施形態においては、ゲートバスラインＧＬ１〜ＧＬｉは、連続するｋ本（ｋは４以上の整数）のゲートバスラインが１つのブロックに含まれるように、複数個のブロック（グループ）に区分される。なお、本説明においては、各ブロックに８本のゲートバスラインが含まれるようゲートバスラインＧＬ１〜ＧＬｉはｚ個（ｚ＝ｉ／８）のブロックＢＬＫ１〜ＢＬＫｚに区分されていると仮定する。
【００５０】
ゲートドライバ４００には、ブロック毎に、奇数行目のゲートバスラインを駆動するための奇数ライン走査用回路４２と偶数行目のゲートバスラインを駆動するための偶数ライン走査用回路４４とが設けられている。ゲートドライバ４００には、また、奇数ライン走査用回路４２と偶数ライン走査用回路４４とを順次に選択するための、複数段からなるシフトレジスタで構成されたブロック走査用回路（選択回路）４０が設けられている。なお、シフトレジスタの各段を符号ＳＲで示している（図１も同様）。また、以下においては、奇数ライン走査用回路４２に対応している段のことを「奇数ライン駆動用段」といい、偶数ライン走査用回路４４に対応している段のことを「偶数ライン駆動用段」という。
【００５１】
以上のような構成において、上記ｚ個のブロックＢＬＫ１〜ＢＬＫｚに着目すると、１ブロック目ＢＬＫ１からｚブロック目ＢＬＫｚまでのブロックが１つずつ順次に選択される。また、各ブロックに着目すると、まず、奇数ライン走査用回路４２によって奇数行目のゲートバスラインが１本ずつ順次に走査され、その後、偶数ライン走査用回路４４によって偶数行目のゲートバスラインが１本ずつ順次に走査される。
【００５２】
＜２．２  ゲートドライバの詳細な構成＞
図１は、本実施形態におけるゲートドライバ４００の詳細な構成を示すブロック図である。なお、図１には、１行目から１６行目までのゲートバスラインＧＬ１〜ＧＬ１６に対応する部分のみを示している。上述したように、ゲートドライバ４００には、ブロック走査用回路４０と、ブロック毎に設けられた奇数ライン走査用回路４２および偶数ライン走査用回路４４とが含まれている。ブロック走査用回路４０，各奇数ライン走査用回路４２，および各偶数ライン走査用回路４４はそれぞれ複数段からなるシフトレジスタで構成されている。なお、本説明の例では、各奇数ライン走査用回路４２および各偶数ライン走査用回路４４は、４段からなるシフトレジスタで構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて、当該状態を示す信号（以下、「状態信号」という。）を出力する。また、以下においては、シフトレジスタの各段を構成する回路のことを「段構成回路」ともいう。
【００５３】
図１に示すように、ゲートドライバ４００には、ゲート制御信号ＧＣＴＬとして、ブロック走査用回路４０内のシフトレジスタの動作開始用のパルスを含むスタートパルス信号ＧＳＰと、ブロック走査用回路４０内のシフトレジスタのシフト動作を制御するための２つのクロック信号ＢＣＫ１，ＢＣＫ２と、奇数ライン走査用回路４２内のシフトレジスタのシフト動作を制御するための２つのクロック信号ＧＣＫ１，ＧＣＫ２と、奇数ライン走査用回路４２内のシフトレジスタの状態を完全にクリアするためのパルスを含むクリア信号ＧＣＬＲ１と、偶数ライン走査用回路４４内のシフトレジスタのシフト動作を制御するための２つのクロック信号ＧＣＫ３，ＧＣＫ４と、偶数ライン走査用回路４４内のシフトレジスタの状態を完全にクリアするためのパルスを含むクリア信号ＧＣＬＲ２とが与えられる。
【００５４】
ブロック走査用回路４０は、スタートパルス信号ＧＳＰのパルスを受け取ると、２つのクロック信号ＢＣＫ１，ＢＣＫ２に基づいて、当該パルスをシフトレジスタの１段目から最終段目（２ｚ段目）へと順次に転送する。このようなシフト動作に伴い、奇数段目からは、奇数ライン走査用回路４２内のシフトレジスタの動作開始用のパルスを含むスタートパルス信号ＧＳＰＯｐ（ｐ＝１〜ｚ）が出力され、偶数段目からは、偶数ライン走査用回路４４内のシフトレジスタの動作開始用のパルスを含むスタートパルス信号ＧＳＰＥｑ（ｑ＝１〜ｚ）が出力される。
【００５５】
奇数ライン走査用回路４２は、スタートパルス信号ＧＳＰＯｐのパルスを受け取ると、２つのクロック信号ＧＣＫ１，ＧＣＫ２に基づいて、当該パルスをシフトレジスタの１段目から最終段目（４段目）へと順次に転送する。このようなシフト動作に伴い、奇数行目のゲートバスラインを順次に選択的に駆動するための走査パルスが、奇数ライン走査用回路４２を構成するシフトレジスタから順次に出力される。偶数ライン走査用回路４４は、スタートパルス信号ＧＳＰＥｑのパルスを受け取ると、２つのクロック信号ＧＣＫ３，ＧＣＫ４に基づいて、当該パルスをシフトレジスタの１段目から最終段目（４段目）へと順次に転送する。このようなシフト動作に伴い、偶数行目のゲートバスラインを順次に選択的に駆動するための走査パルスが、偶数ライン走査用回路４４を構成するシフトレジスタから順次に出力される。
【００５６】
＜２．３  段構成回路の構成＞
図４は、奇数ライン走査用回路４２および偶数ライン走査用回路４４に含まれるシフトレジスタのｎ段目の段構成回路ＳＲｎの入出力信号について説明するための図である。各段構成回路には、クロック信号ＣＫとクリア信号ＣＬＲとセット信号ＳＥＴとリセット信号ＲＥＳＥＴとが与えられる。また、各段構成回路からは、各時点における状態を示す状態信号Ｚが出力される。クロック信号ＣＫは、上記４つのクロック信号ＧＣＫ１〜ＧＣＫ４のうちのいずれかである。クリア信号ＣＬＲは、上記２つのクリア信号ＧＣＬＲ１，ＧＣＬＲ２のうちのいずれかである。ｎ段目の段構成回路ＳＲｎには、（ｎ−１）段目の段構成回路ＳＲｎ−１から出力される状態信号Ｚｎ−１がセット信号ＳＥＴとして与えられ、（ｎ＋１）段目の段構成回路ＳＲｎ＋１から出力される状態信号Ｚｎ＋１がリセット信号ＲＥＳＥＴとして与えられる。また、ｎ段目の段構成回路ＳＲｎから出力される状態信号Ｚｎは、当該段構成回路ＳＲｎに対応するゲートバスラインＧＬに走査信号として印加されるのに加えて、（ｎ−１）段目の段構成回路ＳＲｎ−１にリセット信号ＲＥＳＥＴとして与えられ、（ｎ＋１）段目の段構成回路ＳＲｎ＋１にセット信号ＳＥＴとして与えられる。
【００５７】
図５は、本実施形態における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。図５に示すように、この段構成回路は、６個の薄膜トランジスタＴＳおよびＴ１〜Ｔ５と、１個のキャパシタ（容量素子）Ｃａｐとを備えている。それら６個の薄膜トランジスタＴＳおよびＴ１〜Ｔ５はすべてＮチャネル型である。また、この段構成回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、４個の入力端子５１〜５４と１個の出力端子（出力ノード）５９とを有している。ここで、セット信号ＳＥＴを受け取る入力端子には符号５１を付し、リセット信号ＲＥＳＥＴを受け取る入力端子には符号５２を付し、クロック信号ＣＫを受け取る入力端子には符号５３を付し、クリア信号ＣＬＲを受け取る入力端子には符号５４を付している。また、状態信号Ｚを出力する出力端子には符号５９を付している。
【００５８】
薄膜トランジスタＴＳのゲート端子，薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ２のドレイン端子，薄膜トランジスタＴ５のドレイン端子，およびキャパシタＣａｐの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。
【００５９】
薄膜トランジスタＴＳについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子５３に接続され、ソース端子は出力端子５９に接続されている。薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子５１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子５２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子５２に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子５４に接続され、ドレイン端子は出力端子５９に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ５については、ゲート端子は入力端子５４に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣａｐについては、一端はｎｅｔＡに接続され、他端は出力端子５９に接続されている。
【００６０】
なお、本実施形態においては、薄膜トランジスタＴＳによって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ１によって第１のスイッチング素子が実現され、薄膜トランジスタＴ２によって第２のスイッチング素子が実現され、薄膜トランジスタＴ３によって第３のスイッチング素子が実現され、薄膜トランジスタＴ４によって第４のスイッチング素子が実現され、薄膜トランジスタＴ５によって第５のスイッチング素子が実現されている。また、本実施形態においては、図５で符号５７で示す部分によって第１ノード充電部が実現され、図５で符号５８ａで示す部分によって第１ノード放電部が実現され、図５で符号５８ｂで示す部分によって出力ノード放電部が実現されている。
【００６１】
＜３．駆動方法＞
＜３．１  段構成回路の動作＞
図５および図６を参照しつつ、本実施形態における段構成回路の動作について説明する。この液晶表示装置の動作中、図６に示すように所定の周期で所定の期間ハイレベルとなるクロック信号ＣＫが入力端子５３に与えられる。
【００６２】
時点ｔ０以前の期間には、ｎｅｔＡの電位および状態信号Ｚの電位（出力端子５９の電位）はローレベルとなっている。時点ｔ０になると、入力端子５１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ１は図５に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣａｐが充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、時点ｔ０〜時点ｔ１の期間中、クロック信号ＣＫはローレベルとなっている。このため、この期間中、状態信号Ｚはローレベルで維持される。
【００６３】
時点ｔ１になると、クロック信号ＣＫがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５９の電位は上昇する。ここで、図５に示すようにｎｅｔＡ−出力端子５９間にはキャパシタＣａｐが設けられているので、出力端子５９の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、状態信号Ｚの電位は、クロック信号ＣＫのハイレベルの電位にまで上昇する。これにより、この段構成回路の出力端子５９に接続されているゲートバスラインが選択状態となる。
【００６４】
時点ｔ２になると、クロック信号ＣＫがハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５９の電位は低下し、キャパシタＣａｐを介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５９の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。
【００６５】
時点ｔ３になると、入力端子５２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ２および薄膜トランジスタＴ３がオン状態となる。薄膜トランジスタＴ２がオン状態となることによってｎｅｔＡの電位がハイレベルからローレベルに変化し、薄膜トランジスタＴ３がオン状態となることによって出力端子５９の電位がローレベルの直流電源電位ＶＳＳへと引き込まれる。
【００６６】
時点ｔ４になると、入力端子５４にクリア信号ＣＬＲのパルスが与えられる。これにより、薄膜トランジスタＴ４および薄膜トランジスタＴ５がオン状態となる。薄膜トランジスタＴ４がオン状態となることによって出力端子５９の電位がローレベルの直流電源電位ＶＳＳへと引き込まれ、薄膜トランジスタＴ５がオン状態となることによってｎｅｔＡの電位がローレベルの直流電源電位ＶＳＳへと引き込まれる。
【００６７】
＜３．２  ゲートドライバ全体の動作＞
次に、上述した段構成回路の動作を踏まえ、図７を参照しつつ、本実施形態におけるゲートドライバ４００全体の動作について説明する。なお、ここでは、ブロックＢＬＫ１（図３参照）に着目するが、その他のブロックＢＬＫ２〜ＢＬＫｚについても同様の動作が行われる。
【００６８】
まず、時点ｔ１０に、奇数ライン駆動用段にスタートパルス信号ＧＳＰのパルスが与えられる。奇数ライン駆動用段は、時点ｔ１０以降に最初にクロック信号ＢＣＫ１のパルスを受け取ったタイミング（時点ｔ１１）で、スタートパルス信号ＧＳＰＯ１のパルスを出力する。奇数ライン駆動用段から出力されたスタートパルス信号ＧＳＰＯ１のパルスは、偶数ライン駆動用段に与えられるとともに、奇数ライン走査用回路４２内のシフトレジスタの１段目に与えられる。偶数ライン駆動用段は、奇数ライン駆動用段から出力されたスタートパルス信号ＧＳＰＯ１のパルスを受け取った後最初にクロック信号ＢＣＫ２のパルスを受け取ったタイミング（時点ｔ１２）で、スタートパルス信号ＧＳＰＥ１のパルスを出力する。偶数ライン駆動用段から出力されたスタートパルス信号ＧＳＰＥ１のパルスは、奇数ライン駆動用段に与えられるとともに、偶数ライン走査用回路４４内のシフトレジスタの１段目に与えられる。
【００６９】
奇数ライン走査用回路４２は、シフトレジスタの１段目にスタートパルス信号ＧＳＰＯ１のパルスが与えられた後（時点ｔ１１後）、２つのクロック信号ＧＣＫ１，ＧＣＫ２に基づいて、奇数行目のゲートバスラインＧＬ１，ＧＬ３，ＧＬ５，およびＧＬ７に順次に走査パルスを出力する。偶数ライン走査用回路４４は、シフトレジスタの１段目にスタートパルス信号ＧＳＰＥ１のパルスが与えられた後（時点ｔ１２後）、２つのクロック信号ＧＣＫ３，ＧＣＫ４に基づいて、偶数行目のゲートバスラインＧＬ２，ＧＬ４，ＧＬ６，およびＧＬ８に順次に走査パルスを出力する。以上のようにして、１行目から８行目までのゲートバスラインＧＬ１〜ＧＬ８に着目すると、図７に示すように「ＧＬ１、ＧＬ３、ＧＬ５、ＧＬ７、ＧＬ２、ＧＬ４、ＧＬ６、ＧＬ８」という順序で走査パルスが与えられる。
【００７０】
時点ｔ１４になるとクロック信号ＢＣＫ１のパルスが立ち上がり、また、時点ｔ１６になるとクロック信号ＢＣＫ２のパルスが立ち上がる。これにより、ブロックＢＬＫ２においてブロックＢＬＫ１と同様の動作が行われる。その後、さらにブロックＢＬＫ３〜ＢＬＫｚにおいてもブロックＢＬＫ１と同様の動作が行われる。
【００７１】
なお、時点ｔ１３には、クリア信号ＧＣＬＲ１のパルスが立ち上がる。これにより、奇数ライン走査用回路４２内のシフトレジスタを構成する全ての段構成回路が完全にクリアな状態にされる。また、時点ｔ１５には、クリア信号ＧＣＬＲ２のパルスが立ち上がる。これにより、偶数ライン走査用回路４４内のシフトレジスタを構成する全ての段構成回路が完全にクリアな状態にされる。
【００７２】
＜４．効果＞
本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬｉは、１つのブロックに８本のゲートバスラインが含まれるように複数個のブロックに区分される。各ブロックに着目すると、８本のゲートバスラインに対して飛び越し走査が行われる。詳しくは、まず１回目の垂直走査で奇数行目の４本のゲートバスラインが１本ずつ順次に選択され、その後２回目の垂直走査で偶数行目の４本のゲートバスラインが１本ずつ順次に選択される。このため、１回目の垂直走査の際と２回目の垂直走査の際とで各映像信号の極性を反転させ、かつ、１フレーム期間毎にも各映像信号の極性を反転させることによって、連続する２フレーム期間における画素電圧の極性は図１２に示したようなものとなる。さらに、隣接するソースバスラインに印加される映像信号の極性をも反転させることによって、連続する２フレーム期間における画素電圧の極性は図１３に示したようなものとなる。以上のように、本実施形態においては、ブロック反転駆動が行われる。
【００７３】
一般的な液晶表示装置でライン反転駆動やドット反転駆動が採用された場合、図８に示すように、ゲートバスラインは１本ずつ順次に選択され、映像信号については１水平走査期間毎に極性反転が行われる。これに対して、本実施形態においては、図９に示すように、各ブロックにおいて、奇数行目の４本のゲートバスラインが１本ずつ順次に選択された後、偶数行目の４本のゲートバスラインが１本ずつ順次に選択される。このため、図１２あるいは図１３に示したような画素電圧の極性を得るためには、図９に示すように４水平走査期間毎に映像信号の極性を反転させれば良い。従って、１フレーム期間中における映像信号の極性反転の回数が少なくなる。これにより、高品位表示を維持しつつ、消費電力が低減される。
【００７４】
以上のように、本実施形態によれば、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことのできるモノリシックゲートドライバが実現される。
【００７５】
ところで、アモルファスシリコンについては、Ｐ型の移動度が低いため、ＣＭＯＳ構成を採用することができない。この点、本実施形態におけるゲートドライバ４００内のシフトレジスタに着目すると、スイッチング素子についてはＮチャネル型ＴＦＴのみを用いて構成されている。このため、例えば大型液晶パネルのようにアモルファスシリコンＴＦＴを駆動素子として採用する表示装置においても、ブロック反転駆動が可能なモノリシックゲートドライバが実現される。また、本実施形態によれば、ゲートドライバ４００内のシフトレジスタに関し、全ての段を同じ構成の回路にして実現することが可能となり、かつ、比較的簡易な構成の回路で実現することが可能となる。
【００７６】
＜５．変形例＞
上記実施形態においては、駆動素子としてアモルファスシリコンＴＦＴが採用されている例を挙げて説明したが、本発明はこれに限定されない。以下、駆動素子として採用されるＴＦＴについての変形例を説明する。
【００７７】
＜５．１  第１の変形例＞
まず、駆動素子としてアモルファス酸化物半導体の一種であるＩＧＺＯを用いたＴＦＴ（以下、「ＩＧＺＯ−ＴＦＴ」という。）が採用される例について説明する。ＩＧＺＯは、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），および酸素（Ｏ）を主成分とするＮ型の酸化物半導体である。Ｎ型の酸化物半導体であるので、ゲートドライバ内のシフトレジスタの各段（段構成回路）の構成を上記実施形態と同様の構成（図５参照）にすることができる。
【００７８】
ＩＧＺＯの特徴として、移動度が高いという点が挙げられる。このため、ＩＧＺＯ−ＴＦＴを駆動素子として採用することによって、ゲートドライバ４００の駆動能力の向上やＴＦＴサイズの縮小による狭額縁化を図ることが可能となる。また、負荷容量の低減により、上記実施形態と比較して、更に消費電力を低減することが可能となる。さらに、ＩＧＺＯ−ＴＦＴについてはリークが少ないという特徴がある。このため、例えば、ブートストラップを利用した回路（図５参照）において、フローティングノード（電気的に浮いた状態のノード，図６の時点ｔ１から時点ｔ２までの期間における図５中のｎｅｔＡ）の電荷のリークに起因する動作不良の発生が抑制され、動作マージンの拡大を図ることが可能となる。
【００７９】
＜５．２  第２の変形例＞
次に、駆動素子として多結晶シリコンＴＦＴ（ｐ−Ｓｉ  ＴＦＴ）が採用される例について説明する。多結晶シリコンＴＦＴについては、アモルファスシリコンＴＦＴとは異なり、ＣＭＯＳ構成を採用することができる。そこで、本変形例においては、ゲートドライバ４００内のシフトレジスタの各段（段構成回路）は、ＣＭＯＳ論理回路を用いた構成となっている。
【００８０】
図１０は、本変形例における段構成回路の構成（シフトレジスタの一段分の構成）を示す回路図である。図１０に示すように、この段構成回路は、４個のクロックドインバータ６１〜６４と、２個のＮＯＲ回路６５，６６とを有している。これら４個のクロックドインバータ６１〜６４および２個のＮＯＲ回路６５，６６は、いずれもＣＭＯＳを用いた回路構成となっている。なお、それぞれの具体的な回路構成については、公知の構成を採用することができるので説明を省略する。
【００８１】
クロックドインバータ６１，６４については、クロック信号ｃｌｋがローレベルかつクロック信号ｃｌｋｂがハイレベルの時にはインバータとして機能し、クロック信号ｃｌｋがハイレベルかつクロック信号ｃｌｋｂがローレベルの時には入力端子−出力端子間が電気的に切り離される。クロックドインバータ６２，６３については、クロック信号ｃｌｋがハイレベルかつクロック信号ｃｌｋｂローレベルの時にはインバータとして機能し、クロック信号ｃｌｋがローレベルかつクロック信号ｃｌｋｂがハイレベルの時には入力端子−出力端子間が電気的に切り離される。ＮＯＲ回路６５，６６は、２つの入力端子に与えられた信号の否定論理和を示す信号を出力する。ＮＯＲ回路６５については、一方の入力端子にはクロックドインバータ６１，６２からの出力信号が与えられ、他方の入力端子にはクリア信号ＣＬＲが与えられる。また、ＮＯＲ回路６５からの出力信号は、クロックドインバータ６２，６３に与えられる。ＮＯＲ回路６６については、一方の入力端子にはクロックドインバータ６３，６４からの出力信号が与えられ、他方の入力端子にはクリア信号ＣＬＲが与えられる。また、ＮＯＲ回路６６からの出力信号は、クロックドインバータ６４に与えられるとともに、この段構成回路から状態信号Ｚとして出力される。
【００８２】
以上より、この段構成回路では、クリア信号ＣＬＲがローレベルになっている期間であってクロック信号ｃｌｋがローレベルかつクロック信号ｃｌｋｂがハイレベルとなっている期間中にクロックドインバータ６１与えられる入力信号（入力データ）Ｄｉｎの論理値が節点Ｎ１に一時的に保持される。そして、クロック信号ｃｌｋがローレベルからハイレベルに変化し、かつ、クロック信号ｃｌｋｂがハイレベルからローレベルに変化するタイミングで、節点Ｎ１に一時的に保持されていたデータの論理値が状態信号Ｚの波形として現れる。このように、この段構成回路は、マスターフリップフロップ（図１０で符号６０１で示す部分）とスレーブフリップフロップ（図１０で符号６０２で示す部分）とからなるマスタースレーブ型のＤフリップフロップとして動作する。
【００８３】
なお、クロックドインバータ６１〜６４に与えられる２つのクロック信号ｃｌｋ，ｃｌｋｂは、２個のインバータ７１，７２を用いて構成された図１１に示す回路でクロック信号ＣＫより生成される。クロック信号ＣＫは、上記実施形態と同様、上記４つのクロック信号ＧＣＫ１〜ＧＣＫ４のうちのいずれかである。図１１に示す構成により、クロック信号ＣＫがハイレベルになっている時には、クロック信号ｃｌｋはハイレベルとなり、クロック信号ｃｌｋｂはローレベルとなる。一方、クロック信号ＣＫがローレベルになっている時には、クロック信号ｃｌｋはローレベルとなり、クロック信号ｃｌｋｂはハイレベルとなる。
【００８４】
以上のような構成において、スタートパルス信号または前段から出力される状態信号Ｚｎ−１が、入力信号Ｄｉｎとしてクロックドインバータ６１に与えられる。例えば、１行目のゲートバスラインＧＬ１の走査パルスが立ち上がると、当該走査パルスとクロック信号ＧＣＫ２とに基づき、３行目のゲートバスラインＧＬ３に対応する段構成回路において、論理値「１」を示すデータが節点Ｎ１に一時的に保持される。そして、１行目のゲートバスラインＧＬ１の走査パルスの立ち上がり時点から１水平走査期間後にクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、３行目のゲートバスラインＧＬ３に対応する段構成回路から出力される状態信号Ｚがハイレベルとなる。このようにして、１行目のゲートバスラインＧＬ１の走査パルスが立ち上がってから１水平走査期間後に、３行目のゲートバスラインＧＬ３の走査パルスが立ち上がる。
【００８５】
以上より、シフトレジスタを構成する段構成回路を、ＣＭＯＳ論理回路を用いて図１０に示すように構成にしても、ゲートドライバ４００に上記実施形態と同様の動作をさせることができる。段構成回路がＣＭＯＳ論理回路を用いて構成されているので、上記実施形態と比較して、消費電力が低減される。また、本変形例においても、ゲートドライバ４００内のシフトレジスタに関し、全ての段を同じ構成の回路にして実現することが可能となり、かつ、比較的簡易な構成の回路で実現することが可能となる。
【００８６】
＜６．その他＞
上記実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
【符号の説明】
【００８７】
４０…ブロック走査用回路
４２…奇数ライン走査用回路
４４…偶数ライン走査用回路
５１〜５４…（段構成回路の）入力端子
５９…（段構成回路の）出力端子
１００…表示部
２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
ＢＬＫ１〜ＢＬＫｚ…ブロック
ＳＲ…段構成回路（シフトレジスタの段）
Ｃａｐ…キャパシタ（容量素子）
ＴＳ，Ｔ１〜Ｔ５…薄膜トランジスタ（ＴＦＴ）
ＧＬ１〜ＧＬｉ…ゲートバスライン
ＳＬ１〜ＳＬｊ…ソースバスライン
【図１】
2012137728.tif 000003
【図２】
2012137728.tif 000004
【図３】
2012137728.tif 000005
【図４】
2012137728.tif 000006
【図５】
2012137728.tif 000007
【図６】
2012137728.tif 000008
【図７】
2012137728.tif 000009
【図８】
2012137728.tif 000010
【図９】
2012137728.tif 000011
【図１０】
2012137728.tif 000012
【図１１】
2012137728.tif 000013
【図１２】
2012137728.tif 000014
【図１３】
2012137728.tif 000015
【図１４】
2012137728.tif 000016
【手続補正書】
【提出日】平成24年12月12日(2012.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表示パネルを構成する基板上にモノリシックに形成され、前記基板上に配設された複数本の走査信号線を駆動する走査信号線駆動回路であって、
前記複数本の走査信号線のうちの奇数行目の走査信号線を駆動するための複数個の奇数ライン走査用回路と、
前記複数本の走査信号線のうちの偶数行目の走査信号線を駆動するための複数個の偶数ライン走査用回路と、
前記複数個の奇数ライン走査用回路および前記複数個の偶数ライン走査用回路の中からアクティブにすべき回路を選択する選択回路と
を備え、
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、
前記状態信号を出力するための出力ノードと、
第２電極に前記クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記出力ノードと前記第１ノードとの間に設けられた容量素子と、
開始指示信号または前段の出力ノードから出力される状態信号に基づいて前記第１ノードを充電するための第１ノード充電部と、
次段の出力ノードから出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
次段の出力ノードから出力される状態信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を有し、
前記複数本の走査信号線は、連続するｋ本（ｋは４以上の整数）の走査信号線が各ブロックに含まれるように、ｚ個（ｚは２以上の整数）のブロックに区分され、
前記奇数ライン走査用回路および前記偶数ライン走査用回路は、ブロック毎に設けられ、
前記選択回路は、１個目からｚ個目までのブロックを１つずつ順次に選択しつつ、前記奇数ライン走査用回路と前記偶数ライン走査用回路とを交互に選択し、
各奇数ライン走査用回路は、対応するブロックに含まれる奇数行目の走査信号線を順次に選択的に駆動し、
各偶数ライン走査用回路は、対応するブロックに含まれる偶数行目の走査信号線を順次に選択的に駆動することを特徴とする、走査信号線駆動回路。
【請求項２】
前記シフトレジスタを構成する各段において、前記第１ノード充電部によって前記第１ノードが充電された後であって前記第１ノード放電部によって前記第１ノードが放電される前に、前記出力制御用スイッチング素子の第２電極に与えられているクロック信号がローレベルからハイレベルに変化することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項３】
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする、請求項１または２に記載の走査信号線駆動回路。
【請求項４】
前記シフトレジスタを構成する各段において、
前記第１ノード充電部は、前段の出力ノードから出力される状態信号が第１電極および第２電極に与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第１ノード放電部は、次段の出力ノードから出力される状態信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第２のスイッチング素子を含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項５】
前記シフトレジスタを構成する各段において、
前記出力ノード放電部は、前段の出力ノードから出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第３のスイッチング素子を含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項６】
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第４のスイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項７】
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第５のスイッチング素子を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項８】
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする、請求項１から７までのいずれか１項に記載の走査信号線駆動回路。
【請求項９】
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、インジウム，ガリウム，亜鉛，および酸素を主成分とするＮ型の酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１から７までのいずれか１項に記載の走査信号線駆動回路。
【請求項１０】
表示装置であって、
請求項１から９までのいずれか１項に記載の走査信号線駆動回路と、
前記基板上に配設された複数本の映像信号線を駆動する映像信号線駆動回路と
を備え、
前記映像信号線駆動回路は、各映像信号線に印加される映像信号に着目したとき、前記奇数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性と前記偶数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性とを異なる極性にすることを特徴とする、表示装置。
【請求項１１】
前記映像信号線駆動回路は、隣接する２本の映像信号線に印加される映像信号の極性を互いに異なる極性にすることを特徴とする、請求項１０に記載の表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の第１の局面は、表示パネルを構成する基板上にモノリシックに形成され、前記基板上に配設された複数本の走査信号線を駆動する走査信号線駆動回路であって、
前記複数本の走査信号線のうちの奇数行目の走査信号線を駆動するための複数個の奇数ライン走査用回路と、
前記複数本の走査信号線のうちの偶数行目の走査信号線を駆動するための複数個の偶数ライン走査用回路と、
前記複数個の奇数ライン走査用回路および前記複数個の偶数ライン走査用回路の中からアクティブにすべき回路を選択する選択回路と
を備え、
前記選択回路，前記奇数ライン走査用回路，および前記偶数ライン走査用回路は、外部から入力されるクロック信号に基づき第１の状態または第２の状態のいずれかを示す状態信号を出力する複数の段からなるシフトレジスタで構成され、
前記シフトレジスタを構成する各段は、
前記状態信号を出力するための出力ノードと、
第２電極に前記クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
前記出力制御用スイッチング素子の第１電極に接続された第１ノードと、
前記出力ノードと前記第１ノードとの間に設けられた容量素子と、
開始指示信号または前段の出力ノードから出力される状態信号に基づいて前記第１ノードを充電するための第１ノード充電部と、
次段の出力ノードから出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と、
次段の出力ノードから出力される状態信号に基づいて前記出力ノードを放電するための出力ノード放電部と
を有し、
前記複数本の走査信号線は、連続するｋ本（ｋは４以上の整数）の走査信号線が各ブロックに含まれるように、ｚ個（ｚは２以上の整数）のブロックに区分され、
前記奇数ライン走査用回路および前記偶数ライン走査用回路は、ブロック毎に設けられ、
前記選択回路は、１個目からｚ個目までのブロックを１つずつ順次に選択しつつ、前記奇数ライン走査用回路と前記偶数ライン走査用回路とを交互に選択し、
各奇数ライン走査用回路は、対応するブロックに含まれる奇数行目の走査信号線を順次に選択的に駆動し、
各偶数ライン走査用回路は、対応するブロックに含まれる偶数行目の走査信号線を順次に選択的に駆動することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明の第２の局面は、本発明の第１の局面において、
前記シフトレジスタを構成する各段において、前記第１ノード充電部によって前記第１ノードが充電された後であって前記第１ノード放電部によって前記第１ノードが放電される前に、前記出力制御用スイッチング素子の第２電極に与えられているクロック信号がローレベルからハイレベルに変化することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明の第３の局面は、本発明の第１または第２の局面において、
前記奇数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの奇数段目から出力される状態信号が前記開始指示信号として与えられ、
前記偶数ライン走査用回路を構成するシフトレジスタの一段目には、前記選択回路を構成するシフトレジスタの偶数段目から出力される状態信号が前記開始指示信号として与えられ、
前記複数本の走査信号線のうちの奇数行目の走査信号線には、前記奇数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられ、
前記複数本の走査信号線のうちの偶数行目の走査信号線には、前記偶数ライン走査用回路を構成するシフトレジスタの各段から出力される状態信号が走査信号として与えられることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の第４の局面は、本発明の第１の局面において、
前記シフトレジスタを構成する各段において、
前記第１ノード充電部は、前段の出力ノードから出力される状態信号が第１電極および第２電極に与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第１ノード放電部は、次段の出力ノードから出力される状態信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第２のスイッチング素子を含むことを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の第５の局面は、本発明の第１の局面において、
前記シフトレジスタを構成する各段において、
前記出力ノード放電部は、前段の出力ノードから出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第３のスイッチング素子を含むことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第６の局面は、本発明の第１の局面において、
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第４のスイッチング素子を更に有することを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第７の局面は、本発明の第１の局面において、
前記シフトレジスタを構成する各段は、外部から入力されるクリア信号が第１電極に与えられ、前記第１ノードに第２電極が接続され、ローレベルの電位が第３電極に与えられる第５のスイッチング素子を更に有することを特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の第８の局面は、本発明の第１から第７までのいずれかの局面において、
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の第９の局面は、本発明の第１から第７までのいずれかの局面において、
前記シフトレジスタを構成する各段に含まれるスイッチング素子は、インジウム，ガリウム，亜鉛，および酸素を主成分とするＮ型の酸化物半導体からなる薄膜トランジスタであることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の第１０の局面は、表示装置であって、
本発明の第１から第９までのいずれかの局面に係る走査信号線駆動回路と、
前記基板上に配設された複数本の映像信号線を駆動する映像信号線駆動回路と
を備え、
前記映像信号線駆動回路は、各映像信号線に印加される映像信号に着目したとき、前記奇数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性と前記偶数ライン走査用回路が前記選択回路によって選択されている時の前記映像信号の極性とを異なる極性にすることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の第１１の局面は、本発明の第１０の局面において、
前記映像信号線駆動回路は、隣接する２本の映像信号線に印加される映像信号の極性を互いに異なる極性にすることを特徴とする。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の第１の局面によれば、複数本の走査信号線は、１つのブロックに連続する４本以上のゲートバスラインが含まれるように、ｚ個のブロックに区分される。選択回路は奇数ライン走査用回路と偶数ライン走査用回路とを交互に選択するので、各ブロックに関し、１回目の垂直走査で奇数行目の走査信号線が１本ずつ順次に選択され、その後２回目の垂直走査で偶数行目の走査信号線が１本ずつ順次に選択される。ここで、１回目の垂直走査の際と２回目の垂直走査の際とで各映像信号の極性を反転させ、かつ、１フレーム期間毎にも各映像信号の極性を反転させることによって、ブロック反転駆動が実現される。その際、１フレーム期間中における映像信号の極性反転の回数が少なくなるので、ライン反転駆動やドット反転駆動と比較して消費電力が低減される。以上のようにして、ブートストラップを利用したシフトレジスタを備えたモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
本発明の第２の局面によれば、シフトレジスタの各段において、好適なタイミングで第１ノードがブートストラップされる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
本発明の第３の局面によれば、走査信号線駆動回路内の回路構成を複雑化させることなく、本発明の第１または第２の局面と同様の効果が得られる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本発明の第４の局面によれば、シフトレジスタの回路構成を複雑化させることなく、本発明の第１の局面と同様の効果が得られる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明の第５の局面によれば、シフトレジスタの回路構成を複雑化させることなく、本発明の第１の局面と同様の効果が得られる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
本発明の第６の局面によれば、出力ノードの電位はクリア信号に基づいてローレベル（初期状態）にされる。このため、適宜のタイミングでクリア信号をオンレベルにすることにより、誤動作の発生が抑制される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明の第７の局面によれば、第１ノードの電位はクリア信号に基づいてローレベル（初期状態）にされる。このため、適宜のタイミングでクリア信号をオンレベルにすることにより、誤動作の発生が抑制される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
本発明の第８の局面によれば、アモルファスシリコンＴＦＴを駆動素子として採用する表示装置（例えば大型液晶パネル）用のモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
本発明の第９の局面によれば、ＩＧＺＯ−ＴＦＴを駆動素子として採用する表示装置用のモノリシック化された走査信号線駆動回路において、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことが可能となる。また、ＩＧＺＯについては移動度が高いので、走査信号線駆動回路の駆動能力の向上やＴＦＴサイズの縮小による狭額縁化を図ることが可能となる。さらに、負荷容量が低減されるので、消費電力が顕著に低減される。さらにまた、ＩＧＺＯ−ＴＦＴについてはリークが少ないので、例えば、ブートストラップを利用した回路において、フローティングノードの電荷のリークに起因する動作不良の発生が抑制され、動作マージンの拡大を図ることが可能となる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
本発明の第１０の局面によれば、表示品位の低下や消費電力の増大を引き起こすことなくブロック反転駆動を行うことのできるモノリシック化された走査信号線駆動回路を備えた表示装置が実現される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
本発明の第１１の局面によれば、横（水平）方向に隣接する画素間においても縦（垂直）方向に隣接する画素間においても画素電圧の極性が互いに異なる状態（反転した状態）となるので、より高品位な表示を行うことが可能となる。
【国際調査報告】
2012137728.tif 000017
2012137728.tif 000018
2012137728.tif 000019
2012137728.tif 000020