(57)【要約】  信号（ＩＮ）が“Ｈ”でＮＭＯＳトランジスタ（４０３）がオン状態のとき、信号（ＰＣＬＫ）が“Ｈ”になりＰＭＯＳトランジスタ（４０１）がオフ状態になると、出力ノード（Ｎ１）がＮＭＯＳトランジスタ（４０３）を介してワード線起動信号（ＷＡＣＴＣＬＫ）に接続された状態になる。ワード線起動信号（ＷＡＣＴＣＬＫ）が“Ｌ”に変化すると、ワード線信号（ＭＷＬ）が“Ｌ”に変化する。信号（ＰＣＬＫ）が“Ｈ”でＮＭＯＳトランジスタ（４０５）がオン状態なので、このＮＭＯＳトランジスタ（４０５）によって、ワード線起動信号（ＷＡＣＴＣＬＫ）の接地電圧へのディスチャージがアシストされる。
2012114647.tif 000002
【特許請求の範囲】
【請求項１】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
ことを特徴とするワード線起動回路。
【請求項２】
請求項１記載のワード線起動回路において、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第４トランジスタを備えた
ことを特徴とするワード線起動回路。
【請求項３】
請求項１記載のワード線起動回路において、
前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれ前記第２入力信号を受ける、複数のトランジスタによって構成されている
ことを特徴とするワード線起動回路。
【請求項４】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
ことを特徴とするワード線起動回路。
【請求項５】
請求項４記載のワード線起動回路において、
前記第２入力信号を受け、その反転信号を出力するインバータと
ソースが前記第２電源と接続されているとともに、ドレインが前記第４トランジスタのドレインと接続されており、かつ、ゲートに前記反転信号を受ける、前記第１導電型の第５トランジスタとを備えた
ことを特徴とするワード線起動回路。
【請求項６】
請求項４記載のワード線起動回路において、
前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれ前記第３トランジスタのゲートと接続されている、複数のトランジスタによって構成されている
ことを特徴とするワード線起動回路。
【請求項７】
請求項１または４記載のワード線起動回路において、
前記第１および第２入力信号として、共通の信号が入力される
ことを特徴とするワード線起動回路。
【請求項８】
請求項１または４記載のワード線起動回路において、
前記第１導電型はＮ型、前記第２導電型はＰ型であり
前記第１の電源は電源電圧を供給するものであり、前記第２の電源は接地電圧を供給するものである
ことを特徴とするワード線起動回路。
【請求項９】
請求項１または４記載のワード線起動回路において、
前記第１導電型はＰ型、前記第２導電型はＮ型であり
前記第１の電源は接地電圧を供給するものであり、前記第２の電源は電源電圧を供給するものである
ことを特徴とするワード線起動回路。
【請求項１０】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第３トランジスタを備えた
ことを特徴とするワード線起動回路。
【請求項１１】
請求項１または４記載のワード線起動回路を、所定個、備えたワード線起動回路ブロックと、
アドレス信号の一部と、ワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に、個別に、前記ワード線起動信号またはその反転信号、および、前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えた
ことを特徴とする半導体記憶装置。
【請求項１２】
請求１１記載の半導体記憶装置において、
前記ワード線起動回路ブロックが、複数個、設けられており、
前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する、少なくとも１つのアドレスデコーダをさらに備え、
前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されている
ことを特徴とする半導体記憶装置。
【請求項１３】
パルス信号を出力する出力ノードと、
ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
ことを特徴とする半導体集積回路。
【請求項１４】
パルス信号を出力する出力ノードと、
ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、ワード線を選択し起動するワード線起動回路を高速に動作させる技術に関するものである。
【背景技術】
【０００２】
図１５は特許文献１に開示された、半導体記憶装置のワード線起動回路周辺の回路構成例を示す図である。図１５において、ワード線起動回路としてのデコード部１０は、それぞれ異なるアドレス信号ＡＤＵ０〜３、およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力され、それぞれ異なるワード線ＷＬ［３：０］を起動する。各デコード部１０は同様の構成からなる。例えばワード線ＷＬ［０］を起動するデコード部１０は、ワード線ＷＬ［０］を起動するインバータ１４、ワード線ＷＬ［０］の電位を保持するＰＭＯＳトランジスタ１２、アドレス信号ＡＤＵ０によってワード線ＷＬ［０］をプレチャージするＰＭＯＳトランジスタ１１、及びアドレス信号ＡＤＵ０によってオン・オフするＮＭＯＳトランジスタ１３によって構成される。ワード線起動信号ＷＡＣＴＣＬＫ［０］は、ＮＭＯＳトランジスタ１３のソースに入力され、ＮＭＯＳトランジスタ１３を介して、ワード線を起動する中間信号ＭＷＬ［０］に接続される。【０００３】
ワード線起動信号出力回路２５は、２個のＮＭＯＳトランジスタ２１，２２、およびインバータ２３によって構成されている。ワード線起動信号ＷＡＣＴＣＬＫ［０］はＮＭＯＳトランジスタ２１，２２によって制御される。ＮＭＯＳトランジスタ２１はアドレス信号ＡＤによって、また、ＮＭＯＳトランジスタ２２はインバータ２３を介したアドレス信号ＡＤの反転信号によって起動される。ＮＭＯＳトランジスタ２１のソースには電源制御回路２４が接続されている。電源制御回路２４は、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”レベルを電源電圧よりも低く制御する役割を持つ。他のワード線起動信号ＷＡＣＴＣＬＫ［３：１］も、アドレス信号ＡＤとは異なるアドレスが入力された同一構成のワード線起動信号出力回路２５から出力され、それぞれアドレスによって個別に選択される。【０００４】
図１６は図１５の回路構成における入出力信号のタイミングチャートを示している。最初、アドレス信号ＡＤは“Ｈ”であり、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、電源制御回路２４によって電源電圧よりも低いレベルの“Ｈ”になっている。一方、アドレス信号ＡＤＵ０が“Ｌ”であるため、ＮＭＯＳトランジスタ１３がオフ、ＰＭＯＳトランジスタ１１がオンし、インバータ１４に入力される中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”になっている。【０００５】
アドレス信号ＡＤＵ０が“Ｌ”から“Ｈ”になると、ＮＭＯＳトランジスタ１３がオン、ＰＭＯＳトランジスタがオフする。一方、アドレス信号ＡＤが“Ｈ”から“Ｌ”になると、ワード線起動信号ＷＡＣＴＣＬＫ［０］が“Ｌ”になり、中間信号ＭＷＬ［０］が“Ｌ”になり、ワード線ＷＬ［０］が“Ｈ”になる。【０００６】
次に、アドレス信号ＡＤＵ０が“Ｈ”から“Ｌ”になることによって、中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”にプレチャージされる。また、アドレス信号ＡＤが“Ｌ”から“Ｈ”になることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］が電源電圧よりも低いレベルの“Ｈ”になる。【０００７】
以上のように、ワード線ＷＬ［３：０］はワード線起動信号ＷＡＣＴＣＬＫ［３：０］の振幅によって起動するが、電源制御回路２４によってワード線起動信号ＷＡＣＴＣＬＫ［３：０］の“Ｈ”レベルを電源電圧よりも低くすることによって、その振幅を小さくし、これにより、ワード線ＷＬ［３：０］を高速起動することができる。また“Ｈ”レベルを電源電圧よりも低く抑えることによって、半導体記憶装置の低消費電力化が実現される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１６４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１の構成では、ワード線起動信号の“Ｈ”レベルを電源電圧よりも低くし、その振幅を小さくすることによって、ワード線の高速起動を実現している。【００１０】
しかしながら、半導体記憶装置の大容量化に伴い、ワード線の本数が増えた場合には、ワード線起動信号１本当たりに接続されるワード線起動回路の個数が増え、また、ワード線起動信号の配線が長くなる。このため、ワード線起動信号の負荷が増えることになり、これによりワード線起動信号の振幅がなまり、ワード線の起動が遅くなる、という問題が生じる。ワード線の起動が遅くなると、要望されるデータ出力までの時間（アクセスタイム）を満たせなくなる可能性が高くなり、好ましくない。【００１１】
また、ワード線起動信号がなまってもワード線を起動するのに十分なワード線起動信号の振幅を得るために、ワード線起動信号の起動時間を延ばした場合には、要望される動作周波数（サイクルタイム）を満たせなくなる、という問題が生じる。【００１２】
前記の問題に鑑み、本発明は、大容量かつ高速動作が求められる半導体記憶装置において、例えばワード線起動信号の負荷が増えた場合であっても、ワード線の起動を高速に実行可能にするワード線起動回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第１導電型の第３トランジスタとを備えているものとする。【００１４】
この第１態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、第２の入力信号が第１論理レベルであることから第３トランジスタがオン状態であるため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。【００１５】
そして、前記第１態様のワード線起動回路において、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第２導電型の第４トランジスタを備えたものとしてもよい。【００１６】
これにより、ワード線信号が第２論理レベルに変化した後、第２の入力信号が第２論理レベルになることによって、第３トランジスタがオフ状態になるとともに、第４トランジスタがオン状態になる。この状態で、ワード線起動信号が第１論理ベルに戻るとき、第４トランジスタによって、ワード線起動信号の第１論理レベルへの復帰（例えば電源電圧へのプレチャージ）がアシストされる。これにより、次の動作を開始するまでの時間（サイクルタイム）を短縮させることが可能となる。【００１７】
本発明の第２態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されている前記第１導電型の第３トランジスタと、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている前記第２導電型の第４トランジスタとを備えているものとする。【００１８】
この第２態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、ワード線起動信号が第２論理レベルであることから第４トランジスタがオン状態となり、このため、第３トランジスタのゲートに第１電源の電圧が印加されるために第３トランジスタがオン状態になる。このため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。この結果、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。【００１９】
また、本発明の第３態様では、半導体記憶装置は、前記第１または第２態様のワード線起動回路を所定個備えたワード線起動回路ブロックと、アドレス信号の一部とワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に個別に、前記ワード線起動信号またはその反転信号および前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えたものとする。【００２０】
そして、前記第３態様の半導体記憶装置は、前記ワード線起動回路ブロックが複数個設けられており、前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する少なくとも１つのアドレスデコーダをさらに備え、前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されているのが好ましい。【００２１】
また、前記第１および第２態様のワード線起動回路の回路構成は、パルス起動信号によってパルス信号を起動する半導体集積回路として用いてもかまわない。この場合でも、第３トランジスタによって、パルス起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
【発明の効果】
【００２２】
本発明によると、ワード線起動信号の変化がワード線起動回路内のトランジスタによってアシストされるので、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、アクセスタイムを短縮させることが可能となる。【００２３】
また、本発明によると、パルス起動信号の変化が半導体集積回路内のトランジスタによってアシストされるので、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】各実施形態に係る半導体記憶装置の模式的なブロック図である。
【図２】第１の実施形態に係るロウデコーダ制御回路の回路構成図である。
【図３】第１の実施形態に係るロウデコーダの回路構成図である。
【図４】第１の実施形態に係るワード線起動回路の回路構成図である。
【図５】第１の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図６】第２の実施形態に係るワード線起動回路の回路構成図である。
【図７】第２の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図８】第２の実施形態に係るワード線起動回路の変形例の回路構成図である。
【図９】第３の実施形態に係るロウデコーダ制御回路の回路構成図である。
【図１０】第３の実施形態に係るワード線起動回路の回路構成図である。
【図１１】第３の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図１２】ワード線起動回路の変形例の回路構成図である。
【図１３】ワード線起動回路の変形例の回路構成図である。
【図１４】ワード線起動回路の変形例の回路構成図である。
【図１５】従来のワード線起動回路周辺の回路構成の一例である。
【図１６】図１５の回路構成におけるワード線起動時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は第１の実施形態に係る半導体記憶装置を模式的に示すブロック図である。図１において、半導体記憶装置１００は、メモリアレイ１０３と、メモリアレイ１０３のワード線ＷＬ［６３：０］を起動するロウデコーダ１０２と、メモリアレイ１０３からビット線ＢＬ［６３：０］を介してデータを受けるデータ出力回路１０４と、ロウデコーダ１０２およびデータ出力回路１０４を制御するコントロール回路１０１とを備えている。
【００２７】
コントロール回路１０１は、ロウデコーダ制御回路１０７を有しており、ロウデコーダ制御回路１０７は、アドレス信号ＡＤ［５：０］およびクロック信号ＣＬＫを入力とし、ロウデコーダ制御信号ＳＲＤを生成する。ロウデコーダ制御信号ＳＲＤはロウデコーダ１０２に与えられる。またコントロール回路１０１は、データ出力回路制御信号ＳＤＯをデータ出力回路１０４に出力する。
【００２８】
ロウデコーダ１０２は、コントロール回路１０１から与えられたロウデコーダ制御信号ＳＲＤを受け、ワード線ＷＬ［６３：０］のうちのいずれか１つを選択し、起動する。メモリアレイ１０３は、起動されたワード線ＷＬ［６３：０］に従って、ビット線ＢＬ［６３：０］からメモリセルデータを出力する。データ出力回路１０４は、ビット線ＢＬ［６３：０］から出力されたメモリセルデータと、コントロール回路１０１から与えられたデータ出力回路制御信号ＳＤＯとに基づいて、出力データＤＯ［６３：０］を生成し出力する。
【００２９】
図２は本実施形態に係るロウデコーダ制御回路１０７の回路構成を示す図である。図２のロウデコーダ制御回路１０７は、ワード線起動信号出力ブロック２５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。
【００３０】
アドレスデコーダ２５２はそれぞれ、２個のインバータ２２０と、４個のＮＡＮＤ論理素子２２１と、４個のインバータ２２２とによって構成されており、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］を入力とし、アドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］を出力する。アドレスデコード信号ＲＡＤ５４［３：０］およびＲＡＤ３２［３：０］は、後述するワード線起動回路ブロック３００のいずれか１つを選択するために用いられる。インバータ２２０は、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］が入力され、反転アドレス信号ＮＡＤ［５：４］またはＮＡＤ［３：２］を出力する。４個のＮＡＮＤ論理素子２２１には、アドレス信号ＡＤ［５］および反転アドレス信号ＮＡＤ［５］のいずれかとアドレス信号ＡＤ［４］および反転アドレス信号ＮＡＤ［４］のいずれかとが（または、アドレス信号ＡＤ［３］および反転アドレス信号ＮＡＤ［３］のいずれかとアドレス信号ＡＤ［２］および反転アドレス信号ＮＡＤ［２］のいずれかとが）、互いに異なる組み合わせにおいて入力される。４個のインバータ２２２は、４個のＮＡＮＤ論理素子２２１の出力をそれぞれ受け、その反転信号をアドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］として出力する。
【００３１】
ワード線起動信号出力ブロック２５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路２５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路２５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４，２０５、およびインバータ２０３，２０６，２０７によって構成されている。
【００３２】
２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路２５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路２５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
【００３３】
各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４，２０５はそれぞれ、クロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とする。ＮＡＮＤ論理素子２０４の出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。ＮＡＮＤ論理素子２０５の出力は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力される。
【００３４】
図３は本実施形態に係るロウデコーダ１０２の回路構成を示す図である。図３のロウデコーダ１０２は、ワード線ＷＬ［６３：０］を４本ずつ起動する１６個のワード線起動回路ブロック３００を備えている。各ワード線起動回路ブロック３００には、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかとアドレスデコード信号ＲＡＤ３２［３：０］のいずれかとが、互いに異なる組み合わせにおいて入力される。さらに、各ワード線起動回路ブロック３００にはそれぞれ、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力される。
【００３５】
各ワード線起動回路ブロック３００は、４個のワード線起動回路３０１、ＮＡＮＤ論理素子３０２、インバータ３０３、および４個のインバータ３０４を備えている。ＮＡＮＤ論理素子３０２は、当該ワード線起動回路ブロック３００に与えられた、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかおよびアドレスデコード信号ＲＡＤ３２［３：０］のいずれかを入力とする。インバータ３０３はＮＡＮＤ論理素子３０２の出力を入力とし、アドレスデコード信号ＲＡＤ［０］〜［１５］を出力する。４個のインバータ３０４は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］をそれぞれ入力とし、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ出力する。４個のワード線起動回路３０１は、ＩＮ入力端子に共通の信号としてアドレスデコーダ信号ＲＡＤ［０］〜［１５］を受け、ＰＣＬＫ入力にワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ受け、ＷＡＣＴＣＬＫ入力にワード線起動信号ＷＡＣＴＣＬＫ［３：０］をそれぞれ受ける。そして、ＷＬ出力から、ワード線ＷＬ［６３：０］のうちのいずれか１本をそれぞれ起動する。なお、アドレスデコード信号ＲＡＤ［０］〜［１５］は、当該ワード線起動回路ブロック３００がアドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］によって選択されたとき、アクティブ（ここでは“Ｈ”）になる信号である。
【００３６】
図４は本実施形態に係るワード線起動回路３０１の回路構成を示す図である。図４に示す回路は、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ（アドレスデコード信号ＲＡＤ）、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
【００３７】
第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ４０５は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。
【００３８】
さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
【００３９】
図５は図１〜図４に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００４０】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。
【００４１】
またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００４２】
このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
【００４３】
次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｌ”であるため、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。
【００４４】
このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
【００４５】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。
【００４６】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００４７】
＜時間Ｔ０２の前後＞
アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
【００４８】
一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｌ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００４９】
このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
【００５０】
次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｈ”であるため、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
【００５１】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。また同時に、ワード線起動信号ＷＡＣＴＣＵＫ［３］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【００５２】
以上のように本実施形態によると、ワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられている。そして、ワード線の起動時に、このＮＭＯＳトランジスタ４０５をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
【００５３】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
【００５４】
また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１にそれぞれ対応する、反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図５から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１に対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１のみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージをアシストすることができる。
【００５５】
すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
【００５６】
さらに本実施形態では、各ワード線起動回路３０１がワード線起動信号のディスチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
【００５７】
（第２の実施形態）
第２の実施形態に係る半導体記憶装置の構成は、第１の実施形態と同様であり、図１〜図３に示すとおりである。ただし、本実施形態では、ワード線起動回路の構成が第１の実施形態と異なっている。
【００５８】
図６は本実施形態に係るワード線起動回路３０１Ａの回路構成を示す図である。図４の回路構成と対比すると、ＰＭＯＳトランジスタ５０１が追加されている点が異なっている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ５０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のドレインと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。すなわち、ＰＭＯＳトランジスタ５０１は、ドレインにワード線起動信号ＷＡＣＴＣＬＫを受けており、ワード線プレチャージ信号ＰＣＬＫによってオン・オフされる。
【００５９】
図７は図１〜図３および図６に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示している。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００６０】
図７に示す動作は第１の実施形態とほぼ同様であるため、以下では、第１の実施形態との相違点を中心にして説明を行い、その他の動作については適宜省略する。
【００６１】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオフする。
【００６２】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。
【００６３】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
【００６４】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながらＬ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００６５】
＜時間Ｔ０２の前後＞
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオンする。
【００６６】
また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。
【００６７】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
【００６８】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｌ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【００６９】
以上のように本実施形態によると、ワード線起動回路３０１Ａにおいて、ＮＭＯＳトランジスタ４０３のソースと電源電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＰＭＯＳトランジスタ５０１が設けられている。そして、ワード線のプレチャージ時に、このＰＭＯＳトランジスタ５０１をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができる。これにより、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
【００７０】
また、第１の実施形態と同様に、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられているので、ワード線の起動時に、このＮＭＯＳトランジスタ４０５によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。これにより、従来よりも高速にワード線ＷＬを起動させることができる。
【００７１】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を、高速に接地電圧にディスチャージすることができ、かつ、高速に電源電圧にプレチャージすることができる。これにより、半導体記憶装置のアクセスタイムを短縮することができるとともに、サイクルタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。さらには、ワード線起動信号をドライブするバッファのサイズを小さくすることができ、回路面積の縮小が可能となる。
【００７２】
また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１Ａにそれぞれ対応する、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図７から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１Ａに対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１Ａのみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージおよびプレチャージをアシストすることができる。
【００７３】
すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
【００７４】
さらに本実施形態では、各ワード線起動回路３０１Ａがワード線起動信号のディスチャージおよびプレチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージおよびプレチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
【００７５】
なお、図８に示すように、図６の構成からＮＭＯＳトランジスタ４０５を省いた構成としてもよい。この回路構成でも、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができ、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
【００７６】
（第３の実施形態）
第３の実施形態に係る半導体記憶装置の構成は、第１の実施形態とほぼ同様であるが、ロウデコーダ制御回路内のワード線起動信号出力回路の構成と、ワード線起動回路の構成とが異なっている。
【００７７】
図９は本実施形態に係るロウデコーダ制御回路１０７Ａの回路構成を示す図である。図９のロウデコーダ制御回路１０７Ａは、ワード線起動信号出力ブロック７５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。なお、アドレスデコーダ２５２の構成は図２と同様であり、ここでは説明を省略する。
【００７８】
ワード線起動信号出力ブロック７５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路７５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路７５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４、およびインバータ２０３，２０６，２０７，７５５によって構成されている。
【００７９】
２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路７５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路７５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
【００８０】
各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４はクロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とし、その出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。インバータ７５５はクロック信号ＣＬＫを入力とし、その反転信号を反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力する。
【００８１】
すなわち、図９のロウデコーダ制御回路１０７Ａは、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］として、全て同じ信号、すなわちクロック信号ＣＬＫの反転信号を出力する。なお図９では、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を４個の別の信号として記載したが、１個の信号として、全てのワード線起動回路に共通に入力させてもよい。
【００８２】
図１０は本実施形態に係るワード線起動回路３０１Ｂの回路構成を示す図である。図１０に示す回路は、図４に示す回路と同様に、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
【００８３】
第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ７０４は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ７０１は、ソースが第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ７０４のゲートと接続されており、かつ、ゲートがＮＭＯＳトランジスタ４０３のソースと接続されている。ＰＭＯＳトランジスタ７０１は、ワード線起動信号ＷＡＣＴＣＬＫによってオン・オフされる。
【００８４】
また、インバータ７０３は、ワード線プレチャージ信号ＰＣＬＫを受け、その反転信号を出力する。第１導電型の第５トランジスタとしてのＮＭＯＳトランジスタ７０２は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＰＭＯＳトランジスタ７０１のドレインと接続されており、かつ、ゲートにインバータ７０３から出力された反転信号を受ける。なお、このインバータ７０３およびＮＭＯＳトランジスタ７０２は、省いてもかまわない。
【００８５】
さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
【００８６】
図１１は図１、図３、図９および図１０に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００８７】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。
【００８８】
またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００８９】
このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
【００９０】
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。
【００９１】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［０］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［０］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
【００９２】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
【００９３】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００９４】
＜時間Ｔ０２の前後＞
アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
【００９５】
一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００９６】
このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
【００９７】
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。
【００９８】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［３］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［３］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
【００９９】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
【０１００】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【０１０１】
以上のように本実施形態によると、ワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にＮＭＯＳトランジスタ７０４が設けられている。そして、このＮＭＯＳトランジスタ７０４のオン・オフは、ワード線プレチャージ信号ＰＣＬＫおよびワード線起動信号ＷＡＣＴＣＬＫによって制御される。これにより、ワード線の起動時に、ＮＭＯＳトランジスタ７０４によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
【０１０２】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
【０１０３】
なお、上述の各実施形態では、入力信号ＩＮの方がワード線プレチャージ信号ＰＣＬＫよりも早く変化する信号波形を例として示したが、例えば、入力信号ＩＮとワード線プレチャージ信号ＰＣＬＫの変化タイミングが同じであってもよい。好ましくは、ワード線起動信号ＷＡＣＴＣＬＫが“Ｈ”から“Ｌ”に変化する前に、かつワード線プレチャージ信号ＰＣＬＫが“Ｌ”から“Ｈ”に変化する前に、入力信号ＩＮが確定していることである。
【０１０４】
また、上述の各実施形態におけるワード線起動回路は、ワード線起動信号ＷＡＣＴＣＬＫ以外の入力信号として、入力信号ＩＮと、ワード線プレチャージ信号ＰＣＬＫとの２個の入力信号を受けるものとしたが、この２個の信号は共通の信号であってもかまわない。
【０１０５】
例えば、図１２は図４のワード線起動回路３０１の変形例を示す図であり、ワード線プレチャージ信号ＰＣＬＫが入力されておらず、入力信号ＩＮが、ＰＭＯＳトランジスタ４０１、ＮＭＯＳトランジスタ４０３、およびＮＭＯＳトランジスタ５０１のゲートに共通に与えられている。同様に、図６のワード線起動回路３０１Ａや図１０のワード線起動回路３０１Ｂ等についても、図１２と同様に変形してもかまわない。
【０１０６】
また、上述の各実施形態におけるワード線起動回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた構成としても、同様の効果が実現される。例えば、図１３は図４のワード線起動回路３０１において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。また、図１４は図１０のワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。なお、この場合、各信号のアクティブ・インアクティブの論理が、上述の各実施形態とは逆になる。
【０１０７】
また、上述の各実施形態におけるワード線起動回路において、それぞれのトランジスタを、複数個のトランジスタの組み合わせによって構成してもかまわない。例えば、図４のワード線起動回路３０１において、トランジスタ４０５を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれワード線プレチャージ信号ＰＣＬＫを受ける、複数のトランジスタによって構成してもかまわない。あるいは、図１０のワード線起動回路３０１Ｂにおいて、トランジスタ７０４を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれトランジスタ７０１のドレインと接続されている、複数のトランジスタによって構成してもかまわない。
【０１０８】
また、上述の各実施形態では説明の簡単化のため、アドレス信号ＡＤを６ビットとしたが、これに限られるものではなく、アドレスデコード信号ＲＡＤによってワード線ＷＬが選択できればよい。同様に、ワード線ＷＬやビット線ＢＬの本数や出力データＤＯの個数についても、ここで示したものに限定されるものでない。また、メモリアレイ１０３から出力されるビット線ＢＬに加えて、反対の論理を持つビット線ＮＢＬが出力されていてもよい。
【０１０９】
また、上述の各実施形態では、各アドレスデコーダ２５２は、２ビットのアドレス信号ＡＤから４ビットのアドレスデコード信号ＲＡＤを生成する回路構成としたが、アドレスレコーダの回路構成、入力されるアドレス信号の数、および出力するアドレスデコード信号の数は、これに限られるものではない。また、アドレスデコーダ２５２の個数は２としたが、これに限られるものではなく、１個または２個以上であってもよい。すなわち、入力されるアドレス信号ＡＤに応じて適宜増減させれてばよい。
【０１１０】
また、上述の各実施形態では、ワード線起動信号出力ブロック２５０，７５０にアドレス信号ＡＤの一部としてＡＤ［１：０］の２ビットが入力されているものとしたが、ワード線起動信号出力ブロック２５０，７５０に入力されるアドレス信号ＡＤのビット数は、これに限られるものではない。
【０１１１】
また、上述の各実施形態では、半導体記憶装置において、ワード線起動回路によってワード線の起動を高速に実行可能にする構成について説明を行ってきた。しかしながら、上述の各実施形態で示したワード線起動回路の回路構成は、ここで説明したような、半導体記憶装置においてワード線を駆動する用途に限られるものではなく、他の用途にも適用が可能である。すなわち、パルス駆動信号ＷＡＣＴＣＬＫがアクティブになることによって、出力ノードＮ１から、後段の回路を制御する等のためのパルス信号ＭＷＬを出力する半導体集積回路として、上述した回路構成を用いることによって、パルス信号ＭＷＬを高速に立ち上げることができる。これにより例えば、後段の回路の起動を速めることが可能となる。
【産業上の利用可能性】
【０１１２】
本発明では、半導体記憶装置において、半導体記憶素子の種類や構造に限定されることなく、ワード線の起動を高速化することが可能となるので、例えば、メモリに対して、データ出力のアクセスタイム短縮、または大容量化とデータ出力のアクセスタイム短縮の両立が求められる分野、あるいは、データ出力のサイクルタイム短縮、または大容量化とデータ出力のサイクルタイム短縮の両立が求められる分野に対して有用である。
【符号の説明】
【０１１３】
２５０，７５０  ワード線起動信号出力ブロック
２５２  アドレスデコーダ
３００  ワード線起動回路ブロック
３０１，３０１Ａ，３０１Ｂ  ワード線起動回路
４０１  第２トランジスタ
４０３  第１トランジスタ
４０５  第３トランジスタ
５０１  第４トランジスタ
７０１  第４トランジスタ
７０２  第５トランジスタ
７０３  インバータ
７０４  第３トランジスタ
Ｎ１  出力ノード
ＡＤ  アドレス信号
ＣＬＫ  クロック信号
ＩＮ  入力信号（第１入力信号）
ＭＷＬ  ワード線信号
ＮＰＣＬＫ  反転ワード線プレチャージ信号
ＰＣＬＫ  ワード線プレチャージ信号（第２入力信号）
ＲＡＤ３２，ＲＡＤ５４  アドレスデコード信号
ＷＡＣＴＣＬＫ  ワード線起動信号
ＷＬ  ワード線
【図１】
2012114647.tif 000003
【図２】
2012114647.tif 000004
【図３】
2012114647.tif 000005
【図４】
2012114647.tif 000006
【図５】
2012114647.tif 000007
【図６】
2012114647.tif 000008
【図７】
2012114647.tif 000009
【図８】
2012114647.tif 000010
【図９】
2012114647.tif 000011
【図１０】
2012114647.tif 000012
【図１１】
2012114647.tif 000013
【図１２】
2012114647.tif 000014
【図１３】
2012114647.tif 000015
【図１４】
2012114647.tif 000016
【図１５】
2012114647.tif 000017
【図１６】
2012114647.tif 000018
【手続補正書】
【提出日】平成25年6月25日(2013.6.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、ワード線を選択し起動するワード線起動回路を高速に動作させる技術に関するものである。
【背景技術】
【０００２】
図１５は特許文献１に開示された、半導体記憶装置のワード線起動回路周辺の回路構成例を示す図である。図１５において、ワード線起動回路としてのデコード部１０は、それぞれ異なるアドレス信号ＡＤＵ０〜３、およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力され、それぞれ異なるワード線ＷＬ［３：０］を起動する。各デコード部１０は同様の構成からなる。例えばワード線ＷＬ［０］を起動するデコード部１０は、ワード線ＷＬ［０］を起動するインバータ１４、ワード線ＷＬ［０］の電位を保持するＰＭＯＳトランジスタ１２、アドレス信号ＡＤＵ０によってワード線ＷＬ［０］をプレチャージするＰＭＯＳトランジスタ１１、及びアドレス信号ＡＤＵ０によってオン・オフするＮＭＯＳトランジスタ１３によって構成される。ワード線起動信号ＷＡＣＴＣＬＫ［０］は、ＮＭＯＳトランジスタ１３のソースに入力され、ＮＭＯＳトランジスタ１３を介して、ワード線を起動する中間信号ＭＷＬ［０］に接続される。
【０００３】
ワード線起動信号出力回路２５は、２個のＮＭＯＳトランジスタ２１，２２、およびインバータ２３によって構成されている。ワード線起動信号ＷＡＣＴＣＬＫ［０］はＮＭＯＳトランジスタ２１，２２によって制御される。ＮＭＯＳトランジスタ２１はアドレス信号ＡＤによって、また、ＮＭＯＳトランジスタ２２はインバータ２３を介したアドレス信号ＡＤの反転信号によって起動される。ＮＭＯＳトランジスタ２１のソースには電源制御回路２４が接続されている。電源制御回路２４は、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”レベルを電源電圧よりも低く制御する役割を持つ。他のワード線起動信号ＷＡＣＴＣＬＫ［３：１］も、アドレス信号ＡＤとは異なるアドレスが入力された同一構成のワード線起動信号出力回路２５から出力され、それぞれアドレスによって個別に選択される。
【０００４】
図１６は図１５の回路構成における入出力信号のタイミングチャートを示している。最初、アドレス信号ＡＤは“Ｈ”であり、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、電源制御回路２４によって電源電圧よりも低いレベルの“Ｈ”になっている。一方、アドレス信号ＡＤＵ０が“Ｌ”であるため、ＮＭＯＳトランジスタ１３がオフ、ＰＭＯＳトランジスタ１１がオンし、インバータ１４に入力される中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”になっている。
【０００５】
アドレス信号ＡＤＵ０が“Ｌ”から“Ｈ”になると、ＮＭＯＳトランジスタ１３がオン、ＰＭＯＳトランジスタ１１がオフする。一方、アドレス信号ＡＤが“Ｈ”から“Ｌ”になると、ワード線起動信号ＷＡＣＴＣＬＫ［０］が“Ｌ”になり、中間信号ＭＷＬ［０］が“Ｌ”になり、ワード線ＷＬ［０］が“Ｈ”になる。
【０００６】
次に、アドレス信号ＡＤＵ０が“Ｈ”から“Ｌ”になることによって、中間信号ＭＷＬ［０］が“Ｈ”になり、ワード線ＷＬ［０］が“Ｌ”にプレチャージされる。また、アドレス信号ＡＤが“Ｌ”から“Ｈ”になることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］が電源電圧よりも低いレベルの“Ｈ”になる。
【０００７】
以上のように、ワード線ＷＬ［３：０］はワード線起動信号ＷＡＣＴＣＬＫ［３：０］の振幅によって起動するが、電源制御回路２４によってワード線起動信号ＷＡＣＴＣＬＫ［３：０］の“Ｈ”レベルを電源電圧よりも低くすることによって、その振幅を小さくし、これにより、ワード線ＷＬ［３：０］を高速起動することができる。また“Ｈ”レベルを電源電圧よりも低く抑えることによって、半導体記憶装置の低消費電力化が実現される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１６４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１の構成では、ワード線起動信号の“Ｈ”レベルを電源電圧よりも低くし、その振幅を小さくすることによって、ワード線の高速起動を実現している。
【００１０】
しかしながら、半導体記憶装置の大容量化に伴い、ワード線の本数が増えた場合には、ワード線起動信号１本当たりに接続されるワード線起動回路の個数が増え、また、ワード線起動信号の配線が長くなる。このため、ワード線起動信号の負荷が増えることになり、これによりワード線起動信号の振幅がなまり、ワード線の起動が遅くなる、という問題が生じる。ワード線の起動が遅くなると、要望されるデータ出力までの時間（アクセスタイム）を満たせなくなる可能性が高くなり、好ましくない。
【００１１】
また、ワード線起動信号がなまってもワード線を起動するのに十分なワード線起動信号の振幅を得るために、ワード線起動信号の起動時間を延ばした場合には、要望される動作周波数（サイクルタイム）を満たせなくなる、という問題が生じる。
【００１２】
前記の問題に鑑み、本発明は、大容量かつ高速動作が求められる半導体記憶装置において、例えばワード線起動信号の負荷が増えた場合であっても、ワード線の起動を高速に実行可能にするワード線起動回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第１導電型の第３トランジスタとを備えているものとする。
【００１４】
この第１態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、第２の入力信号が第１論理レベルであることから第３トランジスタがオン状態であるため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。
【００１５】
そして、前記第１態様のワード線起動回路において、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける前記第２導電型の第４トランジスタを備えたものとしてもよい。
【００１６】
これにより、ワード線信号が第２論理レベルに変化した後、第２の入力信号が第２論理レベルになることによって、第３トランジスタがオフ状態になるとともに、第４トランジスタがオン状態になる。この状態で、ワード線起動信号が第１論理ベルに戻るとき、第４トランジスタによって、ワード線起動信号の第１論理レベルへの復帰（例えば電源電圧へのプレチャージ）がアシストされる。これにより、次の動作を開始するまでの時間（サイクルタイム）を短縮させることが可能となる。
【００１７】
本発明の第２態様では、ワード線起動回路は、ワード線信号を出力する出力ノードと、ソースにワード線起動信号を受けるとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける第１導電型の第１トランジスタと、ソースが第１電源と接続されているとともにドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける第２導電型の第２トランジスタと、ソースが第２電源と接続されているとともにドレインが前記第１トランジスタのソースと接続されている前記第１導電型の第３トランジスタと、ソースが前記第１電源と接続されているとともにドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている前記第２導電型の第４トランジスタとを備えているものとする。
【００１８】
この第２態様によると、第１の入力信号が第１論理レベル（例えば“Ｈ”）になり第１トランジスタがオン状態である場合において、第２の入力信号が第１論理レベルになることによって第２トランジスタがオフ状態になると、出力ノードが第１トランジスタを介してワード線起動信号に接続された状態になる。この状態で、ワード線起動信号が第２論理レベル（例えば“Ｌ”）に変化することによって、ワード線信号が第２論理レベルに変化する。このとき、ワード線起動信号が第２論理レベルであることから第４トランジスタがオン状態となり、このため、第３トランジスタのゲートに第１電源の電圧が印加されるために第３トランジスタがオン状態になる。このため、この第３トランジスタによって、ワード線起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。この結果、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、データ出力までの時間（アクセスタイム）を短縮させることが可能となる。
【００１９】
また、本発明の第３態様では、半導体記憶装置は、前記第１または第２態様のワード線起動回路を所定個備えたワード線起動回路ブロックと、アドレス信号の一部とワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に個別に、前記ワード線起動信号またはその反転信号および前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えたものとする。
【００２０】
そして、前記第３態様の半導体記憶装置は、前記ワード線起動回路ブロックが複数個設けられており、前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する少なくとも１つのアドレスデコーダをさらに備え、前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されているのが好ましい。
【００２１】
また、前記第１および第２態様のワード線起動回路の回路構成は、パルス起動信号によってパルス信号を起動する半導体集積回路として用いてもかまわない。この場合でも、第３トランジスタによって、パルス起動信号の第２論理レベルへの変化（例えば接地電圧へのディスチャージ）がアシストされる。これにより、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
【発明の効果】
【００２２】
本発明によると、ワード線起動信号の変化がワード線起動回路内のトランジスタによってアシストされるので、ワード線起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、ワード線の起動を高速化させることができ、アクセスタイムを短縮させることが可能となる。
【００２３】
また、本発明によると、パルス起動信号の変化が半導体集積回路内のトランジスタによってアシストされるので、パルス起動信号にかかる負荷による信号振幅のなまりとそれに伴う信号遅延を改善することができる。したがって、パルス信号を高速に立ち上げることができ、例えば、後段の回路の起動を速めることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】各実施形態に係る半導体記憶装置の模式的なブロック図である。
【図２】第１の実施形態に係るロウデコーダ制御回路の回路構成図である。
【図３】第１の実施形態に係るロウデコーダの回路構成図である。
【図４】第１の実施形態に係るワード線起動回路の回路構成図である。
【図５】第１の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図６】第２の実施形態に係るワード線起動回路の回路構成図である。
【図７】第２の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図８】第２の実施形態に係るワード線起動回路の変形例の回路構成図である。
【図９】第３の実施形態に係るロウデコーダ制御回路の回路構成図である。
【図１０】第３の実施形態に係るワード線起動回路の回路構成図である。
【図１１】第３の実施形態におけるワード線起動時の動作を示すタイミングチャートである。
【図１２】ワード線起動回路の変形例の回路構成図である。
【図１３】ワード線起動回路の変形例の回路構成図である。
【図１４】ワード線起動回路の変形例の回路構成図である。
【図１５】従来のワード線起動回路周辺の回路構成の一例である。
【図１６】図１５の回路構成におけるワード線起動時の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は第１の実施形態に係る半導体記憶装置を模式的に示すブロック図である。図１において、半導体記憶装置１００は、メモリアレイ１０３と、メモリアレイ１０３のワード線ＷＬ［６３：０］を起動するロウデコーダ１０２と、メモリアレイ１０３からビット線ＢＬ［６３：０］を介してデータを受けるデータ出力回路１０４と、ロウデコーダ１０２およびデータ出力回路１０４を制御するコントロール回路１０１とを備えている。
【００２７】
コントロール回路１０１は、ロウデコーダ制御回路１０７を有しており、ロウデコーダ制御回路１０７は、アドレス信号ＡＤ［５：０］およびクロック信号ＣＬＫを入力とし、ロウデコーダ制御信号ＳＲＤを生成する。ロウデコーダ制御信号ＳＲＤはロウデコーダ１０２に与えられる。またコントロール回路１０１は、データ出力回路制御信号ＳＤＯをデータ出力回路１０４に出力する。
【００２８】
ロウデコーダ１０２は、コントロール回路１０１から与えられたロウデコーダ制御信号ＳＲＤを受け、ワード線ＷＬ［６３：０］のうちのいずれか１つを選択し、起動する。メモリアレイ１０３は、起動されたワード線ＷＬ［６３：０］に従って、ビット線ＢＬ［６３：０］からメモリセルデータを出力する。データ出力回路１０４は、ビット線ＢＬ［６３：０］から出力されたメモリセルデータと、コントロール回路１０１から与えられたデータ出力回路制御信号ＳＤＯとに基づいて、出力データＤＯ［６３：０］を生成し出力する。
【００２９】
図２は本実施形態に係るロウデコーダ制御回路１０７の回路構成を示す図である。図２のロウデコーダ制御回路１０７は、ワード線起動信号出力ブロック２５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。
【００３０】
アドレスデコーダ２５２はそれぞれ、２個のインバータ２２０と、４個のＮＡＮＤ論理素子２２１と、４個のインバータ２２２とによって構成されており、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］を入力とし、アドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］を出力する。アドレスデコード信号ＲＡＤ５４［３：０］およびＲＡＤ３２［３：０］は、後述するワード線起動回路ブロック３００のいずれか１つを選択するために用いられる。インバータ２２０は、アドレス信号ＡＤ［５：４］またはＡＤ［３：２］が入力され、反転アドレス信号ＮＡＤ［５：４］またはＮＡＤ［３：２］を出力する。４個のＮＡＮＤ論理素子２２１には、アドレス信号ＡＤ［５］および反転アドレス信号ＮＡＤ［５］のいずれかとアドレス信号ＡＤ［４］および反転アドレス信号ＮＡＤ［４］のいずれかとが（または、アドレス信号ＡＤ［３］および反転アドレス信号ＮＡＤ［３］のいずれかとアドレス信号ＡＤ［２］および反転アドレス信号ＮＡＤ［２］のいずれかとが）、互いに異なる組み合わせにおいて入力される。４個のインバータ２２２は、４個のＮＡＮＤ論理素子２２１の出力をそれぞれ受け、その反転信号をアドレスデコード信号ＲＡＤ５４［３：０］またはＲＡＤ３２［３：０］として出力する。
【００３１】
ワード線起動信号出力ブロック２５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路２５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路２５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４，２０５、およびインバータ２０３，２０６，２０７によって構成されている。
【００３２】
２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路２５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路２５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
【００３３】
各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４，２０５はそれぞれ、クロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とする。ＮＡＮＤ論理素子２０４の出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。ＮＡＮＤ論理素子２０５の出力は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力される。
【００３４】
図３は本実施形態に係るロウデコーダ１０２の回路構成を示す図である。図３のロウデコーダ１０２は、ワード線ＷＬ［６３：０］を４本ずつ起動する１６個のワード線起動回路ブロック３００を備えている。各ワード線起動回路ブロック３００には、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかとアドレスデコード信号ＲＡＤ３２［３：０］のいずれかとが、互いに異なる組み合わせにおいて入力される。さらに、各ワード線起動回路ブロック３００にはそれぞれ、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］およびワード線起動信号ＷＡＣＴＣＬＫ［３：０］が入力される。
【００３５】
各ワード線起動回路ブロック３００は、４個のワード線起動回路３０１、ＮＡＮＤ論理素子３０２、インバータ３０３、および４個のインバータ３０４を備えている。ＮＡＮＤ論理素子３０２は、当該ワード線起動回路ブロック３００に与えられた、アドレスデコード信号ＲＡＤ５４［３：０］のいずれかおよびアドレスデコード信号ＲＡＤ３２［３：０］のいずれかを入力とする。インバータ３０３はＮＡＮＤ論理素子３０２の出力を入力とし、アドレスデコード信号ＲＡＤ［０］〜［１５］を出力する。４個のインバータ３０４は、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］をそれぞれ入力とし、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ出力する。４個のワード線起動回路３０１は、ＩＮ入力端子に共通の信号としてアドレスデコーダ信号ＲＡＤ［０］〜［１５］を受け、ＰＣＬＫ入力にワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ受け、ＷＡＣＴＣＬＫ入力にワード線起動信号ＷＡＣＴＣＬＫ［３：０］をそれぞれ受ける。そして、ＷＬ出力から、ワード線ＷＬ［６３：０］のうちのいずれか１本をそれぞれ起動する。なお、アドレスデコード信号ＲＡＤ［０］〜［１５］は、当該ワード線起動回路ブロック３００がアドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］によって選択されたとき、アクティブ（ここでは“Ｈ”）になる信号である。
【００３６】
図４は本実施形態に係るワード線起動回路３０１の回路構成を示す図である。図４に示す回路は、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ（アドレスデコード信号ＲＡＤ）、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
【００３７】
第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ４０５は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。
【００３８】
さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
【００３９】
図５は図１〜図４に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００４０】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。
【００４１】
またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００４２】
このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
【００４３】
次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｌ”であるため、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。
【００４４】
このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
【００４５】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。
【００４６】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００４７】
＜時間Ｔ０２の前後＞
アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１においては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
【００４８】
一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック２５０における各ワード線起動信号出力回路２５１において、ＮＡＮＤ論理素子２０４，２０５の出力がともに“Ｌ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００４９】
このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１において、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＮＭＯＳトランジスタ４０５はオフしている。
【００５０】
次にクロック信号ＣＬＫが“Ｈ”になると、アドレス信号ＡＤ［１：０］が全て“Ｈ”であるため、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンする。また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０２はオフする。
【００５１】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１において、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフする。また同時に、ワード線起動信号ＷＡＣＴＣＵＫ［３］は“Ｌ”から“Ｈ”にプレチャージされるが、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【００５２】
以上のように本実施形態によると、ワード線起動回路３０１において、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられている。そして、ワード線の起動時に、このＮＭＯＳトランジスタ４０５をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
【００５３】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
【００５４】
また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１にそれぞれ対応する、反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図５から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１に対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１のみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージをアシストすることができる。
【００５５】
すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
【００５６】
さらに本実施形態では、各ワード線起動回路３０１がワード線起動信号のディスチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
【００５７】
（第２の実施形態）
第２の実施形態に係る半導体記憶装置の構成は、第１の実施形態と同様であり、図１〜図３に示すとおりである。ただし、本実施形態では、ワード線起動回路の構成が第１の実施形態と異なっている。
【００５８】
図６は本実施形態に係るワード線起動回路３０１Ａの回路構成を示す図である。図４の回路構成と対比すると、ＰＭＯＳトランジスタ５０１が追加されている点が異なっている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ５０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のドレインと接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。すなわち、ＰＭＯＳトランジスタ５０１は、ドレインにワード線起動信号ＷＡＣＴＣＬＫを受けており、ワード線プレチャージ信号ＰＣＬＫによってオン・オフされる。
【００５９】
図７は図１〜図３および図６に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示している。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００６０】
図７に示す動作は第１の実施形態とほぼ同様であるため、以下では、第１の実施形態との相違点を中心にして説明を行い、その他の動作については適宜省略する。
【００６１】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオフする。
【００６２】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［０］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。
【００６３】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
【００６４】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながらＬ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００６５】
＜時間Ｔ０２の前後＞
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオフされ、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。また、ＮＭＯＳトランジスタ４０５はオンし、ＰＭＯＳトランジスタ５０１はオンする。
【００６６】
また同時に、ワード線起動信号ＷＡＣＴＣＫ［３］は配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線プレチャージ信号ＰＣＬＫ［３］が接続される全てのワード線起動回路３０１Ａ内のＮＭＯＳトランジスタ４０５がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。
【００６７】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ａにおいて、ＰＭＯＳトランジスタ４０１がオンし、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。また、ＮＭＯＳトランジスタ４０５はオフし、ＰＭＯＳトランジスタ５０１はオンする。
【００６８】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｌ”から“Ｈ”にプレチャージされる。このとき、ＰＭＯＳトランジスタ５０１がオンしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｈ”へのプレチャージがアシストされ、従来よりも高速に、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージが完了する。また、ＮＭＯＳトランジスタ４０５はオフしているため、ワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【００６９】
以上のように本実施形態によると、ワード線起動回路３０１Ａにおいて、ＮＭＯＳトランジスタ４０３のソースと電源電圧電源との間に、ワード線プレチャージ信号ＰＣＬＫをゲートに受けるＰＭＯＳトランジスタ５０１が設けられている。そして、ワード線のプレチャージ時に、このＰＭＯＳトランジスタ５０１をワード線プレチャージ信号ＰＣＬＫによってオンさせることによって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができる。これにより、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
【００７０】
また、第１の実施形態と同様に、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にワード線プレチャージ信号ＰＣＬＫをゲートに受けるＮＭＯＳトランジスタ４０５が設けられているので、ワード線の起動時に、このＮＭＯＳトランジスタ４０５によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。これにより、従来よりも高速にワード線ＷＬを起動させることができる。
【００７１】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を、高速に接地電圧にディスチャージすることができ、かつ、高速に電源電圧にプレチャージすることができる。これにより、半導体記憶装置のアクセスタイムを短縮することができるとともに、サイクルタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。さらには、ワード線起動信号をドライブするバッファのサイズを小さくすることができ、回路面積の縮小が可能となる。
【００７２】
また本実施形態では、ワード線起動信号出力ブロック２５０は、アドレス信号ＡＤ［１：０］のデコード信号から、ワード線起動回路ブロック３００に含まれた４個のワード線起動回路３０１Ａにそれぞれ対応する、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＰＣＬＫ［３：０］を生成する。すなわち、ワード線起動信号出力ブロック２５０は、ワード線プレチャージ信号ＰＣＬＫ［３：０］をそれぞれ個別に選択することができ、図７から分かるように、ワード線プレチャージ信号ＰＣＬＫ［３：０］のうちアクティブになるものは、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］によって選択されたワード線起動回路３０１Ａに対応する信号のみである。このため、非選択のワード線起動信号に影響を与えることなく、選択されたワード線起動回路３０１Ａのみにおいて、ワード線起動信号ＷＡＣＴＣＬＫのディスチャージおよびプレチャージをアシストすることができる。
【００７３】
すなわち、本実施形態の構成によって、アドレスのデコードによってワード線起動信号を複数生成する場合、非選択ワード線起動信号に影響を与えず、アドレスによって選択されたワード線起動信号のみ、信号振幅のなまりとそれに伴う信号遅延を改善することができる。これにより、アドレスや回路構成に応じて、容易にワード線起動信号の本数を展開することが可能となる。
【００７４】
さらに本実施形態では、各ワード線起動回路３０１Ａがワード線起動信号のディスチャージおよびプレチャージをアシストする機能を有しているため、半導体記憶装置の容量に応じてワード線の数が増減し、ワード線起動信号にかかる負荷が増減する場合においても、ワード線の数の増減に対応して、ワード線起動信号をディスチャージおよびプレチャージする能力も増減する。このため、最適な回路面積で信号遅延の改善効果が得られる。これにより、ワード線起動信号の配線幅調整を行うことなく、ワード線の数の増減を意識せず簡単なゲート容量計算で、容易に半導体記憶装置の容量展開をすることが可能となる。
【００７５】
なお、図８に示すように、図６の構成からＮＭＯＳトランジスタ４０５を省いた構成としてもよい。この回路構成でも、ワード線起動信号ＷＡＣＴＣＬＫの“Ｈ”へのプレチャージをアシストすることができ、従来よりも高速にワード線起動信号ＷＡＣＴＣＬＫをプレチャージすることができる。
【００７６】
（第３の実施形態）
第３の実施形態に係る半導体記憶装置の構成は、第１の実施形態とほぼ同様であるが、ロウデコーダ制御回路内のワード線起動信号出力回路の構成と、ワード線起動回路の構成とが異なっている。
【００７７】
図９は本実施形態に係るロウデコーダ制御回路１０７Ａの回路構成を示す図である。図９のロウデコーダ制御回路１０７Ａは、ワード線起動信号出力ブロック７５０と、２個のアドレスデコーダ２５２とを備えており、ロウデコーダ制御信号ＳＲＤとして、アドレスデコード信号ＲＡＤ３２［３：０］，ＲＡＤ５４［３：０］、ワード線の電位をプレチャージする反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］、および、ワード線の起動タイミングを制御するワード線起動信号ＷＡＣＴＣＬＫ［３：０］を生成する。なお、アドレスデコーダ２５２の構成は図２と同様であり、ここでは説明を省略する。
【００７８】
ワード線起動信号出力ブロック７５０は、２個のインバータ２０１と、４個のワード線起動信号出力回路７５１とを備えており、アドレス信号ＡＤ［１：０］およびクロック信号ＣＬＫを入力とし、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。なお、ワード線起動信号ＷＡＣＴＣＬＫに代えてその反転信号を出力してもよいし、反転ワード線プレチャージ信号ＮＰＣＬＫに代えてワード線プレチャージ信号ＰＣＬＫ［３：０］を出力してもよい。ワード線起動信号出力回路７５１はそれぞれ、ＮＡＮＤ論理素子２０２，２０４、およびインバータ２０３，２０６，２０７，７５５によって構成されている。
【００７９】
２個のインバータ２０１は、アドレス信号ＡＤ［１］，ＡＤ［０］をそれぞれ入力とし、反転アドレス信号ＮＡＤ［１］，ＮＡＤ［０］を出力する。４個のワード線起動信号出力回路７５１には、クロック信号ＣＬＫがそれぞれ入力されるとともに、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが、互いに異なる組み合わせにおいて入力される。そして、４個のワード線起動信号出力回路７５１は、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］および反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を出力する。
【００８０】
各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０２には、アドレス信号ＡＤ［１］および反転アドレス信号ＮＡＤ［１］のいずれかとアドレス信号ＡＤ［０］および反転アドレス信号ＮＡＤ［０］のいずれかとが入力される。インバータ２０３はＮＡＮＤ論理素子２０２の出力を入力とし、その反転信号をアドレスデコード信号ＰＡＤとして出力する。ＮＡＮＤ論理素子２０４はクロック信号ＣＬＫおよびアドレスデコード信号ＰＡＤを入力とし、その出力はインバータ２０６，２０７を介して、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］のいずれかとして出力される。インバータ７５５はクロック信号ＣＬＫを入力とし、その反転信号を反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］のいずれかとして出力する。
【００８１】
すなわち、図９のロウデコーダ制御回路１０７Ａは、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］として、全て同じ信号、すなわちクロック信号ＣＬＫの反転信号を出力する。なお図９では、反転ワード線プレチャージ信号ＮＰＣＬＫ［３：０］を４個の別の信号として記載したが、１個の信号として、全てのワード線起動回路に共通に入力させてもよい。
【００８２】
図１０は本実施形態に係るワード線起動回路３０１Ｂの回路構成を示す図である。図１０に示す回路は、図４に示す回路と同様に、ワード線起動信号ＷＡＣＴＣＬＫ、第１入力信号としての入力信号ＩＮ、および第２入力信号としてのワード線プレチャージ信号ＰＣＬＫを入力とし、出力ノードＮ１から中間信号（ワード線信号）ＭＷＬを出力する。この中間信号ＭＷＬによって、ワード線ＷＬが起動される。
【００８３】
第１導電型の第１トランジスタとしてのＮＭＯＳトランジスタ４０３は、ソースにワード線起動信号ＷＡＣＴＣＬＫを受けるとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートに入力信号ＩＮを受ける。第２導電型の第２トランジスタとしてのＰＭＯＳトランジスタ４０１は、ソースが電源電圧を供給する第１電源と接続されているとともに、ドレインが出力ノードＮ１と接続されており、かつ、ゲートにワード線プレチャージ信号ＰＣＬＫを受ける。第１導電型の第３トランジスタとしてのＮＭＯＳトランジスタ７０４は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ４０３のソースと接続されている。第２導電型の第４トランジスタとしてのＰＭＯＳトランジスタ７０１は、ソースが第１電源と接続されているとともに、ドレインがＮＭＯＳトランジスタ７０４のゲートと接続されており、かつ、ゲートがＮＭＯＳトランジスタ４０３のソースと接続されている。ＰＭＯＳトランジスタ７０１は、ワード線起動信号ＷＡＣＴＣＬＫによってオン・オフされる。
【００８４】
また、インバータ７０３は、ワード線プレチャージ信号ＰＣＬＫを受け、その反転信号を出力する。第１導電型の第５トランジスタとしてのＮＭＯＳトランジスタ７０２は、ソースが接地電圧を供給する第２電源と接続されているとともに、ドレインがＰＭＯＳトランジスタ７０１のドレインと接続されており、かつ、ゲートにインバータ７０３から出力された反転信号を受ける。なお、このインバータ７０３およびＮＭＯＳトランジスタ７０２は、省いてもかまわない。
【００８５】
さらに、ワード線ＷＬの電位を保持するためのＰＭＯＳトランジスタ４０２、および、ワード線信号ＭＷＬを受けてワード線ＷＬを駆動するインバータ４０４を備えている。なお、このＰＭＯＳトランジスタ４０２およびインバータ４０４は必ずしも設けなくてもよい。
【００８６】
図１１は図１、図３、図９および図１０に示した回路構成の半導体記憶装置における、ワード線起動時の信号波形を示すタイミングチャートである。なお、本実施形態の効果を示すために、従来の信号波形を破線で示している。
【００８７】
＜時間Ｔ００の前後＞
クロック信号ＣＬＫが“Ｈ”になる前、アドレス信号ＡＤ［１：０］は全て“Ｌ”である。また、アドレス信号ＡＤ［５：２］は全て“Ｈ”から“Ｌ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］，ＲＡＤ３２［３：０］はともに“８ｈ”から“１ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［０］が“Ｈ”になり、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。
【００８８】
またクロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００８９】
このとき、ワード線ＷＬ［３：０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［３：０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
【００９０】
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［０］と接続される。
【００９１】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［０］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［０］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［０］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［０］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［０］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［０］が“Ｈ”になるため、ワード線ＷＬ［０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
【００９２】
＜時間Ｔ０１の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［３：０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［０］は“Ｌ”になる。ワード線ＷＬ［０］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
【００９３】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［０］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［０］のプレチャージを妨げることはない。
【００９４】
＜時間Ｔ０２の前後＞
アドレス信号ＡＤ［５：２］は全て“Ｌ”から“Ｈ”に変化しているため、アドレスデコード信号ＲＡＤ５４［３：０］、ＲＡＤ３２［３：０］はともに“１ｈ”から“８ｈ”に変化する。このとき、アドレスデコード信号ＲＡＤ［１５］が“Ｈ”になり、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のゲートに入力信号ＩＮすなわち“Ｈ”が与えられる。その他のワード線起動回路３０１Ｂにおいては、ＮＭＯＳトランジスタ４０３はオフしている。また、アドレス信号ＡＤ［１：０］は全て“Ｌ”から“Ｈ”に変化している。
【００９５】
一方、クロック信号ＣＬＫが“Ｌ”であるため、ワード線起動信号出力ブロック７５０における各ワード線起動信号出力回路７５１において、ＮＡＮＤ論理素子２０４およびインバータ７５５の出力がともに“Ｈ”になり、これにより、ワード線プレチャージ信号ＰＣＬＫ［３：０］は全て“Ｌ”、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］は全て“Ｈ”になる。
【００９６】
このとき、ワード線ＷＬ［６３：６０］を起動する４個のワード線起動回路３０１Ｂにおいて、ワード線起動信号ＷＡＣＴＣＬＫ［３：０］が“Ｈ”であり、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”によりＰＭＯＳトランジスタ４０１がオンしているため、中間信号ＭＷＬは“Ｈ”である。これにより、ワード線ＷＬ［６３：６０］はいずれも“Ｌ”である。ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。またこのとき、ＰＭＯＳトランジスタ７０１はオフ、ＮＭＯＳトランジスタ７０２はオンしているため、ＮＭＯＳトランジスタ７０４のゲートには“Ｌ”が与えられ、ＮＭＯＳトランジスタ７０４はオフしている。
【００９７】
次にクロック信号ＣＬＫが“Ｈ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｌ”から“Ｈ”に変化する。このため、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ７０２はオフする。また、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、中間信号ＭＷＬを出力するノードＮ１はＮＭＯＳトランジスタ４０３を介してワード線起動信号ＷＡＣＴＣＬＫ［３］と接続される。
【００９８】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は、配線負荷の影響を受けながら、“Ｈ”から“Ｌ”に推移する。このとき、ワード線起動信号ＷＡＣＴＣＬＫ［３］の電位がＰＭＯＳトランジスタ７０１をオンするレベルまで下がると、ＰＭＯＳトランジスタ７０１がオンすることによってＮＭＯＳトランジスタ７０４のゲートに“Ｈ”が与えられ、ＮＭＯＳトランジスタ７０４はオンする。すなわち、ワード線起動信号ＷＡＣＴＣＬＫ［３］が接続される全てのワード線起動回路３０１Ｂ内のＮＭＯＳトランジスタ７０４がオンすることによって、ワード線起動信号ＷＡＣＴＣＬＫ［３］の“Ｌ”へのディスチャージがアシストされる。これにより、ワード線起動信号ＷＡＣＴＣＬＫ［３］は従来よりも高速に“Ｌ”に遷移し、中間信号ＭＷＬが従来よりも高速に“Ｌ”になり、この結果、ワード線ＷＬ［６３］が従来よりも高速に“Ｌ”から“Ｈ”に変化する。ワード線ＷＬ［６３］が“Ｈ”になるため、ワード線ＷＬ［６３］を起動するワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタ４０２はオフする。
【００９９】
＜時間Ｔ０３の前後＞
クロック信号ＣＬＫが“Ｌ”になると、ワード線プレチャージ信号ＰＣＬＫ［３：０］が“Ｈ”から“Ｌ”に変化する。このとき、ワード線ＷＬ［６３：６０］を起動するワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ７０２はオンし、また、ＰＭＯＳトランジスタ４０１がオンすることによって、中間信号ＭＷＬは“Ｈ”にプレチャージされ、ワード線ＷＬ［６３］は“Ｌ”になる。ワード線ＷＬ［６３］が“Ｌ”のため、ＰＭＯＳトランジスタ４０２がオンし、中間信号ＭＷＬは“Ｈ”を保持する。
【０１００】
また同時に、ワード線起動信号ＷＡＣＴＣＬＫ［３］は“Ｌ”から“Ｈ”にプレチャージされ、ＰＭＯＳトランジスタ７０１がオフすると、ＮＭＯＳトランジスタ７０２がオンしているため、ＮＭＯＳトランジスタ７０４はオフする。このため、ＮＭＯＳトランジスタ７０４がワード線起動信号ＷＡＣＴＣＬＫ［３］のプレチャージを妨げることはない。
【０１０１】
以上のように本実施形態によると、ワード線起動回路３０１Ｂにおいて、ＮＭＯＳトランジスタ４０３のソースと接地電圧電源との間にＮＭＯＳトランジスタ７０４が設けられている。そして、このＮＭＯＳトランジスタ７０４のオン・オフは、ワード線プレチャージ信号ＰＣＬＫおよびワード線起動信号ＷＡＣＴＣＬＫによって制御される。これにより、ワード線の起動時に、ＮＭＯＳトランジスタ７０４によって、ワード線起動信号ＷＡＣＴＣＬＫの“Ｌ”へのディスチャージをアシストすることができる。したがって、従来よりも高速にワード線ＷＬを起動させることができる。
【０１０２】
すなわち本実施形態によって、ワード線起動信号に対して負荷がかかっており、信号振幅のなまりとそれに伴う信号遅延が発生する可能性がある場合であっても、回路構成を大きく変えることなく、かつ回路面積を大きく増やすことなく、ワード線起動信号を高速に接地電圧にディスチャージすることができる。したがって、ワード線を高速に起動させることができ、半導体記憶装置のアクセスタイムを短縮することができる。また、信号振幅なまりが少なくなるように、ワード線起動信号の配線幅を調整する、つまり配線容量と配線抵抗のバランスを調整する、といったことが不要となる。
【０１０３】
なお、上述の各実施形態では、入力信号ＩＮの方がワード線プレチャージ信号ＰＣＬＫよりも早く変化する信号波形を例として示したが、例えば、入力信号ＩＮとワード線プレチャージ信号ＰＣＬＫの変化タイミングが同じであってもよい。好ましくは、ワード線起動信号ＷＡＣＴＣＬＫが“Ｈ”から“Ｌ”に変化する前に、かつワード線プレチャージ信号ＰＣＬＫが“Ｌ”から“Ｈ”に変化する前に、入力信号ＩＮが確定していることである。
【０１０４】
また、上述の各実施形態におけるワード線起動回路は、ワード線起動信号ＷＡＣＴＣＬＫ以外の入力信号として、入力信号ＩＮと、ワード線プレチャージ信号ＰＣＬＫとの２個の入力信号を受けるものとしたが、この２個の信号は共通の信号であってもかまわない。
【０１０５】
例えば、図１２は図４のワード線起動回路３０１の変形例を示す図であり、ワード線プレチャージ信号ＰＣＬＫが入力されておらず、入力信号ＩＮが、ＰＭＯＳトランジスタ４０１、ＮＭＯＳトランジスタ４０３、およびＮＭＯＳトランジスタ５０１のゲートに共通に与えられている。同様に、図６のワード線起動回路３０１Ａや図１０のワード線起動回路３０１Ｂ等についても、図１２と同様に変形してもかまわない。
【０１０６】
また、上述の各実施形態におけるワード線起動回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた構成としても、同様の効果が実現される。例えば、図１３は図４のワード線起動回路３０１において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。また、図１４は図１０のワード線起動回路３０１Ｂにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えるとともに、電源電圧電源と接地電圧電源とを入れ替えた回路構成を示す図である。なお、この場合、各信号のアクティブ・インアクティブの論理が、上述の各実施形態とは逆になる。
【０１０７】
また、上述の各実施形態におけるワード線起動回路において、それぞれのトランジスタを、複数個のトランジスタの組み合わせによって構成してもかまわない。例えば、図４のワード線起動回路３０１において、トランジスタ４０５を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれワード線プレチャージ信号ＰＣＬＫを受ける、複数のトランジスタによって構成してもかまわない。あるいは、図１０のワード線起動回路３０１Ｂにおいて、トランジスタ７０４を、第２電源とトランジスタ４０３のソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれトランジスタ７０１のドレインと接続されている、複数のトランジスタによって構成してもかまわない。
【０１０８】
また、上述の各実施形態では説明の簡単化のため、アドレス信号ＡＤを６ビットとしたが、これに限られるものではなく、アドレスデコード信号ＲＡＤによってワード線ＷＬが選択できればよい。同様に、ワード線ＷＬやビット線ＢＬの本数や出力データＤＯの個数についても、ここで示したものに限定されるものでない。また、メモリアレイ１０３から出力されるビット線ＢＬに加えて、反対の論理を持つビット線ＮＢＬが出力されていてもよい。
【０１０９】
また、上述の各実施形態では、各アドレスデコーダ２５２は、２ビットのアドレス信号ＡＤから４ビットのアドレスデコード信号ＲＡＤを生成する回路構成としたが、アドレスデコーダの回路構成、入力されるアドレス信号の数、および出力するアドレスデコード信号の数は、これに限られるものではない。また、アドレスデコーダ２５２の個数は２としたが、これに限られるものではなく、１個または２個以上であってもよい。すなわち、入力されるアドレス信号ＡＤに応じて適宜増減させれてばよい。
【０１１０】
また、上述の各実施形態では、ワード線起動信号出力ブロック２５０，７５０にアドレス信号ＡＤの一部としてＡＤ［１：０］の２ビットが入力されているものとしたが、ワード線起動信号出力ブロック２５０，７５０に入力されるアドレス信号ＡＤのビット数は、これに限られるものではない。
【０１１１】
また、上述の各実施形態では、半導体記憶装置において、ワード線起動回路によってワード線の起動を高速に実行可能にする構成について説明を行ってきた。しかしながら、上述の各実施形態で示したワード線起動回路の回路構成は、ここで説明したような、半導体記憶装置においてワード線を駆動する用途に限られるものではなく、他の用途にも適用が可能である。すなわち、パルス駆動信号ＷＡＣＴＣＬＫがアクティブになることによって、出力ノードＮ１から、後段の回路を制御する等のためのパルス信号ＭＷＬを出力する半導体集積回路として、上述した回路構成を用いることによって、パルス信号ＭＷＬを高速に立ち上げることができる。これにより例えば、後段の回路の起動を速めることが可能となる。
【産業上の利用可能性】
【０１１２】
本発明では、半導体記憶装置において、半導体記憶素子の種類や構造に限定されることなく、ワード線の起動を高速化することが可能となるので、例えば、メモリに対して、データ出力のアクセスタイム短縮、または大容量化とデータ出力のアクセスタイム短縮の両立が求められる分野、あるいは、データ出力のサイクルタイム短縮、または大容量化とデータ出力のサイクルタイム短縮の両立が求められる分野に対して有用である。
【符号の説明】
【０１１３】
２５０，７５０  ワード線起動信号出力ブロック
２５２  アドレスデコーダ
３００  ワード線起動回路ブロック
３０１，３０１Ａ，３０１Ｂ  ワード線起動回路
４０１  第２トランジスタ
４０３  第１トランジスタ
４０５  第３トランジスタ
５０１  第４トランジスタ
７０１  第４トランジスタ
７０２  第５トランジスタ
７０３  インバータ
７０４  第３トランジスタ
Ｎ１  出力ノード
ＡＤ  アドレス信号
ＣＬＫ  クロック信号
ＩＮ  入力信号（第１入力信号）
ＭＷＬ  ワード線信号
ＮＰＣＬＫ  反転ワード線プレチャージ信号
ＰＣＬＫ  ワード線プレチャージ信号（第２入力信号）
ＲＡＤ３２，ＲＡＤ５４  アドレスデコード信号
ＷＡＣＴＣＬＫ  ワード線起動信号
ＷＬ  ワード線
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
ことを特徴とするワード線起動回路。
【請求項２】
請求項１記載のワード線起動回路において、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのドレインと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第４トランジスタを備えた
ことを特徴とするワード線起動回路。
【請求項３】
請求項１記載のワード線起動回路において、
前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートにそれぞれ前記第２入力信号を受ける、複数のトランジスタによって構成されている
ことを特徴とするワード線起動回路。
【請求項４】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
ことを特徴とするワード線起動回路。
【請求項５】
請求項４記載のワード線起動回路において、
前記第２入力信号を受け、その反転信号を出力するインバータと
ソースが前記第２電源と接続されているとともに、ドレインが前記第４トランジスタのドレインと接続されており、かつ、ゲートに前記反転信号を受ける、前記第１導電型の第５トランジスタとを備えた
ことを特徴とするワード線起動回路。
【請求項６】
請求項４記載のワード線起動回路において、
前記第３のトランジスタは、前記第２電源と前記第１トランジスタのソースとの間に、直列にもしくは並列に、または、直列と並列とが混在した形態で配置され、ゲートがそれぞれ前記第３トランジスタのゲートと接続されている、複数のトランジスタによって構成されている
ことを特徴とするワード線起動回路。
【請求項７】
請求項１または４記載のワード線起動回路において、
前記第１および第２入力信号として、共通の信号が入力される
ことを特徴とするワード線起動回路。
【請求項８】
請求項１または４記載のワード線起動回路において、
前記第１導電型はＮ型、前記第２導電型はＰ型であり
前記第１の電源は電源電圧を供給するものであり、前記第２の電源は接地電圧を供給するものである
ことを特徴とするワード線起動回路。
【請求項９】
請求項１または４記載のワード線起動回路において、
前記第１導電型はＰ型、前記第２導電型はＮ型であり
前記第１の電源は接地電圧を供給するものであり、前記第２の電源は電源電圧を供給するものである
ことを特徴とするワード線起動回路。
【請求項１０】
ワード線信号を出力する出力ノードと、
ソースにワード線起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第２導電型の第３トランジスタを備えた
ことを特徴とするワード線起動回路。
【請求項１１】
請求項１または４記載のワード線起動回路を、所定個、備えたワード線起動回路ブロックと、
アドレス信号の一部と、ワード線起動のタイミングを制御するクロック信号とを入力とし、前記所定個のワード線起動回路に、個別に、前記ワード線起動信号またはその反転信号、および、前記第２入力信号またはその反転信号を生成し、出力するワード線起動信号出力ブロックとを備えた
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記ワード線起動回路ブロックが、複数個、設けられており、
前記アドレス信号の残部を入力とし、前記ワード線起動回路ブロックのいずれか１つを選択するためのアドレスデコード信号を生成する、少なくとも１つのアドレスデコーダをさらに備え、
前記各ワード線起動回路ブロックは、前記所定個のワード線起動回路に前記第１入力信号として共通の信号が与えられ、前記アドレスデコード信号によって当該ワード線起動回路ブロックが選択されたとき、前記第１入力信号がアクティブになるよう、構成されている
ことを特徴とする半導体記憶装置。
【請求項１３】
パルス信号を出力する出力ノードと、
ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されており、かつ、ゲートに前記第２入力信号を受ける、前記第１導電型の第３トランジスタとを備えている
ことを特徴とする半導体集積回路。
【請求項１４】
パルス信号を出力する出力ノードと、
ソースにパルス起動信号を受けるとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第１入力信号を受ける、第１導電型の第１トランジスタと、
ソースが第１電源と接続されているとともに、ドレインが前記出力ノードと接続されており、かつ、ゲートに第２入力信号を受ける、第２導電型の第２トランジスタと、
ソースが第２電源と接続されているとともに、ドレインが前記第１トランジスタのソースと接続されている、前記第１導電型の第３トランジスタと、
ソースが前記第１電源と接続されているとともに、ドレインが前記第３トランジスタのゲートと接続されており、かつ、ゲートが前記第１のトランジスタのソースと接続されている、前記第２導電型の第４トランジスタとを備えている
ことを特徴とする半導体集積回路。
【国際調査報告】
2012114647.tif 000019
2012114647.tif 000020
2012114647.tif 000021
2012114647.tif 000022