(57)【要約】  スイッチング電流を抑制し、スイッチングノイズを低減できる制御信号を生成する制御信号生成回路を提供する。ＰＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路を、定電流源とＰＭＯＳトランジスタのゲートに接続され、入力信号に基づいて制御されるスイッチと、定電流源とＰＭＯＳトランジスタのゲートに接続され、入力信号及び制御信号に基づいて制御されるスイッチと、により構成する。そして、制御信号の電圧値を、入力信号に基づく傾きを持って遷移させ、制御信号傾きが、制御信号の電圧値がＭＯＳトランジスタの閾値以下であるときよりも、制御信号の電圧値がＭＯＳトランジスタの閾値を越えた後に小さくなるように切り換わるようにする。
2012132439.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路であって、
電流源と前記ゲートに接続され、入力信号に基づいて制御される第１スイッチ部と、
前記電流源と前記ゲートに接続され、前記入力信号及び前記制御信号に基づいて制御される第２スイッチ部と、
を備え、
前記制御信号の電圧値が前記入力信号に基いて遷移し、前記電圧値の時間に対する傾きは、前記電圧値が前記ＭＯＳトランジスタの閾値電圧以下であるときよりも、前記電圧値が前記ＭＯＳトランジスタの閾値電圧を越えた後に小さくなるように切り換わることを特徴とする制御信号生成回路。
【請求項２】
前記第１スイッチ部は、
前記入力信号によりオンオフ制御される第１スイッチを備え、
前記第２スイッチ部は、
前記入力信号によりオン、オフ制御される第２スイッチと、前記制御信号に基づき前記第２スイッチに流れる電流を制御する出力制御部と、
を備えることを特徴とする請求項１に記載の制御信号生成回路。
【請求項３】
前記電流源は、前記第１スイッチ及び第２スイッチに等しい値の電流を供給することを特徴とする請求項１に記載の制御信号生成回路。
【請求項４】
前記電流源は、前記第１スイッチに電流を供給する第１電流源と、前記第２スイッチに、前記第１電流源によって供給される電流と値が異なる電流を供給する第２電流源と、を備えることを特徴とする請求項１に記載の制御信号生成回路。
【請求項５】
前記出力制御部は、
前記制御信号の電圧値と前記ＭＯＳトランジスタの閾値とを比較する比較器と、前記比較器の比較結果によりオンオフ制御される第３スイッチと、を備えることを特徴とする請求項２に記載の制御信号生成回路。
【請求項６】
前記第３スイッチは、前記ＭＯＳトランジスタがオン状態からオフ状態になったとき、前記第２スイッチに電流が流れることを止めることを特徴とする請求項５に記載の制御信号生成回路。
【請求項７】
前記第３スイッチは、前記ＭＯＳトランジスタがオフ状態からオン状態になったとき、流れることを止められていた前記電流を、前記第２スイッチに流すことを特徴とする請求項６に記載の制御信号生成回路。
【請求項８】
前記出力制御部は、ダイオードを備えることを特徴とする請求項２に記載の制御信号生成回路。
【請求項９】
前記入力信号を遅延させた遅延信号を生成する遅延部をさらに備え、
前記第１スイッチ部は、前記遅延信号に従って動作し、前記ゲートに電流を供給可能であることを特徴とする請求項１に記載の制御信号生成回路。
【請求項１０】
前記入力信号を遅延させた遅延信号を生成する遅延部をさらに備え、
前記第２スイッチ部は、前記遅延信号に従って動作し、前記ゲートに電流を供給可能であることを特徴とする請求項１に記載の制御信号生成回路。
【請求項１１】
前記請求項１〜１０のいずれか１項に記載の制御信号生成回路を少なくとも１つ以上備え、
少なくとも１以上の、前記ＭＯＳトランジスタと、
前記制御信号生成回路、前記ＭＯＳトランジスタにより充放電される容量素子と、
を備えることを特徴とするチャージポンプ駆動回路。
【請求項１２】
前記請求項１〜１０のいずれか１項に記載の制御信号生成回路を備え、
前記制御信号生成回路から出力されるクロック信号に基づいて、前記制御信号生成回路よりも後段に設けられた前記ＭＯＳトランジスタを駆動することを特徴とするクロックドライバ。
【請求項１３】
少なくとも１以上のＭＯＳトランジスタと、該ＭＯＳトランジスタにより充放電される容量素子と、を有するチャージポンプを駆動するチャージポンプの駆動方法であって、
入力信号に基づく傾きで遷移し、前記入力信号が前記ＭＯＳトランジスタの閾値を越えるとき、前記入力信号が前記ＭＯＳトランジスタの閾値以下であるときよりも前記傾きが小さい値に切り換わる制御信号を生成し、
前記入力信号及び前記制御信号に基づいて前記ＭＯＳトランジスタのゲートに電流を供給することを特徴とするチャージポンプの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングノイズを抑制できる制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法に関する。
【背景技術】
【０００２】
チャージポンプ回路は、スイッチングノイズを発生することが知られている。スイッチングノイズは、チャージポンプ回路内で充放電するコンデンサにスイッチング操作による急峻なオン／オフ電流ＩDS（以下、スイッチング電流と記す）が流れることによって発生する。
スイッチングノイズの大きさは、スイッチング電流ＩDSの変化量、つまり、スイッチング電流ＩDSを時間で微分した、ｄＩDS／ｄｔに比例する。【０００３】
図１１は、スイッチング動作時にコンデンサに急峻なスイッチング電流ＩDSが流れることを防ぐ従来のチャージポンプ駆動回路を示した図である。
図示した駆動回路は、電荷を蓄積、搬送するコンデンサＣfと、コンデンサＣfから搬送されてきた電荷を蓄積するコンデンサＣoと、ＭＯＳトランジスタ１〜４と、を有する降圧式チャージポンプ回路と、ＭＯＳトランジスタ１〜４のゲート電圧を制御するチャージポンプ（ＣＰ）制御回路５によって構成されている。
ＣＰ制御回路５は、クロックを生成するクロック信号生成回路６と、それらクロックの立ち上がり波形及び立ち下がり波形を鈍らせるための抵抗素子７とを含んでいる。なお、このようなチャージポンプ回路の制御回路は、例えば、特許文献１に記載されている。【０００４】
図１１に示したＣＰ制御回路５は、コンデンサＣf、Ｃoを充放電させるＭＯＳトランジスタのゲート入力ノードに抵抗素子７を挿入することで、ＭＯＳトランジスタ１〜４のゲート電圧ＶGの立ち上がりスルーレート、または立下りスルーレートを低減させる。スルーレートの低減は、ＭＯＳトランジスタ１〜４のスイッチのオンオフを緩やかにし、コンデンサＣf、Ｃoに急峻なスイッチング電流ＩDSが流れることを抑えるとことができる。【０００５】
図１２は、図１１に示したＭＯＳトランジスタ１〜４のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのオン、オフ、クロック信号生成回路６によって生成されたクロック信号の波形、抵抗素子７を通過した後のクロック信号の波形と、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電圧ＶG、スイッチング電流ＩDS、スイッチング電流ＩDSの時間微分した、ｄＩDS／ｄｔとの関係を示した図である。【０００６】
図１２（ａ）〜（ｄ）は、いずれも最上段にＭＯＳトランジスタに入力されるクロック信号の波形であって、抵抗素子７を通る前の波形と、抵抗素子７を通った後の波形とを示している。また、次の段にはゲート電圧ＶGの波形（抵抗素子７を通った後の波形）が示されている。次の段には、ＭＯＳトランジスタのソースドレイン間に流れるスイッチング電流ＩDSの波形が示されて、最下段にはスイッチング電流ＩDSの時間微分波形が示されている。【０００７】
図１２（ａ）は、Ｎ型のＭＯＳトランジスタのオン時の上記波形を示し、図１２（ｂ）は、Ｎ型のＭＯＳトランジスタのオフ時の上記波形を示している。図１２（ｃ）は、Ｐ型のＭＯＳトランジスタのオン時の上記波形を示し、図１２（ｄ）は、Ｐ型のＭＯＳトランジスタのオフ時の上記波形を示している。
例えば、図１２（ｄ）のように、ＰＭＯＳトランジスタがオフする場合を考える。このとき、クロック信号がＬ→Ｈになると、抵抗素子７を通過した後のクロック信号、すなわちゲート電圧ＶGは、緩やかに上昇する。それに伴い、スイッチング電流ＩDSが緩やかに降下する。ゲート電圧ＶGがＶDD−Ｖthまで上昇すると、ＰＭＯＳトランジスタがオフする。ここで、閾値電圧Ｖthは、ＭＯＳトランジスタの閾値電圧である。【０００８】
また、図１２（ｃ）においてもクロック信号によってＰＭＯＳトランジスタが同様にオンし、図１２（ａ）、図１２（ｂ）においてもクロック信号によってＮＭＯＳトランジスタが同様にオン、オフする。
このようなチャージポンプ駆動回路によれば、抵抗素子７を通過した後のクロック信号、すなわちゲート電圧が緩やかになり、それに伴い、スイッチング電流ＩDSの時間変化が緩やかになるため、スイッチング電流ＩDSの時間微分値ｄＩDS／ｄｔが、ＭＯＳトランジスタがオン、オフする閾値付近で抑制されてスイッチングノイズが低減される。【０００９】
図１２によれば、ＭＯＳトランジスタは、ゲート電圧が閾値電圧の付近を通過する際、スイッチング電流の変化量が一番多くなるので、閾値電圧付近のゲート電圧の変化が小さい方が、電流変化量が小さくなることが分かる。
図１１に示したチャージポンプ駆動回路では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に、オフ時のゲート電圧の変化が小さいため電流変化量が抑えられ、スイッチングノイズを小さくすることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１９２３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来のチャージポンプ駆動回路では、ＭＯＳトランジスタのオン時の閾値電圧付近のゲート電圧の変化がオフ時に比べて依然として大きい。このため、ＭＯＳトランジスタの動作全般におけるスイッチングノイズの抑制には、さらなる検討の余地があった。
本発明は、上記した点に鑑みてなされたものであり、スイッチング電流をさらに抑制し、スイッチングノイズを低減できる制御信号を生成する制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
以上説明した課題を解決するため、本発明の一態様の制御信号生成回路は、ＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路（例えば図１、図２、図４、図６、図８に示した制御信号生成回路１０７）であって、電流源（例えば定電流源２０５）とゲートに接続され、入力信号（例えば図２に示したＶin）に基づいて制御される第１スイッチ部（例えば図２に示したスイッチ２０２）と、電流源(例えば図２に示した定電流源２０４)とゲートに接続され、入力信号及び制御信号（例えば図２に示したＶ）に基づいて制御される第２スイッチ部（例えば図２に示したスイッチ２０１、２０３）と、を備え、前記制御信号の電圧値が前記入力信号に基いて遷移し、前記電圧値の時間に対する傾きは、前記電圧値が前記ＭＯＳトランジスタの閾値電圧以下であるときよりも、前記電圧値が前記ＭＯＳトランジスタの閾値電圧を越えた後に小さくなるように切り換わることを特徴とする。【００１３】
このような態様によれば、チャージポンプ回路内のＭＯＳトランジスタに閾値電圧が印加されるタイミングの前後でＭＯＳトランジスタのスイッチング電流の変化を緩やかにすることができる。このため、チャージポンプ回路のスイッチングノイズを低減することができる。
また、本発明の一態様の制御信号生成回路は、上記した発明において、第１スイッチ部が、入力信号によりオンオフ制御される第１スイッチ（例えば図２に示したスイッチ２０２）を備え、第２スイッチ部は、入力信号によりオンオフ制御される第２スイッチ（例えば図２に示したスイッチ２０１）と、制御信号に基づき第２スイッチに流れる電流を制御する出力制御部（例えば図２に示したスイッチ２０３、２０６）と、を備えるようにしてもよい。【００１４】
また、本発明の一態様の制御信号生成回路は、上記した発明において、電流源（例えば図２に示した定電流源２０４、２０５）が、前記第１スイッチ及び第２スイッチに等しい値の電流を供給するようにしてもよい。
また、本発明の一態様の制御信号生成回路は、上記した発明において、電流源が、第１スイッチに電流を供給する第１電流源（例えば図２に示した定電流源２０５）と、前記第２スイッチに、前記第１電流源によって供給される電流と値が異なる電流を供給する第２電流源（例えば図２に示した定電流源２０４）と、を備えるようにしてもよい。【００１５】
また、本発明の一態様の制御信号生成回路は、上記した発明において、出力制御部が、制御信号の電圧値とＭＯＳトランジスタの閾値とを比較する比較器（例えば図２に示したコンパレータ２０６）と、比較器の比較結果によりオンオフ制御される第３スイッチ（例えば図２に示したスイッチ２０３）と、を備えるようにしてもよい。
また、本発明の一態様の制御信号生成回路は、上記した発明において、第３スイッチが、ＭＯＳトランジスタがオン状態からオフ状態になったとき、第２スイッチに電流が流れることを止めるようにしてもよい。【００１６】
また、本発明の一態様の制御信号生成回路は、上記した発明において、第３スイッチが、ＭＯＳトランジスタがオフ状態からオン状態になったとき、流れることを止められていた電流を、第２スイッチに流すようにしてもよい。
また、本発明の一態様の制御信号生成回路は、上記した発明において、出力制御部は、ダイオード（例えば図１０に示したスイッチ１００３）を備えるようにしてもよい。【００１７】
また、本発明の一態様の制御信号生成回路は、上記した発明において、入力信号を遅延させた遅延信号を生成する遅延部（例えば図２に示した遅延部２０８）をさらに備え、第１スイッチ部は、遅延信号に従いゲートに電流を供給可能とするようにしてもよい。
また、本発明の一態様の制御信号生成回路は、上記した発明において、入力信号を遅延させた遅延信号を生成する遅延部（例えば図４に示した遅延部４０８）をさらに備え、第２スイッチ部は、遅延信号に従いゲートに電流を供給可能とするようにしてもよい。【００１８】
本発明の一態様のチャージポンプ駆動回路は、少なくとも１以上の、上記制御信号生成回路（例えば図１に示した制御信号生成回路１０７）と、少なくとも１以上の、ＭＯＳトランジスタ（例えば図１に示したＭＯＳトランジスタ１０１等）と、ＭＯＳトランジスタにより充放電される容量素子（例えば図１に示したコンデンサ１０９）と、を備えることを特徴とする。  本発明の一態様のクロックドライバは、上記制御信号生成回路を備え、制御信号生成回路から出力されるクロック信号に基づいて、制御信号生成回路よりも後段に設けられたＭＯＳトランジスタを駆動することを特徴とすることを特徴とする。【００１９】
本発明の一態様のチャージポンプの駆動方法は、少なくとも１以上のＭＯＳトランジスタと、該ＭＯＳトランジスタにより充放電される容量素子と、を有するチャージポンプを駆動するチャージポンプの駆動方法であって、入力信号に基づく傾きで遷移し、前記入力信号が前記ＭＯＳトランジスタの閾値を越えるとき、前記入力信号が前記ＭＯＳトランジスタの閾値以下であるときよりも前記傾きが小さい値に切り換わる制御信号を生成し、前記入力信号及び前記制御信号に基づいて前記ＭＯＳトランジスタのゲートに電流を供給することを特徴とする。
【発明の効果】
【００２０】
上記態様によれば、チャージポンプ回路内のＭＯＳトランジスタに閾値電圧が印加されるタイミングの前後でＭＯＳトランジスタのスイッチング電流の変化を緩やかにして、チャージポンプ回路のスイッチングノイズを低減できる制御信号生成回路、チャージポンプ駆動回路、及びクロックドライバ、チャージポンプの駆動方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態のチャージポンプ駆動回路を説明するための図である。
【図２】本発明の第１実施形態の、ＰＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路の構成を説明するための図である。
【図３】図２に示した制御信号生成回路の動作を説明するための図である。
【図４】本発明の第１実施形態の、ＰＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路の構成を説明するための図である。
【図５】図４に示した制御信号生成回路の動作を説明するための図である。
【図６】本発明の第１実施形態の、ＮＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路の構成を説明するための図である。
【図７】図６に示した制御信号生成回路１０７の動作を説明するための図である。
【図８】ＮＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
【図９】図８に示した制御信号生成回路１０７の動作を説明するための図である。
【図１０】第２実施形態の制御信号生成回路の構成を説明するための図である。
【図１１】従来のチャージポンプ駆動回路を示した図である。
【図１２】図１１に示したＭＯＳトランジスタ１〜４のクロック信号等を示した図である。
【発明を実施するための形態】
【００２２】
以下、本発明の第１第２実施形態の制御信号生成回路、制御信号生成回路を備えたチャージポンプ駆動回路を説明する。
［第１実施形態］
［チャージポンプ駆動回路］
図１は、第１実施形態のチャージポンプ駆動回路を説明するための図である。第１実施形態のチャージポンプ駆動回路は、電荷を蓄積、搬送するコンデンサ１０９と、コンデンサ１０９から搬送されてきた電荷を蓄積するコンデンサ１１０と、ＭＯＳトランジスタ１０１〜１０４と、を備えた降圧式のチャージポンプ回路１０８と、コンデンサ１０９、１１０をＭＯＳトランジスタ１０１〜１０４のゲート電圧を制御することによって充放電するチャージポンプ（ＣＰ）制御回路１０５と、によって構成される。そして、端子ＶDD  ＰＩＮから所定の電圧を入力し、端子ＶＥＥ  ＰＩＮより所望の値に降圧した電圧を出力している。
【００２３】
第１実施形態ではチャージポンプ駆動回路によって扱われる信号の電圧レベルにより、ＭＯＳトランジスタ１０１〜１０４からＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが適宜選択される。また、チャージポンプ回路１０８とＣＰ制御回路１０５は、ＩＣとして集積化されていてもよい。ただし、コンデンサ１０９は、端子（ＣＰ  ＰＩＮ、ＣＮ  ＰＩＮ）を介してＩＣ外部に設けてもよく、コンデンサ１１０は、端子（ＶＥＥ  ＰＩＮ、ＧＮＤ  ＰＩＮ）を介してＩＣ外部に設けてもよい。
【００２４】
ＣＰ制御回路１０５は、クロック信号生成回路１０６と、分岐されたクロック信号の立ち上がり、立ち下がり波形を変える制御信号生成回路１０７と、を備えている。
ＣＰ制御回路１０５によれば、制御信号生成回路１０７により、ＭＯＳトランジスタ１０１〜１０４をゆっくりとオン、またはオフさせることができる。ＭＯＳトランジスタ１０１〜１０４がゆっくりオン、オフすることにより、スイッチング動作によって急峻なスイッチング電流が流れるのを抑制し、スイッチングノイズを減らすことができる。
【００２５】
［クロックドライバ］
また、制御信号生成回路１０７は、クロックドライバにも利用できる。なお、ここで、クロックドライバとは、クロック信号が入力され、後段のＭＯＳトランジスタを駆動するためのクロック信号を生成する構成とする。
制御信号生成回路１０７を備えたクロックドライバは、制御信号生成回路１０７によってクロック信号の立ち上がり、立ち下がり波形を変えて、制御信号生成回路１０７よりも後段のＭＯＳトランジスタをゆっくりとオン、またはオフさせることができる。ＭＯＳトランジスタがゆっくりオン、オフすることにより、クロックドライバは、スイッチング動作により急峻なスイッチング電流が流れるのを抑制し、スイッチングノイズを減らすことができる。
【００２６】
［制御信号生成回路］
第１実施形態の制御信号生成回路１０７は、電流変化量が最も大きい閾値電圧付近のＭＯＳトランジスタのゲート電圧の立ち上がり、立ち下りをより緩やかにすることで、スイッチング電流の変化量を減らすことができる。
このような第１実施形態の制御信号生成回路１０７は、「ＰＭＯＳトランジスタオフ用の制御信号」と、「ＰＭＯＳトランジスタオン用の制御信号」と、「ＮＭＯＳトランジスタオフ用の制御信号」と、「ＮＭＯＳトランジスタオン用の制御信号」と、の４パターンの制御信号を生成することができる。
【００２７】
以下、制御信号生成回路１０７の構成及び上記した４パターンの制御信号を出力する場合の構成及び動作について説明する。
（１）  ＰＭＯＳトランジスタオフ用の制御信号を出力する場合
・構成
図２は、ＰＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
制御信号生成回路１０７は、電源電圧ＶDDを供給する図示しない電源の端子（以下、単に電源電圧ＶDDと記す）と接続されている。また、制御信号生成回路１０７は、図２中に符号「ａ」を付して示したノードａに一定の電流を流す定電流源２０４、２０５を有している。定電流源２０４、２０５は、それぞれ同じ値の電流を流すことができる。また、制御信号生成回路１０７は、コンパレータ２０６と、ノードａと定電流源２０４、２０５とを離接する３つのスイッチ２０１〜２０３と、遅延部２０８と、を含んでいる。定電流源２０４から供給される電流と、定電流源２０５から供給される電流とは、スイッチ２０１〜２０３を介して加算される。
【００２８】
スイッチ２０１〜２０３がスイッチングすることにより、図１に示したＭＯＳトランジスタ１０１〜１０４のいずれか（図２ではＰＭＯＳトランジスタと記す）に流れるスイッチング電流ＩDSを変化させることができる。スイッチ２０１〜２０３は、ＰＭＯＳトランジスタによって構成されている。
遅延部２０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部２０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ２０２には遅延部２０８によって遅延された信号が入力されるので、スイッチ２０２はスイッチ２０１よりも遅れて動作する。
【００２９】
さらに、制御信号生成回路１０７は、電源電圧ＶSSを供給する図示しない電源の端子（以下、単に電源電圧ＶSSと記す）とノードａとを離接するスイッチ２０７を含んでいる。
スイッチ２０７は、ＮＭＯＳトランジスタによって構成されている。スイッチ２０７には入力信号Ｖinが入力される。スイッチ２０７は、スイッチ２０１、２０２と相補的に動作するので、ＰＭＯＳトランジスタオン用の制御信号を出力することができる。
【００３０】
・動作
図３（ａ）〜（ｄ）は、図２に示した制御信号生成回路１０７の動作を説明するための図である。
図３（ａ）は、スイッチ２０１、２０７、遅延部２０８に入力される入力信号Ｖinの電圧を縦軸に示し、横軸に時間ｔを示したグラフである。図３（ｂ）は、図２に示したノードａの電位を縦軸に、時間ｔを横軸に示したグラフである。ノードａの電位は、ＰＭＯＳトランジスタのゲートに印加される電圧ＶGとなる。図３（ｃ）は、ＰＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図３（ｄ）は、図３（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
【００３１】
入力信号Ｖinは、スイッチ２０１、２０７に入力され、スイッチ２０１、２０７のスイッチングを制御する。入力信号Ｖinは遅延部２０８を介してスイッチ２０２に入力され、遅延された信号がスイッチ２０２のスイッチングを制御する。コンパレータ２０６に入力される電圧Ｖcは一定の電圧（ＶDD−Ｖth）である。ノードａの電位が（ＶDD−Ｖth）付近になると、コンパレータ２０６から出力される信号が徐々に反転してスイッチ２０３が徐々にオフする。閾値電圧Ｖthは、図２に示したＰＭＯＳトランジスタの閾値電圧であり、スイッチ２０３を構成するＰＭＯＳトランジスタの閾値電圧と同じとする。
【００３２】
ＰＭＯＳトランジスタオフ用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
すなわち、図３（ａ）に示したように、入力信号Ｖinの電圧がＨｉｇｈ（以下、単に「Ｈ」と記す）のとき、スイッチ２０７がオン状態になっているので、図３（ｂ）に示したように、ノードａの電位は、ＶSSとなる。
次に、時間ｔ1において入力信号Ｖinの電圧がＨ→Ｌｏｗ（以下、単に「Ｌ」と記す）になると、スイッチ２０１がオンされ、スイッチ２０７がオフされる。このとき、スイッチ２０３はオン状態になっている。このとき、スイッチ２０２は、遅延部２０８により遅延された信号によってスイッチングするため、オフ状態である。
【００３３】
図３（ｂ）に示したように、スイッチ２０１、２０３には、定電流源２０４から電流が流れ、図２に示したＰＭＯＳトランジスタのゲート容量に電荷が充電される。このため、ノードａの電位は、ノードａの電位がＶDD−Ｖth付近に達するまで一定の傾きで上昇する。
【００３４】
次に、時間ｔ2において、ノードａの電位がＶDD−Ｖth付近に達すると、Ｖc＝（ＶDD−Ｖth）なので、コンパレータ２０６の出力信号が徐々に反転し、スイッチ２０３が徐々にオフされる。このため、ノードａの電位は時間ｔ2において（ＶDD−Ｖth）付近に到達した後、フロート状態になる。このため、ノードａの電位は、ゲート容量や寄生容量等により維持され、傾きが略ゼロになる。
【００３５】
次に、図３（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号の電圧が遅れてＨ→Ｌになると、スイッチ２０２がオンされる。ノードａの電位は、再び一定の傾きでＶDDまで上昇する。そして、時間ｔ4においてＶDDに達する。この結果、第１実施形態では、時間ｔ2におけるＶDD−Ｖth付近のゲート電圧ＶGの変化が緩やかになる。
【００３６】
ゲート電圧がＰＭＯＳトランジスタに緩やかに印加されることにより、図３（ｃ）、（ｄ）に示したように、スイッチング電流ＩDSの変化は、ＰＭＯＳトランジスタがオフする閾値電圧Ｖthに達する時間ｔ2の前後で小さくなる。つまり、第１実施形態によれば、ＰＭＯＳトランジスタがオフする閾値電圧に達する時間ｔ2の前後においてスイッチング電流ＩDSの変化が抑制され、スイッチングノイズが低減される。
【００３７】
なお、上記した動作では、コンパレータ２０６に入力される電圧Ｖcを（ＶDD−Ｖth）としたが、ＶDD−Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを、（ＶDD−Ｖth）前後のＭＯＳトランジスタの閾値電圧に近い値に設定すればよい。
また、上記した構成では、定電流源２０４、２０５を同じ値の電流を供給する別の定電流源としたが、定電流源２０４、２０５を１個の定電流源に置き換えてもよい。
【００３８】
また、上記した構成では、定電流源２０４、２０５は、同じ値の電流を供給する定電流源としたが、定電流源２０５を大きな値の電流を流すようにすれば、時間ｔ3から時間ｔ4までの期間を短くすることができる。また、定電流源２０４を大きな値の電流を流すようにすれば、時間ｔ1から時間ｔ2までの期間を短くすることができる。
【００３９】
さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図２に示した遅延部２０８がない構成としてもよい。このような構成では、図３に示した時間ｔ1から時間ｔ2まではスイッチ２０１、２０２、２０３がオンとなる。このとき、ノードａには、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流が流れる。ノードａの電位は、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流がノードａに流れる間は、一定の傾きで上昇する。
【００４０】
また、時間ｔ2において、スイッチ２０３がオフとなる。このとき、ノードａには定電流源２０５からの電流のみが流れるので、ノードａの電位は、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流がノードａに流れるときの傾きよりも緩やかな傾きで上昇し、ＶDDに達する。この結果、遅延回路２０８がない制御信号生成回路１０７は、図２に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD−Ｖth付近のゲート電圧ＶGの変化が緩やかにし、スイッチングノイズを低減することができる。
【００４１】
（２）  ＰＭＯＳトランジスタオン用の制御信号を出力する場合
・構成
図４は、ＰＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
制御信号生成回路１０７は、電源電圧ＶDDと接続され、ノードに一定の電流を流す定電流源４０５と、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源４０４と、を有している。定電流源４０４、４０５は、同じ値の電流を供給する定電流源とする。
【００４２】
また、制御信号生成回路１０７は、コンパレータ４０６と、図４中に符号「ｂ」を付して示したノードｂと、定電流源４０４、４０５とを離接する３つのスイッチ４０１〜４０３と、遅延部４０８と、を含んでいる。スイッチ４０１、４０２はＰＭＯＳトランジスタ、スイッチ４０３はＮＭＯＳトランジスタによって構成されている。なお、ノードｂは、図４に示したＰＭＯＳトランジスタのゲートに電圧信号を印加するノードである。
【００４３】
遅延部４０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部４０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ４０１には、遅延部４０８によって遅延された信号が入力されるので、スイッチ４０１はスイッチ４０３よりも遅れて動作する。
さらに、制御信号生成回路１０７は、ノードｂと電源電圧ＶDDとを離接するスイッチ４０７、を含んでいる。スイッチ４０７は、ＰＭＯＳトランジスタによって構成されている。スイッチ４０７には入力信号Ｖinが入力され、スイッチ４０３と相補的に動作するので、ＰＭＯＳトランジスタオフ用の制御信号を出力することができる。
【００４４】
・動作
図５（ａ）〜（ｄ）は、図４に示した制御信号生成回路１０７の動作を説明するための図である。
図５（ａ）は、スイッチ４０３、４０７、遅延部４０８に入力される入力信号の電圧Ｖinを縦軸に示し、横軸に時間ｔを示したグラフである。図５（ｂ）は、図４に示したノードｂの電位を縦軸に、時間ｔを横軸に示したグラフである。図５（ｃ）は、ＰＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図５（ｄ）は、図５（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
【００４５】
入力電圧Ｖinは、スイッチ４０３、４０７に入力され、スイッチ４０３、４０７のスイッチングを制御する。入力信号Ｖinは、遅延部４０８を介してスイッチ４０１に入力される。遅延部４０８によって遅延された信号は、スイッチ４０１のスイッチングを制御する。Ｖcは一定電圧（ＶDD−Ｖth）であり、ノードｂの電位がＶc以下になるとコンパレータ４０６から出力される信号が反転してスイッチ４０２がオンする。閾値電圧Ｖthは、図４に示したＰＭＯＳトランジスタの閾値電圧であり、スイッチ４０２を構成するＰＭＯＳトランジスタの閾値電圧と同じとする。
【００４６】
ＰＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
すなわち、図５（ａ）に示したように、入力信号Ｖinの電圧がＬのとき、スイッチ４０７がオン状態になっている。このため、図５（ｂ）に示したように、ノードｂの電位は、ＶDDとなる。
【００４７】
次に、時間ｔ1において入力電圧Ｖinの電圧がＬ→Ｈになると、スイッチ４０３がオンし、スイッチ４０７がオフする。このとき、スイッチ４０２はオフ状態になっている。また、スイッチ４０１は、遅延部４０８により遅延された信号によってスイッチングするため、オン状態である。
図５（ｂ）に示したように、スイッチ４０３には、定電流源４０４から電流が流れ、ＰＭＯＳトランジスタのゲート容量の電荷が放電される。このため、時間ｔ1〜ｔ2の間、ノードｂの電位は一定の傾きを持って下降する。
【００４８】
次に、時間ｔ2において、スイッチ４０３のオンによってノードｂの電位が（ＶDD−Ｖth）に達すると、Ｖc＝（ＶDD−Ｖth）なので、コンパレータ４０６の出力信号が反転する。出力信号の反転によってスイッチ４０２がオンになる。スイッチ４０１、４０２、４０３がオンしている時間ｔ2〜ｔ3の間、スイッチ４０３には定電流源４０４から電流が流れ、スイッチ４０１、４０２には定電流源４０４から流れる電流と同じ値の電流が定電流源４０５から流れる。このため、図５（ｂ）に示したように、ノードｂの電位は（ＶDD−Ｖth）に維持され、傾きが略ゼロになる。
【００４９】
次に、図５（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号によってスイッチ４０１が徐々にオフすると、ノードｂの電位は電流制限を受け、再び一定の傾きを持って下降する。そして、図５（ｂ）に示したように、時間ｔ4において、ノードｂの電位はＶSSに達する。
この結果、図５（ｃ）に示したように、ＰＭＯＳトランジスタのスイッチング電流ＩDSの変化が緩やかになる。そして、図５（ｄ）に示したように、スイッチング電流ＩDSの時間微分値は、ＰＭＯＳトランジスタのゲートがオンする閾値電圧ＶDD−Ｖthに達する時間ｔ2の前後で抑制されるため、スイッチングノイズが低減される。
【００５０】
なお、以上述べた動作では、コンパレータ４０６に入力される電圧Ｖcを（ＶDD−Ｖth）とした。しかし、ＶDD−Ｖth付近のゲート電圧ＶGの変化が緩やかにする場合、電圧Ｖcを、（ＶDD−Ｖth）前後のＭＯＳトランジスタの閾値付近に設定すればよい。
【００５１】
さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図４に示した遅延部４０８がない構成としてもよい。この場合、定電流源４０４が定電流源４０５よりも大きな値の電流を流すようにし、スイッチ４０１を入力信号Ｖinと位相が逆の信号により制御する。このとき、時間ｔ1から時間ｔ2までは、スイッチ４０３がオンとなり、定電流源４０４から電流が供給されるので、ノードｂの電位は所定の傾きで下降する。時間ｔ2では、スイッチ４０２がオンとなり、定電流源４０４の電流よりも小さな電流が定電流源４０５からさらに流れる。このため、ノードｂの電位の傾きは、定電流源４０４から電流がノードｂに流れるときの傾きよりも緩やかな傾きで下降し、ＶSSに達する。この結果、遅延部４０８を設けない制御信号生成回路は、図４に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD−Ｖth付近のゲート電圧ＶGの変化を緩やかし、スイッチングノイズを低減することができる。
【００５２】
（３）  ＮＭＯＳトランジスタオフ用の制御信号を出力する場合
・構成
図６は、ＮＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
制御信号生成回路１０７は、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源６０４、６０５を有している。定電流源６０４、６０５は同じ値の電流を流すことができる。また、制御信号生成回路１０７は、コンパレータ６０６と、図６中に符号「ｃ」を付したノードｃと定電流源６０４、６０５とを離接する３つのスイッチ６０１〜６０３と、遅延部６０８と、を含んでいる。スイッチ６０１〜６０３は、ＮＭＯＳトランジスタによって構成されている。
【００５３】
遅延部６０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部６０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ６０２には、遅延部６０８によって遅延された信号が入力されるので、スイッチ６０２はスイッチ６０１よりも遅れて動作する。
さらに、制御信号生成回路１０７は、ノードｃと電源電圧ＶDDとを離接するスイッチ６０７、を含んでいる。スイッチ６０７は、ＰＭＯＳトランジスタによって構成されている。スイッチ６０７には入力信号Ｖinが入力され、スイッチ６０１、６０２と相補的に動作するので、ＮＭＯＳトランジスタオン用の制御信号を出力することができる。
【００５４】
・動作
図７（ａ）〜（ｄ）は、図６に示した制御信号生成回路１０７の動作を説明するための図である。
図７（ａ）は、スイッチ６０１、６０７に入力される入力信号Ｖinの電圧を縦軸に示し、横軸に時間ｔを示したグラフである。図７（ｂ）は、図６に示したノードｃの電位を縦軸に、時間ｔを横軸に示したグラフである。ノードｃの電位は、ＮＭＯＳトランジスタのゲートに印加される電圧ＶGとなる。図７（ｃ）は、ＮＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図７（ｄ）は、図７（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
【００５５】
入力信号Ｖinは、スイッチ６０１、６０７に入力され、スイッチ６０１、６０７のスイッチングを制御する。入力信号Ｖinは、遅延部６０８を介してスイッチ６０１に入力される。遅延部６０８によって遅延された信号は、スイッチ６０２のスイッチングを制御する。コンパレータ６０６に入力されるＶcは一定の閾値電圧Ｖthで、ノードｃが閾値電圧Ｖth付近になるとコンパレータ６０６から出力される信号が徐々に反転し、スイッチ６０３が徐々にオフされる。閾値電圧Ｖthは、ノードｃがゲートに繋がる、図６に示したＮＭＯＳトランジスタの閾値電圧であり、スイッチ６０３を構成するＮＭＯＳトランジスタの閾値電圧と同じとする。
【００５６】
ＮＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
すなわち、図７（ａ）に示したように、入力信号Ｖinの電圧がＬのとき、スイッチ６０７がオン状態になっている。このため、図７（ｂ）に示したように、ノードｃの電位は、ＶDDとなる。
【００５７】
次に、時間ｔ1において入力信号Ｖinの電圧がＬ→Ｈになると、スイッチ６０１がオンし、スイッチ６０７はオフする。このとき、スイッチ６０３はオン状態になっている。このとき、電流源６０４からスイッチ６０１、６０３に電流が流れ、ＮＭＯＳトランジスタのゲート容量から電荷が放電される。このことにより、図７（ｂ）に示したように、ノードｃの電位が下降する。
【００５８】
このとき、スイッチ６０２は、遅延部６０８によって遅延された信号によってスイッチング動作するため、オフ状態である。このため、スイッチ６０２には定電流源６０５から電流が流れ込まない。
次に、時間ｔ2において、ノードｃの電位が閾値電圧Ｖth付近まで下降すると、Ｖc＝Ｖthとなってコンパレータ６０６から出力される信号が徐々に反転し、スイッチ６０３が徐々にオフされる。このため、図７（ｂ）に示したように、ノードｃの電位は時間ｔ2において閾値電圧Ｖth付近に達した後、フローティング状態になって、傾きが略ゼロになる。
【００５９】
図７（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号の電圧が遅れてＬ→Ｈになると、スイッチ６０２がオンされる。ノードｃの電位は、再び一定の傾きで下降し、時間ｔ4においてＶSSまで下降する。
以上のように、第１実施形態によれば、時間ｔ2における閾値電圧Ｖth付近のゲート電圧ＶGの変化が緩やかになる。
【００６０】
また、ＮＭＯＳトランジスタにゲート電圧が緩やかに印加されることにより、図７（ｃ）、（ｄ）に示したように、ＮＭＯＳトランジスタのスイッチング電流ＩDSの変化が時間ｔ2の前後で小さくなる。つまり、このような構成によれば、スイッチング電流ＩDSの値が、ＮＭＯＳトランジスタがオフされる閾値電圧に近くなる時間ｔ2の前後で抑制され、スイッチングノイズが低減される。
【００６１】
なお、上記した構成では、コンパレータ６０６に入力される電圧Ｖcを閾値電圧Ｖthとしたが、閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを閾値電圧Ｖth前後のＭＯＳトランジスタの閾値付近に設定すればよい。
また、上記構成では、定電流源６０４、６０５を、同じ値の電流を供給する別の定電流源としたが、定電流源６０４、６０５を１個の定電流源に置き換えてもよい。
【００６２】
また、上記した構成では、定電流源６０４、６０５を、同じ値の電流を供給する定電流源としたが、定電流源６０５を大きな値の電流を流すようにすれば、時間ｔ3から時間ｔ4までの期間を短くすることができる。また、定電流源６０４を大きな値の電流を流すようにすれば、時間ｔ1から時間ｔ2までの期間を短くすることができる。
【００６３】
さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図６に示した遅延部６０８がない構成としてもよい。このとき、時間ｔ1から時間ｔ2までは、スイッチ６０１、６０２、６０３がオンとなる。このとき、ノードｃには、定電流源６０４、６０５の電流が加算された電流が流れる。ノードｃの電位は、ノードｃに定電流源６０４、６０５の電流が加算された電流が流れる間は、一定の傾きで下降する。時間ｔ2では、スイッチ６０３が徐々にオフとなり、その後電流源６０５からの電流のみがノードｃに流れる。このため、ノードｃの電位は、ノードｃに定電流源６０４、６０５の電流が加算された電流が流れるときの傾きよりも緩やかな傾きで下降し、ＶSSに達する。この結果、遅延回路６０８がない制御信号生成回路１０７は、図６に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD−Ｖth付近のゲート電圧ＶGの変化を緩やかにし、スイッチングノイズを低減することができる。
【００６４】
（４）  ＮＭＯＳトランジスタオン用の制御信号を出力する場合
・構成
図８は、ＮＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
制御信号生成回路１０７は、電源電圧ＶDDと接続され、ノードに一定の電流を流す定電流源８０４と、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源８０５と、を有している。定電流源８０４、８０５は、同じ値の電流を供給する定電流源とする。
【００６５】
また、制御信号生成回路１０７は、コンパレータ８０６と、図８中に符号「ｄ」を付したノードｄと定電流源８０４、８０５と、を離接する３つのスイッチ８０１〜８０３と、遅延部８０８と、を含んでいる。スイッチ８０１、８０２は、ＮＭＯＳトランジスタ、スイッチ８０３はＰＭＯＳトランジスタによって構成されている。なお、ノードｄは、図８に示したＮＭＯＳトランジスタのゲートに電圧信号を印加するノードである。
【００６６】
遅延部８０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部８０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ８０１には、遅延部８０８によって遅延された信号が入力されるので、スイッチ８０１は、スイッチ８０３よりも遅れて動作する。
さらに、制御信号生成回路１０７は、ノードｄと電源電圧ＶSSとを離接するスイッチ８０７を含んでいる。スイッチ８０７は、ＮＭＯＳトランジスタによって構成されている。スイッチ８０７には入力電圧Ｖinが入力され、スイッチ８０３と相補的に動作するので、ＮＭＯＳトランジスタオフ用の制御信号を出力することができる。
【００６７】
・動作
図９（ａ）〜（ｄ）は、図８に示した制御信号生成回路１０７の動作を説明するための図である。
図９（ａ）は、スイッチ８０３、８０７、遅延部８０８に入力される入力電圧Ｖinを縦軸に示し、横軸に時間ｔを示したグラフである。図９（ｂ）は、図８に示したノードｄの電位を縦軸に、時間ｔを横軸に示したグラフである。図９（ｃ）は、ＮＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図９（ｄ）は、図９（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
【００６８】
入力電圧Ｖinは、スイッチ８０３、８０７に入力され、スイッチ８０３、８０７のスイッチングを制御する。入力信号Ｖinは、遅延部８０８を介してスイッチ８０１に入力され、遅延部８０８によって遅延された信号がスイッチ８０１のスイッチングを制御する。Ｖcは一定の閾値電圧Ｖthであり、ノードｄの電位がＶc以下になるとコンパレータ８０６から出力される信号が反転してスイッチ８０２がオンする。閾値電圧Ｖthは、図８に示したＮＭＯＳトランジスタの閾値電圧である。
【００６９】
ＮＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
すなわち、図９（ａ）に示したように、入力電圧ＶinがＨのとき、スイッチ８０７がオン状態になっているので、図８（ｂ）に示したように、ノードｄの電位は、ＶSSとなる。
次に、時間ｔ1において、入力電圧ＶinがＨ→Ｌになると、スイッチ８０３がオンし、スイッチ８０７はオフする。このとき、スイッチ８０２はオフ状態になっている。また、スイッチ８０１は、遅延部８０８により遅延された信号によってスイッチングするため、オン状態である。図５（ｂ）に示したように、スイッチ８０３には、定電流源８０４から電流が流れる。このとき、ＮＭＯＳトランジスタのゲート容量に電荷が充電されるので、時間ｔ1〜ｔ2の間、ノードｄの電位は一定の傾きを持って上昇する。
【００７０】
時間ｔ2において、スイッチ８０３のオンによってノードｄの電位が閾値電圧Ｖthに上がると、コンパレータ８０６から出力される信号が反転してスイッチ８０２がオンされる。
スイッチ８０１とスイッチ８０３とがオンしている時間ｔ2〜ｔ3の間、スイッチ８０３には定電流源８０４から供給される電流が流れる。また、スイッチ８０１、８０２には、定電流源８０４から供給される電流と同じ値の電流が定電流源８０５から流れる。このため、図９（ｂ）に示したように、ノードｄの電位は閾値電圧Ｖthに維持され、傾きが略ゼロになる。
【００７１】
そして、時間ｔ3の経過後、入力信号Ｖinが遅延された信号によってスイッチ８０１が徐々にオフすると、ノードｄの電位は、電流制限を受けながら再び一定の傾きで上昇する。そして、図９（ｂ）に示したように、時間ｔ4においてノードｄの電位はＶDDに達する。
その結果、図９（ｃ）、（ｄ）に示したように、スイッチング電流ＩDSの時間微分値は、ＮＭＯＳトランジスタのゲートがオンする閾値電圧Ｖthに達する時間ｔ2の前後で抑制される。このため、第１実施形態では、スイッチングノイズが低減される。
【００７２】
なお、上記した構成では、コンパレータ８０６に入力される電圧Ｖcを閾値電圧Ｖthとしたが、閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを閾値電圧Ｖth前後のＭＯＳトランジスタの閾値付近に設定すればよい。
さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図８に示した遅延部８０８がない構成としてもよい。このとき、定電流源８０４を定電流源８０５よりも大きな値の電流を流すようにし、スイッチ８０１は入力信号Ｖinと位相が逆の信号により制御する。
【００７３】
上記した構成によれば、時間ｔ1から時間ｔ2まではスイッチ８０３がオンとなり、ノードｄには定電流源８０４から供給された電流が流れる。ノードｄに定電流源８０４から供給された電流が流れる間、ノードｄの電位は一定の傾きで上昇する。時間ｔ2では、スイッチ８０２がオンとなり、定電流源８０４の電流よりも小さな電流が定電流源８０５からノードｄに供給される。このため、ノードｄの電位は、ノードｄに定電流源８０４から供給された電流が流れるときよりも緩やかな傾きで上昇し、ＶDDに達する。この結果、遅延回路８０８がない制御信号生成回路１０７は、図８に示した制御信号生成回路１０７と同様に、時間ｔ2における閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにし、スイッチングノイズを低減することができる。
【００７４】
［第２実施形態］
次に、本発明の第２実施形態について説明する。
図１０は、第２実施形態の制御信号生成回路１００７を説明するための図である。第２実施形態は、図１０に示したＰＭＯＳトランジスタを、ダイオード接続されたスイッチによって制御する点で第１実施形態と相違する。なお、図１０は、制御信号生成回路１００７が、ＰＭＯＳトランジスタオフ用の制御信号を出力する場合を例にあげる。
【００７５】
図１０に示した制御信号生成回路１００７は、図２に示したスイッチ２０３及びコンパレータ２０６に代えて、スイッチ１００３を有している。このような制御信号生成回路１００７は、４つのスイッチ１００１〜１００３、１００６、定電流源１００４、定電流源１００５、遅延部１００８を備えている。スイッチ１００１〜１００３は、ＰＭＯＳトランジスタで構成され、スイッチ１００６は、ＮＭＯＳトランジスタで構成されている。
【００７６】
スイッチ１００３は、ＰＭＯＳトランジスタで構成されている。スイッチ１００３を構成するＰＭＯＳトランジスタは、ゲートとドレインが共通接続され、ダイオード接続されている。入力電圧Ｖinは、スイッチ１００１、１００２、スイッチ１００４に入力される。図１０に示したＰＭＯＳトランジスタのゲート電圧ＶGがＶDD−Ｖth付近になると、スイッチ１００３のＶGは閾値電圧付近になり、スイッチ１００３が徐々にオフする。この結果、コンパレータを用いない図１０に示した構成によっても、図３に示した実施形態１の制御信号生成回路１０７の動作と同様の動作を行うことができる。
【００７７】
なお、第２実施形態では、ＰＭＯＳトランジスタオフ用の制御信号を出力する場合を例に挙げている。しかし、第２実施形態は、第１実施形態と同様に、ＰＭＯＳトランジスタオン用の制御信号、ＮＭＯＳトランジスタオフ用の制御信号、ＮＭＯＳトランジスタオン用の制御信号のいずれをも生成できる制御信号生成回路を、ダイオードを用いて構成することができる。
【００７８】
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００７９】
本発明は、チャージポンプを駆動するための制御信号を生成する回路全般に適用することができる。
【符号の説明】
【００８０】
１０５  ＣＰ制御回路
１０６  クロック信号生成回路
１０７  制御信号生成回路
１０９、１１０  コンデンサ
１０１〜１０４  ＭＯＳトランジスタ
２０１〜２０３、２０７、４０１〜４０３、４０７、６０１〜６０３、６０７、８０１〜８０３、８０７、１００１〜１００３、１００６、１００７、１０１０  スイッチ
２０４、２０５、４０４、４０５、６０４、６０５、８０４、８０５、１００４、１００５、１００９  定電流源
２０６、４０６、６０６、８０６  コンパレータ
２０８、４０８、６０８、８０８  遅延部
【図１】
2012132439.tif 000003
【図２】
2012132439.tif 000004
【図３】
2012132439.tif 000005
【図４】
2012132439.tif 000006
【図５】
2012132439.tif 000007
【図６】
2012132439.tif 000008
【図７】
2012132439.tif 000009
【図８】
2012132439.tif 000010
【図９】
2012132439.tif 000011
【図１０】
2012132439.tif 000012
【図１１】
2012132439.tif 000013
【図１２】
2012132439.tif 000014
【国際調査報告】
2012132439.tif 000015
2012132439.tif 000016
2012132439.tif 000017