(57)【要約】  複数の抵抗変化素子が設けられ、複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、当該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を有する。抵抗変化素子を用いた再構成可能論理回路において、プログラム電圧を低電圧化させつつ、保持特性を向上させる。
2012039415.tif 000002
【特許請求の範囲】
【請求項１】
複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えていることを特徴とする半導体装置。
【請求項２】
前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有することを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記コントローラは、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加することを特徴とする、請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
電源投入後の累積時間を計測するタイマ回路をさらに備え、
前記コントローラは、前記累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記コントローラは、前記累積時間が所定の時間を上回った場合には、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記タイマ回路は、電源遮断時に前記累積時間に相当する情報を記録する抵抗変化素子を有することを特徴とする、請求項６または７に記載の半導体装置。
【請求項９】
複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が
第１の抵抗状態を保持しているか否かを検出する工程と、
前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含むことを特徴とする半導体装置の制御方法。
【請求項１０】
前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、請求項９に記載の半導体装置の制御方法。
【請求項１１】
前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、請求項１０に記載の半導体装置の制御方法。
【請求項１２】
前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する工程を、さらに含むことを特徴とする、請求項９ないし１１のいずれか１項に記載の半導体装置の制御方法。
【請求項１３】
電源投入後の累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程を、さらに含むことを特徴とする、請求項９ないし１２のいずれか１項に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願についての記載］
本発明は、日本国特許出願：特願２０１０−２１０９８４号（２０１０年９月２１日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体装置およびその制御方法に関し、特に、スイッチング素子として抵抗変化素子を組み込んだ再構成可能論理回路（プログラマブルロジックＬＳＩ）を備えた半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
物理状態によって抵抗値が変化する抵抗変化素子を半導体集積回路に組み込み、その機能や性能を拡張する研究開発が活発化している。【０００３】
例えば、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）は、磁気抵抗素子の磁化状態によって抵抗値が変化する性質を利用して、１ビットの情報を保持する。また、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）は、カルコゲナイド合金等の相変化素子の結晶状態によって抵抗値が変化する性質を利用して、１ビットの情報を保持する。さらに、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）は、ペレブスカイト酸化物等の金属酸化物抵抗変化素子または固体電解質抵抗変化素子を用い、これらの抵抗変化素子への印加電圧または印加電流を制御することで抵抗変化素子の抵抗値が変化する性質を利用する。【０００４】
金属酸化物抵抗変化素子又は固体電解質抵抗変化素子は、オン抵抗とオフ抵抗の比が非常に大きく、一例として、５桁から６桁程度変化する。したがって、これらの抵抗変化素子は、不揮発メモリへの応用に限定されず、論理ゲートの真理値を自由にプログラムし、配線を自由に結線または断線するのに応用することができる。すなわち、抵抗変化素子をスイッチング素子として機能させることで、不揮発性の再構成可能論理回路（プログラマブルロジックＬＳＩ）に応用することができる。【０００５】
再構成可能論理回路の機能を多様化し、電子機器等への実装を推進するには、ロジックセル間を相互に結線するスイッチのサイズを小さくするとともに、オン抵抗を小さくする必要がある。固体電解質による電気化学反応を利用したスイッチは、ＣＭＯＳによるスイッチよりもサイズを小さくするとともに、オン抵抗をＣＭＯＳスイッチよりも１桁程度小さく（例えば１００Ω程度）することができる。【０００６】
図１０は、固体電解質を利用した抵抗変化素子のプログラム動作を説明するための図である。図１０（ａ）を参照すると、固体電解質を利用した抵抗変化素子は、金属イオンを供給する第１電極と金属イオンを供給しない第２電極とでイオン伝導層を挟んだ構造を有する。【０００７】
図１０（ｂ）を参照すると、両電極間に電圧を印加する際、第１電極を第２電極より高い電位とした場合、第１電極表面では、金属が金属イオンに酸化され、イオン伝導層中に金属イオンが供給される。一方、第２電極表面では、イオン伝導層中の金属イオンが金属へと還元され、金属が析出する。【０００８】
図１０（ｃ）を参照すると、析出した金属によって第１電極表面から第２電極表面に達する金属架橋が形成された場合には、イオン伝導層中のイオン伝導から、金属架橋を経由する導通状態へと変わり、両電極間の抵抗が急激に低下する。すなわち、スイッチはオン状態（低抵抗状態）となる。【０００９】
図１０（ｂ）における、オフ状態（高抵抗状態）からオン状態へのプログラム動作を「セット動作」という。【００１０】
図１０（ｄ）を参照すると、金属架橋が形成された状態で第１電極を第２電極より低い電位とすると、第２電極表面と等しい電位となっている金属架橋表面では、金属が金属イオンに酸化され、イオン伝導層中に金属イオンが供給される。一方、第１電極表面では、イオン伝導層中の金属イオンが金属へと還元され、金属が析出する。したがって、次第に金属架橋は細くなり、ある時点で、金属架橋を介する両電極間の導通経路が遮断される。この時点で、両電極間の電気伝導は、金属架橋を経由する導通状態から、イオン伝導層中のイオン伝導へと変わるため、両電極間の抵抗は急激に上昇する。すなわち、スイッチはオフ状態（高抵抗状態）となる。【００１１】
図１０（ａ）を参照すると、引き続き両電極間に電圧を印加しつづけると、第２電極表面に析出していた金属は金属イオンへと酸化し、金属析出物が消滅する。【００１２】
図１０（ｄ）におけるオン状態からオフ状態へのプログラム動作を「リセット動作」という。【００１３】
固体電解質を利用した抵抗変化素子は、金属架橋を介する導通経路の形成と消滅によって、「オン状態」と「オフ状態」間のスイッチングを行う。この抵抗変化素子は、構造が単純であるため、作製プロセスが簡便であり、素子サイズをナノメートルオーダまで小さくすることができる。【００１４】
なお、特許文献１において、リファレンスセルの劣化問題を解決するために、効率よくリファレンスセルの状態を補正し、ディスターブ等によるリファレンスセルの劣化を防止し、リファレンスセルの値を高精度に保つ半導体記憶装置が記載されている。また、特許文献２において、ロジック動作がプログラム可能でかつ不揮発性記憶素子としても動作することが可能な半導体素子が記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００４−１８５７４５号公報
【特許文献２】特開２００８−２３５７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者によってなされたものである。【００１７】
電気化学反応を利用した抵抗変化素子をプログラマブルロジックの配線切り替えスイッチとして機能させるには、プログラム電圧の低電圧化とロジック動作電源電圧における保持特性とを両立させる必要がある。例えば、近年のディープサブミクロンＣＭＯＳプロセスにおいて、ロジック動作電源電圧は１Ｖ程度である。したがって、オフ状態の抵抗変化素子の両端に１Ｖの電圧を印加した状態で、１０年以上オフ状態を保持できることが好ましい。【００１８】
図１１は、固体電解質を利用した抵抗変化素子のプログラム特性を一例として示す図である。なお、外部インターフェースにおける電圧は３．３Ｖや２．５Ｖであるシステムが一般的であり、そのための高耐圧トランジスタをプログラム回路に利用することは、比較的容易である。したがって、図１１に示すように、プログラム電圧を３Ｖ〜５Ｖの範囲に設定することが好ましい。【００１９】
電極層やイオン伝導層の材料や膜厚を適切に設計することで、抵抗変化素子のデバイス特性を調整することができる。しかし、プログラム電圧の低電圧化と保持特性との間にはトレードオフの関係があり、両者を最適化することは困難である。特に、プログラム電圧や保持特性の素子ばらつきにより、これらを最適化することが困難となる。例えば、すべての素子のプログラム電圧を３Ｖ程度に下げようとすると、使用時において保持特性が１０年以下の素子が生じうる。逆に、すべての素子の保持特性を１０年以上とすると、５Ｖ以上のプログラム電圧となる素子（すなわちプログラム不能な素子）が生じうる。【００２０】
そこで、抵抗変化素子を用いた再構成可能論理回路を備えた半導体装置において、プログラム電圧を低電圧化させつつ、保持特性を向上させることが課題となる。本発明の目的は、かかる課題を解決する半導体装置およびその制御方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の視点に係る半導体装置は、
複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えている。【００２２】
本発明の第２の視点に係る半導体装置の制御方法は、
複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する工程と、
抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含む。
【発明の効果】
【００２３】
本発明に係る半導体装置およびその制御方法によると、抵抗変化素子を用いた再構成可能論理回路において、プログラム電圧を低電圧化させつつ、保持特性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態に係る半導体装置の構成を一例として示すブロック図である。
【図２】第１の実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。
【図３】第１の実施形態に係る半導体装置における抵抗値モニタ回路の構成の一例を示す回路図である。
【図４】第１の実施形態に係る半導体装置のリフレッシュ動作を一例として示すタイミングチャートである。
【図５】抵抗変化素子の抵抗状態を検出する回路を一例として示す回路図である。
【図６】図５の抵抗状態検出回路の動作を一例として示すタイミングチャートである。
【図７】第１の実施形態に係る半導体装置における抵抗値モニタ回路の構成の他の例を示す回路図である。
【図８】第２の実施形態に係る半導体装置の構成を一例として示すブロック図である。
【図９】第２の実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。
【図１０】固体電解質を利用した抵抗変化素子のプログラム動作を説明するための図である。
【図１１】固体電解質を利用した抵抗変化素子のプログラム特性を一例として示す図である。
【発明を実施するための形態】
【００２５】
第１の展開形態によると、上記第１の視点に係る半導体装置が提供される。
【００２６】
第２の展開形態によると、再構成論理回路に設けられた複数の抵抗変化素子および抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされる、半導体装置が提供される。
【００２７】
第３の展開形態によると、抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有する、半導体装置が提供される。
【００２８】
第４の展開形態によると、抵抗値モニタ回路に設けられた抵抗変化素子は、再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されている、半導体装置が提供される。
【００２９】
第５の展開形態によると、コントローラは、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する、半導体装置が提供される。
【００３０】
第６の展開形態によると、電源投入後の累積時間を計測するタイマ回路をさらに備え、コントローラは、累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する、半導体装置が提供される。
【００３１】
第７の展開形態によると、コントローラは、累積時間が所定の時間を上回った場合には、抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する、半導体装置が提供される。
【００３２】
第８の展開形態によると、タイマ回路は、電源遮断時に累積時間に相当する情報を記録する抵抗変化素子を有する、半導体装置が提供される。
【００３３】
第９の展開形態によると、上記第２の視点に係る半導体装置の制御方法が提供される。
【００３４】
本発明によると、抵抗変化素子を用いた再構成可能論理回路において、抵抗変化素子のオフ状態（高抵抗状態）の保持不良を事前に防ぐことができ、保持特性を向上させるとともに、再構成可能論理回路の信頼性を向上させることができる。
【００３５】
（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の構成を一例として示すブロック図である。図１を参照すると、半導体装置は、再構成可能論理回路１０、抵抗値モニタ回路２０、コントローラ３０、および、内部電源回路１１を備えている。
【００３６】
再構成可能論理回路１０は、任意の配線を電気的に接続／切断するルーティング・スイッチとして、複数の抵抗変化素子Ｒｘを有する。これらの複数の抵抗変化素子Ｒｘは、再構成可能論理回路１０の真理値回路（ルックアップテーブル：ＬＵＴ回路）としても用いられる。再構成可能論理回路１０は、さらに、各抵抗変化素子Ｒｘの抵抗値を低抵抗化（オン）ないし高抵抗化（オフ）させるプログラム回路１２を有する。
【００３７】
抵抗値モニタ回路２０は、予め高抵抗状態（オフ状態）にプログラムされた抵抗変化素子Ｒｍｏｎの抵抗値が低抵抗状態（オン状態）に遷移したか否かを検出する。
【００３８】
コントローラ３０は、モニタ対象である抵抗変化素子Ｒｍｏｎがオン状態に遷移したことを知らせる信号ＭＯＮを受け、再構成可能論理回路１０に用いられているすべての抵抗変化素子Ｒｘの抵抗状態を調査する。コントローラ３０は、オフ状態の抵抗変化素子Ｒｘを検出する度に、その抵抗変化素子Ｒｘにリセット動作を実行してオン状態になるのを予防する。抵抗変化素子の抵抗状態を検査し、オフ状態の抵抗変化素子の各々を高抵抗化させる再リセット動作（再プログラム動作）を実行することを、「リフレッシュ動作」という。
【００３９】
図２は、本実施形態に係る半導体装置のリフレッシュ動作を一例として示すフローチャートである。図２を参照して、リフレッシュ動作について詳細に説明する。
【００４０】
抵抗値モニタ回路２０における抵抗変化素子Ｒｍｏｎがオン状態に遷移すると（ステップＳ１のＹｅｓ）、リフレッシュ動作が開始される（ステップＳ２）。
【００４１】
リフレッシュ動作は、再構成可能論理回路１０で実行されていた演算処理が終了し、スタンバイ状態になってから開始されることが好ましい。そこで、リフレッシュ動作が開始されると、例えば、外部へのビジー信号をアクティブにして命令を受け付けないようにしてもよい。
【００４２】
コントローラ３０は、各々の抵抗変化素子Ｒｘに対応付けられたアドレス信号をインクリメントして、すべての抵抗変化素子Ｒｘの抵抗状態を検出し、オフ状態の抵抗変化素子Ｒｘに対してリセット動作（高抵抗化）を実行する（ステップＳ３〜Ｓ８）。
【００４３】
コントローラ３０は、アクセス中の抵抗変化素子がオン状態の場合には（ステップＳ６のＮｏ）、プログラム動作（セット／リセット）を行なうことなく、次の抵抗変化素子にアクセスする。
【００４４】
すべての抵抗変化素子へのアクセスが終了すると（ステップＳ８のＹｅｓ）、リフレッシュ動作を終了し（ステップＳ１０）、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎにリセット動作を実行する（ステップＳ１１）。
【００４５】
図３は、本実施形態に係る半導体装置における抵抗値モニタ回路２０の構成を一例として示す回路図である。図３を参照すると、抵抗値モニタ回路２０ａは、抵抗変化素子Ｒｍｏｎ、バイアス印加・抵抗値検出回路２１ａおよびプログラム回路２２ａを備えている。
【００４６】
バイアス印加・抵抗値検出回路２１ａは、トランジスタＭ１〜Ｍ５および基準抵抗素子Ｒｒｅｆを備え、抵抗変化素子Ｒｍｏｎの両端に再構成可能論理回路１０の電源電圧Ｖｄｄ以上の電圧を印加する回路と、抵抗値を検出する回路とが一体化されている。抵抗変化素子は、第１電極が第２のノードｎ２に接続され、第２電極が第１のノードｎ１に接続されている。トランジスタＭ１，Ｍ２のゲート端子には、信号／ＭＰＲＯが供給されている。トランジスタＭ１は、第１の端子が接地電位に接続され、第２の端子が基準抵抗素子Ｒｒｅｆの第１の端子に接続されている。また、トランジスタＭ２は、第１の端子が接地電位に接続され、第２の端子はノードｎ１に接続されている。トランジスタＭ３は、第１の端子がゲート端子および基準抵抗素子Ｒｒｅｆの第２の端子に接続されている。トランジスタＭ４は、ゲート端子がトランジスタＭ３のゲート端子に接続され、第１の端子が第２のノードに接続されている。トランジスタＭ５は、第１の端子がトランジスタＭ３の第２の端子およびトランジスタＭ４の第２の端子に接続され、第２の端子が電源電位Ｖｄｈに接続され、ゲート端子には信号ＭＰＲＯが供給されている。
【００４７】
プログラム回路２２ａは、トランジスタＭ６〜Ｍ９を備え、抵抗変化素子Ｒｍｏｎの抵抗状態をプログラムする。トランジスタＭ６は、第１の端子が電源電位Ｖｐｒｏに接続され、第２の端子がノードｎ２に接続され、ゲート端子には信号／ＭＳＥＴが供給されている。トランジスタＭ７は、第１の端子がノードｎ２に接続され、第２の端子が接地電位に接続され、ゲート端子には信号ＭＲＥＳＥＴが供給されている。トランジスタＭ８は、第１の端子が電源電位Ｖｐｒｏに接続され、第２の端子がノードｎ１に接続され、ゲート端子には信号／ＭＲＥＳＥＴが供給されている。トランジスタＭ９は、第１の端子がノードｎ１に接続され、第２の端子が接地電位に接続され、ゲート端子には信号ＭＳＥＴが供給されている。なお、図３の右上に示すように、信号ＭＰＲＯは、信号ＭＲＥＳＥＴと信号ＭＳＥＴとの間の論理和として与えられる。
【００４８】
トランジスタＭ１、Ｍ２およびＭ５は常時オン状態であり、抵抗変化素子Ｒｍｏｎへのプログラム動作時にのみオフ状態となる。
【００４９】
基準抵抗素子Ｒｒｅｆの抵抗値は、抵抗変化素子のオン状態の抵抗値（Ｒｏｎ）とオフ状態の抵抗値（Ｒｏｆｆ）との中間値に設定される。一例として、抵抗値Ｒｏｎ＝１００〜１ｋΩ、抵抗値Ｒｏｆｆ＝１ＭΩ以上である場合には、基準抵抗素子Ｒｒｅｆの抵抗値を数１０ｋ〜数１００ｋΩ程度に設定することが好ましい。基準抵抗素子Ｒｒｅｆは、ウェル抵抗やトランジスタのチャネル抵抗等を用いて作成することができる。また、基準抵抗素子Ｒｒｅｆは、オン状態とオフ状態の複数の抵抗変化素子を直並列に接続して作成してもよい。
【００５０】
トランジスタＭ３およびＭ４は、カレントミラー回路であり、基準抵抗素子Ｒｒｅｆの抵抗値に応じた電流Ｉｒｅｆを、抵抗変化素子Ｒｍｏｎに定常的に流す。
【００５１】
抵抗変化素子Ｒｍｏｎがオン状態の場合には、抵抗変化素子Ｒｍｏｎの両端（端子ｎ１とｎ２間）には殆ど電圧がかからない。したがって、端子ｎ２はほぼ０Ｖとなり、出力端子ＭＯＮはＨレベルを出力する。一方、抵抗変化素子Ｒｍｏｎがオフ状態の場合には、抵抗変化素子Ｒｍｏｎの両端には高電圧がかかる。したがって、端子ｎ２はＨレベルとなり、出力端子ＭＯＮはＬレベルを出力する。
【００５２】
抵抗値モニタ回路２０によると、再構成可能論理回路１０に使用される抵抗変化素子がオフ状態からオン状態に変化するタイミングを検出し、この保持不良を予防することができる。したがって、抵抗変化素子Ｒｍｏｎがオフ状態の保持不良を起こし易いように、素子両端電圧の極性をセット動作時のバイアス方向と同一となるようにする。すなわち、抵抗変化素子Ｒｍｏｎの下部電極（第１電極）は端子ｎ２に接続され、上部電極（第２電極）は端子ｎ１に接続される。
【００５３】
また、抵抗値モニタ回路２０に用いられる抵抗変化素子Ｒｍｏｎは、再構成可能論理回路１０に用いられる抵抗変化素子と比較して、高い確率で保持不良を起こすことが好ましい。そこで、再構成可能論理回路１０の電源電圧Ｖｄｄよりも高い電圧を抵抗変化素子Ｒｍｏｎの両端に印加することが好ましい。例えば、抵抗値モニタ回路２０の電源電圧Ｖｄｈを再構成可能回路１０の電源電圧Ｖｄｄよりも高くすることで、抵抗変化素子Ｒｍｏｎの両端にかかる電圧を再構成可能回路１０の電源電圧Ｖｄｄよりも高く設定しうる。
【００５４】
図３に示した抵抗値モニタ回路２０ａにおける、抵抗変化素子Ｒｍｏｎへのプログラム動作について説明する。抵抗値モニタ回路２０ａにおけるプログラム動作は、抵抗変化素子Ｒｍｏｎを予めオフ状態（リセット動作）にできればよい。しかし、抵抗変化素子Ｒｍｏｎが不良素子か否かを選別するために、図３においては、セット動作も行なうことができる抵抗値モニタ回路を示している。
【００５５】
抵抗変化素子Ｒｍｏｎを低抵抗化するには、信号ＭＳＥＴをＨレベル（／ＭＳＥＴはＬレベル）とし、トランジスタＭ６およびＭ９をオン状態とする。このとき、信号ＭＰＲＯはＨレベル（／ＭＰＲＯはＬレベル）となる。したがって、トランジスタＭ１，Ｍ２およびＭ５は、オフ状態となる。プログラム回路２２ａの電源電圧Ｖｐｒｏをセット電圧よりも高くすると（例えば３Ｖ以上）、端子ｎ２−ｎ１間に順方向にセット電圧（〜３Ｖ程度）が印加され、抵抗変化素子Ｒｍｏｎはオフ状態からオン状態に遷移する。
【００５６】
逆に、抵抗変化素子Ｒｍｏｎを高抵抗化するには、信号ＭＲＥＳＥＴをＨレベル（／ＭＲＥＳＥＴはＬレベル）とし、トランジスタＭ７およびＭ８をオン状態とする。このとき、トランジスタＭ１，Ｍ２およびＭ５はオフ状態となる。電源電圧Ｖｐｒｏをリセット電圧以上とすれば（例えば３Ｖ以上）、端子ｎ２−ｎ１間に逆方向にリセット電圧が印加され、抵抗変化素子Ｒｍｏｎはオフ状態からオン状態に遷移する。
【００５７】
このように、プログラム電圧は、再構成可能論理回路１０の電源電圧Ｖｄｄ（〜１Ｖ）よりも高い。したがって、抵抗値モニタ回路２０ａに用いられるトランジスタとして、高耐圧用のトランジスタを用いることが好ましい。なお、トランジスタＭ５を高耐圧用トランジスタとし、トランジスタＭ１〜Ｍ４をコア・トランジスタとしてもよい。
【００５８】
図４は、本実施形態に係る半導体装置のリフレッシュ動作を示すタイミングチャートである。図４は、図２に示したフローチャートに基づく使用時におけるタイミングチャートを示す。ここで、抵抗変化素子Ｒｍｏｎは、出荷時にオフ状態にプログラムされているものとする。
【００５９】
時刻ｔ１は、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎがオン状態に変化した時刻を示す。すなわち、時刻ｔ１で信号ＭＯＮが活性化され（Ｈレベルとなり）、リフレッシュ動作が開始される。図４において、再構成可能論理回路１０に用いられている各々の抵抗変化素子Ｒｘの状態を検出し、オフ状態であればリセット動作する様子は、説明の便宜上、リフレッシュ動作時のプログラム信号ＲＰＲＯ（＝リセット信号）で表される。
【００６０】
時刻ｔ２において、すべての抵抗変化素子へのアクセスが終了し、抵抗値モニタ回路２０の抵抗変化素子Ｒｍｏｎへのリセット動作を実行（時刻ｔ２−ｔ３）して終了する。
【００６１】
次に、リフレッシュ動作時における再構成可能論理回路１０の抵抗変化素子Ｒｘへのアクセス方法（状態検出方法）について、図５および図６を参照して説明する。
【００６２】
図５は、抵抗変化素子の抵抗状態を検出する回路を一例として示す回路図である。図５を参照すると、抵抗変化素子Ｒ００、Ｒ１０、Ｒ０１、Ｒ１１が論理回路に用いられる配線ｗ０、ｗ１、ｂ０、ｂ１との間にマトリックス状に配置されたクロスバスイッチとして利用されている例が示されている。また、各抵抗変化素子の下部電極（第１電極）は配線ｗ０、ｗ１に接続され、上部電極（第２電極）は配線ｂ０、ｂ１に接続されている。
【００６３】
ここで、クロスバスイッチの行または列のそれぞれ一つの抵抗変化素子のみをオン状態にすることができるとの回路上の制約を設ける。また、図５は、一例として、２ｘ２のクロスバスイッチを示している。なお、８ｘ８、１６ｘ１６、または、それ以上の大規模のクロスバスイッチを用いた場合においても、動作原理は同一である。
【００６４】
図５において、配線ｗ０と配線ｂ０との間に接続された抵抗変化素子Ｒ００にアクセスする場合について説明する。抵抗変化素子へのアクセス方法は、プリチャージ期間と評価期間（抵抗値検出）の２段階で行われる。
【００６５】
プリチャージ期間では、アクセス対象のクロスバスイッチすべての配線をＨレベルにプリチャージする。すなわち、すべての抵抗変化素子の端子はＨレベルであり、両端電位は０Ｖとなる。具体的には、プリチャージ信号／ＰＣが活性化され（Ｌレベルとなり）、プログラム線ＰＶＬ，／ＰＶＬがＨレベルにプリチャージされる。このとき、プログラム線ＰＶＬと配線ｗ０，ｗ１の各々に接続されたＮＭＯＳスイッチＳｗ０、Ｓｗ１をすべてオンにして、配線ｗ０，ｗ１もＨレベルにプリチャージされる。同時に、プログラム線／ＰＶＬ線と配線ｂ０，ｂ１の各々に接続されたＮＭＯＳスイッチＳｂ０、Ｓｂ１をすべてオンにして、配線ｂ０，ｂ１もＨレベルにプリチャージされる。
【００６６】
次に、リードイネーブル信号ＲＥが活性化され（Ｈレベルとなり）、評価期間となる。評価期間では、アクセスしようとする抵抗変化素子Ｒ００と接続される配線ｗ０，ｂ０のＮＭＯＳスイッチＳｗ０，Ｓｂ０のみをオン状態とし、それ以外をすべてオフ状態とする。このとき、プログラム線ＰＶＬは接地されるため、配線ｗ０はＬレベルとなる。
【００６７】
抵抗変化素子Ｒ００がオン状態である場合には、配線ｂ０に充電された電荷は放電され、その結果、プログラム線／ＰＶＬもＬレベルとなる。一方、抵抗変化素子Ｒ００がオフ状態である場合には、配線ｂ０に充電された電荷はそのまま充電されたままとなり、プログラム線／ＰＶＬはＨレベルのままとなる。このように、選択状態の抵抗変化素子Ｒ００の状態は、プログラム線／ＰＶＬの電圧に基づいて検出することができる（図６）。
【００６８】
上記のアクセス方法について、非選択素子（抵抗変化素子Ｒ１０，Ｒ０１およびＲ１１）の抵抗状態への依存性について検討する。選択素子（抵抗変化素子Ｒ００）がオン状態の場合には、非選択素子の抵抗状態に拠らずに正しく検出することができる。したがって、選択素子（抵抗変化素子Ｒ００）のオフ状態を、非選択素子のデータパターンに依らずに検出することができるか否かが問題となる。
【００６９】
すべての非選択素子がオフ状態の場合には、抵抗変化素子Ｒ００がオフ状態であることを検出できることは、上記の説明から明らかである。
【００７０】
非選択素子Ｒ１０がオン状態であり、Ｒ０１およびＲ１１がオフ状態である場合には、配線ｂ０と配線ｗ１とが結線される。しかしながら、ＮＭＯＳスイッチＳｗ１と抵抗変化素子Ｒ１１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
【００７１】
非選択素子Ｒ０１がオン状態であり、Ｒ１０およびＲ１１がオフ状態である場合には、配線ｂ１と配線ｗ０とが結線される。しかしながら、ＮＭＯＳスイッチＳｂ１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
【００７２】
非選択素子Ｒ１１がオン状態であり、Ｒ１０およびＲ０１がオフ状態である場合には、配線ｂ１と配線ｗ１とが結線される。しかしながら、抵抗変化素子Ｒ１０がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
【００７３】
非選択素子Ｒ１０およびＲ１１がオン状態であり、Ｒ０１がオフ状態である場合には、配線ｂ０，ｂ１と配線ｗ１とがそれぞれ結線される。しかしながら、ＮＭＯＳスイッチＳｗ１および抵抗変化素子Ｒ０１がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
【００７４】
非選択素子Ｒ０１およびＲ１１がオン状態であり、Ｒ１０がオフ状態である場合には、配線ｂ１と配線ｗ０，ｗ１とがそれぞれ結線される。しかしながら、抵抗変化素子Ｒ１０がオフ状態であるため、配線ｂ０の充放電に影響しない。したがって、選択素子Ｒ００のオフ状態を正しく検出することができる。
【００７５】
非選択素子Ｒ１０およびＲ０１がオン状態であり、Ｒ１１がオフ状態である場合には、配線ｂ０と配線ｗ１、および、配線ｂ１と配線ｗ０がそれぞれ結線される。しかしながら、抵抗変化素子Ｒ１１がオフ状態であるため、配線ｂ０の充放電に影響しない。
【００７６】
非選択素子すべてがオン状態である場合には、すべての配線が結線される。すなわち、選択素子Ｒ００がオフ状態であっても、ｂ０−Ｒ１０−ｗ１−Ｒ１１−ｂ１−Ｒ０１−ｗ０のリークパスが形成されるため、配線ｂ０の電荷は放電されてしまう。したがって、選択素子Ｒ００のオフ状態を正しく検出することができない。しかしながら、上述のとおり、クロスバスイッチの行または列には１つの抵抗変化素子しか接続することができないという制約が存在するため、このようなケースは生じない。
【００７７】
以上、第１の実施形態に係る半導体装置について詳述した。なお、ここで述べた構成は、本発明の技術思想の範囲内において適宜変更され得る。図７は、本実施形態に係る半導体装置における抵抗値モニタ回路２０の構成の他の例を示す回路図である。図３に示した抵抗値モニタ回路２０ａを、図７に示した構成を備えた抵抗値モニタ回路２０ｂに変更してもよい。図７に示した抵抗値モニタ回路２０ｂによると、複数のモニタ用抵抗変化素子Ｒｍｏｎ０〜Ｒｍｏｎ２を並列に接続することで、オン状態への抵抗の変化の検出精度を向上させることができる。ここで、トランジスタＭ１０，Ｍ１１およびＭ１２は、定常時はすべてオン状態となり、プログラム動作時に任意の抵抗変化素子を一つ選択する機能も有する。
【００７８】
（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。
【００７９】
図８は、第２の実施形態に係る半導体装置の構成を示すブロック図である。図８を参照すると、本実施形態の半導体装置は、第１の実施形態の半導体装置（図１、図３、図５、図７参照）と同様に、再構成可能論理回路５０、抵抗値モニタ回路２０、および、コントローラ７０を備えている。なお、本実施形態の半導体装置は、さらにタイマ回路４０を備えている点で、第１の実施形態の半導体装置と相違する。
【００８０】
図８において、信号ＴＭはタイマが予め設定されたリフレッシュ動作開始時間に達したことを知らせる信号である。一方、信号ＴＩＭＲＳＴは、タイマの時刻をリセットする信号である。ここで、リフレッシュ動作開始時間は、本半導体装置に電源が投入された累積時間を表す。すなわち、リフレッシュ動作開始時間は、再構成可能論理回路５０に利用されるオフ状態の抵抗変化素子の両端に電源電圧と等しい電圧（１Ｖ程度）が印加され続けた時間に相当する。リフレッシュ動作開始時間の設定値は、システム仕様や素子の保持特性に依存し、例えば、１時間〜１年とすることができる。
【００８１】
図９は、本実施形態に係る半導体装置のリフレッシュ動作を示すフローチャートである。図９を参照して、本実施形態の半導体装置におけるリフレッシュ動作について具体的に説明する。本実施形態では、モニタ用の抵抗変化素子の抵抗状態のみならず、タイマの情報もリフレッシュ動作開始のトリガとして使う。
【００８２】
図９を参照すると、抵抗変化素子Ｒｍｏｎがオフ状態からオン状態に遷移したことが検出された場合には（ステップＳ２１のＹｅｓ）、タイマの情報に関わらず、実施形態１と同様にリフレッシュ動作を開始する（ステップＳ２３）。
【００８３】
一方、抵抗変化素子Ｒｍｏｎがオン状態に遷移していない場合であっても（ステップＳ２１のＮｏ）、タイマ回路が予め設定された電源投入累積時間に達したことを検出したときには（ステップＳ２２のＹｅｓ）、リフレッシュ動作を開始する（ステップＳ２３）。
【００８４】
リフレッシュ動作における各抵抗変化素子へのアクセス方法、および、再プログラム動作（再リセット動作）（ステップＳ２４〜Ｓ２８）は、第１の実施形態の半導体装置におけるもの（図２のステップＳ３〜Ｓ８）と同様である。
【００８５】
すべての抵抗変化素子へのアクセスが終了すると（ステップＳ２８のＹｅｓ）、リフレッシュ動作を終了し（ステップＳ３０）、モニタ用抵抗変化素子Ｒｍｏｎへの再リセット動作（ステップＳ３１）、および、タイマのリセット（ステップＳ３２）を行う。なお、図９には明示していないものの、再構成可能論理回路５０で演算が実行されている場合には、その演算処理が終了しスタンバイ状態となってから、本リフレッシュ動作を開始することが好ましい。また、一旦、リフレッシュ動作が開始されると、外部へのビジー信号をアクティブにして命令を受け付けないようにすることが好ましい。コントローラ７０は、以上の一連のリフレッシュ動作を制御する。
【００８６】
電源投入累積時間を記憶するタイマ回路４０は、不揮発性とする必要がある。タイマ回路４０は、外部から入力されるクロック信号を累積カウントするカウンタを備えていてもよい。すなわち、電源投入累積時間に相当するカウンタの出力値は、電源遮断時に内部または外部の不揮発メモリに転送され、記憶されることが望ましい。また、タイマ回路４０は、抵抗変化素子を用いた不揮発メモリを内蔵して、その一部のアドレスにカウント値を格納するようにしてもよい。さらに、タイマ回路４０は抵抗変化素子を有し、電源遮断時に抵抗変化素子にカウント値を書き込むようにしてもよい。
【００８７】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８８】
例えば、再構成可能論理回路に用いられるすべての抵抗変化素子の状態を検出し、再リセット動作するリフレッシュ動作は、外部からの命令で実行させるように設計変更しても構わない。
【００８９】
なお、上記実施形態の一部または全部は、以下の付記として記載することができるものであるが、これらに限定されるものではない。
【００９０】
（付記１）複数の抵抗変化素子が設けられ、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される再構成可能論理回路と、
予め第１の抵抗状態にプログラムされた抵抗変化素子が設けられ、該抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する抵抗値モニタ回路と、
前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加するコントローラと、を備えていることを特徴とする半導体装置。
【００９１】
（付記２）前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、付記１に記載の半導体装置。
【００９２】
（付記３）前記抵抗値モニタ回路に設けられた抵抗変化素子は、並列に接続された複数の抵抗変化素子を有することを特徴とする、付記１または２に記載の半導体装置。
【００９３】
（付記４）前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、付記２または３に記載の半導体装置。
【００９４】
（付記５）前記コントローラは、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加することを特徴とする、付記１ないし４のいずれか一に記載の半導体装置。
【００９５】
（付記６）電源投入後の累積時間を計測するタイマ回路をさらに備え、
前記コントローラは、前記累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、付記１ないし５のいずれか一に記載の半導体装置。
【００９６】
（付記７）前記コントローラは、前記累積時間が所定の時間を上回った場合には、前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していることが検出されたときであっても、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加することを特徴とする、付記６に記載の半導体装置。
【００９７】
（付記８）前記タイマ回路は、電源遮断時に前記累積時間に相当する情報を記録する抵抗変化素子を有することを特徴とする、付記６または７に記載の半導体装置。
【００９８】
（付記９）複数の抵抗変化素子を有する再構成可能論理回路において、該複数の抵抗変化素子のそれぞれが第１の抵抗状態であるか、または第１の抵抗状態よりも抵抗値の低い第２の抵抗状態であるかに応じて論理構成が決定される工程と、
抵抗値モニタ回路に設けられた予め第１の抵抗状態にプログラムされた抵抗変化素子が第１の抵抗状態を保持しているか否かを検出する工程と、
前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成可能論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程と、を含むことを特徴とする半導体装置の制御方法。
【００９９】
（付記１０）前記再構成論理回路に設けられた複数の抵抗変化素子および前記抵抗値モニタ回路に設けられた抵抗変化素子のそれぞれは、第１の電圧を両端に順方向に印加することで第１の抵抗状態から第２の低抵抗状態へプログラムされ、第２の電圧を両端に逆方向に印加することで第２の抵抗状態から第１の抵抗状態へプログラムされることを特徴とする、付記９に記載の半導体装置の制御方法。
【０１００】
（付記１１）前記抵抗値モニタ回路に設けられた抵抗変化素子は、前記再構成可能論理回路の電源電圧よりも高く第１の電圧よりも低い電圧が両端に順方向に印加されていることを特徴とする、付記１０に記載の半導体装置の制御方法。
【０１０１】
（付記１２）前記抵抗値モニタ回路に設けられた抵抗変化素子が第１の抵抗状態を保持していないことが検出された場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を該抵抗変化素子に印加する工程を、さらに含むことを特徴とする、付記９ないし１１のいずれか一に記載の半導体装置の制御方法。
【０１０２】
（付記１３）電源投入後の累積時間が所定の時間を上回った場合には、第２の抵抗状態から第１の抵抗状態へプログラムするときの電圧を、前記再構成論理回路に設けられた複数の抵抗変化素子のうちの第１の抵抗状態を保持しているものに印加する工程を、さらに含むことを特徴とする、付記９ないし１２のいずれか一に記載の半導体装置の制御方法。
【符号の説明】
【０１０３】
１０，５０    再構成可能論理回路
１１    内部電源回路
１２，２２，２２ａ，２２ｂ    プログラム回路
２０，２０ａ，２０ｂ    抵抗値モニタ回路
２１，２１ａ，２１ｂ    バイアス印加・抵抗値検出回路
２２，２２ａ，２２ｂ    プログラム回路
３０，７０    コントローラ
４０    タイマ回路
ｂ０，ｂ１，ｗ０，ｗ１    配線
Ｍ１〜Ｍ１２    トランジスタ
ＭＯＮ，ＭＰＲＯ，ＭＲＥＳＥＴ，ＭＳＥＴ，ＴＩＭＲＳＴ，ＴＭ    信号
ＰＶＬ，／ＰＶＬ    プログラム線
ＲＥ    リードイネーブル信号
Ｒｍｏｎ，Ｒｍｏｎ０〜Ｒｍｏｎ２，Ｒｘ、Ｒ００〜Ｒ１１    抵抗変化素子
Ｒｒｅｆ    基準抵抗素子
Ｓｗ０，Ｓｗ１，Ｓｂ０，Ｓｂ１    ＮＭＯＳスイッチ
Ｖｐｒｏ    電源電圧
【図１】
2012039415.tif 000003
【図２】
2012039415.tif 000004
【図３】
2012039415.tif 000005
【図４】
2012039415.tif 000006
【図５】
2012039415.tif 000007
【図６】
2012039415.tif 000008
【図７】
2012039415.tif 000009
【図８】
2012039415.tif 000010
【図９】
2012039415.tif 000011
【図１０】
2012039415.tif 000012
【図１１】
2012039415.tif 000013
【国際調査報告】
2012039415.tif 000014
2012039415.tif 000015
2012039415.tif 000016
2012039415.tif 000017