(57)【要約】コンデンサに外部から加わる任意のＤＣバイアス電圧に対応して静電容量が変化する等価回路モデル，プログラム及び記録媒体を提供する。コンデンサ等価回路部Ｓ１と基準電流生成部Ｓ２と倍率生成部Ｓ３と電流源電流生成部Ｓ４とを備える。コンデンサ等価回路部Ｓ１は基本回路１１と多段回路１２で構成され、基本回路１１のキャパシタ素子が電流源Ａ１に置き換えられている。基準電流生成部Ｓ２は基準電流Ｉ１を算出し、倍率生成部Ｓ３は倍率Ｉ２を算出する。倍率生成部Ｓ３は、ＤＣバイアス電圧の印加時に、ＤＣバイアス電圧に対応したｎ次多項式の電圧を作成し、この電圧を抵抗に印加したときに生じる電流を、倍率Ｉ２とする。電流源電流生成部Ｓ４は、基準電流Ｉ１及び倍率Ｉ２に基づいて、電流源の電流Ｉを生成する。
2012090602.tif 000002
【特許請求の範囲】
【請求項１】
ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部と、
次式（１）に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する基準電流生成部と、
Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）
但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧
次式（２）に基づいて、上記コンデンサ等価回路部に印加されるＤＣバイアス電圧を変数とする倍率を算出する倍率生成部と、
Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）
但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式
次式（３）に基づいて、上記電流源で生成する電流を算出する電流源電流生成部と、
Ｉ＝Ｉ2×Ｉ1                              …（３）
但し、Ｉ：電流源で生成する電流
を具備することを特徴とする等価回路モデル。
【請求項２】
請求項１に記載の等価回路モデルを機能させるプログラムであって、
上記コンデンサ等価回路部を構築する第１のステップと、上記基準電流生成部を機能させる第２のステップと、上記倍率生成部を機能させる第３のステップと、上記電流源電流生成部を機能させる第４のステップと
を具備することを特徴とするプログラム。
【請求項３】
請求項２に記載のプログラムを格納した、
ことを特徴とする記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路シミュレータで用いることができるコンデンサの等価回路モデル，プログラム及び記録媒体に関するものである。
【背景技術】
【０００２】
一般に、電子回路を設計する際には、設計の試行錯誤を低減するため、ＳＰＩＣＥ等の回路シミュレータが利用される。近年の電子回路の高周波化及び高速デジタル化に伴い、回路シミュレータにも、高精度な処理が要求されるようになってきた。特に、コンデンサを使用した電子回路では、回路シミュレータで予測した結果と実際の想定結果とに、大きなズレが生じることが多く、このような電子回路に適用する回路シミュレータには、より高い精度が要求される。
高精度の回路シミュレーションを可能にする技術として、例えば、特許文献１に開示の等価回路モデル導出方法がある。
この等価回路モデル導出方法は、第１のステップにおいて、コンデンサの与えられた周波数特性を入力し、第２のステップにおいて、周波数に依存しない抵抗（Ｒ），キャパシタ（Ｃ），インダクタ（Ｌ）を用いたＲＣ回路、及びＲＬ回路と、ＲＣＬ回路のいずれかを等価回路モデルとして形成する。そして、第３のステップにおいて、第２のステップで形成した等価回路モデルの精度を判定するための評価関数を合成し、第４のステップにおいて、第３のステップで合成した評価関数を最小化することによって、回路定数を決定する。
かかる技術によって、ＲＣ回路、及びＲＬ回路と、ＲＣＬ回路のいずれかを等価回路モデルとし、その等価回路モデルの素子数を増やすことにより、回路シミュレータにおいて、低周波（モデル化対象素子の自己共振周波数よりも低い周波数）から高周波（モデル化対象素子の自己共振周波数よりも高い周波数）まで精度よく再現することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２５９４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来の技術では、次のような問題がある。
セラミックコンデンサ等では、その静電容量が、外部から印加されるＤＣ（Direct Current）バイアス電圧によって変化する。この静電容量の変化は、一般にＤＣバイアス特性と呼ばれ、セラミックコンデンサ等の回路シミュレーションをする場合に無視できない値である。しかしながら、上記した従来の技術では、導出すべき等価回路モデルに、このようなＤＣバイアス特性を加味していないため、セラミックコンデンサ等のコンデンサに対して、精度のよい回路シミュレーションを行うことが困難である。
また、上記した従来の技術で導出したモデルに、ＤＣバイアス特性を考慮したコンデンサの等価回路モデルを作成する方法も考えられるが、このような方法をとると、外部から加わるＤＣバイアス電圧毎に、コンデンサの等価回路モデルを多数作成しなければならないという問題が生じる。しかも、ＤＣバイアス電圧毎のコンデンサの等価回路モデルを多数作成したとしても、これらを回路シミュレーションで使用する場合には、等価回路モデルを使用する回路のＤＣバイアス電圧毎にコンデンサの等価回路モデルを選び直す必要があり、実際上の使用に適していない。【０００５】
この発明は、上述した課題を解決するためになされたもので、コンデンサに外部から加わる任意のＤＣバイアス電圧に対応して静電容量が変化する等価回路モデル，プログラム及び記録媒体を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明に係る等価回路モデルは、コンデンサ等価回路部と基準電流生成部と倍率生成部と電流源電流生成部とを具備する。
コンデンサ等価回路部は、ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を基本回路に複数段接続して成る多段回路とを有し、基本回路のキャパシタ素子が電流源に置き換えらている。
基準電流生成部は、次式（１）に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する機能を有する。
Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）
但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路に印加する交流電圧
倍率生成部は、次式（２）に基づいて、上記コンデンサ等価回路部に印加されるＤＣバイアス電圧を変数とする倍率を算出する機能を有する。
Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）
但し、Ｉ2：倍率、  Ｖ2：上記コンデンサ等価回路に印加するＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式
電流源電流生成部は、次式（３）に基づいて、上記電流源で生成する電流を算出する機能を有する。
Ｉ＝Ｉ2×Ｉ1                              …（３）
但し、Ｉ：電流源で生成する電流【０００７】
かかる構成により、交流電圧とＤＣバイアス電圧との重畳電圧がコンデンサ等価回路部に印加されると、交流電圧が基準電流生成部で参照され、上記式（１）に基づいて、基準電流が算出される。また、倍率生成部では、ＤＣバイアス電圧が参照され、上記式（２）に基づいて、ＤＣバイアス電圧を変数とする倍率が算出される。そして、電流源電流生成部において、これら基準電流と倍率とが参照され、上記式（３）に基づいて、電流源で生成する電流が算出される。
ここで、倍率を示すV2のｎ次多項式が、モデルの対象となっているコンデンサに対する実測の静電容量とＤＣバイアス電圧との相関関係から導出される式であるので、電流源電流生成部で生成された電流は、モデルの対象となっている実際のコンデンサのＤＣバイアス特性に対応した電流となる。したがって、この電流がコンデンサ等価回路部の基本回路の電流源に流れるので、この電流をコンデンサの静電容量に対応づけることで、この等価回路モデルが、実測に近いＤＣバイアス特性示す。【０００８】
請求項２の発明に係るプログラムは、請求項１に記載の等価回路モデルを機能させるプログラムであって、コンデンサ等価回路部を構築する第１のステップと、基準電流生成部を機能させる第２のステップと、倍率生成部を機能させる第３のステップと、電流源電流生成部を機能させる第４のステップとを具備する構成とした。
かかる構成により、当該プログラムをシミュレータに適用することで、このシミュレータによって、実測に近い周波数特性を解析することができる。【０００９】
請求項３に係る記憶媒体は、請求項２に記載のプログラムを格納した構成とする。
【発明の効果】
【００１０】
以上詳しく説明したように、この発明によれば、ＤＣバイアス電圧に対応して変化する静電容量を有した等価回路モデルを提供することができる。この結果、この発明の等価回路モデルを用いて、実測に相当する精度の高いシミュレーションを行うことができるという優れた効果がある。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１実施例に係る等価回路モデルを示すブロック図である。
【図２】コンデンサ等価回路を示す回路図である。
【図３】積層セラミックコンデンサの外観図である。
【図４】キャパシタ素子を電流源に置き換える前のコンデンサ等価回路を示す回路図である
【図５】実際の積層セラミックスコンデンサのＤＣバイアス特性を示す線図である。
【図６】ＤＣバイアス電圧に応じて変化する自己共振周波数を説明するためのインピーダンス−周波数相関図である。
【図７】多段回路によって変化するＥＳＲを説明するためのＥＳＲ−周波数相関図である。
【図８】この発明の第２実施例に係る等価回路モデルに適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。
【図９】基準電流生成部を示すＳＰＩＣＥモデル図である。
【図１０】倍率生成部を示すＳＰＩＣＥモデル図である。
【図１１】電流源電流生成部を示すＳＰＩＣＥモデル図である。
【図１２】ＤＣバイアス電圧を重畳しない場合の測定結果を示す線図である。
【図１３】１．２ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１４】３．１５ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１５】６．３ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１６】この発明の第３実施例に係る等価回路モデルに適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。
【図１７】図１６に示すＳＰＩＣＥモデルにした場合の測定結果を示す線図である。
【図１８】第１参考例を示す回路図である。
【図１９】第２参考例を示す回路図である。
【図２０】第３参考例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明の最良の形態について図面を参照して説明する。
【００１３】
（実施例１）
図１は、この発明の第１実施例に係る等価回路モデルを示すブロック図である。
図１に示すように、この実施例の等価回路モデルは、コンデンサ等価回路部Ｓ１と基準電流生成部Ｓ２と倍率生成部Ｓ３と電流源電流生成部Ｓ４とを備えている。
【００１４】
図２は、コンデンサ等価回路を示す回路図であり、図３は、積層セラミックコンデンサの外観図であり、図４は、キャパシタ素子を電流源に置き換える前のコンデンサ等価回路を示す回路図である。
図２に示すように、コンデンサ等価回路部Ｓ１は、基本回路１１と多段回路１２とで構成され、基本回路１１には電流源Ａ１が設けられている。
ここで、このコンデンサ等価回路部Ｓ１の構築法について詳しく説明する。
まず、図３に示すような実際の積層セラミックスコンデンサ１のインピーダンスや等価直列抵抗（ＥＳＲ）を実測して、これら実測のインピーダンスやＥＳＲに近い周波数応答を行うコンデンサ等価回路部Ｓ１′を作成する。
２端子の積層セラミックスコンデンサ１では、例えば、対向する電極２，３をセラミック４内に配して、外部電極５，６を電極２，３にそれぞれ接続した状態でセラミック４の外端に取り付けた構造になっている。したがって、積層セラミックスコンデンサ１が、Ｃ（キャパシタ）成分、Ｌ（インダクタ）成分、Ｒ（抵抗）を有していることは明らかであるので、これらの成分でコンデンサ等価回路部Ｓ１′を想定し、構築する。
【００１５】
上記のように実測から想定して構築したコンデンサ等価回路部Ｓ１′は、図４に示すように、基本回路１１と多段回路１２で構成される。
この実施例では、基本回路１１を、Ｒ１素子，Ｃ１素子，Ｌ１素子を直列に接続したＲＣＬ回路で構成した。そして、この基本回路１１と同じＲＣＬ回路を基本回路１１に並列に複数段接続して、多段回路１２を構成した。
なお、図１及び図４中、符号１３，１４は、積層セラミックスコンデンサ１の外部電極５，６に対応する入出力端である。
【００１６】
コンデンサ等価回路部Ｓ１は、図２に示すように、上記のように作成したコンデンサ等価回路部Ｓ１′における基本回路１１のキャパシタ素子であるＣ１素子を電流源Ａ１に置き換えることで、構築される。
つまり、積層セラミックスコンデンサ１の静電容量は、印加されるＤＣバイアス電圧の変化に応じて変化する。したがって、このような静電容量変化を電流の変化に対応づけ、コンデンサ等価回路部Ｓ１の静電容量変化を、電流源Ａ１を流れる電流Ｉの変化によって想定することができるようにした。
【００１７】
図１において、基準電流生成部は、基準電流Ｉ１を算出して、この基準電流Ｉ１を電流源電流生成部Ｓ４に出力するための機能部である。
具体的には、入出力端１３，１４を通じて電流源Ａ１の部位に印加される交流電圧Ｖ１を単位容量のコンデンサに印加した場合に生成される基準電流Ｉ１を算出する。この際、次式（１）を計算することで、基準電流Ｉ１を導出する。
Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）
ここで、Ｃrefは単位容量の理想コンデンサ、つまり、ＤＣバイアス電圧で容量変化を生じない固定容量のコンデンサである。また、ｄ／ｄｔは、微分演算子である。
【００１８】
倍率生成部Ｓ３は、倍率Ｉ２を算出して、この倍率Ｉ２を電流源電流生成部Ｓ４に出力するための機能部である。
この倍率生成部Ｓ３では、次式（２）を計算することで、ＤＣバイアス電圧を変数とする倍率Ｉ２を導出する。具体的には、ＤＣバイアス電圧が入出力端１３，１４を通じて電流源Ａ１の部位に印加された場合に、ＤＣバイアス電圧を変数とする倍率Ｉ２を下記ｎ次多項式で表す。
Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）
この多項式「ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ」は、実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式であり、次のようにして得ることができる。
図５は、実際の積層セラミックスコンデンサのＤＣバイアス特性を示す線図である。
実際の積層セラミックスコンデンサにおける静電容量とＤＣバイアス電圧との関係を、測定すると、例えば、図５に示すように、ＤＣバイアス電圧の増加に伴って静電容量が減少する特性曲線Ｃを得ることができる。
したがって、このような特性曲線Ｃに近似するように、多項式の係数ａ０〜ａｎを決定することで、ＤＣバイアス電圧を変数とする上記（２）式の１元ｎ次多項式を得ることができる。
【００１９】
電流源電流生成部Ｓ４は、図１に示すように、基準電流生成部Ｓ２及び倍率生成部Ｓ３から入力された基準電流Ｉ１及び倍率Ｉ２に基づいて、電流源Ａ１の電流Ｉを生成するための機能部である。
具体的には、次式（３）に基づいて、電流Ｉを算出する。
Ｉ＝Ｉ2×Ｉ1                              …（３）
このように、ＤＣバイアス電圧の変化に対応した電流源Ａ１の電流Ｉを算出することにより、コンデンサ等価回路部Ｓ１の静電容量を導出することができる。
【００２０】
次に、この実施例の等価回路モデルが示す作用及び効果について説明する。
まず、図１において、コンデンサ等価回路部Ｓ１の入出力端１３，１４に重畳された交流電圧Ｖ１とＤＣバイアス電圧Ｖ２とが印加されると、基準電流生成部Ｓ２において、電流源Ａ１の部位に印加される交流電圧Ｖ１が参照され、上記（１）式に基づいて、交流電圧Ｖ１が単位容量のコンデンサに印加した場合に生じる基準電流Ｉ１が算出される。そして、倍率生成部Ｓ３において、電流源Ａ１に印加されるＤＣバイアス電圧Ｖ２が参照され、上記（２）式に基づいて、倍率Ｉ２が算出される。
【００２１】
これにより、電流源電流生成部Ｓ４において、基準電流生成部Ｓ２及び倍率生成部Ｓ３から入力された基準電流Ｉ１及び倍率Ｉ２に基づいて、電流源Ａ１の電流Ｉが算出される。
このとき、上記式（１）及び（２）から、上記式（３）は、下記式（４）のように示される。
Ｉ＝Ｉ2×Ｉ1                              
＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）
×Ｃref×（ｄ／ｄｔ）×Ｖ1
＝Ｆ（Ｖ2，Ｖ1）                    …（４）
つまり、電流源Ａ１で生成される電流Ｉは、ＤＣバイアス電圧Ｖ2，交流電圧Ｖ1を変数とする関数であり、これらの電圧Ｖ1，Ｖ2に対応して変化する。
これにより、電流源電流生成部Ｓ４で算出された電流Ｉと静電容量とを関連付けることで、交流電圧Ｖ１，ＤＣバイアス電圧Ｖ２で変化する等価回路モデルの静電容量を求めることができる。
【００２２】
図６は、ＤＣバイアス電圧に応じて変化する自己共振周波数を説明するためのインピーダンス−周波数相関図である。
図３に示したような実際の積層セラミックスコンデンサ１では、ＤＣバイアス電圧が増加すると静電容量が減少するので、積層セラミックスコンデンサ１の自己共振周波数は、ＤＣバイアス電圧の増加に伴って高くなる。
つまり、図６に示すように、ＤＣバイアス電圧がゼロの場合に、インピーダンス曲線Ｚ０で示すように、その自己共振周波数が最低のｆ０であったとすると、ＤＣバイアス電圧を増加させるに従って、インピーダンス曲線Ｚ１，Ｚ２で示すように、その自己共振周波数がｆ１，ｆ２の順で高くなる。したがって、この実施例の等価回路モデルのように、コンデンサ等価回路部Ｓ１の静電容量、具体的には基本回路１１の電流源Ａ１で表される静電容量を、ＤＣバイアス電圧Ｖ2で変化する電流Ｉに対応づけることで、図６のインピーダンス曲線Ｚ０，Ｚ１，Ｚ２にほぼ一致したインピーダンスの曲線を得ることができる。
【００２３】
図７は、多段回路１２によって変化するＥＳＲを説明するためのＥＳＲ−周波数相関図である。
積層セラミックスコンデンサ１の実測によるＥＳＲ特性が図７のＥＳＲ曲線Ｅ０である場合には、コンデンサ等価回路部Ｓ１のＥＳＲが、このＥＳＲ曲線Ｅ０に一致することが好ましい。
しかし、多段回路１２が図２に示した構成では、ＥＳＲ特性がＥＳＲ曲線Ｅ１で示すように、ＥＳＲ曲線Ｅ０からずれる場合がある。このような場合には、ＲＣ回路，ＲＬ回路やＲＣＬ回路を用いて、多段回路１２の構成を変えることにより、ＥＳＲ曲線Ｅ２で示すように、ＥＳＲ特性をＥＳＲ曲線Ｅ０にほぼ一致させることができる。
【００２４】
上記したように、この実施例の等価回路モデルによれば、ＤＣバイアス電圧の変化に対応して静電容量が実測に近い状態で変化する。このような等価回路モデルの周波数特性の解析は、ＳＰＩＣＥ等の回路シミュレータを利用することで行うことができる。
また、等価回路モデルのコンデンサ等価回路部Ｓ１〜電流源電流生成部Ｓ４の全ての機能を各種言語でプログラム化しておくことができ、このプログラムを記録媒体に格納して保存することもできる。
【００２５】
（実施例２）
次に、この発明の第２実施例について説明する。
図８は、この発明の第２実施例にかかる等価回路モデルに適用されるコンデンサ等価回路部Ｓ１のＳＰＩＣＥモデル図であり、図９は、基準電流生成部Ｓ２を示すＳＰＩＣＥモデル図であり、図１０は、倍率生成部Ｓ３を示すＰＩＣＥモデル図であり、図１１は、電流源電流生成部Ｓ４を示すＳＰＩＣＥモデル図である。
この実施例では、回路シミュレータであるＳＰＩＣＥを利用した等価回路モデルを例示する。
この等価回路モデルは、図８〜図１０に示すように、４つのＳＰＩＣＥモデルＭ１，Ｍ２，Ｍ３，Ｍ４を備えている。
なお、この実施例では、理解を容易にするため、サイズが２．０ｍｍ×１．２５ｍｍで、ＤＣバイアス特性が６．３Ｖで２２ｕＦの積層セラミックスコンデンサ実製品についての等価回路モデルを示すＳＰＩＣＥモデルについて説明する。
【００２６】
ＳＰＩＣＥモデルＭ１は、上記第１実施例のコンデンサ等価回路部Ｓ１をＳＰＩＣＥで実現したモデルであり、図８に示すように、基本回路１１に対応したＳＰＩＣＥモデルＭ１１と、多段回路１２に対応したＳＰＩＣＥモデルＭ１２とを有している。
ＳＰＩＣＥモデルＭ１において、各素子の右上に付された記号は、ユーザが決めた部品名であり、右下の記号は素子の機能を示す。
ＳＰＩＣＥモデルＭ１１では、抵抗Ｒ１とインダクタＬ１との間にコンデンサの絶縁抵抗Ｒ１１を介在させている。そして、絶縁抵抗Ｒ１１の両端をノードCIN_MINUS，CIN_PLUSとした。
また、ＳＰＩＣＥモデルＭ１２では、抵抗素子とキャパシタ素子とインダクタ素子の直列回路が７段に並列接続された構成になっている。
これらＳＰＩＣＥモデルＭ１１，Ｍ１２の素子の機能は、上記積層セラミックスコンデンサの実製品について実測した周波数特性に相当する特性を有するように設定されている。この実施例では、抵抗Ｒ１，Ｒ１１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８の機能をそれぞれ２．９０ｅ−３（Ω），２．３０ｅ６（Ω），０．３５ｅ−１（Ω），０．５０ｅ＋０（Ω），４．０１ｅ＋０（Ω），２．１９ｅ＋１（Ω），３．００ｅ＋１（Ω），３．３０ｅ＋１（Ω），１．５６ｅ＋２（Ω）に設定し、キャパシタＣ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の機能をそれぞれ、１．２０ｅ−６（Ｆ），０．３５ｅ−７（Ｆ），０．０７ｅ−７（Ｆ），０．７４ｅ−６（Ｆ），０．３０ｅ−６（Ｆ），０．１４ｅ−６（Ｆ），２．７０ｅ−６（Ｆ）に設定し、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８の機能をそれぞれ、０．６６ｅ−９（Ｈ），１．３０ｅ−９（Ｈ），３．１０ｅ−９（Ｈ），４．００ｅ−９（Ｈ），１．５０ｅ−８（Ｈ），２．００ｅ−９（Ｈ），４．００ｅ−９（Ｈ），１．５０ｅ−８（Ｈ）に設定した。なお、ｅは「１０」である。したがって、例えば、「ｅ−３」は１０の「−３」乗を意味し、「ｅ６」は１０の「６」乗を意味する。
【００２７】
ＳＰＩＣＥモデルＭ２は、基準電流生成部Ｓ２をＳＰＩＣＥで実現したモデルである。
ＳＰＩＣＥモデルＭ２は、図９に示すように、電圧制御電圧源Ｅ２と、単位容量の理想コンデンサＣrefである一端接地のコンデンサＣ１１と、接地されたダミー電圧源V_SenseCurrent_Cとを直列に接続した構成になっている。
すなわち、電圧制御電圧源Ｅ２が、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSを参照し、ノードCIN_MINUS，CIN_PLUS間の交流電圧Ｖ1を、「１」倍の増幅度で増幅して「１ｕＦ」のコンデンサＣ１１に印加する。これにより生成された基準電流Ｉ１をダミー電圧源V_SenseCurrent_Cで観測するようにしている。
【００２８】
ＳＰＩＣＥモデルＭ３は、倍率生成部Ｓ３をＳＰＩＣＥで実現したモデルである。
ＳＰＩＣＥモデルＭ３は、図１０に示すように、一端が接地された電圧制御電圧源E_Define_ODDSと、１メガΩの抵抗Ｒ９９と、接地されたダミー電圧源V_SenseCurrent_Rとを直列に接続した構成になっている。
すなわち、電圧制御電圧源E_Define_ODDSが、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSを参照し、ノードCIN_MINUS，CIN_PLUS間のＤＣバイアス電圧Ｖ2による上記式（２）の多項式「ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ」を生成し、抵抗Ｒ９９に印加する。これにより生成された倍率Ｉ２をダミー電圧源V_SenseCurrent_Rで観測できるようにしている。
ここで、上記多項式は、実製品の積層セラミックスコンデンサのＤＣバイアス特性に対応させて得たＶ２の１元６次多項式であり、係数ａ0，ａ1，ａ2，ａ3，ａ4，ａ5，ａ6が、それぞれ、１０．０４８５１，１．８７０７９，−２．８４９６８２，１．２３２０４８，−２．８２７５７９ｅ−１，３．３２４０９４ｅ−２，−１．５５５２５２ｅ−３であるＰＯＬＹ［１］関数として表される。
このＰＯＬＹ［１］は、抵抗Ｒ９９に印加した電圧として表されるため、上記（２）式は、次式（５）のように変形される。
Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）／Ｒ９９
…（５）
【００２９】
ＳＰＩＣＥモデルＭ４は、電流源電流生成部Ｓ４をＳＰＩＣＥで実現したモデルである。
図１１に示すように、ＳＰＩＣＥモデルＭ４は、電流制御電流源F_OUTで構成されている。
電流制御電流源F_OUTは、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSとの間に流れる電流Ｉを生成する機能を有している。
具体的には、電流制御電流源F_OUTは、ＳＰＩＣＥモデルＭ２，Ｍ３のダミー電圧源のノードV_SenseCurrent_R，V_SenseCurrent_Cを参照し、これらのノードで観測された基準電流Ｉ１と上記（５）式で示す倍率Ｉ２と抵抗Ｒ９９とを積算する。そして、その結果が、上記式（４）で示すＶ1，Ｖ２の２元６次多項式であるＰＯＬＹ［２］関数とされる。
【００３０】
これにより、ＳＰＩＣＥモデルＭ４で生成された電流Ｉを、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSとの間に流すことで、低周波から高周波まで高精度に、しかも、コンデンサのＤＣバイアス特性まで加味した周波数特性を得ることができる
【００３１】
発明者は、積層セラミックスコンデンサの実測の周波数特性と、この実施例の等価回路モデルの周波数特性と、ＤＣバイアス電圧を加味しない等価回路モデルの周波数特性との比較測定を行った。
実測では、サイズが２０１２でＤＣバイアス特性が６．３Ｖで２２ｕＦの上記積層セラミックスコンデンサの実製品に、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を印加して、そのときのインピーダンスとＥＳＲとをネットワークアナライザ等によって測定した。
この実施例の等価回路モデル（以下、「等価回路モデル１００」と記す）については、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を、図８に示したＳＰＩＣＥモデルＭ１のノード「１」，「２」間に印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。
ＤＣバイアス電圧を加味しない等価回路モデル（以下、「等価回路モデル２００」と記す）は、図８のＳＰＩＣＥモデルＭ１１の絶縁抵抗Ｒ１１の代わりに固定静電容量１０ｕＦのＣ１素子を介在させたモデルである。このモデルにおいても、同様に、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を、ノード「１」，「２」の間に印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。
【００３２】
図１２は、ＤＣバイアス電圧を重畳しない場合の測定結果を示す線図である。
まず、交流電圧にＤＣバイアス電圧を重畳しないで測定したところ、図１２の（ａ）に示すように、一点鎖線で示す実製品のインピーダンス曲線Ｚ０と実線で示す等価回路モデル１００のインピーダンス曲線Ｚ１と破線で示す等価回路モデル２００のインピーダンス曲線Ｚ２とが一致した。また、図１２の（ｂ）に示すように、一点鎖線で示す実製品のＥＳＲ曲線Ｅ０と実線で示す等価回路モデル１００のＥＳＲ曲線Ｅ１と破線で示す等価回路モデル２００のＥＳＲ曲線Ｅ２も一致した。すなわち、ＤＣバイアス電圧が印加されない場合には、等価回路モデル１００，２００の双方が、実製品の周波数特性と一致することを確認した。
【００３３】
次に、交流電圧に各種のＤＣバイアス電圧を重畳して測定した。
図１３は、１．２ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図であり、図１４は、３．１５ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図であり、図１５は、６．３ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
交流電圧に１．２ＶのＤＣバイアス電圧を重畳して測定したところ、図１３の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル２００のインピーダンス曲線Ｚ２と等価回路モデル１００のインピーダンス曲線Ｚ１とがほぼ一致した。
また、３．１５ＶのＤＣバイアス電圧を重畳して測定したところ、図１４の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル２００のインピーダンス曲線Ｚ２とは一致しなかった。しかし、等価回路モデル１００のインピーダンス曲線Ｚ１は、実製品のインピーダンス曲線Ｚ０とほぼ一致した。
ＥＳＲ特性については、図１３の（ｂ）及び図１４の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１と等価回路モデル２００のＥＳＲ曲線Ｅ２とが、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に外れてきている。
【００３４】
そして、交流電圧に、実製品の定格電圧である６．３ＶのＤＣバイアス電圧を重畳して測定したところ、図１５の（ａ）に示すように、等価回路モデル２００のインピーダンス曲線Ｚ２が、実製品のインピーダンス曲線Ｚ０から大きく外れた。しかし、等価回路モデル１００のインピーダンス曲線Ｚ１は、実製品のインピーダンス曲線Ｚ０とほぼ一致していた。
すなわち、ＤＣバイアス電圧を大きくしていくと、等価回路モデル２００では、精度が劣化していくが、等価回路モデル１００では、ＤＣバイアス電圧を定格電圧である６．３Ｖまで大きくしても、実製品の周波数特性と高精度で一致することを確認することができた。
ＥＳＲ特性については、図１５の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１と等価回路モデル２００のＥＳＲ曲線Ｅ２とが、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に大きく外れてきている。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【００３５】
（実施例３）
次に、この発明の第３実施例について説明する。
この実施例は、ＳＰＩＣＥモデルＭ１のＳＰＩＣＥモデルＭ１２の構成を異ならしめた点が、上記第２実施例と異なる。
上記第２実施例で導出された等価回路モデル１００では、図１５の（ａ）に示したように、ＤＣバイアス電圧を定格電圧である６．３Ｖまで印加した場合であっても、実製品の周波数特性と高精度で一致する。
しかし、ＥＳＲ特性については、図１５の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１が、１００ＫＨｚ程度の低周波領域において、実製品のＥＳＲ曲線Ｅ０から大きく外れてしまう。
そこで、この実施例では、ＤＣバイアス電圧を高くした場合であっても、ＥＳＲが、実製品のＥＳＲと一致する等価回路モデルを例示した。
【００３６】
図１６は、この発明の第３実施例に係る等価回路モデルに適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。
図１６に示すように、この実施例では、ＳＰＩＣＥモデルＭ１において、基本回路であるＳＰＩＣＥモデルＭ１１のＲ，Ｃ，Ｌ構成は変更せず、各素子の数値のみ変更した。一方、多段回路部分であるＳＰＩＣＥモデルＭ１２′については、Ｒ，Ｃ，Ｌ構成及び各素子の数値の双方を第２実施例のＳＰＩＣＥモデルＭ１２から大きく変更して、ＥＳＲ特性の向上を図っている。
具体的には、ＳＰＩＣＥモデルＭ１２′は、ＲＣＬ並列回路を４段と、ＲＬ並列回路を３段と、ＲＣ並列回路を５段とを、ＳＰＩＣＥモデルＭ１１に直列に接続した構成になっている。
ここで、抵抗Ｒ１００，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１００の機能を、それぞれ、２ｍｅｇ（Ω），１．８３ｅ−０３（Ω），０．８１ｅ−０３（Ω），０．４０ｅ−０３（Ω），０．９５ｅ−０２（Ω），２．０５ｅ−０２（Ω），１．３７ｅ−０１（Ω），５．２４ｅ＋００（Ω），１．４７ｅ＋０１（Ω），１．７０ｅ＋００（Ω），６．４２ｅ−０２（Ω），６．６６ｅ−０３（Ω），９．１７ｅ−０４（Ω），３．００ｅ＋０１（Ω），２．００ｅ＋６（Ω）に設定し、キャパシタＣ４５，Ｃ５，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５の機能をそれぞれ、５．３４ｅ−０５（Ｆ），３．０５ｅ−０５（Ｆ），１．９２ｅ−１１（Ｆ），１．４０ｅ−４（Ｆ），１．３７ｅ−４（Ｆ），２．８５ｅ−４（Ｆ），２．７０ｅ−４（Ｆ），１．９５ｅ−４（Ｆ），５．３１ｅ−１２（Ｆ）に設定し、インダクタＬ２，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１５の機能をそれぞれ、１．８５ｅ−１０（Ｈ），２．２７ｅ−１１（Ｈ），１．８５ｅ−１１（Ｈ），２．５２ｅ−１０（Ｈ），４．３７ｅ−１１（Ｈ），２．５１ｅ−１１（Ｈ），４．０７ｅ−１１（Ｈ），４．７７ｅ−１１（Ｈ）に設定した。
【００３７】
図１７は、図１６に示すＳＰＩＣＥモデルＭ１にした場合の測定結果を示す線図である。
周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧に６．３ＶのＤＣバイアス電圧を重畳した電圧を、実製品に印加して、そのときのインピーダンスとＥＳＲを実測すると共に、上記第２実施例の等価回路モデル１００と、上記ＳＰＩＣＥモデルＭ１２′を有したこの実施例の等価回路モデル（以下、「等価回路モデル１００′」と記す）とに印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。
すると、図１７の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル１００のインピーダンス曲線Ｚ１と等価回路モデル１００′のインピーダンス曲線Ｚ１′とがほぼ一致した。すなわち、等価回路モデル１００，１００′は、ＤＣバイアス電圧を定格電圧である６．３Ｖまで印加しても、実製品の周波数特性と高精度で一致する。
そして、ＥＳＲ特性については、図１７の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１が、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に大きく外れているのに対し、この実施例の等価回路モデル１００′のＥＳＲ曲線Ｅ１′は、低周波領域においても、実製品のＥＳＲ曲線Ｅ０とほぼ一致している。
このように、この実施例の等価回路モデル１００′を用いれば、ＤＣバイアス電圧の変化に拘わらず、広い周波数範囲で、インピーダンスだけでなくＥＳＲも、実製品と高精度に一致させることができる。
その他の構成、作用及び効果は、上記第２実施例と同様であるので、その記載は省略する。
【００３８】
（参考例１）
上記第１実施例で説明したように、この発明の等価回路モデルは、少なくともコンデンサ等価回路部Ｓ１〜電流源電流生成部Ｓ４を備えることで実現可能であり、その具体例として、回路シミュレータであるＳＰＩＣＥを用いた等価回路モデルを、上記第２実施例及び第３実施例で例示した。
しかし、ＤＣバイアス電圧に対応して静電容量が変化するコンデンサに対するモデルは、上記第２及び第３実施例の等価回路モデルだけではない。同じコンデンサであっても、使用する用途に応じて等価回路モデルに求められる精度が異なるので、等価回路モデルには、使用用途に応じた回路構成が要求される。
ここでは、使用用途に応じて適用可能な等価回路モデルを図１８〜図２０に例示する。
なお、図１８及び図１９に例示した等価回路モデルにおいて、電流源に置き換える素子は「Ｃ１」のキャパシタ素子である。
２素子のＲＣ回路で構築する場合には、例えば、図１８の（ａ）〜（ｆ）に示すようなモデルが考えられ、ＲＬ回路と図示しないＣ１素子とで構築する場合には、図１９の（ａ）〜（ｆ）に示すようなモデルが考えられる。
さらに、Ｒ，Ｃ，Ｌの３素子で構築する場合には、図２０の（ａ）〜（ｆ）に示すようなモデルが考えられる。
これらのモデルを参考にすることで、各種用途に対応した等価回路モデルを構築することができる。
【００３９】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、積層セラミックコンデンサについての等価回路モデルを例示したが、コンデンサは、ＤＣバイアス電圧に応じて静電容量が変化するものであれば、この発明を適用することが可能であり、積層セラミックコンデンサに限るものではない。
【符号の説明】
【００４０】
１…積層セラミックスコンデンサ、  ２，３…電極、  ４…セラミック、  ５，６…外部電極、  １１…基本回路、  １２…多段回路、  Ａ１…電流源、  Ｃ１〜Ｃｎ…キャパシタ、  Ｉ…電流、  Ｉ１…基準電流、  Ｉ２…倍率、  Ｌ１〜Ｌｎ…インダクタ、  Ｍ１…モデル、  Ｍ１〜Ｍ４，Ｍ１１，Ｍ１２，Ｍ１２′…ＳＰＩＣＥモデル、  Ｒ１〜Ｒｎ…抵抗、  Ｓ１，Ｓ１′…コンデンサ等価回路部、  Ｓ２…基準電流生成部、  Ｓ３…倍率生成部、  Ｓ４…電流源電流生成部。  
【図１】
2012090602.tif 000003
【図２】
2012090602.tif 000004
【図３】
2012090602.tif 000005
【図４】
2012090602.tif 000006
【図５】
2012090602.tif 000007
【図６】
2012090602.tif 000008
【図７】
2012090602.tif 000009
【図８】
2012090602.tif 000010
【図９】
2012090602.tif 000011
【図１０】
2012090602.tif 000012
【図１１】
2012090602.tif 000013
【図１２】
2012090602.tif 000014
【図１３】
2012090602.tif 000015
【図１４】
2012090602.tif 000016
【図１５】
2012090602.tif 000017
【図１６】
2012090602.tif 000018
【図１７】
2012090602.tif 000019
【図１８】
2012090602.tif 000020
【図１９】
2012090602.tif 000021
【図２０】
2012090602.tif 000022
【手続補正書】
【提出日】平成25年12月16日(2013.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部と、  次式（１）に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する基準電流生成部と、      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧  次式（２）に基づいて、上記コンデンサ等価回路部に印加されるＤＣバイアス電圧を変数とする倍率を算出する倍率生成部と、  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  次式（３）に基づいて、上記電流源で生成する電流を算出する電流源電流生成部と、      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流  を具備することを特徴とする等価回路モデル導出回路。
【請求項２】
コンピュータを用いて、 ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部の入，出力端に、交流電圧とＤＣバイアス電圧とを印加する電圧印加過程と、  次式（１）に基づいて、上記コンデンサ等価回路部に印加された交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する基準電流生成過程と、      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧  次式（２）に基づいて、上記コンデンサ等価回路部に印加されたＤＣバイアス電圧を変数とする倍率を算出する倍率生成過程と、  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  基準電流生成過程からの上記基準電流と倍率生成過程からの上記倍率とを入力し、次式（３）に基づいて、上記電流源で生成する電流を算出する電流源電流生成過程と、      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流  を実行して、等価回路モデルを導出することを特徴とする等価回路モデル導出方法。
【請求項３】
ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部の入，出力端に、交流電圧とＤＣバイアス電圧とを印加する電圧印加過程と、  次式（１）に基づいて、上記コンデンサ等価回路部に印加された交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する基準電流生成過程と、      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧  次式（２）に基づいて、上記コンデンサ等価回路部に印加されたＤＣバイアス電圧を変数とする倍率を算出する倍率生成過程と、  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  基準電流生成過程からの上記基準電流と倍率生成過程からの上記倍率とを入力し、次式（３）に基づいて、上記電流源で生成する電流を算出する電流源電流生成過程と、      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流  をコンピュータで実行させることにより、等価回路モデルを導出することを特徴とするプログラム。
【請求項４】
請求項３に記載のプログラムを格納した、  ことを特徴とするコンピュータで読み取り可能な記憶媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  この発明は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路シミュレータで用いることができるコンデンサの等価回路モデル導出回路，等価回路モデル導出方法，プログラム及び記録媒体に関するものである。
【背景技術】
【０００２】  一般に、電子回路を設計する際には、設計の試行錯誤を低減するため、ＳＰＩＣＥ等の回路シミュレータが利用される。近年の電子回路の高周波化及び高速デジタル化に伴い、回路シミュレータにも、高精度な処理が要求されるようになってきた。特に、コンデンサを使用した電子回路では、回路シミュレータで予測した結果と実際の想定結果とに、大きなズレが生じることが多く、このような電子回路に適用する回路シミュレータには、より高い精度が要求される。  高精度の回路シミュレーションを可能にする技術として、例えば、特許文献１に開示の等価回路モデル導出方法がある。  この等価回路モデル導出方法は、第１のステップにおいて、コンデンサの与えられた周波数特性を入力し、第２のステップにおいて、周波数に依存しない抵抗（Ｒ），キャパシタ（Ｃ），インダクタ（Ｌ）を用いたＲＣ回路、及びＲＬ回路と、ＲＣＬ回路のいずれかを等価回路モデルとして形成する。そして、第３のステップにおいて、第２のステップで形成した等価回路モデルの精度を判定するための評価関数を合成し、第４のステップにおいて、第３のステップで合成した評価関数を最小化することによって、回路定数を決定する。  かかる技術によって、ＲＣ回路、及びＲＬ回路と、ＲＣＬ回路のいずれかを等価回路モデルとし、その等価回路モデルの素子数を増やすことにより、回路シミュレータにおいて、低周波（モデル化対象素子の自己共振周波数よりも低い周波数）から高周波（モデル化対象素子の自己共振周波数よりも高い周波数）まで精度よく再現することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２５９４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】  しかし、上記した従来の技術では、次のような問題がある。  セラミックコンデンサ等では、その静電容量が、外部から印加されるＤＣ（Direct Current）バイアス電圧によって変化する。この静電容量の変化は、一般にＤＣバイアス特性と呼ばれ、セラミックコンデンサ等の回路シミュレーションをする場合に無視できない値である。しかしながら、上記した従来の技術では、導出すべき等価回路モデルに、このようなＤＣバイアス特性を加味していないため、セラミックコンデンサ等のコンデンサに対して、精度のよい回路シミュレーションを行うことが困難である。  また、上記した従来の技術で導出したモデルに、ＤＣバイアス特性を考慮したコンデンサの等価回路モデルを作成する方法も考えられるが、このような方法をとると、外部から加わるＤＣバイアス電圧毎に、コンデンサの等価回路モデルを多数作成しなければならないという問題が生じる。しかも、ＤＣバイアス電圧毎のコンデンサの等価回路モデルを多数作成したとしても、これらを回路シミュレーションで使用する場合には、等価回路モデルを使用する回路のＤＣバイアス電圧毎にコンデンサの等価回路モデルを選び直す必要があり、実際上の使用に適していない。【０００５】  この発明は、上述した課題を解決するためになされたもので、コンデンサに外部から加わる任意のＤＣバイアス電圧に対応して静電容量が変化する等価回路モデル導出回路，等価回路モデル導出方法，プログラム及び記録媒体を提供することを目的とする。
【課題を解決するための手段】
【０００６】  上記課題を解決するために、請求項１の発明に係る等価回路モデル導出回路は、コンデンサ等価回路部と基準電流生成部と倍率生成部と電流源電流生成部とを具備する。  コンデンサ等価回路部は、ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を基本回路に複数段接続して成る多段回路とを有し、基本回路のキャパシタ素子が電流源に置き換えらている。  基準電流生成部は、次式（１）に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する機能を有する。      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路に印加する交流電圧  倍率生成部は、次式（２）に基づいて、上記コンデンサ等価回路部に印加されるＤＣバイアス電圧を変数とする倍率を算出する機能を有する。  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、  Ｖ2：上記コンデンサ等価回路に印加するＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  電流源電流生成部は、次式（３）に基づいて、上記電流源で生成する電流を算出する機能を有する。      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流【０００７】  かかる構成により、交流電圧とＤＣバイアス電圧との重畳電圧がコンデンサ等価回路部に印加されると、交流電圧が基準電流生成部で参照され、上記式（１）に基づいて、基準電流が算出される。また、倍率生成部では、ＤＣバイアス電圧が参照され、上記式（２）に基づいて、ＤＣバイアス電圧を変数とする倍率が算出される。そして、電流源電流生成部において、これら基準電流と倍率とが参照され、上記式（３）に基づいて、電流源で生成する電流が算出される。  ここで、倍率を示すV2のｎ次多項式が、モデルの対象となっているコンデンサに対する実測の静電容量とＤＣバイアス電圧との相関関係から導出される式であるので、電流源電流生成部で生成された電流は、モデルの対象となっている実際のコンデンサのＤＣバイアス特性に対応した電流となる。したがって、この電流がコンデンサ等価回路部の基本回路の電流源に流れるので、この電流をコンデンサの静電容量に対応づけることで、この等価回路モデルが、実測に近いＤＣバイアス特性示す。【０００８】  請求項２の発明に係る等価回路モデル導出方法は、コンピュータを用いて、電圧印加過程と基準電流生成過程と倍率生成過程と電流源電流生成過程とを実行することにより、等価回路モデルを導出する方法である。  具体的には、コンピュータを用いて、電圧印加過程を実行することで、ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部の入，出力端に、交流電圧とＤＣバイア���電圧とが印加される。  そして、基準電流生成過程を実行することによって、次式（１）に基づいて、上記コンデンサ等価回路部に印加された交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流が算出される。      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧  また、倍率生成過程を実行することによって、次式（２）に基づいて、上記コンデンサ等価回路部に印加されたＤＣバイアス電圧を変数とする倍率が算出される。  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  しかる後、電流源電流生成過程を実行することにより、基準電流生成過程からの上記基準電流と倍率生成過程からの上記倍率とが入力され、次式（３）に基づいて、上記電流源で生成する電流が算出される。      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流  これにより、コンピュータによって、実測に近い周波数特性を解析することができる。【０００９】  請求項３の発明に係るプログラムは、電圧印加過程と基準電流生成過程と倍率生成過程と電流源電流生成過程とをコンピュータで実行させることにより、等価回路モデルを導出するプログラムである。  具体的には、コンピュータが当該プログラムの電圧印加過程を実行することで、ＲＣ回路又はＲＣＬ回路のいずれかである基本回路と、ＲＣ回路，ＲＬ回路又はＲＣＬ回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部の入，出力端に、交流電圧とＤＣバイアス電圧とが印加される。  そして、基準電流生成過程の実行によって、次式（１）に基づいて、上記コンデンサ等価回路部に印加された交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流が算出される。      Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    但し、Ｉ1：基準電流、Ｃref：単位容量の理想コンデンサ、ｄ／ｄｔ：微分演算子、Ｖ1：上記コンデンサ等価回路部に印加される交流電圧  また、倍率生成過程の実行によって、次式（２）に基づいて、上記コンデンサ等価回路部に印加されたＤＣバイアス電圧を変数とする倍率が算出される。  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）    但し、Ｉ2：倍率、Ｖ2：上記コンデンサ等価回路部に印加されるＤＣバイアス電圧、ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ：実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式  しかる後、電流源電流生成過程の実行により、基準電流生成過程からの上記基準電流と倍率生成過程からの上記倍率とが入力され、次式（３）に基づいて、上記電流源で生成する電流が算出される。      Ｉ＝Ｉ2×Ｉ1                              …（３）    但し、Ｉ：電流源で生成する電流  これにより、当該プログラムをシミュレータに適用することで、このシミュレータによって、実測に近い周波数特性を解析することができる。【００１０】 請求項４に係る記憶媒体は、コンピュータで読み取り可能な記録媒体であり、請求項３に記載のプログラムを格納した構成を有する。
【発明の効果】
【００１１】  以上詳しく説明したように、この発明によれば、ＤＣバイアス電圧に対応して変化する静電容量を有した等価回路モデルを導出することができる。この結果、この発明の等価回路モデルを用いて、実測に相当する精度の高いシミュレーションを行うことができるという優れた効果がある。
【図面の簡単な説明】
【００１２】
【図１】この発明の第１実施例に係る等価回路モデル導出回路を示すブロック図である。
【図２】コンデンサ等価回路を示す回路図である。
【図３】積層セラミックコンデンサの外観図である。
【図４】キャパシタ素子を電流源に置き換える前のコンデンサ等価回路を示す回路図である
【図５】実際の積層セラミックスコンデンサのＤＣバイアス特性を示す線図である。
【図６】ＤＣバイアス電圧に応じて変化する自己共振周波数を説明するためのインピーダンス−周波数相関図である。
【図７】多段回路によって変化するＥＳＲを説明するためのＥＳＲ−周波数相関図である。
【図８】この発明の第２実施例に係る等価回路モデル導出回路に適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。
【図９】基準電流生成部を示すＳＰＩＣＥモデル図である。
【図１０】倍率生成部を示すＳＰＩＣＥモデル図である。
【図１１】電流源電流生成部を示すＳＰＩＣＥモデル図である。
【図１２】ＤＣバイアス電圧を重畳しない場合の測定結果を示す線図である。
【図１３】１．２ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１４】３．１５ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１５】６．３ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。
【図１６】この発明の第３実施例に係る等価回路モデル導出回路に適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。
【図１７】図１６に示すＳＰＩＣＥモデルにした場合の測定結果を示す線図である。
【図１８】第１参考例を示す回路図である。
【図１９】第２参考例を示す回路図である。
【図２０】第３参考例を示す回路図である。
【発明を実施するための形態】
【００１３】  以下、この発明の最良の形態について図面を参照して説明する。
【００１４】（実施例１）  図１は、この発明の第１実施例に係る等価回路モデル導出回路を示すブロック図である。  図１に示すように、この実施例の等価回路モデル導出回路は、コンデンサ等価回路部Ｓ１と基準電流生成部Ｓ２と倍率生成部Ｓ３と電流源電流生成部Ｓ４とを備えている。
【００１５】  図２は、コンデンサ等価回路を示す回路図であり、図３は、積層セラミックコンデンサの外観図であり、図４は、キャパシタ素子を電流源に置き換える前のコンデンサ等価回路を示す回路図である。  図２に示すように、コンデンサ等価回路部Ｓ１は、コンデンサの等価回路モデルであり、基本回路１１と多段回路１２とで構成され、基本回路１１には電流源Ａ１が設けられている。  ここで、このコンデンサ等価回路部Ｓ１の構築法について詳しく説明する。  まず、図３に示すような実際の積層セラミックスコンデンサ１のインピーダンスや等価直列抵抗（ＥＳＲ）を実測して、これら実測のインピーダンスやＥＳＲに近い周波数応答を行うコンデンサ等価回路部Ｓ１′を作成する。  ２端子の積層セラミックスコンデンサ１では、例えば、対向する電極２，３をセラミック４内に配して、外部電極５，６を電極２，３にそれぞれ接続した状態でセラミック４の外端に取り付けた構造になっている。したがって、積層セラミックスコンデンサ１が、Ｃ（キャパシタ）成分、Ｌ（インダクタ）成分、Ｒ（抵抗）を有していることは明らかであるので、これらの成分でコンデンサ等価回路部Ｓ１′を想定し、構築する。
【００１６】  上記のように実測から想定して構築したコンデンサ等価回路部Ｓ１′は、図４に示すように、基本回路１１と多段回路１２で構成される。  この実施例では、基本回路１１を、Ｒ１素子，Ｃ１素子，Ｌ１素子を直列に接続したＲＣＬ回路で構成した。そして、この基本回路１１と同じＲＣＬ回路を基本回路１１に並列に複数段接続して、多段回路１２を構成した。  なお、図１及び図４中、符号１３，１４は、積層セラミックスコンデンサ１の外部電極５，６に対応する入出力端である。
【００１７】  コンデンサ等価回路部Ｓ１は、図２に示すように、上記のように作成したコンデンサ等価回路部Ｓ１′における基本回路１１のキャパシタ素子であるＣ１素子を電流源Ａ１に置き換えることで、構築される。  つまり、積層セラミックスコンデンサ１の静電容量は、印加されるＤＣバイアス電圧の変化に応じて変化する。したがって、このような静電容量変化を電流の変化に対応づけ、コンデンサ等価回路部Ｓ１の静電容量変化を、電流源Ａ１を流れる電流Ｉの変化によって想定することができるようにした。
【００１８】  図１において、基準電流生成部は、基準電流Ｉ１を算出して、この基準電流Ｉ１を電流源電流生成部Ｓ４に出力するための機能部である。  具体的には、入出力端１３，１４を通じて電流源Ａ１の部位に印加される交流電圧Ｖ１を単位容量のコンデンサに印加した場合に生成される基準電流Ｉ１を算出する。この際、次式（１）を計算することで、基準電流Ｉ１を導出する。        Ｉ1＝Ｃref×（ｄ／ｄｔ）×Ｖ1                    …（１）    ここで、Ｃrefは単位容量の理想コンデンサ、つまり、ＤＣバイアス電圧で容量変化を生じない固定容量のコンデンサである。また、ｄ／ｄｔは、微分演算子である。
【００１９】  倍率生成部Ｓ３は、倍率Ｉ２を算出して、この倍率Ｉ２を電流源電流生成部Ｓ４に出力するための機能部である。  この倍率生成部Ｓ３では、次式（２）を計算することで、ＤＣバイアス電圧を変数とする倍率Ｉ２を導出する。具体的には、ＤＣバイアス電圧が入出力端１３，１４を通じて電流源Ａ１の部位に印加された場合に、ＤＣバイアス電圧を変数とする倍率Ｉ２を下記ｎ次多項式で表す。  Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）                                                           …（２）  この多項式「ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ」は、実測の静電容量とＤＣバイアス電圧との相関から導出したＶ2のｎ次多項式であり、次のようにして得ることができる。  図５は、実際の積層セラミックスコンデンサのＤＣバイアス特性を示す線図である。  実際の積層セラミックスコンデンサにおける静電容量とＤＣバイアス電圧との関係を、測定すると、例えば、図５に示すように、ＤＣバイアス電圧の増加に伴って静電容量が減少する特性曲線Ｃを得ることができる。  したがって、このような特性曲線Ｃに近似するように、多項式の係数ａ０〜ａｎを決定することで、ＤＣバイアス電圧を変数とする上記（２）式の１元ｎ次多項式を得ることができる。
【００２０】  電流源電流生成部Ｓ４は、図１に示すように、基準電流生成部Ｓ２及び倍率生成部Ｓ３から入力された基準電流Ｉ１及び倍率Ｉ２に基づいて、電流源Ａ１の電流Ｉを生成するための機能部である。  具体的には、次式（３）に基づいて、電流Ｉを算出する。        Ｉ＝Ｉ2×Ｉ1                              …（３）    このように、ＤＣバイアス電圧の変化に対応した電流源Ａ１の電流Ｉを算出することにより、コンデンサ等価回路部Ｓ１の静電容量を導出することができる。
【００２１】  次に、この実施例の等価回路モデル導出回路が示す作用及び効果について説明する。 なお、この実施例が示す作用は、コンピュータを用いることで、請求項２の発明に係る等価回路モデル導出方法を具体的に実行するものであり、その効果は、当該等価回路モデル導出方法が示す効果と同様である。  まず、図１において、コンデンサ等価回路部Ｓ１の入出力端１３，１４に重畳された交流電圧Ｖ１とＤＣバイアス電圧Ｖ２とが印加される（電圧印加過程）と、基準電流生成部Ｓ２において、電流源Ａ１の部位に印加される交流電圧Ｖ１が参照され、上記（１）式に基づいて、交流電圧Ｖ１が単位容量のコンデンサに印加した場合に生じる基準電流Ｉ１が算出される（基準電流生成過程）。そして、倍率生成部Ｓ３において、電流源Ａ１に印加されるＤＣバイアス電圧Ｖ２が参照され、上記（２）式に基づいて、倍率Ｉ２が算出される（倍率生成過程）。
【００２２】  これにより、電流源電流生成部Ｓ４において、基準電流生成部Ｓ２及び倍率生成部Ｓ３から入力された基準電流Ｉ１及び倍率Ｉ２に基づいて、電流源Ａ１の電流Ｉが算出される（電流源電流生成過程）。  このとき、上記式（１）及び（２）から、上記式（３）は、下記式（４）のように示される。      Ｉ＝Ｉ2×Ｉ1                                      ＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）            ×Ｃref×（ｄ／ｄｔ）×Ｖ1        ＝Ｆ（Ｖ2，Ｖ1）                    …（４）  つまり、電流源Ａ１で生成される電流Ｉは、ＤＣバイアス電圧Ｖ2，交流電圧Ｖ1を変数とする関数であり、これらの電圧Ｖ1，Ｖ2に対応して変化する。  これにより、電流源電流生成部Ｓ４で算出された電流Ｉと静電容量とを関連付けることで、交流電圧Ｖ１，ＤＣバイアス電圧Ｖ２で変化する等価回路モデルの静電容量を求めることができる。
【００２３】  図６は、ＤＣバイアス電圧に応じて変化する自己共振周波数を説明するためのインピーダンス−周波数相関図である。  図３に示したような実際の積層セラミックスコンデンサ１では、ＤＣバイアス電圧が増加すると静電容量が減少するので、積層セラミックスコンデンサ１の自己共振周波数は、ＤＣバイアス電圧の増加に伴って高くなる。  つまり、図６に示すように、ＤＣバイアス電圧がゼロの場合に、インピーダンス曲線Ｚ０で示すように、その自己共振周波数が最低のｆ０であったとすると、ＤＣバイアス電圧を増加させるに従って、インピーダンス曲線Ｚ１，Ｚ２で示すように、その自己共振周波数がｆ１，ｆ２の順で高くなる。したがって、この実施例の等価回路モデルのように、コンデンサ等価回路部Ｓ１の静電容量、具体的には基本回路１１の電流源Ａ１で表される静電容量を、ＤＣバイアス電圧Ｖ2で変化する電流Ｉに対応づけることで、図６のインピーダンス曲線Ｚ０，Ｚ１，Ｚ２にほぼ一致したインピーダンスの曲線を得ることができる。
【００２４】  図７は、多段回路１２によって変化するＥＳＲを説明するためのＥＳＲ−周波数相関図である。  積層セラミックスコンデンサ１の実測によるＥＳＲ特性が図７のＥＳＲ曲線Ｅ０である場合には、コンデンサ等価回路部Ｓ１のＥＳＲが、このＥＳＲ曲線Ｅ０に一致することが好ましい。  しかし、多段回路１２が図２に示した構成では、ＥＳＲ特性がＥＳＲ曲線Ｅ１で示すように、ＥＳＲ曲線Ｅ０からずれる場合がある。このような場合には、ＲＣ回路，ＲＬ回路やＲＣＬ回路を用いて、多段回路１２の構成を変えることにより、ＥＳＲ曲線Ｅ２で示すように、ＥＳＲ特性をＥＳＲ曲線Ｅ０にほぼ一致させることができる。
【００２５】  上記したように、この実施例で導出された等価回路モデルによれば、ＤＣバイアス電圧の変化に対応して静電容量が実測に近い状態で変化する。このような等価回路モデルの周波数特性の解析は、ＳＰＩＣＥ等の回路シミュレータを利用することで行うことができる。  また、等価回路モデル導出回路の上記作用における電圧印加過程と基準電流生成過程と倍率生成過程と電流源電流生成過程とをプログラム化しておき、このプログラムをコンピュータで実行させることにより、等価回路モデルを導出することができる。さらに、このプログラムをコンピュータで読み取り可能な記録媒体に格納して保存することもできる。
【００２６】（実施例２）  次に、この発明の第２実施例について説明する。  図８は、この発明の第２実施例に係る等価回路モデル導出回路に適用されるコンデンサ等価回路部Ｓ１のＳＰＩＣＥモデル図であり、図９は、基準電流生成部Ｓ２を示すＳＰＩＣＥモデル図であり、図１０は、倍率生成部Ｓ３を示すＰＩＣＥモデル図であり、図１１は、電流源電流生成部Ｓ４を示すＳＰＩＣＥモデル図である。  この実施例では、回路シミュレータであるＳＰＩＣＥを利用した等価回路モデル導出回路を例示する。  具体的には、この回路シミュレータは、上記電圧印加過程と基準電流生成過程と倍率生成過程と電流源電流生成過程とをコンピュータで実行させることにより、等価回路モデルを導出するプログラムであり、図８〜図１０に示すように、４つのＳＰＩＣＥモデルＭ１，Ｍ２，Ｍ３，Ｍ４を備えている。  なお、この実施例では、理解を容易にするため、サイズが２．０ｍｍ×１．２５ｍｍで、ＤＣバイアス特性が６．３Ｖで２２ｕＦの積層セラミックスコンデンサ実製品についての等価回路モデルを示すＳＰＩＣＥモデルについて説明する。
【００２７】  ＳＰＩＣＥモデルＭ１は、上記第１実施例のコンデンサ等価回路部Ｓ１をＳＰＩＣＥで実現したモデルであり、図８に示すように、基本回路１１に対応したＳＰＩＣＥモデルＭ１１と、多段回路１２に対応したＳＰＩＣＥモデルＭ１２とを有している。  ＳＰＩＣＥモデルＭ１において、各素子の右上に付された記号は、ユーザが決めた部品名であり、右下の記号は素子の機能を示す。  ＳＰＩＣＥモデルＭ１１では、抵抗Ｒ１とインダクタＬ１との間にコンデンサの絶縁抵抗Ｒ１１を介在させている。そして、絶縁抵抗Ｒ１１の両端をノードCIN_MINUS，CIN_PLUSとした。  また、ＳＰＩＣＥモデルＭ１２では、抵抗素子とキャパシタ素子とインダクタ素子の直列回路が７段に並列接続された構成になっている。  これらＳＰＩＣＥモデルＭ１１，Ｍ１２の素子の機能は、上記積層セラミックスコンデンサの実製品について実測した周波数特性に相当する特性を有するように設定されている。この実施例では、抵抗Ｒ１，Ｒ１１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８の機能をそれぞれ２．９０ｅ−３（Ω），２．３０ｅ６（Ω），０．３５ｅ−１（Ω），０．５０ｅ＋０（Ω），４．０１ｅ＋０（Ω），２．１９ｅ＋１（Ω），３．００ｅ＋１（Ω），３．３０ｅ＋１（Ω），１．５６ｅ＋２（Ω）に設定し、キャパシタＣ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の機能をそれぞれ、１．２０ｅ−６（Ｆ），０．３５ｅ−７（Ｆ），０．０７ｅ−７（Ｆ），０．７４ｅ−６（Ｆ），０．３０ｅ−６（Ｆ），０．１４ｅ−６（Ｆ），２．７０ｅ−６（Ｆ）に設定し、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８の機能をそれぞれ、０．６６ｅ−９（Ｈ），１．３０ｅ−９（Ｈ），３．１０ｅ−９（Ｈ），４．００ｅ−９（Ｈ），１．５０ｅ−８（Ｈ），２．００ｅ−９（Ｈ），４．００ｅ−９（Ｈ），１．５０ｅ−８（Ｈ）に設定した。なお、ｅは「１０」である。したがって、例えば、「ｅ−３」は１０の「−３」乗を意味し、「ｅ６」は１０の「６」乗を意味する。
【００２８】  ＳＰＩＣＥモデルＭ２は、基準電流生成部Ｓ２をＳＰＩＣＥで実現したモデルである。  ＳＰＩＣＥモデルＭ２は、図９に示すように、電圧制御電圧源Ｅ２と、単位容量の理想コンデンサＣrefである一端接地のコンデンサＣ１１と、接地されたダミー電圧源V_SenseCurrent_Cとを直列に接続した構成になっている。  すなわち、電圧制御電圧源Ｅ２が、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSを参照し、ノードCIN_MINUS，CIN_PLUS間の交流電圧Ｖ1を、「１」倍の増幅度で増幅して「１ｕＦ」のコンデンサＣ１１に印加する。これにより生成された基準電流Ｉ１をダミー電圧源V_SenseCurrent_Cで観測するようにしている。
【００２９】  ＳＰＩＣＥモデルＭ３は、倍率生成部Ｓ３をＳＰＩＣＥで実現したモデルである。  ＳＰＩＣＥモデルＭ３は、図１０に示すように、一端が接地された電圧制御電圧源E_Define_ODDSと、１メガΩの抵抗Ｒ９９と、接地されたダミー電圧源V_SenseCurrent_Rとを直列に接続した構成になっている。  すなわち、電圧制御電圧源E_Define_ODDSが、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSを参照し、ノードCIN_MINUS，CIN_PLUS間のＤＣバイアス電圧Ｖ2による上記式（２）の多項式「ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ」を生成し、抵抗Ｒ９９に印加する。これにより生成された倍率Ｉ２をダミー電圧源V_SenseCurrent_Rで観測できるようにしている。  ここで、上記多項式は、実製品の積層セラミックスコンデンサのＤＣバイアス特性に対応させて得たＶ２の１元６次多項式であり、係数ａ0，ａ1，ａ2，ａ3，ａ4，ａ5，ａ6が、それぞれ、１０．０４８５１，１．８７０７９，−２．８４９６８２，１．２３２０４８，−２．８２７５７９ｅ−１，３．３２４０９４ｅ−２，−１．５５５２５２ｅ−３であるＰＯＬＹ［１］関数として表される。  このＰＯＬＹ［１］は、抵抗Ｒ９９に印加した電圧として表されるため、上記（２）式は、次式（５）のように変形される。Ｉ2＝（ａ0＋ａ1×Ｖ2＋ａ2×Ｖ22 ＋ａ3×Ｖ23 ＋…＋ａn×Ｖ２ｎ  ）／Ｒ９９                                                         …（５）
【００３０】  ＳＰＩＣＥモデルＭ４は、電流源電流生成部Ｓ４をＳＰＩＣＥで実現したモデルである。  図１１に示すように、ＳＰＩＣＥモデルＭ４は、電流制御電流源F_OUTで構成されている。  電流制御電流源F_OUTは、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSとの間に流れる電流Ｉを生成する機能を有している。  具体的には、電流制御電流源F_OUTは、ＳＰＩＣＥモデルＭ２，Ｍ３のダミー電圧源のノードV_SenseCurrent_R，V_SenseCurrent_Cを参照し、これらのノードで観測された基準電流Ｉ１と上記（５）式で示す倍率Ｉ２と抵抗Ｒ９９とを積算する。そして、その結果が、上記式（４）で示すＶ1，Ｖ２の２元６次多項式であるＰＯＬＹ［２］関数とされる。
【００３１】  これにより、ＳＰＩＣＥモデルＭ４で生成された電流Ｉを、ＳＰＩＣＥモデルＭ１のノードCIN_MINUS，CIN_PLUSとの間に流すことで、低周波から高周波まで高精度に、しかも、コンデンサのＤＣバイアス特性まで加味した周波数特性を得ることができる
【００３２】  発明者は、積層セラミックスコンデンサの実測の周波数特性と、この実施例の等価回路モデルの周波数特性と、ＤＣバイアス電圧を加味しない等価回路モデルの周波数特性との比較測定を行った。  実測では、サイズが２０１２でＤＣバイアス特性が６．３Ｖで２２ｕＦの上記積層セラミックスコンデンサの実製品に、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を印加して、そのときのインピーダンスとＥＳＲとをネットワークアナライザ等によって測定した。  この実施例の等価回路モデル（以下、「等価回路モデル１００」と記す）については、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を、図８に示したＳＰＩＣＥモデルＭ１のノード「１」，「２」間に印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。  ＤＣバイアス電圧を加味しない等価回路モデル（以下、「等価回路モデル２００」と記す）は、図８のＳＰＩＣＥモデルＭ１１の絶縁抵抗Ｒ１１の代わりに固定静電容量１０ｕＦのＣ１素子を介在させたモデルである。このモデルにおいても、同様に、周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧を、ノード「１」，「２」の間に印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。
【００３３】  図１２は、ＤＣバイアス電圧を重畳しない場合の測定結果を示す線図である。  まず、交流電圧にＤＣバイアス電圧を重畳しないで測定したところ、図１２の（ａ）に示すように、一点鎖線で示す実製品のインピーダンス曲線Ｚ０と実線で示す等価回路モデル１００のインピーダンス曲線Ｚ１と破線で示す等価回路モデル２００のインピーダンス曲線Ｚ２とが一致した。また、図１２の（ｂ）に示すように、一点鎖線で示す実製品のＥＳＲ曲線Ｅ０と実線で示す等価回路モデル１００のＥＳＲ曲線Ｅ１と破線で示す等価回路モデル２００のＥＳＲ曲線Ｅ２も一致した。すなわち、ＤＣバイアス電圧が印加されない場合には、等価回路モデル１００，２００の双方が、実製品の周波数特性と一致することを確認した。
【００３４】  次に、交流電圧に各種のＤＣバイアス電圧を重畳して測定した。  図１３は、１．２ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図であり、図１４は、３．１５ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図であり、図１５は、６．３ＶのＤＣバイアス電圧を重畳した場合の測定結果を示す線図である。  交流電圧に１．２ＶのＤＣバイアス電圧を重畳して測定したところ、図１３の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル２００のインピーダンス曲線Ｚ２と等価回路モデル１００のインピーダンス曲線Ｚ１とがほぼ一致した。  また、３．１５ＶのＤＣバイアス電圧を重畳して測定したところ、図１４の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル２００のインピーダンス曲線Ｚ２とは一致しなかった。しかし、等価回路モデル１００のインピーダンス曲線Ｚ１は、実製品のインピーダンス曲線Ｚ０とほぼ一致した。  ＥＳＲ特性については、図１３の（ｂ）及び図１４の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１と等価回路モデル２００のＥＳＲ曲線Ｅ２とが、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に外れてきている。
【００３５】  そして、交流電圧に、実製品の定格電圧である６．３ＶのＤＣバイアス電圧を重畳して測定したところ、図１５の（ａ）に示すように、等価回路モデル２００のインピーダンス曲線Ｚ２が、実製品のインピーダンス曲線Ｚ０から大きく外れた。しかし、等価回路モデル１００のインピーダンス曲線Ｚ１は、実製品のインピーダンス曲線Ｚ０とほぼ一致していた。  すなわち、ＤＣバイアス電圧を大きくしていくと、等価回路モデル２００では、精度が劣化していくが、等価回路モデル１００では、ＤＣバイアス電圧を定格電圧である６．３Ｖまで大きくしても、実製品の周波数特性と高精度で一致することを確認することができた。    ＥＳＲ特性については、図１５の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１と等価回路モデル２００のＥＳＲ曲線Ｅ２とが、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に大きく外れてきている。  その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【００３６】（実施例３）  次に、この発明の第３実施例について説明する。  この実施例は、ＳＰＩＣＥモデルＭ１のＳＰＩＣＥモデルＭ１２の構成を異ならしめた点が、上記第２実施例と異なる。  上記第２実施例で導出された等価回路モデル１００では、図１５の（ａ）に示したように、ＤＣバイアス電圧を定格電圧である６．３Ｖまで印加した場合であっても、実製品の周波数特性と高精度で一致する。  しかし、ＥＳＲ特性については、図１５の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１が、１００ＫＨｚ程度の低周波領域において、実製品のＥＳＲ曲線Ｅ０から大きく外れてしまう。  そこで、この実施例では、ＤＣバイアス電圧を高くした場合であっても、ＥＳＲが、実製品のＥＳＲと一致する等価回路モデルを例示した。
【００３７】  図１６は、この発明の第３実施例に係る等価回路モデル導出回路に適用されるコンデンサ等価回路のＳＰＩＣＥモデル図である。  図１６に示すように、この実施例では、ＳＰＩＣＥモデルＭ１において、基本回路であるＳＰＩＣＥモデルＭ１１のＲ，Ｃ，Ｌ構成は変更せず、各素子の数値のみ変更した。一方、多段回路部分であるＳＰＩＣＥモデルＭ１２′については、Ｒ，Ｃ，Ｌ構成及び各素子の数値の双方を第２実施例のＳＰＩＣＥモデルＭ１２から大きく変更して、ＥＳＲ特性の向上を図っている。  具体的には、ＳＰＩＣＥモデルＭ１２′は、ＲＣＬ並列回路を４段と、ＲＬ並列回路を３段と、ＲＣ並列回路を５段とを、ＳＰＩＣＥモデルＭ１１に直列に接続した構成になっている。  ここで、抵抗Ｒ１００，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５，Ｒ１００の機能を、それぞれ、２ｍｅｇ（Ω），１．８３ｅ−０３（Ω），０．８１ｅ−０３（Ω），０．４０ｅ−０３（Ω），０．９５ｅ−０２（Ω），２．０５ｅ−０２（Ω），１．３７ｅ−０１（Ω），５．２４ｅ＋００（Ω），１．４７ｅ＋０１（Ω），１．７０ｅ＋００（Ω），６．４２ｅ−０２（Ω），６．６６ｅ−０３（Ω），９．１７ｅ−０４（Ω），３．００ｅ＋０１（Ω），２．００ｅ＋６（Ω）に設定し、キャパシタＣ４５，Ｃ５，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５の機能をそれぞれ、５．３４ｅ−０５（Ｆ），３．０５ｅ−０５（Ｆ），１．９２ｅ−１１（Ｆ），１．４０ｅ−４（Ｆ），１．３７ｅ−４（Ｆ），２．８５ｅ−４（Ｆ），２．７０ｅ−４（Ｆ），１．９５ｅ−４（Ｆ），５．３１ｅ−１２（Ｆ）に設定し、インダクタＬ２，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８，Ｌ９，Ｌ１５の機能をそれぞれ、１．８５ｅ−１０（Ｈ），２．２７ｅ−１１（Ｈ），１．８５ｅ−１１（Ｈ），２．５２ｅ−１０（Ｈ），４．３７ｅ−１１（Ｈ），２．５１ｅ−１１（Ｈ），４．０７ｅ−１１（Ｈ），４．７７ｅ−１１（Ｈ）に設定した。
【００３８】  図１７は、図１６に示すＳＰＩＣＥモデルＭ１にした場合の測定結果を示す線図である。   周波数１００ＫＨｚ〜８．５ＧＨｚの交流電圧に６．３ＶのＤＣバイアス電圧を重畳した電圧を、実製品に印加して、そのときのインピーダンスとＥＳＲを実測すると共に、上記第２実施例の等価回路モデル１００と、上記ＳＰＩＣＥモデルＭ１２′を有したこの実施例の等価回路モデル（以下、「等価回路モデル１００′」と記す）とに印加して、そのときのインピーダンスとＥＳＲを求めるシミュレーションを行った。  すると、図１７の（ａ）に示すように、実製品のインピーダンス曲線Ｚ０と等価回路モデル１００のインピーダンス曲線Ｚ１と等価回路モデル１００′のインピーダンス曲線Ｚ１′とがほぼ一致した。すなわち、等価回路モデル１００，１００′は、ＤＣバイアス電圧を定格電圧である６．３Ｖまで印加しても、実製品の周波数特性と高精度で一致する。  そして、ＥＳＲ特性については、図１７の（ｂ）に示すように、等価回路モデル１００のＥＳＲ曲線Ｅ１が、低周波領域において、実製品のＥＳＲ曲線Ｅ０から共に大きく外れているのに対し、この実施例の等価回路モデル１００′のＥＳＲ曲線Ｅ１′は、低周波領域においても、実製品のＥＳＲ曲線Ｅ０とほぼ一致している。  このように、この実施例の等価回路モデル１００′を用いれば、ＤＣバイアス電圧の変化に拘わらず、広い周波数範囲で、インピーダンスだけでなくＥＳＲも、実製品と高精度に一致させることができる。  その他の構成、作用及び効果は、上記第２実施例と同様であるので、その記載は省略する。
【００３９】（参考例１）  上記第１実施例で説明したように、この発明の等価回路モデル導出回路は、少なくともコンデンサ等価回路部Ｓ１〜電流源電流生成部Ｓ４を備えることで実現可能であり、その具体例として、回路シミュレータプログラムであるＳＰＩＣＥを用いた等価回路モデル導出回路を、上記第２実施例及び第３実施例で例示した。  しかし、ＤＣバイアス電圧に対応して静電容量が変化するコンデンサに対するモデルは、上記第２及び第３実施例で導出した等価回路モデルだけではない。同じコンデンサであっても、使用する用途に応じて等価回路モデルに求められる精度が異なるので、等価回路モデルには、使用用途に応じた回路構成が要求される。  ここでは、使用用途に応じて適用可能なコンデンサの等価回路モデルを図１８〜図２０に例示する。  なお、図１８及び図１９に例示した等価回路モデルにおいて、電流源に置き換える素子は「Ｃ１」のキャパシタ素子である。  ２素子のＲＣ回路で構築する場合には、例えば、図１８の（ａ）〜（ｆ）に示すようなモデルが考えられ、ＲＬ回路と図示しないＣ１素子とで構築する場合には、図１９の（ａ）〜（ｆ）に示すようなモデルが考えられる。  さらに、Ｒ，Ｃ，Ｌの３素子で構築する場合には、図２０の（ａ）〜（ｆ）に示すようなモデルが考えられる。  これらのモデルを参考にすることで、各種用途に対応した等価回路モデルを構築することができる。
【００４０】  なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。  例えば、上記実施例では、積層セラミックコンデンサについての等価回路モデルを例示したが、コンデンサは、ＤＣバイアス電圧に応じて静電容量が変化するものであれば、この発明を適用することが可能であり、積層セラミックコンデンサに限るものではない。
【符号の説明】
【００４１】  １…積層セラミックスコンデンサ、  ２，３…電極、  ４…セラミック、  ５，６…外部電極、  １１…基本回路、  １２…多段回路、  Ａ１…電流源、  Ｃ１〜Ｃｎ…キャパシタ、  Ｉ…電流、  Ｉ１…基準電流、  Ｉ２…倍率、  Ｌ１〜Ｌｎ…インダクタ、  Ｍ１…モデル、  Ｍ１〜Ｍ４，Ｍ１１，Ｍ１２，Ｍ１２′…ＳＰＩＣＥモデル、  Ｒ１〜Ｒｎ…抵抗、  Ｓ１，Ｓ１′…コンデンサ等価回路部、  Ｓ２…基準電流生成部、  Ｓ３…倍率生成部、  Ｓ４…電流源電流生成部。  
【国際調査報告】
2012090602.tif 000023
2012090602.tif 000024