(57)【要約】  固体撮像装置は、画素アレイ部と、画素行ごとに設けられ、転送トランジスタ等の動作を制御する制御線ＴＧと、制御線ＴＧを介して転送トランジスタの動作を制御し、電源配線ＴＧＬに接続されたドライバ回路１０３とを備える。固体撮像装置は、ドライバ回路１０３により、全画素の信号電荷がリセットされるオールリセット動作と、画素行ごとの画素信号の読み出し動作とが行われ、読み出し動作時における電源配線ＴＧＬのインピーダンス値を、オールリセット動作時における電源配線ＴＧＬのインピーダンス値よりも小さくするインピーダンス制御手段１３０をさらに備えている。
2012160775.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換する光電変換素子と、フローティングディフュージョンと、前記光電変換素子で生成された前記信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンに転送された前記信号電荷を電圧信号である画素信号に変換して出力する増幅トランジスタと、前記フローティングディフュージョンにリセット電位を供給するリセットトランジスタとをそれぞれ有する複数の画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部における画素行ごとに設けられた複数の制御線を介して前記転送トランジスタ及び前記リセットトランジスタの動作を制御し、電源配線に接続されたドライバ回路とを備え、
前記ドライバ回路により、全ての前記複数の画素の前記信号電荷がリセットされるオールリセット動作と、前記画素アレイ部における画素の行ごとに前記画素信号の読み出し動作とが行われ、
前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくするインピーダンス制御手段をさらに備えている固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
前記インピーダンス制御手段として、前記電源配線に接続され、切替可能な２以上の電流経路を有するインピーダンス切替回路を備えていることを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、
前記インピーダンス切替回路は、前記電源配線に対して互いに並列に接続された第１のトランジスタと第１のインピーダンス素子とを有しており、
前記オールリセット動作時には前記第１のトランジスタはオフにされ、前記読み出し動作時には前記第１のトランジスタはオンにされることを特徴とする固体撮像装置。
【請求項４】
請求項２に記載の固体撮像装置において、
前記インピーダンス切替回路は、前記電源配線に対して互いに並列に接続された第２のトランジスタと第３のトランジスタとを有していることを特徴とする固体撮像装置。
【請求項５】
請求項１〜３のうちいずれか１つに記載の固体撮像装置において、
前記読み出し動作時には、前記画素アレイ部における画素の行のいずれかの行が順次選択され、
前記読み出し動作時に選択された行の前記画素に接続された前記制御線及び前記電源配線のうち、非選択の行の前記画素に接続された前記制御線及び前記電源配線との共通部分の前記読み出し動作時におけるインピーダンス値は、前記オールリセット動作時における前記共通部分のインピーダンス値よりも小さいことを特徴とする固体撮像装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の固体撮像装置において、
前記複数の制御線は、前記転送トランジスタのゲート電極に接続された第１の制御線を含んでおり、
前記電源配線は、前記転送トランジスタを非導通状態にするための電位を前記第１の制御線に供給する配線であり、
前記インピーダンス制御手段は、前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくすることを特徴とする固体撮像装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の固体撮像装置において、
前記電源配線は負電位を供給することを特徴とする固体撮像装置。
【請求項８】
請求項１に記載の固体撮像装置において、
前記電源配線は、第１の電源配線と第２の電源配線とを有しており、
前記ドライバ回路は、前記画素の行ごとに設けられ、前記第１及び第２の電源配線に接続された複数のバッファ回路を有しており、
前記第２の電源配線上に設けられた第２のインピーダンス素子と、
前記第１の電源配線と前記バッファ回路との間に設けられた第１のスイッチと、
前記第２の電源配線と前記バッファ回路との間に設けられた第２のスイッチとをさらに備え、
前記インピーダンス制御手段は、前記第１の電源配線、前記第２の電源配線、前記第１のスイッチ、前記第２のスイッチ、及び前記第２のインピーダンス素子を有していることを特徴とする固体撮像装置。
【請求項９】
請求項８に記載の固体撮像装置において、
前記第１の電源配線と、前記第２の電源配線との間に接続を制御する第３のスイッチを有していることを特徴とする固体撮像装置。
【請求項１０】
請求項８又は９に記載の固体撮像装置において、
前記複数の制御線は、前記転送トランジスタのゲート電極に接続された第２の制御線を含んでおり、
前記第１の電源配線又は前記第２の電源配線は、前記転送トランジスタを非導通状態にするための電位を前記第２の制御線に供給する配線であり、
前記インピーダンス制御手段は、前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくすることを特徴とする固体撮像装置。
【請求項１１】
請求項１０に記載の固体撮像装置において、
前記オールリセット動作時には、前記第１のスイッチはオフ、前記第２のスイッチはオンにされ、
前記読み出し動作時には、前記画素信号を読み出すために選択された列では前記第１のスイッチはオン、前記第２のスイッチはオフにされ、選択されない列では前記第１のスイッチはオフ、前記第２のスイッチはオンにされることを特徴とする固体撮像装置。
【請求項１２】
請求項１〜１１のうちいずれか１つに記載の固体撮像装置において、
前記複数の画素の各々には、複数の前記転送トランジスタが設けられており、
前記フローティングディフュージョンには、複数の前記転送トランジスタが接続されていることを特徴とする固体撮像装置。
【請求項１３】
入射光に応じた画素信号を出力する固体撮像装置と、
前記固体撮像装置に前記入射光を導く撮像光学系と、
前記固体撮像装置から出力された前記画素信号を処理する信号処理部とを備え、
前記固体撮像装置は、
前記入射光を信号電荷に変換する光電変換素子と、フローティングディフュージョンと、前記光電変換素子で生成された前記信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンに転送された前記信号電荷を電圧信号である前記画素信号に変換して出力する増幅トランジスタと、前記フローティングディフュージョンにリセット電位を供給するリセットトランジスタとをそれぞれ有する複数の画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部における画素列ごとに設けられた複数の制御線を介して前記転送トランジスタ及び前記リセットトランジスタの動作を制御し、電源配線に接続されたドライバ回路とを有し、
前記ドライバ回路により、全ての前記複数の画素の前記信号電荷がリセットされるオールリセット動作と、前記画素アレイ部における画素の行ごとに前記画素信号の読み出し動作とが行われ、
前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくするインピーダンス制御手段をさらに有している撮像装置。
【請求項１４】
請求項１３に記載の撮像装置において、
前記固体撮像装置の外部に配置された容量をさらに備え、
前記固体撮像装置は、前記電源配線及び前記容量のそれぞれに接続されたパッドをさらに有していることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載された技術は、固体撮像装置及び撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置を内蔵したデジタルカメラ等が広く普及している。【０００３】
図１６は、従来の固体撮像装置の構成を示す図である。同図に示すように、従来の固体撮像装置１０は、画素アレイ部１１、行選択回路（Ｖｄｅｃ）１２、カラム読出し回路（ＡＦＥ）１３、シャッターモード対応部１４、シャッターモード切替部１５を備えている。画素アレイ部１１には、行選択回路１２から画素部を駆動するための制御線（ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬ）が接続されている。【０００４】
画素アレイ部１１は、行列状に配置された画素で構成されている。各画素には、光電変換を行うフォトダイオード（ＰＤ）、電荷を蓄積するフローティングディフュージョン（ＦＤ）、転送トランジスタ、リセットトランジスタ、増幅トランジスタなどが設けられている。【０００５】
カラム読出し回路１３は、行選択回路１２により読出し制御された画素からのデータを一行ずつ信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。カラム読出し回路１３は、相関二重サンプリング回路（ＣＤＳ：Correlated Double Sampling)やアナログデジタルコンバータ（ＡＤＣ）を含む。【０００６】
また、行選択回路１２には、シャッターモード切替部１５から出力されたシャッターモード切替信号ＳＨＲＭＯＤＥが入力されており、行選択回路１２と電源ＶＤＤ、及びグランドＶＳＳの間には抵抗ＲＶＤＤが設けられている。【０００７】
固体撮像装置の露光方式としては、動画の撮影で広く採用されているローリングシャッター方式と、静止画の撮影などで広く採用されているグローバルシャッター方式が知られている。【０００８】
ローリングシャッター方式では、同一の行に配置された画素のリセット、露光、読出しの動作を同時に行う。このため行間で露光するタイミングが異なり、像のゆがみが発生する。【０００９】
一方、グローバルシャッター方式は、全画素についてリセットと露光を同時に行う。そのため、行間で像のゆがみが発生しない。【００１０】
このグローバルシャッター方式では、全ての画素の露光を同時に行う必要がある。例えば、液晶もしくは機械式シャッターとの組み合わせでグローバルシャッター方式を実現する場合、シャッターを開いた状態で全画素のＰＤをリセットする。これを「オールリセット動作」と呼ぶ。【００１１】
そして、所定の露光時間が経過した後にシャッターを閉じて、画素のＰＤに光が当たらないようにすることで、全画素の露光を同時に行う。【００１２】
グローバルシャッター方式では、全画素のＰＤを同時にリセットするため、全てのリセット信号ＲＳＴが同時に切り替えられる。グローバルシャッター方式における読出しは、ローリングシャッター方式と同様である。【００１３】
しかし、グローバルシャッター方式を採用すると、全てのリセット信号ＲＳＴと転送信号ＴＲＧ（転送トランジスタの制御信号）の電位を同時に切り替える（オールリセット動作する）必要がある。そのため、グローバルシャッター方式では、過大な瞬時電流が流れることとなり、電源のノイズ対策が必要になるという不利益がある。また、電源能力が十分でない場合には、この瞬時電流によって引き起こされる瞬間的な電圧の変化によってラッチアップが引き起こされ、固体撮像素子が破壊されてしまうおそれもある。【００１４】
そこで、従来技術では、画素駆動回路とその電源端子の間にインピーダンス素子（図１６に示すＲＶＤＤなど）を挿入することで、オールリセット動作時の過大な瞬時電流を抑制し、電源のノイズの対策を行っている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２９６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、従来の固体撮像装置では、行選択回路１２の中にある画素駆動回路とその電源端子との間にインピーダンス素子の挿入することにより、読出し動作時に画素を駆動する制御線と電源間の時定数が増加する。そのため、制御線の電位が揺らいだとき、電位の揺れを収束させる時間が延びてしまうことが懸念される。この制御線の電位の揺れが選択行のＦＤへ回りこむと電位の揺れが信号成分と合わさって出力されるため、ノイズとなり、画質の劣化を招いてしまう。【００１７】
本発明の目的は、読み出し動作に影響を与えることなくオールリセット動作時の過大な瞬時電流を抑えることが可能な固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、本発明の一例に係る固体撮像装置は、入射光を信号電荷に変換する光電変換素子と、フローティングディフュージョンと、前記光電変換素子で生成された前記信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンに転送された前記信号電荷を電圧信号である画素信号に変換して出力する増幅トランジスタと、前記フローティングディフュージョンにリセット電位を供給するリセットトランジスタとをそれぞれ有する複数の画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部における画素行ごとに設けられた複数の制御線を介して前記転送トランジスタ及び前記リセットトランジスタの動作を制御し、電源配線に接続されたドライバ回路とを備え、前記ドライバ回路により、全ての前記複数の画素の前記信号電荷がリセットされるオールリセット動作と、前記画素アレイ部における画素の行ごとに前記画素信号の読み出し動作とが行われ、前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくするインピーダンス制御手段をさらに備えている。【００１９】
この構成により、オールリセット動作時には電源配線のインピーダンス値が比較的大きくなるので、電源配線に過大な瞬時電流が流れるのを抑制することができ、破壊されにくくなっている。また、読み出し動作時には電源配線のインピーダンス値が比較的小さくなるので、制御線の電位の揺れを緩和することができ、ノイズの発生を低減することができる。また、回路面積が大幅に増大することもない。【００２０】
前記インピーダンス制御手段として、前記電源配線に接続され、切替可能な２以上の電流経路を有するインピーダンス切替回路を備えていてもよい。【００２１】
また、前記電源配線は、第１の電源配線と第２の電源配線とを有しており、前記ドライバ回路は、前記画素の列ごとに設けられ、前記第１及び第２の電源配線に接続された複数のバッファ回路を有しており、前記第２の電源配線上に設けられた第２のインピーダンス素子と、前記第１の電源配線と前記バッファ回路との間に設けられた第１のスイッチと、前記第２の電源配線と前記バッファ回路との間に設けられた第２のスイッチとをさらに備え、前記インピーダンス制御手段は、前記第１の電源配線、前記第２の電源配線、前記第１のスイッチ、前記第２のスイッチ、及び前記第２のインピーダンス素子を有していてもよい。【００２２】
本発明の一例に係る撮像装置は、入射光に応じた画素信号を出力する固体撮像装置と、前記固体撮像装置に前記入射光を導く撮像光学系と、前記固体撮像装置から出力された前記画素信号を処理する信号処理部とを備えている。そして、前記固体撮像装置は、前記入射光を信号電荷に変換する光電変換素子と、フローティングディフュージョンと、前記光電変換素子で生成された前記信号電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンに転送された前記信号電荷を電圧信号である前記画素信号に変換して出力する増幅トランジスタと、前記フローティングディフュージョンにリセット電位を供給するリセットトランジスタとをそれぞれ有する複数の画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部における画素行ごとに設けられた複数の制御線を介して前記転送トランジスタ及び前記リセットトランジスタの動作を制御し、電源配線に接続されたドライバ回路とを有している。固体撮像装置では、前記ドライバ回路により、全ての前記複数の画素の前記信号電荷がリセットされるオールリセット動作と、前記画素アレイ部における画素の行ごとに前記画素信号の読み出し動作とが行われ、前記読み出し動作時における前記電源配線のインピーダンス値を、前記オールリセット動作時における前記電源配線のインピーダンス値よりも小さくするインピーダンス制御手段をさらに有している。【００２３】
この構成によれば、上述のように固体撮像装置が瞬時電流によって破壊されにくくなっており、且つ固体撮像装置から出力される画素信号に含まれるノイズが低減されるので、信頼性が高く、良好な画像を得ることができる。
【発明の効果】
【００２４】
本発明の一例に係る固体撮像装置及びその撮像装置では、回路規模を大幅に増加させず、読み出し動作に影響を与えることなく、オールリセット動作時の過大な瞬時電流を抑えることが可能である。
【図面の簡単な説明】
【００２５】
【図１】図１は、第１の実施形態に係る固体撮像装置の構成を示す図である。
【図２】図２は、第１の実施形態に係る固体撮像装置において、画素セルの回路構成の一例を示す回路図である。
【図３】図３は、第１の実施形態に係る固体撮像装置において、画素セルの回路構成の他例を示す回路図である。
【図４】図４は、図２に示す画素セルを採用した固体撮像装置において、ローリングシャッター方式の動作を示すタイミングチャートである。
【図５】図５は、第１の実施形態に係る固体撮像装置において、液晶シャッター若しくは機械式シャッターを用いたグローバルシャッター方式の動作を示すタイミングチャートである。
【図６】図６は、第１の実施形態に係る固体撮像装置において、ドライバ回路を制御するＭＰＸ回路のうち転送パルス用のＭＰＸ回路の一例を示す図である。
【図７】図７は、第１の実施形態に係る固体撮像装置において、画素部の転送トランジスタを駆動するための回路の一例を示す図である。
【図８】図８は、第１の実施形態に係る固体撮像装置において、画素部のリセット電源φＶＤＤＣＥＬＬを供給するための回路の一例を示す図である。
【図９】図９は、第１の実施形態に係る固体撮像装置において、画素部のリセットパルスφＲＳを供給するための回路の一例を示す図である。
【図１０】図１０は、第１の実施形態に係る固体撮像装置において、画素部の転送トランジスタを駆動するための回路の別例を示す図である。
【図１１】図１１は、第２の実施形態に係る固体撮像装置において、ドライバ回路を制御するＭＰＸ回路のうち転送パルス用のＭＰＸ回路の一例を示す図である。
【図１２】図１２は、第２の実施形態に係る固体撮像装置において、画素アレイ部とドライバ回路の一例を示す図である。
【図１３】図１３は、第２の実施形態に係る固体撮像装置において、画素アレイ部とドライバ回路の一例を示す図である。
【図１４】図１４（ａ）、（ｂ）は、第２の実施形態に係る固体撮像装置において、インピーダンス切替回路の一例をそれぞれ示す図である。
【図１５】図１５は、第３の実施形態に係る撮影装置の構成を示すブロック図である。
【図１６】図１６は、従来の固体撮像装置の構成を示す図である。
【発明を実施するための形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る固体撮像装置及びその駆動方法について、図面を参照しながら説明する。
【００２７】
図１は、第１の実施形態に係る固体撮像装置の構成を示す図である。
【００２８】
同図に示すように、本実施形態に係る固体撮像装置１００は、光電変換を行うフォトダイオード（光電変換素子）とトランジスタとからなる画素セル１０１が行列状に多数配置されてなる画素アレイ部１０２と、画素アレイ部１０２を駆動するドライバ回路１０３と、マルチプレクサ（ＭＰＸ）回路１０４と、垂直走査回路１０５と、画素セル１０１から読み出された画素信号を各列回路に伝達する垂直信号線ＶＬａ、ＶＬｂ…（以下垂直信号線ＶＬと表記）と、垂直信号線ＶＬに接続された定電流源１０６と、定電流源１０６を介して垂直信号線ＶＬにより伝達された画素信号を受けるカラム読出し回路１０７と、カラム読出し回路１０７における画素信号の水平方向の伝達を制御する水平走査回路１０８と、垂直走査回路１０５、ＭＰＸ回路１０４、ドライバ回路１０３、カラム読出し回路１０７、及び水平走査回路１０８に制御用パルスを供給するタイミング発生回路（ＴＧ）１０９とを備えている。
【００２９】
カラム読出し回路１０７は、１列の画素信号を受け、且つ差分手段を有するノイズキャンセラ（ＣＤＳ）回路と、ＣＤＳ回路からの画素信号を受けるアナログデジタル変換回路（ＡＤＣ）とを含む。そして、水平走査回路１０８により選択された列のアナログデジタル変換されたデータが固体撮像装置の外へ順次出力される。また、ドライバ回路１０３には電源端子用のＰＡＤ１１０が接続されている。
【００３０】
カラム読出し回路１０７に含まれるＣＤＳ回路は、例えば画素アレイ部１０２に行列状に配列されている単位画素（画素セル１０１）の列ごとに接続されている。また、ＣＤＳ回路は、垂直走査回路１０５によって選択された行の画素セル１０１から垂直信号線ＶＬを通って出力される画素信号に対して、ＣＤＳ（相関二重サンプリング）処理を行う。これにより、画素セル１０１で発生するリセットノイズや、トランジスタのしきい値バラツキに起因する画素固有の固定パターンノイズが除去されると共に、信号処理後の画素信号がＣＤＳ回路に一時的に保持される。
【００３１】
アナログデジタル変換回路（ＡＤＣ）は、ＡＧＣ（Auto Gain Control）機能と、アナログデジタル変換機能とを備えており、ＡＤＣによって、ＣＤＳ回路に保持されたアナログ信号である画素信号がデジタル信号に変換される。
【００３２】
図２は、画素セル１０１の回路構成の一例を示す回路図である。同図に示すように、画素セル１０１は、光電変換を行う素子、例えばフォトダイオード１２０、１２１と、転送トランジスタ１２２、１２３と、リセットトランジスタ１２４と、増幅トランジスタ１２５とを有している。転送トランジスタ１２２、１２３、リセットトランジスタ１２４、及び増幅トランジスタ１２５としては、例えばＮチャネル型のＭＯＳトランジスタを用いることができる。
【００３３】
転送トランジスタ１２２は、フォトダイオード１２０のカソード電極とフローティングディフュージョン（ＦＤ）１２６との間に接続されている。転送トランジスタ１２３も同様に、フォトダイオード１２１のカソード電極とＦＤ１２６との間に接続されている。すなわち、本実施形態では、例えば２つの転送トランジスタ１２２、１２３が同一のＦＤ１２６に接続されている回路構成が採用されている。
【００３４】
転送トランジスタ１２２のゲート電極には転送制御線１１１が、転送トランジスタ１２３のゲート電極には転送制御線１１２が接続されている。転送トランジスタ１２２のゲート電極に転送制御線１１１から転送パルスφＴＧ（２ｎ−１）が与えられると、転送トランジスタ１２２がオン状態となり、フォトダイオード１２０で光電変換されてフォトダイオード１２０に蓄積された信号電荷（具体的には電子）がＦＤ１２６へ転送される。転送トランジスタ１２３のゲート電極に転送制御線１１２から転送パルスφＴＧ（２ｎ）が与えられると、転送トランジスタ１２３がオン状態となり、フォトダイオード１２１で光電変換されてフォトダイオード１２１に蓄積された信号電荷がＦＤ１２６へ転送される。
【００３５】
リセットトランジスタ１２４については、ゲート電極にリセット制御線１１３が接続され、画素のリセット電源φＶＤＤＣＥＬＬを供給するリセット電源線１１４がドレイン電極に接続され、ソース電極にＦＤ１２６が接続されている。フォトダイオード１２０からＦＤ１２６へ信号電荷を転送する前に、リセットトランジスタ１２４のゲート電極にリセット制御線１１３からリセットパルスφＲＳ（ｎ）が与えられると、リセットトランジスタ１２４がオン状態となり、画素のリセット電源φＶＤＤＣＥＬＬ（ｎ）の電位を電源電位Ｖｄｄとして、ＦＤ１２６の電位が電源電位Ｖｄｄにリセットされる。
【００３６】
増幅トランジスタ１２５については、ゲート電極がＦＤ１２６に接続され、ドレイン電極が画素電源ＡＶＤＤＰに続され、ソース電極が垂直信号線ＶＬに接続されている。増幅トランジスタ１２５は、リセットトランジスタ１２４によってリセットされた後のＦＤ１２６の電位をリセットレベルとして垂直信号線ＶＬへ出力し、さらに、転送トランジスタ１２２、１２３によって信号電荷が転送された後のＦＤ１２６の電位に応じた電圧を信号レベルとして垂直信号線ＶＬへ出力する。
【００３７】
なお、転送パルスφＴＧ、リセットパルスφＲＳ、及びリセット電源φＶＤＤＣＥＬＬは、ドライバ回路１０３から供給される。
【００３８】
図３は、画素セル１０１の回路構成の他例を示す回路図である。同図において、図２に示す回路と同じ構成要素には同じ符号を付して説明を省略し、以下、図２に示す回路との相違点について主に説明する。
【００３９】
増幅トランジスタ１２５のドレイン電極には画素電源の電圧ＡＶＤＤＰが印加されており、増幅トランジスタ１２５のソース電極には選択トランジスタ１２７のドレイン電極が接続されている。選択トランジスタ１２７のゲート電極は選択制御線１１５と接続しており、選択制御線１１５から選択パルスφＳＥＬ（ｎ）が与えられる。選択トランジスタ１２７のソース電極には垂直信号線ＶＬが接続されており、増幅トランジスタ１２５で増幅された画素信号が選択トランジスタ１２７を通じて垂直信号線ＶＬに出力される。
【００４０】
また、本実施形態では、画素セル１０１として、フォトダイオード及び転送トランジスタをそれぞれ２つ含む構成を用いたが、これに限られず、フォトダイオード及び転送トランジスタをそれぞれ１つ含む構成や、フォトダイオード及び転送トランジスタをそれぞれ４つ含む構成等を用いることも可能である。また、図２、３に示す例ではリセット電源φＶＤＤＣＥＬＬと画素電源が分かれていたが、両者が互いに接続される構成を用いることも可能である。
【００４１】
図４は、図２に示したいわゆる３Ｔｒ型画素回路を採用した固体撮像装置において、ローリングシャッター方式の動作を示すタイミングチャートである。
【００４２】
３Ｔｒ型の画素セル１０１を採用した固体撮像装置の撮像を行う場合の各画素の動作は、「ＰＤリセット／ＦＤ非選択電位書き込み」→「露光」→「ＦＤリセットおよび信号読出し」→「ＰＤからＦＤに電荷転送および信号読出し」→「ＦＤ非選択電位書き込み」、という順で動作が制御される。
【００４３】
３Ｔｒ型画素セル１０１では、例えば２ｎ−１行目のＰＤ１２０とＦＤ１２６とは転送トランジスタ１２２によって電気的に分離されていて、ＰＤ１２０をリセットする際には、リセットトランジスタ１２４だけでなく転送トランジスタ１２２もオン状態にする必要がある。そして、ＦＤ非選択電位の書き込み時は、画素のリセット電源φＶＤＤＣＥＬＬがローレベル（Ｌ）となり、リセットトランジスタ１２４がオン状態として、ＦＤ１２６にリセット電源φＶＤＤＣＥＬＬのＬレベルを書き込みすることで、増幅トランジスタ１２５をオフ状態とする。この動作は画素読出し後でも同様に実施する必要がある。なお、ローリングシャッター時はオールリセット動作を行うオールリセットパルスφＡＬＬＲＳＴはローレベル（Ｌ）に固定される。
【００４４】
図５は、３Ｔｒ型画素セル１０１を採用した固体撮像装置と液晶シャッター若しくは機械式シャッターとを組み合わせたグローバルシャッター方式の動作を示すタイミングチャートである。
【００４５】
この場合、シャッターを開いた状態で、全画素同時にＰＤリセットするオールリセット動作を行い、液晶シャッター若しくは機械式シャッターを閉じることで、全画素の露光を同時に行っている。
【００４６】
３Ｔｒ型画素セル１０１でＰＤリセットを行うためには、全画素のリセットパルスφＲＳと転送パルスφＴＧを同時にハイレベル（Ｈ）にする必要がある。よって、図５に示す通り、全画素ＰＤリセットでは、全ての画素のリセットパルスφＲＳと転送パルスφＴＧを同時に切り替えている。なお、リセットパルスφＲＳが転送パルスφＴＧをオーバーラップするようにパルスを制御してもよい。
【００４７】
その後、ＦＤ非選択電位の書き込みとして、全行の画素のリセット電源φＶＤＤＣＥＬＬがローレベル（Ｌ）となり、全行のリセットトランジスタ１２４がオン状態となることで、全画素セルのフローティングディフュージョンＦＤにリセット電源φＶＤＤＣＥＬＬのローレベル（Ｌ）を書き込む。これにより、増幅トランジスタ１２５をオフ状態となる。なお、全画素同時にＰＤリセットし、全画素のフローティングディフュージョンＦＤ１２６を非選択電位の書き込みまで、ＴＧ１０９よりオールリセットパルスφＡＬＬＲＳＴはハイレベル（Ｈ）としている。ＦＤ１２６に非選択電位が書き込まれた後、オールリセットパルスφＡＬＬＲＳＴはローレベルになる。その後、シャッターが閉じて、露光時間が終了する。続いて、ＦＤ１２６のリセットを行ってからＰＤに蓄積された電荷をＦＤに転送する。画素からの信号の読み出しは、行ごとに順次に行う。すなわち、読出し動作はローリングシャッター方式と同様である。
【００４８】
図６は、本実施形態の固体撮像装置において、ドライバ回路１０３を制御するＭＰＸ回路１０４のうち転送パルス用のＭＰＸ回路の一例を示す図である。
【００４９】
図６に示すように、転送パルス用のＭＰＸ回路１０４は、画素の行にそれぞれ対応するＡＮＤ回路とＯＲ回路を有しており、垂直走査回路１０５から出力された行選択パルスφＶＳＲ＿ＯＵＴ(２Ｎ)、φＶＳＲ＿ＯＵＴ(２Ｎ−１)…が入力され、ＴＧ１０９から出力されたオールリセットパルスφＡＬＬＲＳＴと転送パルスφＴＧＩＮが入力される。なお、２Ｎ行目が読出し行である場合には、行選択パルスφＶＳＲ＿ＯＵＴ（２Ｎ）にハイレベル（Ｈ）が出力され、転送パルスφＴＧＩＮがハイレベル（Ｈ）になると、転送パルス出力線ＴＧＩＮ（２Ｎ）からハイレベル（Ｈ）が出力される。それ以外の行では転送パルス出力線からローレベル（Ｌ）が出力される。
【００５０】
また、オールリセット動作時には、オールリセットパルスφＡＬＬＲＳＴがハイレベル（Ｈ）となり、転送パルスφＴＧＩＮがハイレベル（Ｈ）になると、全行の転送パルス出力線ＴＧＩＮからハイレベル（Ｈ）が出力される。
【００５１】
図７は、本実施形態の画素部の転送トランジスタを駆動するための回路の一例を示す図である。同図には、ドライバ回路１０３と、ＭＰＸ回路１０４と、垂直走査回路１０５と、インピーダンス切替回路（インピーダンス制御手段）１３０と、電源端子用のＰＡＤ１１０と、固体撮像装置のチップ外部に設けられた外部容量Ｃｏｕｔとが示されている。ＭＰＸ回路１０４には、垂直走査回路１０５から行選択パルスφＶＳＴ＿ＯＵＴが入力され、選択行と非選択行の判定がなされる（図６参照）。ＴＧ１０９からは、オールリセット動作時にオールリセットパルスφＡＬＬＲＳＴがＭＰＸ回路１０４に入力され、転送トランジスタを制御する転送パルスφＴＧＩＮがＭＰＸ回路１０４に入力される。
【００５２】
また、ドライバ回路１０３のバッファ回路ＤＲＶは行毎に配置され、バッファ回路ＤＲＶのローレベル（Ｌ）用の電源配線は、インピーダンス切替回路１３０に接続されている。そして、インピーダンス切替回路１３０は、電源端子用のＰＡＤ１１０を介して外部容量Ｃｏｕｔに接続されている。バッファ回路ＤＲＶの入力端には対応する転送パルス出力線ＴＧＩＮ（２Ｎ）、ＴＧＩＮ（２Ｎ−１）…が接続されている。バッファ回路ＤＲＶの出力端からは転送パルスφＴＧ（２Ｎ）、φＴＧ（２Ｎ−１）…が出力される。
【００５３】
インピーダンス切替回路１３０は、互いに並列に接続された抵抗素子（インピーダンス素子）Ｒ１とトランジスタＭ０とを有している。トランジスタＭ０のゲート電極には、インピーダンス切替制御パルスφＲＳＷが入力されている。このインピーダンス切替制御パルスφＲＳＷは、オールリセット動作時にローレベル（Ｌ）となり、画素セル１０１の制御線（転送制御線１１１、１１２）から電源端子（ＰＡＤ１１０）までの電流経路を抵抗素子Ｒ１のみにすることにより、インピーダンス切替回路１３０における抵抗値を増加させ、過大な瞬時電流が流れるのを抑制する。
【００５４】
一方、オールリセット動作が完了した後の、画素の読出し動作時には、インピーダンス切替制御パルスφＲＳＷはハイレベル（Ｈ）となり、画素部の制御線（転送制御線１１１、１１２）から電源端子（ＰＡＤ１１０）までの電流経路を抵抗素子Ｒ１とトランジスタＭ０とすることにより、オールリセット動作時よりも抵抗値を低下させ、前述した読出し動作時の制御線（転送制御線１１１、１１２）の電位の変動を抑制することで、ノイズの発生を抑制することができる。また、電圧変化を緩和できるので、ラッチアップを生じるおそれを大幅に低減することができる。なお、オールリセット動作以外、例えばローリングシャッター動作における複数行の画素の信号電荷をリセットする電子シャッター動作等において、複数行のバッファ回路ＤＲＶに転送パルスＴＧＩＮが入力された際に、一時的にインピーダンス切替制御パルスφＲＳＷをローレベルからハイレベルとして、過大な瞬時電流が流れるのを抑制してもよい。
【００５５】
本実施形態の固体撮像装置では、読出し動作時における画素セル１０１の制御線（転送制御線１１１、１１２）から見た電源端子（あるいは電源配線）までの共通インピーダンス値がオールリセット動作時よりも小さくなる。ここで、「共通インピーダンス値」とは、読み出される行の画素セル１０１の制御線から電源端子（ＰＡＤ１１０）までの配線と、ある任意の非選択行の画素セル１０１の制御線から電源端子までの配線（及び回路）の共通部分のインピーダンス値をいうものとする。
【００５６】
言い換えれば、本実施形態の固体撮像装置によれば、インピーダンス切替回路１３０を設けることにより、オールリセット動作時と読出し動作時で、画素セル１０１の制御線（ここでは転送制御線１１１、１１２）から見たインピーダンスをそれぞれに最適なインピーダンス値に調整することができる。例えば、オールリセット動作時には過大な瞬時電流を抑制するために、抵抗値を１００Ω以上にしたいが、読出し動作時には転送制御線１１１、１１２の電位変動を抑制するため、抵抗値を１０Ω未満にしたいとした場合、抵抗素子Ｒ１として１００Ω以上の抵抗素子を用い、トランジスタＭ０のオン時の抵抗値を１０Ω未満とすることで容易にインピーダンスの調整をすることができる。また、インピーダンス切替回路１３０はドライバ回路１０３の近傍に配置されていればよく、行毎に配置される必要がない。すなわち、ドライバ回路１０３に対してインピーダンス切替回路１３０は１つのみ設けられていればよいので、チップ面積の拡大を招かない。
【００５７】
なお、バッファ回路ＤＲＶに接続される電源配線ＴＧＬの電位が負電圧であっても、同様にオールリセット動作時の電源配線ＴＧＬには過大な瞬時電流がさらに流れやすくなるため、インピーダンス切替回路１３０は瞬時電流の低減に有効な手段である。また、この場合、過大な瞬時電流が１つの経路に集中することを防ぐため、電源配線ＴＧＬのバッファ回路ＤＲＶへの分岐点とＰＡＤ１１０との間に、抵抗素子Ｒ１及びトランジスタＭ０と並列に接続されたダイオード素子を配置してもよい。また、電源配線ＴＧＬのバッファ回路ＤＲＶとグランド電源間に接続されたダイオード素子を配置してもよい。これにより、オールリセット動作時に、抵抗成分と瞬時電流による電位勾配の発生により電位上昇することでダイオードがオン状態となるため、瞬時電流が流れるときだけ、グランド電源に瞬時電流を流す経路が形成できる。これにより、瞬時電流を流す経路を分散することができ、ある特定の配線に過大な瞬時電流が流れるのを抑制することができる。
【００５８】
なお、リセットパルスφＲＳを供給するドライバ回路および画素のリセット電源φＶＤＤＣＥＬＬを供給するドライバ回路においても、上述した例と同様にインピーダンス切替回路を設けることが有効である。
【００５９】
インピーダンス切替回路を設けない場合、転送パルスφＴＧ、リセットパルスφＲＳ、及びリセット電源φＶＤＤＣＥＬＬを供給するための制御線（転送制御線１１１、リセット制御線１１３、リセット電源線１１４）は垂直信号線ＶＬと交差するので、ＰＤ１２１からＦＤ１２６に電荷を転送する際、これらの配線間に寄生容量が発生する。転送制御線１１１と垂直信号線ＶＬとの間に生じる寄生容量により、垂直信号線の電位低下が転送制御線１１１に伝搬し、転送パルスφＴＧのローレベルの電位が低下する。この転送制御線１１１の電位変動は全行で発生するため、ドライバ回路１０３を通じて電源配線に伝搬する。ここで、転送制御線１１１は転送トランジスタ１２３のゲート電極に接続されているので、ＦＤ１２６と転送制御線１１１との間にはゲート−ソース間のオーバーラップ容量が存在する。これにより、転送パルスφＴＧのローレベルの電位変動がゲートオーバーラップ容量により別のＦＤ１２６に伝搬し、ＦＤ１２６の電位が揺らぐ。このＦＤ１２６の電位の揺れが増幅トランジスタ１２５を通して垂直信号線ＶＬに伝達され、ノイズとなる。
【００６０】
従って、選択行のダーク画素のＦＤ１２６への寄生容量を介した電位変動の伝搬を防ぐため、リセットパルスφＲＳを供給するドライバ回路および画素のリセット電源φＶＤＤＣＥＬＬを供給するドライバ回路においてもインピーダンス切替回路を設けることがノイズの低減に有効である。
【００６１】
図８は、本実施形態の画素部のリセット電源φＶＤＤＣＥＬＬを供給するための回路の一例を示す図である。同図で示すドライバ回路１０３Ｂは、図１に示すドライバ回路１０３の一部である。
【００６２】
図８に示すように、ドライバ回路１０３Ｂは、単位画素セルに対応して設けられ、ＭＰＸ回路１０４から出力された信号ＶＤＤＣＥＬＬ＿ＩＮ（Ｎ）、ＶＤＤＣＥＬＬ＿ＩＮ（Ｎ−１）…がそれぞれ入力された複数のバッファ回路ＤＲＶを有している。この複数のバッファ回路ＤＲＶは、共通の電源配線ＶＤＤＣＥＬＬ＿Ｌに接続されているとともに、リセット電源線１１４を介してリセット電圧φＶＤＤＣＥＬＬ（Ｎ）、φＶＤＤＣＥＬＬ（Ｎ−１）…をリセットトランジスタ１２４のドレイン電極に供給する。
【００６３】
電源配線ＶＤＤＣＥＬＬ＿Ｌは外部容量Ｃｏｕｔ＿Ｂに接続されたＰＡＤ１１０Ｂに接続されており、ＰＡＤ１１０Ｂとバッファ回路ＤＲＶとの間における電源配線ＶＤＤＣＥＬＬ＿Ｌには、図７に示すインピーダンス切替回路１３０と同様の構成を有するインピーダンス切替回路１３２が設けられている。すなわち、インピーダンス切替回路１３２は、並列接続された抵抗素子Ｒ３とトランジスタＭ３とを有する。トランジスタＭ３の動作は、インピーダンス切替制御パルスφＲＳＷ３により制御される。
【００６４】
インピーダンス切替制御パルスφＲＳＷ３は、オールリセット動作時にローレベル（Ｌ）となり、画素セル１０１の制御線（リセット電源線１１４）から電源端子（ＰＡＤ１１０Ｂ）までの電流経路を抵抗素子Ｒ３のみにすることにより、インピーダンス切替回路１３２における抵抗値を増加させ、過大な瞬時電流が流れるのを抑制する。
【００６５】
一方、オールリセット動作が完了した後の、画素の読出し動作時には、インピーダンス切替制御パルスφＲＳＷ３はハイレベル（Ｈ）となり、画素部の制御線（リセット電源線１１４）から電源端子（ＰＡＤ１１０Ｂ）までの電流経路を抵抗素子Ｒ３とトランジスタＭ３とすることにより、オールリセット動作時よりも抵抗値を低下させ、前述した読出し動作時の制御線（リセット電源線１１４）の電位の変動を抑制することで、ノイズの発生を抑制することができる。また、電圧変化を緩和できるので、ラッチアップを生じるおそれを大幅に低減することができる。
【００６６】
図９は、本実施形態の画素部のリセットパルスφＲＳを供給するための回路の一例を示す図である。同図で示すドライバ回路１０３Ｃは、図１に示すドライバ回路１０３の一部である。
【００６７】
図９に示すように、ドライバ回路１０３Ｃは、単位画素セルに対応して設けられ、ＭＰＸ回路１０４から出力された信号ＲＳ＿ＩＮ（Ｎ）、ＲＳ＿ＩＮ（Ｎ−１）…がそれぞれ入力された複数のバッファ回路ＤＲＶを有している。この複数のバッファ回路ＤＲＶは、共通の電源配線ＲＳ＿Ｌに接続されているとともに、リセット電源線１１４を介してリセットパルスφＲＳ（Ｎ）、φＲＳ（Ｎ−１）…をリセットトランジスタ１２４のゲート電極に供給する。
【００６８】
電源配線ＶＤＤＣＥＬＬ＿Ｌは外部容量Ｃｏｕｔ＿Ｃに接続されたＰＡＤ１１０Ｃに接続されており、ＰＡＤ１１０Ｃとバッファ回路ＤＲＶとの間における電源配線ＲＳ＿Ｌには、図７に示すインピーダンス切替回路１３０と同様の構成を有するインピーダンス切替回路１３３が設けられている。すなわち、インピーダンス切替回路１３３は、並列接続された抵抗素子Ｒ４とトランジスタＭ４とを有する。トランジスタＭ４の動作は、インピーダンス切替制御パルスφＲＳＷ４により制御される。
【００６９】
インピーダンス切替制御パルスφＲＳＷ４は、オールリセット動作時にローレベル（Ｌ）となり、画素セル１０１の制御線（リセット制御線１１３）から電源端子（ＰＡＤ１１０Ｃ）までの電流経路を抵抗素子Ｒ４のみにすることにより、インピーダンス切替回路１３３における抵抗値を増加させ、過大な瞬時電流が流れるのを抑制する。
【００７０】
一方、オールリセット動作が完了した後の、画素の読出し動作時には、インピーダンス切替制御パルスφＲＳＷ４はハイレベル（Ｈ）となり、画素部の制御線（リセット制御線１１３）から電源端子（ＰＡＤ１１０Ｃ）までの電流経路を抵抗素子Ｒ４とトランジスタＭ４とすることにより、オールリセット動作時よりも抵抗値を低下させ、前述した読出し動作時の制御線（リセット制御線１１３）の電位の変動を抑制することで、ノイズの発生を抑制することができる。また、電圧変化を緩和できるので、ラッチアップを生じるおそれを大幅に低減することができる。
【００７１】
以上のように、インピーダンス切替回路を設けることで、読出し動作時における画素セル１０１の制御線（リセット制御線１１３、リセット電源線１１４）から見た電源端子（あるいは電源配線）までの共通インピーダンス値がオールリセット動作時よりも小さくなる。すなわち、読出し動作時における電源配線のインピーダンス値がオールリセット動作時よりも小さくなる。
【００７２】
なお、オールリセット動作を行うグローバルシャッター方式は主に静止画撮像時に使用され、オールリセット動作時にはインピーダンス切替回路１３０の抵抗値がより大きくなるよう制御される。動画撮像時にはシャッタ動作はローリングシャッタ方式であり、この場合は、読出し動作と同様に行単位で画素セルをアクセスするため、インピーダンス切替回路１３０の抵抗値はオールリセット動作時よりも低く制御される。
【００７３】
図１０は、本実施形態の画素部の転送トランジスタを駆動するための回路の別例を示す図である。なお、図７に示す回路と同じ構成要素には同じ符号を付して説明を省略し、以下、図７に示す回路との相違点について主として説明する。
【００７４】
図１０に示す変形例では、インピーダンス切替回路１３１が、トランジスタＭ１とトランジスタＭ２とが並列に接続された形で構成され、トランジスタＭ１のゲート電極にはインピーダンス切替制御パルスφＲＳＷ１が、トランジスタＭ２のゲート電極にはインピーダンス切替制御パルスφＲＳＷ２が入力されている。
【００７５】
オールリセット動作時には、例えばインピーダンス切替制御パルスφＲＳＷ１をハイレベル（Ｈ）にしてトランジスタＭ１をオン状態とし、インピーダンス切替制御パルスφＲＳＷ２をローレベル（Ｌ）にすることでトランジスタＭ２をオフ状態とする。これにより、インピーダンス切替回路１３１の抵抗値が高くなり、瞬時電流はインピーダンス切替回路１３１によって制限され、電源配線ＴＧＬに過大な瞬時電流が流れるのを抑制することができる。
【００７６】
読出し動作時には、インピーダンス切替制御パルスφＲＳＷ１、φＲＳＷ２を共にハイレベル（Ｈ）としてトランジスタＭ１、Ｍ２をオン状態とすることでインピーダンス切替回路１３１の抵抗値を低減する。これにより、前述した読出し動作時の制御線（転送制御線１１１、１１２）の電位の揺れが抑えられるので、ノイズの発生を抑制することができる。
【００７７】
なお、図７、図１０ではインピーダンス切替回路１３０、１３１における電流経路は２つである例を示したが、電流経路は３つ以上であってもよい。
【００７８】
また、以上では画素セル１０１が２つのＰＤを有する例について説明したが、ＰＤは画素セルにつき１つのみ設けられていてもよく、３つ以上設けられていてもよい。３つ以上のＰＤが設けられている場合は、共通のＦＤに接続されていてもよい。
【００７９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る固体撮像装置について、図面を参照しながら説明する。なお、前述した第１の実施形態に係る固体撮像装置と異なる点を中心に説明する。
【００８０】
図１１は、第２の実施形態に係る固体撮像装置において、ドライバ回路２０３を制御するマルチプレクサ（ＭＰＸ）回路２０４のうち転送パルス用のＭＰＸ回路の一例を示す図である。
【００８１】
同図に示すように、転送パルス用のＭＰＸ回路２０４は、転送制御線ごとに設けられたＯＲ回路と、当該ＯＲ回路の出力端に直列に接続されたＯＲ回路、ＡＮＤ回路、及び２つのＩＮＶ回路を複数有しており、垂直走査回路１０５から行選択パルスφＶＳＲ＿ＯＵＴ(２Ｎ)、φＶＳＲ＿ＯＵＴ(２Ｎ−１)、φＶＳＲ＿ＯＵＴ(２Ｍ)、φＶＳＲ＿ＯＵＴ(２Ｍ−１)が入力され、ＴＧ１０９からオールリセットパルスφＡＬＬＲＳＴと転送パルスφＴＧＩＮとが入力されている。
【００８２】
なお、画素の読出し動作時に２Ｎ行目が読出し行である場合には、オールリセットパルスφＡＬＬＲＳＴはローレベル（Ｌ）であり、行選択パルスφＶＳＲ＿ＯＵＴ（２Ｎ）がハイレベル（Ｈ）となり、転送パルスφＴＧＩＮがハイレベル（Ｈ）となる。このとき、転送パルス出力線ＴＧＩＮ（２Ｎ）からハイレベル（Ｈ）が出力される。それ以外の行では転送パルス出力線からローレベル（Ｌ）が出力される。このとき、ドライバ回路２０３のインピーダンス切替制御パルスであるφＳＷ１とφＳＷ２について、読出し行である２Ｎ行目でインピーダンス切替制御パルスφＳＷ１（Ｎ）はハイレベル（Ｈ）となり、φＳＷ２（Ｎ）はローレベル（Ｌ）となる。
【００８３】
また、オールリセット動作時には、オールリセットパルスφＡＬＬＲＳＴとしてハイレベル（Ｈ）が出力され、転送パルスφＴＧＩＮとしてハイレベル（Ｈ）が出力されることで、全行の転送パルス出力線ＴＧＩＮからハイレベル（Ｈ）が出力される。このとき、ドライバ回路２０３のインピーダンス切替制御パルスであるφＳＷ１とφＳＷ２について、全行ともにインピーダンス切替制御パルスφＳＷ１はローレベル（Ｌ）となり、φＳＷ２はハイレベル（Ｈ）となる。
【００８４】
図１２は、本発明の第２の実施形態に係る固体撮像装置について、画素アレイ部１０２とドライバ回路２０３の一例を示す図である。同図では、オールリセット動作時を示している。図１２では、光照射列の画素セルを画素セル１０１ａ、定電流源を定電流源１０６ａとし、ダーク列の画素セルを画素セル１０１ｂ、定電流源を定電流源１０６ｂとする。
【００８５】
図１２には、画素アレイ部１０２と、ドライバ回路２０３と、抵抗素子（インピーダンス素子）Ｒ２を有するインピーダンス切替回路１３４と、電源端子用のＰＡＤ１１０と、外部容量Ｃｏｕｔと、定電流源１０６ａ、１０６ｂとが示されている。ドライバ回路２０３のバッファ回路ＤＲＶは行毎に配置され、バッファ回路ＤＲＶのローレベル（Ｌ）用の電源配線ＴＧＬａとＴＧＬｂの２経路存在する。
【００８６】
例えば、φＴＧＩＮ（２Ｎ）が供給されているバッファ回路ＤＲＶは、バッファ回路ＤＲＶからトランジスタ（スイッチ）Ｎａ１を介して電源配線ＴＧＬａと接続され、トランジスタ（スイッチ）Ｎｂ１を介して電源配線ＴＧＬｂと接続されている。トランジスタＮａ１のゲート電極にはＭＰＸ回路２０４から出力されるインピーダンス切替制御パルスφＳＷ１が入力され、トランジスタＮｂ１のゲート電極には、インピーダンス切替制御パルスφＳＷ２が供給される。
【００８７】
また、バッファ回路ＤＲＶのローレベル（Ｌ）用の電源配線ＴＧＬｂには、トランジスタへの分岐点と電源端子用のＰＡＤ１１０との間に抵抗素子Ｒ２が設けられている。
【００８８】
ここで、オールリセット動作時には、インピーダンス切替制御パルスφＳＷ１がローレベル（Ｌ）となり、電源配線ＴＧＬａと接続するトランジスタＮａはオフ状態となる。また、インピーダンス切替制御パルスφＳＷ２はハイレベル（Ｈ）となり、電源配線ＴＧＬｂと接続するトランジスタＮｂはオン状態となる。これにより、オールリセット動作時には、バッファ回路ＤＲＶのローレベル（Ｌ）の電位は抵抗素子Ｒ２をＰＡＤ間で接続された電源配線ＴＧＬｂから供給されるため、抵抗素子Ｒ２により過大な瞬時電流が流れるのを抑制することができる。なお、トランジスタを抵抗素子として用いて瞬時電流を制限してもよい。また、これは転送パルス用のドライバ回路に限ったことではなく、同様の構成は、リセットパルスφＲＳ用のドライバ回路や、リセット電源φＶＤＤＣＥＬＬ用のドライバ回路に対しても有効である。
【００８９】
図１３は、本発明の第２の実施形態に係る固体撮像装置について、画素アレイ部１０２とドライバ回路２０３の一例を示す図である。同図は、画素読出し動作時を示している。
【００９０】
図１３において、図１２に示す回路と同じ構成要素には同じ符号を付して説明を省略し、以下、図１２に示す回路との相違点について主として説明する。画素の読出し動作時であるため、転送パルスφＴＧＩＮ（２Ｎ）が入力されている行を画素の読出し動作として選択された選択行とする。
【００９１】
画素セル１０１（画素セル１０１ａ）において、選択行における転送トランジスタ１２３ａと接続されたフローティングディフュージョンＦＤ（Ｎ）１２６ａと接続されている隣接行の転送トランジスタ１２２ａでは、ゲート電極に転送パルスφＴＧＩＮ（２Ｎ−１）が供給される。転送パルスφＴＧ（Ｎ）が入力される行を選択行とし、転送パルスφＴＧ（Ｎ−１）が入力される行を非選択行とする。その他の行も非選択行とする。
【００９２】
画素の読出し動作時には、共通のＦＤ１２６ａに接続された選択行及び非選択行、インピーダンス切替制御パルスφＳＷ１（Ｎ）としてハイレベル（Ｈ）が入力され、トランジスタＮａ１、Ｎａ２がオン状態となり、電源配線ＴＧＬａとバッファ回路ＤＲＶとは導通状態となる。また、インピーダンス切替制御パルスφＳＷ２（Ｎ）はローレベル（Ｌ）となって、トランジスタＮｂ１、Ｎｂ２がオフ状態となり、電源配線ＴＧＬｂとバッファ回路ＤＲＶとは非導通状態となる。
【００９３】
一方、その他の非選択行では、インピーダンス切替制御パルスφＳＷ１はローレベル（Ｌ）となり、トランジスタＮａがオフ状態となり、電源配線ＴＧＬａとバッファ回路ＤＲＶとは非導通状態となる。また、インピーダンス切替制御パルスφＳＷ２はハイレベル（Ｈ）となり、トランジスタＮｂがオン状態となり、電源配線ＴＧＬｂとバッファ回路ＤＲＶとは導通状態となる。
【００９４】
このとき、光照射画素である画素セル１０１ａにおいて、ＰＤ１２１ａからＦＤ１２６ａに電荷転送が行われると、電荷はここでは電子であるため、ＦＤ１２６ａの電位が低下する。これに伴い、増幅トランジスタ１２５ａのソース電極に接続された垂直信号線ＶＬａの電位もまた低下する。
【００９５】
ここで、転送トランジスタは画素数に応じた個数存在するため、転送トランジスタを制御する転送制御線１１１、１１２は画素数に応じた行数分の本数が存在する。転送制御線１１１、１１２は水平方向に、垂直信号線ＶＬは垂直方向に配線されるため、各配線は少なくとも行数分は交差するポイントがあり、交差点において寄生容量が発生する。この寄生容量により、垂直信号線ＶＬａの電位低下が、転送制御線１１１、１１２に伝搬し、転送制御線１１１、１１２に供給されていた転送パルスのローレベル（Ｌ）の電位が低下する。
【００９６】
このとき、選択行においては、ＰＡＤ１１０まで抵抗素子が設けられない電源配線ＴＧＬａによって電源が供給されるため、転送制御線１１１、１１２の変動が生じても時定数は小さく、電源配線ＴＧＬａの電位変動は外部容量Ｃｏｕｔにより抑制される。
【００９７】
一方、非選択行の転送制御線１１１、１１２の電位変動はＰＡＤ１１０までの間に抵抗素子Ｒ２が挿入されているため、外部容量Ｃｏｕｔからみた非選択行の転送制御線１１１、１１２の時定数は画素アレイ部１０２内に生じる寄生容量と合わさって、読出し動作期間内では電位変動を収束できないほど大きくなる。しかし、選択行においては抵抗素子が設けられない電源配線ＴＧＬａに転送制御線１１１、１１２が接続されるため、選択行の転送制御線１１１、１１２と非選択行の転送制御線１１１、１１２からＰＡＤ１１０までみた共通インピーダンス値（すなわち電源配線のインピーダンス値）が小さく抑えられる。そのため、非選択行における転送パルスのローレベル（Ｌ）の電位変動が、選択行に回り込む（選択行に伝搬する）のを抑制することができる。結果として、画素の読出し動作時には、転送制御線１１１、１１２の電位変動によるノイズの発生を抑制することができ、かつオールリセット動作時には、過大な瞬時電流が流れるのを抑制することができる。
【００９８】
なお、バッファ回路ＤＲＶのローレベル（Ｌ）が負電圧の場合でも、同様にオールリセット動作時に過大な瞬時電流がさらに流れやすくなるため、本実施形態のドライバ回路２０３を設けるのが有効である。これにより、読出し動作時に画素セル１０１の制御線（リセット制御線１１３、リセット電源線１１４）から見た電源端子（ＰＡＤ１１０）までの共通インピーダンス値（すなわち、電源配線のインピーダンス値）をオールリセット動作時における共通インピーダンス値よりも小さくすることができる。この場合、過大な瞬時電流が１つの経路に集中することを防ぐため、負電圧であるバッファ回路ＤＲＶのローレベル（Ｌ）の電源配線に、グランド電源側がアノードに、バッファ回路ＤＲＶのローレベル（Ｌ）の電源配線側がカソードとなるようにダイオード素子を配置してもよい。これにより、オールリセット動作時に、抵抗成分と瞬時電流による電位上昇によりダイオードがオン状態となり、瞬時電流が流れるときだけ、グランド電源に瞬時電流を流す経路が形成できる。これにより、瞬時電流を流す経路を分散することができ、ある特定の配線に過大な瞬時電流が流れるのを抑制することができる。
【００９９】
なお、リセットパルスφＲＳを供給するドライバ回路および画素のリセット電源φＶＤＤＣＥＬＬを供給するドライバ回路においても、前述したような垂直信号線ＶＬの電位変動が寄生容量によりリセット制御線１１３、リセット電源線１１４に伝搬し、選択行のダーク画素のＦＤへ寄生容量を介して伝搬する可能性があるため、図１３に示すのと同様のドライバ回路２０３を設けることが有効である。
【０１００】
図１４（ａ）、（ｂ）は、本発明の第２の実施形態に係る固体撮像装置について、インピーダンス切替回路１３４の別例をそれぞれ示している。
【０１０１】
図１４（ａ）が示す例では、バッファ回路ＤＲＶのローレベル（Ｌ）用の電源配線ＴＧＬａはそのままＰＡＤ１１０と接続し、電源配線ＴＧＬｂとＰＡＤ１１０との間にトランジスタＭ５と抵抗素子Ｒ２とが直列に接続されている。また、トランジスタＭ５を制御するインピーダンス切替制御パルスφＲＳＷ５がトランジスタＭ５のゲート電極に接続されている。
【０１０２】
ここで、オールリセット動作時にはトランジスタＭ５がオンし、電源配線ＴＧＬｂに外部容量Ｃｏｕｔから電源が供給される。
【０１０３】
次に、画素の読出し動作時にはトランジスタＭ５がオフし、電源配線ＴＧＬａとＴＧＬｂの経路を完全に切り離す。これにより、電源配線ＴＧＬｂで発生したノイズが電源配線ＴＧＬａに回り込むのを防ぐことができるので、固体撮像装置の特性劣化を抑制することができる。
【０１０４】
なお、ローリングシャッター動作時には、「ＰＤリセット／ＦＤ非選択電位書き込み」を行う画素信号リセット動作と露光以降の画素読出し動作とを行うが、画素読出し動作時にはトランジスタＭ５はオフし、電源配線ＴＧＬａとＴＧＬｂの経路を完全に切り離す。画素信号リセット動作時にはトランジスタＭ５をオンし、非選択画素に外部容量Ｃｏｕｔから電源を供給する。
【０１０５】
図１４（ｂ）に示す例では、バッファ回路ＤＲＶのローレベル（Ｌ）用の電源配線ＴＧＬａはそのままＰＡＤ１２０と接続し、電源配線ＴＧＬｂとＰＡＤ１１０との間に直列に抵抗素子Ｒ２が接続されている。また、ＰＡＤ１１０とＰＡＤ１２０を接続するトランジスタＭ６が設けられ、トランジスタＭ６を制御するインピーダンス切替制御パルスφＲＳＷ６はトランジスタＭ６のゲート電極に接続されている。
【０１０６】
ここで、オールリセット動作時には、トランジスタＭ６がオンし、電源配線ＴＧＬｂに外部容量Ｃｏｕｔに加えて外部容量Ｃｏｕｔ１からも電源が供給される。
【０１０７】
次に、画素の読出し動作時には、トランジスタＭ６がオフし、電源配線ＴＧＬａとＴＧＬｂの経路を完全に切り離す。これにより、電源配線ＴＧＬｂで発生したノイズが電源配線ＴＧＬａに回り込むのを防ぐことができるので、固体撮像装置の特性劣化を抑制することができる。
【０１０８】
なお、ローリングシャッター動作の画素読出し動作時には、トランジスタＭ６はオフし、電源配線ＴＧＬａとＴＧＬｂの経路を完全に切り離し、画素信号リセット動作時はトランジスタＭ６をオンし、非選択画素に外部容量ＣｏｕｔとＣｏｕｔ１から電源を供給する。
【０１０９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る撮像装置について、図面を参照しながら説明する。なお、本実施形態は、前述の第１又は第２の実施形態（各変形例を含む）の固体撮像装置を、例えば、動画撮影可能なビデオカメラや静止画撮影用のデジタルスチルカメラに内蔵されるカメラ等の撮影装置に適用したものである。
【０１１０】
図１５は、本実施形態に係る撮影装置の構成を示すブロック図である。同図に示すように、本実施形態の撮像装置１４０は、固体撮像装置１４１と、固体撮像装置１４１に被写体からの入射光を導く撮像光学系１４２と、固体撮像装置１４１からの出力信号を処理する信号処理部１４３と、固体撮像装置１４１を駆動する駆動回路１４４と、駆動回路１４４を制御するシステム制御部１４５とを備えている。
【０１１１】
ここで、図１５に示す撮像装置１４０において、固体撮像装置１４１として、前述の第１又は第２の実施形態（各変形例を含む）の固体撮像装置が使用される。
【０１１２】
また、駆動回路１４４は、システム制御部１４５から駆動モードに応じた制御信号を受け、固体撮像装置１４１に駆動モード信号を供給する。駆動モード信号を供給された固体撮像装置１４１においては、タイミング発生回路（図１に示すＴＧ１０９）が、駆動モード信号に対応した駆動パルスを生成して、固体撮像装置１４１内の各ブロックに当該駆動パルスを供給する。
【０１１３】
また、信号処理部１４３は、固体撮像装置１４１から出力された画像信号を受けて、当該画像信号に対して各種の信号処理を行う。
【０１１４】
以上のように、ビデオカメラやデジタルスチルカメラなどに用いられる本実施形態の撮影装置においては、前述の第１又は第２の実施形態（各変形例を含む）の固体撮像装置が用いられているため、当該固体撮影装置では、オールリセット時の瞬時電流を抑制しつつ、画素読出し動作時に、画素を駆動する制御線の電位変動を抑制することで、制御線の電位変動に起因するノイズを抑制することができる。そのため、本実施形態の撮像装置によれば、撮像画像の画質をより向上させることができる。
【０１１５】
なお、以上で説明した固体撮像装置及び撮像装置の回路構成や駆動方法などは、本発明の趣旨を逸脱しない範囲内において適宜変更可能である。
【産業上の利用可能性】
【０１１６】
本発明の一例に係る固体撮像装置及びその駆動方法はビデオカメラ、デジタルスチルカメラ等の種々の撮像装置に好適に用いられる。
【符号の説明】
【０１１７】
１００、１４１      固体撮像装置
１０１      画素セル
１０２      画素アレイ部
１０３、２０３      ドライバ回路
１０４、２０４      ＭＰＸ回路
１０５      垂直走査回路
１０６      定電流源
１０６ａ、１０６ｂ      定電流源
１０７      カラム読出し回路
１０８      水平走査回路
１０９      ＴＧ
１１０      ＰＡＤ 
１１１、１１２    転送制御線
１１３      リセット制御線
１１４      リセット電源線
１１５      選択制御線
１２０、１２１、１２１ａ      ＰＤ
１２２、１２２ａ、１２３、１２３ａ    転送トランジスタ
１２４      リセットトランジスタ
１２５、１２５ａ      増幅トランジスタ
１２６、１２６ａ      ＦＤ
１２７      選択トランジスタ
１３０、１３１、１３２、１３３      インピーダンス切替回路
１４０      撮像装置
１４２      撮像光学系
１４３      信号処理部
１４４      駆動回路
１４５      システム制御部
Ｍ０、Ｍ１、Ｍ２、Ｎａ１、Ｎａ２、Ｎｂ１、Ｎｂ２      トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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