(57)【要約】  ゲート電極１０８が形成された溝１０５の底部または溝１０５の直下のドリフト領域１０２内にアノード領域１０６を形成し、溝１０５内にアノード領域１０６に至る深さにコンタクトホール１１０を形成し、内壁絶縁膜１１１を介してコンタクトホール１１０にソース電極１１２を埋設し、内壁絶縁膜１１１でゲート電極１０８と絶縁された状態でアノード領域１０６とソース電極１１２とを電気的に接続して構成される。
2012144271.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、
ゲート絶縁膜を介して前記溝の側部に形成されたゲート電極と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記半導体基板の他方の主面に接続されたドレイン電極と、
前記ゲート電極上に形成されて前記ゲート電極を被覆する層間絶縁膜と、
前記溝の底部または前記溝の直下の前記ドリフト領域内に形成されたアノード領域と、
前記溝内に前記アノード領域に至る深さに形成されたコンタクトホールと、
前記コンタクトホールの内壁側面に前記ゲート電極と接して形成された内壁絶縁膜とを有し、
前記ソース電極は、前記内壁絶縁膜を介して前記コンタクトホールに埋設され、前記内壁絶縁膜で前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記アノード領域は、前記ドリフト領域内に第２導電型の領域として形成され、前記ドリフト領域との接合面で前記ドリフト領域をカソードとするＰＮ接合型のダイオードを構成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アノード領域は、前記溝の底部に前記ドリフト領域の材料とは異なる異種材で形成され、前記ドリフト領域との接合面でユニポーラ型のダイオードを構成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アノード領域は、前記ドリフト領域とバンドギャップが異なる半導体で形成されている
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記コンタクトホールは、前記半導体基板の主面方向に対して前記溝内に離散的に複数形成され、前記コンタクトホールが形成された部分の前記溝の幅は、前記コンタクトホールが形成されていない部分の前記溝の幅よりも広い
ことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記溝は、前記半導体基板の主面方向に対して直線状に複数本形成され、前記コンタクトホールは、前記半導体基板の主面方向に対して前記溝内に離散的に複数形成され、隣り合う前記溝に形成された前記コンタクトホールは、互い違いに非対向して配置形成されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記溝は、前記半導体基板の主面方向に対して網目状に形成され、前記コンタクトホールは、前記溝の網目の交点に離散的に複数配置形成されている
ことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項８】
前記溝は、前記半導体基板の主面方向に対して直線状に形成され、前記コンタクトホールは、前記溝内に沿って直線状に形成されている
ことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項９】
前記溝は、前記半導体基板の主面方向に対して網目状に形成され、前記コンタクトホールは、前記溝内に沿って網目状に形成されている
ことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１０】
半導体基板の一方の主面上に第１導電型のドリフト領域を形成する第１の工程と、
前記ドリフト領域内に第２導電型のウェル領域を形成する第２の工程と、
前記ウェル領域内に第１導電型のソース領域を形成する第３の工程と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝を形成する第４の工程と、
絶縁膜を介して前記溝内にゲート電極を形成する第５の工程と、
前記溝の底部または前記溝の直下の前記ドリフト領域内に、前記ドリフト領域をカソードとするダイオードのアノード領域を形成する第６の工程と、
前記ゲート電極に前記アノード領域の表面を露出させるコンタクトホールを形成する第７の工程と、
内壁絶縁膜で前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続されるソース電極を前記コンタクトホールに埋設形成する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート電極の上面を被覆する絶縁膜を形成する工程を備え、
前記ゲート電極の上面を被覆する絶縁膜の厚さは、前記コンタクトホールの底面に形成されて前記コンタクトホールを形成する第７の工程で選択的に除去される絶縁膜の厚さよりも厚く形成する
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第７の工程は、前記コンタクトホールの底部に形成された絶縁膜を選択的に除去する工程を含み、異方性エッチングにより前記内壁絶縁膜を残した状態で自己整合的に前記コンタクトホール底部の前記絶縁膜を除去する
ことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタならびにダイオードを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献、特開２００５−１８３５６３号公報参照）。この文献には、ゲート電極が溝内に埋め込まれたトレンチ型のトランジスタと、ヘテロ半導体領域をアノード、ドリフト領域をカソードとするダイオードとを備えた半導体装置の技術が記載されている。ダイオードのアノードを構成するヘテロ半導体領域は、隣り合うゲート電極に挟まれるようにゲート電極に沿って所定の間隔で配置されている。
【発明の概要】
【０００３】
上記従来の半導体装置においては、ヘテロ半導体領域は、ゲート電極に隣り合うようにゲート電極に対して半導体基板の平面方向に配置形成されている。すなわち、ヘテロ半導体領域を形成する領域を、半導体基板の平面方向に必要としていた。この結果、半導体基板における素子の面積効率が悪く、集積度を高める際の妨げとなっていた。
【０００４】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、面積効率を向上して、集積度を高めた半導体装置およびその製造方法を提供することにある。
【０００５】
上記課題を解決するために、本発明は、ゲート電極が形成された溝の底部または溝の直下のドリフト領域内にアノード領域を形成し、溝内にアノード領域に至る深さにコンタクトホールを形成し、内壁絶縁膜を介してコンタクトホールにソース電極を埋設し、内壁絶縁膜でゲート電極と絶縁された状態でアノード領域とソース電極とを電気的に接続することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の実施形態１に係る半導体装置の構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】図２Ｂは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】図２Ｃは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】図２Ｄは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｅ】図２Ｅは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｆ】図２Ｆは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｇ】図２Ｇは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｈ】図２Ｈは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｉ】図２Ｉは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｊ】図２Ｊは、本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図３】図３は、本発明の実施形態２に係る半導体装置の構成を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施形態２に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｂ】図４Ｂは、本発明の実施形態２に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｃ】図４Ｃは、本発明の実施形態２に係る半導体装置の製造方法を示す工程断面図である。
【図５】図５は、本発明の実施形態３に係る半導体装置の構成を示す平面図である。
【図６】図６は、本発明の実施形態３に係る半導体装置の他の構成を示す平面図である。
【図７】図７は、本発明の実施形態３に係る半導体装置の他の構成を示す平面図である。
【図８】図８は、本発明の実施形態３に係る半導体装置の他の構成を示す平面図である。
【図９】図９は、本発明の実施形態４に係る半導体装置の構成を示す平面図である。
【図１０】図１０は、本発明の実施形態４に係る半導体装置の他の構成を示す平面図である。
【図１１】図１１は、本発明の実施形態４に係る半導体装置の他の構成を示す平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【０００８】
（実施形態１）
図１は本発明の実施形態１に係る半導体装置の構成を示す図である。図１に示す実施形態１の半導体装置は、炭化珪素の半導体基板を用いてＭＯＳＦＥＴとダイオードを備えて構成されている。図１において、炭化珪素のＮ型高濃度（Ｎ＋  型）の半導体基板１０１の一方の主面には、炭化珪素からなるＮ型低濃度（Ｎ−  型）のエピタキシャル層で構成されたドリフト領域１０２が形成されている。
【０００９】
ドリフト領域１０２の一方の主面（表面）には、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４が形成されている。さらに、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４を貫通してドリフト領域１０２に至る深さの溝１０５が形成されている。溝１０５の直下のドリフト領域１０２内には、選択的な不純物の導入によりアノード領域１０６が形成され、アノード領域１０６の上面は、溝１０５の底面をなしている。このアノード領域１０６は、この実施形態１ではＰ型の導電型で形成され、Ｎ型のドリフト領域との接合面でＰＮ接合型のダイオードを構成し、このダイオードのアノードとして機能する。
【００１０】
ドリフト領域１０２、ウェル領域１０３およびソース領域１０４に接するように溝１０５の側面、ならびに溝１０５の底部には、ゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７を介して溝の側面には、ゲート電極１０８が埋設されている。ゲート電極１０８の上面には、層間絶縁膜１０９が形成されてゲート電極１０８を被覆している。
【００１１】
溝１０５には、ゲート電極１０８に取り囲まれるようにしてコンタクトホール１１０が形成されている。コンタクトホール１１０内には、ゲート電極１０８の側面を被膜する内壁絶縁膜１１１を介してソース電極１１２が形成されている。ソース領域１０４ならびに層間絶縁膜１０９上には、ソース電極１１２が形成されている。このソース電極１１２は、ソース領域１０４とアノード領域１０６とを電気的に低抵抗でオーミック接続している。ソース電極１１２とゲート電極１０８は、層間絶縁膜１０９ならびに内壁絶縁膜１１１によって絶縁されている。
【００１２】
半導体基板１０１の他方の主面（裏面）には、ドレイン電極１１３が電気的に低抵抗でオーミック接続されて形成されている。
【００１３】
次に、図２Ａ〜同図Ｊに示す製造工程断面図を用いて本実施形態１に係る半導体装置の製造方法を説明する。
【００１４】
まず、図２Ａに示す工程においては、Ｎ＋  型の半導体基板１０１の一方の主面に、Ｎ−  型の炭化珪素のエピタキシャル層からなるドリフト領域１０２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。半導体基板１０１は、数十から数百μｍ程度の厚みを有する。ドリフト領域１０２は、例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００１５】
次に、図２Ｂに示す工程においては、イオン注入によってドリフト領域１０２にＰ型のウェル領域１０３およびＮ＋  型のソース領域１０４を形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域１０２上にマスク材を形成してもよい。マスク材としては例えばシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００１６】
続いて、マスク材上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
【００１７】
マスク材を選択的にエッチング除去した後、レジストを酸素プラズマや硫酸等で除去する。パターニングされたマスク材をマスクにして、Ｐ型およびＮ型の不純物をイオン注入し、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４を形成する。Ｐ型の不純物としては、例えばアルミやボロンを用いることができる。Ｎ型の不純物としては、例えば窒素を用いることができる。このときに、半導体基板１０１の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。
【００１８】
イオン注入後、マスク材を例えばフッ酸を用いたウエッチエッチングによって除去する。その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。この熱処理工程は、以降に説明する図２Ｄに示す工程後に実施してもよい。
【００１９】
次に、図２Ｃに示す工程においては、ドリフト領域１０２に溝１０５を形成する。まず、ソース領域１０４上にマスク材２０１を形成する。マスク材２０１としては、先の図２Ｂに示す工程と同様にパターニングされた絶縁膜を用いることができる。続いて、マスク材２０１をマスクにして溝１０５を形成する。溝を形成する方法としては、ドライエッチング法が好適に用いられる。溝１０５の深さは、ウェル領域１０３ならびにソース領域１０４を貫通してドリフト領域１０２に至るまでの深さにする。
【００２０】
次に、図２Ｄに示す工程においては、溝１０５の直下のドリフト領域１０２に選択的にＰ型のアノード領域１０６を形成する。アノード領域１０６の形成方法としては、イオン注入を用いることができる。イオン注入時のマスクとしては、先の図２Ｃに示す工程で用いたマスク材２０１を使用することができる。これにより、溝１０５の直下のドリフト領域１０２にセルフアラインでアノード領域１０６を選択的に形成することができる。イオン注入に用いるイオン種、ならびに基板温度に関しては、先の図２Ｂに示す工程と同様であるのでここでは省略する。
【００２１】
次に、図２Ｅに示す工程においては、アノード領域１０６の上面（溝１０５の底面）、溝１０５の側面およびソース領域１０４の上に、ゲート絶縁膜１０７を例えば１００〜１０００Å程度の厚さに堆積形成する。ゲート絶縁膜１０７としては、シリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。
【００２２】
ゲート絶縁膜１０７を堆積形成した後、ウェル領域１０３とゲート絶縁膜１０７との界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ 等の雰囲気中で１０００℃程度の温度でアニール処理を行ってもよい。
【００２３】
引き続いて、ゲート絶縁膜１０７を介して溝１０５内ならびにソース領域１０４上にゲート電極１０８となる、不純物を導入した多結晶シリコン２０２を堆積形成する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。
【００２４】
次に、図２Ｆに示す工程においては、多結晶シリコン２０２の全面をエッチバックして溝１０５内部以外の多結晶シリコン２０２を除去する。または、多結晶シリコン２０２上にレジストパターンを形成し、このレジスタパターンをマスクして例えばドライエッチングを用いて多結晶シリコン２０２を選択的に除去してパターニングする。これにより、溝１０５内部以外の多結晶シリコン２０２を除去する。
【００２５】
次に、図２Ｇに示す工程においては、多結晶シリコン２０２上に層間絶縁膜１０９を選択的に形成する。層間絶縁膜１０９としては、シリコン酸化膜が好適に用いられる。形成方法としては、多結晶シリコン２０２を選択的に熱酸化することで形成することができる。多結晶シリコンは炭化珪素よりも熱酸化レートが速いため、熱酸化した場合には、多結晶シリコン２０２上にセルフアラインで層間絶縁膜１０９を形成することができる。あるいは、先ず熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いて層間絶縁膜１０９を堆積し、堆積した層間絶縁膜１０９上にレジストパターンを形成する。その後、このレジストパターンをマスクにしてソース領域１０４上の層間絶縁膜１０９を選択的に除去してもよい。
【００２６】
次に、図２Ｈに示す工程においては、層間絶縁膜１０９および多結晶シリコン２０２にコンタクトホール１１０を開口形成する。形成方法としてはフォトリソグラフィーによりパターニングしたレジストをマスクとしたドライエッチングを用いることができる。これにより、コンタクトホール１１０を取り囲むように多結晶シリコンからなるゲート電極１０８が形成される。図２Ｈにおいては、コンタクトホール１１０の底部にゲート絶縁膜１０７を残した場合について図示している。一方、コンタクトホール１１０の底部のゲート絶縁膜１０７を選択的にエッチング除去して、アノード領域１０６の一部上面を露出させてもよい。
【００２７】
次に、図２Ｉに示す工程においては、コンタクトホール１１０の内壁、すなわちゲート電極１０８の露出した側面に内壁絶縁膜１１１を形成する。形成方法としては、多結晶シリコンからなるゲート電極１０８を熱酸化して形成することができる。もしくは、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いて内壁絶縁膜１１１を堆積形成することもできる。
【００２８】
次に、図２Ｊに示す工程においては、コンタクトホール１１０直下のアノード領域１０６の表面を選択的に露出させる。露出方法としては、異方性ドライエッチングによりコンタクトホール１１０の底部のゲート絶縁膜１０７を選択的に除去する。
【００２９】
このときに、コンタクトホール１１０の底面に残されたゲート絶縁膜１０７、および内壁絶縁膜１１１の厚さよりも層間絶縁膜１０９の厚さを厚く形成しておく。これにより、コンタクトホール１１０の底面に残されたゲート絶縁膜１０７をエッチングした後も層間絶縁膜１０９を残すことができる。また、異方性ドライエッチングを用いることで、コンタクトホール１１０内壁の内壁絶縁膜１１１をエッチングせずに溝１０５底部のゲート絶縁膜１０７を選択的にエッチング除去することが可能となる。このような工程を実施することで、ゲート電極１０８に取り囲まれるようにして溝１０５内にセルフアラインでコンタクトホール１１０を形成することができる。
【００３０】
続いて、ウェル領域１０３およびソース領域１０４およびアノード領域１０６に電気的に低抵抗でオーミック接続するようにソース電極１１２を堆積形成する。また、半導体基板１０１の他方の主面に、ドレイン電極１１３を堆積形成する。
【００３１】
ソース電極１１２ならびにドレイン電極１１３としてはニッケルシリサイドが好適に用いられるが、コバルトシリサイド、チタンシリサイドなどの合金でも構わない。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。さらに、ソース電極１１２上、ドレイン電極１１３上にチタンやアルミを積層した積層構造の電極構造としても構わない。ニッケルシリサイドの形成方法としては、先ずニッケルを堆積した後、１０００℃程度の温度でアニールを施し、炭化珪素とニッケルを合金化させる。
【００３２】
以上の工程を経て、図１に示す実施形態１に係る半導体装置が完成する。
【００３３】
次に、図１に示す構成の半導体装置における基本的な動作について説明する。
【００３４】
図１に示す構成の半導体装置は、ソース電極１１２の電位を基準として、ドレイン電極１１３に所定の正の電位を印加した状態でゲート電極１０８の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極１０８とソース電極１１２間の電圧を所定の閾値電圧以上にすると、ゲート電極１０８の側面のウェル領域１０３のチャネル領域に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極１１３からソース電極１１２へ電流が流れる。
【００３５】
一方、ゲート電極１０８とソース電極１１２との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してトランジスタはオフ状態となり、電流が遮断される。この状態において、ソース電極１１２ならびにドレイン電極に印加されている電圧によっては、ドレイン−ソース間には数百から数千ボルトの高電圧が印加される。
【００３６】
ソース電極１１２の電位を基準として、ドレイン電極１１３に所定の負の電位を印加した場合には、Ｐ型のウェル領域１０３およびアノード領域１０６をアノードとし、Ｎ型のドリフト領域１０２をカソードとしたダイオードに還流電流が流れる。すなわち、このダイオードは環流ダイオードとして機能することになる。
【００３７】
このように、上記実施形態１においては、溝１０５の直下のドリフト領域１０２内にアノード領域１０６を形成することで、還流ダイオードの形成領域として溝１０５の直下のドリフト領域１０２を使用することが可能となる。これにより、従来のようにゲート電極に沿って基板に対して平面方向にダイオードを形成していた場合に比べて、素子を形成する際の基板の面積効率を向上することができる。したがって、トランジスタと環流ダイオードを備えた半導体装置の集積度を高めることが可能となる。
【００３８】
また、ゲート電極１０８を貫通するように形成されたコンタクトホール１１０を介して、溝１０５の直下のドリフト領域１０２内に形成されたアノード領域１０６とソース電極１１２とを電気的に低抵抗で接続している。これにより、アノード領域１０６とソース電極１１２間の寄生抵抗を低減することが可能となり、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【００３９】
一般的に炭化珪素基板に形成されたＭＯＳＦＥＴの場合に、シリコン基板に形成されたＭＯＳＦＥＴに比べてドレイン電界が高くなるため、従来はゲート絶縁膜の底部の厚さを厚くするなどの対策が必要になっていた。このため、ＭＯＳＦＥＴのオン抵抗が悪化していた。
【００４０】
これに対して、上記実施形態１では、溝１０５の直下のドリフト領域１０２内にアノード領域１０６を形成することで、ＭＯＳＦＥＴがオフ時にゲート絶縁膜１０７の底部に印加されるドレイン電界を緩和することができる。その結果、ＭＯＳＦＥＴのオン抵抗の悪化を抑制しつつ還流ダイオードを備えた低損失な半導体装置を提供することができる。
【００４１】
一般的に炭化珪素に低抵抗なＰ型の領域を形成するのは困難である。さらに、ドレイン電界を緩和するためにはＰ型のアノード領域１０６の底部を低濃度に、上部を高濃度にした濃度傾斜が必要である。したがって、溝１０５の直下のドリフト領域１０２内にアノード領域１０６を形成しただけでは、図１の奥行き方向におけるアノード領域１０６のシート抵抗が高くなり、還流電流の面内ばらつきやシート抵抗による寄生抵抗の悪化が生じる。
【００４２】
これに対して、上記実施形態１では、アノード領域１０６はその直上でソース電極１１２と低抵抗で直接接続されるため、面内の還流電流のばらつきを抑制することが可能となる。
【００４３】
アノード領域１０６をアノードとするダイオードは、ＰＮ接合型のダイオードであるため、ウェル領域１０３とドリフト領域１０２に形成されるＰＮ接合型のダイオードと同じ立上り電圧を有する。このため、還流動作時に面内に均一な還流電流が流れるので、電流ばらつきの発生を抑制することができる。
【００４４】
上記実施形態１では、先ずウェル領域１０３ならびにソース領域１０４を貫通してドリフト領域１０２に至る深さの溝１０５を形成し、溝１０５の直下のドリフト領域１０２内にアノード領域１０６を形成する。続いて、ゲート絶縁膜１０７を介して溝１０５内にゲート電極１０８を埋設し、ゲート電極１０８にアノード領域１０６の表面を露出させるコンタクトホール１１０を形成する。その後、内壁絶縁膜１１１でゲート電極１０８と絶縁された状態でアノード領域１０６と電気的に接続されるソース電極１１２をコンタクトホール１１０に埋設形成する。このような製造工程を経ることで、溝１０５の直下のドリフト領域１０２に環流ダイオードを形成することができる。これにより、従来のようにゲート電極に沿って基板に対して平面方向にダイオードを形成していた場合に比べて、素子を形成する際の基板の面積効率を向上することができる。したがって、トランジスタと環流ダイオードを備えた半導体装置の集積度を高める製造方法を提供することができる。
【００４５】
溝１０５内のゲート電極１０８に形成されたコンタクトホール１１０に、内壁絶縁膜１１１を介してソース電極１１２を埋設形成することで、ゲート電極１０８と絶縁された状態で溝１０５の直下のドリフト領域１０２に形成されたアノード領域１０６とソース電極１１２とを電気的に接続することが可能となる。これにより、ゲート電極１０８と絶縁された状態でアノード領域１０６とソース電極１１２とを低抵抗で接続することができる。その結果、低損失な半導体装置を製造することができる製造方法を提供することができる。
【００４６】
コンタクトホール１１０の底面に残されたゲート絶縁膜１０７および内壁絶縁膜１１１の厚さよりも、層間絶縁膜１０９を厚く形成しておく。これにより、コンタクトホール１１０の底面に残されたゲート絶縁膜１０７をエッチングした後であっても、層間絶縁膜１０９を残すことができる。その結果、溝１０５の直下にダイオードを制御性よく形成することができる。
【００４７】
コンタクトホール１１０の底面に残されたゲート絶縁膜１０７をエッチングする際に異方性ドライエッチングを用いている。これにより、コンタクトホール１１０内壁の内壁絶縁膜１１１をエッチング除去することなくゲート絶縁膜１０７を選択的に除去してアノード領域１０６の表面を露出させることができる。その結果、セルフアラインでコンタクトホール１１０を形成することが可能となり、溝１０５の直下のドリフト領域１０２内にダイオードが形成された低損失な半導体装置を制御性よく形成することができる。
【００４８】
（実施形態２）
図３は本発明の実施形態２に係る半導体装置の構成を示す断面図である。
【００４９】
この実施形態２における実施形態１と異なる点は、溝１０５の底部にアノード領域１０６を形成し、このアノード領域１０６が、ドリフト領域１０２を構成する炭化珪素とは異なる異種材で形成されている点である。その他の構成ならびに基本的な動作は、先の実施形態１と同様であるのでここでは省略する。
【００５０】
先の実施形態１のアノード領域１０６は、溝１０５の直下のドリフト領域１０２内に形成されているのに対して、この実施形態２のアノード領域１０６は、溝１０５の底部に形成されている。
【００５１】
アノード領域１０６を構成する異種材としては、チタン、アルミ、ニッケル、モリブデンなどの金属材料、もしくはドリフト領域１０２とバンドギャップが異なる例えば多結晶シリコンなどの半導体材料を用いることができる。アノード領域１０６を金属材料で形成した場合には、アノード領域１０６とドリフト領域１０２との接合面ではショットキー接合が形成され、両者でショットキーダイオードを構成する。このショットキーダイオードは、先の実施形態１で説明したＰＮ接合型のダイオードと同様に環流電流を流す機能を有している。
【００５２】
一方、ショットキーダイオードはユニポーラダイオードであり、実施形態１のダイオード（バイポーラダイオード）に比べて逆回復電荷を抑制した低損失なダイオードを構成することができる。
【００５３】
次に、多結晶シリコンでアノード領域１０６を形成する際の半導体装置の製造方法を、図４Ａ〜Ｃを用いて説明する。なお、図４Ａに示す工程以前の工程については先の実施形態１の図２Ａ〜図２Ｂに示す工程と同様である。
【００５４】
図２Ｂに示す工程が終了した後、図４Ａに示す工程においては、先の図２Ｃに示す工程と同様にしてマスク材２０１を用いて溝１０５を形成する。このときに、アノード領域１０６を形成する深さが図２Ｃと同様の深さとすると、図２Ｃに示す工程と異なる点は、溝１０５の深さを図２Ｃに示す工程で形成される深さよりも深く形成する。これは、アノード領域１０６は、先の実施形態１では溝１０５の直下のドリフト領域１０２に形成しているのに対して、この実施形態２では溝１０５内の底部に形成するためである。
【００５５】
次に、図４Ｂに示す工程においては、少なくとも溝１０５内に充填されるように多結晶シリコン４０１を全面に堆積形成する。堆積方法としては一般的な低圧ＣＶＤ法を用いることができる。
【００５６】
次に、図４Ｃに示す工程においては、堆積形成した多結晶シリコン４０１を全面エッチバックして、先の図４Ａに示す工程で用いたマスク材２０１、ならびに溝１０５の底部以外の多結晶シリコン４０１を選択的に除去する。これにより、溝１０５の底部に多結晶シリコン４０１の異種材からならアノード領域１０６を形成する。
【００５７】
以降の工程については、先の実施形態１の図２Ｅに示す工程以降と同様であるのでここでは省略する。
【００５８】
このように、上記実施形態２においては、溝１０５の底部に先の実施形態１と同様の機能を有するアノード領域１０６を形成しているので、実施形態１で得られる効果と同様の効果を得ることができる。
【００５９】
また、この実施形態２では、ドリフト領域１０２の炭化珪素とは異なる異種材でアノード領域１０６を形成することで、アノード領域１０６とドリフト領域１０２との間でユニポーラ型のダイオードを構成している。ユニポーラダイオードは、先の実施形態１のダイオード（バイポーラダイオード）に比べて逆回復電荷を抑制することができる。これにより、低損失なダイオードを備えた半導体装置を提供することができる。
【００６０】
さらに、多結晶シリコンでアノード領域１０６を形成している。これにより、アノード領域１０６とドリフト領域１０２との接合面で、バンドギャップが異なる半導体の接合によるヘテロ接合を形成する。その結果、多結晶シリコンからなるアノード領域１０６をアノードとし、炭化珪素のドリフト領域１０２をカソードとするヘテロ接合型のダイオードを構成している。炭化珪素から形成されるヘテロ接合ダイオードは、例えば特許第４２１１６４２号の特許文献に記載されているように、ユニポーラダイオードとして動作する。このため、先の実施形態１のダイオードに比べて逆回復電荷を抑制することが可能となり、低損失なダイオードを備えた半導体装置を提供することができる。
【００６１】
多結晶シリコンでアノード領域１０６を形成することで、金属や合金で形成する場合に比べてゲート絶縁膜１０７への金属汚染を抑制し、界面準位が増加するのを抑制することができる。これにより、ＭＯＳＦＥＴのオン抵抗が増加するのを抑制し、低損失な半導体装置を提供することができる。
【００６２】
多結晶シリコンを酸化することでシリコン酸化膜を形成することができる。これにより、熱酸化でゲート絶縁膜１０７を形成した場合に、ゲート絶縁膜１０７の側面と底面を同じシリコン酸化膜で形成することができる。その結果、ゲート絶縁膜１０７を形成する材料の不連続による電界集中を抑制することが可能となり、信頼性の高い半導体装置を提供することができる。
【００６３】
（実施形態３）
図５〜図８は本発明の実施形態３に係る半導体装置の平面方向（半導体基板の主面方向）のレイアウトを示す平面図である。
【００６４】
図５〜図８は、図１に示す半導体装置のソース電極１１２を取り除いた状態を上から見た図であり、図５のＡ−Ａ線に沿った断面が図１に示す断面に相当する。図５〜図８に示すレイアウト例では、溝１０５に形成されたコンタクトホール１１０が断続的（離散的）に配列されている。ここで、図５〜図８において、半導体基板１０１の平面（主面）に対して紙面の横方向をＸ方向とし、縦方向をＹ方向として以下に説明する。
【００６５】
図５に示す構成では、溝１０５は半導体基板１０１の平面（主面）におけるＹ方向に連続的（直線状）に形成され、Ｘ方向に複数並行して離散的に配置されている。溝１０５内に形成されたコンタクトホール１１０は、それぞれの溝１０５に対して離散的に配置されている。隣り合う溝１０５に形成されたコンタクトホール１１０は、Ｘ方向に直線状に配置されている。コンタクトホール１１０が形成されている部分における溝１０５の幅（Ｗ１）は、コンタクトホール１１０が形成されていない部分における溝１０５の幅（Ｗ２）よりも大きく（Ｗ１＞Ｗ２）形成されている。
【００６６】
このような構成を採用することで、先の実施形態１、２で得られる効果に加えて、溝−コンタクトホール間距離（Ｌ１）を仕様などで予め決められた値を保ちつつ溝１０５の周囲の長さ（トランジスタのチャネル幅）を長くすることが可能となる。これにより、ＭＯＳＦＥＴのオン抵抗を低減することが可能となり、低損失な半導体装置を提供することができる。ここで、溝−コンタクトホール間距離（Ｌ１）は、溝１０５の側面とコンタクトホール１１０の側面との間の距離である。
【００６７】
図６に示す構成は、図５に示す構成に対して、隣り合うそれぞれの溝１０５に形成されたコンタクトホール１１０を互い違いに（非対向して）配置している。他は図５の構成と同様である。
【００６８】
このような構成を採用することで、図５に示す構成に比べて、ゲート電極間距離（Ｌ２）を先の図５に示す構成と同様にして、ゲートピッチ（Ｌ３）を図５に示す構成に比べて短縮することが可能となる。これにより、図５に示す構成に比べて、半導体装置の集積度をより一層高めることができる。また、ＭＯＳＦＥＴのオン抵抗を低減することが可能となり、低損失な半導体装置を提供することができる。ここで、図５，図６に示すように、ゲート電極間距離（Ｌ２）は、隣り合う溝１０５に形成されたゲート電極１０８間の距離であり、ゲートピッチ（Ｌ３）は、隣り合う溝１０５の中心間の距離である。
【００６９】
図７に示す構成では、溝１０５をメッシュ（網目）状に形成している。この網目は、図７に示すように１つの網目が四角形の形状である。コンタクトホール１１０は、網目のそれぞれの交点（縦横の溝１０５が交差する部分）に配置されている。
【００７０】
このような構成を採用することで、溝−コンタクトホール間距離（Ｌ１）を仕様などで予め決められた値を保ちつつ網目の密度を高めることが可能となる。これにより、半導体装置の集積度を高めることができる。また、ＭＯＳＦＥＴのオン抵抗を低減することが可能となり、低損失な半導体装置を制御性よく形成することができる。
【００７１】
図８に示す構成では、先の図７と同様に溝１０５をメッシュ（網目）状に形成しているが、図７と異なる点は、図８に示すように１つの網目が六角形の形状である。コンタクトホール１１０は、網目のそれぞれの頂点（溝１０５が交差する部分）に配置されている。
【００７２】
このような構成を採用することで、溝−コンタクトホール間距離（Ｌ１）を仕様などで予め決められた値を保ちつつ網目の密度を高めることが可能となる。これにより、半導体装置の集積度を高めることができる。また、ＭＯＳＦＥＴのオン抵抗を低減することが可能となり、低損失な半導体装置を制御性よく形成することができる。
【００７３】
なお、上記では、１つの網目の形状が四角形、六角形を例示したが、他の多角形や円形であってもかまわない。その場合、コンタクトホール１１０は多角形の頂点、円形の周囲に沿って配置することができる。
【００７４】
（実施形態４）
図９〜図１１は本発明の実施形態４に係る半導体装置の平面方向（半導体基板の主面方向）のレイアウトを示す平面図である。
【００７５】
図９〜図１１は、図１に示す半導体装置のソース電極１１２を取り除いた状態を上から見た図である。先の図５〜図８ではコンタクトホール１１０が離散的に配置されているのに対して、図９〜図１１に示すレイアウト例では、コンタクトホール１１０が連続的に形成されている。
【００７６】
図９に示す構成では、コンタクトホール１１０は、紙面の縦方向に形成された溝１０５内に沿って直線上に形成されている。
【００７７】
このような構成を採用することで、コンタクトホール１１０が連続して形成されるので、アノード領域１０６はその直上で連続してコンタクトホール１１０に埋め込まれたソース電極１１２と接続することは可能となる。これにより、アノード領域１０６とソース電極１１２との接続面積が増え、両者を低抵抗で接続することができる。この結果、ダイオードのオン抵抗を低減した低損失な半導体装置を提供することができる。
【００７８】
図１０に示す構成では、溝１０５が先の図７に示すと同様に網目が四角形の網目状に形成され、この網目状の溝１０５内に沿ってコンタクトホール１１０も連続的に網目状に形成されている。
【００７９】
図１１に示す構成では、溝１０５が先の図８に示すと同様に網目が六角形の網目状に形成され、この網目状の溝１０５内に沿ってコンタクトホール１１０も連続的に網目状に形成されている。
【００８０】
このような構成を採用することで、コンタクトホール１１０が連続して形成されるので、アノード領域１０６はその直上で連続してコンタクトホール１１０に埋め込まれたソース電極１１２と接続することは可能となる。これにより、アノード領域１０６とソース電極１１２との接続面積が増え、両者を低抵抗で接続することができる。この結果、ダイオードのオン抵抗を低減した低損失な半導体装置を提供することができる。
【００８１】
以上、上記各実施形態１〜４において、半導体装置の断面図においては単位セルについて図示しているが、単位セルを集合して繰り返した並列接続構造になっていてもよい。また、装置の最外周部にはガードリングや終端構造からなる電解緩和構造を備えるようにしてもよい。
【００８２】
本出願は、２０１１年４月１９日に出願された日本国特許願第２０１１−０９２９６２号に基づく優先権を主張しており、この出願の内容が参照により本発明の明細書に組み込まれる。
【産業上の利用可能性】
【００８３】
本発明によれば、ゲート電極が形成された溝の底部または溝直下のドリフト領域内にアノード領域が形成されるので、ゲート電極に対してダイオードを基板の垂直方向に形成することができる。この結果、半導体基板における素子の面積効率を向上して、集積度を高めることができる。
【図１】
2012144271.tif 000003
【図２Ａ】
2012144271.tif 000004
【図２Ｂ】
2012144271.tif 000005
【図２Ｃ】
2012144271.tif 000006
【図２Ｄ】
2012144271.tif 000007
【図２Ｅ】
2012144271.tif 000008
【図２Ｆ】
2012144271.tif 000009
【図２Ｇ】
2012144271.tif 000010
【図２Ｈ】
2012144271.tif 000011
【図２Ｉ】
2012144271.tif 000012
【図２Ｊ】
2012144271.tif 000013
【図３】
2012144271.tif 000014
【図４Ａ】
2012144271.tif 000015
【図４Ｂ】
2012144271.tif 000016
【図４Ｃ】
2012144271.tif 000017
【図５】
2012144271.tif 000018
【図６】
2012144271.tif 000019
【図７】
2012144271.tif 000020
【図８】
2012144271.tif 000021
【図９】
2012144271.tif 000022
【図１０】
2012144271.tif 000023
【図１１】
2012144271.tif 000024
【手続補正書】
【提出日】平成24年8月15日(2012.8.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、
ゲート絶縁膜を介して前記溝の側部に形成されたゲート電極と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記半導体基板の他方の主面に接続されたドレイン電極と、
前記ゲート電極上に形成されて前記ゲート電極を被覆する層間絶縁膜と、
前記溝の底部または前記溝の直下の前記ドリフト領域内に形成されたアノード領域と、
前記溝内に前記アノード領域に至る深さに形成されたコンタクトホールと、
前記コンタクトホールの内壁側面に前記ゲート電極と接して形成された内壁絶縁膜とを有し、
前記ソース電極は、前記内壁絶縁膜を介して前記コンタクトホールに埋設され、前記内壁絶縁膜で前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続され、
前記コンタクトホールは、前記半導体基板の主面方向に対して前記溝内に離散的に複数形成され、前記コンタクトホールが形成された部分の前記溝の幅は、前記コンタクトホールが形成されていない部分の前記溝の幅よりも広い
ことを特徴とする半導体装置。
【請求項２】
前記アノード領域は、前記ドリフト領域内に第２導電型の領域として形成され、前記ドリフト領域との接合面で前記ドリフト領域をカソードとするＰＮ接合型のダイオードを構成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アノード領域は、前記溝の底部に前記ドリフト領域の材料とは異なる異種材で形成され、前記ドリフト領域との接合面でユニポーラ型のダイオードを構成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アノード領域は、前記ドリフト領域とバンドギャップが異なる半導体で形成されている
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記溝は、前記半導体基板の主面方向に対して直線状に複数本形成され、前記コンタクトホールは、前記半導体基板の主面方向に対して前記溝内に離散的に複数形成され、隣り合う前記溝に形成された前記コンタクトホールは、互い違いに非対向して配置形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の一方の主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、
ゲート絶縁膜を介して前記溝の側部に形成されたゲート電極と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記半導体基板の他方の主面に接続されたドレイン電極と、
前記ゲート電極上に形成されて前記ゲート電極を被覆する層間絶縁膜と、
前記溝の底部または前記溝の直下の前記ドリフト領域内に形成されたアノード領域と、
前記溝内に前記アノード領域に至る深さに形成されたコンタクトホールと、
前記コンタクトホールの内壁側面に前記ゲート電極と接して形成された内壁絶縁膜とを有し、
前記ソース電極は、前記内壁絶縁膜を介して前記コンタクトホールに埋設され、前記内壁絶縁膜で前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続され、
前記アノード領域は、前記ドリフト領域とバンドギャップが異なる半導体で形成されている
ことを特徴とする半導体装置。
【請求項７】
前記溝は、前記半導体基板の主面方向に対して網目状に形成され、前記コンタクトホールは、前記溝の網目の交点に離散的に複数配置形成されている
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記溝は、前記半導体基板の主面方向に対して直線状に形成され、前記コンタクトホールは、前記溝内に沿って直線状に形成されている
ことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記溝は、前記半導体基板の主面方向に対して網目状に形成され、前記コンタクトホールは、前記溝内に沿って網目状に形成されている
ことを特徴とする請求項６に記載の半導体装置。
【手続補正書】
【提出日】平成25年11月11日(2013.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記溝は、前記半導体基板の主面方向に対して直線状に複数本形成され、前記コンタクトホールは、前記半導体基板の主面方向に対して前記溝内に離散的に複数形成され、隣り合う前記溝に形成された前記コンタクトホールは、互い違いに非対向して配置形成されている
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【国際調査報告】
2012144271.tif 000025
2012144271.tif 000026
2012144271.tif 000027
2012144271.tif 000028
2012144271.tif 000029
2012144271.tif 000030
2012144271.tif 000031
2012144271.tif 000032
2012144271.tif 000033