(57)【要約】  本発明の不揮発性ラッチ回路（１００）は、クロスカップル接続されたインバータ回路（２０）とインバータ回路（２１）の出力同士がトランジスタ（６）、抵抗変化素子（１）およびトランジスタ（７）の順序で接続された直列回路により接続され、トランジスタ（６）および（７）の制御端子への電圧印加によりラッチ状態のストア動作およびリストア動作が制御され、抵抗変化素子（１）の両端電位が加算された量を増幅し反転したものをインバータ回路（２０）または（２１）の入力に戻すことで抵抗変化素子（１）のフォーミング工程を実行することが可能な論理状態に復帰させる。
2012108151.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理反転回路と、
入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、
第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、
第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、
酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造であり、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より絶対値が大きな第１印加電圧を印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より絶対値が大きな第２印加電圧を印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態へ推移する抵抗変化素子と、
前記第１および前記第２のトランジスタのそれぞれの制御端子に、絶対値が前記第１電圧および前記第２電圧より小さな読み出し電圧が印加された場合に、前記第１端子と前記第１の電極との接続点である第１のノードの電位と前記第４端子と前記第２の電極との接続点である第２のノードの電位との加算値を検出する加算増幅回路と、
前記加算増幅回路の出力を反転する第３の論理反転回路と、を備え、
前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第第３端子とが第４のノードを介して接続され、
前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２電流の絶対値より小さくなるように構成され、
さらに、前記抵抗変化素子は、製造直後の抵抗値が前記第２の抵抗状態より大きい第３の抵抗状態にあり、前記第１の電極から前記第２の電極へ電流が流れる向きに前記第１印加電圧より大きな第３印加電圧が印加されると、前記第３の抵抗状態から前記第１の抵抗状態の抵抗値以下の抵抗値となる第４の抵抗状態に変化し、
前記加算増幅回路は、前記第３の抵抗状態を検知し、当該検知した出力が前記第３の論理反転回路を介して前記第３のノードまたは前記第４のノードに入力された場合に前記抵抗変化素子の抵抗値を前記第３の抵抗状態から前記第４の抵抗状態に変化せしめるのに必要な状態に前記第１の論理反転回路と前記第２の論理反転回路の状態を設定する
不揮発性ラッチ回路。
【請求項２】
前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時、あるいは前記第３の抵抗状態から前記第４の抵抗状態に推移させる時に、
前記第１制御端子に第１書き込み電圧を印加し、前記第２制御端子に、絶対値が前記第１書き込み電圧より大きい第２書き込み電圧を印加する書き込み回路を備える
請求項１に記載の不揮発性ラッチ回路。
【請求項３】
前記抵抗変化素子を前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、あるいは、前記第３の抵抗状態から前記第４の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第３書き込み電圧を印加し、
前記第１の抵抗状態から前記第２の抵抗状態に推移させる時に、あるいは、前記第４の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、絶対値が前記第３書き込み電圧より大きい第４書き込み電圧を印加する書き込み回路を備える
請求項１に記載の不揮発性ラッチ回路。
【請求項４】
前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時、あるいは、前記第４の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第５書き込み電圧を印加する書き込み回路を備え、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅より小さい
請求項１に記載の不揮発性ラッチ回路。
【請求項５】
前記酸化物層は、第１の遷移金属で構成される第１酸化物層と、第２の遷移金属で構成される第２酸化物層との積層構造を含み、
前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、
前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接している
請求項１〜４のいずれか１項に記載の不揮発性ラッチ回路。
【請求項６】
前記第１酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物層である
請求項５に記載の不揮発性ラッチ回路。
【請求項７】
前記第２酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２タンタル酸化物層である
請求項５に記載の不揮発性ラッチ回路。
【請求項８】
前記第２の電極の材料は前記第１の電極の材料よりも標準電極電位が高い
請求項１〜７のいずれか１項に記載の不揮発性ラッチ回路。
【請求項９】
請求項１〜８のいずれか１項に記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、
前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２以上の入力端子を備えた第１のＮＡＮＤゲート回路および第２のＮＡＮＤゲート回路であり、
前記第１のＮＡＮＤゲート回路の出力端子と前記第２のＮＡＮＤゲート回路の入力端子の１つとが前記第３のノードを介して接続され、
前記第２のＮＡＮＤゲート回路の出力端子と前記第１のＮＡＮＤゲート回路の入力端子の１つとが前記第４のノードを介して接続され、
前記第１のＮＡＮＤゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続された
不揮発性フリップフロップ回路。
【請求項１０】
請求項１〜８のいずれか１項に記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、
前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２入力以上の入力端子を備えた第１のＮＯＲゲート回路および第２のＮＯＲゲート回路であり、
前記第１のＮＯＲゲート回路の出力端子と前記第２のＮＯＲゲート回路の入力端子の１つとが前記第３のノードを介して接続され、
前記第２のＮＯＲゲート回路の出力端子と前記第１のＮＯＲゲート回路の入力端子の１つとが前記第４のノードを介して接続され、
前記第１のＮＯＲゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続された
不揮発性フリップフロップ回路。
【請求項１１】
請求項１〜８のいずれか１項に記載の不揮発性ラッチ回路、あるいは、請求項９または１０に記載の不揮発性フリップフロップ回路をＮ個備えた不揮発性信号処理装置であって、
Ｎ個の前記不揮発性ラッチ回路または前記不揮発性フリップフロップ回路のそれぞれは、読み出しパルスおよび書き込みパルスの入力選択および入力禁止を行う読み出し／書き込み制御回路と、
内蔵される前記抵抗変化素子が前記第３の抵抗状態から前記第１の抵抗状態となったか否かを判定する判定回路とを備えた回路モジュールを構成し、
前記不揮発性信号処理装置は、Ｎ個の前記回路モジュールを備え、ｋ（Ｎ−２までの自然数）番目の前記回路モジュールを構成する前記判定回路の出力信号が、（ｋ＋１）番目の前記回路モジュールを構成する前記読み出し／書き込み制御回路に入力され、前記（ｋ＋１）番目の前記回路モジュールを構成する前記判定回路の出力信号が、（ｋ＋２）番目の前記回路モジュールを構成する前記読み出し／書き込み制御回路に入力されるというようにして、Ｎ個の前記モジュールが直列接続され、Ｎ番目の前記回路モジュールの前記判定回路の出力信号が出力されたことにより、全ての前記回路モジュールに内蔵される前記抵抗変化素子が、前記第３の抵抗状態から前記第１の抵抗状態に変化したことを確認する
不揮発性信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置に関する。特に、電源供給を遮断しても遮断前の状態を保持する不揮発性ラッチ回路からの状態復帰により、信号処理の状態を電源遮断前に復帰することが可能な不揮発性ディジタル信号処理装置に関する。
【背景技術】
【０００２】
エレクトロニクス製品には、ディジタル回路で構成される多くのマイクロコンピュータ（マイコン）やロジックＬＳＩが使用されている。【０００３】
マイコンやＬＳＩ等のディジタル回路には、信号処理経路上に途中の処理内容のディジタル信号を一時的に保持しておくラッチ回路、あるいはフリップフロップのような１ビットのディジタル情報を記憶するレジスタ回路が用いられる（以下、簡略的にまとめてラッチ回路という）。ラッチ回路は、ディジタル信号におけるハイ（Ｈ）あるいはロー（Ｌ）の２つの状態を保持する。この最も単純な回路構成として、２つのインバータ回路をペアとして組み合わせ、相互に交差接続させた回路構成（ペアインバータ）が例示できる。また、２つのＮＡＮＤ回路またはＮＯＲ回路をペアとして組み合わせ、相互に交差接続させたセットリセットフリップフロップ（ＳＲ−ＦＦ）回路や、当該ＳＲ−ＦＦ回路を複数組み合わせてクロックエッジ同期で出力の論理状態が更新されるエッジトリガ型Ｄフリップフロップ（Ｄ−ＦＦ）回路なども例示できる。これらの回路は非常に一般的な周知の技術であるので詳細な説明は省略するが、これら回路の動作速度は、トランジスタのターンオンおよびターンオフ時間で決定される。特に上記ペアインバータによるラッチ回路の例では、動作速度は、４つのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）によるＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）回路のスイッチ速度のみに制約されるため、ナノセカンドオーダの回路動作が実現できる。【０００４】
しかし、これらラッチ回路への電源が、一旦遮断されると、その状態が保持されず、失われてしまう（揮発する）。仮にロジック回路の全てのラッチ回路の論理状態が電源のオンオフ状態に拘わらず記憶されているような不揮発性ラッチ回路であれば、電源再投入の際に、速やかに電源遮断する直前の状態へと復帰できる。これにより電源を遮断するという行為が、ユーザによりエレクトロニクス製品に対して実行されても、電源の再投入時には以前の状態に完全に復帰でき、一旦初期状態に戻ることなく連続的な回路動作が可能になる。【０００５】
また、微細化が進む半導体プロセスによりＬＳＩの省電力化も同時に進歩しているが、微細化のためにかえってリーク電流の抑制が困難となり、プロセスの微細化のみではＬＳＩの省電力化に限界が見え始めている。このため、ＬＳＩ内部における回路ブロック単位で、未使用ブロック回路に対して、きめ細かく電源のＯＮ／ＯＦＦを実行することで省電力化を図るようなアプローチが進められている。しかし、電源を遮断すると、そのブロックの論理状態は失われるため、連続した処理が必要な回路ブロックでは実施できなかった。これに対し、上述した不揮発性ラッチ回路で全てのロジック回路の全てのレジスタやラッチ回路が構成されていれば、このような要望にも対応できる。【０００６】
しかしながら、これまでの従来技術における不揮発ラッチ回路のＬＳＩへの応用例としては、フローティングゲート型メモリ素子（以下、フラッシュメモリともいう）が、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ）やＦＰＬＤ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅｓ）のプログラム記録メモリとして利用されているように、ロジック回路とは別領域に形成されるメモリ領域への適用に留まっている。これは、フラッシュメモリの情報消去あるいは書き込みにはμｓオーダかそれ以上の時間が必要であり、フラッシュメモリの動作周期をロジック回路の動作周期に同期させることができないためである。仮に、ロジック回路内のラッチ回路に個別にこれら記録素子を設置した場合には、各ラッチ回路の動作が終了しても記録素子への情報（ラッチ回路の状態論理）の記録は完了せず、ロジック回路の高速動作性能を損なってしまう。従って、ロジック回路の高速動作を確保するには、フラッシュメモリをロジック回路とは別に設け、電源遮断前にロジック回路内の状態をフラッシュメモリに転送し、その転送が終了した段階で電源を遮断する処理が必要になる。ただし、突然の電源遮断が起こった場合には、ロジック回路内の全てのラッチ状態をメモリ素子に転送することが間に合わず、記録することができないという問題が生じる。また、フラッシュメモリの書き込み、あるいは消去に要求される電圧は、ロジック回路の電源電圧よりも一般的に非常に高い。このため、ロジック回路の出力信号によってフラッシュメモリの書き込み動作を直接実行することはできない。よって、フラッシュメモリの書き込みや消去電圧は、ＬＳＩ外部から供給されるかあるいはＬＳＩチップの内部で生成されるとともに、専用のドライバ回路が必要となる。【０００７】
さらに、一般にフラッシュメモリの製造工程は複雑となるため、ロジック回路とフラッシュメモリとを同一基板に形成しようとすると、工程が非常に複雑化する。さらに、ロジック回路を構成するトランジスタの形成後に、高温の熱工程等が介在するため、トランジスタの性能を損なう場合もある。【０００８】
これらの課題に対処するため、近年では、不揮発性のラッチ回路を構成するにあたって、次のような提案がなされている。【０００９】
［第１の従来例］
まず、第１の従来例として、特許文献１に記載されているようなスピンバルブ型のメモリ素子を用いた不揮発性ラッチ回路について説明する。スピンバルブ型メモリ素子はＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルともいわれ、磁化の方向によって抵抗値が変化する磁気抵抗効果（Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ  Ｅｆｆｅｃｔ）を用いたメモリ素子である。磁気抵抗効果には、異方性磁気抵抗効果（Ａｎｉｓｏｔｒｏｐｉｃ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＡＭＲ）や巨大磁気抵抗効果（Ｇｉａｎｔ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＧＭＲ）、トンネル磁気抵抗効果（Ｔｕｎｎｅｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）などが知られている。【００１０】
図２０Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図であり、図２０Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。図２０Ａに記載された不揮発性ラッチ回路６００は、センス・ラッチ回路６０１と、書込電流生成回路６０２とで構成される。【００１１】
センス・ラッチ回路６０１は、ｐ型ＭＯＳＦＥＴ６２１およびｎ型ＭＯＳＦＥＴ６２２で構成されるインバータ回路６１１と、ｐ型ＭＯＳＦＥＴ６２３およびｎ型ＭＯＳＦＥＴ６２４で構成されるインバータ回路６１２と、ｐ型ＭＯＳＦＥＴ６２５および６２６と、ｎ型ＭＯＳＦＥＴ６２７と、磁気抵抗素子ＭＴＪ０およびＭＴＪ１とを有する。また、書込電流生成回路６０２は、ｎ型ＭＯＳＦＥＴ６２８〜６３２を有する。【００１２】
図２０Ａにおいて、ＩＮ端子にはデータ信号が入力され、ＩＮバー端子にはＩＮ端子に入力されるデータの反転信号が入力されている。この状態で、図２０Ｂに示されるように、ＤＡＴＡＧＥＴ端子を所定の期間“Ｌ”から“Ｈ”に変化させると、ｎ型ＭＯＳＦＥＴ６３２がＯＮし、ＤＷＬに入力データに応じた方向で電流ｉが流れる。これによって磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗が変化し、入力データに応じて、一方が高抵抗状態へ、他方が低抵抗状態に変化する。その後、ＲＥＦＲＥＳＨＮ端子を、所定の期間“Ｈ”から“Ｌ”に変化させると、ｎ型ＭＯＳＦＥＴ６２７がＯＦＦとなり、ｐ型ＭＯＳＦＥＴ６２５および６２６がＯＮとなる。これにより、ノードｎ１とノードｎ２とが一時的にＶｄｄにプリチャージされる。そして、再びＲＥＦＲＥＳＨＮ端子が“Ｈ”に戻ることで、ｎ型ＭＯＳＦＥＴ６２７がＯＮとなり磁気抵抗素子ＭＴＪ０およびＭＴＪ１を介して電流がＧＮＤに流れる。この電流により、ノードｎ１およびノードｎ２の電位は、徐々にＧＮＤ電位に近づいていく。このとき、磁気抵抗素子ＭＴＪ０およびＭＴＪ１のうち、抵抗値の小さいほうがより早く放電し、ノード電位が早く低下する。この結果、インバータ回路６１１および６１２からなるペアインバータ回路の論理が収束し、磁気抵抗素子ＭＴＪ０およびＭＴＪ１の抵抗関係に応じた論理状態にラッチ回路が復元される。【００１３】
このように、特許文献１では、磁気抵抗素子を用いた不揮発性ラッチ回路６００により、ロジック回路内に不揮発性ラッチ回路やフリップフロップ回路を個別に配置することができ、また、磁気抵抗素子の高速書き換えが可能であることから、ロジック回路全体の動作速度を損なうことがないことが効果として示されている。また、記憶素子の書き換え等に、ロジック動作に必要な電圧と異なった高い電圧は不要あることが開示されている。【００１４】
［第２の従来例］
次に、第２の従来例として、非特許文献１に記載されているようなＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）セルを用いた不揮発性ラッチ回路について説明する。ＲｅＲＡＭセルは、電気的なストレス（主に電気パルス）の印加によって、抵抗値が変化する抵抗変化素子である。非特許文献１では、銀（Ａｇ）電極と白金（Ｐｔ）電極との間にＺｎＣｄＳの抵抗膜が挟まれた素子が開示されている。この従来例における抵抗変化素子は、ＢＥ（Ｐｔ）電極からＴＥ（Ａｇ）電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると高抵抗化し、ＴＥ電極からＢＥ電極に電流が流れるような印加で、かつ所定の電圧レベルを超えると低抵抗化する。この素子を、図２１のように接続することにより不揮発性ラッチ回路を構成している。【００１５】
図２１は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路７００は、抵抗変化素子７１１および７１２を備える。通常動作時の抵抗変化素子７１１と抵抗変化素子７１２とは、必ず高抵抗状態にリセットされている。通常動作時であるラッチ動作においては、ＶｃｔｒｌはＶｄｄにプルアップされていて、ＢＬまたはＢＬ＿Ｂが、ＧＮＤレベルやＶｄｄレベルであっても、既に抵抗変化素子７１１および７１２は高抵抗状態にあるので抵抗変化は発生せず、通常のラッチ動作が実行される。次にラッチ回路の論理状態を抵抗変化素子に記憶させる場合は、Ｖｃｔｒｌを、所定の期間ＧＮＤレベルにセットする。これによりＢＬとＢＬ＿Ｂのうち、“Ｈ”側に接続された抵抗変化素子が低抵抗状態に変化する。さらに、低抵抗状態として記憶されたラッチ回路の論理情報は、ＶｃｔｒｌをＶｄｄにプルアップすると、低抵抗状態にある方の抵抗変化素子が他方に比べて早く電位が上昇するため、低抵抗状態の抵抗変化素子が接続されているほうが“Ｈ”で、他方が“Ｌ”に収束し、論理情報が復元される。そして通常のラッチ動作に戻るためには、抵抗変化素子が低抵抗状態にあると消費電力が増大するので、必ずＶｃｔｒｌ端子をＶｄｄより高い電位にあげて、低抵抗状態の抵抗変化素子を高抵抗状態にリセットする必要がある。【００１６】
このように、非特許文献１の例によれば、抵抗変化素子の２素子を追加するだけで不揮発ラッチ回路が実現され、通常のラッチ動作のスピードも全く損なわれないことが開示されている。【００１７】
［第３の従来例］
次に、第３の従来例として、特許文献２および特許文献３に挙げられているＲｅＲＡＭセルを用いた不揮発性ラッチ回路について説明する。【００１８】
図２２は、第３の従来例に係る不揮発性ラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路イメージ図である。また、図２３は、第３の従来例に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路イメージ図である。第３の先行例では、ラッチ状態の記憶のため、２つの抵抗変化素子がペアとなり使用される。図２２に記載された不揮発性ラッチ回路８００は、インバータ回路８２１の出力端子がインバータ回路８２２の入力端子に接続され、インバータ回路８２２の出力端子がインバータ回路８２１の入力端子に接続されているようなクロスカップル型のラッチ回路である。また、スイッチ回路(図示せず)を切換えることによりノードｘおよびノードｙを介して、抵抗変化素子８１１と抵抗変化素子８１２とが接続される。【００１９】
不揮発性ラッチ回路８００の状態が、ノードｘがＨｉｇｈレベルにあり、ノードｙがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ａで示す方向に電流が流れる。このとき、抵抗変化素子８１１は、抵抗値が高い状態（ＨＲ状態または単にＨＲという）に変化し、抵抗変化素子８１２は、当該ＨＲ状態の抵抗値より低い抵抗状態（ＬＲ状態または単にＬＲという）に変化するように構成されている。【００２０】
不揮発性ラッチ回路８００の状態が、ノードｙがＨｉｇｈレベルにあり、ノードｘがＬｏｗレベルにある場合は、抵抗変化素子８１１および８１２に印加方向Ｂで示す方向に電流が流れる。このとき、抵抗変化素子８１１は、ＬＲ状態に変化し、抵抗変化素子８１２はＨＲ状態に変化するように構成され、それぞれのラッチ回路状態が、抵抗変化素子に記憶される。【００２１】
一方、スイッチ回路（図示せず）を切り替えることにより、インバータ回路８２１および８２２の電源ラインに抵抗変化素子８１１および８１２が図２３のように接続される。この回路接続において、同図に示された電源端子Ａが０Ｖから電源電圧ＶＤＤまで引き上げられると、抵抗変化素子８１１がＨＲで抵抗変化素子８１２がＬＲの場合には、インバータ回路８２１に流れる電流が少なく、インバータ回路８２２に流れる電流は多くなる。これにより、インバータ回路８２１の出力が、インバータ回路８２２の出力より早く立ち上がるため、ノードｙをＨｉｇｈレベルにするとともにノードｘをＬｏｗレベルに収束させて元のラッチ状態に復帰させる。また逆に、抵抗変化素子８１１がＬＲで抵抗変化素子８１２がＨＲの場合には、インバータ回路８２１に流れる電流が多く、インバータ回路８２２に流れる電流は少なくなる。これにより、インバータ回路８２２の出力が、インバータ回路８２１の出力より早く立ち上がるため、ノードｘをＨｉｇｈレベルにするとともにノードｙをＬｏｗレベルに収束させて元のラッチ状態を復帰させる。【００２２】
このように、第３の従来例の構成によれば、スイッチ回路により抵抗変化素子をラッチ回路から切り離すことで、通常のラッチ動作のスピードも全く損なわれないことが効果として挙げられている。また、抵抗変化素子から抵抗状態を読み取り、元のラッチ状態へと復帰させる場合の電圧が小さく、復帰後は抵抗変化素子に電圧のストレスが加わらないため、素子の耐性を大きく改善できることが挙げられている。【００２３】
また、抵抗変化素子のセル構造の特徴として、特許文献４には、抵抗変化素子に含まれる酸化物層が第１の酸素含有率である第１の酸化物層と、当該第１の酸化物層より酸素含有率の高い第２の酸化物層との積層構造で構成することにより、電圧印加の方向と抵抗変化の方向が決定されることが開示されている。また、特許文献５には、抵抗変化素子に用いる電極材料の標準電極電位が高いものと低いものとが用いられることで、電圧印加の方向と抵抗変化の方向が決定されることが開示されている。【００２４】
また、特許文献６には、製造工程が終了した直後の抵抗変化素子の抵抗値（以降、初期抵抗値という）は、通常動作時の抵抗値に比べて非常に高い抵抗値であることが示されている。そして、初期抵抗値から通常動作に用いられる抵抗値へと変化するための電圧ＶＬ１は、およそ−３Ｖであることが示されており、通常動作に用いられる電圧ＶＬ２およびＶＬ３が、−１Ｖ程度であるのに比べ、絶対値が非常に大きいことが解る。なお、前述した「通常動作」とは、抵抗変化素子において情報の記憶に用いられる少なくとも２つ以上の抵抗値の間を遷移する動作を言う。また、以下では、前述の初期抵抗値から通常動作の抵抗値へと変化させるパルス印加の工程をフォーミング工程（ｆｏｒｍｉｎｇ  ｐｒｏｃｅｓｓ）と記す。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００３−１５７６７１号公報
【特許文献２】特開２００８−８５７７０号公報
【特許文献３】国際公開第２００９−０６０６２５号
【特許文献４】国際公開第２００８−１４９４８４号
【特許文献５】国際公開第２００９−０５０８３３号
【特許文献６】国際公開第２０１０−０３８４４２号
【非特許文献】
【００２６】
【非特許文献１】“Ｎｏｎｖｏｌａｔｉｌｅ  ＳＲＡＭ  Ｃｅｌｌ”,ＩＥＥＥ  ２００６,１−４２４４−０４３９−８／０６
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、第１の従来例として挙げた特許文献１の不揮発性ラッチ回路では、高速動作が効果として述べられているものの、データの入力から出力までに、ＭＯＳＦＥＴのスイッチングディレイだけでなく磁気抵抗素子への書き込み動作と読み出し動作が入るため、通常のロジック回路よりも回路動作速度が遅くなってしまう。さらに、素子から書き込まれた情報を読み出すために、ＯＵＴと、その反転であるＯＵＴバー出力がともに“Ｈ”レベルとなるようなグリッジ（ｇｌｉｔｃｈ）が発生する。このようなグリッジはクロック同期のロジック回路が構成されたときに誤動作の原因となり好ましくない。また、データの書き込み用制御信号であるＤＡＴＡＧＥＴと、データ出力（読み出し）用制御信号であるＲＥＦＲＥＳＨＮの２つの制御線による時分割制御が必要であるため、ＤＡＴＡＧＥＴおよびＲＥＦＲＥＳＨＮ動作の時間的余裕を考慮した場合も、高速動作を阻害させる要因となる。そして、ラッチ動作ごとに抵抗変化素子の書換えが発生するため、抵抗変化素子の書換え耐性に対する寿命の劣化が懸念される。【００２８】
また、第２の従来例として挙げた非特許文献１の不揮発性ラッチ回路では、通常のラッチ動作には不揮発のための回路要素が全く影響を及ぼさないため、トランジスタのスイッチング速度で決定される高速動作が可能である。しかし、ラッチ回路の状態を記憶するために、抵抗変化素子への状態書き込みと、記憶された抵抗変化素子から状態を読み出す復帰動作だけでなく、抵抗変化素子を全て高抵抗状態にするリセット動作がさらに必要になる。また、データ入力線を抵抗変化素子でプルアップする構成において、全てのラッチ回路の信号ラインに挿入され定常的に電流が流れるため消費電力の増大が懸念される。そして、一度に多くのラッチ回路に対してリセット動作を実行するためには、低抵抗状態にある複数の抵抗変化素子に電圧を印加し、電流を流す強力なドライバ回路が必要になる。さらに、通常のラッチ動作において、“Ｌ”レベルにある入力端子側に接続された抵抗変化素子は常にＶｄｄの電圧が印加されており、極めて高いストレスが加わり続けることになる。一般的に、抵抗変化素子において、例えば、高抵抗化電圧が継続して印加されると、徐々に、当該抵抗変化素子がより高抵抗へと変化していく。そうすると、次に当該抵抗変化素子を低抵抗化させるために、低抵抗状態に変化させるための電圧を印加したとしても低抵抗化しなくなるという、いわゆる抵抗状態のすり込み（ｉｍｐｒｉｎｔ）現象が起こる不具合が発生する。【００２９】
さらに、第３の従来例として挙げた特許文献２および特許文献３のラッチ回路では、直列接続された２つの抵抗変化素子を書き換える必要があるため、印加電圧として、ＨＲに変化させる電圧にＬＲに変化させる電圧が加算された電圧が必要となり、ラッチ回路の電源電圧の増加、また、電源生成回路の増加といった弊害が生じる。また、復帰動作では、ラッチ回路の電源投入の過渡応答を利用するため、複数のラッチ回路の電源投入を同時に行なった場合には、電源電圧が乱れて、安定な復帰動作に障害を与えることも懸念される。【００３０】
また、抵抗変化素子の種類によっては、抵抗変化素子の書き換え方向に応じて電流制限をする必要があるにもかかわらず、抵抗変化素子を用いた不揮発性ラッチ回路において、抵抗変化動作における電流制限についての具体策を示した先行例は見当たらない。特に、上記第３の従来例の場合は、直列接続された２つの抵抗変化素子のうち、ＨＲ状態にある抵抗変化素子に多くの電圧が分配される。例えば、図２２に記載された抵抗変化素子８１１がＨＲ状態で、抵抗変化素子８１２がＬＲ状態とすると、最初は抵抗変化素子８１１にほとんどの電圧成分が割り当てられる。ここで、抵抗変化素子８１１がＬＲ状態へと変化し始めると、それに伴い抵抗変化素子８１２に電圧成分が分配される。しかし、抵抗変化素子８１２に電圧成分が分配されると同時に、抵抗変化素子８１１の両端電圧は急速に低下し、通常のＬＲ状態に到達する前に、抵抗変化が中断される場合が起こる。すなわち、ＨＲ状態からＬＲ状態に変化するときには、他方のＬＲ状態にある抵抗変化素子が負荷抵抗として動作するものの、当該他方の負荷抵抗も変化するため、互いに電圧の奪い合いになり抵抗変化が安定しない不具合が発生する。【００３１】
また、特許文献６に記載された抵抗変化素子のフォーミング工程では、絶対値が大きい電圧振幅のＶＬ１が印加されるので、通常動作に比べて２倍から３倍の電流が流れることになる。そうすると、複数の抵抗変化素子、例えばＮ個を同時にフォーミングする場合には、通常動作の電流に比べ３×Ｎ倍の電流を十分に流すことのできるドライバ回路や電源配線幅が必要となる。逆の観点から述べると、抵抗変化素子を駆動するドライバ回路や電源回路には駆動できる電流値の上限があるので、同時にフォーミングする素子数やフォーミングする順序を管理する必要がある。さらに、複数の素子を同時にフォーミングした場合に、素子ごとに抵抗変化する電圧や時間がばらついていた場合には、先に低抵抗になった素子に電流が流れてしまい、まだ変化していない素子には必要な電圧が印加できないといった不具合が発生する。このように、全ての素子を確実にフォーミングするためには、通常動作時よりも更に細かく同時に抵抗変化させる素子数や順序をコントロールする必要がある。【００３２】
以上まとめると、上述した従来例は、ラッチ動作の高速化、抵抗変化素子の長寿命化、動作電圧の低電圧化、安定性およびフォーミングの制御性といった点で課題を有し、いずれも、上記課題を同時に解決することができない。【００３３】
本発明は、上記課題に鑑みてなされたものであり、高速かつ高信頼性で、安定したラッチ状態の記憶と復元を実行できる不揮発性ラッチ回路および不揮発性フリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造であり、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より絶対値が大きな第１印加電圧を印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より絶対値が大きな第２印加電圧を印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態へ推移する抵抗変化素子と、前記第１および前記第２のトランジスタのそれぞれの制御端子に、絶対値が前記第１電圧および前記第２電圧より小さな読み出し電圧が印加された場合に、前記第１端子と前記第１の電極との接続点である第１のノードの電位と前記第４端子と前記第２の電極との接続点である第２のノードの電位との加算値を検出する加算増幅回路と、前記加算増幅回路の出力を反転する第３の論理反転回路と、を備え、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第第３端子とが第４のノードを介して接続され、前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２電流の絶対値より小さくなるように構成され、さらに、前記抵抗変化素子は、製造直後の抵抗値が前記第２の抵抗状態より大きい第３の抵抗状態にあり、前記第１の電極から前記第２の電極へ電流が流れる向きに前記第１印加電圧より大きな第３印加電圧が印加されると、前記第３の抵抗状態から前記第１の抵抗状態の抵抗値以下の抵抗値となる第４の抵抗状態に変化し、前記加算増幅回路は、前記第３の抵抗状態を検知し、当該検知した出力が前記第３の論理反転回路を介して前記第３のノードまたは前記第４のノードに入力された場合に前記抵抗変化素子の抵抗値を前記第３の抵抗状態から前記第４の抵抗状態に変化せしめるのに必要な状態に前記第１の論理反転回路と前記第２の論理反転回路の状態を設定することを特徴とする。
【発明の効果】
【００３５】
本発明の構成によれば、ロジック回路内に不揮発性ラッチ回路や不揮発性フリップフロップ回路を任意に配置することができる。また、本発明の不揮発性ラッチ回路や不揮発性フリップフロップ回路を適用したロジック回路全体の動作速度は、トランジスタのスイッチング性能の制約のみであり、不揮発機能追加によって損なわれることが全くない。また、不揮発性ラッチ回路や不揮発性フリップフロップ回路の記憶素子である抵抗変化素子に論理状態の情報を記録する際にフラッシュメモリのような高い電圧は不要である。また、製造直後の初期抵抗値にある抵抗変化素子を、確実かつ安定に所望のＬＲ状態に変化させることができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。
【図２Ａ】図２Ａは、本発明の実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。
【図２Ｂ】図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図である。
【図２Ｃ】図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。
【図３】図３は、本発明の実施の形態１に係る不揮発性ラッチ回路の回路構成図である。
【図４】図４は、本発明の実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。
【図５Ａ】図５Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＨＲ状態の書き込みを説明する図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＬＲ状態の書き込みを説明する図である。
【図６Ａ】図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図である。
【図６Ｂ】図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。
【図７】図７は、抵抗変化素子の電流−電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【図８】図８は、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。
【図９Ａ】図９Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。
【図９Ｂ】図９Ｂは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【図９Ｃ】図９Ｃは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。
【図９Ｄ】図９Ｄは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【図１０】図１０は、本発明の実施の形態１に係る不揮発性ラッチ回路のフォーミング工程を説明する動作フローチャートである。
【図１１】図１１は、本発明の実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。
【図１２】図１２は、本発明の実施の形態２に係る不揮発性ラッチ回路の回路構成図である。
【図１３Ａ】図１３Ａは、本発明の実施の形態２に係る抵抗変化素子へのＨＲ書き込み動作を表す回路図である。
【図１３Ｂ】図１３Ｂは、本発明の実施の形態２に係る抵抗変化素子へのＬＲ書き込み動作を表す回路図である。
【図１３Ｃ】図１３Ｃは、本発明の実施の形態２に係る抵抗変化素子へのフォーミング動作を表す回路図である。
【図１４】図１４は、抵抗変化素子の電流―電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【図１５】図１５は、抵抗変化素子の初期状態における電流―電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【図１６Ａ】図１６Ａは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の回路構成図である。
【図１６Ｂ】図１６Ｂは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の論理表を示す図である。
【図１７Ａ】図１７Ａは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の回路構成図である。
【図１７Ｂ】図１７Ｂは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の論理表を示す図である。
【図１８Ａ】図１８Ａは、本発明の実施の形態４に係る不揮発性ラッチモジュールの構成を示す回路構成図である。
【図１８Ｂ】図１８Ｂは、本発明の実施の形態４に係る不揮発性信号処理装置の構成を示す回路構成図である。
【図１９】図１９は、本発明の実施の形態４に係る不揮発性信号処理装置のフォーミング工程を説明するタイミングチャートである。
【図２０Ａ】図２０Ａは、第１の従来例に係る不揮発性ラッチ回路の回路構成図である。
【図２０Ｂ】図２０Ｂは、第１の従来例に係る不揮発性ラッチ回路の動作タイミングチャートである。
【図２１】図２１は、第２の従来例に係る不揮発性ラッチ回路の回路構成図である。
【図２２】図２２は、第３の従来例に係るラッチ回路の状態を抵抗変化素子へ記憶させる方法を説明する回路構成図である。
【図２３】図２３は、第３の従来例に係るラッチ回路において、抵抗変化素子に記憶された抵抗状態から元のラッチ状態に復帰する方法を説明する回路構成図である。
【発明を実施するための形態】
【００３７】
前述した従来の不揮発性ラッチ回路は、いずれも、以下の課題を同時に解決することができない。
【００３８】
課題１：ラッチ動作の動作速度が、単体のラッチ回路と同等程度に高速化できない。
【００３９】
課題２：ラッチ動作毎に抵抗変化素子が書き換えられるため、素子寿命が短くなる。
【００４０】
課題３：書換えや読み出しに適切な電圧値および時間に対応した電圧印加がされておらず、素子寿命が短くなる。
【００４１】
課題４：複数の抵抗変化素子を直列に接続した構成であるため、書換え電圧が低電圧化されない。
【００４２】
課題５：復帰動作には電源電圧が上昇する過渡期が利用されるため、動作が不安定となる。
【００４３】
課題６：抵抗変化時に電流制限を行う構成がないため、抵抗変化が不安定となる。
【００４４】
課題７：抵抗変化素子のフォーミングを確実に実施するためには、駆動素子数やフォーミング順序が制約される。
【００４５】
上記課題を解決するために、本発明の一態様に係る不揮発性ラッチ回路は、第１の論理反転回路と、入力端子が前記第１の論理反転回路の出力端子に接続され、出力端子が前記第１の論理反転回路の入力端子に接続された第２の論理反転回路と、第１端子と第２端子と第１制御端子とを有し、前記第１制御端子の電圧により前記第１端子と前記第２端子との間の導通状態を制御する第１トランジスタと、第３端子と第４端子と第２制御端子とを有し、前記第２制御端子の電圧により前記第３端子と前記第４端子との間の導通状態を制御する第２トランジスタと、酸素不足型の遷移金属酸化物で構成された酸化物層を第１および第２の電極で挟んだ構造であり、前記第１の電極から前記第２の電極へ電流が流れる向きに所定の第１電圧より絶対値が大きな第１印加電圧を印加することで第１の抵抗状態に推移し、前記第２の電極から前記第１の電極へ電流が流れる向きに所定の第２電圧より絶対値が大きな第２印加電圧を印加することで前記第１の抵抗状態より大きな抵抗値となる第２の抵抗状態へ推移する抵抗変化素子と、前記第１および前記第２のトランジスタのそれぞれの制御端子に、絶対値が前記第１電圧および前記第２電圧より小さな読み出し電圧が印加された場合に、前記第１端子と前記第１の電極との接続点である第１のノードの電位と前記第４端子と前記第２の電極との接続点である第２のノードの電位との加算値を検出する加算増幅回路と、前記加算増幅回路の出力を反転する第３の論理反転回路と、を備え、前記第１の論理反転回路の前記出力端子と前記第１のトランジスタの前記第２端子とが第３のノードを介して接続され、前記第２の論理反転回路の前記出力端子と前記第２のトランジスタの前記第第３端子とが第４のノードを介して接続され、前記第２の抵抗状態から前記第１の抵抗状態に推移させるときに前記抵抗変化素子に流れる第１電流の絶対値は、前記第１の抵抗状態から前記第２の抵抗状態に推移させるときに前記抵抗変化素子に流れる第２電流の絶対値より小さくなるように構成され、さらに、前記抵抗変化素子は、製造直後の抵抗値が前記第２の抵抗状態より大きい第３の抵抗状態にあり、前記第１の電極から前記第２の電極へ電流が流れる向きに前記第１印加電圧より大きな第３印加電圧が印加されると、前記第３の抵抗状態から前記第１の抵抗状態の抵抗値以下の抵抗値となる第４の抵抗状態に変化し、前記加算増幅回路は、前記第３の抵抗状態を検知し、当該検知した出力が前記第３の論理反転回路を介して前記第３のノードまたは前記第４のノードに入力された場合に前記抵抗変化素子の抵抗値を前記第３の抵抗状態から前記第４の抵抗状態に変化せしめるのに必要な状態に前記第１の論理反転回路と前記第２の論理反転回路の状態を設定することを特徴とする。
【００４６】
このような構成によれば、トランジスタの制御端子を、例えば、接地電位とすることにより、論理反転回路からなるラッチ動作部と、トランジスタおよび抵抗変化素子からなる状態記憶部とが電気的に切断され、上記ラッチ動作部は上記状態記憶部とは独立に動作できる。このため、前述の課題１が解決され、ラッチ動作の動作速度は、状態記憶部のない単体のラッチ回路と同等程度に高速で動作することが可能となる。また、ラッチ回路の論理状態として、第３のノード（ノード１）がＨｉｇｈレベルであり第４のノード（ノード２）がＬｏｗレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第１のトランジスタが電流制限素子として働く。また、第３のノード（ノード１）がＬｏｗレベルであり第４のノード（ノード２）がＨｉｇｈレベルであって、制御端子に書き込み電圧を印加して抵抗変化素子を駆動する場合、第２のトランジスタが電流制限素子として働く。これにより課題６が解決される。また、上記制御端子によって書き込み制御が自在に行えるので、ラッチ動作毎に抵抗変化素子を書き換えず、書換え時には必要な電圧と時間だけ印加されることになり、前述の課題２および課題３が解決された安定な書換え動作が可能となる。さらに、ラッチ回路の論理状態の記憶に用いられる抵抗変化素子は１つであるので、前述の課題４も解決され、書換え電圧を低電圧化できる。
【００４７】
また、第３の従来例で説明したように、抵抗変化素子の抵抗状態からもとのラッチ状態を復元する時に、電源立ち上がりの不安定な過渡期間を使用しないので、前述の課題５が解決される。また、読み出しに必要な、かつ、ストレスの小さな低電圧を必要時間だけ印加するので、前述の課題３における読み出し時の課題も解決され、極めて安定な復元動作を実現できる。
【００４８】
さらに、抵抗変化素子の抵抗値が非常に大きな第３の抵抗状態にあるとき、第３の論理反転回路の出力を用いてラッチ回路の状態を復帰させ、次に、第３印加電圧の電圧振幅を有する書き込みパルスを抵抗変化素子に印加することで、抵抗変化素子の抵抗値を第３の抵抗状態から第４の抵抗状態に確実に変化せしめることができる。これにより、課題７もクリアでき、駆動素子数やフォーミング順序が制約されないフォーミングを確実に実施できる不揮発性ラッチ回路を提供できる。
【００４９】
また、ある好ましい形態において、前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時、あるいは前記第３の抵抗状態から前記第４の抵抗状態に推移させる時に、前記第１制御端子に第１書き込み電圧を印加し、前記第２制御端子に、絶対値が前記第１書き込み電圧より大きい第２書き込み電圧を印加する書き込み回路を備える。
【００５０】
これにより、ラッチ回路の論理状態を抵抗変化素子に書き込む場合に、第２の抵抗状態であるＨＲ状態に変化させるときには第２のトランジスタが電流制限素子として動作し、第１の抵抗状態であるＬＲ状態に変化させるときには第１のトランジスタが電流制限素子として動作する。第１のトランジスタのゲート幅と第２のトランジスタのゲート幅が等しい関係にあっても、第１の書き込み電圧＜第２の書き込み電圧の関係にすることで、第２のトランジスタの駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子は確実にＨＲ状態に変化させることが可能となる。従って、トランジスタのゲート幅が同じトランジスタを用いても前述の課題６が解決され、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【００５１】
また、ある好ましい形態において、前記抵抗変化素子を前記第２の抵抗状態から前記第１の抵抗状態に推移させる時に、あるいは、前記第３の抵抗状態から前記第４の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第３書き込み電圧を印加し、前記第１の抵抗状態から前記第２の抵抗状態に推移させる時に、あるいは、前記第４の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、絶対値が前記第３書き込み電圧より大きい第４書き込み電圧を印加する書き込み回路を備える。
【００５２】
これにより、最小サイズのトランジスタを用いて、ラッチ回路を構成することができる。
【００５３】
また、ある好ましい形態において、前記抵抗変化素子を前記第１の抵抗状態から前記第２の抵抗状態に推移させる時、あるいは前記第２の抵抗状態から前記第１の抵抗状態に推移させる時、あるいは、前記第４の抵抗状態から前記第２の抵抗状態に推移させる時に、前記第１制御端子および前記第２制御端子に、第５書き込み電圧を印加する書き込み回路を備え、前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅より小さい。
【００５４】
これにより、抵抗変化素子をＬＲ状態からＨＲ状態に変化させるときには第２のトランジスタが負荷抵抗として動作し、また、抵抗変化素子をＨＲ状態からＬＲ状態に変化させるときには第１のトランジスタが負荷抵抗として動作する。第１制御端子および第２制御端子に等しい第５書き込み電圧が入力されるが、ゲート幅の違いから、第１のトランジスタのオン抵抗は第２トランジスタのオン抵抗よりも大きい。従って、第２のトランジスタの駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子は第２のトランジスタによって確実にＨＲ状態に変化させることが可能となる。これにより、前述の課題６が解決され、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【００５５】
また、ある好ましい形態において、前記酸化物層は、第１の遷移金属で構成される第１酸化物層と、第２の遷移金属で構成される第２酸化物層との積層構造を含み、前記第１酸化物層の酸素不足度は、前記第２酸化物層の酸素不足度より大きく、前記第２の電極と前記第２酸化物層とが接し、前記第１の電極と前記第１酸化物層とが接している。
【００５６】
これにより、第２の電極から第１の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は第１の抵抗値に相当する高抵抗状態へ遷移する。逆に、第１の電極から第２の電極へ電流が流れる向きに電圧を印加することで、抵抗変化素子は上記第１の抵抗値よりも低い抵抗値に相当する低抵抗状態へ遷移することが可能となる。
【００５７】
また、ある好ましい形態において、前記第１酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物層である。
【００５８】
また、ある好ましい形態において、前記第２酸化物層は、ＴａＯｙ（但し、２．１≦ｙ）で表される組成を有する第２タンタル酸化物層である。
【００５９】
これらにより、不揮発性の機能追加のために追加される抵抗変化素子は、タンタル酸化物で形成される。Ｔａは、その窒化物であるＴａＮや酸化物であるＴａ２Ｏ５などで既に半導体プロセスで実績のある材料である。タンタル酸化物は、室温から比較的低温の処理で形成が可能である。つまり、抵抗変化素子を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうことがない。また、ロジック回路領域とは別に、状態を記録するメモリセルアレイ領域を形成する必要がない。よって、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、抵抗変化素子をプラグコンタクトの一部の配線層に形成できるので、ロジック回路における集積化および微細化を損なわない。
【００６０】
また、ある好ましい形態において、前記第２の電極の材料は前記第１の電極の材料よりも標準電極電位が高い。
【００６１】
これにより、抵抗変化素子をＨＲ状態に書き込んだ後に、ラッチ回路の状態復帰のためにリストア動作を実行してもＨＲ状態にある抵抗変化素子をＬＲ状態に変えてしまうようなノイズが発生せず、データ保持の信頼性が高い不揮発性ラッチ回路を提供できる。
【００６２】
また、本発明の一態様に係る不揮発性フリップフロップ回路は、上記記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２以上の入力端子を備えた第１のＮＡＮＤゲート回路および第２のＮＡＮＤゲート回路であり、前記第１のＮＡＮＤゲート回路の出力端子と前記第２のＮＡＮＤゲート回路の入力端子の１つとが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の出力端子と前記第１のＮＡＮＤゲート回路の入力端子の１つとが前記第４のノードを介して接続され、前記第１のＮＡＮＤゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＡＮＤゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続されたことを特徴とする。
【００６３】
あるいは、本発明の一態様に係る不揮発性フリップフロップ回路は、上記記載の不揮発性ラッチ回路を備えた不揮発性フリップフロップ回路であって、前記第１および前記第２の論理反転回路は、それぞれ、少なくとも２入力以上の入力端子を備えた第１のＮＯＲゲート回路および第２のＮＯＲゲート回路であり、前記第１のＮＯＲゲート回路の出力端子と前記第２のＮＯＲゲート回路の入力端子の１つとが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の出力端子と前記第１のＮＯＲゲート回路の入力端子の１つとが前記第４のノードを介して接続され、前記第１のＮＯＲゲート回路の前記出力端子と前記第１のトランジスタの前記第２端子とが前記第３のノードを介して接続され、前記第２のＮＯＲゲート回路の前記出力端子と前記第２のトランジスタの前記第４端子とが前記第４のノードを介して接続されてもよい。
【００６４】
これらの構成によれば、前述の課題１〜７の全てをクリアした、高速かつ高信頼性のデータ保持能力を有し、安定したフォーミング工程を実行でき、フリップフロップ回路のデータラッチ状態を極めて安定的に記録および復帰せしめる不揮発性フリップフロップ回路を提供できる。
【００６５】
また、本発明の一態様に係る、不揮発性信号処理装置は、上記記載の不揮発性ラッチ回路、あるいは、上記記載の不揮発性フリップフロップ回路をＮ個備えた不揮発性信号処理装置であって、Ｎ個の前記不揮発性ラッチ回路または前記不揮発性フリップフロップ回路のそれぞれは、読み出しパルスおよび書き込みパルスの入力選択および入力禁止を行う読み出し／書き込み制御回路と、内蔵される前記抵抗変化素子が前記第３の抵抗状態から前記第１の抵抗状態となったか否かを判定する判定回路とを備えた回路モジュールを構成し、前記不揮発性信号処理装置は、Ｎ個の前記回路モジュールを備え、ｋ（Ｎ−２までの自然数）番目の前記回路モジュールを構成する前記判定回路の出力信号が、（ｋ＋１）番目の前記回路モジュールを構成する前記読み出し／書き込み制御回路に入力され、前記（ｋ＋１）番目の前記回路モジュールを構成する前記判定回路の出力信号が、（ｋ＋２）番目の前記回路モジュールを構成する前記読み出し／書き込み制御回路に入力されるというようにして、Ｎ個の前記モジュールが直列接続され、Ｎ番目の前記回路モジュールの前記判定回路の出力信号が出力されたことにより、全ての前記回路モジュールに内蔵される前記抵抗変化素子が、前記第３の抵抗状態から前記第１の抵抗状態に変化したことを確認することを特徴とする。
【００６６】
この構成によれば、Ｎ番目の回路モジュールの判定回路から出力信号が出力されたことにより、全ての回路モジュールに内蔵される抵抗変化素子が、第３の抵抗状態から第１の抵抗状態に変化できたことを確認することができる。よって、不揮発性信号処理装置にある全ての不揮発性ラッチ回路または不揮発性フリップフロップ回路についてのフォーミング工程を確実に完了できる。
【００６７】
以下、本発明を実施するための形態について、図面を参照しながら説明する。なお、以下の各実施形態に示す膜厚や孔径などの数値は具体例としての一例を示すものであり、これらの数値に限定されるものではない。
【００６８】
（実施の形態１） 
［抵抗変化素子の構成］
まず、本発明の不揮発性ラッチ回路およびフリップフロップ回路に用いられる抵抗変化素子について説明する。
【００６９】
図１は、本発明の実施の形態１に係る不揮発性ラッチ回路の有する抵抗変化素子の概略構成の一例を示す素子構成図である。同図に記載された抵抗変化素子５００は、一般的なＣＭＯＳトランジスタを含む半導体プロセス構造上に形成され、例えば、半導体基板上のプラグ層５０７を用いて接続される。また、ソース／ドレイン領域５０６およびゲート酸化膜層５０５により基板上にＭＯＳトランジスタが構成される。
【００７０】
抵抗変化素子５００は、金属配線層５０８上に形成された第１の電極である第１電極層５０１と、第２の電極である第２電極層５０４と、第１電極層５０１および第２電極層５０４に挟まれた第１抵抗変化層５０２および第２抵抗変化層５０３とを備える。本実施の形態では、第１抵抗変化層５０２は、第１の遷移金属で構成される酸素不足型の第１酸化物層であり、例えば、酸素含有率が低い第１タンタル酸化物層である。酸素不足型の酸化物層の定義については、後に述べることとする。また、第２抵抗変化層５０３は、第２の遷移金属で構成される第２酸化物層であり、例えば、上記第１タンタル酸化物層上に形成された、酸素含有率が上記第１タンタル酸化物層よりも高い第２タンタル酸化物層である。このような構成とすることにより、第２抵抗変化層５０３内での酸化還元反応は促進され、安定に抵抗変化を起こすことができる。
【００７１】
なお、図１では、第２層であるプラグ層５０７に抵抗変化素子５００が配置されているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な配置および形状に変更されるとともに、抵抗変化素子の構造も層配置の順番が変更されてもよく、また、層間の密着性を改善するために密着層などが挿入されてもよい。
【００７２】
第１電極層５０１および第２電極層５０４の材料には、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などが用いられる。
【００７３】
第２抵抗変化層５０３と接する第２電極層５０４の材料の標準電極電位は、第２抵抗変化層５０３を構成する遷移金属の標準電極電位より高い方が好ましい。また、第１抵抗変化層５０２と接する第１電極層５０１の材料の標準電極電位は、第２電極層５０４の材料の標準電極電位より小さい方が好ましく、さらには、第１抵抗変化層５０２を構成する遷移金属の標準電極電位より小さい方が好ましい。
【００７４】
標準電極電位は、その値が高い方が酸化されにくいため、標準電極電位がより高い電極と接する抵抗変化層において、酸素イオンが効率よく酸化還元反応に寄与することができ、安定した抵抗変化が得られるためである。
【００７５】
上記の電極材料において、抵抗変化層を構成する遷移金属より標準電極電位が高い材料は、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）で、第２電極層５０４の材料として好ましい。
【００７６】
なお、図１では、第１電極層５０１と第２電極層５０４とは同じ径を有する形状をなしているが、これに限定されるものでなく、半導体プロセスに応じて適宜、最適な形状としてもよい。
【００７７】
第１抵抗変化層５０２および第２抵抗変化層５０３の材料には、例えば、酸素不足型の遷移金属酸化物（好ましくは酸素不足型のタンタル酸化物）が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有率（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。例えば、遷移金属元素がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯとの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。遷移金属元素の種類としては、例えば、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｗ、Ｈｆ（ハフニウム）などが挙げられ、化学量論的な酸化物の組成はそれぞれの元素の価数により異なる。
【００７８】
また、第１抵抗変化層５０２を構成する第１の遷移金属と、第２抵抗変化層５０３を構成する第２の遷移金属とは、互いに異なっていてもよい。例えば、第１抵抗変化層５０２として酸素含有率が低い酸素不足型の第１タンタル酸化物層（ＴａＯｘ）を用いる場合、第２抵抗変化層５０３としては例えばチタン酸化物層（ＴｉＯ２）を用いることができる。この時、第２抵抗変化層５０３を構成する第２酸化物層の抵抗値は、第１抵抗変化層５０２を構成する第１酸化物層の抵抗値より大きい方が好ましい。この時、第２抵抗変化層５０３を構成する第２酸化物層の酸素不足度は、第１抵抗変化層５０２を構成する第１酸化物層の酸素不足度より小さい方が好ましい。ここで、酸素不足度とは、化学量論的組成に対する酸素不足の程度（比率）をいう。例えば、化学量論的組成のタンタル酸化物はＴａ２Ｏ５であり、チタン酸化物はＴｉＯ２である。それらを酸素不足度０％、金属Ｔａおよび金属Ｔｉを酸素不足度１００％としたときの、当該酸化物層の酸素不足度をいう。一般的に、金属酸化物は、酸素不足度が小さいほど、抵抗が高い。
【００７９】
また、第２抵抗変化層５０３を構成する遷移金属の標準電極電位は、第１抵抗変化層５０２を構成する遷移金属の標準電極電位より小さい方が好ましい。このような構成とすることにより、第２抵抗変化層５０３に抵抗変化に必要な電圧が効率よく印加され、また、第２抵抗変化層５０３内での酸化還元反応は促進されるため、より安定に抵抗変化を起こすことができる。
【００８０】
本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のタンタル酸化物（以下、Ｔａ酸化物と記載）であることが好ましい。より好適には、第１抵抗変化層５０２は、ＴａＯｘ（但し、０＜ｘ＜２.５）で表される組成を有する第１タンタル酸化物層であり、第２抵抗変化層５０３は、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル酸化物層であり、これら２層が積層構造を形成している。なお、上記２層以外の他層、例えば、酸素含有率が第１および第２タンタル酸化物層とは異なる第３タンタル酸化物層や他の遷移金属酸化物層などが適宜配置されてもよく、また、上記２層に少量の不純物がドープされていてもよい。ここで、第１タンタル酸化物層としてのＴａＯｘは、０．８≦ｘ≦１．９を満足することが好ましく、第２タンタル酸化物層としてのＴａＯｙは、２．１≦ｙを満足することが好ましい。また、第１タンタル酸化物層の厚みは５ｎｍ以上５０ｎｍ以下に対して、第２タンタル酸化物層の厚みは、１ｎｍ以上８ｎｍ以下であることが好ましく、第２タンタル酸化物層の厚みは第１タンタル酸化物層より薄いことが好ましい。
【００８１】
以上のように構成された抵抗変化素子５００では、第２抵抗変化層５０３に接した第２電極層５０４から第１抵抗変化層５０２に接した第１電極層５０１へ電流が流れる向きに所定の第２電圧より大きな第２印加電圧を印加することで、抵抗変化素子が第２の抵抗状態に相当する高抵抗状態（ＨＲ状態またはＨＲという）へ遷移する。逆に、第１電極層５０１から第２電極層５０４へ電流が流れる向きに所定の第１電圧より大きな第１印加電圧を印加することで、上記第２の抵抗状態よりも低い抵抗値を有する第１の抵抗状態に相当する低抵抗状態（ＬＲ状態またはＬＲという）へ遷移する。
【００８２】
また、抵抗変化素子５００は、製造直後の抵抗値が高抵抗状態より更に大きい第３の抵抗状態にあり、第１電極層５０１から第２電極層５０４へ電流が流れる向きに第１印加電圧より更に大きな第３印加電圧が印加されることにより、当該第３の抵抗状態から低抵抗状態の抵抗値以下の抵抗値となる第４の抵抗状態に変化する。
【００８３】
［抵抗変化素子の電流−電圧特性］
次に、本実施の形態に係る抵抗変化素子の電流−電圧特性について説明する。
【００８４】
図２Ａは、本発明の実施の形態１に係る抵抗変化素子の電流−電圧特性の一例を示すグラフである。また、図２Ｂは、図２Ａに記載された抵抗変化素子の電流−電圧特性における負電圧特性の電圧印加状態を説明する図であり、図２Ｃは、図２Ａに記載された抵抗変化素子の電流−電圧特性における正電圧特性の電圧印加状態を説明する図である。図２Ｂで示された印加状態Ａおよび図２Ｃで示された印加状態Ｂでは、図１で示されたように、ともに抵抗変化素子５００の第１電極層５０１とＮ型ＭＯＳトランジスタとがノードＤを介して直列に接続されている。また、図２Ｂおよび図２Ｃに示されたように、Ｎ型ＭＯＳトランジスタの基板はグランドレベル（ＧＮＤ）に接地されている。
【００８５】
そして、印加状態ＡではノードＢをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に４Ｖを印加した状態で、ノードＡに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧およびパルス電流の量を、図２Ａでは負極性として表記した。一方、印加状態Ｂでは半導体スイッチなどにより接続関係を印加状態Ａから入れ替えることにより、ノードＡをＧＮＤに接地し、ノードＣのトランジスタのゲート端子に同じく４Ｖを印加した状態で、ノードＢに印加するパルス電圧（ＶＰ）を所定のステップ量で増加および減少させた。このときのパルス電圧およびパルス電流の量を、図２Ａでは正極性として表記した。
【００８６】
図２Ａに示されるように、本発明に用いられる抵抗変化素子は、電流−電圧特性にヒステリシス特性が見られる。第２電極層５０４から第１電極層５０１へ電流が流れるような印加を正電圧印加とし、第１電極層５０１から第２電極層５０４へ電流が流れる印加を負電圧印加と定義した場合、正電圧印加で高抵抗化し、負電圧印加で低抵抗化していることがわかる。なお、正電圧および負電圧のいずれの極性の印加で高抵抗化または低抵抗化するかは、定義上の差異であり、本発明にとって重要なことではない。つまり、本実施の形態に用いられる抵抗変化素子は、図２Ａに示されるように、所定の電圧レベル以上を印加し、抵抗変化層に流れる電流の方向によって抵抗値が増加するか減少するかが決定される。
【００８７】
［不揮発性ラッチ回路の構成］
次に、本発明の実施の形態１に係る不揮発性ラッチ回路について、図３を用いて説明する。
【００８８】
図３は、本発明の実施の形態１に係る不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１００は、抵抗変化素子１と、トランジスタ６および７と、インバータ回路２０、２１および２３と、加算増幅回路２２と、トランスミッションゲートＴＭＧ１、ＴＭＧ２およびＴＭＧ３とを備える。インバータ回路２０は、トランジスタ２および４を備え、インバータ回路２１は、トランジスタ３および５を備え、インバータ回路２３は、トランジスタ１３および１４を備える。加算増幅回路２２は、トランジスタ８、９、１０および１１と、抵抗素子１２とを備える。
【００８９】
トランスミッションゲートＴＭＧ１は、Ｇ端子の信号レベルがＨｉｇｈのときオンになり、Ｌｏｗのときオフに制御され、ＧＢ端子にはＧ端子の反転信号が入力される。同様に、トランスミッションゲートＴＭＧ２は、Ｒ端子の信号レベルがＨｉｇｈのときオンになり、Ｌｏｗのときオフに制御され、ＲＢ端子にはＲ端子の反転信号が入力される。また、トランスミッションゲートＴＭＧ３は、Ｆ端子の信号レベルがＨｉｇｈのときオンになり、Ｌｏｗのときオフに制御され、ＦＢ端子にはＦ端子の反転信号が入力される。
【００９０】
抵抗変化素子１は、例えば、図１に記載された抵抗変化素子５００と同様の構造を有し、図２Ａに表された電流−電圧特性と同様の特性を有する。
【００９１】
トランジスタ２、３、１０、１１および１３は、例えば、ｐ型ＭＯＳＦＥＴであり、トランジスタ４〜９および１４は、例えば、ｎ型ＭＯＳＦＥＴである。
【００９２】
インバータ回路２０および２１は、それぞれ、一方の出力端子が他方の入力端子にクロスカップル接続された第１の論理反転回路および第２の論理反転回路であり、ラッチ動作部を構成している。さらに、インバータ回路２０の出力端子は、ノード１を介してトランジスタ６のソース端子およびドレイン端子のいずれか一方に接続され、トランジスタ６のソース端子およびドレイン端子のいずれか他方は、ノード３を介して抵抗変化素子１の第１の電極に接続され、抵抗変化素子１の第２の電極は、ノード４を介してトランジスタ７のソース端子およびドレイン端子のいずれか他方に接続され、トランジスタ７のソース端子およびドレイン端子のいずれか一方は、ノード２を介してインバータ回路２１の出力端子に接続されている。つまり、トランジスタ６と、抵抗変化素子１と、トランジスタ７とは、この順序で直列接続されており状態記憶部を構成し、当該直列接続を介してインバータ回路２０の出力端子とインバータ回路２１の出力端子が接続される。
【００９３】
なお、請求項に記載の第１のトランジスタは、トランジスタ６に対応し、請求項に記載の第２のトランジスタはトランジスタ７に対応する。また、請求項に記載の第１のトランジスタの第１端子は、トランジスタ６のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ６のソース端子およびドレイン端子のいずれか他方に対応する。また、請求項に記載の第２のトランジスタの第１端子は、トランジスタ７のソース端子およびドレイン端子のいずれか一方に対応し、第２端子は、トランジスタ７のソース端子およびドレイン端子のいずれか他方に対応する。さらに、請求項に記載の第３のノード、第４のノード、第１のノード、第２のノードは、それぞれ上記ノード１、ノード２、ノード３、ノード４に対応している。
【００９４】
なお、抵抗変化素子１は、ノード４からノード３へ電流が流れる向きに所定の第２電圧より大きな第２印加電圧を印加することでＨＲ状態（第２の抵抗状態）に遷移し、ノード３からノード４に電流が流れる向きに所定の第１電圧より大きな第１印加電圧を印加することでＬＲ状態（第１の抵抗状態）に遷移するように接続されている。さらに、トランジスタ６および７の制御端子であるゲート端子に印加されるゲート電圧は、Ｃｔｒｌ端子から制御可能となっている。
【００９５】
また、抵抗変化素子１の両端に位置するノード３およびノード４は、それぞれ、トランジスタ８および９のゲート端子に接続され、トランジスタ８および９のソース端子はＧＮＤに接地され、ドレイン端子同士は接続されている。トランジスタ１０および１１は、カレントミラー回路を構成し、そのミラー比は、例えば、１：１０である。すなわち、トランジスタ８および９に流れる合成電流が１０倍に増幅された電流が、抵抗素子１２に流れる。抵抗素子１２は、理解を容易にするために固定抵抗として図示したが、トランジスタのオン抵抗など非線形性の抵抗素子を用いてもよい。加算増幅回路２２は、トランジスタ６および７のゲート端子に、絶対値が第１電圧および第２電圧より小さな読み出し電圧が印加された場合に、ノード３およびノード４のゲート電位に応じた各々のドレイン電流が加算され、カレントミラーにより増幅されて抵抗素子１２に流れる。これによって発生する抵抗素子１２両端の電圧を、ノード５およびトランスミッションゲートＴＭＧ２を介して、インバータ回路２０の入力端子およびインバータ回路２１の出力端子に出力する。また、加算増幅回路２２は、上記加算値に対応した電圧を、ノード５を介して、トランジスタ１３および１４で構成されたインバータ回路２３の入力端子に出力する。インバータ回路２３は、上記加算値に対応した電圧を反転し、当該反転された電圧を、トランスミッションゲートＴＭＧ３を介して、インバータ回路２０の入力端子およびインバータ回路２１の出力端子に出力する。
【００９６】
インバータ回路２３は、加算増幅回路２２の出力を反転する第３の論理反転回路である。
【００９７】
図４は、本発明の実施の形態１に係る不揮発性ラッチ回路のブロック構成図である。本構成図は、図３に記載された不揮発性ラッチ回路１００の回路図をブロック図に表記し直したものであり、両図において同一記号が付加された構成要素は同じである。
【００９８】
次に、本実施の形態に係る不揮発性ラッチ回路１００の動作について順に説明する。
【００９９】
［ラッチ動作］
はじめに、不揮発性ラッチ回路１００のラッチ動作では、図３または図４において、Ｃｔｒｌ端子、トランスミッションゲートＴＭＧ２のＲ端子、およびトランスミッションゲートＴＭＧ３のＦ端子の信号レベルがＬｏｗ（ＧＮＤレベル）にされている(但し、ＲＢ端子およびＦＢ端子はＶＤＤとする)。これにより、トランジスタ６および７と、トランスミッションゲートＴＭＧ２およびＴＭＧ３とがオフとなるため、抵抗変化素子１および加算増幅回路２２が、インバータ回路２０および２１で構成されるラッチ動作部から切り離され、当該ラッチ動作部は、一般的なクロスカップル型ラッチ回路として動作する。
【０１００】
すなわち、ラッチ動作に対して抵抗変化素子や不揮発動作のために必要な付属回路が一切影響を与えないため、ラッチ動作の動作速度が劣化することなく、ほぼ、ラッチ動作部の構成要素であるＭＯＳＦＥＴの動作速度で実行できる。また、定常的に抵抗変化素子に流れる電流をなくし、ＣＭＯＳ回路で構成されたラッチ動作部の低消費電力の特性を損なわない。また、ラッチ動作によって抵抗変化素子にストレスを与えることが無いので、抵抗変化素子に与える劣化要因もない。なお、トランスミッションゲートＴＭＧ１のＧ端子に、同期用のクロック信号(ＣＬＫ)と、ＧＢ端子にＣＬＫの反転信号を入力することで、上記ラッチ動作部は、クロック同期型のＤラッチ回路としても動作できる。
【０１０１】
［ストア動作］
次に、本発明の特徴の一つであるラッチ状態のストア動作、すなわち抵抗変化素子への情報の書き込み動作、すなわちラッチ状態のストア動作について図５Ａ〜図７を用いて説明する。図５Ａ〜図６Ｂにおいて、図３および図４と等しい記号が付加された構成要素は、同じものを表している。
【０１０２】
図５Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路の書き込み（ストア）動作におけるＨＲ状態の書き込みを説明する図であり、図５Ｂは、ＬＲ状態の書き込みを説明する図である。具体的には、図５Ａでは、実施の形態１に係る不揮発性ラッチ回路において、ノード１がＬｏｗ電圧、ノード２がＨｉｇｈ電圧にラッチした状態を表しており、図５Ｂでは、ノード１がＨｉｇｈ電圧、ノード２がＬｏｗ電圧にラッチした状態を表している。両図で表された状態において、Ｃｔｒｌ端子からトランジスタ６および７のゲート端子へ、絶対値が第１電圧または第２電圧より大きな電圧振幅Ｖｗ（｜Ｖｗ｜＞｜第１電圧｜、または｜Ｖｗ｜＞｜第２電圧｜）を有する書き込みパルスが印加されると、抵抗変化素子１には、Ｖｗからトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加される。従って、より好ましくは、前記の｜第１電圧｜または｜第２電圧｜に、トランジスタの閾値電圧Ｖｔの電圧を加算した電圧振幅より大きな｜Ｖｗ｜を決定することが望ましい。上記書き込み電圧は、例えば、不揮発性ラッチ回路１００が備える書き込み回路で生成され、当該書き込み回路から上記Ｃｔｒｌ端子へ出力される。図５Ａで表されたノード１およびノード２の状態では、ノード２からノード１の方向に第２の電流が流れ、抵抗変化素子１はＨＲ状態に遷移する。一方、図５Ｂで表されたノード１およびノード２の状態では、逆にノード１からノード２の方向に第１の電流が流れ、抵抗変化素子１はＬＲ状態に遷移する。
【０１０３】
このとき、上記第１の電流の絶対値は、上記第２の電流の絶対値より小さくなるように構成する。例えば、同じサイズのトランジスタ６および７を用いて抵抗変化素子１に書き込む場合は、トランジスタ６および７のゲート端子に印加される電圧振幅Ｖｗの書き込みパルスを以下の通りとすることができる。抵抗変化素子１をＨＲ状態からＬＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ１（請求項に記載の第３書き込み電圧）、ＬＲ状態からＨＲ状態に遷移させるときの電圧振幅の絶対値をＶｗ２（請求項に記載の第４書き込み電圧）とするとき、Ｖｗ１＜Ｖｗ２を満足するようにしてもよい。このような構成とすることにより、最小サイズのトランジスタを用いて、ラッチ回路を構成することができる。
【０１０４】
また、同じ電圧振幅Ｖｗの書き込みパルス（請求項に記載の第５書き込み電圧）を用いて抵抗変化素子１に書き込む場合は、トランジスタ６のゲート幅Ｗａとトランジスタ７のゲート幅Ｗｂとを比較すると、Ｗａ＜Ｗｂの関係とるようにトランジスタ６および７を設計してもよい。なお、この時のトランジスタ６および７のゲート長は同じである。このような構成とすることにより、簡単な構成の書き込み回路を用いることができる。このことについて、図６Ａ、図６Ｂおよび図７を用いて詳細に説明する。
【０１０５】
図６Ａは、図２Ｃの印加状態Ｂにおける抵抗変化素子への書き込み動作を表す回路図であり、図６Ｂは、図２Ｂの印加状態Ａにおける抵抗変化素子への書き込み動作を表す回路図である。さらに、図７は、抵抗変化素子の電流−電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【０１０６】
図６Ａにおいて、トランジスタ７のドレイン（ノード２）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ６のソース（ノード１）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ７がソースフォロア回路として動作するため、トランジスタ７のゲート幅Ｗｂがトランジスタ６のゲート幅Ｗａとほぼ同じか、多少広くてもトランジスタのバックバイアス効果によりソース接地で動作するトランジスタ６に比べ、トランジスタ７の電流駆動能力は低下する。つまり、図６Ａに記載された抵抗変化素子１のＨＲ化においては、素子に流れる電流はトランジスタ７の駆動能力によって決定される。反対に、図６Ｂにおいては、トランジスタ６のドレイン（ノード１）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加される。一方、トランジスタ７のソース（ノード２）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ６がソースフォロア回路として動作するため、ソース接地で動作するトランジスタ７に比べ、トランジスタ６の電流駆動能力が更に低下する。つまり、図６Ｂに記載された抵抗変化素子１のＬＲ化においては、抵抗変化素子１に流れる電流はトランジスタ６の駆動能力によって決定される。
【０１０７】
上述したように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる時には、ＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ７の駆動能力で制限され、逆にＨＲ状態からＬＲ状態へ変化させる時には、変化後のＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ６の駆動能力で制限される。
【０１０８】
図７に表された電流−電圧特性は、図６Ａの印加状態を正極性とし、図６Ｂの印加状態を負極性として表記されている。図７において、ＨＲ状態にあった抵抗変化素子１の両端に所定の第１電圧(｜Ｖａ｜)以上が印加されるとＬＲへの推移を開始する。このときのＬＲ状態の抵抗値は負荷抵抗によって決定され、トランジスタ６の負荷抵抗線がＶａと交わる動作点Ａで、低抵抗への推移を停止し抵抗値が決定される。一方、ＬＲ状態からＨＲ状態への推移は、抵抗変化素子１の両端の電圧が、動作点Ｂの所定の第２電圧Ｖｂを超えると開始される。
【０１０９】
本発明の実施の形態１で用いた酸素不足型のタンタル酸化物で構成される抵抗変化素子１の場合は、図２Ａの特性のように上記｜Ｖａ｜と上記｜Ｖｂ｜とは、ほぼ等しい関係にある。上述のように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる場合は、抵抗変化素子１への印加電圧は、トランジスタ７の駆動能力によって決定されるが、トランジスタ６よりゲート幅の広いトランジスタ７を配置することで、ＬＲ状態の抵抗変化素子１にＶｂ以上の電圧を印加することが可能となる。このことは図７に示したように、トランジスタ６の負荷抵抗線を、原点を中心に点対称移動させたミラー表記の負荷抵抗線に比べて、トランジスタ７の負荷抵抗線の傾きが大きいことでも理解することができる。
【０１１０】
以上のように、本発明の実施の形態１の構成によれば、ラッチ動作部の論理状態を抵抗変化素子１に書き込む場合に、ＨＲ状態に変化させるときはトランジスタ７が電流制限素子として動作し、ＬＲ状態に変化させるときにはトランジスタ６が電流制限素子として動作する。よって、予め、トランジスタ６のゲート幅（Ｗａ）とトランジスタ７のゲート幅（Ｗｂ）との関係をＷａ＜Ｗｂとしておくことにより、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子１が書き込まれることを防止できるので、ＬＲ状態にある抵抗変化素子を確実にＨＲ状態に変化させることが可能となる。言い換えれば、抵抗変化素子１を、ＨＲ状態からＬＲ状態に変化させるときと、ＬＲ状態からＨＲ状態に変化させるときにおいて、ＨＲ状態に変化する場合に比べ、ＬＲ状態に変化する場合の負荷抵抗を大きくすることで、ＬＲ状態となった後にＨＲ状態に変化できなくなるような異常なＬＲ状態に推移することを防止できる。従って、良好な抵抗変化動作を安定に維持することができ、ストア動作の信頼性が非常に高い不揮発性ラッチ回路を提供できる。
【０１１１】
［リストア動作］
次に、抵抗変化素子１に記憶された抵抗状態から、元のラッチ動作部の論理状態を復帰せしめるリストア動作について説明する。
【０１１２】
図８は、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子に記憶された抵抗値からラッチ回路の論理状態を復帰する読み出し（リストア）動作時のブロック構成図である。図４に記載のブロック構成の中で、リストア動作に関与する部分のみを抜粋して図８に記載した。図８に記載されたリストア動作においては、トランスミッションゲートＴＭＧ１およびＴＭＧ３はオフされ、トランスミッションゲートＴＭＧ２はオン状態となっている。
【０１１３】
通常、ラッチ回路に電源が投入されると、回路配置や他の論理回路との結線の関係が様々であり負荷や容量が異なるので、ラッチ回路の初期状態は全て同じとはならない。すなわち図８に記載の構成において、ノード２がＨｉｇｈレベルでノード１がＬｏｗレベルの場合と、ノード１がＨｉｇｈレベルでノード２がＬｏｗレベルの場合という２通りの論理状態が存在する。リストア動作では、ラッチ回路の論理状態によらず、抵抗変化素子１の抵抗状態から、記憶した時点のラッチ回路の状態が復元されることが望まれる。本実施の形態に係るリストア動作を容易に理解するため、図９Ａ〜図９Ｄには、ノード１がＨｉｇｈレベルの状態とノード２がＨｉｇｈレベルの状態とに分けて、回路状態を表した。
【０１１４】
図９Ａは、本発明の実施の形態１に係る不揮発性ラッチ回路において、抵抗変化素子がＨＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｂは、抵抗変化素子がＨＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。また、図９Ｃは、抵抗変化素子がＬＲ状態、ノード１がＨｉｇｈレベル、ノード２がＬｏｗレベルのときの読み出し動作を説明する図である。また、図９Ｄは、抵抗変化素子がＬＲ状態、ノード１がＬｏｗレベル、ノード２がＨｉｇｈレベルのときの読み出し動作を説明する図である。
【０１１５】
まず、図８に示されるように、リストア動作時においては、Ｃｔｒｌ端子からは、絶対値が第１電圧および第２電圧より小さな電圧振幅Ｖｒを有する読み出しパルスが入力される。例えば、シミュレーションを実施した一具体例の値を例示すると、抵抗変化素子１が、ＬＲ＝５ｋΩ、ＨＲ＝１００ｋΩのとき、Ｖｒが１．５Ｖとされる。図９Ａでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩにあるため、ノード３は、トランジスタの閾値電圧（Ｖｔｈ）が降下した電位となり、具体的には、０．６７Ｖとなる。一方、ノード４はトランジスタ７が完全なオン領域で動作するから、ほぼグランドレベルの０Ｖとされる。
【０１１６】
ノード３の電位は加算増幅回路２２の有するトランジスタ８に入力され、ノード４の電位は加算増幅回路２２の有するトランジスタ９に入力される。ノード３の電位が０．６７Ｖであるのでトランジスタ８はＯＮ状態になり、ノード４の電位が０Ｖであるのでトランジスタ９はオフ状態となる。トランジスタ１０および１１からなる加算増幅回路２２のカレントミラー回路によって、トランジスタ８が流す電流は増幅される。この増幅電流は、例えば、２０ｋΩとした抵抗素子１２を流れ、加算増幅回路２２の出力端子をＨｉｇｈレベルにする。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。
【０１１７】
また、同様にして、図９Ｂでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時も図９Ａの状態と同じく、トランジスタ６および７のゲート端子にはＶｒが１．５Ｖである読み出しパルスが印加される。抵抗変化素子１は高抵抗状態（ＨＲ）である１００ｋΩであるため、ノード４の電位は、トランジスタの閾値電圧（Ｖｔｈ）が降下した０．６７Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作するので、ほぼグランドレベルの０Ｖとなる。
【０１１８】
ノード４の電位が０．６７Ｖの電圧があるのでトランジスタ９はＯＮ状態になり、ノード３の電位が０Ｖであるのでトランジスタ８はオフ状態となる。加算増幅回路２２のカレントミラー回路によって、トランジスタ９が流す電流は増幅され、当該電流は抵抗素子１２を流れ、加算増幅回路２２の出力端子は、図９Ａと同様にＨｉｇｈレベルになる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＨＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＨｉｇｈ、ノード１をＬｏｗとしてラッチ回路の論理状態を復帰せしめる。
【０１１９】
次に、図９Ｃでは、ノード１が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード２が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には読み出し電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード３の電位は、トランジスタの閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ６のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード４の電位はトランジスタ７が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。
【０１２０】
ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はともにオフ状態となる。よって、抵抗素子１２にながれる電流は少量となり、加算増幅回路２２の出力端子はＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。
【０１２１】
また、同様に、図９Ｄでは、ノード２が、Ｈｉｇｈ電圧に対応した電源電圧ＶＤＤにほぼ等しく、ノード１が、Ｌｏｗ電圧に対応したグランド（ＧＮＤ）に接地されている状態を表している。この時、トランジスタ６および７のゲート端子には、図９Ｃの状態と同様に、リード電圧（Ｖｒ）である１．５Ｖが印加される。抵抗変化素子１は低抵抗状態（ＬＲ）である５ｋΩにあるため、ノード４の電位は、トランジスタ７の閾値電圧（Ｖｔｈ）の電圧に加え、トランジスタ７のオン抵抗に起因する電圧降下分を加算した電圧が降下した値となり、具体的に０．１８Ｖとなる。一方、ノード３の電位は、トランジスタ６が完全なオン領域で動作しているものの、オン抵抗が無視できないため、わずかに電圧降下が発生し０．１６Ｖとなる。ノード３の電位はトランジスタ８に入力され、ノード４の電位はトランジスタ９に入力されるが、それぞれ、トランジスタ８および９をオンするための電圧より小さいため、トランジスタ８および９はオフ状態となる。よって、抵抗素子１２に流れる電流は少量となり、加算増幅回路２２の出力端子は、図９Ｃと同様にＬｏｗレベルとなる。加算増幅回路２２の出力端子はノード２に帰還されているので、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態は復元される。すなわち、抵抗変化素子１がＬＲ状態にあるときは、ラッチ回路の論理状態が如何なる場合であっても、ノード２をＬｏｗ、ノード１をＨｉｇｈとしてラッチ回路の論理状態を復帰せしめる。
【０１２２】
つまり、図９Ａ〜図９Ｄに記載されたように、抵抗変化素子の状態がＨＲとＬＲの２種類と、ラッチ回路のノード１がハイレベルまたはローレベルとなる２種類とがあるので、合計４種類の組合せが存在する。抵抗状態を書き換えるときにトランジスタ６および７のゲート端子に印加する電圧よりも絶対値の小さな読み出し電圧（Ｖｒ）が、トランジスタ６および７のゲート端子にそれぞれ印加された場合に、加算増幅回路２２は、ノード３（第１のノード）の電位とノード４（第２のノード）の電位との加算値に応じて、ラッチ動作部の論理状態に相当するハイレベルまたはローレベルを出力する。前述した４種類の組合せ状態の何れの場合であっても、抵抗変化素子がＨＲ状態にあれば、ノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめ、逆に抵抗変化素子がＬＲ状態にあればノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめる。これにより、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
【０１２３】
以上のように、本発明の実施の形態１に係る不揮発性ラッチ回路のリストア動作は、従来技術のようなラッチ回路の電源の立ち上がりを利用したリストア動作でない。よって、電源電圧が十分に安定化した状態、あるいはラッチ回路の動作中であっても極めて安定かつ確実にリストア動作が可能となる。なお、上述したＶｒおよび各ノードでの電圧値やカレントミラー回路のミラー比などの具体例は一例に過ぎず、抵抗変化素子１の特性や半導体プロセスの条件に応じて最適化されることは言うまでもない。
【０１２４】
［抵抗変化素子のフォーミング］
次に、本発明の実施の形態１におけるフォーミング工程について説明する。既に述べたように、本発明の不揮発性ラッチ回路および不揮発性フリップフロップ回路に用いられる抵抗変化素子１の抵抗値は、製造工程が終了した時点では通常動作の抵抗値にはなく、非常に高いレベルとなっており、このとき抵抗変化素子１は第３の抵抗状態となっている。このため、ラッチ回路の状態によらず、ＬＲ状態に変化せしめる書き込みパルスを抵抗変化素子１に印加して、通常動作の時の抵抗値へと変化させるフォーミング工程を実施する必要がある。このとき、図５Ａおよび図５Ｂ等で例示した、通常動作における書き込みパルスの電圧振幅はＶｗであったが、特許文献６で示されるように、フォーミング工程を実施するために必要な印加電圧は、通常の書き込み電圧よりも大きな第３印加電圧が必要であることが想定される。よって、上記フォーミング工程における印加電圧は、Ｖｗより大きなフォーミング電圧Ｖｆとする。また、抵抗変化素子の種類や論理回路側の都合によりフォーミング電圧Ｖｆは、通常動作時の電源電圧ＶＤＤよりも更に大きくなる場合があるが、本実施の形態では、電源電圧ＶＤＤをＶｆに変更してフォーミング工程を実施する。以降の説明では、一般的にフォーミング時の電圧は通常動作時よりも大きいものと仮定し、電源電圧ＶＤＤおよび書き込み電圧Ｖｗが、通常動作時より絶対値の大きなフォーミング電圧Ｖｆに変更されるものを例示する。
【０１２５】
なお、前記Ｖｆが、Ｖｗ＜Ｖｆ＜ＶＤＤの関係にある場合は、電源電圧はＶＤＤから変更する必要はなく、トランジスタ７およびトランジスタ６のゲート端子に入力される書き込みパルスの電圧のみを、Ｖｆとすれば良いことは言うまでもない。
【０１２６】
以下、図１０のフローチャートを用いてフォーミング工程の手順を説明する。
【０１２７】
図１０は、本発明の実施の形態１に係る不揮発性ラッチ回路のフォーミング工程を説明する動作フローチャートである。
【０１２８】
まず、フォーミング対象となる不揮発性ラッチ回路の電源電圧ＶＤＤおよび書き込みパルス電圧振幅ＶｗのレベルをＬＲ状態へ移行するための、第１印加電圧より更に大きな第３印加電圧であるフォーミング電圧Ｖｆへと変更し、トランスミッションゲートＴＭＧ１およびＴＭＧ２をオフとし、トランスミッションゲートＴＭＧ３をオンとする（Ｓ０１）。
【０１２９】
次に、Ｃｔｒｌ端子に読み出し電圧Ｖｒを印加し、リストア動作を実施する（Ｓ０２）。このとき、抵抗変化素子１は初期抵抗のため、非常に高い高抵抗レベル（第３の抵抗状態）にあるものの、回路動作上は電源電圧をＶｆとしたときの図９Ａまたは図９Ｂの状態に等しい。このため、ノード５にはＨｉｇｈが出力され、それに伴いインバータ回路２３の出力はＬｏｗとなり、不揮発性ラッチ回路１００は、ノード２がＬｏｗ、ノード１がＨｉｇｈの状態に初期化される。この状態は、図５Ｂで示した不揮発性ラッチ回路１００のラッチ状態に等しい。なお、ステップＳ０２のリストア動作では、読み出し電圧Ｖｒの印加、ラッチ回路状態の復帰、トランスミッションゲートＴＭＧ３のオフ、読み出し電圧Ｖｒの印加停止の順序で行なわれ、ステップＳ０２の終了時点でトランスミッションゲートＴＭＧ３はオフとなっている。
【０１３０】
次に、Ｃｔｒｌ端子に、フォーミング電圧Ｖｆの書き込みパルスを印加し、抵抗変化素子１がＬＲ状態となるように最初の書き込み（ストア動作）を実行する（Ｓ０３）。
【０１３１】
次に、再度、トランスミッションゲートＴＭＧ１およびＴＭＧ２をオフ、トランスミッションゲートＴＭＧ３をオンとする（Ｓ０４）。
【０１３２】
次に、Ｃｔｒｌ端子に読み出し電圧Ｖｒを印加し、リストア動作を実施する（Ｓ０５）。このとき、抵抗変化素子１は通常動作時のＬＲ状態（第１の抵抗状態の抵抗値以下の抵抗値となる第４の抵抗状態）の抵抗値に遷移しているため、回路動作上は図９Ｃの状態に等しい。このため、ノード５にはＬｏｗが出力され、それに伴ってインバータ回路２３の出力はＨｉｇｈとなり、不揮発性ラッチ回路１００は、ノード２がＨｉｇｈ、ノード１がＬｏｗの状態に切り替えられる。この状態は、図５Ａで示した不揮発性ラッチ回路１００のラッチ状態に等しい。なお、ステップＳ０５のリストア動作では、読み出し電圧Ｖｒの印加、ラッチ回路状態の切替え、トランスミッションゲートＴＭＧ３のオフ、読み出し電圧Ｖｒの印加停止の順序で行なわれ、ステップＳ０５の終了時点でトランスミッションゲートＴＭＧ３はオフとなっている。
【０１３３】
次に、Ｃｔｒｌ端子に、フォーミング電圧Ｖｆの書き込みパルスを印加し、抵抗変化素子１が通常動作とほぼ等しいＨＲ状態（第２の抵抗状態）の抵抗値となるように書き込みを実行する（Ｓ０６）。
【０１３４】
次に、不揮発性ラッチ回路１００の電源電圧を、フォーミング電圧Ｖｆから電源電圧ＶＤＤへ戻し、また、書き込みパルス電圧振幅のレベルをＶｗへと戻し、トランスミッションゲートＴＭＧ１およびＴＭＧ２をオフ、トランスミッションゲートＴＭＧ３をオンとする（Ｓ０７）。
【０１３５】
次に、Ｃｔｒｌ端子に読み出し電圧Ｖｒを印加し、リストア動作を実施する（Ｓ０８）。このとき、抵抗変化素子１はＨＲ状態にあり、回路動作上は図９Ｂの状態に等しい。このため、ノード５にはＨｉｇｈが出力され、それに伴ってインバータ回路２３の出力はＬｏｗとなり、不揮発性ラッチ回路１００はノード２がＬｏｗ、ノード１がＨｉｇｈの状態に切替えられる。この状態は、図５Ｂで示した不揮発性ラッチ回路１００のラッチ状態に等しい。なお、ステップＳ０８のリストア動作では、読み出し電圧Ｖｒの印加、ラッチ回路状態の切替え、トランスミッションゲートＴＭＧ３のオフ、読み出し電圧Ｖｒの印加停止の順序で行なわれ、ステップＳ０８の終了時点でトランスミッションゲートＴＭＧ３はオフとなっている。
【０１３６】
次に、Ｃｔｒｌ端子に電圧振幅Ｖｗの書き込みパルスが印加され、抵抗変化素子１が通常動作が可能なＬＲ状態（第１の抵抗状態）となるように２度目のＬＲレベルの書き込みを実行する（Ｓ０９）。
【０１３７】
以上のように、本発明の実施の形態１に係る不揮発性ラッチ回路１００の有する抵抗変化素子１のフォーミング工程が完了する。
【０１３８】
以上、インバータ回路２３の出力がノード１またはノード２に印加された場合、抵抗変化素子１にフォーミング電圧Ｖｆが印加され、抵抗変化素子１の抵抗状態が上記第３の抵抗状態から第４の抵抗状態へと初期化される。
【０１３９】
図１１は、本発明の実施の形態１に係る変形例を示す不揮発性ラッチ回路の回路構成図である。同図に記載された不揮発性ラッチ回路１１０が、図３に記載された不揮発性ラッチ回路１００と異なる点は、抵抗変化素子１の接続方向と、トランスミッションゲートＴＭＧ２およびＴＭＧ３の出力端子の接続先である。具体的には、抵抗変化素子１はノード２からノード１に電流が流れる向きでＬＲ化（低抵抗状態に変化）され、ノード１からノード２へ電流が流れる向きでＨＲ化（高抵抗状態に変化）される。これに対応して、抵抗変化素子１の抵抗状態から復元されるラッチ動作部の論理状態が、図９Ａ〜図９Ｄで示されているものと逆になるため、加算増幅回路２２の出力端子は、トランスミッションゲートＴＭＧ２を介して、インバータ回路２１の入力端子およびインバータ回路２０の出力端子に接続され、インバータ回路２３の出力端子は、トランスミッションゲートＴＭＧ３を介して、インバータ回路２１の入力端子およびインバータ回路２０の出力端子に接続される。本構成においても、図３に記載された不揮発性ラッチ回路１００と同様の効果が奏される。つまり、抵抗変化素子１の２種類の状態（ＨＲおよびＬＲ）と、ラッチ回路のノード１の２種類のレベル（ハイレベルおよびローレベル）との組合せ状態の何れの場合であっても、抵抗変化素子１がＨＲ状態にあれば、ノード１（第３のノード）をハイレベルにし、ノード２（第４のノード）をローレベルに復帰せしめる。一方、逆に抵抗変化素子１がＬＲ状態にあればノード１（第３のノード）をローレベルにし、ノード２（第４のノード）をハイレベルに復帰せしめる。これにより、抵抗変化の向きが図３と異なる場合であっても、加算増幅回路２２は、抵抗変化素子１に記憶された抵抗状態から、インバータ回路２０および２１で構成されたラッチ動作部の論理状態を安定に復帰せしめる。
【０１４０】
以上、本実施の形態によれば、トランジスタ６および７のゲート端子を、例えば、ＧＮＤ電位とすることにより、インバータ回路２０および２１からなるラッチ動作部と、トランジスタ６および７、ならびに抵抗変化素子１からなる状態記憶部とが電気的に切断され、上記ラッチ動作部は上記状態記憶部とは独立に動作できる。このため、ラッチ動作の動作速度は、状態記憶部のない単体のラッチ回路と同等程度に高速で動作することが可能となる。また、ラッチ動作部の論理状態として、ノード１がＨｉｇｈレベルでありノード２がＬｏｗレベルであって、ゲート端子に書き込み電圧を印加して抵抗変化素子１を駆動する場合、トランジスタ６が電流制限素子として働く。また、ノード１がＬｏｗレベルでありノード２がＨｉｇｈレベルであって、ゲート端子に書き込み電圧を印加して抵抗変化素子１を駆動する場合、トランジスタ７が電流制限素子として働く。よって、ラッチ動作毎に抵抗変化素子１を書き換えず、書き換え時には必要な電圧と時間だけ印加されることになり、安定な書き換え動作が可能となる。さらに、ラッチ動作部の論理状態の記憶に用いられる抵抗変化素子は１つであるので、書換え電圧を低電圧化できる。
【０１４１】
また、抵抗変化素子１の抵抗状態から元のラッチ状態を復元する時に、電源立ち上がりの不安定な過渡期間を使用しない。また、読み出しに必要な、かつ、ストレスの小さな低電圧を必要時間だけ印加するので、極めて安定かつ信頼性の高い復元動作を実現できる。
【０１４２】
また、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させるときにはトランジスタ７が負荷抵抗として動作し、また、抵抗変化素子１をＨＲ状態からＬＲ状態に変化させるときにはトランジスタ６が負荷抵抗として動作する。トランジスタ６および７のゲート端子には等しい電圧が入力されるが、ゲート幅の違いから、トランジスタ６のオン抵抗はトランジスタ７のオン抵抗よりも大きい。従って、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子が書き込まれることを防止できる。よって、ＬＲ状態にある抵抗変化素子１はトランジスタ７によって確実にＨＲ状態に変化させることが可能となる。これにより、良好な抵抗変化動作を安定に維持し、ストア動作の信頼性が非常に高い不揮発性ラッチ回路１００を提供できる。
【０１４３】
さらに、抵抗変化素子１の抵抗値が非常に大きな初期状態にあるとき、インバータ回路２３の出力を用いてラッチ回路の論理状態を復帰させ、次に、第３印加電圧であるフォーミング電圧Ｖｆの電圧振幅を有する書き込みパルスを抵抗変化素子１に印加することで、抵抗変化素子１の抵抗値を初期状態からＬＲ状態に確実に初期化せしめることができる。つまり、加算増幅回路２２により検知された第３の抵抗状態に対応した出力が、インバータ回路２３を介してノード１またはノード２に入力された場合に、抵抗変化素子１の抵抗値を第３の抵抗状態から第４の抵抗状態に変化せしめるのに必要な状態にインバータ回路２０および２１の状態が設定される。そして、書き込み回路は、抵抗変化素子１を第３の抵抗状態から第４の抵抗状態に推移させるために、トランジスタ６および７のゲートにフォーミング電圧Ｖｆを印加する。これにより、駆動素子数やフォーミング順序が制約されないフォーミングを確実に実施できる。
【０１４４】
また、不揮発性の機能追加のために追加される抵抗変化素子１は、酸素不足型のタンタル酸化物で形成されている。タンタル（Ｔａ）は、その窒化物であるＴａＮや酸化物であるＴａ２Ｏ５などで既に半導体プロセスで実績のある材料であり、ＣＭＯＳプロセスと親和性が高い。特に、酸素不足型のタンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）は、室温から比較的低温の処理で形成が可能である。つまり、抵抗変化素子１を形成する工程では高い処理温度を有する熱工程は介在せず、トランジスタの性能を損なうことがない。また、ロジック回路領域とは別に、状態を記録するメモリセルアレイ領域を形成する必要がない。よって、ロジック回路を構成するトランジスタを半導体基板上に形成した後に、抵抗変化素子１をプラグコンタクトの一部の配線層に形成できるので、ロジック回路における集積化および微細化を損なわない。
【０１４５】
（実施の形態２） 
次に、本発明の実施の形態２について、図１２〜図１４を用いて説明する。
【０１４６】
図１２は、本発明の実施の形態２に係る不揮発性ラッチ回路の回路構成図である。図１２、図１３Ａおよび図１３Ｂにおいて、図３に記載された構成要素と符号が等しいものは同じものを表している。但し、後述するように、トランジスタ６および７のゲート幅は等しいものとする。本実施の形態に係る不揮発性ラッチ回路２００が、図３に記載された不揮発性ラッチ回路１００と異なる点は、Ｃｔｒｌ１端子を介してトランジスタ６のゲートに入力される制御信号と、Ｃｔｒｌ２端子を介してトランジスタ７に入力される制御信号とが、個別に入力される点である。この変更により、実施の形態２では、ストア動作とフォーミング動作とが実施の形態１と異なる。
【０１４７】
実施の形態１で説明したように、抵抗変化素子１はＨＲ状態に推移するときに比べてＬＲ状態に推移する場合に流れる電流を小さくするように制限することが好ましい。実施の形態１では、トランジスタ７のゲート幅Ｗｂをトランジスタ６のゲート幅Ｗａより大きくすることで実現したが、本実施の形態では、トランジスタ６および７のゲート幅が同一の場合を前提としている。なお、リストア動作では、トランジスタ６および７に入力される電圧を、等しい読み出し電圧Ｖｒにすればよい。また、ラッチ動作では、トランジスタ６および７に入力される電圧を共に接地電位とすればよい。よって、本実施の形態におけるリストア動作およびラッチ動作は、実施の形態１と同様な動作なので説明を省略する。
【０１４８】
［ストア動作］
本実施の形態に係る不揮発性ラッチ回路２００のストア動作において、トランジスタ６のゲート端子には絶対値が第１電圧および第２電圧より大きなＶｗ１を有する第１書き込みパルスが印加され、同時に、トランジスタ７のゲート端子には絶対値が第１電圧および第２電圧より大きな電圧振幅Ｖｗ２を有する第２書き込みパルスが印加される。ここで、Ｃｔｒｌ１端子に印加される第１書き込みパルスとＣｔｒｌ２端子に印加される第２書き込みパルスとの間には、Ｖｗ１＜Ｖｗ２の関係がある。上記第１書き込みパルスおよび上記第２書き込みパルスは、例えば、不揮発性ラッチ回路２００が備える書き込み回路で生成され、当該書き込み回路から上記Ｃｔｒｌ１端子およびＣｔｒｌ２端子へ出力される。そして、上記第１書き込みパルスおよび上記第２書き込みパルスにより、トランジスタ６および７のゲート端子へ、それぞれ、第１印加電圧および第２印加電圧が一定期間印加される。
【０１４９】
図１３Ａは、本発明の実施の形態２に係る抵抗変化素子へのＨＲ書き込み動作を表す回路図である。また、図１３Ｂは、本発明の実施の形態２に係る抵抗変化素子へのＬＲ書き込み動作を表す回路図である。
【０１５０】
図１３Ａでは、ノード１がＬｏｗ電圧、ノード２がＨｉｇｈ電圧にラッチした状態を示し、図１３Ｂでは、逆に、ノード１がＨｉｇｈ電圧、ノード２がＬｏｗ電圧にラッチした状態を示している。両図ともに、トランジスタ６のゲート端子へ電圧振幅Ｖｗ１の第１印加電圧が印加され、トランジスタ７のゲート端子へ電圧振幅Ｖｗ２の第２印加電圧が印加されている。このとき、図１３Ａでは、抵抗変化素子１には、Ｖｗ２からトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加され、ノード２からノード１の方向に電流が流れ、抵抗変化素子１はＨＲ状態に遷移する。また、図１３Ｂでは、逆に、抵抗変化素子１にはＶｗ１からトランジスタの閾値電圧Ｖｔが電圧降下した電圧振幅のパルスが印加され、ノード１からノード２の方向に電流が流れ、抵抗変化素子１はＬＲ状態に遷移する。このとき、ＨＲ状態に遷移する時に比べ、ＬＲ状態に遷移する時のほうが抵抗変化素子１の両端電圧が小さくなり、等価的にＬＲ状態に遷移するときの電流量がＨＲ状態に遷移する時に比べて制限される。このことについて図１４を用いて詳細に説明する。
【０１５１】
図１４は、抵抗変化素子の電流―電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。
【０１５２】
図１３Ａにおいて、トランジスタ７のドレイン（ノード２）には、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加されている。一方、トランジスタ６のソース（ノード１）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ７がソースフォロア回路として動作するため、トランジスタ７のゲート端子に印加された電圧振幅Ｖｗ２がトランジスタ６のゲート端子に印加された電圧振幅Ｖｗ１より、多少大きくあってもトランジスタのバックバイアス効果によりソース接地で動作するトランジスタ６に比べ、トランジスタ７の電流駆動能力が低下する。つまり、図１３Ａに記載された抵抗変化素子１のＨＲ化においては、素子に流れる電流はトランジスタ７の駆動能力によって決定される。反対に、図１３Ｂにおいては、トランジスタ６のドレイン（ノード１）は、Ｈｉｇｈ電圧に対応した、ほぼ電源電圧ＶＤＤに近い値が印加されている。一方、トランジスタ７のソース（ノード２）は、Ｌｏｗ電圧に対応した、ほぼグランドレベル（ＧＮＤ）に近い値に接地されている。すなわち、抵抗変化素子１に対してトランジスタ６がソースフォロア回路として動作するため、ソース接地で動作するトランジスタ７に比べ、トランジスタ６の電流駆動能力が更に低下する。つまり、図１３Ｂに記載された抵抗変化素子１のＬＲ化においては、素子に流れる電流はトランジスタ６の駆動能力によって決定される。
【０１５３】
このように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる時には、ＬＲ状態の抵抗変化素子１に印加可能な電圧レベルはトランジスタ７の駆動能力で制限され、逆に、ＨＲ状態からＬＲ状態へ変化させる時には、ＬＲ状態に変化した後に抵抗変化素子１に印加可能な電圧レベルはトランジスタ６の駆動能力で制限される。
【０１５４】
図１４に表された電流−電圧特性は、図１３Ａの印加状態を正極性とし、図１３Ｂの印加状態を負極性として表記されている。図１４において、ＨＲ状態にあった抵抗変化素子１の両端に所定の第１電圧(｜Ｖａ｜)以上が印加されるとＬＲへの推移を開始する。このときのＬＲ状態の抵抗値は負荷抵抗によって決定され、トランジスタ６の負荷抵抗線がＶａと交わる動作点Ａで、低抵抗への推移を停止し抵抗値が決定される。一方、ＬＲ状態からＨＲ状態への推移は、抵抗変化素子１の両端の電圧が、動作点Ｂの所定の第２電圧Ｖｂを超えると開始される。
【０１５５】
本発明の実施の形態２で用いた酸素不足型のタンタル酸化物で構成された抵抗変化素子の場合は、上記｜Ｖａ｜と上記｜Ｖｂ｜とは、ほぼ等しい関係にある。上述のように、抵抗変化素子１をＬＲ状態からＨＲ状態に変化させる場合には、抵抗変化素子１への印加電圧は、トランジスタ７の駆動能力によって決定されるが、トランジスタ７のゲート端子に印加される第２書き込み電圧を、トランジスタ６のゲート端子に印加される第１書き込み電圧より大きく設定することで、抵抗変化素子１にＶｂ以上の電圧を印加することが可能となる。このことは図１４に示したように、トランジスタ６の負荷抵抗線を、原点を中心に点対称移動させたミラー表記の負荷抵抗線に比べて、トランジスタ７の負荷抵抗線が、Ｖｗ２を通るようにシフトしており、動作点Ｂの電圧を十分に超えたところにあることでも理解することができる。
【０１５６】
なお、本実施の形態ではトランジスタ６のゲート端子と、トランジスタ７のゲート端子とを別の端子にして制御する例を示したが、この構成に限定されるものでない。例えば、トランジスタ６とトランジスタ７のゲート端子を共通化し、そこに入力される書き込み電圧の振幅が、ラッチ状態に応じて切り替えてられて入力される構成でもよい。
【０１５７】
［抵抗変化素子のフォーミング］
次に、本発明の実施の形態２における第１のフォーミング工程について説明する。以下、第１のフォーミング工程は、実施の形態１における図１０に示されたフォーミング工程を基本としており、当該フォーミング工程と異なる動作を中心に説明する。
【０１５８】
実施の形態２における最も単純な第１のフォーミング工程は、上述した実施の形態２におけるストア動作にならい、図１０に記載されたフォーミング工程のうち、初期抵抗値の非常に高い高抵抗な状態からＬＲ状態に変化させるステップＳ０３の第１抵抗変化において、Ｃｔｒｌ１端子およびＣｔｒｌ２端子の両方にフォーミング電圧Ｖｆの書き込みパルスを印加する。また、ステップＳ０６の第１抵抗変化において、Ｃｔｒｌ１端子およびＣｔｒｌ２端子の両方に上記フォーミング電圧Ｖｆより絶対値で少し大きい電圧振幅（Ｖｆ＋α）となる書き込みパルスを印加する。これにより、ステップＳ０３の第１抵抗変化で流れた最大電流よりも大きい電流を、ステップＳ０６で流すことが可能となり、確実に抵抗変化素子１をＨＲ化できる。そして、ステップＳ０９では、実施の形態２におけるストア動作にならい、Ｖｗ１の電圧振幅の書き込みパルスをＣｔｒｌ１端子に、Ｖｗ２の電圧振幅の書き込みパルスをＣｔｒｌ２端子に印加する。なお、実施の形態２のストア動作で説明したように、図１３Ａのバイアス関係ではＣｔｒｌ１端子の電位が抵抗変化素子１に流れる電流制限に寄与し、図１３Ｂのバイアス関係ではＣｔｒｌ２端子の電位が抵抗変化素子１に流れる電流制限に寄与する。つまり、それぞれのバイアス関係において電流制限に寄与しない制御端子の電位は、増減しても動作に影響が無い。従って、上述したステップＳ０３およびステップＳ０６において、Ｃｔｒｌ１端子に電圧振幅Ｖｆの書き込みパルスを印加し、Ｃｔｒｌ２端子には電圧振幅（Ｖｆ＋α）の書き込みパルスを印加しても同じ動作結果が得られる。この場合の利点としては、ステップＳ０３からステップＳ０６の過程で、Ｃｔｒｌ１端子およびＣｔｒｌ２端子の電圧を切替える必要がなくなることが挙げられる。なお、ステップＳ０６までの電源電圧は、各ステップにおいて必要となる最大電圧以上の電圧となっていることは言うまでもない。
【０１５９】
次に、実施の形態２の特徴を活かした第２のフォーミング工程について説明する。ステップＳ０３において、通常動作時の電圧より大きな電圧振幅Ｖｆの書き込みパルスで抵抗変化素子１を書き換えると、通常よりも電流が多く流れ、通常のＬＲ状態の抵抗値より低い抵抗値（以降、第２のＬＲ状態ともいう）に推移する。この第２のＬＲ状態からＨＲへ書き換えるために電圧振幅Ｖｆより大きな電圧振幅（Ｖｆ＋α）を有する電圧を印加する必要がある。このために、第１のフォーミング工程では、ステップＳ０４〜ステップＳ０９の工程が必要となる。
【０１６０】
これに対し、第２のフォーミング工程では、ステップＳ０３において、図１３Ｃのように、電圧振幅Ｖｌｉｍを有する電圧をＣｔｒｌ２端子に印加することにより、抵抗変化素子１がＬＲ状態に推移するときの最大電流を、トランジスタ７の飽和電流によって制限する。
【０１６１】
図１３Ｃは、本発明の実施の形態２に係る抵抗変化素子へのフォーミング動作を表す回路図である。この電流制限についての詳細について図１５を用いて説明する。
【０１６２】
図１５は、抵抗変化素子の初期状態における電流―電圧特性に、電流制限を与える各トランジスタの負荷抵抗線を重ね書きしたグラフである。同図のグラフは、抵抗変化素子１の各抵抗状態おける電流−電圧特性を示し、各状態においてトランジスタの負荷特性がどのように作用するかが示されている。負極性側には、図１３Ｃのバイアス状態の特性が示され、正極性側には、図１３Ａのバイアス状態の特性が示されている。まず、初期抵抗値にある抵抗変化素子１は図１３Ｃのバイアス関係にあるトランジスタ６の負荷抵抗線に沿って推移し低抵抗に向けて変化する。そして、図１５のＡ点の電流量に達すると、電流制限され抵抗変化素子１の抵抗状態は通常のＬＲ状態の抵抗値で停止する。すなわち、トランジスタ７がソース接地で、ドレイン−ソース間電圧が｜Ｖｆ−Ｖａ｜であるとき、飽和領域のドレイン電流が、絶対値としてＡ点の電流となるように上記電圧振幅Ｖｌｉｍを有する第４印加電圧が決定される。Ｖｌｉｍの具体的な値は、例えば、Ｖｌｉｍ＜第１印加電圧＜第２印加電圧＜Ｖｆであることが好ましく、所望のＬＲ状態の抵抗値、ＶａおよびＶｆの電圧値、トランジスタ６および７、ならびに抵抗変化素子１の特性によって適宜決定される。
【０１６３】
このように、ステップＳ０３によって遷移する抵抗変化素子１の抵抗値は、図１５のＡ点のような通常のＬＲ状態と等しい値と一致するように制御することができるため、次にＨＲ状態へ変化するときの電圧も通常動作と変わらない電圧振幅の書き込みパルスでよい。よって、第２のフォーミング工程によれば、図１０に記載されたフォーミング工程のうち、ステップＳ０４〜ステップＳ０９の工程が省略でき、フォーミング工程の簡素化が図られる。
【０１６４】
以上のように、本発明の実施の形態２の構成によれば、ラッチ動作部の論理状態を抵抗変化素子１に書き込む場合に、ＨＲ状態に変化させるときはトランジスタ７が電流制限素子として動作し、ＬＲ状態に変化させるときにはトランジスタ６が電流制限素子として動作する。よって、トランジスタ６のゲート幅（Ｗａ）とトランジスタ７のゲート幅（Ｗｂ）とが等しい関係にあっても、トランジスタ６のゲート端子の電圧振幅Ｖｗ１とトランジスタ７のゲート端子の電圧振幅Ｖｗ２とが、Ｖｗ１＜Ｖｗ２の関係に設定されることにより、トランジスタ７の駆動能力を超えるような異常な低抵抗値に抵抗変化素子１が書き込まれることを防止できる。これにより、ＬＲ状態にある抵抗変化素子を確実にＨＲ状態に変化させることが可能となる。さらに、上記第２のフォーミング工程によれば、良好な抵抗変化動作を安定に維持することができるとともに、フォーミング工程の簡素化が可能で、製造コストの削減とストア動作の高信頼性の両立を図った良好な不揮発性ラッチ回路を提供できる。
【０１６５】
（実施の形態３） 
次に、本発明の実施の形態３について図１６Ａおよび図１６Ｂを用いて説明する。
【０１６６】
図１６Ａは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の回路構成図であり、図１６Ｂは、本発明の実施の形態３に係る不揮発性フリップフロップ回路の論理表を示す図である。図１６Ａにおいて、図４に記載された構成要素と符号が等しいものは同じものを表している。本実施の形態に係る不揮発性フリップフロップ回路３００が、図４の不揮発性ラッチ回路１００と異なる点は、インバータ回路２０および２１が、２入力のＮＡＮＤゲート回路５０および５１に変更されていることである。
【０１６７】
実施の形態２で説明したように、Ｃｔｒｌ１端子およびＣｔｒｌ２端子の入力がＧＮＤレベルで、トランスミッションゲートＴＭＧ２およびＴＭＧ３がオフであれば、トランジスタ６および７、抵抗変化素子１、加算増幅回路２２ならびにインバータ回路２３は、ＮＡＮＤゲート回路５０および５１から切り離される。不揮発性フリップフロップ回路３００では、第１の論理反転回路であるＮＡＮＤゲート回路５０および第２の論理反転回路であるＮＡＮＤゲート回路５１は、ラッチ動作部を構成している。具体的には、ＮＡＮＤゲート回路５０の出力端子がＮＡＮＤゲート回路５１の一方の入力端子に接続され、ＮＡＮＤゲート回路５１の出力端子がＮＡＮＤゲート回路５０の一方の入力端子に接続されるようなクロスカップル接続がなされ、ＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）フリップフロップが構成されている。ＳＲフリップフロップ回路は、一般技術であるので詳細な説明は省略するが、図１６Ｂに記載された論理表のうち、Ｃｔｒｌ１端子およびＣｔｒｌ２端子の電圧振幅が０のときに論理回路として動作する。この状態で、ＳＥＴ端子とＲｅＳＥＴ端子とを共に１とすると、ＮＡＮＤゲート回路５０および５１は共にインバータ回路と等価な動作をする。
【０１６８】
トランスミッションゲートＴＭＧ２およびＴＭＧ３をオフとした状態で、Ｃｔｒｌ１端子に電圧振幅Ｖｗ１の第１書き込みパルス、Ｃｔｒｌ２端子に電圧振幅Ｖｗ２の第２書き込みパルスを入力すると、実施の形態２の例と等しくなり、その時点のフリップフロップの状態が抵抗変化素子１に書き込まれ、フリップフロップの論理状態がストアされる。また、トランスミッションゲートＴＭＧ２をオンとした状態で、Ｃｔｒｌ１端子およびＣｔｒｌ２端子に電圧振幅Ｖｒの読み出しパルスを入力すると、抵抗変化素子１の抵抗値に応じて、ＨｉｇｈレベルまたはＬｏｗレベルの電圧値がリストアされ、フリップフロップの論理状態が元に復帰される。このストアおよびリストアの詳細は、ＮＡＮＤゲート回路５０および５１を、インバータ回路２０および２１に置き換えたときの実施の形態２と同じであるので説明を省略する。
【０１６９】
また、本実施の形態に係る不揮発性フリップフロップ回路３００のフォーミング動作も、ＳＥＴ端子およびＲｅＳＥＴ端子を１とすれば、ＮＡＮＤゲート回路５０および５１を、それぞれ、インバータ回路２０および２１とみなすことができ、実施の形態２と同様に動作となる。
【０１７０】
以上のように、本発明の実施の形態３に係る構成によれば、抵抗変化素子１を用いた非常に高速かつ信頼性に優れた不揮発性ＳＲフリップフロップ回路が実現される。また、フリップフロップの状態をストアする場合の書き込みの電流制限が適切に実行されるので、誤動作無く正確にストア動作を実行できる。また、抵抗変化素子を２個使用していた従来技術で問題となったような、書き込みのための電圧が２倍必要となる課題も、抵抗変化素子が１つである本発明の構成により解消され、回路の低消費電力化や電源回路の簡素化といった効果が奏される。
【０１７１】
さらに、抵抗変化素子１の抵抗値が非常に大きな初期状態にあるとき、インバータ回路２３の出力を用いてラッチ回路の論理状態を復帰させ、次に、フォーミング電圧Ｖｆの電圧振幅を有する書き込みパルスを抵抗変化素子１に印加することで、抵抗変化素子１の抵抗値を初期状態からＬＲ状態に確実に初期化せしめることができる。
【０１７２】
また、実施の形態１のように、トランジスタ６および７のゲート端子を共通に制御可能とした構成も、本実施の形態と同時に実現できることは言うまでもない。さらに、本実施の形態では、ＮＡＮＤゲートを用いた構成を例示したが、これに限定されるものでなく、例えば、ＮＡＮＤゲート回路をＮＯＲゲート回路に置き換えても良い。
【０１７３】
図１７Ａは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の回路構成図であり、図１７Ｂは、本発明の実施の形態３に係る変形例を示す不揮発性フリップフロップ回路の論理表を示す図である。同図に記載された不揮発性フリップフロップ回路４００では、第１の論理反転回路であるＮＯＲゲート回路６０および第２の論理反転回路であるＮＯＲゲート回路６１は、ラッチ動作部を構成している。具体的には、ＮＯＲゲート回路６０の出力端子がＮＯＲゲート回路６１の一方の入力端子に接続され、ＮＯＲゲート回路６１の出力端子がＮＯＲゲート回路６０の一方の入力端子に接続されるようなクロスカップル接続がなされ、ＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）フリップフロップが構成されている。本変形例においては、ＳＥＴおよびＲｅＳＥＴ端子の電圧振幅が共に０の時に、ストアおよびリストア動作が可能となる。本変形例に記載された不揮発性フリップフロップ回路４００においても、実施の形態３で示された不揮発性フリップフロップ回路３００と同様の効果が奏される。
【０１７４】
さらに、上述したＳＲフリップフロップ回路は、あらゆる種類のフリップフロップ回路の基本となるので、上記不揮発性フリップフロップ回路を用いた応用が考えられる。例えば、マスタースレーブ型のＤフリップフロップであれば、マスターのフリップフロップに上記不揮発性フリップフロップ回路を用いれば、不揮発性Ｄ型フリップフロップ回路として提供できる。
【０１７５】
（実施の形態４） 
次に、本発明の実施の形態４について、図１８Ａ、図１８Ｂおよび図１９を用いて説明する。
【０１７６】
図１８Ａは、本発明の実施の形態４に係る不揮発性ラッチモジュールの構成を示す回路構成図である。同図に記載された不揮発性ラッチモジュール７９は、不揮発性ラッチ回路７０と、制御回路７１とを備えた回路モジュールである。図１８Ａに記載された不揮発性ラッチ回路７０は、図１２に記載された、実施の形態２の不揮発性ラッチ回路２００と等しい構成であるので、詳細な説明を省略する。以下、制御回路７１の機能について説明する。
【０１７７】
図１８Ａにおいて、切り替えスイッチ７３は、ＲＷ端子からの信号がＬｏｗのとき端子ｃが端子ａと接続され、ＲＷ端子からの信号がＨｉｇｈのとき端子ｃが端子ｂと接続される。また、スイッチ７２は、ＯＲ回路７５の出力がＨｉｇｈのときオン状態となり、Ｌｏｗのときにオフ状態となる。ＲＰ端子には、電圧振幅Ｖｒの読み出しパルスが入力される。ＷＰ１端子には、通常動作時は電圧振幅Ｖｗ１の書き込みパルスが入力され、フォーミング工程時には電圧振幅Ｖｆのフォーミング用の書き込みパルスが入力される。ＷＰ２端子には、通常動作時は電圧振幅Ｖｗ２の書き込みパルスが入力され、フォーミング工程時には電圧振幅Ｖｌｉｍの電流制限用のパルスが入力される。
【０１７８】
ＮＭ端子からの信号がＨｉｇｈのときは通常動作時であり、ＯＲ回路７５の出力は常にＨｉｇｈとなりスイッチ７２はオン状態となる。このときにＲＷ端子からの信号がＬｏｗのときには、Ｃｔｒｌ１端子およびＣｔｒｌ２端子にはＲＰ端子からの読み出しパルスが入力可能である。一方、ＲＷ端子からの信号がＨｉｇｈのときには、Ｃｔｒｌ１端子にはＷＰ１端子からの書き込みパルスが、また、Ｃｔｒｌ２端子にはＷＰ２端子からの書き込みパルスが入力可能となる。
【０１７９】
一方、ＮＭ端子からの信号がＬｏｗにあるとき、フォーミング工程のモードとなる。ＡＮＤ回路７４は、ＷＥ端子からの信号と不揮発性ラッチ回路７０の反転出力ＱＢとのＡＮＤを出力し、ＷＥ端子からの信号がＨｉｇｈであり抵抗変化素子１がＨＲより大きな高抵抗値のときのみ書き込みパルスが入力可能となる。つまり、抵抗変化素子１が一旦ＬＲ状態になったり、ＷＥ端子からの信号がＬｏｗであったりするような不揮発性ラッチモジュール７９にはフォーミング工程が実行されない。つまり、制御回路７１は、読み出しパルスおよび書き込みパルスの入力選択および入力禁止を行う読み出し／書き込み制御回路の機能を有する。
【０１８０】
さらに、ＡＮＤ回路７６は、ＷＥ端子からの信号と不揮発性ラッチ回路７０の出力ＱとのＡＮＤをＮＸ端子に出力する。すなわち、抵抗変化素子１がＬＲ状態のときにリストア動作が行なわれると、出力ＱにＨｉｇｈが出力されるので、ＷＥ端子からの信号がＨｉｇｈで抵抗変化素子１がＬＲ状態になったことが判断されると、ＮＸ端子からは、Ｈｉｇｈが出力されることになる。つまり、制御回路７１は、内蔵される抵抗変化素子１がＬＲ状態となったか否かを判定する判定回路の機能を有する。
【０１８１】
次に、不揮発性ラッチモジュール７９を不揮発性信号処理装置に用いた例を説明する。
【０１８２】
図１８Ｂは、本発明の実施の形態４に係る不揮発性信号処理装置の構成を示す回路構成図である。同図に記載された不揮発性信号処理装置８０は、組合せ論理回路Ａ〜Ｃと、各組合せ論理回路の出力を不揮発性ラッチ回路ａ〜ｃでラッチするような一般的なディジタル信号処理の構成を示している。通常の信号処理を行う時には、不揮発性ラッチモジュール７９ａ〜７９ｃを、既に説明したラッチモードで動作させ、Ｇ端子にクロック信号を入力することで、クロック同期の信号処理が実行される。
【０１８３】
本実施の形態における特徴はフォーミング工程にある。製造直後は不揮発性ラッチモジュール７９ａ〜７９ｃ内の抵抗変化素子１の抵抗値は初期抵抗値にあり、所望の抵抗変化ができない状態なのでフォーミング工程を行う必要がある。このため、不揮発性信号処理装置８０には、コントローラ８１が搭載されている。コントローラ８１は、図１８Ａに記載されたＲＷ、ＲＰ、ＷＰ１、ＷＰ２、Ｇ、Ｒ、Ｆ各端子に入力する信号と、不揮発性ラッチモジュール７９ａのＷＥ端子に入力する信号ＷＥｃとを出力する。また、不揮発性ラッチモジュール７９ａのＮＸ端子はＮＸａノードを介して不揮発性ラッチモジュール７９ｂのＷＥ端子に接続され、不揮発性ラッチモジュール７９ｂのＮＸ端子はＮＸｂノードを介して不揮発性ラッチモジュール７９ｃのＷＥ端子に接続され、不揮発性ラッチモジュール７９ｃのＮＸ端子はＮＸｃノードを介してコントローラ８１に入力される。不揮発性信号処理装置８０は、製造工程の後の検査工程で外部インターフェースからの指令によりフォーミング工程が実行される。この流れについて図１９のタイミングチャートを用いて説明する。
【０１８４】
図１９は、本発明の実施の形態４に係る不揮発性信号処理装置のフォーミング工程を説明するタイミングチャートである。同図において、Ｇ端子とＲ端子とは常にＬｏｗにあり、全てのラッチ回路のトランスミッションゲートＴＭＧ１とＴＭＧ２とはオフ状態にある。
【０１８５】
まず、時刻ｔ１において、スタンバイ状態にあった不揮発性信号処理装置８０は、制御端子ＮＭがＬｏｗになることにより、フォーミング工程モードに移行する。また同時に、ＷＥｃ信号がＨｉｇｈとなり、不揮発性ラッチモジュール７９ａがフォーミング工程可能状態となる。また同時に、Ｆ端子がＨｉｇｈとなり、全てのラッチ回路のトランスミッションゲートＴＭＧ３がオンとなり、ＲＷ端子がＬｏｗであるのでＲＰ端子から読み出しパルスが入力される。
【０１８６】
次に、時刻ｔ２において、Ｆ端子がＬｏｗとなり、各ラッチ回路の論理状態が確定しリストア動作が終了する。このとき、不揮発性ラッチ回路ａ〜ｃの抵抗変化素子１は、ＨＲ状態よりも高い抵抗値の初期抵抗にあるので、ノードＮＸａ、ＮＸｂおよびＮＸｃは、全てＬｏｗとなる。
【０１８７】
次に、時刻ｔ３において、フォーミングのための書き込みパルスが入力されるが、ノードＮＸａとＮＸｂとがＬｏｗであるので、不揮発性ラッチ回路ｂおよびｃのＷＥ端子もＬｏｗとなり、これらのフォーミング工程が禁止される。このため、書き込みパルスが印加されるのは、不揮発性ラッチ回路ａのみとなる。
【０１８８】
次に、時刻ｔ４において、時刻ｔ３での書き込みパルスの印加により、不揮発性ラッチ回路ａの抵抗変化素子１の抵抗値はＬＲ状態に変化し、再度リストア動作の実行によりノードＮＸａはＨｉｇｈに変化する。この時点で、不揮発性ラッチモジュール７９ａのＱＢ端子はＬｏｗとなるため、ＡＮＤ回路７４によって書き込みパルスの入力が禁止される。一方で、不揮発性ラッチ回路ｂのＷＥ端子がＨｉｇｈとなるので、フォーミング工程の対象は不揮発性ラッチ回路ｂへと移る。
【０１８９】
次に、時刻ｔ５において、フォーミングのための書き込みパルスが入力されるが、不揮発性ラッチ回路ａとｃとは入力が禁止されるので、不揮発性ラッチ回路ｂにのみ入力される。
【０１９０】
次に、時刻ｔ６において、時刻ｔ５の書き込みパルスでは、抵抗変化素子１はＬＲ状態に変化していないため、ノードＮＸｂはＬｏｗのままである。従って、フォーミング工程の対象は不揮発性ラッチ回路ｃへ移行せず、不揮発性ラッチ回路ｂのままに固定される。これは時刻ｔ７およびｔ８でも同様であり、時刻ｔ９の書き込みパルスの入力で抵抗変化素子１がＬＲ状態に変化する。
【０１９１】
次に、時刻ｔ１０において、リストア動作によりノードＮＸｂがＨｉｇｈへと変化し、フォーミング工程の対象が不揮発性ラッチ回路ｃへ移行する。すなわち、各ラッチ回路において抵抗変化素子１が初期抵抗値から確実にＬＲ状態に変化するまで書き込みパルスの入力が繰り返されることとなる。
【０１９２】
次に、時刻ｔ１１において、フォーミングのための書き込みパルスが入力されるが、上述した過程と同様の過程により、不揮発性ラッチ回路ａおよびｂへは入力が禁止されるので、不揮発性ラッチ回路ｃのみへ入力される。不揮発性ラッチ回路ｃの抵抗変化素子１は時刻ｔ１１の１回の書き込みパルス印加でＬＲ状態に変化している。
【０１９３】
次に、時刻ｔ１２において、リストア動作によりノードＮＸｃがＨｉｇｈに変化している。ノードＮＸｃの信号はコントローラ８１に入力され、コントローラ８１はノードＮＸｃの信号がＨｉｇｈになっていることを逐次チェックすることで、不揮発性ラッチ回路ａ〜ｃのフォーミング工程が確実に完了したことを確認できる。
【０１９４】
つまり、不揮発性ラッチモジュール７９ａを構成する判定回路の出力信号が、不揮発性ラッチモジュール７９ｂを構成する読み出し／書き込み制御回路に入力され、不揮発性ラッチモジュール７９ｂを構成する判定回路の出力信号が、不揮発性ラッチモジュール７９ｃを構成する読み出し／書き込み制御回路に入力されるというようにして、３個の不揮発性ラッチモジュールが直列接続され、不揮発性ラッチモジュール７９ｃの判定回路の出力信号が出力されたことにより、全ての不揮発性ラッチモジュールに内蔵される抵抗変化素子１が、初期抵抗状態からＬＲ状態に変化したことを確認する。
【０１９５】
以上のように、不揮発性ラッチ回路を用いた不揮発性信号処理装置８０の構成によれば、それぞれの不揮発性ラッチ回路ａ〜ｃに含まれる抵抗変化素子１のフォーミング動作が、１つずつに分けて実行される。このため、電源回路は、１つの不揮発性ラッチ回路に対してフォーミング工程を行なう駆動能力を有していればよいものとして設計することが可能となる。また、電源ラインの配線幅も、１つのラッチ回路のフォーミングに必要な最小の幅であればよく、設計が容易となる。また、初期抵抗値からＬＲ状態への変化が１回の書き込みパルスの印加で行なえない不具合素子が発生したとしても、このような不具合素子に対して集中して繰り返し書き込みパルスの印加を行うことができる。また、各ラッチ回路の抵抗変化素子１が初期抵抗値からＬＲ状態に変化したかどうかの判定が、カスケードに接続されたラッチ回路の全てに順次出力され、最終結果がコントローラに戻されるという構成であるので、全てのラッチ回路の動作にミスがなく、確実にフォーミング工程が完了できる。
【０１９６】
以上、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置について実施に形態１〜４に基づき説明したが、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置は、上述した実施の形態１〜４に限定されるものではない。実施の形態１〜４に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置を内蔵した各種機器も本発明に含まれる。
【０１９７】
なお、上記の各実施の形態においては、酸化物層はタンタル酸化物の積層構造で構成されていたが、実施の形態１でも述べたように、例えば、ハフニウム（Ｈｆ）酸化物の積層構造やジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
【０１９８】
ハフニウム酸化物の積層構造を採用する場合は、第１のハフニウム酸化物の組成をＨｆＯｘとし、第２のハフニウム酸化物の組成をＨｆＯｙとすると、０．９≦ｘ≦１．６程度であって、ｙが１．８＜ｙ＜２．０程度で、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
【０１９９】
また、ジルコニウム酸化物の積層構造を採用する場合は、第１のジルコニウム酸化物の組成をＺｒＯｘとし、第２のジルコニウム酸化物の組成をＺｒＯｙとすると、０．９≦ｘ≦１．４程度であって、ｙが１．９＜ｙ＜２．０程度で、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
【０２００】
また、酸化物層の積層構造は、同一の遷移金属である必要はなく、酸素不足型の第１の遷移金属で構成される第１の遷移金属酸化物層と、第１の遷移金属と異なる第２の遷移金属で構成される第２の遷移金属酸化物層の積層構造で構成され、第２の遷移金属酸化物の抵抗値は、第１の遷移金属酸化物層の抵抗値よりも高い積層構造の遷移金属酸化物を用いてもよい。
【０２０１】
第２の遷移金属酸化物の抵抗値が、第１の遷移金属酸化物層の抵抗値よりも高い積層構造を用いる理由は、データの書き換え時に抵抗変化素子に印加された電圧が効率よく第２の遷移金属酸化物に印加され、抵抗変化に寄与するようにするためである。
【０２０２】
また、第２の遷移金属の標準電極電位は第１の遷移金属の標準電極電位より低い方が好ましい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。より高抵抗の第２の遷移金属酸化物に、より標準電極電位が低い遷移金属の酸化物を配置することにより、より安定に抵抗変化させることができるからである。例えば、第１の遷移金属酸化物層に酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層にＴｉＯ２を用いればよい。このような構成とすることにより、より安定に抵抗変化動作を起こすことができる。
【０２０３】
また、遷移金属材料からなる酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
【産業上の利用可能性】
【０２０４】
本発明の不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置は、不揮発性のシステムＬＳＩ、ＣＰＵおよびマイクロプロセッサに応用でき、また、電源を遮断する直前の動作状態に完全に復元することが要求されるエレクトロニクス製品に応用でき、産業上有用である。
【符号の説明】
【０２０５】
１、５００、７１１、７１２、８１１、８１２    抵抗変化素子
２、３、４、５、６、７、８、９、１０、１１、１３、１４    トランジスタ
１２    抵抗素子
２０、２１、２３、６１１、６１２、８２１、８２２    インバータ回路
２２    加算増幅回路
５０、５１    ＮＡＮＤゲート回路
６０、６１    ＮＯＲゲート回路
７０、１００、１１０、２００、６００、７００、８００    不揮発性ラッチ回路
７２    スイッチ
７３    切り替えスイッチ
７４、７６    ＡＮＤ回路
７５    ＯＲ回路
７９、７９ａ、７９ｂ、７９ｃ    不揮発性ラッチモジュール
８０    不揮発性信号処理装置
８１    コントローラ
３００、４００    不揮発性フリップフロップ回路
５０１    第１電極層
５０２    第１抵抗変化層
５０３    第２抵抗変化層
５０４    第２電極層
５０５    ゲート酸化膜層
５０６    ソース／ドレイン領域
５０７    プラグ層
５０８    金属配線層
６０１    センス・ラッチ回路
６０２    書込電流生成回路
６２１、６２３、６２５、６２６    ｐ型ＭＯＳＦＥＴ
６２２、６２４、６２７、６２８、６２９、６３０、６３１、６３２    ｎ型ＭＯＳＦＥＴ
ＴＭＧ１、ＴＭＧ２、ＴＭＧ３    トランスミッションゲート
【図１】
2012108151.tif 000003
【図２Ａ】
2012108151.tif 000004
【図２Ｂ】
2012108151.tif 000005
【図２Ｃ】
2012108151.tif 000006
【図３】
2012108151.tif 000007
【図４】
2012108151.tif 000008
【図５Ａ】
2012108151.tif 000009
【図５Ｂ】
2012108151.tif 000010
【図６Ａ】
2012108151.tif 000011
【図６Ｂ】
2012108151.tif 000012
【図７】
2012108151.tif 000013
【図８】
2012108151.tif 000014
【図９Ａ】
2012108151.tif 000015
【図９Ｂ】
2012108151.tif 000016
【図９Ｃ】
2012108151.tif 000017
【図９Ｄ】
2012108151.tif 000018
【図１０】
2012108151.tif 000019
【図１１】
2012108151.tif 000020
【図１２】
2012108151.tif 000021
【図１３Ａ】
2012108151.tif 000022
【図１３Ｂ】
2012108151.tif 000023
【図１３Ｃ】
2012108151.tif 000024
【図１４】
2012108151.tif 000025
【図１５】
2012108151.tif 000026
【図１６Ａ】
2012108151.tif 000027
【図１６Ｂ】
2012108151.tif 000028
【図１７Ａ】
2012108151.tif 000029
【図１７Ｂ】
2012108151.tif 000030
【図１８Ａ】
2012108151.tif 000031
【図１８Ｂ】
2012108151.tif 000032
【図１９】
2012108151.tif 000033
【図２０Ａ】
2012108151.tif 000034
【図２０Ｂ】
2012108151.tif 000035
【図２１】
2012108151.tif 000036
【図２２】
2012108151.tif 000037
【図２３】
2012108151.tif 000038
【国際調査報告】
2012108151.tif 000039
2012108151.tif 000040