(57)【要約】  入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供すること。  信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有する。
2012117530.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、
互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、
互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、
前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、
前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有することを特徴とする、信号遅延装置。
【請求項２】
前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、
前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されていることを特徴とする、請求項１記載の信号遅延装置。
【請求項３】
前記ディレイ設定データには、前記対応するディレイ部出力を選択する選択部に対応する桁を境界として、特定論理値が連続するデータが設定されていることを特徴とする、請求項２記載の信号遅延装置。
【請求項４】
前記信号遅延装置は更に、
前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、
前記レジスタ部は、
前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトすることを特徴とする請求項２に記載の信号遅延装置。
【請求項５】
前記信号遅延装置は更に、
前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、
前記選択信号生成部は、前記演算回路が出力した信号に基づき、前記レジスタ部が出力するディレイ設定データのうち、前記対応するディレイ部出力を選択する選択部に対応する桁のデータを反転して、選択信号として前記選択部に出力することを特徴とする、請求項４記載の信号遅延装置。
【請求項６】
前記信号遅延装置は更に、
前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、
前記選択信号生成部は、前記レジスタ部のいずれかのレジスタからの出力信号の反転信号と、当該レジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を出力する否定論理積回路と、前記演算回路出力の値に応じて、前記否定論理積回路出力と、前記否定論理積回路にその出力信号の反転信号が入力するレジスタ出力とを選択して選択信号として出力する選択回路とを備えた、前記選択部のいずれかに対応する複数の選択信号生成回路を有することを特徴とする、請求項４記載の信号遅延装置。
【請求項７】
前記信号遅延装置において、
前記選択信号生成部は、
前記レジスタ部を構成するレジスタからの出力信号を遅延させる遅延回路と、
前記遅延回路出力を反転した信号と、前記遅延回路が出力信号を遅延させるレジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を前記選択信号として出力する、いずれかの選択部に対応する否定論理積回路とを有することを特徴とする、請求項４記載の信号遅延装置。
【請求項８】
前記信号遅延装置において、
前記ディレイ部は、インバータ回路で構成され、
前記選択部は、セレクタ回路とインバータ回路とを有することを特徴とする請求項１記載の信号遅延装置。
【請求項９】
入力信号を遅延させる遅延量に応じたディレイ設定データを保持するレジスタ部と、直列に接続された複数のディレイ部を有し入力信号を遅延させるディレイ手段と、前記複数のディレイ部のいずれかの出力が入力する、直列に接続された複数の選択部を有し、最も先頭の選択部を除く選択部には前段の選択部出力が入力し、前記ディレイ部からの出力あるいは前記前段の選択部出力のいずれかを出力する選択手段とを備えた信号遅延装置の制御方法において、前記レジスタ部に保持されたディレイ設定データに基づいて、対応するディレイ部出力を選択させる選択部を示す選択信号を出力するステップと、前記出力された選択信号が示す選択部により、ディレイ部からの出力信号を選択して、前記選択手段から遅延信号を出力するステップを有することを特徴とする信号遅延装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、信号遅延装置、及び、信号遅延装置の制御方法に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）のような半導体回路装置のクロック信号等の入力信号に遅延を与えて出力する信号遅延装置がある。【０００３】
例えば、遅延時間の異なる複数の遅延部に入力信号を入力し、切り換え制御信号に応じていずれかの遅延部を動作状態に設定し、動作状態に設定された遅延部により遅延された信号を出力する信号遅延装置があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−６８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の信号遅延装置は、入力信号に与える遅延量を設定するためには、遅延量の計算、又は遅延量の重み付け等の処理が必要であった。【０００６】
このため、遅延量の設定を簡単に行うことができないという課題があった。【０００７】
そこで、入力信号に与える遅延量を簡単に設定できる信号遅延装置、信号遅延装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施の形態の信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有することを特徴とする。
【発明の効果】
【０００９】
入力信号に与える遅延量を簡単に設定できる信号遅延装置、及び、信号遅延装置の制御方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】比較例の信号遅延装置の遅延調整回路を示す図である。
【図１Ｂ】比較例の信号遅延装置の遅延調整回路を示す図である。
【図２】比較例の遅延調整回路１０、５０とシフトレジスタを示す図である。
【図３】比較例の遅延調整回路１０、５０に接続されるシフトレジスタ４０Ａ、４０Ｂが保持するデータとディレイ番号の対応関係を示す図である。
【図４Ａ】比較例の省電力機構を有する遅延調整回路１０Ａを示す図である。
【図４Ｂ】図４Ａの遅延調整回路１０Ａで信号の折り返し地点を切り替えた場合の信号経路を示す図である。
【図５】データ信号を取り込む際の動作を示すタイミングチャートである。
【図６】データ信号を取り込む際の動作を示すタイミングチャートである。
【図７】データ信号を取り込む際の動作を示すタイミングチャートである。
【図８】データ信号を取り込む際の動作を示すタイミングチャートである。
【図９】実施の形態１の信号遅延装置を含む情報処理装置を示す図である。
【図１０】実施の形態１の信号遅延装置を示す図である。
【図１１】実施の形態１の信号遅延装置の遅延調整判定部１４０の回路構成を示す図である。
【図１２】実施の形態１の信号遅延装置の遅延調整判定部１４０の動作を表すタイミングチャートである。
【図１３】実施の形態１の信号遅延装置のディレイ設定データ生成部１５０の回路構成を示す図である。
【図１４Ａ】実施の形態１の信号遅延装置１００の微調整用の遅延調整回路１１０Ａ、選択信号生成部１２０、シフトレジスタ１３０、及び変更フラグＦＦ１７０を示す図である。
【図１４Ｂ】選択信号生成部１２０の一部の回路構成例を示す図である。
【図１５Ａ】実施の形態１の信号遅延装置１００のシフトレジスタ１３０が保持するディレイ設定データの一例を示す図である。
【図１５Ｂ】実施の形態１の信号遅延装置１００のシフトレジスタ１３０が保持するディレイ設定データを変更フラグ及び選択信号とともに示す図である。
【図１６】実施の形態１の信号遅延装置１００における遅延処理を示すフローチャートである。
【図１７】実施の形態１の信号遅延装置１００の微調整用の遅延調整回路１１０Ａにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。
【図１８】実施の形態２の信号遅延装置を示す図である。
【図１９】実施の形態２の信号遅延装置２００の遅延調整回路１１０Ａ、選択信号生成部２２０、及びシフトレジスタ２３０の回路構成を示す図である。
【図２０】実施の形態２の信号遅延装置２００において選択信号１〜４を得るためのディレイ設定データの組合せと、選択信号１〜４として出力されるＮＡＮＤ回路２５１の出力とを表形式で示す図である。
【図２１】実施の形態２の信号遅延装置２００の遅延調整回路１１０Ａにおける信号の折り返し地点の切り替えを模式的に示す図である。
【図２２】実施の形態２の信号遅延装置２００の微調整用の遅延調整回路１１０Ａにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の信号遅延装置、及び、信号遅延装置の制御方法を適用した実施の形態について説明する。
【００１２】
実施の形態１、２の信号遅延装置について説明する前に、まず、図１乃至図８を用いて、比較例の信号遅延装置について説明する。
【００１３】
図１Ａ、図１Ｂは、比較例の信号遅延装置の遅延調整回路を示す図である。
【００１４】
図１Ａに示す比較例の信号遅延装置の遅延調整回路１０は、インバータ１１、１２、１３、１４、１５、セレクタ２１、２２、２３、２４、２５、及びインバータ３１、３２、３３、３４、３５を含む。
【００１５】
インバータ１１〜１５、セレクタ２１〜２５、及びインバータ３１〜３５は、遅延素子である。
【００１６】
また、インバータ１１〜１５は、信号の折り返し地点となるセレクタ２１〜２５に信号を伝搬するためのフォワード側のインバータであり、インバータ３１〜３５は、信号がセレクタ２１〜２５で折り返した後に伝搬されるリターン側のインバータである。
【００１７】
インバータ１１〜１５は、それぞれ、入力信号を反転して出力する否定回路である。
【００１８】
インバータ１１〜１５は、それぞれ、出力端子と入力端子が接続されることにより、直列に接続されている。インバータ１１の入力端子は、遅延調整回路１０の入力端子ＩＮに接続されており、インバータ１５の出力端子は、セレクタ２５の一方の入力端子に接続されている。
【００１９】
セレクタ２１〜２５は、それぞれ、インバータ１１〜１５に対応して設けられている。セレクタ２１〜２５は、２つの入力端子を有し、選択信号のレベル（"１"又は"０"）に応じて、いずれかの入力を選択して出力する。
【００２０】
インバータ３１〜３５は、それぞれ、入力信号を反転して出力する否定回路であり、セレクタ２１〜２５に対応して設けられている。インバータ３１〜３５は、セレクタ２１〜２５と交互に直列に接続されており、それぞれ、セレクタ２１〜２５の各々の出力を反転して出力する。
【００２１】
セレクタ２５の一方の入力端子には、インバータ１５の出力端子が接続されている。セレクタ２５の他方の入力端子には、データＸが入力されている。なお、データＸは"０"又は"１"の固定データである。
【００２２】
セレクタ２４の一方の入力端子には、インバータ１４の出力端子が接続され、他方の入力端子には、インバータ３５の出力端子が接続されている。
【００２３】
セレクタ２３の一方の入力端子には、インバータ１３の出力端子が接続され、他方の入力端子には、インバータ３４の出力端子が接続されている。
【００２４】
セレクタ２２の一方の入力端子には、インバータ１２の出力端子が接続され、他方の入力端子には、インバータ３３の出力端子が接続されている。
【００２５】
セレクタ２１の一方の入力端子には、インバータ１１の出力端子が接続され、他方の入力端子には、インバータ３２の出力端子が接続されている。
【００２６】
インバータ３１の入力端子には、セレクタ２１の出力端子が接続され、インバータ３１の出力端子は、遅延調整回路１０の出力端子ＯＵＴに接続されている。
【００２７】
遅延調整回路１０は、入力端子ＩＮに入力される信号をセレクタ２１〜２５のうちのどこで信号を折り返すかにより、入力端子ＩＮに入力される信号の遅延量を調節して出力端子ＯＵＴから出力する。
【００２８】
すなわち、遅延調整回路１０は、セレクタ２１〜２５を用いて入力端子ＩＮに入力される信号が通過するインバータの個数を選択することにより、遅延量を調節する。
【００２９】
入力端子ＩＮから入力した信号が折り返す位置は、入力端子ＩＮ側から見て最初に選択信号が"０"に設定されるセレクタ（２１〜２５のうちのいずれか）によって決定する。
【００３０】
又、信号をどのセレクタで折り返した場合であっても、入力端子ＩＮから入力される信号が通過するインバータの個数は偶数個であるため、入力端子ＩＮから入力される信号と出力端子ＯＵＴから出力される信号は極性が同一となる。
【００３１】
上記の遅延調整回路１０において、例えば、図１に示すように、セレクタ２１〜２５の各々に入力する選択信号を"１"、"０"、"０"、"０"、"０"に設定した場合は、セレクタ２２がインバータ１２の出力を選択する。このため、入力端子ＩＮに入力される信号は、インバータ１１からインバータ１２に伝搬し、インバータ１２の出力端子からセレクタ２２に入力し、セレクタ２２で折り返すことになる。
【００３２】
セレクタ２２で信号を折り返す場合には、インバータ１３、１４、１５、セレクタ２３、２４、２５、インバータ３３、３４、３５は、入力端子ＩＮから入力した信号の伝搬経路に含まれない。
【００３３】
図１Ｂに示す比較例の信号遅延装置の遅延調整回路５０は、インバータ５１、５２、５３、セレクタ６１、６２、６３、及びインバータ７１、７２、７３を含む。
【００３４】
比較例の遅延調整回路５０のインバータ５１、５２、５３、セレクタ６１、６２、６３、及びインバータ７１、７２、７３は、比較例の遅延調整回路１０のフォワード側のインバータ、セレクタ、リターン側のインバータの段数を、それぞれ、５段から３段に減らした回路構成を有する。
【００３５】
インバータ５１、５２、５３、セレクタ６１、６２、６３、及びインバータ７１、７２、７３は、それぞれ、比較例の遅延調整回路１０のインバータ１１、１２、１３、セレクタ２１、２２、２３、及びインバータ３１、３２、３３に対応し、セレクタ６３の他方の入力端子にデータＸが入力されていること以外の接続関係は同様である。
【００３６】
比較例の信号遅延装置の遅延調整回路５０は、比較例の遅延調整回路１０よりも遅延量の調整幅が大きく設定されている。このため、遅延調整回路１０は微調整用に用いられ、信号遅延装置の遅延調整回路５０は、粗調整用に用いられる。
【００３７】
次に、図２を用いて、比較例の遅延調整回路１０に入力する選択信号を出力するシフトレジスタについて説明する。
【００３８】
図２は、比較例の遅延調整回路１０、５０とシフトレジスタを示す図である。
【００３９】
図２に示す遅延調整回路１０は、遅延時間を微調整するために設けられており、例えば、２０ｐｓ（ピコ秒）毎に遅延時間を調整できるものとする。また、遅延調整回路５０は、遅延時間を粗調整するために設けられており、例えば、１００ｐｓ（ピコ秒）毎に遅延時間を調整できるものとする。
【００４０】
遅延調整回路１０は、５つのセレクタ２１〜２５を有するため、５ビットのシフトレジスタ４０Ａから５ビット分の選択信号が入力する。
【００４１】
遅延調整回路５０は、３つのセレクタ６１〜６３を有するため、３ビットのシフトレジスタ４０Ｂから３ビット分の選択信号が入力する。
【００４２】
次に、図３を用いてシフトレジスタ４０Ａ、４０Ｂが保持する選択信号を表すデータについて説明する。
【００４３】
図３は、比較例の遅延調整回路１０、５０に接続されるシフトレジスタ４０Ａ、４０Ｂが保持するデータと、遅延調整回路の遅延時間に対応するディレイ番号（ディレイNo.）の対応関係を示す図である。比較例の遅延調整回路１０、５０では、選択信号は、シフトレジスタ４０Ａ、４０Ｂから遅延調整回路１０、５０のセレクタ２１〜２５、６１〜６３（図１Ａ、図１Ｂ参照）に入力する。
【００４４】
図３に示すように、選択信号は、微調整用の５ビットのデータと、粗調整用の３ビットのデータを有する。各ビットのデータは選択信号としてシフトレジスタ４０Ａ、４０Ｂから出力する。図３では、８ビットの選択信号の組に、０〜１４のディレイ番号（ディレイNo.）を割り当てて説明する。
【００４５】
ディレイ番号０の８ビットの選択信号は、すべて"０"に設定されている。ディレイ番号０〜ディレイ番号４までは、粗調整用の選択信号をすべて"０"で固定し、微調整用の５ビットの選択信号が左側のビットから順次"１"が立ち上がって行くように設定されている。
【００４６】
これは、粗調整用の遅延調整回路５０（図１Ｂ参照）をセレクタ６１で信号を折り返すように固定した状態で、微調整用の遅延調整回路１０（図１Ａ参照）において、信号の折り返し地点をインバータ１１の出力端子からインバータ１５の出力端子にかけて順次シフトさせるためである。
【００４７】
なお、ディレイ番号０の選択信号によって与えられる遅延時間は、遅延調整回路５０における１００ｐｓに、遅延調整回路１０における２０ｐｓを加算した１２０ｐｓである。ディレイ番号が１つ増える毎に、微調整用の遅延調整回路１０における遅延量が２０ｐｓずつ増えるため、ディレイ番号４の選択信号によって与えられる遅延時間は、２００ｐｓである。
【００４８】
また、ディレイ番号５では、粗調整用の３ビットの選択信号のうち、一番左のビットが"１"に立ち上がり、微調整用の５ビットの選択信号がすべて"０"に設定される。これにより、ディレイ番号５の選択信号によって与えられる遅延時間は、遅延調整回路５０における２００ｐｓに、遅延調整回路１０における２０ｐｓを加算した２２０ｐｓである。
【００４９】
以下、ディレイ番号が６以上の場合は、微調整用のビットと粗調整用のビットが順次"０"から"１"に立ち上がるように設定されており、ディレイ番号１４の選択信号によって与えられる遅延時間は、遅延調整回路５０における３００ｐｓに、遅延調整回路１０における１００ｐｓを加算した４００ｐｓである。
【００５０】
このような選択信号を用いて比較例の省電力機構を有しない遅延調整回路１０、５０の遅延時間を調節する際には、無効データによる問題は生じないが、電力消費が多いという問題がある。
【００５１】
次に、図４Ａ、図４Ｂを用いて、信号の伝搬経路に含まれないインバータとセレクタを停止させる省電力機構を有する比較例の遅延調整回路について説明する。
【００５２】
図４Ａは、図１に示す遅延調整回路１０に、信号の伝搬経路に含まれないインバータとセレクタを停止させる省電力機構を追加した遅延調整回路１０Ａを示す図である。
【００５３】
遅延調整回路１０Ａは、図１Ａに示す比較例の遅延調整回路１０と基本的に同様の回路構成を有するが、セレクタ２５の片方の入力端子にはデータＸの代わりに固定データが入力している点が異なる。図４Ａに示す遅延調整回路１０Ａには固定データ"０"が入力しているが、固定データは"１"であってもよい。
【００５４】
省電力機構を有する比較例の遅延調整回路１０Ａでは、入力端子ＩＮ、出力端子ＯＵＴから見て折り返し地点となるセレクタよりも奥側にあるセレクタに入力する選択信号を"１"に設定する。これは、信号の伝搬経路に含まれないリターン側のインバータとセレクタに入力するデータを、フォワード側のインバータ１１〜１５を伝搬するデータからセレクタ２５に入力する固定データに切り替えることで、信号の伝搬経路に含まれないリターン側のインバータとセレクタの動作を停止させて省電力化を図るためである。
【００５５】
図４Ａに示すように、遅延調整回路１０Ａのセレクタ２１〜２５にそれぞれ選択信号"１"、"０"、"１"、"１"、"１"を入力すると、入力端子ＩＮに入力される信号は、矢印で示すようにセレクタ２２で折り返す。
【００５６】
また、このとき、セレクタ２５は固定データを出力し、セレクタ２５から出力される固定データは、インバータ３５、セレクタ２４、インバータ３４、セレクタ２３、インバータ３３まで伝搬する。
【００５７】
このように、信号の伝搬経路に含まれないインバータ３３、３４、３５とセレクタ２３、２４、２５に固定データを入力することにより、信号の伝搬経路に含まれないインバータ３３、３４、３５とセレクタ２３、２４、２５が有するトランジスタのスイッチング動作等を停止することができる。
【００５８】
この結果、遅延調整回路１０Ａの省電力化を図ることができる。
【００５９】
ところで、信号の伝搬経路に含まれないインバータ３３、３４、３５とセレクタ２３、２４、２５の動作を停止させている間においても、入力端子ＩＮに入力される信号は、刻々と変化する。
【００６０】
しかしながら、省電力化のためにインバータ３３、３４、３５とセレクタ２３、２４、２５の動作を停止させると、セレクタ２５の出力端子からインバータ３３の出力端子までの間には、セレクタ２５に入力される固定データに基づくデータが出力され続ける。
【００６１】
このようなセレクタ２５に入力される固定データに基づくデータは、入力端子ＩＮから入力される信号によるデータとは無関係であり、無効なデータ（無効データ）である。
【００６２】
ここで、セレクタ２５の出力端子からインバータ３３の出力端子までの間に無効データが出力され続けているとする。このときに、例えば、図４Ｂに示すようにセレクタ２１〜２５に選択信号"１"、"１"、"１"、"１"、"０"を入力して、信号の折り返し地点を矢印で示すようにセレクタ２２からセレクタ２５に変更すると、出力端子ＯＵＴから出力する信号には、無効データが含まれてしまう。
【００６３】
これは、セレクタ２５の出力端子からインバータ３３の出力端子までの間に無効データが出力され続けているときに、信号の折り返し地点をセレクタ２２からセレクタ２３又は２４に変更した場合においても同様である。
【００６４】
このように、省電力機構を有する遅延調整回路１０Ａにおいて、信号の折り返し地点が入力端子ＩＮ、出力端子ＯＵＴから見て奥側にシフトすると、信号の伝搬経路に無効データを保持するインバータ又はセレクタが含まれるようになる。このため、無効データが信号経路内を伝搬する間は、入力端子ＩＮに入力される信号が出力端子ＯＵＴまで正確に伝搬しないという問題が生じる。
【００６５】
そして、このような問題は、特に、図４Ａに示す遅延調整回路１０Ａに加えて、比較例の粗調整用の遅延調整回路５０（図１Ｂ参照）に省電力機構を付け加えた粗調整用の遅延調整回路を用いる場合に顕著に表れる。
【００６６】
例えば、選択信号が図３に示すディレイ番号５の選択信号からディレイ番号４の選択信号に変化した場合には、遅延量を２０ｐｓ短くしただけで、遅延調整回路１０Ａ内の信号の折り返し地点が、セレクタ２１からセレクタ２５に、入力端子ＩＮ、出力端子ＯＵＴから見て奥側にシフトする。
【００６７】
このように信号の折り返し地点が入力端子ＩＮ、出力端子ＯＵＴから見て大きく奥側にシフトすると、動作停止していた多くのセレクタ及びリターン側のインバータが信号経路に含まれることになるため、多くの無効データが出力信号に含まれることになる。
【００６８】
上述のような遅延調整回路を含む比較例の信号遅延装置は、例えば、サーバ等のような情報処理装置においてデータ信号を取り込む際に、取り込み信号による取り込みのタイミングをデータ信号に対して適切なタイミングにするために、データ信号又は取り込み信号を遅延させるために用いられる。
【００６９】
このため、信号遅延装置の出力信号に無効データが含まれると、遅延調整回路により遅延した信号を使用する情報処理装置の動作不良の原因になる可能性があり、特に、無効データが存在する信号経路が長い場合には、情報処理装置の動作に及ぼす影響が、当該信号経路が短い場合よりも大きくなる可能性がある。
【００７０】
次に、図５乃至図８のタイミングチャートを用いて、データ信号を取り込む際の動作について説明する。
【００７１】
図５乃至図８は、データ信号を取り込む際の動作を示すタイミングチャートである。図５乃至図８では、データ信号をＤ（Ｄａｔａの略）、取り込み信号をＣ（Ｃａｐｔｕｒｅの略）、取り込んだ結果を表す信号をＲ（Ｒｅｓｕｌｔの略）と表す。なお、横軸は時間軸であり、右方向を時間が進む方向とする。
【００７２】
ここでは、取り込み信号Ｃの立ち上がりでデータ信号Ｄを取り込むこととする。図５に示す取り込み信号Ｃの周期は、一例としてデータ信号Ｄの半分に設定されている。
【００７３】
取り込み信号Ｃでデータ信号Ｄを確実に取り込めるようにすべく、矢印Ａで示す取り込み信号Ｃの立ち上がりは、データ信号ＤがＨ（High）レベルである期間Ｂの中央付近に位置するように調節される。このような調節は、データ信号Ｄ又は取り込み信号Ｃを遅延させることによって実現される。
【００７４】
取り込み結果を表す信号Ｒは、取り込み信号Ｃの立ち上がりのタイミングでデータ信号Ｄを取り込むため、図５の例ではデータ信号Ｄを正確に取り込んだ信号になる。
【００７５】
次に、図６を用いて、図１に示す遅延調整回路１０において遅延量を増大させた場合にデータ信号を取り込む動作について説明する。遅延調整回路１０は、省電力機構を有しない。
【００７６】
遅延調整回路１０（図１Ａ参照）に選択信号"１"、"０"、"０"、"０"、"０"を入力した場合に出力端子ＯＵＴから出力されるデータ信号をＤ０、選択信号"１"、"１"、"０"、"０"、"０"を入力した場合に出力端子ＯＵＴから出力されるデータ信号をＤ１とする。データ信号Ｄ１の波形は、データ信号Ｄ０よりも遅延量が多いため、データ信号Ｄ０の波形よりも右にシフトしている。
【００７７】
時刻ｔ０で遅延調整回路１０（図１Ａ参照）に選択信号"１"、"０"、"０"、"０"、"０"を入力すると、データ信号Ｄはデータ信号Ｄ０と等しくなる。
【００７８】
ここで、データ信号Ｄ０がＨレベルである期間の中央は、取り込み信号Ｃの立ち上がりよりもタイミングが早いため、データ信号Ｄ０を遅延させる必要がある。
【００７９】
このため、時刻ｔ１で選択信号を"１"、"１"、"０"、"０"、"０"に切り替えると、データ信号Ｄは、データ信号Ｄ０よりも遅延量の多いデータ信号Ｄ１に切り替わる。データ信号Ｄは、時刻ｔ０〜ｔ１のデータ信号Ｄ０と時刻ｔ１以降のデータ信号Ｄ１を合成した波形になる。
【００８０】
遅延量の切り替えを行った時刻ｔ１では、データ信号Ｄ０がＨレベルでデータ信号Ｄ１がＬレベルであるため、データ信号Ｄは、時刻ｔ１の直前にデータ信号Ｄの周期よりも短い期間だけＨレベルとなるグリッチ（glitch）を含む。
【００８１】
しかしながら、時刻ｔ１以降は、データ信号ＤがＨレベルである期間の中央は取り込み信号Ｃのほぼ中央に位置しているため、時刻ｔ２でデータ信号Ｄを取り込んでも、取り込み結果を表す信号Ｒにデータ信号Ｄの立ち上がり付近にあるグリッチが取り込まれない。
【００８２】
このため、図６の例では、取り込み結果を表す信号Ｒは、データ信号Ｄを正確に取り込んだ信号波形を有することになる。
【００８３】
次に、図７を用いて、図６に示した動作例よりも、遅延量を切り替えるタイミング（ｔ１）と、データ信号Ｄを取り込むタイミング（ｔ２）が近接する場合の動作例について説明する。
【００８４】
なお、図７に示す動作例は、図６に示した動作例と同様に、図１に示す遅延調整回路１０において遅延量を増大させた場合の動作例である。また、遅延調整回路１０は、省電力機構を有しない。
【００８５】
また、図７に示すデータ信号Ｄ０、Ｄ１は、図６に示すデータ信号Ｄ０、Ｄ１と同一である。
【００８６】
時刻ｔ０で遅延調整回路１０（図１Ａ参照）に選択信号"１"、"０"、"０"、"０"、"０"を入力すると、データ信号Ｄはデータ信号Ｄ０と等しくなる。
【００８７】
時刻ｔ１で選択信号を"１"、"１"、"０"、"０"、"０"に切り替えると、データ信号Ｄは、データ信号Ｄ０よりも遅延量の多いデータ信号Ｄ１に切り替わり、データ信号Ｄの波形は、時刻ｔ０〜ｔ１のデータ信号Ｄ０の波形と時刻ｔ１以降のデータ信号Ｄ１の波形を合成した波形になる。
【００８８】
遅延量の切り替えを行った時刻ｔ１では、データ信号Ｄ０、Ｄ１ともにＨレベルである。このため、データ信号Ｄは、グリッチ（glitch）を含まない。
【００８９】
次に、時刻ｔ２における取り込み信号Ｃの立ち上がりのタイミングでデータ信号Ｄを取り込む。取り込み信号Ｃの立ち上がりは、データ信号Ｄの立ち上がりタイミングと立ち下がりタイミングの両方のタイミングに対して、十分に余裕のあるタイミングである。
【００９０】
この結果、図７の例では、取り込み結果を表す信号Ｒは、データ信号Ｄを正確に取り込んだ信号波形を有することになる。
【００９１】
次に、図８を用いて、図４Ａ及び図４Ｂに示した省電力機構を有する遅延調整回路１０Ａにおける動作例について説明する。
【００９２】
図８に示すデータ信号Ｄ０Ａは、図６及び図７に示したデータ信号Ｄ０と同一の波形を有するが、遅延調整回路１０Ａ（図４Ａ参照）に選択信号"１"、"０"、"１"、"１"、"１"を入力した場合に、出力端子ＯＵＴから出力されるデータ信号である。
【００９３】
また、図８に示すデータ信号Ｄ１Ａは、遅延調整回路１０Ａ（図４Ａ参照）に入力する選択信号を"１"、"０"、"１"、"１"、"１"から"１"、"１"、"０"、"１"、"１"に切り替えた直後に、出力端子ＯＵＴから出力されるデータ信号である。データ信号Ｄ１Ａは、信号の折り返し地点が入力端子ＩＮ、出力端子ＯＵＴから見て奥側に切り替えられた直後のデータであるため、図４Ａに示すセレクタ２３の出力端子からインバータ３３の出力端子までの間に含まれる無効データを含む。図８には、この無効データが出力される期間についてＩｎｖａｌｉｄと表す。
【００９４】
なお、データ信号Ｄ０Ａに対するデータ信号Ｄ１Ａの遅延量は、図６及び図７に示すデータ信号Ｄ０に対するデータ信号Ｄ１の遅延量と等しい。
【００９５】
時刻ｔ０で遅延調整回路１０Ａ（図４Ａ参照）に選択信号"１"、"０"、"１"、"１"、"１"を入力すると、データ信号Ｄはデータ信号Ｄ０Ａと等しくなる。
【００９６】
時刻ｔ１で選択信号を"１"、"１"、"０"、"１"、"１"に切り替えると、データ信号Ｄは、時刻ｔ１以降において、データ信号Ｄ０Ａよりも遅延量の多いデータ信号Ｄ１Ａに切り替わるが、データ信号Ｄには、データ信号Ｄ１Ａの無効データの一部が含まれてしまう。
【００９７】
次に、時刻ｔ２における取り込み信号Ｃの立ち上がりでデータ信号Ｄを取り込むと、取り込み結果を表す信号Ｒは、データ信号Ｄに含まれる無効データを取り込むことになってしまう。
【００９８】
省電力機構を有する遅延調整回路１０Ａ（図４Ａ参照）で信号の折り返し地点が入力端子ＩＮ、出力端子ＯＵＴから見て奥側にシフトすると、出力端子ＯＵＴから出力されるデータ信号に無効データが含まれる。
【００９９】
このため、遅延調整回路１０Ａを有する比較例の信号遅延装置をサーバ等の情報処理装置に用い、遅延調整回路１０Ａで遅延量を調整したデータ信号を情報処理装置が取り込むと、取り込み結果を表す信号Ｒが無効データを含む場合がある。
【０１００】
ＬＳＩのように、半導体製造技術で製造される半導体回路装置では、微細化による回路規模の増大により、消費電力が増大する傾向がある。一方、ＬＳＩの消費電力は、ＬＳＩの冷却面、環境面、又はバッテリの持続時間の問題面等から低減することが求められている。
【０１０１】
このため、比較例の省電力機構を有する信号遅延装置のように、遅延を生成するための複数段の遅延素子のうち、信号の伝搬経路に含まれない遅延素子が停止するように選択信号を入力することにより、消費電力の低減を図った信号遅延装置は、消費電力の低減を実現することができる。
【０１０２】
しかしながら、上述のように、比較例の省電力機構を有する信号遅延装置は、信号の折り返し地点が入力端子と出力端子から見て奥側に切り替わると、出力データに無効データが含まれ、正確な出力信号が得られないという問題が生じる。
【０１０３】
また、出力信号に無効データが含まれると、信号遅延装置を含むサーバ等の情報処理装置に動作不良が生じるという問題が生じる。
【０１０４】
このため、以下で説明する実施の形態１、２では、上述の問題点を解決した信号遅延装置、及び、信号遅延装置の制御方法を提供することを目的とする。以下、実施の形態１、２の信号遅延装置、及び、信号遅延装置の制御方法について説明する。
【０１０５】
＜実施の形態１＞
図９は、実施の形態１の信号遅延装置を含む情報処理装置を示す図である。
【０１０６】
実施の形態１では、一例として情報処理装置がサーバ９０の実施形態について説明する。
【０１０７】
図９に示すように、サーバ９０は、ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）９１、主記憶装置９２、及び磁気ディスク装置９３を含む。ＬＳＩ９１と主記憶装置９２の間、及び主記憶装置９２と磁気ディスク装置９３の間は、例えば、それぞれ専用の入出力バスで接続されている。
【０１０８】
ＬＳＩ９１は、プロセッサコア９４、Ｌ１（Ｌｅｖｅｌ−１：一次）インストラクションキャッシュ９５、Ｌ１データキャッシュ９６、Ｌ２（Ｌｅｖｅｌ−２：二次）キャッシュ９７、メモリコントローラ９８、及びＩ／Ｏ（Input/Output：入出力）ポート９９を有する。
【０１０９】
プロセッサコア９４は、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）コア（Core）であり、情報処理装置としてのサーバ９０の演算処理を行う演算処理装置である。ここで、プロセッサコア９４、Ｌ１インストラクションキャッシュ９５、及びＬ１データキャッシュ９６は、ＣＰＵとして一体化されていてもよい。プロセッサコア９４は、複数あってもよく、その場合は、各プロセッサコア９４がＬ１インストラクションキャッシュ９５とＬ１データキャッシュ９６が一つずつ備えていてもよい。
【０１１０】
Ｌ１インストラクションキャッシュ９５は、プロセッサコア９４の演算処理に必要な命令を一時的に記憶する一次命令キャッシュである。Ｌ１インストラクションキャッシュは、例えば、ＳＲＡＭが用いられる。
【０１１１】
Ｌ１データキャッシュ９６は、プロセッサコア９４が演算処理に必要なデータ、又は演算処理で生成されたデータを一時的に記憶するキャッシュメモリである。
【０１１２】
Ｌ２キャッシュ９７は、メモリ階層構造において主記憶装置９２に近いという意味で、Ｌ１インストラクションキャッシュ９５及びＬ１データキャッシュ９６よりも下位のキャッシュメモリであり、典型的には、Ｌ１インストラクションキャッシュ９５及びＬ１データキャッシュ９６よりも処理速度は低いが、容量の大きいキャッシュメモリである。Ｌ２キャッシュ９７は、例えば、ＳＲＡＭで実現される。
【０１１３】
メモリコントローラ９８は、ＬＳＩ９１が主記憶装置９２との間でデータの読み書きを行う際の制御を行う制御装置であり、例えば、ＬＳＩで実現される。
【０１１４】
Ｉ／Ｏポート９９は、ＬＳＩ９１が主記憶装置９２との間でデータの読み書き制御を行う際に、メモリコントローラ９８と主記憶装置９２との間でデータの入出力を行う。Ｉ／Ｏポート９９は、実施の形態１の信号遅延装置を含む。
【０１１５】
主記憶装置９２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）又はＲＯＭ（Read Only Memory：読み出し専用メモリ）であり、磁気ディスク装置９３は、例えば、ハードディスクである。
【０１１６】
なお、サーバ９０は、外部装置との通信を行うデータ入出力インタフェース等を含んでいてもよい。
【０１１７】
次に、図１０を用いて、実施の形態１の信号遅延装置について説明する。
【０１１８】
図１０は、実施の形態１の信号遅延装置を示す図である。
【０１１９】
実施の形態１の信号遅延装置１００は、遅延調整回路１１０、選択信号生成部１２０、シフトレジスタ１３０、遅延調整判定部１４０、ディレイ設定データ生成部１５０、ＯＲ回路（論理和回路）１６０、変更フラグＦＦ（Flip Flop：フリップフロップ）１７０、及びＡＮＤ回路（論理積回路）１８０を含む。
【０１２０】
実施の形態１の信号遅延装置１００は、取り込み信号Ｃの遅延量を調整する信号遅延装置である。取り込み信号の原信号Ｃ０は信号遅延装置１００に入力し、遅延量が調整される。
【０１２１】
遅延調整回路１１０は、微調整用の遅延調整回路１１０Ａと粗調整用の遅延調整回路１１０Ｂを有し、入力端子ＩＮに入力される取り込み信号の原信号Ｃ０に遅延（正又は負の遅延）を与えて出力端子ＯＵＴから取り込み信号Ｃを出力する。すなわち、取り込み信号の原信号Ｃ０は、信号遅延装置１００の入力信号の一例であり、取り込み信号Ｃは、信号遅延装置１００の遅延信号の一例である。
【０１２２】
微調整用の遅延調整回路１１０Ａは、比較例の信号遅延装置の微調整用の遅延調整回路１０（図１Ａ参照）と基本的に同様であり、フォワード側のインバータ、セレクタ、及びリターン側のインバータを４段含む。フォワード側のインバータとリターン側のインバータは、直列に接続されたディレイ部の一例である。また、セレクタは、いずれかのインバータの遅延信号を出力する選択部の一例である。
【０１２３】
また、粗調整用の遅延調整回路１１０Ｂは、フォワード側のインバータ、セレクタ、及びリターン側のインバータを２段含む。粗調整用の遅延調整回路１１０Ｂは、遅延量の調整幅が微調整用の遅延調整回路１１０Ａよりも大きいが、フォワード側のインバータ、セレクタ、及びリターン側のインバータの段数が異なるだけで、回路構成は微調整用の遅延調整回路１１０Ａと基本的に同様である。
【０１２４】
なお、フォワード側のインバータ、セレクタ、及びリターン側のインバータの数は、図１Ａに示したように同一でなくてもよく、例えば、複数のフォワード側のインバータに対して、１つのセレクタが設けられていてもよい。同様に、複数のリターン側のインバータに対して、１つのセレクタが設けられていてもよい。また、遅延調整回路１１０Ａ又は１１０Ｂは、フォワード側のインバータ、又は、リターン側のインバータのいずれか一方を含む回路構成であってもよい。
【０１２５】
但し、フォワード側のインバータ数とリターン側のインバータ数の合計が偶数になるように構成しないと、入力端子ＩＮから入力した信号と出力端子ＯＵＴから出力される信号の極性が反転されてしまう点に注意が必要である。
【０１２６】
微調整用の遅延調整回路１１０Ａと粗調整用の遅延調整回路１１０Ｂは直列に接続されており、遅延調整回路１１０の入力端子ＩＮから入力した信号は、粗調整用の遅延調整回路１１０Ｂで粗調整用の遅延が与えられ、さらに微調整用の遅延調整回路１１０Ａで微調整用の遅延が与えられて出力端子ＯＵＴから出力する。
【０１２７】
なお、実施の形態１の遅延調整回路１１０の詳細な回路構成については、図１４Ａ、図１４Ｂを用いて後述する。
【０１２８】
選択信号生成部１２０は、シフトレジスタ１３０が保持するディレイ設定データに基づき、遅延調整回路１１０に入力するための選択信号を生成する。なお、選択信号生成部１２０の回路構成については、図１４Ａ、図１４Ｂを用いて後述する。
【０１２９】
シフトレジスタ１３０は、ディレイ設定データ生成部１５０によって設定されるディレイ設定データを保持するデータ保持部の一例である。
【０１３０】
ここで、ディレイ設定データとは、選択信号生成部１２０が生成する選択信号の値を決定するためにシフトレジスタ１３０に設定するデータであり、遅延調整回路１１０における遅延量を調整するためにディレイ設定データ生成部１５０が設定する。ディレイ設定データは、微調整用のディレイ設定データと粗調整用のディレイ設定データとを含む。微調整用のディレイ設定データ及び粗調整用のディレイ設定データは、それぞれ、遅延調整回路１１０Ａ、１１０Ｂに含まれるセレクタの数に１を加えたビット幅を有する。
【０１３１】
このため、微調整用のディレイ設定データは５ビットであり、粗調整用のディレイ設定データは３ビットである。従って、シフトレジスタ１３０は、８ビットのディレイ設定データを出力する。
【０１３２】
シフトレジスタ１３０には、ＡＮＤ回路１８０の出力が入力される。シフトレジスタ１３０が保持するディレイ設定データは、ＡＮＤ回路１８０の出力が"１"になると更新される。
【０１３３】
なお、シフトレジスタ１３０及びディレイ設定データについては、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂを用いて後述する。
【０１３４】
遅延調整判定部１４０は、データ信号Ｄの位相と取り込み信号Ｃの位相とを比較し、遅延量を増大（＋）する必要があるか、遅延量を減少（−）する必要があるか、又は、遅延量の調整が不要であるかを判定し、判定結果を出力する。
【０１３５】
遅延調整判定部１４０は、判定結果を表す遅延増大信号（＋）と遅延減少信号（−）を出力する。  遅延増大信号（＋）が"１"（Ｈレベル）で遅延減少信号（−）が"０"（Ｌレベル）の判定結果は、遅延量を増大させる必要があることを表す。
【０１３６】
遅延増大信号（＋）が"０"（Ｌレベル）で遅延減少信号（−）が"１"（Ｈレベル）の判定結果は、遅延量を減少させる必要があることを表す。
【０１３７】
遅延増大信号（＋）と遅延減少信号（−）がともに"０"（Ｌレベル）の判定結果は、遅延量の増減が必要ないことを表す。
【０１３８】
なお、遅延調整判定部１４０の詳細な回路構成については、図１１を用いて後述する。
【０１３９】
ディレイ設定データ生成部１５０には、遅延調整判定部１４０が出力する遅延増大信号（＋）及び遅延減少信号（−）が入力する。ディレイ設定データ生成部１５０は、遅延増大信号（＋）及び遅延減少信号（−）と、シフトレジスタ１３０に現在設定されているディレイ設定データとに基づき、遅延増大信号（＋）及び遅延減少信号（−）の内容を反映したディレイ設定データを生成する。
【０１４０】
なお、ディレイ設定データ生成部１５０の詳細な回路構成については、図１３を用いて後述する。
【０１４１】
ＯＲ回路１６０は、遅延調整判定部１４０が出力する遅延増大信号（＋）と遅延減少信号（−）との論理和を出力する。ＯＲ回路１６０の出力は、遅延増大信号（＋）又は遅延減少信号（−）のどちらか一方が"１"（Ｈレベル）であれば、"１"となる。ＯＲ回路１６０の出力は、変更フラグＦＦ１７０に入力される。
【０１４２】
変更フラグＦＦ１７０は、ＯＲ回路１６０の出力に基づき、クロックの立ち上がりで変更フラグを設定する。変更フラグＦＦ１７０は、論理和演算回路の一例としてのＯＲ回路１６０の演算結果を保持する論理和保持部の一例である。
【０１４３】
変更フラグは、遅延調整回路１１０における信号の折り返し地点を変更するときに用いるフラグである。変更フラグは、信号の折り返し地点を切り替えない場合には"０"（Ｌレベル：オフ）に設定され、信号の折り返し地点を切り替えるときには"１"（Ｈレベル：オン）に設定される。
【０１４４】
変更フラグは、遅延増大信号（＋）又は遅延減少信号（−）のどちらか一方が"１"（Ｈレベル）であれば、"１"（Ｈレベル：オン）になる。また、変更フラグは、遅延増大信号（＋）及び遅延減少信号（−）がともに"０"（Ｌレベル）であれば、"０"（Ｌレベル：オフ）になる。変更フラグは、選択信号生成部１２０及びＡＮＤ回路１８０に入力する。
【０１４５】
また、実施の形態１の信号遅延装置１００は、変更フラグが"０"（オフ）のときには省電力機構をオンにし、変更フラグが"１"（オン）のときには省電力機構をオフにする。
【０１４６】
省電力機構のオン／オフは、ディレイ設定データと変更フラグとに基づいて設定される選択信号によって切り替えられる。実施の形態１の信号遅延装置１００における省電力モードのオン／オフについては図１５Ａ、図１５Ｂを用いて後述する。
【０１４７】
ＡＮＤ回路１８０は、クロックと変更フラグが入力され、クロックのレベルに応じた値と変更フラグの値の論理積を出力する。ＡＮＤ回路１８０の出力は、シフトレジスタ１３０に入力される。シフトレジスタ１３０が保持するディレイ設定データは、ＡＮＤ回路１８０の出力が"１"になると、ディレイ設定データ生成部１５０が生成する新しいディレイ設定データに更新される。
【０１４８】
以上のような実施の形態１の信号遅延装置１００では、遅延調整判定部１４０が取り込み信号Ｃの遅延量の増大又は減少が必要と判定して遅延増大信号（＋）又は遅延減少信号（−）を出力すると、ディレイ設定データ生成部１５０は新しいディレイ設定データを生成する。また、遅延調整判定部１４０が遅延増大信号（＋）又は遅延減少信号（−）を出力すると、変更フラグＦＦ１７０は、クロックの立ち上がりに伴って変更フラグを立ち上げる。
【０１４９】
変更フラグは、選択信号生成部１２０に入力されるとともに、ＡＮＤ回路１８０の一方の入力端子に入力される。選択信号生成部１２０にＨレベルの変更フラグが入力されると、信号遅延装置１００は、遅延調整回路１１０の省電力機構をオフにする。信号遅延装置１００が省電力機構をオフにするのは、信号の折り返し地点を切り替えるための準備として、選択信号をリセットするためである。
【０１５０】
従って、変更フラグをオンにすることにより、選択信号がリセットされるため、無効データによる問題を解消することができる。  そして、変更フラグをオンになった後、次のクロックが立ち上がると、ＡＮＤ回路１８０の他方の入力端子にＨレベルのクロックが入力され、ＡＮＤ回路１８０の出力が"１"になるため、シフトレジスタ１３０が保持するディレイ設定データは新しいディレイ設定データに更新される。
【０１５１】
シフトレジスタ１３０が保持するディレイ設定データが更新されると、選択信号生成部１２０が出力する選択信号が更新される。これにより、遅延調整回路１１０における信号の折り返し地点が変更され、遅延調整回路１１０の出力端子ＯＵＴから遅延量が調節された取り込み信号Ｃが、遅延調整判定部１４０にデータ信号Ｄを取り込むための信号として、出力される。
【０１５２】
以上のように、信号遅延装置１００は、あるクロックの立ち上がりに伴って変更フラグが立ち上がると、省電力機構をオフにする。変更フラグが立ち上がったときに省電力機構をオフにするのは、遅延調整回路１１０内に無効データが存在する場合に備えて、次のクロックが立ち上がるまでに遅延調整回路１１０内の無効データを除去するための準備期間を設けるためである。
【０１５３】
そして、信号遅延装置１００は、次のクロックの立ち上がりに伴ってＡＮＤ回路１８０の出力が"１"に立ち上がると、信号の折り返し地点を変更し、遅延量が調節された取り込み信号Ｃを遅延調整回路１１０の出力端子ＯＵＴから出力する。
【０１５４】
実施の形態１の信号遅延装置１００は、遅延調整判定部１４０によって取り込み信号Ｃの遅延量の増大又は減少が必要と判定されて変更フラグが立ち上がってから、遅延調整回路１１０における信号の折り返し地点を変更するまでに、クロック１周期分の間隔を設けている。
【０１５５】
このクロック１周期分の間隔は、省電力機構によって遅延調整回路１１０内に生じ得る無効データを除去するための準備期間として設けられている。ＯＲ回路１６０、変更フラグＦＦ１７０、及びＡＮＤ回路１８０は、準備期間を設定する準備期間設定部の一例である。
【０１５６】
次に、図１１を用いて、実施の形態１の信号遅延装置の遅延調整判定部１４０の回路構成及び動作について説明する。
【０１５７】
図１１は、実施の形態１の信号遅延装置の遅延調整判定部１４０の回路構成を示す図である。
【０１５８】
遅延調整判定部１４０は、入力端子１４１Ａ、入力端子１４１Ｂ、遅延部１４２、ＦＦ１４３、ＦＦ１４４、遅延部１４５、ＥＯＲ（排他的論理和）回路１４６、遅延部１４７、ＮＯＲ（否定論理和）回路１４８、出力端子１４９Ａ、及び出力端子１４９Ｂを含む。
【０１５９】
入力端子１４１Ａは、遅延部１４２に接続されている。遅延部１４２には、入力端子１４１Ａから取り込み信号Ｃが入力される。
【０１６０】
遅延部１４２は、バッファ１４２Ａ及びインバータ１４２Ｂを含む。遅延部１４２の出力端子は、ＦＦ１４３のクロック入力端子ＣＫと、１４３のクロック入力端子ＣＫとに接続されている。遅延部１４２は、入力端子１４１Ａから入力される取り込み信号Ｃを遅延させた信号Ｃ１を出力する。
【０１６１】
なお、遅延部１４２のバッファ１４２Ａ及びインバータ１４２Ｂによる遅延時間は、例えば、データ信号Ｄが入力端子１４１Ｂに入力されてからＥＯＲ回路１４６から出力されるまでの時間と、ＦＦ１４３のセットアップタイムとの合計の時間と同一になるように設定される。
【０１６２】
ここで、セットアップタイムとは、フリップフロップにおいて保持する対象のデータ信号を、クロック信号が入力されるタイミングよりも前段の出力回路がどれだけ前もって出力し続けておかなければならないかを表す時間をいう。
【０１６３】
ＦＦ１４３は、クロック入力端子ＣＫ、データ入力端子Ｄ、及びデータ出力端子Ｑを含む。クロック信号入力端子ＣＫは、遅延部１４２の出力端子に接続されており、遅延部１４２から出力される信号Ｃ１が入力される。データ入力端子Ｄは、ＥＯＲ回路１４６の出力端子に接続されており、ＥＯＲ回路１４６から出力されるデータ信号Ｄ１が入力される。データ出力端子Ｑは、ＮＯＲ回路１４８の一方の入力端子に接続される。
【０１６４】
ＦＦ１４３は、クロック信号入力端子ＣＫに入力される信号Ｃ１が立ち上がると、ＥＯＲ回路１４６から出力されるデータ信号Ｄ１をデータ入力端子Ｄに取り込む。データ入力端子Ｄに取り込んだデータは、データ出力端子Ｑに反映される。
【０１６５】
ＦＦ１４４は、クロック入力端子ＣＫ、データ入力端子Ｄ、及びデータ出力端子Ｑを含む。クロック信号入力端子ＣＫは、遅延部１４２の出力端子に接続されており、遅延部１４２から出力される信号Ｃ１が入力される。データ入力端子Ｄは、遅延部１４７の出力端子に接続されており、遅延部１４７から出力されるデータ信号Ｄ２が入力される。データ出力端子Ｑは、ＮＯＲ回路１４８の他方の入力端子に接続されるとともに、出力端子１４９Ｂに接続される。
【０１６６】
ＦＦ１４４は、クロック信号入力端子ＣＫに入力される信号Ｃ１が立ち上がると、遅延部１４７から出力されるデータ信号Ｄ２をデータ入力端子Ｄに取り込む。データ入力端子Ｄに取り込んだデータは、データ出力端子Ｑに反映される。
【０１６７】
入力端子１４１Ｂは、遅延部１４５とＥＯＲ回路１４６の一方の入力端子に接続されている。入力端子１４１Ｂには、データ信号Ｄが入力される。
【０１６８】
遅延部１４５は、バッファ１４５Ａ及び１４５Ｂを含む。遅延部１４５の出力端子は、ＥＯＲ回路１４６の他方の入力端子に接続されている。
【０１６９】
ＥＯＲ回路１４６の一方の入力端子には入力端子１４１Ｂが接続され、他方の入力端子には遅延部１４５の出力端子が接続されている。ＥＯＲ回路１４６の出力端子は、ＦＦ１４３のデータ入力端子Ｄと、遅延部１４７の入力端子とに接続されている。ＥＯＲ回路１４６は、入力端子１４１Ｂから入力されるデータ信号と、遅延部１４５から入力されるデータ信号との排他的論理和を出力する。
【０１７０】
ＥＯＲ回路１４６の２つの入力端子には、ともにデータ信号Ｄが入力されるが、一方のデータ入力信号は遅延部１４５の遅延時間だけ遅れて入力する。従って、データ信号の信号レベルが切り替わると、遅延部１４５の遅延時間の間はＥＯＲ回路１４６の２つの入力データの値が異なるため、ＥＯＲ回路１４６は、Ｈレベル（"１"）のデータ信号Ｄ１を出力する。
【０１７１】
すなわち、遅延部１４５とＥＯＲ回路１４６は、データ入力信号の立ち上がりを検出する立ち上がり検出回路である。
【０１７２】
遅延部１４７は、バッファ１４７Ａ及び１４７Ｂを含む。遅延部１４７の出力端子は、ＦＦ１４４のデータ入力端子Ｄに接続されている。
【０１７３】
ＮＯＲ回路１４８は、一方の入力端子にＦＦ１４３のデータ出力端子Ｑが接続され、他方の入力端子にＦＦ１４４のデータ出力端子Ｑが接続されている。ＮＯＲ回路１４８の出力端子は、出力端子１４９Ａに接続されている。ＮＯＲ回路１４８は、ＦＦ１４３のデータ出力端子Ｑから入力されるデータ信号と、ＦＦ１４４のデータ出力端子Ｑから入力されるデータ信号との否定論理和を出力する。
【０１７４】
次に、図１２を用いて、実施の形態１の信号遅延装置の遅延調整判定部１４０の動作について説明する。
【０１７５】
図１２は、実施の形態１の信号遅延装置の遅延調整判定部１４０の動作を表すタイミングチャートである。
【０１７６】
実施の形態１では、取り込み信号Ｃの立ち上がりでデータ信号Ｄを取り込む場合について説明する。ここでは、取り込み信号Ｃの周期は、一例としてデータ信号Ｄの半分に設定されている。取り込み信号Ｃとデータ信号Ｄに位相差が生じていない状態では、図１２に示すように、データ信号ＤがＨレベルである期間又はＬレベルである期間の中央に、取り込み信号Ｃの立ち上がりが位置することとする。
【０１７７】
時刻ｔ１では、取り込み信号Ｃの立ち下がりのタイミングで、取り込み信号Ｃの立ち下がりと、データ信号Ｄの立ち上がりの位相が合わせられる。
【０１７８】
時刻ｔ１でデータ信号ＤがＨレベル（"１"）に立ち上がると、ＥＯＲ回路１４６の一方の入力端子に入力するデータ信号Ｄが"１"となる。また、ＥＯＲ回路１４６の他方の入力信号に入力するデータ信号は、遅延部１４５による遅延時間の後に"１"になる。このため、ＥＯＲ回路１４６は、時刻ｔ２から時刻ｔ５の間にＨレベル（"１"）のデータ信号Ｄ１を出力する。
【０１７９】
データ信号Ｄ１がＨレベル（"１"）のパルスの幅は、遅延部１４５の遅延時間に相当する。
【０１８０】
また、データ信号Ｄ１は、遅延部１４７での遅延時間だけ遅延され、データ信号Ｄ２として遅延部１４７から出力される。
【０１８１】
このため、データ信号Ｄ２は、時刻ｔ４で立ち上がり、時刻ｔ６で立ち下がる。時刻ｔ２と時刻ｔ４の時間差は、遅延部１４７の遅延時間に相当する。
【０１８２】
一方、時刻ｔ１で取り込み信号Ｃが立ち下がると、遅延部１４２で遅延され、信号Ｃ１として出力される。このため、信号Ｃ１は、時刻ｔ３で立ち上がる。時刻ｔ１から時刻ｔ３の時間差は、遅延部１４２の遅延時間に相当する。
【０１８３】
以上の動作は、時刻ｔ７でデータ信号Ｄが立ち下がった後においても同様であり、時刻ｔ６から時刻ｔ１２では、時刻ｔ１から時刻ｔ６と同様の動作が行われる。
【０１８４】
ＦＦ１４３、１４４がデータ信号Ｄ１、Ｄ２を取り込むと、ＦＦ１４４のデータ出力端子Ｑの出力値が出力端子１４９Ｂに反映されるとともに、ＮＯＲ回路１４８の出力が決まることにより、ＮＯＲ回路１４８の出力値が出力端子１４９Ａに反映される。
【０１８５】
出力端子１４９Ａは、遅延量を増大（＋）する必要がある判定結果を表す遅延増大信号（＋）を出力し、出力端子１４９Ｂは、遅延量を減少（−）する必要がある判定結果を表す遅延減少信号（−）を出力する。
【０１８６】
遅延増大信号（＋）と遅延減少信号（−）がともに"０"である場合は、取り込み信号Ｃの遅延量を調整する必要がない場合（ＯＫの場合）である。
【０１８７】
遅延増大信号（＋）が"１"で、遅延減少信号（−）が"０"である場合は、取り込み信号Ｃの遅延量を増大（＋）する必要がある場合である。
【０１８８】
遅延増大信号（＋）が"０"で、遅延減少信号（−）が"１"である場合は、取り込み信号Ｃの遅延量を減少（−）する必要がある場合である。
【０１８９】
以上より、図１２に示すように、データ信号ＤがＨレベルである期間又はＬレベルである期間の中央に、取り込み信号Ｃの立ち上がりが位置する場合は、信号Ｃ１の立ち上がりがデータ信号Ｄ１の立ち上がりとデータ信号Ｄ２の立ち上がりとの間に位置する。
【０１９０】
このとき、ＦＦ１４４のデータ出力端子Ｑは"０"を出力し、ＮＯＲ回路１４８は"０"を出力する。これは、時刻ｔ２から時刻ｔ４の間に、信号Ｃ１の立ち上がりがある場合も同様である。
【０１９１】
従って、時刻ｔ２から時刻ｔ４の間に信号Ｃ１の立ち上がりがある場合は、取り込み信号Ｃの遅延量の調整が不要な期間である。
【０１９２】
また、時刻ｔ４から時刻ｔ６の間は、データ信号Ｄ２がＨレベル（"１"）となる。データ信号Ｄ２の値は、ＦＦ１４４を経て出力端子１４９Ｂに反映される。すなわち、出力端子１４９Ｂの出力値は"１"となる。また、時刻ｔ４から時刻ｔ６の間は、ＮＯＲ回路１４８の出力は"０"であり、出力端子１４９Ａの値の出力値は"０"となる。
【０１９３】
このため、時刻ｔ４から時刻ｔ６の間は、取り込み信号Ｃの遅延量の調整を減少（−）させる必要がある期間となる。
【０１９４】
また、時刻ｔ６から時刻ｔ８の間は、データ信号Ｄ１、Ｄ２がともにＬレベル（"０"）となるため、ＮＯＲ回路１４８は"１"となる。すなわち、出力端子１４９Ａの出力値は"１"となる。また、データ信号Ｄ２が"０"であるため、ＦＦ１４４のデータ出力端子ＱはＬレベル（"０"）を出直する。すなわち、出力端子１４９Ｂの出力値は"０"となる。
【０１９５】
このため、時刻ｔ６から時刻ｔ８の間は、取り込み信号Ｃの遅延量の調整を増大（＋）させる必要がある期間となる。
【０１９６】
以上のようにして、遅延調整判定部１４０は、データ信号Ｄと取り込み信号Ｃとの位相を比較し、遅延量を増大（＋）する必要があるか、遅延量を減少（−）する必要があるか、又は、遅延量の調整が不要であるかを判定し、判定結果を出力する。
【０１９７】
次に、図１３を用いて、実施の形態１の信号遅延装置のディレイ設定データ生成部１５０の回路構成及び動作について説明する。
【０１９８】
図１３は、実施の形態１の信号遅延装置のディレイ設定データ生成部１５０の回路構成を示す図である。
【０１９９】
ディレイ設定データ生成部１５０は、遅延調整判定部１４０（図１０参照）から遅延増大信号（＋）、遅延減少信号（−）がそれぞれ入力する＋端子、−端子を含む。また、ディレイ設定データ生成部１５０は、シフトレジスタ１３０（図１０参照）から５ビットのディレイ設定データの各々が入力する入力端子ＩＮ０〜ＩＮ４と、シフトレジスタ１３０に５ビットのディレイ設定データの各々を出力する出力端子ＯＵＴ０〜ＯＵＴ４とを含む。
【０２００】
入力端子ＩＮ０〜ＩＮ４から入力するディレイ設定データは、微調整用の遅延調整回路１１０Ａに入力する４つの選択信号を生成するためにシフトレジスタ１３０が保持する現在のディレイ設定データの値を表す。また、出力端子ＯＵＴ０〜ＯＵＴ４から出力してシフトレジスタ１３０に設定されるディレイ設定データは、次のクロック信号の立ち上がりで更新されるディレイ設定データを表す。
【０２０１】
ディレイ設定データ生成部１５０は、粗調整用の遅延調整回路１１０Ｂに入力する２つの選択信号を生成するための３ビットのディレイ設定データを生成するための回路を図１３に示す回路とは別に有するが、取り扱うディレイ設定データのビット数が異なるだけで回路構成は同様である。このため、図１３には、微調整用の遅延調整回路１１０Ａに入力する４つの選択信号を生成するためのディレイ設定データを生成する回路を示す。
【０２０２】
ディレイ設定データは、入力端子ＩＮ０〜ＩＮ４及び出力端子ＯＵＴ０〜ＯＵＴ４の添え数字（０〜４）の小さい側で"１"に設定され、添え数字の大きい側で"０"に設定される。ディレイ設定データの値が"１"から"０"に切り替わる位置は、信号の折り返し地点に相当する。すなわち、遅延調整回路１１０Ａにおける信号の遅延量は、ディレイ設定データの値が"１"から"０"に切り替わる位置で決まる。
【０２０３】
このため、１ビット目のディレイ設定データに対応する入力端子ＩＮ０と出力端子ＯＵＴ０の値は"１"に固定される。また、５ビット目のディレイ設定データに対応する入力端子ＩＮ４と出力端子ＯＵＴ４の値は"０"に固定される。なお、出力端子ＯＵＴ０はＨレベルの電源に接続され、出力端子ＯＵＴ４は接地されている。
【０２０４】
＋端子、−端子にそれぞれ入力する遅延増大信号（＋）、遅延減少信号（−）の値は、遅延増大信号（＋）が"１"（Ｈレベル）で遅延減少信号（−）が"０"（Ｌレベル）の場合に遅延量を増大することを表し、遅延増大信号（＋）が"０"（Ｌレベル）で遅延減少信号（−）が"１"（Ｈレベル）の場合に遅延量を減少させることを表す。
【０２０５】
＋端子、−端子、入力端子ＩＮ０、ＩＮ１と、出力端子ＯＵＴ１との間には、二入力型のＮＡＮＤ回路（否定論理積回路）１５１Ａ、１５１Ｂ、１５１Ｃ、及び三入力型のＮＡＮＤ回路１５１Ｄが接続されている。
【０２０６】
同様に、＋端子、−端子、入力端子ＩＮ０、ＩＮ１と、出力端子ＯＵＴ２との間には、二入力型のＮＡＮＤ回路１５２Ａ、１５２Ｂ、１５２Ｃ、及び三入力型のＮＡＮＤ回路１５２Ｄが接続されている。
【０２０７】
＋端子、−端子、入力端子ＩＮ０、ＩＮ１と、出力端子ＯＵＴ３との間には、二入力型のＮＡＮＤ回路１５３Ａ、１５３Ｂ、１５３Ｃ、及び三入力型のＮＡＮＤ回路１５３Ｄが接続されている。
【０２０８】
また、＋端子、−端子には、ＥＮＯＲ（否定排他的論理和）回路１５０Ａの一対の入力端子が接続されている。ＥＮＯＲ回路１５０Ａの出力端子は、ＮＡＮＤ回路１５１Ｂ、１５２Ｂ、１５３Ｂの各々の一方の入力端子に接続している。
【０２０９】
ＮＡＮＤ回路１５１Ａは、一方の入力端子が＋端子に接続し、他方の入力端子が入力端子ＩＮ０に接続している。ＮＡＮＤ回路１５１Ａの出力端子は、ＮＡＮＤ回路１５１Ｄの１つの入力端子に接続している。
【０２１０】
ＮＡＮＤ回路１５１Ｂ、一方の入力端子がＥＮＯＲ回路１５０Ａの出力端子に接続し、他方の入力端子が入力端子ＩＮ１に接続している。ＮＡＮＤ回路１５１Ｂの出力端子は、ＮＡＮＤ回路１５１Ｂの１つの入力端子に接続している。
【０２１１】
ＮＡＮＤ回路１５１Ｃは、一方の入力端子が−端子に接続し、他方の入力端子が入力端子ＩＮ２に接続している。ＮＡＮＤ回路１５１Ｃの出力端子は、ＮＡＮＤ回路１５１Ｄの１つの入力端子に接続している。
【０２１２】
ＮＡＮＤ回路１５１Ｄは、３つの入力端子にＮＡＮＤ回路１５１Ａ、１５１Ｂ、１５１Ｃの出力端子が接続し、出力端子は出力端子ＯＵＴ１に接続している。
【０２１３】
出力端子ＯＵＴ２、ＯＵＴ３については、出力端子ＯＵＴ１に接続されるＮＡＮＤ回路１５１Ａ〜１５１Ｄと同様の接続関係で、ＮＡＮＤ回路１５２Ａ〜１５２Ｄ、１５３Ａ〜１５３Ｄがそれぞれ接続されている。このため、ＮＡＮＤ回路１５２Ａ〜１５２Ｄ、１５３Ａ〜１５３Ｄの接続関係についての説明は省略する。
【０２１４】
次に、ＮＡＮＤ回路１５１Ａ〜１５１Ｄの動作について説明する。
【０２１５】
遅延量を増大するために、＋端子に入力する遅延増大信号（＋）の値が"１"で、−端子に入力する遅延減少信号（−）の値が"０"のとき、ＥＮＯＲ回路１５０Ａの出力は"０"になる。
【０２１６】
ＮＡＮＤ回路１５１Ａは、遅延増大信号（＋）の値"１"と、入力端子ＩＮ０の値"１"とが入力するため、"０"を出力する。
【０２１７】
ＮＡＮＤ回路１５１Ｂは、ＥＮＯＲ回路１５０Ａの出力"０"と、入力端子ＩＮ１の値とが入力するため、入力端子ＩＮ１の値によらずに"１"を出力する。
【０２１８】
ＮＡＮＤ回路１５１Ｃは、遅延減少信号（−）の値"０"と、入力端子ＩＮ２の値とが入力するため、入力端子ＩＮ２の値によらずに"１"を出力する。
【０２１９】
以上より、ＮＡＮＤ回路１５１Ｄの３つの入力端子には"０"、"１"、"１"が入力するので、ＮＡＮＤ回路１５１Ｄの出力は、"１"となる。すなわち、出力端子ＯＵＴ１の値は"１"となる。
【０２２０】
ここで、入力端子ＩＮ０の値は"１"で固定されているため、例えば、入力端子ＩＮ１の値が"０"であった場合は、２ビット目のディレイ設定データは、次のクロック信号の立ち上がりで、出力端子ＯＵＴ１の値"１"に設定される。
【０２２１】
これにより、遅延量が増大することになる。
【０２２２】
また、遅延量を減少させるために、＋端子に入力する遅延増大信号（＋）の値が"０"で、−端子に入力する遅延減少信号（−）の値が"１"のとき、ＥＮＯＲ回路１５０Ａの出力は"０"になる。
【０２２３】
ＮＡＮＤ回路１５１Ａは、遅延増大信号（＋）の値"０"と、入力端子ＩＮ０の値"１"とが入力するため、"１"を出力する。
【０２２４】
ＮＡＮＤ回路１５１Ｂは、ＥＮＯＲ回路１５０Ａの出力"０"と、入力端子ＩＮ１の値とが入力するため、入力端子ＩＮ１の値によらずに"１"を出力する。
【０２２５】
ＮＡＮＤ回路１５１Ｃは、遅延減少信号（−）の値"１"と、入力端子ＩＮ２の値とが入力するため、入力端子ＩＮ２の値が"１"であれば"０"を出力し、入力端子ＩＮ２の値が"０"であれば"１"を出力する。
【０２２６】
以上より、入力端子ＩＮ２の値が"１"であれば、ＮＡＮＤ回路１５１Ｄの３つの入力端子には"１"、"１"、"０"が入力するので、ＮＡＮＤ回路１５１Ｄの出力は、"１"となる。すなわち、出力端子ＯＵＴ１の値は"１"となる。
【０２２７】
また、入力端子ＩＮ２の値が"０"であれば、ＮＡＮＤ回路１５１Ｄの３つの入力端子には"１"、"１"、"１"が入力するので、ＮＡＮＤ回路１５１Ｄの出力は、"０"となる。すなわち、出力端子ＯＵＴ１の値は"０"となる。
【０２２８】
ここで、例えば、入力端子ＩＮ１の値が"１"であり、かつ、入力端子ＩＮ２の値が"０"であった場合は、２ビット目のディレイ設定データは、次のクロック信号の立ち上がりで、出力端子ＯＵＴ１の値"０"に設定される。
【０２２９】
これにより、遅延量が減少することになる。
【０２３０】
また、遅延量を維持させるために、＋端子に入力する遅延増大信号（＋）の値と、−端子に入力する遅延減少信号（−）の値とがともに"０"のとき、ＥＮＯＲ回路１５０Ａの出力は"１"になる。
【０２３１】
ＮＡＮＤ回路１５１Ａは、遅延増大信号（＋）の値"０"と、入力端子ＩＮ０の値"１"とが入力するため、"１"を出力する。
【０２３２】
ＮＡＮＤ回路１５１Ｂは、ＥＮＯＲ回路１５０Ａの出力"１"と、入力端子ＩＮ１の値とが入力するため、入力端子ＩＮ１の値が"１"であれば"０"を出力し、入力端子ＩＮ１の値が"０"であれば"１"を出力する。
【０２３３】
ＮＡＮＤ回路１５１Ｃは、遅延減少信号（−）の値"０"と、入力端子ＩＮ２の値とが入力するため、入力端子ＩＮ２の値によらずに"１"を出力する。
【０２３４】
以上より、入力端子ＩＮ１の値が"１"であれば、ＮＡＮＤ回路１５１Ｄの３つの入力端子には"１"、"０"、"１"が入力するので、ＮＡＮＤ回路１５１Ｄの出力は、"１"となる。すなわち、出力端子ＯＵＴ１の値は"１"となり、入力端子ＩＮ１の値が変更されずに出力端子ＯＵＴ１から出力される。
【０２３５】
また、入力端子ＩＮ１の値が"０"であれば、ＮＡＮＤ回路１５１Ｄの３つの入力端子には"１"、"１"、"１"が入力するので、ＮＡＮＤ回路１５１Ｄの出力は、"０"となる。すなわち、出力端子ＯＵＴ１の値は"０" となり、入力端子ＩＮ１の値が変更されずに出力端子ＯＵＴ１から出力される。
【０２３６】
以上のように、＋端子、−端子にそれぞれ入力する遅延増大信号（＋）、遅延減少信号（−）の値に応じて、出力端子ＯＵＴ１の値が設定される。
【０２３７】
出力端子ＯＵＴ１の値は、遅延量を増大する際には、隣の入力端子ＩＮ０の値"１"と同一値"１"に設定される。また、遅延量を減少する際に、隣の入力端子ＩＮ２の値が"０"である場合は、隣の入力端子ＩＮ２の値"０"と同一値"０"に設定される。また、遅延量を維持する際には、入力端子ＩＮ１の値をそのまま出力端子ＯＵＴ１から出力する。
【０２３８】
以上の動作は、ＮＡＮＤ回路１５２Ａ〜１５２Ｄ、１５３Ａ〜１５３Ｄについても同様であるため、説明は省略する。
【０２３９】
実施の形態１の信号遅延装置のディレイ設定データ生成部１５０では、上述のような動作により、シフトレジスタに設定する５ビットのディレイ設定データを設定し、遅延調整回路１１０Ａにおける遅延量を調整する。
【０２４０】
次に、図１４Ａ、図１４Ｂを用いて、実施の形態１の信号遅延装置１００の微調整用の遅延調整回路１１０Ａ及び選択信号生成部１２０の詳細な回路構成と、遅延調整回路１１０、選択信号生成部１２０、シフトレジスタ１３０、及び変更フラグＦＦ１７０の動作について説明する。
【０２４１】
図１４Ａは、実施の形態１の信号遅延装置１００の微調整用の遅延調整回路１１０Ａ、選択信号生成部１２０、シフトレジスタ１３０、及び変更フラグＦＦ１７０を示す図である。
【０２４２】
図１４Ｂは、選択信号生成部１２０の一部の詳細な回路構成を示す図である。
【０２４３】
図１０を用いて既に説明したように、実施の形態１の信号遅延装置１００は、微調整用の遅延調整回路１１０Ａと粗調整用の遅延調整回路１１０Ｂとを有する。遅延調整回路１１０Ａ及び遅延調整回路１１０Ｂの回路構成は、インバータとセレクタの段数が異なるだけで基本的に同様である。
【０２４４】
このため、ここでは、図１４Ａ及び図１４Ｂを用いて、微調整用の遅延調整回路１１０Ａ及び選択信号生成部１２０の詳細な回路構成と、遅延調整回路１１０Ａ、選択信号生成部１２０、シフトレジスタ１３０、及び変更フラグＦＦ１７０の動作について説明する。
【０２４５】
図１４Ａに示すように、遅延調整回路１１０Ａは、比較例の信号遅延装置の遅延調整回路１０（図１Ａ参照）と基本的に同様であるが、実施の形態１の遅延調整回路１１０Ａは、フォワード側のインバータ、セレクタ、リターン側のインバータをそれぞれ４段ずつ含む。
【０２４６】
なお、図１４Ａに示すフォワード側のインバータ、セレクタ、リターン側のインバータの段数は一例にすぎず、任意の段数であってよい。これは、図１４Ａに図示しない粗調整用の遅延調整回路１１０Ｂについても同様である。
【０２４７】
遅延調整回路１１０Ａは、インバータ１１、１２、１３、１４、セレクタ２１、２２、２３、２４、及びインバータ３１、３２、３３、３４を含む。
【０２４８】
インバータ１１〜１４、セレクタ２１〜２４、及びインバータ３１〜３４は、入力信号に遅延を与える。
【０２４９】
インバータ１１〜１４、セレクタ２１〜２４、及びインバータ３１〜３４の接続関係は、図１に示す比較例の遅延調整回路１０に含まれるインバータ１１〜１４、セレクタ２１〜２４、及びインバータ３１〜３４と同様であるため、図１の説明を援用し、重複説明を省略する。なお、セレクタ２４には、固定データが入力される。ここでは、一例として、固定データが"０"であるものとする。
【０２５０】
また、セレクタ２１〜２４に入力する選択信号は、選択信号生成部１２０によって生成される。
【０２５１】
選択信号生成部１２０は、シフトレジスタ１３０が保持するディレイ設定データに基づき、遅延調整回路１１０Ａのセレクタ２１〜２４に入力する選択信号を生成する論理回路である。
【０２５２】
選択信号生成部１２０は、遅延量の微調整用に選択信号生成論理回路１２１、１２２、１２３、１２４を含む。選択信号生成論理回路１２１、１２２、１２３、１２４は、選択信号生成論理回路１２１、１２２、１２３、１２４の数に１を加えたビット幅のディレイ設定データを保持するシフトレジスタ１３０に接続されている。
【０２５３】
なお、選択信号生成部１２０は、図１４Ａに示すほかに、遅延量の粗調整用に、２つの選択信号生成論理回路を含む。
【０２５４】
選択信号生成論理回路１２１、１２２、１２３、１２４は、それぞれ同様の回路構成を有しており、ＮＡＮＤ回路２０１及びセレクタ２０２を有する。選択信号生成論理回路１２１、１２２、１２３、１２４の回路構成については後述する。
【０２５５】
シフトレジスタ１３０は、遅延量の微調整用に５つのディレイ設定ＦＦ１、ディレイ設定ＦＦ２、ディレイ設定ＦＦ３、ディレイ設定ＦＦ４、及びディレイ設定ＦＦ５を含む。
【０２５６】
シフトレジスタ１３０は、ディレイ設定ＦＦ１、ディレイ設定ＦＦ２、ディレイ設定ＦＦ３、ディレイ設定ＦＦ４、及びディレイ設定ＦＦ５の各々に、１ビットのディレイ設定データを保持する。すなわち、シフトレジスタ１３０は、遅延調整回路１１０Ａのセレクタ２１〜２４の数に１を加えたビット幅のディレイ設定データを保持する。
【０２５７】
なお、シフトレジスタ１３０は、図１４Ａに示すほかに、遅延量の粗調整用に、３つのディレイ設定ＦＦを含む。
【０２５８】
変更フラグＦＦ１７０は、選択信号生成論理回路１２１〜１２４の各々のセレクタ２０２の選択信号入力端子に入力する変更フラグを出力する。変更フラグＦＦ１７０は、遅延増大信号又は遅延減少信号に基づき、クロックの立ち上がりで変更フラグを設定する。
【０２５９】
次に、選択信号生成論理回路１２１、１２２、１２３、１２４の回路構成について説明する。
【０２６０】
選択信号生成論理回路１２１のＮＡＮＤ回路２０１の一方の入力端子には、ディレイ設定ＦＦ１の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ２の出力が反転して入力される。
【０２６１】
選択信号生成論理回路１２１のセレクタ２０２の一方の入力端子には、ＮＡＮＤ回路２０１の出力（否定論理積）が入力され、他方の入力端子には、ディレイ設定ＦＦ２の出力が入力される。
【０２６２】
また、選択信号生成論理回路１２１のセレクタ２０２の選択信号入力端子には、変更フラグＦＦ１７０から変更フラグが入力される。セレクタ２０２は、変更フラグＦＦ１７０から入力される変更フラグの値が"０"の場合は、ＮＡＮＤ回路２０１の出力を選択して出力し、変更フラグの値が"１"の場合は、ディレイ設定ＦＦ２のディレイ設定データを選択して出力する。
【０２６３】
選択信号生成論理回路１２１のセレクタ２０２の出力は、遅延調整回路１１０Ａのセレクタ２１に選択信号１として入力される。
【０２６４】
選択信号生成論理回路１２２のＮＡＮＤ回路２０１の一方の入力端子には、ディレイ設定ＦＦ２の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ３の出力が反転して入力される。
【０２６５】
選択信号生成論理回路１２２のセレクタ２０２の一方の入力端子には、ＮＡＮＤ回路２０１の出力（否定論理積）が入力され、他方の入力端子には、ディレイ設定ＦＦ３の出力が入力される。
【０２６６】
また、選択信号生成論理回路１２２のセレクタ２０２の選択信号入力端子には、変更フラグＦＦ１７０から変更フラグが入力される。セレクタ２０２は、変更フラグＦＦ１７０から入力される変更フラグの値が"０"の場合は、ＮＡＮＤ回路２０１の出力を選択して出力し、変更フラグの値が"１"の場合は、ディレイ設定ＦＦ３のディレイ設定データを選択して出力する。
【０２６７】
選択信号生成論理回路１２２のセレクタ２０２の出力は、遅延調整回路１１０Ａのセレクタ２２に選択信号２として入力される。
【０２６８】
選択信号生成論理回路１２３のＮＡＮＤ回路２０１の一方の入力端子には、ディレイ設定ＦＦ３の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ４の出力が反転して入力される。
【０２６９】
選択信号生成論理回路１２３のセレクタ２０２の一方の入力端子には、ＮＡＮＤ回路２０１の出力（否定論理積）が入力され、他方の入力端子には、ディレイ設定ＦＦ４の出力が入力される。
【０２７０】
また、選択信号生成論理回路１２３のセレクタ２０２の選択信号入力端子には、変更フラグＦＦ１７０から変更フラグが入力される。セレクタ２０２は、変更フラグＦＦ１７０から入力される変更フラグの値が"０"の場合は、ＮＡＮＤ回路２０１の出力を選択して出力し、変更フラグの値が"１"の場合は、ディレイ設定ＦＦ４のディレイ設定データを選択して出力する。
【０２７１】
選択信号生成論理回路１２３のセレクタ２０２の出力は、遅延調整回路１１０Ａのセレクタ２３に選択信号３として入力される。
【０２７２】
選択信号生成論理回路１２４のＮＡＮＤ回路２０１の一方の入力端子には、ディレイ設定ＦＦ４の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ５の出力が反転して入力される。
【０２７３】
選択信号生成論理回路１２４のセレクタ２０２の一方の入力端子には、ＮＡＮＤ回路２０１の出力（否定論理積）が入力され、他方の入力端子には、ディレイ設定ＦＦ５の出力が入力される。
【０２７４】
また、選択信号生成論理回路１２４のセレクタ２０２の選択信号入力端子には、変更フラグＦＦ１７０から変更フラグが入力される。セレクタ２０２は、変更フラグＦＦ１７０から入力される変更フラグの値が"０"の場合は、ＮＡＮＤ回路２０１の出力を選択して出力し、変更フラグの値が"１"の場合は、ディレイ設定ＦＦ５のディレイ設定データを選択して出力する。
【０２７５】
選択信号生成論理回路１２４のセレクタ２０２の出力は、遅延調整回路１１０Ａのセレクタ２４に選択信号４として入力される。
【０２７６】
なお、選択信号生成論理回路１２１〜１２４は、それぞれ、図１４Ｂに示す論理回路でも実現することができる。ここでは、選択信号生成論理回路１２１を代表例として説明する。
【０２７７】
選択信号生成論理回路１２１は、ＡＮＤ回路２１１、２１２、及びＮＯＲ回路２１３を有する。
【０２７８】
ＡＮＤ回路２１１の一方の入力端子には、ディレイ設定ＦＦ１の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ２の出力が反転して入力される。
【０２７９】
ＡＮＤ回路２１２の一方の入力端子には、ディレイ設定ＦＦ２の出力が反転して入力され、他方の入力端子には、変更フラグＦＦ１７０から変更フラグが入力される。
【０２８０】
ＮＯＲ回路２１３の２つの入力端子には、それぞれ、ＡＮＤ回路２１１、２１２の出力（論理積）が入力される。ＮＯＲ回路２１３は、ＡＮＤ回路２１１、２１２の出力の否定論理和を出力する。選択信号生成論理回路１２１のＮＯＲ回路２１３の出力は、図１４Ａに示す選択信号生成論理回路１２１のセレクタ２０２の出力と等価であり、セレクタ２１に選択信号１として入力される。
【０２８１】
なお、選択信号生成論理回路１２２〜１２４のセレクタ２０２からも同様に、セレクタ２２〜２４に選択信号２〜４がそれぞれ入力される。
【０２８２】
次に、図１５Ａ、図１５Ｂを用いて、シフトレジスタ１３０が保持するディレイ設定データについて説明する。
【０２８３】
図１５Ａは、実施の形態１の信号遅延装置１００のシフトレジスタ１３０が保持するディレイ設定データとディレイ番号（ディレイNo.）の対応関係の一例を示す図である。ディレイ番号は、信号遅延装置１００の遅延時間に対応する。  図１５Ｂは、実施の形態１の信号遅延装置１００のシフトレジスタ１３０が保持するディレイ設定データを変更フラグ及び選択信号とともに示す図である。
【０２８４】
図１５Ａに示すように、ディレイ設定データは、微調整用のディレイ設定ＦＦ１〜ディレイ設定ＦＦ５に設定される５ビットのデータと、粗調整用の３つのディレイ設定ＦＦに設定される３ビットのデータとを含む。
【０２８５】
微調整用のディレイ設定ＦＦ１〜ディレイ設定ＦＦ５に設定される５ビットのディレイ設定データは、選択信号生成部１２０内の微調整用の選択信号生成論理回路１２１〜１２４（図１４Ａ参照）の各々に入力される。同様に、粗調整用の３つのディレイ設定ＦＦに設定される３ビットのディレイ設定データは、選択信号生成部１２０内の粗調整用の２つの選択信号生成論理回路に入力される。
【０２８６】
図１５Ａに示すように、粗調整用のディレイ設定データと微調整用のディレイ設定データは、それぞれ、左側のデータが"１"になり、右側のデータが"０"になるように構築されている。また、粗調整用のディレイ設定データと微調整用のディレイ設定データは、それぞれ、同一の粗調整用のディレイ設定データに対しては、ディレイ番号（ディレイＮｏ．）が増加するに連れ、"１"と"０"の境界が右にシフトするようになっている。
【０２８７】
図１５Ａに示すように、ディレイ番号が０から３までの間は、粗調整用の３ビットのディレイ設定データは"１"、"０"、"０"で固定される。また、ディレイ設定ＦＦ１〜ディレイ設定ＦＦ５に設定される微調整用の５ビットのディレイ設定データは、"１"、"０"、"０"、"０"、"０"から始まり、ディレイ設定ＦＦ１からディレイ設定ＦＦ４に設定されるディレイ設定データが順次"１"に設定されて行く。ディレイ番号（ディレイＮｏ．）が３になると、微調整用の５ビットのディレイ設定データは、"１"、"１"、"１"、"１"、"０"となる。
【０２８８】
ディレイ番号が４になると、粗調整用の３ビットのディレイ設定データは"１"、"１"、"０"になり、微調整用の５ビットのディレイ設定データは、"１"、"０"、"０"、"０"、"０"に戻る。
【０２８９】
ディレイ番号（ディレイＮｏ．）が４から７までの間は、粗調整用の３ビットのディレイ設定データは"１"、"１"、"０"で固定され、微調整用の５ビットのディレイ設定データは、ディレイ設定ＦＦ１からディレイ設定ＦＦ４に設定されるディレイ設定データが順次"１"に設定されて行く。ディレイ番号（ディレイＮｏ．）が７になると、微調整用の５ビットのディレイ設定データは、"１"、"１"、"１"、"１"、"０"となる。
【０２９０】
ここで、図１４Ａに示す微調整用の選択信号生成論理回路１２１〜１２４には、それぞれ、２つのディレイ設定ＦＦからディレイ設定データが入力されるため、説明の便宜上、左側の入力端子への入力を左入力、右側の入力端子への入力を右入力と称す。
【０２９１】
変更フラグがオフ（"０"）の場合は、セレクタ２１〜２４に選択信号生成論理回路１２１〜１２４内のＮＡＮＤ回路２０１の出力が、それぞれ選択信号１〜４として入力される。
【０２９２】
上述のように、ディレイ設定データは、左側のデータが"１"になり、右側のデータが"０"になるように構築されている。
【０２９３】
ここで、左入力、右入力が"１"、"１"となる選択信号生成論理回路（１２１〜１２４のいずれか）の出力（選択信号）は"１"となり、上述のように、ディレイ設定データは左側のデータが"１"である。
【０２９４】
このため、左入力、右入力が"１"、"１"となるディレイ設定データの組合せは、前段（図中右側）のインバータ（３２〜３４のいずれか）から入力される信号を次段（図中左側）のインバータ（３１〜３３のいずれか）に伝送するセレクタに入力される選択信号を生成するためのディレイ設定データの組合せである。
【０２９５】
また、左入力、右入力が"１"、"０"となるディレイ設定データの組合せは、ディレイ設定データの１データと０データの境界となる組合せである。
【０２９６】
左入力、右入力が"１"、"０"である場合は、選択信号生成論理回路（１２１〜１２４のいずれか）の出力（選択信号）は"０"となるため、左入力、右入力が"１"、"０"となる選択信号生成論理回路に対応するセレクタが信号の折り返し地点になる。
【０２９７】
また、左入力、右入力が"０"、"０"である場合は、選択信号生成論理回路（１２１〜１２４のいずれか）の出力（選択信号）は"１"となり、上述のようにディレイ設定データは右側のデータが"０"である。
【０２９８】
このため、左入力、右入力が"０"、"０" となるディレイ設定データの組合せは、信号の折り返し地点となるセレクタよりも入出力端子ＩＮ、ＯＵＴ側から見て奥側に位置し、省電力モードに設定されるセレクタに入力される選択信号を生成するためのディレイ設定データの組合せである。
【０２９９】
以上より、図１４Ａに示す選択信号生成部１２０は、変更フラグが"０"である場合は、ディレイ設定データに含まれる連続する０又は１データの境界を検出し、境界位置を定める０及び１データに基づいて生成した選択信号を、遅延信号の遅延量に対応するセレクタ（２１〜２４のいずれか）に出力する。連続する０又は１データの境界は、ディレイ設定データの組合せにおいて、左入力、右入力が"１"、"０"となる部分である。
【０３００】
左入力、右入力が"１"、"０"となるディレイデータの組合せは、信号の折り返し地点になるセレクタ（２１〜２４のいずれか）を生成するための選択信号を生成するためのディレイ設定データの組合せである。
【０３０１】
また、図１４Ａに示す選択信号生成部１２０は、変更フラグが"０"である場合は、境界位置を特定する０データと１データとの論理積に基づいて生成する選択信号を、遅延信号の遅延量以上の遅延量に対応するインバータ（１２〜１４のいずれか）からの出力信号を選択するセレクタ（２２〜２４のいずれか）に出力する。
【０３０２】
すなわち、信号の折り返し地点となるセレクタよりも入出力端子ＩＮ、ＯＵＴ側から見て奥側に位置するセレクタ（２２〜２４のいずれか）には、左入力、右入力が"０"、"０" となるディレイ設定データの組合せに基づいて生成する選択信号が入力される。
【０３０３】
以上のように、実施の形態１の信号遅延装置１００では、図１５Ａに示すディレイ設定データをシフトレジスタ１３０で順次シフトさせることにより、遅延調整回路１１０における遅延量を制御することができる。
【０３０４】
なお、これは、選択信号生成部１２０に含まれる粗調整用の選択信号生成論理回路についても同様である。
【０３０５】
このため、ディレイ番号（ディレイＮｏ．）が０の場合は、微調整用の遅延調整回路１１０Ａ内では、セレクタ２１が信号の折り返し地点になり、同様に、粗調整用の遅延調整回路１１０Ｂ内では、２段含まれるセレクタのうち、入出力端子から見て手前側のセレクタが信号の折り返し地点になる。このため、ディレイ番号（ディレイＮｏ．）が０の場合の遅延時間は、微調整用の２０ｐｓに粗調整用の８０ｐｓを加算して１００ｐｓである。
【０３０６】
ディレイ番号（ディレイＮｏ．）が７の場合は、微調整用の遅延調整回路１１０Ａ内では、セレクタ２４が信号の折り返し地点になり、同様に、粗調整用の遅延調整回路１１０Ｂ内では、２段含まれるセレクタのうち、入出力端子から見て奥側のセレクタが信号の折り返し地点になる。このため、ディレイ番号（ディレイＮｏ．）が７の場合の遅延時間は、微調整用の８０ｐｓに粗調整用の１６０ｐｓを加算して２４０ｐｓである。
【０３０７】
このように、微調整用と粗調整用のディレイ設定データをシフトすれば、１００ｐｓ〜２４０ｐｓまで遅延量を調整することができる。
【０３０８】
なお、ディレイ設定データは、上述のように"０"又は"１"の値を有するデータであるが、例えば、選択信号生成部１２０又はシフトレジスタ１３０に否定演算を行う否定演算器を追加し、上述のディレイ設定データとは"０"と"１"を反転させたディレイ設定データを用いてもよい。
【０３０９】
次に、図１５Ｂを用いて、ディレイ設定データ、変更フラグ、及び選択信号の組合せと動作との関係について説明する。
【０３１０】
実施の形態１では、ディレイ設定データは、ディレイ設定ＦＦ１〜ディレイ設定ＦＦ５に設定される５ビットのデータであり、選択信号生成論理回路１２１〜１２４の各々に入力される。
【０３１１】
選択信号生成論理回路１２１には、左側に位置するディレイ設定ＦＦ１と、右側に位置するディレイ設定ＦＦ２からそれぞれディレイ設定データが入力される。図１５Ｂには、ディレイ設定ＦＦ１、ディレイ設定ＦＦ２が保持するディレイ設定データを左入力、右入力として表す。
【０３１２】
同様に、選択信号生成論理回路１２２については、ディレイ設定ＦＦ２、ディレイ設定ＦＦ３が保持するディレイ設定データを左入力、右入力として表す。また、選択信号生成論理回路１２３については、ディレイ設定ＦＦ３、ディレイ設定ＦＦ４が保持するディレイ設定データを左入力、右入力として表し、選択信号生成論理回路１２４については、ディレイ設定ＦＦ４、ディレイ設定ＦＦ５が保持するディレイ設定データを左入力、右入力として表す。
【０３１３】
また、選択信号生成論理回路１２１〜１２４は、変更フラグ、左入力、及び右入力に対して同一の動作を行う。このため、図１５Ｂの説明では、選択信号生成論理回路１２１〜１２４内に含まれるＮＡＮＤ回路２０１とセレクタ２０２を区別せずに説明を行うこととし、選択信号１〜４を区別せずに選択信号と称す。
【０３１４】
まず、変更フラグが"０"、左入力、右入力が"０"、"０"である場合について説明する。
【０３１５】
左入力、右入力が"０"、"０"だと、ＮＡＮＤ回路２０１の出力は"１"になる。また、変更フラグが"０"の場合は、セレクタ２０２はＮＡＮＤ回路２０１の出力を選択するため、セレクタ２０２から出力される選択信号は"１"になる。
【０３１６】
ここで、上述のように、左入力、右入力が"１"、"０"となる選択信号生成論理回路に対応するセレクタは信号の折り返し地点になるセレクタである。
【０３１７】
このため、変更フラグが"０"の場合に、左入力、右入力が"０"、"０"となるのは、遅延調整回路１１０の入出力端子ＩＮ、ＯＵＴから見て信号の折り返し地点よりも奥側にあるセレクタ（２２〜２４のいずれか）に選択信号を入力する選択信号生成論理回路（１２２〜１２４のいずれか）に対するディレイ設定データの組合せである。
【０３１８】
なお、選択信号が"１"に設定されるため、微調整用の遅延調整回路１１０Ａ内のセレクタ（２２〜２４のいずれか）は省電力モードに設定されることになる。
【０３１９】
次に、変更フラグが"０"、左入力、右入力が"１"、"０"の場合について説明する。
【０３２０】
左入力、右入力が"１"、"０"だと、ＮＡＮＤ回路２０１の出力は"０"になる。変更フラグが"０"の場合は、セレクタ２０２はＮＡＮＤ回路２０１の出力を選択するため、セレクタ２０２から出力される選択信号は"０"になる。また、選択信号が"０"になるのは、信号の折り返し地点になるセレクタ（２１〜２４のいずれか）に入力される選択信号である。
【０３２１】
このため、変更フラグが"０"の場合に、左入力、右入力が"１"、"０"となるのは、遅延調整回路１１０における信号の折り返し地点となるセレクタ（２１〜２４のいずれか）に選択信号を入力する選択信号生成論理回路（１２１〜１２４のいずれか）に対するディレイ設定データの組合せである。
【０３２２】
次に、変更フラグが"０"、左入力、右入力が"１"、"１"の場合について説明する。
【０３２３】
左入力、右入力が"１"、"１"だと、ＮＡＮＤ回路２０１の出力は"１"になる。変更フラグが"０"の場合は、セレクタ２０２はＮＡＮＤ回路２０１の出力を選択するため、セレクタ２０２から出力される選択信号は"１"になる。
【０３２４】
このため、変更フラグが"０"の場合に、左入力、右入力が"１"、"１"となるのは、遅延調整回路１１０の入出力端子ＩＮ、ＯＵＴから見て信号の折り返し地点よりも手前側にあるセレクタ（２１〜２３のいずれか）に選択信号を入力する選択信号生成論理回路（１２１〜１２３のいずれか）に対するディレイ設定データの組合せである。
【０３２５】
次に、変更フラグが"１"の場合について説明する。変更フラグが"１"の場合は、選択信号生成論理回路１２１〜１２４内のセレクタ２０２は、右入力をそのまま選択信号として出力するため、左入力は関係なくなる。このため、図１５Ｂには変更フラグが"１"の場合における左入力をＸで示す。
【０３２６】
まず、変更フラグが"１"で、右入力が"０"の場合について説明する。
【０３２７】
変更フラグが"１"で、右入力が"０"の場合は、セレクタ２０２から出力される選択信号は"０"になる。
【０３２８】
ここで、右入力が"０"になる場合があるのは、図１５Ａに示すように、信号の折り返し地点になるセレクタ（２１〜２４のいずれか）、又は、入出力端子ＩＮ、ＯＵＴから見て信号の折り返し地点よりも奥側にあるセレクタ（２１〜２４のいずれか）に選択信号を入力する選択信号生成論理回路（１２２〜１２４のいずれか）である。
【０３２９】
また、変更フラグが"１"になるのは、信号の折り返し地点になるセレクタを変更する場合である。
【０３３０】
このため、変更フラグが"１"の場合に、右入力が"０"になるのは、新たに信号の折り返し地点になるセレクタ（２１〜２４のいずれか）、又は、入出力端子ＩＮ、ＯＵＴから見て新たに信号の折り返し地点よりも奥側にあるセレクタ（２１〜２４のいずれか）に選択信号を入力する選択信号生成論理回路（１２２〜１２４のいずれか）である。
【０３３１】
なお、入出力端子ＩＮ、ＯＵＴから見て新たに信号の折り返し地点となるセレクタ（２１〜２４のいずれか）よりも奥側にあるすべてのセレクタ（２２〜２４、２３〜２４、又は２４）には、選択信号が"０"の場合、フォワード側のインバータ（１１〜１４のいずれか）から信号が入力される。すなわち、省電力モードはオフである。
【０３３２】
このため、信号の折り返し地点を切り替える際に、入出力端子ＩＮ、ＯＵＴから見て新たに信号の折り返し地点となるセレクタ（２１〜２４のいずれか）よりも奥側にあるすべてのセレクタ（２２〜２４、２３〜２４、又は２４）は、省電力モードがオフにされる。
【０３３３】
信号の折り返し地点を入出力端子ＩＮ、ＯＵＴから見て奥側にあるセレクタに切り替える際に、上述のように省電力モードをオフにすることは、各セレクタに入力される選択信号を"０"にリセットすることによって行われる。
【０３３４】
次に、変更フラグが"１"で、右入力が"１"の場合について説明する。
【０３３５】
変更フラグが"１"で、右入力が"１"の場合は、選択信号は"１"になる。また、変更フラグが"１"であるときは、信号の折り返し地点を変更するときである。
【０３３６】
このため、変更フラグが"１"の場合に、右入力が"１"になるのは、信号の折り返し地点を変更するときに、新たな信号の折り返し地点よりも手前側にあるセレクタ（２１〜２３のいずれか）に選択信号を入力する選択信号生成論理回路（１２１〜１２３のいずれか）である。
【０３３７】
以上、実施の形態１の信号遅延装置１００では、図１５Ｂに示すディレイ設定データと変更フラグを用いて選択信号１〜４を設定するとともに、省電力モードの切り替えを行う。
【０３３８】
次に、図１６を用いて、実施の形態１の信号遅延装置１００における遅延処理について説明する。図１６に示す処理は、図１０に示す信号遅延装置１００によって実現される処理であり、信号遅延装置１００の制御方法を表す処理である。
【０３３９】
図１６は、実施の形態１の信号遅延装置１００における処理を示すフローチャートである。
【０３４０】
信号遅延装置１００は、変更フラグがオフになっている場合（省電力機構はオンのとき）に、データ信号Ｄと取り込み信号Ｃの位相差が適切であるか否かを判定する（ステップＳ１０１）。
【０３４１】
位相差が適切であるか否かの判定は、遅延調整判定部１４０（図１１参照）が、取り込み信号Ｃの立ち上がりがデータ信号Ｄの半周期の中央の前後の所定の範囲内にあるか否かを判定することによって行われる。
【０３４２】
ステップＳ１０１において遅延調整判定部１４０によって位相差が適切であると判定された場合（Ｓ１０１  ＹＥＳ）は、信号遅延装置１００は、変更フラグがオンであるか否かを判定する（ステップＳ１０２）。変更フラグがオンであるか否かは、変更フラグＦＦ１７０から出力される変更フラグ、又は選択信号生成部１２０に入力される変更フラグの値に基づいて行う。
【０３４３】
ステップＳ１０２において変更フラグがオンではないと判定した場合（Ｓ１０２  ＮＯ）は、信号遅延装置１００は、フローをステップＳ１０３に進行し、クロック信号の立ち上がりで変更フラグをオンにする（ステップＳ１０３）。ここでは、ステップＳ１０１で位相差が適切ではないと判定し、ステップＳ１０２で変更フラグがオフであると判定しているので、信号の折り返し地点の変更の準備をするために変更フラグをオンにする。
【０３４４】
次いで、信号遅延装置１００は、省電力機構をオフにする（ステップＳ１０４）。信号遅延装置１００は、変更フラグがオンになると、省電力機構をオフにする。
【０３４５】
信号遅延装置１００は、ステップＳ１０４の処理が終了すると、すべての処理が終了か否かを判定する（ステップＳ１０６）。処理を終了するのは、信号遅延装置１００の動作を終了するときである。
【０３４６】
信号遅延装置１００は、処理を終了しないと判定すると（Ｓ１０６  ＮＯ）、フローをステップＳ１０１にリターンする。
【０３４７】
信号遅延装置１００は、ステップＳ１０１で再び位相差が適切であるか否かを判定するが、１サイクル前のステップＳ１０１において位相差が適切ではないと判定した後に、信号の折り返し地点は未だ変更されていないため、２サイクル目のステップＳ１０１においても、位相差は適切ではないと判定する（ステップＳ１０１）。これにより、フローはステップＳ１０２に進行する。
【０３４８】
信号遅延装置１００は、２サイクル目のステップＳ１０２において、再び変更フラグがオンであるか否かを判定する（ステップＳ１０２）。信号遅延装置１００は、１サイクル目のステップＳ１０３で変更フラグをオンにしているため、２サイクル目のステップＳ１０２では、変更フラグはオンである（Ｓ１０２  ＹＥＳ）と判定する。この結果、フローはステップＳ１０５に進行する。
【０３４９】
信号遅延装置１００は、信号の折り返し地点の変更を実行する（ステップＳ１０５）。これにより、例えば、選択信号１〜４が"０"、"１"、"１"、"１"から"１"、"０"、"１"、 "１"に切り替えられ、信号の折り返し地点がセレクタ２１からセレクタ２２に変更される。
【０３５０】
なお、上述のように、信号遅延装置１００は、１サイクル目のステップＳ１０３で変更フラグをオンにしてから、２サイクル目のステップＳ１０５において信号の折り返し地点を変更するまでに、クロック１周期分の間隔を設けている。
【０３５１】
このクロック１周期分の間に、省電力機構によって遅延調整回路１１０内に生じ得る無効データは除去されているので、信号の折り返し地点の変更を行った後の取り込み信号Ｃを用いてデータ信号を取り込めば、データ信号を正確に取り込むことができる。
【０３５２】
信号遅延装置１００は、ステップＳ１０５の処理が終了すると、すべての処理が終了か否かを判定する（ステップＳ１０６）。処理を終了するのは、信号遅延装置１００の動作を終了するときである。
【０３５３】
信号遅延装置１００は、処理を終了しないと判定すると（Ｓ１０６  ＮＯ）、フローをステップＳ１０１にリターンする。
【０３５４】
信号遅延装置１００は、３サイクル目のステップＳ１０１において、位相差が適切であるか否かを判定する（ステップＳ１０１）。
【０３５５】
ここで、位相差が適切であれば（Ｓ１０１  ＹＥＳ）、信号遅延装置１００は、フローをステップＳ１０７に進行する。一方、位相差が適切でなければ（Ｓ１０１  ＮＯ）、信号遅延装置１００は、フローをステップＳ１０２、Ｓ１０５に進行し、ステップＳ１０１において位相差が適切であると判定するまで、ステップＳ１０１、Ｓ１０２、Ｓ１０５、Ｓ１０６の処理を繰り返し実行する。
【０３５６】
ステップＳ１０１で位相差が適切である（Ｓ１０１  ＹＥＳ）と判定すると、信号遅延装置１００は、変更フラグをオフにする（ステップＳ１０７）。取り込み信号Ｃの遅延量は適切な値になり、信号の折り返し地点の変更が不要になったため、信号遅延装置１００は、変更フラグをオフにする。
【０３５７】
次に、信号遅延装置１００は、省電力機構をオンにする（ステップＳ１０８）。信号の折り返し地点の変更が終了した後は、電力消費を抑えるために再び省電力機構をオンにする。
【０３５８】
以上により、図１６に示す実施の形態１の信号遅延装置１００における遅延処理が終了する。
【０３５９】
次に、図１７のタイミングチャートを用いて、実施の形態１の信号遅延装置１００の動作について説明する。
【０３６０】
図１７は、実施の形態１の信号遅延装置１００の微調整用の遅延調整回路１１０Ａにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。
【０３６１】
ここでは、ディレイ設定データを図１５Ａに示したディレイ番号０からディレイ番号１にシフトする場合について説明する。すなわち、信号遅延装置１００内の粗調整用の遅延調整回路１１０Ｂ内での信号の折り返し地点は固定して、微調整用の遅延調整回路１１０Ａ内の信号の折り返し地点をセレクタ２１からセレクタ２２に変更する場合について説明する。
【０３６２】
図１７に示すように、時刻ｔ０では、信号遅延装置１００の信号の折り返し地点がセレクタ２１であり、省電力機構がオンであるため、選択信号１が"０"、選択信号２〜４は"１"である。
【０３６３】
時刻ｔ１１において、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値よりも大きいことが検出されると、遅延増大信号（＋）が立ち上がり"１"になる。なお、遅延減少信号（−）は"０"のままである。
【０３６４】
ここで、所定の閾値は、例えば、取り込み信号Ｃの立ち上がりがデータ信号Ｄの半周期の中央の前後の所定の範囲内に存在する場合のデータ信号Ｄと取り込み信号Ｃの位相差を表す値に設定される。
【０３６５】
遅延増大信号（＋）が"１"に立ち上がったことにより、時刻ｔ１２のクロックの立ち上がりで信号の折り返し地点を変更する準備を開始し、時刻ｔ１３で変更フラグがオンになる。これにより、省電力機構がオフになり、時刻ｔ１４で選択信号２〜４が"１"から"０"になる。
【０３６６】
省電力機構がオフの状態で選択信号２〜４が"１"から"０"になると、インバータ１２、１３、１４からセレクタ２２、２３、２４の各々を通じて、インバータ３２、３３、３４に遅延調整回路１１０の入力端子ＩＮから入力されるデータが反映される。
【０３６７】
ここで、時刻ｔ１４より前は、信号の折り返し地点がセレクタ２１であり、かつ、省電力機構がオンであるため、セレクタ２４の出力端子からインバータ３２の出力端子の間には無効データが存在する。
【０３６８】
しかしながら、時刻ｔ１３で変更フラグがオンになることにより、時刻ｔ１４で省電力機構がオフになり、セレクタ２２、２３、２４を通じてインバータ３２、３３、３４に入力端子ＩＮから入力されるデータが反映されることにより、セレクタ２４の出力端子からインバータ３２の出力端子の間にある無効データは、消失する。
【０３６９】
次に、時刻ｔ１５でクロックが立ち上がると、信号の折り返し地点を変更すべく、時刻ｔ１６でシフトレジスタ１３０のディレイ設定ＦＦ２が"１"になる。すなわち、ディレイ設定データが図１５Ａに示すディレイ番号０からディレイ番号１にシフトする。
【０３７０】
そして、ディレイ設定ＦＦ２が"１"になったことにより、時刻ｔ１７で選択信号１が"１"になる。
【０３７１】
このとき、ディレイ設定ＦＦ３は"０"のままであり、変更フラグはオンであるため、ディレイ設定ＦＦ３の値"０"が選択信号２の値"０"になり、セレクタ２２が信号の折り返し地点になる。
【０３７２】
時刻ｔ１７で信号の折り返し地点がセレクタ２２に切り替わると、セレクタ２２の出力信号は、インバータ３２を通じてセレクタ２１に伝搬する。このため、図中に矢印Ａで示すようにセレクタ２２の出力信号の立ち下がりがセレクタ２１の出力信号に立ち下がりとして伝搬する。
【０３７３】
このため、時刻ｔ１７の後におけるセレクタ２１の出力信号の立ち下がりは遅延される。
【０３７４】
そして、遅延されたセレクタ２１の出力信号は、矢印Ｂで示すように、遅延調整回路１１０の出力端子ＯＵＴから出力される取り込み信号Ｃを遅延させる。
【０３７５】
これにより、以後、取り込み信号Ｃの立ち上がりがデータ信号Ｄの半周期の中央に位置するようになる。
【０３７６】
なお、時刻ｔ１８においてデータ信号Ｄと取り込み信号Ｃの位相差が所定の閾値以下になることにより、遅延増大信号（＋）が立ち下がる。すなわち、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値より大きいと判定されるのは、遅延増大信号（＋）がＨレベルである時刻ｔ１１からｔ１８の間である。
【０３７７】
時刻ｔ１９のクロックの立ち上がりにおいて、データ信号Ｄと取り込み信号Ｃの位相差が適切であることが確認されると、時刻ｔ２０で変更フラグがオフにされる。
【０３７８】
変更フラグがオフになると、省電力機構がオンになるため、遅延調整回路１１０の入出力端子ＩＮ、ＯＵＴから見て折り返し地点であるセレクタ２２よりも奥側にあるセレクタ２３、２４に固定データを入力すべく、時刻ｔ２１で選択信号３、選択信号４が"１"になる。
【０３７９】
ここで、ディレイ番号１によるディレイ設定ＦＦ２は"１"であり、ディレイ設定ＦＦ３は"０"である。
【０３８０】
変更フラグがオンの間は、ディレイ設定ＦＦ３の値"０"がそのまま選択信号２としてセレクタ２２に入力するが、変更フラグがオフになった後は、選択信号生成論理回路１２２内のＮＡＮＤ２０１がディレイ設定ＦＦ２の値"１"とディレイ設定ＦＦ３の値"０"とに基づいて出力する"０"の値の選択信号２がセレクタ２２に入力する。
【０３８１】
このため、変更フラグのオン／オフの切り替え前後で、信号の折り返し地点はセレクタ２２のままで不変である。
【０３８２】
以上のように、実施の形態１の信号遅延装置１００は、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値以上になると、省電力機構をオフにし、クロックの１サイクル分の時間が経過した後に、信号の折り返し地点を変更する。
【０３８３】
このため、クロックの１サイクル分の期間（準備期間）を待つ間に、無効データを除去することができ、遅延を調整した取り込み信号Ｃを用いてデータ信号Ｄを取り込むことにより、無効データを取り込むことはなく、正しいデータ信号Ｄを取り込むことができる。
【０３８４】
また、以上のように実施の形態１の信号遅延装置１００が正しいデータ信号Ｄを取り込むことができるので、実施の形態１の信号遅延装置１００をＩ／Ｏポート９９に含むサーバ９０（図９参照）は、無効データの取り込みによる動作不良を抑制でき、動作の安定性と信頼性を向上させることができる。
【０３８５】
また、以上では、微調整用の遅延調整回路１１０を有する信号遅延装置１００について説明した。しかし、粗調整用の遅延調整回路も含む場合は、遅延量を微小に調節しただけでも信号経路が大きく変わる場合があるので、微調整用の遅延調整回路１１０と同様に制御される粗調整用の遅延調整回路を含めば、遅延量の調整幅が大きくできるとともに、より動作の安定性と信頼性を向上させた信号遅延装置を提供することができる。
【０３８６】
また、以上のように実施の形態１の信号遅延装置１００は、信号の折り返し地点の変更が終了すると、省電力機構を再びオンにするので、信号遅延装置１００の省電力化を図ることができる。
【０３８７】
このため、実施の形態１の信号遅延装置１００をＩ／Ｏポート９９（図９参照）に用いれば、サーバ９９の省電力化を図ることができる。
【０３８８】
以上より、実施の形態１によれば、消費電力の低減と出力信号の正確性を両立させた信号遅延装置、及び、信号遅延装置の制御方法を提供することができる。
【０３８９】
＜実施の形態２＞
図１８は、実施の形態２の信号遅延装置を示す図である。
【０３９０】
実施の形態２の信号遅延装置２００は、遅延調整回路１１０Ａ、選択信号生成部２２０、シフトレジスタ２３０、遅延調整判定部１４０、及びディレイ設定データ生成部１５０を含む。
【０３９１】
実施の形態２の信号遅延装置２００は、ＯＲ回路１６０、変更フラグＦＦ１７０、及びＡＮＤ回路１８０（図１０参照）を含まない点が実施の形態１の信号遅延装置１００と異なる。
【０３９２】
以下、実施の形態１の信号遅延装置１００と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【０３９３】
選択信号生成部２２０は、シフトレジスタ２３０が保持するディレイ設定データに基づき、遅延調整回路１１０Ａに入力するための選択信号を生成する。選択信号生成部２２０は、実施の形態１の選択信号生成部１２０のように変更フラグの値が入力されないため、シフトレジスタ２３０から入力するディレイ設定データだけによって動作する点が実施の形態１の選択信号生成部１２０と異なる。
【０３９４】
なお、選択信号生成部２２０の回路構成については、図１９を用いて後述する。
【０３９５】
シフトレジスタ２３０は、ディレイ設定データ生成部１５０によって設定されるディレイ設定データを保持する。シフトレジスタ２３０は、クロックが直接入力され、クロックの立ち上がりでディレイ設定データが更新される点が実施の形態１のシフトレジスタ１３０と異なる。
【０３９６】
次に、図１９を用いて、実施の形態２の信号遅延装置２００の遅延調整回路１１０Ａ、選択信号生成部２２０、及びシフトレジスタ２３０の回路構成及び動作について説明する。
【０３９７】
図１９は、実施の形態２の信号遅延装置２００の遅延調整回路１１０Ａ、選択信号生成部２２０、及びシフトレジスタ２３０の回路構成を示す図である。
【０３９８】
選択信号生成部２２０は、選択信号生成論理回路２２１、２２２、２２３、２２４を含む。選択信号生成論理回路２２１、２２２、２２３、２２４は、選択信号生成論理回路２２１、２２２、２２３、２２４の数に１を加えたビット幅のディレイ設定データを保持するシフトレジスタ２３０に接続されている。
【０３９９】
選択信号生成論理回路２２１、２２２、２２３、２２４は、それぞれ同様の回路構成を有しており、ＮＡＮＤ回路２５１及びバッファ２５２を有する。バッファ２５２は、入力信号を遅延して出力する遅延回路の一例である。バッファ２５２としては、例えば、入出力の遅延時間が実施の形態１の信号遅延装置１００におけるクロックの１サイクル程度に相当する素子を用いればよい。
【０４００】
シフトレジスタ２３０は、５つのディレイ設定ＦＦ１、ディレイ設定ＦＦ２、ディレイ設定ＦＦ３、ディレイ設定ＦＦ４、及びディレイ設定ＦＦ５を含む。
【０４０１】
選択信号生成論理回路２２１のＮＡＮＤ回路２５１の一方の入力端子には、ディレイ設定ＦＦ１の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ２の出力がバッファ２５２を介して反転して入力される。選択信号生成論理回路２２１のＮＡＮＤ回路２５１の出力信号は、選択信号１として、遅延調整回路１１０Ａのセレクタ２１の選択信号入力端子に入力される。
【０４０２】
選択信号生成論理回路２２２のＮＡＮＤ回路２５１の一方の入力端子には、ディレイ設定ＦＦ２の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ３の出力がバッファ２５２を介して反転して入力される。選択信号生成論理回路２２２のＮＡＮＤ回路２５１の出力信号は、選択信号２として、遅延調整回路１１０Ａのセレクタ２２の選択信号入力端子に入力される。
【０４０３】
選択信号生成論理回路２２３のＮＡＮＤ回路２５１の一方の入力端子には、ディレイ設定ＦＦ３の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ４の出力がバッファ２５２を介して反転して入力される。選択信号生成論理回路２２３のＮＡＮＤ回路２５１の出力信号は、選択信号３として、遅延調整回路１１０Ａのセレクタ２３の選択信号入力端子に入力される。
【０４０４】
選択信号生成論理回路２２４のＮＡＮＤ回路２５１の一方の入力端子には、ディレイ設定ＦＦ４の出力が入力され、他方の入力端子には、ディレイ設定ＦＦ５の出力がバッファ２５２を介して反転して入力される。選択信号生成論理回路２２４のＮＡＮＤ回路２５１の出力信号は、選択信号４として、遅延調整回路１１０Ａのセレクタ２４の選択信号入力端子に入力される。
【０４０５】
実施の形態２の信号遅延装置２００の選択信号生成論理回路２２１において、ディレイ設定ＦＦ１、ディレイ設定ＦＦ２からそれぞれ"０"、"０"のディレイ設定データが入力されており、ディレイ設定ＦＦ２のディレイ設定データ"０"は、バッファ２５２を経てＮＡＮＤ回路２５１に入力されていることとする。このときにＮＡＮＤ回路２５１が出力する選択信号１は、"１"である。
【０４０６】
ディレイ設定ＦＦ１、ディレイ設定ＦＦ２のディレイ設定データが"０"、"０"から"１"、"１"に変化すると、ＮＡＮＤ回路２５１の右側の入力は、バッファ２５２によって遅延されるため、一時的にＮＡＮＤ回路２５１に"１"、"０"が入力されることになる。このため、この中間的な段階では、ＮＡＮＤ回路２５１が出力する選択信号１は、"０"になる。実施の形態２の信号遅延装置２００は、バッファ２５２の遅延時間により生ずるこの中間的な段階を、無効データを消去するための準備期間として用いる。
【０４０７】
そして、バッファ２５２の入出力の遅延時間が経過してＮＡＮＤ回路２５１に"１"、"１"のディレイ設定データが入力されると、ＮＡＮＤ回路２５１が出力する選択信号１は、"１"になる。
【０４０８】
実施の形態２の信号遅延装置２００は、上述のように準備期間設定部の一例としてのバッファ２５２を用いることにより、実施の形態１の信号遅延装置１００で信号の折り返し地点を切り替える際にクロックの１サイクル分の期間に相当する準備期間を設けたことと同様の動作を実現する。
【０４０９】
次に、図２０を用いて、実施の形態２の信号遅延装置２００において選択信号１〜４を得るためのディレイ設定データの組合せについて説明する。
【０４１０】
図２０は、実施の形態２の信号遅延装置２００において選択信号１〜４を得るためのディレイ設定データの組合せと、選択信号１〜４として出力されるＮＡＮＤ回路２５１の出力とを表形式で示す図である。
【０４１１】
ここでは、ディレイ設定データを、選択信号生成論理回路２２１〜２２４のそれぞれに入力する２ビットのデータの組として示す。選択信号生成論理回路２２１〜２２４の各々の左側の入力端子への入力を左入力と称し、右側の入力端子への入力を右入力と称す。
【０４１２】
また、変更する前のディレイ設定データを現入力と称し、変更後の新たなディレイ設定データを新入力と称し、それぞれ、左入力、右入力で示す。
【０４１３】
また、ＮＡＮＤ回路２５１から出力される選択信号については、現入力が反映された出力を現出力と称す。新入力が入力された直後でバッファ２５２の遅延時間により、ＮＡＮＤ回路２５１の左側の入力端子にのみ新入力が反映されている状態での出力を中間出力と称す。また、新入力がＮＡＮＤ回路２５１の右側の入力端子にも反映された状態での出力を新出力と称す。
【０４１４】
現入力の左入力、右入力が"１"、"１"の場合、現出力は、"１"である。新入力の左入力、右入力として"１"、"１"が入力されると、中間出力は"１"であり、新出力も"１"となる。このパターンの場合は、出力としての選択信号は"１"で一定である。
【０４１５】
現入力の左入力、右入力が"１"、"０"の場合、現出力は、"０"である。新入力の左入力、右入力として"１"、"１"が入力されると、中間出力は"０"であり、新出力は"１"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"０"、"０"、"１"である。
【０４１６】
現入力の左入力、右入力が"０"、"０"の場合、現出力は、"１"である。新入力の左入力、右入力として"１"、"１"が入力されると、中間出力は"０"であり、新出力は"１"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"１"、"０"、"１"と変化する。
【０４１７】
現入力の左入力、右入力が"０"、"０"の場合、現出力は、"１"である。新入力の左入力、右入力として"１"、"０"が入力されると、中間出力は"０"であり、新出力は"０"となる。このパターンの場合は、出力としての選択信号は、現出力、中間出力、新出力の順に"１"、"０"、"０"と変化する。
【０４１８】
実施の形態２では、選択信号生成論理回路２２１〜２２４の各々について、図２０に示す左入力、右入力の組合せによって表される５ビットのディレイ設定データを入力することにより、信号遅延装置２００の駆動制御を行う。
【０４１９】
次に、図２１を用いて、遅延調整回路１１０Ａにおける信号の折り返し地点の切り替えについて説明する。
【０４２０】
図２１は、実施の形態２の信号遅延装置２００の遅延調整回路１１０Ａにおける信号の折り返し地点の切り替えを模式的に示す図である。
【０４２１】
シフトレジスタ２３０のディレイ設定ＦＦ１〜ディレイ設定ＦＦ５に、現入力として"１"、"０"、"０"、"０"、"０"のディレイ設定データがそれぞれ入力されている状態から、新入力として"１"、"１"、"０"、"０"、"０"のディレイ設定データがそれぞれ入力されたとする。新入力は、ディレイ設定ＦＦ２の値が"１"に変わっており、これは、ディレイ設定データが図１５Ａに示したディレイ番号０からディレイ番号１にシフトする場合に相当する。
【０４２２】
このパターンでディレイ設定データが変化すると、選択信号１〜４は、現出力が"０"、"１"、"１"、"１"であり、中間出力が"０"、"０"、"１"、"１"であり、新出力が"１"、"０"、"１"、"１"となる。
【０４２３】
これは、現出力では、選択信号１が"０"で選択信号２が"１"であるため、信号の折り返し地点がセレクタ２１であり、遅延調整回路１１０Ａの入出力端子ＩＮ、ＯＵＴから見て奥側にあるセレクタ２２、２３、２４は省電力モードがオンになっていることを表している。このとき、セレクタ２４の出力端子からインバータ３２の出力端子の間には無効データが存在する。
【０４２４】
また、中間出力では選択信号２だけが"０"に遷移することにより、セレクタ２２は省電力モードがオフになり、セレクタ２２の入力がインバータ３３からインバータ１２に変わる。このため、インバータ１２の出力がセレクタ２２に入力するので、セレクタ２２の出力端子からインバータ３２の出力端子の間に存在していた無効データが消去される。
【０４２５】
すなわち、上述のようにディレイ設定データが変化する際の中間出力による動作は、信号の折り返し地点がセレクタ２１からセレクタ２２に切り替わる際に、実施の形態１においてクロックの１サイクル分の期間の準備期間を設けて、無効データを消去した動作と同様である。
【０４２６】
なお、中間出力において選択信号２が"０"に遷移することは、選択信号がリセットされていることを表す。
【０４２７】
そして、新出力では、選択信号１だけ"１"に変わるため、セレクタ２１の入力はインバータ１１からインバータ３２に切り替わり、セレクタ２１は信号の折り返し地点ではなくなり、セレクタ２２が信号の折り返し地点になる。
【０４２８】
なお、信号の折り返し地点がセレクタ２１からセレクタ２２に切り替わる際に、選択信号３、４は"１"のままであり、セレクタ２３、２４、インバータ３３、３４には固定データが入力するが、セレクタ２３、２４は信号の折り返し地点の切り替わりに無関係である。このため、信号の折り返し地点をセレクタ２１からセレクタ２２に切り替える際に、セレクタ２３、２４、インバータ３３、３４に存在する固定データが、遅延調整回路１１０Ａの出力信号に含まれることはない。
【０４２９】
次に、図２２のタイミングチャートを用いて、実施の形態２の信号遅延装置２００の動作について説明する。
【０４３０】
図２２は、実施の形態２の信号遅延装置２００の微調整用の遅延調整回路１１０Ａにおけるディレイ設定データ、選択信号の関係を示すタイミングチャートである。
【０４３１】
ここでは、ディレイ設定データを図１５Ａに示したディレイ番号０からディレイ番号１にシフトする場合について説明する。すなわち、信号遅延装置２００内の粗調整用の遅延調整回路１１０Ｂ内での信号の折り返し地点は固定して、微調整用の遅延調整回路１１０Ａ内の信号の折り返し地点をセレクタ２１からセレクタ２２に変更する場合について説明する。
【０４３２】
図２２に示すように、時刻ｔ０では、信号遅延装置２００の信号の折り返し地点がセレクタ２１であり、選択信号１が"０"、選択信号２〜４は"１"である。
【０４３３】
時刻ｔ１１において、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値よりも大きいことが検出されると、遅延増大信号（＋）が立ち上がり"１"になる。なお、遅延減少信号（−）は"０"のままである。
【０４３４】
ここで、所定の閾値は、例えば、取り込み信号Ｃの立ち上がりがデータ信号Ｄの半周期の中央の前後の所定の範囲内に存在する場合のデータ信号Ｄと取り込み信号Ｃの位相差を表す値に設定される。
【０４３５】
遅延増大信号（＋）が"１"に立ち上がったことにより、時刻ｔ１２のクロックの立ち上がりを受けて、時刻ｔ１３でディレイ設定ＦＦ２が"１"になる。
【０４３６】
ディレイ設定ＦＦ２が"１"になると、時刻ｔ１４で選択信号２の値が中間出力である"０"に変化する。
【０４３７】
選択信号２が"１"から"０"になると、インバータ１２からセレクタ２２を通じて、インバータ３２に遅延調整回路１１０の入力端子ＩＮから入力されるデータが反映される。
【０４３８】
これにより、セレクタ２２の出力端子からインバータ３２の出力端子までの間に存在する無効データが消失する。
【０４３９】
次に、時刻ｔ１５で選択信号１が"１"になる。時刻ｔ１３でディレイ設定ＦＦ２の値が"１"になってから時刻ｔ１５で選択信号１が"１"になるまでの間の時間は、バッファ２５２によってディレイ設定ＦＦ２のディレイ設定データの伝達が遅延した時間に相当する。
【０４４０】
このとき、ディレイ設定ＦＦ３は"０"のままであり、選択信号２の値は"０"であるため、セレクタ２２が信号の折り返し地点になる。
【０４４１】
時刻ｔ１５で信号の折り返し地点がセレクタ２２に切り替わると、セレクタ２２の出力信号は、インバータ３２を通じてセレクタ２１に伝搬する。このため、図中に矢印Ａで示すようにセレクタ２２の出力信号の立ち下がりがセレクタ２１の出力信号に立ち下がりとして伝搬する。
【０４４２】
このため、時刻ｔ１５の後におけるセレクタ２１の出力信号の立ち下がりは遅延される。
【０４４３】
そして、遅延されたセレクタ２１の出力信号は、矢印Ｂで示すように、遅延調整回路１１０の出力端子ＯＵＴから出力される取り込み信号Ｃを遅延させる。
【０４４４】
これにより、以後、取り込み信号Ｃの立ち上がりがデータ信号Ｄの半周期の中央に位置するようになる。
【０４４５】
なお、時刻ｔ１６においてデータ信号Ｄと取り込み信号Ｃの位相差が所定の閾値以下になることにより、遅延増大信号（＋）が立ち下がる。すなわち、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値より大きいと判定されるのは、遅延増大信号（＋）がＨレベルである時刻ｔ１１からｔ１６の間である。
【０４４６】
以上のように、実施の形態２の信号遅延装置２００は、データ信号Ｄと取り込み信号Ｃの位相差が所定の閾値以上になると、まず、選択信号の中間出力を用いて無効データを消去し、クロックの１サイクル分の時間に相当する遅延時間の経過後に、信号の折り返し地点を変更する。
【０４４７】
このため、遅延時間を待つ間に、無効データを除去することができ、遅延を調整した取り込み信号Ｃを用いてデータ信号Ｄを取り込むことにより、無効データを取り込むことはなく、正しいデータ信号Ｄを取り込むことができる。
【０４４８】
また、以上のように実施の形態２の信号遅延装置２００が正しいデータ信号Ｄを取り込むことができるので、実施の形態２の信号遅延装置２００をＩ／Ｏポート９９に含むサーバ９０（図９参照）は、無効データの取り込みによる動作不良を抑制でき、動作の安定性と信頼性を向上させることができる。
【０４４９】
以上、本発明の例示的な実施の形態の信号遅延装置、及び、信号遅延装置の制御方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０４５０】
９０  サーバ
９１  ＬＳＩ
９２  主記憶装置
９３  磁気ディスク装置
９４  プロセッサコア
９５  Ｌ１インストラクションキャッシュ
９６  Ｌ１データキャッシュ
９７  Ｌ２キャッシュ
９８  メモリコントローラ
９９  Ｉ／Ｏポート
１００  信号遅延装置
１１０  遅延調整回路
１２０  選択信号生成部
１３０  シフトレジスタ
１４０  遅延調整判定部
１４１Ａ、１４１Ｂ  入力端子
１４２、１４５、１４７  遅延部
１４３、１４４  ＦＦ
１４６  ＥＯＲ回路
１４８  ＮＯＲ回路
１４９Ａ  出力端子
１４９Ｂ  出力端子
１４２Ａ、１４５Ａ、１４５Ｂ、１４７Ａ、１４７Ｂ  バッファ
１４２Ｂ  インバータ
１５０  ディレイ設定データ生成部
１５０Ａ  ＥＮＯＲ回路
１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄ、１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄ、１５３Ａ、１５３Ｂ、１５３Ｃ、１５３Ｄ  ＮＡＮＤ回路
１６０  ＯＲ回路
１７０  変更フラグＦＦ
１８０  ＡＮＤ回路
１１、１２、１３、１４  インバータ
２１、２２、２３、２４  セレクタ
３１、３２、３３、３４  インバータ
１２１、１２２、１２３、１２４  選択信号生成論理回路
２０１  ＮＡＮＤ回路
２０２  セレクタ
２１１、２１２  ＡＮＤ回路
２１３  ＮＯＲ回路
２２１、２２２、２２３、２２４  選択信号生成論理回路
２５１  ＮＡＮＤ回路
２５２  バッファ
【図１Ａ】
2012117530.tif 000003
【図１Ｂ】
2012117530.tif 000004
【図２】
2012117530.tif 000005
【図３】
2012117530.tif 000006
【図４Ａ】
2012117530.tif 000007
【図４Ｂ】
2012117530.tif 000008
【図５】
2012117530.tif 000009
【図６】
2012117530.tif 000010
【図７】
2012117530.tif 000011
【図８】
2012117530.tif 000012
【図９】
2012117530.tif 000013
【図１０】
2012117530.tif 000014
【図１１】
2012117530.tif 000015
【図１２】
2012117530.tif 000016
【図１３】
2012117530.tif 000017
【図１４Ａ】
2012117530.tif 000018
【図１４Ｂ】
2012117530.tif 000019
【図１５Ａ】
2012117530.tif 000020
【図１５Ｂ】
2012117530.tif 000021
【図１６】
2012117530.tif 000022
【図１７】
2012117530.tif 000023
【図１８】
2012117530.tif 000024
【図１９】
2012117530.tif 000025
【図２０】
2012117530.tif 000026
【図２１】
2012117530.tif 000027
【図２２】
2012117530.tif 000028
【手続補正書】
【提出日】平成25年8月29日(2013.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、
互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、
互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、
前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、
前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有し、
前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、
前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されており、
前記信号遅延装置は更に、
前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、
前記レジスタ部は、
前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトし、
前記信号遅延装置は更に、
前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、
前記選択信号生成部は、前記演算回路が出力した信号に基づき、前記レジスタ部が出力するディレイ設定データのうち、前記対応するディレイ部出力を選択する選択部に対応する桁のデータを反転して、選択信号として前記選択部に出力することを特徴とする、信号遅延装置。
【請求項２】
入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、
互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、
互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、
前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、
前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有し、
前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、
前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されており、
前記信号遅延装置は更に、
前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、
前記レジスタ部は、
前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトし、
前記信号遅延装置は更に、
前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、
前記選択信号生成部は、前記レジスタ部のいずれかのレジスタからの出力信号の反転信号と、当該レジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を出力する否定論理積回路と、前記演算回路出力の値に応じて、前記否定論理積回路出力と、前記否定論理積回路にその出力信号の反転信号が入力するレジスタ出力とを選択して選択信号として出力する選択回路とを備えた、前記選択部のいずれかに対応する複数の選択信号生成回路を有することを特徴とする、信号遅延装置。
【請求項３】
入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、
互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、
互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、
前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、
前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有し、
前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、
前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されており、
前記信号遅延装置は更に、
前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、
前記レジスタ部は、
前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトし、
前記信号遅延装置において、
前記選択信号生成部は、
前記レジスタ部を構成するレジスタからの出力信号を遅延させる遅延回路と、
前記遅延回路出力を反転した信号と、前記遅延回路が出力信号を遅延させるレジスタに対して、前記遅延信号の遅延量を減少させる方向に隣接するレジスタからの出力信号との否定論理積を前記選択信号として出力する、いずれかの選択部に対応する否定論理積回路とを有することを特徴とする、信号遅延装置。
【請求項４】
前記ディレイ設定データには、前記対応するディレイ部出力を選択する選択部に対応する桁を境界として、特定論理値が連続するデータが設定されていることを特徴とする、請求項１乃至３のいずれか一項記載の信号遅延装置。
【請求項５】
前記信号遅延装置において、
前記ディレイ部は、インバータ回路で構成され、
前記選択部は、セレクタ回路とインバータ回路とを有することを特徴とする請求項１乃至４のいずれか一項記載の信号遅延装置。
【請求項６】
入力信号を遅延させる遅延量に応じたディレイ設定データを保持するレジスタ部と、直列に接続された複数のディレイ部を有し入力信号を遅延させるディレイ手段と、前記複数のディレイ部のいずれかの出力が入力する、直列に接続された複数の選択部を有し、最も先頭の選択部を除く選択部には前段の選択部出力が入力し、前記ディレイ部からの出力あるいは前記前段の選択部出力のいずれかを出力する選択手段とを備えた信号遅延装置の制御方法において、前記レジスタ部に保持されたディレイ設定データに基づいて、対応するディレイ部出力を選択させる選択部を示す選択信号を出力するステップと、前記出力された選択信号が示す選択部により、ディレイ部からの出力信号を選択して、前記選択手段から遅延信号を出力するステップと、
前記各選択部が、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力するステップと、
前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁に、当該選択部に対応するディレイ部出力を出力させる論理値を設定するステップと、
前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力するステップと、
前記レジスタ部が、前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトするステップと、
前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路が出力した信号に基づき、前記レジスタ部が出力するディレイ設定データのうち、前記対応するディレイ部出力を選択する選択部に対応する桁のデータを反転して、選択信号として前記選択部に出力するステップと
を有することを特徴とする信号遅延装置の制御方法。
置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の実施の形態の信号遅延装置は、入力信号に遅延を与えた遅延信号を出力する信号遅延装置において、互いに直列に接続された複数のディレイ部を有し、各ディレイ部が入力する信号に遅延を与えて出力するディレイ手段と、互いに直列に接続され、前記複数のディレイ部のいずれかの出力が入力する複数の選択部を有し、最も先頭の選択部を除く各選択部には、前段の選択部出力が入力し、入力する選択信号に応じて前記ディレイ部からの出力あるいは前段の選択部出力のいずれかを出力する、前記遅延信号を出力する選択手段と、前記信号遅延装置の遅延量を設定するディレイ設定データを保持するレジスタ部と、前記レジスタ部が保持するディレイ設定データに基づいて、対応するディレイ部出力を選択する選択部を示す選択信号を生成し、前記選択手段に出力する選択信号生成部とを有し、前記各選択部は、入力する選択信号の論理値に応じて、前記ディレイ部からの出力あるいは前段の選択部出力を出力し、前記ディレイ設定データとして複数桁のデータが前記レジスタ部に設定され、対応するディレイ部出力を選択させる選択部に対応する桁には、当該選択部に対応するディレイ部出力を出力させる論理値が設定されており、前記信号遅延装置は更に、前記選択部が出力する遅延信号と比較信号との位相を比較し、前記比較結果に応じて、前記遅延信号の遅延量を増大させる遅延増大信号または前記遅延信号の遅延量を減少させる遅延減少信号を出力する遅延調整判定部を有し、前記レジスタ部は、前記遅延調整判定部が出力する前記遅延増大信号又は前記遅延減少信号に基づき、前記ディレイ設定データをシフトし、前記信号遅延装置は更に、前記遅延調整判定部が前記遅延増大信号あるいは前記遅延減少信号を出力したことを示す信号を出力する演算回路を有し、前記選択信号生成部は、前記演算回路が出力した信号に基づき、前記レジスタ部が出力するディレイ設定データのうち、前記対応するディレイ部出力を選択する選択部に対応する桁のデータを反転して、選択信号として前記選択部に出力することを特徴とする。
【国際調査報告】
2012117530.tif 000029
2012117530.tif 000030
2012117530.tif 000031
2012117530.tif 000032