(57)【要約】半導体装置上の第１及び第２の配線の近傍に密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方に密度の低い第２のダミービアパターンを配置する。これにより、第１の配線と第２の配線とを接続するビアの有無に関わらず、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアによるレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
2012160736.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された第１及び第２の配線層とを有する半導体装置であって、
前記第１の配線層に形成された第１の配線と、
前記第１の配線層と前記第２の配線層との間に形成された層間絶縁膜と、
前記第２の配線層に形成された第２の配線と、
前記層間絶縁膜を貫通し、前記第１の配線と前記第２の配線とを接続するビアと、
前記第１の配線層に形成された第１のダミー配線と、
前記第２の配線層に形成された第２のダミー配線と、
前記層間絶縁膜を貫通し、前記第１のダミー配線と前記第２のダミー配線とを接続するダミービアとを備えており、
複数の前記ダミービアによって構成され、前記第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数の前記ダミービアによって構成され、前記第１及び第２の配線から前記第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高い
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のダミービアパターンを構成する各ダミービア間の距離が、前記第２のダミービアパターンを構成する各ダミービア間の距離より小さい
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１のダミー配線の延伸方向と、前記第２のダミー配線の延伸方向とが直交している
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１のダミー配線の延伸方向が、前記第１の配線層における優先配線方向と同一であり、前記第２のダミー配線の延伸方向が、前記第２の配線層における優先配線方向と同一である
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１のダミー配線の延伸方向が、前記第１の配線層における優先配線方向と直交しており、前記第２のダミー配線の延伸方向が、前記第２の配線層における優先配線方向と直交している
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第１のダミー配線によって構成された第１のダミー配線パターンを備えている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１のダミー配線パターンを構成する各第１のダミー配線は、配線幅が均等となっている
ことを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第１の配線は、複数本設けられており、
前記第１のダミー配線パターンを構成する各第１のダミー配線は、配線幅が、前記第１の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第１の配線同士の配線間隔のうち最小の間隔と等しい
ことを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第１の配線によって構成された第１の配線パターンを備えており、
前記第１のダミー配線パターンのピッチは、前記第１の配線パターンのピッチの整数倍である
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第２のダミー配線によって構成された第２のダミー配線パターンを備えている
ことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２のダミー配線パターンを構成する各第２のダミー配線は、配線幅が均等となっている
ことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第２の配線は、複数本設けられており、
前記第２のダミー配線パターンを構成する各第２のダミー配線は、配線幅が、前記第２の配線の配線幅のうち最小の配線幅と等しく、かつ、配線間隔が、前記第２の配線同士の配線間隔のうち最小の間隔と等しい
ことを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
均等なピッチでもって並行して配置された複数の前記第２の配線によって構成された第２の配線パターンを備えており、
前記第２のダミー配線パターンのピッチは、前記第２の配線パターンのピッチの整数倍である
ことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記第１及び第２のダミー配線の形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１のダミー配線と第２のダミー配線とは、前記矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しい
ことを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記第１のダミー配線と前記第２のダミー配線との重なり領域の中心と、前記ダミービアの中心とが一致している
ことを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置において、
列方向に延び、均等な第１ピッチでもって並行して配置された複数の前記第１のダミー配線によって構成された第１のダミー配線パターンと、
行方向に延び、均等な第２ピッチでもって並行して配置された複数の前記第２のダミー配線によって構成された第２のダミー配線パターンとを備えており、
前記第１及び第２のダミービアパターンは、前記第１のダミー配線パターンと前記第２のダミー配線パターンとが重なった重なり領域において、前記第１ピッチ及び前記第２ピッチのＮ倍（Ｎは正の整数）のピッチでもって、行列それぞれの方向に配置されている第１のダミービアを含む
ことを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記Ｎは偶数であり、
前記第１及び第２のダミービアパターンは、前記第１のダミービアに加えて、行方向に隣接する２つの前記第１のダミービアの中点を通って、各々列方向に延びる複数の第１の仮想線と、列方向に隣接する２つの前記１のダミービアの中点を通って、各々行方向に延びる複数の第２の仮想線との交点に位置する前記重なり領域に配置されている第２のダミービアを含む
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層を有する半導体装置のビアの配置構造に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integrated circuit）をはじめとする半導体装置の高速化のため、この半導体装置の多層配線を構成する層間絶縁膜の低誘電率（Ｌｏｗ−ｋ）化が積極的に推し進められている。一般的に、低比誘電率膜は、この膜に用いる材料の密度を低下させたり、膜に用いる材料中の極性を排除したりすることによって形成される。しかしながら、このようにして形成される膜は、一般的にヤング率等の物性値が低く、そのため機械的強度が低下する。【０００３】
また、従来から、配線層形成にはＣＭＰ（Chemical-Mechanical Polishing）プロセスが広く用いられている。ＣＭＰプロセスでは、配線層における平坦性の確保を目的として、回路として電気的に機能する配線のほかに、回路として電気的に機能しないダミー配線が形成される。このダミー配線は、このような平坦性確保のためだけでなく、近年の層間絶縁膜のＬｏｗ−ｋ化に伴い、層間絶縁膜の機械的強度を確保する役割も担うようになってきている。【０００４】
さらに、Ｌｏｗ−ｋ材料を上下配線層間のビア層にも用いた場合には、このビア層の機械的強度も問題になってくる。即ち、多層配線の積層方向（縦方向）の機械的強度が低下し、配線の信頼性が損なわれてしまう可能性がある。そのため、上下配線層間のビア層にも回路として電気的に機能しないダミービアが設けられる。このダミービアは、回路を構成する配線には接続されず、ダミー配線に接続される。そして、一般的に、半導体プロセス毎に定められた設計規約等により規定されるダミービアの設計規約は、ダミー配線と同様に単位面積当たりの密度、ダミービアの上下層に位置するダミー配線の有無、及びダミー配線とのオーバーハング量等によって規定される。【０００５】
ここで、一般的には、ダミービアとビアとを合わせた密度は、ダミー配線と配線を合わせた密度（例えば、２０〜８０％）のように大きな値ではない。また、ダミービアとビアとを合わせた密度の設計規約は、０．１％より大きい等の下限値の制約だけの比較的小さな値となる。一般的には、これらの設計規約を遵守するためのダミービアは、上下２層のダミー配線同士の重なり領域に配置される。【０００６】
また、一般的には、ダミー配線の形状は、配線と同様にラインとスペースの繰り返し形状である。そして、上下２層の各々のダミー配線の延伸方向が直交している場合には、ダミービアは、上下層間で直交しているダミー配線が交差することによって形成された重なり領域に、ビア同士の間隔等の設計規約を守る範囲で行列方向に均等なピッチでもって配置される。【０００７】
特許文献１には、ローディング効果を抑制するためにダミーコンタクトを設ける技術の例が開示されている。また、特許文献２には、ビア不良やコンタクト不良を低減するために、ダミービアやダミーコンタクトを配置する技術の例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−８５０８０号公報
【特許文献２】特開平８−９７２９０号公報
【発明の概要】
【０００９】
ダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するときには、ダミービアを配置する周辺の回路に配線同士を接続するビアが無い場合を考慮して、かなり高密度にダミービアを配置する必要がある。具体的には、例えば回路を構成する配線が集中しているものの、ビアがほとんど無いような領域があった場合、この周辺を含む領域においては、ダミービアとビアとを合わせた密度が非常に小さい値となる。そのため、ダミー配線に配置するダミービアの密度を大幅に高め、ダミービアとビアとを合わせた密度を確保する必要がある。
【００１０】
しかしながら、高密度でダミービアを配置した場合には、配置されるダミービアの個数が膨大な数になり、このダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズが膨大化するという問題がある。その結果、ダミービアパターンを配置した後の設計工程において、レイアウトＣＡＤデータを納めたディスクシステムとのデータの読み書きに膨大な時間を要するという問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有していた。
【００１１】
本発明の一態様は、基板と、基板上に形成された第１及び第２の配線層とを有する半導体装置において、第１の配線層に形成された第１の配線と、第１の配線層と第２の配線層との間に形成された層間絶縁膜と、第２の配線層に形成された第２の配線とを有する。更に、層間絶縁膜を貫通し、第１の配線と第２の配線とを接続するビアと、第１の配線層に形成された第１のダミー配線と、第２の配線層に形成された第２のダミー配線と、層間絶縁膜を貫通し、第１のダミー配線と第２のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数のダミービアによって構成され、第１及び第２の配線から第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高い。
【００１２】
この態様によれば、第１及び第２の配線の近傍には、密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方には、密度の低い第２のダミービアパターンを配置する。これにより、第１の配線と第２の配線とを接続するビアの有無に合わせたダミービアの配置、即ちビアが少ない領域に合わせてダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。
【図２】図２は、第１の実施形態に係る配線補助パターンの生成方法を示すフロー図である。
【図３】図３は、第１の実施形態に係る配線補助パターンの生成方法において、第１のダミービア配置可能領域抽出ステップの詳細を示すフロー図である。
【図４】図４は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図５】図５は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図６】図６は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図７】図７は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図８】図８は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図９】図９は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１０】図１０は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１１】図１１は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１２】図１２は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１３】図１３は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１４】図１４は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１５】図１５は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１６】図１６は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１７】図１７は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１８】図１８は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図１９】図１９は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図２０】図２０は、第１の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図２１Ａ】図２１Ａは、ダミービアパターンの配置仕様の変形例を示す図である。
【図２１Ｂ】図２１Ｂは、ダミービアパターンの配置仕様の変形例を示す図である。
【図２１Ｃ】図２１Ｃは、ダミービアパターンの配置仕様の変形例を示す図である。
【図２２】図２２は、第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトの他の例を示す平面図である。
【図２３】図２３は、第２の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。
【図２４】図２４は、第２の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図２５】図２５は、第２の実施形態に係る配線補助パターンの生成方法の手順を説明するための図である。
【図２６】図２６は、本発明を説明するための、半導体装置を上方から見た場合の一般的な配線レイアウトを示す平面図である。
【図２７】図２７は、本発明を説明するための、半導体装置を上方から見た場合の一般的な配線レイアウトの他の例を示す平面図である。
【発明を実施するための形態】
【００１４】
（発明の概念）
図２６及び図２７は、本発明を説明するための、半導体装置を上方から見た場合の一般的は配線レイアウトを示す平面図である。
【００１５】
図２６の配線レイアウトは、第１の配線層に形成された第１の配線２０１ａ〜２０１ｆと、第１の配線層において第１の配線２０１ａ〜２０１ｆの空隙部分に形成された第１のダミー配線パターン２０４とを備えている。さらに、第２の配線層に形成された第２の配線２０２ａ〜２０２ｉと、第２の配線層において第２の配線２０２ａ〜２０２ｉの空隙部分に形成された第２のダミー配線パターン２０６と、ビア２０３ａ〜２０３ｉと、ダミービアパターン２２１とを備えている。なお、図２６には図示していないが、第１の配線層と第２の配線層との間には、層間絶縁膜が形成されている。
【００１６】
ビア２０３ａ〜２０３ｉは、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１の配線２０１ａ〜２０１ｆと第２の配線２０２ａ〜２０２ｉとを接続する。
【００１７】
ダミービアパターン２２１は、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン２０４と第２のダミー配線パターン２０６とを接続する。
【００１８】
図２６において、第１の配線２０１ａには、ビアが配置されていない。したがって、第１の配線２０１ａの周辺の領域のビアの単位面積当たりの密度は０（ゼロ）となる。そのため、ビアとダミービアとを合わせたビアの面積率を向上させるためには、高密度にダミービアパターン２２１を配置する必要がある。
【００１９】
図２６に示すダミービアパターン２２１は、半導体プロセス毎に定められた設計規約を満たす範囲において、ダミービアの密度が高くなるようにその配置間隔を狭く設定し、配置した例である。ここで、第１のダミー配線パターン２０４と第２のダミー配線パターン２０６との重なり領域のうち隣接するものの中心間の距離を１ピッチと定義したとき、ダミービアパターン２２１は、ダミービア−ダミービア間の距離が２ピッチに設定されており、ダミービアが２ピッチごとの均等なピッチでもって配置されている。
【００２０】
これにより、配置されるダミービアの個数が膨大な数になり、ダミービアパターン２２１を表現するレイアウトＣＡＤデータのファイルサイズが膨大化する。例えば、一般的なレイアウトＣＡＤデータフォーマットの一つであるＧＤＳＩＩフォーマットによって、このレイアウトＣＡＤデータを格納すると、チップサイズレベルにおけるデータとして、数１０ギガバイトにもなる場合がある。これにより、ダミービアパターン２２１を配置した後の設計工程において、レイアウトＣＡＤデータを納めたディスクシステムとの読み書きに膨大な時間を要する問題や、ファイルサイズが大きすぎてディスクシステムに格納しきれない等の問題を有する。
【００２１】
図２７はダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制するため、単位面積当たりのダミービアの密度として、第１及び第２のダミー配線パターン２０４、２０６の重なり領域において、半導体プロセス毎に定められた設計規約を満たす最低限の低密度のダミービアを配置した例を示したものである。具体的には、図２７において、ダミービアパターン２２２におけるダミービアの配置ピッチを図２６の２ピッチから６ピッチに変更している。
【００２２】
これにより、図２６に示したダミービアパターン２２１に比べて、ダミービアパターン２２２は同一面積内において、ダミービアの個数が９分の１に低減されており、ダミービアパターン２２２を表現するレイアウトＣＡＤデータのファイルサイズの膨大化が抑制されている。しかしながら、第１の配線２０１ｂ〜２０１ｆ及び第２の配線２０２ｂ〜２０２ｉのようにビア２０３ａ〜２０３ｉが存在する配線の周辺では、ダミービアとビアとを合わせた単位面積当たりの密度が設計規約を満たすものの、第１の配線２０１ａ及び第２の配線２０２ａのようにビアが存在しない配線の周辺では、ビアとダミービアとを合わせた単位面積当たりの密度が設計規約を満たすことができないという問題を有する。
【００２３】
つまり、図２６、図２７に示した配線レイアウトでは、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するようにダミービアを配置するとレイアウトＣＡＤデータのファイルサイズが膨大化し、一方、レイアウトＣＡＤデータのファイルサイズの増加を抑制するようにダミービアを配置すると、単位面積当たりのダミービアとビアとを合わせた密度の設計規約を達成するのが困難になる。
【００２４】
そこで、本発明の一態様は、基板と、基板上に形成された第１及び第２の配線層とを有する半導体装置として、第１の配線層に形成された第１の配線と、第１の配線層と第２の配線層との間に形成された層間絶縁膜と、第２の配線層に形成された第２の配線とを有している。さらに、層間絶縁膜を貫通し、第１の配線と第２の配線とを接続するビアと、第１の配線層に形成された第１のダミー配線と、第２の配線層に形成された第２のダミー配線と、層間絶縁膜を貫通し、第１のダミー配線と第２のダミー配線とを接続するダミービアとを備えている。更に、複数のダミービアによって構成され、第１及び第２の配線の近傍に配置された第１のダミービアパターンの密度が、複数のダミービアによって構成され、第１及び第２の配線から第１のダミービアパターンより遠方に配置された第２のダミービアパターンの密度に比べて、高いものである。
【００２５】
この態様によると、第１及び第２の配線の近傍には、密度の高い第１のダミービアパターンを配置し、第１及び第２の配線から第１のダミービアパターンより遠方には密度の低い第２のダミービアパターンを配置する。これにより、例えば第１の配線と第２の配線とを接続するビアが少ない領域があった場合においても、第１及び第２の配線の近傍に配置するダミービアの密度を高めているため、半導体プロセス毎の設計規約等で規定されているビアとダミービアとを合わせた密度の設計規約を満たすことができる。一方で、第１及び第２の配線から第１のダミービアパターンより遠方においては、ダミービアの密度を低くしている。即ち、この密度の低い第１のダミービアパターンより遠方においては、ダミービアパターンを表現するレイアウトＣＡＤデータの膨大化を抑制することができる。これにより、第１の配線と第２の配線とを接続するビアの有無、即ち所定の領域における第１の配線と第２の配線とを接続するビアの疎密に関わらず、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアパターンを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
【００２６】
そして、本発明の一態様の半導体装置において、第１のダミービアパターンを構成する各ダミービア間の距離が、第２のダミービアパターンを構成する各ダミービア間の距離より小さいのが好ましい。
【００２７】
また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第１のダミー配線によって構成された第１のダミー配線パターンを備えているのが好ましい。
【００２８】
また、本発明の一態様の半導体装置は、均等なピッチでもって並行して配置された複数の第２のダミー配線によって構成された第２のダミー配線パターンを備えているのが好ましい。
【００２９】
また、本発明の一態様の半導体装置の第１及び第２のダミー配線は、形状が矩形であり、かつ、マトリックス状に均等なピッチでもって配置されていてもよい。
【００３０】
また、本発明の一態様の半導体装置において、第１のダミー配線と第２のダミー配線との重なり領域の中心と、ダミービアの中心とが一致しているのが好ましい。
【００３１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３２】
＜第１の実施形態＞
図１は本発明の第１の実施形態に係る半導体装置（半導体集積回路)を上方から見た場合の配線レイアウトを示す平面図である。
【００３３】
図１の配線レイアウトは、第１の配線層に形成された第１の配線１０１ａ〜１０１ｆと、第１の配線層において第１の配線１０１ａ〜１０１ｆの空隙部分に形成され、複数の第１のダミー配線によって構成された、回路として電気的に機能しない第１のダミー配線パターン１０４を備えている。さらに、第２の配線層に形成された第２の配線１０２ａ〜１０２ｉと、第２の配線層において第２の配線パターンの空隙部分に形成され、複数の第２のダミー配線によって構成された、回路として電気的に機能しない第２のダミー配線パターン１０６と、ビア１０３ａ〜１０３ｉと、複数のダミービアによって構成された第１および第２のダミービアパターン１２１、１２４とを備えている。なお、図１には図示していないが、第１の配線層と第２の配線層の間には、層間絶縁膜が形成されている。また、第１の配線１０１ａ〜１０１ｆ、第２の配線１０２ａ〜１０２ｉ、及びビア１０３ａ〜１０３ｉは各々回路を構成する第１及び第２の配線パターン、並びにビアパターンの一部を図示したものである。ここで、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉは、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているものとして説明する。
【００３４】
ビア１０３ａ〜１０３ｉは、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１の配線１０１ａ〜１０１ｆと第２の配線１０２ａ〜１０２ｉとを接続する。
【００３５】
第１のダミービアパターン１２１は、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを接続する。
【００３６】
第２のダミービアパターン１２４は、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉから第１のダミービアパターン配置領域１２５より遠方の領域である第２のダミービアパターン配置領域１２６に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを接続する。
【００３７】
ここで、第１及び第２のダミービアパターン１２１、１２４は、第１及び第２のダミー配線パターン１０４、１０６と同様に、回路として電気的に機能しない。
【００３８】
図２は第１の実施形態に係る配線補助パターンの生成方法を示すフロー図である。また、図３は図２の第１のダミービア配置可能領域抽出ステップ（ｓ２０４）の詳細を示すフロー図である。
【００３９】
ここで、図２及び図３に示す配線補助パターン生成方法の各ステップは、コンピュータにデータ処理を実行させる解析ツール（例えば、レイアウト検証ツール）等を用いて行われる。例えば、このレイアウト検証ツールは、半導体レイアウトパターンの寸法等が設計規約を満足するかどうかを検証するツールである。
【００４０】
ステップｓ２０１は配線パターン抽出ステップであり、設計情報を格納したファイルから第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉを抽出する。例えば解析ツールが組み込まれたコンピュータに半導体装置の配線レイアウト情報を含むレイアウトＣＡＤデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図４に示すように、第１の配線層において、第１の配線１０１ａ〜１０１ｆを抽出し、第２の配線層において、第２の配線１０２ａ〜１０２ｉを抽出する。
【００４１】
次に、ステップｓ２０２はダミー配線パターン生成ステップであり、図５に示すように、ステップｓ２０１で抽出された第１の配線１０１ａ〜１０１ｆが形成されていない空隙部分において、第１の配線１０１ａ〜１０１ｆから第１の間隔値１０５の間隔をあけて、第１の配線層の大半の配線の延伸方向である優先配線方向（垂直方向）と同じ方向に延伸する第１のダミー配線パターン１０４を生成する。同様に、図６に示すように、ステップｓ２０１で抽出された第２の配線１０２ａ〜１０２ｉが形成されていない空隙部分において、第２の配線１０２ａ〜１０２ｉから第２の間隔値１０７の間隔をあけて、第２の配線層の大半の配線の延伸方向である優先配線方向（水平方向）と同じ方向に延伸する第２のダミー配線パターン１０６を生成する。
【００４２】
ここで、第１の配線層の優先配線方向と、第２の配線層の優先配線方向は、直交するものとし、即ち、第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６は各々直交しているものとする。
【００４３】
なお、第１の配線層の優先配線方向及び第２の配線層の優先配線方向は、本実施形態の方向に限定されない。例えば、水平方向が第１の配線層の優先配線方向であってもよいし、第１の配線層の優先配線方向と第２の配線層の優先配線方向とが同一でもかまわない。ただし、第１の配線層の優先配線方向と第２の配線層の優先配線方向とが直交しているのが好ましい。
【００４４】
また、第１のダミー配線パターン１０４、及び第２のダミー配線パターン１０６は、各々、均等なピッチでもって並行して配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されているのが好ましい。図５及び図６では、第１および第２のダミー配線パターン１０４、１０６の各々において、均等なピッチでもって並行に配置され、半導体プロセス毎の設計規約等で規定される最小寸法、最小間隔で形成されている例を示している。つまり、この実施形態では、第１および第２のダミー配線パターン１０４、１０６は、配線幅が均等となっている。また、一例とし、第１のダミー配線パターン１０４を構成する各第１のダミー配線を、配線幅を第１の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第１の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。さらに、別の一例として、第２のダミー配線パターン１０６を構成する各第２のダミー配線を、配線幅を第２の配線の配線幅のうち、最小の配線幅と等しく、かつ、配線間隔を第２の配線同士の配線間隔のうち最小の間隔と等しくするような構成も考えられる。
【００４５】
また、第１及び第２の間隔値１０５、１０７は、各々、配線パターンとダミー配線パターンとの間で確保すべき間隔を示しており、半導体プロセス毎の設計規約等で規定される値である。そして、第１の間隔値１０５と、第２の間隔値１０７とは異なる値となる場合があり、異なる値となってもかまわない。
【００４６】
次にステップｓ２０３は、ダミー配線重複領域抽出ステップであり、図７に示すように、ステップｓ２０２によって出力された第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６との重なり領域１０８を抽出する。重なり領域１０８は、第１のダミー配線パターン１０４と、第２のダミー配線パターン１０６とが共に存在する領域である。即ち、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とを物理的に接続する第１及び第２のダミービアパターン１２１、１２４を配置することが可能な領域を示している。
【００４７】
次にステップｓ２０４では、ステップｓ２０１によって抽出された第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍において、第１のダミービアパターン１２１の配置が可能な第１のダミービアパターン配置領域１２５を抽出する。具体的には、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉと第１のダミービアパターン１２１との最小間隔を定義する値と、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉの近傍を示す上限の距離を定義する値とを用いることにより、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５を抽出するものである。
【００４８】
ここで、ステップｓ２０４の詳細を、図３及び図８〜図１４を用いて説明する。
【００４９】
ステップｓ２０４は、図３に示すように、ステップｓ３０１〜ｓ３０３によって構成されている。
【００５０】
ステップｓ３０１は最小間隔を定義する値を用いた第１の配線拡大ステップである。具体的には、図８に示すように、ステップｓ２０１によって抽出された第１の配線１０１ａ〜１０１ｆに対して、第３の間隔値１１０を用いて拡大処理を行い、拡大パターン１０９ａ、１０９ｂを出力する。同様に、図９に示すように、ステップｓ２０１によって抽出された第２の配線１０２ａ〜１０２ｉに対して、第４の間隔値１１２を用いて拡大処理を行い、拡大パターン１１１を出力する。
【００５１】
ここで、第３及び第４の間隔値１１０、１１２は、各々、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉと第１のダミービアパターン１２１との最小間隔を定義する値とする。即ち、ステップｓ３０１より出力される拡大パターン１０９ａ、１０９ｂ、１１１の示す領域は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍において第１のダミービアパターン１２１の配置を禁止する領域となる。
【００５２】
ステップｓ３０２は近傍を示す上限の距離を定義する値を用いた第２の配線拡大ステップである。具体的には、図１０に示すように、ステップｓ２０１によって抽出された第１の配線１０１ａ〜１０１ｆに対して、第５の間隔値１１４を用いて拡大処理を行い、拡大パターン１１３ａ、１１３ｂを出力する。同様に、図１１に示すように、ステップｓ２０１によって抽出された第２の配線１０２ａ〜１０２ｉに対して、第６の間隔値１１６を用いて拡大処理を行い、拡大パターン１１５を出力する。
【００５３】
ここで、第５及び第６の間隔値１１４、１１６は、各々、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍を示す上限の距離を定義する値とする。これにより、ステップｓ３０２によって出力される拡大パターン１１３ａ、１１３ｂ、１１５の示す領域は、第１及び第２の配線パターン１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍を示す領域となる。
【００５４】
ステップｓ３０３は、ステップｓ３０２により出力された拡大パターン１１３ａ、１１３ｂ、１１５の示す領域から、ステップｓ３０１により出力された拡大パターン１０９ａ、１０９ｂ、１１１の示す領域を削除し、その結果を出力する。具体的には、図１２に示すように、ステップｓ３０１により抽出した拡大パターン１０９ａ、１０９ｂ、１１１を合成し、合成パターン１１７を生成する。そして、図１３に示すように、拡大パターン１１３ａ、１１３ｂ、１１５を合成し、合成パターン１１８を生成する。そして、図１４に示すように、生成した合成パターン１１８から合成パターン１１７との重なり部分を削除する。この削除して残った領域１１９は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍においてダミービアの配置が可能な領域を示し、これを第１のダミービアパターン配置可能領域１１９として出力する。
【００５５】
なお、本実施形態においては、重なり領域１０８の一部と拡大パターン１０９ａ、１０９ｂ、１１１の示す領域の一部とが重なる領域を有する例について説明したが、重なり領域１０８と拡大パターン１０９ａ、１０９ｂ、１１１の示す領域とが重なる領域を有しない場合は、配線近傍において第１のダミービアパターン１２１の配置を禁止する領域はなくなる。即ち、このときには、合成パターン１１８の示す領域が第１のダミービアパターン配置可能領域となる。
【００５６】
次にステップｓ２０５では、図１５に示すように、ステップｓ２０３により出力した重なり領域１０８と、ステップｓ２０４により出力した第１のダミービアパターン配置可能領域１１９との重なり領域１２０を抽出する。重なり領域１２０は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図１６に示すように、重なり領域１２０に対して、所定の第１のダミービアパターン生成仕様に基づいて、第１のダミービアパターン１２１を配置し、出力する。
【００５７】
ここで、所定の第１のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置）仕様とするのが好ましい。例えば図１６では、図１５において隣接する２つの重なり領域１２０の中心間（ａ−ｂ間）の距離をｐとしたとき、第１のダミービアパターン１２１を、２×ｐの均等なピッチでもって行列それぞれの方向に配置するとともに、隣接する４つのダミービアで形成した各格子の中心にも配置した例を示している。具体的に、この格子の中心とは、上記の２×ｐの均等なピッチでもって行列それぞれの方向に配置されたダミービアにおいて、行方向に隣接する２つのダミービアの中点を通って、各々列方向に延びる複数の仮想線と、列方向に隣接する２つのダミービアの中点を通って、各々行方向に延びる複数の仮想線との交点に位置する重なり領域１２０である。
【００５８】
次にステップｓ２０６では、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方の領域を抽出する。具体的には、図１７に示すように、ステップｓ２０４を構成するステップｓ３０２により出力された拡大パターン１１３ａ、１１３ｂ、１１５を合成し、合成したパターン１１８に対して図形反転処理を行い、ステップｓ３０２によって出力されたパターン１１３ａ、１１３ｂ、１１５の無い領域１２２を生成し、出力する。
【００５９】
ここで、ステップｓ３０２で用いた第５及び第６の間隔値１１４、１１６は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍を示す上限の距離を定義する値である。つまり、図形反転処理を行った結果の領域１２２は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方において、ダミービアの配置が可能な領域を示している。ステップｓ２０６では、この領域を第２のダミービアパターン配置可能領域１２２として出力する。
【００６０】
次にステップｓ２０７では、図１８に示すように、ステップｓ２０３により出力された重なり領域１０８と、ステップｓ２０６により出力された第２のダミービア配置可能領域１２２との重なり領域１２３を抽出する。重なり領域１２３は、第１及び第２の配線パターン１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１１９より遠方におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図１９に示すように、重なり領域１２３に対して、所定の第２のダミービアパターン生成仕様に基づいて、第２のダミービアパターン１２４を配置し、出力する。
【００６１】
ここで、所定の第２のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義した生成（配置）仕様とするのが好ましい。例えば図１９では、重なり領域１２３に、図１６において２×ｐとした均等なピッチを５×ｐの均等なピッチとして配置した例を示している。また、このとき図１６で行った隣接する４つのダミービアで形成した各格子の中心へのダミービアの配置は行っていない。つまり、図１６に示す第１の配線１０１ａ、第２の配線１０１ｂの近傍に配置された第１のダミービアパターン１２１の各ダミービア間の距離が、図１９に示す第１の配線１０１ａ、第２の配線１０１ｂから第１のダミービアパターンより遠方に配置された第２のダミービアパターン１２４の各ダミービア間の距離が小さくなっている。
【００６２】
図２０はステップｓ２０１〜ｓ２０７の処理を終了した後において、第１の及び第２のダミービアパターン配置領域１２５、１２６に、第１及び第２のダミービアパターン１２１、１２４が配置されている様子を示している。なお、図１４及び図１５と図２０とにおいて、第１のダミービアパターン配置可能領域１１９と第１のダミービアパターン配置領域１２５とは同一の領域を示している。同様に、図１７〜１９と図２０とにおいて、第２のダミービアパターン配置可能領域１２２と第２のダミービアパターン配置領域１２６とは同一の領域を示している。
【００６３】
以上のステップｓ２０１〜ｓ２０７を実施することにより、図１及び図２０に示すように、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍の領域である第１のダミービアパターン配置領域１２５内に第１のダミービアパターン１２１を高い密度で配置することができる。また、同時に、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置領域１２５より遠方の領域である第２のダミービアパターン配置領域１２６内に第２のダミービアパターン１２４を低い密度で配置することができる。
【００６４】
以上のように、本実施形態の方法で設計された半導体装置（半導体集積回路）は、第１及び第２の配線の近傍領域には、密度の高いダミービアパターンを配置し、第１及び第２の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、ダミービアを表現するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
【００６５】
なお、ステップｓ２０５、ｓ２０７におけるダミービアパターンの配置仕様として、図１６及び図１９において、第１のダミービアパターン１２１及び第２のダミービアパターン１２４の配置例を説明したが、目標とするダミービアの密度を得るためにダミービアの配置仕様の多様な変形が可能である。例えば、各々のダミービアのピッチを変更してもよく、例えば、図２１Ａ、図２１Ｂ、図２１Ｃに示すダミービアパターン１２８〜１３０のような変形をしてもよい。
【００６６】
図２１Ａ、図２１Ｂ、図２１Ｃは第１のダミー配線パターン１０４と第２のダミー配線パターン１０６との重なり領域１２７におけるダミービアパターン配置仕様の他の例を示している。図２１Ａはダミービアパターン１２８として、図１６と同様に２×ｐの均等なピッチで配置し、かつ、隣接する４つのダミービアで形成した各格子の中心へのダミービアの配置を行わなかった例を示している。また、図２１Ｂはダミービアパターン１２９として、重なり領域１２７の全ての重なり領域にダミービアを配置した例を示している。また、図２１Ｃはダミービアパターン１３０として、最左下の１つの重なり領域１２７から右上方にある各々の重なり領域１２７にダミービアを配置し、かつ、この配置された各々のダミービアから上方向、及び右方向のそれぞれの方向に対して、３ピッチの均等なピッチでもってダミービアを配置した例を示している。
【００６７】
また、ステップｓ２０５、ｓ２０７の説明では、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６との重なり領域１０８において、１つの重なり領域に対して１つのダミービアを配置したが、ダミービアの配置仕様はこれに限定されない。例えば、１つの重なり領域に対して、半導体プロセス毎に規定される設計規約を守る範囲内で複数個のダミービアを配置してもよい。
【００６８】
また、第１のダミー配線パターン１０４及び第２のダミー配線パターン１０６の配線幅及び配線間隔として、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉと同様に、半導体プロセス毎の設計規約等で規定される最小寸法（配線幅）及び最小配線間隔を用いたが、これに限定されるものでなく半導体プロセス毎の設計規約を守る範囲で多様な寸法（配線幅及び配線間隔）への変形が可能である。
【００６９】
図２２は第１の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図の他の例であり、１つの重なり領域に対して、複数個のダミービアを配置した例である。
【００７０】
図２２において、第１のダミー配線パターン１３１及び第２のダミー配線パターン１３２は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの配線幅の３倍の配線幅を有している。即ち、第１及び第２のダミー配線パターン１３１、１３２において、配線幅と配線間隔を足した配線のピッチは、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの４倍となっている。また、第１のダミー配線パターン１３１と第２のダミー配線パターン１３２との重なり領域１３３において、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉの近傍の第１のダミービアパターン配置領域１２５には、１つの重なり領域１３３に対してダミービアを２つ配置し、第１のダミービアパターン１３４を形成している。そして、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉから第１のダミービアパターン配置領域１２５より遠方の第２のダミービアパターン配置領域１２６には、１つの重なり領域１３３に対してダミービアを１つ配置し、第２のダミービアパターン１３５を形成している。
【００７１】
なお、本実施形態では、第１及び第２のダミー配線パターン１３１、１３２において、配線幅と配線間隔を足した配線のピッチは、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの４倍となっているが、４倍に限定せれるものではない。配線のピッチは、整数倍であれば好ましい。
【００７２】
また、本実施形態において、第１のダミー配線パターン１０４の延伸方向は、第１の配線層の優先配線方向（列方向）と同じであり、第２のダミー配線パターン１０６の延伸方向は第２の配線層の優先配線方向（行方向）と同じであるものとしたが、これに限定されない。例えば、第１のダミー配線パターン１０４の延伸方向が第１の配線層の優先配線方向（列方向）と直交するとともに、第２のダミー配線パターン１０６の延伸方向が第２の配線層の優先配線方向（行方向）と直交していてもよい。
【００７３】
また、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とは、直交しているものとして説明したが、これに限定されない。ただし、第１のダミー配線パターン１０４と第２のダミー配線パターン１０６とが直交している方が好ましい。
【００７４】
＜第２の実施形態＞
図２３は第２の実施形態に係る半導体装置を上方から見た場合の配線レイアウトを示す平面図である。図２３において図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。また、図２４及び図２５は第２の実施形態に係る配線補助パターンを生成する過程における説明のための図である。
【００７５】
図２３の配線レイアウトにおいて、図１と異なるのは、第１の配線層において第１の配線１０１ａ〜１０１ｆの空隙部分に形成された第１のダミー配線パターン１４０、及び第２の配線層において第２の配線１０２ａ〜１０２ｉの空隙部分に形成された第２のダミー配線パターン１４１が、マトリックス状に均等なピッチでもって配置された矩形のダミー配線パターンとなった点である。
【００７６】
第１のダミービアパターン１４７は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍の領域である第１のダミービアパターン配置領域１４３内における重なり領域１４２に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とを接続する。
【００７７】
第２のダミービアパターン１４８は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置領域１４３より遠方の領域である第２のダミービアパターン配置領域１４４内における重なり領域１４２に配置され、第１の配線層と第２の配線層との間の層間絶縁膜を貫通し、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とを接続する。
【００７８】
図２３〜２５、及び第１の実施形態の説明に使用した図を用いて、第２の実施形態に係る配線補助パターンの生成方法について説明する。
【００７９】
以下、各ステップを第１の実施形態と同様に図２を参照して説明する。
【００８０】
まずステップｓ２０１では、例えば解析ツールが組み込まれたコンピュータに半導体装置（半導体集積回路）の配線レイアウト情報を含むレイアウトＣＡＤデータを入力し、該当する領域の配線パターンを抽出する。具体的には、図４に示すように、第１の配線１０１ａ〜１０１ｆ及び第２の配線１０２ａ〜１０２ｉを抽出する。
【００８１】
次にステップｓ２０２では、図２３に示すように、ステップｓ２０１により抽出された第１の配線１０１ａ〜１０１ｆが形成されていない空隙部分において、第１の配線１０１ａ〜１０１ｆから第１の間隔値１０５の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第１のダミー配線パターン１４０を生成する。同様に、ステップｓ２０１により抽出された第２の配線１０２ａ〜１０２ｉが形成されていない空隙部分において、第２の配線１０２ａ〜１０２ｉから第２の間隔値１０７の間隔をあけて、マトリックス状に均等なピッチでもって矩形の第２のダミー配線パターン１４１を生成する。本実施形態では、第１及び第２のダミー配線パターン１４０、１４１は、均等なピッチでもって配置する原点が、各々、異なるものとする。すると、図２３のように、第１のダミー配線パターン１４０と第２のダミー配線パターン１４１とが部分的に重なり領域を有することとなる。
【００８２】
ここで、第１のダミー配線パターン１４０及び第２のダミー配線パターン１４１は、第１の所定の値１０５の間隔をあけた第１の配線１０１ａ〜１０１ｆが形成されていない空隙部分、及び第２の所定の値１０７の間隔をあけた第２の配線１０２ａ〜１０２ｉが形成されていない空隙部分の各境界部分で、均等なピッチでもって配置した矩形の大きさに満たない領域しか残存していない場合がある。そのときは矩形の配線の一部を切り落として配置するのが好ましい。更に、上記によって切り落として残存するダミー配線の形状が、半導体プロセス毎の設計規約等で規定される最小寸法や、最小面積等を満たさない場合があり、そのときは上記の切り落としにより残存した矩形のダミー配線そのものを削除するのが好ましい。
【００８３】
次にステップｓ２０３では、図２４に示すように、ステップｓ２０２により出力された第１のダミー配線パターン１４０及び第２のダミー配線パターン１４１の重なり領域１４２を抽出する。重なり領域１４２は、第１のダミー配線パターン１４０と、第２のダミー配線パターン１４１とが共に存在する領域となるため、第１及び第２のダミービアパターン１４７、１４８を配置することが可能な領域である。
【００８４】
次にステップｓ２０４では、図２４に示すように、ステップｓ２０１により抽出した第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍においてダミービアの配置が可能な第１のダミービアパターン配置可能領域１４３を抽出する。
【００８５】
次にステップｓ２０５では、図２５に示すように、ステップｓ２０３により出力した重なり領域１４２と、ステップｓ２０４により出力した第１のダミービアパターン配置可能領域１４３との重なり領域１４５を抽出する。重なり領域１４５は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍におけるダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図２３に示すように、重なり領域１４５に対して、所定の第１のダミービアパターン生成仕様に基づいて、第１のダミービアパターン１４７を配置し、出力する。
【００８６】
ここで、所定の第１のダミービアパターン生成（配置）仕様は、半導体プロセス毎の設計規約を満たす範囲で、最もダミービアの密度が高くなるようにダミービアの配置ピッチを定義した生成(配置）仕様とするのが好ましい。
【００８７】
次にステップｓ２０６では、図２４に示すように、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方のダミービアの配置が可能な領域、即ち第２のダミービアパターン配置領域１４４を抽出する。
【００８８】
次にステップｓ２０７では、図２５に示すように、ステップｓ２０３により出力した重なり領域１４２と、ステップｓ２０６により出力した第２のダミービア配置可能領域１４４との重なり領域１４６を抽出する。重なり領域１４６は、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方においてダミービアの配置が可能な領域をより詳細に示した領域となる。そして、図２３に示すように、重なり領域１４６に対して、所定の第２のダミービアパターン生成仕様に基づいて、第２のダミービアパターン１４８を配置し、出力する。
【００８９】
ここで、所定の第２のダミービアパターン生成仕様は、半導体プロセス毎の設計規約で規定されるダミービアの密度の下限値を達成するために必要となる最低限のダミービアの配置ピッチを定義したダミービアの配置仕様とするのが好ましい。
【００９０】
以上のステップｓ２０１〜ｓ２０７を実施することにより、図２３に示すように、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉの近傍の第１のダミービアパターン配置領域１４３内の第１のダミービアパターン１４７は、高い密度で配置することができる。また同時に、第１及び第２の配線１０１ａ〜１０１ｆ、１０２ａ〜１０２ｉから第１のダミービアパターン配置可能領域１４３より遠方の領域である第２のダミービアパターン配置領域１４４内の第２のダミービアパターン１４８は、低い密度で配置することもできる。
【００９１】
以上のように、本実施形態の方法で設計された半導体装置（半導体集積回路）は、第１及び第２の配線の近傍領域には、密度の高いダミービアパターンを配置し、第１及び第２の配線の近傍領域より遠方の領域には、密度の低いダミービアパターンを配置することができる。これにより、ダミービアを過剰に配置することなく、半導体プロセス毎に規定される設計規約を達成することができる。即ち、半導体プロセス毎に規定される設計規約を達成しつつ、格納するレイアウトＣＡＤデータのファイルサイズの膨大化を抑制することができる。
【００９２】
なお、本実施形態において、第１の配線層に生成する第１のダミー配線パターンと第２の配線層に生成する第２のダミー配線パターンとは、均等なピッチでもって配置する原点が各々異なるものとしたが、この配置する原点が同じでもよい。
【００９３】
また、上記の各実施形態では、第１の配線層の上層に層間絶縁膜を挟んで第２の配線層が形成されているものとして説明したが、第１の配線層と第２の配線層との上下関係が入れ替わってもかまわない。
【００９４】
また、上記の各実施形態では、第１の配線パターンと第２の配線パターンとの両方に対して近傍と近傍以外との判断を行ったが、いずれか一方の配線パターンを用いて近傍と近傍以外とを判断してもかまわない。ただし、第１の配線パターンと第２の配線パターンの両方を用いて近傍と近傍以外との判断を行う方が好ましい。
【００９５】
また、ダミービアパターンが第１及び第２のダミー配線パターンの重なり領域に配置されず、第１のダミー配線パターンまたは第２のダミー配線パターンのみに接続されていてもかまわない。ただし、第１及び第２のダミー配線パターンの重なり領域に配置された方が好ましい。
【００９６】
また、第１及び第２のダミー配線パターンの一部または全部が、回路として電気的に機能しない配線、例えば、回路を動作させる信号が通過しない配線であるグランド配線と接続されていてもかまわない。
【００９７】
また、上述の各実施形態において、均等なピッチ、配線幅、及び／または配線間隔として説明した各配線及び各配線パターンについて、製造プロセスの過程等によってばらつきが生じてもかまわない。
【００９８】
また、本発明は、上述の各実施形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【００９９】
また、第１のダミー配線パターン１４０を構成する第１のダミー配線と、第２のダミー配線パターン１４１を構成する第２のダミー配線とは、矩形の一方の辺の長さ同士、及び他方の辺の長さ同士が等しく、かつ、行方向のピッチ同士及び列方向のピッチ同士が等しいような構成をとってもかまわない。
【０１００】
また、第１の実施形態または第２の実施形態において、第１のダミー配線と第２のダミー配線との重なり領域の中心と、ダミービアの中心とが一致している方が好ましい。
【０１０１】
また、図１に示す第１の実施形態において、列方向に延び、均等な第１ピッチでもって並行して配置された複数の第１のダミー配線によって構成された第１のダミー配線パターン１０４と、行方向に延び、均等な第２ピッチでもって並行して配置された複数の第２のダミー配線によって構成された第２のダミー配線パターン１０４とを備えている。また、第１及び第２のダミービアパターンは、第１のダミー配線パターンと第２のダミー配線パターンとが重なった重なり領域において、第１ピッチ及び第２ピッチのＮ倍（Ｎは正の整数）のピッチでもって、行列それぞれの方向に配置されている第１のダミービアを含む構成にしてもかまわない。さらに好ましくは、Ｎは偶数であり、第１及び第２のダミービアパターン１２１、１２４は、第１のダミービアに加えて、行方向に隣接する２つの第１のダミービアの中点を通って、各々列方向に延びる複数の第１の仮想線と、列方向に隣接する２つの１のダミービアの中点を通って、各々行方向に延びる複数の第２の仮想線との交点に位置する重なり領域に配置されている第２のダミービアを含んでいる構成をとってもよい。なお、図２２に示す実施形態および図２３に示す実施形態についても同様の構成にしてもかまわない。
【産業上の利用可能性】
【０１０２】
本発明に係る半導体装置は、ビア不良やコンタクト不良等の製造上の不良をより効果的に低減しつつ、半導体装置の設計工程においてレイアウトＣＡＤデータのファイルサイズが膨大化を抑制することができるので、例えば、ＬＳＩをはじめとする半導体集積回路などに有用である。
【符号の説明】
【０１０３】
１０１ａ〜１０１ｆ    第１の配線
１０２ａ〜１０２ｉ    第２の配線
１０３ａ〜１０３ｉ    ビア
１０４，１３１，１４０    第１のダミー配線パターン
１０６，１３２，１４１    第２のダミー配線パターン
１０８，１３３，１４２    重なり領域
１２１，１３４，１４７    第１のダミービアパターン
１２４，１３５，１４８    第２のダミービアパターン
１２５，１４３    第１のダミービアパターン配置領域
１２６，１４４    第２のダミービアパターン配置領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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