(57)【要約】  終端回路は、ｐＭＯＳトランジスタ、インダクタおよびキャパシタを含んでいる。ｐＭＯＳトランジスタは、伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、整合機能を無効にするときにオフされる。インダクタおよびキャパシタは、特性インピーダンスを整合するために、信号端子に接続される。ｐＭＯＳトランジスタを制御信号によりオンまたはオフすることで、終端回路による特性インピーダンスの整合機能を有効または無効に切り替えできる。これにより、例えば、外付けの終端抵抗を接続することなく、終端抵抗が付いた状態を実現でき、伝送信号の出力端子での信号レベルをモニタすることが可能になる。
2012123990.tif 000002
【特許請求の範囲】
【請求項１】
伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、前記整合機能を無効にするときにオフされるｐＭＯＳトランジスタと、
特性インピーダンスを整合するために、前記信号端子に接続されるインダクタおよびキャパシタと
を備えていることを特徴とする終端回路。
【請求項２】
前記ｐＭＯＳトランジスタのバックゲートは、前記伝送信号の最大電圧から前記ｐＭＯＳトランジスタのｐｎ接合がオンする順方向電圧を差し引いた電圧より高い電圧を受けること
を特徴とする請求項１に記載の終端回路。
【請求項３】
前記ｐＭＯＳトランジスタのドレインと前記接地線との間に配置される抵抗素子を備えていること
を特徴とする請求項１または請求項２に記載の終端回路。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の終端回路と、
前記終端回路の前記信号端子に接続され、前記信号端子から出力される前記伝送信号を発生する発生回路と、
前記制御信号を受ける制御端子と、
前記信号端子に接続され、前記伝送信号の電力をモニターし、モニターした電力の値を示す信号値を出力するパワー検出回路と、
を備えていることを特徴とする半導体装置。
【請求項５】
第１電圧を有する第１電圧線と前記制御端子との間に配置される抵抗素子を備え、
前記ｐＭＯＳトランジスタは、前記制御端子がオープン状態のときに、前記ゲートで前記第１電圧を受けてオフすること
を特徴とする請求項４に記載の半導体装置。
【請求項６】
試験信号を受ける試験端子を備え、
前記パワー検出回路は、前記試験端子で活性化状態の前記試験信号を受けているときに前記伝送信号の電力をモニターし、前記試験端子で非活性化状態の前記試験信号を受けているときに電力のモニターを禁止すること
を特徴とする請求項４または請求項５に記載の半導体装置。
【請求項７】
請求項１ないし請求項３のいずれか１項に記載の終端回路と、
前記終端回路の前記信号端子に接続され、前記信号端子に入力される前記伝送信号を処理する処理回路と、
前記制御信号を受ける制御端子と、
試験信号を受ける試験端子と、
前記試験端子で活性化状態の前記試験信号を受けているときに試験用の伝送信号を生成し、前記試験端子で非活性化状態の前記試験信号を受けているときに前記試験用の伝送信号の生成を禁止する試験信号発生回路と
を備えていることを特徴とする半導体装置。
【請求項８】
請求項４ないし請求項６のいずれか１項に記載の半導体装置と、
特性インピーダンスの整合機能を有効にするために前記制御信号を前記半導体装置に供給し、前記パワー検出回路から出力される電力値を示す信号を受け、前記発生回路の動作の良否を判定する試験装置と
を備えていることを特徴とする試験システム。
【請求項９】
請求項７に記載の半導体装置と、
特性インピーダンスの整合機能を有効にするために前記制御信号を前記半導体装置に供給し、前記処理回路を試験する前記試験用の伝送信号を生成するために前記試験信号を前記半導体装置に供給する試験装置と
を備えていることを特徴とする試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端回路、終端回路が搭載される半導体装置および試験システムに関する。
【背景技術】
【０００２】
一般に、高周波の伝送信号を出力または入力する回路ブロックには、特性インピーダンスを整合するために終端回路が形成される。例えば、入力信号を受信する受信回路において、入力端子に接続されるプルアップ抵抗は、例えば、ソースが電源線に接続されたｐチャネルＭＯＳトランジスタにより形成される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１２５２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、高周波の伝送信号を出力する送信回路の動作試験において、伝送信号の出力端子は、特性インピーダンスを整合させるために、所定の特性インピーダンスを有する高周波用のプローブを介して、終端抵抗を含む高周波用の試験装置に接続される。しかしながら、高周波用のプローブや高周波用の試験装置を用いて試験を実施することで、試験コストは増加する。
【課題を解決するための手段】
【０００５】
本発明の一形態における終端回路は、伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、整合機能を無効にするときにオフされるｐＭＯＳトランジスタと、特性インピーダンスを整合するために、信号端子に接続されるインダクタおよびキャパシタとを含んでいる。【０００６】
本発明の一形態における半導体装置は、上記終端回路と、終端回路の信号端子に接続され、信号端子から出力される伝送信号を発生する発生回路と、制御信号を受ける制御端子と、信号端子に接続され、伝送信号の電力をモニターし、モニターした電力の値を示す信号値を出力するパワー検出回路とを含んでいる。【０００７】
本発明の一形態における試験システムは、上記半導体装置と、特性インピーダンスの整合機能を有効にするために制御信号を半導体装置に供給し、パワー検出回路から出力される電力値を示す信号を受け、発生回路の動作の良否を判定する試験装置とを含んでいる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における終端回路の例を示している。
【図２】図１に示したｐＭＯＳトランジスタの断面構造の例と、出力端子から出力される伝送信号の波形の例を示している。
【図３】終端回路の別の例を示している。
【図４】図３に示したｎＭＯＳトランジスタの断面構造の例と、出力端子から出力される伝送信号の波形の例を示している。
【図５】別の実施形態における終端回路の例を示している。
【図６】図５に示した終端回路における特性インピーダンスのシミュレーション波形の例を示している。
【図７】別の実施形態における終端回路の例を示している。
【図８】別の実施形態における終端回路の例を示している。
【図９】上述した実施形態の終端回路が搭載される半導体装置の一実施形態および半導体装置を試験する試験システムの一実施形態を示している。
【図１０】図９に示したパワー検出回路の例を示している。
【図１１】図９に示した試験システムによる半導体装置の試験フローの例を示している。
【図１２】上述した実施形態の終端回路が搭載される半導体装置の別の実施形態および半導体装置を試験する試験システムの別の実施形態を示している。
【図１３】半導体装置を試験する試験システムの別の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、半導体チップが収納されるパッケージのリード、あるいはマクロブロックの外部端子である。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における終端回路ＴＣａの例を示している。図１の右側の円形はスミスチャートであり、素子の付加に伴い変化する特性インピーダンスの軌跡を示している。例えば、終端回路ＴＣａは、高周波の伝送信号ＲＦを出力端子ＲＦＯＵＴから出力する送信回路ＴＲＮＳ内に形成される。送信回路ＴＲＮＳは、携帯電話や車載レーダー等の通信機器に搭載される。伝送信号ＲＦは、例えば、信号発生器から基準信号をアンプにより増幅することで生成される。
【００１１】
終端回路ＴＣａは、特性インピーダンスを整合するために設けられるインダクタＬ１ａ、キャパシタＣ１、Ｃ２ａと、特性インピーダンスの整合機能を有効または無効に切り換えるｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタＰＴａを有している。インダクタＬ１ａは、例えば、信号線路を利用して形成される。キャパシタＣ１、Ｃ２ａは、例えば、絶縁膜を介して対向する導電膜（信号線路の一種）を利用して形成される。インダクタＬ１ａおよびキャパシタＣ１は、伝送信号ＲＦの生成元と出力端子ＲＦＯＵＴの間に順に配置される。キャパシタＣ１は、伝送信号ＲＦの生成元と出力端子ＲＦＯＵＴの間のＤＣ成分を遮断し、出力端子ＲＦＯＵＴのＤＣバイアスを０Ｖにするために付加される。キャパシタＣ２ａは、出力端子ＲＦＯＵＴと接地線ＶＳＳとの間に配置される。
【００１２】
ｐＭＯＳトランジスタＰＴａは、ソースが出力端子ＲＦＯＵＴに接続され、ドレインが接地線ＶＳＳに接続され、バックゲートが電源線ＶＤＤに接続され、ゲートで制御信号ＳＷ１を受ける。特に限定されないが、例えば、電源電圧ＶＤＤは１Ｖである。符号ＣＧＳａは、ｐＭＯＳトランジスタＰＴａのゲート、ソース間に発生する寄生容量である。
【００１３】
制御信号ＳＷ１は、終端回路ＴＣａによる特性インピーダンスの整合機能を有効にするときに、ｐＭＯＳトランジスタＰＴａをオンするために活性化レベル（例えば、−ＶＤＤ＝−１Ｖ）に設定される。制御信号ＳＷ１は、終端回路ＴＣａによる特性インピーダンスの整合機能を無効にするときに、ｐＭＯＳトランジスタＰＴａをオフするために非活性化レベル（例えば、ＶＤＤ＝１Ｖ）に設定される。例えば、終端回路ＴＣａは、高周波用のプローブや試験装置に接続することなく、出力端子ＲＦＯＵＴでの伝送信号ＲＦの信号レベルをモニターするときに有効にされ、システムに搭載される送信回路ＴＲＮＳがシステムの一部として動作するときに無効にされる。
【００１４】
ｐＭＯＳトランジスタＰＴａのソース、ドレイン間のオン抵抗は、制御信号ＳＷ１が活性化レベルに設定されたときに５０Ωになるように設計される。例えば、ｐＭＯＳトランジスタＰＴａのオン抵抗は、ゲート幅とチャネル長の比に応じて変化する。寄生容量ＣＧＳａの値は、オン抵抗を５０Ωにするためのゲート面積やゲート絶縁膜の材質、厚さ等に応じて決まる。そして、インダクタＬ１ａおよびキャパシタＣ２ａの値は、終端回路ＴＣａが有効なときに、所定の周波数（例えば、７７ＧＨｚ）を有する伝送信号ＲＦの特性インピーダンスが５０Ωになるように設定される。
【００１５】
図１に示すスミスチャートは、ｐＭＯＳトランジスタＰＴａのオン状態における所定の周波数（例えば、７７ＧＨｚ）での特性インピーダンスを示している。スミスチャートにおいて、終端回路ＴＣａおよび外部の終端抵抗が出力端子ＲＦＯＵＴに接続されていないとき（ＲＦＯＵＴ＝オープン状態）、所定の周波数を有する伝送信号ＲＦの特性インピーダンスは、点Ａに位置する。インダクタＬ１ａおよびキャパシタＣ１は、伝送信号ＲＦの伝達経路に対して直列に設けられる。寄生容量ＣＧＳａおよびキャパシタＣ２ａは、伝送信号ＲＦの伝達経路に対して並列に設けられる。
【００１６】
これにより、ｐＭＯＳトランジスタＰＴａがオンしているとき、特性インピーダンスは、軌跡Ｂ、点Ｃ、軌跡Ｄをたどって点Ｅになる。なお、キャパシタＣ１は、特性インピーダンスを軌跡Ｂを逆方向に戻すように作用する。このため、キャパシタＣ１の容量値が小さく、特性インピーダンスの軌跡への影響が無視できないとき、インダクタＬ１ａのインダクタンスは、キャパシタＣ１による特性インピーダンスの戻り量を考慮して、大きめに設計される。
【００１７】
点Ｅは、抵抗値の軸上に位置しており２５Ω（正規化された抵抗値では０．５）を示す。出力端子ＲＦＯＵＴに対する送信回路ＴＲＮＳの特性インピーダンス（出力インピーダンス）は、５０Ωに設計されている。このため、ｐＭＯＳトランジスタＰＴａがオンし、終端回路ＴＣａが出力端子ＲＦＯＵＴに付加された状態では、特性インピーダンスは２５Ωになる。このように、ｐＭＯＳトランジスタＰＴａがオンしている状態は、５０Ωの終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価である。換言すれば、終端抵抗を出力端子ＲＦＯＵＴに接続することなく、終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価な状態を終端回路ＴＣａにより実現できる。
【００１８】
スミスチャートに示すように、寄生容量ＣＧＳａによる特性インピーダンスのずれは、インダクタＬ１ａおよびキャパシタＣ２ａによりキャンセルされる。このため、ｐＭＯＳトランジスタＰＴａがオフしているときに、伝送信号ＲＦが寄生容量ＣＧＳａを介してゲートに漏洩することを防止できる。この結果、ｐＭＯＳトランジスタＰＴａのオン時の電流値とオフ時の電流値（リーク電流）との比であるオン／オフ比を大きくできる。
【００１９】
図２は、図１に示したｐＭＯＳトランジスタＰＴａの断面構造の例と、出力端子ＲＦＯＵＴから出力される伝送信号ＲＦの波形の例を示している。例えば、ｐＭＯＳトランジスタＰＴａは、シリコン基板のウエル領域ＮＷ（ｎ−）上に一対の拡散領域ｐ＋（ソースおよびドレイン）を形成し、シリコン基板の表面に絶縁膜を介してゲートを形成することで製造される。
【００２０】
符号ｎ−、ｎ＋は、ｎ形拡散領域を示し、符号ｐ＋はｐ形拡散領域を示す。”−”は不純物濃度が相対的に低いことを示し、”＋”は不純物濃度が相対的に高いことを示す。ｎ形拡散領域ｎ＋は、ｐＭＯＳトランジスタＰＴａのバックゲートであるウエル領域ＮＷに電源電圧ＶＤＤを供給するために形成される。図２では、ｐｎ接合（寄生ダイオード）が、出力端子ＲＦＯＵＴに接続される拡散領域ｐ＋とウエル領域ＮＷとの境界に存在する。
【００２１】
例えば、出力端子ＲＦＯＵＴから出力される伝送信号ＲＦは、接地電圧ＶＳＳを中心にスイングし、最大電圧はＶＤＤであり、最小電圧は−ＶＤＤである。この実施形態では、ｐＭＯＳトランジスタＰＴａのバックゲートは、電源電圧ＶＤＤに設定される。あるいは、ｐＭＯＳトランジスタＰＴａのバックゲートは、伝送信号ＲＦの最大電圧からｐＭＯＳトランジスタのｐｎ接合（寄生ダイオード）がオンする順方向電圧を差し引いた電圧より高い電圧に設定される。これにより、伝送信号ＲＦの電圧が高いときに、寄生ダイオードがオンすることを防止できる。この結果、ｐＭＯＳトランジスタＰＴａがオフしているときに、伝送信号ＲＦの振幅が寄生ダイオードのオンにより減衰することを防止できる。
【００２２】
図３は、終端回路ＴＣの別の例を示している。図１と同じ要素については、詳細な説明は省略する。この例では、終端回路ＴＣは、図１のｐＭＯＳトランジスタＰＴａの代わりにｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタＮＴを有している。ｎＭＯＳトランジスタＮＴは、ドレインが出力端子ＲＦＯＵＴに接続され、ソースおよびバックゲートが接地線ＶＳＳに接続され、ゲートで制御信号ＳＷ１を受ける。ｎＭＯＳトランジスタＮＴのゲート幅およびチャネル長は、制御信号ＳＷ１がハイレベル（例えば、電源電圧ＶＤＤ）に設定されたときに、ソース、ドレイン間のオン抵抗が５０Ωになるように設計される。
【００２３】
制御信号ＳＷ１は、終端回路ＴＣによる特性インピーダンスの整合機能を有効にするときに、ｎＭＯＳトランジスタＮＴをオンするために活性化レベル（例えば、ＶＤＤ＝１Ｖ）に設定される。制御信号ＳＷ１は、終端回路ＴＣによる特性インピーダンスの整合機能を無効にするときに、ｎＭＯＳトランジスタＮＴをオフするために非活性化レベル（例えば、ＶＳＳ＝０Ｖ）に設定される。
【００２４】
図４は、図３に示したｎＭＯＳトランジスタＮＴの断面構造の例と、出力端子ＲＦＯＵＴから出力される伝送信号ＲＦの波形の例を示している。図２と同じ要素については、詳細な説明は省略する。例えば、ｎＭＯＳトランジスタＮＴは、シリコン基板のウエル領域ＰＷ（ｐ−）上に一対の拡散領域ｎ＋（ソースおよびドレイン）を形成し、シリコン基板の表面に絶縁膜を介してゲートを形成することで製造される。ｎＭＯＳトランジスタＮＴのバックゲートであるウエル領域ＰＷは、接地線ＶＳＳに接続される。図４では、ｐｎ接合（寄生ダイオード）が、ウエル領域ＰＷと、出力端子ＲＦＯＵＴに接続される拡散領域ｎ＋との境界に存在する。
【００２５】
この例では、出力端子ＲＦＯＵＴから出力される伝送信号ＲＦの最大電圧は、図２と同じＶＤＤである。しかし、伝送信号ＲＦの最小電圧は、設計値である−ＶＤＤでなく、接地電圧ＶＳＳから電圧Ｖｏｎ（例えば、０．６Ｖ）を引いた値である。ここで、電圧Ｖｏｎは、寄生ダイオードがオンするために必要な順方向電圧である。この例では、寄生ダイオードは、伝送信号ＲＦの電圧が−Ｖｏｎ以下のときにオンし、伝送信号ＲＦが電圧−ＶＤＤになることを阻害する。終端回路ＴＣを形成するＭＯＳトランジスタＮＴがオフしているときの伝送信号ＲＦの振幅は減衰してしまう。
【００２６】
以上、この実施形態では、ｐＭＯＳトランジスタＰＴａを制御信号ＳＷ１によりオンまたはオフすることで、終端回路ＴＣａによる特性インピーダンスの整合機能を有効または無効に切り換えできる。これにより、例えば、外付けの終端抵抗を接続することなく、終端抵抗が付いた状態を実現でき、伝送信号ＲＦの出力端子ＲＦＯＵＴでの信号レベルをモニターすることが可能になる。
【００２７】
寄生容量ＣＧＳａによる特性インピーダンスのずれは、インダクタＬ１ａおよびキャパシタＣ２ａによりキャンセルされる。このため、ｐＭＯＳトランジスタＰＴａがオフしているときに、伝送信号ＲＦが寄生容量ＣＧＳａを介してゲートに漏洩することを防止できる。この結果、ｐＭＯＳトランジスタＰＴａのオン時の電流値とオフ時の電流値（リーク電流）との比であるオン／オフ比を大きくできる。
【００２８】
ｐＭＯＳトランジスタＰＴａがオフしているときに、伝送信号ＲＦがｐＭＯＳトランジスタＰＴａのソースからバックゲートに漏れることを防止できる。これにより、ｐＭＯＳトランジスタＰＴａがオフしているときに、伝送信号ＲＦの振幅が減衰することを防止できる。この結果、オン／オフを切り換え可能な終端回路ＴＣａが半導体装置ＳＥＭ１に搭載されるときにも、半導体装置ＳＥＭ１の性能が低下することを防止できる。
【００２９】
図５は、別の実施形態における終端回路ＴＣｂの例を示している。上述した図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。終端回路ＴＣｂは、図１と同様に、高周波の伝送信号ＲＦを出力端子ＲＦＯＵＴから出力する送信回路ＴＲＮＳ内に形成される。
【００３０】
終端回路ＴＣｂは、インダクタＬ１ｂ、キャパシタＣ１、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２を有している。インダクタＬ１ｂおよびキャパシタＣ１は、図１と同様に、伝送信号ＲＦの生成元と出力端子ＲＦＯＵＴの間に順に配置される。
【００３１】
ｐＭＯＳトランジスタＰＴｂ１は、ソースが出力端子ＲＦＯＵＴに接続され、ドレインがｐＭＯＳトランジスタＰＴｂ２を介して接地線ＶＳＳに接続され、バックゲートが電源線ＶＤＤに接続され、ゲートで制御信号ＳＷ１を受ける。ｐＭＯＳトランジスタＰＴｂ２は、ソースがｐＭＯＳトランジスタＰＴｂ２のドレインに接続され、ドレインが接地線ＶＳＳに接続され、バックゲートが電源線ＶＤＤに接続され、ゲートで制御信号ＳＷ１を受ける。符号ＣＧＳｂは、ｐＭＯＳトランジスタＰＴｂ１のゲート、ソース間に発生する寄生容量である。図１と同様に、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２をオンするための制御信号ＳＷ１の電圧は、例えば、−ＶＤＤ＝−１Ｖであり、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２をオフするための制御信号ＳＷ１の電圧は、例えば、ＶＤＤ＝１Ｖである。スミスチャートは、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２のオン状態における所定の周波数（例えば、７７ＧＨｚ）での特性インピーダンスを示している。
【００３２】
この実施形態では、まず、スミスチャート上で軌跡ＢをたどるためのインダクタＬ１ｂが設計される。次に、スミスチャート上で軌跡Ｄをたどるための寄生容量ＣＧＳｂが求められ、寄生容量ＣＧＳｂを有するｐＭＯＳトランジスタＰＴｂ１が設計される。これにより、ｐＭＯＳトランジスタＰＴｂ１のオン抵抗の値が決まる。次に、ｐＭＯＳトランジスタＰＴｒｂ１のオン抵抗とｐＭＯＳトランジスタＰＴｂ２のオン抵抗の合計が５０Ωになるように、ｐＭＯＳトランジスタＰＴｂ２が設計される。これにより、図１に示した終端回路ＴＣａと同様に、終端抵抗を出力端子ＲＦＯＵＴに接続することなく、終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価な状態を実現できる。
【００３３】
図６は、図５に示した終端回路ＴＣｂにおける特性インピーダンスのシミュレーション波形の例を示している。図６の左側は、制御信号ＳＷ１を１Ｖに設定し、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２がオフされる状態での特性インピーダンスの周波数特性を示している。ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２がオフされる状態は、終端回路ＴＣｂ（終端抵抗）が出力端子ＲＦＯＵＴから切り離される状態（ＲＦＯＵＴ＝ｏｐｅｎ）に対応する。図６の右側は、制御信号ＳＷ１を−１Ｖに設定し、ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２がオンされる状態での特性インピーダンスの周波数特性を示している。ｐＭＯＳトランジスタＰＴｂ１、ＰＴｂ２がオンされる状態は、終端回路ＴＣｂ（終端抵抗）が出力端子ＲＦＯＵＴに接続される状態（ＲＦＯＵＴ＝５０Ω）に対応する。
【００３４】
スミスチャート上の太い曲線は、伝送信号ＲＦの周波数を２５０ＭＨｚから１１０ＧＨｚまで変化させるときの特性インピーダンスの変化を示している。三角で示したマーカーＭ２０は、伝送信号ＲＦの周波数が７７ＧＨｚのときの特性インピーダンスを示している。図６の下側の値は、シミュレーションにより得られたＳパラメータ（Ｓ（２，２））および特性インピーダンス（impedance）を示している。ここで、式中の特性インピーダンスＺ０は５０Ωであり、式中のｊは虚数単位である。
【００３５】
終端回路ＴＣｂが出力端子ＲＦＯＵＴから切り離されている図６の左側では、７７ＧＨｚでの特性インピーダンスはほぼ５０Ωになる。この値は、出力端子ＲＦＯＵＴに対する送信回路ＴＲＮＳの特性インピーダンス（出力インピーダンス）である。終端回路ＴＣｂが出力端子ＲＦＯＵＴに接続されている図６の右側では、７７ＧＨｚでの特性インピーダンスはほぼ２５Ωになる。この状態は、５０Ωの終端抵抗が出力端子ＲＦＯＵＴの外部に接続される状態と等価である。すなわち、終端抵抗を出力端子ＲＦＯＵＴに接続することなく、終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価な状態を実現できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００３６】
図７は、別の実施形態における終端回路の例を示している。上述した図１および図５と同じ要素については、同じ符号を付し、詳細な説明は省略する。終端回路ＴＣｃは、図１と同様に、伝送信号ＲＦを出力端子ＲＦＯＵＴから出力する送信回路ＴＲＮＳ内に形成される。
【００３７】
終端回路ＴＣｃは、インダクタＬ１ｃ、キャパシタＣ１、Ｃ２ｃ、ｐＭＯＳトランジスタＰＴｃおよび抵抗素子Ｒｃを有している。図１と同様に、インダクタＬ１ｃおよびキャパシタＣ１は、伝送信号ＲＦの生成元と出力端子ＲＦＯＵＴの間に順に配置され、キャパシタＣ２ｃは、出力端子ＲＦＯＵＴと接地線ＶＳＳとの間に配置される。ｐＭＯＳトランジスタＰＴｃは、出力端子ＲＦＯＵＴと接地線ＶＳＳとの間に配置される。ｐＭＯＳトランジスタＰＴｃは、ゲートで活性化レベル（例えば、−ＶＤＤ＝−１Ｖ）の制御信号ＳＷ１を受けているときにオンし、ゲートで非活性化レベル（例えば、ＶＤＤ＝１Ｖ）の制御信号ＳＷ１を受けているときにオフする。特に限定されないが、抵抗素子Ｒｃは、ポリシリコン等の配線抵抗を利用して形成される。ｐＭＯＳトランジスタＰＴｃのオン抵抗と抵抗素子Ｒｃは、抵抗値の和が５０Ωになるように設計される。スミスチャートは、ｐＭＯＳトランジスタＰＴｃのオン状態における所定の周波数（例えば、７７ＧＨｚ）での特性インピーダンスを示している。
【００３８】
この実施形態では、特性インピーダンスは、インダクタＬ１ｃにより軌跡Ｂを描き、寄生容量ＣＧＳｃとキャパシタＣ２ｃにより軌跡Ｄを描く。点Ｅは、抵抗値の軸上で２５Ωを示す。このため、図１および図５と同様に、終端抵抗を出力端子ＲＦＯＵＴの外部に接続することなく、終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価な状態を実現できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００３９】
図８は、別の実施形態における終端回路の例を示している。上述した図１と同じ要素については、同じ符号を付し、詳細な説明は省略する。終端回路ＴＣｄは、図１と同様に、伝送信号ＲＦを出力端子ＲＦＯＵＴから出力する送信回路ＴＲＮＳ内に形成される。
【００４０】
終端回路ＴＣｄは、インダクタＬ１ｄ、Ｌ２ｄ、キャパシタＣ１およびｐＭＯＳトランジスタＰＴｄを有している。インダクタＬ１ｄおよびキャパシタＣ１は、図１と同様に、伝送信号ＲＦの生成元と出力端子ＲＦＯＵＴの間に順に配置される。例えば、インダクタＬ１ｄのインダクタンスは、図１に示したインダクタＬ１ａのインダクタンスと同じである。ｐＭＯＳトランジスタＰＴｄは、出力端子ＲＦＯＵＴと接地線ＶＳＳとの間にインダクタＬ２ｄを介して配置される。ｐＭＯＳトランジスタＰＴｄは、ゲートで活性化レベル（例えば、−ＶＤＤ＝−１Ｖ）の制御信号ＳＷ１を受けているときにオンし、ゲートで非活性化レベル（例えば、ＶＤＤ＝１Ｖ）の制御信号ＳＷ１を受けているときにオフする。ｐＭＯＳトランジスタＰＴｄのオン抵抗は、５０Ωに設計される。スミスチャートは、ｐＭＯＳトランジスタＰＴｄのオン状態における所定の周波数（例えば、７７ＧＨｚ）での特性インピーダンスを示している。
【００４１】
この例では、ｐＭＯＳトランジスタＰＴｄの寄生容量ＣＧＳｄの値は、図１に示したｐＭＯＳトランジスタＰＴａの寄生容量ＣＧＳａの値より大きい。スミスチャートにおいて、寄生容量ＣＧＳｄ、ＣＧＳｃの容量値の差に相当する特性インピーダンスの変化量を補うために、インダクタＬ２ｄ（点Ｃから点Ｅに向かう軌跡Ｄに対応する）が伝送信号ＲＦの伝達経路に対して並列に設けられる。これにより、特性インピーダンスは、軌跡Ｂ、点Ｃ、軌跡Ｄ、点Ｅ、軌跡Ｆをたどって点Ｇ（２５Ω）になる。すなわち、ｐＭＯＳトランジスタＰＴｄをオンすることにより、５０Ωの終端抵抗が出力端子ＲＦＯＵＴに接続される状態と等価な状態を得ることができる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００４２】
図９は、上述した実施形態の終端回路が搭載される半導体装置の一実施形態および半導体装置を試験する試験システムの一実施形態を示している。半導体装置ＳＥＭ１は、信号発生器ＳＧＥＮ、送信アンプＴＡＭＰ、パワー検出回路ＰＤＥＴ、終端回路ＴＣ、プルアップ抵抗ＲＵＰ１、ＲＵＰ２、受信アンプＲＡＭＰおよびミキサーＭＩＸを有している。試験システムＴＳＹＳは、半導体装置ＳＥＭ１に試験装置ＴＥＳＴ１を接続することにより実現される。
【００４３】
信号発生器ＳＧＥＮは、電源電圧ＶＤＤを受けて、送信アンプＴＡＭＰおよびミキサーＭＩＸに供給する高周波の基準信号ＲＦ０を発生する。送信アンプＴＡＭＰは、基準信号ＲＦ０を増幅して伝送信号ＲＦを生成する。信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰは、出力端子ＲＦＯＵＴから出力される伝送信号ＲＦを発生する発生回路の一例である。
【００４４】
パワー検出回路ＰＤＥＴは、伝送信号ＲＦを出力する出力端子ＲＦＯＵＴに入力端子ＩＮを接続し、モニター端子ＶＯＵＴに出力端子ＯＵＴを接続している。パワー検出回路ＰＤＥＴは、活性化状態（例えば、ロウレベル＝−１Ｖ）の試験信号ＴＳ１を受けているときに動作し、伝送信号ＲＦの電力をモニターし、モニターした電力の値を示す信号値を外部端子ＶＯＵＴに出力する。例えば、モニターした電力の値を示す信号値は、電圧値でもよく、デジタル値でもよい。パワー検出回路ＰＤＥＴは、非活性化状態（例えば、ハイレベル＝１Ｖ）の試験信号ＴＳ１を受けているときに、伝送信号ＲＦの電力のモニターを禁止する。パワー検出回路ＰＤＥＴの例は、図１０に示す。
【００４５】
終端回路ＴＣは、図１、図５、図７、図８に示した終端回路ＴＣａ、ＴＣｂ、ＴＣｃ、ＴＣｄのいずれかである。プルアップ抵抗ＲＵＰ１は、高抵抗素子であり、終端回路ＴＣの制御端子ＳＷ１を電源電圧ＶＤＤにプルアップする。プルアップ抵抗ＲＵＰ２は、高抵抗素子であり、パワー検出回路ＰＤＥＴの制御端子を電源電圧ＶＤＤにプルアップする。
【００４６】
信号発生器ＳＧＥＮ、送信アンプＴＡＭＰ、終端回路ＴＣおよびプルアップ抵抗ＲＵＰ１、ＲＵＰ２は、図１、図５、図７、図８に示した送信回路ＴＲＮＳに含まれる。半導体装置ＳＥＭ１は、携帯電話や車載レーダー等の通信機器に搭載される。プルアップ抵抗ＲＵＰ１は、試験装置ＴＥＳＴが半導体装置ＳＥＭ１に接続されないとき、図１、図５、図７、図８に示したｐＭＯＳトランジスタＰＴａ、ＰＴｂ、ＰＴｃ、ＰＴｄがオフ状態を維持するために設けられる。これにより、例えば、半導体装置ＳＥＭ１が通信機器として動作するときに、終端回路ＴＣは出力端子ＲＦＯＵＴから電気的に切り離され、特性インピーダンスがずれることを防止できる。プルアップ抵抗ＲＵＰ２は、試験装置ＴＥＳＴ１が半導体装置ＳＥＭ１に接続されないときに、パワー検出回路ＰＤＥＴの動作を禁止するために設けられる。
【００４７】
受信アンプＲＡＭＰは、入力端子ＲＦＩＮを介して受信する高周波の伝送信号を増幅し、増幅した信号をミキサーＭＩＸに出力する。ミキサーＭＩＸは、受信アンプＲＡＭＰからの信号と基準信号ＲＦ０とを混合し、中間周波信号ＩＦＯＵＴとして出力する。受信アンプＲＡＭＰおよびミキサーＭＩＸは、入力端子ＲＦＩＮに入力される高周波の伝送信号を処理する処理回路の一例であり、受信回路に含まれる。
【００４８】
半導体装置ＳＥＭ１は、出力端子ＲＦＯＵＴおよび入力端子ＲＦＩＮにアンテナＡＮＴ１、ＡＮＴ２をそれぞれ接続することで、携帯電話や車載レーダー等の通信機器の一部として動作する。なお、出力端子ＲＦＯＵＴおよび入力端子ＲＦＩＮに共通のアンテナを接続してもよい。
【００４９】
試験装置ＴＥＳＴ１は、例えば、ＬＳＩテスタであり、半導体装置ＳＥＭ１を試験するときに、制御信号ＳＷ１、試験信号ＴＳ１、電源電圧ＶＤＤ（例えば、１Ｖ）を半導体装置ＳＥＭ１に供給し、半導体装置ＳＥＭ１からモニター信号ＶＯＵＴを受ける。試験装置ＴＥＳＴ１は、例えば、試験中に制御信号ＳＷ１および試験信号ＴＳ１を−１Ｖに設定し、試験を実施しないときに制御信号ＳＷ１を１Ｖに設定し、試験信号ＴＳ１を１Ｖに設定する。
【００５０】
半導体装置ＳＥＭ１は、伝送信号ＲＦの電力の値を示すモニター信号ＶＯＵＴに応じて、信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰの動作の良否を判定する。例えば、モニター信号ＶＯＵＴが示す電力の値が、規定の値より小さいとき、信号発生器ＳＧＥＮまたは送信アンプＴＡＭＰが不良であると判定する。半導体装置ＳＥＭ１は、モニター信号ＶＯＵＴに応じて信号発生器ＳＧＥＮまたは送信アンプＴＡＭＰの不良を判断するときに、半導体装置ＳＥＭ１を不良品として扱う。
【００５１】
図１０は、図９に示したパワー検出回路ＰＤＥＴの例を示している。パワー検出回路ＰＤＥＴは、入力端子ＩＮと出力端子ＯＵＴの間に直列に配置されたダイオードＤｐおよびｐＭＯＳトランジスタＰＴｐと、出力端子ＯＵＴと接地線ＶＳＳの間に並列に配置された抵抗素子ＲｐおよびキャパシタＣｐとを有している。
【００５２】
ｐＭＯＳトランジスタＰＴｐは、ゲートで活性化レベル（例えば、−ＶＤＤ＝−１Ｖ）の試験信号ＴＳ１を受けているときにオンし、ゲートで非活性化レベル（例えば、ＶＤＤ＝１Ｖ）の試験信号ＴＳ１を受けているときにオフする。
【００５３】
パワー検出回路ＰＤＥＴは、ｐＭＯＳトランジスタＰＴｐがオンしている期間に、入力端子ＩＮで受ける伝送信号ＲＦの電圧値を平滑する平滑回路として動作する。パワー検出回路ＰＤＥＴは、平滑により生成される電圧を、伝送信号ＲＦの電力を示す値として出力端子ＯＵＴを介してモニター端子ＶＯＵＴに出力する。図９に示したプルアップ抵抗ＲＵＰ２は、試験装置ＴＥＳＴが半導体装置ＳＥＭ１に接続されないときに、ｐＭＯＳトランジスタＰＴｐを確実にオフし、パワー検出回路ＰＤＥＴの動作を禁止するために設けられる。
【００５４】
図１１は、図９に示した試験システムＴＳＹＳによる半導体装置ＳＥＭ１の試験フローの例を示している。図１１のフローは、試験装置ＴＥＳＴが実施する動作を示しており、半導体装置ＳＥＭ１の製造工程において実施される。すなわち、図１１のフローは、半導体装置ＳＥＭ１の製造方法の一部を示している。
【００５５】
まず、ステップＳ１０において、試験装置ＴＥＳＴは、半導体装置ＳＥＭ１のパッド（外部端子）にプローブを接触させる。ここで、プローブは、ロジックテスタ等の一般的な試験装置に取り付けられるプローブカードのプローブであり、高周波用のプローブに比べて安価である。また、ロジックテスタ等の試験装置では、複数の半導体装置ＳＥＭ１のパッドに同時にプローブを接触させることができ、複数の半導体装置ＳＥＭ１を同時に試験可能できる。これにより、試験時間を短縮でき、試験コストを削減できる。
【００５６】
次に、ステップＳ２０において、試験装置ＴＥＳＴは、制御信号ＳＷ１および試験信号ＴＳ１をロウレベルに設定する。これにより、終端回路ＴＣのｐＭＯＳトランジスタ（例えば、図１のＰＴａ）はオンし、半導体装置ＳＥＭ１は、終端抵抗が出力端子ＲＦＯＵＴの外部に接続される状態と等価な状態になる。
【００５７】
ステップＳ３０において、試験装置ＴＥＳＴは、半導体装置ＳＥＭ１の信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰ等を動作させ、半導体装置ＳＥＭ１に伝送信号ＲＦを生成させる。例えば、半導体装置ＳＥＭ１は、信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰで電源電圧ＶＤＤを受けることにより、伝送信号ＲＦの生成を開始する。あるいは、半導体装置ＳＥＭ１は、電源電圧ＶＤＤを受けているときに、信号発生器ＳＧＥＮで起動信号を受けることで動作を開始し、伝送信号ＲＦを生成する。パワー検出回路ＰＤＥＴは、伝送信号ＲＦの電力をモニターし、モニターした電力の値を、例えば電圧値としてモニター端子ＶＯＵＴに出力する。なお、ステップＳ２０、Ｓ３０の実行順序は逆でもよい。
【００５８】
次に、ステップＳ４０において、試験装置ＴＥＳＴは、モニター端子ＶＯＵＴを介して受ける電圧値に基づいて伝送信号ＲＦの電力値を検出する。そして、ステップＳ５０において、試験装置ＴＥＳＴは、検出した電力値に応じて、半導体装置ＳＥＭ１の良否を判定する。例えば、試験装置ＴＥＳＴによる試験は、複数のチップ状態の半導体装置ＳＥＭ１が形成されたウエハを用いて実施される。試験により良品と判定された半導体装置ＳＥＭ１は、ウエハから切り出され、他の半導体チップや部品とともに、通信機器として組み立てられる。
【００５９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、終端回路ＴＣによる特性インピーダンスの整合機能を有効にするときに、パワー検出回路ＰＤＥＴを動作させることで、外付けの終端抵抗が接続されるときと同じ状態で伝送信号ＲＦの電力をモニターでき、信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰが正常に動作することを確認できる。すなわち、高価な高周波プローブ等を用いることなく、アンテナＡＮＴ１が接続されているときと同じ状態を実現でき、半導体装置ＳＥＭ１の自己試験を実施できる。この結果、半導体装置ＳＥＭ１の試験時間を削減でき、試験コストを削減できる。
【００６０】
プルアップ抵抗ＲＵＰ１が制御端子ＳＷ１に接続されるため、半導体装置ＳＥＭ１がシステムに搭載された状態で、終端回路ＴＣによる特性インピーダンスの整合機能が有効になることを防止できる。また、プルアップ抵抗ＲＵＰ２が試験端子ＴＳ２に接続されるため、半導体装置ＳＥＭ１がシステムに搭載された状態で、パワー検出回路ＰＤＥＴが動作することを防止できる。これにより、伝送信号ＲＦの振幅が減衰することを防止でき、半導体装置ＳＥＭ１およびシステムの性能が低下することを防止できる。さらに、半導体装置ＳＥＭ１の消費電力が増加することを防止できる。
【００６１】
図１２は、上述した実施形態の終端回路が搭載される半導体装置の別の実施形態および半導体装置を試験する試験システムの別の実施形態を示している。図９と同じ要素については同じ符号を付し、詳細な説明は省略する。
【００６２】
半導体装置ＳＥＭ２は、図９に示した半導体装置ＳＥＭ１に終端回路ＴＣＲ、試験信号発生回路ＴＳＧＥＮおよびプルアップ抵抗ＲＵＰ３を追加している。半導体装置ＳＥＭ２のその他の構成は、試験端子ＴＳ２および制御端子ＳＷ２が追加されることを除き、図９に示した半導体装置ＳＥＭ１と同様である。半導体装置ＳＥＭ２は、出力端子ＲＦＯＵＴおよび入力端子ＲＦＩＮにアンテナＡＮＴ１、ＡＮＴ２をそれぞれ接続することで、携帯電話や車載レーダー等の通信機器の一部として動作する。
【００６３】
終端回路ＴＣＲは、図１、図５、図７、図８に示した終端回路ＴＣａ、ＴＣｂ、ＴＣｃ、ＴＣｄのいずれかである。但し、終端回路ＴＣＲ内のインダクタＬ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ、Ｌ２ｄのインダクタンスは、図１、図５、図７、図８に示した終端回路ＴＣａ、ＴＣｂ、ＴＣｃ、ＴＣｄ内の同じ符号のインダクタのインダクタンスとそれぞれ異なる。同様に、終端回路ＴＣＲ内のキャパシタＣ２ａ、Ｃ２ｃのキャパシタンスは、図１、図５、図７、図８に示した終端回路ＴＣａ、ＴＣｂ、ＴＣｃ、ＴＣｄ内の同じ符号のキャパシタのキャパシタンスと異なる。終端回路ＴＣＲでは、図１等の出力端子ＲＦＯＵＴに接続されるノードが入力端子ＲＦＩＮに接続され、伝送信号ＲＦを受けるノードが受信アンプＲＡＭＰの入力に接続され、制御端子ＳＷ１は制御信号ＳＷ２を受ける。
【００６４】
例えば、制御信号ＳＷ２は、終端回路ＴＣＲによる特性インピーダンスの整合機能を有効にするときに、活性化レベル（例えば、−ＶＤＤ＝−１Ｖ）に設定される。制御信号ＳＷ２は、終端回路ＴＣＲによる特性インピーダンスの整合機能を無効にするときに、非活性化レベル（例えば、ＶＤＤ＝１Ｖ）に設定される。
【００６５】
終端回路ＴＣＲは、受信アンプＲＡＭＰおよびミキサーＭＩＸの動作試験を実施するときに有効にされ、システムに搭載される半導体装置ＳＥＭ２がシステムの一部として動作するときに無効にされる。
【００６６】
試験信号発生回路ＴＳＧＥＮは、半導体装置ＳＥＭ２を搭載する通信機器がアンテナＡＮＴ２を介して入力端子ＲＦＩＮで受ける伝送信号と同じ周波数と電力を有する試験信号ＴＳを生成し、受信アンプＲＡＭＰに出力する。なお、試験信号発生回路ＴＳＧＥＮは、受信試験を開始するための活性化レベルの試験信号ＴＳ２を受けているときに動作する。
【００６７】
受信アンプＲＡＭＰは、試験信号ＴＳを増幅し、増幅した信号をミキサーＭＩＸに出力する。ミキサーＭＩＸは、受信アンプＲＡＭＰにより増幅される試験信号ＴＳと基準信号ＲＦ０とを混合し、中間周波信号ＩＦＯＵＴとして出力する。そして、中間周波信号ＩＦＯＵＴの特性を、試験装置ＴＥＳＴ２等により解析することで、半導体装置ＳＥＭ２の外部から伝送信号を受けることなく、受信アンプＲＡＭＰおよびミキサーＭＩＸの動作試験を実施できる。なお、試験信号発生回路ＴＳＧＥＮは、非活性化状態の試験信号ＴＳ２を受けているときに、試験信号ＴＳの生成を禁止する。
【００６８】
プルアップ抵抗ＲＵＰ３は、高抵抗素子であり、試験端子ＴＳ２を電源電圧ＶＤＤにプルアップする。プルアップ抵抗ＲＵＰ３は、試験装置ＴＥＳＴ２が半導体装置ＳＥＭ２に接続されないときに、試験信号発生回路ＴＳＧＥＮの動作を禁止するために設けられる。
【００６９】
試験装置ＴＥＳＴ２は、例えば、ＬＳＩテスタであり、半導体装置ＳＥＭ２を試験するときに、制御信号ＳＷ１、ＳＷ２、試験信号ＴＳ１、ＴＳ２、電源電圧ＶＤＤを半導体装置ＳＥＭ２に供給し、半導体装置ＳＥＭ２からモニター信号ＶＯＵＴを受ける。試験装置ＴＥＳＴ２は、試験信号ＴＳ２を出力する機能を図９に示した試験装置ＴＥＳＴ１に追加している。試験装置ＴＥＳＴ２のその他の機能は試験装置ＴＥＳＴ１と同様である。例えば、試験装置ＴＥＳＴ２は、伝送信号ＲＦの電力をモニターすることで信号発生器ＳＧＥＮおよび送信アンプＴＡＭＰの良否を判定するときに、図１１に示したフローを実施する。
【００７０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、終端回路ＴＣＲによる特性インピーダンスの整合機能を有効にするときに、試験信号発生回路ＴＳＧＥＮを動作させることで、外付けの終端抵抗が接続されるときと同じ状態で高周波の試験信号ＴＳを受信アンプＲＡＭＰに供給できる。すなわち、外付けの終端抵抗を入力端子ＲＦＩＮに接続することなく、アンテナＡＮＴ２が接続されているときと同じ状態を実現でき、高周波の試験信号ＴＳを用いて受信アンプＲＡＭＰおよびミキサーＭＩＸの動作試験を実施できる。
【００７１】
プルアップ抵抗ＲＵＰ３が制御端子ＳＷ２に接続されるため、半導体装置ＳＥＭ１がシステムに搭載された状態で、終端回路ＴＣＲによる特性インピーダンスの整合機能が有効になることを防止できる。
【００７２】
図１３は、半導体装置を試験する試験システムの別の例を示している。例えば、試験システムＴＳＹＳにより試験される半導体装置ＳＥＭは、図９に示した半導体装置ＳＥＭ１から終端回路ＴＣ、パワー検出回路ＰＤＥＴおよびプルアップ抵抗ＲＵＰ１、ＲＵＰ２を削除して形成されている。終端回路ＴＣが半導体装置ＳＥＭに形成されないとき、出力端子ＲＦＯＵＴは、高周波用のプローブＲＦＰＲＢを介して高周波用の試験装置ＲＦＴＥＳＴに接続される。
【００７３】
プローブＲＦＰＲＢは、接地線ＶＳＳによりシールドされた伝送信号ＲＦ用の信号線を有しており、特性インピーダンスは５０Ωに設定されている。プローブＲＦＰＲＢは、図９の試験システムＴＳＹＳで使用するプローブより高価であり、また、複数の信号パッドに同時に接続できない。試験装置ＲＦＴＥＳＴは、プローブＲＦＰＲＢを介して受ける伝送信号ＲＦの特性を測定するために、例えば５０Ωの内部抵抗ＩＲで終端されている。一般に、高周波用の試験装置ＲＦＴＥＳＴは、ロジックテスタ等の試験装置に比べて高価であり、同時に測定可能なピン数も少ない。したがって、プローブＲＦＰＲＢおよび試験装置ＲＦＴＥＳＴを用いた試験では、試験時間は長くなり、試験コストが増加する。
【００７４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【図１】
2012123990.tif 000003
【図２】
2012123990.tif 000004
【図３】
2012123990.tif 000005
【図４】
2012123990.tif 000006
【図５】
2012123990.tif 000007
【図６】
2012123990.tif 000008
【図７】
2012123990.tif 000009
【図８】
2012123990.tif 000010
【図９】
2012123990.tif 000011
【図１０】
2012123990.tif 000012
【図１１】
2012123990.tif 000013
【図１２】
2012123990.tif 000014
【図１３】
2012123990.tif 000015
【手続補正書】
【提出日】平成25年8月2日(2013.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送信号を出力または入力する信号端子にソースが接続され、ドレインが接地線に接続され、ゲートで制御信号を受け、特性インピーダンスの整合機能を有効にするときにオンされ、前記整合機能を無効にするときにオフされるｐＭＯＳトランジスタと、
特性インピーダンスを整合するために、前記信号端子に接続されるインダクタおよびキャパシタと
を備えていることを特徴とする終端回路。
【請求項２】
請求項１に記載の終端回路と、
前記終端回路の前記信号端子に接続され、前記信号端子から出力される前記伝送信号を発生する発生回路と、
前記制御信号を受ける制御端子と、
前記信号端子に接続され、前記伝送信号の電力をモニターし、モニターした電力の値を示す信号値を出力するパワー検出回路と、
を備えていることを特徴とする半導体装置。
【請求項３】
第１電圧を有する第１電圧線と前記制御端子との間に配置される抵抗素子を備え、
前記ｐＭＯＳトランジスタは、前記制御端子がオープン状態のときに、前記ゲートで前記第１電圧を受けてオフすること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
試験信号を受ける試験端子を備え、
前記パワー検出回路は、前記試験端子で活性化状態の前記試験信号を受けているときに前記伝送信号の電力をモニターし、前記試験端子で非活性化状態の前記試験信号を受けているときに電力のモニターを禁止すること
を特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
請求項１に記載の終端回路と、
前記終端回路の前記信号端子に接続され、前記信号端子に入力される前記伝送信号を処理する処理回路と、
前記制御信号を受ける制御端子と、
試験信号を受ける試験端子と、
前記試験端子で活性化状態の前記試験信号を受けているときに試験用の伝送信号を生成し、前記試験端子で非活性化状態の前記試験信号を受けているときに前記試験用の伝送信号の生成を禁止する試験信号発生回路と
を備えていることを特徴とする半導体装置。
【請求項６】
請求項２ないし請求項４のいずれか１項に記載の半導体装置と、
特性インピーダンスの整合機能を有効にするために前記制御信号を前記半導体装置に供給し、前記パワー検出回路から出力される電力値を示す信号を受け、前記発生回路の動作の良否を判定する試験装置と
を備えていることを特徴とする試験システム。
【請求項７】
請求項５に記載の半導体装置と、
特性インピーダンスの整合機能を有効にするために前記制御信号を前記半導体装置に供給し、前記処理回路を試験する前記試験用の伝送信号を生成するために前記試験信号を前記半導体装置に供給する試験装置と
を備えていることを特徴とする試験システム。
【国際調査報告】
2012123990.tif 000016
2012123990.tif 000017
2012123990.tif 000018
2012123990.tif 000019