(57)【要約】  クロック信号ＣＬＫに同期してオン／オフするトランジスタＭ０と、トランジスタＭ０のオン／オフに同期して比較動作を行う差動対（Ｍ１，Ｍ２）と、差動対（Ｍ１，Ｍ２）による比較結果を出力する正帰還部Ｆ１とを有する、コンパレータであって、正帰還部Ｆ１が、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４との間に挿入された抵抗Ｒ１と、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６との間に挿入された抵抗Ｒ２とを備え、抵抗Ｒ１の低電位側にＰＭＯＳトランジスタＭ５のゲートが接続され、抵抗Ｒ１の高電位側にＮＭＯＳトランジスタＭ６のゲートが接続され、抵抗Ｒ２の低電位側にＰＭＯＳトランジスタＭ３のゲートが接続され、抵抗Ｒ２の高電位側にＮＭＯＳトランジスタＭ４のゲートが接続されている、コンパレータ。
2012035882.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期してオン／オフするスイッチと、
前記スイッチのオン／オフに同期して比較動作を行う差動対と、
前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
前記正帰還部が、
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間に挿入された第１の抵抗と、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間に挿入された第２の抵抗とを備え、
前記第１の抵抗の低電位側に前記第２のＰＭＯＳトランジスタのゲートが接続され、前記第１の抵抗の高電位側に前記第２のＮＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の低電位側に前記第１のＰＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の高電位側に前記第１のＮＭＯＳトランジスタのゲートが接続されている、ことを特徴とする、コンパレータ。
【請求項２】
前記第１の抵抗及び前記第２の抵抗の抵抗値が、前記正帰還部の電源電圧が低くなるにつれて高くなる、請求項１に記載のコンパレータ。
【請求項３】
前記第１の抵抗及び前記第２の抵抗が、ゲートを低電位に接続したＰＭＯＳトランジスタ、ゲートを高電位に接続したＮＭＯＳトランジスタ又はそれらのトランジスタの並列構成である、請求項２に記載のコンパレータ。
【請求項４】
前記スイッチは、前記第１の抵抗及び前記第２の抵抗であり、
前記第１の抵抗及び前記第２の抵抗は、第１のクロック信号がゲートに入力されるＮＭＯＳトランジスタと、前記第１のクロック信号に対してレベルが反転した第２のクロック信号がゲートに入力されるＰＭＯＳトランジスタとの並列構成を有し、
前記差動対の基準電極が定電位に固定された、請求項２に記載のコンパレータ。
【請求項５】
前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを、前記第２のクロック信号に応じて、オン／オフさせる回路を有する、請求項４に記載のコンパレータ。
【請求項６】
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタが、第１のＣＭＯＳインバータの構成素子であり、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタが、第２のＣＭＯＳインバータの構成素子である、請求項１に記載のコンパレータ。
【請求項７】
請求項１に記載のコンパレータを備える、ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に同期してオン／オフするスイッチと、前記スイッチのオン／オフに同期して比較動作を行う差動対と、前記差動対による比較結果を出力する正帰還部とを有するコンパレータ、及びそれを備えるＡＤ変換器に関する。
【背景技術】
【０００２】
図１は、従来のダイナミックコンパレータ１の構成図である。ダイナミックコンパレータ１は、正帰還をかけた２つのＣＭＯＳインバータＩＶ１，ＩＶ２と、入力電圧ＩＮ＋とＩＮ−の大小判別を行う差動対Ｄ１と、クロック信号ＣＬＫに従ってダイナミックコンパレータ１のオン／オフを切り替えるスイッチＭ０とを有している。第１のＣＭＯＳインバータＩＶ１は、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４から構成され、第２のＣＭＯＳインバータＩＶ２は、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６から構成される。差動対Ｄ１は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２から構成される。ダイナミックコンパレータ１がスイッチＭ０によってオンすると、差動対Ｄ１に供給されている入力電圧ＩＮ＋とＩＮ−の差分に応じた電流差が生ずることにより、負荷として接続された第１のＣＭＯＳインバータＩＶ１と第２のＣＭＯＳインバータＩＶ２との間に能力差が発生することで、入力電圧ＩＮ＋とＩＮ−の大小判別が可能となる。【０００３】
なお、ダイナミックコンパレータに関する先行技術文献として、例えば特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本国公開特許公報第２００７−３１８４５７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、電源電圧をVdd，ＰＭＯＳトランジスタＭ３，Ｍ５の閾値電圧をVth_p，ＮＭＯＳトランジスタＭ４，Ｍ６の閾値電圧をVth_nとすると、Vdd<Vth_p+Vth_nのときのような低電圧の電源電圧Vddで動作する場合、ＣＭＯＳインバータＩＶ１，ＩＶ２に十分な電流を流す能力が発生しないため、正帰還をかけても出力が切り替わらず、正常に大小判別を行うことができない。【０００６】
例えば、図２は、ＣＭＯＳインバータの入出力が釣り合った状態を示している。Veff_pは、ＰＭＯＳトランジスタＭ３のオーバードライブ電圧を表し、Veff_nは、ＮＭＯＳトランジスタＭ４のオーバードライブ電圧を表している。電源電圧Vddが高いときには、ＰＭＯＳトランジスタＭ３のゲート−ソース間に駆動電圧(Vth_p+Veff_p)を印加することによりＰＭＯＳトランジスタＭ３はオンし、ＮＭＯＳトランジスタＭ４のゲート−ソース間に駆動電圧(Vth_n+Veff_n)を印加することによりＮＭＯＳトランジスタＭ４はオンする。しかしながら、電源電圧Vddが低くなりすぎると、トランジスタＭ３とＭ４をオン可能な駆動電圧が不足することにより、トランジスタＭ３とＭ４にドレイン電流Idを流すことができなくなるため、正帰還を正しく機能させることができない。【０００７】
すなわち、電源電圧Vddの状態がオーバードライブ電圧Veffを十分確保できない低電圧状態のときには、図３に示されるように、クロック信号ＣＬＫがハイレベルになっても、正帰還をかけた２つのＣＭＯＳインバータの出力電圧ＯＵＴ＋とＯＵＴ−が容易に静定しないため、所望の時間内に入力電圧ＩＮ＋とＩＮ−の大小判別を行うことができない（入力電圧ＩＮ＋とＩＮ−の大小の判定時間が延びてしまう）。【０００８】
そこで、本発明は、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することが可能なコンパレータ及びそれを備えるＡＤ変換器の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係るコンパレータは、
クロック信号に同期してオン／オフするスイッチと、
前記スイッチのオン／オフに同期して比較動作を行う差動対と、
前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
前記正帰還部が、
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間に挿入された第１の抵抗と、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間に挿入された第２の抵抗とを備え、
前記第１の抵抗の低電位側に前記第２のＰＭＯＳトランジスタのゲートが接続され、前記第１の抵抗の高電位側に前記第２のＮＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の低電位側に前記第１のＰＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の高電位側に前記第１のＮＭＯＳトランジスタのゲートが接続されている、ことを特徴とするものである。【００１０】
また、上記目的を達成するため、本発明に係るＡＤ変換器は、本発明に係るコンパレータを備えるものである。
【発明の効果】
【００１１】
本発明によれば、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することができる。
【図面の簡単な説明】
【００１２】
【図１】従来のダイナミックコンパレータ１の構成図である。
【図２】ＣＭＯＳインバータの入出力が釣り合った状態を示している。
【図３】従来技術の場合の判定時間を示した図である。
【図４】本発明の第１の実施形態であるダイナミックコンパレータ２の構成図である。
【図５】本発明を適用した場合の判定時間を示した図である。
【図６】本発明の第２の実施形態であるダイナミックコンパレータ３の構成図である。
【図７】本発明の第３の実施形態であるダイナミックコンパレータ４の構成図である。
【図８】本発明の実施形態であるΔΣ型ＡＤ変換器の構成図である。
【図９】本発明の第４の実施形態であるダイナミックコンパレータ５の構成図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明を実施するための形態の説明を行う。なお、各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳトランジスタを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳトランジスタを表す。
【００１４】
図４は、本発明の第１の実施形態であるダイナミックコンパレータ２の構成図である。ダイナミックコンパレータ２は、クロック信号ＣＬＫに同期してオン／オフするスイッチとして機能するトランジスタＭ０と、トランジスタＭ０のオン／オフに同期して比較動作を行う差動対Ｄ１と、差動対Ｄ１による比較結果を出力する正帰還部Ｆ１とを有し、ＣＭＯＳプロセスを含む半導体集積回路に集積されている。
【００１５】
トランジスタＭ０は、ゲートに供給されるクロック信号ＣＬＫがハイレベルのときオンし、ゲートに供給されるクロック信号ＣＬＫがローレベルのときオフする。トランジスタＭ０がオン状態で、差動対Ｄ１は比較動作を行うことが可能となり、トランジスタＭ０がオフ状態で、差動対Ｄ１は比較動作を行うことが不可能となる。トランジスタＭ０は、ソースがグランドに接続され、ドレインが差動対Ｄ１のソースに接続されている。
【００１６】
差動対Ｄ１は、ソースがノードａで共通接続された一対のトランジスタＭ１とＭ２によって構成されている。トランジスタＭ１のゲートに入力電圧ＩＮ＋が供給され、トランジスタＭ２のゲートに入力電圧ＩＮ−が供給される。差動対Ｄ１は、入力電圧ＩＮ＋とＩＮ−の大小関係を比較する。
【００１７】
正帰還部Ｆ１は、第１のＣＭＯＳインバータを構成するトランジスタＭ３，Ｍ４と、トランジスタＭ３とＭ４との間に挿入された第１の抵抗Ｒ１と、第２のＣＭＯＳインバータを構成するトランジスタＭ５，Ｍ６と、トランジスタＭ５とＭ６との間に挿入された第２の抵抗Ｒ２とを備えている。正帰還部Ｆ１は、電源電圧Vddと差動対Ｄ１のドレインとの間に配置されている。トランジスタＭ３とＭ５のソースは、電源電圧Vddに接続され、トランジスタＭ４のソースは、トランジスタＭ１のドレインにノードｂで接続され、トランジスタＭ６のソースは、トランジスタＭ２のドレインにノードｃで接続されている。
【００１８】
また、抵抗Ｒ１の低電位側に接続されたトランジスタＭ４のドレインに、トランジスタＭ５のゲートが接続されている。抵抗Ｒ１の高電位側のノードｄに接続されたトランジスタＭ３のドレインに、トランジスタＭ６のゲートが接続されている。抵抗Ｒ２の低電位側に接続されたトランジスタＭ６のドレインに、トランジスタＭ２のゲートが接続されている。抵抗Ｒ２の高電位側のノードｅに接続されたトランジスタＭ５のドレインに、トランジスタＭ４のゲートが接続されている。
【００１９】
出力電圧ＯＵＴ−は、抵抗Ｒ１とトランジスタＭ４のドレインとの接続点から取り出され、出力電圧ＯＵＴ＋は、抵抗Ｒ２とトランジスタＭ６のドレインとの接続点から取り出される。
【００２０】
正帰還部Ｆ１がこのような構成を有することにより、電源電圧Vddが低電圧状態であっても、ＣＭＯＳインバータの各ゲートに十分な電圧が印加できるため、図５に示されるように、図３に比べて、低電圧動作における出力の静定時間を短縮することができ、所望の時間内に入力電圧ＩＮ＋とＩＮ−の大小判別を行うことができる。
【００２１】
すなわち、抵抗Ｒ１に流れる電流によって発生する抵抗Ｒ１の両端電圧により、トランジスタＭ６のゲート電位を持ち上げるとともに、トランジスタＭ５のゲート電位を引き下げることができる。同様に、抵抗Ｒ２に流れる電流によって発生する抵抗Ｒ２の両端電圧により、トランジスタＭ４のゲート電位を持ち上げるとともに、トランジスタＭ３のゲート電位を引き下げることができる。その結果、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６それぞれのゲート−ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。
【００２２】
図６は、本発明の第２の実施形態であるダイナミックコンパレータ３の構成図である。図４と同様の構成については、その説明を省略する。ＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に挿入される抵抗は、図４に示したような通常の抵抗体でもよいが、図６のダイナミックコンパレータ３の正帰還部Ｆ２は、ゲートを低電位（例えば、グランド）に接続したＰＭＯＳトランジスタとゲートを高電位（例えば、電源電圧Vdd）に接続したＮＭＯＳトランジスタとを並列に組み合わせた構成を抵抗として使用する構成である。以下、このように並列に組み合わせた構成を「並列トランジスタ」という。並列トランジスタＰＴ１は、トランジスタＭ７とＭ８から構成され、並列トランジスタＰＴ２は、トランジスタＭ９とＭ１０から構成される。
【００２３】
この場合、並列トランジスタＰＴ１及びＰＴ２は、低電源電圧状態では抵抗値が高くなり、高電源電圧状態では抵抗値が低くなるような可変抵抗として機能する。なぜならば、電源電圧Vddがある程度下がると、並列トランジスタＰＴ１及びＰＴ２のゲート−ソース間電圧を十分に確保できなくなり、並列トランジスタＰＴ１及びＰＴ２のオン抵抗が増加して、並列トランジスタＰＴ１及びＰＴ２に電流が流れにくくなるからである。並列トランジスタＰＴ１及びＰＴ２が可変抵抗として機能することで、ＣＭＯＳインバータにほとんど電流が流れないような低電源電圧状態においても、抵抗の両端（すなわち、並列トランジスタＰＴ１及びＰＴ２のドレイン−ソース間）に十分な電位差を発生させることができるので、図４の場合よりも電源電圧Vddが低電圧の状態で、ダイナミックコンパレータ３の正常動作が可能となる。
【００２４】
なお、図６に図示した構成に対して、並列トランジスタＰＴ1を、ゲートが高電位に接続されたトランジスタＭ７に置き換え、且つ、並列トランジスタＰＴ２を、ゲートが高電位に接続されたトランジスタＭ９に置き換えた構成でもよい（トランジスタＭ８，Ｍ１０を削除）。また、図６に図示した構成に対して、並列トランジスタＰＴ1を、ゲートが低電位に接続されたトランジスタＭ８に置き換え、且つ、並列トランジスタＰＴ２を、ゲートが低電位に接続されたトランジスタＭ１０に置き換えた構成でもよい（トランジスタＭ７，Ｍ９を削除）。しかしながら、並列トランジスタＰＴ１及びＰＴ２のオン抵抗は、一方のトランジスタのみの構成に比べて、電源電圧Vddの変化に対する変動が小さいため、図６に図示した構成は、電源電圧Vddが低電圧の状態でダイナミックコンパレータの動作が安定するという点で有利である。
【００２５】
図７は、本発明の第３の実施形態であるダイナミックコンパレータ４の構成図である。上述の実施形態と同様の構成については、その説明を省略する。ダイナミックコンパレータ４は、トランジスタＭ１にＣＲフィルタＦＬ１が接続され、トランジスタＭ２のゲートにＣＲフィルタＦＬ２が接続された構成を有している。このようなＣＲフィルタを構成することによって、入力されたクロック信号ＣＬＫに同期してダイナミックコンパレータ４が大小判別を行うときに（具体的には、ノードａの電圧レベルが反転するときに）、差動対Ｄ１のゲート容量を介して入力電圧ＩＮ＋，ＩＮ−に重畳するノイズを抑えることができる。
【００２６】
ＣＲフィルタＦＬ１は、トランジスタＭ１のゲートに直列接続された抵抗Ｒ３と、トランジスタＭ１のゲート−グランド間に配置されたキャパシタＣ１とから構成される。ＣＲフィルタＦＬ２は、トランジスタＭ２のゲートに直列接続された抵抗Ｒ４と、トランジスタＭ２のゲート−グランド間に配置されたキャパシタＣ２とから構成される。
【００２７】
例えば、図８に示したΔΣ型ＡＤ変換器１０のように、積分器の出力電圧がダイナミックコンパレータの差動対に入力される構成の場合、積分器と差動対との間にノイズフィルタ（具体的には、ＣＲフィルタＦＬ１及びＦＬ２）を設けることによって、積分器の出力に伝わるノイズを抑えることができるので、ＡＤ変換精度が低下することを抑えることができる。また、積分器の出力にノイズが伝わっても、積分器に用いているオペアンプＡ２の動作が正常動作に回復するまでの時間を短縮することができる。
【００２８】
また、２次以上のΔΣ型ＡＤ変換器において、積分器間の接続部など、サンプリング時に出力が変動する箇所に、ノイズフィルタを挿入することによって、ＡＤ変換精度の低下を抑えることができる。図８の場合、１段目の積分器のオペアンプＡ１と２段目の積分器のサンプルホールド回路ＳＨ２との間に、ＣＲフィルタＦＬ３及びＦＬ４が挿入されている。
【００２９】
ＣＲフィルタＦＬ３は、オペアンプＡ１の第１の出力部とサンプルホールド回路ＳＨ２の第１の入力部との間に直列に配置された抵抗Ｒ５と、サンプルホールド回路ＳＨ２の第１の入力部とグランドとの間に配置されたキャパシタＣ１５とから構成される。ＣＲフィルタＦＬ４は、オペアンプＡ１の第２の出力部とサンプルホールド回路ＳＨ２の第２の入力部との間に直列に配置された抵抗Ｒ６と、サンプルホールド回路ＳＨ２の第２の入力部とグランドとの間に配置されたキャパシタＣ１６とから構成される。
【００３０】
ΔΣ型ＡＤ変換器１０は、アナログの差動入力電圧Ｉｎｐｕｔ＋，Ｉｎｐｕｔ−を、ハイレベル又はローレベルのデジタルの差動出力信号Ｑ，ＱＸに変換する。信号Ｑは、ダイナミックコンパレータの出力電圧ＯＵＴ＋に相当し、信号ＱＸは、ダイナミックコンパレータの出力電圧ＯＵＴ−に相当する。
【００３１】
サンプルホールド回路ＳＨ１は、差動入力電圧Ｉｎｐｕｔ＋，Ｉｎｐｕｔ−を差動出力信号Ｑ，ＱＸに従ってサンプルホールドし、そのサンプルホールドした電圧を１段目の積分器に供給する。１段目の積分器は、差動入力差動出力型のオペアンプＡ１と、オペアンプＡ１の差動入出力部間に接続されたキャパシタＣ１１，Ｃ１２とを備える。１段目の積分器の出力は、ＣＲフィルタＦＬ３，ＦＬ４を介して、サンプルホールド回路ＳＨ２に入力される。サンプルホールド回路ＳＨ２は、ＣＲフィルタＦＬ３，ＦＬ４を介して入力された１段目の積分器の出力を差動出力信号Ｑ，ＱＸに従ってサンプルホールドし、そのサンプルホールドした電圧を２段目の積分器に供給する。２段目の積分器は、差動入力差動出力型のオペアンプＡ２と、オペアンプＡ２の差動入出力部間に接続されたキャパシタＣ１３，Ｃ１４とを備える。２段目の積分器の出力は、ＣＲフィルタＦＬ１，ＦＬ２を介して、ダイナミックコンパレータに入力される。
【００３２】
図９は、本発明の第４の実施形態であるダイナミックコンパレータ５の構成図である。上述の実施形態と同様の構成については、その説明を省略する。
【００３３】
ダイナミックコンパレータ５は、図６の構成に対して、トランジスタＭ０が削除され、差動入力を受ける差動対Ｄ１の基準電極（図９の場合、トランジスタＭ１，Ｍ２のソース電極）が一定の低電位（例えば、グランド）に固定されている。そして、ダイナミックコンパレータ５の低電圧動作を可能にするための並列トランジスタＰＴ１及びＰＴ２は、互いにレベルが反転したクロック信号ＣＬＫとＣＬＫ＿Ｎが入力されることで、図６の場合と同様の可変抵抗の機能に加えて、差動対Ｄ１の比較動作の実行可否を切り替える機能も備えている。
【００３４】
図６の構成の場合、上述したように、ノードａがスイッチＭ０によってグランドに接続される時、差動対Ｄ１のゲート−ソース間容量を通して過渡的に電流が流れて、入力電圧ＩＮ＋，ＩＮ−にノイズが重畳するおそれがある。しかしながら、図９の構成のように、差動対Ｄ１のソース電極が定電位に固定されることで、差動対Ｄ１のゲート−ソース間電圧の変動が抑えられるため、入力電圧ＩＮ＋，ＩＮ−に重畳するノイズを抑制できる。また、重畳ノイズを抑制できるため、入力電圧ＩＮ＋，ＩＮ−を供給する前段の回路の安定性が向上する。
【００３５】
図９のダイナミックコンパレータ５の正帰還部Ｆ３の場合、ＮＭＯＳトランジスタＭ７，Ｍ９のゲートそれぞれに共通のクロック信号ＣＬＫが入力され、ＰＭＯＳトランジスタＭ８，Ｍ１０のゲートそれぞれに共通のクロック信号ＣＬＫ＿Ｎが入力される。トランジスタＭ７にクロック信号ＣＬＫが入力され、トランジスタＭ８にクロック信号ＣＬＫ＿Ｎが入力されることで、トランジスタＭ７，Ｍ８は同じタイミングでオンする。トランジスタＭ９，Ｍ１０についても同様である。トランジスタM７，M９は、クロック信号ＣＬＫがハイレベルのときオンし、ローレベルのときオフする。トランジスタM８，M１０は、クロック信号ＣＬＫ＿Ｎがハイレベルのときオフし、ローレベルのときオンする。
【００３６】
クロック信号ＣＬＫがローレベルであり且つクロック信号ＣＬＫ＿Ｎがハイレベルのとき、並列トランジスタＰＴ１及びＰＴ２は共にオフするため、差動対Ｄ１は比較動作を行うことが不可能となる。逆に、クロック信号ＣＬＫがハイレベルであり且つクロック信号ＣＬＫ＿Ｎがローレベルのとき、並列トランジスタＰＴ１及びＰＴ２は共にオンするため、差動対Ｄ１は比較動作を行うことが可能となる。クロック信号ＣＬＫ及びＣＬＫ＿Ｎのハイレベルは、電源電圧Vddのレベルに設定すればよく、クロック信号ＣＬＫ及びＣＬＫ＿Ｎのローレベルはグランドレベルに設定すればよい。
【００３７】
クロック信号ＣＬＫのハイレベルを電源電圧Vddのレベルに設定すると、電源電圧Vddが減少するにつれて、並列トランジスタＰＴ１及びＰＴ２のオン抵抗が増加する。そのため、クロック信号ＣＬＫ，ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作を可能にするレベルのとき、並列トランジスタＰＴ１及びＰＴ２のオン抵抗の増加によって、トランジスタＭ４，Ｍ６のゲート電位を持ち上げるとともに、トランジスタＭ３，Ｍ５のゲート電位を引き下げることができる。その結果、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６それぞれのゲート−ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。
【００３８】
また、トランジスタＭ３とＭ５を、クロック信号ＣＬＫ＿Ｎに応じて、オン／オフさせるスタンバイ回路を設けてもよい。図９には、スタンバイ回路ＳＢ１が例示されている。スタンバイ回路ＳＢ１は、クロック信号ＣＬＫ＿Ｎがゲートに入力されるＮＭＯＳトランジスタＭ１１とＭ１２から構成される。このようなスタンバイ回路を設けることで、各トランジスタのノードの電荷（例えば、トランジスタのソース（又は、ドレイン）と基板との間の寄生容量の電荷）をクロック信号ＣＬＫ＿Ｎのクロック周期毎に初期化できる。つまり、各トランジスタのノードの電荷が変化しても、その電荷をクロック信号ＣＬＫ＿Ｎのクロック周期毎に一定の値に戻すことができるので、ダイナミックコンパレータの比較精度を向上できる。
【００３９】
図９のスタンバイ回路ＳＢ１の場合、トランジスタＭ１１，Ｍ１２のソースは、グランドに接続されている。トランジスタＭ１１のドレインは、トランジスタＭ５のゲート（すなわち、並列トランジスタＰＴ１とトランジスタＭ４のドレインとの間の比較結果の出力点）に接続されている。トランジスタＭ１２のドレインは、トランジスタＭ３のゲート（すなわち、並列トランジスタＰＴ２とトランジスタＭ６のドレインとの間の比較結果の出力点）に接続される。
【００４０】
クロック信号ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作が行われるローレベルのとき、トランジスタＭ１１，Ｍ１２はオフする。そのため、スタンバイ回路ＳＢ１は、クロック信号ＣＬＫ＿Ｎがローレベルのときには、差動対Ｄ１の比較動作に作用しない。
【００４１】
一方、クロック信号ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作が行われないハイレベルのとき、トランジスタＭ１１，Ｍ１２はオンする。トランジスタＭ１１，Ｍ１２がオンすると、並列トランジスタＰＴ１とトランジスタＭ４とトランジスタＭ５との接続ノード及び並列トランジスタＰＴ２とトランジスタＭ６とトランジスタＭ３との接続ノードが共にローレベル（グランドレベル）になる。また、トランジスタＭ１１，Ｍ１２がオンすると、トランジスタＭ３，Ｍ５はオンするので、並列トランジスタＰＴ１とトランジスタＭ３とトランジスタＭ６との接続ノードｄ及び並列トランジスタＰＴ２とトランジスタＭ５とトランジスタＭ４との接続ノードｅが共にハイレベル（電源電圧Vddのレベル）になる。このように、クロック信号ＣＬＫ＿Ｎがローレベルからハイレベルに切り替わるたびに、各接続ノードを一定のレベルに初期化できる。
【００４２】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４３】
例えば、本発明の実施形態として、一対のＮＭＯＳトランジスタで構成された差動対を有するダイナミックコンパレータを示したが、本発明は、一対のＰＭＯＳトランジスタで構成された差動対を有するダイナミックコンパレータにも適用することができる。
【００４４】
また、本発明は、襷掛けされたトランジスタ（例えば、図４の場合、Ｍ３，Ｍ４，Ｍ５，Ｍ６）のそれぞれに、各トランジスタのドレイン−ソース間を短絡可能なスイッチ素子（典型的には、トランジスタ）を、並列に接続した構成にも適用できる。
【００４５】
また、本発明の実施形態として、ΔΣ型ＡＤ変換器を示したが、本発明は、パイプライン型、逐次比較型、フラッシュ型などの他の形式のＡＤ変換器にも適用できる。
【００４６】
本国際出願は、２０１０年９月１５日に出願した日本国特許出願第２０１０−２０７２２６号に基づく優先権を主張するものであり、日本国特許出願第２０１０−２０７２２６号の全内容を本国際出願に援用する。
【符号の説明】
【００４７】
１，２，３，４，５  ダイナミックコンパレータ
１０  ΔΣ型ＡＤ変換器
Ａ＊  オペアンプ
Ｃ＊  キャパシタ
Ｄ１  差動対
Ｆ＊  正帰還部
ＦＬ＊  ＣＲフィルタ
ＩＶ１，ＩＶ２  ＣＭＯＳインバータ
Ｍ＊  ＭＯＳＦＥＴ
ＰＴ１，ＰＴ２  並列トランジスタ
Ｒ＊  抵抗
ＳＢ１  スタンバイ回路
ＳＨ＊  サンプルホールド回路
＊は数字
【図１】
2012035882.tif 000003
【図２】
2012035882.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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