(57)【要約】  本発明は、フューズ素子（２１）と、ＮＭＯＳトランジスタ（２２）と、ＮＭＯＳトランジスタ（２３）と、ＡＮＤ回路（２４）とを備える、データを不可逆かつ不揮発に記憶する半導体装置である。フューズ素子（２１）は、電源電圧と接地電圧とを切替えることが可能な切断用電源ＥＦＶの端子に一端を接続し、配線の導通状態によりデータを記憶する。ＮＭＯＳトランジスタ（２２）は、フューズ素子（２１）の他端にドレイン電極を接続し、切断用電源ＥＦＶの端子からフューズ素子（２１）へ流す電流を制御する。ＮＭＯＳトランジスタ（２３）は、ＮＭＯＳトランジスタ（２２）に対して並列に、フューズ素子（２１）の他端にドレイン電極を接続し、フューズ素子（２１）から切断用電源ＥＦＶの端子へ流す電流を制御する。ＡＮＤ回路（２４）は、ＮＭＯＳトランジスタ（２２）のゲート電極に接続する。
2012141118.tif 000002
【特許請求の範囲】
【請求項１】
データを不可逆かつ不揮発に記憶する半導体装置であって、  電源電圧と接地電圧とを切替えることが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、  前記フューズ素子の他端に一方の電流電極を接続し、前記電源端子から前記フューズ素子へ流す電流を制御する第１トランジスタと、  前記第１トランジスタに対して並列に、前記フューズ素子の他端に一方の電流電極を接続し、前記フューズ素子から前記電源端子へ流す電流を制御する第２トランジスタと、  前記第１トランジスタの制御電極に接続する第１論理回路と  を備え、  データを書込むとき、前記第１論理回路は、前記第１論理回路に接続する第１ワード線および第１選択線の活性状態に応じて、前記第１トランジスタをオン状態にすることで、電源電圧の前記電源端子から前記フューズ素子へ電流を流して前記フューズ素子の配線を切断し、  データを読出すとき、前記第２トランジスタは、前記第２トランジスタの制御電極に接続する第２ワード線の活性状態に応じて、オン状態となり、前記第２トランジスタの他方の電流電極に接続するビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、半導体装置。
【請求項２】
データを不可逆かつ不揮発に記憶するメモリセルをマトリックス状に複数配置してある半導体装置であって、  前記メモリセルは、  電源電圧と接地電圧とを切替えることが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、  前記フューズ素子の他端に一方の電流電極を接続し、前記電源端子から前記フューズ素子へ流す電流を制御する第１トランジスタと、  前記第１トランジスタに対して並列に、前記フューズ素子の他端に一方の電流電極を接続し、前記フューズ素子から前記電源端子へ流す電流を制御する第２トランジスタと、  前記第１トランジスタの制御電極に接続する第１論理回路と  を備え、  データを書込むとき、前記第１論理回路は、前記第１論理回路に接続する第１ワード線および第１選択線の活性状態に応じて、前記第１トランジスタをオン状態にすることで、電源電圧の前記電源端子から前記フューズ素子へ電流を流して前記フューズ素子の配線を切断し、  データを読出すとき、前記第２トランジスタは、前記第２トランジスタの制御電極に接続する第２ワード線の活性状態に応じて、オン状態となり、前記第２トランジスタの他方の電流電極に接続するビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、半導体装置。
【請求項３】
前記第１トランジスタは、前記第２トランジスタに比べ、トランジスタサイズが大きい請求項１または２に記載の半導体装置。
【請求項４】
前記第２トランジスタの制御電極に接続する第２論理回路をさらに備え、  データを読出すとき、前記第２論理回路は、前記第２論理回路に接続する前記第２ワード線および第２選択線の活性状態に応じて、前記第２トランジスタをオン状態にすることで、前記ビット線の電流を、前記フューズ素子から接地電圧の前記電源端子へ流す、請求項１または２に記載の半導体装置。
【請求項５】
前記第１論理回路に接続する前記第１ワード線と、前記第２論理回路に接続する前記第２ワード線とは、共通のワード線で構成してある、請求項４に記載の半導体装置。
【請求項６】
前記電源端子は、パッドを含み、かつ前記半導体装置の外部から電源電圧か接地電圧かに設定可能である、請求項１または２に記載の半導体装置。
【請求項７】
前記電源端子と異なり、前記データを読出すときに前記ビット線に電流を与えるコア電源端子を備え、前記データを書込むときに前記電源端子に与えられる電源電圧は、前記データを読出すときに前記コア電源端子に与えられる電源電圧より高い、請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、データを不可逆かつ不揮発に記憶する半導体装置に関し、特に、配線の導通状態によりデータを記憶するフューズ素子を備える半導体装置に関する。
【背景技術】
【０００２】  半導体装置には、電源を供給しない状態であっても記憶したデータが消失することのない不揮発性メモリがある。当該不揮発性メモリには、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）などのさまざまな種類が開発されている。しかし、一つの半導体チップにシステムを集積したＳｏＣ（System  on  Chip）などに、ＥＥＰＲＯＭを利用する場合、フローティングゲートに電荷を蓄積する構成を同じ半導体チップ上に混載するため、追加マスクおよび追加プロセスが必要となり、製造コストが高価になる。【０００３】  そのため、追加マスクおよび追加プロセスを必要とせずに、同じ半導体チップ上に混載することが可能な不揮発性メモリとして、フューズ素子を備える不揮発性メモリがある。フューズ素子は、配線の導通状態によりデータを記憶することが可能な素子で、ポリシリコン配線あるいはメタル配線の電流溶断型のフューズ素子などである。【０００４】  具体的に、特開２００８−７１８１９号公報（特許文献１）および特表２００６−５０９３１１号公報（特許文献２）には、表面がシリサイド化されたポリシリコン配線からなるフューズ素子を備える不揮発性メモリが開示してある。なお、フューズ素子を備える不揮発性メモリは、配線の導通状態を変化させてデータを書込むため、書込んだデータを消去することができない不可逆なメモリである。【０００５】  また、図１３は、従来のフューズ素子を備える不揮発性メモリの構成を示す概略図である。図１３に示す不揮発性メモリ１００は、フューズ素子を含むメモリセル２００をマトリックス状に複数配置してあるフューズアレイ１０１、フューズアレイ１０１のワード線ＷＬ（Word  Line）に選択信号を供給する行デコーダ（ＲＤ：Row  Decoder）１０２、フューズアレイ１０１のビット線ＢＬ（Bit  Line）を選択する列デコーダ（ＣＤ：Column  Decoder）１０３、行デコーダ１０２および列デコーダ１０３の動作を制御する制御回路１０４、参照抵抗および参照ワード線電圧を生成する参照値生成回路１０５を備えている。【０００６】  列デコーダ１０３を設けた側には、ビット線ＢＬの電圧を増幅するセンスアンプＳＡ（Sense  Amplifier）、およびデータの入出力を行なう入出力部Ｉ／Ｏ（Input/Output）も設けてある。なお、入出力部Ｉ／Ｏは、１６ビット単位でデータを入出力する。【０００７】  図１４は、従来のフューズ素子を備える不揮発性メモリ１００のメモリセル２００の構成を示す概略図である。図１４に示すメモリセル２００は、配線の導通状態によりデータを記憶するフューズ素子２０１、フューズ素子２０１の一端にドレイン電極を接続するトランジスタ２０２を備えている。フューズ素子２０１は、ビット線ＢＬを他端に接続し、トランジスタ２０２は、ワード線ＷＬをゲート電極に接続してある。【０００８】  ビット線ＢＬは、行デコーダ１０２の選択回路３００を介して切断用電源ＥＦＶに接続してある。図１５は、従来のフューズ素子を備える不揮発性メモリ１００の選択回路３００の構成を示す概略図である。図１５に示す選択回路３００は、切断用電源ＥＦＶとビット線ＢＬとを接続するスイッチング素子３０１、選択信号の信号レベルを変換するレベル変換回路３０２、信号レベルを変換した選択信号の電��を増幅してスイッチング素子３０１の制御信号を生成する増幅器３０３を備えている。なお、選択回路３００は、切断用電源ＥＦＶで駆動している。【０００９】  不揮発性メモリ１００は、データを書込むとき、データを書込む列のレベル変換回路３０２に選択信号を入力し、信号レベルを変換した選択信号の電圧を増幅器３０３で増幅して制御信号を生成する。不揮発性メモリ１００は、増幅器３０３で生成した制御信号によりスイッチング素子３０１を制御して、ビット線ＢＬと高電圧の切断用電源ＥＦＶとを接続する。不揮発性メモリ１００は、ビット線ＢＬと高電圧の切断用電源ＥＦＶとを接続した状態で、ワード線に選択信号を供給すると、図１４に示すトランジスタ２０２がオン状態となり、ビット線ＢＬを介して切断用電源ＥＦＶからフューズ素子２０１へ電流が流れ、フューズ素子２０１を切断して、データを書込む。【００１０】  一方、不揮発性メモリ１００は、データを読出すとき、制御信号によりスイッチング素子３０１を制御して、ビット線ＢＬとコア電位の切断用電源ＥＦＶとを接続する。不揮発性メモリ１００は、ビット線ＢＬとコア電位の切断用電源ＥＦＶとを接続した状態で、コア電位の切断用電源ＥＦＶからフューズ素子２０１へ流れる電流により、センスアンプＳＡでフューズ素子２０１の配線の切断・未切断の状態を判定して、データを読出す。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−７１８１９号公報
【特許文献２】特表２００６−５０９３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】  しかし、不揮発性メモリ１００は、ビット線ＢＬと切断用電源ＥＦＶとの接続を選択回路３００で制御しているため、電源投入時、選択回路３００の誤動作により、列を選択する選択信号が不安定となり、誤ってビット線ＢＬと高電圧に設定された切断用電源ＥＦＶとが導通し、フューズ素子２０１を誤切断してしまうことがあった。【００１３】  また、不揮発性メモリ１００は、データを読出すとき、フューズ素子２０１を誤って切断しないようにフューズ素子２０１に印加する電圧を書込み時に比べ低くする必要がある。しかし、不揮発性メモリ１００は、選択回路３００の駆動電源に切断用電源ＥＦＶを用いており、フューズ素子２０１に印加する電圧を誤動作しないよう低くするためにはスイッチング素子３０１の抵抗を大きくする必要がある。そのため、スイッチング素子３０１の抵抗が、フューズ素子２０１の抵抗よりも大きくなり、アレイ単位でフューズ素子の抵抗を測定する場合、スイッチング素子３０１の抵抗を測定することになり、アレイ単位でフューズ素子２１の抵抗を正確に測定することができない。【００１４】  さらに、不揮発性メモリ１００は、ビット線ＢＬと切断用電源ＥＦＶとの接続を選択回路３００で制御しているため、フューズ素子２０１およびトランジスタ２０２のみで正確な信頼性を評価することができず、選択回路３００を含めた信頼性の評価を行なう必要があり、開発コストが高価になる。【００１５】  また、不揮発性メモリ１００は、データを書込むときも、データを読出すときも同じ経路でフューズ素子２０１に電流を流すため、データを読出すときフューズ素子２０１に与えるストレスの傾向と、データを書込むときフューズ素子２０１に与えるストレスの傾向とが同じになる。そのため、不揮発性メモリ１００は、データを読出す回数が増加するに従い、フューズ素子２０１に同じ傾向のストレスが蓄積され、動作が不良となることがあった。【００１６】  そこで、本発明は、ビット線と切断用電源との接続を制御する選択回路を必要とせず、配線の導通状態によりデータを記憶するフューズ素子を備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】  上記課題を解決するために、本発明は、データを不可逆かつ不揮発に記憶する半導体装置であって、電源電圧と接地電圧とを切替え設定することが可能な電源端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子と、フューズ素子の他端に一方の電流電極を接続し、電源端子からフューズ素子へ流す電流を制御する第１トランジスタと、第１トランジスタに対して並列に、フューズ素子の他端に一方の電流電極を接続し、フューズ素子から電源端子へ流す電流を制御する第２トランジスタと、第１トランジスタの制御電極に接続する第１論理回路とを備えている。データを書込むとき、第１論理回路は、第１論理回路に接続する第１ワード線および第１選択線の活性状態に応じて、第１トランジスタをオン状態にすることで、電源電圧の電源端子からフューズ素子へ電流を流してフューズ素子の配線を切断する。データを読出すとき、第２トランジスタは、第２トランジスタの制御電極に接続する第２ワード線の活性状態に応じて、オン状態となり、第２トランジスタの他方の電流電極に接続するビット線の電流を、フューズ素子から接地電圧の電源端子へ流す。
【発明の効果】
【００１８】  本発明に係る半導体装置によれば、電源端子に一端が接続されたフューズ素子の他端に接続し、電源端子からフューズ素子へ流す電流を制御する第１トランジスタと、フューズ素子の他端に接続し、フューズ素子から電源端子へ流す電流を制御する第２トランジスタと、第１トランジスタの制御電極に接続する第１論理回路とを備えることで、フューズ切断時に電源電圧となる電源端子からフューズ素子へ電流を供給するために、ビット線と電源端子との接続を制御する選択回路を備える必要がない。本発明に係る半導体装置は、選択回路を備える必要がないので、電源投入時、この選択回路の誤動作により、フューズ素子を誤切断することがない。また、本発明に係る半導体装置は、フューズ素子の切断時に電源電圧となる電源で駆動する選択回路を備える必要がないので、データの読出し時にフューズ素子に印加する電圧を低くするために選択回路のスイッチング素子の抵抗を大きくする必要がなく、アレイ単位でフューズ素子の抵抗を正確に測定することができる。さらに、本発明に係る半導体装置は、選択回路を備える必要がないので、フューズ素子およびトランジスタのみで正確な信頼性を評価することができ、開発コストを安価にすることができる。また、本発明に係る半導体装置は、データを書込むとき第１トランジスタを介する経路を、データを読出すとき第２トランジスタを介する経路をそれぞれ用いるので、データを書込むときと、データを読出すときとで異なる経路でフューズ素子に電流を流すことができる。そのため、本発明に係る半導体装置は、フューズ素子に与えるストレスを減らして、データの読出し回数をより多く、または制限することなく安定して動作することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１に係る不揮発性メモリの構成を示す概略図である。
【図２】本発明の実施の形態１に係るメモリセルの構成を示す概略図である。
【図３】本発明の実施の形態１に係るメモリセルにデータを書込むときの動作を説明するための概略図である。
【図４】本発明の実施の形態１に係るメモリセルにデータを書込むときの信号のタイミングチャートである。
【図５】本発明の実施の形態１に係るメモリセルからデータを読出すときの動作を説明するための概略図である。
【図６】本発明の実施の形態１に係るメモリセルからデータを読出す場合に、読出しデータの判定を行なう判定回路の構成を示す概略図である。
【図７】本発明の実施の形態１に係るメモリセルからデータを読出すときの信号のタイミングチャートである。
【図８】本発明の実施の形態２に係る不揮発性メモリの構成を示す概略図である。
【図９】本発明の実施の形態２に係るメモリセルの構成を示す概略図である。
【図１０】本発明の実施の形態２に係るメモリセルにデータを書込むときの動作を説明するための概略図である。
【図１１】本発明の実施の形態２に係るメモリセルからデータを読出すときの動作を説明するための概略図である。
【図１２】本発明の実施の形態２に係るメモリセルからデータを読出すときの信号のタイミングチャートである。
【図１３】従来のフューズ素子を備える不揮発性メモリの構成を示す概略図である。
【図１４】従来のフューズ素子を備える不揮発性メモリのメモリセルの構成を示す概略図である。
【図１５】従来のフューズ素子を備える不揮発性メモリの選択回路の構成を示す概略図である。
【発明を実施するための形態】
【００２０】  以下、本発明に係る実施の形態について図面を参照して説明する。    （実施の形態１）  図１は、本発明の実施の形態１に係る不揮発性メモリの構成を示す概略図である。図１に示す不揮発性メモリ１０は、データを不可逆かつ不揮発に記憶する半導体装置である。不揮発性メモリ１０は、フューズ素子を含むメモリセル２０をマトリックス状に複数配置してあるフューズアレイ１、フューズアレイ１のワード線ＷＬに選択信号を供給する行デコーダ（ＲＤ）２、フューズアレイ１のビット線ＢＬを選択する列デコーダ（ＣＤ）３、行デコーダ２および列デコーダ３の動作を制御する制御回路４、参照抵抗および参照ワード線電圧を生成する参照値生成回路５を備えている。
【００２１】  フューズアレイ１は、一行のメモリセル２０に対して２本のワード線ＷＬを有している。２本のワード線ＷＬは、メモリセル２０にデータを書込むとき（プログラム時（prog））に用いる第１ワード線のワード線ＷＬ（prog）と、メモリセル２０からデータを読出すとき（リード時（Read））に用いる第２ワード線のワード線ＷＬ（Read）とで構成されている。また、フューズアレイ１は、一列のメモリセル２０に対して１本のビット線ＢＬと、１本の選択線ＣＳＬ（Column  Select  Line）とを有している。
【００２２】  行デコーダ２は、メモリセル２０にデータを書込むとき、ワード線ＷＬ（prog）に選択信号を供給し、メモリセル２０からデータを読出すとき、ワード線ＷＬ（Read）に選択信号を供給する。
【００２３】  列デコーダ３は、メモリセル２０にデータを書込むとき、選択線ＣＳＬに選択信号を供給し、メモリセル２０からデータを読出すとき、ビット線ＢＬからデータを読出す。列デコーダ３を設けてある側には、ビット線ＢＬの電圧を増幅するセンスアンプＳＡ、およびデータの入出力を行なう入出力部Ｉ／Ｏも設けてある。ビット線ＢＬの電圧は、センスアンプＳＡで増幅することで、データとして読み出すことができる。なお、入出力部Ｉ／Ｏは、１６ビット単位でデータを入出力する。また、列デコーダ３は、メモリセル２０にデータを書込むとき、３２ビットのアドレスでデコードする。
【００２４】  図２は、本発明の実施の形態１に係るメモリセル２０の構成を示す概略図である。図２に示すメモリセル２０は、切断用電源ＥＦＶの端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子２１、フューズ素子２１の他端にドレイン電極を接続するＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ２２，２３、ＮＭＯＳトランジスタ２２のゲート電極に接続するＡＮＤ回路２４を備えている。
【００２５】  フューズ素子２１は、ポリシリコン配線、またはメタル配線で構成され、当該配線に大きな電流を流して切断することで抵抗値を変化させて、データを記憶する記憶素子である。なお、フューズ素子２１は、配線を物理的に切断する場合に限定されるものではなく、配線の形状または材料の分布といった配線の構造を変化させて、配線の導通状態（たとえば抵抗値）を変化させることができればよい。また、ポリシリコン配線は、チタン（Ｔｉ）、コバルト（Ｃｏ）、または、ニッケル（Ｎｉ）などの金属と反応させたシリサイド層を表面に形成してもよい。
【００２６】  ＮＭＯＳトランジスタ（第１トランジスタ）２２は、切断用電源ＥＦＶの端子からフューズ素子２１へ流す電流を制御する。ＮＭＯＳトランジスタ２２は、フューズ素子２１の配線を切断するために大きな電流を流す必要があるため、ＮＭＯＳトランジスタ２３に比べてトランジスタサイズを大きくしてある。なお、ＮＭＯＳトランジスタ２３のトランジスタサイズを、ＮＭＯＳトランジスタ２２のトランジスタサイズに比べて小さくしてあるので、ＮＭＯＳトランジスタ２３のトランジスタサイズと、ＮＭＯＳトランジスタ２２のトランジスタサイズとを同じサイズにした場合に比べて、不揮発性メモリ１０を小型化することができる。
【００２７】  ＮＭＯＳトランジスタ（第２トランジスタ）２３は、ＮＭＯＳトランジスタ２２に対して並列に接続してあり、フューズ素子２１から切断用電源ＥＦＶの端子へ流す電流を制御する。ＮＭＯＳトランジスタ２３は、ワード線ＷＬ（Read）に選択信号が供給されるとオン状態となり、フューズ素子２１の配線の導通状態を検知するために、電流をフューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流す。
【００２８】  ＡＮＤ回路（第１論理回路）２４は、入力側にワード線ＷＬ（prog）および選択線ＣＳＬを、出力側にＮＭＯＳトランジスタ２２のゲート電極をそれぞれ接続してある。ＡＮＤ回路２４は、ワード線ＷＬ（prog）および選択線ＣＳＬに入力する選択信号がともに“１”の場合、ＮＭＯＳトランジスタ２２のゲート電極に出力する信号が“１”となる。ＮＭＯＳトランジスタ２２は、ゲート電極に“１”の信号が供給されるとオン状態となり、フューズ素子２１の配線を切断するために、大きな電流を電源電圧に設定された切断用電源ＥＦＶの端子からフューズ素子２１へ流す。
【００２９】  次に、不揮発性メモリ１０の動作について説明する。不揮発性メモリ１０の動作は、メモリセル２０にデータを書込むときと、メモリセル２０からデータを読出すときとに分けて説明する。
【００３０】  まず、図３は、本発明の実施の形態１に係るメモリセル２０にデータを書込むときの動作を説明するための概略図である。ここで、メモリセル２０に記憶させるデータは、“０”または“１”の値を有するものとし、フューズ素子２１は、配線を切断しない場合“０”のデータを、配線を切断する場合“１”のデータをそれぞれ記憶するものとする。故に、実質的に“１”のデータを書込むことしかできず、“０”データを記憶させることは、“１”のデータを書込まないことと等価である。そのため、メモリセル２０にデータを書込むことを、データを不揮発性メモリ１０にプログラムするともいう。本実施の形態１では、フューズ素子２１の配線を切断する場合を、データを書込むと表現して以下説明する。
【００３１】  図３に示すメモリセル２０は、ＡＮＤ回路２４が、ＡＮＤ回路２４に接続するワード線ＷＬ（prog）および選択線ＣＳＬの活性状態に応じて、ＮＭＯＳトランジスタ２２をオン状態にする。ＮＭＯＳトランジスタ２２をオン状態にする動作を、タイミングチャートを用いて説明する。図４は、本発明の実施の形態１に係るメモリセル２０にデータを書込むときの信号のタイミングチャートである。図４に示すタイミングチャートでは、選択線ＣＳＬに入力する選択信号が“１”（選択線ＣＳＬが活性）となり、その後、ワード線ＷＬ（prog）に入力する選択信号が“１”（ワード線ＷＬ（prog）が活性）となることで、メモリセル２０は、ＮＭＯＳトランジスタ２２をオン状態にする。なお、切断用電源ＥＦＶの端子には、メモリセル２０にデータを書込むとき、フューズ素子２１の配線を切断するための大きな電流を流すことができる程度の高い電圧を有する電源電圧を供給できるように設定しておくものとする。具体的に、切断用電源ＥＦＶの端子は、図示していないパッドを含み、かつ不揮発性メモリ１０の外部から電源電圧か接地電圧かに設定することが可能な構成にしてある。
【００３２】  メモリセル２０は、ＮＭＯＳトランジスタ２２をオン状態にすることで、電源電圧に設定された切断用電源ＥＦＶの端子からフューズ素子２１へ矢印Ａで示す方向に電流を流してフューズ素子２１の配線を切断する。メモリセル２０は、フューズ素子２１の配線を切断することで、“１”のデータをフューズ素子２１に記憶する。なお、図３に示すメモリセル２０では、データを書込むときに動作していない部分を破線で示してある。
【００３３】  次に、図５は、本発明の実施の形態１に係るメモリセル２０からデータを読出すときの動作を説明するための概略図である。図５に示すメモリセル２０は、ＮＭＯＳトランジスタ２３のゲート電極に接続するワード線ＷＬ（Read）の活性状態に応じて、ＮＭＯＳトランジスタ２３をオン状態にする。なお、切断用電源ＥＦＶの端子には、メモリセル２０からデータを読出すとき、接地電圧となるように設定しておくものとする。
【００３４】  メモリセル２０は、ＮＭＯＳトランジスタ２３をオン状態にすることで、ＮＭＯＳトランジスタ２３のソース電極に接続するビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ矢印Ｂで示す方向に流す。不揮発性メモリ１０は、フューズ素子２１の配線の導通状態により変化するビット線ＢＬの電圧を、判定回路３０で判定することによりメモリセル２０からデータを読出すことができる。なお、図５に示すメモリセル２０では、データを読出すときに動作していない部分を破線で示してある。
【００３５】  図６は、本発明の実施の形態１に係るメモリセル２０からデータを読出す場合に、読出しデータの判定を行なう判定回路３０の構成を示す概略図である。図６に示す判定回路３０は、コア電源の端子とビット線ＢＬとを接続するスイッチング素子３１、ビット線ＢＬに接続してあるセンスアンプＳＡを備えている。このセンスアンプＳＡは、図１にも図示されている。コア電源の端子は、切断用電源ＥＦＶの端子と異なり、データを読出すときにビット線ＢＬに電流を与える電源端子である。なお、データを書込むとき、切断用電源ＥＦＶの端子に与えられる電源電圧は、データを読出すとき、コア電源の端子に与えられる電源電圧より高い。
【００３６】  スイッチング素子３１は、入力信号／ＲＤ＿Ｅｎａｂｌｅに応じて、コア電源の端子とビット線ＢＬとを接続するか否かを制御している。具体的に、スイッチング素子３１は、入力信号／ＲＤ＿Ｅｎａｂｌｅが“０”の場合、コア電源の端子とビット線ＢＬとを接続し、入力信号／ＲＤ＿Ｅｎａｂｌｅが“１”の場合、コア電源の端子とビット線ＢＬとを接続しない。コア電源の端子とビット線ＢＬとを接続しない。ここで、コア電源は、メモリセル２０からデータを読出すときに、ビット線ＢＬに電流を供給するための電源電圧を与えるための電源であり、この電源電圧は、一般的にフューズ素子２１を切断するときに切断用電源ＥＦＶにより与えられる電源電圧より低い。また、コア電源は、図１に示される不揮発性メモリ１０に全体の動作電源として使用されることが多い。
【００３７】  センスアンプＳＡは、スイッチング素子３１でコア電源の端子とビット線ＢＬとを接続した場合に、ビット線ＢＬの電圧を増幅し、増幅した電圧が所定のレベル以上か否かに応じて判定した結果を、データＯＵＴとして読出す。
【００３８】  メモリセル２０からデータを読出す動作を、タイミングチャートを用いて説明する。図７は、本発明の実施の形態１に係るメモリセル２０からデータを読出すときの信号のタイミングチャートである。図７に示すタイミングチャートでは、コア電源の端子とビット線ＢＬとを接続してビット線ＢＬに電流を流すために、ｔ時間、“０”の入力信号／ＲＤ＿Ｅｎａｂｌｅを入力してスイッチング素子３１をオン状態にする。スイッチング素子３１をオン状態にすると、ビット線ＢＬに電流が流れ、ビット線ＢＬの電圧が０ＶからａＶへ変化する。
【００３９】  その後、ワード線ＷＬ（read）に入力する選択信号が“１”（ワード線ＷＬ（read）が活性）となることで、ＮＭＯＳトランジスタ２３がオン状態となり、ビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流す。フューズ素子２１の配線が切断されている場合、ビット線ＢＬの電流はフューズ素子２１を介して接地電圧に設定された切断用電源ＥＦＶの端子へ流れることはないので、ビット線ＢＬの電圧はａＶから変化しない。一方、フューズ素子２１の配線が切断されていない（未切断）場合、ビット線ＢＬの電流はフューズ素子２１を介して接地電圧に設定された切断用電源ＥＦＶの端子へ流れるので、ビット線ＢＬの電圧はａＶから０Ｖへと変化する。
【００４０】  次に、センスアンプＳＡを駆動させる信号“１”がセンスアンプＳＡに入力されると、センスアンプＳＡは、ビット線ＢＬの電圧を増幅し、増幅した電圧が所定のレベル以上か否かを判定する。センスアンプＳＡは、増幅した電圧が所定のレベル以上の場合、フューズ素子２１の配線が切断されていると判定して、“１”のデータをデータＯＵＴとして読出す。一方、センスアンプＳＡは、増幅した電圧が所定のレベル未満の場合、フューズ素子２１の配線が切断されていない（未切断）と判定して、“０”のデータをデータＯＵＴとして読出す。
【００４１】  以上のように、本発明の実施の形態１に係る不揮発性メモリ１０は、切断用電源ＥＦＶの端子に一端が接続されたフューズ素子２１の他端に接続し、切断用電源ＥＦＶの端子からフューズ素子２１へ流す電流を制御するＮＭＯＳトランジスタ２２と、フューズ素子２１の他端に接続し、フューズ素子２１から切断用電源ＥＦＶの端子へ流す電流を制御するＮＭＯＳトランジスタ２３と、ＮＭＯＳトランジスタ２２のゲート電極に接続するＡＮＤ回路２４とを備える。そのため、不揮発性メモリ１０は、フューズ切断時に電源電圧となる切断用電源ＥＦＶからフューズ素子２１へ電流を供給するために、ビット線ＢＬと切断用電源ＥＦＶの端子との接続を制御する選択回路を備える必要がない。不揮発性メモリ１０は、選択回路を備える必要がないので、電源投入時、この選択回路の誤動作により、フューズ素子２１を誤切断することがない。
【００４２】  不揮発性メモリ１０は、フューズ素子２１の配線を切断するとき以外、切断用電源ＥＦＶの端子を接地電圧に設定してあるので、制御信号が電源投入時に不定となって、ＮＭＯＳトランジスタ２２がオン状態になってもフューズ素子２１間に電位差が生じないため、フューズ素子２１を誤切断することがない。なお、不揮発性メモリ１０は、データの書込みを、通常、出荷テスト時にのみ行なうので、市場で使用されるときも、切断用電源ＥＦＶの端子が接地電圧に設定される。
【００４３】  また、不揮発性メモリ１０は、切断用電源ＥＦＶで駆動する選択回路を備える必要がないので、フューズ素子２１の評価時にフューズ素子２１に印加する電圧を低くするために選択回路のスイッチング素子の抵抗を大きくする必要がなく、アレイ単位でフューズ素子２１の抵抗を正確に測定することができる。なお、不揮発性メモリ１０は、アレイ単位でフューズ素子２１の抵抗を正確に測定することができるので、出荷テスト時にフューズ素子２１の良品・不用品の判定だけではなく、フューズ素子２１の配線を切断するときのマージンもテストすることが可能となり、製品のテスト品質が向上する。
【００４４】  さらに、不揮発性メモリ１０は、選択回路を備える必要がないので、フューズ素子２１およびＮＭＯＳトランジスタ２２，２３のみで正確な信頼性を評価することができ、開発コストを安価にすることができる。
【００４５】  また、不揮発性メモリ１０は、データを書込むときＮＯＭＳトランジスタ２２を介する経路を、データを読出すときＮＯＭＳトランジスタ２３を介する経路をそれぞれ用いるので、データを書込むときと、データを読出すときとで異なる経路でフューズ素子２１に電流を流すことができる。そのため、不揮発性メモリ１０は、フューズ素子２１に与えるストレスを減らして、データの読出し回数をより多く、または制限することなく安定して動作することができる。
【００４６】  さらに、不揮発性メモリ１０は、フューズ素子２１とビット線ＢＬとの間にＮＯＭＳトランジスタ２３を設けてあるので、ワード線ＷＬ（read）が活性しているメモリセル２０のみにビット線ＢＬの初期電荷が流れ、他のメモリセル２０にビット線ＢＬの初期電荷が流れることがない。
【００４７】    （実施の形態２）  図８は、本発明の実施の形態２に係る不揮発性メモリの構成を示す概略図である。図８に示す不揮発性メモリ１１は、データを不可逆かつ不揮発に記憶する半導体装置である。不揮発性メモリ１１は、フューズ素子を含むメモリセル４０をマトリックス状に複数配置してあるフューズアレイ７、フューズアレイ７のワード線ＷＬに選択信号を供給する行デコーダ（ＲＤ）２、フューズアレイ７のビット線ＢＬを選択する列デコーダ（ＣＤ）３、行デコーダ２および列デコーダ３の動作を制御する制御回路４、参照抵抗および参照ワード線電圧を生成する参照値生成回路５を備えている。なお、不揮発性メモリ１１は、図１に示す不揮発性メモリ１０と同じ構成要素について、同じ符号を付して詳細な説明は省略する。
【００４８】  フューズアレイ７は、一行のメモリセル４０に対して１本のワード線ＷＬを有している。ワード線ＷＬは、メモリセル４０にデータを書込むとき（プログラム時（prog））のワード線ＷＬと、メモリセル４０からデータを読出すとき（リード時（Read））のワード線ＷＬとを共通のワード線ＷＬで構成してある。そのため、ワード線ＷＬを、メモリセル４０にデータを書込むときに用いるワード線ＷＬと、メモリセル４０からデータを読出すときに用いるワード線ＷＬとの２本で構成する場合に比べて、不揮発性メモリ１１を小型化することができる。なお、ワード線ＷＬは、実施の形態１と同様、メモリセル４０にデータを書込むときに用いる第１ワード線のワード線ＷＬ（prog）と、メモリセル４０からデータを読出すときに用いる第２ワード線のワード線ＷＬ（Read）とで構成してもよい。
【００４９】  また、フューズアレイ７は、一列のメモリセル４０に対して１本のビット線ＢＬと、２本の選択線ＣＳＬとを有している。２本の選択線ＣＳＬは、メモリセル４０にデータを書込むときに用いる第１選択線の選択線ＣＳＬ（prog）と、メモリセル４０からデータを読出すときに用いる第２選択線の選択線ＣＳＬ（Read）とで構成してある。
【００５０】  図９は、本発明の実施の形態２に係るメモリセル４０の構成を示す概略図である。図９に示すメモリセル４０は、切断用電源ＥＦＶの端子に一端を接続し、配線の導通状態によりデータを記憶するフューズ素子２１、フューズ素子２１の他端にドレイン電極を接続するＮＭＯＳトランジスタ２２，２３、ＮＭＯＳトランジスタ２２のゲート電極に接続するＡＮＤ回路２４、ＮＭＯＳトランジスタ２３のゲート電極に接続するＡＮＤ回路４１を備えている。なお、メモリセル４０は、図２に示すメモリセル２０と同じ構成要素について、同じ符号を付して詳細な説明は省略する。
【００５１】  ＡＮＤ回路（第１論理回路）２４は、入力側にワード線ＷＬおよび選択線ＣＳＬ（prog）を、出力側にＮＭＯＳトランジスタ２２のゲート電極をそれぞれ接続してある。ＡＮＤ回路２４は、ワード線ＷＬおよび選択線ＣＳＬ（prog）に入力する選択信号がともに“１”の場合、ＮＭＯＳトランジスタ２２のゲート電極に出力する信号が“１”となる。ＮＭＯＳトランジスタ２２は、ゲート電極に“１”の信号が供給されるとオン状態となり、フューズ素子２１の配線を切断するために、大きな電流を電源電圧に設定された切断用電源ＥＦＶの端子からフューズ素子２１へ流す。
【００５２】  ＡＮＤ回路（第２論理回路）４１は、入力側にワード線ＷＬおよび選択線ＣＳＬ（Read）を、出力側にＮＭＯＳトランジスタ２３のゲート電極をそれぞれ接続してある。ＡＮＤ回路４１は、ワード線ＷＬおよび選択線ＣＳＬ（Read）に入力する選択信号がともに“１”の場合、ＮＭＯＳトランジスタ２３のゲート電極に出力する信号が“１”となる。ＮＭＯＳトランジスタ２３は、ゲート電極に“１”の信号が供給されるとオン状態となり、フューズ素子２１の配線の導通状態を検知するために、電流をフューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流す。
【００５３】  次に、不揮発性メモリ１１の動作について説明する。不揮発性メモリ１１の動作は、メモリセル４０にデータを書込むときと、メモリセル４０からデータを読出すときとに分けて説明する。
【００５４】  まず、図１０は、本発明の実施の形態２に係るメモリセル４０にデータを書込むときの動作を説明するための概略図である。ここで、メモリセル４０に記憶させるデータは、“０”または“１”の値を有するものとし、フューズ素子２１は、配線を切断しない場合“０”のデータを、配線を切断する場合“１”のデータをそれぞれ記憶するものとする。故に、実質的に“１”のデータを書込むことしかできず、“０”データを記憶させることは、“１”のデータを書込まないことと等価である。そのため、メモリセル２０にデータを書込むことを、データを不揮発性メモリ１０にプログラムするともいう。本実施の形態２でも、フューズ素子２１の配線を切断する場合を、データを書込むと表現して以下説明する。
【００５５】  図１０に示すメモリセル４０は、ＡＮＤ回路２４が、ＡＮＤ回路２４に接続するワード線ＷＬおよび選択線ＣＳＬ（prog）の活性状態に応じて、ＮＭＯＳトランジスタ２２をオン状態にする。ＮＭＯＳトランジスタ２２をオン状態にする動作のタイミングチャートは、図４に示すタイミングチャートの選択線ＣＳＬを選択線ＣＳＬ（prog）に、ワード線ＷＬ（prog）をワード線ＷＬに読替えたタイミングチャートと同じである。そのため、本発明の実施の形態２に係るメモリセル４０にデータを書込むときの信号のタイミングチャートの図示を省略する。ＮＭＯＳトランジスタ２２をオン状態にする動作のタイミングチャートは、選択線ＣＳＬ（prog）に入力する選択信号が“１”（選択線ＣＳＬ（prog）が活性）となり、その後、ワード線ＷＬに入力する選択信号が“１”（ワード線ＷＬが活性）となることで、メモリセル４０は、ＮＭＯＳトランジスタ２２をオン状態にする。なお、切断用電源ＥＦＶの端子には、メモリセル４０にデータを書込むとき、フューズ素子２１の配線を切断するための大きな電流を流すことができる程度の高い電圧を有する電源電圧を供給できるように設定しておくものとする。
【００５６】  メモリセル４０は、ＮＭＯＳトランジスタ２２をオン状態とすることで、電源電圧に設定された切断用電源ＥＦＶの端子からフューズ素子２１へ矢印Ａで示す方向に電流を流してフューズ素子２１の配線を切断する。メモリセル４０は、フューズ素子２１の配線を切断することで、“１”のデータをフューズ素子２１に記憶する。なお、図１０に示すメモリセル４０では、データを書込むときに動作していない部分を破線で示してある。
【００５７】  次に、図１１は、本発明の実施の形態２に係るメモリセル４０からデータを読出すときの動作を説明するための概略図である。図１１に示すメモリセル４０は、ＡＮＤ回路４１が、ＡＮＤ回路４１に接続するワード線ＷＬ（Read）および選択線ＣＳＬ（Read）の活性状態に応じて、ＮＭＯＳトランジスタ２３をオン状態にする。なお、切断用電源ＥＦＶの端子には、メモリセル４０からデータを読出すとき、接地電圧となるように設定しておくものとする。
【００５８】  メモリセル４０は、ＮＭＯＳトランジスタ２３をオン状態にすることで、ＮＭＯＳトランジスタ２３のソース電極に接続するビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ矢印Ｂで示す方向に流す。不揮発性メモリ１１は、フューズ素子２１の配線の導通状態により変化するビット線ＢＬの電圧を、判定回路３０で判定することでメモリセル４０からデータを読出す。なお、図１１に示すメモリセル４０では、データを読出すときに動作していない部分を破線で示してある。また、判定回路３０は、図６に示す判定回路３０と同じ構成であるため、詳細な説明は省略する。
【００５９】  メモリセル４０からデータを読出す動作を、タイミングチャートを用いて説明する。図１２は、本発明の実施の形態２に係るメモリセル４０からデータを読出すときの信号のタイミングチャートである。図１２に示すタイミングチャートでは、コア電源の端子とビット線ＢＬとを接続してビット線ＢＬに電流を流すために、ｔ時間、“０”の入力信号／ＲＤ＿Ｅｎａｂｌｅを入力してスイッチング素子３１をオン状態にする。スイッチング素子３１をオン状態にすると、ビット線ＢＬに電流が流れ、ビット線ＢＬの電圧が０ＶからａＶへ変化する。
【００６０】  その後、選択線ＣＳＬ（read）に入力する選択信号が“１”（選択線ＣＳＬ（read）が活性）となり、さらに、ワード線ＷＬに入力する選択信号が“１”（ワード線ＷＬが活性）となることで、ＮＭＯＳトランジスタ２３がオン状態となり、ビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流す。フューズ素子２１の配線が切断されている場合、ビット線ＢＬの電流はフューズ素子２１を介して接地電圧に設定された切断用電源ＥＦＶの端子へ流れることはないので、ビット線ＢＬの電圧はａＶから変化しない。一方、フューズ素子２１の配線が切断されていない（未切断）場合、ビット線ＢＬの電流はフューズ素子２１を介して接地電圧に設定された切断用電源ＥＦＶの端子へ流れるので、ビット線ＢＬの電圧はａＶから０Ｖへと変化する。
【００６１】  次に、センスアンプＳＡを駆動させる信号“１”がセンスアンプＳＡに入力されると、センスアンプＳＡは、ビット線ＢＬの電圧を増幅し、増幅した電圧が所定のレベル以上か否かを判定する。センスアンプＳＡは、増幅した電圧が所定のレベル以上の場合、フューズ素子２１の配線が切断されていると判定して、“１”のデータをデータＯＵＴとして読出す。一方、センスアンプＳＡは、増幅した電圧が所定のレベル未満の場合、フューズ素子２１の配線が切断されていない（未切断）と判定して、“０”のデータをデータＯＵＴとして読出す。
【００６２】  以上のように、本発明の実施の形態２に係る不揮発性メモリ１１は、ＮＭＯＳトランジスタ２３のゲート電極に接続するＡＮＤ回路４１をさらに備え、データを読出すとき、ＡＮＤ回路４１は、ＡＮＤ回路４１に接続するワード線ＷＬおよび選択線ＣＳＬ（read）の活性状態に応じて、ＮＭＯＳトランジスタ２３をオン状態にすることで、ビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流す。そのため、不揮発性メモリ１１は、ワード線ＷＬおよび選択線ＣＳＬ（read）に入力する選択信号がともに“１”となるメモリセル４０に対してのみ、ビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流すことができ、不揮発性メモリ１１全体で消費する電流を削減することができる。
【００６３】  つまり、不揮発性メモリ１１は、データを読出す一つのメモリセル４０に対して、ビット線ＢＬの電流を、フューズ素子２１から接地電圧に設定された切断用電源ＥＦＶの端子へ流し、データを読出さない他のメモリセル４０に対して、無駄なビット線ＢＬの電流を流さないので、不揮発性メモリ１１全体で消費する電流を削減することができる。なお、不揮発性メモリ１１は、ワード線ＷＬおよび選択線ＣＳＬ（read）に入力する選択信号がともに“１”となる単位を、一つのメモリセル４０に限定するものではなく、複数のメモリセル４０としてもよい。
【００６４】  今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】  １，７，１０１  フューズアレイ、２，１０２  行デコーダ、３，１０３  列デコーダ、４，１０４  制御回路、５，１０５  参照値生成回路、１０，１１，１００  不揮発性メモリ、２０，４０，２００  メモリセル、２１，２０１  フューズ素子、２２，２３  ＮＭＯＳトランジスタ、２４，４１  ＡＮＤ回路、３０  判定回路、３１，３０１  スイッチング素子、２０２  トランジスタ、３００  選択回路、３０２  レベル変換回路、３０３  増幅器。
【図１】
2012141118.tif 000003
【図２】
2012141118.tif 000004
【図３】
2012141118.tif 000005
【図４】
2012141118.tif 000006
【図５】
2012141118.tif 000007
【図６】
2012141118.tif 000008
【図７】
2012141118.tif 000009
【図８】
2012141118.tif 000010
【図９】
2012141118.tif 000011
【図１０】
2012141118.tif 000012
【図１１】
2012141118.tif 000013
【図１２】
2012141118.tif 000014
【図１３】
2012141118.tif 000015
【図１４】
2012141118.tif 000016
【図１５】
2012141118.tif 000017
【国際調査報告】
2012141118.tif 000018
2012141118.tif 000019