(57)【要約】  アクティブマトリクス基板（２０ａ）は、絶縁基板（１０ａ）上に設けられたゲート電極（２５）と、ゲート電極（２５）上に設けられ、焼成されたＳＯＧ材料により形成された平坦化膜（２６）とを備えている。ゲート電極（２５）は、絶縁基板（１０ａ）上に設けられ、銅以外の金属により形成された第１導電膜（２７）と、第１導電膜（２７）上に設けられ、銅により形成された第２導電膜（２８）と、第２導電膜（２８）上に設けられ、銅以外の金属により形成された第３導電膜（２９）との積層膜により構成されている。
2012090432.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に設けられたゲート電極と、
前記ゲート電極上に設けられ、焼成されたＳＯＧ材料により形成された平坦化膜と、
前記ゲート電極及び前記平坦化膜を覆うように設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、
前記半導体層上に、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、
前記半導体層、前記ソース電極及び前記ドレイン電極を覆う保護層と、
前記保護層上に設けられた画素電極と
を備えたアクティブマトリクス基板であって、
前記ゲート電極は、前記絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、該第１導電膜上に設けられ、銅により形成された第２導電膜と、該第２導電膜上に設けられ、前記銅以外の金属により形成された第３導電膜との積層膜により構成されていることを特徴とするアクティブマトリクス基板。
【請求項２】
前記銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記保護層上には、層間絶縁層が設けられ、前記画素電極は前記層間絶縁層上に設けられていることを特徴とする請求項１または請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記半導体層が、酸化物半導体層であることを特徴とする請求項１〜請求項３のいずれか１項に記載のアクティブマトリクス基板。
【請求項５】
前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることを特徴とする請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記半導体層がシリコン系半導体層であることを特徴とする請求項１〜請求項３のいずれか１項に記載のアクティブマトリクス基板。
【請求項８】
請求項１〜請求項７のいずれか１項に記載の前記アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置された対向基板と、
前記アクティブマトリクス基板及び前記対向基板の間に設けられた表示媒体層と
を備えることを特徴とする表示パネル。
【請求項９】
絶縁基板と、該絶縁基板上に設けられたゲート電極と、該ゲート電極上に設けられた平坦化膜と、前記ゲート電極及び前記平坦化膜を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、該半導体層上に、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、前記半導体層、前記ソース電極及び前記ドレイン電極を覆う保護層と、該保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、
前記絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、該第１導電膜上に設けられ、銅により形成された第２導電膜と、該第２導電膜上に設けられ、前記銅以外の金属により形成された第３導電膜との積層膜により構成された前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に前記平坦化膜を形成する平坦化膜形成工程と、
前記ゲート電極及び前記平坦化膜を覆うように前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上に、前記半導体層を形成する半導体層形成工程と、
前記半導体層上に前記ソース電極及び前記ドレイン電極を形成するソースドレイン形成工程と、
前記半導体層、前記ソース電極、及び前記ドレイン電極を覆う前記保護層を形成する保護層形成工程と、
前記保護層上に前記画素電極を形成する画素電極形成工程と
を少なくとも備えることを特徴とするアクティブマトリクス基板の製造方法。
【請求項１０】
前記平坦化膜形成工程において、前記第３導電膜を除去することを特徴とする請求項９に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
前記銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用することを特徴とする請求項９または請求項１０に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びその製造方法に関し、特に、平坦化膜を用いたアクティブマトリクス基板及びその製造方法、並びに表示パネルに関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。【０００３】
また、アクティブマトリクス基板の信頼性を向上させるために、基板上に形成するＴＦＴや配線等を高精度に形成する必要があり、この様なアクティブマトリクス基板においては、例えば、絶縁性基板上に電極や配線のパターンが凹凸状に形成され、その凹凸を覆って平坦化するために絶縁膜である平坦化膜が形成されている。この平坦化膜は、一般に、ＳＯＧ（Spin on Glass）材料や液状のＳｉＯ２、高分子膜等により構成されている。【０００４】
また、一般に、アクティブマトリクス基板においては、上述のＴＦＴを構成するゲート電極、ソース電極、及びドレイン電極を備えているが、製造過程におけるエッチング工程により過度にエッチングされることを防止するために、これらの電極は、複数の導電膜により構成された積層膜により形成されている。例えば、ゲート電極の場合は、下層側の第１導電膜としてチタン膜を形成するとともに、上層側の第２導電膜として銅膜を形成する。そして、このゲート電極の表面上に、上述の平坦化膜が形成される構成となっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、ゲート電極が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生し、当該水分によりゲート配線を構成する銅膜が酸化される。また、上記焼成により、銅膜から銅がＳＯＧ材料中へ拡散する。その結果、銅膜とチタン膜からなる積層膜の抵抗が上昇するとともに、ＳＯＧ材料の誘電率が上昇して、絶縁性が低下してしまうという問題があった。【０００７】
そこで、本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、銅膜の表面に平坦化膜を形成する際に、銅膜の酸化を防止するとともに、銅の拡散を防止することができるアクティブマトリクス基板及びその製造方法、並びに表示パネルを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のアクティブマトリクス基板は、絶縁基板と、絶縁基板上に設けられたゲート電極と、ゲート電極上に設けられ、焼成されたＳＯＧ材料により形成された平坦化膜と、ゲート電極及び平坦化膜を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、半導体層上に、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、半導体層、ソース電極及びドレイン電極を覆う保護層と、保護層上に設けられた画素電極とを備え、ゲート電極は、絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、第１導電膜上に設けられ、銅により形成された第２導電膜と、第２導電膜上に設けられ、銅以外の金属により形成された第３導電膜との積層膜により構成されていることを特徴とする。【０００９】
同構成によれば、ゲート電極が形成された基板全体に、ＳＯＧ材料を塗布して焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。【００１０】
本発明のアクティブマトリクス基板においては、銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であってもよい。【００１１】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。【００１２】
本発明のアクティブマトリクス基板においては、保護層上には、層間絶縁層が設けられ、画素電極は層間絶縁層上に設けられていてもよい。【００１３】
本発明のアクティブマトリクス基板においては、半導体層が、酸化物半導体層であってもよい。【００１４】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。【００１５】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。【００１６】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる構成としてもよい。【００１７】
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。【００１８】
本発明のアクティブマトリクス基板においては、半導体層がシリコン系半導体層であってもよい。【００１９】
また、本発明のアクティブマトリクス基板は、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することができるという優れた特性を備えている。従って、本発明のアクティブマトリクス基板は、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配置された対向基板と、アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備える表示パネルに好適に使用できる。【００２０】
本発明のアクティブマトリクス基板の製造方法は、絶縁基板と、絶縁基板上に設けられたゲート電極と、ゲート電極上に設けられた平坦化膜と、ゲート電極及び平坦化膜を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、半導体層上に、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、半導体層、ソース電極及びドレイン電極を覆う保護層と、保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、第１導電膜上に設けられ、銅により形成された第２導電膜と、第２導電膜上に設けられ、銅以外の金属により形成された第３導電膜との積層膜により構成されたゲート電極を形成するゲート電極形成工程と、ゲート電極が形成された絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に平坦化膜を形成する平坦化膜形成工程と、ゲート電極及び平坦化膜を覆うようにゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に、半導体層を形成する半導体層形成工程と、半導体層上にソース電極及びドレイン電極を形成するソースドレイン形成工程と、半導体層、ソース電極、及びドレイン電極を覆う保護層を形成する保護層形成工程と、保護層上に画素電極を形成する画素電極形成工程とを少なくとも備えることを特徴とする。【００２１】
同構成によれば、ゲート電極が形成された基板全体に、ＳＯＧ材料を塗布して焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。【００２２】
本発明のアクティブマトリクス基板の製造方法においては、平坦化膜形成工程において、第３導電膜を除去してもよい。【００２３】
同構成によれば、第３導電膜を残す必要が無くなるため、第３導電膜を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。【００２４】
また、上層の第３導電膜を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。【００２５】
本発明のアクティブマトリクス基板の製造方法においては、銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用してもよい。【００２６】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。
【発明の効果】
【００２７】
本発明によれば、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。
【図２】本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。
【図３】本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図６】本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。
【図７】本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図８】本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図９】本発明の変形例に係るアクティブマトリクス基板の断面図である。
【図１０】本発明の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１１】本発明の他の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１２】本発明の他の変形例に係るアクティブマトリクス基板の断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図であり、図２は、本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。また、図３は、本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図であり、図４は、図３のＡ−Ａ断面図である。
【００３１】
液晶表示パネル５０は、図１に示すように、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａに対向して配置された対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０とを備えている。また、液晶表示パネル５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３７とを備えている。
【００３２】
また、液晶表示パネル５０では、図１に示すように、シール材３７の内側の部分に画像表示を行う表示領域Ｄが規定され、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
【００３３】
アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂとを備えている。また、アクティブマトリクス基板２０ａは、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａと、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａとを備えている。また、アクティブマトリクス基板２０ａは、各ＴＦＴ５ａを覆うように設けられた保護層１７と、保護層１７を覆うように設けられた層間絶縁層１８と、層間絶縁層１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
【００３４】
走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
【００３５】
補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁層１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁層１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
【００３６】
信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｇにおいて、ソース端子１９ｃに接続されている。また、信号配線１６ａは、図３に示すように、ゲート絶縁層１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
【００３７】
ＴＦＴ５ａは、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極２５と、ゲート電極２５上に設けられ、スピンオンガラス材料により形成された平坦化膜２６と、ゲート電極２５及び平坦化膜２６を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上でゲート電極２５に重なるように島状に設けられたチャネル領域Ｃを有する半導体層１３と、半導体層１３上にゲート電極２５に重なるとともに、チャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
【００３８】
ここで、ゲート電極２５は、図３に示すように、走査配線１１ａの側方へ突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。さらに、ドレイン電極１６ｂは、図３及び図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成され、保護層１７及び層間絶縁層１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されるとともに、ゲート絶縁層１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
【００３９】
また、半導体層１３は、シリコン層により形成されており、例えば、下層の真性アモルファスシリコン層１３ａと、その上層のｎ型不純物（例えば、リン）がドープされたｎ＋アモルファスシリコン層（電極コンタクト層）１３ｂにより構成されている。
【００４０】
対向基板３０は、後述する図６（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
【００４１】
液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００４２】
上記構成の液晶表示パネル５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極２５に送られて、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、半導体層１３及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。そして、液晶表示パネル５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
【００４３】
ここで、本実施形態においては、図４に示すように、ゲート電極２５が、絶縁基板１０ａ上に設けられ、銅以外の金属（例えば、チタン等）により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属（例えば、チタン等）により形成された第３導電膜２９との積層膜により構成されている点に特徴がある。
【００４４】
そして、本実施形態においては、銅により形成された第２導電膜２８上に、銅以外の金属により形成された第３導電膜２９を設けるため、ゲート電極２５が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００４５】
従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００４６】
なお、第１及び第３導電膜２７，２９を形成する金属としては、非拡散性を有するとともに、第２導電膜２８を形成する銅と同時にエッチングが可能なものが好適に使用され、例えば、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、モリブテン−タングステン合金（ＭｏＷ）等が挙げられる。
【００４７】
次に、本実施形態の液晶表示パネル５０の製造方法の一例について図５及び図６を用いて説明する。図５は、本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図であり、図６は、本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
【００４８】
まず、ＴＦＴ及びアクティブマトリクス基板作製工程について説明する。
【００４９】
＜ゲート電極形成工程＞
まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、第１導電膜２７用のチタン膜（厚みが５〜１００ｎｍ）、第２導電膜２８用の銅膜（厚みが１００〜５００ｎｍ）、及び第３導電膜２９用のチタン膜（５〜２００ｎｍ）を順に成膜する。その後、これらの膜に対して、所定のパターン形状を有する第１フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ａ）に示すように、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を形成する。なお、この際、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
【００５０】
＜平坦化膜形成工程＞
次いで、ゲート電極２５、走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄが形成された絶縁基板１０ａ上に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布する。その後、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図５（ｂ）に示すように、絶縁基板１０ａ上及びゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００５１】
なお、ＳＯＧ材料としては、アルコキシシラン、有機シロキサン樹脂を主成分としたものも使用することができる。
【００５２】
この際、上述のごとく、第２導電膜２８上に第３導電膜２９を設けているため、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００５３】
また、上述のゲート電極形成工程において、ウエットエッチングを行うと、チタンのエッチングレートに比し、銅のエッチングレートが大きいため、チタンにより形成された第１及び３導電膜２７，２９が、銅により形成された第２導電膜２８より突き出た形状（逆テーパ形状）になることも考えられるが、平坦化膜２６を形成する際に、ＳＯＧ材料を塗布して平坦化するため、ゲート電極２５の部分で信号配線１６ａの断線が生じることを防止することができる。
【００５４】
＜ゲート絶縁層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、ゲート電極２５、補助容量配線１１ｂ、及び平坦化膜２６を覆うようにゲート絶縁層１２を形成する。
【００５５】
なお、ゲート絶縁層１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
【００５６】
また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
【００５７】
また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
【００５８】
＜半導体層形成工程＞
次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図５（ｃ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。そして、半導体層１３に対して、所定のパターン形状を有する第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、半導体層１３をパターニングする。
【００５９】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み５〜１００ｎｍ）及び銅膜（１００〜５００ｎｍ）などを順に成膜する。その後、所定のパターン形状を有する第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図５（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【００６０】
なお、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
【００６１】
また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等の透光性を有する材料を使用する構成としても良い。
【００６２】
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
【００６３】
＜保護層形成工程＞
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図５（ｅ）に示すように、ＴＦＴ５ａを覆う（即ち、半導体層１３、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）保護層１７を厚さ１００〜５００ｎｍ程度に形成する。
【００６４】
なお、保護層１７は、単層構造に限定されず、２層構造や３層構造であっても良い。
【００６５】
＜層間絶縁層形成工程＞
次いで、保護層１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布する。
【００６６】
次いで、有機絶縁膜に対して、所定のパターン形状を有する第５フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図５（ｅ）に示すように、保護層１７の表面上に、コンタクトホールＣａの部分に対応する部分が開口された層間絶縁層１８を形成する。
【００６７】
＜コンタクトホール形成工程＞
次いで、層間絶縁層１８をマスクとして、所定のエッチングガス（例えば、ＣＦ４ガスとＯ２ガス）を使用したドライエッチングを行い、保護層１７の一部を除去することにより、図５（ｅ）に示すように、保護層１７及び層間絶縁層１８にコンタクトホールＣａを形成する。
【００６８】
＜画素電極形成工程＞
最後に、保護層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、所定のパターン形状を有する第６フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する。
【００６９】
なお、画素電極１９ａは、透過型の液晶表示パネル５０を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物やインジウム錫酸化物等を使用することができる。また、上述のインジウム錫酸化物（ＩＴＯ）以外に、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）等を使用することもできる。
【００７０】
また、反射型の液晶表示パネル５０を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極１９ａとして使用する構成とすることができる。
【００７１】
このように、本実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製することができる。
【００７２】
以上のようにして、図４に示すアクティブマトリクス基板２０ａを作製することができる。
【００７３】
＜対向基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
【００７４】
次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
【００７５】
さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図６（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ〜２００ｎｍ程度に形成する。
【００７６】
最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
【００７７】
以上のようにして、対向基板３０を作製することができる。
【００７８】
＜液晶注入工程＞
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
【００７９】
次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
【００８０】
さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
【００８１】
そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
【００８２】
最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
【００８３】
以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
【００８４】
以上に説明した本実施形態によれば、以下の効果を得ることができる。
【００８５】
（１）本実施形態においては、ゲート電極２５上、焼成されたＳＯＧ材料により形成された平坦化膜２６を設け、ゲート電極２５を、銅以外の金属により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属により形成された第３導電膜２９との積層膜により構成している。従って、ゲート電極２５が形成された基板全体に、ＳＯＧ材料を塗布した後に、高温で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００８６】
（２）本実施形態においては、第１及び第３導電膜２７，２９を形成する銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）を使用する構成としている。従って、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜２７，２９を形成することが可能になる。
【００８７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【００８８】
本実施形態においては、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を作製し、平坦化膜２６を形成する際に、第３導電膜２９を除去する点に特徴がある。
【００８９】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）と同様に、ゲート電極形成工程を行う。
【００９０】
＜平坦化膜形成工程＞
次いで、上述の第１の実施形態と同様に、ゲート電極２５等が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。
【００９１】
次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図７（ａ）に示すように、ゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００９２】
この際、本実施形態においては、図７（ａ）に示すように、平坦化膜２６を構成する酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する。
【００９３】
上述の酸化シリコン層をドライエッチングする際に、第３導電膜２９がエッチングによるダメージを受けることになるが、上述の酸化シリコン層をドライエッチングする際のエッチングレートは、エッチング面において均一ではないため、比較的エッチングレートの大きな第３導電膜２９を残そうとすると、この第３導電膜２９をかなり厚めに成膜しておく必要がある。
【００９４】
そうすると、生産性が低下するとともに、コストアップになるという問題があった。また、上層の第３導電膜２９の厚みが大きいと、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合があった。
【００９５】
一方、本実施形態のごとく、酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する構成とすることにより、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。従って、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【００９６】
また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【００９７】
なお、本実施形態においても、ＳＯＧ材料を塗布し、焼成を行う際には、第３導電膜２９は除去されておらず、第２導電膜２８上に設けられているため、上述の第１の実施形態の場合と同様に、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００９８】
その後、上述の第１の実施形態において説明した図５（ｃ）〜（ｅ）と同様に、ゲート絶縁層形成工程、半導体層形成工程、ソースドレイン形成工程、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図７（ｂ）に示すアクティブマトリクス基板２０ａを作製することができる。
【００９９】
そして、上述の第１の実施形態において説明した対向基板作製工程、及び液晶注入工程を行うことにより、本実施形態の液晶表示パネル５０を製造することができる。
【０１００】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１０１】
（３）本実施形態においては、平坦化膜形成工程において、第３導電膜２９を除去する構成としている。従って、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【０１０２】
（４）また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【０１０３】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【０１０４】
上述の第１の実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製したが、本実施形態においては、５枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製する点に特徴がある。
【０１０５】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）、（ｂ）と同様に、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極形成工程、及び平坦化膜形成工程を行う。
【０１０６】
＜ゲート絶縁層・半導体層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８（ａ）に示すように、ゲート電極２５、及び補助容量配線１１ｂを覆うようにゲート絶縁層１２を形成する。次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図８（ａ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。
【０１０７】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜１４（厚み５〜１００ｎｍ）及び銅膜１５（１００〜５００ｎｍ）などを順に成膜する。次いで、チタン膜１４及び銅膜１５が形成された基板全体に、フォトレジストを形成し、このフォトレジストを、第３フォトマスクを使用して、ハーフ露光を用いて所定の形状にパターニングして、図８（ｂ）に示すように、フォトレジスト３６を形成する。次いで、図８（ｃ）に示すように、フォトレジスト３６をアッシングして、フォトレジスト３６のチャネル領域Ｃに相当する部分を除去し、このフォトレジスト３６をマスクとして、銅膜１５のウェットエッチングを行うとともに、チタン膜１４とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにフォトレジスト３６の剥離と洗浄を行うことにより、図８（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【０１０８】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、アクティブマトリクス基板２０ａが作製される。
【０１０９】
この際、上述の実施形態において説明した第５及び第６フォトマスクが、第４及び第５フォトマスクとして使用され、合計５枚のフォトマスクにより、薄膜トランジスタが形成されることになる。
【０１１０】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１１１】
（５）本実施形態においては、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極２５、及び平坦化膜２６形成する工程と、第３フォトマスクを使用して、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する工程と、第４フォトマスクを使用して、層間絶縁層１８を形成する工程と、第５フォトマスクを使用して、画素電極１９ａを形成する工程とを備える構成としている。従って、上記第１の実施形態より少ないマスク枚数（５枚）により、アクティブマトリクス基板２０ａを製造することができるため、製造コストを低減することができ、歩留まりの低下を効果的に抑制することができる。
【０１１２】
なお、上記実施形態は以下のように変更しても良い。
【０１１３】
上記実施形態においては、保護層１７上に層間絶縁層１８を形成する構成としたが、製造工程の簡略化の観点から、図９に示すアクティブマトリクス基板２０ａのように、当該層間絶縁層１８を設けず、保護層１７上に画素電極１９ａを形成する構成としてもよい。
【０１１４】
この場合、まず、上述の図５（ａ）〜（ｄ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程、半導体層形成工程、及びソースドレイン形成工程を行う。その後、保護層形成工程として、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜などを成膜して、図１０に示すように、半導体層１３、ソース電極１６ａａ、及びドレイン電極１６ｂを覆うように保護層１７を形成する。
【０１１５】
次いで、コンタクトホール形成工程として、保護層１７に対して、上述の第５フォトマスクを用いたフォトリソグラフィによるパターニング、保護層１７のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１０に示すように、保護層１７に、ドレイン電極１６ｂに到達するコンタクトホールＣａを形成する。
【０１１６】
次いで、画素電極形成工程として、保護層１７上に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、上述の第６フォトマスクを用いたフォトリソグラフィによるパターニング、透明導電膜のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図９に示すように、画素電極１９ａを形成する。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１１７】
また、上記実施形態においては、半導体層としてシリコン系半導体層を使用したが、半導体層はこれに限定されず、シリコン系半導体層の代わりに、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層をＴＦＴ５ａの半導体層として使用する構成としても良い。
【０１１８】
この場合、まず、上述の図５（ａ）〜（ｃ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程を行う。その後、半導体層形成工程として、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０〜３００ｎｍ程度）を成膜する。その後、上述の第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１１（ａ）に示すように、酸化物半導体層３５をパターニングする。
【０１１９】
次いで、ソースドレイン形成工程として、上記酸化物半導体層３５が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み３０〜１００ｎｍ）及び銅膜（１００〜４００ｎｍ）などを順に成膜する。その後、上述の第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜に対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図１１（ｂ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、酸化物半導体層３５のチャネル領域Ｒを露出させる。
【０１２０】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図１２に示すアクティブマトリクス基板２０ａを作製することができる。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１２１】
なお、酸化物半導体層３５を構成する酸化物半導体として、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系を例示したが、酸化物半導体は、（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系、（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｚｎ−Ｏ）系、（Ｉｎ−Ｏ）系などであってもよい。
【０１２２】
即ち、酸化物半導体層３５は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層に限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
【０１２３】
これらの材料からなる酸化物半導体層３５は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
【０１２４】
また、上記第１の実施形態においては、第１及び第３導電膜２７，２９を形成する金属として、アルミニウム合金（アルミニウムにニッケルと銅を添加したもの）を使用する構成としてもよい。
【０１２５】
また、上記各実施形態では、ＳＯＧ膜として、感光性を有していないものを例示したが、ＳＯＧ膜は、感光性を有しているものであってもよい。
【０１２６】
また、上記各実施形態では、画素電極１９ａに接続されるＴＦＴ５ａの電極をドレイン電極１６ｂとしたアクティブマトリクス基板２０ａを例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極とするアクティブマトリクス基板にも適用することができる。
【０１２７】
また、上記各実施形態では、表示パネルとして、アクティブマトリクス基板を備えた液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
【産業上の利用可能性】
【０１２８】
以上説明したように、本発明は、本アクティブマトリクス基板及びその製造方法、並びに表示パネルに関し、特に、平坦化膜を用いたアクティブマトリクス基板及びその製造方法について有用である。
【符号の説明】
【０１２９】
５ａ    ＴＦＴ
１０ａ    絶縁基板
１１ａ    走査配線
１２    ゲート絶縁層
１３    半導体層
１３ａ    真性アモルファスシリコン層
１３ｂ    アモルファスシリコン層
１６ａ    信号配線
１６ａａ    ソース電極
１６ｂ    ドレイン電極
１７    保護層
１８      層間絶縁層
１９ａ    画素電極
２０ａ    アクティブマトリクス基板
２５    ゲート電極
２６    平坦化膜
２７    第１導電膜
２８    第２導電膜
２９    第３導電膜
３０    対向基板 
３５    酸化物半導体層
３６      フォトレジスト
３７    シール材
４０    液晶層（表示媒体層）
５０    液晶表示パネル（表示パネル）
【図１】
2012090432.tif 000003
【図２】
2012090432.tif 000004
【図３】
2012090432.tif 000005
【図４】
2012090432.tif 000006
【図５】
2012090432.tif 000007
【図６】
2012090432.tif 000008
【図７】
2012090432.tif 000009
【図８】
2012090432.tif 000010
【図９】
2012090432.tif 000011
【図１０】
2012090432.tif 000012
【図１１】
2012090432.tif 000013
【図１２】
2012090432.tif 000014
【手続補正書】
【提出日】平成25年4月9日(2013.4.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板の製造方法、及びその方法により製造されたアクティブマトリクス基板に関し、特に、平坦化膜を用いたアクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板、並びに表示パネルに関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
【０００３】
また、アクティブマトリクス基板の信頼性を向上させるために、基板上に形成するＴＦＴや配線等を高精度に形成する必要があり、この様なアクティブマトリクス基板においては、例えば、絶縁性基板上に電極や配線のパターンが凹凸状に形成され、その凹凸を覆って平坦化するために絶縁膜である平坦化膜が形成されている。この平坦化膜は、一般に、ＳＯＧ（Spin on Glass）材料や液状のＳｉＯ２、高分子膜等により構成されている。
【０００４】
また、一般に、アクティブマトリクス基板においては、上述のＴＦＴを構成するゲート電極、ソース電極、及びドレイン電極を備えているが、製造過程におけるエッチング工程により過度にエッチングされることを防止するために、これらの電極は、複数の導電膜により構成された積層膜により形成されている。例えば、ゲート電極の場合は、下層側の第１導電膜としてチタン膜を形成するとともに、上層側の第２導電膜として銅膜を形成する。そして、このゲート電極の表面上に、上述の平坦化膜が形成される構成となっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、ゲート電極が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生し、当該水分によりゲート配線を構成する銅膜が酸化される。また、上記焼成により、銅膜から銅がＳＯＧ材料中へ拡散する。その結果、銅膜とチタン膜からなる積層膜の抵抗が上昇するとともに、ＳＯＧ材料の誘電率が上昇して、絶縁性が低下してしまうという問題があった。
【０００７】
そこで、本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、銅膜の表面に平坦化膜を形成する際に、銅膜の酸化を防止するとともに、銅の拡散を防止することができるアクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板、並びに表示パネルを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のアクティブマトリクス基板の製造方法は、絶縁基板と、絶縁基板上に設けられたゲート電極と、ゲート電極上に設けられた平坦化膜と、ゲート電極及び平坦化膜を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、半導体層上に、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、半導体層、ソース電極及びドレイン電極を覆う保護層と、保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、第１導電膜上に設けられ、銅により形成された第２導電膜と、第２導電膜上に設けられ、銅以外の金属により形成された第３導電膜との積層膜により構成されたゲート電極を形成するゲート電極形成工程と、ゲート電極が形成された絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に平坦化膜を形成するとともに、第３導電膜を除去する平坦化膜形成工程と、ゲート電極及び平坦化膜を覆うようにゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に、半導体層を形成する半導体層形成工程と、半導体層上にソース電極及びドレイン電極を形成するソースドレイン形成工程と、半導体層、ソース電極、及びドレイン電極を覆う保護層を形成する保護層形成工程と、保護層上に画素電極を形成する画素電極形成工程とを少なくとも備えることを特徴とする。
【０００９】
同構成によれば、ゲート電極が形成された基板全体に、ＳＯＧ材料を塗布して焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。
【００１０】
また、平坦化膜形成工程において、第３導電膜を除去し、第３導電膜を残す必要が無くなるため、第３導電膜を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【００１１】
また、上層の第３導電膜を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【００１２】
本発明のアクティブマトリクス基板の製造方法においては、銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用してもよい。
【００１３】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。
【００１４】
本発明のアクティブマトリクス基板の製造方法においては、半導体層が、酸化物半導体層であってもよい。
【００１５】
本発明のアクティブマトリクス基板の製造方法においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。
【００１６】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００１７】
本発明のアクティブマトリクス基板の製造方法においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなる構成としてもよい。
【００１８】
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００１９】
また、本発明のアクティブマトリクス基板の製造方法により製造されたアクティブマトリクス基板は、本発明のアクティブマトリクス基板の製造方法と同様の効果を奏する。
【００２０】
本発明のアクティブマトリクス基板においては、銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であってもよい。
【００２１】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。
【００２２】
本発明のアクティブマトリクス基板においては、保護層上には、層間絶縁層が設けられ、画素電極は層間絶縁層上に設けられていてもよい。
【００２３】
本発明のアクティブマトリクス基板においては、半導体層が、酸化物半導体層であってもよい。
【００２４】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。
【００２５】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００２６】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなる構成としてもよい。
【００２７】
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００２８】
本発明のアクティブマトリクス基板においては、半導体層がシリコン系半導体層であってもよい。
【００２９】
また、本発明のアクティブマトリクス基板は、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することができるという優れた特性を備えている。従って、本発明のアクティブマトリクス基板は、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配置された対向基板と、アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備える表示パネルに好適に使用できる。
【発明の効果】
【００３０】
本発明によれば、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。
【図２】本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。
【図３】本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図６】本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。
【図７】本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図８】本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図９】本発明の変形例に係るアクティブマトリクス基板の断面図である。
【図１０】本発明の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１１】本発明の他の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１２】本発明の他の変形例に係るアクティブマトリクス基板の断面図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図であり、図２は、本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。また、図３は、本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図であり、図４は、図３のＡ−Ａ断面図である。
【００３４】
液晶表示パネル５０は、図１に示すように、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａに対向して配置された対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０とを備えている。また、液晶表示パネル５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３７とを備えている。
【００３５】
また、液晶表示パネル５０では、図１に示すように、シール材３７の内側の部分に画像表示を行う表示領域Ｄが規定され、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
【００３６】
アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂとを備えている。また、アクティブマトリクス基板２０ａは、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａと、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａとを備えている。また、アクティブマトリクス基板２０ａは、各ＴＦＴ５ａを覆うように設けられた保護層１７と、保護層１７を覆うように設けられた層間絶縁層１８と、層間絶縁層１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
【００３７】
走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
【００３８】
補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁層１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁層１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
【００３９】
信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｇにおいて、ソース端子１９ｃに接続されている。また、信号配線１６ａは、図３に示すように、ゲート絶縁層１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
【００４０】
ＴＦＴ５ａは、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極２５と、ゲート電極２５上に設けられ、スピンオンガラス材料により形成された平坦化膜２６と、ゲート電極２５及び平坦化膜２６を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上でゲート電極２５に重なるように島状に設けられたチャネル領域Ｃを有する半導体層１３と、半導体層１３上にゲート電極２５に重なるとともに、チャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
【００４１】
ここで、ゲート電極２５は、図３に示すように、走査配線１１ａの側方へ突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。さらに、ドレイン電極１６ｂは、図３及び図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成され、保護層１７及び層間絶縁層１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されるとともに、ゲート絶縁層１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
【００４２】
また、半導体層１３は、シリコン層により形成されており、例えば、下層の真性アモルファスシリコン層１３ａと、その上層のｎ型不純物（例えば、リン）がドープされたｎ＋アモルファスシリコン層（電極コンタクト層）１３ｂにより構成されている。
【００４３】
対向基板３０は、後述する図６（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
【００４４】
液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００４５】
上記構成の液晶表示パネル５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極２５に送られて、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、半導体層１３及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。そして、液晶表示パネル５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
【００４６】
ここで、本実施形態においては、図４に示すように、ゲート電極２５が、絶縁基板１０ａ上に設けられ、銅以外の金属（例えば、チタン等）により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属（例えば、チタン等）により形成された第３導電膜２９との積層膜により構成されている点に特徴がある。
【００４７】
そして、本実施形態においては、銅により形成された第２導電膜２８上に、銅以外の金属により形成された第３導電膜２９を設けるため、ゲート電極２５が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００４８】
従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００４９】
なお、第１及び第３導電膜２７，２９を形成する金属としては、非拡散性を有するとともに、第２導電膜２８を形成する銅と同時にエッチングが可能なものが好適に使用され、例えば、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、モリブテン−タングステン合金（ＭｏＷ）等が挙げられる。
【００５０】
次に、本実施形態の液晶表示パネル５０の製造方法の一例について図５及び図６を用いて説明する。図５は、本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図であり、図６は、本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
【００５１】
まず、ＴＦＴ及びアクティブマトリクス基板作製工程について説明する。
【００５２】
＜ゲート電極形成工程＞
まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、第１導電膜２７用のチタン膜（厚みが５〜１００ｎｍ）、第２導電膜２８用の銅膜（厚みが１００〜５００ｎｍ）、及び第３導電膜２９用のチタン膜（５〜２００ｎｍ）を順に成膜する。その後、これらの膜に対して、所定のパターン形状を有する第１フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ａ）に示すように、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を形成する。なお、この際、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
【００５３】
＜平坦化膜形成工程＞
次いで、ゲート電極２５、走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄが形成された絶縁基板１０ａ上に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布する。その後、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図５（ｂ）に示すように、絶縁基板１０ａ上及びゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００５４】
なお、ＳＯＧ材料としては、アルコキシシラン、有機シロキサン樹脂を主成分としたものも使用することができる。
【００５５】
この際、上述のごとく、第２導電膜２８上に第３導電膜２９を設けているため、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００５６】
また、上述のゲート電極形成工程において、ウエットエッチングを行うと、チタンのエッチングレートに比し、銅のエッチングレートが大きいため、チタンにより形成された第１及び３導電膜２７，２９が、銅により形成された第２導電膜２８より突き出た形状（逆テーパ形状）になることも考えられるが、平坦化膜２６を形成する際に、ＳＯＧ材料を塗布して平坦化するため、ゲート電極２５の部分で信号配線１６ａの断線が生じることを防止することができる。
【００５７】
＜ゲート絶縁層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、ゲート電極２５、補助容量配線１１ｂ、及び平坦化膜２６を覆うようにゲート絶縁層１２を形成する。
【００５８】
なお、ゲート絶縁層１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
【００５９】
また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
【００６０】
また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
【００６１】
＜半導体層形成工程＞
次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図５（ｃ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。そして、半導体層１３に対して、所定のパターン形状を有する第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、半導体層１３をパターニングする。
【００６２】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み５〜１００ｎｍ）及び銅膜（１００〜５００ｎｍ）などを順に成膜する。その後、所定のパターン形状を有する第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図５（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【００６３】
なお、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
【００６４】
また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等の透光性を有する材料を使用する構成としても良い。
【００６５】
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
【００６６】
＜保護層形成工程＞
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図５（ｅ）に示すように、ＴＦＴ５ａを覆う（即ち、半導体層１３、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）保護層１７を厚さ１００〜５００ｎｍ程度に形成する。
【００６７】
なお、保護層１７は、単層構造に限定されず、２層構造や３層構造であっても良い。
【００６８】
＜層間絶縁層形成工程＞
次いで、保護層１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布する。
【００６９】
次いで、有機絶縁膜に対して、所定のパターン形状を有する第５フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図５（ｅ）に示すように、保護層１７の表面上に、コンタクトホールＣａの部分に対応する部分が開口された層間絶縁層１８を形成する。
【００７０】
＜コンタクトホール形成工程＞
次いで、層間絶縁層１８をマスクとして、所定のエッチングガス（例えば、ＣＦ４ガスとＯ２ガス）を使用したドライエッチングを行い、保護層１７の一部を除去することにより、図５（ｅ）に示すように、保護層１７及び層間絶縁層１８にコンタクトホールＣａを形成する。
【００７１】
＜画素電極形成工程＞
最後に、保護層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、所定のパターン形状を有する第６フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する。
【００７２】
なお、画素電極１９ａは、透過型の液晶表示パネル５０を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物やインジウム錫酸化物等を使用することができる。また、上述のインジウム錫酸化物（ＩＴＯ）以外に、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）等を使用することもできる。
【００７３】
また、反射型の液晶表示パネル５０を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極１９ａとして使用する構成とすることができる。
【００７４】
このように、本実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製することができる。
【００７５】
以上のようにして、図４に示すアクティブマトリクス基板２０ａを作製することができる。
【００７６】
＜対向基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
【００７７】
次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
【００７８】
さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図６（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ〜２００ｎｍ程度に形成する。
【００７９】
最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
【００８０】
以上のようにして、対向基板３０を作製することができる。
【００８１】
＜液晶注入工程＞
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
【００８２】
次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
【００８３】
さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
【００８４】
そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
【００８５】
最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
【００８６】
以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
【００８７】
以上に説明した本実施形態によれば、以下の効果を得ることができる。
【００８８】
（１）本実施形態においては、ゲート電極２５上、焼成されたＳＯＧ材料により形成された平坦化膜２６を設け、ゲート電極２５を、銅以外の金属により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属により形成された第３導電膜２９との積層膜により構成している。従って、ゲート電極２５が形成された基板全体に、ＳＯＧ材料を塗布した後に、高温で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００８９】
（２）本実施形態においては、第１及び第３導電膜２７，２９を形成する銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）を使用する構成としている。従って、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜２７，２９を形成することが可能になる。
【００９０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【００９１】
本実施形態においては、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を作製し、平坦化膜２６を形成する際に、第３導電膜２９を除去する点に特徴がある。
【００９２】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）と同様に、ゲート電極形成工程を行う。
【００９３】
＜平坦化膜形成工程＞
次いで、上述の第１の実施形態と同様に、ゲート電極２５等が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。
【００９４】
次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図７（ａ）に示すように、ゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００９５】
この際、本実施形態においては、図７（ａ）に示すように、平坦化膜２６を構成する酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する。
【００９６】
上述の酸化シリコン層をドライエッチングする際に、第３導電膜２９がエッチングによるダメージを受けることになるが、上述の酸化シリコン層をドライエッチングする際のエッチングレートは、エッチング面において均一ではないため、比較的エッチングレートの大きな第３導電膜２９を残そうとすると、この第３導電膜２９をかなり厚めに成膜しておく必要がある。
【００９７】
そうすると、生産性が低下するとともに、コストアップになるという問題があった。また、上層の第３導電膜２９の厚みが大きいと、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合があった。
【００９８】
一方、本実施形態のごとく、酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する構成とすることにより、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。従って、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【００９９】
また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【０１００】
なお、本実施形態においても、ＳＯＧ材料を塗布し、焼成を行う際には、第３導電膜２９は除去されておらず、第２導電膜２８上に設けられているため、上述の第１の実施形態の場合と同様に、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【０１０１】
その後、上述の第１の実施形態において説明した図５（ｃ）〜（ｅ）と同様に、ゲート絶縁層形成工程、半導体層形成工程、ソースドレイン形成工程、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図７（ｂ）に示すアクティブマトリクス基板２０ａを作製することができる。
【０１０２】
そして、上述の第１の実施形態において説明した対向基板作製工程、及び液晶注入工程を行うことにより、本実施形態の液晶表示パネル５０を製造することができる。
【０１０３】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１０４】
（３）本実施形態においては、平坦化膜形成工程において、第３導電膜２９を除去する構成としている。従って、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【０１０５】
（４）また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【０１０６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【０１０７】
上述の第１の実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製したが、本実施形態においては、５枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製する点に特徴がある。
【０１０８】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）、（ｂ）と同様に、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極形成工程、及び平坦化膜形成工程を行う。
【０１０９】
＜ゲート絶縁層・半導体層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８（ａ）に示すように、ゲート電極２５、及び補助容量配線１１ｂを覆うようにゲート絶縁層１２を形成する。次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図８（ａ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。
【０１１０】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜１４（厚み５〜１００ｎｍ）及び銅膜１５（１００〜５００ｎｍ）などを順に成膜する。次いで、チタン膜１４及び銅膜１５が形成された基板全体に、フォトレジストを形成し、このフォトレジストを、第３フォトマスクを使用して、ハーフ露光を用いて所定の形状にパターニングして、図８（ｂ）に示すように、フォトレジスト３６を形成する。次いで、図８（ｃ）に示すように、フォトレジスト３６をアッシングして、フォトレジスト３６のチャネル領域Ｃに相当する部分を除去し、このフォトレジスト３６をマスクとして、銅膜１５のウェットエッチングを行うとともに、チタン膜１４とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにフォトレジスト３６の剥離と洗浄を行うことにより、図８（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【０１１１】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、アクティブマトリクス基板２０ａが作製される。
【０１１２】
この際、上述の実施形態において説明した第５及び第６フォトマスクが、第４及び第５フォトマスクとして使用され、合計５枚のフォトマスクにより、薄膜トランジスタが形成されることになる。
【０１１３】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１１４】
（５）本実施形態においては、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極２５、及び平坦化膜２６形成する工程と、第３フォトマスクを使用して、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する工程と、第４フォトマスクを使用して、層間絶縁層１８を形成する工程と、第５フォトマスクを使用して、画素電極１９ａを形成する工程とを備える構成としている。従って、上記第１の実施形態より少ないマスク枚数（５枚）により、アクティブマトリクス基板２０ａを製造することができるため、製造コストを低減することができ、歩留まりの低下を効果的に抑制することができる。
【０１１５】
なお、上記実施形態は以下のように変更しても良い。
【０１１６】
上記実施形態においては、保護層１７上に層間絶縁層１８を形成する構成としたが、製造工程の簡略化の観点から、図９に示すアクティブマトリクス基板２０ａのように、当該層間絶縁層１８を設けず、保護層１７上に画素電極１９ａを形成する構成としてもよい。
【０１１７】
この場合、まず、上述の図５（ａ）〜（ｄ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程、半導体層形成工程、及びソースドレイン形成工程を行う。その後、保護層形成工程として、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜などを成膜して、図１０に示すように、半導体層１３、ソース電極１６ａａ、及びドレイン電極１６ｂを覆うように保護層１７を形成する。
【０１１８】
次いで、コンタクトホール形成工程として、保護層１７に対して、上述の第５フォトマスクを用いたフォトリソグラフィによるパターニング、保護層１７のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１０に示すように、保護層１７に、ドレイン電極１６ｂに到達するコンタクトホールＣａを形成する。
【０１１９】
次いで、画素電極形成工程として、保護層１７上に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、上述の第６フォトマスクを用いたフォトリソグラフィによるパターニング、透明導電膜のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図９に示すように、画素電極１９ａを形成する。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１２０】
また、上記実施形態においては、半導体層としてシリコン系半導体層を使用したが、半導体層はこれに限定されず、シリコン系半導体層の代わりに、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層をＴＦＴ５ａの半導体層として使用する構成としても良い。
【０１２１】
この場合、まず、上述の図５（ａ）〜（ｃ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程を行う。その後、半導体層形成工程として、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０〜３００ｎｍ程度）を成膜する。その後、上述の第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１１（ａ）に示すように、酸化物半導体層３５をパターニングする。
【０１２２】
次いで、ソースドレイン形成工程として、上記酸化物半導体層３５が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み３０〜１００ｎｍ）及び銅膜（１００〜４００ｎｍ）などを順に成膜する。その後、上述の第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜に対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図１１（ｂ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、酸化物半導体層３５のチャネル領域Ｒを露出させる。
【０１２３】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図１２に示すアクティブマトリクス基板２０ａを作製することができる。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１２４】
なお、酸化物半導体層３５を構成する酸化物半導体として、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系を例示したが、酸化物半導体は、（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系、（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｚｎ−Ｏ）系、（Ｉｎ−Ｏ）系などであってもよい。
【０１２５】
即ち、酸化物半導体層３５は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層に限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
【０１２６】
これらの材料からなる酸化物半導体層３５は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
【０１２７】
また、上記第１の実施形態においては、第１及び第３導電膜２７，２９を形成する金属として、アルミニウム合金（アルミニウムにニッケルと銅を添加したもの）を使用する構成としてもよい。
【０１２８】
また、上記各実施形態では、ＳＯＧ膜として、感光性を有していないものを例示したが、ＳＯＧ膜は、感光性を有しているものであってもよい。
【０１２９】
また、上記各実施形態では、画素電極１９ａに接続されるＴＦＴ５ａの電極をドレイン電極１６ｂとしたアクティブマトリクス基板２０ａを例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極とするアクティブマトリクス基板にも適用することができる。
【０１３０】
また、上記各実施形態では、表示パネルとして、アクティブマトリクス基板を備えた液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
【産業上の利用可能性】
【０１３１】
以上説明したように、本発明は、本アクティブマトリクス基板及びその製造方法、並びに表示パネルに関し、特に、平坦化膜を用いたアクティブマトリクス基板及びその製造方法について有用である。
【符号の説明】
【０１３２】
５ａ    ＴＦＴ
１０ａ    絶縁基板
１１ａ    走査配線
１２    ゲート絶縁層
１３    半導体層
１３ａ    真性アモルファスシリコン層
１３ｂ    アモルファスシリコン層
１６ａ    信号配線
１６ａａ    ソース電極
１６ｂ    ドレイン電極
１７    保護層
１８      層間絶縁層
１９ａ    画素電極
２０ａ    アクティブマトリクス基板
２５    ゲート電極
２６    平坦化膜
２７    第１導電膜
２８    第２導電膜
２９    第３導電膜
３０    対向基板 
３５    酸化物半導体層
３６      フォトレジスト
３７    シール材
４０    液晶層（表示媒体層）
５０    液晶表示パネル（表示パネル）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板と、該絶縁基板上に設けられたゲート電極と、該ゲート電極上に設けられた平坦化膜と、前記ゲート電極及び前記平坦化膜を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、該半導体層上に、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、前記半導体層、前記ソース電極及び前記ドレイン電極を覆う保護層と、該保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、
前記絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、該第１導電膜上に設けられ、銅により形成された第２導電膜と、該第２導電膜上に設けられ、前記銅以外の金属により形成された第３導電膜との積層膜により構成された前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に前記平坦化膜を形成するとともに、前記第３導電膜を除去する平坦化膜形成工程と、
前記ゲート電極及び前記平坦化膜を覆うように前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上に、前記半導体層を形成する半導体層形成工程と、
前記半導体層上に前記ソース電極及び前記ドレイン電極を形成するソースドレイン形成工程と、
前記半導体層、前記ソース電極、及び前記ドレイン電極を覆う前記保護層を形成する保護層形成工程と、
前記保護層上に前記画素電極を形成する画素電極形成工程と
を少なくとも備えることを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記半導体層が、酸化物半導体層であることを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項４】
前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項３に記載のアクティブマトリクス基板の製造方法。
【請求項５】
前記酸化物半導体層が、酸化インジウムガリウム亜鉛からなることを特徴とする請求項４に記載のアクティブマトリクス基板の製造方法。
【請求項６】
請求項１に記載のアクティブマトリクス基板の製造方法により製造されたアクティブマトリクス基板。
【請求項７】
前記銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であることを特徴とする請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記保護層上には、層間絶縁層が設けられ、前記画素電極は前記層間絶縁層上に設けられていることを特徴とする請求項６または請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記半導体層が、酸化物半導体層であることを特徴とする請求項６〜請求項８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１０】
前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記酸化物半導体層が、酸化インジウムガリウム亜鉛からなることを特徴とする請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記半導体層がシリコン系半導体層であることを特徴とする請求項６〜請求項８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１３】
請求項６〜請求項１２のいずれか１項に記載の前記アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置された対向基板と、
前記アクティブマトリクス基板及び前記対向基板の間に設けられた表示媒体層と
を備えることを特徴とする表示パネル。
【手続補正書】
【提出日】平成25年6月26日(2013.6.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板に関し、特に、平坦化膜を用いたアクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板、並びに表示パネルに関するものである。
【背景技術】
【０００２】
アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
【０００３】
また、アクティブマトリクス基板の信頼性を向上させるために、基板上に形成するＴＦＴや配線等を高精度に形成する必要があり、この様なアクティブマトリクス基板においては、例えば、絶縁性基板上に電極や配線のパターンが凹凸状に形成され、その凹凸を覆って平坦化するために絶縁膜である平坦化膜が形成されている。この平坦化膜は、一般に、ＳＯＧ（Spin on Glass）材料や液状のＳｉＯ２、高分子膜等により構成されている。
【０００４】
また、一般に、アクティブマトリクス基板においては、上述のＴＦＴを構成するゲート電極、ソース電極、及びドレイン電極を備えているが、製造過程におけるエッチング工程により過度にエッチングされることを防止するために、これらの電極は、複数の導電膜により構成された積層膜により形成されている。例えば、ゲート電極の場合は、下層側の第１導電膜としてチタン膜を形成するとともに、上層側の第２導電膜として銅膜を形成する。そして、このゲート電極の表面上に、上述の平坦化膜が形成される構成となっている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−５２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、ゲート電極が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生し、当該水分によりゲート配線を構成する銅膜が酸化される。また、上記焼成により、銅膜から銅がＳＯＧ材料中へ拡散する。その結果、銅膜とチタン膜からなる積層膜の抵抗が上昇するとともに、ＳＯＧ材料の誘電率が上昇して、絶縁性が低下してしまうという問題があった。
【０００７】
そこで、本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、銅膜の表面に平坦化膜を形成する際に、銅膜の酸化を防止するとともに、銅の拡散を防止することができるアクティブマトリクス基板の製造方法及びその方法により製造されたアクティブマトリクス基板、並びに表示パネルを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のアクティブマトリクス基板の製造方法は、絶縁基板と、絶縁基板上に設けられたゲート電極と、ゲート電極上に設けられた平坦化膜と、ゲート電極及び平坦化膜を覆うように設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、半導体層上に、ゲート電極に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、半導体層、ソース電極及びドレイン電極を覆う保護層と、保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、第１導電膜上に設けられ、銅により形成された第２導電膜と、第２導電膜上に設けられ、銅以外の金属により形成された第３導電膜との積層膜により構成されたゲート電極を形成するゲート電極形成工程と、ゲート電極が形成された絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に平坦化膜を形成し、ゲート電極上の平坦化膜及び第３導電膜を除去する平坦化膜形成工程と、ゲート電極及び平坦化膜を覆うようにゲート絶縁層を形成するゲート絶縁層形成工程と、ゲート絶縁層上に、半導体層を形成する半導体層形成工程と、半導体層上にソース電極及びドレイン電極を形成するソースドレイン形成工程と、半導体層、ソース電極、及びドレイン電極を覆う保護層を形成する保護層形成工程と、保護層上に画素電極を形成する画素電極形成工程とを少なくとも備えることを特徴とする。
【０００９】
同構成によれば、ゲート電極が形成された基板全体に、ＳＯＧ材料を塗布して焼成することにより、平坦化膜を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。
【００１０】
また、平坦化膜形成工程において、第３導電膜を除去し、第３導電膜を残す必要が無くなるため、第３導電膜を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【００１１】
また、上層の第３導電膜を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【００１２】
本発明のアクティブマトリクス基板の製造方法においては、銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用してもよい。
【００１３】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。
【００１４】
本発明のアクティブマトリクス基板の製造方法においては、半導体層が、酸化物半導体層であってもよい。
【００１５】
本発明のアクティブマトリクス基板の製造方法においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。
【００１６】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００１７】
本発明のアクティブマトリクス基板の製造方法においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなる構成としてもよい。
【００１８】
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００１９】
また、本発明のアクティブマトリクス基板の製造方法により製造されたアクティブマトリクス基板は、本発明のアクティブマトリクス基板の製造方法と同様の効果を奏する。
【００２０】
本発明のアクティブマトリクス基板においては、銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であってもよい。
【００２１】
同構成によれば、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜を形成することが可能になる。
【００２２】
本発明のアクティブマトリクス基板においては、保護層上には、層間絶縁層が設けられ、画素電極は層間絶縁層上に設けられていてもよい。
【００２３】
本発明のアクティブマトリクス基板においては、半導体層が、酸化物半導体層であってもよい。
【００２４】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなる構成としてもよい。
【００２５】
同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
【００２６】
本発明のアクティブマトリクス基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛からなる構成としてもよい。
【００２７】
同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
【００２８】
本発明のアクティブマトリクス基板においては、半導体層がシリコン系半導体層であってもよい。
【００２９】
また、本発明のアクティブマトリクス基板は、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することができるという優れた特性を備えている。従って、本発明のアクティブマトリクス基板は、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配置された対向基板と、アクティブマトリクス基板及び対向基板の間に設けられた表示媒体層とを備える表示パネルに好適に使用できる。
【発明の効果】
【００３０】
本発明によれば、ゲート電極の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜の絶縁性の低下を防止することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図である。
【図２】本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。
【図３】本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図６】本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。
【図７】本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図８】本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図９】本発明の変形例に係るアクティブマトリクス基板の断面図である。
【図１０】本発明の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１１】本発明の他の変形例に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【図１２】本発明の他の変形例に係るアクティブマトリクス基板の断面図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示パネルの断面図であり、図２は、本発明の第１の実施形態に係るアクティブマトリクス基板の平面図である。また、図３は、本発明の第１の実施形態に係るアクティブマトリクス基板の画素部及び端子部を拡大した平面図であり、図４は、図３のＡ−Ａ断面図である。
【００３４】
液晶表示パネル５０は、図１に示すように、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａに対向して配置された対向基板３０と、アクティブマトリクス基板２０ａ及び対向基板３０の間に設けられた液晶層４０とを備えている。また、液晶表示パネル５０は、アクティブマトリクス基板２０ａ及び対向基板３０を互いに接着するとともに、アクティブマトリクス基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３７とを備えている。
【００３５】
また、液晶表示パネル５０では、図１に示すように、シール材３７の内側の部分に画像表示を行う表示領域Ｄが規定され、アクティブマトリクス基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。
【００３６】
アクティブマトリクス基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂとを備えている。また、アクティブマトリクス基板２０ａは、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａと、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａとを備えている。また、アクティブマトリクス基板２０ａは、各ＴＦＴ５ａを覆うように設けられた保護層１７と、保護層１７を覆うように設けられた層間絶縁層１８と、層間絶縁層１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
【００３７】
走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂに接続されている。
【００３８】
補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁層１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁層１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
【００３９】
信号配線１６ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓに中継配線１１ｃとして引き出され、そのソース端子領域Ｔｇにおいて、ソース端子１９ｃに接続されている。また、信号配線１６ａは、図３に示すように、ゲート絶縁層１２に形成されたコンタクトホールＣｂを介して中継配線１１ｃに接続されている。
【００４０】
ＴＦＴ５ａは、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極２５と、ゲート電極２５上に設けられ、スピンオンガラス材料により形成された平坦化膜２６と、ゲート電極２５及び平坦化膜２６を覆うように設けられたゲート絶縁層１２と、ゲート絶縁層１２上でゲート電極２５に重なるように島状に設けられたチャネル領域Ｃを有する半導体層１３と、半導体層１３上にゲート電極２５に重なるとともに、チャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
【００４１】
ここで、ゲート電極２５は、図３に示すように、走査配線１１ａの側方へ突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分であり、図４に示すように、第１導電層１４ａ及び第２導電層１５ａの積層膜により構成されている。さらに、ドレイン電極１６ｂは、図３及び図４に示すように、第１導電層１４ｂ及び第２導電層１５ｂの積層膜により構成され、保護層１７及び層間絶縁層１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されるとともに、ゲート絶縁層１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
【００４２】
また、半導体層１３は、シリコン層により形成されており、例えば、下層の真性アモルファスシリコン層１３ａと、その上層のｎ型不純物（例えば、リン）がドープされたｎ＋アモルファスシリコン層（電極コンタクト層）１３ｂにより構成されている。
【００４３】
対向基板３０は、後述する図６（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス２１並びにブラックマトリクス２１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層２２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極２３と、共通電極２３上に設けられたフォトスペーサ２４と、共通電極２３を覆うように設けられた配向膜（不図示）とを備えている。
【００４４】
液晶層４０は、電気光学特性を有するネマチックの液晶材料などにより構成されている。
【００４５】
上記構成の液晶表示パネル５０では、各画素において、ゲートドライバ（不図示）からゲート信号が走査配線１１ａを介してゲート電極２５に送られて、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（不図示）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られて、半導体層１３及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。この際、アクティブマトリクス基板２０ａの各画素電極１９ａと対向基板３０の共通電極２３との間において電位差が生じ、液晶層４０、即ち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。そして、液晶表示パネル５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
【００４６】
ここで、本実施形態においては、図４に示すように、ゲート電極２５が、絶縁基板１０ａ上に設けられ、銅以外の金属（例えば、チタン等）により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属（例えば、チタン等）により形成された第３導電膜２９との積層膜により構成されている点に特徴がある。
【００４７】
そして、本実施形態においては、銅により形成された第２導電膜２８上に、銅以外の金属により形成された第３導電膜２９を設けるため、ゲート電極２５が形成された基板全体に、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、高温（例えば、３５０℃）で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００４８】
従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００４９】
なお、第１及び第３導電膜２７，２９を形成する金属としては、非拡散性を有するとともに、第２導電膜２８を形成する銅と同時にエッチングが可能なものが好適に使用され、例えば、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、モリブテン−タングステン合金（ＭｏＷ）等が挙げられる。
【００５０】
次に、本実施形態の液晶表示パネル５０の製造方法の一例について図５及び図６を用いて説明する。図５は、本発明の第１の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図であり、図６は、本発明の第１の実施形態に係る対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程及び液晶注入工程を備える。
【００５１】
まず、ＴＦＴ及びアクティブマトリクス基板作製工程について説明する。
【００５２】
＜ゲート電極形成工程＞
まず、ガラス基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、第１導電膜２７用のチタン膜（厚みが５〜１００ｎｍ）、第２導電膜２８用の銅膜（厚みが１００〜５００ｎｍ）、及び第３導電膜２９用のチタン膜（５〜２００ｎｍ）を順に成膜する。その後、これらの膜に対して、所定のパターン形状を有する第１フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ａ）に示すように、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を形成する。なお、この際、図３に示す走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄも同時に形成される。
【００５３】
＜平坦化膜形成工程＞
次いで、ゲート電極２５、走査配線１１ａ、補助容量配線１１ｂ、並びに中継配線１１ｃ及び１１ｄが形成された絶縁基板１０ａ上に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布する。その後、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図５（ｂ）に示すように、絶縁基板１０ａ上及びゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００５４】
なお、ＳＯＧ材料としては、アルコキシシラン、有機シロキサン樹脂を主成分としたものも使用することができる。
【００５５】
この際、上述のごとく、第２導電膜２８上に第３導電膜２９を設けているため、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【００５６】
また、上述のゲート電極形成工程において、ウエットエッチングを行うと、チタンのエッチングレートに比し、銅のエッチングレートが大きいため、チタンにより形成された第１及び３導電膜２７，２９が、銅により形成された第２導電膜２８より突き出た形状（逆テーパ形状）になることも考えられるが、平坦化膜２６を形成する際に、ＳＯＧ材料を塗布して平坦化するため、ゲート電極２５の部分で信号配線１６ａの断線が生じることを防止することができる。
【００５７】
＜ゲート絶縁層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、ゲート電極２５、補助容量配線１１ｂ、及び平坦化膜２６を覆うようにゲート絶縁層１２を形成する。
【００５８】
なお、ゲート絶縁層１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
【００５９】
また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
【００６０】
また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁層１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
【００６１】
＜半導体層形成工程＞
次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図５（ｃ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。そして、半導体層１３に対して、所定のパターン形状を有する第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、半導体層１３をパターニングする。
【００６２】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み５〜１００ｎｍ）及び銅膜（１００〜５００ｎｍ）などを順に成膜する。その後、所定のパターン形状を有する第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図５（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【００６３】
なお、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
【００６４】
また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等の透光性を有する材料を使用する構成としても良い。
【００６５】
また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
【００６６】
＜保護層形成工程＞
次いで、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図５（ｅ）に示すように、ＴＦＴ５ａを覆う（即ち、半導体層１３、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）保護層１７を厚さ１００〜５００ｎｍ程度に形成する。
【００６７】
なお、保護層１７は、単層構造に限定されず、２層構造や３層構造であっても良い。
【００６８】
＜層間絶縁層形成工程＞
次いで、保護層１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ１．０μｍ〜３．０μｍ程度に塗布する。
【００６９】
次いで、有機絶縁膜に対して、所定のパターン形状を有する第５フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図５（ｅ）に示すように、保護層１７の表面上に、コンタクトホールＣａの部分に対応する部分が開口された層間絶縁層１８を形成する。
【００７０】
＜コンタクトホール形成工程＞
次いで、層間絶縁層１８をマスクとして、所定のエッチングガス（例えば、ＣＦ４ガスとＯ２ガス）を使用したドライエッチングを行い、保護層１７の一部を除去することにより、図５（ｅ）に示すように、保護層１７及び層間絶縁層１８にコンタクトホールＣａを形成する。
【００７１】
＜画素電極形成工程＞
最後に、保護層１７及び層間絶縁層１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、所定のパターン形状を有する第６フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、露光及び現像、及びレジストの剥離洗浄を行うことにより、図４に示すように、画素電極１９ａ、ゲート端子１９ｂ、ソース端子１９ｃ及び補助容量端子１９ｄ（図３参照）を形成する。
【００７２】
なお、画素電極１９ａは、透過型の液晶表示パネル５０を形成する場合は、酸化タングステンを含むインジウム酸化物やインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物やインジウム錫酸化物等を使用することができる。また、上述のインジウム錫酸化物（ＩＴＯ）以外に、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）等を使用することもできる。
【００７３】
また、反射型の液晶表示パネル５０を形成する場合は、反射性を有する金属薄膜として、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、及びこれらの合金からなる導電膜を使用し、この金属薄膜を画素電極１９ａとして使用する構成とすることができる。
【００７４】
このように、本実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製することができる。
【００７５】
以上のようにして、図４に示すアクティブマトリクス基板２０ａを作製することができる。
【００７６】
＜対向基板作製工程＞
まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、ブラックマトリクス２１を厚さ１．０μｍ程度に形成する。
【００７７】
次いで、ブラックマトリクス２１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布する。その後、その塗布膜を露光及び現像することにより、図６（ａ）に示すように、選択した色の着色層２２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層２２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
【００７８】
さらに、各色の着色層２２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図６（ｂ）に示すように、共通電極２３を厚さ５０ｎｍ〜２００ｎｍ程度に形成する。
【００７９】
最後に、共通電極２３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図６（ｃ）に示すように、フォトスペーサ２４を厚さ４μｍ程度に形成する。
【００８０】
以上のようにして、対向基板３０を作製することができる。
【００８１】
＜液晶注入工程＞
まず、上記アクティブマトリクス基板作製工程で作製されたアクティブマトリクス基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
【００８２】
次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
【００８３】
さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成されたアクティブマトリクス基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
【００８４】
そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシールを硬化させる。
【００８５】
最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
【００８６】
以上のようにして、本実施形態の液晶表示パネル５０を製造することができる。
【００８７】
以上に説明した本実施形態によれば、以下の効果を得ることができる。
【００８８】
（１）本実施形態においては、ゲート電極２５上、焼成されたＳＯＧ材料により形成された平坦化膜２６を設け、ゲート電極２５を、銅以外の金属により形成された第１導電膜２７と、第１導電膜２７上に設けられ、銅により形成された第２導電膜２８と、第２導電膜２８上に設けられ、銅以外の金属により形成された第３導電膜２９との積層膜により構成している。従って、ゲート電極２５が形成された基板全体に、ＳＯＧ材料を塗布した後に、高温で焼成することにより、平坦化膜２６を形成する際に、ＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。従って、ゲート電極２５の抵抗の上昇を抑制することができるとともに、ＳＯＧ材料の誘電率の上昇を抑制して、平坦化膜２６の絶縁性の低下を防止することが可能になる。
【００８９】
（２）本実施形態においては、第１及び第３導電膜２７，２９を形成する銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）を使用する構成としている。従って、非拡散性に優れ、銅と同時にウエットエッチングが可能な材料により、第１及び第３導電膜２７，２９を形成することが可能になる。
【００９０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【００９１】
本実施形態においては、第１〜第３導電膜２７〜２９の積層膜により構成されたゲート電極２５を作製し、平坦化膜２６を形成する際に、第３導電膜２９を除去する点に特徴がある。
【００９２】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）と同様に、ゲート電極形成工程を行う。
【００９３】
＜平坦化膜形成工程＞
次いで、上述の第１の実施形態と同様に、ゲート電極２５等が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、シラノール（Ｓｉ（ＯＨ）４）を主成分としたＳＯＧ材料を塗布した後に、３５０℃で焼成することにより、酸化シリコン（ＳｉＯ２）層を形成する。
【００９４】
次いで、この酸化シリコン層に対して、所定のパターン形状を有する第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図７（ａ）に示すように、ゲート電極２５上に、平坦化膜２６（厚みが１００〜３０００ｎｍ）を形成する。
【００９５】
この際、本実施形態においては、図７（ａ）に示すように、平坦化膜２６を構成する酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する。
【００９６】
上述の酸化シリコン層をドライエッチングする際に、第３導電膜２９がエッチングによるダメージを受けることになるが、上述の酸化シリコン層をドライエッチングする際のエッチングレートは、エッチング面において均一ではないため、比較的エッチングレートの大きな第３導電膜２９を残そうとすると、この第３導電膜２９をかなり厚めに成膜しておく必要がある。
【００９７】
そうすると、生産性が低下するとともに、コストアップになるという問題があった。また、上層の第３導電膜２９の厚みが大きいと、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合があった。
【００９８】
一方、本実施形態のごとく、酸化シリコン層に対してドライエッチングを行う際に、ゲート電極２５の上層の第３導電膜２９に対して同時にドライエッチングを行い、当該第３導電膜２９を除去する構成とすることにより、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。従って、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【００９９】
また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【０１００】
なお、本実施形態においても、ＳＯＧ材料を塗布し、焼成を行う際には、第３導電膜２９は除去されておらず、第２導電膜２８上に設けられているため、上述の第１の実施形態の場合と同様に、焼成に起因してＳＯＧ材料において脱水重合反応が生じて水分が発生した場合であっても、当該水分によりゲート電極２５を構成する銅が酸化されることを防止することができる。また、上記焼成により、第２導電膜２８から銅がＳＯＧ材料中へ拡散することを防止することができる。
【０１０１】
その後、上述の第１の実施形態において説明した図５（ｃ）〜（ｅ）と同様に、ゲート絶縁層形成工程、半導体層形成工程、ソースドレイン形成工程、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図７（ｂ）に示すアクティブマトリクス基板２０ａを作製することができる。
【０１０２】
そして、上述の第１の実施形態において説明した対向基板作製工程、及び液晶注入工程を行うことにより、本実施形態の液晶表示パネル５０を製造することができる。
【０１０３】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１０４】
（３）本実施形態においては、平坦化膜形成工程において、第３導電膜２９を除去する構成としている。従って、第３導電膜２９を残す必要が無くなるため、第３導電膜２９を厚めに成膜する必要がなくなる。その結果、生産性の低下を抑制できるとともに、コストアップを防止することができる。
【０１０５】
（４）また、上層の第３導電膜２９を厚めに成膜する必要がないため、ＳＯＧ材料を塗布する際に、塗布不良が生じるという不都合を回避することができる。
【０１０６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係るアクティブマトリクス基板の製造工程を断面で示す説明図である。
【０１０７】
上述の第１の実施形態においては、６枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製したが、本実施形態においては、５枚のフォトマスクを使用することにより、アクティブマトリクス基板２０ａを作製する点に特徴がある。
【０１０８】
より具体的には、本実施形態におけるアクティブマトリクス基板２０ａを製造する際には、まず、上述の第１の実施形態において説明した図５（ａ）、（ｂ）と同様に、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極形成工程、及び平坦化膜形成工程を行う。
【０１０９】
＜ゲート絶縁層・半導体層形成工程＞
次いで、平坦化膜２６が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）を成膜して、図８（ａ）に示すように、ゲート電極２５、及び補助容量配線１１ｂを覆うようにゲート絶縁層１２を形成する。次いで、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜（厚み３０〜３００ｎｍ）、及びリンがドープされたｎ＋アモルファスシリコン膜（厚み５０〜１５０ｎｍ）を連続して成膜し、図８（ａ）に示すように、真性アモルファスシリコン層１３ａ及びｎ＋アモルファスシリコン層１３ｂが積層された半導体層１３を形成する。
【０１１０】
＜ソースドレイン形成工程＞
次いで、上記半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜１４（厚み５〜１００ｎｍ）及び銅膜１５（１００〜５００ｎｍ）などを順に成膜する。次いで、チタン膜１４及び銅膜１５が形成された基板全体に、フォトレジストを形成し、このフォトレジストを、第３フォトマスクを使用して、ハーフ露光を用いて所定の形状にパターニングして、図８（ｂ）に示すように、フォトレジスト３６を形成する。次いで、図８（ｃ）に示すように、フォトレジスト３６をアッシングして、フォトレジスト３６のチャネル領域Ｃに相当する部分を除去し、このフォトレジスト３６をマスクとして、銅膜１５のウェットエッチングを行うとともに、チタン膜１４とｎ＋アモルファスシリコン層１３ｂに対するドライエッチング（プラズマエッチング）、並びにフォトレジスト３６の剥離と洗浄を行うことにより、図８（ｄ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
【０１１１】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、アクティブマトリクス基板２０ａが作製される。
【０１１２】
この際、上述の実施形態において説明した第５及び第６フォトマスクが、第４及び第５フォトマスクとして使用され、合計５枚のフォトマスクにより、薄膜トランジスタが形成されることになる。
【０１１３】
以上に説明した本実施形態によれば、上述の（１）〜（２）の効果に加えて、以下の効果を得ることができる。
【０１１４】
（５）本実施形態においては、第１フォトマスク及び第２フォトマスクを使用して、ゲート電極２５、及び平坦化膜２６形成する工程と、第３フォトマスクを使用して、ソース電極１６ａａ、及びドレイン電極１６ｂを形成する工程と、第４フォトマスクを使用して、層間絶縁層１８を形成する工程と、第５フォトマスクを使用して、画素電極１９ａを形成する工程とを備える構成としている。従って、上記第１の実施形態より少ないマスク枚数（５枚）により、アクティブマトリクス基板２０ａを製造することができるため、製造コストを低減することができ、歩留まりの低下を効果的に抑制することができる。
【０１１５】
なお、上記実施形態は以下のように変更しても良い。
【０１１６】
上記実施形態においては、保護層１７上に層間絶縁層１８を形成する構成としたが、製造工程の簡略化の観点から、図９に示すアクティブマトリクス基板２０ａのように、当該層間絶縁層１８を設けず、保護層１７上に画素電極１９ａを形成する構成としてもよい。
【０１１７】
この場合、まず、上述の図５（ａ）〜（ｄ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程、半導体層形成工程、及びソースドレイン形成工程を行う。その後、保護層形成工程として、ソース電極１６ａａ及びドレイン電極１６ｂが形成された（即ち、ＴＦＴ５ａが形成された）基板の全体に、プラズマＣＶＤ法により、例えば、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜などを成膜して、図１０に示すように、半導体層１３、ソース電極１６ａａ、及びドレイン電極１６ｂを覆うように保護層１７を形成する。
【０１１８】
次いで、コンタクトホール形成工程として、保護層１７に対して、上述の第５フォトマスクを用いたフォトリソグラフィによるパターニング、保護層１７のドライエッチング、レジストの剥離、及び洗浄を行うことにより、図１０に示すように、保護層１７に、ドレイン電極１６ｂに到達するコンタクトホールＣａを形成する。
【０１１９】
次いで、画素電極形成工程として、保護層１７上に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜する。その後、その透明導電膜に対して、上述の第６フォトマスクを用いたフォトリソグラフィによるパターニング、透明導電膜のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図９に示すように、画素電極１９ａを形成する。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１２０】
また、上記実施形態においては、半導体層としてシリコン系半導体層を使用したが、半導体層はこれに限定されず、シリコン系半導体層の代わりに、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層をＴＦＴ５ａの半導体層として使用する構成としても良い。
【０１２１】
この場合、まず、上述の図５（ａ）〜（ｃ）に示すゲート電極形成工程、平坦化膜形成工程、ゲート絶縁層形成工程を行う。その後、半導体層形成工程として、ゲート絶縁層１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０〜３００ｎｍ程度）を成膜する。その後、上述の第３フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ドライエッチング及びレジストの剥離洗浄を行うことにより、図１１（ａ）に示すように、酸化物半導体層３５をパターニングする。
【０１２２】
次いで、ソースドレイン形成工程として、上記酸化物半導体層３５が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚み３０〜１００ｎｍ）及び銅膜（１００〜４００ｎｍ）などを順に成膜する。その後、上述の第４フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、銅膜のウエットエッチングを行うとともに、チタン膜に対するドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図１１（ｂ）に示すように、信号配線１６ａ（図３参照）、ソース電極１６ａａ、ドレイン電極１６ｂ及び補助容量幹線１６ｃ（図３参照）を形成するとともに、酸化物半導体層３５のチャネル領域Ｒを露出させる。
【０１２３】
その後、上述の第１の実施形態において説明した図５（ｅ）と同様に、保護層形成工程、層間絶縁層形成工程、開口部形成工程、及び画素電極形成工程を行うことにより、図１２に示すアクティブマトリクス基板２０ａを作製することができる。このような構成においても、上述の（１）〜（２）と同様の効果を得ることができる。
【０１２４】
なお、酸化物半導体層３５を構成する酸化物半導体として、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）系を例示したが、酸化物半導体は、（Ｉｎ-Ｓｉ-Ｚｎ-Ｏ）系、（Ｉｎ-Ａｌ-Ｚｎ-Ｏ）系、（Ｓｎ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）系、（Ｇａ−Ｓｉ−Ｚｎ−Ｏ）系、（Ｇａ−Ａｌ−Ｚｎ−Ｏ）系、（Ｉｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｓｎ−Ｃｕ−Ｚｎ−Ｏ）系、（Ｚｎ−Ｏ）系、（Ｉｎ−Ｏ）系などであってもよい。
【０１２５】
即ち、酸化物半導体層３５は、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層に限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
【０１２６】
これらの材料からなる酸化物半導体層３５は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
【０１２７】
また、上記第１の実施形態においては、第１及び第３導電膜２７，２９を形成する金属として、アルミニウム合金（アルミニウムにニッケルと銅を添加したもの）を使用する構成としてもよい。
【０１２８】
また、上記各実施形態では、ＳＯＧ膜として、感光性を有していないものを例示したが、ＳＯＧ膜は、感光性を有しているものであってもよい。
【０１２９】
また、上記各実施形態では、画素電極１９ａに接続されるＴＦＴ５ａの電極をドレイン電極１６ｂとしたアクティブマトリクス基板２０ａを例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極とするアクティブマトリクス基板にも適用することができる。
【０１３０】
また、上記各実施形態では、表示パネルとして、アクティブマトリクス基板を備えた液晶表示パネルを例示したが、本発明は、有機ＥＬ（Electro Luminescence）表示パネル、無機ＥＬ表示パネル、電気泳動表示パネルなどの他の表示パネルにも適用することができる。
【産業上の利用可能性】
【０１３１】
以上説明したように、本発明は、本アクティブマトリクス基板及びその製造方法、並びに表示パネルに関し、特に、平坦化膜を用いたアクティブマトリクス基板及びその製造方法について有用である。
【符号の説明】
【０１３２】
５ａ    ＴＦＴ
１０ａ    絶縁基板
１１ａ    走査配線
１２    ゲート絶縁層
１３    半導体層
１３ａ    真性アモルファスシリコン層
１３ｂ    アモルファスシリコン層
１６ａ    信号配線
１６ａａ    ソース電極
１６ｂ    ドレイン電極
１７    保護層
１８      層間絶縁層
１９ａ    画素電極
２０ａ    アクティブマトリクス基板
２５    ゲート電極
２６    平坦化膜
２７    第１導電膜
２８    第２導電膜
２９    第３導電膜
３０    対向基板 
３５    酸化物半導体層
３６      フォトレジスト
３７    シール材
４０    液晶層（表示媒体層）
５０    液晶表示パネル（表示パネル）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板と、該絶縁基板上に設けられたゲート電極と、該ゲート電極上に設けられた平坦化膜と、前記ゲート電極及び前記平坦化膜を覆うように設けられたゲート絶縁層と、該ゲート絶縁層上に設けられ、前記ゲート電極に重なるように設けられたチャネル領域を有する半導体層と、該半導体層上に、前記ゲート電極に重なるとともに前記チャネル領域を挟んで互いに対峙するように設けられたソース電極及びドレイン電極と、前記半導体層、前記ソース電極及び前記ドレイン電極を覆う保護層と、該保護層上に設けられた画素電極とを備えたアクティブマトリクス基板の製造方法であって、
前記絶縁基板上に設けられ、銅以外の金属により形成された第１導電膜と、該第１導電膜上に設けられ、銅により形成された第２導電膜と、該第２導電膜上に設けられ、前記銅以外の金属により形成された第３導電膜との積層膜により構成された前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記絶縁基板上に、ＳＯＧ材料を塗布して焼成することにより、絶縁基板上及びゲート電極上に前記平坦化膜を形成し、前記ゲート電極上の前記平坦化膜及び前記第３導電膜を除去する平坦化膜形成工程と、
前記ゲート電極及び前記平坦化膜を覆うように前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層上に、前記半導体層を形成する半導体層形成工程と、
前記半導体層上に前記ソース電極及び前記ドレイン電極を形成するソースドレイン形成工程と、
前記半導体層、前記ソース電極、及び前記ドレイン電極を覆う前記保護層を形成する保護層形成工程と、
前記保護層上に前記画素電極を形成する画素電極形成工程と
を少なくとも備えることを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記銅以外の金属として、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種を使用することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記半導体層が、酸化物半導体層であることを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項４】
前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項３に記載のアクティブマトリクス基板の製造方法。
【請求項５】
前記酸化物半導体層が、酸化インジウムガリウム亜鉛からなることを特徴とする請求項４に記載のアクティブマトリクス基板の製造方法。
【請求項６】
請求項１に記載のアクティブマトリクス基板の製造方法により製造されたアクティブマトリクス基板。
【請求項７】
前記銅以外の金属が、チタン（Ｔｉ）、窒化モリブテン（ＭｏＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン−チタン合金（ＭｏＴｉ）、及びモリブテン−タングステン合金（ＭｏＷ）からなる群より選ばれる少なくとも１種であることを特徴とする請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記保護層上には、層間絶縁層が設けられ、前記画素電極は前記層間絶縁層上に設けられていることを特徴とする請求項６または請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記半導体層が、酸化物半導体層であることを特徴とする請求項６〜請求項８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１０】
前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項９に記載のアクティブマトリクス基板。
【請求項１１】
前記酸化物半導体層が、酸化インジウムガリウム亜鉛からなることを特徴とする請求項１０に記載のアクティブマトリクス基板。
【請求項１２】
前記半導体層がシリコン系半導体層であることを特徴とする請求項６〜請求項８のいずれか１項に記載のアクティブマトリクス基板。
【請求項１３】
請求項６〜請求項１２のいずれか１項に記載の前記アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置された対向基板と、
前記アクティブマトリクス基板及び前記対向基板の間に設けられた表示媒体層と
を備えることを特徴とする表示パネル。
【国際調査報告】
2012090432.tif 000015
2012090432.tif 000016
2012090432.tif 000017
2012090432.tif 000018
2012090432.tif 000019