(57)【要約】【課題】  超高速性および群遅延特性に優れた超小型の差動遅延線を実現する。【解決手段】  直列素子としてのインダクタＬｏは一対の差動線路１、３に各々挿入される。交差素子としての交差キャパシタＣｏは、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間と、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３のインダクタＬｏの入力側間に各々接続される。並列キャパシタＣａは、交差素子としての交差キャパシタＣｏの値よりも小さい値を有し、インダクタＬｏに並列接続される。【選択図】  図１
2012090260.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、前記インダクタに並列接続された並列キャパシタと、
を具備することを特徴とする対称格子型の差動遅延線。
【請求項２】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路における前記インダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、
を具備し、
前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されてなることを特徴とする対称格子型差動遅延線。
【請求項３】
前記差動線路に各々挿入された前記インダクタは、前記差動信号に対して正結合となる相互誘導を持たせてなる請求項１又は２記載の差動遅延線。
【請求項４】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項１〜３いずれか１記載の差動遅延線。
【請求項５】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路間における前記インダクタの入出力側間に梯子型に並列接続された並列キャパシタと、
を具備し、
差動信号に対して負結合となる相互誘導を前記インダクタ間に持たせ、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、更に、前記並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに、２個の前記キャパシタの直列接続点どうしが接続されてなることを特徴とするコモンモードフィルタ。
【請求項６】
前記コモンモードフィルタを１区間として複数区間縦続接続し、個々の前記区間毎に前記インダクタ間での結合係数を互いに異ならせるとともに、前記区間における前記直列接続点どうしが抵抗で接続されてなる請求項５記載のコモンモードフィルタ。
【請求項７】
隣り合う前記区間の前記接続点どうしが接続されてなる請求項６記載のコモンモードフィルタ。
【請求項８】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項５〜７いずれか１記載のモンモードフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動遅延線およびコモンモードフィルタに係り、特に、超高速性および群遅延特性に優れた超小型の差動遅延線およびこれを応用したコモンモードフィルタの実現に関する。
【背景技術】
【０００２】
高速デジタル化の時代の到来で、差動遅延線およびコモンモードフィルタも、超高速性および超小型化の双方を具備することが要請されている。【０００３】
超小型の差動遅延線を得るには、回路構成をシンプルにすることが大切であり、例えば図１３に示すような対称格子型の回路構成がその要件を満たしている。【０００４】
この対称格子型の回路構成は、入出力端子１Ａ、２Ａ間を結ぶ一方の差動線路１と入出力端子１Ｂ、２Ｂ間を結ぶ他方の差動線路３とからなる１区間の差動線路において、各差動線路１、３中にインダクタＬｏを各々挿入し、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間に交差キャパシタＣｏを接続し、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側間に交差キャパシタＣｏを接続して形成されている。【０００５】
この差動遅延線は、直列素子としての２個のインダクタＬｏおよび交差素子としての２個のキャパシタＣｏからなり、極めてシンプルな構成である。【０００６】
このような従来の対称格子型の差動遅延線は、１区間の遅延時間を１００ｐｓとしてその群遅延特性を示すと、例えば図１４おける係数ａ１を「０」とした場合（ａ１＝０）の曲線のようになり、その通過特性が図１５に示すようになる。なお、係数ａ１の詳細は後述する。【０００７】
従来の差動遅延線は、図１４から分かるように、その群遅延特性が、周波数「０」付近での遅延時間が１００ｐｓであり、周波数の増加に伴って急速に減少し、平坦な部分が殆どなく、実際に実用化されることは殆どなかった。【０００８】
なお、その通過特性は、図１５に示すように、１０ＧＨｚまで平坦な全域通過型の特性を示す。【０００９】
そこで、群遅延特性が良好で遅延量も大きな実用的な差動遅延線は、例えば特許第４３６８３５２号公報（特許文献１）に示すような集中定数回路による誘導ｍ型の梯子型回路を用い、図１６に示すように、それを差動線路上に対で配置する構成によって達成されていた。【００１０】
この誘導ｍ型の梯子型回路を用いた差動遅延線は、その１区間の構成を示す図１６のように、入出力端子１Ａ、２Ａ間の一方の差動線路１および入出力端子１Ｂ、２Ｂ間の他方の差動線路３の双方に、直列素子としての２個のインダクタＬｄを各々挿入し、各差動線路１、３における直列接続されたインダクタＬｄどうしの接続点の間を、並列素子としての２個の直列接続されたキャパシタＣｄで接続した構成となっている。【００１１】
図１６においては、特許文献１に示す誘導ｍ型の梯子型回路がシングルエンドの構成のため、キャパシタＣｄの共通電位側どうしが接続され、見かけ上、キャパシタＣｄが２個直列接続された構成となっている。そして、これら２個のキャパシタＣｄを、その値がＣｄ／２の１個のキャパシタに置き換えることも可能である。【００１２】
この構成は、各差動線路１、３において、直列接続された２個のインダクタＬｄ間に結合係数ｋの相互誘導をもたせると、この結合係数ｋの値によってその回路の群遅延特性が決定される。【００１３】
このような差動遅延線は、インダクタＬｄの数が多く、インダクタＬｄ間の結合係数ｋが群遅延特性を決めるので、インダクタ主体の構成と考えることができる。【００１４】
そして、結合係数ｋを例えば０．１７６にした場合の群遅延特性は、図１４中のａ１＝０．７で示されるように平坦な部分を有し、上述した対称格子型構成よりも特性が大幅に改善されていることが分かる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第４３６８３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した図１６に示す差動遅延線は、超小型化を達成する目的から、例えばインダクタＬｄを積層してチップ部品として組み立てる場合、最適な結合係数ｋを保ちながら４個のインダクタＬｄをコンパクトに配置することが極めて困難である。【００１７】
もっとも、複数区間の構成とする場合、隣接区間のインダクタどうしを一体化することが可能であるから、インダクタの数を約半分にすることが可能になる。しかし、インダクタＬｄ間に相互誘導が存在するので、多くのインダクタＬｄをあまり接近させて集積することは好ましくなく、集積化による小型化には限界があり、改善が求められている。【００１８】
本発明はそのような課題を解決するためになされたのもので、超高速性および群遅延特性に優れた超小型の差動遅延線と、これを応用したコモンモードフィルタの実現を目的とする。
【課題を解決するための手段】
【００１９】
そのような課題を解決するために本発明の請求項１に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有しそれらインダクタに並列接続された並列キャパシタと、を具備している。【００２０】
本発明の請求項２に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路におけるインダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、を具備し、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されている。【００２１】
本発明の請求項３に係る差動遅延線は、上記差動線路に各々挿入されたインダクタが、その差動信号に対して正結合となる相互誘導されてなる構成である。【００２２】
本発明の請求項４に係る差動遅延線は、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。【００２３】
本発明の請求項５に係るコモンモードフィルタは、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路間におけるインダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備している。【００２４】
しかも、差動信号に対して負結合となる相互誘導をインダクタ間に持たせ、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、更に、その並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに２個のキャパシタの直列接続点どうしが接続されている。【００２５】
本発明の請求項６に係るコモンモードフィルタは、上記コモンモードフィルタを１区間として複数区間縦続接続し、個々の区間毎にインダクタ間での結合係数を互いに異ならせるとともに、個々の区間における直列接続点どうしが抵抗で接続されて構成されている。【００２６】
本発明の請求項７に係るコモンモードフィルタは、隣り合う区間の接続点どうしが接続されて構成されている。【００２７】
本発明の請求項８に係るコモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されている。
【発明の効果】
【００２８】
このような本発明の請求項１に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等の特性にできうえ、超高速かつ超小型化が容易である。【００２９】
本発明の請求項２に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等特性にできるうえ、超高速かつ超小型化が容易である。【００３０】
本発明の請求項３に係る差動遅延線では、１区間を構成する２個のインダクタ素子間に、差動信号に対して正結合となる相互誘導を持たせたので、小さなインダクタを用いても実質的に大きいインダクタンスが得られ、一層小型の差動遅延線を得やすい。【００３１】
本発明の請求項４に係る差動遅延線は、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。【００３２】
本発明の請求項５に係るコモンモードフィルタでは、上述した効果に加えて、良好なコモンモードノイズ除去特性が得られる。【００３３】
本発明の請求項６に係るコモンモードフィルタでは、コモンモードノイズに対する減衰極周波数を分散配置するとともに、減衰帯域の反共振点のピークをダンピング可能となり、広い帯域に亘ってコモンモードノイズを減衰することが容易である。【００３４】
本発明の請求項７に係るコモンモードフィルタでは、分離していたキャパシタを並列接続して一体化して部品点数を減少させるとともに、より良好なコモンモードフィルタノイズ除去特性の実現が可能で、一層の超小型も可能である。【００３５】
本発明の請求項８に係るモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されているので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の差動遅延線に係る第１の構成を示す回路図である。
【図２】本発明の差動遅延線に係る第２の構成を示す回路図である。
【図３】本発明の差動遅延線に係る第１および第２の構成の関係を説明する等価回路図である。
【図４】本発明の差動遅延線に係る第３の構成を示す回路図である。
【図５】本発明のコモンモードフィルタに係る第１の構成を説明する回路図である。
【図６】図５のコモンモードフィルタが示す特性図である。
【図７】本発明のコモンモードフィルタに係る第２の構成を説明する回路図である。
【図８】図７に示すコモンモードフィルタが示す特性図である。
【図９】本発明のコモンモードフィルタに係る第３の構成を説明する回路図である。
【図１０】図９に示すコモンモードフィルタの特性図である。
【図１１】本発明のコモンモードフィルタに係る第４の構成を説明する回路図である。
【図１２】図１１に示すコモンモードフィルタの特性図である。
【図１３】従来の差動遅延線の一例を示す回路図である。
【図１４】従来および本発明に係る差動遅延線が示す特性図である。
【図１５】従来および本発明に係る差動遅延線が示す特性図である。
【図１６】本発明の参考となる誘導ｍ型差動遅延線の回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明に係る差動遅延線およびコモンモードフィルタの実施の形態を、図面を参照して説明する。なお、従来構成と共通する部分には同一の符号を付す。
【００３８】
まず、本発明に係る差動遅延線について説明する。
【００３９】
図１は本発明の差動遅延線に係る第１の構成を示す回路図である。
【００４０】
図１において、入力端子１Ａおよび出力端子２Ａ間を結ぶ一方の差動線路１と、入力端子１Ｂおよび出力端子２Ｂ間を結ぶ他方の差動線路３とから、差動信号を伝送する一対の差動線路が形成されている。
【００４１】
差動線路１には１個のインダクタＬｏが直列挿入されており、差動線路３には１個の別のインダクタＬｏが直列挿入されている。一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側との間には、交差キャパシタＣｏが接続され、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側との間には、別の交差キャパシタＣｏが接続されている。
【００４２】
インダクタＬｏは直列素子として、各交差キャパシタＣｏは交差素子として機能している。各インダクタＬｏには、交差キャパシタＣｏの値よりも小さい値を有する並列キャパシタＣａが各々に並列接続され、本発明に係る対称格子型の差動遅延線が１区間分形成されている。
【００４３】
この差動遅延線は、上述した図１３の各インダクタＬｏに対してキャパシタＣａを並列接続しただけのシンプルな構成であり、１区間分の遅延時間ｔｏおよび特性インピーダンスＺｏが、次の「数１」および「数２」のように示される。
【００４４】
【数１】
2012090260.tif 000003
【００４５】
【数２】
2012090260.tif 000004
【００４６】
ここで、係数を「ａ１」とすると、係数ａ１は次の「数３」のように示される。
【数３】
2012090260.tif 000005
【００４７】
本発明者は、差動遅延線について鋭意検討および実験を行い、係数ａ１が並列キャパシタＣａの交差キャパシタＣｏに対する割合であり、その係数ａ１の値によって群遅延特性が決定される点に着目した。
【００４８】
すなわち、対称格子型回路と誘導ｍ型梯子型回路とは、回路網理論に基づき等価変換可能で、誘導ｍ型の結合係数ｋと係数ａ１とは、「数４」の関係があることを見出した。
【００４９】
【数４】
2012090260.tif 000006
【００５０】
誘導ｍ型では結合係数ｋによって群遅延特性が決定されるので、係数ａ１も群遅延特性を決める係数となる。
【００５１】
この係数ａ１の値は、「０」よりも大きく「１」よりも小さい範囲（０＜ａ１＜１）で選択することで、目的に応じた特性を得ることが可能である。以下、その理由を説明する。
【００５２】
１区間の遅延時間が１００ｐｓの差動遅延線では、この係数ａ１と群遅延特性との関係が上述した図１４に示される。
【００５３】
ａ１が「０」（ａ１＝０）の構成は、並列キャパシタＣａがない構成であり、これは従来の図１３の構成が示す群遅延特性に相当する。このような特性は、周波数が「０」付近では遅延時間が１００ｐｓであり、周波数の増加に伴って急速に遅延時間が減少し、平坦な部分が殆どない点は上述した。
【００５４】
係数ａ１が「１」（ａ１＝１）の構成は、並列キャパシタＣａが交差キャパシタＣｏと同じ値の場合である。
【００５５】
この構成は、梯子型の定ｋ型となり、周波数が「０」付近での遅延時間が１００ｐｓであるが、周波数の増加に対して急速に遅延時間が増加し、２．６ＧＨｚのピークを過ぎると急速に遅延時間が減少に転じ、平坦な部分が殆どない。
【００５６】
係数ａ１が「０．７」（ａ１＝０．７）の構成は、その中間の値の場合であり、図１６に示す梯子型の誘導ｍ型の差動遅延線において、ｋ＝０．１７６の場合と一致する群遅延特性を有する。
【００５７】
このように、係数ａ１の値を「０」から「１」まで変化させると、群遅延特性は右下がりの傾斜から次第に持ち上がり、「０．７」を経過して「１」の特性まで変化する。
【００５８】
図１５は、係数ａ１と差動信号通過特性の関係を、同じ１区間の遅延時間が１００ｐｓの場合で示したものである。
【００５９】
係数ａ１が「０」（ａ１＝０）の構成では差動信号通過特性は平坦で、グラフの上端枠と一致しており、係数ａ１が「１」（ａ１＝１）の構成では最も減衰域の傾斜が大きくなり、係数ａ１が「０．７」（ａ１＝０．７）の構成ではその中間となって「０」と「１」の中間の傾斜となっている。
【００６０】
図１に示す第１の構成は、キャパシタの数が多く、キャパシタにより群遅延特性が決定されるので、キャパシタ主体の回路と考えることができる。
【００６１】
そのため、図１に示す第１の構成は、図１６に示すインダクタ主体の回路とは異なり、インダクタ数が少なくなってインダクタ間の相互誘導の影響を小さく抑えることが容易で、構成部品を近接配置することが可能である。
【００６２】
従って、第１の構成は、配置の自由度が高くなり、集積化に好適し、超小型化が可能である。
【００６３】
そして、差動遅延線においては平坦な群遅延特性が望ましいとされるが、例えば図１４における、係数ａ１が「０」（ａ１＝０）に近い特性の遅延線と係数ａ１が「１」（ａ１＝１）に近い特性の遅延線とを縦続接続すれば、１Ｇ〜３ＧＨｚの周波数範囲で、群遅延時間が増加する特性と群遅延時間が減少する特性とを補償してより平坦に近い群遅延特性が得られる。そのため、係数ａ１は「０」より大きく「１」より小さい全範囲（０＜ａ１＜１）で使用可能な値となり得る。
【００６４】
図２は本発明の差動遅延線に係る第２の構成を示す回路図であり、１区間分の構成を示している。
【００６５】
この第２の構成は、図１に示した第１の構成に対し、並列キャパシタＣａが接続されず、差動線路１、３のインダクタＬｏの互いの入力側間、すなわち入力端子１Ａ、１Ｂ間に並列素子としての並列キャパシタＣａが並列挿入され、差動線路１、３のインダクタＬｏの互いの出力側間、すなわち出力端子２Ａ、２Ｂ間に並列素子としての並列キャパシタＣａが並列挿入されている。
【００６６】
しかも、並列キャパシタＣａは、交差キャパシタＣｏの値よりも小さい値を有している。
【００６７】
なお、インダクタＬｏおよび交差キャパシタＣｏの接続構成は、第１の構成と同様となっている。
【００６８】
この第２の構成は、上述した図１３に示す対称格子型差動遅延線の両端に、梯子型に並列キャパシタＣａを接続しただけのシンプルな構成である。
【００６９】
この構成を考察する場合、交差キャパシタＣｏは、図１又は図１３のものと値が異なるので、符号を「Ｃｏ」から「Ｃｔ」に変更する必要があり、交差キャパシタＣｔの値は次の「数５」で示される。
【００７０】
【数５】
2012090260.tif 000007
【００７１】
この関係は、交差キャパシタＣｔと並列キャパシタＣａを加えたものが、交差キャパシタＣｏとなることを説明している。
【００７２】
すなわち、本発明の差動遅延線に係る第２の構成は、交差キャパシタＣｔの値が、並列キャパシタＣａを接続しない状態の値よりも、接続された並列キャパシタＣａの値分だけ小さく設定される点も特徴としている。
【００７３】
この第２の構成においても、同じ「数３」の係数ａ１によって群遅延特性および差動信号通過特性Ｓｄｄ２１が決定され、係数ａ１および群遅延特性の関係が図１４で、係数ａ１および差動信号通過特性の関係が図１５で示される。
【００７４】
この構成も、係数ａ１の値は「０」よりも大きく「１」よりも小さい範囲で選択することで、目的に応じた群遅延特性および通過特性を得ることが可能である。
【００７５】
この場合も、係数ａ１は「数３」で与えられ、係数ａ１と、等価変換された誘導ｍ型梯子型回路における結合係数ｋとの間には「数４」の関係がある。
【００７６】
この第２の構成でも、第１の構成と同様に、キャパシタ主体の回路と考えることができ、群遅延特性がキャパシタＣａのキャパシタＣｏに対する割合で決定されるので、図１６に示すインダクタ主体の回路構成とは異なり、相互誘導に影響され難い。
【００７７】
従って、部品配置の自由度が高いうえ、集積化に好適し、超小型化が容易である。
【００７８】
図３ＡおよびＢは、第１および第２の構成を一般化して示した対称格子型の等価回路である。図３中の符号ＺａはインダクタＬｏの特性インピーダンス、符号Ｚｂは交差キャパシタＣｏの特性インピーダンス、符号Ｚｃは並列キャパシタＣｔの特性インピーダンスである。
【００７９】
図３ＡおよびＢの等価回路の関係から、第１および第２の構成が等価な関係にあり、係数ａ１が同じなら全く同じ群遅延特性が得られることが分る。
【００８０】
図４は、本発明の差動遅延線に係る第３の構成を示す回路図であり、１区間の構成を示している。
【００８１】
この第３の構成は、第１の構成および第２の構成において、差動線路１にあるとインダクタＬｓと差動線路３にあるインダクタＬｓとの間に、結合係数ｋｓの相互誘導を持たせたものである。
【００８２】
すなわち、図４Ａの構成は、第１の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせ、同図Ｂの構成は、第２の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせている。
【００８３】
なお、この場合の結合の方向は、差動信号に対して正となる極性にさせ、差動信号に対してインダクタンスを増加させている。
【００８４】
このことは、同じ遅延時間ｔｏを得るには、インダクタンスの増加分だけ予めそれを低めに設定しなければならない。
【００８５】
ここで、インダクタＬｓは、次の「数６」で示されるように設定する必要がある。
【００８６】
【数６】
2012090260.tif 000008
【００８７】
「数６」は結合係数ｋｓが大きいほど、インダクタＬｓの値を小さくできることを示している。
【００８８】
このことは、インダクタＬｓをできるだけ接近配置して結合係数ｋｓを大きくすれば、インダクタＬｓも一層値を小さくできることを示す一方、結合係数ｋｓが群遅延特性には全く関係しないことを示している。
【００８９】
この本発明の第３の構成は、目標とする群遅延特性を保ちながら、インダクタを極めて接近配置することが容易であるし、必要なインダクタＬｓの値を小さくすることが容易で、差動遅延線の小型化に極めて有利な条件を備えている。
【００９０】
次に、本発明に係るコモンモードフィルタについて説明する。
【００９１】
図５は本発明のコモンモードフィルタに係る第１の構成を示す回路図である。
【００９２】
このコモンモードフィルタに係る第１の構成は、上述した本発明の差動遅延線に係る第３の構成（図４Ｂ）を応用したものである。
【００９３】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１には直列素子としてのインダクタＬｓが直列挿入されており、入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には直列素子としてのインダクタＬｓが直列挿入されている。
【００９４】
一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間には交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間にも交差キャパシタＣｔが接続され、対称格子型の構成となっている。
【００９５】
さらに、差動信号を伝送させるそれら差動線路１、３にあるそれらインダクタＬｓの入力側の間、すなわち入力端子１Ａ、１Ｂの間には、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、差動線路１、３にあるそれらインダクタＬｓの出力側の間、すなわち出力端子２Ａ、２Ｂの間にも、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、コモンモードフィルタが構成されている。
【００９６】
すなわち、並列キャパシタ２Ｃａは、上述した並列キャパシタＣａの２倍の値を有し、差動線路１、３の入力側と出力側に梯子型に接続されており、差動線路１、３の間においては並列キャパシタＣａが接続されたものと等価になっている。
【００９７】
しかも、直列接続された並列キャパシタ２Ｃａの接続点Ｐ１、Ｐ２どうしが直接接続されており、更に、差動線路１、３間において、インダクタＬｓ間の結合が差動信号に対して「負」結合となる相互誘導を持たせている。
【００９８】
このような本発明のコモンモードフィルタに係る第１の構成は、本発明の差動遅延線に係る第１〜第３の構成が示す群遅延特性および差動信号通過特性と同じ特性を示し、更に、コモンモード信号に対してはコモンモード信号を除去するコモンモードフィルタとしての特性も持っている。
【００９９】
図６は、本発明のコモンモードフィルタに係る第１の構成が示す特性図であり、１５ＧＨｚまでの超高速信号に対応できるよう、１区間の遅延時間を２５ｐｓとした場合、コモンモード信号通過特性Ｓｃｃ２１および差動信号通過特性Ｓｄｄ２１を示している。なお、図６においてコモンモード信号通過特性Ｓｃｃ２１は、結合係数ｋｓ＝０の場合および結合係数ｋｓ＝０．３３の場合を示している。
【０１００】
上述した「数１」および「数２」の関係から、１区間で遅延時間ｔｏ＝２５ｐｓ、特性インピーダンスＺｏを１００Ωにすると、インダクタＬｓが１．２５ｎＨ、並列キャパシタＣｏが０．１２５ｐＦとなる。
【０１０１】
図６で示すように、結合係数ｋｓが「０」の場合および結合係数ｋｓが「０．３３」の場合の双方において、コモンモード信号通過特性Ｓｃｃ２１に減衰極ｆｃが生じる。この減衰極ｆｃは次の「数７」のような関係がある。
【０１０２】
【数７】
2012090260.tif 000009
【０１０３】
ここで、結合係数ｋｓ＝０の場合、インダクタＬｓ＝Ｌｏ＝１．２５ｎＨであり、「数７」より減衰極周波数ｆｃ＝１２．７３ＧＨｚとなる。更に、結合係数ｋｓ＝０．３３の場合では、インダクタＬｓ＝１．８７ｎＨとなるが、同じく「数７」より減衰極周波数ｆｃ＝９．０３ＧＨｚとなる。
【０１０４】
他方、差動信号通過特性Ｓｄｄ２１は、結合係数ｋｓ＝０の場合およびｋｓ＝０．３３の場合で、全く同じ特性となる。
【０１０５】
図６の特性が示すように、本発明のコモンモードフィルタに係る第１の構成は、結合係数ｋｓの値を変えることにより減衰極周波数ｆｃを変えることが可能である点が特徴であり、減衰極近辺の周波数成分のコモンモードノイズを除去できる。もっとも、１区間構成ではコモンモードノイズを除去できる帯域は、あまり広くはない。そこで、以下のような構成も考えられる。
【０１０６】
図７は、本発明のコモンモードフィルタに係る第２の構成を示す回路図であり、図５に示した第１の構成を１区間として３区間縦続接続し、コモンモードノイズ除去帯域を広くしたものである。
【０１０７】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１、および入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には、直列素子としての３区間分のインダクタＬｓが直列挿入されている。
【０１０８】
各区間において、一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間に交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間に交差キャパシタＣｔが接続されている。
【０１０９】
さらに、各区間において、差動線路１、３の各インダクタＬｓの入力側間には、直列接続された２個の並列キャパシタ２Ｃａが並列接続され、差動線路１、３の各インダクタＬｓの出力側間にも、直列接続された２個の並列キャパシタ２Ｃａが並列接続されている。
【０１１０】
各区間の差動線路１、３間において、インダクタＬｓ間が差動信号に対して「負」結合となる相互誘導で結合され、個々の区間毎にインダクタＬｓ間での結合係数を互いに異ならせている。もっとも、一部の区間のみを異ならせても良い。
【０１１１】
全てのインダクタＬｓの入力側および出力側において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２どうし、Ｐ３とＰ４どうし、Ｐ５とＰ６どうしが直接に共通接続されて、コモンモードフィルタが構成されている。
【０１１２】
図８は、本発明のコモンモードフィルタに係る第２の構成において、１区間の遅延時間ｔｏを２５ｐｓとし、特性インピーダンスＺｏを１００Ωとし、更に、１区間毎の個々の減衰極を、左から順にｆｃ１が４ＧＨｚ、ｆｃ２が６ＧＨｚ、ｆｃ３が９ＧＨｚとなるように回路定数を定めた場合の特性図である。
【０１１３】
なお、そのような異なる個々の減衰極ｆｃ１〜ｆｃ３を得るには、係数ｋｓ１、ｋｓ２、ｋｓ３をｋｓ＝０．８２、ｋｓ２＝０．６４、ｋｓ３＝０．３３としている。
【０１１４】
図８によれば、差動信号通過特性Ｓｄｄ２１は、目的の１５ＧＨｚまで伸びているものの、３箇所の減衰極ｆｃ１〜ｆｃ３を有するとともに、減衰極ｆｃ１〜ｆｃ３の間に反共振点があり、それらの周波数付近では減衰が小さくなっている。
【０１１５】
図９は、本発明のコモンモードフィルタに係る第３の構成を示す回路図であり、それらの減衰極ｆｃ１〜ｆｃ３および反共振点の影響を小さく抑えたものである。
【０１１６】
すなわち、この構成は、図７に示したコモンモードフィルタに係る第１の構成において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２、Ｐ３とＰ４、Ｐ５とＰ６どうしを全ての区間で共通接続せずに、個々の区間において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１〜Ｐ６独立させたものである。
【０１１７】
図１０は、この第３の構成が示す特性図であり、抵抗Ｒｓによるダンピング効果により、減衰極の切込みと反共振点のピークがなくなり、コモンモード信号通過特性Ｓｃｃ２１の減衰の底が若干波打つ程度になって十分に実用となる特性を示している。なお、差動信号通過特性Ｓｄｄ２１は図８のものと同様であって全く変化がない。
【０１１８】
図１１は、上述した図９の回路構成を更に簡略化した構成を示す回路図であり、本発明のコモンモードフィルタに係る第４の構成を示している。
【０１１９】
すなわち、図９の構成において、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、隣り合う区間の接続点Ｐ２とＰ３、Ｐ４とＰ５を共通接続した構成である。
【０１２０】
この接続構成により、並列接続されたキャパシタ２Ｃａはこの２倍の値を有する４Ｃａとなり、回路構成としての部品の数を減少することが可能である。
【０１２１】
図１２は、図１１の回路構成において、差動信号通過特性Ｓｄｄ２１およびコモンモード信号通過特性Ｓｃｃ２１の特性図であり、図１０と殆ど変らない特性となっていることが分かる。
【０１２２】
以上の説明では、直列素子としてインダクタ、交差素子として交差キャパシタを用いた。
【０１２３】
しかしながら、対称格子型回路においては、回路網理論に基づき、インダクタと交差キャパシタを位置交換して直列素子にキャパシタを、交差素子に交差インダクタを用いても同等の特性を得ることが可能である。
【０１２４】
具体的には、例えば上述した図１３において、出力端子２Ａが下側の出力端子２Ｂの位置に、出力端子２Ｂが上側の出力端子２Ａの位置にするよう作図すれば、交差キャパシタが直列素子に見える一方、インダクタが交差素子に見えるようになり、インダクタと交差キャパシタが直列素子と交差素子とで位置交換可能であることが分かる。
【０１２５】
すなわち、個々の差動線路１、３に各々挿入された直列素子としての直列キャパシタＣｏと、一方の差動線路１にある直列キャパシタＣｏの入力側と他方の差動線路３にある直列キャパシタＣｏの出力側との間、および一方の差動線路１にある直列キャパシタＣｏの出力側と他方の差動線路３にある直列キャパシタＣｏの入力側との間に各々接続された交差素子としての交差インダクタＬｏと、その直列キャパシタＣｏの値よりも小さい値を有し、その交差インダクタＬｏに並列接続された並列キャパシタＣａと、を具備する構成も可能である。
【０１２６】
このような構成においても、直列キャパシタの値よりも小さい値を有し、一対の差動線路１、３における直列キャパシタＣｏの入力側間および出力側間に梯子型に接続された並列キャパシタＣａを有し、直列キャパシタＣｏの値が、並列キャパシタＣａを接続しない状態の値よりも接続された当該並列キャパシタＣａの値分小さく設定する構成も可能である。
【０１２７】
さらに、差動線路１、３に各々挿入され、差動信号に対して正結合となる相互誘導を持たせてなる交差インダクタＬｓによる構成も可能である。
【０１２８】
本発明のコモンモードフィルタについても、そのような位置交換して同様に構成可能であるし、交差インダクタＬｓが差動信号に対して負結合を持たせてなる構成も可能である。
【符号の説明】
【０１２９】
Ｌｏ、Ｌｓ、Ｌｄ  インダクタ（直列素子）
Ｃｏ、Ｃｔ  交差キャパシタ（交差素子）
Ｃｄ  キャパシタ（並列素子）
Ｃａ  並列キャパシタ
ｋ、ｋｓ  結合係数
Ｒｓ  抵抗
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  接続点
【図１】
2012090260.tif 000010
【図２】
2012090260.tif 000011
【図３】
2012090260.tif 000012
【図４】
2012090260.tif 000013
【図５】
2012090260.tif 000014
【図６】
2012090260.tif 000015
【図７】
2012090260.tif 000016
【図８】
2012090260.tif 000017
【図９】
2012090260.tif 000018
【図１０】
2012090260.tif 000019
【図１１】
2012090260.tif 000020
【図１２】
2012090260.tif 000021
【図１３】
2012090260.tif 000022
【図１４】
2012090260.tif 000023
【図１５】
2012090260.tif 000024
【図１６】
2012090260.tif 000025
【手続補正書】
【提出日】平成25年4月9日(2013.4.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】  差動遅延線およびコモンモードフィルタ
【技術分野】
【０００１】
本発明は差動遅延線およびコモンモードフィルタに係り、特に、超高速性および群遅延特性に優れた超小型の差動遅延線およびこれを応用したコモンモードフィルタの実現に関する。
【背景技術】
【０００２】
高速デジタル化の時代の到来で、差動遅延線およびコモンモードフィルタも、超高速性および超小型化の双方を具備することが要請されている。
【０００３】
超小型の差動遅延線を得るには、回路構成をシンプルにすることが大切であり、例えば図１３に示すような対称格子型の回路構成がその要件を満たしている。
【０００４】
この対称格子型の回路構成は、入出力端子１Ａ、２Ａ間を結ぶ一方の差動線路１と入出力端子１Ｂ、２Ｂ間を結ぶ他方の差動線路３とからなる１区間の差動線路において、各差動線路１、３中にインダクタＬｏを各々挿入し、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間に交差キャパシタＣｏを接続し、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側間に交差キャパシタＣｏを接続して形成されている。
【０００５】
この差動遅延線は、直列素子としての２個のインダクタＬｏおよび交差素子としての２個のキャパシタＣｏからなり、極めてシンプルな構成である。
【０００６】
このような従来の対称格子型の差動遅延線は、１区間の遅延時間を１００ｐｓとしてその群遅延特性を示すと、例えば図１４おける係数ａ１を「０」とした場合（ａ１＝０）の曲線のようになり、その通過特性が図１５に示すようになる。なお、係数ａ１の詳細は後述する。
【０００７】
従来の差動遅延線は、図１４から分かるように、その群遅延特性が、周波数「０」付近での遅延時間が１００ｐｓであり、周波数の増加に伴って急速に減少し、平坦な部分が殆どなく、実際に実用化されることは殆どなかった。
【０００８】
なお、その通過特性は、図１５に示すように、１０ＧＨｚまで平坦な全域通過型の特性を示す。
【０００９】
そこで、群遅延特性が良好で遅延量も大きな実用的な差動遅延線は、例えば特許第４３６８３５２号公報（特許文献１）に示すような集中定数回路による誘導ｍ型の梯子型回路を用い、図１６に示すように、それを差動線路上に対で配置する構成によって達成されていた。
【００１０】
この誘導ｍ型の梯子型回路を用いた差動遅延線は、その１区間の構成を示す図１６のように、入出力端子１Ａ、２Ａ間の一方の差動線路１および入出力端子１Ｂ、２Ｂ間の他方の差動線路３の双方に、直列素子としての２個のインダクタＬｄを各々挿入し、各差動線路１、３における直列接続されたインダクタＬｄどうしの接続点の間を、並列素子としての２個の直列接続されたキャパシタＣｄで接続した構成となっている。
【００１１】
図１６においては、特許文献１に示す誘導ｍ型の梯子型回路がシングルエンドの構成のため、キャパシタＣｄの共通電位側どうしが接続され、見かけ上、キャパシタＣｄが２個直列接続された構成となっている。そして、これら２個のキャパシタＣｄを、その値がＣｄ／２の１個のキャパシタに置き換えることも可能である。
【００１２】
この構成は、各差動線路１、３において、直列接続された２個のインダクタＬｄ間に結合係数ｋの相互誘導をもたせると、この結合係数ｋの値によってその回路の群遅延特性が決定される。
【００１３】
このような差動遅延線は、インダクタＬｄの数が多く、インダクタＬｄ間の結合係数ｋが群遅延特性を決めるので、インダクタ主体の構成と考えることができる。
【００１４】
そして、結合係数ｋを例えば０．１７６にした場合の群遅延特性は、図１４中のａ１＝０．７で示されるように平坦な部分を有し、上述した対称格子型構成よりも特性が大幅に改善されていることが分かる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第４３６８３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した図１６に示す差動遅延線は、超小型化を達成する目的から、例えばインダクタＬｄを積層してチップ部品として組み立てる場合、最適な結合係数ｋを保ちながら４個のインダクタＬｄをコンパクトに配置することが極めて困難である。
【００１７】
もっとも、複数区間の構成とする場合、隣接区間のインダクタどうしを一体化することが可能であるから、インダクタの数を約半分にすることが可能になる。しかし、インダクタＬｄ間に相互誘導が存在するので、多くのインダクタＬｄをあまり接近させて集積することは好ましくなく、集積化による小型化には限界があり、改善が求められている。
【００１８】
本発明はそのような課題を解決するためになされたのもので、超高速性および群遅延特性に優れた超小型の差動遅延線と、これを応用したコモンモードフィルタの実現を目的とする。
【課題を解決するための手段】
【００１９】
そのような課題を解決するために本発明の請求項１に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し、一方の差動線路にあるインダクタおよび他方の差動線路にあるインダクタの双方に各々並列接続された並列キャパシタと、を具備している。
【００２０】
本発明の請求項２に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路におけるインダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、を具備し、その交差キャパシタの値が、並列キャパシタを接続しない状態で同じ特性インピーダンスが得られるときのその交差キャパシタの値よりも接続されたその並列キャパシタの値分小さく設定されている。
【００２１】
本発明の請求項３に係る差動遅延線は、上記差動線路に各々挿入されたインダクタが、その差動信号に対して正結合となる相互誘導されてなる構成である。
【００２２】
本発明の請求項４に係る差動遅延線は、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。
【００２３】
本発明の請求項５に係るコモンモードフィルタは、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路間におけるインダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備している。
【００２４】
しかも、差動信号に対して負結合となる相互誘導をインダクタ間に持たせ、その交差キャパシタの値が、並列キャパシタを接続しない状態で同じ特性インピーダンスが得られるときのその交差キャパシタの値よりも接続されたその並列キャパシタの値分小さく設定され、更に、その並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに２個のキャパシタの直列接続点どうしが接続されている。
【００２５】
本発明の請求項６に係るコモンモードフィルタは、上記コモンモードフィルタを１区間として複数区間縦続接続し、個々の区間毎にインダクタ間での結合係数を互いに異ならせるとともに、個々の区間における直列接続点どうしが抵抗で接続されて構成されている。
【００２６】
本発明の請求項７に係るコモンモードフィルタは、隣り合う区間の接続点どうしが接続されて構成されている。
【００２７】
本発明の請求項８に係るコモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されている。
【発明の効果】
【００２８】
このような本発明の請求項１に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等の特性にできうえ、超高速かつ超小型化が容易である。
【００２９】
本発明の請求項２に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等特性にできるうえ、超高速かつ超小型化が容易である。
【００３０】
本発明の請求項３に係る差動遅延線では、１区間を構成する２個のインダクタ素子間に、差動信号に対して正結合となる相互誘導を持たせたので、小さなインダクタを用いても実質的に大きいインダクタンスが得られ、一層小型の差動遅延線を得やすい。
【００３１】
本発明の請求項４に係る差動遅延線は、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【００３２】
本発明の請求項５に係るコモンモードフィルタでは、上述した効果に加えて、良好なコモンモードノイズ除去特性が得られる。
【００３３】
本発明の請求項６に係るコモンモードフィルタでは、コモンモードノイズに対する減衰極周波数を分散配置するとともに、減衰帯域の反共振点のピークをダンピング可能となり、広い帯域に亘ってコモンモードノイズを減衰することが容易である。
【００３４】
本発明の請求項７に係るコモンモードフィルタでは、分離していたキャパシタを並列接続して一体化して部品点数を減少させるとともに、より良好なコモンモードフィルタノイズ除去特性の実現が可能で、一層の超小型も可能である。
【００３５】
本発明の請求項８に係るモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されているので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【図面の簡単な説明】
【００３６】
【図１】
本発明の差動遅延線に係る第１の構成を示す回路図である。
【図２】
本発明の差動遅延線に係る第２の構成を示す回路図である。
【図３】
本発明の差動遅延線に係る第１および第２の構成の関係を説明する等価回路図である。
【図４】
本発明の差動遅延線に係る第３の構成を示す回路図である。
【図５】
本発明のコモンモードフィルタに係る第１の構成を説明する回路図である。
【図６】
図５のコモンモードフィルタが示す特性図である。
【図７】
本発明のコモンモードフィルタに係る第２の構成を説明する回路図である。
【図８】
図７に示すコモンモードフィルタが示す特性図である。
【図９】
本発明のコモンモードフィルタに係る第３の構成を説明する回路図である。
【図１０】
図９に示すコモンモードフィルタの特性図である。
【図１１】
本発明のコモンモードフィルタに係る第４の構成を説明する回路図である。
【図１２】
図１１に示すコモンモードフィルタの特性図である。
【図１３】
従来の差動遅延線の一例を示す回路図である。
【図１４】
従来および本発明に係る差動遅延線が示す特性図である。
【図１５】
従来および本発明に係る差動遅延線が示す特性図である。
【図１６】
本発明の参考となる誘導ｍ型差動遅延線の回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明に係る差動遅延線およびコモンモードフィルタの実施の形態を、図面を参照して説明する。なお、従来構成と共通する部分には同一の符号を付す。
【００３８】
まず、本発明に係る差動遅延線について説明する。
【００３９】
図１は本発明の差動遅延線に係る第１の構成を示す回路図である。
【００４０】
図１において、入力端子１Ａおよび出力端子２Ａ間を結ぶ一方の差動線路１と、入力端子１Ｂおよび出力端子２Ｂ間を結ぶ他方の差動線路３とから、差動信号を伝送する一対の差動線路が形成されている。
【００４１】
差動線路１には１個のインダクタＬｏが直列挿入されており、差動線路３には１個の別のインダクタＬｏが直列挿入されている。一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側との間には、交差キャパシタＣｏが接続され、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側との間には、別の交差キャパシタＣｏが接続されている。
【００４２】
インダクタＬｏは直列素子として、各交差キャパシタＣｏは交差素子として機能している。各インダクタＬｏには、交差キャパシタＣｏの値よりも小さい値を有する並列キャパシタＣａが各々に並列接続され、本発明に係る対称格子型の差動遅延線が１区間分形成されている。
【００４３】
この差動遅延線は、上述した図１３の各インダクタＬｏに対してキャパシタＣａを並列接続しただけのシンプルな構成であり、１区間分の遅延時間ｔｏおよび特性インピーダンスＺｏが、次の「数１」および「数２」のように示される。
【００４４】
【数１】
2012090260.tif 000026
【００４５】
【数２】
2012090260.tif 000027
【００４６】
ここで、係数を「ａ１」とすると、係数ａ１は次の「数３」のように示される。
【数３】
2012090260.tif 000028
【００４７】
本発明者は、差動遅延線について鋭意検討および実験を行い、係数ａ１が並列キャパシタＣａの交差キャパシタＣｏに対する割合であり、その係数ａ１の値によって群遅延特性が決定される点に着目した。
【００４８】
すなわち、対称格子型回路と誘導ｍ型梯子型回路とは、回路網理論に基づき等価変換可能で、誘導ｍ型の結合係数ｋと係数ａ１とは、「数４」の関係があることを見出した。
【００４９】
【数４】
2012090260.tif 000029
【００５０】
誘導ｍ型では結合係数ｋによって群遅延特性が決定されるので、係数ａ１も群遅延特性を決める係数となる。
【００５１】
この係数ａ１の値は、「０」よりも大きく「１」よりも小さい範囲（０＜ａ１＜１）で選択することで、目的に応じた特性を得ることが可能である。以下、その理由を説明する。
【００５２】
１区間の遅延時間が１００ｐｓの差動遅延線では、この係数ａ１と群遅延特性との関係が上述した図１４に示される。
【００５３】
ａ１が「０」（ａ１＝０）の構成は、並列キャパシタＣａがない構成であり、これは従来の図１３の構成が示す群遅延特性に相当する。このような特性は、周波数が「０」付近では遅延時間が１００ｐｓであり、周波数の増加に伴って急速に遅延時間が減少し、平坦な部分が殆どない点は上述した。
【００５４】
係数ａ１が「１」（ａ１＝１）の構成は、並列キャパシタＣａが交差キャパシタＣｏと同じ値の場合である。
【００５５】
この構成は、梯子型の定ｋ型となり、周波数が「０」付近での遅延時間が１００ｐｓであるが、周波数の増加に対して急速に遅延時間が増加し、２．６ＧＨｚのピークを過ぎると急速に遅延時間が減少に転じ、平坦な部分が殆どない。
【００５６】
係数ａ１が「０．７」（ａ１＝０．７）の構成は、その中間の値の場合であり、図１６に示す梯子型の誘導ｍ型の差動遅延線において、ｋ＝０．１７６の場合と一致する群遅延特性を有する。
【００５７】
このように、係数ａ１の値を「０」から「１」まで変化させると、群遅延特性は右下がりの傾斜から次第に持ち上がり、「０．７」を経過して「１」の特性まで変化する。
【００５８】
図１５は、係数ａ１と差動信号通過特性の関係を、同じ１区間の遅延時間が１００ｐｓの場合で示したものである。
【００５９】
係数ａ１が「０」（ａ１＝０）の構成では差動信号通過特性は平坦で、グラフの上端枠と一致しており、係数ａ１が「１」（ａ１＝１）の構成では最も減衰域の傾斜が大きくなり、係数ａ１が「０．７」（ａ１＝０．７）の構成ではその中間となって「０」と「１」の中間の傾斜となっている。
【００６０】
図１に示す第１の構成は、キャパシタの数が多く、キャパシタにより群遅延特性が決定されるので、キャパシタ主体の回路と考えることができる。
【００６１】
そのため、図１に示す第１の構成は、図１６に示すインダクタ主体の回路とは異なり、インダクタ数が少なくなってインダクタ間の相互誘導の影響を小さく抑えることが容易で、構成部品を近接配置することが可能である。
【００６２】
従って、第１の構成は、配置の自由度が高くなり、集積化に好適し、超小型化が可能である。
【００６３】
そして、差動遅延線においては平坦な群遅延特性が望ましいとされるが、例えば図１４における、係数ａ１が「０」（ａ１＝０）に近い特性の遅延線と係数ａ１が「１」（ａ１＝１）に近い特性の遅延線とを縦続接続すれば、１Ｇ〜３ＧＨｚの周波数範囲で、群遅延時間が増加する特性と群遅延時間が減少する特性とを補償してより平坦に近い群遅延特性が得られる。そのため、係数ａ１は「０」より大きく「１」より小さい全範囲（０＜ａ１＜１）で使用可能な値となり得る。
【００６４】
図２は本発明の差動遅延線に係る第２の構成を示す回路図であり、１区間分の構成を示している。
【００６５】
この第２の構成は、図１に示した第１の構成に対し、並列キャパシタＣａが接続されず、差動線路１、３のインダクタＬｏの互いの入力側間、すなわち入力端子１Ａ、１Ｂ間に並列素子としての並列キャパシタＣａが並列挿入され、差動線路１、３のインダクタＬｏの互いの出力側間、すなわち出力端子２Ａ、２Ｂ間に並列素子としての並列キャパシタＣａが並列挿入されている。
【００６６】
しかも、並列キャパシタＣａは、交差キャパシタＣｏの値よりも小さい値を有している。
【００６７】
なお、インダクタＬｏおよび交差キャパシタＣｏの接続構成は、第１の構成と同様となっている。
【００６８】
この第２の構成は、上述した図１３に示す対称格子型差動遅延線の両端に、梯子型に並列キャパシタＣａを接続しただけのシンプルな構成である。
【００６９】
この構成を考察する場合、交差キャパシタＣｏは、図１又は図１３のものと値が異なるので、符号を「Ｃｏ」から「Ｃｔ」に変更する必要があり、交差キャパシタＣｔの値は次の「数５」で示される。
【００７０】
【数５】
2012090260.tif 000030
【００７１】
この関係は、交差キャパシタＣｔと並列キャパシタＣａを加えたものが、交差キャパシタＣｏとなることを説明している。
【００７２】
すなわち、本発明の差動遅延線に係る第２の構成は、交差キャパシタＣｔの値が、並列キャパシタＣａを接続しない状態の値よりも、接続された並列キャパシタＣａの値分だけ小さく設定される点も特徴としている。
【００７３】
この第２の構成においても、同じ「数３」の係数ａ１によって群遅延特性および差動信号通過特性Ｓｄｄ２１が決定され、係数ａ１および群遅延特性の関係が図１４で、係数ａ１および差動信号通過特性の関係が図１５で示される。
【００７４】
この構成も、係数ａ１の値は「０」よりも大きく「１」よりも小さい範囲で選択することで、目的に応じた群遅延特性および通過特性を得ることが可能である。
【００７５】
この場合も、係数ａ１は「数３」で与えられ、係数ａ１と、等価変換された誘導ｍ型梯子型回路における結合係数ｋとの間には「数４」の関係がある。
【００７６】
この第２の構成でも、第１の構成と同様に、キャパシタ主体の回路と考えることができ、群遅延特性がキャパシタＣａのキャパシタＣｏに対する割合で決定されるので、図１６に示すインダクタ主体の回路構成とは異なり、相互誘導に影響され難い。
【００７７】
従って、部品配置の自由度が高いうえ、集積化に好適し、超小型化が容易である。
【００７８】
図３ＡおよびＢは、第１および第２の構成を一般化して示した対称格子型の等価回路である。図３中の符号ＺａはインダクタＬｏの特性インピーダンス、符号Ｚｂは交差キャパシタＣｏの特性インピーダンス、符号Ｚｃは並列キャパシタＣｔの特性インピーダンスである。
【００７９】
図３ＡおよびＢの等価回路の関係から、第１および第２の構成が等価な関係にあり、係数ａ１が同じなら全く同じ群遅延特性が得られることが分る。
【００８０】
図４は、本発明の差動遅延線に係る第３の構成を示す回路図であり、１区間の構成を示している。
【００８１】
この第３の構成は、第１の構成および第２の構成において、差動線路１にあるとインダクタＬｓと差動線路３にあるインダクタＬｓとの間に、結合係数ｋｓの相互誘導を持たせたものである。
【００８２】
すなわち、図４Ａの構成は、第１の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせ、同図Ｂの構成は、第２の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせている。
【００８３】
なお、この場合の結合の方向は、差動信号に対して正となる極性にさせ、差動信号に対してインダクタンスを増加させている。
【００８４】
このことは、同じ遅延時間ｔｏを得るには、インダクタンスの増加分だけ予めそれを低めに設定しなければならない。
【００８５】
ここで、インダクタＬｓは、次の「数６」で示されるように設定する必要がある。
【００８６】
【数６】
2012090260.tif 000031
【００８７】
「数６」は結合係数ｋｓが大きいほど、インダクタＬｓの値を小さくできることを示している。
【００８８】
このことは、インダクタＬｓをできるだけ接近配置して結合係数ｋｓを大きくすれば、インダクタＬｓも一層値を小さくできることを示す一方、結合係数ｋｓが群遅延特性には全く関係しないことを示している。
【００８９】
この本発明の第３の構成は、目標とする群遅延特性を保ちながら、インダクタを極めて接近配置することが容易であるし、必要なインダクタＬｓの値を小さくすることが容易で、差動遅延線の小型化に極めて有利な条件を備えている。
【００９０】
次に、本発明に係るコモンモードフィルタについて説明する。
【００９１】
図５は本発明のコモンモードフィルタに係る第１の構成を示す回路図である。
【００９２】
このコモンモードフィルタに係る第１の構成は、上述した本発明の差動遅延線に係る第３の構成（図４Ｂ）を応用したものである。
【００９３】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１には直列素子としてのインダクタＬｓが直列挿入されており、入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には直列素子としてのインダクタＬｓが直列挿入されている。
【００９４】
一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間には交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間にも交差キャパシタＣｔが接続され、対称格子型の構成となっている。
【００９５】
さらに、差動信号を伝送させるそれら差動線路１、３にあるそれらインダクタＬｓの入力側の間、すなわち入力端子１Ａ、１Ｂの間には、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、差動線路１、３にあるそれらインダクタＬｓの出力側の間、すなわち出力端子２Ａ、２Ｂの間にも、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、コモンモードフィルタが構成されている。
【００９６】
すなわち、並列キャパシタ２Ｃａは、上述した並列キャパシタＣａの２倍の値を有し、差動線路１、３の入力側と出力側に梯子型に接続されており、差動線路１、３の間においては並列キャパシタＣａが接続されたものと等価になっている。
【００９７】
しかも、直列接続された並列キャパシタ２Ｃａの接続点Ｐ１、Ｐ２どうしが直接接続されており、更に、差動線路１、３間において、インダクタＬｓ間の結合が差動信号に対して「負」結合となる相互誘導を持たせている。
【００９８】
このような本発明のコモンモードフィルタに係る第１の構成は、本発明の差動遅延線に係る第１〜第３の構成が示す群遅延特性および差動信号通過特性と同じ特性を示し、更に、コモンモード信号に対してはコモンモード信号を除去するコモンモードフィルタとしての特性も持っている。
【００９９】
図６は、本発明のコモンモードフィルタに係る第１の構成が示す特性図であり、１５ＧＨｚまでの超高速信号に対応できるよう、１区間の遅延時間を２５ｐｓとした場合、コモンモード信号通過特性Ｓｃｃ２１および差動信号通過特性Ｓｄｄ２１を示している。なお、図６においてコモンモード信号通過特性Ｓｃｃ２１は、結合係数ｋｓ＝０の場合および結合係数ｋｓ＝０．３３の場合を示している。
【０１００】
上述した「数１」および「数２」の関係から、１区間で遅延時間ｔｏ＝２５ｐｓ、特性インピーダンスＺｏを１００Ωにすると、インダクタＬｓが１．２５ｎＨ、並列キャパシタＣｏが０．１２５ｐＦとなる。
【０１０１】
図６で示すように、結合係数ｋｓが「０」の場合および結合係数ｋｓが「０．３３」の場合の双方において、コモンモード信号通過特性Ｓｃｃ２１に減衰極ｆｃが生じる。この減衰極ｆｃは次の「数７」のような関係がある。
【０１０２】
【数７】
2012090260.tif 000032
【０１０３】
ここで、結合係数ｋｓ＝０の場合、インダクタＬｓ＝Ｌｏ＝１．２５ｎＨであり、「数７」より減衰極周波数ｆｃ＝１２．７３ＧＨｚとなる。更に、結合係数ｋｓ＝０．３３の場合では、インダクタＬｓ＝１．８７ｎＨとなるが、同じく「数７」より減衰極周波数ｆｃ＝９．０３ＧＨｚとなる。
【０１０４】
他方、差動信号通過特性Ｓｄｄ２１は、結合係数ｋｓ＝０の場合およびｋｓ＝０．３３の場合で、全く同じ特性となる。
【０１０５】
図６の特性が示すように、本発明のコモンモードフィルタに係る第１の構成は、結合係数ｋｓの値を変えることにより減衰極周波数ｆｃを変えることが可能である点が特徴であり、減衰極近辺の周波数成分のコモンモードノイズを除去できる。もっとも、１区間構成ではコモンモードノイズを除去できる帯域は、あまり広くはない。そこで、以下のような構成も考えられる。
【０１０６】
図７は、本発明のコモンモードフィルタに係る第２の構成を示す回路図であり、図５に示した第１の構成を１区間として３区間縦続接続し、コモンモードノイズ除去帯域を広くしたものである。
【０１０７】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１、および入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には、直列素子としての３区間分のインダクタＬｓが直列挿入されている。
【０１０８】
各区間において、一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間に交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間に交差キャパシタＣｔが接続されている。
【０１０９】
さらに、各区間において、差動線路１、３の各インダクタＬｓの入力側間には、直列接続された２個の並列キャパシタ２Ｃａが並列接続され、差動線路１、３の各インダクタＬｓの出力側間にも、直列接続された２個の並列キャパシタ２Ｃａが並列接続されている。
【０１１０】
各区間の差動線路１、３間において、インダクタＬｓ間が差動信号に対して「負」結合となる相互誘導で結合され、個々の区間毎にインダクタＬｓ間での結合係数を互いに異ならせている。もっとも、一部の区間のみを異ならせても良い。
【０１１１】
全てのインダクタＬｓの入力側および出力側において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２どうし、Ｐ３とＰ４どうし、Ｐ５とＰ６どうしが直接に共通接続されて、コモンモードフィルタが構成されている。
【０１１２】
図８は、本発明のコモンモードフィルタに係る第２の構成において、１区間の遅延時間ｔｏを２５ｐｓとし、特性インピーダンスＺｏを１００Ωとし、更に、１区間毎の個々の減衰極を、左から順にｆｃ１が４ＧＨｚ、ｆｃ２が６ＧＨｚ、ｆｃ３が９ＧＨｚとなるように回路定数を定めた場合の特性図である。
【０１１３】
なお、そのような異なる個々の減衰極ｆｃ１〜ｆｃ３を得るには、係数ｋｓ１、ｋｓ２、ｋｓ３をｋｓ１＝０．８２、ｋｓ２＝０．６４、ｋｓ３＝０．３３としている。
【０１１４】
図８によれば、差動信号通過特性Ｓｄｄ２１は、目的の１５ＧＨｚまで伸びているものの、３箇所の減衰極ｆｃ１〜ｆｃ３を有するとともに、減衰極ｆｃ１〜ｆｃ３の間に反共振点があり、それらの周波数付近では減衰が小さくなっている。
【０１１５】
図９は、本発明のコモンモードフィルタに係る第３の構成を示す回路図であり、それらの減衰極ｆｃ１〜ｆｃ３および反共振点の影響を小さく抑えたものである。
【０１１６】
すなわち、この構成は、図７に示したコモンモードフィルタに係る第１の構成において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２、Ｐ３とＰ４、Ｐ５とＰ６どうしを全ての区間で共通接続せずに、個々の区間において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１〜Ｐ６独立させたものである。
【０１１７】
図１０は、この第３の構成が示す特性図であり、抵抗Ｒｓによるダンピング効果により、減衰極の切込みと反共振点のピークがなくなり、コモンモード信号通過特性Ｓｃｃ２１の減衰の底が若干波打つ程度になって十分に実用となる特性を示している。なお、差動信号通過特性Ｓｄｄ２１は図８のものと同様であって全く変化がない。
【０１１８】
図１１は、上述した図９の回路構成を更に簡略化した構成を示す回路図であり、本発明のコモンモードフィルタに係る第４の構成を示している。
【０１１９】
すなわち、図９の構成において、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、隣り合う区間の接続点Ｐ２とＰ３、Ｐ４とＰ５を共通接続した構成である。
【０１２０】
この接続構成により、並列接続されたキャパシタ２Ｃａはこの２倍の値を有する４Ｃａとなり、回路構成としての部品の数を減少することが可能である。
【０１２１】
図１２は、図１１の回路構成において、差動信号通過特性Ｓｄｄ２１およびコモンモード信号通過特性Ｓｃｃ２１の特性図であり、図１０と殆ど変らない特性となっていることが分かる。
【０１２２】
以上の説明では、直列素子としてインダクタ、交差素子として交差キャパシタを用いた。
【０１２３】
しかしながら、対称格子型回路においては、回路網理論に基づき、インダクタと交差キャパシタを位置交換して直列素子にキャパシタを、交差素子に交差インダクタを用いても同等の特性を得ることが可能である。
【０１２４】
具体的には、例えば上述した図１３において、出力端子２Ａが下側の出力端子２Ｂの位置に、出力端子２Ｂが上側の出力端子２Ａの位置にするよう作図すれば、交差キャパシタが直列素子に見える一方、インダクタが交差素子に見えるようになり、インダクタと交差キャパシタが直列素子と交差素子とで位置交換可能であることが分かる。
【０１２５】
すなわち、個々の差動線路１、３に各々挿入された直列素子としての直列キャパシタＣｏと、一方の差動線路１にある直列キャパシタＣｏの入力側と他方の差動線路３にある直列キャパシタＣｏの出力側との間、および一方の差動線路１にある直列キャパシタＣｏの出力側と他方の差動線路３にある直列キャパシタＣｏの入力側との間に各々接続された交差素子としての交差インダクタＬｏと、その直列キャパシタＣｏの値よりも小さい値を有し、その交差インダクタＬｏに並列接続された並列キャパシタＣａと、を具備する構成も可能である。
【０１２６】
このような構成においても、直列キャパシタの値よりも小さい値を有し、一対の差動線路１、３における直列キャパシタＣｏの入力側間および出力側間に梯子型に接続された並列キャパシタＣａを有し、直列キャパシタＣｏの値が、並列キャパシタＣａを接続しない状態の値よりも接続された当該並列キャパシタＣａの値分小さく設定する構成も可能である。
【０１２７】
さらに、差動線路１、３に各々挿入され、差動信号に対して正結合となる相互誘導を持たせてなる交差インダクタＬｓによる構成も可能である。
【０１２８】
本発明のコモンモードフィルタについても、そのような位置交換して同様に構成可能であるし、交差インダクタＬｓが差動信号に対して負結合を持たせてなる構成も可能である。
【０１２９】
【符号の説明】
Ｌｏ、Ｌｓ、Ｌｄ  インダクタ（直列素子）
Ｃｏ、Ｃｔ  交差キャパシタ（交差素子）
Ｃｄ  キャパシタ（並列素子）
Ｃａ  並列キャパシタ
ｋ、ｋｓ  結合係数
Ｒｓ  抵抗
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  接続点
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一方の前記差動線路にある前記インダクタおよび他方の前記差動線路にある前記インダクタの双方に各々並列接続された並列キャパシタと、
を具備することを特徴とする対称格子型の差動遅延線。
【請求項２】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路における前記インダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、
を具備し、
前記交差キャパシタの値が、前記並列キャパシタを接続しない状態で同じ特性インピーダンスが得られるときの前記交差キャパシタの値よりも接続された当該並列キャパシタの値分小さく設定されてなることを特徴とする対称格子型差動遅延線。
【請求項３】
前記差動線路に各々挿入された前記インダクタは、前記差動信号に対して正結合となる相互誘導を持たせてなる請求項１又は２記載の差動遅延線。
【請求項４】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項１〜３いずれか１記載の差動遅延線。
【請求項５】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、が
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路間における前記インダクタの入出力側間に梯子型に並列接続された並列キャパシタと、
を具備し、
差動信号に対して負結合となる相互誘導を前記インダクタ間に持たせ、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態で同じ特性インピーダンスが得られるときの前記交差キャパシタの値よりも接続された前記並列キャパシタの値分小さく設定され、更に、前記並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに、２個の前記キャパシタの直列接続点どうしが接続されてなることを特徴とするコモンモードフィルタ。
【請求項６】
前記コモンモードフィルタを１区間として複数区間縦続接続し、個々の前記区間毎に前記インダクタ間での結合係数を互いに異ならせるとともに、前記区間における前記直列接続点どうしが抵抗で接続されてなる請求項５記載のコモンモードフィルタ。
【請求項７】
隣り合う前記区間の前記接続点どうしが接続されてなる請求項６記載のコモンモードフィルタ。
【請求項８】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項５〜７いずれか１記載のモンモードフィルタ。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2012090260.tif 000033
【手続補正書】
【提出日】平成26年1月16日(2014.1.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】明細書
【発明の名称】  差動遅延線およびコモンモードフィルタ
【技術分野】
【０００１】
本発明は差動遅延線およびコモンモードフィルタに係り、特に、超高速性および群遅延特性に優れた超小型の差動遅延線およびこれを応用したコモンモードフィルタの実現に関する。
【背景技術】
【０００２】
高速デジタル化の時代の到来で、差動遅延線およびコモンモードフィルタも、超高速性および超小型化の双方を具備することが要請されている。
【０００３】
超小型の差動遅延線を得るには、回路構成をシンプルにすることが大切であり、例えば図１３に示すような対称格子型の回路構成がその要件を満たしている。
【０００４】
この対称格子型の回路構成は、入出力端子１Ａ、２Ａ間を結ぶ一方の差動線路１と入出力端子１Ｂ、２Ｂ間を結ぶ他方の差動線路３とからなる１区間の差動線路において、各差動線路１、３中にインダクタＬｏを各々挿入し、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間に交差キャパシタＣｏを接続し、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側間に交差キャパシタＣｏを接続して形成されている。
【０００５】
この差動遅延線は、直列素子としての２個のインダクタＬｏおよび交差素子としての２個のキャパシタＣｏからなり、極めてシンプルな構成である。
【０００６】
このような従来の対称格子型の差動遅延線は、１区間の遅延時間を１００ｐｓとしてその群遅延特性を示すと、例えば図１４おける係数ａ１を「０」とした場合（ａ１＝０）の曲線のようになり、その通過特性が図１５に示すようになる。なお、係数ａ１の詳細は後述する。
【０００７】
従来の差動遅延線は、図１４から分かるように、その群遅延特性が、周波数「０」付近での遅延時間が１００ｐｓであり、周波数の増加に伴って急速に減少し、平坦な部分が殆どなく、実際に実用化されることは殆どなかった。
【０００８】
なお、その通過特性は、図１５に示すように、１０ＧＨｚまで平坦な全域通過型の特性を示す。
【０００９】
そこで、群遅延特性が良好で遅延量も大きな実用的な差動遅延線は、例えば特許第４３６８３５２号公報（特許文献１）に示すような集中定数回路による誘導ｍ型の梯子型回路を用い、図１６に示すように、それを差動線路上に対で配置する構成によって達成されていた。
【００１０】
この誘導ｍ型の梯子型回路を用いた差動遅延線は、その１区間の構成を示す図１６のように、入出力端子１Ａ、２Ａ間の一方の差動線路１および入出力端子１Ｂ、２Ｂ間の他方の差動線路３の双方に、直列素子としての２個のインダクタＬｄを各々挿入し、各差動線路１、３における直列接続されたインダクタＬｄどうしの接続点の間を、並列素子としての２個の直列接続されたキャパシタＣｄで接続した構成となっている。
【００１１】
図１６においては、特許文献１に示す誘導ｍ型の梯子型回路がシングルエンドの構成のため、キャパシタＣｄの共通電位側どうしが接続され、見かけ上、キャパシタＣｄが２個直列接続された構成となっている。そして、これら２個のキャパシタＣｄを、その値がＣｄ／２の１個のキャパシタに置き換えることも可能である。
【００１２】
この構成は、各差動線路１、３において、直列接続された２個のインダクタＬｄ間に結合係数ｋの相互誘導をもたせると、この結合係数ｋの値によってその回路の群遅延特性が決定される。
【００１３】
このような差動遅延線は、インダクタＬｄの数が多く、インダクタＬｄ間の結合係数ｋが群遅延特性を決めるので、インダクタ主体の構成と考えることができる。
【００１４】
そして、結合係数ｋを例えば０．１７６にした場合の群遅延特性は、図１４中のａ１＝０．７で示されるように平坦な部分を有し、上述した対称格子型構成よりも特性が大幅に改善されていることが分かる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第４３６８３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した図１６に示す差動遅延線は、超小型化を達成する目的から、例えばインダクタＬｄを積層してチップ部品として組み立てる場合、最適な結合係数ｋを保ちながら４個のインダクタＬｄをコンパクトに配置することが極めて困難である。
【００１７】
もっとも、複数区間の構成とする場合、隣接区間のインダクタどうしを一体化することが可能であるから、インダクタの数を約半分にすることが可能になる。しかし、インダクタＬｄ間に相互誘導が存在するので、多くのインダクタＬｄをあまり接近させて集積することは好ましくなく、集積化による小型化には限界があり、改善が求められている。
【００１８】
本発明はそのような課題を解決するためになされたのもので、超高速性および群遅延特性に優れた超小型の差動遅延線と、これを応用したコモンモードフィルタの実現を目的とする。
【課題を解決するための手段】
【００１９】
そのような課題を解決するために本発明の請求項１に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し、一方の差動線路にあるインダクタおよび他方の差動線路にあるインダクタの双方に各々並列接続された並列キャパシタと、を具備している。
【００２０】
本発明の請求項２に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路におけるインダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、を具備し、その交差キャパシタの値が、その並列キャパシタをインダクタの入出力間にではなく、一対のそれら差動線路にあるインダクタの双方へ各々並列に接続した状態で同じ群遅延特性が得られるときのその交差キャパシタの値よりも接続されたその並列キャパシタの値分小さく設定されている。
【００２１】
本発明の請求項３に係る差動遅延線は、上記差動線路に各々挿入されたインダクタが、その差動信号に対して正結合となる相互誘導されてなる構成である。
【００２２】
本発明の請求項４に係る差動遅延線は、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。
【００２３】
本発明の請求項５に係るコモンモードフィルタは、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路間におけるインダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備している。
【００２４】
しかも、差動信号に対して負結合となる相互誘導をインダクタ間に持たせ、その交差キャパシタの値が、その並列キャパシタをインダクタの入出力間にではなく、一対のそれら差動線路にあるインダクタの双方へ各々並列に接続した状態で同じ群遅延特性が得られるときのその交差キャパシタの値よりも接続されたその並列キャパシタの値分小さく設定され、更に、その並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに２個のキャパシタの直列接続点どうしが接続されている。
【００２５】
本発明の請求項６に係るコモンモードフィルタは、上記コモンモードフィルタを１区間として複数区間縦続接続し、個々の区間毎にインダクタ間での結合係数を互いに異ならせるとともに、個々の区間における直列接続点どうしが抵抗で接続されて構成されている。
【００２６】
本発明の請求項７に係るコモンモードフィルタは、隣り合う区間の接続点どうしが接続されて構成されている。
【００２７】
本発明の請求項８に係るコモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されている。
【発明の効果】
【００２８】
このような本発明の請求項１に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等の特性にできうえ、超高速かつ超小型化が容易である。
【００２９】
本発明の請求項２に係る差動遅延線では、１区間分構成をインダクタ素子２個とキャパシタ４個で形成することが可能で、群遅延特性を梯子型の誘導ｍ型と同等特性にできるうえ、超高速かつ超小型化が容易である。
【００３０】
本発明の請求項３に係る差動遅延線では、１区間を構成する２個のインダクタ素子間に、差動信号に対して正結合となる相互誘導を持たせたので、小さなインダクタを用いても実質的に大きいインダクタンスが得られ、一層小型の差動遅延線を得やすい。
【００３１】
本発明の請求項４に係る差動遅延線は、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【００３２】
本発明の請求項５に係るコモンモードフィルタでは、上述した効果に加えて、良好なコモンモードノイズ除去特性が得られる。
【００３３】
本発明の請求項６に係るコモンモードフィルタでは、コモンモードノイズに対する減衰極周波数を分散配置するとともに、減衰帯域の反共振点のピークをダンピング可能となり、広い帯域に亘ってコモンモードノイズを減衰することが容易である。
【００３４】
本発明の請求項７に係るコモンモードフィルタでは、分離していたキャパシタを並列接続して一体化して部品点数を減少させるとともに、より良好なコモンモードフィルタノイズ除去特性の実現が可能で、一層の超小型も可能である。
【００３５】
本発明の請求項８に係るモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換して構成されているので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【図面の簡単な説明】
【００３６】
【図１】
本発明の差動遅延線に係る第１の構成を示す回路図である。
【図２】
本発明の差動遅延線に係る第２の構成を示す回路図である。
【図３】
本発明の差動遅延線に係る第１および第２の構成の関係を説明する等価回路図である。
【図４】
本発明の差動遅延線に係る第３の構成を示す回路図である。
【図５】
本発明のコモンモードフィルタに係る第１の構成を説明する回路図である。
【図６】
図５のコモンモードフィルタが示す特性図である。
【図７】
本発明のコモンモードフィルタに係る第２の構成を説明する回路図である。
【図８】
図７に示すコモンモードフィルタが示す特性図である。
【図９】
本発明のコモンモードフィルタに係る第３の構成を説明する回路図である。
【図１０】
図９に示すコモンモードフィルタの特性図である。
【図１１】
本発明のコモンモードフィルタに係る第４の構成を説明する回路図である。
【図１２】
図１１に示すコモンモードフィルタの特性図である。
【図１３】
従来の差動遅延線の一例を示す回路図である。
【図１４】
従来および本発明に係る差動遅延線が示す特性図である。
【図１５】
従来および本発明に係る差動遅延線が示す特性図である。
【図１６】
本発明の参考となる誘導ｍ型差動遅延線の回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明に係る差動遅延線およびコモンモードフィルタの実施の形態を、図面を参照して説明する。なお、従来構成と共通する部分には同一の符号を付す。
【００３８】
まず、本発明に係る差動遅延線について説明する。
【００３９】
図１は本発明の差動遅延線に係る第１の構成を示す回路図である。
【００４０】
図１において、入力端子１Ａおよび出力端子２Ａ間を結ぶ一方の差動線路１と、入力端子１Ｂおよび出力端子２Ｂ間を結ぶ他方の差動線路３とから、差動信号を伝送する一対の差動線路が形成されている。
【００４１】
差動線路１には１個のインダクタＬｏが直列挿入されており、差動線路３には１個の別のインダクタＬｏが直列挿入されている。一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側との間には、交差キャパシタＣｏが接続され、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側との間には、別の交差キャパシタＣｏが接続されている。
【００４２】
インダクタＬｏは直列素子として、各交差キャパシタＣｏは交差素子として機能している。各インダクタＬｏには、交差キャパシタＣｏの値よりも小さい値を有する並列キャパシタＣａが各々に並列接続され、本発明に係る対称格子型の差動遅延線が１区間分形成されている。
【００４３】
この差動遅延線は、上述した図１３の各インダクタＬｏに対してキャパシタＣａを並列接続しただけのシンプルな構成であり、１区間分の遅延時間ｔｏおよび特性インピーダンスＺｏが、次の「数１」および「数２」のように示される。
【００４４】
【数１】
2012090260.tif 000034
【００４５】
【数２】
2012090260.tif 000035
【００４６】
ここで、係数を「ａ１」とすると、係数ａ１は次の「数３」のように示される。
【数３】
2012090260.tif 000036
【００４７】
本発明者は、差動遅延線について鋭意検討および実験を行い、係数ａ１が並列キャパシタＣａの交差キャパシタＣｏに対する割合であり、その係数ａ１の値によって群遅延特性が決定される点に着目した。
【００４８】
すなわち、対称格子型回路と誘導ｍ型梯子型回路とは、回路網理論に基づき等価変換可能で、誘導ｍ型の結合係数ｋと係数ａ１とは、「数４」の関係があることを見出した。
【００４９】
【数４】
2012090260.tif 000037
【００５０】
誘導ｍ型では結合係数ｋによって群遅延特性が決定されるので、係数ａ１も群遅延特性を決める係数となる。
【００５１】
この係数ａ１の値は、「０」よりも大きく「１」よりも小さい範囲（０＜ａ１＜１）で選択することで、目的に応じた特性を得ることが可能である。以下、その理由を説明する。
【００５２】
１区間の遅延時間が１００ｐｓの差動遅延線では、この係数ａ１と群遅延特性との関係が上述した図１４に示される。
【００５３】
ａ１が「０」（ａ１＝０）の構成は、並列キャパシタＣａがない構成であり、これは従来の図１３の構成が示す群遅延特性に相当する。このような特性は、周波数が「０」付近では遅延時間が１００ｐｓであり、周波数の増加に伴って急速に遅延時間が減少し、平坦な部分が殆どない点は上述した。
【００５４】
係数ａ１が「１」（ａ１＝１）の構成は、並列キャパシタＣａが交差キャパシタＣｏと同じ値の場合である。
【００５５】
この構成は、梯子型の定ｋ型となり、周波数が「０」付近での遅延時間が１００ｐｓであるが、周波数の増加に対して急速に遅延時間が増加し、２．６ＧＨｚのピークを過ぎると急速に遅延時間が減少に転じ、平坦な部分が殆どない。
【００５６】
係数ａ１が「０．７」（ａ１＝０．７）の構成は、その中間の値の場合であり、図１６に示す梯子型の誘導ｍ型の差動遅延線において、ｋ＝０．１７６の場合と一致する群遅延特性を有する。
【００５７】
このように、係数ａ１の値を「０」から「１」まで変化させると、群遅延特性は右下がりの傾斜から次第に持ち上がり、「０．７」を経過して「１」の特性まで変化する。
【００５８】
図１５は、係数ａ１と差動信号通過特性の関係を、同じ１区間の遅延時間が１００ｐｓの場合で示したものである。
【００５９】
係数ａ１が「０」（ａ１＝０）の構成では差動信号通過特性は平坦で、グラフの上端枠と一致しており、係数ａ１が「１」（ａ１＝１）の構成では最も減衰域の傾斜が大きくなり、係数ａ１が「０．７」（ａ１＝０．７）の構成ではその中間となって「０」と「１」の中間の傾斜となっている。
【００６０】
図１に示す第１の構成は、キャパシタの数が多く、キャパシタにより群遅延特性が決定されるので、キャパシタ主体の回路と考えることができる。
【００６１】
そのため、図１に示す第１の構成は、図１６に示すインダクタ主体の回路とは異なり、インダクタ数が少なくなってインダクタ間の相互誘導の影響を小さく抑えることが容易で、構成部品を近接配置することが可能である。
【００６２】
従って、第１の構成は、配置の自由度が高くなり、集積化に好適し、超小型化が可能である。
【００６３】
そして、差動遅延線においては平坦な群遅延特性が望ましいとされるが、例えば図１４における、係数ａ１が「０」（ａ１＝０）に近い特性の遅延線と係数ａ１が「１」（ａ１＝１）に近い特性の遅延線とを縦続接続すれば、１Ｇ〜３ＧＨｚの周波数範囲で、群遅延時間が増加する特性と群遅延時間が減少する特性とを補償してより平坦に近い群遅延特性が得られる。そのため、係数ａ１は「０」より大きく「１」より小さい全範囲（０＜ａ１＜１）で使用可能な値となり得る。
【００６４】
図２は本発明の差動遅延線に係る第２の構成を示す回路図であり、１区間分の構成を示している。
【００６５】
この第２の構成は、図１に示した第１の構成に対し、並列キャパシタＣａが接続されず、差動線路１、３のインダクタＬｏの互いの入力側間、すなわち入力端子１Ａ、１Ｂ間に並列素子としての並列キャパシタＣａが並列挿入され、差動線路１、３のインダクタＬｏの互いの出力側間、すなわち出力端子２Ａ、２Ｂ間に並列素子としての並列キャパシタＣａが並列挿入されている。
【００６６】
しかも、並列キャパシタＣａは、交差キャパシタＣｏの値よりも小さい値を有している。
【００６７】
なお、インダクタＬｏおよび交差キャパシタＣｏの接続構成は、第１の構成と同様となっている。
【００６８】
この第２の構成は、上述した図１３に示す対称格子型差動遅延線の両端に、梯子型に並列キャパシタＣａを接続しただけのシンプルな構成である。
【００６９】
この構成を考察する場合、交差キャパシタＣｏは、図１又は図１３のものと値が異なるので、符号を「Ｃｏ」から「Ｃｔ」に変更する必要があり、交差キャパシタＣｔの値は次の「数５」で示される。
【００７０】
【数５】
2012090260.tif 000038
【００７１】
この関係は、交差キャパシタＣｔと並列キャパシタＣａを加えたものが、交差キャパシタＣｏとなることを説明している。
【００７２】
すなわち、本発明の差動遅延線に係る第２の構成は、交差キャパシタＣｔの値が、並列キャパシタＣａを接続しない状態の値よりも、接続された並列キャパシタＣａの値分だけ小さく設定される点も特徴としている。
【００７３】
この第２の構成においても、同じ「数３」の係数ａ１によって群遅延特性および差動信号通過特性Ｓｄｄ２１が決定され、係数ａ１および群遅延特性の関係が図１４で、係数ａ１および差動信号通過特性の関係が図１５で示される。
【００７４】
この構成も、係数ａ１の値は「０」よりも大きく「１」よりも小さい範囲で選択することで、目的に応じた群遅延特性および通過特性を得ることが可能である。
【００７５】
この場合も、係数ａ１は「数３」で与えられ、係数ａ１と、等価変換された誘導ｍ型梯子型回路における結合係数ｋとの間には「数４」の関係がある。
【００７６】
この第２の構成でも、第１の構成と同様に、キャパシタ主体の回路と考えることができ、群遅延特性がキャパシタＣａのキャパシタＣｏに対する割合で決定されるので、図１６に示すインダクタ主体の回路構成とは異なり、相互誘導に影響され難い。
【００７７】
従って、部品配置の自由度が高いうえ、集積化に好適し、超小型化が容易である。
【００７８】
図３ＡおよびＢは、第１および第２の構成を一般化して示した対称格子型の等価回路である。図３中の符号ＺａはインダクタＬｏの特性インピーダンス、符号Ｚｂは交差キャパシタＣｏの特性インピーダンス、符号Ｚｃは並列キャパシタＣａの特性インピーダンスである。
【００７９】
図３ＡおよびＢの等価回路の関係から、第１および第２の構成が等価な関係にあり、係数ａ１が同じなら全く同じ群遅延特性が得られることが分る。
【００８０】
図４は、本発明の差動遅延線に係る第３の構成を示す回路図であり、１区間の構成を示している。
【００８１】
この第３の構成は、第１の構成および第２の構成において、差動線路１にあるとインダクタＬｓと差動線路３にあるインダクタＬｓとの間に、結合係数ｋｓの相互誘導を持たせたものである。
【００８２】
すなわち、図４Ａの構成は、第１の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせ、同図Ｂの構成は、第２の構成においてインダクタＬｓ間に結合係数ｋｓの相互誘導を持たせている。
【００８３】
なお、この場合の結合の方向は、差動信号に対して正となる極性にさせ、差動信号に対してインダクタンスを増加させている。
【００８４】
このことは、同じ遅延時間ｔｏを得るには、インダクタンスの増加分だけ予めそれを低めに設定しなければならない。
【００８５】
ここで、インダクタＬｓは、次の「数６」で示されるように設定する必要がある。
【００８６】
【数６】
2012090260.tif 000039
【００８７】
「数６」は結合係数ｋｓが大きいほど、インダクタＬｓの値を小さくできることを示している。
【００８８】
このことは、インダクタＬｓをできるだけ接近配置して結合係数ｋｓを大きくすれば、インダクタＬｓも一層値を小さくできることを示す一方、結合係数ｋｓが群遅延特性には全く関係しないことを示している。
【００８９】
この本発明の第３の構成は、目標とする群遅延特性を保ちながら、インダクタを極めて接近配置することが容易であるし、必要なインダクタＬｓの値を小さくすることが容易で、差動遅延線の小型化に極めて有利な条件を備えている。
【００９０】
次に、本発明に係るコモンモードフィルタについて説明する。
【００９１】
図５は本発明のコモンモードフィルタに係る第１の構成を示す回路図である。
【００９２】
このコモンモードフィルタに係る第１の構成は、上述した本発明の差動遅延線に係る第３の構成（図４Ｂ）を応用したものである。
【００９３】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１には直列素子としてのインダクタＬｓが直列挿入されており、入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には直列素子としてのインダクタＬｓが直列挿入されている。
【００９４】
一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間には交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間にも交差キャパシタＣｔが接続され、対称格子型の構成となっている。
【００９５】
さらに、差動信号を伝送させるそれら差動線路１、３にあるそれらインダクタＬｓの入力側の間、すなわち入力端子１Ａ、１Ｂの間には、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、差動線路１、３にあるそれらインダクタＬｓの出力側の間、すなわち出力端子２Ａ、２Ｂの間にも、並列素子としての並列キャパシタ２Ｃａが２個直列接続された状態で並列挿入され、コモンモードフィルタが構成されている。
【００９６】
すなわち、並列キャパシタ２Ｃａは、上述した並列キャパシタＣａの２倍の値を有し、差動線路１、３の入力側と出力側に梯子型に接続されており、差動線路１、３の間においては並列キャパシタＣａが接続されたものと等価になっている。
【００９７】
しかも、直列接続された並列キャパシタ２Ｃａの接続点Ｐ１、Ｐ２どうしが直接接続されており、更に、差動線路１、３間において、インダクタＬｓ間の結合が差動信号に対して「負」結合となる相互誘導を持たせている。
【００９８】
このような本発明のコモンモードフィルタに係る第１の構成は、本発明の差動遅延線に係る第１〜第３の構成が示す群遅延特性および差動信号通過特性と同じ特性を示し、更に、コモンモード信号に対してはコモンモード信号を除去するコモンモードフィルタとしての特性も持っている。
【００９９】
図６は、本発明のコモンモードフィルタに係る第１の構成が示す特性図であり、１５ＧＨｚまでの超高速信号に対応できるよう、１区間の遅延時間を２５ｐｓとした場合、コモンモード信号通過特性Ｓｃｃ２１および差動信号通過特性Ｓｄｄ２１を示している。なお、図６においてコモンモード信号通過特性Ｓｃｃ２１は、結合係数ｋｓ＝０の場合および結合係数ｋｓ＝０．３３の場合を示している。
【０１００】
上述した「数１」および「数２」の関係から、１区間で遅延時間ｔｏ＝２５ｐｓ、特性インピーダンスＺｏを１００Ωにすると、インダクタＬｓが１．２５ｎＨ、並列キャパシタＣｏが０．１２５ｐＦとなる。
【０１０１】
図６で示すように、結合係数ｋｓが「０」の場合および結合係数ｋｓが「０．３３」の場合の双方において、コモンモード信号通過特性Ｓｃｃ２１に減衰極ｆｃが生じる。この減衰極ｆｃは次の「数７」のような関係がある。
【０１０２】
【数７】
2012090260.tif 000040
【０１０３】
ここで、結合係数ｋｓ＝０の場合、インダクタＬｓ＝Ｌｏ＝１．２５ｎＨであり、「数７」より減衰極周波数ｆｃ＝１２．７３ＧＨｚとなる。更に、結合係数ｋｓ＝０．３３の場合では、インダクタＬｓ＝１．８７ｎＨとなるが、同じく「数７」より減衰極周波数ｆｃ＝９．０３ＧＨｚとなる。
【０１０４】
他方、差動信号通過特性Ｓｄｄ２１は、結合係数ｋｓ＝０の場合およびｋｓ＝０．３３の場合で、全く同じ特性となる。
【０１０５】
図６の特性が示すように、本発明のコモンモードフィルタに係る第１の構成は、結合係数ｋｓの値を変えることにより減衰極周波数ｆｃを変えることが可能である点が特徴であり、減衰極近辺の周波数成分のコモンモードノイズを除去できる。もっとも、１区間構成ではコモンモードノイズを除去できる帯域は、あまり広くはない。そこで、以下のような構成も考えられる。
【０１０６】
図７は、本発明のコモンモードフィルタに係る第２の構成を示す回路図であり、図５に示した第１の構成を１区間として３区間縦続接続し、コモンモードノイズ除去帯域を広くしたものである。
【０１０７】
すなわち、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１、および入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には、直列素子としての３区間分のインダクタＬｓが直列挿入されている。
【０１０８】
各区間において、一方の差動線路１にあるインダクタＬｓの入力側と他方の差動線路３にあるインダクタＬｓの出力側との間に交差キャパシタＣｔが接続され、一方の差動線路１にあるインダクタＬｓの出力側と他方の差動線路３にあるインダクタＬｓの入力側との間に交差キャパシタＣｔが接続されている。
【０１０９】
さらに、各区間において、差動線路１、３の各インダクタＬｓの入力側間には、直列接続された２個の並列キャパシタ２Ｃａが並列接続され、差動線路１、３の各インダクタＬｓの出力側間にも、直列接続された２個の並列キャパシタ２Ｃａが並列接続されている。
【０１１０】
各区間の差動線路１、３間において、インダクタＬｓ間が差動信号に対して「負」結合となる相互誘導で結合され、個々の区間毎にインダクタＬｓ間での結合係数を互いに異ならせている。もっとも、一部の区間のみを異ならせても良い。
【０１１１】
全てのインダクタＬｓの入力側および出力側において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２どうし、Ｐ３とＰ４どうし、Ｐ５とＰ６どうしが直接に共通接続されて、コモンモードフィルタが構成されている。
【０１１２】
図８は、本発明のコモンモードフィルタに係る第２の構成において、１区間の遅延時間ｔｏを２５ｐｓとし、特性インピーダンスＺｏを１００Ωとし、更に、１区間毎の個々の減衰極を、左から順にｆｃ１が４ＧＨｚ、ｆｃ２が６ＧＨｚ、ｆｃ３が９ＧＨｚとなるように回路定数を定めた場合の特性図である。
【０１１３】
なお、そのような異なる個々の減衰極ｆｃ１〜ｆｃ３を得るには、係数ｋｓ１、ｋｓ２、ｋｓ３をｋｓ１＝０．８２、ｋｓ２＝０．６４、ｋｓ３＝０．３３としている。
【０１１４】
図８によれば、差動信号通過特性Ｓｄｄ２１は、目的の１５ＧＨｚまで伸びているものの、３箇所の減衰極ｆｃ１〜ｆｃ３を有するとともに、減衰極ｆｃ１〜ｆｃ３の間に反共振点があり、それらの周波数付近では減衰が小さくなっている。
【０１１５】
図９は、本発明のコモンモードフィルタに係る第３の構成を示す回路図であり、それらの減衰極ｆｃ１〜ｆｃ３および反共振点の影響を小さく抑えたものである。
【０１１６】
すなわち、この構成は、図７に示したコモンモードフィルタに係る第１の構成において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２、Ｐ３とＰ４、Ｐ５とＰ６どうしを全ての区間で共通接続せずに、個々の区間において、並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１〜Ｐ６独立させたものである。
【０１１７】
図１０は、この第３の構成が示す特性図であり、抵抗Ｒｓによるダンピング効果により、減衰極の切込みと反共振点のピークがなくなり、コモンモード信号通過特性Ｓｃｃ２１の減衰の底が若干波打つ程度になって十分に実用となる特性を示している。なお、差動信号通過特性Ｓｄｄ２１は図８のものと同様であって全く変化がない。
【０１１８】
図１１は、上述した図９の回路構成を更に簡略化した構成を示す回路図であり、本発明のコモンモードフィルタに係る第４の構成を示している。
【０１１９】
すなわち、図９の構成において、個々の区間で並列キャパシタ２Ｃａの接続点Ｐ１とＰ２間、Ｐ３とＰ４間、Ｐ５とＰ６間に抵抗Ｒｓを接続し、隣り合う区間の接続点Ｐ２とＰ３、Ｐ４とＰ５を共通接続した構成である。
【０１２０】
この接続構成により、並列接続されたキャパシタ２Ｃａはこの２倍の値を有する４Ｃａとなり、回路構成としての部品の数を減少することが可能である。
【０１２１】
図１２は、図１１の回路構成において、差動信号通過特性Ｓｄｄ２１およびコモンモード信号通過特性Ｓｃｃ２１の特性図であり、図１０と殆ど変らない特性となっていることが分かる。
【０１２２】
以上の説明では、直列素子としてインダクタ、交差素子として交差キャパシタを用いた。
【０１２３】
しかしながら、対称格子型回路においては、回路網理論に基づき、インダクタと交差キャパシタを位置交換して直列素子にキャパシタを、交差素子に交差インダクタを用いても同等の特性を得ることが可能である。
【０１２４】
具体的には、例えば上述した図１３において、出力端子２Ａが下側の出力端子２Ｂの位置に、出力端子２Ｂが上側の出力端子２Ａの位置にするよう作図すれば、交差キャパシタが直列素子に見える一方、インダクタが交差素子に見えるようになり、インダクタと交差キャパシタが直列素子と交差素子とで位置交換可能であることが分かる。
【０１２５】
すなわち、個々の差動線路１、３に各々挿入された直列素子としての直列キャパシタＣｏと、一方の差動線路１にある直列キャパシタＣｏの入力側と他方の差動線路３にある直列キャパシタＣｏの出力側との間、および一方の差動線路１にある直列キャパシタＣｏの出力側と他方の差動線路３にある直列キャパシタＣｏの入力側との間に各々接続された交差素子としての交差インダクタＬｏと、その直列キャパシタＣｏの値よりも小さい値を有し、その交差インダクタＬｏに並列接続された並列キャパシタＣａと、を具備する構成も可能である。
【０１２６】
このような構成においても、直列キャパシタの値よりも小さい値を有し、一対の差動線路１、３における直列キャパシタＣｏの入力側間および出力側間に梯子型に接続された並列キャパシタＣａを有し、直列キャパシタＣｏの値が、並列キャパシタＣａを接続しない状態の値よりも接続された当該並列キャパシタＣａの値分小さく設定する構成も可能である。
【０１２７】
さらに、差動線路１、３に各々挿入され、差動信号に対して正結合となる相互誘導を持たせてなる交差インダクタＬｓによる構成も可能である。
【０１２８】
本発明のコモンモードフィルタについても、そのような位置交換して同様に構成可能であるし、交差インダクタＬｓが差動信号に対して負結合を持たせてなる構成も可能である。
【０１２９】
【符号の説明】
Ｌｏ、Ｌｓ、Ｌｄ  インダクタ（直列素子）
Ｃｏ、Ｃｔ  交差キャパシタ（交差素子）
Ｃｄ  キャパシタ（並列素子）
Ｃａ  並列キャパシタ
ｋ、ｋｓ  結合係数
Ｒｓ  抵抗
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  接続点
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一方の前記差動線路にある前記インダクタおよび他方の前記差動線路にある前記インダクタの双方に各々並列接続された並列キャパシタと、
を具備することを特徴とする対称格子型の差動遅延線。
【請求項２】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路における前記インダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、
を具備し、
前記交差キャパシタの値が、前記並列キャパシタを前記インダクタの入出力間にではなく、一対の前記差動線路にある前記インダクタの双方へ各々並列に接続した状態で同じ群遅延特性が得られるときの前記交差キャパシタの値よりも接続された当該並列キャパシタの値分小さく設定されてなることを特徴とする対称格子型差動遅延線。
【請求項３】
前記差動線路に各々挿入された前記インダクタは、前記差動信号に対して正結合となる相互誘導を持たせてなる請求項１又は２記載の差動遅延線。
【請求項４】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項１〜３いずれか１記載の差動遅延線。
【請求項５】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された、交差素子としての交差キャパシタと、が
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路間における前記インダクタの入出力側間に梯子型に並列接続された並列キャパシタと、
を具備し、
差動信号に対して負結合となる相互誘導を前記インダクタ間に持たせ、前記交差キャパシタの値が、前記並列キャパシタを前記インダクタの入出力間にではなく、一対の前記差動線路にある前記インダクタの双方へ各々並列に接続した状態で同じ群遅延特性が得られるときの前記交差キャパシタの値よりも接続された前記並列キャパシタの値分小さく設定され、更に、前記並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに、２個の前記キャパシタの直列接続点どうしが接続されてなることを特徴とするコモンモードフィルタ。
【請求項６】
前記コモンモードフィルタを１区間として複数区間縦続接続し、個々の前記区間毎に前記インダクタ間での結合係数を互いに異ならせるとともに、前記区間における前記直列接続点どうしが抵抗で接続されてなる請求項５記載のコモンモードフィルタ。
【請求項７】
隣り合う前記区間の前記接続点どうしが接続されてなる請求項６記載のコモンモードフィルタ。
【請求項８】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項５〜７いずれか１記載のモンモードフィルタ。
【国際調査報告】
2012090260.tif 000041
2012090260.tif 000042