(57)【要約】  ガラス基板（１）を準備する第１工程と、ガラス基板上に窒化膜を含むアンダーコート層（２）を形成する第２工程と、アンダーコート層上にバリア層（９）を形成する第３工程と、バリア層上にモリブデン金属層（３Ｍ）を形成する第４工程と、モリブデン金属層からゲート電極（３）を形成する第５工程と、ゲート電極上にゲート絶縁膜（４）を形成する第６工程と、ゲート絶縁膜上に非結晶半導体層（５ａ）として非結晶シリコン層を形成する第７工程と、連続発振型のレーザを用いてアニール処理を行うことにより、非結晶シリコン層を結晶化して多結晶シリコン層からなる多結晶半導体層（５ｐ）を形成する第８工程と、多結晶シリコン層の上方にソース電極（８ａ）及びドレイン電極（８ｂ）を形成する第９工程とを含む。バリア層の一部は、第８工程におけるアニール処理により、酸素原子を主成分とする層に変化する。
2012153364.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板を準備する第１工程と、
前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、
前記アンダーコート層上にバリア層を形成する第３工程と、
前記バリア層上にモリブデンからなる金属層を形成する第４工程と、
所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、
前記ゲート電極上にゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、
前記非結晶シリコン層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、
前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化する、
表示用薄膜半導体装置の製造方法。
【請求項２】
前記バリア層の膜厚は、１０ｎｍ以上である、
請求項１記載の表示用薄膜半導体装置の製造方法。
【請求項３】
前記アンダーコート層の膜厚は、１００ｎｍ以上である、
請求項１又は２記載の表示用薄膜半導体装置の製造方法。
【請求項４】
前記アンダーコート層の膜厚は、４００ｎｍ以上である、
請求項１又は２記載の表示用薄膜半導体装置の製造方法。
【請求項５】
前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である、
請求項１〜４のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項６】
前記非結晶シリコン層の溶融温度は、１１００℃である、
請求項１〜５のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項７】
前記第８工程において、前記アンダーコート層の表面に存在する酸素原子が、前記ゲート電極を構成する前記モリブデンよりも前記バリア層を構成する前記元素又は当該元素の化合物と結合することにより、前記バリア層の酸化が促進される、
請求項１〜６のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項８】
前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
請求項１〜７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項９】
前記ガラス基板は、酸素原子を主成分として含み、
前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い、
請求項１〜８のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１０】
さらに、前記第８工程と前記第９工程との間に、前記多結晶シリコン層上に第２の非結晶シリコン層を形成する工程を含み、
前記第９工程において、前記第２の非結晶シリコン層上に前記ソース電極及び前記ドレイン電極を形成する、
請求項１〜９のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１１】
前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含む、
請求項１〜１０のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１２】
前記モリブデンより酸素原子との結合力が大きい前記元素は、金属である、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１３】
前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つである、
請求項１２記載の表示用薄膜半導体装置の製造方法。
【請求項１４】
前記第５工程において、前記所定のエッチング処理は、前記バリア層と前記金属層とに対して一括してなされ、前記ゲート電極は前記バリア層及び前記金属層により形成される、
請求項１〜１３のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１５】
前記第３工程での前記バリア層の形成及び前記第４工程での前記金属層の形成は、スパッタによりなされる、
請求項１４記載の表示用薄膜半導体装置の製造方法。
【請求項１６】
ガラス基板と、
前記ガラス基板上に形成され、前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層と、
前記アンダーコート層上に形成されたバリア層と、
前記バリア層上に形成され、モリブデンからなるゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶シリコン層と、
前記多結晶シリコン層の上方に形成されたソース電極及びドレイン電極と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記多結晶シリコン層は、
非結晶シリコン層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことによって形成されたものであり、
前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化している、
表示用薄膜半導体装置。
【請求項１７】
前記バリア層の膜厚は、１０ｎｍ以上である、
請求項１６記載の表示用薄膜半導体装置。
【請求項１８】
前記アンダーコート層の膜厚は、１００ｎｍ以上である、
請求項１６又は１７記載の表示用薄膜半導体装置。
【請求項１９】
前記アンダーコート層の膜厚は、４００ｎｍ以上である、
請求項１６又は１７記載の表示用薄膜半導体装置。
【請求項２０】
前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である、
請求項１６〜１９のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２１】
前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
請求項１６〜２０のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２２】
前記ガラス基板は、酸素原子を主成分として含み、
前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い、
請求項１６〜２１のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２３】
前記多結晶シリコン層上に非結晶シリコン層が形成され、
前記ソース電極及び前記ドレイン電極は前記非結晶シリコン層上に形成されている、
請求項１６〜２２のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２４】
前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含む、
請求項１６〜２３のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２５】
前記モリブデンより酸素原子との結合力が大きい元素は、金属である、
請求項１６〜２４のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２６】
前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つである、
請求項２５記載の表示用薄膜半導体装置。
【請求項２７】
前記ゲート電極は、前記バリア層と同じ形状である、
請求項１６〜２６のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２８】
ガラス基板を準備する第１工程と、
前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、
前記アンダーコート層上にバリア層を形成する第３工程と、
前記所定のバリア層上にモリブデンからなる金属層を形成する第４工程と、
所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、
前記ゲート電極上にゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、
前記非結晶シリコン層に対して７００℃から９００℃の温度範囲にて高速熱アニールを用いて１ｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、
前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化する、
表示用薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の液晶ディスプレイ又は有機ＥＬディスプレイを駆動するための表示用薄膜半導体装置及び薄膜半導体装置の製造方法に関し、特に、チャネル層として多結晶シリコン層を用いる表示用薄膜半導体装置及び表示用薄膜半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、液晶ディスプレイ又は有機ＥＬディスプレイ等のアクティブマトリクス駆動型のフラットパネルディスプレイ（ＦＰＤ）では、画素を駆動するために薄膜トランジスタ（ＴＦＴ）と呼ばれる表示用薄膜半導体装置（以下、「薄膜半導体装置」とも記載する）が用いられている。【０００３】
中でも有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。【０００４】
従来、液晶ディスプレイの駆動回路の薄膜半導体装置としては、チャネル層としてアモルファスシリコン等の非結晶半導体層（非晶質半導体層）を単層として用いた薄膜半導体装置が存在する。この種の薄膜半導体装置は、バンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低いという問題がある。【０００５】
また、液晶ディスプレイの駆動回路の薄膜半導体装置として、チャネル層として多結晶半導体層を単層として用いた薄膜半導体装置も存在する。この種の薄膜半導体装置は、チャネル層に非結晶半導体層を単層として用いた薄膜半導体装置とは逆に、キャリアの移動度が高いためにオン電流は大きいも。しかし、キャリアの移動度が高いため、オフ電流も高くなるという問題がある。【０００６】
これらの問題に対しては、有機ＥＬディスプレイの駆動回路において、チャネル層として、多結晶半導体層からなる第１チャネル層と非結晶半導体層からなる第２チャネル層との２層構造のものを用いた薄膜半導体装置が提案されている。【０００７】
このような多結晶半導体層を形成する方法が特許文献１に開示されている。特許文献１に開示された多結晶半導体層の形成方法は、アモルファスシリコン膜が形成された基板に対して、８００℃以上１０００℃以下の温度でアニール処理を施すことにより、アモルファスシリコン膜を結晶化させるというものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第１９９９／０４１７７７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、従来の薄膜半導体装置の製造方法については、非結晶半導体層を単層でチャネル層として用いた薄膜半導体装置の製造方法については、特に高温処理がなく、プロセス温度は最大でも３５０℃程度にとどまる。【００１０】
これに対し、多結晶半導体層をチャネル層に含む薄膜半導体装置の製造方法においては、上述のように、アモルファスシリコン膜をアニール処理して結晶化する工程が必要となり、当該アニール処理には７００℃以上という高温処理が要求される。【００１１】
そして、本願発明者らの実験結果によると、チャネル層として多結晶シリコン層を含む薄膜半導体装置を作製する場合において、ゲート電極の材料としてモリブデンを用いて、非結晶シリコン層に対して、連続発振型のレーザを用いて７００℃から１４００℃の温度範囲でアニール処理を行って非結晶シリコン層を結晶化すると、ゲート電極上に、図１９Ａに示すような様々な大きさの円形状の膜剥がれが多数発生することが分かった。図１９Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。【００１２】
図１９Ａに示すように、ゲート電極３００において複数の円形状の膜剥がれ３０１が発生していることを確認することができる。また、図１９Ｂは、このときの薄膜半導体装置の断面視において、ゲート電極周辺における膜剥がれの様子を撮影した断面ＳＥＭ写真である。図１９Ｂに示すように、シリコン窒化膜のアンダーコート層２００上のモリブデンタングステンからなるゲート電極３００に空隙３０２が生じていることを確認することができる。これにより、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。このように、ボトムゲート型の薄膜半導体装置では、ゲート電極形成後に高温のアニール処理が存在すると、ゲート電極上において円形状の膜剥がれ生じる場合がある。【００１３】
そして、膜剥がれが生じた薄膜半導体装置を薄膜トランジスタとして用いると、ゲート電極に所定の電圧を印加しても、膜剥がれが生じた箇所はゲート電極として機能しないので、所望の特性が出ず、薄膜トランジスタとしての機能が大幅に劣化するという問題がある。【００１４】
本発明は、上記問題を解決するためになされたものであり、ゲート電極としてモリブデンを用いた場合であっても、ゲート電極上の膜剥がれの発生を抑制することができる表示用薄膜半導体装置及び表示用薄膜半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記問題を解決するために、本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、前記アンダーコート層上にバリア層を形成する第３工程と、前記バリア層上にモリブデンからなる金属層を形成する第４工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、前記ゲート電極上にゲート絶縁膜を形成する第６工程と、前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、前記非結晶シリコン半導体層に対して前記非結晶シリコン層の融点温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化するものである。
【発明の効果】
【００１６】
本発明に係る表示用薄膜半導体装置及びその製造方法によれば、ゲート電極を構成するモリブデンの酸化を抑制することができるので、ゲート電極上における膜剥がれの発生を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施の形態１に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。
【図２】図２は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図３】図３は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図４】図４は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図５】図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明するための模式図である。
【図６】図６は、本発明に係る表示用薄膜半導体装置の作用を説明するための模式図である。
【図７Ａ】図７Ａは、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法におけるアニール処理に用いられるＣＷレーザのビームプロファイル（短軸）を示す図である。
【図７Ｂ】図７Ｂは、図７Ａに示すＣＷレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【図８Ａ】図８Ａは、比較例に係る表示用薄膜半導体装置の製造方法におけるアニール処理に用いられるパルスレーザのビームプロファイルを示す図である。
【図８Ｂ】図８Ｂは、図８Ａに示すパルスレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【図９】図９は、図５に示す従来の薄膜半導体装置に含まれる酸素原子濃度を示す図である。
【図１０】図１０は、本実施形態に係る表示用薄膜半導体装置のバリア層における材料別の好ましい膜厚を説明するための図である。
【図１１】図１１は、本発明の実施の形態２に係る表示用薄膜半導体装置の構成を模式的に示した断面図である。
【図１２】図１２は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法のフローチャートである。
【図１３】図１３は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図１４】図１４は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【図１５】図１５は、本発明の実施の形態２に係る表示用薄膜半導体装置の製造方法に用いられるスパッタ装置を模式的に示した断面図である。
【図１６】図１６は、ＲＴＡによる結晶化により形成した多結晶シリコン層をチャネル層とする表示用薄膜半導体装置において、キャリア移動度とアニール温度及びアニール時間との関係を示す図である。
【図１７】図１７は、本発明の実施の形態４に係る有機ＥＬディスプレイの一部切り欠き斜視図である。
【図１８】図１８は、本発明の各実施の形態に係る表示用薄膜半導体装置を用いた画素の回路構成図である。
【図１９Ａ】図１９Ａは、薄膜半導体装置の上面視において、ゲート電極における膜剥がれの様子を光学顕微鏡で撮影した顕微鏡写真である。
【図１９Ｂ】図１９Ｂは、薄膜半導体装置の断面視において、ゲート電極における膜剥がれの様子を撮影した断面ＳＥＭ写真である。
【発明を実施するための形態】
【００１８】
本発明に係る表示用薄膜半導体装置の製造方法の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、前記アンダーコート層上にバリア層を形成する第３工程と、前記バリア層上にモリブデンからなる金属層を形成する第４工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、前記ゲート電極上にゲート絶縁膜を形成する第６工程と、前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、前記非結晶シリコン半導体層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化するものである。
【００１９】
これにより、アンダーコート層の表面に存在する酸素原子がアニール処理によって拡散したとしても、当該酸素原子は、ゲート電極のモリブデンと結合するのではなく、モリブデンよりも酸素結合力が大きい材料からなるバリア層と結合する。従って、酸素原子の拡散をバリア層によって留めることができるので、ゲート電極のモリブデンが酸化することを抑制することができる。従って、非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけて行う高温アニール処理を施しても、ゲート電極上の膜剥がれの発生を抑制することができる。
【００２０】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記バリア層の膜厚は、１０ｎｍ以上であることが好ましい。
【００２１】
これにより、窒化膜からなるアンダーコート層に含まれる酸素原子の全てがバリア層に拡散したとしても、バリア層によって全て反応させることができる。
【００２２】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層の膜厚は、１００ｎｍ以上であることが好ましい。
【００２３】
これにより、アンダーコート層によってナトリウムの拡散を効果的に抑制することができる。
【００２４】
また、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層の膜厚は、４００ｎｍ以上であることが好ましい。
【００２５】
これにより、クラックが発生しない信頼性の高いアンダーコート層を得ることができる。
【００２６】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である。
【００２７】
これにより、アンダーコート層に含有される酸素原子がバリア層へと拡散し、アンダーコート層に含有される酸素原子濃度が低減される。
【００２８】
本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記非結晶シリコン層の溶融温度は、１１００℃である。
【００２９】
このように、非結晶シリコン層の溶融温度が１１００℃とする高温アニールを行うことができる。
【００３０】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第８工程において、前記アンダーコート層の表面に存在する酸素原子が、前記ゲート電極を構成する前記モリブデンよりも前記バリア層を構成する前記元素又は当該元素の化合物と結合することにより、前記バリア層の酸化が促進される。
【００３１】
これにより、当該酸素原子は、ゲート電極のモリブデンと結合するのではなく、モリブデンよりも酸素結合力が大きい材料からなるバリア層と結合し、バリア層の酸化が促進される。
【００３２】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板に含有される不純物は、ナトリウム又はリンであることが好ましい。
【００３３】
これにより、アンダーコート層によって、ガラス基板に含有されるナトリウム又はリンの不純物が半導体層に侵入することを防止することができる。
【００３４】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記ガラス基板は、酸素原子を主成分として含み、前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強いことが好ましい。
【００３５】
これにより、モリブデンがアンダーコート層に対して酸化しやすい状況となるが、バリア層によってモリブデンの酸化を抑制することができる。
【００３６】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第８工程と前記第９工程との間に、前記多結晶シリコン層上に第２の非結晶シリコン層を形成する工程を含み、前記第９工程において、前記第２の非結晶シリコン層上に前記ソース電極及び前記ドレイン電極を形成することが好ましい。
【００３７】
これにより、多結晶シリコン層とソース電極及びドレイン電極との間に、非結晶シリコン層を形成することができる。
【００３８】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含むことが好ましい。
【００３９】
これにより、多結晶シリコン層が、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含むので、非晶質シリコンに比べてキャリア移動度が高く、オン特性に優れた薄膜半導体装置を実現することができる。
【００４０】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記モリブデンより酸素原子との結合力が大きい前記元素は、金属であることが好ましい。
【００４１】
これにより、バリア層を、モリブデンより酸素原子との結合力が大きい金属によって構成することができる。
【００４２】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つであることが好ましい。
【００４３】
これにより、バリア層の材料として酸素原子との結合力が大きい金属を用いることになるので、モリブデンの酸化よりもバリア層の酸化を促進させることができる。
【００４４】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第５工程において、前記所定のエッチング処理は、前記バリア層と前記金属層とに対して一括してなされ、前記ゲート電極は前記バリア層及び前記金属層により形成されることが好ましい。
【００４５】
これにより、バリア層とゲート電極とを一括形成することができるので、エッチング処理工程を簡略化することができる。
【００４６】
さらに、本発明に係る表示用薄膜半導体装置の製造方法の一態様において、前記第３工程での前記バリア層の形成及び前記第４工程での前記金属層の形成は、スパッタによりなされることが好ましい。
【００４７】
これにより、バリア層と金属層とをスパッタによって連続して形成することができるので、成膜工程を簡略化することができる。
【００４８】
また、本発明に係る表示用薄膜半導体装置の一態様は、ガラス基板と、前記ガラス基板上に形成され、前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層と、前記アンダーコート層上に形成されたバリア層と、前記バリア層上に形成され、モリブデンからなるゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶シリコン層と、前記多結晶シリコン層の上方に形成されたソース電極及びドレイン電極と、を含み、前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、前記多結晶シリコン層は、非結晶シリコン層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことによって形成されたものであり、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化しているものである。
【００４９】
これにより、アンダーコート層の表面に存在する酸素原子は、ゲート電極のモリブデンと結合するのではなく、モリブデンよりも酸素結合力が大きい材料からなるバリア層と結合する。従って、酸素原子の拡散をバリア層によって留めることができるので、ゲート電極のモリブデンが酸化することを抑制することができる。従って、非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけて行う高温アニール処理を施しても、ゲート電極上の膜剥がれの発生を抑制することができる。
【００５０】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記バリア層の膜厚は、１０ｎｍ以上であることが好ましい。
【００５１】
これにより、窒化膜からなるアンダーコート層に含まれる酸素原子の全てがバリア層に拡散したとしても、バリア層によって全て反応させることができる。
【００５２】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記アンダーコート層の膜厚は、１００ｎｍ以上であることが好ましい。
【００５３】
これにより、アンダーコート層によってナトリウムの拡散を効果的に抑制することができる。
【００５４】
また、本発明に係る表示用薄膜半導体装置の一態様において、前記アンダーコート層の膜厚は、４００ｎｍ以上であることが好ましい。
【００５５】
これにより、クラックが発生しない信頼性の高いアンダーコート層を得ることができる。
【００５６】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である。
【００５７】
これにより、アンダーコート層に含有される酸素原子がバリア層へと拡散し、アンダーコート層に含有される酸素原子濃度が低減される。
【００５８】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記ガラス基板に含有される不純物は、ナトリウム又はリンであることが好ましい。
【００５９】
これにより、ガラス基板に含有される不純物がナトリウム又はやリンであるので、アンダーコート層によって、これらの不純物が半導体層に侵入することを防止することができる。
【００６０】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記ガラス基板は、酸素原子を主成分として含み、前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強いことが好ましい。
【００６１】
これにより、モリブデンがアンダーコート層に対して酸化しやすい状況となるが、バリア層によってモリブデンの酸化を抑制することができる。
【００６２】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記多結晶シリコン層上に非結晶シリコン層が形成され、前記ソース電極及び前記ドレイン電極は前記非結晶シリコン層上に形成されていることが好ましい。
【００６３】
これにより、多結晶シリコン層とソース電極及びドレイン電極との間に、非結晶シリコン層を形成することができる。
【００６４】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン半導体層を含むことが好ましい。
【００６５】
これにより、多結晶シリコン層が、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含むので、非晶質半導体に比べてキャリア移動度が高く、オン特性に優れた薄膜半導体装置を実現することができる。
【００６６】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記モリブデンより酸素原子との結合力が大きい前記元素は、金属であることが好ましい。
【００６７】
これにより、バリア層を、モリブデンより酸素原子との結合力が大きい金属によって構成することができる。
【００６８】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つであることが好ましい。
【００６９】
これにより、バリア層の材料として酸素原子との結合力が大きい金属を用いることになるので、モリブデンの酸化よりもバリア層の酸化を促進させることができる。
【００７０】
さらに、本発明に係る表示用薄膜半導体装置の一態様において、前記ゲート電極は、前記バリア層と同じ形状であることが好ましい。
【００７１】
これにより、バリア層とゲート電極とを一括形成することができるので、エッチング処理工程を簡略化することができる。また、バリア層と金属層とをスパッタによって連続して形成することができるので、成膜工程を簡略化することもできる。
【００７２】
また、本発明に係る表示用薄膜半導体装置の製造方法の別の一態様は、ガラス基板を準備する第１工程と、前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、前記アンダーコート層上にバリア層を形成する第３工程と、前記所定のバリア層上にモリブデンからなる金属層を形成する第４工程と、所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、前記ゲート電極上にゲート絶縁膜を形成する第６工程と、前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、前記非結晶シリコン層に対して７００℃から９００℃の温度範囲にて高速熱アニールを用いて１ｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化するものである。
【００７３】
これにより、高速熱アニールによって非結晶シリコン層を結晶化する場合であっても、酸素原子の拡散をバリア層によって留めることができる。従って、ゲート電極のモリブデンが酸化することを抑制することができるので、ゲート電極上の膜剥がれの発生を抑制することができる。
【００７４】
以下、本発明に係る表示用薄膜半導体装置及び表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明する。
【００７５】
（実施の形態１）
以下、本発明の実施の形態１に係る表示用薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。
【００７６】
まず、本発明の実施の形態１に係る表示用薄膜半導体装置１０について、図１を用いて説明する。図１は、本発明の実施の形態１に係る表示用薄膜半導体装置１０の構成を模式的に示した断面図である。
【００７７】
図１に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置１０は、ボトムゲート型の薄膜トランジスタ装置であって、ガラス基板１、ガラス基板１上に順次形成されたアンダーコート層２、バリア層９、ゲート電極３、ゲート絶縁膜４、多結晶半導体層５、非結晶半導体層６、一対のコンタクト層７ａ及び７ｂ、並びに、一対のソース電極８ａ及びドレイン電極８ｂを備える。本発明の実施の形態１に係る表示用薄膜半導体装置１０の特徴的な構成は、アンダーコート層２とゲート電極３との間にバリア層９を備える点である。
【００７８】
ガラス基板１は、例えば、石英ガラス等のガラス材料によって構成されている。
【００７９】
アンダーコート層２は、ガラス基板１の中に含まれるナトリウムやリン等の不純物が半導体層に侵入することを防止するために、ガラス基板１の表面に形成されるものである。ガラス基板１内の上記不純物は、ガラス基板１そのものを形成する過程で含有されてしまう。
【００８０】
アンダーコート層２の材料としては、例えば、シリコン窒化膜（ＳｉＮ）等の窒化膜を用いることができる。なお、アンダーコート層２の材料として、二酸化シリコン等その他の絶縁膜を用いることも可能ではあるが、ガラス基板１内の上記不純物が半導体層に侵入することを防止するためには、シリコン窒化膜等の窒化膜を用いる方が好ましい。また、シリコン窒化膜の膜厚を１００ｎｍ程度とすることにより、ガラス基板１の不純物がガラス基板１外に拡散することを十分に防止することができる。
【００８１】
ゲート電極３は、モリブデン（Ｍｏ）からなる金属、例えば、モリブデンタングステン（ＭｏＷ）等から構成され、後述するバリア層９の上に形成される。ゲート電極３の膜厚としては、５０ｎｍ程度である。
【００８２】
ゲート絶縁膜４は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及びその積層膜等から構成され、ゲート電極３を覆うようにガラス基板１上及びゲート電極３上に形成されている。本実施形態では、チャネル層として多結晶半導体層５を用いているので、ゲート絶縁膜４としては二酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層との界面状態を良好なものにすることが好ましく、二酸化シリコンが適しているからである。なお、ゲート絶縁膜４の膜厚としては、１００〜１５０ｎｍ程度である。
【００８３】
多結晶半導体層５は、ゲート絶縁膜４上に形成された第１チャネル層であって、本実施形態では、多結晶シリコン層である。なお、多結晶半導体層５は、平均粒径が２０ｎｍから２００ｎｍの微結晶半導体層（微結晶シリコン層）を含んでいる。また、多結晶半導体層５は、非晶質シリコンを結晶化することにより形成した結晶化シリコン層であり、マイクロクリスタルと呼ばれる微結晶構造を有する。
【００８４】
非結晶半導体層６は、多結晶半導体層５上に形成された第２チャネル層であって、例えば、非晶質シリコン層（アモルファスシリコン層）等の非結晶シリコン層から構成される。
【００８５】
このように、本実施形態に係る表示用薄膜半導体装置１０は、多結晶半導体層５からなる第１チャネル層と非結晶半導体層６からなる第２チャネル層との２層構造のチャネル層を有するものである。なお、多結晶半導体層５及び非結晶半導体層６は、平面視したときに島状に形成されている。
【００８６】
一対のコンタクト層７ａ及び７ｂは、不純物を高濃度に含む非晶質半導体層から構成され、非結晶半導体層６上に形成される。また、コンタクト層７ａとコンタクト層７ｂとは離間して形成される。各コンタクト層７ａ及び７ｂは、非結晶半導体層６の両端部の上面と側面、及び多結晶半導体層５の側面を覆うように形成されており、非結晶半導体層６の上面からガラス基板１の上面に亘って形成されている。本実施形態において、各コンタクト層７ａ及び７ｂは、非晶質シリコン層に不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９（ａｔｍ／ｃｍ３）以上の高濃度の不純物を含むｎ＋層である。
【００８７】
一対のソース電極８ａ及びドレイン電極８ｂは、それぞれコンタクト層７ａ及び７ｂ上に形成されており、離間して設けられている。ソース電極８ａ及びドレイン電極８ｂは、それぞれ導電性材料又はその合金等からなる単層構造又は多層構造であり、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等の材料で構成される。本実施形態では、ソース電極８ａ及びドレイン電極８ｂは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。
【００８８】
バリア層９は、ゲート電極３に含まれるモリブデンの酸化を防止するための酸化防止層であって、アンダーコート層２上に形成される。バリア層９は、７００℃以上の温度において、モリブデンよりも酸素原子との結合力が大きい金属元素又は当該金属元素との化合物によって構成されている。
【００８９】
酸素原子との結合力は、酸化物の標準生成自由エネルギー（ΔＧ０）の大きさによって左右され、この標準生成自由エネルギーの絶対値が大きければ大きいほど酸素原子との結合力が強くなる。逆に、標準生成自由エネルギーの絶対値が小さければ小さいほど酸素原子との結合力が弱くなる。
【００９０】
ここで、８００℃における酸化モリブデン（ＭｏＯ３）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｍｏ｜）は、３９５．６（ｋＪ／ｍｏｌ）である。この酸化モリブデン（ＭｏＯ３）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｍｏ｜）よりも大きな標準生成自由エネルギーを有する金属酸化物の金属元素としては、例えば、Ｓｎ（スズ）、Ｆｅ（鉄）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｍｎ（マンガン）、Ｔａ（タンタル）、Ｖ（バナジウム）、Ｓｉ（シリコン）、Ｔｉ（チタン）等がある。
【００９１】
そして、上記の金属元素の８００℃における酸化物の標準生成自由エネルギーについては、酸化スズ（ＳｎＯ）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｓｎ｜）は、４１０．２（ｋＪ／ｍｏｌ）であり、酸化鉄（ＦｅＯ）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｆｅ｜）は、４２２．８（ｋＪ／ｍｏｌ）であり、酸化タングステン（ＷＯ２）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｗ｜）は、４３９．５（ｋＪ／ｍｏｌ）であり、酸化ニオブ（Ｎｂ２Ｏ５）の標準生成自由エネルギーの絶対値（｜−ΔＧ０ｎｂ｜）は、６２３．７（ｋＪ／ｍｏｌ）であり、酸化クロム（Ｃｒ２Ｏ３）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｃｒ｜）は、６２３．７（ｋＪ／ｍｏｌ）であり、酸化マンガン（ＭｎＯ）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｍｎ｜）は、６５３．０（ｋＪ／ｍｏｌ）であり、酸化タンタル（Ｔａ２Ｏ５）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｔａ｜）は、６７１．８（ｋＪ／ｍｏｌ）であり、酸化バナジウム（Ｖ２Ｏ３）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｖ｜）は、６９０．７（ｋＪ／ｍｏｌ）であり、酸化シリコン（ＳｉＯ２）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｓｉ｜）は、７３６．７（ｋＪ／ｍｏｌ）であり、酸化チタン（ＴｉＯ）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｔｉ｜）は、２００４．６（ｋＪ／ｍｏｌ）である。
【００９２】
本実施形態では、非結晶シリコン層を結晶化するための工程として７００℃以上の高温となるアニール工程があるので、バリア層９としては、融点が７００℃よりも低い材料を用いることは好ましくない。従って、上記金属元素のうち、Ｓｎ、Ａｌは融点が７００℃よりも低いので、本実施形態に係るバリア層９としては好ましくない。また、Ｃｅも融点が約８００℃であるので、アニール温度が８００℃を超えるような場合は好ましくない。従って、バリア層９としては、上記金属元素のうち融点が９００℃以上の高融点金属元素、すなわち、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｓｉ、Ｔｉを用いることが好ましい。
【００９３】
そして、これら高融点金属をバリア層９として用いた場合に、バリア層における標準生成自由エネルギーの絶対値（｜−ΔＧ０バリア｜）と、酸化モリブデン（ＭｏＯ３）の標準生成自由エネルギーの絶対値（｜−ΔＧ０Ｍｏ｜）との関係を、（｜−ΔＧ０バリア｜）＞（｜−ΔＧ０Ｍｏ｜）とすることができる。これにより、バリア層９が、モリブデンからなるゲート電極３に対して酸化しやすくなっているので、７００℃以上のアニール温度において、アンダーコート層２の表面近傍に存在しうる酸素原子は、ゲート電極３よりも、バリア層９を構成する金属と結合することとなり、バリア層９の酸化が促進される。すなわち、アンダーコート層２とバリア層９との界面付近に存在する酸素原子は、バリア層９の金属を酸化するために用いられることになる。その結果、ゲート電極３におけるモリブデンの酸化が抑制される。
【００９４】
なお、バリア層９としては、上記金属の単元素でもよく、ＴｉＷ等の上記金属の化合物であってもよい。
【００９５】
次に、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法について、図２〜図４を用いて説明する。図２は、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法のフローチャートである。
【００９６】
図２に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法は、少なくとも、ガラス基板準備工程（Ｓ１１）と、アンダーコート層形成工程（Ｓ１２）と、バリア層形成工程（Ｓ１３）と、モリブデン金属層形成工程（Ｓ１４）と、ゲート電極形成工程（Ｓ１５）と、ゲート絶縁膜形成工程（Ｓ１６）と、非結晶半導体層形成工程（Ｓ１７）と、アニール工程（Ｓ１８）と、ソースドレイン電極形成工程（Ｓ１９）とを、この順に含む。
【００９７】
ガラス基板準備工程（Ｓ１１）は、所定のガラス基板を準備する工程である。
【００９８】
アンダーコート層形成工程（Ｓ１２）は、ガラス基板１上にアンダーコート層２を形成する工程である。
【００９９】
バリア層形成工程（Ｓ１３）は、アンダーコート層２上にバリア層９を形成する工程である。
【０１００】
モリブデン金属層形成工程（Ｓ１４）は、バリア層９上に、ゲート電極３の材料であるモリブデンを含む材料からなるモリブデン金属層を形成する工程である。
【０１０１】
ゲート電極形成工程（Ｓ１５）は、所定のエッチング処理によりモリブデン金属層をパターニングしてゲート電極３を形成する工程である。
【０１０２】
ゲート絶縁膜形成工程（Ｓ１６）は、ゲート電極３上にゲート絶縁膜４を形成する工程である。
【０１０３】
非結晶半導体層形成工程（Ｓ１７）は、ゲート絶縁膜４上にアモルファスシリコン層等の第１の非結晶半導体層を形成する工程である。
【０１０４】
アニール工程（Ｓ１８）は、ゲート絶縁膜４上の非結晶半導体層を所定の温度範囲でアニールする工程である。このアニール工程により、非結晶半導体層が結晶化して多結晶半導体層５が形成される。
【０１０５】
ソースドレイン電極形成工程（Ｓ１９）は、多結晶半導体層５上の上方に、ソース電極８ａ及びドレイン電極８ｂを形成する工程である。
【０１０６】
なお、その他、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法では、上記以外の工程も含まれる。
【０１０７】
以下、上記以外の工程も含めた本発明の実施の形態１に係る表示用薄膜半導体装置１０の具体的な製造方法について、図３及び図４を用いてさらに詳述する。図３及び図４は、本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法における各工程の構成を模式的に示した断面図である。
【０１０８】
（ガラス基板準備工程：Ｓ１１）
まず、図３の（ａ）に示すように、石英ガラス等のガラス材料によって構成されたガラス基板１を準備する。なお、ガラス基板１は洗浄することが好ましい。
【０１０９】
（アンダーコート層形成工程：Ｓ１２）
次に、図３の（ｂ）に示すように、ガラス基板１上に、シリコン窒化膜の絶縁膜からなるアンダーコート層２を形成する。シリコン窒化膜は、プラズマＣＶＤによって形成することができる。また、アンダーコート層２の膜厚は、１００ｎｍ程度とした。
【０１１０】
（バリア層形成工程：Ｓ１３）
次に、純水等で洗浄した後に、図３の（ｃ）に示すように、アンダーコート層２上に、Ｔｉからなるバリア層用膜９Ｍを形成する。バリア層用膜９Ｍは、スパッタによって形成することができる。本実施形態では、バリア層用膜９Ｍの膜厚は、５０ｎｍ程度とした。また、上述のように、バリア層用膜９Ｍの材料としては、Ｔｉ以外に、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｓｉ等の融点が９００℃以上の高融点金属を用いることもできる。
【０１１１】
（モリブデン金属層形成工程：Ｓ１４）
次に、図３の（ｄ）に示すように、バリア層用膜９Ｍ上に、モリブデンを含む材料からなるモリブデン金属層３Ｍ（ゲート金属層）を５０ｎｍ程度の膜厚で成膜する。本実施形態では、モリブデン金属層３Ｍとして、モリブデンタングステン（ＭｏＷ）を用いた。また、モリブデン金属層３Ｍは、スパッタによって成膜した。
【０１１２】
（ゲート電極形成工程：Ｓ１５）
次に、モリブデン金属層３Ｍ上にレジストを塗布し、図３の（ｅ）に示すように、ゲート電極を形成する部分に当該レジストが残るようにして露光及び現像をして、選択的にレジストＲ１を形成する。
【０１１３】
次に、図３の（ｆ）に示すように、残したレジストＲ１をマスクとしてウェットエッチングを施して、モリブデン金属層３Ｍ及びバリア層用膜９Ｍをパターニングする。その後、レジストを除去して洗浄することによって、図３の（ｇ）に示すように、アンダーコート層２上に所定形状のゲート電極３及びバリア層９を形成することができる。
【０１１４】
このように、本実施形態におけるウェットエッチングは、モリブデン金属層３Ｍ及びバリア層用膜９Ｍに対して一括して行われる。すなわち、モリブデン金属層３Ｍ及びバリア層用膜９Ｍは、同一のエッチング工程により、同時にエッチングされる。これにより、ゲート電極３及びバリア層９は同じ形状にパターニングされる。なお、この場合、ゲート電極３とバリア層９とを含めて１つのゲート電極とみなすこともできる。
【０１１５】
（ゲート絶縁膜形成工程：Ｓ１６）
次に、図３の（ｈ）に示すように、ゲート電極３を覆うようにして、ゲート電極３上及び露出するアンダーコート層２上に、二酸化シリコンからなるゲート絶縁膜４を１００ｎｍ程度の膜厚で成膜する。ゲート絶縁膜４は、プラズマＣＶＤ等によって成膜することができる。
【０１１６】
（第１の非結晶半導体層形成工程：Ｓ１７）
次に、図３の（ｉ）に示すように、ゲート絶縁膜４上に、第１の非結晶半導体層として非結晶シリコン層からなる非結晶半導体層５ａを成膜する。本実施形態において、非結晶半導体層５ａは、アモルファスシリコン層とし、プラズマＣＶＤ等によって５０ｎｍの膜厚で成膜した。
【０１１７】
（アニール工程：Ｓ１８）
次に、５００℃の脱水素アニール処理を行った後に、非結晶半導体層５ａに対して、７００℃から１４００℃の温度範囲の温度にて結晶化アニール処理を行う。これにより、図３の（ｊ）に示すように、非結晶シリコン層の非結晶半導体層５ａを結晶化して、多結晶シリコン層の多結晶半導体層５ｐを形成することができる。
【０１１８】
本実施形態における結晶化アニールは、非結晶シリコン層に対して、連続発振型のレーザ（ＣＷレーザ）を用いて、非結晶シリコンの溶融温度（１１００℃）以上の温度にて０．１μｓｅｃの時間をかけて行う。ＣＷレーザによるアニールは、パルスレーザによるアニールとは異なり、結晶化対象の非結晶シリコン層に対して連続的にレーザが照射されることにより行われる。
【０１１９】
このように、非結晶シリコン層に対してレーザアニールを行うことにより、結晶成長温度が６００℃であるアモルファスシリコンが結晶化して、マイクロクリスタルの微結晶構造を有する多結晶シリコン層を形成することができる。
【０１２０】
（第２の非結晶半導体層形成工程）
次に、多結晶半導体層５ｐに対して水素プラズマ処理による水素化を行ったあとに、図３の（ｋ）に示すように、多結晶半導体層５ｐ上に、第２の非結晶半導体層として非結晶シリコン層からなる非結晶半導体層６ａを成膜する。本実施形態において、非結晶半導体層６ａは、アモルファスシリコン層とし、プラズマＣＶＤ等によって１００ｎｍ程度の膜厚で成膜した。
【０１２１】
（チャネル層島化工程）
次に、非結晶半導体層６ａ上にレジストを塗布し、露光及び現像をして、図３の（ｌ）に示すように、チャネル層を形成する部分に当該レジストが残るようにして、選択的にレジストＲ２を形成する。
【０１２２】
次に、残したレジストＲ２をマスクとしてドライエッチングを施して、非結晶半導体層６ａとともに多結晶半導体層５ｐをパターニングすることにより、図４の（ａ）に示すように、島状の多結晶半導体層５及び非結晶半導体層６を形成する。その後、図４の（ｂ）に示すように、レジストを除去して洗浄することにより、下層の多結晶半導体層５を第１チャネル層とし、上層の非結晶半導体層６を第２チャネル層とする２層構造を有する島状のチャネル層を形成することができる。
【０１２３】
（コンタクト層用膜形成工程）
次に、図４の（ｃ）に示すように、非結晶半導体層６上及びガラス基板１上に、プラズマＣＶＤ等によって、コンタクト層となる、不純物をドープしたアモルファスシリコン層からなる非晶質半導体層７Ｓ１を成膜する。不純物としては、例えば、リン等の５価元素を用いることができる。また、不純物濃度が高濃度となるようにガス流量を調整する。
【０１２４】
次に、所定形状のコンタクト層を形成するために、高濃度不純物ドープの非晶質半導体層７Ｓ１上にレジストを塗布し、露光及び現像をして、図４の（ｄ）に示すように、所定形状のレジストＲ３を選択的に形成する。その後、レジストＲ３をマスクとしてドライエッチングを施し、高濃度不純物ドープの非晶質半導体層７Ｓ１をパターニングする。このとき、非結晶半導体層６の上面と側面、及び多結晶半導体層５の側面を覆うようにして、高濃度不純物ドープの非晶質半導体層７Ｓ１がパターニングされて、コンタクト形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２となる。その後、図４の（ｅ）に示すように、レジストＲ３を除去して洗浄することにより、コンタクト形成用膜である高濃度不純物ドープの非晶質半導体層７Ｓ２が露出する。
【０１２５】
（ソースドレイン電極形成工程：Ｓ１９）
次に、図４の（ｆ）に示すように、高濃度不純物ドープの非晶質半導体層７Ｓ２上及びガラス基板１上に、ソース電極８ａ及びドレイン電極８ｂを構成する材料からなるソースドレイン金属膜８Ｍを成膜する。本実施形態では、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８Ｍをスパッタ法によって成膜した。
【０１２６】
次に、所定形状のソース電極８ａ及びドレイン電極８ｂを形成するために、ソースドレイン金属膜８Ｍ上にレジストを塗布し、露光及び現像をして、図４の（ｇ）に示すように、所定形状のレジストＲ４を選択的に形成する。
【０１２７】
次に、レジストＲ４をマスクとしてウェットエッチングを施してソースドレイン金属膜８Ｍをパターニングすることにより、図４の（ｈ）に示すように、所定形状のソース電極８ａ及びドレイン電極８ｂを形成することができる。なお、このとき、高濃度不純物ドープの非晶質半導体層７Ｓ２がエッチングストッパーとして機能する。
【０１２８】
（コンタクト層形成工程／チャネルエッチング工程）
次に、図４の（ｉ）に示すように、レジストＲ４をマスクとしてドライエッチングを施し、露出した高濃度不純物ドープの非晶質半導体層７Ｓ２をエッチングするとともに、非結晶半導体層６の上層をエッチングする。このように不純物ドープの非晶質半導体層７Ｓ２を分離することにより、一対のｎ＋層である一対のコンタクト層７ａ及び７ｂを形成することができる。また、非結晶半導体層６の上層をエッチングすることにより、所望の膜厚のチャネル層を形成することができる。
【０１２９】
その後、レジストＲ４を除去して洗浄することにより、図４の（ｊ）に示すように、本発明の実施の形態１に係る表示用薄膜半導体装置を完成することができる。
【０１３０】
なお、図示しないが、表示用薄膜半導体装置の全体を覆うように、パッシベーション膜を形成してもよい。
【０１３１】
（本発明の作用効果）
次に、本発明の実施の形態１に係る表示用薄膜半導体装置１０の作用効果について、図５及び図６を参照して詳述する。図５は、表示用薄膜半導体装置に膜剥がれが発生する原因を説明するための模式図である。図６は、本発明に係る表示用薄膜半導体装置の作用を説明するための模式図である。
【０１３２】
上述のとおり、従来の表示用薄膜半導体装置においては、多結晶半導体層（多結晶シリコン層）を形成するためにＣＷレーザを用いて非結晶半導体層（非結晶シリコン層）に対して７００℃から１４００℃の温度範囲でアニール処理を行って当該非結晶半導体層を結晶化するが、図１９Ａに示すように、このアニール処理によってゲート電極上に様々な大きさの膜剥がれが生じるという問題がある。
【０１３３】
本発明者らは、このような問題が発生するメカニズムについて鋭意検討した結果、以下の理由によって、上記問題が生じるというということを解明した。
【０１３４】
まず、ゲート電極の材料としてモリブデンを用いると、酸化モリブデン（ＭｏＯ３）が形成される場合があり、この酸化モリブデンによって上記問題が生じることをつきとめた。つまり、ゲート電極に酸化モリブデンが発生すると、融点が約８００℃で昇華しやすい酸化モリブデンは、７００℃から１４００℃のアニール処理によって昇華してガス化するということが判明した。これにより、ゲート電極内部及び周辺にガスが存在することになり、ゲート電極上に形成される膜が剥がれやすくなると考えられる。
【０１３５】
本発明者らは、さらに酸化モリブデンが形成される原因について検討した結果、ゲート電極の下層に存在するアンダーコート層にその原因があるという知見を得ることができた。以下、さらに、詳述する。
【０１３６】
アンダーコート層は、そもそも基板であるガラス板が薄膜半導体装置に悪影響を与えることを防止するために形成されるものである。つまり、ガラス板には、ナトリウムやリン等の不純物がガラス板そのものの形成過程で含有されてしまうが、このナトリウムやリン等の不純物がチャネル層の半導体層に入り込むと、当該不純物が電荷として機能してリーク電流や閾値電圧のマイナスシフトの原因となる。このガラス板に存在する不純物が半導体層に侵入することを遮断するために、アンダーコート層が形成される。アンダーコート層としては、不純物の侵入をより効果的に遮断するために窒化シリコン等の窒化膜が用いられることが多い。
【０１３７】
そして、本発明者は、この窒化シリコン膜上にモリブデンを含むゲート電極が直接形成された場合、薄膜半導体装置のいずれかの製造工程において、窒化シリコン膜の表面に酸素含有率の高い酸素リッチ層が形成されるという知見を得た。すなわち、図５の（ａ）に示すように、窒化膜のアンダーコート層２００の表面近傍、すなわち、アンダーコート層２００の上層、あるいはアンダーコート層２００とゲート電極３００との間に、他の部分よりも酸素原子６００を多く含む酸素リッチ層が存在していると考えられる。
【０１３８】
酸素原子との結合力という視点で考えると、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きい。このため、窒化膜のアンダーコート層２００の表面近傍に存在する酸素原子６００のうちゲート電極３００の下方に存在する酸素原子が、自然に又は熱処理等によって、図５の（ｂ）に示すように、モリブデンを含むゲート電極３００の方に拡散する。
【０１３９】
これにより、図５の（ｃ）に示すように、拡散した酸素原子６００がゲート電極３００のモリブデンと結合して酸化モリブデン３６０が形成すると考えられる。なお、窒化膜は、ガラス基板よりも酸素原子との結合力が小さい。また、モリブデンは、ガラス基板よりも酸素原子との結合力が弱いものの、窒化膜よりも酸素原子との結合力が大きい。
【０１４０】
このように、酸素原子との結合力は、モリブデンの方が窒化膜よりも大きいことから、モリブデンの方が窒化膜に対して酸化しやくなり、これにより、拡散した酸素原子６００によって酸化モリブデン３６０が形成される。
【０１４１】
この状態で、非結晶半導体層を結晶化するためのアニール処理が行われると、図５の（ｄ）に示すように、酸化モリブデン３６０は昇華してガス化する。これにより、ゲート電極３００内部及びその周辺にガス３６１が存在することになる。
【０１４２】
そして、図５の（ｅ）に示すように、ゲート電極３００におけるガス３６１が内部から抜ける際に、ゲート電極３００上のゲート絶縁膜４００及び多結晶半導体層５００に膜剥がれが発生する。
【０１４３】
特に、アニール処理が、非結晶シリコンの溶融温度（１１００℃）以上の高温となる場合は、ゲート電極に内在する酸化モリブデンは一層ガス化しやすくなり、上記の膜剥がれがより発生しやすくなる。
【０１４４】
本発明は、このような問題を解決するためになされたものであり、本発明の実施の形態１に係る表示用薄膜半導体装置１０は、図６の（ａ）に示すように、アンダーコート層２とゲート電極３との間に、モリブデンよりも酸素原子との結合力が大きい材料を用いてバリア層９を形成するものである。
【０１４５】
これにより、図６の（ｂ）に示すように、アンダーコート層２の表面に存在する酸素原子６００がアニール処理によってゲート電極３の方向に拡散したとしても、当該拡散した酸素原子６００は、ゲート電極３のモリブデンと結合するのではなく、モリブデンよりも酸素結合力が大きいバリア層９の材料と結合する。すなわち、バリア層９の少なくとも一部が、酸素原子を主成分とする層に変化する。例えば、バリア層９がＴｉ（チタン）で構成される場合、バリア層９の一部のＴｉが酸化して、ＴｉＯ２（二酸化チタン）からなる酸化層が形成される。
【０１４６】
このように、バリア層９を酸化させることで、拡散する酸素原子６００をバリア層９内に留めて酸素原子６００がゲート電極３にまで拡散することを抑制することができる。これにより、ゲート電極３のモリブデンが酸化することを抑制することができる。
【０１４７】
なお、バリア層９は、下方の部分から酸素原子６００と結合することになる。すなわち、バリア層９におけるアンダーコート層２との界面近傍部分から酸化する。従って、図６の（ｃ）に示すように、バリア層９内の酸素原子６００との結合領域（酸化領域）における酸素原子の濃度は、バリア層９の下部から上部に向かって、すなわち、バリア層９のアンダーコート層２側からゲート電極３側に向かって漸次大きくなる。
【０１４８】
以上のように、バリア層９によってゲート電極３のモリブデンの酸化を抑制することができるので、アニール処理の温度で酸化モリブデンが昇華してガス化することを大幅に減少させることができる。これにより、ゲート電極上の膜が剥がれるということを抑制できる。
【０１４９】
また、本実施形態のように、アンダーコート層２がＳｉＮ等の窒化膜で構成されている場合は、窒化膜は酸素との結合力が弱いことから窒化膜周辺の酸素原子は拡散しやすい傾向にある。従って、この場合、アンダーコート層２の直上にモリブデンからなるゲート電極３を形成するとゲート電極３のモリブデンは酸化しやすくなる。
【０１５０】
これに対して、アンダーコート層２に窒化膜が含まれていても、本実施形態のように、アンダーコート層２とゲート電極３との間にバリア層９を形成することにより、上述のとおり、当該酸素原子の拡散を防止することができるので、ゲート電極３におけるモリブデンの酸化を抑制することができる。
【０１５１】
また、本実施形態において、非結晶半導体層（非結晶シリコン層）を結晶化するためのアニール処理は、ＣＷレーザによって行われ、非結晶半導体層のレーザ照射温度が非結晶シリコンの溶融温度（１１００℃）以上の温度となるように、また、非結晶半導体層へのレーザ照射時間が０．１μｓｅｃとなるようにして行う。
【０１５２】
ここで、ＣＷレーザを用いたときのアニール処理とパルスレーザを用いたときのアニール処理との違いについて、図７Ａ、図７Ｂ、図８Ａ及び図８Ｂを用いて説明する。図７Ａは、本実施形態におけるレーザアニールに用いられるＣＷレーザのビームプロファイル（短軸）を示す図である。図７Ｂは、図７Ａに示すＣＷレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。図８Ａは、パルスレーザのビームプロファイルを示す図である。図８Ｂは、図８Ａに示すパルスレーザを用いてアニール処理を行う際のレーザの発振状態を示す図である。
【０１５３】
非結晶半導体層を結晶化する際、図７Ａ及び図７Ｂに示すようにＣＷレーザを用いてアニール処理を行う場合は、図８Ａ及び図８Ｂに示すようにパルスレーザを用いたアニール処理を行う場合と比べて、非結晶半導体層への入熱時間が長くなる。
【０１５４】
例えば、図７Ａに示すように、ＣＷレーザとして、光強度分布がガウシアン分布であってビーム幅（半値幅）が６０μｍのグリーンレーザを用いて、ビームスキャン速度（ステージ速度）を４８０ｍｍ／ｓとして非結晶シリコン層に対してレーザ照射すると、非結晶シリコン層に対する入熱時間は０．１３μｓｅｃとなる。
【０１５５】
一方、図８Ａに示すように、パルスレーザとして、ビーム幅が４００μｍのエキシマレーザを用いて、図８Ｂに示すように、パルス幅を３０ｎｓｅｃとして非結晶シリコン層に対してレーザ照射すると、非結晶シリコン層に対する入熱時間は０．００３μｓｅｃとなる。
【０１５６】
このように、ＣＷレーザによるレーザアニールは、パルスレーザによるレーザアニールに対して、入熱時間が２桁程度も大きくなる。これにより、ＣＷレーザによるレーザアニールの方が熱の伝導領域が長くなるので、アンダーコート層２とゲート電極３との界面温度が高温となって膜剥がれが発生する。
【０１５７】
本発明は、このようなＣＷレーザを用いた場合に発生する膜剥がれを防止するものであり、上述のとおり、アンダーコート層２とゲート電極３との間にバリア層９を形成することによって、ゲート電極３のモリブデンが酸化することを抑制することができる。これにより、アニール処理の温度で酸化モリブデンが昇華してガス化することを減少させることができるので、ゲート電極上に膜剥がれが発生することを抑制することができる。
【０１５８】
以上のとおり、本発明の実施の形態１に係る表示用薄膜半導体装置１０によれば、アンダーコート層２として窒化膜を用い、ゲート電極３の材料としてモリブデンを用いた場合であって、非結晶シリコン層をＣＷレーザでアニールするような場合であっても、ゲート電極３のモリブデンの酸化を抑制することができる。これにより、酸化モリブデンがアニール処理の温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極上に円形状の膜剥がれが発生することを抑制することができる。従って、所望の特性を有する薄膜トランジスタ装置を実現できる。
【０１５９】
さらに、本発明者らは、バリア層９の好ましい膜厚の範囲を検討したので、以下詳細に説明する。
【０１６０】
まず、ガラス基板１にＳｉＮのアンダーコート層２を形成して８００℃程度の高温処理を施した場合において、ガラス基板１に含まれるナトリウムの拡散長を算出すると、約９９．６ｎｍとなる。なお、拡散係数Ｄ０は、２．０９×１０−４（ｃｍ２／ｓ）とし、エネルギーＥは、１．８２（ｅＶ）とした。
【０１６１】
従って、ＳｉＮからなるアンダーコート層２によってナトリウムの拡散を効果的に抑制するためには、アンダーコート層２の膜厚は１００ｎｍ以上とすることが好ましい。
【０１６２】
ここで、図５の（ａ）に示すようなバリア層９が形成されていない従来の薄膜半導体装置の各層に含まれる酸素濃度について、図９を用いて説明する。図９は、図５に示す従来の薄膜半導体装置に含まれる酸素原子濃度を示す図である。また、図９は、薄膜半導体装置において、多結晶シリコン層からガラス基板までの厚み（深さ）方向における酸素原子濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定し、プロットしたものである。また、各構成要素の材料については、多結晶シリコン層はアモルファスシリコンを結晶化したものとし、ゲート絶縁膜は二酸化シリコンとし、ゲート電極はモリブデンタングステンとし、アンダーコート層は窒化シリコンとした。
【０１６３】
図９に示すように、バリア層９が形成されていない従来の薄膜半導体装置において、アンダーコート層２とゲート電極３との界面近傍に存在する酸素原子濃度は、１×１０２１〜１×１０２２（ａｔｏｍ／ｃｍ３）であった。
【０１６４】
この場合、アンダーコート層２とゲート電極３との界面近傍に存在する酸素原子全てと反応するために必要なバリア層９の膜厚を算出すると、図１０に示す結果となる。図１０は、本実施形態に係る表示用薄膜半導体装置のバリア層における材料別の好ましい膜厚を説明するための図である。
【０１６５】
なお、各材料のバリア層９の膜厚を算出するにあたり、アンダーコート層２は、膜厚が５００（ｎｍ）のＳｉＮとし、このＳｉＮ膜中の酸素原子量は５×１０１６（ａｔｏｍ）とした。また、アンダーコート層２とゲート電極３との界面近傍に存在する酸素原子濃度は、１×１０２２（ａｔｏｍ／ｃｍ３）とし、反応率は１０％とした。
【０１６６】
図１０に示すように、モリブデンよりも酸素原子との結合力が大きい金属材料を用いてバリア層９を構成する場合、バリア層９の膜厚を１０ｎｍ以上とすることにより、ＳｉＮからなるアンダーコート層２に含まれる酸素原子の全てがバリア層９に拡散したとしても、バリア層９によって全て反応させることができることが分かる。
【０１６７】
また、本実施形態において、アンダーコート層２とゲート電極３との間にバリア層９を形成することにより、アンダーコート層２に含有される酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３となっていることが分かった。すなわち、アンダーコート層２に含有される酸素原子がバリア層９へと拡散して、アンダーコート層２の酸素原子濃度が低減している。
【０１６８】
また、アンダーコート層２の膜厚は、ナトリウムの拡散を防止する観点からは、上述のように、１００ｎｍ以上とすることが好ましいが、さらに膜の信頼性を向上するには、４００ｎｍ以上とすることが好ましい。
【０１６９】
ここで、ガラス基板上にアンダーコート層２が形成された５つの試料に対して加圧試験を行ったところ、アンダーコート層２の膜厚が４００ｎｍ、５００ｎｍの場合は、各膜厚における５つの試料は、いずれもクラックが発生しなかった。一方、アンダーコート層２の膜厚が３００ｎｍの場合は、５つの試料のうち１つの試料にクラックが発生した。
【０１７０】
従って、アンダーコート層２の膜厚としては、４００ｎｍ以上とすることが、より好ましい。なお、表示用薄膜半導体装置におけるアンダーコート層２としては、現実的には、６００ｎｍ以下であることが好ましい。
【０１７１】
（実施の形態２）
次に、本発明の実施の形態２に係る表示用薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１７２】
まず、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａについて、図１１を用いて説明する。図１１は、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの構成を模式的に示した断面図である。なお、図１１において、図１に示す本発明の実施の形態１に係る表示用薄膜半導体装置１０の構成要素と同じ構成要素については同じ符号を付しており、その詳細な説明は省略又は簡略化する。
【０１７３】
図１１に示すように、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａは、ボトムゲート型の薄膜トランジスタ装置であって、ガラス基板１、ガラス基板１上に順次形成されたアンダーコート層２、バリア層３ａとゲート層３ｂとからなるゲート電極３Ａ、ゲート絶縁膜４、多結晶半導体層５、非結晶半導体層６、一対のコンタクト層７ａ及び７ｂ、並びに、一対のソース電極８ａ及びドレイン電極８ｂを備える。
【０１７４】
本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの特徴的な構成は、ゲート電極３Ａがバリア層３ａとゲート層３ｂとの二層構造によって構成されている点である。
【０１７５】
バリア層３ａは、実施の形態１に係るバリア層９と同様に、ゲート層３ｂに含まれるモリブデンの酸化を防止するための酸化防止層であって、アンダーコート層２上にスパッタによって形成される。バリア層３ａは、７００℃以上の温度において、モリブデンよりも酸素原子との結合力が大きい金属等によって構成されている。
【０１７６】
具体的には、実施の形態１に係るバリア層９と同様に、融点が９００℃以上の高融点金属元素、例えば、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｓｉ、Ｔｉ等を用いることができる。また、バリア層３ａは、これら金属の単元素でもよく、ＴｉＷ等の当該金属の化合物であってもよい。バリア層３ａの膜厚としては、５０ｎｍ程度である。
【０１７７】
ゲート層３ｂは、モリブデン（Ｍｏ）を含む金属、例えば、モリブデンタングステン（ＭｏＷ）等から構成される主ゲート電極であって、バリア層３ａ上にバリア層３ａと連続して形成される。ゲート層３ｂの膜厚としては、５０ｎｍ程度である。
【０１７８】
次に、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法について、図１２〜図１４を用いて説明する。
【０１７９】
図１２は、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法のフローチャートである。
【０１８０】
図１２に示すように、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法は、少なくとも、ガラス基板準備工程（Ｓ２１）と、アンダーコート層形成工程（Ｓ２２）と、バリア層及びモリブデン金属層形成工程（Ｓ２３）と、ゲート電極形成工程（Ｓ２５）と、ゲート絶縁膜形成工程（Ｓ２６）と、非結晶半導体層形成工程（Ｓ２７）と、アニール工程（Ｓ２８）と、ソースドレイン電極形成工程（Ｓ２９）とを、この順に含む。
【０１８１】
本実施形態に係る表示用薄膜半導体装置１０Ａの製造方法と本発明の実施の形態１に係る表示用薄膜半導体装置１０の製造方法とが異なる点は、本実施形態に係る製造方法では、バリア層３ａ（バリア層用膜３ａＭ）とゲート層３ｂ（モリブデン金属層３ｂＭ）とが連続して形成されている点である。
【０１８２】
なお、本実施形態に係る製造方法における各工程の内容については、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同じであるので、その説明は省略する。また、その他、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法では、上記以外の工程も含まれる。
【０１８３】
以下、上記以外の工程も含めた本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの具体的な製造方法について、図１３及び図１４を用いてさらに詳述する。図１３及び図１４は、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法における各工程の構成を模式的に示した断面図である。なお、図１３及び図１４において、図３及び図４に示す実施の形態１に係る製造方法における構成要素と同じ構成要素については、同じ符号を付しており、詳しい説明は省略する。
【０１８４】
まず、実施の形態１に係る製造方法の図３の（ａ）及び（ｂ）と同様に、図１３の（ａ）及び（ｂ）の各工程が順に行われる。すなわち、ガラス基板準備工程及びアンダーコート層形成工程が順次行われる。なお、図１３の（ａ）及び（ｂ）の各工程は、図３の（ａ）及び（ｂ）の各工程と同じである。
【０１８５】
次に、図１３の（ｃ）に示すように、アンダーコート層２上に、スパッタによってＴｉからなるバリア層用膜３ａＭを５０ｎｍ程度の膜厚で成膜する。そして、同じスパッタ装置内で、ターゲットを切り替えることにより、図１３の（ｄ）に示すように、バリア層用膜３ａＭ上に、モリブデンを含むモリブデン金属層３ｂＭ（ゲート金属層）を５０ｎｍ程度の膜厚で連続成膜する。本実施形態では、モリブデン金属層３ｂＭとして、モリブデンタングステン（ＭｏＷ）を用いた。このように本実施形態では、バリア層用膜３ａＭとモリブデン金属層３ｂＭとを連続スパッタによって形成するものである。
【０１８６】
その後、実施の形態１における図３の（ｅ）〜（ｌ）及び図４の（ａ）〜（ｊ）の各工程と同様に、図１３の（ｅ）〜（ｌ）及び図１４の（ａ）〜（ｊ）の各工程が行われる。なお、図１３の（ｅ）〜（ｌ）及び図１４の（ａ）〜（ｊ）の各工程は、図３の（ｅ）〜（ｌ）及び図４の（ａ）〜（ｊ）の各工程と同じである。
【０１８７】
すなわち、図１３の（ｄ）に示すように、バリア層用膜３ａＭとモリブデン金属層３ｂＭとを連続スパッタによって形成した後は、実施の形態１に係る製造方法と同様に、ゲート電極形成工程、ゲート絶縁膜形成工程、第１の非結晶半導体層形成工程、アニール工程、第２の非結晶半導体層形成工程、チャネル層島化工程、コンタクト層用膜形成工程、ソースドレイン電極形成工程、及び、コンタクト層形成工程／チャネルエッチング工程をこの順で行う。
【０１８８】
このように、本実施形態に係る表示用薄膜半導体装置１０Ａの製造方法は、同一スパッタ装置内における連続スパッタによって、バリア層用膜３ａＭとモリブデン金属層３ｂＭとを連続形成するものである。このような連続スパッタは、例えば、図１５に示すようなスパッタ装置を用いて行うことができる。図１５は、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａの製造方法に用いられるスパッタ装置１００を模式的に表した断面図である。
【０１８９】
図１５に示すように、本実施形態に係る製造方法におけるスパッタ装置１００は、２つのスパッタ源（ターゲット）を有する２元系スパッタ装置であって、チャンバ１０１と、チャンバ内に備えられた基板ホルダ１０２と、第１ターゲットである第１スパッタ源３ａＳ（第１ターゲット）が配置される第１スパッタ源ホルダ１０３と、第２ターゲットである第２スパッタ源３ｂＳが配置される第２スパッタ源ホルダ１０４とを備える。
【０１９０】
基板ホルダ１０２は、試料であるスパッタ対象基板１０Ｘを保持するとともに、スパッタ対象基板１０Ｘが第１スパッタ源ホルダ１０３と第２スパッタ源ホルダ１０４と対向することができるように回転する。すなわち、基板ホルダ１０２を回転させることにより、スパッタ対象基板１０Ｘに対向させるスパッタ源を切り替えることができる。
【０１９１】
なお、第１スパッタ源ホルダ１０３に配置される第１スパッタ源３ａＳは、本実施形態では、バリア層３ａの材料である。また、第２スパッタ源ホルダ１０４に配置される第２スパッタ源３ｂＳは、本実施形態では、ゲート層３ｂの材料である。
【０１９２】
このように構成されるスパッタ装置１００において、アンダーコート層２を成膜したガラス基板１を準備しておき、このガラス基板１を第１スパッタ源３ａＳに対向するようにして基板ホルダ１０２に配置する。
【０１９３】
そして、図１５の（ａ）に示すように、第１スパッタ源３ａＳとガラス基板１との間に電圧をかけてプラズマを発生させることにより、アンダーコート層２上にバリア層３ａを成膜することができる。
【０１９４】
次に、図１５の（ｂ）に示すように、ガラス基板１が第２スパッタ源ホルダ１０４に対向するように基板ホルダ１０２を回転させて、続けて第２スパッタ源３ｂＳとガラス基板１との間に電圧をかけてプラズマを発生させることにより、バリア層３ａ上にゲート層３ｂを成膜することができる。
【０１９５】
なお、バリア層３ａとゲート層３ｂとは、それぞれの材料におけるスパッタ率の違いを利用して成膜時間を制御することにより所望の膜厚で成膜することができる。また、バリア層３ａとゲート層３ｂとは、２つのスパッタ源を用いてプラズマを発生させる際に、それぞれの印加電圧を時間によって変えることによっても所望の膜厚で成膜することができる。
【０１９６】
以上のとおり、本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａは、バリア層用膜３ａＭとモリブデン金属層３ｂＭとを連続形成することにより、バリア層３ａとゲート層３ｂとからなるゲート電極３Ａを形成することができる。このようにして形成されたゲート電極３Ａは、バリア層３ａとゲート層３ｂとが組成比勾配を有する。すなわち、バリア層３ａとゲート層３ｂとは明確な界面を有するものではなく、ゲート電極３Ａの下層はバリア層３ａの材料がリッチな層であり、その上層はゲート層３ｂの材料がリッチな層となって一体的に構成される。
【０１９７】
以上のように構成される本発明の実施の形態２に係る表示用薄膜半導体装置１０Ａは、本発明の実施の形態１に係る表示用薄膜半導体装置１０と同様の効果を奏することができる。すなわち、アンダーコート層２とゲート層３ｂとの間にモリブデンよりも酸素原子との結合力が大きい材料からなるバリア層３ａが形成されているので、ゲート層３ｂのモリブデンの酸化を抑制することができる。これにより、酸化モリブデンがアニール処理の温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極上に円形状の膜剥がれが発生することを抑制することができる。従って、所望の特性を有する薄膜トランジスタ装置を実現できる。
【０１９８】
さらに、本実施形態に係る表示用薄膜半導体装置１０Ａでは、バリア層３ａとゲート層３ｂとが連続スパッタによって連続成膜されるので、ゲート電極３Ａとしての成膜工程は１回で済ますことができるとともに、材料を選択することで、ゲート電極３Ａのパターニングのためのエッチング工程も１回で済ますことができる。また、本実施形態に係るゲート電極３Ａについての抵抗率等のゲート電極としての特性は、通常のゲート電極と同等の特性を得ることができる。
【０１９９】
（実施の形態３）
次に、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法について説明する。
【０２００】
本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、非結晶シリコン層を結晶化するためのアニール処理が高速熱アニール（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）としている点で、アニール処理がＣＷレーザである実施の形態１、２に係る表示用薄膜半導体装置の製造方法と異なる。
【０２０１】
具体的に、本実施形態に係る表示用薄膜半導体装置の製造方法は、実施の形態１と同様に、少なくとも、ガラス基板準備工程と、アンダーコート層形成工程と、バリア層形成工程と、モリブデン金属層形成工程と、ゲート電極形成工程と、ゲート絶縁膜形成工程と、非結晶半導体層形成工程と、アニール工程と、ソースドレイン電極形成工程とを、この順に含む。
【０２０２】
そして、本実施形態におけるアニール工程では、非結晶シリコン層に対して７００℃から９００℃の温度範囲にて高速熱アニールを用いて１ｓｅｃ以上の時間をかけてアニール処理を行うことにより、非結晶シリコン層を結晶化して多結晶シリコン層を形成する。なお、アニール工程以外の工程は、実施の形態１と同様にして行うことができる。
【０２０３】
このように、本実施形態では、ＲＴＡを用いて非結晶シリコン層を結晶化するものであるが、このアニールは、非結晶シリコン層に対して７００℃〜９００℃の温度範囲で行われる。シリコンにおける７００℃〜９００℃の温度範囲は、ＳＰＣ（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）と呼ばれる温度範囲であり、アモルファスシリコンにおける結晶成長温度（６００℃）から融点（１１００℃）までの温度範囲に含まれる。ＳＰＣの温度範囲において、アモルファスシリコンは固相成長により結晶化する。この場合、シリコンの結晶組織は、例えば、平均結晶粒径が２５ｎｍ〜３５ｎｍ程度となる。
【０２０４】
また、本実施形態では、１ｓｅｃ以上の時間をかけてアニール処理を行う。すなわち、実施の形態１、２のように、ＣＷレーザによるアニール処理の場合は、０．１μｓｅｃという短い入熱時間としたが、ＲＴＡによるアニール処理の場合は、少なくとも１ｓｅｃのアニール時間とする必要である。
【０２０５】
ここで、ＲＴＡによる結晶化アニールにおける温度及び時間の依存性について、図１６を用いて説明する。図１６は、ＲＴＡによる結晶化により形成した多結晶シリコン層をチャネル層とする表示用薄膜半導体装置において、キャリア移動度とアニール温度及びアニール時間との関係を示す図である。なお、キャリア移動度（μ）は、多結晶シリコン層の結晶状態に影響し、結晶粒径が大きいほどキャリア移動度は大きくなり、キャリア移動度が同程度である場合は、結晶状態も同程度となる。また、本実験では、いずれも非結晶シリコン層に対してＳＰＣ（固層成長）の温度範囲で結晶化を行った。
【０２０６】
図１６に示すように、同じ温度条件で見たときに、アニール時間が２分キープの場合と２０分キープの場合とを比べると、表示用薄膜半導体装置のキャリア移動度は、同程度であることが分かる。すなわち、表示用薄膜半導体装置のキャリア移動度は、アニール時間に依存しないことが分かる。つまり、多結晶シリコン層の結晶化状態もアニール時間に依存しない。
【０２０７】
また、同じアニール時間で見たときに、アニール時の温度が高いほど、キャリア移動度が大きくなることが分かる。すなわち、表示用薄膜半導体装置のキャリア移動度は、アニール時の温度に依存することが分かる。
【０２０８】
このように、ＲＴＡによって非結晶シリコン層をアニールして結晶化する場合は、アニール時間によっては、表示用薄膜半導体装置のキャリア移動度は変動しない（すなわち、多結晶シリコン層の結晶化状態は変動しない）が、所望の結晶化を行うためには、１ｓｅｃ以上としてアニール処理を行う必要がある。
【０２０９】
なお、昇温速度が２００℃／ｓのランプアニール装置によってＲＴＡを行う場合、キープ時間を無視すると、３ｓ〜５ｓのアニール時間により、非結晶シリコン層に対して６００℃〜８００℃の加熱を行うことができる。また、５分程度のキープにより、安定したＲＴＡを行うことができる。
【０２１０】
以上、本発明の実施の形態３に係る表示用薄膜半導体装置の製造方法は、本発明の実施の形態１に係る表示用薄膜半導体装置の製造方法と同様の効果を奏する。すなわち、ＲＴＡによって非結晶シリコン層をアニールして結晶化する場合であっても、アニール時間を１ｓｅｃ以上とすることにより所望の多結晶シリコン層を形成することができ、この場合でも、アンダーコート層とゲート電極との間にモリブデンよりも酸素原子との結合力が大きい材料からなるバリア層が形成されているので、ゲート電極におけるモリブデンの酸化を抑制することができる。これにより、酸化モリブデンがアニール処理の温度で昇華してガス化することを大幅に減少させることができるので、ゲート電極上に膜剥がれが発生することを抑制することができる。
【０２１１】
なお、本実施形態に係る表示用薄膜半導体装置の製造方法において、実施の形態２を適用することもできる。また、本実施形態に係る表示用薄膜半導体装置の構成は、実施の形態１、２と同様である。
【０２１２】
（実施の形態４）
次に、上記の実施の形態に係る表示用薄膜半導体装置をディスプレイに適用した本発明の実施の形態４に係る表示装置について、図１７を用いて説明する。なお、本実施形態に係る表示装置の一態様では、有機ＥＬディスプレイに適用した例について説明する。
【０２１３】
図１７は、本発明の実施の形態４に係る有機ＥＬディスプレイの一部切り欠き斜視図である。上述した各実施の形態に係る表示用薄膜半導体装置は、有機ＥＬディスプレイのアクティブマトリクス基板のスイッチング素子と用いることができる。
【０２１４】
図１７に示すように、有機ＥＬディスプレイ２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備えている。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０２１５】
有機ＥＬディスプレイ２０において、各画素回路２３に、前述した各実施の形態のいずれかの表示用薄膜半導体装置が設けられている。
【０２１６】
次に、上記有機ＥＬディスプレイ２０における画素２２の回路構成について、図１８を用いて説明する。図１８は、本発明の上記の実施の形態に係る表示用薄膜半導体装置を用いた画素の回路構成図である。
【０２１７】
図１８に示すように、画素２２は、駆動用の薄膜半導体装置３１と、選択用の薄膜半導体装置３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動用の薄膜半導体装置３１は、有機ＥＬ素子３３を駆動する駆動トランジスタであり、選択用の薄膜半導体装置３２は、映像信号を供給する画素を選択するスイッチングトランジスタである。
【０２１８】
選択用の薄膜半導体装置３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動用の薄膜半導体装置３１のゲート電極３１Ｇに接続されている。
【０２１９】
また、駆動用の薄膜半導体装置３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
【０２２０】
この構成において、ゲート線２８にゲート信号が入力され、選択用の薄膜半導体装置３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動用の薄膜半導体装置３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
【０２２１】
なお、上記の実施の形態に係る表示用薄膜半導体装置は、駆動用の薄膜半導体装置３１及び選択用の薄膜半導体装置３２のいずれにも適用することができる。
【０２２２】
以上、本発明の一実施形態に係るディスプレイについて説明したが、本発明はこれに限定されない。例えば、上記の実施形態では有機ＥＬ素子を用いた有機ＥＬディスプレイについて説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えたディスプレイにも適用することもできる。
【０２２３】
また、以上説明した本発明の実施の形態４に係るディスプレイについては、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示装置に適用することができる。
【０２２４】
以上、本発明に係る表示用薄膜半導体装置の製造方法について、実施の形態に基づいて説明したが、本発明に係る表示用薄膜半導体装置の製造方法は、上記の実施の形態に限定されるものではない。
【０２２５】
例えば、上記の実施形態では、バリア層はゲート電極と同じ形状となるようにパターニングしたが、これに限らない。例えば、バリア層をＳｉＯ等の絶縁膜で構成してもよく、この場合、当該バリア層をパターニングする必要はない。
【０２２６】
また、上記の実施形態において、アンダーコート層２はシリコン窒化膜の単層としたが、これに限らない。アンダーコート層２としては窒化膜を含むように構成すればよく、窒化膜としては、シリコン窒化膜以外にシリコン酸窒化膜等も用いることができる。
【０２２７】
また、ゲート絶縁膜としては、窒化シリコン（下層）と二酸化シリコン（上層）との積層構造とすることもできるが、本実施形態ではチャネル層として多結晶シリコン層を用いているので、二酸化シリコンの単層とすることが好ましい。これは、窒化シリコンと二酸化シリコンとの積層構造を用いてもゲート電極上の膜剥がれを防止することができるが、当該積層構造を用いると、閾値電圧がマイナス側にシフトしてしまうからである。
【０２２８】
なお、その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０２２９】
本発明に係る表示用薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他スイッチング素子等として様々な電気機器に広く利用することができる。
【符号の説明】
【０２３０】
１  ガラス基板
２、２００  アンダーコート層
３、３Ａ、３１Ｇ、３２Ｇ、３００  ゲート電極
３ａ、９  バリア層
３ａＭ、９Ｍ  バリア層用膜
３ａＳ  第１スパッタ源  
３ｂ  ゲート層
３Ｍ、３ｂＭ  モリブデン金属層
３ｂＳ  第２スパッタ源  
４、４００  ゲート絶縁膜
５、５ｐ、５００  多結晶半導体層
５ａ、６、６ａ  非結晶半導体層
７ａ、７ｂ  コンタクト層
７Ｓ１、７Ｓ２  非晶質半導体層
８ａ、３１Ｓ、３２Ｓ    ソース電極
８ｂ、３１Ｄ、３２Ｄ    ドレイン電極
８Ｍ  ソースドレイン金属膜
１０、１０Ａ  表示用薄膜半導体装置
１０Ｘ  スパッタ対象基板
２０  有機ＥＬディスプレイ
２１  アクティブマトリクス基板
２２  画素
２３  画素回路
２４  陽極
２５  有機ＥＬ層
２６  陰極
２７  ソース線
２８  ゲート線
３１、３２  薄膜半導体装置
３３  有機ＥＬ素子
３４  コンデンサ
３５  電源線
Ｒ１、Ｒ２、Ｒ３、Ｒ４  レジスト
１００  スパッタ装置
１０１  チャンバ
１０２  基板ホルダ
１０３  第１スパッタ源ホルダ
１０４  第２スパッタ源ホルダ
３０１  膜剥がれ
３０２  空隙
３６０  酸化モリブデン
３６１  ガス
６００  酸素原子
【図１】
2012153364.tif 000003
【図２】
2012153364.tif 000004
【図３】
2012153364.tif 000005
【図４】
2012153364.tif 000006
【図５】
2012153364.tif 000007
【図６】
2012153364.tif 000008
【図７Ａ】
2012153364.tif 000009
【図７Ｂ】
2012153364.tif 000010
【図８Ａ】
2012153364.tif 000011
【図８Ｂ】
2012153364.tif 000012
【図９】
2012153364.tif 000013
【図１０】
2012153364.tif 000014
【図１１】
2012153364.tif 000015
【図１２】
2012153364.tif 000016
【図１３】
2012153364.tif 000017
【図１４】
2012153364.tif 000018
【図１５】
2012153364.tif 000019
【図１６】
2012153364.tif 000020
【図１７】
2012153364.tif 000021
【図１８】
2012153364.tif 000022
【図１９Ａ】
2012153364.tif 000023
【図１９Ｂ】
2012153364.tif 000024
【手続補正書】
【提出日】平成23年11月4日(2011.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ガラス基板を準備する第１工程と、
前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、
前記アンダーコート層上にバリア層を形成する第３工程と、
前記バリア層上にモリブデンからなる金属層を形成する第４工程と、
所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、
前記ゲート電極上にゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、
前記非結晶シリコン層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、
前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化する、
表示用薄膜半導体装置の製造方法。
【請求項２】
前記バリア層の膜厚は、１０ｎｍ以上である、
請求項１記載の表示用薄膜半導体装置の製造方法。
【請求項３】
前記アンダーコート層の膜厚は、１００ｎｍ以上である、
請求項１又は２記載の表示用薄膜半導体装置の製造方法。
【請求項４】
前記アンダーコート層の膜厚は、４００ｎｍ以上である、
請求項１又は２記載の表示用薄膜半導体装置の製造方法。
【請求項５】
前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である、
請求項１〜４のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項６】
前記非結晶シリコン層の溶融温度は、１１００℃である、
請求項１〜５のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項７】
前記第８工程において、前記アンダーコート層の表面に存在する酸素原子が、前記ゲート電極を構成する前記モリブデンよりも前記バリア層を構成する前記元素又は当該元素の化合物と結合することにより、前記バリア層の酸化が促進される、
請求項１〜６のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項８】
前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
請求項１〜７のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項９】
前記ガラス基板は、酸素原子を主成分として含み、
前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い、
請求項１〜８のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１０】
さらに、前記第８工程と前記第９工程との間に、前記多結晶シリコン層上に第２の非結晶シリコン層を形成する工程を含み、
前記第９工程において、前記第２の非結晶シリコン層上に前記ソース電極及び前記ドレイン電極を形成する、
請求項１〜９のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１１】
前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含む、
請求項１〜１０のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１２】
前記モリブデンより酸素原子との結合力が大きい前記元素は、金属である、
請求項１〜１１のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１３】
前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つである、
請求項１２記載の表示用薄膜半導体装置の製造方法。
【請求項１４】
前記第５工程において、前記所定のエッチング処理は、前記バリア層と前記金属層とに対して一括してなされ、前記ゲート電極は前記バリア層及び前記金属層により形成される、
請求項１〜１３のいずれか１項に記載の表示用薄膜半導体装置の製造方法。
【請求項１５】
前記第３工程での前記バリア層の形成及び前記第４工程での前記金属層の形成は、スパッタによりなされる、
請求項１４記載の表示用薄膜半導体装置の製造方法。
【請求項１６】
ガラス基板と、
前記ガラス基板上に形成され、前記ガラス基板に含有される不純物の拡散を防止するための窒化膜を含むアンダーコート層と、
前記アンダーコート層上に形成されたバリア層と、
前記バリア層上に形成され、モリブデンからなるゲート電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶シリコン層と、
前記多結晶シリコン層の上方に形成されたソース電極及びドレイン電極と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記多結晶シリコン層は、
非結晶シリコン層に対して前記非結晶シリコン層の溶融温度以上の温度にて連続発振型のレーザを用いて０．１μｓｅｃ以上の時間をかけてアニール処理を行うことによって形成されたものであり、
少なくとも前記バリア層における前記アンダーコート層との界面が、酸素原子を主成分とする層に変化している、
表示用薄膜半導体装置。
【請求項１７】
前記バリア層の膜厚は、１０ｎｍ以上である、
請求項１６記載の表示用薄膜半導体装置。
【請求項１８】
前記アンダーコート層の膜厚は、１００ｎｍ以上である、
請求項１６又は１７記載の表示用薄膜半導体装置。
【請求項１９】
前記アンダーコート層の膜厚は、４００ｎｍ以上である、
請求項１６又は１７記載の表示用薄膜半導体装置。
【請求項２０】
前記アンダーコート層に含有する酸素原子濃度は、１×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である、
請求項１６〜１９のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２１】
前記ガラス基板に含有される不純物は、ナトリウム又はリンである、
請求項１６〜２０のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２２】
前記ガラス基板は、酸素原子を主成分として含み、
前記アンダーコート層は、前記ガラス基板より酸素原子との結合力が弱く、
前記モリブデンは、前記ガラス基板より酸素原子との結合力が弱く前記アンダーコート層より酸素原子との結合力が強い、
請求項１６〜２１のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２３】
前記多結晶シリコン層上に非結晶シリコン層が形成され、
前記ソース電極及び前記ドレイン電極は前記非結晶シリコン層上に形成されている、
請求項１６〜２２のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２４】
前記多結晶シリコン層は、平均粒径が２０ｎｍから２００ｎｍの微結晶シリコン層を含む、
請求項１６〜２３のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２５】
前記モリブデンより酸素原子との結合力が大きい元素は、金属である、
請求項１６〜２４のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２６】
前記金属は、Ｆｅ、Ｗ、Ｎｂ、Ｃｒ、Ｍｎ、Ｔａ、Ｖ、Ｔｉのいずれか１つである、
請求項２５記載の表示用薄膜半導体装置。
【請求項２７】
前記ゲート電極は、前記バリア層と同じ形状である、
請求項１６〜２６のいずれか１項に記載の表示用薄膜半導体装置。
【請求項２８】
ガラス基板を準備する第１工程と、
前記ガラス基板上に前記ガラス基板に含まれる不純物の拡散を防止するための窒化膜を含むアンダーコート層を形成する第２工程と、
前記アンダーコート層上にバリア層を形成する第３工程と、
前記所定のバリア層上にモリブデンからなる金属層を形成する第４工程と、
所定のエッチング処理により前記金属層からゲート電極を形成する第５工程と、
前記ゲート電極上にゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上に非結晶シリコン層を形成する第７工程と、
前記非結晶シリコン層に対して７００℃から９００℃の温度範囲にて高速熱アニールを用いて１ｓｅｃ以上の時間をかけてアニール処理を行うことにより、前記非結晶シリコン層を結晶化して多結晶シリコン層を形成する第８工程と、
前記多結晶シリコン層の上方にソース電極及びドレイン電極を形成する第９工程と、を含み、
前記バリア層は、前記モリブデンより酸素原子との結合力が大きい元素又は当該元素の化合物によって構成され、
前記第８工程における前記アニール処理により、前記バリア層の少なくとも一部が、酸素原子を主成分とする層に変化する、
表示用薄膜半導体装置の製造方法。
【国際調査報告】
2012153364.tif 000025
2012153364.tif 000026
2012153364.tif 000027
2012153364.tif 000028