## II.4.3 Simulations

Pour évaluer l'intérêt de notre solution par rapport à d'autres techniques en termes de gestion de l'étage de puissance, nous avons effectué plusieurs simulations pour mesurer les critères que nous listons ici. Nous noterons $V_{bat}$ la tension de batterie, $i_{bat}(t)$ le courant fourni par la batterie, $V_{HP}(t)$ la tension aux bornes du haut-parleur, $N_{comm,T}$ le nombre de commutation pendant une période T, $e_{comm}$ l'énergie nécessaire à une commutation et T la période du signal sinusoïdal en entrée de l'amplificateur.

### II.4.3.1 La puissance consommée

L'efficacité est certainement le critère le plus important mais sa définition même est problématique. Nous l'avons définie dans le chapitre I comme le rapport de la puissance utilisée pour établir le signal d'entrée sinusoïdal à une amplitude donnée aux bornes de la charge, et de la puissance débitée par la batterie. Toutefois, dans cette étude, nous nous bornerons à comparer la puissance $P_{bat}$ débitée par la batterie et dissipée dans le pont en H et la charge, et la puissance consommée par les préamplificateurs $P_{comm}$ pour charger la capacité de grille des transistors de puissance à chaque commutation. Nous donnons dans l'équation (II.41) la formule de $P_{bat}$, la notation $\langle i_{bat}(t) \rangle$ signifie la valeur moyenne du courant $i_{bat}(t)$. L'équation (II.42) donne la formule de $P_{comm}$ qui est définie comme la somme sur une période d'horloge de l'énergie nécessaire à chaque commutation (voir tableau II.3).

$$P_{bat} = \frac{1}{T} \int_{0}^{T} V_{bat} \cdot i(t) dt = V_{bat} \cdot \langle i_{bat}(t) \rangle \qquad (II.41)$$

$$P_{comm} = \frac{1}{T} \sum_{i=1}^{N_{comm,T}} e_{comm}(i) \qquad (II.42)$$

### II.4.3.2 Le taux d'exposition

L'étage de puissance d'un amplificateur de classe D est contrôlé par des signaux prenant les valeurs : '+1', '0' et '-1'. Ainsi, quand le signal de contrôle est égal à '+1' ou '-1', la charge du haut-parleur est soumise à la tension de batterie. Cette tension de batterie peut être exposée à des perturbations – et c'est le cas dans les applications mobiles – qui se transmettent entièrement ou partiellement à la charge, selon qu'il s'agisse respectivement d'une boucle ouverte ou fermée. Le temps d'exposition à la tension de batterie va donc avoir une forte influence sur la valeur du PSRR.
De la même façon, des perturbations sur la masse sont transmises à la charge de l'amplificateur lorsque celle-ci est placée entre le nœud de la batterie et la masse. Quand le signal de contrôle du pont en H est à zéro, les deux bornes du haut-parleur sont connectées à la même tension par les transistors de puissance, ce qui élimine les perturbations de la masse. La charge étant inductive, il y a toujours un courant et donc une tension résiduelle aux bornes du haut-parleur. De ce fait, la durée d'exposition à la masse est la même que la durée d'exposition à la tension de batterie. Le taux d'exposition $t_{exp}$ est donc défini, pour un signal d'entrée périodique, comme le rapport de la durée du temps d'exposition à la tension de batterie sur la durée d'une période du signal.

$$t_{exp} = \frac{1}{T} \int_{0}^{T} \frac{|V_{charge}(t)|}{V_{bat}} dt \qquad (II.43)$$

### II.4.3.3 La fréquence de commutation

La fréquence de commutation est définie comme le nombre de commutations moyen de l'étage de puissance par seconde. A chaque changement d'état de l'étage de puissance une certaine quantité d'énergie est perdue. Nous avons évalué à 30 nJ l'énergie consommée par une commutation (voir section II.4.1). Quand cette énergie est multipliée par une fréquence de commutation de plusieurs centaines de kHz, cela donne des puissances de quelques dizaines de mW. Cette consommation devient non négligeable pour de faibles puissances de sortie, il convient donc de limiter les commutations de l'étage de puissance au maximum. Nous donnons ci-dessous la formule utilisée pour calculer cette fréquence.

$$f_{comm} = \frac{N_{comm,T}}{T} \qquad (II.44)$$

### II.4.3.4 Perturbations électromagnétiques

De plus, ces commutations peuvent générer des perturbations électromagnétiques (EMI pour « Electro Magnetic Interference » en anglais) pouvant gêner le fonctionnement du système. En effet, la circulation du courant sur les pistes du circuit génère un champ magnétique, qui peut lui-même créer un courant parasite dans les pistes parallèles et dégrader les signaux environnants.

La méthode classique pour limiter ces perturbations est d'insérer dans les impulsions de sortie des temps de montée et de descente de plusieurs dizaines de nanosecondes et ainsi de diminuer fortement les raies à hautes fréquences. Cette méthode repose sur le fait que la transformée de Fourier discrète d'un signal rectangulaire génère des raies spectrales d'intensité beaucoup plus forte que celles générées par un signal triangulaire, ou trapézoïdal en l'occurrence. Toutefois, cette technique
s'applique beaucoup mieux à la modulation PDM où le signal de sortie est composé d'impulsions élémentaires de durée constante, plutôt qu'à la modulation PWM trois états '+1', '0' et '-1' où des signaux de très faible amplitude ont une durée quasiment nulle. D'ailleurs, l'insertion de temps de montée et descente trop longs sur ce type de modulation ont de plus une influence néfaste sur la distorsion. Enfin, pour être plus complet, il faut ajouter que la modulation PWM à deux états '+1' et '-1' est très peu génératrice d'EMI. En effet, les deux signaux de contrôles sont en permanence en opposition de phase, ce qui neutralise leurs émissions respectives.

## II.4.3.5 Résultats de simulation

Nous venons donc de définir des critères pour comparer différentes techniques de modulation. Trois techniques différentes ont été modélisées et simulées. Le premier modulateur est PDM, il s'agit du modulateur ΔΣ du 5ᵉme ordre utilisé dans l'architecture classe D numérique. Sa structure et ses coefficients sont donnés dans la section III.1.5. Les deux autres modulateurs sont de type PWM, ils sont illustrés sur les figures II.36 (a) et (b). Le premier, noté PWM2, est le modulateur PWM à deux états, du premier ordre avec rétroaction. Le second, noté PWM3, a une architecture différentielle du premier ordre, dont la sortie prend trois états et possède une boucle de rétroaction.

<figure><img src="image_58.png" /></figure>

<figure><img src="image_59.png" /><figcaption>FIGURE II.36 - Schémas des modèles utilisés pour les simulations de l'étage de puissance</figcaption></figure>

(a) Modulateur PWM du premier ordre à deux états (PWM2)

(b) Modulateur PWM pseudo-différentiel du premier ordre à trois états (PWM3)
L'intérêt des simulations que nous avons effectuées porte plutôt sur la façon dont est exploité l'étage de puissance, et avec quelle efficacité, plutôt que sur les performances audio. Les conditions de simulations sont une tension de batterie de 5 V pour alimenter le pont en H, une entrée sinusoïdale de fréquence 1 kHz dont l'amplitude varie et le calcul des critères définis précédemment est effectué sur deux périodes de ce signal.

Les courbes des figures II.37 à II.39 présentent les résultats comparés des simulations des trois types de modulations. La figure II.37 donne dans les graphes (a), (b) et (c) la puissance $P_{bat}$ et la puissance consommée en commutations $P_{comm}$. Sur le graphe (d) de cette même figure, nous avons cumulé pour chaque modulateur les puissances $P_{bat}$ et $P_{comm}$.

<figure><img src="image_60.png" /><figcaption>FIGURE II.37 - Résultat des simulations de puissance</figcaption></figure>

(a) PWM2 ; (b) PWM3 ; (c) PDM ;

(d) Comparaison des puissances totales (batterie et commutations)

A propos de la puissance totale consommée illustrée sur la figure II.37 (d), le modulateur PWM2 est sans conteste le moins performant. Le fait que la charge soit en permanence alimentée par la batterie demande un fort courant, même pour une puissance du signal audio nulle. Entre les
modulateurs à trois états PDM et PWM3, nous avons des graphes ressemblants avec un avantage pour la puissance $P_{bat}$ du PWM3 à basse amplitude. Cet avantage est cependant tout à fait négligeable car à ces amplitudes, la puissance $P_{bat}$ est très faible devant $P_{comm}$. Le modulateur PDM consomme ainsi environ 30% de moins que le PWM3 pour des puissances inférieures à 10 mW car sa fréquence de commutation est inférieure, mais ces deux modulateurs se valent en termes de consommation pour des puissances supérieures.

<figure><img src="image_61.png" /><figcaption>FIGURE II.38 - Taux d'exposition des modulateurs</figcaption></figure>

Dans la figure II.38, le taux d'exposition du modulateur PWM2 est sans surprise égal à 100%. Nous voyons que l'introduction d'un état zéro pour le modulateur PWM3 et pour le modulateur PDM donne un taux d'exposition semblable et donc une immunité semblable aux bruits d'alimentation, avec toutefois un léger avantage pour la modulation PDM.

<figure><img src="image_62.png" /><figcaption>FIGURE II.39 - Fréquence de commutation des modulateurs</figcaption></figure>
La figure II.39 présente les mesures du nombre de commutations de l'étage de puissance. Nous avons choisi de faire fonctionner les modulateurs PWM à 384 kHz, une fréquence usuelle qui correspond à 8 fois 48 kHz, la fréquence d'échantillonnage de l'entrée audio numérique. Nous observons encore sans surprise qu'avant saturation, les fréquences de commutation du PWM2 et de PWM3 sont respectivement de 384 et 768 kHz. La fréquence de commutation du PDM est quant à elle relativement faible à très basse et haute amplitude, de l'ordre de 400 kHz, à comparer avec la fréquence de fonctionnement du modulateur qui est de 6,144 MHz, même s'il y'a un pic à 1,3 MHz pour des puissances d'une centaine de mW. La courbe comparant les puissances totales relativise cette remarque car à ces puissances, la consommation due aux commutations est négligeable devant celle dissipée dans le haut-parleur.

En résumé, le modulateur PDM simulé ici est plus avantageux que le modulateur PWM tant au niveau de la réjection des bruits d'alimentation, que de la puissance consommée à basse et haute amplitude.

## II.5 Conclusion du chapitre

Le but de ce chapitre est de présenter les différentes problématiques auxquelles nous nous sommes confrontés dans la conception de la boucle ΔΣ à rétroaction partielle de l'amplificateur audio numérique qui est l'objet de cette thèse. Le chapitre a donc débuté par l'explication du principe d'un modulateur ΔΣ en partant de l'exemple simple du modulateur du premier ordre. Les différentes notions de la modulation ΔΣ comme la quantification, la stabilité, le sur-échantillonnage ou les fonctions de transfert de bruit ont ainsi pu être illustrées.

Dans un second temps, une méthode robuste et automatisable de conception d'un modulateur ΔΣ a été présentée. Nous avons vu différentes architectures ayant chacune ses forces et faiblesses, nous en avons choisi une particulière afin d'illustrer notre méthode de dimensionnement de modulateurs. Cette méthode consiste en ces quelques étapes : choix de l'architecture, choix et paramétrage du filtre servant de modèle à la NTF et résolution du système avec le modèle en Z pour obtenir les coefficients du modulateur. Une étude sur les paramètres du filtre a de plus été réalisée afin de mettre en évidence leur influence sur le comportement du modulateur, sur la qualité du signal en sortie et sur la stabilité du modulateur.

Par la suite, diverses techniques ont été présentées. Elles permettent d'accroître les performances en termes de stabilité pour la quantification multi-bit, de qualité sonore pour le dithering et de SNDR pour la stabilisation non linéaire à haute amplitude. Le type d'étude que nous avons
réalisée pour chacune de ces techniques illustre parfaitement la façon dont les paramètres d'un
modulateur ΔΣ sont fixés. En effet, la première analyse de la structure du modulateur est linéaire, et
cette modélisation explique bien son comportement jusqu'au point où des processus non-linéaires
entrent en jeu. Une étude des paramètres importants par balayage permet d'optimiser leur valeur. Une
telle étude requiert toutefois une certaine expérience des modulateurs ΔΣ.

Nous avons ensuite introduit le concept de rétroaction partielle en utilisant les notions
présentées dans les sections précédentes. Ce principe, qui a fait l'objet d'un brevet [22], permet de
résoudre les problèmes de stabilité d'un amplificateur audio piloté par un modulateur ΔΣ numérique et
possédant un ADC dans sa boucle de retour. La rétroaction partielle offre un compromis entre la
stabilité de la boucle et la réjection des perturbations dans l'étage de puissance. En effet, la fonction de
transfert de l'ADC peut influer négativement sur la stabilité de la boucle complète. L'intérêt du
concept de rétroaction partielle est justement de pouvoir régler la quantité de rétroaction issue de
l'ADC et celle issue directement de la sortie du modulateur ΔΣ. Cela permet également d'atteindre un
niveau de PSRR supérieur à 100 dB sur presque toute la bande audio en utilisant un ADC approprié,
quand la plupart des amplificateurs existants affichent un maximum de 80 dB à 217 Hz. Cette valeur
est atteinte avec notre système pour un ordre de rétroaction partielle supérieur ou égal à 2.

Enfin, nous avons présenté une étude sur la façon dont la technique de modulation influe sur la
consommation de courant dans l'étage de puissance. Nous avons ainsi comparé les modulateurs PDM
et PWM. Pour ce qui est de la consommation, ces deux types de modulateurs diffèrent surtout par le
fait que la fréquence de commutation PWM est fixe tandis que celle du PDM varie avec l'amplitude
du signal. Nous avons également comparé l'influence du nombre d'états de l'étage de puissance, deux
ou trois. Sans surprise, nous avons constaté une nette augmentation de la consommation avec deux
états et une exposition totale aux perturbations sur la tension d'alimentation, tandis que 3 états
permettent d'obtenir une réjection intrinsèque des bruits d'alimentation qui diminue quand l'amplitude
du signal augmente.
Références du chapitre II

[1] F. De Jager, «Delta Modulation - a method of PCM transmission using the one unit code,»
*Philips Res. Rep.*, vol. 7, pp. 442-466, 1952.

[2] H. Inose, Y. Yasuda et J. Murakami, «A telemetering system by code modulation - Delta-Sigma
Modulation,» *IRE Trans. Space Electron. Telemetry*, Vols. %1 sur %2SET-8, pp. 204-209, 1962.

[3] R. Schreier et G. C. Temes, Understanding Delta-Sigma Converters, Wiley Interscience - IEEE Press, 2005.

[4] S. H. Ardalan et J. J. Paulos, «An Analysis of Nonlinear Behavior in Delta-Sigma Modulators,»
*IEEE Transactions on Circuits and Systems*, vol. 34, n° %16, pp. 593-603, 1987.

[5] R. Schreier, «An Empirical Study of High-Order Single-bit Delta-Sigma Modulators,» *IEEE
Transactions on Circuits and Systems II*, vol. 40, pp. 461-466, 1993.

[6] A. Vodopivec, *wxMaxima*, 11.08.0.

[7] A. V. Oppenheim et R. Schafer, Discrete-Time Signal Processing Third Edition, Prentice Hall, 2009.

[8] M. Davis, «Chapter 2. Approximation,» chez *Passive, Active and Digital Filters*, CRC Press, 2006.

[9] A. Leuciuc, «Nonlinear Stabilization Techniques for Delta-Sigma Modulators,» chez *European Conference on Circuit Theory and Design*, 1999.

[10] S. Norsworthy, R. Schreier et G. Temes, Delta-Sigma Data Converters - Theory, Design, and Simulation, Wiley Interscience - IEEE Press, 1997.

[11] J. Vanderkooy et S. P. Lipshitz, «Digital Dither: Signal Processing with Resolution far below the Least Significant Bit,» chez *AES 7th International Conference*, 1989.

[12] R. A. Wannamaker, «The Theory of Dithered Quantization,» chez *University of Waterloo*, 2003.

[13] M. Berkhout et L. Dooper, «Class-D Audio Amplifiers in Mobile Applications,» *IEEE Trans. on Circuits and Systems*, vol. 57, n° %15, pp. 992-1002, 2010.

[14] STMicroelectronics, *3W Filter-free Class D Audio Power Amplifier TS4962*, 2007.

[15] A. Huffenus, G. Pillonnet, N. Abouchi et F. Goutti, «A Comparison of Phase-Shift Self-Oscillating and Carrier-based PWM Modulation for Embedded Audio Amplifiers,» chez *AES 128th Convention*, 2010.
[16] T. Forzley et R. Mason, «A Scalable Class D Audio Amplifier for Low Power Applications,» chez AES 37th International Conference, 2009.

[17] Cirrus Logic, Datasheet CS4461 - Multi-Bit A/D for Class-D Real-Time PSR Feedback, 2005.

[18] A. N. Thiele, «Loudspeakers in Vented Boxes: Part I,» Journal of the Audio Engineering Society, vol. 19, n° %15, pp. 382-392, 1971.

[19] A. N. Thiele, «Loudspeakers In Vented Boxes: Part II,» Journal of the Audio Engineering Society, vol. 19, n° %15, pp. 471-483, 1971.

[20] R. H. Small, «Vented-Box Loudspeaker Systems,» Journal of the Audio Engineering Society, vol. 21, n° %15, pp. 363-372, 1973.

[21] Wolfson Microelectronics, Datasheet WM9001 - 1W Dual-Mode Class AB/D Speaker Driver, 2010.

[22] H. Ihs et C. Dufaza, «Class-D Digital Amplifier Configured for Shaping non-idealities of an Output Signal». Brevet WO/2009/153449, 2009.
## Chapitre III

## Amplificateur de classe D numérique

Nous allons nous intéresser dans ce chapitre à l'implémentation de l'amplificateur de classe D numérique développé par l'entreprise Primachip composé d'un modulateur ΔΣ numérique pilotant l'étage de puissance, avec une rétroaction réalisée par un modulateur ΔΣ temps continu (que nous appellerons ADC par abus de langage). Nous détaillerons chacune des solutions techniques apportées au système, répondant aux contraintes énumérées plus haut. Cette architecture d'amplificateur se veut évolutive et adaptée aux exigences du marché du multimédia embarqué. Elle intègre de nombreuses fonctionnalités et mécanismes apportant des performances audio haute-définition, une bonne programmabilité et une consommation très basse. Les innovations majeures de cet amplificateur résident d'une part dans le concept de boucle à rétroaction partielle, présenté dans la section II.3, et d'autre part dans la mise en place d'un convertisseur analogique numérique temps continu dont les limitations ont été compensées par l'ajout de mécanismes spécifiques.

Ce chapitre portera également sur la conception et la mesure d'un prototype sur circuit intégré de cet amplificateur. Ce prototype fait suite à un premier prototype implémentant la boucle de classe D numérique, utilisant des composants discrets sur une carte électronique dédiée pour la partie analogique et un FPGA contenant la partie numérique. Le tableau III.1 présente les performances mesurées de ce prototype. Elles sont très satisfaisantes comparées aux performances de l'état de l'art présentées dans le tableau I.2. Toutefois, un prototype sur circuit intégré a été indispensable pour démontrer la faisabilité et prouver le potentiel de l'architecture de classe D numérique par rapport aux autres amplificateurs intégrés existants.
<table><caption>TABLEAU III.1 - Tableau des performances du prototype d'amplificateur discret</caption><thead><tr><td>Paramètres</td><td>Mesures du prototype discret</td><td>Spécifications du prototype intégré</td></tr></thead><tbody><tr><td>SNR</td><td>99,5 dB</td><td>105 / 110 dB</td></tr><tr><td>THD+N</td><td>-75 dB</td><td>-90 / -100 dB</td></tr><tr><td>PSRR à 217 Hz</td><td>87 dB</td><td>90 dB</td></tr><tr><td>Puissance maximale (THD+N = 1 %)</td><td>1,26 W</td><td>1,56 W</td></tr><tr><td>Courant</td><td>/</td><td>2,5 mA</td></tr></tbody></table>

L'architecture de l'amplificateur développé par Primachip est présentée sur le schéma de la figure III.1. Les blocs analogiques ont été représentés en gris et les blocs numériques ont été laissés en blanc.

<figure><img src="image_63.png" /><figcaption>FIGURE III.1 - Architecture de l'amplificateur de classe D numérique avec ses principaux blocs et fonctions</figcaption></figure>

Nous présenterons le système en le découpant en trois parties distinctes, faisant chacune l'objet d'une section. La première est la partie numérique comprenant le prétraitement du signal, le modulateur numérique, l'interface de programmation série permettant le contrôle et la configuration des blocs du circuit et d'autres mécanismes que nous détaillerons. La deuxième partie est l'étage de puissance qui décode le signal sur 5 niveaux issu du modulateur numérique, afin de générer les signaux de contrôle des 4 transistors de puissance du pont en H. C'est ce pont en H qui pilote directement le haut-parleur avec la tension de batterie. La troisième partie est l'architecture de l'amplificateur par l'ADC ΔΣ du 4ème ordre temps continu. Cet ADC convertit en un signal numérique modulé le signal audio différentiel en sortie de l'étage de puissance pour fermer la boucle de rétroaction. Il est muni d'un nouveau générateur de signaux d'horloge RTZ (pour « Return-to-Zero » en anglais) qui permet de réduire de façon importante la sensibilité de l'ADC temps continu aux bruits
de phase de l'horloge (« jitter » en anglais). Un nouvel algorithme de correction dynamique des erreurs d'appariement (DEM) a été ajouté au DAC dans la boucle de rétroaction de l'ADC pour garantir la linéarité de celui-ci.

La conception du circuit intégré fera ensuite l'objet d'une section. Il s'agira de décrire les différents aspects et niveaux de cette conception : développement de la partie numérique, ajout des blocs permettant générer les tensions et courants nécessaires au fonctionnement autonome du prototype, étapes de validation et mesures des performances en simulation, et enfin, assemblage du circuit pour en faire un système sur silicium fonctionnel. La section suivante portera sur l'évaluation du prototype. Nous exposerons d'abord les moyens de test employés pour obtenir les mesures, puis nous en présenterons les résultats. Ces derniers seront analysés et des explications seront fournies quant à leur qualité, compte tenu des erreurs de conception détectées dans ce premier prototype. Nous terminerons ce chapitre III par des propositions d'amélioration de l'architecture d'amplificateur de classe D numérique.
### III.1 Étage d'entrée numérique

Les amplificateurs de classe D possédant une entrée numérique sont souvent munis d'une boucle d'amplification analogique, qui est couplée à un convertisseur numérique analogique placé en amont en boucle ouverte (par exemple [1]). Ajouter cette entrée numérique crée donc de nouvelles contraintes d'implémentation, ajoute de la complexité et requiert de la surface supplémentaire. Contrairement à ces amplificateurs, l'architecture que nous avons développée supporte intrinsèquement une entrée numérique, la conversion numérique-analogique s'effectuant à l'intérieur de la boucle d'amplification. En effet, l'étage de puissance de l'amplificateur de classe D supporte un signal de commande sur 3 niveaux maximum. Un modulateur numérique est donc tout adapté pour générer un tel signal.

#### III.1.1 Entrée audio

L'étage d'entrée numérique de l'amplificateur permet au système de posséder potentiellement des interfaces pour tous les formats audio numériques. Il est possible de sélectionner deux types d'entrée sur le prototype grâce à l'interface de programmation série.

<figure><img src="image_64.png" /><figcaption>FIGURE III.2 – Illustration du format PDM avec le codage sur 1 bit d'un signal sinusoïdal</figcaption></figure>

Le premier format choisi est le PDM (pour « Pulse Density Modulation »). Il s'agit en fait de la sortie d'un modulateur $\Delta\Sigma$ 1-bit qui peut donc être transmise sur un seul fil. Le circuit recevant ce format doit également posséder un signal d'horloge synchrone (voir figure III.2). Ce format a été retenu car il permet de transmettre les données sur un seul fil, ce qui a pour avantage de diminuer le nombre d'entrées et sorties. C'est un format numérique, donc relativement peu sensible aux
perturbations du circuit imprimé, et possédant une qualité satisfaisante pour la haute-fidélité. Un dernier point fort de ce format est que le signal est déjà sur-échantillonné à la fréquence de fonctionnement du modulateur ce qui évite la présence d'un filtre interpolateur dans l'amplificateur, laissant ce rôle à un processeur dédié au traitement du signal (DSP) ou au processeur central du système.

Une entrée I2S a également été incluse sur le prototype en option, afin de pouvoir piloter directement le prototype depuis la carte d'interface sans avoir à générer le signal au format PDM. La figure III.3 présente ce format I2S, elle est issue de la spécification de Philips [2]. C'est un format audio standard permettant de transmettre directement sur 3 fils un signal stéréo (2 canaux) codé sur 16, 20, 24 ou 32 bits. Un fil contient le signal d'horloge (SCK), un second le canal transmis WS – gauche ou droite – et le troisième contient les bits d'échantillons en série du MSB au LSB (SD).

<figure><img src="image_65.png" /><figcaption>FIGURE III.3 – Chronogramme de l'interface I2S issu de la spécification de Philips [2]</figcaption></figure>

Toutefois, le fonctionnement de l'amplificateur n'est pas optimal quand l'entrée I2S est utilisée car il n'y a pas de filtre interpolateur dans la partie numérique pour supprimer les alias produits par l'échantillonnage de l'entrée audio. Il y a simplement le filtre passe-bas du second ordre décrit plus bas.

## III.1.2 Filtrage de l'entrée PDM

Avec le format PDM, il est préférable de munir l'étage d'entrée d'un filtre passe-bas afin de filtrer un maximum de bruit de quantification en dehors de la bande audio. Cela a pour effet de diminuer la puissance totale du signal à traiter par le modulateur de l'amplificateur et ainsi améliorer sa stabilité.

Les contraintes de ce filtre sont simples, il s'agit d'enlever la majeure partie du bruit de quantification en limitant l'erreur de gain et de phase dans la bande audio pour ne pas modifier le signal audio. La taille du filtre après synthèse doit également être la plus faible possible, ce qui guide vers un filtre de type IIR. Nous avons ainsi choisi un filtre du 2<sup>nd</sup> ordre de Butterworth, qui a pour
propriété d'avoir une courbe d'amplitude plate pour les fréquences de sa bande passante. La fréquence de coupure a été choisie pour avoir une atténuation inférieure à 0,2 dB à 20 kHz. La figure III.4 donne le spectre en entrée et en sortie de ce filtre.

<figure><img src="image_66.png" /><figcaption>FIGURE III.4 – Spectre d'un sinus à 1 kHz encodé au format PDM, après et avant le filtre passe-bas du 2ème ordre</figcaption></figure>

## III.1.3 Suppression des bruits parasites au démarrage

Au démarrage et à l'extinction du système, il est possible que le haut-parleur piloté par l'amplificateur émette un bruit caractéristique. Cela est dû à l'offset de la boucle qui n'est présent que lorsque le système est allumé. Ainsi, au démarrage, le haut-parleur passe subitement d'une tension nulle à l'offset. C'est cette transition qui est audible, en effet, la TF d'un échelon possède des composantes dans la bande audio. Cet offset vient très souvent des amplificateurs opérationnels. Dans notre structure, ce sont ceux de l'ADC qui génèrent l'offset qui se retrouve dans toute la boucle. S'ils peuvent paraître peu gênants, puisqu'ils n'affectent pas le signal audio en opération normale, ces bruits ne sont plus tolérés par les principaux fabricants d'appareils mobiles. C'est donc une spécification très importante pour les concepteurs d'amplificateurs audio intégrés.

Pour supprimer ce bruit, un mécanisme simple a été ajouté dans la partie numérique. Il s'agit respectivement d'augmenter ou de diminuer progressivement le gain de l'entrée numérique, sur une durée de quelques millisecondes, selon que le système démarre ou s'arrête. La figure III.5 illustre visuellement la façon dont le gain est adapté en fonction des consignes d'allumage et de mode muet. Pour remplir cette fonction, une machine d'état numérique, qui contrôle le gain programmable, est implémentée. Toutefois, afin de limiter la complexité du circuit, le gain programmable ne fait que décaler le signal numérique à gauche ou à droite. L'amplitude est donc modifiée de façon
logarithmique, par pas de +/-6 dB. Des intervalles de temps logarithmiques sont donc requis pour obtenir une montée du gain linéaire.

<figure><img src="image_67.png" /><figcaption>FIGURE III.5 - Illustration de l’algorithme de suppression des bruits impulsionnels parasites</figcaption></figure>

## III.1.4 Calibration automatique d’offset

Afin de limiter l'offset de l'ADC autant que possible pour qu'il ne se répercute pas dans la boucle, un algorithme de correction automatique d'offset a été mis en place. Le principal inconvénient d'un offset important est que la valeur moyenne du signal devient non nulle, ce qui se traduit par une surconsommation. Un autre effet de cet offset est le bruit lié à l'allumage ou l'extinction de la boucle qui ne peut pas être corrigé par le mécanisme décrit précédemment.

Le principe de la correction d'offset est le suivant : une machine d'état coupe le circuit, court-circuite l'entrée différentielle de l'ADC afin d'obtenir un zéro en entrée, et mesure grâce à un filtre passe-bas numérique la composante très basse fréquence de la sortie numérique pendant un temps $t_{cal}$. La valeur obtenue en sortie du filtre après ce laps de temps est considérée comme égale à l'offset, et est ajoutée à l'entrée numérique, ce qui atténue en pratique l'offset de sortie. Le filtre passe-bas numérique doit être aussi simple que possible afin de minimiser la surface de silicium. Malheureusement, pour les filtres numériques, plus la bande passante est faible, plus le filtre demande de la précision, et donc un grand nombre de portes logiques. Nous nous sommes donc limités à un filtre de Butterworth du premier ordre avec une fréquence de coupure de 10 Hz. Le premier ordre est justifié car avec une entrée nulle, et une sortie sur 9 niveaux, l'ADC produit un bruit de quantification modeste à partir de 20 kHz soit plus de trois décades après la fréquence de coupure du filtre, permettant d'espérer une réjection supérieure à 69 dB du bruit de quantification et donc une mesure précise de l'offset.

La figure III.6 illustre de façon visuelle l’algorithme de correction d’offset qui est contrôlé par une machine d’état.
<figure><img src="image_68.png" /><figcaption>FIGURE III.6 - Illustration de l'algorithme de calibration automatique</figcaption></figure>

Une simplification de ce mécanisme est possible : il suffit d'intégrer dans un registre la sortie de l'ADC lorsque l'entrée est nulle pendant la période de calibration. Le résultat de cette intégration divisée par le temps de calibration va donner la moyenne de la sortie de l'ADC. Cette moyenne doit être égale à l'offset de l'ADC si le temps de calibration est suffisamment long. Il suffit alors d'additionner cette valeur à l'entrée du modulateur $\Delta\Sigma$ numérique.

## III.1.5 Modulateur Delta-Sigma

Le modulateur $\Delta\Sigma$ utilisé sur le prototype a été dimensionné selon la méthode décrite dans le chapitre II. Il est du 5ème ordre, il possède une structure CRFB avec chemin de feed-forward, et donne une sortie quantifiée sur 5 valeurs. Il est équipé d'une LFSR permettant de générer un signal de dithering, et un mécanisme de NLS permet d'éviter une saturation de l'amplificateur. Ces techniques sont décrites dans la section II.2. Enfin, ce modulateur permet à la boucle de l'amplificateur d'utiliser le principe de la rétroaction partielle décrit dans la section II.3. L'ordre de cette rétroaction partielle est réglable de 0 à 5 via l'interface série I2C présentée dans la section III.1.6.

La figure III.7 montre un schéma de la structure du modulateur seul avec ses coefficients. Le contrôle de la rétroaction partielle n'est pas représenté pour simplifier le schéma.

<figure><img src="image_69.png" /><figcaption>FIGURE III.7 - Architecture du modulateur $\Delta\Sigma$ numérique de l'amplificateur</figcaption></figure>
Le tableau III.2 ci-dessous regroupe les coefficients du modulateur.

<table><caption>TABLEAU III.2 - Valeur des coefficients du modulateur ΔΣ numérique</caption><thead><tr><td>Nom</td><td>Valeur</td><td>Nom</td><td>Valeur</td></tr></thead><tbody><tr><td>k1</td><td>9/256</td><td>k5</td><td>9/32</td></tr><tr><td>k2</td><td>1/16</td><td>g1</td><td>5/64</td></tr><tr><td>k3</td><td>3/32</td><td>g2</td><td>15/4096</td></tr><tr><td>k4</td><td>11/64</td><td></td><td></td></tr></tbody></table>

Les figures III.8 (a) et (b) montrent les STF (fonction de transfert du signal) et NTF (fonction de transfert du bruit) du modulateur, en supposant un ordre de rétroaction partielle de 0. Notons que l'amplitude est notée en dBFS (« dB Full Scale »). Cela signifie que l'échelle logarithmique a pour référence la pleine échelle de l'amplificateur.

La STF est égale à 1 sur toute la bande de fréquence grâce au chemin de feedforward. Les trois zéros de la NTF sont placés à 0 Hz, 13 kHz et 21 kHz. Le 5ème ordre du modulateur et le quantificateur 5 états permettent une plus forte atténuation du bruit dans la bande audio. Toutefois, la stabilité du modulateur a été privilégiée, dans le but d'atteindre un haut degré de rétroaction partielle et ainsi améliorer le PSRR sur toute la bande audio (voir la section II.3.4 et notamment la figure II.32). La stabilité de la boucle avec un ordre de 5 a été atteinte en simulation et l'objectif du prototype est que l'ADC soit suffisamment performant pour permettre un bon fonctionnement avec un ordre de 4.

<figure><img src="image_70.png" /><figcaption>FIGURE III.8 - Fonctions de transfert du modulateur ΔΣ numérique (a) STF et (b) NTF</figcaption></figure>
## III.1.6 Interface de programmation série

Au moment de la conception du prototype sur silicium, nous avons listé les options qui seraient intéressantes à tester, et les paramètres à optimiser en cas de mauvais fonctionnement. Nous avons déterminé qu'il faudrait 87 bits distincts pour tout implémenter de façon indépendante. Il n'était bien sûr pas intéressant d'avoir un plot d'entrée-sortie pour chacun de ces bits. Nous avons donc opté pour l'ajout d'une interface série. Nous possédions déjà une carte d'interfaçage Texas Instruments ayant une interface I2C contrôlable par un PC, nous avons donc implémenté dans le circuit intégré une interface I2C permettant au contrôleur I2C de cette carte de lire et d'écrire dans le banc de registre du prototype.

Le protocole I2C (« Inter Integrated Circuit » en anglais [3]) consiste à transmettre en série de façon bidirectionnelle des octets sur deux fils. L'un de ces fils est un signal d'horloge et l'autre est le signal de données série. Quelques variantes existent sur le protocole selon la complexité du système et le choix des concepteurs. Il permet entre autres un partage du bus I2C entre un maître et plusieurs esclaves. Nous avons conservé le protocole de la carte Texas Instruments, et adapté la modélisation Verilog d'une interface I2C déjà existante à ce protocole.

Les principales options réglables via cette interface sont les suivantes : la mise en fonction des blocs et des options du circuit, le choix entre l'entrée I2S et PDM, le choix du mode de fonctionnement en amplificateur audio ou ADC seul, le courant de polarisation des amplificateurs de l'ADC et du générateur d'horloge, l'ordre de la rétroaction partielle dans la boucle d'amplification, la lecture de l'offset mesuré dans l'ADC et quelques autres options de débogage.

## III.2 Étage de puissance

L'étage de puissance est décrit sur le schéma de la figure III.9. Il est constitué d'une première partie qui décode le signal issu du quantificateur qui prend cinq états distincts. Trois niveaux de commandes sont obtenus en utilisant l'horloge du système (voir figure III.10). Il est intéressant de noter que ce signal de contrôle utilise de la modulation de largeur d'impulsion ou PWM pour créer ces deux niveaux supplémentaires. Le décodage donne un signal de contrôle par demi-pont. Une seconde partie injecte des temps morts lors de leur changement d'état, et élève la tension grâce à des buffers. En effet, le contrôle de l'amplificateur se fait sous une alimentation de 1,8 V alors que les transistors de sortie fonctionnent sous 5 V. L'injection de temps morts a pour but d'éviter que les deux transistors du demi-pont soient passants en même temps, ce qui créerait un chemin de très faible résistivité entre la
tension de batterie et la masse. Le courant ainsi généré serait perdu en ce qui concerne le rendement, et serait même susceptible d'endommager les transistors de sortie.

<figure><img src="image_71.png" /><figcaption>FIGURE III.9 - Schéma général de l'étage de puissance</figcaption></figure>

<figure><img src="image_72.png" /><figcaption>FIGURE III.10 - Chronogramme du décodage des signaux de contrôle de l'étage de puissance</figcaption></figure>

La figure III.10 illustre la façon dont sont générés les cinq états sur trois niveaux. Les valeurs ‘+1’ et ‘-1’ sont obtenues en fermant un des deux transistors PMOS et le transistor NMOS opposé. La valeur ‘0’ est obtenue en fermant les deux transistors NMOS. Les valeurs ‘-1/2’ et ‘+1/2’ sont quant à elles créées en appliquant ‘+1’ et ‘-1’ pendant une demi-période. La valeur des signaux de contrôle des transistors de puissance en fonction des états du signal quantifié (ctrl) est indiquée sur la figure III.10.

Ces signaux de contrôle sont ensuite envoyés vers la pré-amplification à proprement parler. La figure III.11 donne l'architecture de cette partie de l'étage de puissance pour un demi-pont, partie où les temps morts sont injectés lors des commutations du signal quantifié. Les chaînes d'inverseurs utilisées pour produire les délais sont représentées par un inverseur noté dl sur le schéma. L'injection de ces temps morts perturbe bien entendu l'intégrité du signal et a tendance à créer de la distorsion. Il faut toutefois se rappeler que cette distorsion est générée à l'intérieur de la boucle et qu'elle est donc filtrée et rejetée vers les hautes fréquences au même titre que l'erreur de quantification. Et il en va de même pour toutes les perturbations sur le signal qui interviennent au niveau de l'étage de sortie.
<figure><img src="image_73.png" /><figcaption>FIGURE III.11 – Schéma de principe du circuit de contrôle des transistors de puissance</figcaption></figure>

La sortance du préamplificateur est également un paramètre important. En effet, chaque préamplificateur doit pouvoir piloter la très grande capacité d'entrée des transistors de puissance. Pour ce faire, une chaîne d'inverseurs dont la sortance est de plus en plus grande est mise en place. Cette chaîne est figurée par le bloc « Pré-amplification » sur la figure III.11.

Enfin, les transistors de puissance permettent le pilotage de la charge en tension. Ils sont dimensionnés dans le seul but de minimiser leur résistance quand ils sont passants (résistance ON) afin de maximiser la puissance transmise à la charge, tout en conservant une surface raisonnable. Le critère que nous avons retenu a été de rendre la résistance parasite totale entre le plot Vbat et la masse égale à 500 mΩ. Chaque plot a lui-même une résistance de 20 mΩ et ils sont au nombre de quatre sur le chemin. Les transistors ont donc été dimensionnés pour avoir une résistance ON de 210 mΩ. Un rapide calcul de puissance avec une charge nominale de 8 Ω et une tension de batterie de 5 V donne 1,56 W de puissance à 0 dBFS d'amplitude en entrée (voir équation (I.8), $P_{0dB} = (5/\sqrt{2})^2/(8 + R_p)$ avec $R_p$ la résistance parasite). Avec 500 mΩ de résistance parasite, cette valeur devient 1,38 W et avec 1 Ω, c'est 1,23 W. Cette valeur de résistance ON est donc primordiale, et c'est pourquoi l'étage de puissance occupe à lui seul 52,3 % de la surface totale (voir figure III.27).

## III.3 Convertisseur Analogique Numérique Delta-Sigma à temps continu

Nous allons nous intéresser dans cette section à la conversion analogique numérique présente dans la rétroaction de l'amplificateur de classe D numérique. Le convertisseur analogique-numérique (ADC) a été conçu pour optimiser la stabilité de la boucle à rétroaction partielle en ayant une latence
très faible (inférieure à une période d'horloge) grâce à sa nature temps continu (voir la section II.3 du chapitre II). Comme cela a été démontré dans la même section, le bruit de la boucle à rétroaction partielle est dominé par le bruit de l'ADC qui limite donc les performances de tout le système. Il faut donc un ADC haute performance pour répondre aux contraintes posées par cette boucle, une structure $\Delta\Sigma$ temps continu du 4<sup>ème</sup> ordre a ainsi été choisie pour l'ADC.

Les différentes raisons concernant ce choix seront expliquées dans un premier temps. Nous verrons ensuite brièvement comment cet ADC a été implémenté. Nous nous pencherons enfin davantage sur les deux mécanismes qui permettent à l'ADC de surmonter ses deux principales limitations au point de vue des performances : les problèmes de bruit de phase et d'appariement des composants passifs dans le DAC de rétroaction. La figure III.12 donne la structure système de l'ADC que nous avons utilisé dans le système classe D numérique. Il s'agit d'un modulateur $\Delta\Sigma$ temps continu du 4<sup>ème</sup> ordre avec une quantification sur 9 niveaux utilisant une structure CIFF (présentée dans la section II.2).

## III.3.1 Architecture

<figure><img src="image_74.png" /><figcaption>FIGURE III.12 - Schéma de l'ADC temps continu</figcaption></figure>

L'ADC est tout d'abord composé d'une chaîne de 4 intégrateurs. La sortie de ces intégrateurs, ainsi que l'entrée et un signal pseudo-aléatoire (« dither »), sont additionnées, puis échantillonnées avant d'être quantifiées sur 9 niveaux. Ce signal de sortie quantifié $Q_{ADC}$ est reconverti en analogique
pour être comparé au signal $V_i$ en entrée du modulateur. Ce chemin de rétroaction dispose d'un algorithme de correction dynamique des erreurs d'appariement du DAC (le DEM), et d'un générateur d'horloge « sans » bruit de phase.

Une structure CRFF a été adoptée pour le modulateur afin de n'avoir qu'un seul chemin de rétroaction à piloter, ce qui ne nécessite qu'un seul DAC, et des zéros réglables dans la bande audio. Une structure CRFB (voir section II.3) aurait nécessité plusieurs DAC en courant pour piloter les signaux de rétroaction augmentant la surface. L'ordre de 4 permet d'obtenir une bonne réjection du bruit de quantification (de l'ordre de 120 dB). Le choix de 9 niveaux de quantification permet en plus de diminuer le bruit de quantification de l'ADC tout en ayant un algorithme de DEM pas excessivement complexe (variation exponentielle de la complexité quand le nombre de bits augmente dans notre architecture).

Afin de diminuer l'offset et d'éliminer les erreurs dans le mode commun, une implémentation « fully-differential » a été employée. Elle consiste à transmettre le signal sur deux chemins, positif et négatif, opposés et variant autour d'une tension commune. Le bruit, le gain et la bande passante des amplificateurs ont été soigneusement choisis pour optimiser les performances de l'ADC. Et enfin, pour rendre l'ADC insensible au bruit de phase de l'horloge du DAC, qui limite normalement les performances des convertisseurs temps continu, un générateur d'horloge basé sur une DLL a été conçu.

## III.3.2 Choix d'un convertisseur ΔΣ temps continu

Les convertisseurs ΔΣ temps continu consistent toujours à quantifier le signal sur-échantillonné sur un très faible nombre de valeurs, en rejetant le bruit de quantification vers les hautes fréquences. La différence se trouve dans l'utilisation d'intégrateurs temps continu, un amplificateur opérationnel muni d'une résistance et d'une capacité. Les gains deviennent des rapports de résistances et les additions-soutractions se font en courant aux entrées des amplificateurs. L'intérêt est qu'aucun filtrage analogique de l'entrée n'est nécessaire, car l'opération d'échantillonnage a lieu en sortie du modulateur. Cela permet de diminuer la complexité du circuit et d'éviter toute distorsion engendrée par ce filtrage. De plus, toutes les erreurs internes du modulateur et les erreurs de quantification et d'échantillonnage sont traitées de façon continue et sont réinjectées intégralement dans la boucle de rétroaction. Il est ainsi théoriquement possible d'atteindre un taux de distorsion très faible à condition que le DAC n'engendre pas lui-même de distorsion.
L'utilisation de convertisseurs à temps discret, c'est-à-dire munis d'intégrateurs à capacités commutées, est néanmoins plus répandue pour réaliser des ADC ΔΣ audio. Un exemple est donné dans [4]. L'auteur de [5] effectue une comparaison intéressante entre cette technique et les convertisseurs temps continu. En effet, les ADC à capacités commutées sont théoriquement insensibles aux bruits de l'horloge, il est possible de réduire leur surface avec les changements technologiques et enfin, le fait qu'ils soient temps discret permet une bonne prédicibilité de leur comportement. Ce type de convertisseur est cependant limité par le fait que les amplificateurs utilisés doivent effectuer des transferts de charges rapidement, beaucoup plus rapidement que l'horloge du convertisseur qui est d'au moins quelque MHz. Ils doivent donc avoir une très grande bande passante, ce qui induit de fortes consommations de courant. Les ADC temps continu, justement grâce à leur aspect temps continu, suivent des constantes de temps beaucoup plus faibles, ce qui permet une simplification de la conception des amplificateurs et une consommation de courant plus faible. De plus, le bruit généré par ces amplificateurs est contrôlable en jouant sur les courants de polarisation et la taille des transistors selon les techniques usuelles de conception analogique.

Les ADC temps continu sont toutefois peu courants, à la fois dans l'industrie et dans les publications, pour un certain nombre de raisons. La principale raison, qui concerne tous les ADC temps continu, est le bruit de phase de l'horloge de l'ADC (appelé également « jitter » quand il est défini de façon temporelle). En effet, les données en sortie de l'ADC sont numériques et ne contiennent donc aucune information sur la qualité de l'horloge. Quand la rétroaction est effectuée, le signal numérique est multiplié par l'horloge et la tension de référence. Le bruit de phase est ainsi directement injecté dans l'addition en entrée, il ne peut donc pas être corrigé dans la boucle et augmente le niveau de bruit. Un bruit sur la période de quelques pico-secondes permet seulement un plancher de bruit de -120 dB [5]. Une horloge de PLL classique ne fait souvent pas mieux que 100 ps ce qui donne un plancher de bruit de seulement -80 dB, ce qui est bien en dessous des spécifications audio standards. Nous reviendrons plus tard en détail sur cet effet.

## III.3.3 Dimensionnement du modulateur ΔΣ temps continu

Une méthode de dimensionnement de ces modulateurs est décrite dans l'ouvrage de Schreier sur les convertisseurs ΔΣ [6]. Nous proposons ici une adaptation de cette méthode pour analyser le modulateur temps continu décrit sur la figure III.12. Nous avons conservé les notations et nous reprenons en partie la démonstration.
## III.3.3.1 Principe

La méthode consiste à convertir le modulateur temps continu en un modulateur temps discret en utilisant l'équivalence entre les schémas de la figure III.13 (a) et (b). L'entrée et la sortie de ces deux représentations sont égales. La première donne l'architecture exacte du modulateur temps continu. La seconde applique une fonction de transfert au signal d'entrée avant de l'échantillonner, puis d'entrer dans un modulateur $\Delta\Sigma$ entièrement temps discret. Une fois les coefficients du modulateur temps discret obtenus, il est possible de tracer la fonction de transfert du système et d'analyser les pôles et zéros et adapter les coefficients pour approcher la fonction de transfert désirée.

<figure><img src="image_75.png" /><figcaption>FIGURE III.13 - Schémas équivalents pour effectuer la conversion entre un modulateur temps continu (a) et un modulateur temps discret (b)</figcaption></figure>

Afin d'appliquer cette méthode au modulateur temps continu, ce dernier est représenté sous forme linéaire (voir figure III.14).
<figure><img src="image_76.png" /><figcaption>Figure III.14 - Modèle linéaire de la chaîne d'intégrateur de l'ADC temps continu implémenté dans la boucle d'amplification de classe D numérique</figcaption></figure>

En normalisant la période d'échantillonnage à 1, l'équation différentielle régissant l'état du système peut s'écrire ainsi :

$$
\begin{gather*}
\dot{X}_c = A_c X_c + B_c \begin{bmatrix} u_c \\ v_c \end{bmatrix} \quad \text{avec } X_c = \begin{bmatrix} x_{1c} \\ x_{2c} \\ x_{3c} \\ x_{4c} \end{bmatrix}, \\
A_c = \begin{bmatrix} 0 & -a_1 g_1 & 0 & 0 \\ a_2 & 0 & 0 & 0 \\ 0 & a_3 & 0 & -a_3 g_3 \\ 0 & 0 & a_4 & 0 \end{bmatrix}, \quad \text{et } B_c = \begin{bmatrix} a_1 k_i & -a_1 k_f \\ 0 & 0 \\ 0 & 0 \\ 0 & 0 \end{bmatrix} = [B_{c1} \ B_{c2}] \tag{III.1}
\end{gather*}
$$

Le but est de déterminer les matrices $A_d$ et $B_d$ donnant l'état $X_d(n)$ du modulateur temps discret équivalent et vérifiant l'équation :

$$
X_d(n + 1) = A_d X_d(n) + B_d \begin{bmatrix} u(n) \\ v(n) \end{bmatrix}, \text{avec } X_d(n) = \begin{bmatrix} x_{d1}(n) \\ x_{d2}(n) \\ x_{d3}(n) \\ x_{d4}(n) \end{bmatrix}, \text{et } B_d = [B_{d1} \ B_{d2}] \quad (\text{III.2})
$$

III.3.3.2 Identification

Par souci de clarté, nous réécrivons ici brièvement la démonstration donnée dans [6]. Pour obtenir l'équivalence, il faut résoudre l'équation différentielle (III.1). La solution est donnée dans l'équation (III.3) où la notation $e^M$ dénote l'exponentielle de la matrice M.

$$
X_c(t) = e^{A_c t} X_c(0) + e^{A_c t} \int_0^t e^{-A_c \tau} B_c \begin{bmatrix} u_c(\tau) \\ v_c(\tau) \end{bmatrix} d\tau \quad (\text{III.3})
$$
Avec une période d'échantillonnage égale à l'unité, à chaque coup d'horloge, nous posons l'égalité $X_d(n) = X_c(n)$. Nous pouvons donc écrire :

$$ 
\begin{aligned}
X_d(n + 1) = X_c(n + 1) &= e^{A_c(n+1)} X_c(0) + e^{A_c(n+1)} \int_0^{n+1} e^{-A_c\tau} B_c \begin{bmatrix} u_c(\tau) \\ v_c(\tau) \end{bmatrix} d\tau \\
&= e^{A_c} \left( e^{A_c n} X_c(0) + e^{A_c n} \int_0^n e^{-A_c\tau} B_c \begin{bmatrix} u_c(\tau) \\ v_c(\tau) \end{bmatrix} d\tau \right) \\
&\quad + e^{A_c(n+1)} \int_n^{n+1} e^{-A_c\tau} B_c \begin{bmatrix} u_c(\tau) \\ v_c(\tau) \end{bmatrix} d\tau
\end{aligned} 
\quad (III.4) 
$$

Nous identifions ici l'expression de $X_d(n)$ et nous effectuons un changement de variable dans l'intégrale restante.

$$ X_d(n + 1) = e^{A_c} X_d(n) + \int_0^1 e^{A_c(n+1)} e^{-A_c(n+1-\tau)} B_c \begin{bmatrix} u_c(n+1-\tau) \\ v_c(n+1-\tau) \end{bmatrix} d\tau \quad (III.5) $$

$$ \Rightarrow X_d(n + 1) = e^{A_c} X_d(n) + \int_0^1 e^{A_c \tau} B_{c1} u_c(n + 1 - \tau) d\tau + \int_0^1 e^{A_c \tau} B_{c2} v_c(n + 1 - \tau) d\tau \quad (III.6) $$

### III.3.3.3 Identification

L'expression obtenue dans l'équation (III.6) est composée de trois termes permettant l'identification avec l'équation (III.2). Le premier terme permet d'obtenir :

$$ A_d = e^{A_c} \quad (III.7) $$

Le second terme correspond au filtrage H(s) appliqué à l'entrée $u_c$ défini dans la figure III.13, et le troisième terme correspond à la conversion numérique-analogique du signal de sortie $v(n)$ tel que :

$$ B_{d2}v(n) = \int_{0}^{1} e^{A_c\tau} B_{c2} v_c(n + 1 - \tau)d\tau \quad (III.8) $$

Dans le DAC, le signal de sortie $v(n)$ est multiplié par une horloge RTZ pour donner le signal $v_c(t)$. La figure III.15 montre la relation entre ces deux signaux, ce qui permet de calculer l'intégrale de l'équation (III.8).

<figure><img src="image_77.png" /><figcaption>FIGURE III.15 - Chronogramme de la conversion numérique-analogique</figcaption></figure>
D'après le fonctionnement décrit dans la figure III.15, nous pouvons écrire :

$$B_{d2}v(n) = \left( \int_{1/8}^{3/8} e^{A_c \tau} B_{c2} d\tau + \int_{5/8}^{7/8} e^{A_c \tau} B_{c2} d\tau \right) v(n) \quad (III.9)$$

Dans le cas général, où la matrice $A_c$ n'est pas toujours inversible, il est possible d'obtenir numériquement une approximation de $B_{d2}$ en utilisant la méthode des trapèzes (III.10). N est le nombre de pas par intervalle de longueur $1/4$ et $\delta$ est le pas d'intégration.

$$B_{d2} \approx \sum_{k=0}^{N-1} \frac{1}{2} \left( e^{A_c(k\delta + \frac{1}{8})} + e^{A_c((k+1)\delta + \frac{1}{8})} \right) B_{c2} \delta + \sum_{k=0}^{N-1} \frac{1}{2} \left( e^{A_c(k\delta + \frac{5}{8})} + e^{A_c((k+1)\delta + \frac{5}{8})} \right) B_{c2} \delta \quad (III.10)$$

$$avec \delta(N - 1) = \frac{1}{4} \Rightarrow \delta = \frac{1}{4(N - 1)}$$

### III.3.3.4 Fonction de transfert

Le tableau III.3 donne les valeurs des coefficients de la figure III.14 définies par les valeurs de résistance et de capacité du modulateur temps continu de l'ADC.

<table><caption>TABLEAU III.3 - Coefficients du modulateur ΔΣ de l'ADC</caption><thead><tr><th>Nom</th><th>Valeur</th><th>Nom</th><th>Valeur</th></tr></thead><tbody><tr><td>k<sub>i</sub></td><td>1</td><td>a<sub>1</sub></td><td>4,76.10<sup>6</sup></td></tr><tr><td>k<sub>f</sub></td><td>2</td><td>a<sub>2</sub></td><td>2,70.10<sup>6</sup></td></tr><tr><td>g<sub>1</sub></td><td>0,00382</td><td>a<sub>3</sub></td><td>1,29.10<sup>6</sup></td></tr><tr><td>g<sub>2</sub></td><td>0,00909</td><td>a<sub>4</sub></td><td>0,714.10<sup>6</sup></td></tr></tbody></table>

Avec ces valeurs, nous pouvons obtenir numériquement la matrice $A_c$ en divisant les coefficients $a_i$ par la fréquence de fonctionnement du modulateur pour travailler à une fréquence unitaire.

En utilisant les équations (III.7) et (III.10), nous obtenons numériquement les matrices $A_d$ et $B_d$ qui permettent de décrire le fonctionnement du modulateur temps discret équivalent lorsque l'entrée est égale à 0. Avec les coefficients $a_{i,j}$ et $b_{i,j}$ de ces matrices, nous pouvons écrire le système de l'équation (III.11), en passant en transformée en z, que nous résolvons avec Maxima pour obtenir la NTF du modulateur temps discret équivalent.
$$
\left\{
\begin{array}{l}
X_1 = z^{-1}(a_{1,1}X_1 + a_{1,2}X_2 + a_{1,3}X_3 + a_{1,4}X_4 + b_{2,1}V) \\
X_2 = z^{-1}(a_{2,1}X_1 + a_{2,2}X_2 + a_{2,3}X_3 + a_{2,4}X_4 + b_{2,2}V) \\
X_3 = z^{-1}(a_{3,1}X_1 + a_{3,2}X_2 + a_{3,3}X_3 + a_{3,4}X_4 + b_{2,3}V) \\
X_4 = z^{-1}(a_{4,1}X_1 + a_{4,2}X_2 + a_{4,3}X_3 + a_{4,4}X_4 + b_{2,4}V) \\
V = E + X_1 + X_2 + X_3 + X_4
\end{array}
\right.
\qquad (III.11)
$$

La figure III.16 (a) montre la variation de l'amplitude de la NTF du modulateur temps continu en fonction de la fréquence et III.16 (b) montre les pôles et les zéros de la structure. Nous observons que les pôles sont bien contenus dans le cercle unitaire. Le gain en dehors de la bande audio est de 4,24 dB ce qui traduit une réjection assez importante du bruit de quantification dans la bande audio. C'est pour cela qu'une division par deux est appliquée en entrée du modulateur, pour limiter l'excursion du signal et garantir la stabilité de l'ADC, ce que nous avons vérifié en simulation.

<figure><img src="image_78.png" /><figcaption>FIGURE III.16 – (a) Amplitude de la NTF du modulateur temps continu en fonction de la fréquence
(b) Représentation des pôles et zéros de la NTF sur le cercle unitaire</figcaption></figure>

La figure III.17 donne le spectre du signal de sortie pour un sinus à 1 kHz et -6 dBFS d'amplitude. Nous calculons d'après ce spectre que l'ADC peut théoriquement atteindre un SNR de 127 dB en ignorant le bruit des composants passifs et des transistors.

La méthode que nous avons décrite peut être réalisée par des scripts Matlab et Maxima afin d'accélérer cette analyse. Toutefois, les équations mises en jeu ne sont pas linéaires et la résolution est faite de façon numérique et non symbolique. Cela ne permet pas une identification aisée de la NTF du système avec un filtre passe-haut de même ordre comme cela est possible avec les modulateurs temps discret (voir le chapitre II section II.2). De plus, le modulateur temps discret équivalent d'un modulateur temps continu de type CIFF ne va pas forcément avoir la même structure. Toutefois, même sans résolution formelle pour avoir le modulateur équivalent, cette méthode d'analyse aide à
l'obtention de bonnes performances en choisissant les coefficients du modulateur par itération en approchant les pôles et les zéros de la fonction de transfert désirée, soit « à la main », soit avec un algorithme d'optimisation.

Puis lorsque les coefficients du modulateur ont été déterminés, il reste à dimensionner les amplificateurs opérationnels (gain, bande passante, architecture, bruit) et choisir la taille des composants passifs en fonction de la constante de temps RC à réaliser, la surface optimale et les performances de bruit recherchées. Expliquer tout le dimensionnement de l'ADC nécessiterait un long développement car le circuit est complexe et cela tombe en dehors du champ de cette thèse.

<figure><img src="image_79.png" /><figcaption>FIGURE III.17 - Spectre de la sortie de l'ADC avec une entrée à 1 kHz et -6 dBFS d'amplitude</figcaption></figure>

## III.3.4 Mécanisme de suppression de bruit de phase (DLL)

Comme nous l'avons dit plus haut, la principale limite pour les performances en termes de bruit de l'ADC $\Delta\Sigma$ temps continu est le bruit de phase de l'horloge (le terme anglais « jitter » est plus utilisé). En effet, l'ADC nécessite dans sa boucle de retour une conversion numérique-analogique. Toutefois, convertir directement le signal numérique, qui ne contient intrinsèquement pas de bruit, en un signal analogique produit un signal de retour perturbé par le bruit du système. Ce bruit s'ajoute donc sans correction au signal d'entrée et dégrade fortement le niveau de bruit de l'ADC. Il est dominé par le bruit généré par les changements d'état de la partie numérique à chaque front d'horloge du système.

Si les dispositifs à capacités commutées sont insensibles au bruit de phase, c'est que leurs amplificateurs sont conçus pour que leur sortie s'établisse très rapidement (« settling time » en
anglais). Ainsi le transfert de charge entre les capacités s'effectue au début de la période d'horloge. La valeur de cette charge ne dépend donc pas des variations des fronts d'horloge ou de la durée des impulsions. Les auteurs de [7] ont choisi d'exploiter cette insensibilité au bruit de phase des capacités commutées pour injecter un courant de rétroaction dans leur ADC temps continu. Toutefois, le grand nombre de résistances et de capacités que leur implémentation suscite ne permet pas des performances exceptionnelles du fait de problèmes d'appariement, même en ajoutant un algorithme de DEM performant.

Une autre solution à ce problème est de multiplier le signal de retour par un signal dont la valeur est minimum sur les fronts d'horloge et maximum entre eux afin de minimiser l'impact du jitter sur le l'intégration du signal. Un sinus est ainsi employé dans [8]. Une autre solution intéressante est présentée dans [9], elle consiste à ajouter un filtre FIR (filtre à réponse impulsionnelle finie) après le DEM permettant une bonne correction du bruit de phase. Cela est cependant difficilement implémentable dans l'ADC temps continu car les délais et pôles induits par ce nouveau filtre compliquent grandement la stabilisation de la structure.

Le moyen choisi ici pour éliminer ce bruit est de multiplier la sortie du DAC par un signal d'horloge égal à zéro lors des fronts d'horloge du système. Néanmoins, un tel système ne fait que substituer au bruit généré par les fronts d'horloges, le bruit de phase de l'horloge utilisée. C'est pourquoi l'ADC a été équipé d'un générateur d'horloge pour lequel le bruit de phase du signal de sortie est très faible, uniquement dépendant du bruit thermique, et non du bruit de phase de l'horloge d'entrée. Un schéma du générateur est donné sur la figure III.18. Signalons également que ce générateur a fait l'objet d'une publication [10].

La structure du générateur d'horloge utilisé est basée sur une boucle à verrouillage de délai (« Delay-Locked Loop » en anglais, abrégé par DLL). L'horloge d'entrée traverse tout d'abord une chaîne de 4 cellules de délai contrôlées en courant (VCDL pour « Voltage Controlled Delay Line »). Une cellule est composée d'un « buffer » (deux inverseurs en série) avec un courant de polarisation variable, chargeant une capacité. L'horloge ainsi décalée temporellement, est comparée avec l'inverse de l'horloge d'entrée dans un comparateur de phase (PFD pour « Phase Frequency Detector »). Ce comparateur pilote ensuite une pompe de charge (CP pour « Charge Pump ») qui contrôle le courant envoyé aux cellules de délais. Cette pompe de charge avec sa capacité permet l'ajustement du gain de la boucle et le contrôle de sa stabilité.
<figure><img src="image_80.png" /><figcaption>FIGURE III.18 - Structure du générateur d'horloge sans jitter</figcaption></figure>

Pour être plus précis, le comparateur de phase fait un OU exclusif entre les deux signaux d'horloge, entrée et sortie. Si l'horloge d'entrée est en avance sur celle de sortie, le PFD envoie un courant positif sur la capacité de la pompe de charge, ce qui a pour effet d'augmenter la tension. Cette tension augmente à son tour le courant des inverseurs pour les rendre plus « rapides ». Le signal de sortie peut donc « rattraper » le signal d'entrée grâce à cette boucle de rétroaction d'ordre 1.

A l'équilibre, le fait de comparer l'horloge de sortie avec l'inverse de l'horloge d'entrée la décale d'une demi-période par rapport à elle, et donc, chaque cellule de délai produit un décalage d'un huitième de période. Le signal de sortie appelé RTZ est alors créé en effectuant le OU exclusif entre l'horloge issue de la première cellule de délai et celle issue de la troisième comme illustré sur la figure III.19.

<figure><img src="image_81.png" /><figcaption>FIGURE III.19 - Chronogramme des signaux de la DLL</figcaption></figure>

La durée d'intégration du signal de retour est égale au temps de traversée des deux cellules de délai. Ainsi, cette durée ne dépend pas du jitter de l'horloge d'entrée et n'est soumise qu'au bruit thermique des transistors des inverseurs, ce qui permet d'obtenir un plancher de bruit très bas pour l'ADC. En effet, le bruit thermique dans les inverseurs est contrôlable par des techniques de
conception analogique standard et peut être amené au-dessous des contributions en bruit des composants passifs et des amplificateurs du modulateur.

Il faut cependant préciser que la position relative des périodes actives du signal RTZ est toujours soumise au même jitter que l'horloge d'entrée. Mais cela n'a aucune influence sur l'opération d'intégration du signal de retour car c'est la durée d'intégration qui est importante, et non le moment. De plus, écarter les fronts du signal RTZ des fronts d'horloge du système permet de le rendre peu sensible aux bruits de l'amplificateur de classe D. En effet, si nous supposons une alimentation 1,8 V régulée, la majeure partie des perturbations dans le circuit est due aux commutations de l'étage de puissance qui effectue des appels de courants très importants. Ne pas intégrer le signal pendant ces commutations ne peut qu'améliorer le PSRR de cette partie du circuit.

La ligne de délai est également soumise au bruit de la tension d'alimentation, il est donc important d'avoir une alimentation bien régulée et des masses peu bruitée pour optimiser les performances du générateur d'horloge. Par contre, si l'alimentation 1,8 V est fortement perturbée, ces perturbations peuvent ne pas être compensées dans la boucle de la DLL. Cela dépend de sa fonction de transfert. Ce circuit a été intégré au prototype sur silicium. Nous verrons dans la section III.5 qu'une nette amélioration des performances de l'ADC a été observée en mesure.

## III.3.5 Algorithme de correction dynamique des erreurs d'appariement (DEM)

### III.3.5.1 Principe du DEM

Afin de corriger les erreurs d'appariement dans le DAC, un algorithme de correction dynamique des erreurs d'appariement (que nous abrègerons par DEM pour « Dynamic Element Matching ») a été mis en place sur l'ADC.

<figure><img src="image_82.png" /><figcaption>FIGURE III.20 - Schéma de la boucle rétroactivee de l'ADC</figcaption></figure>
Le DAC a pour but d'effectuer la conversion inverse pour fermer la boucle de retour de l'ADC. Son principe est illustré sur la figure III.20. La valeur de sortie de l'ADC sur 8 bits thermomètre est convertie en un courant qui est injecté sur les deux entrées différentielles du premier amplificateur. Il est constitué de 8 DAC identiques notés 1bDAC, qui génèrent un courant unitaire positif ou négatif selon la valeur du bit de contrôle. Les variations de dimension dues à la technologie provoquent des erreurs d'appariement entre les huit cellules, ce qui rend le DAC non-linéaire. En effet, à une même valeur de sortie de l'ADC correspond toujours une même combinaison de cellules actives provoquant de ce fait de la non-linéarité ou distorsion. Le signal distordu est ensuite directement comparé au signal d'entrée et cette distorsion ne peut donc pas être corrigée dans la boucle de l'ADC. Cette distorsion dans l'ADC se transmet par le même mécanisme à la boucle entière.

Le principe général d'un DEM est le suivant : il s'agit de compenser les différences des huit DAC unitaires en distribuant leur activation. Ainsi, à une même valeur de sortie de l'ADC pourra correspondre de nombreuses combinaisons. Par exemple, si l'ADC sort la valeur '-1', le DEM choisira d'activer pseudo-aléatoirement 3 DAC unitaires parmi les 8!/3!/5!=56 combinaisons possibles. Pour ne pas ajouter de délai dans la rétroaction de l'ADC afin de garantir sa stabilité, ce mélange doit de plus se faire de façon combinatoire.

De nombreuses techniques de DEM ont fait l'objet de publication. La plus simple est la méthode DWA pour « Data-Weighted Averaging » [11]. Elle consiste simplement à effectuer une rotation dans l'utilisation des éléments du DAC pour qu'ils soient équitablement utilisés. Toutefois, la nature cyclique de ce processus du premier ordre (calcul d'une moyenne) crée des harmoniques dans la bande passante et ne peut prétendre à de très bonnes performances. De nombreuses variantes du DWA existent, elles sont listées dans [12], et une version très performante de cet algorithme, du second ordre cette fois, est présentée dans [13]. Un autre algorithme très utilisé, car présentant de bonnes performances pour un coût très modeste en ressources, est le DEM breveté de Galton, qui est basé sur une structure en arbre. Son principe est expliqué dans [14] et son implémentation est présentée dans [15]. L'architecture concurrente au niveau des performances est la quantification vectorielle appelée en anglais « Vector-quantizer » qui sera appelée VQ-DEM [16] – [17]. L'architecture originale de DEM que nous avons développée est issue de cet algorithme, elle permet potentiellement de meilleures performances que le DEM de Galton mais demande plus de ressources.

La figure III.21 montre l'implémentation du VQ-DEM pour une sortie de l'ADC sur 8 bits en code thermomètre. Le signal d'entrée x[n] est fourni à 8 modulateurs ΔΣ dont le signal de rétroaction est l'un des 8 bits de sortie du DEM. Les signaux de sortie des modulateurs qᵢ[n] sont ensuite fournis à l'aiguilleur qui les ordonne du plus petit au plus grand. Les k '1' du signal d'entrée sont affectés aux k DAC unitaires correspondant aux modulateurs avec le plus grand signal de sortie. Par exemple, si la
sortie de l'ADC est égale à +2, x[n] possède 6 bits à '1', qui sont affectés aux DAC correspondant aux 6 plus grands qᵢ[n].

<figure><img src="image_83.png" /><figcaption>FIGURE III.21 - Architecture du VQ-DEM 8 bits</figcaption></figure>

L'opération consistant à ordonner de façon purement combinatoire les 8 valeurs de qᵢ[n] donne toute sa complexité au VQ-DEM. En effet, il y a 8! = 40320 combinaisons possibles pour affecter les bits du signal d'entrée aux DAC unitaires en fonction du résultat des comparaisons. Un tel algorithme ne peut donc pas vraiment être utilisé en pratique au-delà de 4 bits. Pour diminuer cette complexité, nous avons adopté la structure « partiellement » en arbre donnée sur la figure III.22, et que nous noterons PTVQ-DEM pour « Partial Tree Vector Quantizer ».

<figure><img src="image_84.png" /><figcaption>FIGURE III.22 - Architecture du PTVQ-DEM 8 bits</figcaption></figure>

Le signal est d'abord mélangé avant de le diviser en deux, afin de rompre l'asymétrie du signal thermomètre, sans cela, les '0' se trouveraient majoritairement dans un des deux chemins et les '1'
dans l'autre. Le signal ainsi divisé en deux est fourni au bloc DEM deux signaux, noté DEM2, qui est détaillé sur la figure III.23. Dans ce bloc DEM2, le signal x[n] est reconstitué et est fourni aux deux intégrateurs dont la rétroaction négative est le signal de sortie x₁,i[n] correspondant. Les signaux q₀,i[n] sont comparés entre eux et le maximum x₀,k[n] des x₀,i[n] est affecté à la sortie x₁,k[n] avec q₀,k[n] le maximum des q₀,i[n]. Un modèle linéaire temps discret d'un intégrateur ΔΣ du 2ème ordre est donné sur la figure III.24.

<figure><img src="image_85.png" /><figcaption>FIGURE III.23 - Cellule DEM deux signaux du PTVQ-DEM</figcaption></figure>

<figure><img src="image_86.png" /><figcaption>FIGURE III.24 - Modèle d'un des intégrateurs du PTVQ-DEM</figcaption></figure>

Le bloc DEM4 repose sur le même principe que DEM2 sauf qu'il est composé de quatre intégrateurs et que le signal d'entrée x₁,i[n] est converti sur 4 bits thermomètre. Ce sont ces bits qui sont affectés aux plus grands q₁,i[n]. Une modélisation de l'architecture et une étude complète de son fonctionnement ont fait l'objet d'une publication [18]. Nous y prouvons notamment que la structure que nous avons décrite réalise bien une réjection des erreurs d'appariement au second ordre et nous montrons que la superposition de plusieurs niveaux de DEM augmente le niveau de bruit en sortie.

### III.3.5.2 Evaluation des performances du PTVQ-DEM

Dans le but d'évaluer les performances de l'algorithme de DEM que nous avons développé en simulation, nous l'avons placé avec d'autres algorithmes de DEM courants sur l'ADC temps continu. Nous avons ainsi modélisé et simulé avec Matlab Simulink le PTVQ-DEM, le VQ-DEM idéal sur 8 bits illustré sur la figure III.21, le DEM de Galton (GAL), léger et performant, et le DWA, qui a
l'architecture la plus simple. Pour chaque algorithme, nous avons effectué 100 tirages d'erreurs d'appariement du DAC 8 bits suivant une loi normale avec un écart type de 3% par rapport à l'unité. Nous avons effectué une mesure de SNR sur huit cycles d'un signal sinusoïdal d'amplitude -6 dB et de fréquence 1 kHz et nous avons placé les valeurs de SNR obtenues sur l'histogramme de la figure III.25 pour montrer leur distribution. Le tableau III.4 donne les moyennes et écart-types ainsi que leurs équivalents en termes de niveau de bruit par rapport à une référence de 1 V.

<figure><img src="image_87.png" /><figcaption>FIGURE III.25 - Distribution des valeurs de SNR obtenues en simulation selon le type de DEM</figcaption></figure>

<table><caption>TABLEAU III.4 - Moyennes et écart-types des valeurs de SNR obtenues dans les simulations selon le type de DEM</caption><thead><tr><th>Mesure</th><th>GAL</th><th>PTVQ-DEM</th><th>VQ-DEM</th><th>DWA</th></tr></thead><tbody><tr><td>Moyenne</td><td>110,1 dB</td><td>115,6 dB</td><td>120,0 dB</td><td>98,9 dB</td></tr><tr><td>Ecart-Type</td><td>3,75 dB</td><td>3,46 dB</td><td>2,34 dB</td><td>3,19 dB</td></tr><tr><td>Moyenne du niveau de bruit (par rapport à 1 V)</td><td>3,13 μV</td><td>1,66 μV</td><td>1,00 μV</td><td>11,35 μV</td></tr><tr><td>Ecart-Type du niveau de bruit (par rapport à 1 V)</td><td>1,69 μV</td><td>0,81 μV</td><td>0,31 μV</td><td>5,04 μV</td></tr></tbody></table>

Ces résultats de simulation montrent plusieurs choses. Nous voyons que le DWA donne des résultats très en dessous des autres algorithmes, bien que cela puisse convenir à certaines applications où le faible coût est plus important que la performance. Il était de plus prévisible que le PTVQ-DEM ait des performances inférieures au VQ-DEM bien que la différence ne soit pas si grande. Et enfin, nous voyons que le PTVQ-DEM permet un niveau de bruit inférieur de moitié au niveau de bruit produit par GAL. Ces meilleures performances sont néanmoins contrebalancées par le fait que le DEM
de Galton affiche dans [15] un nombre de portes égal à 988 tandis que celui du PTVQ-DEM est de 2642 portes (équivalent NAND2).

## III.3.6 Conclusion sur l'ADC

Nous avons vu comment il est possible de réaliser un ADC ΔΣ temps continu atteignant de très bonnes performances pour une faible consommation. Pour cela, nous avons poussé l'ordre du modulateur à 4 pour faire baisser le plancher de bruit, nous avons utilisé un quantificateur sur 8 niveaux pour diminuer la puissance du bruit de quantification et améliorer la stabilité de l'ADC en fonction de l'amplitude. Les amplificateurs et les résistances ont été dimensionnés de façon à limiter le bruit dans la bande audio. L'influence du bruit de phase a été fortement diminuée grâce à une boucle à verrouillage de délai, qui génère le signal du DAC de retour. Et enfin, les erreurs d'appariement inhérentes à l'utilisation de 8 DAC unitaires pour reconvertir en analogique les 8 bits de sortie ont été compensées grâce à un algorithme numérique de correction dynamique.

L'avantage le plus marquant de cette architecture est sa relativement faible consommation (1,2 mA en simulation), obtenue grâce au relâchement des contraintes de bande passante sur les amplificateurs de la boucle. L'aspect temps continu permet une conversion directe et sans perte du signal analogique, alors qu'un modulateur temps discret nécessite un filtrage pouvant altérer le signal. Un SNR de l'ordre de 110 dB peut être obtenu avec cette architecture, ce qui la situe à l'état de l'art, et aux limites peut-être de ce qui peut être obtenu dans un système mixte, intégré sur silicium.

Toutefois, en dépit de ces avantages, l'utilisation de cet ADC dans la boucle de classe D numérique rend l'amplificateur peu compétitif en termes de surface. Lorsqu'on fait abstraction de l'étage de puissance (qui ne dépend que de la technologie et de la tension d'alimentation) et des générateurs de tensions et courants de référence, on obtient un ADC à quatre amplificateurs avec composants passifs, un générateur d'horloge nécessitant une forte capacité pour sa pompe de charge, et une partie numérique qui demande des ressources relativement importantes (cette dernière pouvant certes être réduite avec une technologie plus avancée). Pour comparer, prenons l'exemple d'un amplificateur de classe D PWM à boucle analogique. Il est composé d'un DAC en boucle ouverte, qui doit être haute-performance, suivi d'un modulateur temps continu du second ordre, contenant deux amplificateurs opérationnels et composants passifs. Cette dernière architecture est donc plus compétitive que le système classe D numérique en termes d'intégration dans un système sur puce, même si les performances audio, notamment en termes de PSRR et THD, sont nettement moins élevées [19].
## III.4 Conception du circuit intégré

Une fois l'amplificateur dimensionné et son architecture fixée au niveau système, l'étape suivante est la conception du circuit intégré. L'amplificateur de classe D implémenté (voir figure III.1) est un système mixte comprenant à la fois une partie numérique et une partie analogique interagissant fortement. La conception de la partie analogique ne rentre pas dans le champ de cette thèse.

### III.4.1 Conception de la partie numérique

Au niveau de la partie numérique, la première étape a été de modéliser tous les blocs numériques en VHDL selon les spécifications que nous avions définies au niveau système (modèle Matlab Simulink). Ces blocs ont ensuite été simulés de façon extensive avec le logiciel Modelsim [20] qui est un outil de simulation de circuits numériques. Une fois leur fonctionnement prouvé, chacun de ces blocs a été intégré au niveau de hiérarchie supérieur pour de nouvelles simulations logiques, afin de vérifier le bon fonctionnement de l'ensemble. Une fois toute la hiérarchie modélisée, nous avons créé des stimuli à partir des modèles Matlab Simulink, permettant de simuler des entrées audio PDM, I2S, la programmation I2C et les autres entrées de contrôle dans le logiciel de simulation logique. Cela a permis de valider toute la partie numérique.

Une fois cette étape accomplie, nous avons profité d'avoir à disposition un prototype d'amplificateur sur FPGA pour implanter une version adaptée de la partie numérique. Nous avons ainsi pu nous assurer de son bon fonctionnement en conditions réelles. Ce fut notamment utile pour tester les ajouts par rapport au premier prototype, comme l'interface et le banc de registres I2C, le réglage du gain, la calibration d'offset, l'atténuation des bruits de démarrage.

Le modèle VHDL du DEM n'a pas pu être testé de la même manière sur FPGA. En effet, il a été spécialement conçu pour l'ADC temps continu décrit plus haut qui n'a jamais été implémenté. Toutefois, ce bloc ne présente pas de problème particulier au niveau de ses interfaces, et une co-simulation entre Matlab Simulink et Modelsim a permis une validation satisfaisante.

### III.4.2 Blocs annexes

Afin de permettre au système de fonctionner de façon indépendante, des blocs annexes ont été ajoutés au circuit. Les principaux blocs concernent la gestion de l'alimentation du circuit. Un bandgap a ainsi été implémenté. Ce circuit permet de générer une tension de référence de 1,2 V, qui ne varie
pas avec la température, à partir de la tension de batterie $V_{bat}$ en utilisant les propriétés intrinsèques des semi-conducteurs. Cette tension de référence est ensuite utilisée pour fixer la tension d'alimentation du circuit, générer des courants de référence pour les amplificateurs et enfin produire les autres tensions de référence nécessaires au système.

Un second bloc annexe du circuit est le LDO (pour « Low DropOut regulator »). Ce circuit génère la tension 1,8 V du système complet, ce qui inclue la partie traitement analogique hors pont en H, et les deux blocs numériques. Ce circuit est un régulateur dont la sortie peut supporter des demandes de courant, jusqu'à un certain point, sans qu'il y ait de chute de tension sur ce nœud d'alimentation. Une capacité externe de 1 µF aide à remplir cette fonction.

Un générateur de courants réglable a également été conçu pour fournir les courants de référence de tous les amplificateurs du système par le biais de miroirs de courant. Il utilise un courant de référence de 1 µA fourni par le bandgap. Afin de permettre l'optimisation de la consommation par rapport aux performances, essentiellement pour les amplificateurs de l'ADC, des registres I2C permettent de régler l'intensité de ces courants. En effet, l'augmentation du courant circulant dans un transistor diminue le bruit généré par ce dernier, ce qui peut permettre de diminuer le bruit de tout le système.

Enfin, quelques buffers ont été ajoutés au système pour réguler la tension de quelques nœuds importants, comme le mode commun (VAG) ou la tension de référence 1,2 V dans l'ADC, afin d'augmenter l'insensibilité du système aux perturbations extérieures.

## III.4.3 Validation du circuit

Tout le travail de modélisation de la partie numérique a été finalisé quelques mois en avance par rapport aux blocs analogiques, cela a permis de mettre en place les outils et les méthodes de simulation mixte sur la suite de logiciel Cadence. La boucle complète d'amplification a pu être rapidement simulée en remplaçant les blocs analogiques par des modèles décrits en Verilog-A, qui est un langage de modélisation de circuits électroniques analogiques couramment utilisé dans l'industrie. Ces blocs en Verilog-A ont ensuite peu à peu été remplacés par les blocs analogiques finalisés.

La simulation mixte est indispensable à la validation d'un système complexe mixte, c'est-à-dire comprenant une partie numérique et analogique. En effet, un logiciel de simulation numérique ne peut simuler le comportement des transistors de la partie analogique. De même, un logiciel de simulation analogique utilisera des modèles plus ou moins complexes pour simuler les transistors de la partie numérique. Or, cette partie numérique contient un très grand nombre de transistors qui fonctionnent
sur deux états : passant ou fermé. Le temps de simulation sera par conséquent extrêmement long par rapport à la complexité réelle du circuit.

Dans le but de permettre la validation de tout le système avec des simulations regroupant les parties analogiques et numériques, les simulateurs analogiques et numériques fonctionnent en parallèle pour simuler chacune des parties de façon synchronisée. Les résultats de telles simulations donnent plus de confiance dans la validité du circuit que des simulations séparées pour les parties analogiques et numériques. La mise en place, la prise en main et l'utilisation pour validation de ces simulations mixtes ont pris un temps très important, mais elles ont permis de corriger un grand nombre de problèmes invisibles autrement.

Les simulations mixtes sur Cadence du circuit complet avec les blocs analogiques au niveau transistor, la partie numérique décrite en Verilog et VHDL et les plots d'entrée/sortie ont permis de donner les prévisions de performances données dans le tableau III.5. Le SNR et la THD+N sont donnés avec une fourchette car à ce niveau de performances, ils peuvent dépendre de phénomènes non décrits ou mal décrits par les modèles de transistor fournis par les fabricants. Le premier prototype d'un circuit sur un procédé nouveau pour l'équipe de conception permet normalement de vérifier la validité des modèles pour l'utilisation particulière qui est faite de ce procédé.

<table><caption>TABLEAU III.5 - Tableau des performances en simulation de l'amplificateur</caption><thead><tr><td>Paramètre</td><td>Valeur</td></tr></thead><tbody><tr><td>SNR</td><td>105 / 110 dB</td></tr><tr><td>THD+N</td><td>-90 / -100 dB</td></tr><tr><td>PSRR à 217 Hz</td><td>90 dB</td></tr><tr><td>Puissance maximale (THD+N = 1 %)</td><td>1,6 W</td></tr><tr><td>Courant</td><td>2,5 mA</td></tr></tbody></table>

### III.4.4 Assemblage du système sur silicium

Les étapes dites de « back-end », c'est-à-dire le dessin des transistors, leur placement, le dessin des pistes de métal et l'assemblage du système sur silicium, viennent après la conception. Ces étapes peuvent être regroupées en trois catégories : la génération du layout du ou des circuit(s) numérique(s), la conception du layout des circuits analogiques et enfin l'assemblage de ces parties, aboutissant au circuit intégré final contenant tout le système.

Tout d'abord, la conception d'un circuit sur silicium nécessite le choix d'un fondeur, qui possède un certain choix de technologies, qui elles-mêmes comportent plusieurs options. La
technologie LFoundry que nous avons utilisée pour la réalisation du prototype possède une taille de grille de transistor de 0,15 µm. Cette technologie a été choisie car elle possède les options souhaitées pour ce type de design mixte. Elle supporte des tensions de 5 V grâce à des transistors spéciaux à drain étendu. La grande valeur de la permittivité électrique $ε_R$ de son isolant permet de plus de réduire la taille des capacités, ce qui est très avantageux dans le circuit que nous présentons ici, en particulier pour l'ADC et la DLL. Enfin, la partie numérique du circuit est relativement faible, elle représente environ 15% de la surface totale. Les gains de surface sont donc trop faibles pour justifier le passage à une technologie dotée d'une taille de grille plus réduite, pour lesquelles le prix du mm² de silicium augmente fortement. D'autres considérations comme le service et la fréquence d'envoi de circuit pour fabrication sont également entrés en ligne de compte. Le véritable point faible de ce choix est la faible utilisation de cette technologie dans l'industrie, ce qui pose des questions en termes de maturité, et qu'un éventuel contrat avec un groupe pour réaliser le circuit en tant qu'IP propriétaire nécessiterait le portage de celui-ci sur une technologie plus courante.

Le choix de la technologie influe beaucoup plus sur la partie analogique que numérique car les caractéristiques physiques des transistors à dimension égale peuvent varier sensiblement d'une technologie à l'autre. Au niveau de la partie numérique, le modèle VHDL ou Verilog est transformé automatiquement par un outil de synthèse numérique en un ensemble de cellules logiques standards interconnectées appelé « netlist ». Ces cellules logiques standards sont ensuite remplacées dans la netlist par les cellules du fondeur spécialement optimisées pour la technologie en termes de surface.

La netlist ainsi obtenue est ensuite fournie à un logiciel de placement et routage. Son rôle est de placer de façon optimale les cellules logiques et de créer automatiquement les lignes métalliques d'interconnexion, et de créer un arbre d'horloge pour les parties séquentielles. L'optimum du placement peut être la minimisation de la surface, ou des temps de traversée des portes, ou encore d'autres critères. Le logiciel crée également automatiquement les lignes d'alimentation et de masse du circuit. Le résultat de cette opération est le dessin des masques de toute la partie numérique qui peut être intégré au layout complet. La figure III.27 (a) donne la surface relative des blocs de la partie numérique après synthèse. L'opération de placement/routage a entraîné une augmentation de la surface d'environ 37 % par rapport à la somme des surfaces de toutes les portes logiques ce qui fait en tout 0,19 mm².

Une fois le masque des blocs analogiques réalisé, tous les blocs du système sont assemblés dans une même vue de manière à optimiser la surface, et les interconnexions et pistes d'alimentation sont réalisées. Un rail d'alimentation est créé tout autour du circuit et des blocs d'entrée-sortie sont ajoutés pour permettre le lien entre le circuit sur silicium et le boîtier. Ces blocs ont également pour fonction d'éviter les surtensions dans les nœuds du circuit par le biais de diodes ESD.
<figure><img src="image_88.png" /><figcaption>FIGURE III.26 - Layout du circuit complet avec la position des différents blocs du système</figcaption></figure>

<figure><img src="image_89.png" /><figcaption>FIGURE III.27 - Surface relative (a) des blocs de la partie numérique (hors DEM) ;
(b) des blocs du cœur du circuit</figcaption></figure>

La figure III.26 donne une vue du layout complet du prototype sur silicium avec la place des différents blocs. La figure III.27 (b) donne la surface relative de ces blocs du cœur du circuit. Le cœur du circuit représente environ 49 % de la surface totale du silicium (1,89 mm²), le routage 11 % et l'anneau contenant les rails d'alimentation et les plots d'entrée-sortie 40 %. La surface totale du circuit sur silicium fait ainsi 3,45 mm².
## III.5 Mesures du circuit intégré

### III.5.1 Dispositif de test et de mesure

#### III.5.1.1 Description de la carte de test

Après l'envoi du circuit intégré en fabrication (2 mois), une carte de test a été conçue dans le but de détecter les erreurs du circuit et d'effectuer des mesures audio. Le dispositif de test et de mesure comprend plusieurs éléments. La figure III.28 (a) présente un schéma de la carte de test avec ses principales fonctions et la figure III.28 (b) donne le placement des différents composants et connecteurs. La puce est placée au centre du circuit sur un « socket ». Cela permet de tester et mesurer différentes puces en utilisant la même carte, sans avoir besoin de les souder. Cela a toutefois pour inconvénient d'ajouter une impédance non négligeable sur toutes les entrées-sorties, et notamment la sortie différentielle de l'étage de puissance.

Les signaux I2C, I2S et l'horloge sont générés par une carte externe Texas Instruments [21]. Un logiciel permet de programmer les registres I2C par l'intermédiaire d'un lien USB entre un ordinateur et cette carte. Les deux signaux I2C produits par le contrôleur USB/I2C de cette carte sont ensuite reliés au circuit par l'intermédiaire d'un décaleur de tension conçu pour les interfaces I2C.

Au niveau de la génération audio, des données numériques sont nécessaires. L'ordinateur joue un morceau, un boîtier spécial relié par USB encode ce signal audio sous un format S/PDIF transmis par câble optique. Ce dernier signal est envoyé à la carte Texas Instruments qui le transforme en un signal I2S, et qui génère de plus une horloge synchrone cadencée à 256 fois la fréquence d'échantillonnage audio, soit 12,288 MHz à 48 kHz. C'est cette horloge qui cadence tout le circuit. La génération du signal PDM est quant à elle décrite dans la section III.5.1.3. Tous ces signaux numériques sont fournis en 3,3 V, ils doivent donc passer par un décaleur de tension pour être définis en 1,8 V, tension pour laquelle est conçu le circuit. Un régulateur a été ajouté à la carte de test pour produire les tensions d'alimentations nécessaires. L'entrée analogique différentielle a quant à elle été générée grâce à l'analyseur Audio Precision APX585 pendant les mesures des performances audio de l'amplificateur, puis par un générateur de signaux plus conventionnel et de moindre qualité pour les mesures de l'ADC qui ont suivi.
<figure><img src="image_90.png" /><figcaption>FIGURE III.28 – (a) Schéma des fonctions de la carte de test, LS est l'abréviation de Level Shifter, ou décaleur de tension ; (b) Schéma de la carte avec placement et désignation des principaux composants</figcaption></figure>

Comme nous le voyons sur la figure III.28 (b), divers commutateurs et de nombreux cavaliers ont été inclus sur la carte pour permettre un contrôle manuel du signal de reset ou de l'alimentation du circuit, l'isolation et le contrôle de signaux internes du circuit. Ils constituent également un point de visualisation pour le débogage. L'inconvénient de ces cavaliers est de présenter une résistance non
négligeable sur des chemins critiques comme l'étage de puissance. Enfin, des composants optionnels ont été ajoutés en sortie de l'amplificateur. Ils permettent d'une part de simuler une charge, et d'autre part de filtrer les composantes haute fréquence du signal de sortie, afin de permettre l'utilisation d'un analyseur audio qui échantillonne à une fréquence inférieure à celle de l'amplificateur. Un schéma de la carte de test est donné en Annexe.

## III.5.1.2 Remarques sur la conception de la carte de test

Nous avons réalisé la conception de la carte de test au sein de l'équipe de Primachip et quelques erreurs de conception ont été commises. Premièrement, le chemin du courant entre le nœud Vbat (nœud d'alimentation de l'étage de puissance, voir figure III.6) et la masse à travers l'étage de puissance possède une forte résistance. A l'origine, nous avions conçu le circuit pour que chaque côté du pont en H n'ait que 250 mΩ de résistance. En bloquant le pont en H à l'état +1, nous avons mesuré sur cette carte une résistance totale de 1 Ω entre le nœud Vbat et le plot en amont de la charge en suivant le sens du courant, et une résistance de 1,5 Ω entre le plot en aval et la masse pour une charge de 8 Ω. Ces résistances limitent la puissance maximale de l'amplificateur.

Deuxièmement, le plan de masse de la carte de test n'a pas pu servir de référence correcte pour le DAC dans la rétroaction de l'ADC. En effet, la résistance parasite entre le plan de masse de la carte et la masse des alimentations, multipliée par le courant drainé par les masses, crée une tension parasite dans le plan de masse de la carte. De plus, le courant injecté par l'étage de puissance dans le plan de masse est corréélé au signal, ce qui entraîne une multiplication du signal par lui-même dans le DAC qui prend cette masse de la carte comme référence, comme nous le verrons dans la section III.5.6.

Un troisième problème provient des décaleurs de tension. En effet, nous avons observé qu'ils prenaient dans les buffers des sorties numériques du circuit un courant de quelques centaines de µA, augmentant artificiellement la consommation totale du circuit de façon non négligeable. Une implémentation plus judicieuse de ces décaleurs de tension aurait été utile.

## III.5.1.3 Génération du signal PDM

L'entrée PDM (pour « Pulse Density Modulation », voir chapitre I) est l'un des points clés de l'amplificateur. En effet, ce format permet à l'amplificateur de recevoir un signal audio numérique modulé sur un seul bit (donc un seul fil), avec une qualité telle que des signaux avec un SNR supérieur à 120 dB peuvent être transmis sans perte de précision du fait de la modulation. Ce format est maintenant assez utilisé dans l'industrie car il permet d'assouplir les contraintes de conception des
circuits imprimés. Nous avons choisi de générer notre propre flux PDM en interpolant et en modulant un signal audio I2S sur un FPGA.

Cette génération se fait en deux étapes : la première est d'amener la fréquence d'échantillonnage du signal audio de Fs (nous supposerons Fs = 48 kHz pour la suite) à 128Fs (soit 6,144 MHz) grâce à un filtre interpolateur. Ensuite, un modulateur ΔΣ fonctionnant à cette dernière fréquence transforme le signal d'entrée en un flux PDM sur un seul bit. Ce modulateur ΔΣ sur deux niveaux possède une structure CRFB du 5ème ordre avec les mêmes coefficients que le modulateur numérique du circuit.

Nous avons défini pour le filtre interpolateur ces trois spécifications : augmenter la fréquence d'échantillonnage du signal audio d'un facteur 128, atténuer les alias du signal d'entrée d'au moins 100 dB et avoir une atténuation de +/- 0,1 dB sur la toute bande audio. De plus, la complexité du filtre doit être suffisamment faible pour pouvoir être porté sur un FPGA. Pour remplir ces conditions, la solution consistant à sur-échantillonner directement le signal jusqu'à un OSR de 128, puis à filtrer les alias avec un unique filtre passe-bas est possible. Un tel filtre doit avoir une bande-passante de 20 kHz et avoir une atténuation de 100 dB à 28 kHz (fréquence du premier alias si le signal d'entrée est à 20 kHz). C'est possible avec un filtre d'ordre 17. Toutefois, lorsque ce filtre est converti en numérique, la précision sur les coefficients doit être telle que le portage sur FPGA consomme trop de ressources.

La solution retenue est donc de procéder au sur-échantillonnage par étapes. La figure III.29 présente l'architecture du filtre choisi et le tableau III.6 donne les caractéristiques des trois filtres qui le composent.

<figure><img src="image_91.png" /><figcaption>FIGURE III.29 - Architecture du filtre interpolateur</figcaption></figure>

<table><caption>TABLEAU III.6 - Caractéristiques des filtres composant le filtre interpolateur</caption><thead><tr><th>Filtre</th><th>LPF1</th><th>LPF2</th><th>CIC</th></tr></thead><tbody><tr><th>Type</th><td>Filtre de Chebyshev type II</td><td>Filtre de Chebyshev type II</td><td>Cascaded Integrator-Comb</td></tr><tr><th>Ordre</th><td>11</td><td>5</td><td>4</td></tr><tr><th>Atténuation</th><td>80 dB</td><td>100 dB</td><td></td></tr><tr><th>Bande passante à +/- 0,1 dB</th><td>20 kHz</td><td>20 kHz</td><td rowspan="2">Zéro à 32Fs, 64Fs et 96Fs, soit 1536, 3072 et 4608 kHz.</td></tr><tr><th>Bande atténuée</th><td>30 kHz</td><td>172 kHz</td></tr></tbody></table>
Les graphes (a), (b), (c) et (d) de la figure III.30 donnent le spectre du signal audio aux différentes étapes de l'interpolation. Le signal audio échantillonné à Fs (voir figure III.30 (a)) est donc sur-échantillonné une première fois à 4Fs. Il passe tout de suite par le filtre d'ordre le plus élevé pour limiter la surface de ce filtre. En effet, quand un filtre est quantifié afin d'être implémenté en numérique, la complexité du filtre en termes de portes logiques dépend certes de l'ordre, mais surtout du rapport entre la fréquence de coupure du filtre et la fréquence de fonctionnement. Plus ce rapport est faible, plus le filtre nécessitera de portes logiques.

<figure><img src="image_92.png" /><figcaption>FIGURE III.30 - Spectres de (a) l'entrée du filtre interpolateur ; (b) la sortie de LPF1 ;
(c) la sortie de LPF2 ; (d) la sortie du filtre interpolateur</figcaption></figure>

Ensuite, une fois le signal à 4Fs filtré (voir figure III.30 (b)), il est sur-échantillonné d'un facteur 8, portant la fréquence d'échantillonnage à 32Fs. Le signal passe cette fois par un filtre d'ordre plus faible, car le premier alias qu'il doit atténuer se trouve à 4.Fs - 20kHz soit 172 kHz (voir figure III.30 (c)). Enfin, le signal passe par un filtre de type « Cascaded Integrator-Comb ». Ce type de filtre est très intéressant pour l'interpolation car il permet en même temps de faire passer la fréquence d'échantillonnage Fs' du signal d'entrée à k.Fs', k étant ici égal à 4, tout en supprimant les alias se trouvant à Fs', 2Fs' et 3Fs'. Le spectre de sortie du filtre interpolateur est donné sur la figure III.30 (d).
## III.5.2 Mesures de l'amplificateur

### III.5.2.1 Dispositif de mesure

L'évaluation précise des performances d'un amplificateur audio nécessite un appareillage de mesure relativement coûteux et spécifique, étant donné les niveaux de bruits mesurés. L'idéal est de disposer d'un analyseur audio. Ce système permet à la fois de générer des signaux extrêmement purs en termes de bruit et de distorsion, de façon analogique ou numérique, de capturer le signal de façon analogique ou numérique sans perte de qualité, et de le traiter dans un logiciel dédié permettant des mesures et balayages rapides. Ce matériel n'était pas disponible à l'IM2NP. Nous avons cependant eu accès par le biais de Primachip à un laboratoire de mesures audio pendant seulement deux jours en décembre 2010, une semaine après la réception du circuit. Nous avons ainsi pu mesurer sur un analyseur audio Audio Precision APX585 la THD+N, le PSRR et la puissance de sortie en fonction de l'amplitude. Nous n'avons malheureusement pas procédé à des mesures du niveau de bruit de l'amplificateur par manque de temps, car les problèmes rencontrés pour faire fonctionner le circuit le mieux possible ne l'ont pas permis.

La figure III.31 illustre le banc de mesure utilisé pour mesurer les performances de l'amplificateur. Les données d'entrée sont générées en I2S par l'analyseur audio, qui fournit par ailleurs un signal d'horloge au système (FPGA et puce). Le FPGA convertit ces données en PDM pour les envoyer à la puce, comme expliqué dans la section III.5.1.3. Le bloc I2C figure la capacité de changer les paramètres de fonctionnement de l'amplificateur depuis l'ordinateur vers l'interface I2C de la puce à travers la carte d'interface Texas Instruments. Des générateurs de tension à faible bruit ont été utilisés pour alimenter le circuit, à la fois dans la configuration standard, où la puce génère ses tensions internes à partir de la tension de batterie 5 V, et dans une configuration où les tensions sont forcées sur les nœuds correspondants.

<figure><img src="image_93.png" /><figcaption>FIGURE III.31 - Banc de mesure de l'amplificateur</figcaption></figure>
Pour toutes les mesures de l'amplificateur présentées dans les sections suivantes, le signal audio différentiel amplifié, issu de l'étage de puissance, est appliqué aux bornes d'une charge simulant l'impédance d'un haut-parleur avec une résistance de 8 Ω et une inductance de 15 μH. Un filtre RC du second ordre est également appliqué sur cette sortie différentielle, afin de protéger l'analyseur audio contre un contenu haute-fréquence de trop haute intensité. Et les mesures obtenues avec l'analyseur audio sont transmises à un logiciel dédié pour être traitées.

## III.5.2.2 Mesure de THD+N

La première mesure est un balayage en amplitude du taux de distorsion et bruit. Nous avons effectué cette mesure pour une tension de batterie de 3 et 5 V avec un ordre de rétroaction partielle de 3. La figure III.32 montre le résultat de ces balayages. Ils sont bien en deçà des performances que nous avions ciblées pour le prototype (voir tableau III.5). En effet, la THD+N maximale ici n'est que de -60 dB pour des amplitudes d'entrée relativement basses (-18 dB) et Vbat = 3 V. L'amplificateur devient instable à partir de -14 dB pour Vbat = 3 V et -10 dB pour Vbat = 5 V, et la stabilisation non-linéaire permet cependant de maintenir artificiellement la THD+N au-dessous de -10 dB au-delà de ces valeurs. Nous observons à 3 V une saturation plus précoce de la boucle car la tension de sortie de l'amplificateur est appliquée aux résistances d'entrée de l'ADC, qui ne varient pas avec Vbat. Le gain dans le chemin de rétroaction qui est proportionnel à Vbat diminue donc. Cela augmente le gain de l'amplificateur et rend la boucle instable à plus faible amplitude. Les performances plus faibles que prévu seront expliquées dans la section III.5.6.

<figure><img src="image_94.png" /><figcaption>FIGURE III.32 - Courbe de la THD+N (taux de distorsion + bruit) en fonction de l'amplitude d'entrée</figcaption></figure>
## III.5.2.3 Mesure de PSRR

Des mesures de PSRR ont également été effectuées avec l'analyseur audio afin de déterminer l'influence de la rétroaction partielle. La figure III.33 présente la valeur du PSRR en fonction de la fréquence d'entrée pour les ordres de rétroaction partielle 1, 2 et 3, avec une tension de batterie égale à 3 V. Ces mesures ont été réalisées sans entrée en injectant dans la tension d'alimentation un signal sinusoïdal d'amplitude 100 mV et de fréquence variable.

Seules les mesures des ordres 1, 2 et 3 ont pu être obtenues, car les ordres 4 et 5 provoquent l'instabilité du prototype, même pour une entrée nulle, et la raie se trouve alors en dessous du plancher de bruit. C'est d'ailleurs ce plancher de bruit qui limite la valeur maximale du PSRR pour les plus basses fréquences. En effet, sur les courbes, l'ordre de la rétroaction n'a plus d'influence sur la valeur du PSRR pour ces basses fréquences. Il suffit en fait d'observer le spectre associé à ces points pour s'apercevoir que la raie à 217 Hz n'est plus visible et que l'analyseur audio utilise la composante du bruit pour calculer le PSRR qui est le ratio entre l'amplitude reçue et l'amplitude fournie.

Les courbes présentées ici affichent des valeurs de PSRR supérieures à celles obtenues dans les simulations de la boucle de rétroaction partielle (voir la figure II.32), car ces dernières n'intègrent pas le taux d'exposition propre à l'amplificateur. Ce taux d'exposition limite la vulnérabilité de l'amplificateur aux perturbations de la tension d'alimentation de l'étage de puissance et augmente de fait le PSRR.

<figure><img src="image_95.png" /><figcaption>FIGURE III.33 - Courbe du PSRR en fonction de la fréquence</figcaption></figure>
### III.5.2.4 Mesure de Puissance

La figure III.34 présente la courbe de la puissance de sortie de l'amplificateur en fonction de l'amplitude d'entrée. En croisant cette courbe avec celle de la THD+N, nous obtenons une puissance maximale de 360 mW pour Vbat = 3 V, et de 960 mW pour Vbat = 5 V, en prenant le critère THD+N = 10 % (-20 dB). Une puissance de sortie à 1,34 W a toutefois été mesurée à 5 V, et pour une amplitude d'entrée de -1 dBFS, avec une THD+N de seulement -10 dB. Cela correspond aux 480 mW relevés pour Vbat = 3 V.

<figure><img src="image_96.png" /><figcaption>FIGURE III.34 - Courbe de la puissance de sortie en fonction de l'amplitude d'entrée</figcaption></figure>

## III.5.3 Mesures de l'ADC

### III.5.3.1 Dispositif de mesure

L'ADC temps continu implémenté dans le circuit a été conçu pour pouvoir être mesuré de façon indépendante, car il peut être utilisé seul dans d'autres applications. Par manque de temps, les mesures de l'ADC n'ont pu être effectuées sur l'analyseur audio, comme ont pu l'être les mesures de l'amplificateur complet. L'IM2NP dispose toutefois d'un banc de mesure d'ADC qui n'est pas adapté à l'audio.

La figure III.35 décrit la chaîne de mesure utilisée. Un générateur de signaux analogiques produit un signal sinusoïdal différentiel dont les deux composantes sont en opposition de phase et oscillent autour du mode commun de l'ADC qui est de 0,9 V. Les deux composantes de ce signal sont connectées à la puce. Le mode de fonctionnement de la puce est contrôlé par I2C, nous avons ainsi
éteint toutes les fonctions inutiles en mode « ADC seul » afin de limiter les perturbations, et nous avons pu contrôler l'ADC, la DLL et le DEM. Des alimentations séparées ont été utilisées pour améliorer la qualité des tensions de référence. Nous avons relevé la sortie de l'ADC sur 4 bits sur un scope numérique. Ces données ont été enregistrées sur un fichier pour être post-traitées sur Matlab.

<figure><img src="image_97.png" /><figcaption>FIGURE III.35 - Banc de mesure de l'ADC</figcaption></figure>

<figure><img src="image_98.png" /><figcaption>FIGURE III.36 - Spectre du signal en sortie de l'ADC avec le générateur de signal du banc de mesure de l'ADC</figcaption></figure>

### III.5.3.2 Mesure de THD+N

Le principal problème du banc de mesure disponible à l'IM2NP provient du générateur de signaux analogiques. Ce dernier produit des signaux sinusoïdaux ayant une THD+N d'environ -63 dB à 1 V d'après sa documentation. Étant donné que la THD attendue est de l'ordre de -90 dB/, aucune mesure valable de THD n'a pu être effectuée. La figure III.36 montre le spectre de sortie de l'ADC avec un signal d'amplitude -12 dB et de fréquence 1 kHz. Le SNDR A-w mesuré est de
66,1 dB. Les harmoniques d'ordre 2 et 3 sont très visibles sur ce spectre et expliquent ce chiffre très bas. La présence ou non du DEM et de la DLL ne modifie pas de façon sensible le spectre obtenu. Pour le DEM, cela signifie que la distorsion générée par le mauvais appariement est inférieure à la distorsion du générateur. Pour la DLL, c'est le bruit de ce générateur qui semble limiter le niveau de bruit.

### III.5.3.3 Mesure du plancher de bruit

En revanche, la mesure du plancher de bruit de l'ADC a donné de bons résultats. Cette mesure s'effectue en connectant les deux entrées différentielles de l'ADC pour garantir une entrée nulle. Les données de sortie de l'ADC sont ensuite extraites par le scope numérique et traitées sur Matlab. Nous avons testé l'influence du DEM et de la DLL. Seule cette dernière possède une influence sur le niveau de bruit. Le DEM a pour fonction de limiter la distorsion, il est donc naturel qu'il n'améliore pas le niveau de bruit. La figure III.37 montre le spectre de la sortie de l'ADC avec et sans DLL pour une entrée nulle. Le plancher de bruit comparé à la pleine échelle donne un niveau de -104,8 dB A-w quand la DLL fonctionne, et seulement -82,6 dB A-w sans la DLL.

La DLL permet donc de gagner un facteur de 22,2 dB sur le niveau de bruit. Cela prouve d'une part l'efficacité de la DLL pour atténuer l'influence du jitter de l'horloge d'entrée, et d'autre part, que l'ADC temps continu permet d'atteindre un niveau de bruit de 105 dB. Sachant que le bruit de l'ADC limite les performances de la boucle classe-D numérique, et que l'environnement de test n'est pas optimal, cela montre le fort potentiel de l'architecture en termes de performances.

<figure><img src="image_99.png" /><figcaption>FIGURE III.37 - Mesure du plancher de bruit de l'ADC (a) avec et (b) sans DLL</figcaption></figure>
### III.5.4 Mesures de consommation

Le circuit a été conçu pour avoir une faible consommation. Nous avons donc mesuré cette consommation dans les principaux sous-blocs du circuit. Nous avons procédé par extinction progressive des fonctions du système en utilisant l'I2C et les commutateurs externes de la carte. Cela nous a permis de déduire par soustraction la consommation des blocs présentés dans le tableau III.7 pour une entrée nulle. La figure III.38 permet de visualiser ces consommations respectives.

<table><caption>TABLEAU III.7 - Tableau des consommations pour chaque bloc principal</caption><thead><tr><td>Nom du bloc</td><td>Consommation de courant</td><td>Pourcentage</td></tr></thead><tbody><tr><td>DLL</td><td>330 µA</td><td>11,3 %</td></tr><tr><td>ADC + BIAS</td><td>1390 µA</td><td>47,8 %</td></tr><tr><td>DEM</td><td>80 µA</td><td>2,7 %</td></tr><tr><td>Étage de puissance</td><td>130 µA</td><td>4,5 %</td></tr><tr><td>Partie numérique</td><td>550 µA</td><td>18,9 %</td></tr><tr><td>LDO + Bandgap</td><td>430 µA</td><td>14,8 %</td></tr><tr><td>Total</td><td>2,91 mA</td><td>100 %</td></tr></tbody></table>

<figure><img src="image_100.png" /><figcaption>FIGURE III.38 - Consommation relative des principaux blocs du circuit</figcaption></figure>

Les problèmes du circuit nous ont toutefois empêchés d'obtenir des mesures complètes. En effet, comme nous le verrons dans la section III.5.5, un composant parasite entre le nœud Vbat et le nœud LDO ne nous permet pas de fixer ces nœuds à leur tension nominale. Nous avons par conséquent forcé ces deux nœuds à 1,8 V afin d'annuler la tension aux bornes du composant parasite, et ainsi supprimer son influence sur les mesures de courant. Nous n'avons toutefois pas pu obtenir la consommation de l'étage de puissance quand il est alimenté sous 5 V.
Ces mesures de consommation montrent que notre architecture d'amplificateur se trouve dans une bonne moyenne par rapport aux consommations rapportées par les amplificateurs de l'état de l'art dont la consommation se situe entre 2,2 et 3,2 mA pour la majorité (voir tableau I.2). En effet, la consommation totale amputée de celle du LDO et du Bandgap, qui ne font pas vraiment partie de l'amplificateur, est de 2,5 mA. Il faut de plus ajouter que la consommation de l'ADC et des blocs lui permettant de bien fonctionner (DEM et DLL) s'élève à 62 % de la consommation totale. Enfin, nous nous sommes aperçus que les décaleurs de tension de la carte de test consommaient quelques centaines de µA de courant sur les sorties, augmentant significativement la consommation relevée de l'étage numérique. Il y'a également un certain nombre d'optimisations possibles pour réduire ces courants.

## III.5.5 Erreurs de conception

Un unique prototype du circuit présenté dans ce chapitre a été réalisé. Même avec des vérifications poussées (simulations signaux mixtes) et extraction de parasites, il est assez courant dans l'industrie d'avoir des erreurs qui empêchent un fonctionnement normal du circuit. Seulement trois personnes ont participé de façon permanente à la conception, et trois sous-traitants ont exécuté la partie layout à distance. Il est donc malheureusement peu surprenant que des erreurs aient été commises. L'objet de cette section est de décrire et d'analyser les erreurs que nous avons détectées dans le circuit dans le but d'expliquer le mauvais fonctionnement et les mauvaises performances de l'amplificateur.

### III.5.5.1 Erreurs du circuit

Comme nous l'avons vu dans la section III.5.2 qui regroupe les résultats de mesure de l'amplificateur, le principal défaut observé est une distorsion et un niveau de bruit importants. De plus, un composant parasite entre le nœud d'alimentation des blocs analogiques 1,8 V (nœud Vdda sur la figure III.39) et le nœud d'alimentation de l'étage de puissance (nœud Vbat sur la figure III.39) lie les deux tensions. Cela induit un courant entre ces deux nœuds lorsqu'on leur applique une tension par le biais de générateurs de tension externes. La tension du nœud Vdda est générée normalement par le LDO, mais peut être forcée avec un générateur externe. C'est notamment l'alimentation de l'ADC, de la DLL et la partie basse tension de l'étage de puissance.

Nous avons effectué un long travail pour détecter et caractériser ce défaut. Nous avons logiquement cherché les points dans le circuit où les nœuds Vbat et Vdda sont proches. Ils ne le sont qu'au niveau du Bandgap et de l'étage de puissance. Le nœud d'alimentation du Bandgap a été relié
par précaution sur un plot différent de l'alimentation de l'étage de puissance, nous avons donc pu éliminer cette hypothèse et chercher une erreur potentielle dans l'étage de puissance.

Dans l'étage de puissance, les composants qui nécessitent les deux alimentations sont les 4 décaleurs de tension se trouvant dans la chaîne de commande des transistors de puissance. Le layout d'un décaleur de tension est donné sur la figure III.39. Nous observons un blindage vertical entre l'un des deux transistors alimenté par Vdda et les transistors alimentés par Vbat. Toutefois, un de ces deux transistors se trouve du même côté que Vbat. A cet endroit, les nœuds Vdda et Vbat ne sont séparés que d'environ 1 µm. Même sans l'existence d'un composant parasite, cela poserait un problème de conception car le nœud Vbat est très bruité, et le nœud Vdda doit être aussi stable que possible. Nous verrons dans la section suivante III.5.5.2 une caractérisation de ce composant parasite, et dans la section III.5.5.3, nous verrons que la section de la branche de Vdda alimentant les décaleurs de tension par la technique du FIB permet d'incriminer le layout du décaleur de tension.

<figure><img src="image_101.png" /><figcaption>FIGURE III.39 - Layout d'un des 4 décaleurs de tension</figcaption></figure>

Deux autres erreurs de conception ont concerné la partie numérique. Un coefficient 2 a été oublié dans la correction d'offset, cela ne permet que de corriger de moitié l'offset de l'ADC. Toutefois, la valeur détectée par l'algorithme peut être lue grâce à l'interface I2C. Cela permet de déduire la correction effective d'offset permise par l'amplificateur. Les mesures d'offset que nous avons réalisées indiquent ainsi que l'offset de la boucle peut être amené à quelques centaines de µV sur un offset de départ d'environ 3,2 mV.

Le second problème vient de la conception de la machine d'état pilotant le mécanisme de suppression des bruits de démarrage. Cette machine d'état est pilotée par un bit du banc de registres I2C. Elle fonctionne de façon satisfaisante un certain nombre de fois, lorsqu'on passe en mode MUTE
(« muet ») par exemple. Mais elle se bloque à un moment donné. Ce problème de robustesse de la machine d'état par rapport aux variations du bit I2C doit pouvoir être réglé facilement, et les bruits d'allumage et d'extinction de l'amplificateur sont parfaitement inaudibles lorsque la machine d'état fonctionne.

## III.5.5.2 Mesure du composant parasite

Après nous être aperçus de la présence du composant parasite entre les nœuds Vdda et Vbat, nous avons décidé de le caractériser. Pour cela, nous avons pris une puce éteinte, avec toutes ses entrées non connectées. Nous avons ensuite appliqué une tension entre les deux plots du circuit, et mesuré le courant passant au travers du composant parasite. La figure III.40 présente la caractéristique du courant en fonction de la tension. Les courbes obtenues avec 4 puces différentes sont données, nous pouvons voir qu'elles sont très bien superposées.

<figure><img src="image_102.png" /><figcaption>FIGURE III.40 - Mesure de la caractéristique courant-tension du composant parasite entre les nœuds Vdda et Vbat pour 4 puces différentes notées Puce 1 à 4</figcaption></figure>

Ces courbes peuvent être clairement séparées en une composante linéaire et une composante exponentielle. Une partie linéaire est une caractéristique résistive dont la valeur mesurée est de 230 Ω. La seconde partie se superpose à la première à partir de +1,2 V. En retirant la composante linéaire à cette courbe, nous obtenons ce qui ressemble très fortement à la caractéristique de deux diodes en série dont la tension de seuil serait de 0,6 V. En étudiant le layout et la documentation du fondeur, ce composant ne devrait pas exister. Il était présent à la réception des circuits. Il peut donc s'agir d'un composant parasite qui s'est activé lors de la fabrication. Toutefois, la mauvaise isolation entre les deux nœuds dans le décalateur de tension constitue une erreur de conception.
### III.5.5.3 Utilisation du FIB

Afin de valider l'hypothèse selon laquelle le composant parasite mesuré est dû à une erreur de dessin des masques dans l'étage de puissance, nous avons sectionné le chemin d'alimentation 1,8 V de l'étage de puissance sur le circuit en utilisant la technique du FIB (« Focused Ion Beam » en anglais). Cette technique peut être utilisée pour effectuer des entailles de très faibles dimensions sur une puce électronique. Le circuit doit être placé sous le faisceau d'électrons d'un microscope électronique à balayage (MEB) afin de permettre l'observation. Le FIB est une fonction supplémentaire ajoutée au MEB. C'est un second faisceau composé d'ions accélérés qui est émis vers la zone à entailler, détachant les couches d'atomes les unes après les autres jusqu'à la profondeur souhaitée.

Pour observer convenablement le circuit, un appareil créant les « bondings », c'est-à-dire les fils conducteurs entre les plots de la puce et le boîtier, est requis pour relier tous les nœuds à la masse. En effet, les électrons contenus dans le faisceau du MEB et touchant le métal ont tendance à s'accumuler dans les nœuds du circuit, si aucun chemin vers la masse n'est prévu. Cet effet empêche concrètement la visualisation du circuit au MEB, c'est ce qui explique l'image dégradée sur la figure III.41. L'entaille a toutefois pu être réalisée grâce aux coordonnées relevées sur le layout. Cette entaille et les deux pistes sectionnées sont toutefois visibles sur la figure III.41.

Après la section de la piste au FIB, nous avons replacé le circuit sous pointes et nous n'avons plus détecté aucun composant parasite entre le nœud à la tension de batterie et le nœud d'alimentation 1,8 V issu du LDO. Nous avons pu en déduire que le composant parasite entre les deux nœuds était situé dans la partie étage de puissance. Au regard de la faible distance dans les décaleurs de tension entre les nœuds Vdda et Vbat qui doivent être très bien isolés (voir figure III.39), et le mauvais placement de la barrière d'isolation, tout porte à croire que cette erreur de conception est responsable du composant parasite.

<figure><img src="image_103.png" /><figcaption>FIGURE III.41 - Image au MEB de l'entaille réalisée grâce au FIB</figcaption></figure>
### III.5.6 Explication des résultats de mesure

Dans cette section, nous montrons par un calcul théorique qu'étant donné la conception du circuit et le composant parasite détecté, nous pouvons expliquer les mauvaises performances du système. La figure III.42 propose un schéma électrique simplifié d'un DAC unitaire situé dans la rétroaction de l'ADC. Un DAC unitaire utilise les tensions de référence vddar et vssar et deux résistances unitaires $R_u$ pour produire une sortie en courant différentielle dépendant de la valeur du bit associé. Le nœud vddar est relié à une tension 1,8 V de référence et vssar à une masse de référence. Le DAC total est constitué de 8 DAC unitaires dont les nœuds de sortie sont reliés, pour injecter sur l'entrée différentielle du premier amplificateur de l'ADC un courant proportionnel à la sortie numérique de l'ADC.

<figure><img src="image_104.png" /><figcaption>FIGURE III.42 - Schéma électrique simplifié d'un DAC unitaire</figcaption></figure>

Du fait de maladresses dans la conception du système, les références vddar et vssar sont contaminées dans une certaine mesure par le signal audio. Pour le nœud vddar, l'erreur a été de faire de ce nœud de référence le nœud d'alimentation 1,8 V des plots d'entrée-sortie analogiques. Cela a créé un lien avec le nœud LDO, par le biais de diodes, qui est lui-même malencontreusement connecté à Vbat par le composant parasite. Ce nœud de référence aurait dû être isolé des autres nœuds.

Le nœud vssar a quant à lui été directement connecté au plan de masse de la carte. Il n'a pas été prévu de plan de masse séparé entre les masses analogiques qui doivent être perturbées le moins possible, et pour la masse de l'étage de puissance, qui injecte un fort courant (jusqu'à 500 mA), très corrélé au signal audio. Ce courant multiplié par la résistance de quelques dizaines de mΩ, reliant le plan de masse de la carte aux sources de tension, fait que le plan de masse de la carte a une tension variable, fonction du signal audio. Ce dernier défaut peut être atténué avec une conception soignée de la carte de test.
La donnée audio numérique data(t) en entrée du DAC, codée sur 8-bits thermomètre, est exprimée en fonction de la valeur des bits dataᵢ(t) égaux à 0 ou 1, et en fonction de l'entrée de l'ADC S(t) et de l'erreur de quantification E_Q(t), négligeable dans la bande audio. S(t) et E_Q(t) sont sans dimension.

$$
\begin{equation}
\begin{cases}
\text{data}(t) = S(t) + E_Q(t) \\
\text{data}(t) = \sum_{i=1}^{8} \text{data}_i(t) = -\sum_{i=1}^{8} (1 - \text{data}_i(t))
\end{cases}
\tag{III.12}
\end{equation}
$$

Nous calculons le courant en sortie du DAC en faisant la somme des courants de sortie des 8
DAC unitaires.

$$
i_{\text{DAC}}(t) = \frac{1}{R_u} \cdot \sum_{i=1}^{8} \text{data}_i(t) \cdot \text{vddar}(t) + \frac{1}{R_u} \cdot \sum_{i=1}^{8} (1 - \text{data}_i(t)) \cdot \text{vssar}(t) \quad (\text{III.13})
$$

Nous exprimons la contamination des deux tensions de référence vddar et vssar par le signal
audio en les donnant comme la somme de leur valeur nominale (respectivement vdda et 0), et du
signal audio S(t) atténué de coefficients α et β, homogènes à une tension.

$$
\left\{
\begin{array}{l}
vddar(t) = vdda + \alpha \cdot S(t) \\
vssar(t) = \beta \cdot S(t)
\end{array}
\right.
\qquad (\text{III.14})
$$

En insérant les équations (III.12) et (III.14) dans (III.13), nous obtenons :

$$
\begin{align*}
i_{\text{DAC}}(t) &= \frac{1}{R_u} \cdot \left( (vdda + \alpha \cdot S(t)) \sum_{i=1}^{8} \text{data}_i(t) + \beta \cdot S(t) \sum_{i=1}^{8} (1 - \text{data}_i(t)) \right) \\
&= \frac{vdda}{R_u} \cdot \text{data}(t) + \frac{1}{R_u} \cdot S(t) \cdot (\alpha - \beta) \cdot \sum_{i=1}^{8} \text{data}_i(t) \tag{III.15} \\
&= \frac{vdda}{R_u} \cdot \text{data}(t) + \frac{\alpha - \beta}{R_u} \cdot \text{data}(t)^2 + \frac{\alpha - \beta}{R_u} \cdot \text{data}(t) \cdot E_Q(t)
\end{align*}
$$

Le résultat de l'équation (III.15) explique à la fois le problème de distorsion rencontré, avec
notamment des harmoniques de rang pair, et le mauvais plancher de bruit obtenu. Le premier terme est
la sortie idéale du DAC. Le deuxième terme montre que les perturbations ajoutent le carré du signal en
entrée de l'ADC, générant donc des harmoniques d'ordre pair. Et enfin, le troisième terme montre un
mélange entre le bruit de quantification de la boucle et le signal audio. Cela signifie que le bruit de
quantification se replie autour du signal audio, dans la bande audio, donnant de faibles valeurs de
SNR. Nous voyons que ces effets dépendent des valeurs des coefficients α et β. Le coefficient α est
défini par le composant parasite, et le coefficient β peut être fortement atténué grâce à une bonne
gestion des masses à la fois dans le circuit intégré et dans la carte de test.
Pour vérifier ces hypothèses, il conviendrait de comparer les spectres obtenus en mesure à des simulations Matlab Simulink dans un premier temps, puis des simulations mixtes sur Cadence qui prendraient en compte plus d'effet comme la saturation des blocs analogiques, leur réjection du bruit d'alimentation, et potentiellement d'autres phénomènes complexes qui nous ont échappé. Les conditions matérielles ne nous ont malheureusement pas permis d'obtenir les données suffisantes pour mener à bien cette étude.

## III.6 Améliorations possibles de l'amplificateur

Nous avons parlé dans la section précédente des problèmes de conception du circuit. L'objet de cette partie est de tirer les conclusions de ces erreurs afin d'obtenir une version du circuit avec des performances optimales par rapport à l'architecture de l'amplificateur. Une seconde version du circuit serait donc le prototype actuel avec la correction des erreurs identifiées. Toutefois, pour une troisième version, de réelles améliorations de l'architecture peuvent être envisagées. Nous ne citerons pas l'amélioration des performances audio ciblées car les atteindre serait certainement largement suffisant au vu des applications embarquées actuelles. Nous nous concentrerons sur l'optimisation de la surface du circuit pour augmenter sa compétitivité par rapport aux architectures concurrentes, et la diminution de la consommation du circuit.

### III.6.1 Optimisation de la surface

L'optimisation de la surface passe par l'analyse des surfaces relatives des blocs du système. La figure III.27, dans la section III.4.4, montre la distribution de la surface totale. En simplifiant, les surfaces relatives des différentes composantes du circuit sont les suivantes : 50% de la surface est allouée à l'étage de puissance, 25% à l'ADC avec le DEM et la DLL, 15% à la partie numérique et 10% à la partie génération de tensions et courants.

Il apparaît ainsi que l'étage de puissance est l'élément le plus étendu avec 50% de la surface du circuit, sans tenir compte de l'anneau des plots d'entrées/sortie. Ce serait donc en l'optimisant que les gains de surface seraient les plus importants. Cependant, cette surface est très largement dominée par les 4 transistors de puissance, et les dimensions de ces transistors de puissance ne dépendent que des spécifications de puissance de sortie maximale, qui déterminent le R<sub>ON</sub>, et de la technologie utilisée. Ces résistances de canal dissipent non seulement de l'énergie, mais elles diminuent également la
tension disponible aux bornes du haut-parleur, provoquant plus rapidement une saturation du signal de sortie et de la distorsion.

Dans l'ADC temps continu, il est possible de montrer à partir des équations du modèle linéaire du système que la contribution au bruit total de chaque amplificateur décroît quand la place de l'amplificateur augmente. Ainsi le premier intégrateur est conçu pour avoir un niveau de bruit très faible, alors que cela a beaucoup moins d'importance pour les autres amplificateurs de la boucle (20 dB de réjection intrinsèque du bruit en plus à chaque ordre supérieur). Il serait donc plus optimal en termes de surface d'avoir quatre intégrateurs différents et de plus en plus petits. Cependant, sur ce premier prototype, les trois derniers intégrateurs de l'ADC sont identiques pour réduire le temps de conception.

Cependant, ces gains de surface sont marginaux. En supposant arbitrairement un gain après optimisation de 30% sur la partie numérique, de 10% sur l'ADC, de 30% sur la génération de courants et de 25% sur bandgap et LDO, le gain serait de 9% sur la surface totale de silicium. Ce serait un gain sensible mais pas fondamental. L'ADC, dont la taille ne peut pas être vraiment réduite en changeant de technologie, occuperait toujours une part très importante du circuit.

## III.6.2 Optimisation de la consommation

La consommation est un facteur important dans le choix d'un amplificateur audio pour applications mobiles. Nous avons vu dans la section III.5.4 que le circuit consommait 2,9 mA au lieu des 2,5 mA visés. La consommation du prototype n'est certes pas optimale étant donné que les performances ont été privilégiées dans les parties analogiques. La figure III.38 montre les consommations relatives des différents blocs du circuit. La consommation totale au repos est ainsi dominée à 62 % par la consommation de la conversion analogique-numérique, c'est-à-dire l'ADC, la DLL, le DEM et les générateurs de courant.

De même que la surface des intégrateurs d'ordre élevé peut être diminuée, le courant circulant dans chaque amplificateur peut être optimisé. Le courant nominal de l'amplificateur du premier intégrateur est de 525 µA, et il est de 117,5 µA dans chacun des trois autres. En supposant que cette valeur peut être divisée par deux à chaque étage, 150 µA peuvent être ainsi gagnés. La démarche serait de diminuer le courant jusqu'à ce que le bruit des amplificateurs ait une influence non négligeable sur le bruit de l'ADC par rapport au bruit de quantification et du DAC. Une augmentation de 0,1 dB du plancher de bruit de l'ADC en contrepartie de la diminution du courant pourrait par exemple être un critère acceptable.
Enfin, mettre en place un mode basse-consommation quand le signal d'entrée est nul serait à explorer. L'ordre de rétroaction partielle serait mis à zéro, et l'ADC en consommation minimale. Il n'y aurait certes plus aucun mécanisme pour rejeter les perturbations de l'étage de puissance, mais le taux d'exposition à la tension de batterie serait nul grâce au niveau zéro de l'étage de puissance. Cela permettrait ainsi de réduire fortement la consommation de l'amplificateur en annulant ou presque la consommation de l'ADC. Il faudrait toutefois effectuer cette modification avec soin pour limiter tout bruit parasite au redémarrage de la boucle.

## III.7 Conclusion du chapitre

Dans ce chapitre, l'implémentation d'une solution originale d'amplificateur de classe D numérique a été décrite. La boucle utilisée dans cet amplificateur est composée d'un modulateur numérique fournissant le contrôle de l'étage de puissance, et un ADC est placé dans la rétroaction pour fermer la boucle. La nouveauté réside dans l'apport de solutions aux problèmes de stabilité posés par ce type de structure, grâce à une structure de boucle originale et à un ADC haute-performance. Un prototype de cette architecture sur circuit intégré a ensuite été présenté. Cette architecture peut supporter un grand nombre d'options et de mécanismes de compensation des défauts, telles que la calibration d'offset ou la suppression des pops, sans trop de coût de développement et de surface. Cela est dû au fait que la majeure partie des opérations du système se fait de manière numérique. Dans un amplificateur à boucle entièrement analogique avec un DAC en entrée, l'ajout de mécanismes analogiques donne un temps de développement plus long et rend plus difficile le passage d'une technologie à l'autre. Cet avantage est donc d'un grand intérêt pour la conception rapide de configurations optimisées pour des spécifications particulières.

Nous avons ensuite décrit un étage de puissance, composé de préamplificateurs et d'un pont en H, pouvant prendre 5 « états ». Les deux états intermédiaires ajoutés aux '+1', '0' et '-1' sont en fait un état actif durant une demi-période d'horloge. Cela revient finalement à utiliser une technique de PWM numérique car c'est la durée de l'impulsion qui est modulée et non le niveau de celui-ci. En suivant cette logique, il serait possible d'ajouter davantage de niveaux de quantification au modulateur pour améliorer la stabilité de l'amplificateur à haute amplitude, mais de trop petites impulsions pourraient causer des problèmes d'EMI et de la consommation dues au nombre de commutations.

Un convertisseur analogique numérique $\Delta\Sigma$ temps continu répondant aux contraintes de la boucle à rétroaction partielle a également été présenté. Cette architecture temps continu est peu courante par rapport à des ADC utilisant la technique des capacités commutées. Elle présente toutefois
l'avantage de peu consommer et sa nature de temps continu, par opposition à temps discret, lui permet sans filtrage de respecter l'intégrité du signal d'entrée dans la bande passante, rendant théoriquement la distorsion négligeable. Son principal désavantage est d'être totalement vulnérable au bruit de phase de l'horloge au niveau de la rétroaction, limitant fortement le SNR par rapport aux capacités commutées pour des conditions d'horloge standards. Un générateur d'horloge insensible au bruit de phase a été ajouté pour atténuer ce phénomène et donner de bonnes performances.

Ensuite, les différentes étapes de la conception d'un prototype sur circuit intégré de l'amplificateur de classe D numérique ont fait l'objet d'une section. Il s'agit d'un système mixte complexe à concevoir, valider et assembler. Avant de montrer les performances obtenues avec le prototype, nous avons présenté l'environnement de mesure, qui comprend à la fois des fonctions numériques de génération de données audio, de programmation série de la puce, et de fonctions analogiques de filtrage et d'interfaçage.

Il s'est avéré que les performances du prototype n'ont pas été au niveau de celles obtenues en simulation. Le niveau de THD+N maximale n'est que de -60 dB au lieu de -90 dB attendus, et sur une plage d'amplitude beaucoup plus faible du fait de la forte instabilité de la boucle. La consommation de courant mesurée est environ celle visée : 2,9 mA au lieu de 2,5 mA. Des mesures de PSRR ont pu être obtenues seulement pour un ordre de rétroaction partielle de 3 du fait de l'instabilité de la boucle à des ordres supérieurs. Le PSRR est toutefois supérieur à 80 dB à 217 Hz ce qui place l'architecture parmi les plus performantes dans l'état de l'art (tableau I.2). Nous avons également mesuré que nous obtenions un plancher de bruit de -105 dB A-w sur l'ADC, ce qui est proche des performances simulées. Nous avons mené une analyse après ces mesures et sommes parvenus à expliquer ces mauvais résultats par le composant parasite que nous avons mis en évidence entre les nœuds Vdda et Vbat, et également par des problèmes dans la conception du circuit et de la carte de test. En réglant ces problèmes, nous affirmons que l'architecture présentée dans cette thèse est à même de répondre aux spécifications des amplificateurs audio de dernière génération, voire même de les dépasser en ce qui concerne le PSRR.

La principale marge de progression de ce système d'amplificateur de classe D numérique est sa surface. Idéalement, la surface occupée par l'amplificateur devrait se réduire à une petite partie numérique de contrôle, à une partie analogique minimale et principalement au pont en H, dont la surface n'est fonction que du courant maximal à débiter et des caractéristiques physiques de la technologie. Un travail rigoureux d'optimisation pourrait permettre de beaucoup gagner en relâchant quelques contraintes par rapport au prototype, dimensionné pour déterminer les performances optimales de la boucle de classe D numérique plutôt que réduire les coûts.
Références du chapitre III

[1] Analog Device, *PDM Digital Input, Mono 2.4W Class-D Audio Amplifier* - SSM2517, 2010.

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[6] S. Norsworthy, R. Schreier et G. Temes, Delta-Sigma Data Converters - Theory, Design, and Simulation, Wiley Interscience - IEEE Press, 1997.

[7] M. Ortmanns, F. Gerfers et Y. Manoli, «A Continuous-Time Sigma-Delta Modulator with Switched Capacitor Controlled Current Mode Feedback,» chez ESSCIRC, 2004.

[8] A. Eshragi, R. Ganti et W. Gao, «High performance delta-sigma ADC using a feedback NRZ sin DAC». US Brevet 6,462,687, 8 Oct. 2002.

[9] L. I., A. Vinje et T. Saether, «Delta-Sigma DAC Topologies for Improved Jitter Performance,» chez 124th AES Convention, 2008.

[10] E. Hardy, H. Ihs, C. Dufaza, S. Meillère et R. Bouchakour, «Jitter-free return-to-zero generator,» *Electronics Letters*, vol. 47, n° 111, pp. 644-645, 2011.

[11] R. Baird et T. Fiez, «Linearity Enhancement of Multibit Delta-Sigma A/D and D/A Converters using Data Weighted Averaging,» *IEEE Trans. Syst. II, Analog Digital Signal Process.*, vol. 42, pp. 753-762, 1995.

[12] D. H. Lee et T. H. Kuo, «Advancing Data Weighted Averaging Technique for Multi-Bit Sigma-Delta Modulators,» *IEEE Trans. Circuits and Syst. II, Express Briefs*, vol. 54, pp. 838-842, 2007.

[13] X. M. Gong, «An Efficient Second Order Dynamic Element Matching Technique for a 120 dB Multiple-Bit Delta-Sigma DAC,» chez AES 108th Convention, 2000.

[14] I. Galton, «Spectral Shaping of Circuit Errors in Digital-to-Analog Converters,» *IEEE Trans. Syst. II, Analog Digital Signal Process.*, vol. 44, pp. 808-817, 1997.

[15] E. Fogleman, J. Welz et I. Galton, «An audio ADC delta-sigma modulator with 100 dB SINAD and 102 dB DR using a second-order mismatch-shaping DAC,» chez *IEEE Custom Integrated Circuits Conference*, 2000.
[16] S. R. et B. Zhang, «Noise-shaped multibit D/A convertor employing unit elements,» *Electronics Letters*, vol. 31, pp. 1712-1713, 1995.

[17] A. Yasuda, H. Tanimoto et T. Iida, «A third-order delta-sigma modulator using second-order noise-shaping dynamic element matching,» *IEEE Journal of Solid-State Circuits*, vol. 33, pp. 1879-1886, 1998.

[18] E. Hardy, H. Ihs, C. Dufaza, S. Meillère et R. Bouchakour, «A partial tree vector quantizer dynamic element matching technique for audio delta-sigma converters,» chez *IEEE Custom Integrated Circuits Conference*, 2011.

[19] STMicroelectronics, *3W Filter-free Class D Audio Power Amplifier TS4962*, 2007.

[20] Mentor Graphics, *Modelsim PE (6.4e)*.

[21] Texas Instruments, *Input-USB Board 2*, 2008.
Conclusion générale

L'objet de ce travail de thèse a été de décrire et d'expliquer le fonctionnement de la solution d'amplificateur de classe D composée d'un modulateur numérique pilotant l'étage de puissance avec un ADC en rétroaction. Les modèles et les outils présentés doivent permettre l'adaptation de cette architecture à différents besoins. La conception et l'évaluation d'un prototype sur circuit intégré de ce système a permis, derrière les erreurs de conception, de mettre en évidence les forces et les faiblesses dans l'implémentation de la boucle de classe D numérique.

Nous avons ainsi vu dans le chapitre I le contexte des amplificateurs de classe D intégrés pour les applications mobiles. Nous avons ensuite présenté des notions et des outils mathématiques de base qui entrent en jeu pour la modélisation de systèmes audio. Les critères usuels mesurant les performances audio d'un système, liées à des observations sur la physiologie de l'oreille humaine, ont été définis. Puis nous avons effectué une revue des différentes caractéristiques des amplificateurs de classe D au niveau de leur topologie, du type de modulation utilisé, de l'aspect temps continu / temps discret du modulateur, etc. Nous avons sélectionné un nombre d'amplificateurs de classe D représentatifs de la diversité des architectures. Leurs avantages et inconvénients ont fait l'objet d'une discussion et nous avons comparé leurs performances dans le tableau I.2. Cela nous a permis de situer les performances simulées et mesurées de la solution de la boucle de classe D numérique que nous proposons dans ce manuscrit.

Le chapitre II a commencé par l'exposé du principe des modulateurs ΔΣ avec le modulateur du 1er ordre. Nous avons ensuite proposé une méthode pratique et automatisable pour concevoir des modulateurs ΔΣ d'ordre élevé affichant les performances souhaitées. L'automatisation de la conception des modulateurs en fonction de l'atténuation et de la bande passante permet un gain de temps important. En effet, cette technique nécessite seulement un script de génération de filtre, un script de résolution de système et un script de simulation et d'analyse de la sortie. L'influence des paramètres comme l'OSR, le nombre de niveau de quantification et l'atténuation de la NTF dans la bande passante a été étudiée. D'autres techniques comme la stabilisation non-linéaire et le « dithering » permettant d'améliorer les performances des modulateurs ΔΣ ont été décrites.
Nous avons ensuite introduit le concept de rétroaction partielle qui aide à la stabilisation des amplificateurs de classe D avec un ADC en rétroaction. Cette technique permet un compromis entre la stabilité et la réjection des perturbations de l'alimentation en distribuant la rétroaction entre la sortie du quantificateur et l'ADC dans la boucle $\Delta\Sigma$ pilotant l'étage de puissance. Des performances supérieures à 80 dB de PSRR sur toute la bande audio sont réalisables, ce qui est largement supérieur aux performances actuelles de l'état de l'art avec des modulateurs analogiques d'ordre faible. Enfin, nous avons comparé l'influence de la technique de modulation (PDM et PWM) dans la consommation de l'étage de puissance de l'amplificateur. Cette consommation se traduit à faible amplitude par l'énergie requise pour charger les très larges grilles des transistors de puissance et à haute amplitude par le courant issu de la batterie traversant le haut-parleur. Nous avons montré que malgré une fréquence de fonctionnement plus importante pour la modulation PDM par rapport à la modulation PWM, la consommation de l'étage de puissance était moindre à basse amplitude (voir figure II.37 (d)).

Enfin, le chapitre III a pour objet l'implémentation de l'architecture de classe D numérique dans un circuit intégré. Les trois parties numériques, analogiques et étage de puissance qui forment la boucle d'amplification ont été décrites. Le convertisseur analogique-numérique de la boucle a été conçu spécifiquement pour permettre à l'amplificateur d'atteindre les performances attendues en termes de bruit, de distorsion et de PSRR. Nous avons en effet vu dans la section II.3 sur la rétroaction partielle que les performances de l'ADC limitaient les performances de l'amplificateur. Une nouvelle technique de génération d'horloge, pour réduire l'influence du bruit de phase sur le bruit de l'ADC, et un nouvel algorithme de correction dynamique des erreurs d'appariement ont été ajoutés à l'ADC. Ils ont chacun fait l'objet d'une publication. Ensuite, les étapes de développement du circuit, comprenant la partie numérique, la simulation mixte et l'assemblage du système, ont été décrites.

La fin du chapitre a été consacrée aux mesures du prototype. Nous avons présenté le dispositif de mesure avec notamment la génération des signaux de contrôle, la carte de test du prototype et le matériel utilisé pour mesurer la sortie du circuit. Le tableau C.1 donne un résumé des performances obtenues avec la simulation mixte, mesurées sur le prototype réalisé avant cette thèse avec des composants discrets, et les mesures du prototype sur circuit intégré. Il montre que le prototype d'amplificateur sur silicium n'a pas obtenu les résultats escomptés, essentiellement à cause d'un chemin résistif entre deux nœuds d'alimentation que nous avons caractérisé et identifié (section III.5.5), et qui fournit une explication sur le faible niveau de performance du système (section III.5.6). Toutefois, si cette explication semble très convaincante, les conditions matérielles de cette thèse n'ont pas permis de mener à bien les simulations en signal mixte avec ce composant parasite qui auraient permis une comparaison avec les mesures de bruit et de distorsion obtenues.
<table><caption>TABLEAU C.1 – Performances de l'amplificateur de classe D numérique</caption><thead><tr><td>Paramètres</td><td>Mesures du prototype discret</td><td>Simulation mixte</td><td>Mesures du prototype intégré</td></tr></thead><tbody><tr><td>SNR</td><td>99,5 dB</td><td>105 / 110 dB</td><td>Non mesuré (105 dB ADC seul)</td></tr><tr><td>THD+N</td><td>-75 dB</td><td>-90 / -100 dB</td><td>-55 dB</td></tr><tr><td>PSRR à 217 Hz</td><td>87 dB</td><td>90 dB</td><td>74 dB</td></tr><tr><td>Puissance maximale (THD+N = 1 %)</td><td>1,26 W</td><td>1,56 W</td><td>690 mW</td></tr><tr><td>Courant</td><td>/</td><td>2,5 mA</td><td>2,91 mA</td></tr></tbody></table>

Des pistes d'amélioration pour une éventuelle nouvelle version de l'amplificateur ont été proposées dans la section III.6. Dans le cadre d'applications embarquées, les performances audio obtenues en simulation sont presque d'un niveau haute-fidélité pour piloter des micro haut-parleur dont les caractéristiques de réponse en fréquence (phase et amplitude) et de distorsion sont très loin de la haute-fidélité. Les principaux points à améliorer seraient donc la surface et la consommation. En effet, la surface du prototype est peu compétitive par rapport à des solutions pilotant l'étage de puissance avec un modulateur analogique temps continu d'ordre faible (typiquement 2, voir section I.4). La consommation est dans la tranche basse des amplificateurs de classe D décrits dans l'état de l'art, mais des optimisations pourraient être apportées, essentiellement sur l'ADC.

La suite de ce travail serait d'implémenter ces améliorations sur un circuit intégré et de mesurer ce circuit sur un banc de mesure audio. Si les hypothèses que nous avons formulées à propos des mauvaises performances du circuit sont justes, le bruit et la distorsion devraient être grandement améliorés. Les bonnes mesures déjà obtenues pour la réjection des bruits d'alimentation de l'amplificateur montrent que la classe D numérique est définitivement adaptée aux nouvelles contraintes des applications portables, où l'ajout continu de nouvelles fonctions multiplie les sources possibles de perturbation de la bande audio.
<figure><img src="image_105.png" /><figcaption>Annexe – Schéma de la carte de test</figcaption></figure>