# Vers une nouvelle Architecture de Processeurs

Pierre Vincent, Jacques Landru

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Pierre Vincent, Jacques Landru. Vers une nouvelle Architecture de Processeurs. 2025. hal-05117313v2

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Preprint submitted on 25 Jun 2025

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# Vers une nouvelle Architecture de Processeurs..

Pierre Vincent Mobkit

pierrevincent54@orange.fr

Jacques Landru IMT Nord Europe

jacques.landru@imt-nord-europe.fr

L'émergence de l'association des semi-conducteurs et de l'optique sur un même composant et le développement de la photonique en général ouvrent de nouveaux horizons. Nous montrons l'intérêt de coupler les communications optiques aux unités de calculs numériques sur silicium. Ce couplage offre la perspective de communications plus rapides sur des liaisons optiques et de calculs numériques plus performants. Nous proposons un modèle abstrait d'architecture de processeur innovante avec une liaison optique qui remplace le bus adresses-données traditionnel. Dans notre modèle, les traitements internes du processeur s'effectuent en parallèle et les communications externes se font par une liaison optique série.

Comme les évolutions de la photonique silicium-optique sont rapides, nous décrivons un modèle abstrait qui anticipe les possibilités futures. Nous abordons ensuite des éléments de cette nouvelle architecture tels que les entrées-sorties du processeur, le cache et le type de données.

## Mots clefs :

fibre, laser, numérique, optique, optronique, ordinateur, photonique, processeur, RISC, série, parallèle, silicium..

## Vocabulaire :

* Bloc TLV : unité d'échange entre le processeur, le cache et la mémoire.

* Liaison optique ou lien optique : cette liaison comportera un ou deux canaux optiques selon l'intégration laser retenue. Elle se fera par fibre, guide d'onde ou vide, selon les avancées de la photonique.

* Module optique: spécification électroniques des fonctions d'échange silicium-optique réutilisable pour la conception de SOC.

## Introduction

Dans la partie 1, nous présentons les avantages du passage d'un bus parallèle à un ou plusieurs liens séries. La partie 2 détaille le remplacement en terme d'intégration et de consommation. La partie 3 liste les broches de ce nouveau modèle. L'architecture globale du processeur, de la mémoire et des périphériques sont détaillés en partie 4. En partie 5, nous voyons les interactions de notre modèle avec le cache et le pipe-line de l'architecture RISC-V. La partie 6 aborde le typage des échanges rendu possible par la communication série. Les études complémentaires futures et la conclusion clôturent notre article.

## Gain en débit du passage à l'optique

Dans ce paragraphe, nous montrons l'intérêt d'associer les débits de communication laser avec la puissance de traitement d'un processeur.

La durée de transmission du signal est donnée par la formule :

$$Durée=Distance/Vitesse$$

nommée $D=d/v$ dans la suite de l'article.

La quantité d'informations transmise est donnée par la formule :

$$QuantitéDinformations=Durée*débit$$

nommée $Q=D*d$ dans la suite de l'article.

Le gain entre le débit d'un lien optique et celui d'un bus synchrone est donné par la formule :

$$Gain=débitOptique/débitBus$$

nommée $G=O/D$ dans la suite de l'article.

Pour calculer le gain, $G=O/D$, nous retenons les grandeurs suivantes :

* un bus de 64 gigabits/seconde pour un cycle mémoire de 1 gigahertz et un bus de 64 bits (64*10⁹);

* un lien optique de 1 térabits (10¹²);

* soit un gain de $10^{12}/64*10^9 \approx 15$.
Ce gain de 15 montre l'intérêt d'envisager un lien optique. De plus, le débit des liaisons optiques continue de progresser alors que celui du bus électronique atteint ses limites physiques. Des architectures parallèle-série seraient donc plus performantes et évolutives. Dans l'architecture de Von Neumann, le processeur accède à la mémoire par un bus parallèle [Neu], nous proposons une modification pour accéder à la mémoire par un bus série. La complexité sera t elle plus forte?

## Remplacement du bus parallèle par une liaison optique

Ce paragraphe et le suivant montrent l'intérêt de remplacer le bus parallèle par une liaison laser du point de vue des broches ou points de contacts externes du processeur. Dans notre approche, les adresses et données sont transmises par une liaison optique, nous passons donc d'un bus synchrone à un bus asynchrone, d'une transmission parallèle à une transmission série, optimale pour les communications [Sha].

Avec la suppression du bus parallèle externe, les broches d'entrées-sorties du bus (32, 64 ou 128 broches) sont remplacées par une ou plusieurs liaisons optiques, réduisant d'autant les entrées-sorties du composant, le nombre de pistes sur la carte mère et la consommation. En général, les amplificateurs des broches d'entrées-sorties utilisent 25 % de la surface du silicium et consomment une part au moins aussi importante de l'énergie fournie au composant. De plus, la réduction du nombre de pistes sur la carte mère et leur remplacement par des liens optiques, rendra la carte moins sensible aux aléas électro-magnétiques.

Les liaisons optiques offrent trois avantages : la densité des interconnections entre circuits ou entre équipements, la consommation d'énergie et une fréquence d'horloge plus élevée [Mil1]. Voyons la surface occupée, la consommation d'énergie et la synchronisation.

Pour l'intégration silicium-laser, [Rah] donne des surfaces de quelques micro-mètres². Cette surface est très réduite par rapport au composant de 10mm sur 10mm voire davantage. Actuellement les entrées-sorties externes occupent environ 25 % de la surface du composant.

Pour la consommation, le bit électrique consomme quatre pico-joules versus un pico-joule pour l'optique [Jiang] [Atto]. Malgré un débit plus élevé, la consommation des interfaces optiques est plus faible que celle d'un bus parallèle. La consommation des équipements munis d'interface optique sera plus faible et leur fiabilité plus élevée.

L'horloge synchronise les opérations internes du processeur. Différents protocoles synchronisent les liaisons optiques point à point: Ethernet, SDH/Sonet, WDM (Wavelength Division Multiplexing). Le choix dépend des contraintes de l'application, en terme de débit, distance de transmission, type de données et coûts. Ethernet est souvent le choix privilégié en raison de sa flexibilité, de sa large disponibilité et de son coût relativement faible. Pour synchroniser des des communications de quelques centimètres entre l'émetteur et le récepteur un codage canal NRZI associé à un code de type 4B/5B devrait suffire [Shek].

<figure><img src="image_2.png" /><figcaption>Fig 1 : Processeur-liaison optique-mémoire,</figcaption></figure>

Le modèle de processeur ouvert RISC-V serait un bon candidat pour tester cette intégration. Par contre, un soin particulier devra être apporté à la conception du registre à décalage en émission et en réception pour en limiter la consommation. Le bloc interface optique compléterait avantageusement les spécifications RISC-V [RISC].

## Broches du processeur

Le modèle minimal de processeur aura 4 broches électriques: Vcc, Ground, Clock, Reset et une ou deux liaisons optiques d'entrée/sortie (voire davantage).

Des broches électriques supplémentaires sont envisageables : interruptions, hold, holda, reset liaison, etc..

Des sorties optiques supplémentaires compléteront les besoins : debug, entrées-sorties, etc..

Pour les périphériques optiques, les interruptions sont gérables par codes opérations sur les liaisons, par contre les signaux d'interruptions restent nécessaires pour des périphériques classiques.
<figure><img src="image_3.png" /><figcaption>Fig 2 : Broches du processeur</figcaption></figure>

Le remplacement du bus adresses-données par un lien offre différents avantages :

* une amélioration continue des performances ;

* une réduction drastique du nombre de broches des processeurs ;

* une réduction de consommation d'énergie ;

* le typage des données échangées.

En l'absence d'un autre intervenant, les signaux de contrôle de bus, *BusReq* et *BusGrant*, sont inutiles. Par contre, *Hold* et *Holda* permettraient l'accès mémoire par le contrôleur DMA pour une architecture mixte optique et numérique.
Les données échangées par lien série sont de taille variable. Par contre, le bus interne au composant ne dépend plus du bus externe et pourra être plus large selon les besoins de l'application.

Les processeurs actuels se branchent sur des sockets, pour certains d'entre eux, le nombre de contacts d'entrées-sorties atteint presque mille, avec une consommation de l'ordre de 40 watts. A l'opposé, nous proposons un modèle avec un nombre de broches limité, réduisant d'autant la consommation électrique.

## Processeur, mémoire et périphériques

Dans le cadre du remplacement du bus par un lien optique, ce paragraphe traite des communications entre le processeur, la mémoire et les périphériques.

Pour une architecture performante, les échanges doivent être équilibrés avec des débits identiques entre le processeur, le bus et la mémoire. C'est le cas des architectures silicium où les timings processeur et mémoire correspondent.

Pour harmoniser les équipements, nous proposons des périphériques munis de la même interface série optique que le processeur (cartes mémoires RAM, disques SSD hautes performances, cartes ethernet, etc.).

Le bloc de transmission optique extension de la spécification RISC-V sera aussi utilisé par les concepteurs de périphériques : cartes mémoires, disques SSD, cartes Ethernet, etc.

Au delà des accès par mots, les échanges avec la mémoire ou les périphériques se feront par blocs de taille adaptée :

* la taille de bloc du cache ;

* la taille de la page ;

* la taille des données pour les périphériques ;

* la quantité de données transmissible par lien durant le cycle horloge appelé *Qcycle*.

La dernière approche optimise l'utilisation du lien, le respect de *Qcycle* permet un nouvel accès mémoire au cycle suivant. Selon $Q=d*D$, pour une horloge d'un giga-hertz et un débit d'un térabits :

$$Qcycle=10^{-9}*10^{12} \sim 1000 \text{ bits.}$$

En respectant *Qcycle*, les accès mémoires deviennent transparents.

Comme chaque périphérique dispose d'une liaison optique, plusieurs possibilités d'agencement existent pour les relier au processeur :

* des liaisons dédiés reliant le processeur aux différents périphériques ;

* un commutateur optique aiguille les communications entre processeur et périphériques ;

* le multiplexage en longueur d'onde offre différents canaux, introduisant un parallélisme analogue au bus électronique mais au prix d'une complexité d'intégration plus importante.

La solution avec plusieurs liaisons sur le processeur semble plus réaliste dans un premier temps, la commutation optique et le multiplexage en longueur d'ondes seront mis en œuvre ultérieurement [Shek].

L'indépendance du traitement et des communications facilite l'optimisation de chacun d'eux. La conception du processeur purement centré sur les traitements sera optimisée.
## Cache RISC-V et pipe line

Notre modèle s'intègre aux instructions *load* et *store* d'échange avec la mémoire de l'architecture RISC. Dans la phase de lecture mémoire, ce sont plusieurs mots qui seront chargés selon la taille du bloc, par contre dans la phase d'écriture seuls les mots modifiés seront écrits en mémoire [Pat].

La gestion mémoire et le pipe-line se trouvent en amont de la génération d'adresse, leur fonctionnement n'est donc pas modifié. Comme schématisé dans les figures 3a et 3b ci-dessous, le flux des instructions et données est identique, que les données passent par un bus ou par un lien :

PipeLine>regInstruction>regAdr>Cache>GestionMémoire>busAdresse>Mémoire

<caption>Fig 3a : Flux d'instructions ou données Processeur-Bus</caption>

PipeLine>regInstruction>regAdr>Cache>GestionMémoire>LienSérie>Mémoire

<caption>Fig 3b : Flux d'instructions ou données Processeur-Lien</caption>

Avec le niveau de performances optiques, les échanges seront aussi rapides qu'avec le cache. Le cache favorise la précharge des données en mode bloc [Pat]. Une précharge systématique du cache par bloc de taille fixe offre des temps d'accès rapide du cache et affranchit des temps accès mémoire plus lents. C'est le cas en si *Qcycle*, définit en partie 4, est respecté. La valeur de 1024 bits de *Qcycle* calculée dans le contexte de 4 correspond à 128 octets ou 16 mots de 64 bits. La spécification du cache RISC-V [Rcache] préconise une taille de bloc fixe pour un processeur donné.

## Type des échanges

Ce paragraphe aborde le type des données échangées. Dans les échanges par bus entre processeur et mémoire, il n'y a que deux types d'informations, adresses ou données, de plus ces informations sont de taille fixe.

Dans notre modèle de communication série, l'encodage TLV (Type, Longueur Valeur) préfixe l'information proprement dite par la méta information *Type* et *Longueur* qui caractérisent les informations transmises.

* Octet 1 : *Type* d'opération: demande ou réponse de lecture, écriture, interruption, reset, commutation, autres ;

* Octet 2 : *Longueur* n du transfert en octets ;

* n octets suivants selon *Type* : adresse, donnée, code, numéro d'équipement destinataire.

Nous appelons bloc TLV cette suite d'octets.

Une demande de lecture du processeur vers la mémoire sera suivie d'une réponse de la mémoire vers le processeur.

Selon la situation, la génération du bloc TLV sera assurée par le cache, l'unité de gestion mémoire, l'interface d'entrées-sorties ou le système d'exploitation. Des options supplémentaires du jeu d'instructions ISA RISC-V optimiseront l'usage des blocs.

Dans un premier temps, une modification de la gestion du cache assurera une mise en œuvre transparente. En effet, le chargement des instructions et des données par bloc s'opère de façon transparente par le cache.

Des modifications du système d'exploitation Linux [Linux] pour la gestion des interruptions, pour le pilotage des échanges par blocs et d'autres opérations sont nécessaires.

Avec la méta-information *Longueur*, les données échangées seront de taille variable. Les méta-informations *Type* et *Longueur* offrent une nouvelle souplesse pour les instructions et de nouvelles perspectives algorithmiques.

Au niveau architectural, la taille des bus internes du processeurs ne seront plus dépendant du bus externe, ils seront certes de taille fixe en général, mais cette taille dépendra de la spécialisation du processeur (calcul, traitement de signal, IA, quantique).

## Etudes complémentaires..

Notre nouvelle architecture demande de nombreuses recherches :

* la spécification du module optique ;

* la conception de registres à décalage faible consommation,

* l'intégration du module optique à des SOC processeur et aux composants d'entrées-sorties ;

* l'adaptation du cache aux échanges par lien série ;

* l'intégration au jeu d'instruction RISC-V et au système d'exploitation ;

* l'ingénierie des processeurs et des centres de données ;

* les innovations algorithmiques pour le traitement des données et l'IA.
Un exemple : des interfaces optiques pourraient aussi être mise en œuvre dans les centres de données ou d'IAS pour
accélérer les échanges et réduire la consommation. Au delà des caches et de la hiérarchie mémoire, la photonique crée
une hiérarchie de communications : inter-processeurs, processeurs-mémoires, processeurs-périphériques, intra-
datacenter, inter-datacenter, Wan..

Conclusion

Nous avons présenté un modèle conceptuel d'architecture de processeurs basé sur des liaisons optiques pour les
communications externes au processeur alors que les traitements numériques internes au processeur se font en
parallèle. Ce modèle renouvelle l'architecture de Von Neumann et réserve une marge d'accélération aux performances.
En effet, les performances photoniques progressent, alors que celles du silicium et des semi-conducteurs en général
atteignent leur limite physique. Cette architecture constitue un défi de réalisation à long terme, mais elle simplifie les
entrées-sorties du processeur. Elle s'applique à toutes les technologies d'intégration : silicium, arséniure de gallium ou
autres. De façon générale, les communications laser consomment moins d'énergie et réduiraient la consommation des
centres de données et d'IA. Cela constituerait aussi une étape intermédiaire sur la route de l'informatique quantique.

L'interface optique étend les avantages des communications série distantes aux communications entre composants ou équipements. Ainsi, en conservant le meilleur de chaque monde, les débits de l'optique et l'intégration du silicium ; optique et silicium deviennent complémentaires, comme ils le sont d'ailleurs déjà pour les traitements locaux et les communications distantes.

[Atto] David A. Miller Attojoule Optoelectronics for Low-Energy Information Processing and Communications – a Tutorial Review

[CacheR] RISC-V Base Cache Management Operation Operation ISA Extensions

[Jiang] Wentao Jiang Energy to Transmit One Bit Stanford.edu[

[Linux] Linux Kernel https://www.kernel.org/doc/html/next/riscv/index.html

[Mil1] David A. Miller, Device Requirements for Optical Interconnects to Silicon Chips Proceedings of the IEEE July 2009

[Neu] Von Neumann, "First Draft of a Report on the EDVAC" (1945)

[Pat] David A. Patterson et John L. Hennessy, Computer Architecture: A Quantitative Approach, Fifth Edition MKaufmann Publishers

[Rah] Javad Rahimi, Demonstration of a High-Efficiency Short-Cavity III-V-on-Si C-Band DFB Laser Diode

[Risc] David A. Patterson et Carlo H. Séquin' Reduced Instruction Set Computer Architectures for VLSI" (1982)

[Sha] Claude Shannon "A Mathematical Theory of Communication" (1948)

[Shek] Sudip Shekhard Roadmapping the next generation of silicon photonics Nature Communications January 2024