utilisent pour cela un dispositif externe de radio logicielle (*Software Defined Radio*) leur permettant de faire l'acquisition des signaux.
# Chapitre 3

## Perspectives

### 3.1 Défis et perspectives scientifiques

#### 3.1.1 Fossé sémantique et isolation du moniteur de sécurité

L'utilisation d'un moniteur de sécurité pour surveiller l'exécution d'un composant logiciel (une application utilisateur, un OS ou un hyperviseur) est une approche intéressante. Dans une démarche de défense en profondeur, elle permet de s'assurer de l'intégrité du code et des données du composant lors de son exécution. Dans ce type d'approche, il convient d'isoler le moniteur pour le protéger des attaques visant le système surveillé. Toutefois, plus le système est isolé et moins il dispose facilement d'information sur le système surveillé. Cela est particulièrement le cas lorsque le moniteur s'exécute sur un processeur externe. L'isolation crée un fossé sémantique qui, à ce jour, reste un défi majeur pour ce type d'approches [47].

Les solutions les plus prometteuses consistent à combiner les approches qui s'appuient sur un modèle du composant surveillé, établi au préalable (par exemple lors de la compilation), et sur un support inséré au sein même du composant surveillé (par exemple en instrumentant le composant surveillé). Dans ce cas, le composant surveillé participe à sa propre surveillance. Se pose alors le problème de la confiance dans l'observation, l'attquant pouvant exploiter une vulnérabilité dans le composant surveillé pour contourner la surveillance. Des mécanismes matériels pourraient être utilisés pour protéger la partie du moniteur intégrée aux composants surveillés. Une piste complémentaire consiste à utiliser des approches de *paraverification*, qui permettent au moniteur de s'assurer que les renseignements fournis par la partie intégrée aux composants surveillés sont cohérentes [44]. Ces approches, encore préliminaires, méritent d'être explorées plus en profondeur.

#### 3.1.2 Support matériel pour la réponse aux intrusions

La majorité des travaux sur l'utilisation d'un moniteur externe pour surveiller un composant logiciel, notamment ceux implémentant le moniteur dans un hyperviseur afin de surveiller le système exécuté dans les machines virtuelles (VMI), se concentre sur la détection des intrusions. Peu de travaux se sont intéressés à tirer parti d'un moniteur isolé matériellement pour implémenter des contre-mesures, en modifiant l'état du système surveillé [44].
# Chapitre 3

## Perspectives

### 3.1 Défis et perspectives scientifiques

#### 3.1.1 Fossé sémantique et isolation du moniteur de sécurité

L'utilisation d'un moniteur de sécurité pour surveiller l'exécution d'un composant logiciel (une application utilisateur, un OS ou un hyperviseur) est une approche intéressante. Dans une démarche de défense en profondeur, elle permet de s'assurer de l'intégrité du code et des données du composant lors de son exécution. Dans ce type d'approche, il convient d'isoler le moniteur pour le protéger des attaques visant le système surveillé. Toutefois, plus le système est isolé et moins il dispose facilement d'information sur le système surveillé. Cela est particulièrement le cas lorsque le moniteur s'exécute sur un processeur externe. L'isolation crée un fossé sémantique qui, à ce jour, reste un défi majeur pour ce type d'approches [47].

Les solutions les plus prometteuses consistent à combiner les approches qui s'appuient sur un modèle du composant surveillé, établi au préalable (par exemple lors de la compilation), et sur un support inséré au sein même du composant surveillé (par exemple en instrumentant le composant surveillé). Dans ce cas, le composant surveillé participe à sa propre surveillance. Se pose alors le problème de la confiance dans l'observation, l'attquant pouvant exploiter une vulnérabilité dans le composant surveillé pour contourner la surveillance. Des mécanismes matériels pourraient être utilisés pour protéger la partie du moniteur intégrée aux composants surveillés. Une piste complémentaire consiste à utiliser des approches de *paraverification*, qui permettent au moniteur de s'assurer que les renseignements fournis par la partie intégrée aux composants surveillés sont cohérentes [44]. Ces approches, encore préliminaires, méritent d'être explorées plus en profondeur.

#### 3.1.2 Support matériel pour la réponse aux intrusions

La majorité des travaux sur l'utilisation d'un moniteur externe pour surveiller un composant logiciel, notamment ceux implémentant le moniteur dans un hyperviseur afin de surveiller le système exécuté dans les machines virtuelles (VMI), se concentre sur la détection des intrusions. Peu de travaux se sont intéressés à tirer parti d'un moniteur isolé matériellement pour implémenter des contre-mesures, en modifiant l'état du système surveillé [44].
Les approches permettant de maintenir un certain niveau de disponibilité du composant surveillé, en mettant en place un mode de fonctionnement dégradé, tout en garantissant la résilience du composant face aux attaques, sont particulièrement intéressantes. De telles approches ont jusqu'à présent essentiellement été étudiées à l'échelle d'un réseau informatique et s'appuient généralement sur des contre-mesures à gros grains (par exemple filtrer l'intégralité du trafic à destination de la machine).

L'utilisation d'un support matériel pour mettre en œuvre des contre-mesures à grain fin (par exemple, modifier l'état d'une application) et isoler le mécanisme de réaction constative une perspective intéressante, tant du point de vue scientifique que des applications industrielles. Les constructeurs d'ordinateurs cherchent en effet de plus en plus à doter les ordinateurs de capacités de réaction automatique aux intrusions, et ce de manière auto-nome (sans nécessiter l'utilisation de composants externes de gestion et d'administration de la sécurité). Cela permet de garantir la résilience de la machine, y compris lorsqu'elle n'est plus intégrée dans un parc informatique faisant l'objet d'une administration et d'une supervision centralisée. Cela correspond notamment à des scénarios d'itinérance et de té-létravail, qui sont particulièrement d'actualité.

### 3.1.3 Contrat matériel/logiciel pour lutter contre les canaux auxiliaires

Les attaques logicielles par canaux auxiliaires exploitent, de manière générale, des vulnérabilités liées au choix de conception de la microarchitecture. Ces vulnérabilités conduisent à des différences de temps d'exécution qui sont mesurables par un attaquant pouvant exécuter du code sur la machine cible. Ces variations sont en grande partie dues à des optimisations réalisées par le matériel à l'exécution afin d'optimiser le débit d'instructions exécutées. Il n'est donc pas envisageable de les supprimer totalement, tout du moins dans le cas général. Des contre-mesures matérielles ont été proposées dans la littérature pour pallier aux attaques contre la microarchitecture. Toutefois, la plupart d'entre elles réduisent de manière importante les performances à l'exécution.

Afin de préserver les performances, il est nécessaire que le processeur adopte un comportement conservateur seulement lorsqu'il manipule des données confidentielles. Pour cela, il doit impérativement s'appuyer sur le logiciel, qui doit notamment lui indiquer quelles sont les données à protéger. De manière générale, il est nécessaire de spécifier et d'implémenter un contrat entre le matériel et le logiciel pour garantir une isolation forte [295]. Le matériel doit proposer des contre-mesures paramétrables par le logiciel tout en spécifiant explicitement le niveau de sécurité garanti par ces mécanismes. Le logiciel doit pouvoir tirer parti de ces mécanismes pour protéger les données confidentielles.

Il paraît assez naturel d'implémenter un tel contrat au niveau du jeu d'instructions, qui constitue l'interface entre le logiciel et le matériel. Toutefois, l'ISA est une API (Appication Programming Interface, interface de programmation) qui a pour objectif de masquer les détails d'implémentation de la microarchitecture. Cela permet de garantir que le logiciel développé sera compatible avec différentes implémentation d'une même architecture. Cependant, les contre-mesures matérielles permettant de lutter contre les canaux auxiliaires dépendent de la microarchitecture. Étendre le jeu d'instructions pour lutter contre les canaux auxiliaires, tout en garantissant l'indépendance de l'architecture vis-à-vis des choix d'implémentation, constitue un défi important.
Les approches permettant de maintenir un certain niveau de disponibilité du composant surveillé, en mettant en place un mode de fonctionnement dégradé, tout en garantissant la résilience du composant face aux attaques, sont particulièrement intéressantes. De telles approches ont jusqu'à présent essentiellement été étudiées à l'échelle d'un réseau informatique et s'appuient généralement sur des contre-mesures à gros grains (par exemple filtrer l'intégralité du trafic à destination de la machine).

L'utilisation d'un support matériel pour mettre en œuvre des contre-mesures à grain fin (par exemple, modifier l'état d'une application) et isoler le mécanisme de réaction constante une perspective intéressante, tant du point de vue scientifique que des applications industrielles. Les constructeurs d'ordinateurs cherchent en effet de plus en plus à doter les ordinateurs de capacités de réaction automatique aux intrusions, et ce de manière auto-nome (sans nécessiter l'utilisation de composants externes de gestion et d'administration de la sécurité). Cela permet de garantir la résilience de la machine, y compris lorsqu'elle n'est plus intégrée dans un parc informatique faisant l'objet d'une administration et d'une supervision centralisée. Cela correspond notamment à des scénarios d'itinérance et de té-létravail, qui sont particulièrement d'actualité.

### 3.1.3 Contrat matériel/logiciel pour lutter contre les canaux auxiliaires

Les attaques logicielles par canaux auxiliaires exploitent, de manière générale, des vulnérabilités liées au choix de conception de la microarchitecture. Ces vulnérabilités conduisent à des différences de temps d'exécution qui sont mesurables par un attaquant pouvant exécuter du code sur la machine cible. Ces variations sont en grande partie dues à des optimisations réalisées par le matériel à l'exécution afin d'optimiser le débit d'instructions exécutées. Il n'est donc pas envisageable de les supprimer totalement, tout du moins dans le cas général. Des contre-mesures matérielles ont été proposées dans la littérature pour pallier aux attaques contre la microarchitecture. Toutefois, la plupart d'entre elles réduisent de manière importante les performances à l'exécution.

Afin de préserver les performances, il est nécessaire que le processeur adopte un comportement conservateur seulement lorsqu'il manipule des données confidentielles. Pour cela, il doit impérativement s'appuyer sur le logiciel, qui doit notamment lui indiquer quelles sont les données à protéger. De manière générale, il est nécessaire de spécifier et d'implémenter un contrat entre le matériel et le logiciel pour garantir une isolation forte [295]. Le matériel doit proposer des contre-mesures paramétrables par le logiciel tout en spécifiant explicitement le niveau de sécurité garanti par ces mécanismes. Le logiciel doit pouvoir tirer parti de ces mécanismes pour protéger les données confidentielles.

Il paraît assez naturel d'implémenter un tel contrat au niveau du jeu d'instructions, qui constitue l'interface entre le logiciel et le matériel. Toutefois, l'ISA est une API (Applicati-on Programming Interface, interface de programmation) qui a pour objectif de masquer les détails d'implémentation de la microarchitecture. Cela permet de garantir que le logi-ciel développé sera compatible avec différentes implémentation d'une même architecture. Cependant, les contre-mesures matérielles permettant de lutter contre les canaux auxi-liaires dépendent de la microarchitecture. Étendre le jeu d'instructions pour lutter contre les canaux auxiliaires, tout en garantissant l'indépendance de l'architecture vis-à-vis des choix d'implémentation, constitue un défi important.
L'ISA des processeurs actuels ne permet par d'implémenter un tel contrat [295], même si les constructeurs étendent de plus en plus les jeux d'instructions de leurs processeurs pour exposer les mécanismes de sécurité au niveau de l'ISA. Des travaux récents se sont intéressés à étendre les jeux d'instructions, notamment celui des processeurs RISC-V, afin d'implémenter un tel contrat [159]. Il s'agit encore de travaux préliminaires. En outre, il convient également de s'intéresser à l'utilisation d'un tel jeu d'instruction étendu par les chaînes de compilation et les composants logiciels privilégiés (OS, hyperviseurs, gestionnaires d'enclaves, etc.).

### 3.1.4 Processeur générique résistant aux attaques par observation de la consommation de courant

Aujourd'hui, la résistance aux attaques physiques est l'apanage de petits coprocesseurs dédiés à des tâches critiques, surtout pour des applications mettant en œuvre de la cryptographie. Ainsi un processeur, tel que ceux présents dans un téléphone portable, n'offre pas de protection vis à vis de ces attaques pour les cœurs dit "génériques" (excluant les coprocesseurs). Cela ne les empêche toutefois pas de manipuler des données confidentielles, par conséquent à la merci de telles attaques. Les stratégies classiques pour protéger des attaques par observation de la consommation de courant (masquage, génération de bruit analogique, logique différentielle, ...) ne marchent plus : elles nécessitent des chemins de données simples et maîtrisés. Le problème de concevoir un processeur capable de se prémunir d'un attaquant observant sa consommation de courant reste donc ouvert.

### 3.1.5 Automatisation de l'analyse des attaques logicielles contre la microarchitecture

A l'heure actuelle, la recherche d'attaques logicielles exploitant des vulnérabilités de la microarchitecture nécessite une analyse approfondie des mécanismes matériels susceptibles d'être vulnérables. Cette analyse est en grande partie manuelle et s'appuie généralement sur un travail de rétroconception, les détails d'implémentation de la microarchitecture n'étant pas rendus publics par les constructeurs. Ce travail long et fastidieux doit être itéré pour chaque microarchitecture. En outre, une analyse doit également être réalisée au niveau du logiciel exécuté sur cette microarchitecture afin de déterminer si ces vulnérabilités matérielles pourront être exploitées. Là aussi, cela nécessite une analyse complexe, notamment dans le cadre des attaques exploitant l'exécution spéculative.

L'automatisation de l'analyse des attaques par canaux auxiliaires constitue encore aujourd'hui un problème ouvert. Il s'agit notamment d'évaluer si des vulnérabilités matérielles sont exploitables, étant donné le code d'une application. Une approche en boite noire, qui ne s'appuie pas sur un modèle explicite de la microarchitecture, mais repose sur des techniques issues de l'intelligence artificielle, semble une piste prometteuse [189].

Cette automatisation offre non seulement des perspectives scientifiques intéressantes, mais elle correspond également à un besoin industriel important. En effet, dans le cadre d'évaluations de sécurité réalisées en temps contraint (notamment les évaluations suivant le schéma français CSPN), l'expert n'a pas les ressources nécessaires pour réaliser une analyse approfondie de la microarchitecture.
L'ISA des processeurs actuels ne permet par d'implémenter un tel contrat [295], même si les constructeurs étendent de plus en plus les jeux d'instructions de leurs processeurs pour exposer les mécanismes de sécurité au niveau de l'ISA. Des travaux récents se sont intéressés à étendre les jeux d'instructions, notamment celui des processeurs RISC-V, afin d'implémenter un tel contrat [159]. Il s'agit encore de travaux préliminaires. En outre, il convient également de s'intéresser à l'utilisation d'un tel jeu d'instruction étendu par les chaînes de compilation et les composants logiciels privilégiés (OS, hyperviseurs, gestionnaires d'enclaves, etc.).

### 3.1.4 Processeur générique résistant aux attaques par observation de la consommation de courant

Aujourd'hui, la résistance aux attaques physiques est l'apanage de petits coprocesseurs dédiés à des tâches critiques, surtout pour des applications mettant en œuvre de la cryptographie. Ainsi un processeur, tel que ceux présents dans un téléphone portable, n'offre pas de protection vis à vis de ces attaques pour les cœurs dit "génériques" (excluant les coprocesseurs). Cela ne les empêche toutefois pas de manipuler des données confidentielles, par conséquent à la merci de telles attaques. Les stratégies classiques pour protéger des attaques par observation de la consommation de courant (masquage, génération de bruit analogique, logique différentielle, ...) ne marchent plus : elles nécessitent des chemins de données simples et maîtrisés. Le problème de concevoir un processeur capable de se prémunir d'un attaquant observant sa consommation de courant reste donc ouvert.

### 3.1.5 Automatisation de l'analyse des attaques logicielles contre la microarchitecture

A l'heure actuelle, la recherche d'attaques logicielles exploitant des vulnérabilités de la microarchitecture nécessite une analyse approfondie des mécanismes matériels susceptibles d'être vulnérables. Cette analyse est en grande partie manuelle et s'appuie généralement sur un travail de rétroconception, les détails d'implémentation de la microarchitecture n'étant pas rendus publics par les constructeurs. Ce travail long et fastidieux doit être itéré pour chaque microarchitecture. En outre, une analyse doit également être réalisée au niveau du logiciel exécuté sur cette microarchitecture afin de déterminer si ces vulnérabilités matérielles pourront être exploitées. Là aussi, cela nécessite une analyse complexe, notamment dans le cadre des attaques exploitant l'exécution spéculative.

L'automatisation de l'analyse des attaques par canaux auxiliaires constitue encore aujourd'hui un problème ouvert. Il s'agit notamment d'évaluer si des vulnérabilités matérielles sont exploitables, étant donné le code d'une application. Une approche en boite noire, qui ne s'appuie pas sur un modèle explicite de la microarchitecture, mais repose sur des techniques issues de l'intelligence artificielle, semble une piste prometteuse [189].

Cette automatisation offre non seulement des perspectives scientifiques intéressantes, mais elle correspond également à un besoin industriel important. En effet, dans le cadre d'évaluations de sécurité réalisées en temps contraint (notamment les évaluations suivant le schéma français CSPN), l'expert n'a pas les ressources nécessaires pour réaliser une analyse approfondie de la microarchitecture.
### 3.1.6 Modélisation et preuve formelles des mécanismes de sécurité matériels

Afin de renforcer la confiance dans les plateformes matérielles, il paraît important de proposer des approches permettant de développer des composants matériels tels que les processeurs et permettant de s'assurer :

1. que ces composants se comportent selon une spécification clairement établie;

2. que ces composants permettent de garantir des propriétés de sécurité clairement spécifiées.

Ce dernier point nécessite d'implémenter des mécanismes de sécurité au sein de ces composants et de vérifier que les implémentations permettent effectivement d'assurer les propriétés de sécurité attendues. Cette tâche est d'autant plus complexe que certains mécanismes de sécurité nécessitent une coopération entre le matériel, qui fournit des primitives de sécurité, et le logiciel qui doit les utiliser correctement pour assurer la propriété de sécurité attendue. Il est donc nécessaire de spécifier et vérifier formellement le matériel, le logiciel et leurs interactions.

Les spécifications des ISA des processeurs actuels sont complexes et souvent rédigées de manière informelle. Toutefois, des travaux récents se sont intéressés à la modélisation formelle des interfaces logiciel/matériel, notamment dans le cadre du projet SAIL de l'université de Cambridge. Cette formalisation a été adoptée par la fondation RISC-V. ARM publie également une spécification formelle de l'ISA de ces processeurs.

Cette formalisation de l'ISA n'est cependant qu'une première étape. Il convient également de formaliser des propriétés de sécurité au niveau de ces interfaces, et de vérifier les composants impliqués de part et d'autre de ces interfaces.

Plusieurs initiatives se sont intéressées récemment à définir des spécifications formelles de l'architecture des microprocesseurs [178, 179], afin notamment de pouvoir vérifier formellement certaines propriétés. Cette spécification s'exprime à l'aide d'un HDL de haut niveau. Un des défis consiste à s'assurer que l'implémentation matérielle, qu'il s'agisse d'un circuit ASIC (Application-Specific Integrated Circuit, circuit intégré spécialisé) ou d'un soft-core implémenté sur FPGA, respecte cette spécification et que les propriétés vérifiées sur le HDL de haut niveau sont préservées lors de la génération du bitstream ou du masque. Ces travaux sont prometteurs, mais les implémentations correspondent pour l'instant à des microarchitectures simples. En outre, ces travaux s'intéressent pour l'instant à la spécification fonctionnelle de l'ISA, qui, comme souligné en section 3.1.3, ne permet pas de raisonner sur les canaux auxiliaires. La prise en compte de ces canaux auxiliaires dans les modèles formels et le passage à l'échelle constituent des perspectives importantes.

### 3.1.7 Micro-isolation

Les microprocesseurs implémentent de plus en plus de mécanismes permettant d'isoler des composants logiciels qui partagent les ressources matérielles de la plateforme (CPU, mémoire, caches, périphériques, etc.). Quels que soient les mécanismes d'isolation, force est de constater qu'en pratique, les composants isolés (OS, hyperviseur, processus, etc.) représentent souvent une taille et une complexité importantes en ce qui concerne la quantité de code et de fonctionnalités implémentées. Ils offrent donc une surface d'attaque
### 3.1.6 Modélisation et preuve formelles des mécanismes de sécurité matériels

Afin de renforcer la confiance dans les plateformes matérielles, il paraît important de proposer des approches permettant de développer des composants matériels tels que les processeurs et permettant de s'assurer :

1. que ces composants se comportent selon une spécification clairement établie ;

2. que ces composants permettent de garantir des propriétés de sécurité clairement spécifiées.

Ce dernier point nécessite d'implémenter des mécanismes de sécurité au sein de ces composants et de vérifier que les implémentations permettent effectivement d'assurer les propriétés de sécurité attendues. Cette tâche est d'autant plus complexe que certains mécanismes de sécurité nécessitent une coopération entre le matériel, qui fournit des primitives de sécurité, et le logiciel qui doit les utiliser correctement pour assurer la propriété de sécurité attendue. Il est donc nécessaire de spécifier et vérifier formellement le matériel, le logiciel et leurs interactions.

Les spécifications des ISA des processeurs actuels sont complexes et souvent rédigées de manière informelle. Toutefois, des travaux récents se sont intéressés à la modélisation formelle des interfaces logiciel/matériel, notamment dans le cadre du projet SAIL de l'université de Cambridge. Cette formalisation a été adoptée par la fondation RISC-V. ARM publie également une spécification formelle de l'ISA de ces processeurs.

Cette formalisation de l'ISA n'est cependant qu'une première étape. Il convient également de formaliser des propriétés de sécurité au niveau de ces interfaces, et de vérifier les composants impliqués de part et d'autre de ces interfaces.

Plusieurs initiatives se sont intéressées récemment à définir des spécifications formelles de l'architecture des microprocesseurs [178, 179], afin notamment de pouvoir vérifier formellement certaines propriétés. Cette spécification s'exprime à l'aide d'un HDL de haut niveau. Un des défis consiste à s'assurer que l'implémentation matérielle, qu'il s'agisse d'un circuit ASIC (Application-Specific Integrated Circuit, circuit intégré spécialisé) ou d'un soft-core implémenté sur FPGA, respecte cette spécification et que les propriétés vérifiées sur le HDL de haut niveau sont préservées lors de la génération du bitstream ou du masque. Ces travaux sont prometteurs, mais les implémentations correspondent pour l'instant à des microarchitectures simples. En outre, ces travaux s'intéressent pour l'instant à la spécification fonctionnelle de l'ISA, qui, comme souligné en section 3.1.3, ne permet pas de raisonner sur les canaux auxiliaires. La prise en compte de ces canaux auxiliaires dans les modèles formels et le passage à l'échelle constituent des perspectives importantes.

### 3.1.7 Micro-isolation

Les microprocesseurs implémentent de plus en plus de mécanismes permettant d'isoler des composants logiciels qui partagent les ressources matérielles de la plateforme (CPU, mémoire, caches, périphériques, etc.). Quels que soient les mécanismes d'isolation, force est de constater qu'en pratique, les composants isolés (OS, hyperviseur, processus, etc.) représentent souvent une taille et une complexité importantes en ce qui concerne la quantité de code et de fonctionnalités implémentées. Ils offrent donc une surface d'attaque
importante, ce qui est particulièrement critique lorsqu'il s'agit de composants privilégiés comme l'OS, l'hyperviseur ou l'environnement d'exécution au sein d'une enclave. De fait, de nombreuses vulnérabilités sont régulièrement découvertes dans ces composants.

Afin de limiter les conséquences de l'exploitation d'une vulnérabilité dans un composant logiciel, une approche prometteuse consiste à étendre le principe de cloisonnement au maximum via une approche de microcloisonnement. Cela permet d'appliquer le principe, bien connu en sécurité informatique, de séparation des tâches et, in fine, de rendre plus efficace l'application du principe de moindre privilège. Des travaux se sont déjà intéressés à appliquer cette approche au niveau de l'OS (micronoyau) et de l'hyperviseur [41]. Il convient de les généraliser à tous les composants logiciels, notamment les applications utilisateurs et les environnements d'exécutions des enclaves. Cela nécessite un support matériel (par exemple Intel MPK [143]). Un des enjeux consiste à minimiser le coût à l'exécution lié à la mise en place du cloisonnement et aux changements de contexte. En outre, une attention particulière doit être attachée aux canaux auxiliaires pour que ces mécanismes puissent permettre d'assurer une isolation forte. Cette approche présente à la fois des perspectives scientifiques et industrielles intéressantes au niveau du matériel, afin de proposer de nouveaux mécanismes de cloisonnement, et au niveau logiciel, en développant des composants logiciels qui peuvent tirer parti de ces nouveaux mécanismes d'isolation à grain fin.

### 3.1.8 Identification de nouvelles attaques contre la microarchitecture

De nombreuses attaques contre la microarchitecture des processeurs disponibles sur le marché ont été découvertes ces dernières années, en particulier celles exploitant l'exécution spéculative. Toutefois, en raison de la complexité de la microarchitecture des processeurs modernes, et du fait que les détails d'implémentation ne sont pas toujours rendus publics, il est fort probable que d'autres vulnérabilités existent, dans les architectures existantes et à venir, même si les concepteurs de microprocesseurs sont aujourd'hui pleinement conscients de cette menace. Des travaux récents [217, 218] se sont intéressés à classifier et systématiser les approches mises en œuvre pour réaliser des attaques contre la spéculation. Ces études mettent en évidence que différents types d'attaques, qui n'ont pas encore été démontrées, sont possibles.

Si la plupart des attaques contre la microarchitecture se sont focalisées sur l'exploitation de canaux auxiliaires, notamment ceux liés à la gestion des caches, d'autres attaques sont à redouter. En particulier, les attaques logicielles qui permettent d'injecter des fautes, par exemple en contrôlant la fréquence du processeur [235] ou son alimentation électrique [236, 238, 239], constituent une menace sérieuse. Ces attaques ont, pour l'instant, fait l'objet de moins de travaux. L'étude de telles attaques constitue donc une perspective de recherche intéressante.

### 3.1.9 Environnement d'exécution réellement de confiance

Les processeurs modernes embarquent de plus en plus des TEE ou des enclaves, qui sont des environnements d'exécution isolés au sein du processeur et qui permettent en théorie de garantir la confidentialité et l'intégrité des données hébergées et manipulées dans ces environnements. Toutefois, contrairement aux approches qui utilisent des SE
importante, ce qui est particulièrement critique lorsqu'il s'agit de composants privilégiés comme l'OS, l'hyperviseur ou l'environnement d'exécution au sein d'une enclave. De fait, de nombreuses vulnérabilités sont régulièrement découvertes dans ces composants.

Afin de limiter les conséquences de l'exploitation d'une vulnérabilité dans un composant logiciel, une approche prometteuse consiste à étendre le principe de cloisonnement au maximum via une approche de microcloisonnement. Cela permet d'appliquer le principe, bien connu en sécurité informatique, de séparation des tâches et, in fine, de rendre plus efficace l'application du principe de moindre privilège. Des travaux se sont déjà intéressés à appliquer cette approche au niveau de l'OS (micronoyau) et de l'hyperviseur [41]. Il convient de les généraliser à tous les composants logiciels, notamment les applications utilisateurs et les environnements d'exécutions des enclaves. Cela nécessite un support matériel (par exemple Intel MPK [143]). Un des enjeux consiste à minimiser le coût à l'exécution lié à la mise en place du cloisonnement et aux changements de contexte. En outre, une attention particulière doit être attachée aux canaux auxiliaires pour que ces mécanismes puissent permettre d'assurer une isolation forte. Cette approche présente à la fois des perspectives scientifiques et industrielles intéressantes au niveau du matériel, afin de proposer de nouveaux mécanismes de cloisonnement, et au niveau logiciel, en développant des composants logiciels qui peuvent tirer parti de ces nouveaux mécanismes d'isolation à grain fin.

### 3.1.8 Identification de nouvelles attaques contre la microarchitecture

De nombreuses attaques contre la microarchitecture des processeurs disponibles sur le marché ont été découvertes ces dernières années, en particulier celles exploitant l'exécution spéculative. Toutefois, en raison de la complexité de la microarchitecture des processeurs modernes, et du fait que les détails d'implémentation ne sont pas toujours rendus publics, il est fort probable que d'autres vulnérabilités existent, dans les architectures existantes et à venir, même si les concepteurs de microprocesseurs sont aujourd'hui pleinement conscients de cette menace. Des travaux récents [217, 218] se sont intéressés à classifier et systématiser les approches mises en œuvre pour réaliser des attaques contre la spéculation. Ces études mettent en évidence que différents types d'attaques, qui n'ont pas encore été démontrées, sont possibles.

Si la plupart des attaques contre la microarchitecture se sont focalisées sur l'exploitation de canaux auxiliaires, notamment ceux liés à la gestion des caches, d'autres attaques sont à redouter. En particulier, les attaques logicielles qui permettent d'injecter des fautes, par exemple en contrôlant la fréquence du processeur [235] ou son alimentation électrique [236, 238, 239], constituent une menace sérieuse. Ces attaques ont, pour l'instant, fait l'objet de moins de travaux. L'étude de telles attaques constitue donc une perspective de recherche intéressante.

### 3.1.9 Environnement d'exécution réellement de confiance

Les processeurs modernes embarquent de plus en plus des TEE ou des enclaves, qui sont des environnements d'exécution isolés au sein du processeur et qui permettent en théorie de garantir la confidentialité et l'intégrité des données hébergées et manipulées dans ces environnements. Toutefois, contrairement aux approches qui utilisent des SE
(Secure Element, élément sécurisé), qui sont des composants externes, les TEE partagent des ressources (CPU, cache, mémoire, périphériques) avec l'environnement d'exécution classique (typiquement, le système d'exploitation et les applications). Ils n'offrent pas le même niveau d'isolation que les SE mais permettent de tirer partie des capacités de la plateforme matérielle, qui sont en général bien plus importantes que celles des SE. Cela permet notamment de déployer des applications nécessitant des ressources matérielles plus conséquentes.

Toutefois, la détermination des garanties de sécurité réellement assurées par ces environ-
nements reste un problème ouvert. Les travaux récents ont confirmé que la plupart des
implémentations matérielles ne résistent pas aux attaques par canaux auxiliaires. Bien
que ce type d'attaques ne soit généralement pas considéré dans le modèle d'attaques des
concepteurs, il limite l'intérêt de ces environnements pour assurer la confidentialité des
données hébergées. Cette limitation constitue une perspective de recherche importante,
tant au niveau des contre-mesures logicielles permettant de protéger le code exécuté sur les
environnements existants que des contre-mesures matérielles qui pourraient être déployées
sur de futures architectures.

En outre, afin de faciliter le déploiement et l'intégration d'applications sécurisées au sein des TEE, des environnements d'exécutions logiciels ont été proposés, dans le monde aca-démique et industriel [77-86, 88]. Ces environnements permettent de faciliter les échanges et les changements de contexte entre le mode d'exécution de l'application et le mode d'exé-cution sécurisé, au sein de l'enclave. La sécurisation de ces échanges est particulièrement cruciale car l'OS n'est pas nécessairement de confiance. Ces environnements fournissent une API entre les deux mondes et ils sont chargés de sécuriser les échanges, notamment en filtrant ou en chiffrant les données échangées lors des changements de contexte. Toutefois, des études ont montré que les environnements existants ne sont pas suffisamment robustes et que des vulnérabilités existent au niveau du filtrage qui devrait être réalisé au niveau de l'API [254]. La sécurisation des interfaces et l'identification de vulnérabilités au niveau du filtrage d'interface est donc une perspective de recherche importante.

## 3.2 Perspectives d'application et transfert de technolo-gie

3.2.1 Architecture CHERI

CHERI (*Capability Hardware Enhanced RISC Instructions*) est un projet de recherche issu d'une collaboration entre différents laboratoires de l'université de Cambridge et SRI International<fnref n="1" />. Cette approche consiste à étendre le jeu d'instructions du processeur afin de gérer des capacités. Il s'agit d'un nouveau type de données permettant d'associer des permissions à des pointeurs. Cette approche permet de se prémunir contre un large spectre d'attaques logicielles exploitant les vulnérabilités liées à la gestion de la mémoire. Outre la définition de l'ISA, les chercheurs ont également proposé des microarchitectures implé- mentant cette approche (BERI, RISC-V). Ils ont également adapté un OS (CheriBSD) et un compilateur (Clang/LLVM) afin de supporter cette architecture et utiliser les capacités pour implémenter des mécanismes de protection de la mémoire. Le développement de ces différents prototypes leur ont permis de démontrer la viabilité de leur approche.

<footnote n="1">1. https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/</footnote>
(Secure Element, élément sécurisé), qui sont des composants externes, les TEE partagent des ressources (CPU, cache, mémoire, périphériques) avec l'environnement d'exécution classique (typiquement, le système d'exploitation et les applications). Ils n'offrent pas le même niveau d'isolation que les SE mais permettent de tirer partie des capacités de la plateforme matérielle, qui sont en général bien plus importantes que celles des SE. Cela permet notamment de déployer des applications nécessitant des ressources matérielles plus conséquentes.

Toutefois, la détermination des garanties de sécurité réellement assurées par ces environ-
nements reste un problème ouvert. Les travaux récents ont confirmé que la plupart des
implémentations matérielles ne résistent pas aux attaques par canaux auxiliaires. Bien
que ce type d'attaques ne soit généralement pas considéré dans le modèle d'attaques des
concepteurs, il limite l'intérêt de ces environnements pour assurer la confidentialité des
données hébergées. Cette limitation constitue une perspective de recherche importante,
tant au niveau des contre-mesures logicielles permettant de protéger le code exécuté sur les
environnements existants que des contre-mesures matérielles qui pourraient être déployées
sur de futures architectures.

En outre, afin de faciliter le déploiement et l'intégration d'applications sécurisées au sein des TEE, des environnements d'exécutions logiciels ont été proposés, dans le monde aca-démique et industriel [77-86, 88]. Ces environnements permettent de faciliter les échanges et les changements de contexte entre le mode d'exécution de l'application et le mode d'exé-cution sécurisé, au sein de l'enclave. La sécurisation de ces échanges est particulièrement cruciale car l'OS n'est pas nécessairement de confiance. Ces environnements fournissent une API entre les deux mondes et ils sont chargés de sécuriser les échanges, notamment en filtrant ou en chiffrant les données échangées lors des changements de contexte. Toutefois, des études ont montré que les environnements existants ne sont pas suffisamment robustes et que des vulnérabilités existent au niveau du filtrage qui devrait être réalisé au niveau de l'API [254]. La sécurisation des interfaces et l'identification de vulnérabilités au niveau du filtrage d'interface est donc une perspective de recherche importante.

## 3.2 Perspectives d'application et transfert de technolo-gie

3.2.1 Architecture CHERI

CHERI (*Capability Hardware Enhanced RISC Instructions*) est un projet de recherche issu d'une collaboration entre différents laboratoires de l'université de Cambridge et SRI International<fnref n="1" />. Cette approche consiste à étendre le jeu d'instructions du processeur afin de gérer des capacités. Il s'agit d'un nouveau type de données permettant d'associer des permissions à des pointeurs. Cette approche permet de se prémunir contre un large spectre d'attaques logicielles exploitant les vulnérabilités liées à la gestion de la mémoire. Outre la définition de l'ISA, les chercheurs ont également proposé des microarchitectures implé- mentant cette approche (BERI, RISC-V). Ils ont également adapté un OS (CheriBSD) et un compilateur (Clang/LLVM) afin de supporter cette architecture et utiliser les capacités pour implémenter des mécanismes de protection de la mémoire. Le développement de ces différents prototypes leur ont permis de démontrer la viabilité de leur approche.

<footnote n="1">1. https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/</footnote>
Ces travaux ont intéressé ARM [354] et Microsoft [355] qui, avec le soutient financier du gouvernement britannique dans le cadre du *UK Industrial Strategy Challenge Fund (ISCF)* et de la DARPA, vont travailler avec les chercheurs de l'université afin de développer un démonstrateur comprenant une plateforme matérielle ARM et une adaptation des OS Linux et Android [356] ainsi que de l'hyperviseur Hafnium [357] développé par Google. ARM a initié le projet Morello [354], dont l'objectif est d'étendre le jeu d'instructions ARM arm64-v8a pour supporter le système de capacités de CHERI ainsi que développer un prototype de processeur implémentant cette architecture. La sortie du prototype matériel est annoncée pour début 2022 [358]. A ce jour, la spécification de l'ISA a été rendue publique. ARM travaille également en collaboration avec Linaro afin de proposer un support à la communauté de développeurs open-source [358]. L'objectif est que des contributeurs externes puissent réaliser des développements logiciels compatibles avec cet écosystème. Même si ARM annonce clairement ne pas s'engager à adopter CHERI dans ces produits, il s'agit d'une des initiatives de transfert technologique les plus marquantes du domaine.

### 3.2.2 Introspection et vérification d'intégrité à l'exécution

Les acteurs industriels ont depuis plusieurs années déployé des mécanismes leur permettant de s'assurer de l'intégrité des composants logiciels (*firmware*, hyperviseur, OS) lors du démarrage de la machine. Ces approches reposent notamment sur des composants matériels tels que le TPM, qui permettent de mesurer ou de vérifier l'intégrité des composants logiciels exécutés successivement depuis la phase de démarrage. Toutefois cette approche ne permet de s'assurer de l'intégrité qu'au démarrage et n'empêche pas les atteintes à l'intégrité à l'issue de cette étape. Comme les redémarrages tendent à s'espacer, notamment en raison de la gestion d'énergie et des mécanismes de mise en veille, il existe une fenêtre d'attaque importante qui peut être exploitée par un attaquant pour compromettre l'intégrité de la plateforme.

Pour cette raison, les industriels s'intéressent de près aux approches matérielles permettant de vérifier l'intégrité de la plateforme durant la phase d'exécution. Par exemple, les laboratoires de recherche de HP Inc. ont collaboré avec l'équipe CIDRE afin de vérifier l'intégrité du code privilégié du firmware UEFI qui s'exécute en SMM, à l'aide d'un moniteur de sécurité isolé matériellement [121]. Ces travaux ont fait l'objet de demandes de brevets. Samsung implémente également dans sa solution Knox [61], qui s'exécute de manière isolée dans le TEE TrustZone, des mécanismes de vérifications d'intégrité du système Android (RKP et TIMA) [62]. Ces solutions sont issues des travaux réalisés par des chercheurs de l'université d'État de Caroline du Nord (NC State) [64], qui ont fait l'objet d'un transfert technologique à Samsung [63]. Enfin Microsoft a développé des approches similaires dans sa technologie *Virtualization Based Security* [33] qui utilise son hyperviseur Hyper-V pour isoler des fonctions de sécurité. La fonctionnalité *Hypervisor-Protected Code Integrity (HVCI)*<fnref n="2" /> permet notamment de vérifier l'intégrité du code du noyau de l'OS à l'exécution.

<footnote n="2">2. https://docs.microsoft.com/en-us/windows-hardware/drivers/bringup/device-guard-and-credential-guard</footnote>
Ces travaux ont intéressé ARM [354] et Microsoft [355] qui, avec le soutient financier du gouvernement britannique dans le cadre du *UK Industrial Strategy Challenge Fund (ISCF)* et de la DARPA, vont travailler avec les chercheurs de l'université afin de développer un démonstrateur comprenant une plateforme matérielle ARM et une adaptation des OS Linux et Android [356] ainsi que de l'hyperviseur Hafnium [357] développé par Google. ARM a initié le projet Morello [354], dont l'objectif est d'étendre le jeu d'instructions ARM arm64-v8a pour supporter le système de capacités de CHERI ainsi que développer un prototype de processeur implémentant cette architecture. La sortie du prototype matériel est annoncée pour début 2022 [358]. A ce jour, la spécification de l'ISA a été rendue publique. ARM travaille également en collaboration avec Linaro afin de proposer un support à la communauté de développeurs open-source [358]. L'objectif est que des contributeurs externes puissent réaliser des développements logiciels compatibles avec cet écosystème. Même si ARM annonce clairement ne pas s'engager à adopter CHERI dans ces produits, il s'agit d'une des initiatives de transfert technologique les plus marquantes du domaine.

### 3.2.2 Introspection et vérification d'intégrité à l'exécution

Les acteurs industriels ont depuis plusieurs années déployé des mécanismes leur permettant de s'assurer de l'intégrité des composants logiciels (*firmware*, hyperviseur, OS) lors du démarrage de la machine. Ces approches reposent notamment sur des composants matériels tels que le TPM, qui permettent de mesurer ou de vérifier l'intégrité des composants logiciels exécutés successivement depuis la phase de démarrage. Toutefois cette approche ne permet de s'assurer de l'intégrité qu'au démarrage et n'empêche pas les atteintes à l'intégrité à l'issue de cette étape. Comme les redémarrages tendent à s'espacer, notamment en raison de la gestion d'énergie et des mécanismes de mise en veille, il existe une fenêtre d'attaque importante qui peut être exploitée par un attaquant pour compromettre l'intégrité de la plateforme.

Pour cette raison, les industriels s'intéressent de près aux approches matérielles permettant de vérifier l'intégrité de la plateforme durant la phase d'exécution. Par exemple, les laboratoires de recherche de HP Inc. ont collaboré avec l'équipe CIDRE afin de vérifier l'intégrité du code privilégié du firmware UEFI qui s'exécute en SMM, à l'aide d'un moniteur de sécurité isolé matériellement [121]. Ces travaux ont fait l'objet de demandes de brevets. Samsung implémente également dans sa solution Knox [61], qui s'exécute de manière isolée dans le TEE TrustZone, des mécanismes de vérifications d'intégrité du système Android (RKP et TIMA) [62]. Ces solutions sont issues des travaux réalisés par des chercheurs de l'université d'État de Caroline du Nord (NC State) [64], qui ont fait l'objet d'un transfert technologique à Samsung [63]. Enfin Microsoft a développé des approches similaires dans sa technologie *Virtualization Based Security* [33] qui utilise son hyperviseur Hyper-V pour isoler des fonctions de sécurité. La fonctionnalité *Hypervisor-Protected Code Integrity (HVCI)*<fnref n="2" /> permet notamment de vérifier l'intégrité du code du noyau de l'OS à l'exécution.

<footnote n="2">2. https://docs.microsoft.com/en-us/windows-hardware/drivers/bringup/device-guard-and-credential-guard</footnote>
Bibliographie

[1] Lianying ZHAO, He SHUANG, Shengjie XU, Wei HUANG, Rongzhen CUI, Pushkar BETTADPUR et David LIE. SoK: Hardware Security Support for Trustworthy Execution. 2019. arXiv: 1910.04957 [cs.CR] (pages 8, 9).

[2] G. DESSOUKY, T. FRASSETTO, P. JAUERNIG, A. -R. SADEGHI et E. STAPF. « With Great Complexity Comes Great Vulnerability : From Stand-Alone Fixes to Reconfigurable Security ». In : *IEEE Security Privacy* 18.5 (2020), p. 57-66. DOI : 10.1109/MSEC.2020.2994978 (page 8).

[3] G. E. SUH, C. W. O'DONNELL et S. DEVADAS. « Aegis : A Single-Chip Secure Processor ». In : *IEEE Design Test of Computers* 24.6 (2007), p. 570-580. DOI : 10.1109/MDT.2007.179 (page 8).

[4] Fengwei ZHANG et Hongwei ZHANG. « SoK : A Study of Using Hardware-Assisted Isolated Execution Environments for Security ». In : *Proceedings of the Hardware and Architectural Support for Security and Privacy 2016*. HASP 2016. Seoul, Republic of Korea : Association for Computing Machinery, 2016. ISBN : 9781450347693. DOI : 10.1145/2948618.2948621. URL : https://doi.org/10.1145/2948618.2948621 (page 9).

[5] P. MAENE, J. GÖTZFRIED, R. DE CLERCQ, T. MÜLLER, F. FREILING et I. VERBAUWHEDE. « Hardware-Based Trusted Computing Architectures for Isolation and Attestation ». In : *IEEE Transactions on Computers* 67.3 (2018), p. 361-374. DOI : 10.1109/TC.2017.2647955 (page 9).

[6] Will ARTHUR et Kenneth GOLDMAN. *A Practical Guide to TPM 2.0*. Jan. 2015. DOI : 10.1007/978-1-4302-6584-9 (page 10).

[7] *How Windows 10 uses the Trusted Platform Module*. Microsoft. 2017. URL : https://docs.microsoft.com/en-us/windows/security/information-protection/tpm/how-windows-uses-the-tpm (page 10).

[8] Reiner SAILER, Xiaolan ZHANG, Trent JAEGER et Leendert van DOORN. « Design and Implementation of a TCG-Based Integrity Measurement Architecture ». In : *Proceedings of the 13th Conference on USENIX Security Symposium - Volume 13*. SSYM'04. San Diego, CA : USENIX Association, 2004, p. 16 (page 10).

[9] Jake EDGE. *Toward measured boot out of the box*. LWM.net. 2016. URL : https://lwn.net/Articles/699551/ (page 10).

[10] Mimi ZOHAR. *LSS-EU 2018 : Overview and Recent Developments* Linux Integrity Subsystem. IBM, 2018. URL : https://events19.linuxfoundation.org/wp-content/uploads/2017/12/LSS2018-EU-LinuxIntegrityOverview_Mimi-Zohar.pdf (page 10).

[11] Stefan BERGER, Ramón CÁCERES, Kenneth A. GOLDMAN, Ronald PEREZ, Reiner SAILER et Leendert van DOORN. « VTPM : Virtualizing the Trusted Platform Module ». In : *Proceedings of the 15th Conference on USENIX Security Symposium*
Bibliographie

[1] Lianying ZHAO, He SHUANG, Shengjie XU, Wei HUANG, Rongzhen CUI, Pushkar BETTADPUR et David LIE. SoK: Hardware Security Support for Trustworthy Execution. 2019. arXiv: 1910.04957 [cs.CR] (pages 8, 9).

[2] G. DESSOUKY, T. FRASSETTO, P. JAUERNIG, A. -R. SADEGHI et E. STAPF. « With Great Complexity Comes Great Vulnerability : From Stand-Alone Fixes to Reconfigurable Security ». In : *IEEE Security Privacy* 18.5 (2020), p. 57-66. DOI : 10.1109/MSEC.2020.2994978 (page 8).

[3] G. E. SUH, C. W. O'DONNELL et S. DEVADAS. « Aegis : A Single-Chip Secure Processor ». In : *IEEE Design Test of Computers* 24.6 (2007), p. 570-580. DOI : 10.1109/MDT.2007.179 (page 8).

[4] Fengwei ZHANG et Hongwei ZHANG. « SoK : A Study of Using Hardware-Assisted Isolated Execution Environments for Security ». In : *Proceedings of the Hardware and Architectural Support for Security and Privacy 2016*. HASP 2016. Seoul, Republic of Korea : Association for Computing Machinery, 2016. ISBN : 9781450347693. DOI : 10.1145/2948618.2948621. URL : https://doi.org/10.1145/2948618.2948621 (page 9).

[5] P. MAENE, J. GÖTZFRIED, R. DE CLERCQ, T. MÜLLER, F. FREILING et I. VERBAUWHEDE. « Hardware-Based Trusted Computing Architectures for Isolation and Attestation ». In : *IEEE Transactions on Computers* 67.3 (2018), p. 361-374. DOI : 10.1109/TC.2017.2647955 (page 9).

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[7] *How Windows 10 uses the Trusted Platform Module*. Microsoft. 2017. URL : https://docs.microsoft.com/en-us/windows/security/information-protection/tpm/how-windows-uses-the-tpm (page 10).

[8] Reiner SAILER, Xiaolan ZHANG, Trent JAEGER et Leendert van DOORN. « Design and Implementation of a TCG-Based Integrity Measurement Architecture ». In : *Proceedings of the 13th Conference on USENIX Security Symposium - Volume 13*. SSYM'04. San Diego, CA : USENIX Association, 2004, p. 16 (page 10).

[9] Jake EDGE. *Toward measured boot out of the box*. LWM.net. 2016. URL : https://lwn.net/Articles/699551/ (page 10).

[10] Mimi ZOHAR. *LSS-EU 2018 : Overview and Recent Developments* Linux Integrity Subsystem. IBM, 2018. URL : https://events19.linuxfoundation.org/wp-content/uploads/2017/12/LSS2018-EU-LinuxIntegrityOverview_Mimi-Zohar.pdf (page 10).

[11] Stefan BERGER, Ramón CÁCERES, Kenneth A. GOLDMAN, Ronald PEREZ, Reiner SAILER et Leendert van DOORN. « VTPM : Virtualizing the Trusted Platform Module ». In : *Proceedings of the 15th Conference on USENIX Security Symposium*
- Volume 15. USENIX-SS'06. Vancouver, B.C., Canada : USENIX Association, 2006 (page 10).

[12] Virtual Trusted Platform Module. Google. URL : https://cloud.google.com/security/shielded-cloud/shielded-vm#vtpm (page 10).

[13] David EDMONDSON. Introduction to Late Launch. URL : https://github.com/TrenchBoot/documentation/blob/master/documentation/Late_Launch_Overview.md (page 10).

[14] Intel Trusted Execution Technology (Intel TXT) - Software Development Guide. Version 315168-16.3. Intel Corporation. 2020. URL : https://www.intel.com/content/dam/www/public/us/en/documents/guides/intel-txt-software-development-guide.pdf (page 10).

[15] Trusted Boot. URL : https://sourceforge.net/projects/tboot/ (page 11).

[16] Design and usage of OpenDTeX DRTM Secure Boot. AMOSSYS. 2015. URL : https://blog.amossys.fr/Design%20and%20usage%20of%20OpenDTeX%20DRTM%20Secure%20Boot.html (page 11).

[17] Jonathan M. McCUNE, Bryan J. PARNO, Adrian PERRIG, Michael K. REITER et Hiroshi ISOZAKI. « Flicker : An Execution Infrastructure for TCB Minimization ». In : Eurosys '08. Glasgow, Scotland UK : Association for Computing Machinery, 2008, p. 315-328. ISBN : 9781605580135. DOI : 10.1145/1352592.1352625. URL : https://doi.org/10.1145/1352592.1352625 (pages 11, 15, 16, 18).

[18] Lianying ZHAO et Mohammad MANNAN. « TEE-aided Write Protection Against Privileged Data Tampering ». In : 26th Annual Network and Distributed System Security Symposium, NDSS 2019, San Diego, California, USA, February 24-27, 2019. The Internet Society, 2019. URL : https://www.ndss-symposium.org/ndss-paper/tee-aided-write-protection-against-privileged-data-tampering/ (page 11).

[19] Rafal WOJTCZUK et Joanna RUTKOWSKA. Attacking Intel® Trusted Execution Technology. 2009. URL : https://invisiblethingslab.com/resources/bh09dc/Attacking%20Intel%20TXT%20-%20paper.pdf (page 11).

[20] Rafal WOJTCZUK, Joanna RUTKOWSKA et Alexander TERESHKIN. Another Way to Circumvent Intel® Trusted Execution Technology. 2009. URL : https://invisiblethingslab.com/resources/misc09/Another%20TXT%20Attack.pdf (page 11).

[21] Rafal WOJTCZUK et Joanna RUTKOWSKA. Attacking Intel TXT® via SINIT code execution hijacking. 2011. URL : https://invisiblethingslab.com/resources/2011/Attacking_Intel_TEXT_via_SINIT_hijacking.pdf (page 11).

[22] CVE-2019-0184. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0184 (page 11).

[23] CVE-2019-0151. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0151 (page 11).

[24] CVE-2019-0152. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0152 (page 11).

[25] Seunghun HAN, Wook SHIN, Jun-Hyeok PARK et HyoungChun KIM. « A Bad Dream : Subverting Trusted Platform Module While You Are Sleeping ». In : Proceedings of the 27th USENIX Conference on Security Symposium. SEC'18. Baltimore, MD, USA : USENIX Association, 2018, p. 1229-1246. ISBN : 9781931971461 (page 11).
- Volume 15. USENIX-SS'06. Vancouver, B.C., Canada : USENIX Association, 2006 (page 10).

[12] Virtual Trusted Platform Module. Google. URL : https://cloud.google.com/security/shielded-cloud/shielded-vm#vtpm (page 10).

[13] David EDMONDSON. Introduction to Late Launch. URL : https://github.com/TrenchBoot/documentation/blob/master/documentation/Late_Launch_Overview.md (page 10).

[14] Intel Trusted Execution Technology (Intel TXT) - Software Development Guide. Version 315168-16.3. Intel Corporation. 2020. URL : https://www.intel.com/content/dam/www/public/us/en/documents/guides/intel-txt-software-development-guide.pdf (page 10).

[15] Trusted Boot. URL : https://sourceforge.net/projects/tboot/ (page 11).

[16] Design and usage of OpenDTeX DRTM Secure Boot. AMOSSYS. 2015. URL : https://blog.amossys.fr/Design%20and%20usage%20of%20OpenDTeX%20DRTM%20Secure%20Boot.html (page 11).

[17] Jonathan M. McCUNE, Bryan J. PARNO, Adrian PERRIG, Michael K. REITER et Hiroshi ISOZAKI. « Flicker : An Execution Infrastructure for TCB Minimization ». In : Eurosys '08. Glasgow, Scotland UK : Association for Computing Machinery, 2008, p. 315-328. ISBN : 9781605580135. DOI : 10.1145/1352592.1352625. URL : https://doi.org/10.1145/1352592.1352625 (pages 11, 15, 16, 18).

[18] Lianying ZHAO et Mohammad MANNAN. « TEE-aided Write Protection Against Privileged Data Tampering ». In : 26th Annual Network and Distributed System Security Symposium, NDSS 2019, San Diego, California, USA, February 24-27, 2019. The Internet Society, 2019. URL : https://www.ndss-symposium.org/ndss-paper/tee-aided-write-protection-against-privileged-data-tampering/ (page 11).

[19] Rafal WOJTCZUK et Joanna RUTKOWSKA. Attacking Intel® Trusted Execution Technology. 2009. URL : https://invisiblethingslab.com/resources/bh09dc/Attacking%20Intel%20TXT%20-%20paper.pdf (page 11).

[20] Rafal WOJTCZUK, Joanna RUTKOWSKA et Alexander TERESHKIN. Another Way to Circumvent Intel® Trusted Execution Technology. 2009. URL : https://invisiblethingslab.com/resources/misc09/Another%20TXT%20Attack.pdf (page 11).

[21] Rafal WOJTCZUK et Joanna RUTKOWSKA. Attacking Intel TXT® via SINIT code execution hijacking. 2011. URL : https://invisiblethingslab.com/resources/2011/Attacking_Intel_TEXT_via_SINIT_hijacking.pdf (page 11).

[22] CVE-2019-0184. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0184 (page 11).

[23] CVE-2019-0151. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0151 (page 11).

[24] CVE-2019-0152. MITRE. 2019. URL : https://cve.mitre.org/cgi-bin/cvename.cgi?name=CVE-2019-0152 (page 11).

[25] Seunghun HAN, Wook SHIN, Jun-Hyeok PARK et HyoungChun KIM. « A Bad Dream : Subverting Trusted Platform Module While You Are Sleeping ». In : Proceedings of the 27th USENIX Conference on Security Symposium. SEC'18. Baltimore, MD, USA : USENIX Association, 2018, p. 1229-1246. ISBN : 9781931971461 (page 11).
[26] Daniel MOGHIMI, Berk SUNAR, Thomas EISENBARTH et Nadia HENINGER. « TPM-FAIL : TPM meets Timing and Lattice Attacks ». In : *29th USENIX Security Symposium (USENIX Security 20)*. USENIX Association, août 2020, p. 2057-2073. ISBN : 978-1-939133-17-5. URL : https://www.usenix.org/conference/usenixsecurity20/presentation/moghimi-tpm (page 11).

[27] Alessandro REINA, Aristide FATTORI, Fabio PAGANI, Lorenzo CAVALLARO et Danilo BRUSCHI. « When Hardware Meets Software : A Bulletproof Solution to Fo-rensic Memory Acquisition ». In : *Proceedings of the 28th Annual Computer Security Applications Conference*. ACSAC '12. Orlando, Florida, USA : Association for Computing Machinery, 2012, p. 79-88. ISBN : 9781450313124. DOI : 10.1145/2420950.2420962. URL : https://doi.org/10.1145/2420950.2420962 (page 12).

[28] Kun SUN, Jiang WANG, Fengwei ZHANG et Angelos STAVROU. « SecureSwitch : BIOS-Assisted Isolation and Switch between Trusted and Untrusted Commodity OSes ». In : *19th Annual Network and Distributed System Security Symposium, NDSS 2012, San Diego, California, USA, February 5-8, 2012*. The Internet Society, 2012. URL : https://www.ndss-symposium.org/ndss2012/secureswitch-bios-assisted-isolation-and-switch-between-trusted-and-untrusted-commodity-oses (page 12).

[29] F. ZHANG, K. LEACH, K. SUN et A. STAVROU. « SPECTRE : A dependable introspection framework via System Management Mode ». In : *2013 43rd Annual IEEE/IFIP International Conference on Dependable Systems and Networks (DSN)*. 2013, p. 1-12. DOI : 10.1109/DSN.2013.6575343 (page 12).

[30] B. DELGADO, T. VIBHUTE, J. FASTABEND et K. KARAVANIC. « EPA-RIMM : An Efficient, Performance-Aware Runtime Integrity Measurement Mechanism for Modern Server Platforms ». In : *2019 49th Annual IEEE/IFIP International Conference on Dependable Systems and Networks (DSN)*. 2019, p. 422-434. DOI : 10.1109/DSN.2019.00051 (page 12).

[31] Fengwei ZHANG, Haining WANG, Kevin LEACH et Angelos STAVROU. « A Framework to Secure Peripherals at Runtime ». In : *Computer Security - ESORICS 2014*. Sous la dir. de Mirosław KUTYŁOWSKI et Jaideep VAIDYA. Cham : Springer International Publishing, 2014, p. 219-238. ISBN : 978-3-319-11203-9 (page 12).

[32] F. ZHANG, K. LEACH, A. STAVROU, H. WANG et K. SUN. « Using Hardware Features for Increased Debugging Transparency ». In : *2015 IEEE Symposium on Security and Privacy*. 2015, p. 55-69. DOI : 10.1109/SP.2015.11 (page 12).

[33] *Virtualization-based Security (VBS)*. Microsoft. 2017. URL : https://docs.microsoft.com/en-us/windows-hardware/design/device-experiences/oem-vbs (pages 13, 68).

[34] Ronald PEREZ, Leendert van DOORN et Reiner SAILER. « Virtualization and Hardware-Based Security ». In : *IEEE Security and Privacy* 6.5 (sept. 2008), p. 24-31. ISSN : 1540-7993. DOI : 10.1109/MSP.2008.135. URL : https://doi.org/10.1109/MSP.2008.135 (page 14).

[35] Tamas K. LENGYEL, Steve MARESCA, Bryan D. PAYNE, George D. WEBSTER, Sebastian VOGL et Aggelos KIAYIAS. « Scalability, Fidelity and Stealth in the DRAKVUF Dynamic Malware Analysis System ». In : *Proceedings of the 30th Annual Computer Security Applications Conference*. ACSAC '14. New Orleans, Louisiana, USA : Association for Computing Machinery, 2014, p. 386-395. ISBN : 9781450330053. DOI : 10.1145/2664243.2664252. URL : https://doi.org/10.1145/2664243.2664252 (pages 14, 15).
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[82] Andrew BAUMANN, Marcus PEINADO et Galen HUNT. « Shielding applications from an untrusted cloud with Haven ». In: *11th USENIX Symposium on Operating Systems Design and Implementation (OSDI '14)*. USENIX - Advanced Computing Systems Association, oct. 2014. URL: https://www.microsoft.com/en-us/research/publication/shielding-applications-from-an-untrusted-cloud-with-haven/ (pages 19, 47, 67).

[83] Christian PRIEBE, Divya MUTHUKUMARAN, Joshua LIND, Huanzhou ZHU, Shujie CUI, Vasily A. SARTAKOV et Peter PIETZUCH. *SGX-LKL: Securing the Host OS Interface for Trusted Execution*. 2020. arXiv: 1908.11143 [cs.OS]. URL: https://arxiv.org/abs/1908.11143 (pages 19, 46, 67).

[84] Sergei ARNAUTOV, Bohdan TRACH, Franz GREGOR, Thomas KNAUTH, Andre MARTIN, Christian PRIEBE, Joshua LIND, Divya MUTHUKUMARAN, Dan O'KEEFFE, Mark L. STILLWELL, David GOLTZSCHE, Dave EYERS, Rüdiger KAPITZA, Peter PIETZUCH et Christof FETZER. « SCONE: Secure Linux Containers with Intel SGX ». In: *12th USENIX Symposium on Operating Systems Design and Implementation (OSDI 16)*. Savannah, GA: USENIX Association, nov. 2016, p. 689-703. ISBN: 978-1-931971-33-1. URL: https://www.usenix.org/conference/osdi16/technical-sessions/presentation/arnautov (pages 19, 67).

[85] Chia-che TSAI, Donald E. PORTER et Mona VIJ. « Graphene-SGX: A Practical Library OS for Unmodified Applications on SGX ». In: *2017 USENIX Annual Technical Conference (USENIX ATC 17)*. Santa Clara, CA: USENIX Association, juill. 2017, p. 645-658. ISBN: 978-1-931971-38-6. URL: https://www.usenix.org/conference/atc17/technical-sessions/presentation/tsai (pages 19, 46, 67).

[86] Shweta SHINDE, Dat Le TIEN, Shruti TOPLE et Prateek SAA. « Panoply: Low-TCB Linux Applications With SGX Enclaves ». In: *24th Annual Network and Distributed System Security Symposium, NDSS 2017, San Diego, California, USA, February 26 - March 1, 2017*. The Internet Society, 2017. URL: https://www.ndss-symposium.org/ndss2017/ndss-2017-programme/panoply-low-tcb-linux-applications-sgx-enclaves/ (pages 19, 67).

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[228] Julian STECKLINA et Thomas PRESCHER. *LazyFP : Leaking FPU Register State using Microarchitectural Side-Channels*. 2018. arXiv : 1806.07480 [cs.OS]. URL : https://arxiv.org/abs/1806.07480 (page 42).

[229] Claudio CANELLA, Daniel GENKIN, Lukas GINER, Daniel GRUSS, Moritz LIPP, Marina MINKIN, Daniel MOGHIMI, Frank PIESSENS, Michael SCHWARZ, Berk SUNAR, Jo Van BULCK et Yuval YAROM. « Fallout : Leaking Data on Meltdown-resistant CPUs ». In : *Proceedings of the 2019 ACM SIGSAC Conference on Computer and Communications Security, CCS 2019*, London, UK, November 11-15, 2019. Sous la dir. de Lorenzo CAVALLARO, Johannes KINDER, XiaoFeng WANG et Jonathan KATZ. ACM, 2019, p. 769-784. DOI : 10.1145/3319535.3363219. URL : https://doi.org/10.1145/3319535.3363219 (page 42).

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[232] Hany RAGAB, Alyssa MILBURN, Kaveh RAZAVI, Herbert BOS et Cristiano GIUFFRIDA. « CrossTalk : Speculative Data Leaks Across Cores Are Real ». In : *S&P*. Intel Bounty Reward. Mai 2021. URL : Paper=https://download.vusec.net/papers/crosstalk_sp21.pdf%20Web=https://www.vusec.net/projects/crosstalk%20Code=https://github.com/vusec/ridl%20Press=https://bit.ly/3frdRuV (page 42).

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[234] J. VAN BULCK, D. MOGHIMI, M. SCHWARZ, M. LIPPI, M. MINKIN, D. GENKIN, Y. YAROM, B. SUNAR, D. GRUSS et F. PIESSENS. « LVI : Hijacking Transient Execution through Microarchitectural Load Value Injection ». In : *2020 IEEE Symposium on Security and Privacy (SP)*. 2020, p. 54-72. DOI : 10.1109/SP40000.2020.00089 (page 42).
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[243] E. BOSMAN, K. RAZAVI, H. BOS et C. GIUFFRIDA. « Dedup Est Machina : Memory Deduplication as an Advanced Exploitation Vector ». In : 2016 IEEE Symposium on Security and Privacy (SP). 2016, p. 987-1004. DOI : 10.1109/SP.2016.63 (page 44).

[244] Kaveh RAZAVI, Ben GRAS, Erik BOSMAN, Bart PRENEEL, Cristiano GIUFFRIDA et Herbert BOS. « Flip Feng Shui : Hammering a Needle in the Software Stack ». In : USENIX Security. Pwnie Award Nomination for Best Cryptographic Attack. Août 2016. URL : Paper=https://download.vusec.net/papers/flip-feng-shui_sec16.pdf%20Slides=https://vusec.net/wp-content/uploads/2016/