La présente invention concerne un générateur de fréquences programmable, c'est-à-dire un dispositif pouvant fournir un ou plusieurs signaux de fréquences données choisies parmi un ensemble de fréquences prédéterminées. Ce générateur peut être utilisé notamment pour des opérations de contrôle en particulier dans les installations téléphoniques. Pour effectuer de tels contrôles, il est souvent nécessaire de pouvoir fournir un signal obtenu par la superposition de deux signaux de fréquences déterminées. En effet, dans les postes téléphoniques à numérotation multifréquence, par exemple, la composition des numéros d'appel s'effectue par l'envoi, pour chaque chiffre, d'un signal composé d'une fréquence "basse" parmi quatre (697 à 941 Hz) et d'une fréquence haute parmi quatre (1209 à 1633 Hz). Les générateurs de fréquences actuellement connus pouvant fournir ces fréquences soit inclus dans le poste, soit dans les dispositifs de test, comprennent deux générateurs élémentaires, l'un pour les fréquences basses, l'autre pour les fréquences hautes.Ces générateurs, constitués en général d'un oscillateur à quartz et de diviseurs programmables, ne peuvent fournir que les fréquences pour lesquelles ils sont conçus. L'obtention d'une autre fréquence demande une modification complète de la chaîne de division permettant de passer de la fréquence de l'oscillateur à la fréquence désirée. La présente invention concerne un générateur de fréquences pouvant fournir un très grand nombre de fréquences différentes et comprenant à cette fin une mémoire programmable dans laquelle sont enregistrées différentes combinaisons codées utilisées pour commander lesdits diviseurs programmables. L'obtention d'une ou de plusieurs fréquences non prévues peut etre réalisée par une simple modification du contenu de cette mémoire. Le générateur de fréquences de la présente invention est caractérisé en ce qu'il comprend notamment un dispositif de mémorisation pour enregistrer une pluralité de signaux de commande, des moyens d'accès pour lire sélectivement dans ledit dispositif de mémorisation l'un des signaux de commande qu'il contient et des moyens d'enregistrement temporaire pour recevoir ce signal de commande lorsqu'il est lu et lc fournir de façon stable audit diviseur programmable. Les différents objets et caractéristiques de l'invention seront maintenant détaillés dans la description qui va suivre, faite à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent : - la figure 1, le diagramme général d'un exemple de réalisation du générateur de l'invention - la figure 2, le schéma détaillé du générateur de la figure 1 - les figures 3a et 3b, un exemple de constitution des mots d'adressage de la mémoire MR de la figure 2. On décrira tout d'abord, en se référant à la figure 1, le diagramme général d'un exemple de réalisation du générateur de fréquences de l'invention dans le cas particulier où ce générateur est conçu pour fournir un signal de sortie composé de deux signaux de fréquences différentes. Le générateur de fréquences de la figure 1 comprend notamment - une mémoire programmable MR adressée à l'aide d'une combinaison codée CE - un oscillateur OS qui fournit des impulsions de commande ic - une première chaîne de division composée d'un premier diviseur programmable DPI commandé par les impulsions de commande ic et qui reçoit les combinaisons codées CS enregistrées dans la mémoire MR à l'adresse définie par la combinaison codée CE, d'un premier diviseur fixe DS1 dont l'entrée est connectée à la sortie du diviseur programmable DPL et d'un premier circuit générateur de fonctions GF1 dont l'entrée est connectée à la sortie du diviseur DSl - une seconde chaîne de division identique à la première et composée d'un second diviseur programmable DP2 commandé par les impulsions de commande ic et qui reçoit les combinaisons codées CS issues de la mémoire MR, d'un -second diviseur fixe DS2 et d'un second circuit générateur de fonctions GF2 - un circuit mélangeur ML dont les entrées sont respectivement connectées aux sorties des générateurs de fonctions GF1 et GF2 - un circuit d'amplification et de filtrage AF dont l'entrée est connectée à la sortie du circuit mélangeur ML et qui fournit un signal de sortie af. On suppose que l'on désire obtenir un signal de sortie af composé de deux signaux sinusoidaux superposés de fréquences respectives fl et f2. On adresse tout d'abord la mémoire MR à l'aide d'une première combinaison codée CEI fournie par exemple à l'aide d'une chaîne logique commandée par l'intermédiaire d'un clavier ; la combinaison codée CS1 lue dans la mémoire MR est alors transmise au diviseur programmable DP1, composé par exemple de compteurs numériques. Ces compteurs sont positionnés dans un état initial particulier selon la combinaison codée CS1 enregistrée dans la mémoire MR en fonction de la fréquence fl à obtenir. Ces compteurs, commandés par les impulsions de commande ic issues de l'oscillateur OS, progressent d'un pas à chacune de ces impulsions.Lorsque le contenu de tous ces compteurs est à "1", une impulsion est fournie à la sortie du diviseur programmable DP1 et les différents compteurs sont repositionnés dans leur état initial, et le fonctionnement se poursuit de la façon décrite. Ainsi une suite d'impulsions, dont la fréquence de répétition est fonction de la fréquence fl, est fournie à l'entrée du diviseur fixe DS1 qui peut, par exemple, être un compteur à quatre étages fournissant une impulsion de sortie pour seize impulsions d'entrée reçues. Ces impulsions sont fournies à l'entrée du générateur de fonctions GF1 qui, en réponse, fournit à entrée du circuit mélangeur ML un signal analogique sinusoïdal de fréquence fl. On adresse également la mémoire MR à l'aide d'une seconde combinaison codée CE2 fournie comme précédemment à l'aide d'une chaine logique commandée par l'intermédiaire d'un clavier ; la combinaison codée CS2 lue dans la mémoire MR est transmise au diviseur programmable DP2 dont les compteurs qui le constituent sont en conséquence positionnés dans un état initial particulier selon la combinaison CS2 enregistrée dans la mémoire MR en fonction de la fréquence f2 à obtenir. De la façon décrite précédemment, ce diviseur programmable DP2 fournit à 11 entrée du diviseur fixe DS2 des impulsions dont la fréquence de répétition est fonction de la fréquence f2. Des impulsions de fréquence de répétition divisée sont alors fournies à l'entrée du générateur de fonction GF2 qui, en réponse, fournit à l'entrée du circuit mélangeur ML un signal analogique sinusoldal de fréquence f2. Selon une technique bien connue, le mélangeur ML, qui peut être réalisée à l'aide d'un réseau de résistances, permet de régler le niveau relatif de llun des signaux sinusoïdaux par rapport à l'autre ainsi que le niveau du signal de sortie. Le signal résultant est ensuite fourni à l'entrée du circuit d'amplification et de filtrage AF qui fournit en réponse un signal af conforme aux caractéristiques du signal à produire. On décrira maintenant, en se reportant aux figures 2 et 3, le schéma détaillé du générateur de la figure 1. Tout d'abord on suppose que ce générateur est prévu pour effectuer certains contrôles dans les installations téléphoniques. Il doit donc être en mesure de fournir plusieurs signaux de fréquences vocales variant en fonction des contrôles effectués et des codes utilisés. Ainsi, par exemple, dans le code utilisé pour la numérotation multifréquence, la composition des numéros d'appel s'effectue par l'envoi, pour chaque chiffre, d'un signal composé d'une fréquence, dite basse, parmi quatre (697, 770, 852 et 941 Hz) et d'une fréquence, dite haute, parmi quatre (1209, 1336, 1477 et 1633 Hz). D'autre part, la signalisation entre enregistreurs, notamment, s'effectue par l'envoi d'un signal composé de deux fréquences parmi six, une septième fréquence étant utilisée comme accusé de réception.Ces sept fréquences appartiennent à un code différent et sont généralement égales à 700, 900, 1100, 1300, 1500, 1700 et 1900 Hz. Suivant le type d'installations contrôlées d'autres codes peuvent être utilisés. A titre d'exemple, on décrira un générateur pouvant fournir huit fréquences par code, quatre codes différents pouvant être utilisés. Pour identifier la fréquence à émettre, la combinaison codée CE (figure 1) permettant d'adresser la mémoire MR comprendra donc, selon l'exemple choisi, cinq éléments binaires (2 identifiant le code et 3 identifiant la fréquence du code). En outre, afin de vérifier, par exemple, la sélectivité de certains circuits, il peut être intéressant de pouvoir fournir des signaux dont la fréquence s'écarte de la fréquence nominale d'une valeur, ou tolérance, bien déterminée, égale par exemple à 5n hertz, n étant un nombre entier compris entre O (fréquence nominale) et 7 (fréquence fournie décalée de la fréquence nominale de 35 Hz). On prévoit alors, dans la combinaison codée CE, quatre éléments binaires supplémentaires (3 pour identifier la valeur absolue de la tolérance et 1 pour identifier le signe de cette tolérance). On a vu précédemment que le signal à fournir est en général composé de deux fréquences, le générateur comprenant alors deux chaînes de division, chacune d'elles fournissant une des deux fréquences. Dans le générateur de la figure 2, on prévoit, à titre d'exemple, trois chaînes de division. Une fois la fréquence à produire déterminée par les neuf éléments binaires de la combinaison CE précédemment définis, on identifie la chaîne de division qui fournit cette fréquence à l'aide de deux éléments binaires supplémentaires. Les onze éléments binaires ainsi définis sont regroupés pour former deux octets OT1 et OT2 représentés par les figures 3a et b et dont les huit éléments binaires sont repérés par les références DO à D7. Les trois éléments binaires FO, Fl et F2 de rangs respectifs DO, D1 et D2 du premier octet OTl identifient donc une fréquence nominale parmi les huit du code identifié par les deux éléments binaires CO et Cl de rangs respectifs D3 et D4 du même octet. L'élément binaire SC de rang D5 est, par exemple, à "1" en fonctionnement de sélection de code automatique et à "O" en fonctionnement de sélection de code manuel. Les trois éléments binaires TO, Tlet T2 de rangs respectifs DO, D1 et D2 du second octet OTZ sont utilisés pour identifier la tolérance ou l'écart entre la fréquence à fournir et la fréquence nominale précédemment définie, le sens ou le signe de cette tolérance étant identifié par l'élément binaire ST de rang D3 du même octet. La chaîne de division à laquelle doit être fournie l'information lue dans la mémoire MR adressée à l'aide des deux octets OT1 et OT2 est identifiée par les deux éléments binaires VX et VY de rangs respectifs D4 et D5. Les deux éléments binaires de rangs D6 et D7, dans chacun des octets, sont utilisés pour identifier ces octets. Ainsi, pour obtenir un signal de fréquence donnée, le premier puis le second octet sont fournis à des entrées DO à D7 du générateur. Ce générateur, dont un exemple de réalisation est illustré par la figure 2, comprend notamment la mémoire MR, une chaîne de division composée du diviseur programmable DP1, du diviseur fixe DS1 et du générateur de fonctions GF1, et l'oscillateur OS du générateur représenté par la figure 1. Il comprend également un circuit de décodage DE, trois registres d'entrée RC, RF et RT, un circuit de sélection de chaîne SV, une horloge HS, un circuit logique de commande CL et deux registres de sortie RP1 et RP2. I1 comprend en outre un sélecteur SM. Pour simplifier la figure 2, on n'a représenté qu'une seule chaîne de division, mais on a vu précédemment que la chaîne qui doit fournir la fréquence souhaitée est identifiée par deux éléments binaires. Le générateur de fréquences proposé peut donc comprendre jusqu'à quatre chaînes de division telles que les chaînes CD1 et CD2. Pour des raisons identiques, on n'a pas représenté les circuits de sortie communs à toutes les chaînes, c'est-à-dire le circuit mélangeur ML et le circuit d'amplification et de filtrage AF de la figure 1. Le circuit de décodage DE reçoit les deux éléments binaires de rangs D6 et D7 de chaque octet, ainsi qu'un signal de commande d'échantillonnage Sb. Selon l'exemple choisi, l'élément binaire D6 est à "O" dans l'octet OT1 et à "1" dans l'octet OT2, l'élément binaire D7 étant à "1" dans les deux octets. En présence du signal de commande d'échantillonnage Sb, le circuit de décodage DE fournit un signal de commande d'écriture tO de niveau logique 1 et un signal de commande d'écriture tl de niveau logique 0 lorsque les éléments binaires D6 et D7 qui lui sont fournis sont respectivement O et 1.En présence du signal de commande d'échantillonnage Sb, il fournit un signal de commande d'écriture tO de niveau logique O et un signal de commande d'écriture tl de niveau logique 1 lorsque les éléments binaires D6 t D7 qu'il reçoit sont à "1". Le registre d'entrée RC ou registre de codes, commandé par le signal tO issu du circuit de décodage DE, reçoit les éléments binaires D3, D4 et D5 de chaque octet. Donc, seuls les éléments binaires CO, Cl et SC de l'octet OT1 sont inscrits dans ce registre. L'élément binaire SC est ensuite retransmis sous la forme d'un signal am au sélecteur SM qui reçoit également les éléments binaires de code CD et Cl. Le registre d'entrée RF ou registre de fréquences, commandé par le signal tO reçoit les éléments binaires DO, D1 et D2 de chaque octet. Seuls ceux de l'octet OT1, c'est-à-dire FO, F1 ek F2 définissant la fréquence nominale sont inscrits dans ce registre. Le registre d'entrée RT ou registre de tolérances, commandé par le signal tl issu du circuit de décodage DE, reçoit les éléments binaires DO à D3 de chaque octet. Seuls ceux de l'octet OT2, c'est-à-dire TO à T2 et ST définissant la fréquence à fournir par l'écart qu'elle présente avec la fréquence nominale précédemment définie, sont inscrits dans ce registre. Le circuit de sélection de chaîne SV, commandé par le signal tl reçoit les éléments binaires D4 et D5 de chaque octet. Seuls ceux de l'octet OT2, ctest-à-dire VX et VY définissant la chaîne de division qui doit fournir la fréquence demandée, sont utilisés. Ce circuit, également commandé par un signal hq issu de l'horloge HG, fournit un signal de sélection de chaîne sv. Le circuit logique de commande CL, commandé par le signal d'horloge hq et le signal de sélection de chaîne sv, reçoit l'information CS fournie par la mémoire MR et la retransmet aux deux registres de sortie RP1 et RP2 de la chaîne concernée. On décrira maintenant de façon succincte le fonctionnement du générateur de la figure 2 en supposant que llon veut obtenir, en fonctionnement de sélection de code automatique (SC = 1), un signal de sortie qfl issu du générateur de fonctions GF1 de la première chaîne de division (UY - VX = 00) ayant une fréquence de 700 Hz. Cette fréquence est la première des sept fréquences du code mentionné précédemment et identifié par la combinaison Cl - C0 = 01. L'octet OTI s'écrit alors : 10101000 et l'octet OT2 s'écrit 11000000. Le premier octet, OTl, issu d'un dispositif d'introduction de données non représenté, est fourni aux entrées DO à D7 du générateur de fréquences. Un signal de commande d'échantillonnage Sb est fourni à l'entrée Sb. Le décodeur DE, qui reçoit deux éléments binaires D6 et D7 respectivement à O et à 1, fournit en réponse un signal de commande d'écriture tO au niveau logique 1 et un signal de commande d'écriture tl au niveau logique 0. Il en résulte l'inscription des éléments binaires D3, D4 et D5 de l'octet OT1 dans le registre de codes RC et des éléments binaires DO, D1 et D2 de cet octet dans le registre de fréquences RF. La sélection du code auquel appartient la fréquence souhaitée étant effectuée de façon automatique (SC = 1), le registre RC fournit l'élément binaire SC sous la forme d'un élément binaire am à "1" au sélecteur SM. Ce dernier reçoit également les éléments binaires de code issus du registre RC et les retransmet à deux entrées A8 et A9 de la mémoire MR. Le registre de fréquences RF retransmet simultanément les éléments binaires de fréquence qu'il contient à des entrées Al, A2 et A3 de la mémoire MR. Un signal d'horloge hq est fourni à une entrée AO de la mémoire MR et la combinaison codée enregistrée dans cette mémoire à l'adresse définie par la combinaison codée fournie aux entrées Al, A2, A3, A8 et A9 est lue. Simultanément, le second octet OT2 est fourni aux entrées DO à D7 du générateur et un signal de commande d'échantillonnage Sb est fourni à l'entrée Sb. Le décodeur DE, qui reçoit deux éléments binaires D6 et D7 à "1" fournit en réponse un signal de commande d'écriture tl au niveau logique 1 et un signal de commande d'écriture tO au niveau logique 0. N Il en résulte l'inscription des éléments binaires DO à D3 de l'octet OT2 dans le registre de tolérances RT et des éléments binaires D4 et D5 dans le circuit de sélection de chaîne SV. Un signal d'horloge h est fourni à une entrée AO de la mémoire MR et la combinaison codée enregistrée dans cette mémoire à l'adresse définie par la combinaison codée DO-D1-D2-D3 fournie aux entrées A4 à A7 est lue. Simultanément, le circuit de sélection de chaîne SV fournit un signal d'aiguillage sv au circuit logique de commande CL. Celui-ci retransmet alors la première combinaison codée précédemment lue dans la mémoire MR au premier registre de sortie RPl et la seconde combinaison codée issue de cette mémoire au second registre de sortie RP2. Ces deux combinaisons sont transmises au diviseur programmable DP1. Les compteurs de ce diviseur sont prépositionnés. Ces compteurs sont ensuite incrémentés au rythme des impulsions ic issues de l'oscillateur OS. Lorsque ces compteurs sont à 1 partout une impulsion de comptage bel est fournie à l'entrée du diviseur fixe DS1. A l'apparition de l'impulsion lc suivante, les compteurs du diviseur programmable DP1 reviennent à leur position prédéterminée précédente. Le fonctionnement de la chaîne de division se poursuit de façon identique. Le diviseur fixe fournit une impulsion dsl pour m impulsions dpl reçues, m étant le facteur de division que l'on suppose égal à 16. Le générateur de fonctions GF1 reçoit les impulsions dsl et fournit en réponse un signal périodique qfl dont la loi de variation de l'amplitude en fonction du temps est prédéterminée. Dans la plupart des cas cette loi de variation est sinusoïdale. Ce générateur de fonctions n'entrant pas dans le cadre de l'invention ne sera pas décrit. Un exemple de réalisation d'un tel circuit est décrit dans la demande de brevet français n0 79 01476, déposée le 22 Janvier 1979,au nom de la Société demanderesse, pour : Générateur de fonctions. On donnera maintenant un exemple de détermination du code contenu dans la mémoire MR, en supposant que la fréquence désirée est 700 Hz et que l'oscillateur OS est piloté par un quartz et fournit des impulsions ic à la fréquence de fO= 16,0023 MHz. Le diviseur fixe DSl ayant un facteur de division égal à 16, la fréquence des impulsions de sortie dpl du diviseur programmable est égale à fl=700 x 16 = 11 200 Hz. Le facteur de division théorique du diviseur programmable DPl est dans ce cas égal au rapport f1/f0 soit 1428,77. Le facteur de division réel de ce diviseur étant un nombre entier, il est choisi égal à 1429. Le diviseur programmable DP1, qui peut être réalisé à l'aide de trois compteurs à quatre étages, peut prendre 212 = 4096 positions différentes. Selon l'exemple choisi, il est prépositionné à : 4096 - 1429 = 2667. En numérotation binaire ce nombre s'écrit : 101001101011. Les six éléments binaires de poids élevé de cette combinaison sont inscrits dans le premier octet lu dans la mémoire MR et les six éléments binaires de poids faible dans le second octet lu dans cette mémoire. Les deux éléments binaires de chaque octet non utilisés pour le positionnement des compteurs du diviseur programmable DP1 peuvent l'être par exemple pour signaler que, à l'adresse affichée, la mémoire MR contient une information valide ou non. Selon l'exemple précédent, la fréquence des impulsions dsl fournies par le diviseur fixe DS1 est égale à 16 002300/ 1429.16 = 699,89 Hz. Sa précision est donc meilleure que 0,02 ó La mémoire MR utilisée peut être une mémoire REPROM commercialisée par la Société INTEL sous la référence 2708, le diviseur programmable DP1, le diviseur par seize DS1 et les différents registres appartenant au domaine connu de la technique. On voit qu'il est possible d'obtenir un très grand nombre de fréquences déterminées (les fréquences sont définies par trois éléments binaires FO à F2, trois éléments binaires TO à T2 pour chacun des quatre codes possibles). Il est aisé d'obtenir également plusieurs fréquences différentes de ces fréquences prédéterminées : il suffit de modifier le programme enregistré dans la mémoire MR et même, à la limite, de procéder au changement du module de mémoire. Dans ce qui précède on n'a pas considéré le cas de la sélection manuelle du code auquel appartient la fréquence à sélectionner. On se bornera à préciser que dans cette hypothèse l'élément binaire SC de l'octet OTî est à "O". Le sélecteur SM qui reçoit alors un signal am de niveau logique O ne retransmet pas aux entrées A8 et A9 de la mémoire MR les éléments binaires CO-C1 de l'octet OT1 mais les éléments binaires fournis respectivement aux entrées M1 et M2 par des moyens non représentés car sortant du cadre de l'invention. Le sélecteur SM illustre la possibilité d'avoir deux sources d'informations de commande, l'une, celle qui vient d'être décrite, peut être un programmateur d'essais, l'autre (M1,M2), deux touches d'affichage manuel.Bien entendu, la sélection faite par le sélecteur SM pourrait intéresser d'autres éléments binaires de l'information de commande. D'autre part, le générateur étant plus particulièrement étudié en vue de son utilisation en téléphonie, les fréquences à fournir sont comprises entre 300 et 3300 Hz environ. La fréquence minimale des signaux fournis par le diviseur programmable est donc de 4800 Hz environ, le facteur de division du diviseur fixe étant choisi égal à 16. Cette fréquence est donc nettement supérieure à la fréquence maximale utilisée en téléphonie. On peut ainsi ne prévoir qu'un filtre commun dont la fréquence de coupure est voisine de 3700 Hz pour l'ensemble du générateur. On notera également que chaque chaîne de division est indépendante et peut comprendre un générateur de fonctions aux caractéristiques différentes de celles des générateurs de fonctions des autres chaînes de division. On peut ainsi tester plus finement certains circuits en fournissant des signaux autres que des signaux sinusoïdaux. En outre, on prévoiera également un dispositif de remise à zéro des différents circuits. Il suffit pour cela de fournir un troisième octet OT3, de la même façon que précédemment, cet octet étant à "O". Il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. Les précisions numériques notamment n'ont été fournies que pour faciliter la description et peuvent varier avec chaque cas d'application. REVENDICATIONS 1. Générateur de fréquences comprenant au moins une chaîne de division recevant un signal de fréquence fixe et comprenant au moins un diviseur programmable pour produire, à partir dudit signal de fréquence fixe un signal de fréquence proportionnelle à la fréquence désirée, selon un signal de commande fourni à ce diviseur de fréquence, caractérisé par le fait qu'il comprend également un dispositif de mémorisation pour enregistrer une pluralité de signaux de commande, des moyens d'accès pour lire sélectivement dans ledit dispositif de mémorisation l'un des signaux de commande qu'il contient et des moyens d'enregistrement temporaire pour recevoir ce signal de commande lorsqu'il est lu et le fournir de façon stable audit diviseur programmable. 2. Générateur de fréquences tel que défini en 1, caractérisé par le fait qu'il comprend plusieurs chaînes de division, plusieurs moyens d'enregistrement temporaire, un circuit logique sélecteur de chaîne et des moyens d'accès répétés pour lire sélectivement l'un desdits signaux de commande et pour orienter ledit sélecteur de chaîne. 3. Générateur de fréquences tel que défini en 1, caractérisé par le fait que ledit dispositif de mémorisation est une mémoire programmable du type REPROM. 4. Générateur de fréquences tel que défini en 1, caractérisé par le fait qu'il comprend également des moyens pour recevoir deux combinaisons codées, l'une définissant la fréquence nominale, l'autre la tolérance, ledit dispositif de mémorisation adressé à l'aide de ces deux combinaisons fournissant deux valeurs qui sont juxtaposées dans un registre pour fournir ledit signal de commande. 5. Générateur de fréquences tel que défini en l, caractérisé par le fait que chaque chaîne de division comprend également un diviseur logique à facteur de division constant dont une entrée est connectée à la sortie du diviseur programmable et qui fournit des impulsions dont la fréquence de répétition est proportionnelle à la fréquence désirée. 6. Générateur de fréquences tel que défini en 2, caractérisé par le fait que chaque chaîne de division est indépendante des autres chaînes et comprend un générateur de fonctions qui fournit un signal de fréquence égale à la fréquence désirée dont la loi de variation dans le temps est caractéristique de la chaîne et peut varier d'une chaîne de division à l'autre.