CPL/MOA 1 La présente invention concerne les procédés de codage de données binaires, les dispositifs de codage et les dispositifs de décodage utilisés dans les sys- tèmes de transmission de données binaires sur un canal, en particulier dans les systèmes comportant un canal ne transmettant pas les composantes continues et les bas- ses fréquences, tels que le magnétoscope. Pour de tels systèmes de transmission, il est nécessaire de traduire les informations à transmettre dans un code adapté aux caractéristiques propres des canaux, notamment à leur bande passante. De plus, pour ntre optimal un type de codage doit présenter les propriétés suivantes: - reconstitution d'une horloge sans adjonction d'un canal particulier - détection facile des erreurs - compression de la bande passante du signal codé afin de transmettre les informations codées en garan- tissant une restitution sans erreur du signal binaire - suppression de la nécessité d'une transmission de la composante continue de façon, par exemple, à pouvoir utiliser les couplages par transformateur ainsi que les amplificateurs à couplage alternatif. Plusieurs types de codage sont actuellement connus, mais aucun ne présente toutes les propriétés précitées. Ainsi le code NRZ (non return to zero) pose des problèmes de suppression de la composante continue et de récupération d'horloge. Les codes de groupe aug- mentent la bande passante utile. Le code Miller et ses dérivés ne permettent pas une détection facile des erreurs, ni l'introduction de mots de code particuliers pour synchroniser les signaux d'horloge lors du déco- dage. La présente invention a pour objet un type de code présentant les propriétés optimales définies précédem- ment, ainsi qu'un codeur et un décodeur pour mettre en oeuvre ce type de code et son décodage à l'aide de moyens simples. Selon l'invention, un procédé de codage d'un si- gnal d'entrée constitué d'une suite de groupes Gi (i pouvant varier de 1 à 2, n entier positif) de n don- nées binaires, la fréquence de répétition des données binaires étant F, est caractérisé en ce qu'il est asso- cié à chaque groupe un couple de nombres binaires (Ai, A. étant le complément de A. et chacun de ces deux nombres étant défini par 2n bits dont la fréquence de répétion est 2F, en ce que seuls les bits extrêmes de ces deux nombres Ai et Ai, savoir le bit de poids le plus faible et le bit de poids le plus fort, peuvent être "isolés", et en ce que le signal codé est formé en remplaçant les n bits d'un même groupe G (p compris n) p entre 1 et 2n) pour chaque groupe de bits du signal 20. d'entrée, soit par les 2n bits du nombre correspondant Ap, soit par les 2n bits du nombre complément Ap, de façon que le bit de poids le plus faible du nombre choisi ne soit pas isolé et que le bit de poids le plus fort du nombre binaire associé au groupe précédant G dans le signal d'entrée ne soit pas isolé. Selon l'invention, il est également prévu un dispositif de codage pour mettre en oeuvre ce procédé et un dispositif de décodage propre à décoder un si- gnal codé selon ce procédé. L'invention sera mieux comprise et d'autres ca- ractéristiques apparaîtront à l'aide de la description ci-après et des figures s'y rapportant qui représen- tent: - - la figure 1, un dispositif de codage selon l'invention; - la figure 2, un dispositif de décodage selon l'invention; - la figure 3, un schéma détaillé d'un disposi- tif de la figure 2; - la figure 4a, un chronogramme des signaux permettant d'expliquer les dispositifs de codage et de décodage; - la figure 4b, un tableau de correspondance permettant, de même, d'expliquer les dispositifs de codage et de décodage. Sur les figures 1 et 2, une liaison simple est re- présentée par un trait fin et une liaison multiple par un trait fin coupant un petit segment de droite à côté duquel un chiffre indique le nombre de liaisons sim- ples qsccmporte cette liaison multiple. De plus, seuls les signaux d'horloge et les dis- positifs de synchronisation utiles à la compréhension de l'invention ont été représentés en vue de rendre les dessins plus clairs et de simplifier l'exposé. Sur la figure 1, une borne d'entrée 1 est reliée à l'entrée d'un registre mémoire 2 à inscription en sé- rie et lecture en parallèle. Les huit sorties de ce re- gistre 2 sont respectivement couplées à travers un re- gistre à inscription et lecture en parallèle 3 aux huit entrées d'une mémoire morte 4 et aux huit entrées d'une mémoire morte 5. Les huit sorties de chacune de ces deux mémoires 4 et 5 sont respectivement couplées aux seize entrées de moyens de couplage 7 à travers un registre 6 à inscription et lecture en parallèle. Une première et une deuxième sortie de ces moyens de cou- plage 7 sont respectivement reliées à une première et à une deuxième entrée d'un dispositif de commande 8, à une première et à une deuxième entrée d'un inverseur , ainsi qu'à une première et à une deuxième sortie d'ure mémoire morte 11. Quatorze sorties supplémentaires de ces moyens de couplage 7 sont respectivement reliées à quatorze en- trées supplémentaires de l'inverseur 10 et à quatorze sorties supplémentaires de la mémoire 11. Les seize sorties de l'inverseur 10 sont respectivement connectées aux seize entrées d'un registre 12 à inscription et lecture en parallèle. Une première et une deuxième sor- tie de ce registre 12 sont respectivement reliées à une troisième et à une quatrième entrée du dispositif de commande 8, ainsi qu'à une première et à une deuxième entrée d'un registre 13 à inscription en parallèle et lecture en série. Quatorze sorties supplémentaires de ce registre 12 sont respectivement reliées à quatorze en- trées supplémentaires du registre 13. La sortie du re- gistre 13 est reliée à une borne de sortie 17. La sortie du dispositif de commande 8 est reliée à une première entrée d'une porte OU exclusif, 9, dont une seconde entrée est reliée à une borne 32. La sortie de cette porte OU exclusif, 9, est connectée à une en- trée de commande de l'inverseur 10. Chacun des registres 2, 3, 6, 12 et 13 comportent en outre une entrée d'horloge. L'entrée d'horloge du registre 2 reçoit un signal d'horloge M à la fréquence F. Le registre 13 reçoit sur son entrée d'horloge un signal H3 à la fréquence 2F. Enfin les registres 3, 6 et 12 reçoivent sur leur entrée d'horloge le signal d'horloge H2 à la fréquence F8. Les signaux d'horloge H1 Y H2 et H3 sont en phase. Les moyens de couplage 7 et la mémoire il comportent en outre une entrée de commande recevant un signal Q. La borne 32 reçoit un signal Y. Les mémoires 4 et 5 utilisées dansnoire mode de réalisation sont des mémoires PROM ("Programmable read only memory" en littérature anglaise) de 2K bits. 3-5 Le dispositif qui vient d'être décrit permet de coder 23 états différents, chacun de ces 28 états étant repéré par un groupe de huit bits de durée totale BT, chaque bit ayant une durée T (égale à 1) et pouvant prendre soit l'état "1", soit l'état "0". A partir d'un signal d'entrée constitué par une suite de groupes de huit bits, chaque groupe correspon- dant à un état à coder, le dispositif génère sur la borne de sortie 17 un signal codé constitué d'une suite de mots binaires de seize bits, chaque bit ayant une durée T/2 et chaque mot correspondant à un groupe de huit bits du signal d'entrée, donc à un état à coder. Le signal codé obtenu présente de nombreuses propriétés intéressantes, savoir une bande de fréquence étroite (sensiblement équivalente à celle nécessaire pour le NRZ) ne comportant pas en outre de composante continue, une reconstitution d'un signal d'horloge utile au déco- dage sans adjonction d'un canal autre que celui servant à transmettre le signal codé, et une détection facile des erreurs. Le procédé mis en oeuvre par ce dispositif de co- dage est le suivant Parmi les 216 mots de seize bits possibles à asso- cier à un état à coder, considérons uniquement les mots binaires satisfaisant aux conditions suivantes: - parmi les seize bits formant un mot, huit sont à l'état "1" et huit sont à l'état "0" de façon à évi- ter la transmission d'un signal codé dont le spectre de fréquence comporte une composante continue. - De plus, il ne peut exister, mis à part les bits se trouvant aux extrémités du mot, un bit à l'état "X" (X pouvant prendre soit la valeur "1", soit la valeur "0") qui ne soit pas suivi ou précédé d'un bit dont l'état est "X". Dans la suite du texte, un bit qui ne remplira pas cette dernière condition sera dit "isolé". Le nombre de mots binaires satisfaisant à ces deux conditions est 592, soit, par exemple, 296 mots A. (j variant de 1 à 296) commençant uniquement par un bit à l'état "0" et 296 mots compléments Aj commençant uni- quement par un bit à l'état "1". Si à chaque état à coder, il est associé un mot binaire de durée 8T pris parmi les 296 mots A., le bit extrême d'un mot peut se trouver "isolé". En effet, le signal codé étant constitué d'une suite de mots de sei2 - bits associés à chacun des états à coder, il faut que l'association en série des mots ne favorise pas l'appa- rition de bits "isolés". Soit un mot A, associé à un état p, ayant son bit extrême b de poids le plus fai- ble "isolé". Dans le cas o l'état précédemment codé est associé à un mot dont le-dernier bit, de poids le plus fort,.n'est pas au même état que le bit b, ce bit b restera "isolé" dans le signal codé. Afin d'éviter une telle représentation, il est associé à l'état p non pas le mot A mais le mot complé- -p ment Ap, ainsi le bit b devenu-b ne sera pas isolé. Le procédé de codage selon l'invention consiste donc à remplacer dans le signal d'entrée chacun des groupes de huit bits correspondant aux états à coder, soit par un des j mots de seize bits A., soit par un des j mots compléments A. en fonction du dernier bit du mot précédemment associé (bit de poids le plus fort). De plus le nombre de couples (A., A.) possibles étant plus élevé que le nombre d'états à coder (296 couples pour 255 4tats), il est préférable d'éliminer les couples pour lesquels le nombre de bits consécu- tifs à l'état "0", ou de bits consécutifs à l'état "1", est le plus grand. Ainsi le spectre du signal codé comportera moins de basses fréquences, et la récupéra- ^5 tion d'un signal d'horloge sera facilitée par un nom- bre de transitions maximal. Il est aussi utile d'éli- miner certains mots qui peuvent être utilisés à la reconnaissance d'instants caractéristiques. Dans notre exemple de réalisation, le signal codé obtenu est constitué d'une suite de bits, telle que l'écart de temps minimum entre deux transitions est T (comme dans le NRZ) et dont l'écart minimum est 3T. Le fonctionnement du dispositif mettant en oeuvre le procédé de codage qui vient d'Itre décrit est le suivant: Le signal d'entrée reçu sur la borne 1 comporte une suite de groupes de huit bits à la fréquence F (égale à T). La fréquence des groupes est F, chacun de ces groupes correspond à un état à coder. Les registres mémoire 2 et 3 permettent de déli- vrer en parallèle les huit bits de chaque groupe formant le signal d'entrée. Le registre mémoire 2 inscrit les bits du signal d'entrée en série suivant la fréquence F du signal d'horloge H1. Le registre mémoire-3 inscrit en paral- làle les bits lus sur les huit sorties du registre 2 et délivre ces bits en parallèle sur ses huit sorties sui- vant la fréquence F du signal d'horloge H2. Les mémoires mortes 4 et 5 comportent chacune huit entrées d'adresse. Dans chaque mémoire sont mémorisés 28 mots de 8 bits, tels que les 28 mots de seize bits constitués de l'asso- ciation des deux mots de 8 bits repérés par une même adresse dans les mémoires 4 et 5 correspondent à des mots choisis parmi les 296 mots A. précédemment décrits. Ainsi à chaque combinaison de huit bits reçue par les entrées d'adresse des mémoires 4 et 5, il est déli- vré par ces mémoires un mot de seize bits ne comportant pas de bits "isolés", exceptés les bits extrêmes de ce mot. Le registre 6 permet de stocker ces mots de seize bits et de les restituer suivant la fréquence F Le signal Q. est de niveau logique 1 pendant une durée égale à 24T avant que le signal d'entrée soit reçu sur la borne d'entrée 1. Pendant cette durée, les moyens de couplage 7 sont commandés afin d'interrompre la ligne à la sortie du registre 6. Le signal Y présent sur la borne 32 est de niveau logique "1" uniquement pendant la durée BT précédant le retour à l'état logi- que "0"! du signal Q. L'interruption de la ligne est commandée par le signal Q pour pouvoir intercaler, au début du signal codé, un message constitué de trois mots - consécutifs particuliers. Ce message est nécessaire à la récupérationd'une impulsion de synchronisation de signaux d'horloge lors du décodage. Lorsque le signal Q est à l'état logique "0", les seize bits délivrés par le registre 6 sont stockés par le registre mémoire 12 après un passage dans l'inver- seur 10. Le signal Y est alors à l'état "0"o, de sorte que l'inverseur 10 n'est commandé que lorsque le dispo- sitif de commande 8 délivre un signal de niveau logique u égal à "1". Le registre mémoire 13 stocke les bits présents à la sortie du registre 12. Ces bits sont ensuite lus en série dans le registre 13 à la fréquence 2F du si- gnal d'horloge H3, et délivrés sur la borne de sortie 17. A un instant quelconque le dispositif de commande a reçoit les deux derniers bits A et B de poids le plus fort du mot B délivré par le registre 12 et les deux premiers bits C et D de poids le plus faible du mot Bb délivré par le registre 6 au mA-me instant. D'après les états logiques de ces quatre bits A, B, C et D, il est facile d'en déduire que le bit B ou le bit C est "isolé", auquel cas le dispositif de com- mande 8 commande une inversion des bits du mot Bb' De plus, le mot B b est inversé lorsque les bits A, B, C et D sont dans le même état pour éviter une série trop longue de bits de même état. Sur la figure 4b est représenté un tableau donnant l'état logique u de la sortie du dispositif 8 dans tous les cas possibles de combinaisons des états des bits A, B, C et D. Lorsque le signal Q est à l'état logique "1", les moyens de couplage sont commandés pour interrompre la ligne à la sortie du registre 6 pendant un temps égal à 24T. Le même signal Q déclenche la lecture du contenu de la mémoire 11 dans laquelle sont mémorisés les bits correspondant à un mot particulier R. En effet, il est nécessaire au début du signal codé de générer un mes- sage constitué soit par le mot particulier R suivi de R puis de son complément R, soit par le mot R suivi de R puis de R, pour pouvoir récupérer une impulsion de synchronisation lors du décodage, ce qui sera expliqué ultérieurement. Le signal E de la figure 4a représente les états logiques du mot particulier R suivi du mot R. Soit t' l'instant auquel le niveau logique du si- gnal Q passe de l'état "0" à l'état "1", soit to l'ins- tant t' + 8T, soit t1 l'instant t' + 16T et soit t2 l'instant t' + 24T. Entre les instants t' + t1 Y ce qui correspond à l'état logique "1" du signal Q et à l'état "0" du si- gnal Y, il est généré à la sortie de l'inversuer 10 soit le mot R suivi de R, soit le mot R suivi de R, suivant les bits de poids le plus fort du mot présent à la sortie du registre 12. Entre les instants t1 et t2, le mot présent à l'entrée de l'inverseur 10 est R, le mot présent à la sortie du registre 12 est soit R, soit R. Dans le cas o R est à la sortie de ce re- gistre 12, le signal de sortie de la porte, 9, commande une inversion des bits par l'inverseur 10 (la borne 32 est à l'état logique "1", la sortie du dispositif de 1 0 commande est à l'état "0"). Dans le cas o le mot R est à la sortie du regis- tre 12, l'inverseur n'est pas commandé (la borne 32 et la sortie du dispositif de commande sont à l'état "1"). Ainsi pendant la durée de l'état logique "1" du signal Q, il est obtenu sur la bornie de sortie 17 soit les trois mots consécutifs R suivi de R puis de R, soit R suivi de R puis de R. Sur la figure 2 est représenté un mode de réali- sation préféré d'un dispositif de décodage d'un signal codé suivant le procédé décrit précédemment. Sur cette figure, une borne d'entrée 18, destinée à recevoir un signal codé, est reliée à un registre mé- moire 19 à inscription en série et lecture en parallèle, à un dispositif d'initialisation 23, à un dispositif 25 de récupération du signal d'horloge H3 à la fréquence 2F. La sortie de ce dispositif 25 est couplée à l'en- trée d'un diviseur 40 dont la sortie délivre le signal d'horloge H1 à la fréquence F. La sortie du diviseur 40 est reliée à l'entrée d'un diviseur 24 dont la sor- tie dlivre le signal d'horloge H2 la fruence F tie délivre le signal d'horloge H à la fréGuence 2 B. Les diviseurs 40 et 24 comportent en outre une entrée d'initialisation connectée à la sortie du dispo- sitif d'initialisation 23 à travers un différentiateur 50. Les seize sorties du registre mémoire 19 sont cou- plées aux seize entrées d'une mémoire morte 21 à tra- vers un registre mémoire 20 à inscription et lecture en parallèle. Les huit sorties de cette mémoire 21 sont reliées aux huit entrées d'un registre mémoire 22 à irE- cription en parallèle et lecture en série. La sortie de ce registre 22 est reliée à une borne de sortie 26. Le fonctionnement de ce dispositif de décodage est le suivant: Le signal codé reçu sur la borne d'entrée 18 est constitué d'une suite de mots de seize bits à la fré- quence 2F. La fréquence des mots est F, chacun de ces mots correspond à un état codé selon l'invention. Les registres mémoire 19 et 20 permettent de dé- livrer en parallèle les seize bits de chaque mot for- mant le signal codé. Le registre mémoire 19 inscrit les bits du signal codé en série suivant la fréquence 2F du signal d'horloge H3. Le registre mémoire 20 inscrit en parallèle les bits lus sur les seize sorties du regis- tre 19 et délivre ces bits en parallèle sur ces seize sorties suivant la fréquence F du signal d'horloge H2* La mémoire morte 21 comporte seize entrées d'a- dresse. Dans cette mémoire sont mémorisés les mots de huit bits correspondant à chacun des mots de seize bits du signal codé. Ainsi à chaque combinaison de seize bits reçue par les entrées d'adresse de cette mémoire 21, le registre 22 mémorise le groupe de huit bits présents sur les huit sorties de la mémoire 21. Ce registre 22 restitue ces bits en série sur la borne 26 suivant la fréquence F du signal d'horloge H1 Le dispositif 25 reconstitue facilement le si- gnal d'horloge H3 de fréquence 2F à partir des mots particuliers R ou R reçus en début du signal codé. Ce dispositif permet ensuite un asservissement de ce si- gnal H sur les transitions du signal codé qui sont espacées d'un intervalle de temps k2 (k entier positif). Le diviseur 40 et le diviseur 24 permettent respecti- vement d'obtenir le signal d'horloge H1 à la fréquence F et le signal d'horloge à la fréquence F Afin que ces signaux d'horloge H1 7 H2 et H3 soient en phase, le dispositif 23 génère une impulsion d'initialisation pour initialiser les diviseurs 40 et 24 à l'aide du massage constitué du mot R suivi de R puis de R ou bien du mot R suivi de R puis de R. Sur la figure 3 est détaillé un exemple de réa- 33 lisation du dispositif 23. Sur cette figure, une borne d'entrée 27 corres- pondant à l'entrée du dispositif 23 est reliée à une première entrée d'une ponte OU exclusif, 30, et à une deuxième entrée de cette porte à travers un dispositif à retard 29. La sortie de cette porte OU exclusif, 30, est reliée à l'entrée d'un filtre 31. La sortie de ce filtre 31 est couplée à une borne de sortie 28 à tra- vers un multivibrateur 32. Le fonctionnement de ce dispositif sera mieux compris à l'aide des diagrammes tension-temps décrits sur la figure 4a. Sur cette figure sont représentés les signaux E,. F, G, H et I, respectivement présents, entre les ins- tants t0 et t2, sur la borne d'entrée 18 du décodeur, à la sortie du dispositif à retard 29-, à la sortie de la porte OU exclusif, 30, à la sortie du filtre 31 et à la sortie du multivibrateur 32. L'instant noté t2 est l'instant auquel le signal codé est-reçu; l'instant noté t0 correspond à l'instant t' + BT, t' étant l'instant auquel le message constitué du mot particu- lier R suivi de *R puis de R ou du mot R suivi de R puis de R est reçu. Considérons que le dispositif 23 reçoive avant le début du signal code un message constitué du mot R sui- vi de R puis de R. Le signal E de la figure 4a repré- sente la fin de ce message constituée du mot R suivi de R entre les instants t et t2. La porte, 30, réalise une fonction OU exclusif entre le signal E et le signal F qui représente le si- gnal E retardé d'un retard T (T = 1), ce retard étant obtenu à l'aide du dispositif à retard 29. Le signal G qui résulte de cette corrélation est filtré par le fil- tre 31 pour éliminer les impulsions parasites. Ce fil- tre 31 délivre le signal H. La transition de l'état "0" à l'état "1" de ce signal H déclenche le multivibrateur 32. Ainsi le signal de sortie I de ce multivibrateur 32 passe de l'état logique "0" à l'état "I" à l'instant t1 + T1, et est maintenu à cet état pendant tout le si- gnal codé par les nombreuses transitions de l'état "0" à l'état "1" du signal H. En effet, tous les mots du signal codé autre que le mot R font apparaître au moins une transition de l'état "0" à l'état "1" du signal H. Ainsi le multivibrateur 32 sera maintenu à l'état "1"- pendant tout le signal codé. La durée pendant laquelle le multivibrateur 32 se maintient à l'état "1", sans transition de l'état "0" à l'état "1" sur son entrée, est de 15T. De sorte qu'entre les instants t' et t1, l'état de sortie du multivibrateur 32 passe à l'état "0" avant que la transition, caractéristique de l'ins- tant t + T1, ne se produise. La durée T1 étant une constante caractéristique du filtre 31 et du multivibrateur 32, le front montant du signal I, qui se produit à l'instant t1 + T1, per- met après une différentiation par le différentiateur 50 d'initialiser les diviseurs 40 et 24. Les signaux d'horloge H2 et H1 sont ainsi en phase avec le signal d'horloge H3. L'invention n'est pas limitée aux modes de réali- sation décrits et représentés, en particulier, il est à la portée de l'homme de l'art de réaliser un dispositif de codage et un dispositif de décodage soit à l'aide de circuits de type TTL (Transistors Transistors Logic en littérature anglaise), soit à l'aide de circuits de ty- pe E.C.L. (Emitters Couplage Logic en littérature an- glaise) suivant la fréquence de travail des éléments de ces dispositifs. La mémoire 21 utilisée par le dispositif de déco- * dage décrit sur la figure 2 peut être constituée soit de 8 mémoires PROM ("Programmable read only memory" en littérature anglaise) de 64K bits, soit de six mémoires F.P.L.A. ("Field programmable logic away" en littéra- ture anglaise). Dans ce dernier cas, un inverseur est intercalé entre le registre mémoire 20 et les six mé- moires F.P.L.A.. Cet inverseur est commandé par le bit de poids le plus fort du mot présent 'à la sortie du re- gistre 20, de sorte qu'il ne délivre que des mots com- mençant uniquement par un bit à l'état "0" (ou à l'état "1 "i). Pour le dispositif de codage, il est aussi à la portée de l'homme de l'art de remplacer la mémoire 11, les moyens de couplage 7 et la porte OU exclusif, 9, par des éléments permettant de générer un message par- ticulier pour récupérer l'impulsion de synchronisation. Le procédé de codage selon l'invention a été dé- crit à partir d'un signal d'entrée comportant des grou- pes de huit bits, mais un procédé analogue peut s'appli- quer pour un signal d'entrée comportant des groupes dont le nombre n de bits est quelconque (n entier positif). Cependant, il n'est possible de coder la totalité des 2 états que pour n égal à huit ou n supérieur à huit. Par contre, si les conditions d'utilisation du signal codé permettent la présence d'une composante continue dans son spectre de fréquence, il est possible de réduire le débit binaire de ce signal en utilisant des mots de seize bits constitués de p bits à l'état "0" et de m bits à l'état "1" ( et m entiers positifs avec m + p = n). REVENDICATIONS 1. Procédé de codage d'un signal d'entrée cons- titué d'une suite de groupes Gi (i pouvant varier de 1 n à 2, n entier positif) de n données binaires, la fré- quence de répétition des données binaires étant F, caractérisé en ce qu'il est associé à chaque groupe un couple de nombres binaires (Ai, A.), A étant le com- plément de A. et chacun de ces deux nombres étant défi- ni par 2n bits dont la fréquence de répétition est 2F, en ce que seuls les bits extrêmes de ces deux nombres A. et Ai, savoir le bit de poids le plus faible et le bit de poids le plus fort, peuvent être "isolés", et en ce que le signal codé est formé en remplaçant les n bits d'un même groupe G (p compris entre 1 et 2n), pour chaque groupe de bits du signal d'entrée, soit par les 2n bits du nombre correspondant A, soit par les 2n bits du nombre complément A, de façon que le bit de p poids le plus faible du nombre choisi ne soit pas isolé et que le bit de poids le plus fort du nombre binaire associé au groupe précédant G dans le signal d'entrée ne soit pas isolé. 2. Procédé selon la revendication 1, caractérisé en ce qu'il est généré au début du signal codé un mes- sage constitué d'une suite de mots particuliers pour pouvoir récupérer facilement les signaux d'horloge lors du décodage, et en ce que le message est constitué de nombres binaires R suivi du nombre R, le nombre R étant constitué d'unesuite de 2n bits (p =.?n, p et q p q entiers positifs) dans le même état logique suivi de 2n bits dans un état logique inverse. p 3. Dispositif de codage d'un signal d'entrée constitué d'une suite de groupes Gi (i pouvant varier de 1 à 2n, n entier positif) de n données binaires, mettant en oeuvre le procédé selon la revendication 1, la fréquence de répétition des données binaires étant F, celle des groupes étant F, comportant un registre n à mémoire à inscription en série et lecture en parallèle recevant le signal binaire et délivrant simultanément F les n bits de chaque groupe suivant la fréquence - Y caractérisé en ce qu'il comporte une première mémoire morte ayant n entrées d'adresse recevant respectivement les n bits de chaque groupe suivant la fréquence -, et n délivrant un nombre binaire Aq (q compris entre 1 et 2n) de 2n bits associé à chaque groupe selon le procédé de la revendication 1; un premier registre mémoire à écri- ture et lecture en parallèle mémorisant la valeur de ce nombre binaire Aq; un inverseur pour inverser cette valeur ayant une entrée de commande; un deuxième regis- tre mémoire à écriture et lecture en parallèle pour mé- moriser soit le nombre Aq, soit le nombre complément Aq, délivré par l'inverseur; un dispositif de commande ayant une première et une deuxième entrée couplées res- pectivement à une première et à une deuxième sortie du premier registre à mémoire, une troisième et une qua- trième sortie couplées respectivement à une première et à une deuxième sortie du deuxième registre mémoire, et une sortie couplée à l'entrée de commande de l'inver- seur;eL un registre mémoire à inscription en parallèle et lecture en série pour délivrer en série à la fré- quence 2F les bits du nombre binaire mémorisés par le deuxième-registre. 4. Dispositif de codage selon la revendication 3, mettant en oeuvre le procédé selon la revendication 2, caractérisé en ce qu'il comporte des moyens de cou- plage pour interrompre les liaisons entre le premier registre mémoire et l'inverseur ainsi qu'entre le pre- mier registre et le dispositif de commande, cette in- terruption se produisant pendant une durée X précédant le début du signal codé; une deuxième mémoire contenant en mémoire les bits du nombre caractéristique R ayant une première et une deuxième sortie respectivement cou- plées à la première et à la deuxième entrée du dispo- sitif de commande, cette deuxième mémoire délivrant les bits du nombre R uniquement pendant le temps X, de sor- te que le deuxième registre mémoire mémorise pendant la durée T soit le nombre R, soit le nombre R, délivré par l'inverseur, et en ce qu'il comporte une porte OU exclusif ayant une première entrée couplée à la sortie du dispositif de commande, une sortie couplée à l'entrée de commande de l'inverseur, et une deuxième entrée permettant de commander l'inverseur de façon à avoir un message constitué soit par des bits de V nombres bi- naires R (V entier positif) suivis des bits du nombre R soit par des bits de V nombres binaires R suivis des bits du nombre R. 5. Dispositif de décodage propre à décoder un signal codé selon le procédé de la revendication 2, caractérisé en ce qu'il comporte un registre mémoire à inscription en série et lecture en parallèle recevant le message et le signal codé et délivrant simultanément les 2n bits de chacun des nombres binaires formant le signal codé; des moyens de mémoire morte recevant se- lon la fréquence de répétition F les 2n bits de chacun n des nombres binaires du signal codé et délivrant en parallèle les n bits du groupe associé selon le procédé de la revendication 2; un registre mémoire à inscrip- tion en parallèle et lecture en série pour délivrer en série à la fréquence F les bits du groupe généré par les moyens de mémoire, et en ce qu'il comporte un dispo- sitif de synchronisation ayant une entrée destinée à recevoir le message suivi du signal codé et trois sor- ties délivrant respectivement un premier signal d'hor- loge à la fréquence 2F, un deuxième signal d'horloge à la fréquence F et un troisième signal d'horloge à la fréquence F, ces trois signaux étant en phase. 6. Dispositif de décodage selon la revendication , caractérisé en ce que le dispositif de synchronisa- tion comporte un dispositif d'asservissement du premier signal d'horloge à partir du message et du signal codé; un premier diviseur délivrant le deuxième signal d'hor- loge à partir du premier signal d'horloge; un deuxième diviseur délivrant le troisième signal d'horloge à partir du deuxième signal d'horloge, ces deux diviseurs ayant en outre une entrée d'initialisation; un dispo- sitif d'initialisation des diviseurs recevant le message et le signal codé ayant une sortie couplée à l'entrée d'initialisation des diviseurs. 7. Dispositif de décodage selon la revendication 6, caractérisé en ce que le dispositif d'initialisation comporte une porte OU exclusif ayant une première entrée recevant le message et le signal codé, et une deuxième entrée couplée à la première entrée à travers un dispo- sitif à retard de retard n T (T égal à F),; un filtre ayant une entrée couplée à la sortie de la porte OU ex- clusif; et un multivibrateur ayant une entrée couplée à la sortie du filtre, ce multivibrateur délivrant une transition de signal servant à initialiser les divi- seurs. 8. Système de transmission caractérisé en ce qu'il comporte un dispositif de codage selon l'une des revendications 3 et 4 ou un dispositif de décodage se- lon l'une des revendications 5 à 7.