La présente invention concerne de façon générale un circuit de mémoire à semi-conducteur utilisant des transistors à effet de champ à porte isolée (ci-après appelésIGFET) et plus particulièrement un nouveau circuit de sélection dans une mémoire à semi-conducteur de ce type. q Il est classique avec un circuit de mémoire à semi-conducteur usuel de sélectionner les cellules de mémoire couplées à une ligne d'adresse par un circuit de sélection d'adresse. Dans un tel circuit de sélection, la sortie d'un décodeur d'adresse est appliquée à la borne de porte d'un premier transistor pour une commande intermédiaire. Une source de signaux commandant la sélection de mémoire (ci-après appelés signal de commande) et la ligne d'adresse sont connectées respectivement aux bornes de source et de drain du premier transistor.A la ligne d'adresse, est connectée la borne de drain d'un second transistor, sa borne de source étant à la masse. Un signal inversé du signal de commande (ci-après appelé signal de commande inversé) est appliqué à sa borne de porte. Avec un tel circuit de sélection, la coupure du second transistor à partir du signal de commande inversé entratne qu'une ligne d'adresse sélectionnée prenne un niveau déterminé, et amène également une ligne d'adresse non sélectionnée à Aetre maintenue à un état flottant d'où il résulte que la ligne d'adresse non sélectionnée est maintenue au potentiel de la masse par une capacité de charge de la ligne d'adresse non sélectionnée. Par conséquent, un défaut est inévitable avec un circuit de sélection classique pour mémoire à semi-conducteur à savoir que la ligne d'adresse non sélectionnée est susceptible d'être influencée par la variation de niveau des autres lignes d'adresse ou de signal couplées de façon capacitive avec elle. Un autre défaut du circuit de sélection classique estque, si le signal de commande est envoyé pendant que la sortie d'un décodeur non sélectionné est amenée du niveau de sélection au niveau de non sélection, les premier et second transistors sont momentanément rendus conducteurs et non conducteurs respectivement, ame na * la capacité de charge de la ligne d'adresse non sélectionnée à entre chargée et la ligne d'adresse non sélectionnée à maintenue à un niveau proche du niveau de sélection. Un objet de la présente invention est de prévoir un.#ir- cuit de sélection capable de mettre à la masse de façon obligatoire une ligne non sélectionnée pendant la durée non sélectionnée. Un autre objet de la présente invention est de prévoir un circuit de sélection capable de ramener une ligne non sélectionnée au niveau de non-sélection en déchargeant les charges emmagasinées dans la capacité de charge de la ligne non sélectionnée instantanément au moment où la synchronisation de commande est superposée à la synchronisation de changement de sortie d'un décodeur non sélec tionné. Selon la présente invention, un troisième transistor est ajouté au circuit de sélection classique. La borne de porte du troisième transistor est connectée à un signal inversé de la sortie du décodeur d'un circuit de sélection classique, la borne de drain est connectée à la borne de source du premier transistor pour une commande intermédiaire, et la borne de source est mise à la masse. Avec le circuit de sélection selon la présente invention, en coupant le second transistor à partir d'un signal de commande, la ligne d'adresse sélectionnée parvient à un niveau de sélection. Dans ce cas, le troisième transistor est maintenu coupé par le niveau de sélection de la sortie du décodeur. D'autre part, en cas de non sélection, le troisième transistor est rendu conducteur par le niveau de non sélection de la sortie du décodeur, de sorte qu'une ligne d'adresse non sélectionnée est obligatoirement mise à la masse par l'intermédiaire du troisième. transistor et ainsi n'est pas influencée par la variation de niveau des autres lignes d'adresse. En outre, à la suite de l'application d'un signal de commande pendant le temps de changement de la sortie d'un décodeur non sélectionné du niveau de sélection au niveau de non-sélection, la capacité de charge de la ligne d'adresse non sélectionnée est chargée instantanément de la même façon que le circuit classique et la ligne d'adresse non sélectionnée est amenée à un niveau très proche du niveau de sélection. Mais, comme la sortie du décodeur se fixe au niveau de non sélection, le troisième transistor est rendu conducteur, ce qui entrasse que la charge emmagasinée dans la capacité de charge est déchargée vers la masse par l'intermédiaire du troisième transistor et que la ligne d'adresse non sélectionnée est maintenue au niveau de non sélection.Ainsi, le circuit de sélection selon la présente invention présente des avantages sur les cir cuits classiques en ce que la possibilité de fonctionnement erroné du circuit de mémoire à semi-conducteur due à la charge momentanée de la 'capacité, de charge d'une ligne d'adresse est éliminée. Ces obJets et ces caractéristiques de la présente invention vont etre exposés de façon détaillée ci-après en relation avec les dessins points dans lesquels La figure 1 est un diagramme, sous forme de blocs d'un circuit de sélection classique pour mémoire à semi-conducteur utilisant des transistors MOS, La figure 2 est un diagramme de synchronisation représentant le fonctionnement du circuit, représenté en figure 1; La figure 3 est un diagramme sous forme de blocs d'un circuit de sélection pour mémoire à semi-conducteur utilisant des transistors M05 selon un premier mode de réalisation de la présente invention; La figure 4 est un exemple de diagramme de synchronisation représentant le fonctionnement du circuit représenté en figure 3;; La figure 5 est un diagramme sous forme de blocs d'un circuit de sélection selon un deuxième mode de réalisation de la présente invention pour sélectionner une ligne d'adresse de cellu- les de mémoire k D éléments; La figure 6 est un exemple d'un diagramme de synchronisation représentant le fonctionnement du circuit représenté en figure 5; La figure 7 est un diagramme sous forme de blocs d'un circuit de sélection selon un troisième mode de réalisation selon la présente invention pour sélectionner une ligne de bits de cellules de mémoire à 4 éléments; et La figure, 8 est un diagramme sous'forme de blocs d'un circuit de sélection selon un quagrième mode de réalisation de la présente invention, dans lequel le décodeur représenté en figure 3 a été modifié. Dans la description suivante, on va supposer par souci de clarté que des transistors MOS à canal de type N sont utilisés s comme IGsrX En se référant maintenant à la figure 1, on peut voir un circuit de sélection classique pour mémoire à semi-conducteur comprenant un décodeur 10 composé de transistors Q2 à Q5 ayant leurs sources mises à la masse et leurs drains connectés ensemble, le noeud des drains communs étant connecté à la source du transistor Q1 et leurs portes étant respectivement connectées aux signaux d'adresse Al à A4. Le drain et la porte du transistor Q1 sont connectés respectivement à une source d'alimentation VDD et à un signal de commande 0 1.Cet exemple est donné pour le cas où la sélection est faite pour 2 ou seize adresses, car il y a quatre signaux d'adresse différents. En conséquence, il y a seize décodeurs 10, bien qu'un seul soit représenté, et la sélection est faite pour seize lignes d'adresse couplées aux cellules de mémoire arrangées en seize lignes par l'utilisation de seize décodeurs. Quand il y a 2N adresses, le nombre nécessaire de signaux d'adresse doit être de N et, en conséquence, le nombre de transistors à connecter en parallèle dans chaque décodeur doit eAtre de N. Comme cela est représenté, la sortie D1 du décodeur 10 est reliée à la borne de porte du transistor de commande intermédiaire Q6, une source de signal de commande P 2 étant connectée à la borne de drain du transistor Q6, et une ligne d'adresse AL1 couplée aux cellules de mémoire M dans chaque colonne étant connectée à la borne de source du transistor Q6. En outre, la borne de drain d'un transistor Q7 ayant sa borne de source mise à la masse est reliée à la ligne d'adresses AL1 et le signal inversé i2 du signal de commande ) 2 est appliqué à la borne de porte du transistor Q7. On va maintenant décrire le fonctionnement d'un tel circuit de sélection classique en faisant référence au diagramme de snchronisation représenté en figure 2 En figure 2, quand ) 1 passe à haut niveau, à l'instant tl, la sortie D1 du décodeur 10 commence à s'élever vers le haut niveau. A l'instant t2 auquel D1 a atteint un niveau élevé, ~ 1 commence à revenir à bas niveau. 0 1 étant ramené au bas niveau, soit à I1instant' t3, quelques uns des signaux d'adresse Ai (c'està-dire l'un quelconque des signaux Al à A4) commencent à s'élever vers le haut niveau.La partie en traits pointillés qui reste à bas niveau en Ai en figure 2, signifie que tous les signaux dtadresse Al à A4 continuent à astre à bas niveau. Dès que les signaux d'adresse Ai atteignent un niveau élevé à ltinstant tt, D1 commence à diminuer vers un bas niveau. A partir de l'instant t5 auquel il a été décidé de ce que Dl est à niveau haut ou bas, les signaux de commande vrais et complémentaires ~ 2 et 0 2 commencent à fonctionner, les signaux de commande atteignant respectivement des niveaux hauts ou bas, selon que la ligne d'adresse ALl est à niveau haut ou bas. Une adresse pour laquelle tous les signaux d'adresse Al à A4 sont bas est l'adresse sélectionnée, et dans le circuit de sélection de l'adresse sélectionnée, D1 est à haut niveau comme cela est représenté par le trait en pointillé et ainsi, la ligne d'adresse AL1 passe également à haut niveau. Dans un circuit de sélection non sélectionné, la ligne d'adresse AL1 reste à bas niveau, car D1 est à bas niveau comme cela est représenté par la ligne en trait plein .Cette ligne d'adresse non sélectionnée est ramenée au potentiel de la masse par le transistor Q7 pendant 1'in- tervaîîe de temps dans lequel le signal ~ 2 est bas et le signal 2 2 est haut, mais quand X 2 et + 2 deviennent haut et bas respectivement, Q7 est ouvert et la ligne d'adresse passe à un état flottant. La sortie AL1 du circuit de sélection non sélectionné reste basse meme après que f 2 est devenu haut. Mais, après l'instant t6, AL1 n'est pas directement connecté au potentiel à bas niveau mais est seulement maintenu à niveau bas par la capacité de charge Cl de AL1.Dans une mémoire intégrée à grande capacité, un grand nombre de lignes d'adresse tel que mentionné ci-dessus sont disposées en parallèle et un niveau bas maintenu par la charge capacitive en tant que tel, est soumis au risque d'être influencé par la variation de niveau d'autres lignes d'adresse de signal pour rendre le fonctionnement de mémoire instable. Augmenter l'intervalle entre deux lignes d'adresse adjacentes pour éviter ce risque, provoquera une augmentation des dimensions du circuit intégré et empoche une intégration à grande densité. En se référant encore au diagramme de synchronisation de la figure 2, il n'y aurait pas d'inconvénient à ce que le signal X 2 devienne élevé après que D1 soit devenu complètement à bas niveau. Mais, si # 2 commence à devenir à haut niveau tandis que D1 est en cours d'abaissement d'un niveau haut à un niveau bas, la ligne d'adresse AL1 est temporairement élevée à un niveau un peu élevé 'par l'intermédiaire du transistor Q6. Ainsi, la ligne d'adresse AL1 est maintenue à un niveau proche du niveau élevé par la capacité de charge Cl et le potentiel de AL1 reste à un niveau un peu élevé sans abaissement.Ceci signifie que la ligne'd'adresse non sélectionnée a atteint un niveau voisin du niveau de sélection et que l'opération de circuit suivante est affectée de façon gênante par ceci. En raison de la tendance récente à une augmentation des vitesses des circuits de mémoire utilisant des transistors# MOS, les marges de synchronisation sont devenues beaucoup plus faibles qu'auparavant. Un tel fonctionnement défectueux apparatt par application plus ou moins tôt du signal + 2 comme cela a été mentionné ci-dessus, et un circuit extrêmement peu commode et peu pratique en résulte. Maintenant, en se référant aux figures 3 à 8, on va décrire plusieurs circuits de sélection représentant des modes de réalisation de la présente invention qui pallient les défauts susmentionnés des circuits classiques. En se référant à la figure 3, qui représente un circuit de sélection selon un premier mode de réalisation de la présente invention, on voit que trois transistors Q8 > Q9 et Q10 sont ajoutés eu circuit de sélection classique représenté en figure 1. Plus en détail, la sortie D1 du décodeur 10 est appliquée à la borne de porte du transistor Q8 qui a sa borne de source à la masse et la borne de source du transistor Q9, qui a ses bornes de drain et de porte reliées à une source d'alimentation VDD est connectée à la borne de drain du transistor Q8. Les transistors Q8 et Q9 constituent un inverseur 11 pour inverser la sortie D1 du décodeur 10.La sortie D2 de l'inverseur 11 est appliquée à la borne de porte du transistor Q10 ayant sa borne de source à la masse, tandis que la borne de drain du transistor Q10 est connectée à la borne de source du transistor Q6. On va maintenant décrire le fonctionnement du circuit de sélection représenté en figure 5, en se référant à un diagramme de synchronisation représenté en figure 4. Les opérations de synchroni sation de + 2, 95 2, 2, Ai et D1 en figure 4 ne présentent pas de différence particulière avec celles du circuit classique représenté en figure 2.La sortie D1 d'un décodeur non sélectionné devenant basse à l'instant t5 en figure 4, le signal inversé D2 devient élevé, amenant le transistor Q10 à être conducteur et la ligne d'adresse AL1 à être mise à la masse par l'intermédiaire de Q10 et maintenue à un niveau bas (après l'instant t'5). Ensuite, m8me après que le signal ) 2 s'est élevé à haut niveau et que le signal Un autre avantage du circuit de la figure 3 est le suivant. Si le signal 0 2 est envoyé tandis que D1 est en cours de diminution vers un bas niveau, D2 s'élève à haut niveau pour rendre Q10 conducteur dès que D1 atteint un bas niveau, même si une charge pour élever la ligne d'adresse AL1 à haut niveau circule dans la capacité de charge de la ligne d'adresse AL1 par lsintermé- diaire du transistor Q6. En conséquence, l'énergie emmagasinée dans la capacité est déchargée par l'intermédiaire de Q10 et la ligne d'adresse ALI est ramenée à bas niveau.Une durée plus courte pendant laquelle la ligne d'adresse AL1 est un peu élevée a l'effet de diminuer la possibilité d'une opération erronée dans la mémoire. Ainsi, le circuit représenté en figure 3 peut préserver la ligne d'adresse non sélectionnée non seulement des bruits externes, mais également d'un fonctionnement erroné qui peut apparattre par variation de la synchronisation. La figure 5 représente un circuit de sélection fournissant un deuxième mode de réalisation de la présente invention pour sélectionner les lignes dtadresse de lecture et d'écriture ALl et AL2 pour des cellules de mémoire à 3 éléments M1. Ce circuit est particulièrement adapté pour des applications dans les circuits de mémoire actuels. Dans le circuit de sélection de ce second mode de réali- sation, un décodeur 10 comprenant des transistors Q1 à Q5 est identique dans sa constructiôn au décodeur 10 de la figure 3. La sortie D1 du décodeur 10 est envoyée à la borne de drain d'un transistor Qll ayant sa borne de porte connectée à une source d'alimentation VDD (ou à une source de-signal de commande 0 1 à la place de VDD? bien que cela ne soit pas représenté en figure 5) et la borne de source de Q11 est connectée à la borne de porte d'un premier transistor Q6.Le signal de commande de lecture Q6 et une capacité de contre-réaction C2 est connectée entre les bornes de porte et de source du transistor Q6-. Une ligne d'adresse de lecture AL1 couplée à la porte du transistor de lecture Q12 des cellules de mémoire M1 dans chaque colonne est connectée à la borne de source du premier transistor Q6 et également à la borne de drain d'un transistor Q7 ayant sa borne de porte connectée à un signal inversé + 2 du signal de commande de lecture, sa borne de source étant à la masse.La borne de source du transistor Qll est également connectée à la borne de porte d'un second transistor de commande intermédiaire Q'6. Un signal de commande d'écriture ~ 3 est connecté à la borne de drain du transistor Qt6. A la borne de source du transistor Q'6 est reliée une ligne d'adresse d'écriture AL2 couplée à la porte d'un transistor d'écriture Q14 de chaque cellule de mémoire Ml. La born#e de drain du transistor Q'7 est également reliée à la borne de source du transistor Q'6. Le signal inversé D'autre part, la sortie D1 du décodeur 10 est également connectée à la borne d'entrée de 1'inverseur 11 identique à celui utilisé dans le premier mode de réalisation, ou à la borne de porte du transistor Q8 ayant sa borne de source à la masse. L'inverseur 11 comprend le transistor Q8 et un transistor de charge Q9 connecté entre le drain du transistor Q8 et une source d'alimentation VDD. La seule différence entre cet inverseur 11 et celui du premier mode de réalisation est que la porte du transistor de charge Q9 est reliée à la source de signal de commande de lecture ~ 2 plutôt qu'à la source d'alimentation VDD.La borne de source du transistor de charge Q9, ou la borne de sortie de l'inverseur 11, est connectée aux bornes de porte des transistors Q10 et Q'10 dont les bornes de drain sont respectivement connectées aux lignesd'adresse AL1 et AL2, leurs bornes de source étant à la masse. La cellule de mémoire dynamique à 3 éléments M1 comprend un transistor de porte de lecture Q12 ayant sa porte et son drain reliés respectivement à la ligne d'adresse de lecture AL1 et à la ligne de bit de lecture DL1, un transistor de porte d'écriture Q14 ayant sa porte et son drain reliés respectivement à la ligne d'adresse d'écriture AL2 et à la ligne de bit d'écriture DL2, et un tran- sistor de mémorisation d'information Q13 ayant ses bornes de drain et de source connectées respectivement aux bornes de source des transistors Q12 et Q14 et sa borne de source à la masse. La mémorisation de l'information est réalisée par la charge ou la non charge de la capacité de porte du transistor Q13. On comprendra que le transistor Qll et la capacité de réaction C2 constituent un circuit supplémentaire pour la compensation de niveau de sorte que toutes les tensions d'alimentation du signal de commande 0 2 à la borne de drain de Q6 peuvent être effectivement utilisées comme sortie à l'électrode de source du transistor Q6 sans abaissement de niveau. Ce circuit n'est pas directement lié à la présente invention. Maintenant, le fonctionnement du circuit représenté dans la figure 5 va être décrit en faisant référence au diagramme de synchronisation de la figure 6. Les lignes en trait plein et en traits pointillés de la figure 6 de même que celles des figures 2 et 4, représentent respectivement des fonctionnements non sélectionnés et sélectionnés du circuit. Le fonctionnement du circuit depuis le début jusqu'au temps t7 en figure 6 est identique à celui représenté en figure 4, tandis que-les fonctions des signaux ~ 3, 3 et AL2 après t8 sont identiques à celles de P 2, ~ 2 et AL1 respectivement. Les opérations de lecture et d'écriture de la cellule de mémoire Les commencent respectivement à partir des instants t7 et t9 auxquels les lignes d'adresse de lecture et d'écriture AL1 et AL2 sont stabilisées.Les deux lignes d'adresse non sélectionnées AL1 et AL2 sont fixées, après t'6 à un bas niveau, ce qui entratne qu'elles sont protégées, comme cela a été mentionné précédemment en relation avec la figure 4, non seulement par rapport à des bruits externes, mais également par rapport à une opération erronée qui peut arriver par suite d'une variation de la synchronisation. Les avantages du circuit de la figure 5 par rapport à celui de la figure 3 résident essentiellement dans ce qui suit : puisque le signal ~ 2 est appliqué à la borne de porte du transistor de charge Q9 de l'inverseur 11, il n'apparatt pas de consommation de puissance dans l'inverseur 11 comprenant les transistors Q8 et Q9 avant que le signal + 2 atteigne un niveau élevé. Après que le signal 2 a atteint un niveau élevé, un circuit seulement est sélectionné parmi les seize circuits de sélection (non représentés) et tous les autres ne sont pas sélectionnés. En conséquence, la borne de porte du transistor Q8 pour chaque circuit non sélectionné est maintenue à bas niveau et le transistor Q8 est maintenu coupé. Ainsi, seul le transistor Q8 dans le circuit de sélection sélectionné consomme de la puissance dans l'inverseur 11 comprenant les transistors Q8 et Q9 > ce qui entraîne une réduction notable de la consommation de puissance totale. La figure 7 représente un troisième mode de réalisation de la présente invention. Dans une mémoire intégrée à grande capacité, il est courant de relier le circuit de sélection à la fois à la ligne de commande d'adresse et à la ligne de sélection de bit. La figure 7 est un exemple de connexion de circuit de sélection selon la présente invention seulement à la ligne de sélection de bit. Bien que le décodeur 10' dans le circuit de sélection de la figure 7 soit identique dans sa construction au décodeur 10 représenté en figure 5, il diffère de ce décodeur 10 de la figure 3 en ce que les signaux d'adresse A5 à A8, à appliquer aux bornes de porte (bornes d'entrée du décodeur) des transistors Q12 à Q15 connectés en parallèle ne sont pas destinés à la sélection d'adresse mais à la sélection de bit. La sortie D1 du décodeur 10' est appliquée à la borne de porte d'un transistor intermédiaire Q6. Un signal de commande de sélection de bits + '2 est appliqué à la borne de drain de Q6.La sortie D1 est également appliquée à l'entrée de l'inverseur 11, identique à celui de la figure 5, ou à la borne de porte de Q8 ayant sa borne de source à la masse. Le transistor de charge Q9 est connecté entre la borne de drain du transistor Q8 et la source d'alimentation VDDJ et le signal de commande de sélection de bits + '2 est appliqué à la borne de porte du transistor Q9. La borne de source du transistor Q9 (sortie de l'inverseur 11) est connectée à la borne de porte du transistor Q10 ayant sa borne de drain connectée à la borne de source du transistor Q6 et sa borne de source à la masse.La borne de source du transistor Q6 est reliée à une ligne de sélection de bits DLO qui est à son tour reliée à la fois aux bornes de porte des transistors Q15 et Q16 pour commuter les lignes de commande de bits DL1 et DL2 respectivement. La cellule de mémoire à quatre éléments M2 de ce mode de réalisation est composée des transistors Q17 à Q20. Les bornes de drain des transistors Q17 et Q18 sont connectées respectivement aux lignes DLl et DL2, tandis que les bornes de portes des transistors Q17 et Q18 sont couplées à une ligne de commande d'adresse AL. Les bornes de source des transistors Q17 et Q18 sont connectées respectivement aux bornes de porte des transistors connectés de façon croisée Q20 et Q19 et en outre respectivement aux bornes des drain des transistors Q19 et Q20 ayant leurs bornes de source à la masse. Le procédé de sélection pour la ligne de sélection de bit DLO dans ce mode de réalisation ne fait pas de différence avec celui de la ligne d'adresse ALl dans le premier ou dans le second mode de réalisation et a le même effet que dans ce second mode de réalisation. En se référant à un quatrième mode de réalisation de la présente invention représenté en figure 8, on voit que le circuit de sélection est identique à celui du premier mode de réalisation sauf en ce qui concerne le décodeur 10". Les sorties D1 des décodeurs 10, 10' telles que représentées en figures 1, 3w 5 et 7 s'élèvent toutes-à haut niveau, et seule la sortie sélectionnée reste à haut niveau tandis que les sorties non sélectionnées reviennent au bas niveau. Au contraire, la sortie D'1 du décodeur 10" de ce mode de réalisation devisent haute seulement quand elle est sélectionnée sans être pré-chargée à haut niveau. Le circuit 10n comprend quatre transistors Q25 à Q28 con nectésssen parallèle ayant leurs bornes de source à la masse et quatre transistors Q21 à Q24 connectés en série reliés entre le noeud des bornes de drain des quatre transistors Q25 à Q28 et une source d'alimentation VDp. Les signaux vrais et complémentaires (par exemple Al et 1) d'un signal d'adresse sont respectivement appliqués aux bornes de. porte de Q21 dans le groupe de transistors connectés en série et de Q25 dans le groupe de transistors connectés en parallèle De mimez les signaux d'adresse vrais et complémentaires A2 et A2 > A3 et 3, et W4 et A4 sont respectivement appliqués aux autres paires de bornes de porte des transistors Q22 et Q26, Q23 et Q27, et Q24 et Q28.En outre d'un effet équivalent à celui obtenu par le premier mode de réalisation, ce mode de réalisation peut fournir d'autres effets supplémentaires, comme suit : l'utilisation du décodeur 10" peut éviter une puissance nécessaire pour précharger la sortie D1 d'un décodeur non sélectionné.La possibilité d'une opération erronée peut Autre encore plus réduite, car le signal de commande ne peut Jamais se recouvrir avec les intervalles de changement dtétat (t4 - t5) de la sortie D1 d'un décodeur non sélectionné comme cela est représenté dans les figures 1, 3, 5 et 7 - c'est-à-dire, qu'il n'est pas possible que le transistor intermédiaire Q6 devienne conducteur de façon momentanée et qu'une ligne d'adresse non sélectionnée soit maintenue à un niveau proche du niveau de sélection. Bien qu'on ait supposé dans la description précédente que tous les transistors sont des IGFET à canal de type N, il est évident pour l'homme de l'art que des IGFET à canal de type P peuvent tre également utilisés. En ce cas, les tensions de source d'alimentation, de haut niveau et de bas niveau seraient respectivement négative, négative et zéro ou la masse. La présente invention ntest pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à l'homme de l'art. REVENDICATIONS 1 - Circuit de sélection de mémoire comprenant - un décodeur, - un premier transistor à effet de champ à porte isolée ayant une porte, une source et un drain, - un circuit inverseur ayant des bornes d'entrée et de sortie, la borne d'entrée du circuit inverseur étant connectée à la sortie du décodeur, et - un second transistor à effet de champ à porte isolée ayant une porte, une source et un drain, - caractérisé en ce qu'il comprend des moyens pour connecter la sortie du décodeur à la porte du premier transistor, la source du premier transistor étant connectée à une ligne à sélectionner en réponse au signal de sortie du décodeur, le drain du premier transistor étant connecté à une source de signaux de commande et des moyens pour connecter la porte du second transistor à la borne de sortie du circuit inverseur, la source de ce second transistor étant à la masse, le drain de ce second transistor étant connecté à la source du premier transistor; - d'où il résulte que la ligne est connectée à la source de signal de commande par l'intermédiaire du premier transistor quand elle est sélectionnée, et est mise à la masse par l'intermédiaire du second transistor quand elle n'est pas sélectionnée. 2 - Circuit de sélection de mémoire selon la revendication 1, caractérisé en ce que le circuit inverseur comprend un troisième et un quatrième transistor à effet de champ à porte isolée munis chacun d'une porte, d'une source et d'un drain, la porte du troisième transistor étant connectée à la borne d'entrée du circuit inverseur, la source du troisième transistor étant à la masse, le drain du troisième transistor étant connecté à la source du quatrième transistor et à la borne de sortie du circuit inverseur, le drain du quatrième transistor étant connecté à une source d'alimentation, et une tension capable de rendre le quatrième transistor conducteur étant appliquée à la porte de ce quatrième transistor. 3 Circuit de sélection de mémoire selon la revendication 2, caractérisé en ce que la tension appliquée à la porte du quatrième transistor est la tension d'alimentation. 4 - Circuit de sélection de mémoire selon la revendication 2, caractérisé en ce que la tension appliquée à la porte du quatrième me transistor est le signal de commande. 5 - Circuit de sélection de mémoire selon la revendication 1, caractérisé en ce que les moyens de connexion comprennent un cinquième transistor à effet de champ à porte isolée connecté entre la sortie du décodeur et la porte du premier transistor, la porte du cinquième transistor étant connectée à une source d'alimentation, le circuit de sélection de mémoire comprenant en outre une capacité connectée entre la porte et la source du premier transistor.