L'Invention ports sur un circuit de détection at plus particulièrement sur un circuit de détection capable de répondre à n'iwoorte quelle défaillent* isolée des circuits ou des éléments électriques, dans un décodeur comprenant n entrées et 2n sorties. Dans la suite on désignera par la terme classique S "hardware", l'ensemble des circuits et éléments électriques d'un tel décodeur. Il existe un certain nombre de dispositifs pour détecter las erreurs causées par des défaillances isolées du hardware dans les décodeurs, tes décodeurs an question appartiennent au type à n entrées et 2n sorties. La sélection d'une sortis particulière est fonction de la combinaison d'entrée. 10 Divers circuits de vérification pour la détection de défaillances de hardware isolées dans de tels décodeurs sont présentés au chapitre 12.3, page 212 de l'ouvrage intitulé "Error détection Logic for Digital Computers" de Sellers, Hsiao et Bearnson, «cGraw-Hill âook Conpany, 1968, Il rassort de ces exemples de vérification de circuits que la détection complète de 15 n'importe quelle défaillance isolée do hardware requiert une redondance de circuits considérable. A mesure que les dimensions du décodeur augmentent, la redondance devient excessive, et cette approche impossible. C'est pourquoi â la figure 12-4 du chapitré cité, on élimine cette approche par redondance, en connectant la moitié des sorties du décodeur à un circuit, et l'autre 20 moitié à un autre circuit, ce qui divise les lignes de sorties en deux groupes. En examinant la logique on notera que l'absence de sortis au décodeur ou la détection d'une sortie dans deux groupes donnera lieu à un signal d'erreur. Cette disposition élimine la redondance de circuit généralement requise pour effectuer la détection, mais du mfime coup, elle réduit de 25 moitié la capacité de détection du circuit puisque les circuits sont incapables de détecter les défaillances entraînant l'excitation de deux sorties ou plus dans le même groupe. La présente invention a pour objet de fournir un circuit de détection d'erreur pour un décodeur utilisant un nombre de circuits minimum, afin 30 de détecter toutes les pannes hardware isolées de ce décodeur. La présente invention a en outre pour objet de fournir in circuit de contrôle d'Brreur à un décodeur, circuit pouvant s'adapter à des décodeurs de toutes dimensions. En bref, l'invention est constituée par un circuit pour la détection 35 des erreurs provoquées par uns panne hardware isolée dans un décodeur de type caractérisé par n entrées et 2n sorties. Ce détecteur comprend un 2n premier circuit qui possède entrées at 1 sortie» chaque entrés est connectée à l'une des sorties du décodeur représentant un nombre binaira de même narité. Le second circuit du détecteur reçoit en entrées la deuxième 40 moitié des sorties du décodeur. Chacune de ces sorties représente dss 71 39298 2 2126979 nortbrm binaires da parité identique mai» apposée à celle des nombres binaires reprisantes par l'autre moitié des sorties du décodeur. Le premier et le saoond circuits produisent un signal de sortie, lorsqu'une ou plusieurs de leurs entrées sont excitées. La présence d'un signal de sortie à l'un 5 ou 1'autre de ces deux circuits correspond à un fonctionnement satisfaisant du décodeur, tandis que l'absence de signal de sortie au premier et au second circuit corresoond à un type de défaillance survenue dans le décodeur. La présence d'un signal de sortie à la fois à une sortie du premier et du second circuits correspond à un autre type de défaillance dans le décodeur. 10 La connexion des sorties du décodeur présentant des parités opposées, aux entrées du premier et du seconds circuits respectivement, garantit que ce second type de défaillance intervenue dans la décodeur provoque l'émission d'un signal ds sortie au premier et au second circuits. D'autres objets, caractéristiques et avantages de la présente invention 15 rassortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un schéma du circuit de contrôle d'erreurs qui est représenté connecté à un décodeur du type "un sur hiiit". 20 La figure 2 est un tableau montrant les désignations binaires pour les sorties du décodeur et leur parité. La figure 1, que l'on examinera maintenant, représente un circuit ci* détection 10 connecté à un décodeur 12 pouvant être contrôlé par le circuit ds contrôle d'erreur de la présente invention. Le décodeur 12 est 25 un réseau logique qui accepte n entrées et produit 2n sorties. Les entrées XI sont appliquées directement è la moitié des portes de sortie ET 14 du décodeur. Les antrées Xi sont branchées intérieurement à travers des inverseurs 16 ce qui donne des signaux Xi qui sont appliqués à l'autre moitié des portes ET 14. On appréciera que, pour chaque combinaison d'entrées 11 n'y 30 a qu'une seule sortie. Dans l'exemple choisi, il y a trois entrées X1, 3 X2. et X3 Cn«3) et huit sorties (2 >8) désignées par F0 à F7» Chacune de ces sorties a un équivalent binaire qui est en fait la représentation binaire da la combinaison d'entrée qui provoquera un signal à la sortie en question. A la figure 2, sont indiqués les équivalents binaires des sorties FC è 35 F7. Pour chaque représentation binaire la désignation de parité correspondante est indiquée. La désignation de parité est déterminée par le nombre d* "1" apparaissant dans la représentation binaire. Un nombre impair de "1" fournit une désignation d'imparité et un nombre pair de "1" fournit une désignation de parité. Revenons à la configuration de la figura 1» chacune 40 des sorties de porte ET représentées par une parité paire (F0, F3, F5 et 71 39298 3 2126979 F6) est connectée à un pramlsr circuit OU 18. et chacune des sortis» ds portas ET représentées par une parité impaire (F1, F2, F4 F7) est connectée à un second circuit OU 20. La division des sorties du décodeur 12 en groupes Impair et pair est très importante et. comme on le verra plus tard en analysant 5 les erreurs qui 3e produisent dans le décodeur, toute erreur ou toute défaillance hardware isolée provoquera l'excitation d'une ligne supplémentaire dans le groupe de parité opposée, et de là, excitera le circuit OU opposé. On appréciera que cela permettra à toutes les défaillances hardware Isolées d'être détectées par le système de connexions prévu. La sortie da chacun 10 des circuits OU 18, 20 est connectée en parallèle à l'entrée d'un circuit NOR 22 et à un circuit ET 24. Les sorties du circuit SDR 22 at du circuit ET 24 sont connectées chacune à l'entrée d'un autre circuit OU 26 dont la sortis, en condition d'excitation, indique une erreur. Le fonctionnement du circuit da contrôle 10 sera clairement expliqué 15 par uns analyse des différentes erreurs se produisant dans le décodeur 12 et des effets de ces erreurs sur le circuit de contrôle. Le premier cas examiné sera l'absence de condition d'erreur dans le décodeur 12. La oonsbinaison da signaux d'entrée provoquera l'excitation de la sortie d'un circuit ET 14 particulier. En supposant que la désignation de parité du 20 circuit ET particulier 14 est paire, le premier circuit OU 18 produira en conséquence une sortie sur sa ligne de sortie 28. Comme une seule entrée est en condition d'excitation au cours du fonctionnement du décodeur 12, toutes les autres entrées du circuit de parité paire 18 seront à 0, de même que toutes les antrées du circuit OU de parité inpaire 20. En conséquence, 25 il ne devrait pas y avoir de sortie au second circuit OU 20. C'est pourquoi l'entrée du circuit NOR 22 est constituée par une ligne excitée Bn provenance du circuit OU pair 18 et par une ligna non-excitée en provenance du circuit QU impair 20, soit une entrée 1 et une entrée 0. Dans un circuit OU ordinaire, cela aboutirait à une sortie 1, mais comme celui-ci est un circuit NOR, on 30 obtient une sortie 0, De même, chaque sortie des circuits OU 18 et 20 est connectée à un circuit ET où l'entrée provenant du circuit OU 18 est un 1 et l'entrée provenant du circuit OU 20 Bst un 0. Cela donne uns absence da sortie au circuit ET 24. Ainsi donc, l'entrée de l'autre circuit OU 28 est un 0 sur les deux lignes d'entrés ce qui aboutit à une absence da 35 sortie au circuit OU 26, indiquant qu'il n'y a pas d'erreur. La second cas examiné est le blocage à 0 de la sortie du décodeur 12. Cette Hypothèse vise le cas où n'importe quelle ligne de sortie du décodeur, ou une porte ET, est bloquée a 0, ou toute autre défaillance interne qui donne une sortie 0 alors qu'elle devrait être 1. On remarquera 40 qu'un contrôle de présence d'au moins uns condition est suffisant pour 71 39298 4 2126979 détecter instantanément ca typa d'erreur. En d'autres termes, le maintien da la sortie 0 produira des sorties exclusivement 0 au décodeur 12 nuinque la saule ligna qui devrait Stre excitée ne l'est nas, et donne donc uns sortie 0. Une entrée "-Q partout" au circuit de contrôle» 10 nroduit uns 5 sortie 1 au circuit NOR 22 La troisième cas examiné est celui du biocape à 1 de la sortis du décodeur 12. Cela comprend les cas où toutes ligna da sortie ou une porta ET, est bloqués au niveau 1, ou toute autre défaillance interne donne une •ortie permanents de 1. Pour contrôler ca type d'erreur, un contrôla da présence d'un "1 unique" suffit, mais il est coûteux. On réalisa un pseudo-contrôle da présence de "1 unique" an divisant las 3ortisa du décodeur 12 an deux groupes et an entrant chaque proupe dans un circuit OU distinct. 15 On voit immédiatement qus la sortis du circuit ET 24 indiquera une condition d'erreur ou sortie 1. ai la sortie de chacun des circuit» OU 1S et 20 est un 1. Catta condition existera uniquement pour une sortis supplémentaire I erronée au décodeur 12. Il est nécessaire que la sortie du décodeur 12 qui est bloquée è 1 soit envoyée au circuit Otl opposé eu circuit OU qui 20 reçoit une entrés 1 correcte résultant de la combinaison d'entréB au décodeur. C'est donc la seula situation oû une détaction instantanée n'est pas garantie. II y a 50% da chances pour que ca typo d'erreur soit détecté instantanément et 25% de chances pour que la détection se produise une entrée après l'apparition de la défaillance; il y a 12,5% de chances pour que la détection ait lieu 25 avac deux entrées de retard, et ainsi de suitB. Le quatrième cas examiné est celui de la défaillance ds l'inverseur 16 du décodeur ou d'erreurs similaires. La première erreur de l'inverseur 16 qui sera examinée est le court-circuit (Xi » Xi). En d'autres termes, l'inverseur 16 ne fonctionne pas et il transmet directement son entrée 30 sans l'inverser. Si l'on examine le tableau de Kamaugh du décodeur de la figure 1, l'inverseur court-circuité produit une mtpretlon de toutes las Fk sa trouvant dans le côté Xi du schéma vers la cSté Xi. 35 X2 F6 F2 F3 F2 X2 F4 F6 F1 FO X3 p ^ X3 71 39298 5 2126979 10 15 Par exemple, ro nui est olrtanua par les entrées X1, X2, X3 deviendrait F4 si la porte X était court-circuitée. Il faut noter que, dans chaque cas. la migration du côté Xi à Xi du tableau produit uns fonction de sortie qui a la parité opposée. Par exemple, l'équivalent binaira de la sortie FO a une parité paire, Bt l'équivalent binaira de la sortis F4 a une parité impaire. Ainsi donc, la combinaison du premier st du second circuits dt! 18 et 20 alinentant le circuit ET 24 devrait donner unB indication d'erreur instantanés de cette condition. La côté Xi du schéma est contrôlé par la 3ortie bloquée à zéro. Lorsque l'inverseur 16 est bloqué à 0. X*Q, tous les Fk du côté Xi du schéma sont supprimés. L'autre cSté Xi 23t toujours contrôlé par la sortie bloquée à 0 qui est fournie par la norts ri0R 22. Le dernier ca? examiné est celui où l'inverseur 18 est bloqué à 1. X » 1. Ce ^ui aboutit à la duplication de tous les Fk du côté X sur le côté Xi. Ls résultat de la migration indiques ci-dessus et de cette duplication est que lorsque xi«1, les deux entrées suivantes se transforment en 1 en même temps : tX1. X2, ... Xi ... Xn) - Fk - 1 - original 20 (X1. X2, .... Xi ... Xn) * F'k ® 1 - erreur Ce cenre d'erreur est détecté en répartissent Isa Fi entre leurs groupes pair et impair, et en appliqnat les groupes pair et impair à un premier ut à un second circuits C!U, dont les sorties, lorsqu'elles sont mises en coïncidence produisent instantanément un signal d'erreur. L'analyse précé-25 dents contre que Fk at F'k sont toujours? séparés par une distance 0b Hamming de 1. Ain^i Fk et F'k apparaîtront toujours dansne porte OU différente et contribueront à la détection quasi instantanément. On appréciera que la moitié exacter^nt cie3 sorties du décodeur 12 ont une pondération de Hamming pairs et l'autre moitié une pondération impairs. Le circuit de contrôle 10 représenté -1 la figure 1 est donc capable de détecter n'importe quelle défaillance hardware isolée dans un décodeur, et ce quasi instantanément st -a l'aide d'un minimum d'équipement Le?; décodeurs de toutes dimensions psuvent être vérifiés avec le même circuit de contrôle d'erreurs. Il suffira seulement d'augmenter le nombre c'entrées connectées au premier et au second 35 circuits OU 13 et 20. 3ien qus l'en ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles ce l'Invention anpliquéss h un mode -Je réalisation préféré de celle-ci, il est évident que l'homme de l'art paut y apporter toutes r-odifications de forme ou de détail qu'il juge utiles, 40 sans pour autant sortir du cadre de ladite invention. 71 39298 2126979 REVENDICATIONS 1.- Circuit oour la détection des erreurs causées par une défaillance isolée da hardware dans un décodeur da n entrées Qt 2n sortirs, caractérisé on ca qu'il comprend: 2n un premier circuit ayant ■j— entrées et une seule sortie, chaque entrée étant connectés k l'une des sorties dudlt décodeur représentant in norbrs binaire de parité donnée, 2n un second circuit ayant — entrées et une sortie, chaque entrée étant connectée A l'une des sorties dudlt décodeur représentant un nombre binaire de parité opposée fi la parité représentée par les sorties dudit décodeur connecté audit premier circuiti laadlts premier et second circuits produisant chacun un signal de sortie lorsqu'une ou plusieurs ds leurs entrées sont excitées, respectivenant,un signal de sortie sur l'une seulement des sorties de ces deux circuits correspondant à un fonctionnement sans erreur dudit décodeur, tandis que l'absence de signal de sortie au premier et au second circuits correspond à la présence d'un type dB défaillance dans ledit décodeur, et la présence d'un signal de sortie sur les deux sorties ds cas circuits correspond S un second type de défaillance dans ledit décodeur. 20 2,~ Circuit de détection selon la revendication 1, caractérisé an ce que leedlts premier et second circuits sont des circuits DU produisant un signal de sortie lorsnu'une ou plusieurs de leurs antrées sont excitées. 3.- Circuit de détection eelon la revendication 2, caractérisé en ce que ledit ^ramier circuit OU a ses entrées connectées à la moitié des sorties 25 du décodeur représentant des nombres binaires de pafrfcté paire, et ledit second circuit OU a ses entrées connectées à l'autre moitié des sorties du décodeur représentant des nombres binaires de pailté impaire. Circuit da détection selon l'une des revendications 1, 2 ou 3, caractérisé en ca qu'il comporta un circuit logique connecté aux sorties desdits premier at second circuits pour produire un sip.nal de sortie unique indiquant une défaillance dans ledit décodeur. 5.- Circuit de détection selon la revendication 4 caractérisé en ca que ledit circuit logique1 comprend un circuit NOR ayant comme entrées la sortie de chacun desdits premier et second circuits et émettant une sortie lorsque ses entrées sont toutes deux des 0, un circuit ET ayant oour antrées la 71 39298 7 2126979 sortis de chacun desdits premier et second circuits et produisant une sortie lorsque ses entrée* sont toutes deux des 1, et un circuit OU recevant en entrées les sorties dudit circuit NOR et dudit circuit ET, nour produire une sortie qui correspond à la présence de n'importe auelle condition d'erreur â isolée dans ledit décodeur.