DISPOSITIF DE MEMORISATION ET D'AFFICHAGE La présente invention concerne les dispositifs de mémorisation et d'affichage pour les systèmes informatiques, notamment les systèmes à microprocesseur. Dans un tel système les informations à afficher sont en général trop nombreuses pour qu'il soit possible d'utiliser un fil de commande pour chaque information à afficher (Allumage d'un voyant par exemple). En général les dispositifs d'affichage reproduisant des informations complexes, telles que des caractères alpha-numériques, procèdent par allumage de points ou de segments alimentés par deux réseaux électriques constituant une matrice. Cette structure matricielle permet de commander tous les éléments de l'afficheur avec un nombre de fils beaucoup plus faible que le nombre d'éléments à commander. Par exemple on peut commander huit afficheurs numériques à sept segments avec seulement 15 fils au lieu de 56.Cette structure matricielle ne permet pas d'allumer simultanément n'importe quels éléments, il faut multiplexer les informations de commande. Dans l'exemple précédent un seul chiffre parmi les huit peut être allumé à un instant donné. En réalisant un multiplexage rapide, les afficheurs paraissent tous fonctionner simultanément, à cause de la persistance des sensations de l'oeil humain. L'inconvénient du multiplexage est la complexité de mise en oeuvre. Par exemple, dans le cas d'un système où les informations à afficher sont fournies par un microprocesseur, le faible nombre de sorties disponibles, même s'il y a des expanseurs de sortie, impose le multiplexage des informations mais par ailleurs celui-ci est coûteux en temps de calcul et en espace de mémoire de programme. Pour obtenir un affichage permanent, tout au moins en apparence, le microprocesseur doit consacrer une grande partie de son temps à lire en mémoire et multiplexer les données à afficher. D'autre part, dans les systèmes informatiques à microprocesseur, la capacité de la mémoire RAM incorporée à celui-ci étant souvent insuffisante, une mémoire externe lui est connectée par des bus. La lecture de données par accès direct sur ces mémoires peut être réalisée en utilisant un circuit intégré spécialisé pour la gestion de cet accès direct. Cette solution permet des transferts rapides entre une mémoire et un périphérique car les données ne passent pas par le microprocesseur, mais celui-ci est inhibé pendant ces transferts. Si un tel circuit était utilisé pour lire en mémoire les données à afficher le microprocesseur serait inhibé presque en permanence, ce qui ne serait pas meilleur que lui faire faire la lecture et le multiplexage de ces données. Le dispositif selon l'invention remédie à ces inconvénients, en limitant la tâche du processeur à une transmission unique de chaque donnée à afficher vers une mémoire RAM externe, qui est lue directement pour effectuer l'affichage. D'autre part cette mémoire est utilisée par le processeur comme une mémoire externe banale, pour y écrire ou lire des données quelconques. Selon -l'invention, un dispositif de mémorisation et d'affichage, relié au processeur d'un système informatique par l'intermédiaire des bus banalisés de ce système, est - principalement caractérisé en ce qu'il comporte des moyens d'affichage; une mémoire RAM ; des aiguillages à deux positions; et des moyens de commande pour, - si une des adresses attribuées à la mémoire est présente sur les bus, commuter les aiguillages de façon à relier les entrées et les sorties de la mémoire aux bus du système, et commander une écriture ou une lecture dans la mémoire selon la commande envoyée sur les bus par le processeur; - sinon, commuter les aiguillages de façon à relier les entrées et les sorties de la mémoire aux moyens d'affichages et commander une lecture dans la mémoire. L'invention sera mieux comprise et d'autres caractéristiques appa raîtront à l'aide de la description ci-dessous et des figures s'y rapportant: - la figure 1 représente le schéma synoptique d'un exemple de réalisation du dispositif selon l'invention; - la figure 2 représente le même schéma synoptique en détaillant un mode de réalisation des moyens de commande; - la figure 3 représente le schéma synoptique d'un afficheur utilisé dans l'exemple de réalisation de la figure 1. Sur la figure 1, une entrée multiple 1 est connectée au bus des adresses d'un système informatique, par exemple un microprocesseur. Une entrée-sortie multiple 3 est connectée au bus des données du système. L'affichage est réalisé par un afficheur 13 dit afficheur matriciel. L'allumage d'un de ses éléments est obtenu en alimentant simultanément deux conducteurs, l'un constituant une ligne, l'autre constituant une colonne d'une matrice. Des moyens 17 de commande de l'afficheur, réalisent le multiplexage. Dans cet exemple l'afficheur 13 est constitué de huit afficheurs numériques, à sept segments, qui permettent d'afficher huit chiffres. La figure 3 représente le schéma de l'afficheur 13. Chaque chiffre est représenté par un ensemble 20 de sept segments a, b, c, d, e, f, g. Chaque segment peut être éclairé par une diode électroluminescente (DEL). Les cathodes de toutes les DEL de l'ensemble 20 sont reliées à un conducteur commun constituant une des colonnes de la matrice de commande, et alimenté par une borne d'entrée 21. Chaque chiffre de l'affichage est constitué identiquement à l'ensemble 20 et correspond à une colonne de la matrice. L'anode de chaque DEL d'un ensemble 20 est connectée à un des sept conducteurs constituant les lignes de la matrice. Par exemple tous les segments a des huit chiffres sont reliés à une première ligne, les segments b à une deuxième ligne, etc ... Le multiplexage est réalisé en fournissant successivement les données sur les lignes de la matrice, par l'entrée multiple 18, et en connectant successivement, au potentiel de référence les colonnes de la matrice, par une entrée multiple 19, constituée des bornes d'entrée 21 de tous les ensembles 20. Sur la figure 1, une mémoire RAM, 9, stocke des données qui sont soit à afficher, soit utiles pour d'autres tâches du microprocesseur. Les données entrant ou sortant de la mémoire 9 sont aiguillées par un aiguillage 10, soit vers l'entrée-sortie multiple 3 soit vers des entrées des moyens 17 commandant l'afficheur 13. Les adresses fournies à la mémoire 9 sont aiguillées par un aiguillage 8 et proviennent soit de l'entrée multiple 1, soit de sorties des moyens de commande 17. Une borne d'entrée 2, connectée par exemple au bus des commandes du système, reçoit un signal logique quand le système effectue une écriture dans une de ses mémoires, en particulier dans la mémoire 9. Ce signal est appliqué à des moyens de commande 16 qui reçoivent aussi, par l'entrée multiple 1, les adresses générées par le système sur son bus d'adresses. Quand le microprocesseur utilise le dispositif selon l'invention en tant que mémoire il envoie une adresse, propre à ce dispositif et que les moyens de commande 16 sont capables de reconnaître. Ils commutent alors les aiguillages 8 et 10 pour que la mémoire 9 soit reliée au bus des données et au bus des adresses. Selon le signal reçu par la borne d'entrée 2 les moyens 16 commandent une lecture ou une écriture dans la mémoire 9. Les données à afficher sont inscrites à des adresses fixes, réservées pour cet usage, en utilisant les mêmes instructions que pour une banale mise en mémoire. Quand les moyens de commande 16 ne détectent pas la présence de l'adresse du dispositif sur le bus des adresses ils commandent les aiguillages 8 et 10, et la mémoire 9, pour que celle-ci soit lue à une des adresses où sont les données à afficher. Celles-ci sont transmises aux moyens 17 commandant l'afficheur matriciel 13. Pour multiplexer l'affichage, les moyens 17 fournissent à la mémoire 9, via l'aiguillage 8, la suite des adresses des données à afficher. La lecture des données à afficher n'est interrompue que par les opérations de lecture et d'écriture commandées par le microprocesseur. Généralement ces opérations ntoccu- pent qu'une faible fraction du temps ce qui permet d'avoir un affichage permanent en apparence. La figure 2 représente le schéma synoptique du même exemple de réalisation mais avec plus de détails, notamment en ce qui concerne les moyens de commande 16, 17 et les bus. Dans cet exemple, le bus des données est bi-directionnel. La mémoire 9, 256 octets à accès aléatoire, reçoit huit bits d'adresse fournis par l'aiguillage 8 comportant huit circuits à deux positions. Elle reçoit ou fournit huit bits de données à travers l'aiguillage 10 comportant huit circuits bi-directionnels et à deux positions. La mémoire 9 étant utilisée en permanence son entrée de sélection (CS) est alimentée continuellement. L'entrée multiple 1 est connectée aux seize lignes du bus des adresses, les huit bits de poids forts alimentent un décodeur d'adresse 6 qui génère un signal logique FM = I quand l'adresse attribuée au dispositif est présente sur le bus des adresses, c'est-à-dire quand ce dispositif est utilisé dans sa fonction mémoire. La borne d'entrée 2, connectée au bus des commandes du système, reçoit un signal E/L = 1 quand le système effectue une écriture dans une des mémoires branchées sur les bus. Les signaux logiques E/L et FM sont fournis respectivement aux deux entrées d'une porte logique ET, 7, qui génère un signal logique W/R. Ce signal est appliqué à une entrée de la mémoire 9 et commande la fonction écriture s'il est au niveau 1, et la fonction lecture s'il est au niveau 0. Le signal FM, est appliqué à une entrée de Paiguillage 10 et à une entrée de l'aiguillage 8 pour commander leur position. Quand FM = 1, l'aiguillage 10 relie, bi-directionnellement, les huit entrées-sorties des données de la mémoire 9 à rentrée-sortie multiple 3, connectée aux huit lignes du bus des données du système; d'autre part, l'aiguillage 8 relie les huit entrées des adresses de la mémoire 9, aux huit entrées de poids faibles de l'entrée multiple 1. Les données sont lues ou écrites à cette adresse dans la mémoire 9, selon que le signal E/L ou est appliqué à la borne d'entrée 2. La synchronisation est assurée par un signal d'horloge non représenté. Quand le microprocesseur ne fait ni lecture, ni écriture dans la mémoire 9, le signal logique FM est égal à 0, dans cet exemple. L'aiguillage 10 relie les entrées-sorties des données de la mémoire 9 à un codeur 12, dit codeur-lignes. Dans cet exemple, seuls quatre bits sur huit sont utilisés. Le codeur 12 est spécifique du type d'afficheurs utilisés. En l'occurrence il alimente des afficheurs à sept segments, il possède donc sept sorties. Les bits présents sur ces sorties permettent de reconstituer par sept segments d'affichage, la valeur décimale du mot binaire de quatre bits présent en entrée. Par l'intermédiaire d'un interface 11, dit interface lignes, ces sorties excitent les lignes de la matrice de conducteurs alimentant l'afficheur 13. Les conducteurs des colonnes sont excités un par un, par un interface 14, dit interface colonnes, dont les entrées sont connectées à un décodeur 15, dit décodeur colonnes. Un compteur 5, lui fournit un mot binaire de trois bits et le décodeur alimente la colonne correspondante. Dans cet exemple, il y a huit colonnes, chacune commandant les sept segments d'un chiffre. A chaque instant il n'y a qu'un seul des huit chiffres qui est alimenté. Un signal d'horloge est appliqué à une borne d'entrée 4 et incrémente le compteur 5 a une fréquence suffisamment élevée, 500Hz par exemple, pour que l'allumage successif des différents chiffres semble simultané et permanent. Le décodeur colonnes 15 reçoit le signal FM sur une entrée, dite entrée d'inhibition. Quand le dispositif est utilisé comme mémoire par le microprocesseur, les entrées du décodeur lignes, 12, restent à un niveau fixe, 0 par exemple. Pour éviter que celui-ci ne provoque l'affichage d'un chiffre indésirable, par exemple 0, le signal FM est utilisé pour inhiber tout affichage, en inhibant le décodeur colonnes 15. Le compteur binaire 5, fournit le même mot binaire de trois bits, au décodeur colonnes 15 et aux entrées des adresses de la mémoire 9, celles-ci étant reliées au compteur 5 par l'intermédiaire de l'aiguillage 8 lorsque cet aiguillage reçoit le signal FM. Les cinq bits d'adresse non fournis par le compteur 5 ont une valeur fixe, 0 par exemple. Les trois bits fournis par le compteur 5 servent à adresser la mémoire 9 pour y lire les valeurs des huit chiffres à afficher. il va de soi que les huit adresses définies par ces cinq bits fixes, les trois bits variables et les huit bits décodés par le décodeur 6, sont réservées au stockage des données à afficher. Ces adresses, comme les autres, sont accessibles par des instructions banales de lecture ou écriture en mémoire. La programmation d'un système utilisant le dispositif selon l'invention est donc très simplifiée en ce qui concerne les opérations de sortie pour affichage. Le dispositif selon l'invention est particulièrement avantageux dans les cas où la capacité de la mémoire RAM nécesssaire aux tâches du microprocesseur est faible (256 octets par exemple), car une mémoire unique permet alors de réaliser toutes les tâches. D'autre part, ce dispositif est particulièrement avantageux quand l'affichage comporte beaucoup d'informations, car la tâche du microprocesseur est d'autant plus allègée. L'invention n'est pas limitée au mode- de réalisation décrit et représenté. Une variante du dispositif selon l'invention consiste, aune part, à utiliser à la place des aiguillages 8 et 10 des portes logiques à trois états, pour isoler le dispositif par rapport aux bus quand il n'est pas adressé, et, d'autre part, à connecter les entrées du codeur lignes 12 directement aux entrées-sorties des données de la mémoire 9, et à relier les sorties du compteur binaire 5 aux entrées des adresses de poids faibles de la mémoire 9 à travers des portes à trois états commandés par le signal FM. Une autre variante consiste à utiliser à la place du compteur 5 et du décodeur colonnes 15, un compteur à sorties décodées, attaquant directement l'interface colonnes 14, et alimentant un codeur binaire pour fournir des adresses binaires à la mémoire 9 via l'aiguillage 8. il est aussi à la portée de l'homme de l'art d'utiliser un nombre de bits différents pour les adresses et les données; d'utiliser un autre type d'affichage à structure matricielle ou non, ou une autre capacité de mémoire. Le dispositif peut être simplifié pour ne mémoriser que des données à afficher. L'aiguillage 10 ne commute alors que quatre circuits, dans cet exemple où les données sont des chiffres décimaux. Une autre slmplification consiste à supprimer le codeur lignes 12. Dans ce cas le microprocesseur fournit des données déjà codées de façon appropriée pour l'afficheur 13. L'invention s'applique notamment à la mémorisation et à l'affichage de données dans les systèmes à microprocesseur. REVENDICATIONS 1. Dispositif de mémorisation et d'affichage, relié au processeur d'un système informatique par l'intermédiaire des bus banalisés de ce système, caractérisé en ce qu'il comporte des moyens d'affichage (13 et 17); une mémoire RAM (9); des aiguillages (8 et 10) à deux positions; et des moyens de commande (16) pour, - si une des adresses attribuées à la mémoire (9) est présente sur les bus, commuter les aiguillages (8 et 10) de façon à relier les entrées et les sorties de la mémoire (9) aux bus du système, et commander une écriture ou une lecture dans la mémoire (9) selon la com#mande envoyée sur les bus par le processeur, - sinon, commuter les aiguillages (8 et 10) de façon à relier les entrées et les sorties de la mémoire (9) aux moyens d'affichages (13 et 17) et commander une lecture dans la mémoire (9). 2. Dispositif selon la revendication 1, caractérisé en ce que les moyens de commande (16) comportent un décodeur d'adresse (6) relié au bus des adresses par une entrée multiple (1), pour générer un signal logique FM quand l'adresse attribuée au dispositif est présente sur ce bus; une porte logique (7) à deux entrées dont l'une reçoit le signal FM et dont l'autre reçoit par une borne d'entrée (2) un signal logique E/L quand le processeur du système effectue une écriture dans le dispositif, pour générer un signal logique W/R = E/L.FM commandant l'écriture ou la lecture dans la mémoire (9) selon que W/R vaut respectivement 1 ou O;; et en ce que le signal logique FM positionne les aiguillages (8 et 10) de telle façon que la mémoire (9) soit reliée aux bus du système quand une adresse attribuée au dispositif est présente sur le bus des adresses. 3. Dispositif selon l'une quelconque des revendications I ou 2, comportant un afficheur (13) composé d'éléments alimentés par deux réseaux de conducteurs constituant une matrice, et caractérisé en ce que les moyens de commande multiplexée de cet afficheur (13) comportent un compteur binaire (5) recevant un signal d'horloge sur une borne d'entrée (4) pour fournir un mot binaire variable à l'entrée des adresses de la mémoire (9) via l'aiguillage (8) et à l'entrée d'un décodeur (15) dit décodeur colonnes, qui excite à travers un interface (14), dit interface colonnes, successivement chaque colonne de la matrice de commande de l'afficheur (13). 4. Dispositif selon la revendication 3, caractérisé en ce que les moyens (17) de commande de l'affichage (13) comportent un codeur (12), dit codeur lignes, pour convertir les données à afficher selon le code spécifique au type de l'afficheur (13), et un interface (il), dit interface lignes, pour exciter les lignes de la matrice de l'afficheur (13) selon les données codées fournies par le codeur lignes (12).