L'invention concerne un dispositif de mémorisation réalisé suivant la technique MOS à couches minces, comportant une matrice de mémorisation constituée par des transistors NNOS (Métal-Nitrure Oxyde-Semiconducteur), des couches de silicium monocristallines en forme d'tlots étant déposées sur un substrat isolant, ces couchescair prenant une région de source et une région de drain, et une couche for mant grille étant déposée sur chacune de ces couches de silicium en forme d'ilots. On connatt des dispositifs de mémorisation constitués par des transistors MNOS. tors de l'utilisation de tels dispositifs de mémorisation, des impulsions de tension de polarité supposée sont nfiowe saires pour inscrire des informations et pour lire et effacer des informations. Un inconvénient d'un tel dispositif de mémorisation connu réside dans le fait que, lorsque les transistors de la matrice demisw risation sont commandés à partir d'un décodeur, par l'intermédiaire d'une ligne de mot, ce décode# doit fournir aux lignes de mots aussi bien des impulsions négatives que des impulsions positives. Cette exigence ne peut pas être satisfaite dans le silicium massif, dans la technique à canal unique. La technologie des semiconducteurs à canal unique désigne une technologie suivant laquelle on utilise soit uni- quement des transistors à effet de champ MNOS à canal p, soit uniquement des transistors à effet de champ MNOS à canal n.Pour réaliser une matrice de mémorisation, constituée par des transistors MNOS, asso- ciée à un décodeur, dans laquelle les opérations de lecture, d'effacement et d'écriture peuvent Btre effectuées ligne par ligne, on doit aussi réaliser le décodeur à l'aide de transistors MOS complémentaires. ta présente invention se propose de réaliser un dispositif de mémorisation comportant une matrice de mémorisation réalisée à l'aide de transistors MNOS suivant la technique à can; unique, dans lequel aussi bien des impulsions de tension positives que des impulsuions de tension négatives peuvent etre appliquées par le décodeur, par l'intermédiaire de la ligne de mot, aux différents transistors de la matrice de mémorisation. Ce problème est résolu grâce à un dispositif de mémorisa- tion qui se caractérise, suivant l'invention, par le fait qu'aussi bien la matrice de mémorisation qu'au moins un décodeur d'adresses sont déposés sur le substrat isolant. De préférence, le substrat isolant du point de vue électrique est constitué par une spinelle, et la couche de grille iso lante est constituée par une couche de Si 02 > possédant une épaisseur de 2 nm, sur laquelle est déposée une couche de Si3 N4, possédant une épaisseur de 55 nm. La longueur du canal des transistors est comprise de préférence entre 1 et 20 , et les tensions utilisées pour l'écriture, la lecture et l'effacement d-'informations sont égales au maximum à f 35 V. Un avantage du dispositif de mémorisation suivant l'invention réside dans le fait que grace à la disposition du ou des décodeurs et de la matrice de mémorisation sur un substrat commun, la fabrication du dispositif de mémorisation est grandement facilitée. Il est avantageux, à l'opposé des dispositifs de mémorisation connus, dans lesquels le décodeur et la matrice de mémorisation sont raccordés à l'aide de fils, que le nombre des raccordements possibles entre le ou les décodeurs et la matrice de mémorisation soit sensiblement plus élevé. De façon avantageuse, dans un dispositif de mémorisation suivant l'invention, la vitesse de lecture est beaucoup plus importante, environ 30 fois, que dans les dispositifs de mémorisation connus réalisés à l'aide de transistors MNOS. Cela provient du fait que les capacités entre les régions de diffusion et le substrat et entre les voies conductrices et le substrat sont très faibles. Un autre avantage réside dans le fait que grace à la possibilité d'utilisation de transistors MOS à canaux complémentai- res, les pertes de puissance au repos dans le décodeur d'adresses d'un dispositif de mémorisation peuvent etre maintenues très faibles De façon avantageuse on peut, étant donné que les zones des canaux des transistors individuels sont mutuellement isolées du point de vue électrique, réaliser des circuits qu'il serait impossible de réaliser suivant une technologie dans le silicium massif. La présente invention sera mieux comprise à l'aide de la description suivante de plusieurs formes de réalisation particu hères données à titre d1exemple et représentées au dessin annexé dans lequel La figure l représente schématiquement un dispositif de mémorisation suivant l'invention réalisé à l'aide de transistors MNOS suivant la technique MOS à couches minces. Les figures 2 à 4 représentent schématiquement différentes formes de réalisation de matrices de mémorisation réalisées à l'aide de transistors MOS. Dans la figure 1, le substrat isolant du point de vue électrique est désigné par la référence 1. De préférence ce substrat est constitué par une spinelle. Des zones de silicium 2 en forme d'îlots sont déposées sur le substrat. Suivant que ces zones en sili- cium font partie d'un transistor MNOS à canal de type n ou p, elles sont constituées par du silicium monocristallin de type p ou n. l'épaisseur de cette couche de silicium est égale de préférence à 0,5 . Dans les zones de silicium 2 sont diffusées des régions de source 3 et des régions de drain 4. La couche isolante de la grille est constituée par deux couches 5 et 6; De préférence, la couche 5 est une couche de Si 02 possédant une épaisseur de 2 tan et la couche 6 est une couche de Si3 N4 possédant une épaisseur de 55 nm. Les élec- trodes, de préférence en aluminium, de la région de source sont dési gnées par les références 31, les électrodes des régions de drain sont désignées par les références 41 et les électrodes de grille sont désignées par les #éférences 61. Etant donné que les différents transistors sont isolés électriquement les uns des autres, il est possible d'appliquer si tanément des tensions possédant des polarités différentes sur une plaquette, pour écrire et pour lire des informations. La figure 2 représente une matrice de mémorisation qui est constituée essentiellement par les transistors 12-17. Dans la suite on supposera que ces transistors sont des transistors MNOS à canal n. les fils de raccordement de source des transistors d'une colonne, par exemple ceux des transistors 12 et 15, sont reliés à un conducteur de source commun 18. Les fils de raccordement de drain des transistors d'une colonne, par exemple des transistors 12 et 15, sont reliés à un conducteur commun 19. les fils de raccordement de grille des transistors d'une ligne, par exemple des transistors 12 à 14, sont reliés à un conducteur de grille commun 20. Dans un transistor MNOS à canal n, l'état "0" est inscrit, ce qui correspond aussi à l'effacement, lorsque la borne de drain du transistor est à une tension positive nulle, que la borne de source est au potentiel de la masse et que l'électrode de grille est à un potentiel négatif. Dans ce mame transistor l1état "1" est inscrit lorsque l'électrode de source est à OV, que l'électrode de drain reste à une tension positive ou nulle et que l'électrode est également à une tension contre si un transistor se trouvant à l'état "0" doit rester dans cet état, l'électrode de source doit entre séparée de la masse et titre mise de préférence au potentiel du drain. Dans ce cas, la tension de grille reste positive. Dans cet état, il se forme un conducteur entre la source et le drain pour des transistors à canal n. Alors que les transistors de la matrice de mémorisation représentée dans la figure 2 sont tous du méme type, c'est-h-dire des transistors MNOS à canal n dans l'exemple choisi, le décodeur d'adresses est avantageusement réalisé à l'aide de transistors MOS complémentaires. Le décodeur d'adresses est désigné par la référence 210. Il a le rle d'évaluer les informations qui lui sont transmises et qui contiennent une adresse, et d'appliquer une tension positive au conducteur de grille, correspondant à cette adresse, d'une ligne déterminée de la matrice de mémorisation.Ceci correspond d l'inscription de l'état "1" dans un des transistors du conducteur de grille 20 commandé. Un "1" est alors inscrit dans un transistor d'une ligne commandée déterminée lorsque simultanément sa borne de source est mise au potentiel de la masse, par l'intermédiaire du conducteur de source commun 18, et que sa borne de drain est mise à un potentiel positif ou nul, par l'intermédiaire du conducteur commun 19 d'une colonne. Le principal avantage du disposit#f de mémorisation représenté dans la figure 2 réside dans le fait qu'a l'aide des transistors MOS complémentaires du décodeur d'adresses on peut appliquer aussi bien une impulsion de tension positive qu'une impulsion de tension négative sur les conducteurs de grille de la mémoire. La figure 3 représente une autre forme de réalisation du dispositif de mémorisation. Dans la suite on supposera que les transistors de la matrice de mémorisation sont des transistors MNOS à canal n. Ici, outre les conducteurs de grille, les électrodes du substrat des transistors de mémorisation d'une ligne sont raccordées au décodeur d'adresses. Pour l'effacement, c'est-à-dire pour inscrire l'état "O", une impulsion positive est appliquée par le décodeur au conducteur de substrat 300 sélectionné, tandis que la borne de grille 30 de la ligne sélectionnée est maintenue au potentiel de la masse.L'écriture d'un "1" est interditS de préférence, comme cela a déjà été décrit en se référant à la figure 2, en séparant le conducteur de source de la masse et en mettant celui-ci au méme potentiel que le conducteur de drain. Pour le dispositif de mémorisation représenté dans la figure 3, seules des impulsions de tension possédant une seule et même polarité sont nécessaires. Ceci est la raison pour laquelle le décodeur d'adresses peut aussi entre réalisé suivant la technique à canal unique. La gamme de tension globale utilisée dans ce circuit n'est égale qu'à la moitié de celle qui est nécessaire dans le dispositif de mémorisation représenté dans la figure 2 La figure 4 représente encore une variante du dispositif de mémorisation suivant l'invention.De nouveau, l'ensemble des électrodes de grille d'une ligne est raccordé à un conducteur de grille commun 40. Ces conducteurs de grille 40 sont reliés au décodeur d'adresses 410 qui est constitué par des transistors MOS à canaux complémentaires. Les électrodes de source de tous les transis tors MNOS d'une colonne sont réunies par l'intermédiaire d'un connus teur de source commun 38. Les électrodes de drain de tous les transistors MNOS d'une colonne sorrt réunies par l'intermédiaire du conducteur de drain commun 39. En outre, dans cette forme de réalisation du dispositif de mémorisation suivant l'invention, toutes les bornes de substrat d'une colonne sont reliées par l'intermédiaire du condue teur commun 51.Les informations sont inscrites lors de la cotncidence de l'impulsion de tension sur les conducteurs de grille commun d'une ligne et sur les conducteurs de substrat d'une colonne. La moitié UG/2 de la tension nécessaire à l'écriture est appliquée sur le conducteur de grille, et une. tension de m#me valeur, mais de polarité opposée, -U,/2, est appliquée au conducteur de substrat. L'état "I" est ainsi inscrit dans le transistor 35 par exemple lorsqu'il reçoit la tension +UG/2 sur son conducteur de grille et la tension -UG/2 sur son conducteur de substrat. Son conducteur de source reçoit le potentiel OV et son conducteur de drain reçoit une tension positive ou nulle. Si aucune information ne doit être inscrite dans un transistor, aucune tension n'est appliquée au substrat. La tension UG/2 ne suffit pas pour modifier l'information inscrite dans le transistor.Pour l'effacement, c'est-à-dire pour inscrire l'état Isotl dans un transistor, le potentiel -UG/2 est appels qué à l'électrode de grille de ce transistor et le potentiel +ut/2 est appliqué au substrat de ce transistor. Dans ce cas aussi les deux tensions doivent Autre appliquées simultanément sur la grille et le substrat pour déplacer la tension de seuil du transistor, Un avarr tage de ce dispositif de mémorisation réside dans le fait qu'il -n'est pas nécessaire d'effacer toute la ligne avant chaque opération d'écriture, mais que les états "O" et 'll" peuvent être modifiés bit par bit. A cet effet, il suffit simplement que l'électrode de grille et la borne du substrat du transistor dans lequel l'information doit être modifiée, soient commandées simultanément. REVENDICATIONS 1. Dispositif de mémorisation réalisé suivant la technique MOS à couches minces, comportant une matrice de mémorisation constituée par des transistors MNOS (Métal - Nitrure - Oxyde - Semiconducteur), des couches de silicium en forme d'îlots étant déposées sur un substrat isolant, ces couches comprenant une région de source et une région de drain, et une couche formant grille étant déposée sur chacune de ces couches de silicium en forme d'ilots, caractérisé par le fait qu'aussi bien la matrice de mémorisation qu'au moins un décodeur d'adresses (210, 310, 410) sont disposés sur le substrat isolant, la matrice de mémorisation étant réalisée suivant la technique à canal unique, que les bornes de grille des transistors MNOS (12-14, 22-24, 32-34) d'une ligne de la matrice de mémorisation sont reliées à un décodeur d'adresses (210, 310, 410), par l'intermédiaire d'un conducteur de grille commun (20, 30, 40), et que les électrodes de source et de drain des transistors (12, 15 ; 22, 25 ; 32, 35) d'une colonne de la matrice de mémorisation sont respectivement reliées, par l'intermédiaire de conducteurs de source et de drain communs (19, 29, 39 ; 18, 28, 38). 2. Dispositif suivant la revendication 1, caractérisé par le fait que le substrat isolant (1) est constitué par une spinelle. 3. Dispositif suivant l'uno des revendications 1 ou 2, caractérisé par le fait que la couche de grille est constituée par une couche- (5), de Si 02 de 2 nm d'épaisseur sur laquelle est deposée une couche (6) de Si3 N4 de 55 nm d'épaisseur. 4. Procédé pour commander un dispositif de mémorisation suivant l'une quelconque des revendications 1 à 3, caractérisé par le fait que pour inscrire des informations ou pour effacer et lire des informations, on utilise des impulsions de tension possédant des polarités différentes. 5. Dispositif suivantl'une quelconque des revendications 1 à 4, caractérisé par le fait que le décodeur d'adresses est réalisé à l'aide de transistors MOS à canaux complémentaires. 6. Dispositif suivant l'une quelconque des revendications 1 à 3, caractérisé par le fait que les transistors MNOS de la matrice de mémorisation comportent des bornes de substrat, toutes les bornes de substrat des transistors (22 - 24) d'une ligne étant raccordées, par l'intermédiaire de conducteurs communs (300) de raccordement du substrat, au décodeur d'adresses (310). 7 Procédé pour commander un dispositif de mémorisation suivant la revendication 6, caractérisé par le fait que pour inscrit re des informations et pour effacer et lire des informations, on utilise uniquement des impulsions de tension possédant la même polarité. 8 Dispositif suivant la revendication 6, caractérisé par le fait que le décodeur est réalisé suivant la technique à canal unique. 9. Dispositif suivant l'une quelconque des revendications 1 à 3, caractérisé par le fait que les transistors MNOS de la matrice de mémorisation comportent des bornes de substrat, les bornes de substrat des transistors d'une colonne (32, 35) étant reliées par l'intermédiaire d'un conducteur de substrat commun (51). 10. Procédé pour commander un dispositif de mémorisation suivant la revendication 9, caractérisé par le fait que pour inscrire et effacer des informations, on utilise des tensions de polarités différentes, et qu'une information n'est inscrite ou effacée dans un transistor de la matrice de mémorisation que lorsque l'on applique simultanément à l'électrode de grille du transistor concerné et à la borne du substrat du transistor des impulsions de tension de polarités différentes. 11. Dispositif suivant la revendication 9, caractérisé par le fait que le décodeur d'adresses est réalisé à l'aide de transistors MNOS à canaux complémentaires.