PROCEDE DE SEPARATION ENTRE COMPOSANTS ELEMENTAIRES DANS UT CIRCUIT INTECRE ET APPLICATION A U.\E. STRLTCTUpT. nE TRANSISTORS CMOS. La présente invention concerne de façon générale un procédé de séparation entre composants élémentaires dans un circuit intégré et vise également une application particulière de ce procédé à une structure de transistors CMOS (transistors Complémentaires à Métal Oxyde Semiconducteur). Dans le domaine de la fabrication des circuits intégrés, aussi bien du type bipolaire que du type MOS, divers moyens sont utilises pour isoler et/ou séparer les divers composants élémentaires. Dans le domaine de la fabrication des composants bipolaires comprenant une couche épitaxiée d'un premier type de conductivité (par exemple N) sur un substrat semiconducteur d'un deuxième type de conductivité (P), chaque composant élémentaire est placé à l'interieur d'un caisson formé dans la couche de type N et cerné de "murs d'isolement". Ces murs d'isolement peuvent être constitués de zones de type P rejoignant le substrat P et formées par diffusion et/ou implantation, ou encore d'une couche isolante, couramment de la silice. De très nombreux procédés sont connus pour former de tels murs de silice et ne seront pas décrits ici.De façon générale, les murs dtisolement dans les circuits intégrés bipolaires occupent une largeur notable par rapport à leur profondeur, cette largeur étant généralement supérieure ou égale à la profondeur. Il en résulte une perte de surface importante dans le circuit intégré, la plus grande partie de la surface de ce circuit étant occupée par les murs d'isolement plutôt que par les caissons actifs. Dans le domaine des circuits intégrés de type MOS, les composants élémentaires ne sont pas placés dans des caissons isolés, mais sont néanmoins séparés les uns des autres par une certaine distance, pour éviter la conduction entre le drain et/ou la source d'un premier transistor et le drain et/ou la source d'un transistor adjacent. ta surface du semiconducteur est généralement revetue d'une zone d'oxyde dans l'intervalle intermédiaire entre composants.Cette zone d'oxyde, courammellt 3pelée zone d'oxyde de champ , a au moins un double rôle - un premier r81e exposé précédemment d'isolement latéral entre deux composants voisins, - un rôle d'isolement vertical pour éviter que les courants circulant dans des connexions éventuelles déposées sur cette zone d'oxyde de champ ne créent des zones de canal entre des transistors à effet de champ distincts. Dans les structures actuelles courantes de transistors à effet de champ, dans lesquelles un transistor élémentaire a une longueur inférieure à une dizaine de microns (conformément à l'usage, on emploie ici le terme longueur pour désigner la dimension latérale d'un transistor à effet de champ dans le sens de la conduction qui se forme entre drain et source), la zone d'oxyde de champ a couramment une largeur de l'ordre de la vingtaine de microns. Cette largeur, qui peut entre utile dans le cas ou l'on se sert de la surface supérieure de la couche d'oxyde de champ pour faire circuler des connexions et où cette zone d'oxyde de champ a une fonction d'isolement vertical, est superfétatoire dans -le cas ou cette zone d'oxyde de champ doit avoir uniquement le r81e d'isolement latéral exposé précédemment.Néanmoins, les techniques classiques ne permettent pas de diminuer notablement cette dimension. Ainsi, la présente invention a pour objet un procédé de séparation entre composants élémentaires dans un circuit intégré pour assurer l'isolement latéral entre ces composants. Pour atteindre cet objet, le procédé de séparation entre composants élémentaires d'un circuit intégré formé dans du sili cium, selon la présente invention, comprend les étapes consistant à : revêtir la surface du silicium d'une couche de masquage insensible à une oxydation thermique ; former dans le silicium des sillons ou rainures traversant cette couche de masquage, ces sillons ayant une largeur du micron, inférieure à leur profondeur ; procéder à une oxydation thermique pendant une durée suffisante pour que de la silice se forme Jusqu'à refermer les sillons. La présente invention s'applique aussi bien aux circuits intégrés de type bipolaire qu'aux circuits intégrés de type MOS ou encore aux circuits intégrés de type SSI (Silicium sur Substrat isolant). tes sillons peuvent être formés par utilisation d'un plasma de tétrachlorure de carbone (CC14) qui permet une gravure anisotrope du silicium. En ce cas, on peut utiliser comme masque de gravure une succession de couches de silice (Si02), de nitrure de silicium (Si3N4), et d'alumine (au203), la couche d'alumine étant formée par oxydation d'un dépôt d'aluminium.On procède ensuite a une ouverture de la couche d'alumine par des moyens chimiques, puis à une attaque par le plasma de CC14 des couches d'aluminium résiduel éventuel, de Si3N4 et de Stop, puis du siliciun. Après quoi, on enlève chimiquement les couches d'alumine et d'aluminium, puis l'on procède à un traitement thermique oxydant pour combler les sillons. Parmi les avantages du procédé selon la présente invention, on peut noter : - possibillté d'obtenir après un traitement thermique relativement court (par exemple 4h d'oxydation humide à 40 % a 10000 C) un sillon d'oxyde dont ltépaisseur ou profondeur (quelques microns) ne dépend pas du traitement thermique mais uniquement de la gravure ayant précédé ce traitement ; ; - obtention d'une bonne interface entre la silice thermique et le silicium, d'où il résulte notamment que les problèmes d'inversion de couches, qui se posent souvent en relation avec les murs d'isolement, sont résolus, - par rapport aux procédés dans lesquels on comble des sillons par apport de matériaux, on évite les étapes consistant à éliminer le produit d'isolement en dehors des sillons et on obtient une structure pIanos. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation particulier faite en relation avec les figures jointes parmi lesquelles les figures IA et 1B représentent deux étapes de fabrication d'un sillon d'isolement selon la présente invention ; la figure 2 représente schématiquement une structure de masque utilisable pour la formation d'un sillon selon la présente invention les figures 3A à 3E illustrent les étapes successives de fabrication d'une structure de transistors MOS complémentaires (CMOS) selon la présente invention. Conformément à l'usage dans le domaine des semiconducteurs, aucune échelle dimensionnelle n'est respectée, ni à l'intérieur de chacune des figures, ni d'une figure à l'autre. Au contraire, les dimensions de certaines couches sont dilatées latéralement ou verticalement pour clarifier la représentation graphique. Corme le représentent schématiquement les vues en coupe des figures lA et lB, le procédé de formation de rainures d'isolement selon la présente invention consiste à former des rainures plus profondes que larges dans un substrat de silicium l recouvert d'une couche de masquage 2. La présente invention vise plus particulièrement le cas où la largeur des rainures est de l'ordre d'un micron. Dans l'étape suivante, comme cela est représenté en figure lB, il est proeédé à une oxydation thermique, d'ou il résulte qu'une couche de silice se développe à partir des parois (et du fond de la rainure).Cette couche de silice 3 se développe, comme cela est bien connu, d'une part vers ltextérieur, d'autre part vers l'intérieur, à partir de chacune des parois, la largeur résultante 1 du mur de silice étant sensiblement le double de la largeur initiale des sillons. Bien entendu, la couche de masquage 2 est choisie de sorte qu'elle protège la surface de la couche de silicium l des effets d'une oxydation thermique (par exemple Si3N4). On peut ainsi obtenir un mur de silice dont la largeur est de l'ordre de deux microns, à partir d'une rainure d'une largeur de l'ordre d'un micron, la profondeur étant de l'ordre de 3 à 5 microns. La rainure initiale peut, par exemple, être formée au moyen d'une attaque par un plasma de CCl4. La figure 2 représente, à titre d'exemple, un ensemble de couches compatibles avec une attaque CC14. Ce masque comprend, sur un substrat de silicium l, une première couche de silice 10 ayant par exemple une épaisseur do l'ordre de 0,07 mixerons, Ime deuxième couche de nitrure de silicium ll ayant par exemple une épaisseur de l'ordre de 0,1 micron, et une troisième couche d'alumine 12 ayant par exemple une épaisseur de l'ordre de 0,7 micron. La couche d'alumine peut être formée à partir d'une couche d'aluminium transformé en alumine par oxydation anodique. Comme cela est représenté sur la figure, cette couche d'alumine 12 peut comprendre à sa partie inférieure, délimitée par un trait pointillé, un reste d'aluminium. Dans une étape suivante, on dépose sur la couche d'alumine une couche de résine photosensible 13 dans laquelle est formé un motif d'ouvertures 14 selon une configuration choisie. Après quoi, la couche d'alumine est ouverte selon le motif 14 par une gravure chimique. La couche de résine est enlevée. Une attaque par plasma de CCl4 permet de creuser successivement la couche d'aluminium éventuelle restante, la couche de nitrure, la couche de silice et le silicium, pour obtenir les rainures souhaitées. L'avantage de ce type d'attaque est qu'elle est anisotrope et relativement peu sélective vis-à-vis des diverses couches de nitrure, d'oxyde et de silicium. Après quoi, la couche d'alumine est enlevée, ainsi que la couche d'aluminium par attaque chimique et, enfin, on procède à l'oxydation thermique du silicium pour oxyder les parois de la rainure et obtenir la couche de silice 3 illustrée en figure 13, la couche de nitrure ll protégeant de l'oxydation la surface de silicium Dans le cas d'une oxydation à 10000C en atmosphère humide a 40 %, la durée d'oxydation est d'environ 4h pour une rainure de 1 micron de large, 16h pour 2 microns et 36h pour 3 microns. Les figures 3A à 3E illustrent des étapes successives de fabrication de transistors QIOS faisant usage du procédé selon la présente invention, ces transistors CtIOS ayant une grille commune et le drain de l'un étant connecté à la source de l'autre. La figure 3A représente une première étape intermédiaire du procédé de Eabrieation, après formation des rainures selon la présente invention pour délimiter des flots dans lesquels sont forains chacln des deux transistors constituant le transistor CMOS. Dans un substrat de silicium l, sont formées des rainures oxydées thermiquement pour constituer des murs de silice 3 délimitant latéralement un premier flot 4 et un second flot 5. En dehors des zones correspondant aux rainures, le substrat de silicium est recouvert d'une couche de silice 10 et d'une couche de nitrure 11. Dans l'étape suivante, illustrée en figure 3B, la couche de nitrure 11 est éliminée sauf aux emplacements où elle surplombe les flots 4 et 5 et un traitement thermique est effectue pour développer une couche d'oxyde de champ 20 à la périphérie de l'ensemble des flots. Après le développement de cette couche d'oxyde de champ 20, le reste de la couche de nitrure ll, audessus des îlots 4 et 5, est éliminé. Ensuite, comme le représente la figure 3C, on effectue dans l'lot 4 une diffusion, de préférence une implantation suivie d'une diffusion, d'un dopant de type P, par exemple du bore, la profondeur de jonction étant inférieure à celle des rainures. On obtient ainsi une couche 21 de type P à la partie supérieure de l'f lot 4. Dans la figure, on a représenté une couche de résine 22 délimitant la zone d'implantation. Dans une étape ultérieure illustrée en figure 3D, on forme, au-dessus d'une légère couche d'oxyde 23 recouvrant chacun des flots, une couche de silicium pclycristallin 24. La couche de silice 23 est identique à la couche de silice 10 illustrée en figure 3A ou bien a été formée spécialement après enlèvement de cette couche 10, éventuellement polluée par les implantations. La couche de silicium polycristallin 24 est ensuite gravée selon un motif de grille souhaité. Puis, l'on procède à une implantation de type N dans le caisson 4 et à une implantation de type P dans le caisson 5 pour fournir le drain et la source de chacun des transistors complementaires. Bien entendu, ces implantations sont masques par des masques complémentaires successifs. Comme le montre la figure 3E, on dépose ensuite une nouvelle couche d'oxyde 25, notamment autour des grilles de sili cium polycristallin 24. Cette couche d'oxyde est ouverte en des emplacements 30 a 33 pour permettre des prises de contact avec le drain et la source des deux transistors complémentaires. Après quoi, on dépose une couche de métallisation, par exemple une couche d'aluminium, qui est ouverte pour former une métallisation 35 de source du premier transistor, une métallisation commune 36 de source du premier transistor et de drain du deuxième transistor, et une métallisation 37 de drain du deuxième transistor. On notera dans la figure que la diffusion la plus profonde (de type P) atteint en fin de processus une profondeur inférieure à celle des sillons. L'un des avantages notables de la présente invention réside dans le fait que la métallisation 36 de contact drain/source, qui repose au-dessus de la rainure oxydée 3 de séparation entre les deux transistors complémentaires, peut être très étroite. Les interconnexions entre les métallisations 35, 36, 37 et les métallisations des autres transistors constituant le circuit intégré, dont le transistor complémentaire représenté est une partie, passeront sur la couche d'oxyde de champ 20. On obtient ainsi une structure de transistors complemen- taires de dimensions particulièrement réduites. Une application particulière de la présente invention a été illustrée précédemment, mais, comme cela a été exposé précé gemment, d'autres applications peuvent être envisagées, notamment pour former des murs d'isolement entre des composants élémentaires de circuits Intégrés bipolaires ou encore pour découper une couche mince de silicium déposée sur un substrat isolant (SOS). Autour d'un sillon 3 dans lequel on a développé un oxyde thermique, les interfaces silicelsilicium sont particulièrement favorables et il est peu probable que l'on obtienne des zones d'inversion de conductivité du substrat. Néanmoins, pour améliorer encore les effets d'arrêt de canal (Stop Channel), il est possible, selon la présente invention, avant de procéder au remplissage des sillons par développement d'une couche d'oxyde thermique, d'opérer une implantation d'un dopant de type approprié orthogonalement aux sillons pour former une zone implantée qui diffusera au voisinage du fond des sillons lors de la formation des couches d'oxyde thermique ou des autres dif#Lusion' effectuées dans la structure. La présente invention n'est pas limitée aux modes de réalisation qui ont été explicitement décrits, elle en englobe les diverses variantes et généralisations incluses dans le domaine des revendications ci-après. p#VE"'D. #CATIONS 1. Procédé de séparation entre composants élémentaires dans un circuit intégré formé dans du silicium, caractérisé en ce qu'il comprend les étapes suivantes a) revêtir la surface de silicium d'une couche de masquage insensible à une oxydation thermique, b) former des sillons dans le silicium traversant cette couche de masquage, ces sillons ayant une largeur de l'ordre du micron, inférieure à leur profondeur, c) procéder à une oxydation thermique pendant une durée suffisante pour que la silice se forme jusqu'a refermer les sillons. 2. Procédé selon la revendication 1 de séparation entre composants élémentaires d'un circuit intégré bipolaire, caractérise en ce que la profondeur des sillons est telle qu'elle atteigne une couche profonde d'un type de conductivité différent de celui des caissons dans lesquels sont formés ces composants élémentaires. 3. Procédé selon la revendication 1 de séparation entre composants élémentaires d'un circuit intégré de type MOS, caractérisé en ce que les sillons ont une profondeur plus importante que celle de la diffusion la plus profonde formée ultérieurement pour la constitution de transistors MOS élémentaires. 4. Procédé selon la revendication 1 de séparation entre composants elementaires dans un circuit intégré de type SSI, caractérisé en ce que les sillons ont une profondeur égale à l'épaisseur de la couche de silicium déposée sur un substrat isolant. 5. Procédé selon la revendication l, caractérisé en ce que les sillons sont formés par attaque directionnelle au moyen d'un plasma de CC14. 6. Procédé selon la revendication l, caractérisé en ce qu'il comprend les étapes suivantes - former successivement sur une surface de silicium une couche de silice une couche de nltritra de silicium et une couche d'aluninium, - oxyder la couche d'aluminium pour former une couche d'alumine, - ouvrir la couche d'alumine selon une configuration choisie, - procéder à une attaque par un plasma de tétrachlorure de carbone (CC14), - enlever par attaque chimique la couche d'alumine et la couche d'aluminium éventuelle sous-jacente, - procéder à 1'étape c) de la revendication 1. 7. Transistors à effet de champ complémentaires (CMOS), caractérisés en ce que l'intervalle entre chacun des transistors élémentaires constituant les transistors à effet de champ complémentaires est occupé par un sillon formé par le procédé selon la revendication l, ce sillon étant plus profond que la diffusion plus profonde du transistor à canal de même type que le substrat, et en ce que l'ensemble des deux transistors complémentaires est également cerné par un sillon formé par le procédé selon la revendication l, la partie extérieure superficielle de ce sillon se raccordant à une zone d'oxyde de champ.