La présente invention concerne un dispositif et des méthodes de fabrication de circuits intégrés et, plus particulièrement un dispositif et des méthodes de fabrication de dispositifs CMOS ayant, dans leurs régions de champ, une résistivité différente de celle existant dans leurs régions de canal. Elle concerne également des dispositifs CMOS combinés, sur le même substrat, avec un dispositif de transfert de charges, les rèsîstivités des régions actives des dispositifs CMOS et des dispositifs de transfert de charges DTC étant optimisées et différentes. On utilise les dispositifs de transfert de charges (DTC) comme registres à décalage, dispositifs photosensibles, etc. La théorie de base et le fonctionnement de ces dispositifs DTC ont été décrits dans la revue américaine Bell Syrte Technical Journal, avril 1970, page 587, dans un article de Boyle et Smith intitulé "Charged-Coupled Semiconductor Devices", et également dans la même revue américaine page 593 dans un article de Amelio et autres intitulé "Experimental Varification Of The Charged-Coupled Device Concept". Une méthode de fabrication d'éléments de dispositifs de transfert auto-alignés est décrite dans le brevet canadien 1 027 672 publié le 7 mars 1978. L'invention des structures OS et des transferts de charges auto-alignées a permis la fabrication de dispositifs'plus petits, donc plus rapides, avec moins d'étapes de traitement qu'auparavant. Tant que les éléments DTC ont été fabriqués sous la forme de microplaquettes individuelles en circuits intégrés, il fallait pouvoir intégrer avec elles, les transistors à effet de champ de manière à ce que les circuits d'entrée-sortie et d'autres circuits de traitement de signaux puissent être combinés sur le même substrat. Une structure de ce type a été décrite dans le brevet canadien 976,661 publié le 21 octobre 1975.Dans ce brevet, on reconnaît et on surmonte une des difficultés fondamentales résultant des contraintes contradictoires d'un élément DTC et d'un transistor FET combinés sur un substrat unique, c'est à dire que l'élément DTC nécessite des régions diffusées ayant une résistivité aussi grande que possible, supérieures à 10 ohm/cm ou même plus, alors que les régions diffusées d'un transistor FET, particulièrement la région de canal doit être inférieure de beaucoup à 10 ohm/cm. Pour obtenir les résistivités différentes nécessitées par les deux dispositifs, on a utilisé dans le brevet canadien 976,661 un procédé de diffusion série dans lequel l'élément DTC est masqué , puis dopé au cours d'une série d'opérations entièrement séparées de la série d'opérations de masquage et de dopage de l'élément FET. En fait, ce procédé nécessite d'attaquer chimiquement jusqu'à 7 couches, ce qui revient cher et peut entraîner des erreurs. Alors que le brevet canadien 976,661 mentionné ci-dessus décrit la fabrication d'un seul type de dispositifs FET avec un élément DTC, des complications surviennent dans la fabrication de dispositifs CMOS c'est à dire des dispositifs FET à canaux N et P, sur le même substrat avec des éléments DTC. Premièrement les dispositifs MOS à canaux N et P doivent être fabriqués avec les régions actives de l'élément DTC et celles des dispositifs MOS à canaux N et P qui ont des résistivités différentes. Pourtant les tensions de fonctionnement de tous les dis positifs doivent être les mêmes de 10 V. Pour satisfaire à ces exi- gences, on préfère fabriquer des électrodes de transfert de charges de l'élément DTC et les grilles des dispositifs CMOS en même temps pour adapter le mieux possible leurs caractéristiques.On ne peut pas obtenir cette fabrique simultanée avec le brevet canadien 976,661. Suivant la présente invention, les régions actives, les électrodes de grille et les premières électrodes de transfert de charges de l'élément DTC et des dispositifs CMOS nécessaires sont fabriquées simultanément et ont donc des tensions de seuil de fonctionnement identiques. La fabrication des dispositifs CMOS N et P est beaucoup simplifiée par une fabrication préalable des substrats à canal P et N (dans le procédé décrit dans le brevet canadien 976,661, on utilise qu'un seul type de substrat). Comme on ne dispose que d'une petite charge à la sortie de l'élément DTC, toutes les jonctions sur le substrat doivent avoir de faibles courants de perte vers le substrat. Les capacités parasites doivent être réduites le plus possible car elles perturbent la charge de sortie détectée capacitivement à la sortie de l'élément DTC. Suivant la présente invention, on utilise un oxyde enfoui pour isoler les dispositifs et ainsi obtenir les faibles pertes désirées et des petites capacités par ites. Simultanément, on obtient les caractéristiques adaptées mentionnées ci-dessus car les éléments sont fabriqués en même temps et les épaisseurs d'oxyde des grilles sont les mêmes pour les deux types de dispositif. Cosse on utilise un procédé de fabrication auto-alignant, on obtient une densité de groupage élevée. De plus, un grand nombre d'étapes de fabrication, qui seraient nécessaires en cas de fabrication séquentielle de chaque élément, est elimillé, ce qui entrain une réduction du coût de fabrication et un plus grand débit des appareils de fabrication. On n'a besoin d'attaquer chimiquement que trois couches au lieu de sept suivant le procédé du brevet canadian 975,661. Suivant une earactéristique de l'invention, il est prévu une méthode de fabrication d'un dispositif semiconducteur dans laquelle on prévoit un substrat semiconducteur d'un type de polarité d'impuretés, un masque de nitrure de silicium sur la surface supérieure du substrat pour définir des réions de canal de dispositifs à effet de champ et des régions de stockage de charges d'un dispositif de transfert de charges, et un masque de photorésiste qui est ouvert au-dessus de parties prédéterminées du masque de nitrure de silicium et de la surface du substrat pour définir les dispositifs à effet de champ et des régions des dispositifs à transfert de charges, avec une implantation à haute énergie et à faible intensité d'impuretés du type opposé dans les régions du subtrat non couvertes par le masque de photorésiste, et une implantation à basse énergie et haute intensité d'impuretés-du type opposé dans les régions du substrat non couvertes par les deux masques. En conséquence, comme les impuretés transmises avec différentes énergies d'implantation et différentes intensités sont masquées à différents degrés par les deux types de masque, l'un étant placé au-dessus de l'autre, les diverses résistivités qu'il faut avoir dans le substrat pour les divers éléments intégrés sur la même microplaquette sont obtenues sans les séquences de phases de masquage et de contamination qui seraient nécessaires suivant le procédé décrit dans le brevet canadien 976,661. L'implantation à faible densité procure des régions diffusées à haute résistivité et l'implantation à haute densité des régions diffusées à faible résistivité. Il en résulte que l'on peut fabriquer un nouveau circuit intégré comprenant un transistor MOS à canal P, un transistor MOS à canal N et un dispositif à transfert de charges, les deux transistors et le dispositif DTC étant intégrés sur un seul substrat. D'une manière générale, suivant une caractéristique de l'invention, il est prévu une méthode de fabrication de dispositifs ayant des valeurs de résistivité différentes dans le substrat, dans laquelle on prévoit un substrat semiconducteur, l'application d'un masque de nitrure de silicium sur des premières régions prédéterminées du substrat, l'application d'un masque de photorésiste sur des secondes régions prédeterminées du substrat, certaines des secondes régions recou vrant certaines des premières, l'application à faible intensité et haute énergie d'une impureté à la surface du substrat pour faire pénétrer l'impureté dans la surface du substrat à travers le masque de nitrure de silicium et à travers la surface exposée, mais non travers le masque photorésiste, et l'application à haute intensité et faible énergie d'une impureté à la surface du substrat, de manière à faire pénétrer cette dernière impureté dans la surface du substrat à travers la surface exposée de celui-ci, mais non a travers les masques de nitrure de silicium et de photorésiste. Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins-joints, parmi lesquels: les Figs. 1 à 8 sont des vues en coupe d'un substrat semiconducteur et des couches obtenues à sa surface au cours de la séquence de fabrication d'une combinaison de dispositifs CTD et CMOS, les dimensions étant nettement exagérés pour une meilleure compréhension. Le procédé de fabrication des dispositifs NOS auto-alignés est bien connu de l'homme de l'art et ne sera donc pas décrit en détail. De plus, la structure des dispositifs à transfert de charge est également bien connue et est décrite, par exemple, dans les brevets canadiens969,287 du 10 juin 1975, 957,781 du 12 novembre 1974, 1 027 672 du 7 mars 1978 et 971,287, etc. La Fig. 1 montre un substrat 1 de silicium de haute résistivité dopé par des impuretés de type N qui a été traité, par exemple, en le dopant avec du phosphore. D'autres types de substrat tels que du silicium sur un saphir peuvent également être utilisés. L'épaisseur du substrat doit de préférence être d'environ 500 microns et la con 15 en impuretés doit être d'environ 1015 impuretés par 3 centration en impuretés doit être d'environ 10 impuretés par cm Le substrat dopé est ensuite oxydé pour former une couche 2 de bioxyde de silicium d'une épaisseur d'environ 500 angstroems, sur laquelle est déposée une couche de nitrure de silicium 3, ces couches étant définies en utilisant des techniques bien connues pour recouvrir les dispositfs FET et DTC, comme indiqué. Bien que les dispositifs FET à canal i; et canal P soient fabri qués sur le même substrat, suivant la présente invention, on peut con- mencer par fabriquer un élément DTC à canal i, combiné avec les dispositifs FET sur le même substrat ou être fabriqué seul selon les .,étho-- des utilisées. On comprendra pourtant que même si on préfère des dis positifs DTC à canal N, on peut fabriquer des dispositifs DTC à canal de conductivité opposée. La procédure d'implantation double qui va être décrite peut être utilisée pour minimiser les courants de perte aux arêtes dans des structures telles que du silicium sur saphir où les pertes entre dispositifs ne représentent pas un problème. On a trouvé que les impuretés à implanter dans certaines des phases de fabrication suivantes entraînaient quelques diffusions latérales dans le substrat, ces diffusions pouvant influencer les caractéristiques des zones du dispositif FET masquées par la couche de nitrure de silicium de la région de grille. Pour réduire cet effet, on préfère procéder ensuite à une phase d'attaque chimique en utilisant les couches de nitrure de silicium et de bioxyde de silicium comme masques. Le produit utilisé pour l'attaque chimique peut être de l'acide nitrique additionné d'acide fluorhydrique appliqué pendant environ une demi minute.Il en résulte que la surface exposée du silicium ainsi qu'une partie du silicium sous les couches de nitrure de silicium et de bioxyde de silicium aux coins de la région de grille 4 du dispositif FET à canal N est enlevée, ce qui donne le profil de surface montré à la Fig. 2. Comme le produit d'attaque chimique attaque en partie sous la couche de bioxyde de silicium, il s'y forme un coin en pente. Ce coin étant masqué par la couche de nitrure de silicium en ce qui concerne les impuretés ioniques implantées à grande densité et à basse énergie au cours de la phase de dopage suivante. Donc les impuretés implantées à haute densité doivent diffuser en remontant vers le coin en pente, ce coin s'oxydant rapidement, ce qui limite ainsi la concentration d'impuretés dans cette région. On minimise ainsi efficacemment les effets sur les dispositifs qui résulteraient d'une implantation ionique à forte densité. Le silicium est donc attaqué dans la région pour un dispositif à canal P , mais cela n'a aucun effet néfaste, ni avantageux. Une couche de photorésiste 5, tel que Ho200 commercialisé par la Société llunt Chemicals, est déposée pour former un masque sur le substrat et ses couches supérieures pour définir les régions actives des dispositifs FET à canal N et des dispositifs DTC où des puits de diffusion ont été formés comme le montre la Fig. 3. L'épaisseur du photorésiste peut être d'au moins 6000 angstroems. Les régions actives du dispositif CTD du dispositif FET à canal N qui sont à doper sont indiqués par les références numériques 6 et 7, respectivement. Le substrat de silicium dans lequel on doit faire le dispositif CMOS à canal P est recouvert d'une couche de photorésiste 5. La formation des puits de type P est montrée à la Fig. 3. La couche de photorésiste 5 doit déborder sur les frontières des couches isolantes de bioxyde de silicium 2 et de nitrure de silicium 3 afin de permettre l'implantation des impuretés de type P directement dans le silicium. On effectue ensuite une implantation ionique à faible densité et haute énergie d'impuretés de type P, telles que du bore, à la surface supérieure du substrat semiconducteur. Les ions bore passent à travers les couches de nitrure de silicium et de bioxyde de silicium exposées dans la couche de photorésiste, mais sont arrêtés par cette couche de photorésiste. Ainsi, les ions bore forment des puits de type P qui définissent les régions actives des dispositifs FET CMOS à canal N et des dispositifs DTC. Etant donné la faible densité, les puits de type P dans le substrat N ont une résistivité élevée. En pratique, le dosage de l'implantation des ions peut être d'environ 5 x 1012 par 2 cm et l'énergie d'implantation peut être de 100 kev. Il en résulte que la tension de seuil des dispositifs à canal N et des dispositifs DTC obtenus sera faible et que cette tension de seuil sera la même pour tous les dispositifs. La concentration élevée en bore dans les régions de champ des dispositifs FET à canal N doit être effectuée pour établir une tension élevée de seuil de champ, c'est pourquoi on effectue une seconde phase d'implantation ionique en utilisant les mêmes masques que dans la première phase d'implantation. Cette seconde implantation ionique en impuretés bore est effectuée avec grande concentration et énergie faible. De préférence, le dosage de l'implantation des ions sera su périeur à 1013 par cm et l'énergie d'implantation sera inférieure à 40 kev. Dans ce cas, la couche de nitrure de silicium recouvrant à la fois la région DTC active 6 exposée à travers le photorésiste la grille 7 du dispositif FET MOS à canal N protège le substrat de l'implantation des ions bore. Toutes les régions masquées par la couche de photorésiste sont également protégées des impuretés. Il en résulte des régions de champ à dopage plus élevé et à faible résistivité, que l'on a indiqué à la Fig. 3 par une plus grande densité dans les puits. Les régions de résistivité élevée forment les régions de canal des FET à canal N et des dispositifs DTC à canal N qui ont besoin d'une résis t vité plus grande pour que l'on ait une tension faible. Avec les phases de fabrication ci-dessus, on forme le substrat dopé avec des impuretés P pour les dispositifs DTC et FET, en utilisant les mêmes masques, afin d'avoir des zones de haute résistivité et des zones de faible résistivité, là où il faut. Un grand nombre tie phases de fabrication, qui auraient été nécessaires antérieurement en utilisant les techniques de fabrication-série pour le dopage du substrat, est supprimé et les dispositifs sont rendus électriquement compatibles étant donné leurs présences sur le même substrat et les dopages initiaux simultanés. La couche de photorésiste est ensuite enlevée et les couches de bioxyde de silicium 2 et de nitrure de silicium U sont utilisées comme masques. Le silicium exposé est oxydé jusqu'à une épaisseur de pratiquement 1,5 micron pour former la couche de bioxyde de silicium 10 de la Fig. 4. Une fine couche de bioxyde de silicium 11 s'est formée pendant cette phase sur la couche de nitrure de silicium 3. Ensuite on attaque chimiquement les couches 2, 3et 11 qui disparaissent, ainsi que partiellement la couche 10 dont l'épaisseur descend à 1,3 microns et qui reste sur le pavé. Comme le montre la Fig. 5, on fait maintenant croître une couche de bioxyde de silicium 12 sur les régions de silicium exposées. Ensuite on dépose une couche de photorésiste 13 pour définir les régions de grille des dispositifs à canal P . On implante alors du bore comme impureté, conne le montrent les flèches verticales, la dose étant pratiquement de 2 x 1011 par cm et l'énergie d'implantation de 40 kev pour abaisser la tension de seuil du dispositif FET à canal P . Si on désire augmenter la tension de seuil d'un dispositif FET à canal N, on peut prévoir une implantation de bore dans ces dispositifs en définissant des ouvertures dans la couche de photorésiste au-dessus de la région de grille 7, l'implantation étant faite simultanément comme le montre la Fig. 5. La résistivité en surface du dispositif FET à canal N sera alors pratiquement de 2 ohrn/cm pour le silicium en niasse. On dépose ensuite un première couche polycristalline de silicium et, comme le montre la Fig. 6, on forme les premières grilles de niveau 14 pour le dispositif TC, la grille 16 pour les dispositifs FET à canal iJ et les grilles 17 pour les dispositifs FET à canal P. On fait alors croître une couche d'oxyde 18 sur la premiére cou che de silicium polycristallin dans la région de la grille du dispositif DTC la couche 18 ayant pratiquement une épaisseur de 600 angstroems. On fait ensuite croître une seconde couche de silicium polycristallin-sur la couche d'oxyde 18 et on attaque chimiquement pour former une seconde électrode l9 pour le dispositif DTC, la couche 19 étant isolée des premières grilles de niveau par la couche d'oxyde 18. Si nécessaire, la seconde couche de silicium polycristallin peut également former une électrode de grille pour les dispositifs FET à canal N et à canal P. Cette dernière dispositiorrest montrée à la Fig. 6, mais n'est pas obligatoire. On peut former un condensateur en utilisant les couches 14 et 19 comme électrodes, si la couche 14 est dopéé suffisamment pour la rendre conductrice avant de faire crotte la couche de bioxyde de silicium. Quand on a fait croître la couche isolante de bioxyde de silicium, on obtient un diélectrique à la surface de l'électrode inférieure 14 du condensateur. Quand on a formé la seconde électrode de transfert 19 pour le dispositif DTC, comme le montre la Fig. 6, on a obtenu l'électrode supérieure 19 du condensateur. On attaque alors chimiquement la couche de bioxyde de silicium 12 dans les régions de source et de drain 20 des dispositifs FET à canal N et DTC, comme le montre la Fig. 7 à travers un masque de photorésiste, pour exposer la surface 20 du substrat où l'on doit introduire les impuretés de dopage N+, de manière à ce que le substrat soit dopé N . Pour former les régions 21 dopées N, on diffuse une impureté telle que du phosphore ou on implante les surfaces exposées. Simultanément, toutes les régions de silicium polycristallin qui sont exposées, c'est à dire, les grilles des transistors -à effet de champ à canal N et canal P 16 et 17, et les secondes électrodes de transfert 19 du dispositif DTC, sont de même dopées N pour les rendre conductrices. Les régions à doper P+ à la surface du substrat, là où on doit former des dispositifs à canal P, sont exposées par attaque chimique de la couche de bioxyde de silicium 12. ta diffusion ou l'implantation des impuretés bore dans la surface du substrat de silicium dopé N entraîne la formation de régions 23 dopées P+, comme le montre la Fig 8. Il faut noter que les régions de silicium polycristallin dopées N +et les régions diffusées N peuvent être laissées exposées pendant la diffusion ou l'implantation des ions bore. Comme le bore compense ainsi partiellement les régions dopées N+, étant donné les concentrations relatives des contaminants et la croissance d'oxyde 22 à la surface du substrat pendant la diffusion de N+, les régions dopées N ne sont que partiellement compensées et restent effectivement N En variante, les diffusions de type N et P peuvent être executées séquentiellement sans utiliser la phase de compensation partielle mentionnée ci-dessus. On attaque ensuite chimiquement la surface à travers un masque de photorésiste pour exposer les régions où l'on doit fabriquer des contacts conducteurs non montrés. Ces régions comprennent des régions de source, de drain et de grille des dispositifs MOS à canal Net à canal P, les électrodes supérieure et inférieure du condensateur, les régions de source et de drain du dispositif DTC ainsi ses première et seconde électrodes de transfert. Le dépôt d'une couche d'aluminium définie les trajets conducteurs et établit le contact avec les régions de contact, ce qui termine donc la structure. Bien entendu, on peut utiliser d'autres matériaux conducteurs que l'aluminium à condition qu'ils soient compatibles avec le matériau semiconducteur. Il résulte des phases mentionnées ci-dessus et, en particulier, des phases au cours desquelles les régions P du dispositif DTC et du dispositif à canal N sont formées simultanément dans le substrat, mais pour des régions du substrat différentes ayant des résistivités différentes, que l'on peut fabriquer sur un même substrat, un dispositif de transfert de charges et des circuits CMOS lesquels comprennent des transistors à effet de champ ayant respectivement des canaux N et des canaux P. Il apparaîtra à l'homme de l'art que l'on peut appliquer l'invention pour fabriquer d'autres types de dispositifs ayant des seuils de champ différents et des résistivités de substrat différentes en utilisant une phase de masquage pour faciliter un dopage avec différents dosages et différentes intensités d'implantation ionique. Par ailleurs, on peut faire varier la séquence des phases ou des dispositions des masques pour obtenir d'autres dispositifs utiles. Par exemple, là où on doit prévoir une couche diffusée sous la première ou la seconde couche de silicium polycristallin, on peut former un condensateur d'emmagasinage de charges à silicium dopé N+ pour fabriquer un dispositif à transfert de charges du type chaîne de seaux. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec un exemple particulier de réalisation, il faut comprendre que ladite description n'a été faite qu'à titre d'exemple et ne limite par la portée de l'invention. REVENDICATIONS 1) méthode de fabrication d'un dispositif semiconducteur dans laquelle on prévoit un substrat semiconducteur contenant une impureté d'un type de polarité, un masque de nitrure de silicium sur la surface du substrat pour définir des régions de canal de dispositif à effet de champ et des régions de stockage de charges d'un dispositif de transfert oc charges, et un masque de photorésiste qui est ouvert au-dessus de parties prédéterl,inées du masque de nitrure de silicium et de la surface du substrat pour définir les dispositifs à effet de champ et les régions des dispositifs à transfert; de charges, caractérisée en ce qu'on effectue une implantation à haute énergie et faible intensité d'impuretés du type opposé dans les régions du substrat non couvertes par le masque de pliotorésîste et, une implantation àbasse énergie et haute intensité d'impuretés du type opposé dans les régions du substrat non couvertes par les deux masques. 2) méthode suivant la revendication 1, caractérisée en ce que le masque de photorésiste est ouvert pour définir un dispositif à effet de champ à canal N et des régions de dispositifs DTC de même polarité, opposée à celles du substrat. 3j Méthode suivant la revendication 2, caractérisée en ce que ledit substrat est dopé N et en ce que les impuretés implantées à faible intensité et haute énergie fournissent les régions dopées P dans le substrat. 4) méthode suivant l'une des revendications 1 à 3, caractérisée en ce qu'elle comprend une phase d'attaque chimique de la surface dudit substrat non couverte par le masque de nitrure de silicium, ainsi que des régions sous les bords du masque de nitrure de silicium. 5) Méthode suivant la revendication 3 ou 4, caractérisée en ce que l'implantation des impuretés P est effectuée avec du bore. 6) Méthode suivant une des revendications 1 à 3, caractérisée en ce que le masque de photorésiste est ouvert sur des parties prédéterminées du masque de nitrure de silicium et de la surface du substrat pour définir des régions de dispositifs FET à canal N parasite là où on doit supprimer l'action des transistors FET. 7) méthode suivant l'une des revendications 1 à 6, caractérisée en ce que l'implantation à faible intensité et haute énergie fait pénér trer les impuretés dans le substrat à travers le masque de nitrure de silicium et les surfaces exposées, mais non à travers le masque de photorésiste, et en ce que l'implantation à haute intensité et faible énergie fait pénétrer les impuretés dans la surface du substrat uniquement à travers les surfaces exposées mais non à travers -les masques de nitrure de silicium et de photorésiste. 8) Méthode suivant l'une des revendications 1 à 7, caractérisée en ce que le substrat semiconducteur est dopé N comportant un masque de bioxyde de silicium recouvert par le masque de nitrure de silicium, l'implantation à faible intensité et haute énergie étant effectuée avec des impuretés de type P dans les régions du substrat non couvertes par le masque de photorésiste, l'implantation à haute intensité et basse énergie étant effectuée avec des impuretés P+ dans les régions du substrat non couvertes à la fois par les deux masques, la méthode étant complétée par l'élimination du masque de nitrure de silicium, la croissance d'une couche d'oxyde de grille, le dépôt d'une couche de silicium polycristallin au-dessus de la couche d'oxyde de grille, 11 attaque chimique de la couche de silicium polycristallin pour former des électrodes de premier niveau du dispositif à transfert de charge et une grille pour un dispositif à effet de champ à canal N, la croissance d'une couche de bioxyde de silicium isolant les secondes électrodes de transfert sur la couche de silicium polycristallin et la surface qui avait été exposée entre les premières électrodes de transfert, le dépôt d'une seconde couche de silicium polycristallin sur la couche de bioxyde de silicium isolant les secondes électrodes de transfert pour définir les secondes électrodes de transfert du dispositif de transfert de charge, l'attaque chimique de la couche de bioxyde de silicium pour exposer des régions de la surface du substrat pour la diffusion d'impuretés et la formation de régions diffusées du type N pour le dispositif à effet de champ à canal N et le dispositif de transfert de charge, la diffusion d'impuretés du type N dans les régions exposées de la surface du substrat pour former des régions de diffusion de type N dans les dispositifs à effet de champ à canal N et de transfert de charges, ainsi que dans ladite couche de grille en silicium polycristallin et la seconde couche de silicium polycristallin, l'attaque chimique du bioxyde de silicium pour définir des régions de la surface du substrat pour la diffusion d'impuretés et la formation de régions diffusées du type P pour le dispositif à effet de champ à canal P, la diffusion d'impuretés du type P dans les régions exposées de la surface du substrat pour former mes régions de diffusion du type P+ du dispositif à effet de champ à canal P, l'application d'une couche conductrice sur la surface exposée, puis l'attaque chimique de la couche conductrice pour définir des connexions et des contacts. 9) Méthode suivant la revendication 8, caractérisée en ce que l'implantation d'impuretés P est effectuée pour obtenir une concentration qui compense dans les régions concernées le dopage N+. 10) Circuit intégré fabriqué en appliquant une méthode suivant l'une des revendications 1 à 9, caractérisé en ce qu'il comprend un transistor MOS à canal P, un transistor MOS à canal N et un dispositif de transfert de charges, intégrés ensemble sur un seul substrat 11) Circuit intégré suivant la revendication 10, caractérisé en ce que le -transistor MOS à canal P a une porte conductrice en silicium polycristallin isolée du substrat par une couche de bioxyde de silicium, et des régions de source et de drain, un transistor MOS à canal N ayant une grille conductrice en silicium polycristallin isolée du substrat par une couche de bioxyde de silicium, et des régions de source et de drain, un dispositif DTC comportant des régions de source et de drain, et une pluralité de premières électrodes de transfert de charges conductrices en silicium polycristallin isolées les unes des autres et isolées du substrat par une couche de bioxyde de silicium et une pluralité de secondes régions en silicium polycristallin isolées les -unes des autres et disposées sur le substrat entre lesdites premières électrodes de silicium polycristallin mais isolées du substrat et des premières électrodes par une couche de bioxyde de silicium, et des moyens pour établir des contacts avec les régions de source et de drain des transistors et des dispositifs DTC, avec les grilles des transistors et les électrodes des dispositifs DTC.