"Cellule de mémoire statique et mémoire formée de telles cellules." La présente invention concerne une cellule de mémoire- bipolaire statique du type à couplage d'émetteur, compor- S tant un premier et un deuxième transistors, la zone debase du premier transistor étant connectée à la zone de collec- teur du deuxième transistor et la zone de base du deuxième transistor à la zone de collecteur du premier, et le zxoe de collecteur étant connectées à une ligne d'alimentation 1.0 par l'intermédiaire d'un élément de charge. De telles cellules de mémoire et des mémoires qui en sont équipées sont de manière générale connues. Selon une forme d'exécution simple, dans des cellules connues, les éléments de charge sont formés par des résis- tances qui présentent une caractéristique de côurant-ten- sion en principe linéaire. Ces cellules ont cependant l'inconvénient de prsieter un petit rapport (pratiquement égal à 1) entre le cocxré de lecture et le courant de mémorisation ou de reteue. Ce- pendant, ce rapport est de préférence aussi grand que pos- sible, comme expliqué ci-dessous dans les grandes lignes. On sait que la cellule peut se trouver dans deux tats stables dans lesquels un courant passe soit par le premier soit par le deuxième transistor, en fonction de l'informa- tion stockée. En fonctionnement, il arrivera fréquemment que l'information stockée dans une cellule doive t ze-te- nue ou conservée mais ne doive pas être lue. Le crazt qui, dans ces conditions, passe par la cellule, et qui oetpqali- fié de courant de retenue, est en substance responsable de la dissipation de puissance d'attente (stand by) et est, pour cette raison, maintenu aussi faible que possible. La limite inférieure du courant de retenue est déterminée par l'impédance des éléments de charge. En dessous de cette li- mite inférieure, les critères de stabilité ne sont plus respectés, ce qui peut entra!ner la perte de l'information stockée. Pendant la lecture, un courant important est de préférence envoyé à travers la cellule pour charger rapi- dement des capacités parasites et ainsi raccourcir le temps de lecture. La valeur maximale pour le courant de lecture est aussi déterminée par la grandeur de l'impédan- ce de l'élément de charge. Pour améliorer le rapport courant de retenue/courant de lecture, on a déjà suggéré d'utiliser un élément à ré- sistance non linéaire en lieu et place d'un élément à ré- sistance linéaire. Un tel élément à résistance non linéai- 1.0 re peut, par exemple, être formé par une résistance à la- quelle une diode est connectée en parallèle, dB scrtequ'u faible courant de retenue peut passer par la résistance relativement élevée et le courant de lecture taltpar passer par la diode. Ces diodes fournissent des charges non linéaires au moyen desquelles, dans la pratique, on obtient des rapports de courant de lecture/courant de re- tenue de 10 à 20. La fabrication des diodes peut être très simple. Dans un procédé bien connu dans lequel intervient une couche épitaxiale du premier type de conduction appli- quée sur un substrat du même type de conduction E des cou- ches de collecteur ensevelies intermédiaires du type de conduction opposée, les diodes peuvent, comme cela ressor- tira clairement de la-description des figures, même être fabriquées automatiquement, c'est-à-dire qu'en dehors des domaines de résistance, des jonctions pn supplémentaires sont formées. Les dispositifs obtenus de cette maioe sim- ple présentent des propriétés favorables, en ce sers que le courant de retenue faible donne une dissipation faible, tandis que la possibilité d'utiliser un courant de lecture important permet d'obtenir des temps de lecture courts. Il est cependant souvent souhaitable que les temps de lecture au moyen desquels l'information est enregistrée dans la cellule soient plus courts que ceux permis dans les cellules de mémoire connues jusqu'à présent. L'inven- tion a pour but de procurer une cellule de mén6iarrebi,3wai- re statique dans laquelle, en conservant un rapport courant de lecture/courant de retenue favorable, on obtienne un raccourcissement sensible du temps d'enregistrement. Une cellule de mémoire statique du type ECL (circuit logique à couplage d'émetteur) comporte, suivant l'inven- tion: A un corps semiconducteur du premier type de conduction présentant une couche superficielle de valeur ohmipqe re]a- tivement élevée du premier type de conduction adjacente à une surface avec deux úlots disposés l'un à côté &tJa!.tre et isolés l'un de l'autre qui sont séparés au-dessous, du reste du corps semiconducteur, par des couches enseelios à valeur ohmique relativement basse du second type de.con- duction; B un premier et un deuxième transistor respectivement dans un premier et dans l'autre des dits Ilots, ces tiZUss- tors comportant chacun une zone de base du premier type de conduction, au moins une zone d'émetteur du second type de conduction adjacente à la surface et une zone de collecteur du second type de conduction qui, au moins en partie, est formée par la couche ensevelie associée du second type de conduction; C des connexions en croix entre la zone de base du pre- mier transistor et la zone de collecteur du deuxième tran- sistor et entre la zone de base du deuxième transistor et la zone de collecteur du premier transistor; D un premier et un second élément de charge entre une ligne d'alimentation et les zones de collecteur espectiveâ4, ment du premier et du second transistor, ces éléments de charge comportant chacun une résistance et une diode con- nectée en parallèle, pour le passage du courant dans le sens conducteur, étant entendu que les résistances du pre- mier et du second élément de charge sont formées respecti- vement par un domaine de résistance du premier type de on- duction qui s'étend entre la zone de base du second tran- sistor et une connexion d'alimentation dans le second flot et par un domaine de résistance du premier type de conduc- tion qui s'étend entre la zone de base du premier trneisoff et une connexion d'alimentation dans le- premier ilot et que les diodes du premier et du second élément de char- ge sont formées par les jonctions pn respectivement entre la couche ensevelie en dessous du premier Ilot et le do- maine de résistance dans le premier lot et entre la cou- che ensevelie en dessous du second Ilot et le domaine de résistance dans le second Ilot; E un troisième et un quatrième transistor respective- ment dans le premier et dans le deuxième Ilot à l'endroit des dites connexions d'alimentation, ces transistors com- portant une zone de base du premier type de conduction et une zone d'émetteur et de collecteur du second Aie lecon- duction, étant entendu que les jonctions émetteur-base de ces transistors sont formées par lesdites jonctions pn en- tre les couches ensevelies du second type de conduction et les domaines de résistance du premier type de caduct=imet que les zones de collecteur de ces transistors sont for- mées par des zones-superficielles du second type de con- duction placées dans les domaines de résistance et formant avec les domaines de résistance des jonctions pn court- circuitées par les connexions d'alimentation. Il s'avère qu'avec des cellules de mémoire fabriquées de cette façon, on peut obtenir un rapport de courant de lecture/courant de retenue de 10 à 20, tandis que dans des mémoires de lk, formées de ces cellules, on peut obtenir des temps d'enregistrement largement inférieurs à 10 ns. Comme cela ressortira davantage de la description des fi- gures, la fabrication de la cellule n'exige aucune phase de processus supplémentaire ou compliquée, tris quel'oE- pace total que la cellule occupe dans le corps semiconduc- teur n'est pas supérieur ou n'est qu'à peine supérieur à celui occupé dans les cellules de mémoire connues, ce qui est très important en particulier pour la construction de mémoires plus grandes. L'invention sera expliquée ci-après plus en détail, dans quelques formes d'exécution et avec réféi nce aux des- sins schématiques annexés, dans lesquels.: - la figure 1 est une vue en plan du dessus schématique d'une cellule de mémoire statique conforme à l'invention; - la figure 2 est une vue en coupe suivant la ligne II- II de la figure 1; - la figure 3 est une vue en coupe suivant la ligne III-III de la figure 1; - la figure 4 illustre le schéma électrique équivalent; - la figure 5 est une vue en coupe d'une vsrinted'ne cellule de mémoire conforme à l'invention, et - la figure 6 est une vue en coupe d'une autre forme d'exécution d'une cellule de mémoire conforme à l'invention. Il convient de noter que les figures ne sont pas dessi- nées à l'échelle et que, dans la vue en plan du dessus, pour plus de clarté, seules les positions réciproques des îlots, des ouvertures de contact et des couches de métallisation sont indiquées. Le dispositif représenté sur les figures 1 à 3 comporte un corps semiconducteur 1 en silicium en substance du pmeier type de conduction. A titre d'exemple, on choisit à cet efet un corps du type p, mais on peut évidemment aussi partir d'n corps du type n. Le corps semiconducteur 1 comporte une couche w.*weue 3 à valeur ohmique relativement élevée du type p, adjacente à la surface 2, qui peut, par exemple, être formée par une couche épitaxiale de type p relativement faiblement dopée formée par croissance sur le substrat de type p 4 qui aura aussi en général une valeur ohmique relativement élevée. Dans la couche épitaxiale 3 sont formés des domaines en forme d'îlots 5, 6 isolés électriquement l'un de l'autre et qualifiés ci-après aussi de premier et de second îlots. Les Plots 5, 6 sont limités, à leurs bords latéraux verticaux, par un diélectrique 7 formé d'un motif d'oxyde de silicium qui s'étend à partir de la surface 2 dans le sens de l'épais- seur du corps semiconducteur 1 jusqu'aux domaines de type n 8, 9. Les domaines 8, 9 sont formés par des couches enseve- lies relativement fortement dopées qui s'étendent en dessous de la totalité de l'tlot 5 ou de l'tlot 6 et séparent ces Flots du reste du corps semiconducteur 1. On peut obtenir les couches ensevelies 8,9 d'une manière bien connue en mu- nissant le substrat de type p 4, avant l'application de la couche épitaxiale 3, localement de domaines dopés à l'arsenic à partir desquels les couches ensevelies sont formées par la suite par diffusion de l'arsenic. Dans l'tlot 5 est formé un premier transistor TI cOMpOI' - tant une zone de base de type p 10, une zone d'émetteur de type n 11 et une zone de collecteur de type n qui est formée au moins pour partie par la couche ensevelie 8 en dessous de l'lot 5. Outre la zone d'émetteur 11, le transistor compor- te encore une deuxième zone d'émetteur 12 qui sert à la se- lection, mais d'autres manières bien connues peuvent bien entendu aussi être utilisées pour sélectionner les sorties. D'une manière analogue, dans l'flot 6 est formé un deu- xième transistor, indiqué par T2, comportant également une zone de base de type p 10, deux zones d'émetteur 11, 12 et une zone de collecteur formée par la couche ensevelie 9 en dessous de l'llot 6. Entre la base 10 de T1 et le collecteur 9 de T2 se tru- ve une connexion en croix 13 ayant la forme d'une couche de métal, par exemple de Al qui est en contact avec les zres 9 et 10 par l'intermédiaire des fenêtres de contact 15 ména- gées dans la couche d'oxyde 14 recouvrant la surface. Pour les contacts prévus entre la couche d'aluminium 13 et la couche ensevelie 8, 9, peuvent être prévues des zones n 16 profondes (figure 3) qui s'étendent à l'endroit des contacts entre la surface 2 et les couches ensevelies 8, 9. Il convient de noter que les ouvertures de contact 15, telles qu'indiquées sur la figure 1, peLuvent dépasser les bords des flots, étant donné que ces bords sont quand même limités par le motif d'oxyde de silicium relativement épais 7 dont on peut sans inconvénient éliminer une mince couche pendant l'ouverture des fenêtres 15. D'une manière analogue, une connexion en croix 13 est présente entre la zone de base 10 du transistor Tz et le collecteur 8 du transistor T1. Les émetteurs 11 des transis- tors T1 et T2 sont connectés, par l'intermédiaire de fenê- tres 15 également chevauchantes, à une ligne métallique 17 et les émetteurs 12 sont connectés aux lignes de sélection 18, 19. Les zones de collecteur 8, 9 du transistor T1 ou soit connectées à une ligne d'alimentation 20 par l'intermédiaire d'éléments de charge qui comportent chacun une résistance et une diode connectée en parallèle sur cette résistance. Ain- si, le collecteur 8 du transistor T1 est couplé, par l'intr- médiaire de la connexion en croix 13 (voir figure 4), à la résistance R1 et simultanément à la jonction émetteur-base Di fonctionnant comme diode du transistor pnp Tr. Le cóllec- teur 9 du transistor T2 est connecté d'une manière identique à la résistance R2 et à la diode D2 connectée en parallèle sur la résistance R1 qui est formée de la jonction émetteur- base du transistor Tr2. Dans la forme d'exécution rqiéeste aux figures 1 à 3, la résistance R2 est formée par le domai- ne de type p entre la zone de base 10 du transistor T1 et la ligne 20, ce domaine étant pourvu à la surface 2 d'une zone de type p 21 fortement dopée par implantation en vue de l'ob- tention de la résistance souhaitée. La résistance R1 est fr- mée par le domaine de type p entre la zone de base 10 dutrm- sistor T2 et la ligne 20, ce domaine étant également pourvu d'une zone implantée. A l'endroit des connexions entre les résistances R1 et R2 dans la ligne d'alimentation 20 peuvent être placées des zones de contact 22 permettant d'obtenir un bon contact. Les zones 22 peuvent être formées en même temps que les zones de base 10. Les transistors pnp Tp% et Tp2 scnt obtenus automatiquement avec les zones 22, en tant qu'émet- teurs de type p, les couches ensevelies 8, 9, en tant qu zo- nes de base de type n et le substrat 4 de type p, en nrt gqo collecteur. L'amplification de courant p de ces transistors ic ( = b) est sibasse que pour la lecture des cellules, pra- tiquement tout le courant passe par les collecteurs et par les zones de collecteur sous la forme d'un courant de diode pour la jonction émetteurbase du transistor Tr ou du transistor 2, de sorte que pratiquement aucun courant n'est perdu à travers le substrat. Pour améliorer la vitesse, comme le montre aussi le schéma de la figure 4, entre la ligne d'alimentation 20 et les collecteurs 8, 9 des transistors T1 et T2 est connecté un troisième ou un quatrième transistor npn T3 ou T4 à,jac- tion de base-collecteur en court-circuit, ces transistors servant de diodes parallèles aux diodes DI ou D2. Les tran- sistors T3 et T4 peuvent, comme cela ressort entre autres de la figure 2, être obtenus simplement par application, dans les zones de type p 22, d'une zone de type n 23, de préférence au moment de l'application des zones d'émetteur 11, 12 en dessous d'une partie des contacts entre les zones 22 et la ligne d'alimentation 20, de sorte que les jcnziicin pn 24 entre les zones de type p 22 et les zones de typen 23 sont courtcircuitées par la ligne 20. Les transistors T3 et T4 sont maintenant formés par les structures npn à fonc- tionnement inverse dont les couches ensevelies 8, 9 forment les émetteurs, les zones 22,5 ou 22,6, les zones de base et les zones de type n 23, les collecteurs. Puisque l'on peut choisir des valeurs relativement grandes pour les résistances R1 et R2, étant donné que les courants de lecture importants passent en effet par les diodes D1 T3 ou D2 T4, on peut, tout en satisfaisant aux critères de stabilité nécessaires, choisir des courants de retenue ou d'attente (stand by) très faibles (faible dissi- pation). Des courants de lecture importants sont possibles grâce à la présence des diodes fonctionnant en parallèle Di T3 et D2 T4. De plus, la cellule ici décrite présente des temps d'enregistrement très courts, en dépit de l'im- portante accumulation de charge en général possible dans les diodes D1 et D2. Aussi longtemps que le courant de sa turation des transistors npn T3, T4 est supérieur au cou- rant de saturation des diodes D1, D2 et que la fréqencede coupure des transistors npn T3, T4 est supérieure à celle des diodes D,, D2 (transistors pnp), le temps dIiegisbre- ment de la cellule de mémoire ne sera pas influencé ou ne sera qu'à peine influencé par les temps de mise hors cir- cuit importants des diodes D1, D2. A l'aide des cellules de mémoire ici décrites, on réalise des mémoires de lk bit présentant des rapports de courant de retenue/courant de lecture de 10 à 20 et des temps d'enregistrement nettement inférieurs à 10 ns (5rs). Une telle mémoire peut être fabriquée au moyen de phases i procédé courantes et avec une densité très grande, étant donné que les transistors et des diodes présents en 1.0 ment par rapport aux cellules habituelles ne doivent pas être mis en place séparément, mais sont obtenus autoratqi"- ment de la manière décrite plus haut. Dans la forme d'exécution ici décrite-, on-utilise - une couche épitaxiale de type p à haute valeur ohmique. L'invention peut cependant aussi être utilisée sans plus lorsque la couche épitaxiale de type p est remplacée par une couche épitaxiale de type n. La figure 5 illustre une variante de la cellule d5cri- te dans la première forme d'exécution, en une vue en coupe correspondant à la vue en coupe de la figure 2, dans la- quelle, pour plus de simplicité, la couche d'oxyde 14 est enfermée sur la surface 2 avec les fenêtres qui y sont mé- nagées. La cellule se distingue de la précédente par le fait que la zone de type n 23 ne doit pas être placée dans la zone de contact 22, mais à côté, dans une partie de pro- longement 25 de la zone implantée 21 qui accuse une résis- tance supérieure à celle de la zone 22. Cette cellule penet d'obtenir une nouvelle amélioration grâce au profil de d'pa- ge plus favorable dans la base des transistors npn T3, T4 pendant le temps de transit (transit-time) des transistors npn. De plus, on peut de cette façon obtenir des diodes avec un courant de saturation plus élevé. - Dans cette forme d'exécution également, la couche épitaxiale de type p 3 peut être remplacée sans plus par une couche épitaxiale de type n. La figure 6 illustre une autre variante au moyen de laquelle on peut obtenir avantageusement lesdits avantages (temps de transit plus court et courant de saturation plus élevé). Dans cette forme d'exécution la zone n supplémen- taire 23 est disposée à côté de la zone de contact de type p 22 directement dans la couche de type p faiblement do- pée 3. Il est clair que l'invention n'est pas limitée aux formes d'exécution décrites ici, mais que de nombreuses va- riations sont possibles sans sortir de son cadre. Ainsi, dans les formes d'exécution décrites, tous les types de conduction peuvent être inversés. Au lieu du motif d'oxyde 7 enseveli, on peut aussi utiliser d'autres moyens d'isolation, par exemple des rainures taillées par morsure chimique. Dans les formes d'exécution de l'invention, pour plus de simplicité, on n'a représenté qu'une seule couche de métallisation. Toutefois, dans des réalisations prtique dans lesquelles des croisements apparaissent entre les pis- tes conductrices, il faudra utiliser des câblages à plu- sieurs couches. 11j REVENDICATIONS 1.- Cellule de mémoire bipolaire statique compor- tant: A un corps semiconducteur du premier type de conduction présentant une couche superficielle de valeur ohmique re- lativement élevée du premier type de conduction adjacente à une surface avec deux îlots disposés l'un à côté de l'autre et isolés l'un de l'autre qui sont séparés au-des- sous, du reste du corps semiconducteur, par des couches en- sevelies à valeur ohmique relativement basse du second type de conduction; B un premier et un deuxième transistors respectivement dans un premier et dans l'autre desdits îlots, ces transis- tors comportant chacun une zone de base du premier type de conduction, au moins une zone d'émetteur du second type de conduction adjacente à la surface et une zone de "oeIcteur du second type de conduction qui, au moins en partie, est formée par la couche ensevelie associée au second type de conduction; C des connexions en croix entre la zone de base du pre- mier transistor et la zone de collecteur du deuxième tran- sistor et entre la zone de base du deuxième transistor eta zone de collecteur du premier transistor; D un premier et un second élément de charge entre une ligne d'alimentation et les zones de collecteur reetilîe- ment du premier et du second transistor, ces éléments de charge comportant chacun une résistance et une diode caUeC- tée en parallèle, pour le passage du courant dans le sens conducteur, étant entendu que les résistances du premier et du second élément de charge sont formées respectivement poe un domaine de résistance du premier type de conduction qui s'étend entre la zone de base du second transistor et une connexion d'alimentation dans le second îlot et par un do- maine de résistance du premier type de conduction qui Mad entre la zone de base du premier transistor et une cnmxim d'alimentation dans le premier îlot et que les diodes du premier et du second élément de charge sont formées par les jonctions pn respectivement-entre la couche ensevelie en dessous du premier úlot et le domaine de résistance dans le premier Ilot et entre la couche ensevelie en dessous du se- cond Ilot et le domaine de résistance dans le second Ilot; E un troisième et un quatrième transistor respectivement dans le premier et dans le deuxième Ilot à l'endroit des dites connexions d'alimentation, ces transistors compor- tant une zone de base du premier type de conduction et une zone d'émetteur et de collecteur du second type de conduc- tion, étant entendu que les jonctions émetteur-base de ces transistors sont formées par lesdites jonctions pn Entni es couches ensevelies du second type de conduction et les do- maines de résistance du premier type de conduction et que les zones de collecteur de ces transistors sont formées par des zones superficielles du second type de conduction placées dans les domaines de résistance et formant aec3es domaines de résistance des jonctions pn court-circuitées par les connexions d'alimentation. 2.- Cellule de mémoire statique suivant la revendica- tion 1, caractérisée en ce que les Ilots sont isolés le long de leur pourtour latéral du reste du corps suIeoeluc- teur par un motif d'oxyde de silicium enseveli qlis'én1d à partir de la surface du corps semiconducteur jusqu'aux couches ensevelies. 3.- Cellule de mémoire statique suivant la revendica- -tion 1 ou 2, caractérisée en ce que la résistance spéci- fique d'au moins une partie des domaines de r6d1ta=e.mt supérieure à celle des zones de base du premier et dideu- xième transistor. 4.- Mémoire statique formée d'un certain nombre de cellules de mémoire suivant l'une quelconque des revendi- cations précédentes.