La présente invention concerne une mémoire non volatile à semi-conducteur modfiable électriquement et, plus précisément, un procédé pour programmer, c'est-à-dire charger et effacer une telle mémoire. Les mémoires de ce type sont identifiées couramment par le sigle EAROM (= Electrically Alterable Read Only Memory) et elles utilisent, en tant qu'élément pour l'enregistrement de données, un dispositif qui fonctionne fondamentalement comme un transistor à effet de champ à gâchette "gate") isolée (IGFET = Insulated Gate Field Effect Transistor). On connaît un disposi- tif de ce genre qui comporte, en plus des électrodes habituelles de "source", de "drain" et de "gâchette", une seconde électrode de "gachette" et une électrode qui, incorporée dans l'oxyde qui isole la "gâchette" par rapport au substrat semi-conducteur, est appelée couramment "floating gate" (gâchette flottante). Par l'application de tensions appropriées entre les électrodes ac- cessibles du dispositif, des électrons peuvent être chargés de manière permanente dans la "gâchette flottante" (écriture) ou en être extraits (effacement), ce qui fait que l'élément de mémoire peut se trouver dans deux états électriques différents, corres- pondant à deux niveaux différents du seuil de conduction du transistor IGFET, auxquels peuvent être associés-les deux niveaux d'une information binaire. Ces modifications sont possibles grâce à des phénomènes de transfert de charges à travers l'oxyde qui entoure la "gâchette flottante". Plus précisément, l'écriture est effectuée en générant des électrons à grande énergie dans le canal du transistor IGFET et en appliquant une tension élevée à l'une et l'autre des "gâchettes" accessibles. Il s'établit ainsi, à travers l'oxyde, un champ électrique suffisamment in- tense pour amener les électrons à grande énergie à traverser l'oxyde jusqu'à ce qu'ils atteignent la "gâchette flottante" dans laquelle ils restent emprisonnés. L'effacement est obtenu en créant un champ électrique intense entre la "gâchette flot- tante" et l'une des deux "gâchettes" accessibles. La lecture est enfin effectuée en examinant si le transistor est ou non conducteur lorsqu'il est appliqué, aux "gâchettes" accessibles, - une tension dont la valeur est comprise entre les deux niveaux de seuil définis par la "gâchette flottante" dans ses deux états de charge possibles. La disposition et le fonctionnement d'un dispositif de ce genre sont décrits de façon plus détaillée dans le brevet des Etats-Unis n0 3 825 946. On constate qu'il est nécessaire de prolonger le temps d'écriture et, surtout, le temps d'effacement au fur et à mesure qu'augmente le nombre des cycles de programmation. Cette nécessi- té semble due au fait que la conduction à travers l'oxyde diminue progressivement à cause du piégeage d'électrons dans cet oxyde. Des temps prolongés d'effacement entraînent une réduction de la durée utile de la mémoire pour la raison suivante. En gênéral,pas toutes les cellules qui composent la mémoire sont soum-ses à un nombre égal de cycles de programmation, d'o il peut résul- ter que certaines cellules, moins exploitées, soient soumises à l'effacement pendant des temps plus longs que ce qui est néces- saire. Etant donné qu'il est soustrait de cette manière, à la "gâchette flottante", des quantités excessives d'électrons (sureffacement), il peut devenir impossible,à la limite, de ramener les cellules dans l'autre état et la mémoire devient inutilisable. De même, une écriture non uniforme influe, bien que dans une moindre mesure, sur la durée utile de la mémoire, à cause de phénomènes analogues à ceux de l'effacement. Plutôt que de prolonger les temps de programmation, il serait possible en théorie d'augmenter les tensions appliquées aux électrodes des cellules. Mais une telle disposition n'est pas avantageuse dans la pratique, car les niveaux maximum de tension autorisés par les caractéristiques physiques d'une cel- lule ne sont guère supérieurs à ceux qui sont nécessaires pour le fonctionnement de la cellule non encore utilisée.En tout cas, cela produirait un vieillissement plus rapide des cellules, à cause de la-plus grande-densité de courant à travers l'oxyde, et une aggravation des conditions de "sureffacement". Le but de la présente invention est de proposer un procé- dé de programmation qui permette d'augmenter la durée utile d'une mémoire à semi-conducteur du type défini dans le préambule. Ce but est atteint d'après l'invention de la manière exposée dans les caractéristiques des revendications qui cons- tituent la conclusion du présent mémoire descriptif, et illus- trée ci-après de façon plus détaillée sur la base d'un exemple pratique d'application, donné en référence aux dessins ci-annexés. La figure 1 représente, en une vue en coupé à échelle très agrandie, l'élément actif d'une mémoire au silicium du type à double couche de silicium polycristallin. La figure 2 est une représentation schématique du circuit d'une cellule de mémoire qui contient l'élément actif de la figure 1. La figure 3 est un schéma, en partie sous forme de cir- cuits et en partie sous forme de blocs, d'une mémoire comprenant une matrice de cellules du type de la figure 2 et les circuits correspondants de lecture et de programmation, permettant de mettre en pratique le procédé de l'invention. La structure de la figure 1 comprend un substrat 2 de silicium monocristallin, dopé avec des impuretés de type P, et dans lequel sont formées deux régions 4 et 6, fortement dopées avec des impuretés de type de conductivité opposé (N+) et rem- plissant les fonctions de "source" et de "drain". Une couche 8 de bioxyde de silicium recouvre le substrat 2 et contient, com- plètement isolée, une électrode 10, appelée "gâchette flottante", constituée par du silicium polycristallin dopé avec des impure- tés de type N+.Cette électrode s'étend au-dessus du canal 12 2466834t 4délimité par les régions de "source" *et de "drain" 4 et 6.Deux autres électrodes de silicium polycristallin de type N, dési- gnées par 14 et 16, sont disposées sur la couche d'oxyde 8, cha- cune se trouvant au-dessus d'une partie de la "gâchette flottan- te" 10. Deux électrodes métalliques 18 et 20 traversent la couche d'oxyde 8 pour permettre le raccordement électrique des régions de "source" et de "drain" 4 et 6 à un circuit extérieur. De même, les électrodes de "gâchette" 14 et 16 sont raccordées à un circuit extérieur, de préférence au moyen de pistes de si- licium polycristallin dopé N. Les bornes de "source", de "drain", de "gâchette" d'effacement et de "gâchette" d'écriture sont dé- signées respectivement par les symboles S, D, GE et GW. La structure décrite ci-dessus fonctionne à.la manière d'un transistor IGFET à canal N avec une "gâchette" isoléela gâchette flottante", et deux "gâchettes" accessibles de l'extérieur et elle peut être utilisée de façon connue en soi, en combinaison avec un transistor à effet de champ à enrichisse- ment à canal N de type usuel, que l'on appellera transistor de sélection, pour former une cellule de mémoire non volatile modifia- ble électriquement. Le schéma de circuit de la cellule est repré- senté sur la figure 2 o TM désigne le transistor de mémorisation formé par la structure de la figure 1 et TP désigne le transistor de sélection. L'électrode de "source" de TP est reliée à l'élec- trode de "drain" de TM et les bornes de la cellule sont consti- tuées par le "drain" DP et par la "gâchette" GP de TP,ainsi que par- la "lsourcel" S et par les "gâchettes"' d'écriture GW et d'efface- ment GE de TM. Comme on l'a déjà dit dans le préambule de la présente description, le transistor de mémorisation TM peut se trouver dans deux états électriques différents, selon la charge présente dans la "gâchette flottante". Dans la description qui suit, on considèrera que la cellule est chargée (écrite) lorsque le seuil de conduction du transistor TM est supérieur à un premier niveau pré-établi et qu'elle est non chargée ou effacée lorsque le seuil de TM est inférieur à un second niveau pré-établi, plus bas que le premier. On considèrera maintenant le foncfLonnement de la cellule de la figure 2. L'écriture s'effectue en amenant à une tension relativement élevée (de 25 B environ) le "drain" et les "gâchet- tes" accessibles, par rapport à l'électrode de "source" S et au substrat 2 qui est normalement au même potentiel que la "source" S. Dans ces conditions, le transistor TP est à l'état conducteur, les électrodes dans le canal 12 du transistor TM acquièrent des énergies élevées et il s'établit, à travers l'o- xyde qui sépare la "gâchette flottante" 10 du canal 12, un champ électrique qui provoque un transfert des électrons à gran- de énergie dans la "gâchette flottante". Pour effacer la cellule, la gâchette d'effacement GE est mise à une tension élevée (25 V) par rapport à la "source" S et"la gâchette" d'écriture, de même que l'une au moins des bornes GP et DP, est mise au potentiel le plus bas possible. Par effet capacitif, il se forme, à travers l'oxyde qui sépare la "gâchette" GE de la "gâchette flottante" , un champ électrique d'intensité suffisante pour soustraire des électrons de la "gâchette flottante". Pour une cellule donnée, ayant des caractéristiques géo- métriques et morphologiques déterminées, et pour des niveaux et des temps fixés d'application des tensions de fonctionnement, le dispositif TM se compo-rte comme un transistor à effet de champ et enrichissement à canal N, avec un seuil de conduction varia- ble entre deux niveaux en fonction de la charge accumulée dans la "gâchette flottante". L'état de la cellule peut être lu par application à l'électrode DP d'une tension plus basse que la tension de programmation et, aux bornes GP, GE et GW, d'une ten- sion positive par rapport à la borne S et d'amplitudeinsuffisan- te pour modifier la charge de la "gâchette flottante" 10, mais suffisante pour mettre à l'état conducteur le transistor de sé- lection TP dans tous les cas et le transistor TM uniquement s'il se trouve dans l'état à seuil inférieur (cellule non chargée). L'absence ou la présence de courant entre les bornes de "source" S et de "drain" DP de la cellule, détectée avec un circuit appro- prié, indique si la cellule est chargée ou effacée respective- ment. L'écart entre les deux niveaux de seuil est déterminé lors du projetage, en considérant essentiellement la variabilité, due à des tolérances de fabrication, des paramètresélectriques de la cellule, à la dégradation des caractéristiques physiques de la cellule au cours de son fonctionnement normal et à la sensibilité des circuits de lecture. Pour illustrer le procédé de programmation suivant l'in- vention, on se référera maintenant à la figure 3 sur laquelle on a représenté seulement, pour simplifier le dessin, trois des multiples cellules constituant une matrice de mémoire avec les circuits périphériques associés. On notera que toutes les cellu- les de la matrice ont leur électrode de "source" raccordée à une borne commune ou de masse, et que toutes les cellules d'une ligne ont leur électrode de "gâchette" de sélection GP et celle d'effacement GE raccordées respectivement à des fils de ligne LGP et LGE, reliés à leur tour à des circuits appropriés de dé- codage de ligne, représentés dans l'ensemble par un bloc DR, par l'intermédiaire de circuits pilotes de ligne respectifs, dési- gnés par DP et DE. Toutes les cellules d'une colonne ont leur électrode de "drain" DP et leur électrode de "gâchette" d'écri- ture GW raccordées respectivement à des fils de colonne LD et LGW qu'on appellera respectivement fils de "drain" LD et fils de "gâchette" d'écriture LGW. Chaque fil LD est connecté à un circuit de lecture, représenté par un bloc CL, et à un circuit pilote d'écriture, représenté par un bloc PS. Chaque fil LGW est connecté à un circuit pilote d'effacement, représenté par un bloc PC. Les circuits CL, PS et PC de chaque colonne sont vali- dés simultanément par un circuit de commande de colonne CO raccordé à un circuit de décodage de colonne, représenté par un bloc DC. Les circuits pilotes d'écriture PS ont une borne raccordée, au moyen d'un fil commun de commande d'écriture CS, à un circuit logique de comparaison et de décision LCD. De ma- nière analogue, les circuits pilotes d'effacement PC sont rac- cordés au même circuit logique LCDaumoyen d'un fil commun de com- mande d'effacement CC. Les circuits de lecture CL ont une borne connectée à un fil de sortie de données UD qui aboutit à des circuits extérieurs, non représentés. Le circuit logique LCD comporte trois bornes d'entrée, dont l'une est connectée au fil de sortie de données UD et les deux autres sont raccordées à des circuits extérieurs, non représentés, respectivement au moyen d'un fil d'entrée de données ID et d'un fil de comman- de de lecture/écriture, désigné par R/W. Le circuit logique LCD comporte une sortie pour diffuser la commande de lecture/écritu- re, désignée par LM et raccordée à tous les circuits de lecture CL et à tous les circuits pilotes de ligne DP et DE, ainsi qu'une sortie de fin de cycle FC raccordée à un circuit exté- rieur, non représenté. Les circuits de décodage de ligne DR et de colonne DC sont raccordés à des circuits extérieurs, non re- présentés, qui produisent des signaux d'adresse. Les connexions pour les signaux d'adresse sont réalisées en parallèle au moyen de groupes de bornes dont le nombre dépend du nombre des cellu- 17 les de la matrice, et elles sont indiquées par NR pour le déco- dage de ligne DR et par NC pour le décodage de colonne DC.Enfin, tous les blocs de la figure 3 ont une borne TMP raccordée à un circuit de synchronisation, non représenté. En service, une cellule de la matrice est adressée ou sélectionnée lorsque sont présents, aux entrées NR et NC des circuits de décodage de ligne et de colonne DR et DC, les signaux qui identifient la ligne et la colonne à l'intersection des- quelles cette cellule se trouve. Si la commande de lecture est présente à l'entrée R/W du circuit logique LCD, le circuit pi- lote de ligne DP de la ligne sélectionnée et le circuit de lec- ture CL de la colonne sélectionnée sont activés par le fil LM, de manière à amener les fils de lignes LGP et de colonne LD correspondants aux tensions de lecture, et le circuit pilote de ligne DE de la ligne sélectionnée et le circuit pilote d'effa- cement PC de la colonne sélectionnée sont activés par le même fil LM de manière à amener les fils de ligne LGE- et de colonne LGW correspondants à une tension de référence de lecture préala- blement fixée à une valeur comprise entre les deux niveaux de seuil de conduction correspondant aux états de cellule chargée et non chargée. Sur le fil de sortie de données UD, on aura un signal de niveau haut ou bas selon l'état de la cellule sélec- tionnée. A la programmation, une cellule est sélectionnée -de la même manière décrite ci-dessus à propos de la lecture, la don- née à enregistrer est appliquée à l'entrée de données ID du circuit LCD et à l'entrée R/W du même circuit logique est pré- sente la commande d'écriture. Ainsi est lancé un cycle de pro- grammation comprenant les phases suivantes, réglées dans le temps par le signal de synchronisation TMP: la première phase consiste en l'activation des circuits de ligne et de colonne, de manière à polariser la cellule sélectionnéepour une opération de lecture analogue à celle qui a été décrite ci-dessus; la deuxième phase consiste à comparer, dans le circuitlogique LCD, la donnée lue présente sur le fil UD avec la donnée à mémoriser présente à l'entrée ID; la troisième phase dépend du résultat de la comparaison: si les données comparées sont semblables, elle consiste simplement en l'émission d'un signal de fin de cycle sur la borne FC du circuit logique LCD; si la donnée à mémoriser est différente de celle qui est lue et correspond à l'état associé à la cellule chargée, elle consiste en l'activa- tion en vue de l'écriture, au moyen du fil LM, de tous les circuits pilotes de ligne et de colonne relatifs à la cellule sélectionnée, de telle sorte que les fils respectifs de ligne LGP et LGE et de colonne LD et LGW soient mis à la tension d'é- criture (25 V); si la donnée à mémoriser est différente de cel- le qui est lue et correspond à l'état associé à la cellule non chargée ou effacée, elle consiste en l'activation des circuits pilotes de ligne et de colonne en vue de l'effacement, de telle sorte que le fil de ligne LGE soit mis à une tension égale à la tension d'écriture et que l'autre fil de ligne LGP et les fils de colonne LD et LGW soient au potentiel de masse. D'après le procédé de l'invention, chaque opération de modification s'effectue par pas successifs. Au premier pas, les conditions de modification persistent pendant un temps (10 ps environ) qui est normalement insufisant pour porter le seuil de conduction de la cellule sélectionnée au-dessus du ni-veau minimum pré-établi de cellule chargée si l'opération à exécuter est une écriture, ou au-dessous du niveau maximum pré-établi de cellule non chargée si l'opération à exécuter est un effacement, et après chaque pas fait suite une brève période (20 ps environ) durant laquelle les conditions de lecture sont établies et la donnée lue, c'est-à-dire l'état instantané de la cellule, est comparée par le circuit logique LCD avec la donnée en entrée sur la borne ID. Si les deux données ne sont pas semblables, les conditions de modification sont rétablies pendant une autre période pré-établie et, par suite, une autre comparaison est effectuée. Cette alternance de cycles de modification et de lecture se poursuit tant qu'il n'est pas constaté que la donnée lue, c'est-à-dire l'état de la cellule, est semblable à la donnée en entrée. Dans ce dernier cas, le circuit logique LCD émet un signal de fin de cycle sur la borne FC. Un autre aspect particulièrement avantageux de l'inven- tion consiste en ce que la lecture au cours des cycles de pro- grammation d'une cellule est effectuée en établissant la tension de référence pour les électrodes de "gâchette" GE et GW, sur les fils LGE et LGW respectivement, à un niveau différent selon qu'il s'agit d'un cycle d'écriture ou d'un cycle d'effacement. Plus précisément, dans le cas de l'écriture, la tension de référence est mise à un niveau à peine inférieur au niveau minimum de seuil de conduction correspondant à l'état de cellule chargée, tandis que dans le cas de l'effacement, elle est mise à peine au- dessus du niveau maximum de seuil de conduction correspondant à l'état de cellule effacée. On a ainsi la certitude que les états de cellule chargée et de cellule non chargée sont toujours bien différenciés. Dans une forme de réalisation pratique du procédé de l'invention, les niveaux de tension seront les sui- vants: niveau minimum de seuil de cellule chargée, 9 V; niveau maximum de seuil de cellule non chargée, 5V; tension de réfé- rence à l'écriture, 8,9 V; tension de référence à l'effacement, ,1 V. Eu égard au fait que, comme le montrent des résultats d'expériences, la réduction de la conductibilité de l'oxyde est très rapide au début de la vie de la cellule, c'est-à-dire quand celle-ci est soumise aux premiers cycles de programmation, et qu'elle est assez lente lorsque l'état de la cellule a déjà été modifié maintes fois, d'après une caractéristique avantageuse de l'invention, la durée des impulsions de tension appliquées pendant les cycles de programmation augmente après chaque intervalle de lecture, c'est-à-dire que les lectures intermé- diaires ne sont pas effectuées à intervalles fixes, mais sont progressivement moins fréquentes. On réduit ainsi au mini- mum les temps de programmation sans que les niveaux de seuil effectifs s'écartent de beaucoup des valeurs limites pré- établies. Dans une forme de réalisation pratique de l'invention, la durée de chaque impulsion à la suite de la première est dou- ble de celle de l'impulsion précédente, jusqu'à ce que soit atteinte une durée maximum pré-établie. Suivant une variante de l'invention,les impulsions de programmation augmentent progressivement d'amplitude, au lieu de devenir plus longues. Une forme de réalisation pratique de cette variante prévoit le réglage des tensions de programmation au moyen d'un signal en rampe qui est interrompu périodiquement par les intervalles de lecture. Enfin une autre variante de l'invention prévoit la com- binaison des deux dispositions ci-dessus décrites. Le procédé de l'invention a été illustré et décrit dans l'une de ses applications à un type particulier de mémoire à semi-conducteur, mais il est bien entendu qu'il peut être appliqué avec les mêmes avantages à tout type de mémoire à semi- conducteur dans laquelle les paramètres électriques de la cellule, liés à la programmation, tendent à se modifier avec le nombre de cycles de modification de cette cellule. En outre, il peut être appliqué également aux mémoires dans lesquelles l'ef- facement d'une cellule ne peut pas être effectué individuelle- ment, comme dans le cas décrit à propos de la figure 3, mais doit être effectué simultanément pour la totalité ou pour des parties des cellules de la mémoire. - il REVENDICATIONS 1. Procédé de programmation pour une mémoire non volatile à semiconducteur modifiable électriquement, constituée par des cellules comprenant chacune une structure fonctionnant comme un transistor à effet de champ à "gâchette" isolée (IGFET) avec un seuil de conduction susceptible de prendre une première va- leur stable, supérieure à un premier niveau pré-établi, et une seconde valeur stable, inférieure à un second niveau pré-établi, de manière à représenter les deux états possibles d'un chiffre binaire, et reliées entre elles par des fils de ligne et de colonne de façon à former une matrice pour l'enregistrement de données sous forme binaire, matrice dans laquelle chaque cellule est adressable individuellement, au moins pour la lecture et l'écriture, par sélection des fils de ligne et de colonne s'y rapportant et peut être amenée à passer de l'un des deux états de seuil stables dans l'autre par l'application d'un signal de modification à impulsion sur l'un au moins des fils de ligne et de colonne, ce procédé étant caractérisé en ce que, pour enre- gistrer un chiffre binaire prédéterminé dans une cellule adres- sée, on effectue les opérations suivantes: a) lecture de l'état de la cellule en question, b) comparaison du chiffre binaire correspondant à l'état lu avec le chiffre binaire prédéterminé et c) à'ilrésulte de la comparaison que l'état lu est différent de l'état prédéterminé, application d'une impulsion de modifi- cation et exécution de nouvelles opérations de lecture, de comparaison et éventuellement d'application d'une autre im- pulsion de modification, tant que l'état lu ne se révèle pas semblable à l'état prédéterminé. 2. Procédé selon la revendication 1, pour une mémoire dans laquelle la lecture s'effectue en mettant l'un au moins des fils de rangée et de colonne à un niveau de tension de référence compris entre le premier niveau et le second niveau précités, caractérisé en ce que, pour le passage de l'état correspondant au premier niveau à l'autre état, le niveau de tension de réfé- rence est plus voisin du second niveau que du premier niveau et, vice versa, pour le passage de lrétat correspondant au second niveau à l'autre état, le niveau de tension de référence est plus voisin du premier niveau que du second niveau. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce que la première impulsion d'un signal de modification est insuffisante pour provoquer un changement d'état. 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les impulsions successives d'un signal de modification ont une durée croissante. 5. Procédé selon l'une quelconque des revendications 1 à -4, caractérisé en ce que les impulsions successives d'un signal de modification ont une amplitude croissante.