La présente invention est relative d'une façon générale a la fabrication de transistors à effet de champ à électrodes de commande isolées et de transistors bipolaires, et elle vise plus particulièrement un procédé de fabrication perfectionné permettant de réaliser des transistors bipolaires à tension élevée et à hautes performances et des dispositifs MOS à symé- trie complémentaire (dits ci-après dispositifs CMOS) & électro- des de commande en silicium polycristallin dopé. La fabrication simultanée des dispositifs CMOS et des transistors bipolaires complémentaires est bien connue, comme en offre un exemple le brevet américain 3 865 649. Les opéra- tions de fabrication fournissent un transistor bipolaire PNP présentant une tension de claquage collecteur-base de 33 volts. D'une façon similaire, la tension de claquage collecteur-émet- teur avec émetteur en circuit ouvert (BVCEo) est de moins de volts. Pour certaines applications impliquant des tensions élevées et de hautes performances, le procédé décrit dans le brevet ci-dessus cité n'est pas suffisant. D'une façon similai- re, le brevet en cause suggère et décrit l'utilisation dealumi- nium pour former l'électrode de commande des structures CMOS. Ceci accrolt exagérément la surface nécessaire & la formation du dispositif, et le circuit peut présenter une capacité parasi- te de valeur inacceptable entre l'aluminium et le substrat. Comme l'aluminium de formation de l'électrode de commande est également utilisé pour le premier niveau d'interconnexions, il est nécessaire de former des fengtres de contact subséquem- ment à la formation de leoxde d'électrode de commande et anté- riezurement à la formation de l'aluminium. Il peut en résulter un accroissement de la contamination de l'isolant délectrode de commande, laquelle affecte fâcheusement les caractéristiques des dispositifs MOS. L'utilisation d'électrodes de commande en silicium poly- cristallin dopé couvertes par de l'oxyde de silicium déposé chimiquement en phase vapeur pour réaliser des dispositifs CMIOS est bien connue, et elle est décrite dans le brevet américain 4 075 754. Bien que le procédé de formation d'une électrode de commande en silicium polycristallin (dit ci-après polysilicium) pour structure MOS s'en dégage, les opérations de fabrication décrites font appel à une concentration d'impuretés et à des niveaux de températures non compatibles avec la formation simultanée de transistors bipolaires à tension élevée et à hau- tes performances. Ainsi, il existe un besoin de disposer d'un procédé de fabrication de transistors bipolaires à tension éle- vée et à hautes performances et de dispositifs CMOS à électro- des de commande en polysiliciumn. L'un des buts de l'invention est de proposer un procédé de fabrication de transistors bipolaires à tension élevée et à hautes performances avec des dispositifs CMOS. Un autre but de la présente invention est de proposer un procédé permettant de fabriquer des dispositifs CMOS à électro- des de commande en silicium polycristallin dopé et des transis- tors bipolaires à tension élevée et à hautes performances. Un autre but encore de la présente invention est de pro- poser un procédé permettant de fabriquer des transistors bipo- laires à tensions de claquage collecteur-base supérieures à 40 volts, à tensions de claquage collecteur-émetteur avec émetteur en circuit ouvert (BVcE0O) supérieures à 30 volts et à fréquences maximum d'oscillation (fT) supérieures à 200 Mfz en simultanéité avec la formation de dispositifs 0DIOS complémentaires à électro- des de commande en silicium polycristallin dopé et à tensions de claquage dépassant 40 volts. Ces buts de l'invention sont atteints, parmi d'autres, grâce au fait qu'on sélectionne la concentration d'impuretés, les températures et les temps de cycle de façon à réaliser des régions à concentration d'impuretés spécifiques et des épais- seurs de jonction spécifiques en tenant compte de la formation ultérieure de l'oxyde d'électrode de commande, de la structure d'électrodes de commande et des contacts et interconnexions de second niveau. La première introduction d'impuretés est une o- pération d'implantation et de diffusion à type de conductivité P destinée à former le collecteur du transistor PNP et le corps du dispositif H0S à canal N, laquelle conduit à une concentra- tion superficielle d'impuretés d'environ 1,3 x 1016 porteurs par centimètre cube. Celle-ci est suivie par une opération de dép8t et de diffusion N destinée à former la base du transistor PNP et la source et le drain du dispositif NOS à canal N en créant une concentration superficielle d'impuretés de 3 x 1018 atomes par centimètre cube. Celle-ci est suivie par une opéra- tion de dép8t et de diffusion P destinée à former la base du transistor NPN et la source et le drain du dispositif MOS à canal P en créant une concentration superficielle d'impuretés de 5 x 1018 porteurs par centimètre cube. Ensuite, on forme des régions d'émetteur et de contact P+ et Et en introduisant des impuretés P et N par dép8t sans diffusion distincte et in- dividualisée. La diffusion de ces régions P+ et N+ a lieu pen- dant les opérations ultérieures. On fait croître une couche d'oxyde d'électrode de com- mande d'environ 1500 angstr6ms à une température modérée de 950WC. Cette opération est immédiatement suivie par le dép8t d'une couche de polysilicium non dopé d'environ 6000 angstrUms. La couche de polysilicium est dopée subséquemment afin d'en réduire la résistance et est délimitée de façon-à former des structures d'électrodes de commande et des interconnexions de premier niveau. On forme du bioxyde de silicium dopé au phos- phore par dép8t chimique en phase vapeur. Cette opération est suivie par une refusion de ce bioxyde de silicium et par un court dép8t chimique en phase vapeur d'impuretés au phosphore. Des fenêtres de contact à section décroissante sont ensuite formées à travers le bioxyde de silicium déposé chimiquement en phase vapeur et l'oxyde formé par croissance thermique pour former des contacts aboutissant aux interconnexions de premier niveau, aux électrodes de commande et aux régions de substrat. Une couche de métal est appliquée et délimitée de façon à for- mer des contacts et des interconnexions de second niveau. Ce procédé conduit à l'obtention de transistors bipolaires à ten- sions élevées et à hautes performances en combinaison avec des dispositifs CMOS à électrodes de commande polycristallines et a isolant d'oxyde de silicium déposé chimiquement en phase va- peur. Les caractéristiques et avantages de l'invention ressor- tiront plus amplement de la description détaillée donnée ci- après à titre d'exemple non limitatif en référence aux dessins annexés, sur lesquels les figures a à 8 sont des vues en cou- pe d'un circuit intégré à des étapes successives de sa for- mation dans la fabrication de transistors CMOS et de transis- tors bipolaires complémentaires par le procédé selon la pré- sente invention. Les transistors bipolaires complémentaires à tensions élevées et à hautes performances sont usuellemnt formés dans des régions isolées diélectriquement. Comme représenté par la 4 2476911 2igure 1, une base ou support 22, par exemple en matériau po- lycristallin, comporte une multiplicité de régions ou îlots IT- 10, 12, 14, 16 et 18 formés dans celui-ci et isolés diélec- triquement du support polycristallin 22 ainsi que les uns des autres par une couche isolante 24 qui peut par exemple 8tre formée d'un oxyde. Dans chaque région N- de départ est prévue une couche enfouie N+ 20 à forte teneur en impuretés. Les cinq ilots 10, 12, 14, 16 et 18 ne constituent qu'un exemple de la multiplicité d'flots susceptibles d'gtre formés dans le sup- portpolycristallin 22. Il est par exemple loisible de former d'autres lots N- dépourvus de région N+ enfouie. D'une façon similaire, il est loisible de former des lots de type P avec régions enfouies P+. Un exemple de procédé de formation des lots isolés dié- lectriquement est décrit au brevet américain N 3 865 649 ci- té plus haut. Les lots 10, 12, 14, 16 et 18 sont formés en partant d'un matériau de départ qui peut 9tre du silicium mo- nocristallin de type N dopé, par exemple à l'antimoine, et présentant une résistance comprise entre 3 et 20 ohms-centi- mètres, et de préférence entre 3 et 6 ohms-centimètres. Ceci équivaut à une concentration d'impuretés de 1,6 x 1015 porteurs par centimètre cube pour 3 ohms-centimètres et de 2,4 x 1014 porteurs par centimètre cube pour 20 ohms-centimètres. Les régions enfouies N+ 20 sont formées par diffusion d'impuretés de type N dans le substrat N-, et elles présentent une résis- tance-type de 100 ohms par carré et une concentration d'impu- retés de l'ordre de I x 1019 porteurs par centimètre cube. On attaque chimiquement le matériau de départ, on le couvre par la couche dToxyde 24 et on le remplit avec le support poly- cristallin 22. Après une opération de rodage, on obtient la structure de la fig.1. Ceci ne constitue qu'un exemple d'une méthode de formation de la structure de la fig.1, lequel ne fait pas partie de la présente invention sinon pour préciser les critères de conception auxquels la présente invention s'ap- plique. La mise en oeuvre du procédé selon la présente invention commence par la formation d'une couche de masquage 26 sur la surface sommitale. Cette couche de masquage peut être en un oxyde formé en soumettant la tranche à une atmosphère oxydante, par exemple à 1100 C, pour former une couche d'oxyde présentant une épaisseur 5500 angstrUms. On effectue une séquence ou pro- cessus de photo-laquage pour délimiter la région de collecteur du transistor bipolaire PNP, la région de base d'un transistor bipolaire de substrat NIPN et la portion de corps d'un transistor à effet de champ O0S à canal N. La séquence de photo-laquage comprend la formation d'une couche de matière photosensible sur la couche d'oxyde 26, l'exposition de la matière photosensible Se façon à former la configuration de fengtre désirée et la sou- mission de la matière photosensible ou photo-laque exposée à une solution d'attaque fluorhydrique permettant d'enlever tout l'oxyde des régions de la tranche qui ne sont pas couvertes par la photo-laque. Des impuretés de type P, formées par exemple par du bore, sont ensuite introduites par implantation ionique. On peut par exemple opérer une implantation de bore sous une énergie de 000 volts et un dosage de 2,1 x 1013 ions/cm2. On enlève ensuite la couche de photo-laque, ce qui conduit à la structure de la lig.1 avec obtention par implantation ionique de la région P- 28 dans l'flot 12, de la région P- 30 dans l'îlot 14 et de la région P- 32 dans l'lot 16. La tranche est ensuite soumise a un cycle de diffusion dans une atmosphère oxydante pour for- mer la région de collecteur P 28, la région de base P 30 et la région de corps P 32. L'application d'un cycle de diffusion- oxydation préféré effectué à 1200 C dans une ambiance de péné- tration initiale d'02 puis de N2 conduit à des régions P fina- les 28, 30 et 32 présentant une résistance superficielle de 2500 ohms/carré, une épaisseur de jonction d'environ 8,8 microns et une concentration superficielle d'environ 1.1016 à 1,3 x 1016 porteurs par cm5. Ces régions P conduisent à l'obtention d'un transistor PNP présentant une tension de claquage collecteur-base d'envi- ron 50 volts, ainsi qu'à un dispositif NOS à canal N non contre- dopé présentant une tension de seuil de +0,8 volt et une tension de claquage drain-source BVDSS de 44 volts avec une tension de rebasculement d'environ 28 volts. La tension de claquage col- lecteur-base élevée du transistor PNP est nécessaire si l'on veut que l'émetteur P+ à former conduise à une tension de cla- quage BVCE0 supérieure à 33 volts pour une valeur raisonnable (environ 150) du gain en courant en émetteur commun HE. On soumet ensuite la tranche à un autre processus de photo-laquage pour définir dans la couche de masquage en oxyde 26 des fenêtres pour les régions de contact de collecteur abou- tissant au collecteur de NPI, la région de base du PI P, les ré- gions d'émetteur et de contact de collecteur du NPN de substrat, la source et le drain du dispositif MOS à canal N et le contact de corps du dispositif MIOS à canal P. On dépose ensuite des impuretés de type N, formées par exemple par du phosphore, pour former la région de contact de collecteur 34 dans la région de collecteur 10, la région de base 36 dans la région de collec- teur 28, la région d'émetteur 38 dans la région de base 30, la région de contact de collecteur 40 dans la portion de collec- teur 14, les régions de source et de drain 42 et 44 dans la région de corps 32 et la région de contact de corps 46 dans la région de corps 18, comme représenté par la fig.2. On fait dif- fuser ensuite les impuretés de type N sous une atmosphère oxy- dante à environ 1150 C afin de remplir les fengtres ménagées dans la couche de masquage 26. Les régions 34, 36, 58, 40, 42, 44 et 46 ainsi obtenues présenteront une résistance superfi- cielle de 140 ohms/carré, une épaisseur de jonction de 2 microns et une concentration superficielle d'impuretés d'environ 3 x 1018 porteurs par centimètre cube. Cette étape est importante pour se rendre ma tre de la longueur de canal du dispositif MOS à canal N, de la fréquence d'oscillation maximum F du transistor PNP et du gain en courant en émetteur commun i du transistor NPN de substrat. On fait subir à la tranche une autre séquence de photo- laquage à l'effet de ménager dans la couche de masquage en o- xyde 26 des fenutres pour la région de base du transistor NPN et pour la source et le drain du dispositif MOS à canal P. Par les fengtres ménagées dans le masque d'oxyde 26, on dépose en- suite des impuretés de type P pour former la région de base 48 dans le collecteur 10 et les régions de source et de drain 50 et 52 dans la région de corps 18, comme représenté par la fig. 3. On fait diffuser les impuretés de type P sous une atmosphère oxydante à 1150 C afin de remplir les fengtres de la couche d'oxyde 26. Des régions de type P 48, 50 et 52 ainsi obtenues présenteront par exemple une résistance superficielle de 280 ohms/carré, une épaisseur de jonction d'environ 1,8 micron et une concentration superficielle d'environ 5 x 1018 porteurs par centimètre cube. Il est très important de maîtriser la valeur de la résistance superficielle de ces régions P car une résistance superficielle supérieure à 300 ohms/carré ne condui- rait pas à une maftrise suffisante du cycle d'émetteur N+ à for- mer, ceci en raison des effets de ségrégation du bore dans les opérations ultérieures De m8me, une résistance superficielle très inférieure à environ 240 ohms/carré est susceptible de conduire à un problème de tension de claquage et à des dispo- sitifs finaux à Hop insuffisant0 L'épaisseur de jonction XI est importante pour la maîtrise de la longueur de canal du dis- positif MOS à canal P et pour la fréquence d'oscillation maxi- mum fT de NPN. La résistance superficielle doit donc être com- prise entre 250 et 290 ohms/carré. On fait subir à la tranche une autre séquence de photo- laquage afin de réaliser dans la couche de masquage d'oxyde 26 des fengtres pour le contact de base P+ du transistor NPN, le contact P+ d'émetteur et de collecteur du transistor PEP, le contact P+ de la base du transistor NPN de substrat, le contact de corps P+ du dispositif NOS à canal N et les contacts P+ de source et de drain du dispositif NOS à canal P. En pro- cédant par exemple à 1100 C, on dépose des impuretés, formées par exemple par du bore, sans diffusion substantielle ou sépa- rée. On obtient ainsi un contact de base 54 dans la région de base 48, un contact d'émetteur 56 dans la région de base 36, un contact de collecteur 58 dans la région de collecteur 28, un contact de base 60 dans la région de base 30, un contact de corps 62 dans la région de corps 32 et des contacts respectifs de source et de drain 64 et 66 dans les régions de source 50 et de drain 52. Ces régions présentent une épaisseur de jonc- tion d'environ I micron et une concentration superficielle d'environ 2 x 1020 porteurs par centimètre cube. Comme les régions de source et de drain sont formées an- térieurement à la formation de l'oxyde d'électrodes de comman- de et de la structure d'électrodes de commande, les régions P+ sont formées sans diffusion substantielle ou séparée. Durant le traitement thermique venant ensuite, les régions P+ 54, 56, 58, 60, 62, 64 et 56 diffuseront sur encore 2000 à 3000 angs- troms. Les conditions d'exécution de la présente phase opéra- toire de m9me que celles des phases opératoires ultérieures sont fixées de façon à obtenir un transistor bipolaire PLT pré- sentant un HFE final compris entre 100 et 180 et une tension 8 24 7 2476911 de claquage BVcEo suprieure à 35 volts. On fait crottre une couche protectrice, par exemple en bioxyde de silicium, à une faible température d'environ 900 C sur une épaisseur d'envi- ron 2000 angstrUms. On fait subir ensuite à la tranche une nouvelle séquen- ce de photolaquage pour délimiter dans la couche d'oxyde 26 des fengtres de formation de la région d'émetteur et du contact de collecteur du transistor Ntn, du contact de base du transis- tor PIP, du contact d'émetteur et de collecteur du transistor de substrat NlPE, des contacts de source et de drain du dispo- sitif MOS à canal N et du contact de corps du dispositif NOS à canal P. Par les fenêtres du masque, on introduit des impu- retés de type N, formées par exemple par du phosphore, à une température d'environ 1000 C de façon à obtenir une épaisseur de jonction de 1 micron et une concentration superficielle d'impuretés de I x O21 porteurs par centimètre cube. Ce dé- p8t est effectué sans diffusion substantielle. On obtient ainsi un contact d'émetteur 70 dans la région base 48, un contact de collecteur 72 dans la région de contact de collecteur 34,un contact de base 74 dans la région de base 36, un contact d'é- metteur 76 dans la région de contact d'émetteur 38, un contact de collecteur 78 dans la région de contact de collecteur 40, des contacts de source et de drain 80 et 82 dans les régions de source et de drain 42 et M4, et un contact de corps 84 dans la région de contact de corps 46. De m8me que dans le dépôt P+ de la phase opératoire précédente, les régions N+ 70, 72, 74, 76, 78, 80, 82 et 84 diffuseront sur encore 4000 à 5000 angs- trCms au cours des phases opératoires ultérieures. Il est à noter que le dos de la tranche est revêtu par la photo-laque et qu'il n'est pas exposé pendant la séquence de photo-laquage de l'opération de masquage *+. Ceci emp8che l'oxyde du dos de la tranche d'être enlevé lors de l'attaque chimique du photo-masque et permet ainsi d'éviter que des-im- puretés!i+ pénètrent dans le silicium par la face dorsale. Ce- ci réduit les risques d'auto-dopage des régions de canal des IMOS pendant la formation d'oxyde d'élecaodes de commande des opérations ultérieures. Après le dép8t T+, la tranche est soumise à une courte opération d'attaque chimique destinée à enlever la portion su- 0 périeure à forte teneur en phosphore de la couche d'oxyde 26. 9. On peut faire appel à un agent d'attaque fluorhydrique à rap- port de 10:1. Ceci élimine un problème d'attaque chimique sé- vère au cours du photo-laquage d'oxyde d'électrodes de com- mande des phases opératoires ultérieures. Il est à noter que la teneur en phosphore de la couche d'oxyde thermique 26 sera augmentée au cours des dernières phases opératoires à des fins de piégeage. La tranche est brièvement exposée à une ambiance d'oxydation à environ 850 C afin de couvrir les régions N+ d'environ 3000 angstrtms d'oxyde en vue d'éviter un auto-dopa- ge au phosphore pendant la formation d'oxyde d'électrodes de commande. Le processus visait jusqu'ici à former les régions dopées par des impuretés des transistors bipolaires et à effet de champ. La séquence opératoire va à présent concerner la forma- tion des structures d'oxyde d'électrodes de commande et d'élec- trodes de commande, ainsi que celle des interconnexions du premier et du second niveaux. Comme la formation de la struc- ture d'oxyde et d'électrodes de commande est ultérieure à la formation de toutes les régions semiconductrices, les phases opératoires antérieures devaient tenir compte des températures et cycles temporels de traitement additionnels. La phase finale du processus commence par une séquence de photo-laquage destinée à exposer les.régions de canal des dispositifs NOS de m9me que les régions des éventuels conden- sateurs à former. Comme représenté par la fig. 4, des fengtres 86 et 88 sont formées dans la couche d'oxyde épaisse 26 afin d'exposer les régions de canal respectives d'un dispositif IIOS à canal N et d'un dispositif NOS à canal P. Selon les valeurs de seuil désirées pour les dispositifs à canal P et à canal N, o0 on peut effectuer ou non à cette étape une implantation ioni- que de contre-dopage à type de conductivité P. Par exemple, on peut implanter ioniquement du bore sous un niveau d'énergie de 40 000 volts et une concentration de 2,8 x 10i1 ions par centimètre carré. Ceci donnera une tension de seuil finale de l'ordre de 1,5 volt pour chacun des dispositifs NOS à canal P et à canal N. En l'absence d'opération de contre-dopage, la tension de seuil du dispositif à canal N serait de 0,8 à 1,0 volt et celle du dispositif à canal P serait de 2,5 à 3,0 volts. Cette implantation fonique est effectuée non sélectivement, car l'oxyde de champ 26 est suffisamment épais pour empacher toute contamination des régions non exposées. - La tranche est ensuite exposée à une atmosphère oxydante à 950 C pendant une durée suffisante pour former la couche d'isolement d'électrodes de commande respectives 90, 92 dans les fengtres 86 et 88, couche qui présente une épaisseur d'en- viron 1500 angstrfms. A la suite immédiate de la formation de la couche isolante 90, 92, on dépose une couche de silicium polycristallin 94, par exemple sur une épaisseur de 6000 anzs- trUms. La structure est représente par la fig. 5. Grâce aux formations immédiatement consécutives de l'isolant d'électro- des de commande et de la couche de silicium polycristallin par- dessus cet isolant, la contamination de l'oxyde isolant d'élec- trodes de commande 90, 92 par les ions mobiles se trouve ré- duite au minimum. On forme ainsi des transistors à effet de champ à électrode de commande isolée plus stables. La couche de silicium polycristallin 94, qui formera la structure d'électrodes de commande des dispositifs ?OS ainsi que le premier niveau d'interconnexions, est ensuite dopée au phosphore à une température de 9500C et une résistivité de 10 à 15 ohms/carré pour donner une résistance superficielle fina- le allant de 50 à 80 ohms/carré. La présente description sug- gère de faire appel à une couche de silicium polycristallin 94 de 6000 angstrams ainsi qu'à un dopage au phosphore à tempéra- ture de 9500C et à résistivité de 10 à 15 ohms/carré, mais il ne s'agit que de simples exemples. L'important est que la cou- che polycristalline 94 soit suffisamment épaisse et que le dopage au phosphore soit suffisamment léger pour que les phases opératoires ultérieures ne donnent pas lieu à la pénétration par diffusion dans les canaux des transistors à effet de champ à électrode de commande isolée de phosphore provenant de la couche de silicium polycristallin 94 dopée au phosphore. Une séquence de photo-laquage est ensuite effectuée pour délimiter l'électrode de commande des dispositifs MOS, les in- terconnexions du premier niveau et l'armature supérieure des éventuels condensateurs formés. Comme représenté par la fig. 6, le dispositif NOS à canal l comporte une électrode de commande 96 et le dispositif MOS à canal P comporte une électrode de commande 98. La couche de silicium polycristallin dopé 94 for- me également une interconnexion de premier niveau, représenté en 100, entre le transistor bipolaire IPN et le transistor bi- polaire tIPr. 1l A la suite de la formation et de la délimitation de la couche de silicium polycristallin 94, on dépose chimiquement en phase vapeur une couche isolante 102 d'oxyde de silicium dopé au phosphore. La couche 102 présente une épaisseur d'en- viron 7000 angstrCms. Afin de conférer une surface lisse aux interconnexions de second niveau, la couche de bioxyde de si- licium 102 déposée chimiquement en phase vapeur est soumise a une ambiance de vapeur d'eau à 850 C pendant une durée suf- fisante pour donner lieu à un fluage ou refusion de la sur- face supérieure. La structure qui en résulte est représentée par la fig. 7, o les parties saillantes volumineuses de la couche 102 à l'aplomb des électrodes de commande 96, 98 et de l'interconnexion 100 sont fortement réduites. * A la suite de la refusion de la couche de bioxyde de si- licium 102, la tranche est soumise à un dép8t de phosphore à une température de 835 C pour une résistivité de 100 à 300 ohms/carré. Cela donne lieu à un accroissement de la concen- tration en phosphore sur le dessus et à la création d'un'im- portant gradient de concentration d'impuretés de phosphore sur l'épaisseur de la couche de bioxyde de silicium 102. L'effet du gradient de phosphore est de créer des vitesses différen- tielles d'attaque chimique du phosphore pour fournir des fe- nêtres de contact à section décroissante. Les fen.8tres de con- tact à section décroissante fournissent un excellent aligne- ment entre opérations successives pour le second niveau d'in- terconnexions, qui forme également les contacts allant du plan sommital de la couche de bioxyde de silicium 102 à la surface du substrat. Du fait de l'épaisseur des couches conjuguées d'oxyde thermique 26 et d'oxyde déposé chimiquement en phase vapeur 102, qui est comprise entre 1,3 et 1, 6 micron, il est nécessaire de recourir aux fengtres de contact à section dé- croissante. On effectue ensuite une séquence de photo-laquage pour définir les fenêtres de contact aboutissant aux intercomnnexions de premier niveau en silicium polycristallin dopé et au sub- strat en silicium. On applique à la tranche une couche métal- lique, par exemple en aluminium, et on délimite celle-ci de fagon à former le contact et les interconnexions de second ni- veau. La structure obtenue est représentée par la fig. 8. On An forme des contacts 104, 106 et 108 aboutissant respectivement aux contacts de base, d'émetteur et de collecteur 54, 70 et 72 du transistor bipolaire ITPN. On forme des contacts 110, 112 et 114 aboutissant respectivement aux contacts de base, d'émet- teur et de collecteur 74, 56 et 58 du transistor bipolaire PlP. On forme des contacts 116, 118 et 120 aboutissant respec- tivement aux contacts de base, d'émetteur et de collecteur 60, 76 et 78 du transistor INEN de substrat. On forme des contacts 122, 124 et 126 aboutissant respectivement aux contacts de source, de drain et de corps 80, 82 et 62 du dispositif IOS à canal N. On forme des contacts 128, 130 et 132 aboutissant res- péctivement aux contacts de source, de drain et de corps 64, 66 et 84 du dispositif HOS à canal P. Pour les besoins de la représentation, le contact 110 aboutissant à la base du transistor PEP comporte une portion d'interconnexion134. Ne sont représentés ni le reste du sys- tème d'interconnexions de second niveau, ni la connexion re- liant ce dernier au système d'interconnexions de premier ni- veau ainsi qu'aux structures d'électrode de commande en sili- cium polycristallin dopé 96 et 98. Il est à noter qu'il est loisible d'appliquer et de dé- limiter des résistances à couche mince sur le bioxyde de si- licium de dép8t chimique en phase vapeur 102 refondu. Le traitement de la tranche se poursuit par le dép8t d'une couche de passivation, qui peut être formée encore par du bioxyde de silicium déposé chimiquement en phase vapeur ou par du nitrure de silicium. La structure peut être frittée a- vant ou après application de la couche de passivation finale. Un circuit intégré tel que celui représenté, qui fait appel aux concentrations d'impuretés, durées de traitement et épaisseurs spécifiques que l'on vient d'indiquer, fournit des transistors présentant les caractéristiques suivantes: A = 3+1,5 V BVD = 45 V (rebasculement. 28 V) x S +I,5 V BVDOs 28 VOS = -1,7 BVDSplOS=44V IrH,-ios DS OS 13 2476911 ___ 1S EPIT DE SUTBSTRAT ::F 3 500 150 150 BVCE0 38 35 80 BVBO 70 45 160 BVEBo 7 8 50 mT max. >400 MEz >200 -Ez -30 HEz De la description de la forme d'exécution préférée de l'invention qui précède, il ressort que les buts de l'inven- tion sont atteints en ceci que le procédé décrit permet de réaliser simultanément des transistors bipolaires à tensions élevées et hautes performances et des dispositifs CMOS. I1 doit 8tre bien entendu que les dispositions décrites et repré- sentées en détail n'ont été données qu'à titre d'exemple non limitatif et que l'on peut y apporter diverses modifications et variantes sans sortir pour autant du cadre de l'invention tel que défini par les revendications ci-annex6es. sETDICATIOeTS 1.- Procédé pour la réalisation dans un substrat (22) d'un circuit intégré comportant des transistors bipolaires com- plémentaires à hautes performances et des transistors à effet de champ à électrode de commande isolée complémentaires, com- prenant des régions de base, d'émetteur, de source et de drain, des régions de collecteur, de base et de contact de corps, de l'oxyde d'électrodes de commande, une structure d'électrodes de commande et des contacts de dispositif, caractérisé en ce qu'il comprend les opérations consistant: à déposer des impu- retés à type de conductivité N par des fengtres ménagées dans une couche (26) de masquage en oxyde pour former des régions d'émetteur d'un transistor 1PN et des régions de contact N à la dernière étape de formation de régions de dispositif; à en- lever des portions de ladite couche de masquage (26) en oxyde pour exposer le canal desdits transistors à effet de champ; à former une couche (90, 92) d'isolant d'électrodes de commande sur ledit substrat; à former une couche (94) de silicilum poly- cristallin dopé sur ladite couche (90, 92) d'isolant d'électro- des de commande immédiatement après la formation de celle-ci; à délimiter ladite couche (94) de silicium polycristallin pour définir une structure d'électrodes de commande de transistors à effet de champ et des interconnexions de premier niveau; à déposer chimiquement en phase vapeur une couche (102) d'oxyde de silicium dopé au phosphore; à enlever des portions de ladite couche (102) déposée chimiquement en phase vapeur pour exposer des portions de ladite couche (94) de silicium polycristallin et des portions dudit masque en oxyde (26) pour exposer des portions dudit substrat; et à déposer et à délimiter une couche métallique pour former des contacts et des interconnexions (104, 134) de second niveau. 2.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend une attaque chimique de ladite couche (26) de masquage en oxyde après dép8t desdites impuretés à type de con- ductivité N afin d'enlever la portion de faite contenant des impuretés dudit masque en oxyde. 3.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend une formation d'oxyde dans lesdites fenêtres dudit masque (26) en oxyde après dép8t desdites impuretés à type de conductivité IT. Il.a 4.- Procédé selon la revendication 1, caractérisé en ce que ladite couche (90, 92) d'isolant d'électrodes de commande est formée de façon à présenter une épaisseur d'au moins 13,00 angstrUms. 5.- Procédé selon la revendication 4, caractérisé en ce que ladite couche (94) de silicium polycristallin dopé est réa- lisée par formation d'une couche de silicium polycristallin non dopé et dopage ultérieur au phosphore de ladite couche. 6.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend un chauffage de ladite couche (102) déposée chi- miquement en phase vapeur dans une ambiance à température éle- vée pour provoquer une refusion de ladite couche et à doper ul- térieurement au phosphore la couche ainsi refondue. 7.- Procédé selon la revendication 6, caractérisé en ce que ladite ambiance à température élevée est une ambiance de vapeur d'eau à une température comprise entre 850 et 900 C. 8.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend la formation d'une couche de barrage anti-diffu- sion (24) sur la face dorsale du substrat (22) avant introduc- tion desdites impuretés à type de conductivité N. 9.- Procédé selon la revendication 1, caractérisé en ce qu'il comprend un dépôt d'impuretés-à type de conductivité P par des fengtres ménagées dans ladite couche (26) de masquage en oxyde pour former des régions d'émetteur PNP et des régions de contact P, et une formation d'oxyde dans lesdites fengtres dudit masque en oxyde avant de déposer lesdites impuretés à type de conductivité N. 10.- Procédé selon la revendication 1, caractérisé en ce que les opérations effectuées après le dép8t des impuretés à type de conductivité N sont effectuées à une température infé- rieure à 1000 C. 11.- Procédé pour la réalisation simultanée de disposi- tifs NOS à canal P et à canal N et de dispositifs IUPN et PIP à tensions élevées et à hautes performances dans des lots i- solés diélectriquement, caractérisé en ce qu'il comprend les opérations consistant: à introduire des impuretés à type de conductivité P dans des régions de substrat à type dCe conduc- tivité Ii sélectionnées sous une concentration d'impuretés d'en- viron I x 1015 porteurs par centimètre cube pour former une LO région (28) de collecteur de dispositif PNP et une région (32) de corps de dispositif lIOS à canal N présentant une concentra- tion superficielle d'impuretés d'environ I x 1016 porteurs par centimètre cube; à introduire des impuretés à type de cc- ucti- vité N dans ladite région (28) de collecteur de type 2 poui former une région (36) de base de type N et dans ladite région (32) de corps de type P pour former des régions (42, 44) de source et de drain de type N présentant une concentration super- ficielle d'impuretés d'environ 3 x 1018 porteurs par centimètre cube; à introduire des impuretés à type de conductivité P dans des régions de substrat à type de conductivité N sélectionnées pour former une région (48) de base de dispositif NIl et des régions (50, 52) de source et de drain d'un dispositif MOS C canal P présentant une concentration superficielle d'impuretés d'environ 5 x 10 porteurs par centimètre cube; à introduire des impuretés à type de conductivité P dans les régions (36) de base à type de conductivité N et dans des régions à type de conductivité P sélectionnées pour former respectivement des régions (56) d'émetteur et des régions de contact présentant une concentration superficielle d'impuretés d'environ 2 x 1020 porteurs par centimètre cube; à introduire des impuretés à type de conductivité N dans les régions (48) de base à type de con- ductivité P et dans des régions à type de conductivité IT sélec- tionnées pour former respectivement des régions (70) d'émetteur et des régions de contact présentant une concentration superfi- cielle d'impuretés d'environ 1 x 1021 porteurs par centimètre cube; et àformer l'oxyde d'électrode de commande et la struc- ture d'électrode de commande des dispositifs MOS à canal N et à canal P. 12.- Procédé selon la revendication 11, caractérisé en ce que l'introduction d'impuretés de type P mentionnée en premier lieu est effectuée par implantation ionique et diffusion. 13.- Procédé selon la revendication 12, caractérisé en ce que les introductions restantes d'impuretés sont effectu&es par dép8t. 14.Procédé selon la revendication 13, caractérisé en ce que l'introduction d'impuretés de type N mentionne en pre- mier lieu et l'introduction d'impuretés de type P mentionn'e en deuxième lieu comprennent une diffusion, e- en ce uc l'in- troduction d'impuretés de type N mentionnée en deuxième lieu et l'introduction d'impuretés de type P mentionnée en troisièAme 17 2476911 lieu ne comprennent pas d'opération de diffusion distincte. 15.- Procédé selon la revendication 11, caractérisé en ce que l'on couvre le dos du substrat par mune couche protectri- ce avant d'effectuer l'introduction d'impuretés de type I men- tionnée en deuxième lieu. 16.- Procédé selon la revendication 11, caractérisé en ce que l'introduction d'impuretés de tuype P mentionnée en deu- xième lieu est réalisée de façon à former une jonction d'envri- ron 1,8 micron.