La présente invention est relative aux lignes à retard @@@ériques. Dans les équipements de transmission de signaux par impulsions codées multiplexées dans le temps, en particulier transnission de signaux téléphoniques, certains circuits, tels que notaient circuits d'affectation d'un canal ou d'une porteuse pour la transmission d'un signal ou circuits suppresseurs d'écho etc..., sont basés sur la détection ou non de présence d'un signal de parole sur une voie de transmission ou en des points du circuit de transmission. Le temps affecté à la détection proprement dite d'un signal de parole n'est pas instantané.Pour eviter des amputations possibles d'un éventuel signal de parole, il est nécessaire dans le circuit de transuission de compenser le teaps nécessaire à la détection de présence ou non de parole. Dans le cas de transmission d'un signal telephonique sous forme d'impulsions codées, cette compensation du temps de detection de parole est obtenu par des lignes a retard numérique. A titre d'exemple, dans un equipesent HIC assurant la transsission de signaux telephoniques, appartenant à 30 voies, par traies successives de 125 s, la coipensation du temps de detection d'un signal de parole nécessite des lignes à retard multiple de 125 ps. Ce retard peut être obtenu, ainsi qu'il est obmm par une ligne à retard formée de registres à décalage mis en série. Copte tenu que les retards qu'il est nécessaire d'apporter à un signal transais par impulsions codees sont souvent supérieurs à 10 @@ et peuvent atteindre 30 ms, on adopte en général un agencement de registres à décalage indentiques de capacite moyenne, mis en serie donnant le plus grand des retards pouvant être requis.On peut ensuite court-circuiter certains des registres de decalage, soit par commande autosatique ou manuelle pour obtenir le retard à la valeur requise pour une operation detersinee. Outre le nombre de registres a de cal age utilises et le problème d'a3usteient de la longueur utile de la ligne donnant le retard requis, un tel agencement en serie des registres conduit à une conso-ation energetique importante : l'entree d'un bit dans un registre a decalage decale d'un rang tous les bits enregistres précédemment. La presente invention a pour but de remédier A ces inconvénients. Elle a pour objet une ligne A retard numérique caracterisée en ce qu'elle comporte une 'leloire A accès aléatoire ayant p emplacements de Bot A n bits, n et p étant des no@bres entiers, un registre d'entrée et un registre de sortie de la mémoire ayant chacun une capacité de n bits et recevant un train binaire-série. respectivement délivrant le train binaire-série retardé, et un soyen de commande numérique élaborant, A partir de chaque passage A capacité pleine du registre d'entree et d'une valeur prédéterminée correspondant A un retard requis du train binaire, deux nombres définissant dans la mémoire, l'un, l'emplacement devant recevoir le contenu du registre d'entrée et, l'autre, l'emplacement dans lequel doit être prélevé le mot A transférer dans le registre de sortie. Selon une autre caractéristique de l'invention ledit moyen de commande comporte un compteur, de capacité de comptage p, assurant le comptage des passages successifs à capacité pleine de registre d'entrée et dont les différentes valeurs de comptage définissent p adresses affectes respectivement aux p emplacements de la mémoire, pour le transfert du contenu du registre d'entrée A l'emplacement dont l'adresse est définie par la valeur de comptage, et un soustracteur modulo p recevant ladite valeur prédéterminée et la valeur de comptage pour le transfert dans ledit registre de sortie du contenu de l'emplacement dont l'adresse est définie par la soustraction modulo p de ladite valeur prédéterminée A la valeur de comptage. D'autres caractéristiques et les avantages de la presente invention apparaitront en regard d'un exemple de réalisation décrit ci-apres et illustre dans la figure unique du dessin ci-annexé. La ligne à retard numérique de la figure est constituée par une mémoire A accès aléatoire 1, un registre d'entrée 2 et un registre de sortie 3. Le registre d'entrée 2 et le registre de sortie 3 sont chacun de capacité de n bits. Le registre d'entrée 2 reçoit un train binaire incident en série A partir d'une entrée 4, au rythme donne par des impulsions d'horloge H. Le registre de sortie 3 est destiné à restituer le train binaire en série convenablement retardé sur une sortie 5. La mémoire à accès aleatoire est choisie de capacité égale à p mots chacun de n bits, n et p sont des nombres entiers, ce sont de préférence des puissances de 2. Elle comporte à cet effet p emplacements de mot chacun à n bits.Ces emplacements ici illustrés selon des lignes sont désignés par LO A Lp-l. Ces emplacements sont repérés par des adresses qui leur sont respectivement affectées. L'agencement du registre d'entrée 2, de la memoire à accès aléatoire 1 et du registre de sortie 3 est tel qu'un mot de n bits chargé dans le registre d'entree 2 sera transfere en parallele A un des p emplacements LO A Lp-l de la memoire 1 en vue de son transfert ultérieur, en parallèle, dans le registre de sortie 3. A cet effet la ligne A retard illustree est associee à un circuit de commande d'écriture et de lecture dans la mémoire A acces aléatoire 1. Ce circuit de commande vient agir sur un circuit decodeur 20, ou circuit d'adressage de la memoire A acces aleatoire pour lfiecriture, respectivement la lecture, qui est A effectuer A un emplacement détermine de la memoire. Le circuit de commande comporte un detecteur 6 de passage A capacité pleine du registre d'entre 2, recevant les impulsions dentée H au rythme des bits du train binaire incident reçu en 4. Ce detecteur 6 est avantageusement constitué par un compteur A bascules de capacite maximale de comptage egale A n. La sortie du detecteur 6 est reliée A un compteur binaire 7 dit compteur d'écriture, à p valeurs de comptage différentes.Ce coapteur d'écriture 7 avance d'une unité A chaque détection de passage à capacité pleine du registre d'entrée 2. tes p differentes valeurs de comptage du compteur d'écriture, de O A pf, délivrées sur ses sorties 8 définissent p adresses, de O A p-1, affectées respectivement aux p emplacements de mot dans la mémoire à acces aléatoire I. En écriture dans la mémoire 1, la valeur de comptage du compteur 7, à un instant considéré, donne l'adresse de l'emplacement dans lequel doit etre transféré le mot présent dans le registre d'entrée 2. Ce compteur d'écriture 7 sera avantageusement constitué par des bascules. Un soustracteur binaire, modulo p, 9 permet de définir l'adresse de l emplacement de la mémoire 1, dans lequel doit entre prélevé un mot pour son transfert dans le registre de sortie 3. Le soustracteur modulo p, 9 reçoit d'une part une valeur prédéterminée sur un premier ensemble d'entrées 10 et d'autre part la valeur de comptage délivrée sur les sorties 8 du compteur d'ecriture 7. Cette valeur prédéterminée désignée par X, est un nombre binaire choisi tel que O SX (p-1 affiché sur les entrées 10 du soustracteur 9. La valeur X est choisie pour définir le retard à apporter au train binaire incident ainsi qutil sera vu ci-apres. Le soustracteur 9 effectue la soustraction, modulo p, de la valeur de comptage délivrée par le compteur 7 à la valeur prédéterminée X affichée sur Ensemble d'entrées 10. Il délivre sur un ensemble de sorties 11 un nombre, inférieur à p, définissant une adresse d'emplacement de mot dans la mémoire 1 à laquelle doit se faire la lecture pour le transfert du mot de cet emplacement au registre de sortie. Les commandes de transfert des mots successifs du registre d'entree 2 2 A la mémoire 1 et de la mémoire 1 au registre de sortie, aux emplacements respectifs définis par le compteur 7 et le soustracteur modulo p 9, sont effectuées par un circuit logique 12, ce circuit logique 12 est connecté à une horloge d'écriture 13 et à une horloge de lecture 14 délivrant des impulsions E et L directement à la mémoire 1, tous les n bits du train incident. tes impulsions de l'horloge de lecture 14 sont cependant décalées, en retard, de n/2 bits, par rapport aux impulsions de l'horloge d'écriture 13, ceci afin d'éviter une coincidence possible entre les instants d'écriture et de lecture dans la mémoire 1. Ces horloges 13 et 14 sont en pratique constituées par les sorties directe et inverse de la derniere bascule du compteur 6, qui A cet effet ont été repérées par 13 et 14. Le circuit logique 12 comporte des premieres portes logiques de type ET telles que 15, en nombre égal au nombre de sorties 8 du compteur 7. Ces portes ET 15 reçoivent chacune une des sorties 8 et l'horloge d'écriture 13 (sortie E). Le circuit logique 12 comporte en outre des secondes portes logiques de type ET, telles que 16, en nombre égal a celui des sorties Il du soustracteur 9. Ces portes ET 16 reçoivent chacune une des sorties Il et l'horloge de lecture 14 (sortie L). Chaque porte ET 15 et chaque porte ET 16 affectees au poids de meme rang des sorties 8 et Il sont reliées par une porte OU 17 a une entrée du décodeur 20. Les sorties du décodeur définissant les adresses des emplacements de la mémoire 1. Le fonctionnement de la ligne à retard est le suivant : Le nombre binaire X est affiché, 06 X Sp-1, sur les entrées 10 du soustracteur 9. Les n premiers bits du train incident étant chargés dans le registre 2, la condition d'écriture donnée par la détection de capacité pleine du registre 2 apparait à la sortie du détecteur 6. Le compteur d'écriture prend alors l'état 0, la valeur de comptage, 0, fait que le contenu du registre d'entrée 2 est chargé A l'emplacement dont ltadresse est indiquée par cette valeur de comptage, soit A LO. Les chargements successifs se répetent aux adresses croissant successivement d'une unité, soit à L1, L2, etc. La lecture de la mémoire se fera A des adresses délivrées successivement. Au premier passage par capacité pleine du registre d'entrée 2 donnant la valeur de comptage 0, les sorties 11 du soustracteur 9, délivreront le résultat de l'opération 0 - X donné modulo p, soit la valeur p-X. Aux passages successifs suivants par capacité pleine du registre d'entrée 2, donnant les valeurs de comptage 1, 2, ..., p-l, désignées d'une maniere générale par x, les valeurs successives délivrées par le soustracteur modulo p seront : p-(X-x) tant que x-X sera négatif et x-X dès que cette quantité sera positive. A titre d'exemple, si p = 16, X = 5 - au premier passage par détection pleine du registre 2, le soustracteur 9 déli- vrera le nombre 11 : on effectuera le prélèvement du mot à l'emplacement 11 (emplacement vide) - aux deuxième, troisième, quatrieme et cinquieme passages du registre 2 par sa capacité pleine : on effectuera les prélèvements des mots aux adresses 12, 13, 14, 15 (emplacements vides). - aux sixieme, septieme ... quinzieme passages du registre 2 par sa capacité pleine on effectuera les prélevements des mots aux adresses 0, 1, ... 10. - au seizième passage le compteur 7 reprend la valeur 0, comme au premier passage par capacité pleine du registre : le prélèvement est effectué a l'emplacement d'adresse 11 (emplacement alors plein). Le processus continue ainsi. Pour une valeur X affichée, le retard apporté au train binaire est donné d'une part par le retard du au chargement du registre d'entrée et vautre part par le retard de lecture par rapport a l'écriture soit au total une durée de : n + Xn + n/2 = 3/2 n + Xn bits. Le retard minimum obtenu pour X = O correspond alors à 3/2 n bits, le retard maximum obtenu pour X = p-1 correspond a pn + n bits. 2 La présente invention a été décrite en regard d'un exemple de réalisation illustre. Il est évident que l'on peut y apporter des moditications de détail sans pour autant sortir du cadre de l'invention. On notera que l'on peut assurer la commande de plusieurs ligues a retard constituées chacune par une mémoire à accès aleatoire associée è un registre d'entrée et a un registre de sortie, tels que les circuits 1 à 3, par un circuit commun délivrant les valeurs de comptage (sorties 8 et 11) au décodeur tel que 20 associé aux mémoires respectives. On notera également que le soustracteur binaire peut etre réalisé par des circuits additionneurs recevant d'une part la valeur de comptage et d'autre part le complément binaire de la valeur X augmenté de la valeur binaire I appliquée sur le bit de plus faible poids. REVENDICATIONS 1/ Ligne a retard numérique caractérisée en ce qu'elle comporte une mémoire à accès aléatoire (1) ayant p emplacements (LO-Lp-1) de mot à n bits, n et p étant des nombres entiers, un registre d'entrée (2) et un registre de sortie (3) de la mémoire ayant chacun une capacité de n bits et recevant un train binaire-série, respectivement délivrant le train binaire-série retardé, et un moyen de commande numérique (7, 9) élaborant, a partir de chaque passage capacité pleine du registre d'entrée (2) et d'une valeur prédéterminée correspondant a un retard requis du train binaire, deux nombres définissant dans la mémoire (1) l'un, l'emplacement devant recevoir le contenu du registre d'entrée et l'autre, l'empla- cement dans lequel doit être prélevé le mot a transférer dans le registre de sortie. 2/ Ligne à retard numerique selon la revendication 1, caractérisée en ce que ledit moyen de commande (7, 9) comporte un compteur (7), de capacité de comptage p, assurant le comptage des passages successifs à capacité pleine du registre d'entrée et dont les différentes valeurs de comptage définissent p adresses affectées respectivement aux p emplacements de la mémoire (1), pour le transfert du contenu du registre d'entrée à l'emplacement dont l'adresse est définie par la valeur de comptage, et un soustracteur modulo p (9) recevant ladite valeur prédéterminée et la valeur de comptage, pour le transfert dans ledit registre de sortie (3) du contenu de l'emplacement dont l'adresse est définie par la soustraction modulo p de ladite valeur prédéterminée a la valeur de comptage. 3/ Ligne à retard numérique selon la revendication 2, caractérisée par le fait que les commandes de tranfert d'une part du registre d'entrée (2) à la mémoire (1) pour l'écriture et d'autre part de la mémoire (1) au registre de sortie (3) pour la lecture sont effectuées à partir d'impulsions d'horloge (13, 14), les impulsions de commande de lecture étant en retard par rapport à celles d'écriture.