La présente invention se rapporte d'une manière général' aux dispositifs de télécommunications, et concerne plus particulièrement un dispositif de multiplexage de lignes de télé- communications. Il est fréquent qu'une unité de traitement de donnses scit reliée à plusieurs lignes de télécommunications afin de pouvoir échanger des messages avec différentes installations distantes. Cette condition impose un multiplexage des lignes de télécommunications de manière que des informations puissent entre reçues et émises en permanence. La situation se complique lorsque les informations doivent être émises à des vitesses différentes sur les différentes lignes. Les éléments binaires reçus pour chaque caractère sur chacune des lignes le teeScominwnications doivent; titre assemblés en caractères et transmis à unité de traitement. Inversement, les caractères reçus pour entre émis doivent titre décomposés en éléments binaires qui sont émis un par un sur les lignes.La vitesse imposez pour cette- opération dtassemc blage est généralement déterminée par la vitesse de transmission la plus élevée sur l'une ou autre des lignes de télécommunications. En outre, si les éléments binaires sont reçus sous forme asynchrone, ltechantillonnage doit entre effectué en leur centre de manière à indiquer le contenu correct en informations. Du fait que toutes ces opérations doivent entre exécutées de manière imbriquée, à savoir le transfert vers les lignes de télécommuni- cations et le transfert vers unité de traitement de données, le problème est encore plus complexe si tous ces facteurs sont considérés pour la réalisation. La présente invention concerne donc un dispositif perfec tionné de multiplexage de lignes de télécommunications. Un dispositif selon l'invention comporte une première mémoire, une seconde mémoire, plusieurs lignes de télécommun#ca- tiens, un dispositif destiné à relier sélectivement lesdites plusieurs lignes de télécommunications à ladite première memoire dans un premier mode de fonctionnement, et un dispositif destiné à relier sélectivement ladite première mémoire à ladite seconde mémoire dans un second mode de fonctionnement. Le dispositif de multiplexage comporte une mémoire principale connectée de manière à transférer des informations à une unité de traitement de données dans I-n premier mode de fonction nement et une mémoire d'entrée/sortie connectée de manière à transférer des informations a plusieurs lignes de télécommunications dans un premier mode de fonctionnement. La mémoire principale et la mémoire d'entrée/sertie sont connectées de manière à échanger des informations dans un second mode de fonctionnement. Un circuit de commande garde la trace de l'état de chacune des lignes de télécommunications afin de diriger le transfert d'informations et d'imbriquer les différents modes de fonctionnement. Selon un mode de réalisation, un dispositif de multiplexage selon l'invention comporte une mémoire destinée à enregistrer des éléments binaires d'informations, un premier dispositif destiné à connecter ladite mémoire de manière qutelle transfère en parallèle plusieurs desdits éléments binaires à une unité de traitement de données, un second dispositif destiné à connecter ladite mémoire de manière quelle transfère en série lesdits éléments binaires à plusieurs lignes de télécommunications.Ladite mémoire comporte un premier circuit destiné à assembler lesdits éléments binaires en série et un second circuit destiné à assembler des groupes desdits éléments binaires Le dispositif de multiplexage comporte également un circuit de commande commandé lui-m#me par un signal d'interruption, et qui comporte un circuit qui bloque ledit premier et ledit second circuit d'assemblage de manière à inhiber tout autre assemblage des éléments binaires un circuit qui autorise ledit second dispositif de connexion à transférer en série ceux des éléments binaires qui ont été assemblés précédemment et un dispositif qui autorise ledit premier dispositif de connexion à transférer en parallèle les groupes dtélémentsbinaires précédemment assemblés. Le circuit de commande peut également comporter un circuit qui débloque le premier et le second circuit dtassemblage pendant la période attribuée à cette opération et en outre, pendant la période attribuée au transfert en parallèle lorsque l'unité de traitement n'est pas commandée par le premier dispositif de connexion. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels Les figures 1A et 1B représentent ensemble un diagramme synoptique d'un mode de réalisation dlun dispositif de multi plexage selon 11 invention, la figure 2 est un schéma dlun circuit de commande des différents modes de fonctionnement du dispositif selon lsinven- tien, la figure 3 est un schéma du circuit logique de sélection de îecture/écriture-donne'es/commande du dispositif selon llin- vention, la figure 4 est un schéma d'un circuit destiné à produire des signaux de cadence et le signal d'interruption de débit binaire et, la figure 5 est le schéma d'un circuit de décodage destiné à sélectionner les lignes de télécommunications. Les figures 1A et 1E représentent une mémoire principale 14 et une mémoire 20 d'entrée/sortie connectées de manière à transférer des informations entre elles, et reliées respectivement à une unité de centrale de traitement 9 et à des lignes de télécommunications représentées sur la figure 5. A titre d'exemple, les mémoire peuvent titre organisées de la manière suivante. La mémoire 14 comprend 2 positions de mots de 18 éléments binaires chacun. Parmi les 256 mots, 128 sont des mots de commande et 128 des mots de données. Le nombre 128 est lié directement au nombre des lignes de télécommunications à desservir. Dans ce cas, il y a128 lignes de télécommunications. Chacun des mots de commande contient des éléments binaires des tinés à indiquer celui des éléments d'un caractère qui est en cours de réception, des éléments binaires destinés à indiquer celui des éléments binaires d'un caractère qui est en cours d'émission, des éléments binaires destinés à indiquer le point d'échantillonnage d'un élément binaire en cours de réception, des éléments binaires destinés à indiquer le point dléchantil- lonnage des éléments binaires en cours d'émission, et des élé ment s binaires destinés à indiquer si les lignes de télécommunications sont actives ou inactives. Ces différents éléments binaires sont introduits dans les différents compteurs du registre 18. Chacun des mots de données comporte respectivement deux caractères contenant des éléments binaires destinés à indiquer ceirc des éléments binaires de données dlun caractère qui sont en cours d'émission, et des éléments binaires destinés à indiquer ceux des éléments binaires de données dsun caractère qui sont en cours de réception. La mémoire 20 d'entrée/sortie comprend seize positions de mémorisation de mots de 24 éléments binaires chacun. Elle est divisée en trois zones de 128 éléments binaires reçus, de 128 éléments binaires émis et de 128 éléments binaires disponibles. Chacune de ces zones consiste en une matrice de 16 x 8, et les trois zones réunies forment la matrice complète 16 x 24 de la mémoire 20. Un élément binaire de chacune de ces trois zones est réservé pour chaque ligne de télécommunications.Les éléments binaires de disponibilité sont positionnés si la ligne de télécommunications particulière a été adressée pour un transfert dtinformationss la zone d'éléments binaires émis est con- nectée de manière à recevoir des éléments binaires de la mémoire 14 et les transférer aux lignes de télécommunications, et la zone dtéléments binaires reçus est connectée de manière à recedes éléments binaires des lignes de télécommunications et les transférer à la mémoire principale 14. L1 organisation de la mémoire 20 permet à huit lignes de télécommunications d'échanger simultanément des éléments binaires avec la mémoire 20. Le circuit logique 16 de sélection Lecture/Ecriture-Dennées/ Commande qui est représenté en détail sur la figure 3, est connecté de manière à transférer des mots de commande entre la mémoire principale et le registre 18. Ce dernier comporte un compteur 40 d état à la réception, un compteur 3j d'échantil- lonnage à la réception, un compteur 42 d'état à l'émission, un compteur 38 d'échantillonnage à l'émission et un indicateur 70 de ligne active.Le compteur 36 d'échantillonnage à la réception est connecté de manière que dans le mode de transmission asynchrone, il puisse progresser à la réception d'un élément binaire de début de caractère, et Si la ligne adressée est prote pour un transfert d'informations. LXintervalle d'élément binaire est divisé par exemple en sept sous-intervalles. Lorsque ltélé- ment binaire de début est reçu, le compteur 36 progresse donc de manière que lorsqu'il atteint la position trois, le milieu de l'intervalle binaire est détecté et l'élément binaire reçu est échantillonné à ce moment. Le compteur 40 d'état à la réception est connecté de manière à progresser chaque fois qu'un élément binaire est échantillonné par le compteur 35s cest-à- dire chaque fois que ce dernier passe à la position 3. A l'émission, le fonctionnement des compteurs 3Set 42 est différent car la distorsion des éléments binaires ne constitue pas un facteur essentiel comme dans le mode de réceptien. Chaque fois que unité de traitement 9 transmet un caractère à la mémoire 14, le mot de commande reçoit un élément binaire de manière que le compteur 38 d'échantillonnage à l'émission soit bloqué de manière à indiquer le sixième été ment binaire. Chaque fois que le compteur 36 se trouve dans la position 6, cela veut dire qu'un élément binaire doit entre transféré de la mémoire 14 à la mémoire 20 à la prochaine occa- sion. Le compteur 38 est connecté au compteur 42 de manière à le faire progresser chaque fois qu'un élément binaire est transmis à la mémoire 20.Cela est détecté par le fait que le conipteur 38 d'échantillonnage à 11 émission progresse lorsqu'un élément binaire est transféré à la mémoire 202 ce qui le ramène à zéro, position suivant immédiatement la position 6. Cela indique que le compteur d'état 42 doit progresser. Ltindicateur 70 de ligne active est commandé par le registre (LC) 13 d'adresse de commande de ligne et il indique l'état logique 1 Si la ligne adressée doit fonctionner à l'émission et/ou à la réception. La mémoire 20 d' entrée/sortie est connectée de manière à échanger des éléments binaires avec un registre 25 qui comprend un registre 26 d'éléments binaires reçus, un registre 28 d'éléments binaires émis et un registre 30 d'éléments binaires de disponibilité. A titre exemple, l'appareil selon l'invention peut titre organisé dë manière à permettre l'établissement de communications simultanées avec huit lignes de télécommunications. Lorsque les éléments binaires de disponibilité sont positionnés pour une ligne de télécommunications particulière, les registres 26 et 2S peuvent recevoir des éléments binaires de chacune de 8 lignes de télécommunications différentes et/ou émettre des éléments binaires sur chacune de huit lignes de télécommunications différentes. Le dispositif selon l'invention est susceptible de fonctionner dans trois modes de manière imbriquée. Dans le premier mode (CPU),des caractères sont transférés de l'unité de traitement 9 å la mémoire 14 et/ou de la mémoire 14 à l'unité de traitement 9. Dans le second mode (SC), des éléments binaires de caractères sont transférés entre la mémoire principale 14 et la mémoire 20 d'entrée/sortie. Le mode LC est une variante du premier mode (CPU) dans lequel l'indicateur 70 de ligne active est connecté de manière à indiquer si la ligne de télécommunications doit être active ou inactive. Le troisième mode de fonctionnement (B/S) est celui dans lequel les informations sont transférées entre la mémoire 20 et les lignes de télécommunications.Les modes de fonctionnement sont mis en place de la manière suivante. Le mode CPU et le mode LC alternent pendant les cycles; autrement dit, si le mode CPU était en place pendant la dernière séquence, à la séquence suivante, le mode SC est mis en place, selon une disposition dite de bascule. A l'exception de la période de démarrage du dispositif, le mode CPU est le mode actif dans la plupart des cas, à moins qu'une ligne soit rendue inactive ou active par la suite. Les modes essentiels de fonctionnement de ltappareil selon l'invention comprennent donc le mode CPU, le mode SC et le mode E/S. Chacun de ces modes est imbriqué avec les autres de manière à intervenir pendant une fraction d'un intervalle d'élément binaire . Cet intervalle représente la durée pendant laquelle un élément binaire est émis ou reçu sur une ligne de télécommunications.Par exemple, avec un débit binaire de 300 éléments par seconde, un intervalle d'élément binaire vaut 3,33 millisecondes. La fraction d'intervalle d'élément binaire a été choisie à 1/7 de cet intervalle, soit 476 microsecondes. Ces chiffres seront utilisés à titre d'exemple au cours de la description qui va suivre. La fraction d'intervalle c'est-à-dire 1/7 de cet intervalle sera appelée par la suite sous-intervalle. Chacun des sous-intervalles est divisé en intervalles encore plus petits qui seront appelés cycles et qui, à titre d'exemple , peuvent avoir une durée de 1,6 microseconde. Le mode SC est autorisé pendant un premier et un second cycle. Le mode CPU est autorisé pendant un troisième cycle suivant. Le mode E/S est autorisé en réponse à une interruption de débit binaire qui peut apparattre pour un débit déterminé par les vitesses de transmission des différentes lignes de télécommunications. Autrement dit, dans un ensemble où la vitesse de transmission sur une ligne de télécommunications est 300 bauds, l'interruption de débit (BRI) apparait répétitivement à une fréquence d'une fois toutes les 476 microsecondes, ce qui cor- respond à une fois par sous-intervalle. S'il existe d'autres vitesses de transmission sur les autres lignes, le signal DRI apparait à une fréquence qui en dépend.Le mode E/S est prioritaire sur le mode CPU et sur le riiode SC, autrement dit, si un mode CPU ou SC est en vigueur, le mode E/S devient prioritaire après l'exécution de l'un ou l'autre des modes CPU ou SC. En ltabsence dlinterruptIon du débit binaire et par conse- quent, en dehors du mode E/s, la succession des opérations est mode SC, mode SC, mode CPU, mode SC, mode SC, mode CPU, etc. Avec une interruption du débit binaire, et par conséquent dans le mode E/S, le fonctionnement est interrompu de manière que ce dernier mode soit en vigueur pendant la durée nécessaire pour desservir chacun des éléments binaires de la mémoire 20 d'entrées sortie. Dans l'exemple illustré, le mode E/S nécessite seize cycles puisque huit lignes de télécommunications sont desservies pendant chaque cycle. Si par exemple l'interruption du débit binaire apparait pendant le second cycle du mode SC, le fonctionnement est lesiivant: mode SC, mode SC, mode E/S, mode CPU, mode SC, mode SC, mode CPU, etc. En raison de l'organisation particulière du dispositif selon l'invention, il est évident que le mode CPU peut être actif pendant que le mode E/s prend la priorité.Pendant le mode E/S, seul le mode SC peut vitre inhibé. il est évident que cette disposition permet un débit plus important d'échange avec l'unité de traitement 9. Le fonctionnement du dispositif selon lXinvention sera maintenant décrit. Ainsi qu'il a été indiqué ci-dessus, chacun des modes s'applique pendant un cycle, à l'exception du mode ,/S qui peut durer seize cycles. Chacune des opérations de chaque mode pendant un cycle est exécutée pendant la durée d'un souscycle. Par exemple, le cycle peut titre découpé en seize parties égales de 100 nanosecondes chacune. Chacun de ces sous-cycles constitue une phase #0-#15. Au cours de la description qui va suivre, il est supposé qutune opération est exécutée pendant une phase particulière à l'intérieur du cycle.A titre explicatif, cette phase particulière ne présente aucune importance car c'est la succession des opérations qui constitue le point le plus important. La phase à laquelle une opération particulière est exécutée ne sera donc pas mentionnée particulièrement. Pendant le premier mode, ou mode CPU, une adresse est trans férée de l'unité centrale de traitement 9 à la mémoire principale 14 par l'intermédiaire du registre 11 et du circuit logique de sélection 12. La position adressée dans la mémoire principale 14 contient un mot de commande qui est transféré au registre 18 par le circuit logique 16.Le compteur 40 d'état de réception est contrôlé par un détecteur 60 de caractère complet de manière à déterminer si un caractère entier est pret à autre transféré de la mémoire 14 à l'unité de traitement 9 et en mëlne temps, le compteur 42 d'état à l'émission est contré par le détecteur 62 afin de déterminer si un caractère doit être transmis ou non de l'unité de traitement 9 à la mémoire 14. Si les détecteurs 60 et 62 ntindiquent ni l'un ni autre qu'un caractère doit entre transféré, le mot de commande du registre 18 est replacé dans la mémoire 14 par le circuit logique ló, après quoi le registre ll progresse et le cycle se termine. Si le détecteur o0 indique qu'un caractère doit entre transféré de la mémoire 14 à l'unité de traitement 9, une demande de transfert de données d'entrée est émise vers l'unité de traitement 9 qui la reçoit. Si en meme temps le détecteur 62 indique qu'un caractère doit entre transmis de l'unité de traitement 9 à la mémoire 14, une demande de transfert de données sortantes est émise vers l'unité de traitement 9 qui la reçoit. Si les deux détecteurs 60 et 62 indiquent qu'un transfert doit entre effectué, la demande de transfert de données entrantes est d'abord traitée. hais aucune opération n'est exécutée tant que unité de traitement 9 n'est pas prête à accepter la demande. Cela peut ne pas se produire pendant plusieurs cycles et éventuellement pendant plusieurs sous-intervalles, auquel cas le mode CPU reste statique, csest-à-dire que l'adresse du registre 11 reste la même jusqu'à ce que l'unité de traitement 9 accepte la demande. Nême si l'unité de traitement 9 ntaccepte pas la demande de transfert entrant, le caractère de données est trans férié de la memoir 14 au registre 13 par l'intermédiaire du circuit logique 1. Par conséquent, alors que le mode CPU est statique, adresse du registre 11 ne change pas car il n'y a aucun avantage à essayer de transférer des informations d'autres adresses puisque l'unité de traitement 9 donne les ordres et doit entre prote à recevoir les demandes. Si l'unité de traite ment 9 accepte la demande de transfert entrant, le registre de données 13 reçoit une autorisation,de sorte que le caractère qui a été transféré précédemment de la mémoire 14 au registre 13 est maintenant transféré à l'unité de traitement 9. Au cycle suivant du mode CPU, le caractère est transféré du registre 13 à l'unité de traitement 9, si cette dernière n'avait pas accepté le caractère pendant le dernier cycle et si elle est prote à le recevoir.Si le caractère avait été transféré précédemment du registre 13 à l'unité de traitement 9, un caractère est transféré pendant le cycle suivant de l'unité de traitement 9 au registre 13 si une demande de transfert de données entrantes était présente et si l'unité de traitement 9 a accepté cette demande. Si unité de traitement 9 n'a pas accepté cette demandes une tentative est faite pendant le cycle suivant de desservir les demandes pendant le cycle suivant du mode CPU. Si 11 unité de traitement 9 n'accepte pas la demande de transfert de données entrantes, le caractère est transféré de l'unité de traitement 9 au registre 13 et à la mémoire principale 14 par le circuit logique de sélection 16.Lorsque les caractères émis et reçus sont desservis pour la ligne de télécommunications adressée par le registre 11, ce dernier passe à l'adresse suivante. Cela termine le fonctionnement dans le mode CPU pour une adresse déterminée. Pendant le second mode, ou mode SC, unité de traitement 9 transfère une adresse au registre 10 d'adresse d'exploration de ligne qui à son tour adresse la mémoire principale 14 par le circuit logique 12 de manière que le mot de commande correspondant à la ligne adressée soit émis vers le registre 18 par l'intermédiaire du circuit de sélection 15. Simultanément avec le transfert de l'unité de traitement 9 au registre 18, le registre 10 adresse la mémoire 20 d'entrée,Isortie par linter- médiaire du circuit li et du circuit 22. Le circuit logique 22 de sélection d'adresse de mémoire d'entrée/sortie consiste essentiellement en une porte OU qui relie les lignes d'adresses tAR 3-6 au circuit logique 22 en ltabsencedtune commande d'autorisation de mode E/S. Les lignes d'adresses PLAR 3-6 sont marquées par des fils d'adresse provenant du circuit logique 12 et désignés par PIAH 0-7. Il apparait donc que les éléments binaires d'adresse r-rt 3-6 peuvent adresser seize positions de la mémoire 20 d'entrée/sortie, et que les éléments binaires d'adresse > ;1?R 0-2 peuvent adresser et/ou autoriser l'une quelconque de huit lignes de télécommunications. En fait, les éléments binaires d'adresse tAR 3-6 sélectionnent trois groupes de huit éléments binaires dans la mémoire 20 d' en- trée/sortie.Ainsi qu'il a été mentionné précédemment, la mémoire 20 est divisée en trois zones: l'une pour les éléments binaires reçus, une autre pour les éléments binaires émis, et une autre encore pour les éléments binaires de disponibilité. Chacune de ces zones est organisée en une matrice de 16 x 8 de manière qugune adresse 'AR 3-6 spécifie l'un des 16 x 8 éléments binaires de la zone des éléments binaires reçus, l'un des 16 x 8 éléments binaires de la zone des éléments binaires émis, et lsun des lj x 8 éléments binaires de la zone des éléments binaires de disponibilité.Dans chacune des zones, les huit éléments binaires correspondent respectivement aux mêmes lignes de télécommunications, tandis que chacun des éléments binaires des groupes de huit correspond à des lignes de télécommunications différentes. I1 est donc évident que huit lignes sont desservies simultanément dans le mode E/S et, dans le mode SC précédemment décrit, il apparait que l'un de ces huit éléments binaires de lignes différentes est desservi en fonction de 11 adresse spécifiée par le registre 30 et par les éléments binaires d'adresse ASR 0-2. En même temps que le mot de commande est transféré au registre 18, le registre 10 adresse la mémoire 20 de manière que huit éléments binaires reçus, huit éléments binaires émis et huit éléments binaires de disponibilité soient transmis respectivement de la mémoire 20 aux registres 26, 28 et 30 du registre 25. En poursuivant dans le mode SO, et pendant le même cycle, Igdlénent binaire 7 du registre 10 est posi tienne de manière que le mot de données de la mémoire 14 soit adressé.Ensuite, les huit éléments binaires de disponibilité sont transférés du registre 30 au sélecteur 32 d'éléments binaires de disponibilité, et l'élément binaire qui doit entre aiguillé par le sélecteur 32 est transmis aux compteurs 3o et 38 à la commande des éléments binaires adresse ,AR 0-2.Si l'élément binaire de disponibilité est à 11 état "1" pour la ligne adressée, c'est-à-dire 11 élément binaire de disponibilité spécifié par le sélecteur 32, les compteurs 3a et 3b progressent, le compteur 36 ne progressant pas tant qu'un élé- ment binaire de début n'est pas reçu dans le mode de transmission aslchrone. Si l'élément binaire de disponibilité n'est pas à l'état "1" pour la ligne de communication adressée, les compteurs 3 et 38 ne progressent ni l'un ni l'autre.Le fait que les compteurs 36 et 38 ont progressé indique qu'un sous#intervalle, c'est-à-dire un septième d'un intervalle bi nitre, s'est écoulé avec la ligne de télécommunications particulière adressée. Ce fait est important en ce qui concerne le compteur 36 d'échantillonnage à la réception car il doit indiquer le milieu d'un élément binaire reçu lorsqu'il a progressé jusqu'à la position 3. C'est à ce moment que l'élément binaire reçu est échantillonné. Autrement dit, c'est à ce mo- ment que ltélément binaire reçu est transféré de la mémoire 20 à la mémoire 14.A ce moment où le compteur d'échantillon- nage à la réception est en position 3, il fait progresser le compteur 10 d'état à la réception. Ainsi qu'il a été mentionné précédemment, le compteur 40 d'état à la réception indique la position dans le caractère de l'élément binaire qui vient autre reçu. Le détecteur 60 centrale le compteur 40 afin de déterminer si le caractère est complet et l'élément binaire qui vient autre échantillonné est écrit dans la mémoire 14 à la commande du circuit logique 43 d'autorisation d'écriture qui consiste en un décodeur qui choisit l'un des huit éléments binaires possibles d'un caractère.En fait, chaque fois qu'un élément binaire est reçu, il est présenté de la mémoire 20 à la mémoire 14 quel que soit le nombre indiqué par le compteur 36 d'échantillonnage à la réception. Autrement dit, mtme si l'élément binaire reçu n'est pas échantillonné en son milieu et peut autre erroné, il est présenté de la mémoire 20 à la mémoire 14 à chaque progression du compteur d'échantillonnage 36. Mais si le compteur 36 indique le milieu d'un élément binaire, clest-à-dire que théoriquement l'élément binaire correct est transféré réellement de la mémoire 20 à la mémoire 14, le compteur 36 fait progresser le compteur 40 et l'élément binaire qui vient dlê-tre reçu par la mémoire 14 ne peut pas astre superposé à l'élément binaire reçu suivant qui est écrit dans la position suivante du caractère adressé dans la mémoire 14. En variante, chacun des échantillons, qutil soit un échantillon central de l'élément binaire ou non, peut avoir été écrit dans la mémoire 14 tant que l'échantillon correspondant au milieu de l'élément binaire soit le dernier écrit à cette adresse.L'élément binaire reçu est donc transféré de la mémoire 20 à la mémoire 14 par l'intermédiaire du registre 26 d'éléments binaires reçus du sélecteur 27 d'éléments binaires reçus, connecté de manière à transférer ltun des huit éléments binaires indiqués par les éléments binaires d'adresse ,AR 0-2, et Dar ltintermediaire du circuit logique de sélection 15. Ainsi qutil a été mentionné ci-dessus, pendant la partie émission du cycle, le compteur 38 d'échantillonnage à l'émis sion est, ou a été chargé du nombre io qui indique qu'à la progression suivante du compteur 38, un élément binaire sera transféré de la mémoire 14 à la mémoire 20. L'échantillonnage comme dans le mode de réception est inutile dans le mode d'émission en raison de la distorsion beaucoup plus faible des éléments binaires émis. Lorsque l'élément binaire de disponibilité est à l'état "1" pour la ligne adressée, le compteur d'échantillonnage 38 progresse et fait progresser le compteur 42 d'état à l'émission dont la sortie est contrôlée par le détecteur 62.Ainsi outil a été mentionné précédemment, ce détecteur vérifie la présence du mode CPU et sa sortie est connectée au sélecteur 29 d'autorisation d'émission de manière à émettre un élément binaire du caractère à transmettre de la mémoire 14 au registre 28 par l'intermédiaire du circuit logique 16, à la commande du décodeur dSér.lission 31. Ce dernier est commandé par les éléments binaires d'adresse '4AR 0-2 qui indiquent celui des huit éléments binaires qui doit entre introduit dans le registre 28. Le décodeur 31 est également commande dé par le compteur d'échantillonnage 38 indiquant qu'un caractère est pret à entre émis. Le compteur 38 d'échantillonnage à l'émission est à nouveau chargé du nombre Ó afin dtindiquer que d'autres éléments binaires d'un caractère doivent être émis, jusqu'au moment où tous les éléments de ce caractère ont été transmis. Egalement au cours des opérations d'émission dans le mode SC,1'éîément binaire de disponibilité correspondant à la ligne de télécommunications adressée est ramené à '0" dans le registre 30 par le sélecteur 35 d'éléments binaires de disponibilité ramené à zéro après que 1' information a été transmise du sélecteur 29 au registre 28 par l'intermédiaire du décodeur 31.L'élément binaire 7 du registre 10 d'adresse d'exploration de lignes qui était passé précédemment à l'état "1" lorsque le mot de commande avait été transféré au registre 18 de manière que le mot de données puisse entre trans féré à partir de la mémoire 14, est ramené à l'état "0" de manière que le contenu du registre 18 puisse entre remis en mémoire, mis à jour, dans la mémoire 14 par le circuit logique 16. En mame temps que le contenu du registre 18 est replacé dans la mémoire 14, le contenu du registre 25 est transféré dans la mémoire 20. A la fin de ce cycle dans le mode SC, le registre 10 passe à adresse suivante. Cela termine un intervalle ou un cycle complet dans le mode SC.Ainsi qu'il a été mentionné précédemment, ce mode se répète une fois de plus, après quoi le mode CPU entre en vigueur. Ainsi qu'il a été également mentionné, le mode SC cède la priorité au mode E/S dans le cas d'une interruption de débit binaire, ainsi qu'il le sera maintenant décrit. La figure 4 représente une horloge 100 qui fournit des impulsions d'horloge au générateur de phases 102. A titre d'exemple, le générateur 102 peut délivrer seize signaux élémentaires de sous-cycles qui apparaissent tous dans une période d'horloge. Toujours à titre exemple, si la période, ou le cycle de chaque impulsion d'horloge dure 1,6 microsecondes chaque période élémentaire de la phase 0 à la phase 15 dure 100 nanosecondes. Chacun de ces signaux élémentaires commande les opérations décrites ci-dessus dans le mode CPU et dans le mode SC et ainsi qu'il apparattra par la suite, dans le mode E/S et dans le mode LC. horloge 100 fournit également des signaux au circuit diviseur 104.Ce dernier délivre des signaux de sortie F1 à F de fréquences différentes. Le circuit diviseur 104 peut produire un nombre plus ou moins grand de fréquences suivant les différentes vitesses de trans!nission des lignes de télécommunications connectées au dispositif selon l'invention. Si par exemple le nombre des vitesses de transmission differentes des lignes est égal a deux, il suffit que le circuit logique 104 produise deux fréquences. A titre d'exemple, l'appareil selon ltillvention est prévu pour desservir des lignas avec six vitesses de transmission différentes et le circuit diviseur 104 produit donc six fréquences différentes. Le signal PRI d'interruption de débit binaire est produit à une fréquence déterminée par la fréquence des signaux de sortie du circuit diviseur 104. Ce signal est délivré par la porte ET 106 dont une entrée est connectée à la porte OU 108. Cette porte 108 comporte trois entrées qui reçoivent les signaux Ti, T2 et T3. Ces signaux seront décrits ultérieu- renient en regard de la figure 2. Ils sont produits à la fin d'un cycle du mode CPU ou du mode SC par exemple, à la phase 15 déterminée par le générateur de phases 102. Les périodes T1 et '1'2 représentent les moments où le mode SC est en vigueur et la période T3, le moment pendant lequel le mode CPU est en vigueur.De cette manière, la porte 106 ne peut pas être ouverte avant la fin d'un cycle dans l'un ou l'autre de ces modes, de sorte que ces derniers peuvent se dérouler jusqu'au bout. L'autre entrée de la porte 106 est reliée à la sortiede la porte OU 110 dont les entrées sont connectées à six circuits basculeurs du registre 88. Les circuits basculeurs 88 sont à l'état "1" lorsque le signal provenant du circuit diviseur 104 est présent, de sorte qutil produise le signal d'interruption à la fin du cycle en cours.Un circuit basculeur est ramené à "0" par l'intermédiaire d'un circuit à retard d'un cycle connecté entre la sortie du circuit basculeur et son entrée R, ou par le générateur de phases de manière à laisser un temps suffisant pour produire le signal dtinternap- tien à la fin du cycle. Les sorties des circuits basculeurs du registre 88 sont reliées directement aux entrées S des circuits basculeurs corresnondants du registre 90 de manière à produire les signaux SS1 à SS6. Les circuits basculeurs du registre 90 sont également ramenés à O à la fin de la période d'un cycle.Les sorties SS1 à SS6 sont connectées au circuit de décodage de la figure 5 qui sera maintenant décrit. La figure 5 représente un circuit de décodage destiné à sélectionner lune de plusieurs lignes de télécommunications en fonction de l'adresse provenant de l'un particulier des registres 10 ou 11, et en fonction de la ligne de télécommuni cations dont la vitesse de transmission correspond aux inter ruptions de dépit binaire. A titre d'exemple, il a été supposé que ltappareiî selon l'invention desservait 128 lignes. Des groupes de quatre lignes chacun sont desservis par un module de ligne. Il y a donc 32 modules de lignes. Chacun de ces modules est de type courant et il peut comporter, pour chaque ligne, un récepteur, un amplificateur et une porte d'interface connectée pour être ouverte, et un amplificateur d'attaque d'interface de ligne à l'émission dont la sortie est reliée à une ligne de télécommunications et dont l'entrée est reliée à une porte ou un circuit basculeur tampon. Les modules de lignes sont représentés en 120-1 à 120-32 sur la figure 5. Chacun de ces modules est connecté de manière à entre commandé , ainsi que mentionné ci-dessus, et chacun d'entre eux est relié à un circuit bidirectionnel de transfert de données représenté par une dou ble flèche sur la figure 5. Un circuit de décodage 52 reçoit les éléments binaires tAR 3-6 d'adresse à la réception provenant de la sortie du circuit de sélection 12 de manière à présenter l'un de seize signaux à l'une des entrées de l'une des portes il 124-1 à 124-16 et à l'une des entrées de l'une des portes ZR 126 -1 à 126-16. L'autre entrée de chacune des portes 124 et 126 reçoit ltun des signaux Ssl à SSG produits par le circuit de la figure 4. La sortie de chacune des portes 124 est connectée à une porte OU 128 qui délivre un signal SLI et les sortie de chacune des portes 126 sont reliées aux entrées de la porte OU 130 de manière à produire un signal SEL-2, ces signaux apparaissant lorsque lwune quelconque des portes 124 et 126 associées est ouverte. Si le circuit de décodage 122 décode les éléments binaires d'adresse #iAR 3-6 de manière qu'un signal soit présent à lsune des entrées des portes 124-1 et 126-1, et si le signal SS1 est produit, seule la porte 124-1 est ouverte et produit le signal SL-7. Si le circuit de décodage 122 sélectionne les portes 124-4 et 12o-4 et si le signal SS2 est présent, les deux signaux SL-1 et SEL-2 sont produits. Le circuit de décodage 122 produit également des signaux GSI à GS16 qui sont appliqués chacun à des paires de portes ET 122 associées à des paires de modules de lignes 120. Si le signal GS1 est produit, les portes 132-1 et 132-2 sont partiellement ouvertes. Les autres entrées des paires de porte 132 reçoivent le signal Sl-iL-1 et le signal SEL-2. Autrement dit, les deux portes 132-1 et 132-2 reçoivent le signal GSI, la porte 132-1 reçoit le signal SEL-1 et la porte 132-2 reçoit le signal SL-2. Cela est vrai également pour toutes les autres paires de portes y compris les portes 132-31 et 132-32 qui sont associées entre elles ainsi qulaux modules de lignes 120-31 et 120-32. Les portes 132-31 et 132-32 reçoivent chacune à une entrée le signal 16 provenant ducircuit de décodage 122, tandis que la porte 132-31 reçoit le signal SSL-1 et la porte 1 2-32 reçoit le signal SEL-2 à l'autre entrée. Si par exemple, le signal GS1 est produit, les portes 132-i et 132-2 sont partiellement ouvertes. Si le signal SEL-1 est seul produit par la porte 128, seul le module de lignes 120-1 est commandé. Le module de ligne 120-2 n'est commandé que si le signal SZL-2 est présent.Si les deux signaux SEL-1 et SEL-2 sont produits de la manière indiquée précédemment, les deux modules de lignes 120-1 et 120-2 sont commandés. La commande du module de ligne autorise entrée et la sortie de données. Les circuits de données des paires de modules de lignes, tels que 120-1 et 120-2, sont combinées ensemble par une fonction OU pour être reliées au registre 25, et plus particulièrement au registre 26 en ce qui concerne les lignes de réception et au registre 28 en ce qui concerne les lignes d'émission (figure 1).Lescircuitsde données des autres paires de modules de lignes sont également combinés par une fonction OU, et les deux circuits de données de chaque paire de modules sont en outre combinés par une fonction OU avec les deux circuits de données des autres modules de lignes. Lorsque l'un quelconque des modules de lignes d'ordre impair tels que 120-1 et 120-31 est commandé, un signal est émis par la porte OU 102 vers le circuit logique 33 d'éléments binaires de dis tonibilité à l'état Illti de la figure 1, et de mamie, lorsque l'un quelconque des modules de lignes d'ordre pair est commandé, un signal est émis par la porte OU 100 vers le circuit 33.Ce dernier peut comporter des circuits basculeurs tampons et/ou des circuits conformateurs d'impulsions de sorte qutun signal est émis pour passer à l'état 11111 les éléments binaires du registre 30 suivant celle des portes lOO ou 102 qui délivre un signal. Ces deux portes peuventproduire un signal pour passer à l'état "1" tous les éléments binaires de disponibilité (huit au total) du registre 30. Le circuit 33 est donc connecté de manière à passer à l'état "1" quatre éléments binaires de disponibilité si un seul signal est reçu de la porte 100 ou de la porte 102, et à passer à l'état 1 les huit éléments binaires si les deux signaux sont reçus des portes 100 et 102. Il apparait donc que le circuit de décodage de la figure 5 est utilisé pour commander les groupes de lignes de télécommunications par l'intermédiaire des modules de lignes en fonction de la ligne adressée par les éléments binaires 'AR-d et en fonction de la vitesse de transmission des lignes respectives. Il est également visible que les connexions SS1-SSS aux portes 124 et 120 peuvent entre réalisées de manière que toute répartition voulue des vitesses de transmission puisse être accep- tée pour commander les modules de lignes correspondants. Si une seule vitesse de transmission est nécessaire dans le dispositif selon 11 invention, la fréquence qui correspond à cette vitesse de transmission, le signal SS1 par exemple, est connecté à chacune des portes 124 et 12t. Après la manière selon laquelle le signal BRI d'interruption de débit binaire peut entre produit, le mode E/S sera maintenant décrit en regard des figures 1A et 1B. Le signal BRI est counec- té de manière à commander le circuit 22 de sélection d'adresse de mémoire d1entrée/sortie. Dans ce cas, le registre 72 d'adresse de mémoire dlentrée/sortie est connecté à la mémoire 20 par ltintermédiaire du circuit 22. Le signal BRI commande également le compteur 99 qui est positionné de manière à faire progresser seize fois le registre 72 et à revenir ensuite lui mame à zéro.Le registre 72 adresse donc seize fois au total la mémoire 20 de manière à desservir les 128 éléments binaires de chacune des trois zones de la mémoire 20, et cela se produit à chaque entrée dans le mode E/S. A ce moment, et pendant chaque période de progression du compteur 99, (chacune de ces périodes ayant la durée d'un cycle) les opérations suivantes ont lieu. Le ode de fonctionnement E/S dure donc seize fois plus longr- temps que les modes CPU ou SC. Le contenu de la mémoire 20 est donc chargé dans le registre 25 et les donnees sont transferees du registre 28 aux modules de lignes comriandés. En outre, les modules de lignes commandés transmettent les élements binaires reçus au registre 2 et en meme temps, les éléments binaires de disponibilité au registre 30. Après ce transfert bidirec tionnel dtinformBtions,lelecontenu du registre 28 est ramené dans la mémoire 20.Les opérations de chargement du contenu de la mémoire 20 dans le registre 25, le transfert bidirectionnel d'informationset le retour du contenu mis à jour du registre 25 dans la mémoire 20 se poursuivent jusqu'à- ce seule compteur qg ait progressé de manière à adresser chacune des seize positions de la mémoire 20. Après cela, le mode E/S est annulé et le mode SC peut se poursuivre. Si une autre interrun- tion de débit est présente, elle est prioritaire sur le mode SC. Le circuit 16 de sélection Lecture/Ecriture-Dennées/Coulr.ar.- de, réalisé de manière à transférer les informations entre les différents éléments du dispositif selon linvention,est repré senté particulièrement sur la figure 3. Le transfert des informations du registre 18 à la mémoire 14 s'effectue par ltinter- médiaire d'une porte OU 150 dont des entrées sont connectées aux portes El 152 et 154 correspondant respectivement au mode SC et au mode CPU. Le transfert d'informations du registre 13 à la mémoire 14 s'effectue également par la porte OU 150 et la porte ET 156 dans le mode CPU.Le transfert d'un élément binaire du sélecteur 27 d'éléments binaires reçus dans le mode SC s'effectu également par la porte 150 et par la porte ET 158. Le transfert des informations du registre 18 à la mémoire 14 s'effectue par la porte OU loO et les portes ET 162 et 1o4 qui correspondent respectivement au mode CPU et au mode SC. Le transfert d'informations de la mémoire 14 au sélecteur d'émission 29 s'effectue par la porte ET 166 dans le mode SC.Le transfert d'informations de la mémoire 14 au registre 13 s'effectue par la porte ET 168 qui est ouverte dans le mode CPU par le signal provenant du détecteur 60 de sélection de caractère complet La figure 2 fait apparaître les commandes de cadence nécessaires pour imbriquer les différents modes de fonctionnement. Ainsi qu'il a été mentionné précédemment, la période de chaque cycle de mode est divisée en sous-intervalles désignés par phase zéro à phase 15. Chacun des modes CHU et SC est mis en place pendant la période donnée déterminée par les signaux élé mentaires de phase 0 à phase 15. Le dernier signal de sousintervalle, c'est-a-dire la phase 15, fait progresser un compteur 172 qui délivre trois signaux de sortie de signés par Ti, T2,et T3. Chacun des signaux T1 à T3 apparait pendant les phases O à 15.Pendant les périodes élémentaires d'horloge T1 et T2,le mode SC est en vigueur tandis que pendant la période T3, le mode en vigueur est le mode CPU ou le mode LC. Cela est généralement vrai à moins que le signal BRI ne soit présent. Le compteur 172 produit donc le signal T1 et il progresse ensuite nour produire T2 à la phase 15 suivante, puis il progresse pour produire T3 etc. Après cela, T1 etc. sont à nouveau produits. Les circuits représentés aiguillent les signaux T1, T2 et T3 pour qu'ils fassent progresser les registres 11, 10 et 13 de la figure 1, par l'intermédiaire des portes El 174, 176 et 178. En supposant que le signal BRI ne soit pas présent, le mode SC de fonctionnement est en vigueur pendant les périodes Ti et T2. La porte OU 18J est ouverte par l'un ou autre des deux signaux T1 et T2 et elle ouvre la porte ET 176 si le signal I ntest pas présent. Dans ces conditions, le registre 10 progresse à la fin de chaque intervalle d'horloge, et plus particulièrement à la phase 15. Pendant les périodes Ti et T2, le mode SC est donc en vigueur, apras quoi le compteur 172 produit le signal d'horloge T3 qui permet à la porte OU 180 de déclencher le circuit basculeur 182.Si ce dernier est à l'état #O# lors qusil reçoit le signal de déclenchement, le premier signal qu'il produit apparait à sa sortie "1" de sorte que la porte OU 184 délivre un signal à la porte fait 174. Si unité centrale de traitement est prête à accepter un transfert entrant ou sortant, la porte ET 174 est ouverte et fait progresser le registre Il àla phase 15 de l'intervalle d'horloge T3. Le registre 11 est maintenant prêt à adresser le mot suivant dans la mémoire 14 à l'apparition suivante du signal d'horloge T3.Lorsque ce signal T2 apparait, le circuit basculeur 182 est à nouveau déclenché de sorte que sa sortie "O" délivre un signal qui, avec la condition de llabsence du signal de disponibilité LC in diquee par l'amplificateur inverscur 190, ouvre la porte ET 192 qui à son tour, ouvre partiellement la porte ET 174 par l'intermédiaire de la porte OU 184. Comme précédemment, le re gistre 11 progresse Si lwtm.ité centrale de traitement 9 a accepté un transfert denturée ou de sortie.Si pendant la période T3, le mode LC est mis en vigueur de manière que le signal de disponibilité LC soit présent, la parte ET 178 est partiellement ouverte par ce signal, et elle s'ouvre com plètement lorsque le circuit basculeur 182 est déclenché de manière qu'un signal apparaisse à sa sortie 0. Cela fait progresser le registre 13 à la fin de la période d'horloge, c'est-à-dire à la phase 15, de manière qu'il soit prêt à adresser le mot suivant dans la mémoire 14 et rendre une ligne active ou inactive par l'intermédiaire de l'indicateur 70 de ligne active représenté sur la figure 1. Ce point est particulièrement important dans le mode de démarrage initial lorsqu'aucune des lignes de comporte drdicateur pour indiquer si elle est active ou inactive.De cette manière, lorsque toutes les lignes de télécommunications sont explorées entièrement pendant le mode LC, les lignes respectives peuvent btre placées dans ltdtat actif ou dans l'état inactif. Si un signal d'interruption est présent, le registre 10 ne peut pas progresser et le mode SC de fonctionnement est bloqué. Mais le signal BRI ouvre les portes ET 194 et 196 lorsque les signaux T1 et T2 sont présents. Les signaux de sortie de ces deux portes déclenchent le circuit basculeur 182 par ltint--rmédiaire de la porte OU 180 de manière qu'un signal soit présent à l'une ou l'autre des entrées de la porte ET 184 et qu'un signal apparaisse à une entrée de la porte ET 174. Un signal est également appliqué à lune ou l'autre des entrées de la porte OU 184 lorsque le signal T3 est présent. Le mode CPU peut donc entre en vigueur pendant chacune des périodes Ti, T2 et T3. A ce moment, le mode E/S est également en vigueur. Autrement dit, lorsque l'unité centrale de traitement 9 et la mémoire 14 échangent des caractères, la mémoire 20 communique avec les lignes de télécommunications respectives. L'autre entrée de la porte ET 174 est commandée de la mafière suivante. Si le détecteur iO de la figure 1 détecte un caractère complet, un signal est présent à une entrée de la porte El 200 par le fil 59. L'autre entrée de la porte ET 200 est connectée par le fil 71 à ltindicateur de ligne active 70, La porte ET 200 n1 est donc ouverte que si la ligne est active. Cette condition provoque le passage à l'état 1!111 du circuit basculeur 202 qui présente une demande de transfert entrant à l'unité centrale de traitement 9. Si l'unité centrale accepte le transfert entrant, ce qui peut se produire quelque temps plus tard, le circuit basculeur 202 est ramené à l'état O et un signal est appliqué à une entrée de la porte OU 204 de manière à délivrer sur le fil 65 un signal d'autorisation au registre 13 de la figure 1. A ce moment également, un signal est appliqué à une entrée der porte El 206 dont l'autre entrée est reliée à la sortie "0" du circuit basculeur 208.La porte ET 206 reste donc fermée jusqu'à ce que le mot adressé dans la mémoire 14 pour le mode CPU soit autorisé à entrer et sortir un caractère, où l'indiquent les détecteurs ÓO et 62. Si le circuit basculeur 208 reste à l'état tO" parce que le détecteur 62 n'indique aucune demande de transfert sortant, la porte 206 est ouverte et le registre Il est autorisé à passer à l'adresse suivante. Lorsque le détecteur 62 de la figure 1 indique qu'un caractère est demandé dans l'unité centrale de traitement 9, et Si la ligne de télécommunications est active, la porte ET 210 est ouverte par les fils 63 et 71. Cette porte fait passer à l'état "1" le circuit basculeur 208 qui délivre une demande de transfert sortant. Lorsque l'unité centrale de traitement 9 accepte la demande de transfert sortant, le registre 13 est à nouveau ouvert de sorte que l'unité centrale de traitement 9 peut recevoir un caractère. En outre, le circuit basculeur 208 est ramené 3 l'état "O" et un signal est appliqué à l'autre entrée de la porte ET 174 par l'intermédiaire de la porte OU 208.A ce moment, le registre 11 est enfin autorisé à progresser jusqu'à l'état de demande dtentrée/sortie ce qui autorise la poursuite du riode CPU à l'adresse suivante. Il apparait donc que lorsque les signaux T1 et T2 sont produits, et lorsqu'aucun signal BRI n'est présent, le mode SC est en vigueur de sorte que le registre 11 progresse à la fin de chaque cycle. Il apparait également qu'à l'instant T3, le mode CPU est mis en vigueur avec le mode LC selon une disposition alternée de manière que si le iode LC ne doit pas être desservi, le mode CPU entre en vigueur à chaque apparition du signal T3. Il apparait également que Si le signal BRI est produit, le mode SC est inhibé et le mode CPU neut se dérouler pendant des périodes T1, T2 et T3.Cette disposition de cadence permet d'écouler un plus grand débit entre l'unité centrale de traitaient 9 et la mémoire 14 tout en desservant simultanément plusieurs lignes de télécommunications. Bfi de mieux illustrer le fonctionnement du dispositif selon llinvention,la cadence sera décrite dans des exemples particuliers. Si par exemple le débit binaire maximal est 300 éléments binaires par seconde, l'intervalle complet dure 3,33 millisecondes et le 1/7 de cet intervalle dure 476 microsecondes. Le signal d'interruption apparait donc à une fréquence maximale d'une fois toutes les 476 microsecondes, c'està-dire sept fois par intervalle binaire complet. L'intervalle binaire peut également être divisé en périodes plus courtes, en fonction des vitesses de transmission les plus faibles. L'appareil selon l'invention peut égalementfonctionner avec un cycle d'une durée de 1,6 microseconde par opération. Autrement dit, chacune des impulsions T1, T2 et 13 dure 1,6 microseconde tandis que la durée de chaque phase O à 15 est 100 nanosecondes. Selon cette disposition, chaque cycle dans le mode SC dure 1,6 microseconde, chaque cycle dans le mode CPU dure 1,6 microseconde et claque cycle dans le mode LC dure 1,6 microseconde. Le mode ES impose un temps seize fois plus long que les modes prcédsns de sorte qu'à la commande d'un signal BRI, il reste en vigueur pendant un temps total de 25,6 microsecondes.Pendant ces 25,6 microsecondes, seize cycles CPU peuvent se dérouler. Avec 128 lignes et un cycle de 1,6 microseconde, il faut 204,8 microsecondes pour effectuer une exploration complète de toutes les lignes de télécommunications. S'il se présente six interruptions de débit pendant 1/7 d'in tervalles, ou 476 microsecondes, le temps nécessaire pour six opérations E/S complètes est 6 x 2505 = 153,6 microsecondes. En l'absencedu fonctionnement imbriqué et en parallèle des modes CPU et E/S, le temps disponible pour es transferts dans le mode CPU serait la somme de 358,4 microsecondes (204,8 + 153,6), soustraite de 476 microsecondes, soit environ 117 microsecondes. Pondant les 117 microsecondes, au moins 64 cycles dans le mode CPU sont autorisés, dans 1/7 dSintervalle binaire .Mais grâce au fonctionnement imbriqué et en parallèle entre les modes CPU et E/S, pendant les 153,'J microsecon- des affectées aux six cycles dans le mode SC avec la mémoire d#entrée/sortie, 9o cycles supplémentaires peuvent autre affectés au mode CPU1 de sorte que 10 cycles au total sont possibles pendant 1/7 d'intervalle binaire .Il a été constaté que cette repartition des temps était suffisante meme avec la vitesse maximale de pointe des transferts dans le mode CPU avec l'unité centrale de traitemerlts c1 est-à-dire lorsque tous les caractères reçus et transférés se présentent en mbme temps. Il est donc évident que le fait d'avoir prévu plusieurs registres d'adresse de mémoire connectés à une unité de traitement de données et aux mémoires de multiplexage dans un dispositif à accès imbriqué donne au dispositif selon 11 invention la possibilité d' augmenter au maximum l'efficacité de l'accès à la mémoire, de régulariser le temps d'accès des lignes de télécommunications à l'unité centrale de traitement,ce qui donne à cette dernière un temps dtaccès moyen plutôt qu'un temps d'accès maximal par ligne. Cette disposition autorise également les modes indépendants de fonctionnement sans nécessité de circuits complexes destinés à préserver la dernière adresse accédée lors du retour à chaque mode de fonctionnement.Les temps autorisés dans chaque mode sont attribués de manière à garantir le nombre nécessaire de modes SC pour exa#miner les lignes de télécommunications dans une fraction (1/7) d'un intervalle binaire, le reste du temps étant employé pour le mode E/S et le mode CPU ou LO. Lorsque le mode E/S est autorisé, le mode SC est inhibé, ce qui permet à la mémoire principale de fonctionner dans le mode CPU ou dans le mode LC pendant cette période. Cela augmente le rendement du dispositif en permettant le transfert d'informations sur des lignes qui demandent l'accès à l'unité centrale de traitement alors qu'autrement, la mémoire principale serait inactive. Le rendement est encore augmenté grâce à la desserte de sollicitations de l'unité centrale de traitement qui autrement, réduiraient le temps moyen de réponse de l'unité de traitement pour ces lignes tout en demandant 11 accès à l'unité de traitement. Cette imbrication des modes et les registres d'adresses associés dont ai l'unité centrale de traitement une grande souplesse qui lui permet de répondre à chaque sollicitation dans une période prédéterminée qui, selon l'exemple ci-dessus, a une durée calculée de u,J7 millisecondes. Dans le plus mauvais cas, tant que la réponse moyenne de l'unité de traitement ne dépasse pas 22 microsecondes, il a été calculé qu'au cune perte d'infornations ou réduction de la vitesse de transmission ne se produit. L'indépendance de chaque mode et des registres d'adresse associés confère au dispositif la possibilité de conserver la trace de la dernière ligne traitée dans chaque mode, de sorte qu'aucune ligne n'échappe à une opération nécessaire. En outre, la mérllorisation temporaire etltéchange de ces informations ne sont pas nécessaires car elles se trouvent déjà dans le registre d'adresse correspondant au mode associé, Le registre d'adresse utilisé dans le mode CPU se comporte également comme une mémoire tampon de l'unité de traitement qui identifie la ligne sollicitant l'accès, de sorte qu'aucun tampon spécial n1 est nécessaire pour satisfaire cette sollicitation. La subdivision du fonctionnement du dispositif en plusieurs modes qui sont en vigueur dans une relation de temps déterminée pendant une fraction d'intervalle binaire , simplifie l'ensemble des circuits logiques et les spécifications peuvent entre satisfaites dans les plus mauvais cas, bien que sa probabilité' d'apparition soit réduite. Il va de soi que de nombreuses modifications peuvent titre apportées au dispositif décrit et représenté sans sortir du cadre de l'invention. REw ICA'i'IO~S 1 - i)isnositif de multiplexage de lignes de télécommunications, caractérisé en ce qu'il comporte une première mémoire, une seconde mémoire, plusieurs lignes de télécommunications, un disoositif destiné à relier sélectivement lesdites plusieurs lignes de télécommunications à ladite première mémoire dans un premier mode de fonctionnement et un dispositif destiné à relier sélectivement ladite première mémoire à ladite seconde mémoire dans un second mode de fonctionnement. 2 - Dispositif selon la revendication 1, caractérisé en ce qu'il comporte également un dispositif de traitement de données et un dispositif destiné à relier sélectivement ladite seconde mémoire audit dispositif de traitement de données dans un troisième mode de fonctionnement. 3 - Dispositif selon la revendication 2, caractérisé en ce que ladite seconde mémoire comporte également une première zone comprenant des positions pour plusieurs mots de données qui contiennent chacun un caractère de réception destiné à entre transféré audit dispositif de traitement et un caractère d'émis sion destiné à betre transféré à l'une desdites lignes de télécommunications, chacun desdits caractères étant constitue par plusieurs éléments binaires, ladite seconde mémoire comportant également une seconde zone comprenant des positions pour plu- sieurs mots de commande qui indiquent chacun le nombre d'éléments binaires reçus pour ledit caractère de réception et le nombre d'éléments binaires émis pour ledit caractère d'émission. 4 - Dispositif selon la revendication 2, caractérisé en ce qu'il comporte également un dispositif destiné à produire un signal d'interruption et un dispositif qui, à la commande dudit signal d'interruption, inhibe le second mode et autorisé le premier mode. 5 - Dispositif selon la revendication 4, caractérisé en ce qu'il comporte également un dispositif destiné à autoriser le transfert dtinformations avec chacune desdites lignes de télécommunications chaque fois que le premier mode est autorisé. 6 - Dispositif de multiplexage de lignes de télécommuni- cations, caractérisé en ce qu'il comporte une mémoire principale comprenant plusieurs premières positions destinées chacune a mémoriser un caractère reçu et un caractère émis, et plusieurs secondes positions destinées chacune à mémoriser un mot de cown- mande, une mémoire d'entrée/sortie comprenant plusieurs troi- sèmes positions destinées chacune à mémoriser un élément binaire d'un caractère reçu et plusieurs quatrièmes positions destinées chacune à mémoriser un élément binaire d'un caractère émis, plusieurs lignes de télécommunications dont le nombre est égal au nombre desdites premi#res, desdites secondes, desdites troisièmes et desdites quatrièmes positions, un dispositif de traitement de données, un premier dispositif destiné à transférer l'un desdits caractères reçus de ladite mémoire principale audit dispositif de traitement de données dans un mode CPU de fonctionnement, un second dispositif destiné à transférer l'un desdits caractères émis dudit dispositif de traitement à ladite mémoire principale pendant le mode CPU de fonctionnement, un troisième dispositif destiné à transférer un élément binaire de l'un desclits caractères reçus, de ladite mémoire d'entrée/sortie à ladite mémoire principale pendant un mode SC de fonctionnement, un quatrième dispositif destiné à transférer un élément binaire de ltw1 desdits caractères émis, de ladite mémoire principale à ladite mémoire d'entrée/sortie pendant ledit mode SC de fonctionnement, un cinquième dispositif destiné à transférer un élément binaire d'au moins un caractère, de ladite mémoire d'entrée/sortie à l'une au monns desdites lignes de téléco-#aunications dans mi modem E/s de fonctionnement, et un sixième dispositif destiné à transférer un élément binaire d'au moins un caractère, de l'une au moins desdites lignes de télécommunications à ladite mémoire d'entrée/sortie dans ledit mode B/S de fonctionnement. 7 - Dispositif de mu1tiple#age de lignes de télécommunica- tions, caractérisé en ce qu'il comporte une mémoire destinée à enregistrer des éléments binaires d'informations, mi premier dispositif de couplage destiné à relier ladite mémoire de manière à transférer plusieurs éléments binaires en parallèle entre ladite mémoire et un dispositif de traitement de données, un second dispositif de couplage destiné à relier ladite mémoire de manière à transférer lesdits éléments binaires en série entre ladite mémoire et plusieurs lignes de télécommunications, ladite mémoire comprenant un premier dispositif destiné à ôsseni bler lesdits éléments binaires en série et un second dispositif destiné a assembler lesdits éléments binaires par groupesle- dit dispositif de multiplexage comportant également un dispositif de commande, commandé lui-même par un signal d'inter ruption et qui comporte un dispositif destiné à bloquer ledit premier et ledit second dispositif d'assemblage de manière à inhiber tout autre assemblage desdits éléments binaires, un dispositif destiné à autoriser ledit second dispositif de couplage à transférer en série ceux desdits éléments binaires qui ont tété assemblés précédemment, et un dispositif destiné à autoriser ledit premier dispositif de couplage à transférer en parallèle les groupes desdits éléments binaires qui ont été assemblés précédemnent. 8 - Dispositif de multiplexage de lignes de télécommunica- tions, caractérisé. en ce qu'il comporte plusieurs lignes de télécoramunications, une première mémoire, une seconde mémoire, un dispositif de traitement de données, un premier dispositif de couplage destiné à relier sélectivement lesdites plusieurs lignes de télécommunications à ladite premier mémoire dans un premier mode de fonctionnement, un second dispositif de couplage destiné à relier sélectivement ladite première mémoire à ladite seconde mémoire dans un second mode de fonctionnement, un troisième dispositif de couplage destiné à relier sélectivement ladite seconde mémoire audit dispositif de traitement de données dans un troisième mode de fonctionnement, un dispositif de cadence destiné à débloquer ledit second et ledit troisième dispositif de couplage dans un ordre prédéterminé, un dispositif destiné à produire un signal d'interruption et un dispositif de commande, commandé lui-m & e par ledit signal d'interruption, et qui comporte un dispositif destiné à débloquer ledit premier dispositif de couplage, un dispositif destiné à bloquer ledit second dispositif de couplage et un dispositif destiné à débloquer ledit troisième dispositif de couplage lorsque ledit second dispositif de couplage est bloqué de rilanière que ledit troisième dispositif de couplage soit débloqué pendant la période prévue pour le second mode de fonctionnement. 5 - Dispositif selon la revendication S, caractérisé en ce qu'il comporte également un premier dispositif destiné à indiquer que le troisième mode de fonctionnement n'est pas en vigueur pendant ladite séquence prédéterminée, mi second disposi- tif destiné a indiquer que ledit signal dt interruption est inac tif et un dispositif commandé par ledit premier et ledit second dispositif indicateur est destiné à autoriser ledit second mode de fonctionnement pendant la période attribuée audit troisième mode par ledit dispositif de cadence. 10 > Dispositif de multiplexage de lignes de télécommunications, caractérisé en ce qu'il comporte un dispositif de traitement de données, plusieurs lignes de télécommunications, une première mémoire, une seconde mémoire, un premier registre connecté de manière à adresser ladite seconde mémoire pendant un premier cycle de fonctionnement dudit dispositif pendant lequel des informations sont transférées entre ledit dispositif de traitement de données et ladite seconde mémoire, un second registre connecté de maniere à adresser ladite seconde mémoire et ladite première mémoire pendant un second cycle de fonctionnement dudit dis ositif, pendant lequel des informations sont transférées entre ladite première mémoire et ladite seconde mémoire, un dispositif destiné à débloquer sélectivement ledit premier cycle et ledit second cycle, un dispositif destiné à produire un signal d'interruption et un dispositif de commande, commandé lui-meme par ledit signal d'interruption et qui comporte un dispositif destiné à inhiber le fonctionnement prévu pendant ledit second cycle, un dispositif destiné à autoriser Dendant ledit second cycle le fonctionnement prévu pendant ledt premier cycle, et un dispositif destiné à coupler sélectivement lesdites plusieurs lignes de télécommunications à ladite première mémoire. 11 - Dispositif selon la revendication 10, caractérisé en ce qutil comporte également un premier dispositif destiné à indiquer que ledit dispositif de traitement n'est pas pret à transférer des informations pendant ledit premier cycle de fonctionnement, un second dispositif destiné à indiquer que ledit signal d'interruption est inactif et un#dispositif commandé par ledit premier et ledit second dispositif indicateur et destiné à autoriser pendant ledit premier cycle, le fonc tiennement prévu pendant ledit second cycle.