La présente invention concerne un transistor du type planaire formé dans une plaquette semi-conductrice et comportant, d'une part, une région de collecteur de haute résistivité à l'intérieur de laquelle est formée la région de base contenant elle-meme au moins une région d'émetteur et, d'autre part, une couche de même type de conduction que la région de collecteur, mais de haute conductivité, incluse dans cette région de collecteur et disposée, au moins en partie, sous lesdites régions, les contacts de base, d'émetteur et de collecteur étant agencés sur la même face de ladite plaquette. On sait que, dans un transistor, la valeur de la résistance de collecteur est très importante : de cette résistance, liée à la résistivité du matériau semi-conducteur formant ce collecteur, dépend, en effet, pour une grande part, la valeur de la tension de saturation entre émetteur et collecteur. Or, on sait que dans certaines applications, notamment en commutation, il est nécessaire que cette tension entre émetteur et collecteur soit la plus faible possible, c'est-à-dire que la résistance entre ces deux régions soit également la plus faible possible. C'est pourquoi il est courant, dans le cas de transistors intégrés dans un bloc semi-conducteur, de réaliser dans ou sous la région de collecteur une zone de même type de conduction que celui ci, mais fortement dopée, donc de faible résistivité, incluse dans le corps semi-conducteur du transistor et appelée couramment "couche enterrée". Cependant, cette couche enterrée présente l'inconvénient de déterminer une seule valeur de tension de saturation, alors qu'il peut être intéressant, dans certaines applications, d'avoir un choix de valeurs différentes. te but de la présente invention est d'obtenir un transistor de commutation comportant une pluralité de eqllecteurs et présentant un choix de valeurs différentes en ce qui concerne d'une part la tension de saturation entre collecteur et émetteur, d'autre part la résistance entre lesdits collecteurs. L'idée de base de l'invention est que la valeur de la résistance de collecteur varie avec l'emplacement de la couche incluse ou enterrée par rapport à l'émetteur du transistor. Selon l'invention, le transistor du type planaire formé dans une plaquette semi-conductrice et comportant d'une part, une région de collecteur de haute résistivité à l'intérieur de laquelle est formée la région de base contenant elle#mAeme au moins une région d'émetteur et, d'autre part, une couche de même type de conduction que la région de collecteur, mais de haute conductivité, incluse dans cette région de collecteur et disposée au moins en partie sous lesdites régions, les contacts de base, d'émetteur et de collecteur étant agencés sur la même face de ladite plaquette, est caractérisé en ce qu'il comporte au moins deux contacts de collecteur et en ce que ladite couche incluse est formée d'au moins deux îlots séparés dont l'un est disposé sous l'un des contacts de collecteur et sous la portion de région de base entourant immédiatement la région d'émetteur, tandis que l'autre est disposé sous l'autre contact de collecteur tout en restant à l'extérieur de l'aplomb du contour de ladite région de base. Ainsi, chacun des trajets de collecteur correspondant à chacun desdits contacts présente, par rapport à l'émetteur, une résistance qui lui est propre et qui peut être déterminée à l'avance en tenant compte de la résistivité du matériau semiconducteur, les divers îlots de la couche incluse présentant également entre eux une résistance pouvant être déterminée au préalable. Dans le cas le plus simple où le transistor selon ltinvention ne comporte que deux îlots enterrés, on constate, entre le contact d'émetteur et chacun des contacts de collecteur correspondant aux deux îlots enterrés, une résistance de saturation différente, celle correspondant à l'îlot partiellement situé sous la région d'émetteur étant plus faible que l'autre ceci présente l'avantage de rendre le transistor versatile. lie brevet britannique n0 1.079.630 concerne un transistor du type planaire dans lequel une couche enterrée est partagée en deux régions distinctes. Dans ce transistor, les deux régions sont disposées de telle sorte qu'elles se trouvent chacune, d'une part, sous une portion de la région de base mais à distance de la région d'émetteur, d'autre part, sous une partie de contact de collecteur, ce qui conduit à maintenir entre collecteur et émetteur une tension relativement importante. De plus, ce transistor étant prévu pour être utilisé en amplificateur différentiel, l'impédance de sortie qui est due à la disposition des deux régions de la couche enterrée doit être compensée pour éviter des perturbations dans le circuit. Dans le brevet français n0 1.583.247 on a décrit que la couche enterrée pouvait être limitée à des régions bien déterminées pour permettre un libre passage de la diffusion d'or effectuée à partir de la surface inférieure du transistor et destinée à diminuer le temps de stockage des porteurs minoritaires dans la base et le collecteur et à augmenter ainsi la rapidité de commutation. Dans ce brevet, les régions de la couche enterrée sont situées uniquement sous la région de base entourant la région d'émetteur de manière qu'on obtienne une résistance de saturation faible.En fait, le dispositif décrit dans ce brevet équivaut à deux transistors ayant une région de base commune, de telle sorte que chacun des contacts peut être utilisé à la fois comme liaison de polarisation et comme commande d'éléments actifs d'un circuit quelconque. Ainsi, les transistors décrits dans les deux brevets précités sont différents de l'objet de l'invention. Avantageusement, le transistor selon l'invention est également caractérisé en ce que le contact de collecteur, correspondant à l'îlot disposé à l'extérieur de l'aplomb du contour de la région de base, est un contact de polarisation, tandis que chacun des contacts de collecteur, correspondant aux îlots disposés sous eux et sous la portion de base qui les entoure, constitue une sortie de signaux électriques. Il est ainsi possible d'isoler la fonction de polarisation de la fonction active et de réduire ainsi au mieux la tension de saturation entre émetteur et le contact de collecteur ayant la fonction active. Dans un mode avantageux de réalisation, le transistor selon l'invention comporte trois contacts de collecteur et deux régions d'émetteur contenues dans la même région de base et la couche incluse est formée de trois îlots séparés dont l'un est disposé sous l'un des contacts de collecteur tout en restant à l'extérieur de l'aplomb du contour de la région de base, tandis que chacun des deux autres îlots est disposé sous l'un des autres contacts de collecteur et sous la portion de région de base entourant immédiatement l'une des régions d'émetteur. Un tel transistor présente l'avantage d'avoir deux fonctions actives qui peuvent être rendues relativement indépendantes l'une de l'autre en choisissant judicieusement les formes et les dimensions des divers îlots enterrés qui déterminent les résistances de saturation. Il peut donc être utilisé en particulier dans un ensemble de commutation et notamment dans un circuit logique à couplage direct (DCTL). Dans ce type de circuit, une pluralité de transistors est couplée en parallèle et commandée par un ou plusieurs transistors situés en amont et dits, de ce fait, transistors de commande. Lors du fonctionnement, les transistors commandés passent dans l'état inverse de celui des transistors de commande et peuvent attaquer également d'autres transistors situés en aval Les tensions appliquées aux bases des transistors commandés proviennent du collecteur des transistors de commande. En principe, les bases desdits transistors commandés sont donc reliées directement aux collecteurs desdits transistors de commande mais, en réalité, il est nécessaire d'inclure pour chaque liaison une résistance de faible valeur ayant pour but de compenser la dissymétrie des caractéristiques de chacun des transistors commandés, dissymétrie qui peut provoquer une instabilité dans les états de blocage ou de conduction. L'inconvénient de la présence de ces résistances réside dans le fait qu'elles diminuent notablement le courant de blocage des transistors commandés et augmentent ainsi leur délai de blocage. Jusqu'à présent, ces résistances ont dû être élaborées isolément, ce qui, dans le cas le plus courant où le circuit DCTL fait partie d'un ensemble intégré, pose des pro blèmes de topologie et de technologie en raison de leur nombre et de leurs dimensions. De tels problèmes se trouvent sinon supprimés du moins fortement atténués par des transistors selon la présente invention. En effet, d'une part un même transistor peut commander plusieurs transistors en aval, d'autre part la résistance créée entre les divers îlots enterrés de chaque transistor de commande est utilisée pour l'adaptation de la liaison avec la base des transistors commandés, ce qui permet d'éviter la réalisation de résistances diffusées et diminue ainsi l'encombrement. Par ailleurs, les résistances ainsi créées présentant une valeur de résistance de saturation faible par rapport à l'émetteur n'interviennent pas pour limiter le courant de blocage. La description qui va suivre, en regard des dessins annexés, donnés à titre d'exemple non limitatif, fera bien comprendre comment l'invention peut être réalisée. La figure 1 est une vue schématique de dessus d'un transistor conforme à linvention. La figure 2 en est une coupe schématique selon la ligne Il-Il de la figure 1. La figure 3 est une vue de dessus schématique d'une variante de réalisation du transistor selon l'invention, plus spécialement destiné aux circuits de commutation. La figure 4 est une coupe schématique suivant la ligne IV-IV du transistor de la figure 3. La figure 5 est une vue de dessus partielle d'un circuit intégré DCTL comprenant une pluralité de transistors selon l'invention. La figure 6 illustre, par un schéma électrique équivalent, la portion de circuit intégré représenté sur la figure 5. Les exemples décrits ci-après concernent des transistors NPN, mais il va de soi que l'on peut réaliser selon l'invention des transistors PNP ; il y a lieu alors d'inverser tous les types de conductivité mentionnés ci-dessous. De plus, il est à noter que les dimensions sur les dessins sont considérablement exagérées et non proportionnées, ceci afin de rendre les figures plus claires. Les couches superficielles d'oxyde, conséquentes aux diverses opérations thermiques, ne sont pas représentées. il n'est pas fait allusion à ces couches protectrices au cours de la description, car la formation de telles couches et l'ouverture de fenêtres aux emplacements désirés sont des opérations systématiques précédant toute opération de diffusion faisant appel à des techniques connues. De même, il n'est pas toujours fait allusion aux opérations de dépôt ou de prédiffusion de l'impureté que l'on veut faire diffuser, étant entendu que les opérations de diffu sinon sont le plus souvent, sauf spécification contraire, précédées d'un dépôt de prédiffusion. Le transistor planaire T montré par les figures 1 et 2 comporte un émetteur E, une région de base B dans laquelle est formé l'émetteur E et un collecteur C comportant deux zones de contact C1 et C2 de faible résistivité. Conformément à l'invention, le transistor T comporte également une couche enterrée divisé en deux îlots dont l'un Il est disposé sous la zone de contact C1 et à l'extérieur de l'aplomb de la région de base B et dont l'autre I2 est disposé à la fois sous la portion de la région de base comportant l'émetteur E et sous la zone de contact C2. Pour réaliser le transistor T conforme à l'invention, illustré par les figures 1 et 2, on part d'un substrat de silicium 1, de type P, et sur une surface 2 de ce substrat 1 convenablement préparée, on dépose localement, en prédiffusion, des îlots 31 et 32 de faible résistivité et de type de conductivité opposé à celui dudit substrat 1 ainsi que, éventuellement, des flots d'impuretés de même type que celles du substrat 1, mais en forte concentration, non représentés sur les figures et destinés à former des Cloisons d'isolement. Ces îlots et les îlots 31 et 32 qui constituent l'ébauche des îlots li et 12 sont réalisés aux formes désirées par des techniques de masquage bien connues des spécialistes. Sur la surface 2 du substrat 1, y compris sur les îlots prédiffusés, on dépose ensuite une couche épitaxique 4 destinée à former le collecteur C de type de conductivité opposé à celui du substrat 1, donc de type N et de forte résistivité. Par suite des traitements thermiques nécessaires, les îlots prédiffusés, notamment les îlots 31 et 32 évoluent et pénètrent dans la couche épitaxique 4 formée. sur la face externe 5 de la couche 4, on effectue alors simultanément des îlots de prédiffusion de type P, dont l'un portant la référence 6 est destiné à la réalisation de la base B du transistor, tandis que les autres (non représentés sur les figures) sont destinés à prolonger les cloisons d'isolement. Enfin, une diffusion simultanée dans la couche 4 et dans l'îlot 6 d'impuretés à taux de concentration élevé donnant le type de conduction N permet la réalisation de l'émetteur E et des zones de contact C1 et C2 du collecteur C. Ces zones de contact C1 et C2 sont respectivement disposées au-dessus des îlots I1 et 12, l'îlot 12 se prolongeant également sous l'émetteur E. Ainsi, dans l'exemple de réalisation représenté, le transistor T comporte deux chemins de conduction pour le collecteur C aboutissant respectivement aux zones de contact C1 et C2 Il est à noter que dans une variante de réalisation on peut effectuer la diffusion de façon que les îlots C1 et C2 rejoignent les îlots I1 et 12 de la couche enterrée. La dernière opération consistE à réaliser, par des techniques de métallisation bien connues des spécialistes, les plages de contact 9 sur la base B, 10 sur l'émetteur E, 111 et 112 sur les zones de contact C1 et C2 de collecteur. Le transistor T comporte donc deux chemins de collecteur dont l'un aboutissant à 111 présente, par#rapport à l'émetteur E une forte résistance de saturation et dont l'autre, aboutissant à 112, au contraire présente une faible résistance de saturation. Par ailleurs, les îlots I7 et I2 déterminent entre eux une résistance dont la valeur peut être déterminée au choix en tenant compte de la résistivité de la couche épitaxique 4 et de la résistivité et de la configuration desdits îlots I1 et 12 et des îlots C1 et C2. Les figures 3 et 4 représentent en vue de dessus et en coupe une forme de réalisation de l'invention plus parti culièrement destinée à un circuit logique DCTL, comportant deux émetteurs et trois contacts de collecteur. Les différentes étapes de réalisation de ce transistor sont identiques à celles précédemment décrites et correspondant aux figures 1 et 2. Le transistor est réalisé sur un substrat 21 de type P à partir de la surface 22 duquel on a d'abord prédîffusé des îlots 231, 232 et 233 ébauches des îlots Ii, I2 et 13 enterrés, puis déposé une couche épitaxique 24 de type N et de haute résistivité, destinée à former le collecteur C. Dans cette couche 24 et à partir de sa face externe 25, on forme alors une région de base B de type Pt puis, simultanément, les régions d'émetteur E1 et E2 et des zones de contact de collecteur C1, C2 et C3 en regard des îlots enterrés 11, 12 et 13, les régions d'émetteur et les zones de contact de collecteur étant de type N+ a forte concentration en impuretés. La dernière opération consiste à former, par métallisation, les plages de contacts 29 sur la base B, 301 et 302 sur les régions d'émetteur E1 et E2 et 311, 312, 313 sur les zones de contact de collecteur C1, C2 et C3. Un tel transistor comporte trois contacts de collecteurs dont deux, 311 et 313 correspondent, par rapport à l'émetteur, à des chemins de conduction de faible résistance de saturation et dont la troisième, 312, correspond, au contraire, à un chemin de conduction de forte résistance de saturation. Par ailleurs, les trois collecteurs présentent entre eux une résistance qui peut être déterminée au choix en tenant compte de la résistivité de la couche épitaxique 24 et de la résistivité et de la configuration des Palots li, 12, 13 et C1, C2, C3. La figure 5 montre en plan une portion de circuit intégré DCTL mettant en oeuvre des transistors selon l'invention, le schéma électrique équivalent de la même portion étant illustré par la figure 6. Dans cet exemple, Tes transistors sont réalisés dans une plaquette 40 en silicium de type P comportant une couche superficielle épitaxique de type N. Dans cette plaquette et cette couche sont diffusées des cloisons d'isolement 41 délimitant des caissons 42, 43, 44, 45, dans lesquels sont diffusés les îlots enterrés, les bases, les émetteurs et les chemins de collecteur des transistors selon l'invention T42, T43, T44 et T45. Ces transistors sont de type NPN et sont réalisés selon les techniques bien connues d'intégration par des opérations d'oxydation, de photogravure et de dépôt et diffusion d'impureté . Sur la figure 5 apparaissent, en outre, le réseau de conducteurs métalliques 46, en aluminium par exemple, constituant les interconnexions conformément au schéma de la figure 6, la couche isolante sous ces interconnexions 46 étant constituée par la couche de bioxyde de silicium formée à la surface de la plaquette 40 à la suite des différents traitements thermiques. Les transistors T42 et T43 constituent les transistors de commande du transistor T45, le transistor T42 commandant également le transistor T44, par association avec un autre transistor non représenté sur les figures, et les transistors T44 et T45 pouvant commander eux-mêmes un autre étage de transistors. La commande des transistors constituant l'entrée d'un étage est obtenue par liaison de leur base avec les collecteurs des transistors les commandant à travers une résistance de faible valeur compensant la dissymétrie des caractéristiques des transistors. Par exemple, la commande du transistor T45 est obtenue par attaque de sa base B45 par les collecteurs C'42 et C43 des transistors de commande T42 et Tn3. Les résistances R'42 et R3 introduites dans la liaison entre les transistors T42, T43, T45 sont obtenues en fait par la scission en plusieurs portions de la couche enterrée desdits transistors T42 et T43 : en effet, R'42 correspond à la résistance entre le collecteur C'42 et le collecteur C#42 du transistor T42 et R43 à la résistance entre le collecteur C43 et le collecteur C"43 du transistor T43. Ces résistances dont les valeurs sont déterminées, d'une part, par la résistivité de la couche épitaxique, d'autre part par la résistivité et la configuration des portions de couche enterrée, présentent par rapport à l'émetteur une résistance de saturation faible de telle sorte qu'elles n'interviennent pas pour limiter le courant de blocage. Au même instant, les collecteurs C42 et C'43 des transistors T42 et T43 participent à l'attaque d'autres transistors, tandis que les collecteurs C"42 et Cl'43 sont utilisés pour leur polarisation. REVENDICATIONS 1.- Transistor du type planaire formé dans une plaquette semi-conductrice et comportant, d'une part, une région de collecteur de haute résistivité à l'intérieur de laquelle est formée la région de base contenant elle-même au moins une région d'émetteur et, d'autre part, une couche de même type de conduction que la région de collecteur, mais de haute conductivité, incluse dans cette région de collecteur et disposée au moins en partiesous lesdites régions, les contacts de base, d'émetteur et de collecteur étxlt agencés sur la même face de ladite plaquette, caractérisé en ce qu'il comporte au moins deux contacts de.collecteur et en ce que ladite couche incluse est formée d'au moins deux îlots séparés dont l'un est disposé sous l'un des contacts de collecteur et sous la portion de région de base entourant immédiatement la région d'émetteur, tandis que l'autre est disposé sous l'autre contact de collecteur tout en restant à l'extérieur de l'aplomb du contour de ladite région de base. 2.- Transistor -selon la revendication 1, caractérisé en ce qu'il comporte trois contacts de collecteur et deux régions d'émetteur contenues dans la même région de base et en ce que la couche incluse est formée de trois îlots séparés dont l'un est disposé sous l'un des contacts de collecteur tout en restant à l'extérieur de l'aplomb du contour de la région de base, tandis que chacun des deux autres îlots est disposé sous l'un des autres contacts de collecteur et sous la portion de région de base entourant immédiatement l'une des régions d'émetteur. 3.- Transistor selon l'une des revendications 1 ou 2, caractérisé en ce que le contact de collecteur, correspondant à l'îlot disposé à l'extérieur de l'aplomb du contour de la région de base, est un contact de polarisation, tandis que chacun des contacts de collecteur, correspondant aux îlots disposés sous eux et sous la portion de base qui les entoure, constitue une sortie de signaux électriques. 4.- Circuit logique, notamment à couplage direct, caractérisé en ce qu'il comporte une pluralité de transistors selon l'une des revendications 1 à 3, couplés en parallèle et commandés chacun par au moins un transistor disposé en amont. 5.- Circuit logique à couplage direct selon la reven dication 4, comportant une pluralité de transistors selon les revendications 2 et 3, caractérisé en ce que chacun de ces transistors commande deux autres transistors de ce circuit, disposés en aval, par l'intermédiaire de ses deux contacts de collecteur correspondant aux îlots de la couche incluse disposés en partie sous eux et sous les portions de région de base entourant immédiatement les deux régions d'émetteur. 6.- Circuit logique selon l'une des revendications 4 ou 5, caractérisé en ce que la résistance de liaison ,entre un transistor de commande et un transistor commandé, est formée par le trajet semi-conducteur résistant compris entre le contact de collecteur correspondant à l'îlot disposé à l'extérieur de l'aplomb du contour de la région de base et l'un des contacts de collecteur correspondant à un îlot disposé en partie sous lui et sous la portion de région de base entourant immédiatement la région d'émetteur correspondante. 7.- Circuit logique selon l'une des revendications 4, 5 ou 6, caractérisé en ce que les transistors sont intégrés dans le même corps semi-conducteur.