i 2101188 La présente, invention concerne une mémoire comprenant plusieurs éléments de mémoire disposés en rangées et en colonnes, éléments aménagés de manière à recevoir un accès par le fait qu'un faisceau ou rayon d,électrons explore une voie de détection le long de tous 5 les éléments d'une rangée sélectionnée. On connaît déjà une mémoire -de ce genre, mais qui a l'inconvénient qu'aucun dispositif n'est prévu pour commander le progrès du faisceau d'électrons à travers les éléments de la rangée sélectionnée. Il en résulte des difficultés pour l'accès aux éléments lors-10 qu'on désire notamment que certains de ceux-ci ne soient pas des éléments actifs, par exemple lorsque certains d'entre eux sont estimés posséder des caractéristiques opératoires non satisfaisantes. Un objet de la présente invention est de réaliser une mémoire qui permet d'éliminer cet inconvénient. 15 La mémoire selon.l'invention comporte plusieurs éléments ac tifs individuels disposés en rangées et en.colonnes, l'accès aux éléments se faisant par le fait qu'un dispositif à faisceau d'électrons ez$lore un trajet de détection dans tous les éléments d'une rangée sélectionnée, caractérisé par un organe de repère conducteur 20 électriquement associé à chaque élément, les organes de repère dans chaque rangée étant aménagés dans ledit trajet de détection et connectés à un conducteur commun dans cette rangée, le conducteur commun étant relié à un circuit logique de façon qu'en fonctionnement, le passage du faisceau d'électrons à travers l'organe de repère en-25 gendre un signal de repérage dans l'organe de repère ; la disposition étant telle que l'exploration de chaque élément de mémoire actif de la rangée sélectionnée soit indiqué par le circuit logique en question. On a représenté aux dessins ci-joints une forme non limitative 30 de réalisation de 1*Invention et dans ces dessins : Fig. 1 est un dispositif semi-conducteur à oxyde métallique ; Fig. 2 représente une série de formes d'ondes faisant comprendre comment un bit binaire peut être inscrit dans le dispositif de la Fig. 1 ; 35 Fig. 3 représente une série de formes d'ondes permettant de comprendre comment un bit binaire peut être effacé du dispositif de la Fig. 1 ; Fig. 4 est un schéma permettant de comprendre comment un bit binaire inscrit dans le dispositif de la Fig. 1 peut être lu de fa-40 çon non destructive dans ce dispositif ; 71 28196 2 2101188 Fig. 5 représente àTune manière générale la mémoire à accès par faisceau ; Fig. 6 montre la cible ou anticathode de la Fig. 5 ; Fig. 7 est une coupe selon la ligne 7-7 de la Fig. 6 avec les 5 connexions prévues entre les diverses pièces de la cible ; Fig. 8 est une vue d'une section de ladite cible ; Fig. 9 est un schéma montrant des parties éclatées de la section de Fig. 8 ; Fig. 10, 11, 12 et 13 sont des coupes selon les lignes 10-10, 10 11-11, 12-12 et 13-13 de la Fig. 9 respectivement ; Fig. 14 est un schéma-bloc du circuit logique destiné à la mémoire de la Fig. 5. Avant de décrire la mémoire proprement dite, on rappellera certains principes de fonctionnement d'une telle mémoire . On se 15 référera à cet effet à la Fig. 1 qui montre un transistor 10 à semi-conducteur et oxyde métallique (MOS) avec canal de renforcement P. Ce transistor 10 est constitué par un substrat 12 en silicium dopé N qui présente deux zones 14 et 16 de silicium dopé P diffusées dans le substrat. Au-dessus de ce dernier et des zones 14 et 20 16, se trouve une couche d'oxyde 18 qui peut être de l'oxyde de silicium. Enfin, au-dessus de cette couche 18 est placé un métal 20, tel que l'aluminium. Une paire de conducteurs 22, 24 sont reliées respectivement au métal 20 et à la zone 16. Une résistance de charge 26 est inter-25 calée entre la ligne 24 et la masse. Le substrat 12 est également relié à la masse. Dans ce qui suit, on désignera la zone 14 comme étant l'utilisation ou drain, la zone 16 étant la source et le matériau métallique 20 la porte. Le transistor 10 comprend une certaine tension de seuil qui y 30 est naturellement associée. Cette tension peut être de l'ordre de -3 à -4 volts. Si une tension ayant une valeur plus grande que la tension de seuil du transistor 10 est appliquée à la porte 20, par la ligne 22, on obtiendra une voie conductrice de résistance relativement faible (de l'ordre de 25 kilohms) ou tin canal entre le 35 drain 14 et la source 16, à travers le substrat 12 dans la zone qui est voisine de la couche d'oxyde 18. Toutefois, si la tension appliquée à la porte 20 par la ligne 22 a une valeur inférieure à la tension de seuil du transistor 10, la voie conductrice entre le drain 14 et la source 16 donnera une résistance extrêmement élevée 40 (de l'ordre de 100 meghoms) et sera pour tous les buts pratiques un 71 28196 3 2101188 circuit ouvert. Le transistor 10 peut être utilisé comme élément cLe mémoire si 1*011 peut faire varier la tension de seuil de telle façon qu'elle puisse être contrôlée soit au-dessus, soit au-dessous d'une certai-5 ne tension qui doit être appliquée à la porte 20. De cette manière, chaque fois que cette tension donnée est appliquée à la porte 20, il y aura soit conduction entre le drain 14 et la source 16, soit aucune conduction entre ces deux éléments. Dans le premier cas, la voie conductrice peut être utilisée pour représenter un bit "0" lo-10 gique et dans le second cas, l'absence de voie conductrice peut être utilisée pour représenter un bit "1" logique. On a constaté que si l'on dirige un faisceau d'électrons sur la porte 20 du transistor 10, en appliquant simultanément une tension donnée à la porte 20, la tension de seuil du transistor 10 15 peut être modifiée en fonction de l'intensité du faisceau et de la valeur de la tension de porte. Par exemple, quand le transistor 10 est un dispositif À10S à canal P et qu'une tension positive est appliquée à la porte 20, la tension de seuil pourra varier de -3 volts à -60 - -80 volts environ. Ainsi, un moyen par lequel un bit 20 peut être inscrit dans le transistor 10 sera d'appliquer une,certaine tension à la ligne ou borne 22 et d'appliquer aussi un faisceau d'électrons à la porte 20 s'il est désiré de modifier la tension de seuil, ou de ne pas appliquer le faisceau d'électrons à la porte 20 si l'on désire maintenir la tension de seuil à sa valeur 25 présente. Le changement ou décalage de la tension de seuil du dispositif M0S 10, en recevant le bombardement d'électrons, a été expliqué par une accumulation de charge positive induite ou bouchon à l'interface entre le substrat 12 et la couche d'oxyde métallique 18. Bien 30 que le mécanisme de ce processus ne soit pas complètement expliqué, on décrira un modèle simplifié dans ce qui suit. Ce modèle donne une explication satisfaisante pour l'observation expérimentale sur une échelle macroscopique. Si l'on considère le dispositif îiOS 10 de la i'ig. 1, on voit 35 qu'un faisceau d'électrons EBw est utilisé pour bombarder la porte métallique 20. Si l'énergie de ce faisceau est suffisamment élevée pour pénétrer dans la porte métallique 20 et si les électrons continuent à se propager dans la couche d'oxyde 18, des paires d'électrons sont engendrées par le processus de collision. Comme la 40 mobilité des trous à l'intérieur de la couche d'oxyde 18 est très 71 28196 2101188 petite par rapport à celle des électrons, on peut supposer que tous les trous sont "bouchés" immédiatement après leur formation et les électrons seront alors uniquement des porteurs de charge mobile. 3*11 n'y a pas de champ électrique à l'intérieur de la couche 5 d'oxyde 18, il y aura neutralité de charge d'espace. En conséquence, lorsque le bombardement d'électrons est coupé, les paires de trous se recombinent et il n'y aura pas d'accumulation de charge d'espace où que ce soit dans la couche d'oxyde. Toutefois, s'il existe un champ électrique dans cette couche 18, *^par exemple en po-10 larisant positivement la porte 20 par rapport au substrat 12, les électrons libres se dirigeront vers la porte 20 et seront neutralisés en y entrant. Par contre, l'existànce d'une barrière d'énergie entre le substrat 12 et la couche 18 empêche l'arrivée d'électrons à partir du substrat. Les trous bouchés près de l'interface entre 15 le substrat et la couche d'oxyde ne sont donc pas neutralisés et. constituent une charge d'accumulation positive. A mesure que les électrons continuent à quitter la couche d'oxyde 18, l'accumulation de charge positive continue à se former. Le processus continue ainsi jusqu'à ce que la tension de polarisation baisse complètement 20 dans la zone de charge d'espace et un gradient de potentiel zéro s'établit dans le reste de la couche d'oxyde 18, de telle sorte que le flux d'électrons cesse. Quand l'équilibre est rétabli et si l'ir-radiation cesse avant que l'on arrête la tension de polarisation, tous les électrons se recombinent. Un manque d'électrons près de 25 l'interface entre le substrat 12 et la couche d'oxyde 18 fait en sorte que les trous bouchés ne sont pas neutralisés et il en résulte une couche de charge d'espace. Comme il n'y a pas plus d'électrons mobiles et que la couche d'oxyde 18 reste comme un isolant, il n'y a plus de transport d'électrons et la charge d'espace reste 30 accumulée, jusqu'à un autre bombardement libère des électrons pour modifier l'état. L'effet de la charge d'espace à l'interface peut être traité en appliquant la théorie classique des InOS. Si la structure est sous forme d'un transistor à effet de champ, il augmente la tension 35 de seuil du dispositif. La valeur de la tension de seuil peut être ramenée à sa valeur d'origine si le bombardement est répété par application d'une tension négative à la porte 20. Un exemple typique serait un dispositif ayant sa tension de seuil portée d'environ -3 volts à environ -60 volts ; ceci nécessi-40 ter ait une tension de +4 volts appliquée à la porte 20!et une irra 71 28196 8 2101188 diation de 2 x 10-15 coulomb s/cm® avec un faisceau d? électrons de 5 kilovolts appliqué à la zone de canal. On réalise cela en appliquant à une zone de canal active de 0,0038 mm. x 0,0038 mm, un faisceau de 5 mieroajapères pendant 570 nanosecondes ou de 2,9 micro-5 ampères pendant une nanoseconde. Dans de telles conditions de faisceau, le nouveau seuil de tension peut être modifié en changeant simplement la tension de la porte 20» Il faut noter que le changement de tension de seuil est réversible, qu'il peut être reproduit et qu'il est très stable. On peut l'inverser par un autre ïrombar-10 dement avec une tension négative. Dans le processus d'inversion, un temps court d'exposition est nécessaire, car la charge positive emmagasinée assiste l'effet du champ appliqué. La Fig. 2 représente une série de formes d'ondes illustrant graphiquement coiœient la tension de seuil peut être modifiée. La 15 Fig. 2A montre une tension de porte d'une valeur positive quelque peu arbitraire qui est appliquée par la ligne 22 à la porte 20, tandis que la Fig. 2B représente le temps d'application du faisceau. Qjiand ces deux faits se produisent simultanément, les charges négatives dans la couche d'oxyde 18 tendent à se mouvoir vers la 20 couche 18, créant ainsi une charge positive formée à l'interface entre le substrat 12 et la couche d'oxyde 18, jusqu'à ce qu'un certain maximum soit atteint. La Fig. 2C montre graphiquement cette charge Qs créée à l'interface en question. La tension de seuil Y-& du transistor 10 passe à son tour de sa valeur initiale (de l'ordre 25 de -3 volts) à une valeur augmentée (de l'ordre de -20 à -80 volts) comme on le voit en Fig. 2D« En pratique cependant, la tension de seuil Vfc est limitée à la tension de percement de la couche d'oxyde 18. Avec une telle valeur élevée de tension de seuil Yle transistor 10 a reçu une inscription et contient alors un bit "lw. 30 Si l'on désire effacer le bit "ln emmagasiné dans le transis tor 10, on met en oeuvre un processus qui est pratiquement opposé au précédent. Plus précisément, lorsqu'on désire effacer un bit "I" du transistor 10, la tension appliquée à la porte 20 est amenée à être négative. De ce fait, la charge créée dans l'interface entre 35 la couche 18 et le substrat 12 est dissipée et la tension de seuil revient à sa valeur normale qui est d'environ -3 volts. ttn Fig. 3, on voit une série de formes d'ondes qui illustrent graphiquement le processus d'effacement. La Fig. 3A montre la tension négative appliquée à la porte 20, la Fig. 3B le faisceau d*é-40 lectrons qui est puisé temps déterminé. Comme le montre la Fig. 71 28196 " 2101188 30, la charge Q,s à l'interface entre la couche d'oxyde 18 et le substrat 12 diminue de sa valeur élevée à une valeur zéro, tandis qu'en Fig. 3D, on voit qu'à mesure que la charge diminue, la valeur de la tension de seuil Yt diminue également jusqu'à ce qu'elle 5 revienne à sa valeur initiale qui est d'environ -3 volts. Si un bit "0" a été inscrit dans le transistor 10, (cTest-à-dire si Yt est maintenue à sa valeur initiale par l'absence de faisceau appliqué à la porte 20), il n'est pas nécessaire d'arrêter le faisceau quand il est appliqué au transistor. L'application du 10 faisceau conjointement à celle d'une tension négative à la porte 20 n'aura pas d'effet sur la tension de seuil Yfc, car il n'y a pas création de charge pouvant être dissipée. Si l'on désire lire le bit logique emmagasiné dans le transistor 10, on décale le faisceau d'électrons de la porte 20 à la zone 15 de clrain 14. Le faisceau agit alors comme source de courant connectée au drain 14. Si la tension de seuil Y^ du transistor 10 est plus faible que la tension de lecture appliquée à la porte 20, une voie conductrice de résistance de canal relativement faible est créée entre le drain 14 et la source 16. Il en résulte un courant 20 par la résistance 26, ainsi qu'une tension Y0 dans cette dernière. Par contre, si la tension de seuil Yj. du transistor 10 est plus grande que la tension appliquée à la porte 20, la résistance pratiquement infinie entre le drain 14 et la source 16 donnerait un flux de courant négligeable entre eux et par conséquent une chute de 25 tension négligeable dans la résistance 26. Ainsi, la chute notable de tension dans la résistance 36 qui est due à un courant substantiel qui y passe, indique qu'un bit w0n a été inscrit dans le transistor 10 où II est mis en mémoire. De même, une chute de tension négligeable dans la résistance 26 due à un courant négligeable In-30 dique qu'un bit M1M a été inscrit dans le transistor 10 et qu'il y est emmagasiné. La Fig. 4 représente un schéma du circuit de lecture décrit ci-dessus. Deux diodes 28 et 30 représentent respectivement la jonction de redressement entre le drain 14 et le substrat 12 et en-35 tre la source 16 et le substrat 12. Les anodes des diodes 28,30 sont connectées dans une résistance 32 qui est la résistance du canal du transistor 10. ^ette résistance 32 possède une valeur relativement faible, de l'ordre de 25 kilohms, si la tension de seuil du transistor 10 est inférieure 40 à la tension de porte ; de même, la résistance 32 aura une valeur 71 28196 ' 2101188 extrêmement élevée, de l'ordre de 100 meghoms, si la tension de seuil du transistor 10 est plus grande que la tension de porte. Le faisceau d'électrons représente une chute de courant et elle est représentée comme un courant I^Br passant entre la masse et la 5 jonction de l'anode de la diode 28 et la résistance 32. Si on fixe la valeur de la résistance 26 à un meghom et si la valeur de la résistance 32 est d'environ 100 meghoms, un courant I;gBr négligeable passera dans la résistance 26 où apparaîtra une tension Y0 négligeable. Ceci se produit en dépit du fait que le courant I$Br soit 10 dérivé d'une chute de courant, car la diode 28 est soumise à une rupture non destructive qui empêche la formation de tensions très élevées. Si, par contre, la valeur de la résistance 32 est d'environ 25 kilohms, un courant substantiel IBBr passera dans la résistance 26 où apparaîtra une tension notable Y0. Ainsi, la tention Y0 15 à cette résistance. 26 est déterminée par la valeur de la résistance 32 qui, à son tour, est définie par la tension de seuil Vf Comme la valeur de cette dernière est déterminée par la valeur du bit emmagasiné, celle de la tension YQ représente donc là valeur du bit qui est lu. 20 En tenant compte de ce qui précède, on peut se référer à la Fig. 5 qui représente une mémoire 40. Celle-ci comprend, un boîtier 42 dans lequel est créé un vide partiel. Dans ce vide partiel est logé un dispositif 34 fournissant un faisceau d'électrons, ainsi qu'une paire de plaques de déviation Y 46 et une paire de plaques 25 de déviation 2 48. Le boîtier 42 contient encore une cible ou anti-cathode 50 composée de plusieurs pastilles de circuits intégrés. La cible 50 sera expliquée plus en détail dans la suite. La mémoire 40 comporte en outre un circuit logique 52 qui, en réponse à une donnée numérique appliquée aux lignes 53 et à des si-30 gnaux de la cible 50 appliqués à une ligne 54, produit tin signal de commande d'intensité de faisceau, lequel signal apparaît à une ligne 56, tandis qu'une tension d'excitation de déviation Y apparaît à une ligne 5.8 et une tension analogue de déviation X apparaît à une ligne 60. Des tensions de polarisation apparaissent sur une li-35 gne 61. Le signal de commande à la ligne 56 est appliqué au dispositif 44 fournissant le faisceau et commande l'intensité de son faisceau 62 de façon que ce dernier soit sur marche ou sur arrêt. Lorsque le faisceau est sur marche, il est dirigé entre les plaques de déviation Y 46 et les plaques de déviation X 48 de telle manière 40 qu'il puisse être appliqué à n'importe quel point de la cible 50. 71 28196 8 2101188 Le degré de déviation I et Y dépend des tensions apparaissant respectivement auz lignes 58 et 60. Le faisceau 62 arrive à un point déterminé de la cible 50 par exploration dans le sens horizontal et dans le sens vertical, à 5 partir d'un point donné de la cible, au fur et à mesure de cette exploration, des signaux de repère auto-horloge sont engendrés sur la ligne 54 et commandent le circuit logique 52. Ces signaux sur la ligne 54 sont des signaux d'auto-horloge, de sorte que la mémoire 40 constitue elle-même un système à auto-horloge qui n'exige pas la 10 présence d'une horloge interne ou de nombreuses connexions qui en résultent entre une horloge interne et les circuits de la mémoire. On voit en Fig. 6, le côté de la cible 50 à laquelle le faisceau d'électrons est appliqué. Cette cible comporte seize pastilles de circuits intégrés 64 disposées selon une matrice de quatre sur 15 quatre. Chacune des pastilles de circuits intégrés sera désignée dans la suite comme une section dont une explication plus détaillée sera donnée plus loin. La cible 50 conçrend en outre quatre circuits de commande 66 placés sur quatre côtés de la matrice des sections 64. Celles-ci et les circuits 66 sont placés sur un support 20 68 où ils sont fixés. Il n'y a pas d'interconnexions entre les sections 64. Toutes les connexions électriques entre une section 64 et l'un des circuits de commande 66 sont prévus sur l'autre côté (non représenté) du support 68. La Fig. 7 est une coupe prise suivant la ligne 7-7 de la Fig. 25 6 et montre une connexion entre une section 64 donnée et l'autre côté du support 68. Ceci est réalisé en perçant un trou 70 dans le support 68 et en insérant une pièce conductrice 72 dans le trou 70. La pièce 72 est d'une longueur telle qu'elle émerge légèrement au-dessus des sections 64 et légèrement sous le support 68. La face 30 inférieure du support 68 porte un conducteur 74 qui peut être un fil assurant la connexion avec l'une des sections 64. Chacune d'elles présente cinq patins 76 dont un seul est indiqué en Fig. 7. Un fil peut relier le patin 76 au conducteur 72. De même, sur l'autre côté du support 68, un fil relie le conducteur 72 au conducteur 35 74. De cette manière, un circuit électrique est créé entre le patin 76 à l'un des circuits de commande 66. Il faut noter qu'on prévoit un trou 70 et un conducteur 72 pour chaque patin 76, sur chaque support 68 et les connexions entre les supports et les circuits de commande sont assurées de cette façon. Une variante pourrait con-40 sister à enduire électrolytiquement l'intérieur du trôu 70 avec un 71 28196 9 2101188 conducteur et à relier les fils à ce dépôt. la Fig. 8 représente une section 64 qui est une piëce de support semi-conducteur de 23,6 x 24,1 mm sur lequel sont placés les éléments de mémoire et les bandes de repère du faisceau d'électrons. 5 De cette zone, environ 22,1 x 22,4 mm sont utilisés pour les éléments de mémoire et environ 0,76 mm sur chaque côté de la section sont utilisés pour placer le faisceau, les bandes de repère, les patins et des amplificateurs d'exploration. Une zone 78 de la section 64 est considérée comme la cible 10 initiale et est disposée dans un angle de la section 64. Le système de déviation pour la mémoire 40 est suffisament exact pour que le faisceau d'électrons 62 puisse être positionné sur la cible initiale 78 sans faire appel à des techniques de réaction pour opérer ce positionnement. Sur le côté X de la section 64, en partant de la 15 zone initiale 78, se trouve une bande 80 présentant plusieurs doigts 82 qui sont d'une dimension telle qu'ils traversent la dimension entière Y de la zone initiale 78. Sur ce côté Y de la section 64 en partant de la zone 78, on a un second conducteur 84 qui présentent également des doigts 86 de dimension telle qu'ils se 20 prolongent entièrement dans le sens X de la zone initiale 78 de la cible. Chaque conducteur 80 et 84 est connecté à des patins respectifs 88 et 90. Ceux-ci sont reliés aux circuits de commande 66 de la manière représentée en Fig. 7. Sur le côté de la section 64, on a préw plusieurs amplifica-25 teurs 92 qui possèdent chacun plusieurs entrées et une seule sortie. Chaque sortie est couplée à un patin 96. Ce dernier est connecté au circuit de commande 66 comme représenté en Fig. 7. Un autre patin de liaison 98 est prévu sur l'autre côté de la section 64, lequel couple les tensions de polarisation appropriées aux éléments 30 de mémoire qui sont créées dans la section 64. La partie restante de la section 64 est divisée en plusieurs subdivisions que l'on désignera par "pages" décrites en détail plus loin. Dans la section 64, on rencontre soixante-douze pages disposées en matrice de six sur douze. Chaque page a une dimension d'en-35 viron 3,67 x 1,88 mm. Une bande peut avoir une largeur de 0,076 mm sur le dessus et environ 0,13 mm sur le côté droit, pour assurer une zone d'arrivée. Le faisceau d'électrons peut être dirigé sur n^importe quelle page et ce comme suit : Tout d'abord, le faisceau 62 est dirigé 40 vers la zone initiale 78 de la cible, puis il est exploré dans le 71 28196 *" 2 I u i i oô sens X pour détecter tous les doigts 82. Quand un faisceau rencontre un doigt 82, un signal d'auto-horloge est appliqué dans le conducteur 80 et atteint le patin 88. Chacun de ces signaux est ensuite appliqué aux circuits de commande 66 et ensuite aux circuits 5 logiques 52 où ils sont comptés. Il y a lieu de noter que chacun des doigts 82 est placé sur le côté droit d'une colonne correspondante de pages 100. Ainsi, si l'on désire atteindre la quatrième page à partir de la droite, le faisceau d'électrons est exploré dans le sens ï le long des doigts 82 jusqu'à ce que quatre signaux 10 aient été appliqués au conducteur 80 et qu'ils aient été comptés dans le circuit logique 52. Après ce quatrième signal exploré, le faisceau cesse l'exploration et il y a retour du spot à la zone initiale 78 de la cible. Ensuite, le faisceau d'électrons 62 est exploré dans le sens 15 Y le long des doigts 86 comme dans le cas des doigts 82. Après un nombre suffisant de signaux reçus dans le circuit logique 52, pour indiquer que le faisceau est dans la position Y convenable (c'est-à-dire adjacente à la rangée voulue de la matrice de 100 pages), le faisceau cesse d'explorer. Ensuite, le faisceau revient à la posi-20 tion X dans laquelle il était quand il a cessé d'explorer les doigts 82.A ce moment, le faisceau est la zone d'arrivée 102 de la page, à l'angle droit supérieur de la page désirée. Le faisceau d'électrons est ensuite exploré dans le sens Y négatif jusqu'à ce que la position convenable ait été atteinte, puis 25 dans le sens X négatif, a ce point, le faisceau explore les éléments désirés. La façon dont le faisceau 62 est dirigé dans les directions négatives X et Y sera expliquée plus en détail dans la suite. Sn Fig. 9, on voit en détail la partie sélectionnée de la sec-30 tion 64, plus précisément, la partie d'extrême droite et la partie d'extrême gauche de cette section 64, ainsi qu'une zone du centre y compris un joint 65 entre paire de pages. A l'extrême gauche de la section 64 se trouve un patin de polarisation 98 (non représenté en Fig. 9) connecté à une bande ver-35 ticale 104 qui s'étend verticalement vers le bas sur la section entière . Cette bande 104 présente plusieurs lamelles 106 de polarisation reliées à la bande et se dirigeant horizontalement ; elles sont séparées par une distance égale d'environ 0,025 mm. La partie 40 horizontale 10 supérieure possède plusieurs doigts 108 se prolon- » 71 28196 11 2101188 géant vers le bas, tandis que les autres lamelles 106 possédait des doigts 110 se prolongeant vers le liaut et vers le bas. Les doigts 108 et 110 sont séparés des doigts adjacents d'environ 0,025 mm et leur longueur est. d'environ 0,013 mm. Dans tous les cas, la largeur 5 des lamelles métalliques 104, 106 et 108 et 110 est d'environ 0,005 mm. L'épaisseur est de l'ordre de 1.000 à 20.000 angstrôms et elles sont en un matériau épais, un oxyde, dont l'épaisseur est comprise entre 5.000 et 20.000 angstrôms, sauf aux zones 112 de chaque doigt 108 et 110. La couche d'oxyde sous les zones 112 est une couche 10 mince d'oxyde dont l'épaisseur est comprise entre 800 et 3.000 angstrôms. Si l'on examine la partie de droite de la Fig. 9, on voit une bande de repère verticale 114 possédant plusieurs lamelles 116 s'étendant vers la gauche, et une lamelle unique 118 s'étendant 15 vers la droite. La lamelle 118 est .connectée à l'une des entrées de l'un des amplificateurs d'exploration 92 de la Fig. 8. la bande de repère 114 peut comporter un nombre quelconque de lamelles 116, qui sont espacées d'environ 0,025 mm l'une de l'autre. Chaque lamelle 116 présente des doigts 120 sur ses deux côtés, 20 doigts qui sont espacés l'un de l'autre d'environ 0,025 mm tandis que leur longueur est de l'ordre de 0,019 mm. Les bandes et lamelles 114, 116, 118 et 120 ont une largeur d'environ 0,005 mm et une épaisseur de l'ordre de 1000 1.000 à 20.000 angstrôms ; ils sont placés sur la couche épaisse d'oxyde. Les doigts 108, 110 et 120 25 sont disposés l'un par rapport à l'autre de façon que les doigts 120 se prolongent entre une paire de doigts 108 ou 110. Au-dessous des doigts de polarisation 108 et 110 et des doigts de repère 120 et en reliant ceux-ci, se trouve une zone 122 en tin matériau semi-conducteur dopé selon une conductivité opposée à cel-30 le du substrat 123. Par exemple, dans la zone hachurée 125 de la Fig. 9, on voit une zone 122 en forme de "L" en matériau semi-conducteur, qui se prolonge au-dessous des doigts 108 ou 110 (donc une zone ne comprenant pas la zone 112) et partiellement sous le doigt 120. 35 La zone 122 est reliée directement aux doigts de repère 120 à la jonction 128. La zone 125 comporte une aire 124 en un matériau semi-conducteur et qui est dopé sçlon une conductivité opposée à celle du support 123. La zone 124 se prolonge de l'extrémité de chaque doigt 108 ou 110 jusqu'à, la bande de repère suivante 116. La 40 zone 122 joue le rôle de source d!un transistor M0S et la zone 124 71 28196 12 2101188 celui de drain. La zone 112 de chaque doigt 108 ou 110 se trouve directement au-dessus de l'aire comprise entre les zones 122 et 124 et elle est placée au-dessus d'une couche mince d'oxyde. Ainsi, cette zone 112 joue le rôle de porte du transistor î&OS. Chacun des 5 transistors, construits de cette manière, est susceptible d'être utilisé comme élément de mémoire de la façon décrite en regard des Fig. 1, 2, 3 et 4. Chaque doigt 120 est connecté à l'électrode de source à la jonction 128 et de cette façon une connexion directe est établie 10 entre la zone de source 122 et la bande 116. Il faut noter que la couche d'oxyde au-dessus de la zone de drain 124 est également une mince couche d'oxyde. Afin de mieux faire comprendre la construction de la Fig. 9, on peut se référer aux Fig. 10,.11, 12 et 13 qui sont, respective-15 ment des coupes passant par les lignes 10-10, 11-11, 12-12 et 13-13 de la Fig. 9. Dans ces figures, les éléments correspondants portent les mêmes références. En Fig. 10, le conducteur métallique 106 est un métal mince placé sur une couche épaisse d'oxyde 130. De même, la bande de re-20 père 120 est un métal épais placé sur la couche épaisse d'oxyde 130. La jonction 128 est constituée par celle du doigt métallique 120 et de la zone de source 122. La Fig. 11 montre les bandes métalliques 106 et 116 qui sont toutes disposées au-dessus d'une couche épaisse d'oxyde. En Fig. 25 12, c'est la couche d*oxyde 130 qui est mince au-dessus des zones des électrodes de porte et de drain, tandis qu'en Fig. 13, on voit que les doigts 106 et 116 sont placés au-dessus d'une couche épaisse d'oxyde 130. On obtient donc plusieurs éléments de mémoire consistant cha-30 cun en une zone de source 122, une zone de drain 124 et une zone de porte 112, lesquelles sont aménagées selon une matrice de rangées et de colonnes. Entre chaque paire de rangées se trouve une bande ou lamelle de repère 116 munie de doigts 120 qui séparent chaque élément le long de cette rangée. De plus, entre chaque paire de 35 rangées se trouve une bande de polarisation 106 munie de doigts 108 et 110 connectés à chaque élément de manière à créer une tension de polarisation à l'électrode de porte de chaque élément de ces rangées. Chaque rangée d'une page donnée contient 135 éléments et une 40 rangée sera désignée-par un bloc. Il existe par exemple 70 blocs 71 28196 2101188 pour chaque page, de sorte qu'une page constitue une matrice de transistor de 135 x 70 éléments. Ainsi, dans la mémoire 40, cm peut emmagasiner 80.640 mots de 128 bits chacun, c'est-à-dire plus d'un million de bits, .puisque pratiquement seulement 128 des 135 élé~ g ments de chaque bloc est utilisé pour emmagasiner les données, les sept autres éléments sont prévus pour le cas où certains d'entre eux seraient défectueux ou ne fonctionneraient pas. En prévoyant ces éléments de secours, on peut déconnecter les éléments inactifs en ouvrant simplement la connexion entre le doigt de repère 120 et 10 la bande, par exemple au point 132 de la ïlgo 9*. On expliquera plus loin le but de cette caractéristique. Comme on l'a indiqué plus haut, le faisceau d'électrons peut être positionné sur la zone d'arrivée 102 de la page en utilisant les doigts de repère 82 et 86. Toutefois, en utilisant la mémoire, 15 il est souhaitable qu'une séquence de 128 bits logiques soit inscrite dans un bloc donné. Une fois que le faisceau est sur la zone 102, il explore dans le sens négatif T ou, autrement dit, vers le bas. Chaque fois que le faiseeau croise l'une des bandes de repère 116, un signal d'auto-horloge est appliqué dans les conducteurs 114 20 et 118 jusqu'à l'amplificateur 92 associé à cette bande 116 et finalement au circuit logique 52. Ces signaux sont sous forrae d' impulsion s et sont comptés par le circuit logique 52. Après un nombre pré-déterminé de ces impulsions comptées, le faisceau cesse d'explorer. Comme on l'a va, lorsqu'on désire Inscrire une information 25 dans la mémoire ou en effacer une information, le faisceau d'électrons doit être réglé de manière à le positionner à un point où il peut explorer les électrodes de porte de chaque dispositif dans un bloc donné, comme indiqué par la flèche 202. D'autre part, si l'on désire lire l'information dans un bloc particulier, le faisceau 30 doit être positionné pour qu'il soit à un point où il peut explorer les électrodes de drain de chaque élément du bloc en question, comme indiqué sur la flèche 204. Une fois que le faisceau est convenablement positionné, il explore dans le sens négatif 2, csest-à-dire vers la gauche. Chaque 35 fois qu'il croise un des doigts de repère 120, un signal d'auto-horloge est appliqué à la bande 116 correspondante. Chacun de ces signaux est à son tour compté par des circuits préws dans le circuit logique 52 et le compte particulier obtenu détermine l'endroit particulier du faisceau. 40 Si l'on désire inscrire une information dans la mémoire, le 71 28196 14 2101188 faisceau d'électrons explore les électrodes de porte de chaque élément. Le faisceau est placé à l'électrode de porte un nombre de fois fixe après qu'il a croisé la bande 120 voulue associée à ladite électrode de porte (on suppose une vitesse d'exploration cons-5 tante). Si l'on désire Inscrire un bit "0" dans la mémoire, le faisceau est arrêté pendant ce temps. De même,lorsqu'on lit l'information emmagasinée dans un bloc donné, le faisceau explore les électrodes de drain de chaque élément du bloc. On rappellera que lorsque le faisceau explore les électrodes de drain de ceux des 10 éléments qui contiennent des bits "0", un courant de faible résistance passe entre les électrodes de drain et de source et lorsqu'il explore les électrodes de drain des éléments contenant des bits "l" une voie de résistance élevée existe entre les électrodes de source et de drain. Dans chaque cas où existe une voie de faible résis-15 tance, une impulsion apparaît sur le doigfc de repère 120 quand le faisceau explore la zone de drain 124. Ceci se produit à un temps fixe après l'apparition de l'impulsion dTauto-horloge sur le même doigt 120, laquelle résulte du fait que le faisceau croise ce doigt. En conséquence, on prévoit des moyens dans le circuit logi-20 que 52 qui distinguent entre ces signaux obtenus quand le faisceau croise une bande de détection 120 et ceux qui se produisent lors-qu' une impulsion apparaît sur la bande 120 du fait que le faisceau explore une électrode de drain. Il faut noter que, lorsque le faisceau croise l'électrode de drain, le courant passant entre le 25 drain et la source est appliqué à la bande de détection 120 par suite de la connexion entre cette dernière et la source 122 à la jonction 128. Si, pour une raison ou une autre, l'un des éléments d'un bloc donné est défectueux, il est possible de déconnecter l'élément du 30 bloc en déconnectant simplement le doigt de repère 120 de la bande de repère. L'un des sept éléments supplémentaires prévus dans le bloc est alors utilisé pour emmagasiner l'information# Une telle déconnexion est indiquée au point 132 de la Fig. 9. Elle doit être faite très près de la bande 116 de façon que le faisceau, en lisant 35 le bloc (flèche 204), croise entre le point de déconnexion 132 et la connexion 128. La déconnexion étant au point 132, il n'y a pas de signaux appliqués à la bande de détection 116, ce qui est dû au signal de lecture lorsque le faisceau croise l'électrode de drain ou au signal d'auto-horloge qui est produit lorsque le faisceau 40 croise le doigt de repère 120. Etant donné que le système est à 71 28196 2101188 auto-horloge, le résultat est qu'aucune impulsion d'horloge ne sera appliquée au circuit de commande 52, de sorte que l'existance d'un élément défectueux n'a aucune répercussion sur le système. L'avantage çle prévoir sept éléments supplémentaires dans cha-5 que bloc et de pouvoir déconnecter les éléments défectueux est que le rendement des pastilles de section est notablement augmenté. On peut démontrer mathématiquement que le rendement désiré augmente d'environ 1 à 6 fi, On peut l'augmenter encore en prévoyant d'autres éléments supplémentaires, mais il faut trouver un compromis entre 10 leur coût et l'espace requis d'une part et un bon rendement d'autre part. La Fig. 14 est un schéma-bloc du circuit logique 52. Il comprend un tampon 134 qui peut recevoir ou transmettre les données binaires en parallèle par des bornes 53. Les données reçues par le 15 tampon 134 se divisent en deux catégories. En premier lieu, une donnée de commande, celle qui indique à la mémoire si on inscrit, lit ou efface. L'autre type de donnée appliquée au tampon 134 est une information d'adresse qui indique à la mémoire 40 la section, la page et le bloc dans lesquels l'information doit être inscrite, lue 20ou effacée. Le type final d'information que peut recevoir le tampon 134 est la donnée numérique qui doit être inscrite dans la mémoire 40. Ce troisième type est appliqué au tampon 134 uniquement dans le cas où l'on désire inscrire une donnée dans les éléments de mémoire. 25 L'information de commande appliquée au tampon 134 est appliquée à un dispositif de contrôle 136 qui comprend une série de circuits logiques et d'excitation créant d'autres circuits dans la logique 52, rendus actifs ou inactifs aux temps appropriés. Le dispositif de contrôle 136 peut être construit selon toutes techniques 30 de logique connues qui ne sont décrites ici qu'en ce qui concerne leurs fonctions. L'information d'adresse appliquée au tampon 134 est appliquée à un déoodeur d'adresse 138. Comme les données appliquées au tampon 134 proviennent normalement d'un ordinateur central, ces données ne 35 sont pas sous forme de section, de page ou de bloc. En conséquence, le décodeur 138 aura pour mission de convertir les données appliquées au tampon 134 en information représentant la section particulière, la page particulière et le bloc particulier que l'on désire voir traiter. L'information décodée est appliquée à un générateur 40 de tension dé section 142 et à un registre de; positionnement 154. 71 28196 2101188 La partie d'information des bits appliqués au tampon 134 est appliquée à un registre de données 140 où elle est emmagasinée jusqu'à nouvel ordre. Au moment voulu, l'information dans le registre de données 140 sera extraite sériellement de ce registre 140. 5 Le signal de commande appliqué du tampon 134 au dispositif de contrôle 136 indique à ce dernier s'il est désiré d'inscrire, lire ou effacer une information dans les éléments de mémoire. Si l'on suppose d'abord que le signal de commande demande l'inscription, le dispositif de contrôle 136 fait en sorte que le générateur de ten-10 sion 142 applique une tension analogue qui représente les coordonnées X de la zone initiale 78 de la cible de la section voulue, à un additionneur X 144 et une tension analogue qui représente la coordonnée Y de la zone 78 à un additionneur Y 146. Ces tensions sont à leur tour appliquées aux sorties des additionneurs 144 et 15 146 respectivement sur des lignes 58 et 60 et de là aux plaques de déviation Y 46 et X 48 logées dans le boîtier 42 (Fig. 5). De ce fait, le faisceau d'électrons est positionné sur la zone initiale 78 de la cible, dans la section voulue dans laquelle l'information doit être inscrite. 20 Le dispositif de contrôle 136 attend un certain temps, déter miné par le temps maximum nécessaire pour positionner le faisceau sur la zone 78 à partir du point le plus éloigné de la cible, et ensuite, le générateur de rampe X 147 engendre une tension de rampe. Cette dernière est appliquée à l'additionneur X 144 et est a-25 «joutée à la tension X venant du générateur 142 de façon que le faisceau 62 explore dans le sens X les doigts 82 (Fig. 8). Chaque fois qu'un doigt 82 est exploré par le faisceau 62, une impulsion de tension apparaît sur la ligne 54 et est appliquée à un multivibrateur monostable 148. Le bord de chute de eette impul-30 sion déclenche le multivibrateur 148. La constante de temps de ce dernier est réglée de manière à être plus grande que le tenps nécessaire pour que le faisceau 62 explore entre un des doigts 120 et la zone de porte 112 ou la zone de drain 124 de l'élément associé avec ce doigt 120, mais inférieure au temps nécessaire pour que le 35 faisceau explore entre ce doigt et l'un des doigts 120 immédiatement adjacents. De cette manière, chaque fois que le faisceau croise un doigt 120, une impulsion est obtenue à la sortie du multivibrateur 148. Chacune de ces impulsions est appliquée à un compteur 150 qui compte le bord de chute de chaque impulsion qui lui est ap-40 pliquée. La sortie du compteur 150 est couplée à un comparateur nu- 71 28196 2101188 mérique 152. Au moment où le dispositif de contrôle ,136 fait démarrer le générateur de rampe X 147, il fait également en sorte que la portion de coordonnée X de l'adresse dans le registre 154 soit envoyée 5 au comparateur numérique 152. Quand le compteur 150 a atteint la valeur de cette coordonnée X du registre 154, un signal est engendré par le comparateur 152, signal appliqué au compteur 150 qui est remis à zéro, et également au dispositif de contrôle 136 pour lui indiquer que la position Z convenable de la page a été atteinte. 10 Le dispositif de contrôle 136, après avoir reçu le signal du comparateur numérique 152, bloque le générateur de rampe Z de la page à sa valeur et cesse de l'appliquer à l'additionneur 144. A ce moment-là, le faisceau d'électrons revient à la zone initiale 78. Ainsi, le dispositif de contrôle 136 fait que la coordonnée Y 15 est appliquée au comparateur .152 de façon que le générateur Y 156 commence à engendrer une tension de rampe. De ee fait, le faisceau 62 explore dans le sens Y sur les doigts 86 et chaque fois qu'un doigt 86 est exploré, un signal est appliqué par le patin 90 et à la ligne 54. Chacun de ces signaux déclenche le multivibrateur 148, 20 comme indiqué plus haut, et la sortie de ce dernier est appliquée au compteur 150 qui avance. Lorsque le compte atteint la valeur de la coordonnée Y de page, le comparateur numérique 152 fournit à nouveau le signal qui remet le compteur 150 à zéro, en informant de ce fait le dispositif de contrôle 136. i ce moment, ce dernier li-25 bère le générateur 147 dont la tension est à nouveau appliquée à l'additionneur X. Il en résulte que le faisceau d'électrons revient à la zone appropriée 1*02 de la page ; il maintient à ces valeurs les tensions créées par le générateur Z 147 et par le générateur Y 156. On peut noter que la vitesse de retour du faisceau 62 est de 30 l'ordre de 8,5 mm par microseconde, tandis que la vitesse' d'exploration du faisceau est de l'ordre de 0,025 mm par microseconde. A ce moment, le faisceau 62 est dirigé sur la zone de page 102, dans l'angle supérieur droit de la page 100 envisagée. Il est alors nécessaire de positionner le faisceau à côté des électrodes 35 de porte du bloc approprié dans lequel l'information doit être inscrite. Ceci est effectué par le fait que le dispositif de contrôle 136 active le générateur de bloc 158 qui fournit une tension de rampe telle que le faisceau explore dans le sens Y négatif, c'est-à-dire vers le bas.j. Q® moment, le dispositif de contrôle 136 40 fait aussi en sorte que l'adresse de bloc soit appliquée au compa 71 28196 2101188 rateur numérique 152. Quand le faisceau explore vers le bas dans la page 100, il croise chaque bande de repère 116 en engendrant une impulsion appliquée à la ligue 54 pour déclencher le multivibrateur monostable 148. Ces impulsions sont appliquées, de la ma-5 nière déjà indiquée, au compteur 150 qui augmente son compte d'une unité pour chaque impulsion. Lorsque le compteur 150 atteint une valeur égale au compte de bloc emmagasiné dans le registre 154, le comparateur 152 fournit à nouveau un signal qui remet à zéro le compteur 150 et informe le dispositif 136 de ce que le faisceau 62 10 est positionné à côté de la bande de repère 116 associée au bloc en question. In réponse, à ce signal, le dispositif de contrôle 136 verrouille la tension fournie par le générateur de bloc 158. Le dispositif de contrôle 136, à ce moment, applique un signal à un commutateur de déviation Y 160 qui, à son tour, donne la ten-15 sion voulue, positive ou négative, à l'additionneur Y 146 de telle sorte que le faisceau 62 se déplace de la bande 116 à un point adjacent à l'électrode de porte du bloc envisagé dans lequel l'information doit être inscrite. A ce moment, le dispositif de contrôle 136 active un généra-20 teur de rampe d'accès 162 et un commutateur de polarisation de porte 164 fournit la tension de polarisation appropriée à la ligne 61 et au patin 98. Le générateur 162 fait en sorte que le faisceau explore dans le sens X négatif, soit vers la gauche, à travers les électrodes de porte de chaque élément du bloc en question. Chaque 25 fois que le faisceau croise l'un des doigts de repère 120, une impulsion est engendrée qui est finalement appliquée à la ligne 54 en vue de déclencher le multivibrateur monostable 148. Simultanément à l'activité du générateur 162 par le dispositif de contrôle 136 et du commutateur 164, ledit dispositif applique un 30 signal pour activer une porte ET 166. Dans ce cas, chaque impulsion du multivibrateur 148 est appliqué à cette porte 166 et à un circuit à retard 168, jusqu'au registre de données 140. A chaque impulsion appliquée à ce registre 140, un signal correspondant au bit particulier à inscrire dans l'élément de mémoire suivant apparaît 35 à la sortie sérielle du registre 140 pour être appliqué à un modulateur d'intensité 170 pour le faisceau. La quantité du retard fourni par le circuit à retard 168 est déterminée par le temps né- • cessaire pour que le faisceau esplore entre un doigt de repère 120 et l'électrode de porte de l'élément de mémoire auquel le doigt 120 40 en question est associé. Ainsi, un signal est obtenu du registre de ♦V JLV 71 28196 2101188 données 140 au modulateur 170 juste avant que le faisceau explore l'électrode de porte de l'élément de mémoire» Si le bit fourni par le registre de données 140 est un bit logique "1", le modulateur d'intensité 170 applique un signal à la i 5 ligne 56 qui donne une certaine intensité an faisceau. Si par contre, le bit est un "0" logique, il n'y a pas de signal appliqué à la ligne 56 par le modulateur 170 et c'est un faisceau de faible intensité ou d'intensité nulle qui explore l'électrode de porte de l'élément. Ce processus continue pour chacun des 120 éléments que 10 l'on utilise dans chaque bloc. Quand le compteur 150 a atteint une valeur de 128, un signal est envoyé du comparateur numérique 152 au dispositif de contrôle 136 qui est ainsi informé de ce que le bloc entier a été exploré par le faisceau. En réponse à ce signal,-le dispositif 156 débraye 15 tous les circuits qui sont encore actifs et il indique au tampon 134 qu'il est à même d'accepter une nouvelle donnée à traiter par la mémoire. Si l'on désire effacer une information d'un bloc donné de la mémoire, le processus sera le même, sauf trois exceptions. Premiè-20 rement, l'information appliquée au tampon 134 ne comprend que l'information de commande et d'adresse. Deuxièmement, le modulateur d'intensité 170 pour le faisceau n'est pas capable d'arrêter le faisceau 62, autrement dit, un signal apparaîtra toujours à la ligne 56. Troisièmement, le commutateur de polarisation 164 donne une 25 tension négative opposée à la tension positive qu'il a fourni pendant la partie de lecture du cycle. En d'autres termes, le côté "effacement" de l'opération est analogue à l'inscription d'un bit "1", mais avec une polarisation négative appliquée à chaque élément de mémoire du bloc considéré. ' t ' 30 Si l'on désire lire une information emmagasinée dans la mémoi re, le signal appliqué au tampon 134 comprend un signal de commande indiquant qu'une lecture est effectuée et un signal d'adresse indiquant quel bloc d'information doit être lu. La façon dont le faisceau d'électrons est appliqué au bloc est la même que précédemment, 35 sauf que la tension fournie par le commutateur de déviation Y 160 est légèrement différente de la tension précédemment appliquée. Ceci est dû au fait que, pendant la lecture, le faisceau doit explorer les électrodes de drain de chaque élément, par opposition aux électrodes de porte. 40 - Pendant la lecture des données du bloc considéré, il faut no ^ K t 20 71 2 ôm 2101188 ter qu'à mesure que le faisceau explore le bloc, une impulsion d'auto-horloge est engendrée quand le faisceau explore les doigts de repère 120. Entre certaines de ces impulsions, il y aura aussi des impulsions de lecture qui se produisent quand le faisceau ex-5 plore ceux des éléments qui possèdent -un bit "0". Dans le cas où les éléments emmagasinent tin bit "1", il n'y a pas d'impulsion de lecture. Chacune des impulsions d'auto-horloge et de lecture, pendant la lecture dans un bloc donné, est appliquée à la ligne 54 et au 10 multivibrateur monostable 148. Ces signaux sont également appliqués à l'une des entrées d'une porte ET 172. L'autre entrée est couplée à la sortie du multivibrateur 148. Comme la durée de l'impulsion de ce dernier est tout juste inférieure au temps nécessaire pour l'exploration par le faisceau d'un doigt de repère 120 au 15 suivant et comme le bord de chute des impulsions d'auto-horloge déclenche le multivibrateur 148, seules les impulsions apparaissant à la ligne 54 seront appliquées à la porte ET 172 et à la sortie sérielle du tampon 134. Autrement dit, la porte ET 172 est activée par les impulsions d'auto-horloge qui laissent passer les impulsions 20 de lecture. Chaque fois qu'une impulsion de lecture est appliquée au tampon 134, cela indique qu'un bit "0" a été lu et chaque fois qu'il n'y a pas d'impulsion de lecture, on sait qu'un bit "l" a été lu. Les signaux émanant du multivibrateur 148 sont aussi appliqués 25 au compteur 150 qui compte jusqu'à une valeur de 128 ; quand ce nombre est atteint, le comparateur numérique 152 applique un signal au dispositif de contrôle 136 en l'informant que le bloc entier a été lu. A ce moment, le dispositif 136 débraye à nouveau tous les circuits encore activés et indique au tampon 134 que les 30 données ont été lues afin qu'il puisse les transmettre à l'endroit voulue. A ce moment-là, le tampon 134 peut accepter un nouveau signal pour lire, inscrire ou effacer une information, suivant le cas. > . t 2Y 71 28196 2101188 BgyEHDI CATIONS 1. Mémoire comportant plusieurs éléments actifs individuels disposés en rangées et en colonnes, l'accès aux éléments se faisant par le fait qu'un dispositif à faisceau d'électrons explore un 5 trajet de détection dans tous les éléments d'une rangée sélectionnée, caractérisé par un organe dé repère (120) conducteur électriquement associé à chaque élément, les organes de repère (120) dans chaque rangée étant aménagés dans ledit trajet de détection et connectés à un conducteur commun (116) dans cette rangée, le con-10 ducteur commun (116} étant relié à un circuit logique de façon qu'en fonctionnement, le passage du faisceau d'électrons à travers l'organe de repère (120) engendre un signal de repérage dans l'organe de repère ; la disposition étant telle que l'exploration de chaque élément de mémoire actif de la rangée sélectionnée soit in-15 diqué par le circuit logique en question. 2. Mémoire selon la revendication 1, caractérisé par le fait que le circuit logique comprend un compteur (150) connecté de manière à être alimenté par les signaux de repère engendrés aux conducteurs communs (116) pour les rangées de la mémoire. 20 3« Mémoire selon les revendications 1 ou 2 prises séparément, caractérisée par le fait que l'exploration par le faisceau d'électrons d'une première partie (124) de chaque élément de mémoire est rendue active pour produire dans l'organe de repère considéré (120) un signal de lecture qui indique quelle donnée est emmagasinée 25 dans cet élément, le circuit logique comprenant des organes destinés à distinguer les signaux de repère des sigiaux de lecture. 4. Mémoire selon la revendication 3, caractérisée par le fait que les moyens destinés à faire cette distinction comprennent un dispositif à temps (148) et un système de porte (172), le faisceau 30 d'électrons étant aménagé pour explorer l'organe de repère (120) associé à l'élément de mémoire avant l'exploration de la première partie de l'élément ; ledit dispositif à temps (148) étant rendu actif en réponse à l'application d'un signal de repère qui fait .appliquer un signal d'actionnement au système de porte (172) en 35 vue de transmettre le signal de lecture suivant à la sortie du circuit logique, la durée de ce signal d'actionnement étant inférieure à lfintervale de temps compris entre signaux de repère successifs . 5. Mémoire selon l'une quelconque des revendications 1 à-4 40 prises séparément, caractérisée par le fait que le faisceau d'élec 71 28196 22 2101188 trons est prévu pour explorer une seconde portion (112) de chaque élément de mémoire, exploration qui permet aux données d'être inscrites dans 1*élément exploré et en ce que le circuit logique comprend un modulateur (170) destiné à moduler l'intensité du 5 faisceau, ainsi qu*un registre de données (140) fonctionnant sous la conmande de signaux émanant desdits signaux de repère afin de commander le modulateur (170) suivant les données emmagasinées dans le registre de données (140). 6. Mémoire selon l'une quelconque des revendications 1 à 5 10 prises séparément, caractérisée par le fait quTà tout élément de mémoire inactif compris dans la mémoire sont associées des pièces de repère déconnectées (152) du conducteur commun. 7. Mémoire selon l'une quelconque des revendications 1 à 6 prises séparément, caractérisée par le fait que le dispositif de 15 commande du faisceau rend active une rangée de la mémoire en faisant explorer par le faisceau les conducteurs communs (116) pour les diverses rangées en séquence, l'exploration de chaque conducteur produisant un signal de repérage de rangée qui est appliqué au circuit logique. 20 8. Mémoire selon l'une quelconque des revendications 1 à 7 prises séparément, caractérisé par le fait que chaque élément de mémoire est constitué par un transistor à porte isolée à effet de champ.