La présente invention est relative aux structures des circuits intégrés comportant des circuits d'interface oui seront nommés par la suite circuits et qui sont utilisés pour réaliser l'accord entre la sortie d'un type de circuit intégré avec l'en-5 trée d'un autre type. L'invention est plus particulièrement relative aux circuits d'interface d'accord de circuits utilisant des transistors bipolaires d'une part et de circuits utilisant des transistors métal oxyde silicium(MGS), d'autre part. En raison de leur simplicité de fabrication et de leur bas 10 prix les cireu'its.utilisant les transistors à M0S sont largement utilisés pour réaliser des opérations"complexes. De tels circuits n'ont cependent pas une rapidité d'opération comparable à ceux utilisant des transistors bipolaires et, en conséquence un avantage considérable est souvent obtenu en uti-15 lisant la sortie d'un circuit à haute rapidité employant des transistors bipolaires pour.commander un circuit employant des transistors MOS. Malheureusement, les signaux de sortie d'un circuit à transistor bipolaire sont souvent impropres a. tin emploi direct en 20 tant que signaux d'entrée d'un circuit a transistors KOS da* ils sont souvent mal polarisas et/ou, leur amplitude est impropre à un tel emploi. Par exemple, les circuits logiques bipolaires fonctionnent normalement à partir d'une alimentation positive en général de 5 T., et produisent des signaux de sortie dont 11 • ' 25 l'amplitude peut varier entre ^ et 3 ^ alors que normale ment les circuits à transistors MOS fonctionnent à partir d'alimentations de tensions négatives en général de l'ordre de 20 Y. et nécessitent des signaux d'entrée ayant des amplitudes de 7 y» ou plus. Un conséquence, dans les cas où des. cireuits 30 intégrés à transistors MOS sont nécessaires pour-être commandés par des circuits intégrés à transistors bipolaires, les signaux de sortie de ces derniers ne sont en1,général pas employés directement en tant que signaux d'entrée pour les précédents mais, au contraire, les circuits d'interface utilisent d'ordinaire des 35 éléments discontinus différents de ceux entrant dans la composition des circuits de commande et des circuits commandés qui 2 70 02087 2037050 sont d'ordinaire interposés entre eux. L'invention cherche à réaliser dans une seule structure un circuit intégré à transistor MOS et le circuit d'interface qui le précède, qui est réalisé en même temps que ledit circuit 5 MOS, qui est usinable par une méthode utilisant les degrés de construction conventionnels du MOS et qui peut être commandé directement soit par les signaux de sortie d'un MOS soit par ceux d'un circuit à transistors bipolaires. Comme il est bien connu, un MOS comprend deux régions 10 d'un type de conductivité, espacées sur la surface d'un substrat semi—conducteur de silicium d'un type de conductivité opposé avec une couche isolante sur ladite surface et une couche métallique sur ladite- couche isolante au-dessus des portions de surface se trouvant entre lesdites deux régions. Des électrodes 15 sont connectées hr travers la couche isolante aux deux dites régions d'un type de conductivité et une électrode est connectée à la couche métallique, les électrodes des deux régions conti*» tuant l'électrode drain et l'électrode source et l,électrode de la couche métallique constituant la grille. 20 II est courant ,de connecter une quatrième électrode sur le §ul>str&t«2?sr la suite, dans cette .. description, l'expression MOS. à quatre bornes sera employée en référence à. un I^OS ayant une quatrième électrode^. Dans le cas d'un circuit intégré incorporant une pluralité de MOS il est d'usage courant d'utiliser-25 une seule région en tant que l'«ne des deux dites régions de chaque'MOS. Selon' cette invention-, une structure de circuit intégré incorporant, un circuit d'interface comprerA une pluralité de MOS sur une seule plaquette de silicium, le circuit interface 30 comprenant un K08 à quatre bornes sur ladite plaquette de silicium,^ ledit MOS à quatre bornés ayant chacune des deux régions d'un type de conductivité séparé des régions- correspondantes des autres "ensœbles MOS sur la plaquette où ledit MOS à quatre bornes peut également être utilisé en tant que transis— 35 tor bipolaire dont ladite électrode de substrat se comporte comme électrode de base Su transistor bipolaire et dont les élec 02087 3 2037050 source. qet drain du HOS se comportant comme 11 émetteur et le collecteur. du. transistor bipolaire 5 une charge résistive connectée en série dans le passage du courant grille du iiOS à quatre ,r bornes j des moyens pour prélever les signaux de sortie à partir 5 .àHna fonction située entre ladite charge résistive et le point de passage du courant grille 5 une première entrée connectée à l'électrode grille du i-iOS à çniatre bornes pour être utilisée par un circuit de commande 1108 et une seconde entrée connectée à l'électrode source du î'ÏOS à quatre bornes pour être utilisée 10 par un circuit transistor bipolaire commandé. De préférence les deux dites régions d'un type de conductivité formant les régions source et drain dudit MOS à quatre bornes sont entourées par une zone aniïulaire adjacente et de même type de conductivité laquelle zone est utilisée en tant qu'anneau 15 de garde ou en tant qu'écran pour lesdites deux régions. De préférence les deux dites régions sont d'une forme parallèle allongée. Ladite charge résistive peut être constituée par un ensemble MOS séparé, ou elle peut être constituée par une région allongée du même type de conductivité que celui des deux 20 régions et jointe à l'une desdites deux régions. L'invention sera mieux comprise à l'aide des figures jointes et de la description s'y rapportant, lesquelles n'en fournissent que des modes non limitatifs de réalisation. La figure 1 est le schéma d'un circuit d'interface, 25 La figure 2 représente le circuit de la figure 1- connecté à un circuit transistor bipolaire de commande Les figures 3 et 4 représentent respectivement les sections transversales d'un MOS' et d'un transistor'bipolaire, La figure 5 représente le schéma du circuit d'interface d'un 30 circuit intégré conforme à l'invention et la figure 6 est une vue en plan du circuit d'interface d'un circuit intégré conforme à ï'invention. La figure 1 représente un circuit d'interface dont la sortie est utilisée pour commander un circuit' contenant des ensembles 35 MOS. Le circuit d'interface peut être commandé soit par la sortie 70 02087 4 2037050 d'un circuit utilisant également des ensembles MOS soit par le, sortie d'un circuit utilisant des transistors bipolaires et comprend deux ensembles MOS 111 et M2 et un transistor bipolaire p-n-p T1 . La base et le collecteur du transistor bipolaire i 5 sont connectés au drain et à la source du MOS M1 et son émet -teur est connecté à la borne 1 du signal d'entrée d'un circuit bipolaire. L'entrée vers la grille du MOS M1 est connectée à l'entrée du circuit MOS 2 et la grille du KOS 1=12 est connectée à un po-10 tentiel négatif par la borne terminale 3. L'électrode source du MOS M1 estjavec la base du transistor T1, connectée à la masse et le drain du MOS M2 est connectée à une source négative - TDD, La source et le drain des circuits MOS Ml et M2 ont un point 15 commun et la sortie du circuit d'interface est prélevée en ce point par la borne terminale 4 . Le circuit d'interface dé la"figure 1 est représenté, en figure 2, connecté à ^a sortie d'un circuit transistor bipolaire de commande. 20 Le circuit transistor bipolaire de commande tel qu'il est représenté comprend un transistor n-p-n .T2 dont l'émetteur est connecté à la masse et dont le collecteur est connecté au travers de la charge résistive R1 à une source d'alimentation positive VCC. 25 Le collecteur du transistor T2 est également connecté à l'entrée 1 du circuit transistor bipolaire de commande du circuit d'interface. L'entrée 2 du circuit pilote MOS étant connecté à la masse.- Les dispositifs des figures 1 et 2 fonctionnent comme suit : 3G Pour délivrer une tension d'entrée au circuit MOS se trouvant en aval de la sortie 4 du circuit d'interface, cette sortie 4 doit être amenée au potentiel de la masse. Lg cas de l'entrée d'un circuit MOS de commande vers le circuit interface via l'ôntrée 2 nécessite une impulsion négati-35 ve à l'entrée 2 pour laquelle- le circuit MOS M1 .est rendu conducteur et la sortie 4 se trouve connectée à la masse à tra 70 02087 5 2037050 vers lui. L'ensemble MOS M2 se comporte Xi s-à-vis de l'ensemble Ml comme une simple charge résistive car sa grille est connectée à la source de tension négative. Si d'un autre côté, l'entrée vers 5 le circuit d'interface se fait à partir d'un circuit bipolaire tel que représenté en figure 2, il devient nécessaire que l'émetteur du transistor T1 y applique un potentiel positif suffisant pour rendre conducteur le transistor T1 et amener approximativement le potentiel du collecteur à celui de la masse. 10 Ceci se produit lorsque le transistor T2 est rendu non conducteur, la résistance RI servant à limiter le courant circulant à travers T1 à une intensité de sécurité. Inversement, lorsque le transistor ±2 est conducteur,*ie potentiel sur l'émetteur de T1 est insuffisant pour rendre ce transistor conducteur et la 15 sortie 4 demeure à un potentiel négatif. Ce circuit d'interface fonctionne d'une manière satisfaisante mais présente l'inconvénient d'utiliser un transistor bipolaire conventionnel séparé des ensembles MOS . La figure 3 représente le schéma d'une section transversale 20 d'un MOS. Comme on petit le voir cet ensemble comprend deux régions 5 et 6 du type de conductivité p+ dans un corps de silicium 7 du type de conductivité n * La région comprise entre lès deux régions p+ et la région grille présente une couche isolante d'oxyde 25 6 et sur cette couche d'oxyde une électrode métallique 9 cons±j«-tuant la grille. Les connections 10, 11 et 12 sont réalisées respectivement dans les régions 5, 9 et 6 et sont utilisées pour y appliquer des potentiels, les régions 5 et 6 constituant le drain et la source 30 du MOS, L'ensemble représenté est un MOS à trois bornes. Il est cependant courant de.connecter une quirième électrode sur le substrat c'.est-à-dire sur la surface opposée à celle contenant les régions p+ 5 et 6 et un tel ensemble est dénomme ici "MOS à quatre bornes", 35 La figure 4 représente la section transversale simplifiée 70 02087 6 2037050 d'un transistor latéral" bipolaire p-n-p. Il comprend un corps ou substrat de conductivité ni3 avec deux régions p 14 et 15 diffusées sur une surface. Le corps 13 constitue la région base du transistor et dispose d)unè électrode base 16 et les 5 régions 14 et 15 constituent les régions collecteur et émetteur et disposent respectivement des électrodes 17 et 18 qui y sont connectées. On peut se rendre compte par l'examen de ces deux figures qu'il y a une grande similarité entre le transistor MOS et le 10' transistor bipolaire latéral. De toute évidence, si des potentiels adéquats sont appliqués à l'électrade connectée au support 7 et aux électrodes 10 et 12 d'un MOS à .quatre bornes, celui-ci peut fonctionner à la manière d'un transistor p-n-p , son habilité à fonctionner comme un tran— 15 sistor bipolaire étant fonction des détails de sa construction. Il est en conséquence possible d'utiliser ùn seul î-fOS à quatre bornes soit en tant que MOS , soit en tant que transistor bipolaire suivant lé cas désiré. Il est à noter que dans le circuit interface de la figure 1, 20 le* transistor T1 et le MOS M1 ne sont pas utilisés simultané» ment, le transistor 11 étant utilisé pour commander les transistors bipolaires et ïe MOS M1 pour commander le transistor MOS, Si, en conséquence un circuitest réalisé tel que représenté en figure 5 par deux ensembles MOS. référencés M1 et 142 et 25 correspondant aux'ensembles des figures 1 et 2, où M1 est un % MOS à quatre bornes avec son électrode substrat 19 connectée h la masse il peut être amené à fonctionner suivant tin fonctionnement similaire à celui .du circuit de la figure 1. Les.électrodes émetteur et collecteur du transistor bipolaire 30 équivalent au transistor T1 de la figure 1 sont formées,par les électrodes s de la source et d du drain du MOS Ml et comm® dans la figure 1 les signaux de commande du circuit transistor bipolaire sont appliqués à 1'émetteur de ce transistor équivalent en 1 avec l'entrée MOS 2. connectée à la masse. 35 Si une entrée de commande du circuit MOS est à appliquer au 70 02087 7 2037050 circuit interface, alors l'entrée 1 de la figure 5 est connectée à la masse et l'ensemble M1 se comporte comme un'ensemble MOS direct dont la sortie est recueillie à la borne terminale 4, A nouveau le MOS 112 pe comporte comme une charge résis-5 tive avec son électrode grille connectée à un potentiel négatif ~ YGG ' En conséquence, de cette façon, il est possible de combiner un transistor MOS à quatre bornes pour former un circuit d'interface pour l'ensemble des circuits de commande d'un transistor 10 bipolaire et d'un MOS, Selon cette invention le circuit d'interface est réalisé en tant que partie d'un circuit intégré en l'incorporant à la même plaquette de silicium du circuit MOS qu'il alimente. Cependant l'usage courant qui consiste à utiliser une région commune en tant que l'une des régions diffusées de chaque 15 ensemble ne doit pas être utilisé. De toute évidence, le MOS interface doit avoir deux régions diffusées source et drain distinctes et séparées des autres. Dans certains cas l'application de tensions sur les régions diffusées de l'interface MOS pourrait sans précautions spéciales, 20 engendrer avec une des régions de l'interface MOS , des transistors bipolaires additionnels. Ceci est de toute évidence indésirable et pour l'éviter on réalise une région diffusée annulaire du môme type de conductivité que les régions diffusées du MOS h quatre bornes, cette région annulaire entourant lesdités régions 25 diffusées et étant connectées à la masse de façon à.se comporter comme un anneau ^e. garde ou comme un écran pour le MOS à quatre bornes» " " Pour obtenir, pour le transistor bipolaire formé par"l'ensemble MOS à quatre bornes, une fréquence de réponse et ùn gain en cou-30 rant optimum, les deux régions p doivent être aussi rapprochées l'une de l'autre et être aussi longues que possible. , La figure 5 représente une vue en plan d'un moce avantageux de positionnement des régions diffusées. Comme on peut le voir l'une des régions diffusée 5 sur le,substrat 7 a la forme 35 d'un U et l'autre région 6 est placée dans l'intervalle du u ïï ce qui permet aux régions de se faire face sur une longueur 70 02087 2037050 effective de plus de deux fois la longueur de la région. 6. L'électrode grille (non représentée) aurc. bien entendu également la forme d'un U sur une couche isolante d'oxyde couvrant l'intervalle compris entre les régions 5 et 6 » 5 Lorsqu'une telle disposition des deux différentes régions est utilisée il est préférable que la région en forme de U soit utilisée en tant que collecteur du transistor bipolaire de l'interface car ceci procure une efficacité de capture plus , grande pour le collecteur des porteurs de courant injectés par 10 l'émetteur. 70 02087 9 2037050 RETBKDICAEMS 1). Structure de circuit intégré incorporant un circuit d'interface comprenant une pluralité de MOS sur une seule plaquette de silicium, le circuit interface comprenant un MOS à quatre bornes sur ladite plaquette de silicium ledit MOS à qua- 5 tre bornes ayant chacune des deux régions d'un type de conductivité séparé des régions correspondantes des autres ensembles MOS Sur la plaquette où. ledit MOS à quatre bornes peut également être utilisé en tant que transistor bipolaire dont ladite électrode de substrat se comporte comme électrode de base du tran-10 sistor bipolaire et dont les électrodes source et drain du MOS se comportent comme l'émetteur et le collecteur du transistor bipolaire ; une charge résistive connectée en série dans le passage du courant grille du MOS à quatre bornes ; des moyens pour prélever les signaux de sortie à partir d'une 15 jonction située entre ladite charge résistive et le point de passage du courant grille j une première entrée connectée à l'électrode grille du MOS à quatre bomes pour être utilisée par un circuit de commande MOS et une seconde entrée connectée à l1électrode source du MOS à quatre bornes pour être utilisée 20 par un circuit transistor bipolaire commandé. 2). Circuit intégré suivant 1) dans lequel les deux dites régions d'ion type de conductivité formant les régions source et drain dudit MOS à quatre bornes, sont entourées par une zone annulaire du type de conductivité , laquelle zone annulai- 25 re est utilisée en tant qu'anneau de garde ou en tant qu'écran pour les deux dites régions. 3). Circuit intégré- suivant l) et 2) dans lequel les deux dites régions sont d'une forme parallèle et allongée . 4). Circuit intégré suivant 1) *2) et 3) dans lequel 30 ladite charge résistive est constituée par un ensemble MOS à quatre bornes séparées. 70 02087 2037050 5). Circuit intégré-suivant 1) , 2 ) et 3) dans lequel ladite cliarge résistive est constituée par une région allongée du même type de conductivité que celui des deux dites régions et qui est relié à l'une des deux dites régions. 5 6). Circuit intégré incorporant un circuit interface tel que décrit plus ïiaut et en se référant aux figures 5 et 6.