La présente invention concerne une mémoire à accès aléatoire dynamique, formée comme circuit MOSFET, en intégration à grande échelle et plus particulièrement une mémoire ayant des amplificateurs de détection à équilibrage dynamique avec possibilité de lecture et d'inscription. Il est connu de. fabriquer des mémoires à accès aléatoire, dynamiques, à inscription et lecture, utilisant des circuits intégrés de type MOSFET. Ces circuits ont généralement 4.096 ou 16.384 cellules de stockage, chaque cellule étant formée par un noeud de stockage capacitif un seul transistor reliant le noeud à une colonne ou à un conducteur de signaux, dit généralement conducteur de digit. Dans le cas d'une mémoire à 4.096 bits, les cellules de stockage sont réparties en 64 lignes et 64 colonnes. Les données sont enregistrées dans chaque cellule en chargeant le conducteur de digit soit au potentiel de masse, soit à un potentiel légèrement inférieur au potentiel d'alimentation du drain, en débloquant momentanément le transistor en amenant un conducteur d'autorisation de ligne, haut, à stocker la tension du conducteur de digit sur le noeud de stockage. Un état logique "O" est enregistré lorsque la tension du noeud est inférieure à une tension choisie comprise entre la tension d'alimentation de drain qui est de façon caractéristique égale à +12 Volts et la tension d'alimentation de source ou de masse; un état logique "1" correspond à une tension enregistrée qui est supérieure à la tension choisie.Une valeur caractéristique du niveau de tension arbitraire est d'environ 5 volts. On lit une donnée dans la cellule de stockage en préchargeant d'abord le conducteur de digit à une certaine tension, puis à la fin de la précharge, on débloque le transistor reliant la cellule au conducteur de digit. Si un état logique "O" est enregistré dans le noeud, la tension du conducteur de colonne diminue d'une valeur plus grande ou augmente moins que si un état logique "1" est enregistré. Ces deux niveaux extrêmes de tension du conducteur de digit sont distingués par un amplificateur de détection qui lit l'état logique "1" ou l'état logique "O" de la cellule. On connaît déjà un procédé pour distinguer entre des variations de tension différentes d'un conducteur de digit. Selon ce procédé, on échantillonne la tension du conducteur de digit avant d'adresser la cellule et on compare cette tension échantillonnée â la tension du conducteur de digit après avoir adressé la cellule. Cette installation a donné d'excellents résultats. Une autre solu tion à ce problème est donnée dans les brevets U.0 3.588.M4 et 3.514.765. Selon omette solution, le conducteur de digit est divisé en parties égales et est relié b un amplificateur équilibré. Ce type d'installation a été utilisé avec des résultats variables. Cependant divers modes de réalisation de ce type ont soit consommés du courant continu ou nécessitaient des durées de précharge, dérai sonnables ou encore des durées déraisonnables pour la lecture des données ; un autre inconvénient est que l'on obtenait un niveau de tension ex*rdmement faible sur le cond cteur de digit, qui devrait rester au niveau haut ou qut fallait un moyen supplémentaire pour rétablir le conducteur de digit à un niveau suffisamment élevé ou encore utiliser un signal plus important et ctest pourquoi il fallait des cellules de stockage plus grandes pour permettre une dé- tection correcte. la présente invention a pour but de remédier à ces inconvénients et se propose de réaliser une mémoire à conducteurs de digit divisés, reliee à un amplificateur équilibré, présentant une vitesse de travail améliorée, comme résultant à la fois de la période de précharge, réduite et du temps de lecture réduit. En outre, l'invention se propose de créer une installation ne consommant pas de courant continu et qui soit susceptible de permettre une déteotion extrêmement sensible. suivant l'invention, des conducteurs de digit vlm=4 et complémentaire sont reliés par des résistances aux noeuds d'entrée dtun amplificateur formé de transistors à couplage croisé reliant chacun des noeuds d'entrée à un noeud de verrouillage. suivant un mode de réalisation préférentiel, les transistors d'entrée sont des transistors dont les gâchettes sont communes.Les conducteurs de digit sont préchargés à la tension d'alimentation de drain alors que les gâchettes des transistors d'entrée sont toutes deux amplifiées à un niveau de tension supérieur à la tension d'alimentation de drain pour permettre de transférer aux noeuds d'entrée des am- plificateurs de détection la tension différentielle des conducteurs de ligne.Le noeud de verroednage passe alors à la masse à une vitesse qui augmente progressivement pour permettre la décharge de l'un des conducteurs de digit tout en maintenant essentiellement la tension d'alimentation de drain de l'autre conducteur de digit. la résistance founnie par les transistors est la plus grande lorsque la tension du noeud de verrouillage commence à diminuer, de sorte que le noeud d'entrée de l'amplificateur qui commence au niveau de tension faible puisse Outre déchargé rapidement sans qu'il soit nécessaire de décharger la capacité relativement grande du conducteur de digit auquel il est relié.Il en résulte que les transistors à couplage croisé sont verrouillés plus rapidement pour éviter toute décharge notable de l'autre conducteur de digit qui présentait le niveau de tension initiale supérieur. Comme la tension du noeud d'entrée en cours de décharge, diminue, la résistance du transistor diminue progressivement, ce qui décharge rapidement le conducteur de digit qui se trouvait à la tension initiale la plus faible. L'invention donne également un procédé de charge des conducteurs de digit qui supprime les effets gênants résultant du bruit de la tension d'alimentation ainsi qu'un moyen pour commander la tension sur les gSchettes des transistors Jouant le rible de ré sistances. Ta présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels s - la figure 1 est un schéma d'une mémoire à accès aléatoire, dynamique selon l'invention. - la figure 2 est un schéma dtun sous-composant caractéris tique servant à faire fonctionner une partie du circuit de la figure re 1. - la figure 3 est un diagramme de temps qui sert à illus- trer le fonctionnement du circuit de la figure 1. Selon les figures, une partie d'une mémoire à acons aléatoire dynamique selon l'invention, porte globalement la référence 10 à 7a figure 1. La mémoire 10 peut présenter 4.096 ou 6.384 cellules le stockage binaires formées sur un seul circuit intégré, comportant également le circuit de commande adéquat. Quatre cellules de stockage sont référencées par la lettre S à la figure 1. Chaque cellule de stockage est formée d'un noeud de stockage capacitif 12 et d'un transistor à effet de champ 14, branchés en série entre une ligne de digit DLî ou 1 et la tension d'alimentation de drain c'est-à-dire V@@. Les cellules de stockage 8 sont réparties en nombres égaux de lignes et de colonne notamment 64, pour une mémoire à 4.096 emplacements de bit ou 128 pour une mémoire à 16.384 emplacements de bit. Pour faciliter la description, on examinera seulement la première colonne de cellules de stockage étant donné que les 63 autres colonnes ont une structure identique. La moitié des 64 cellule les de stockage S de chaque colonne est reliée à une ligne de digit vrai D et l'autre moitié est reliée à la ligne de digit complémentaire DL1 comme représenté à la figure 1. Chacune des lignes de digit DL1, DL1 présente la mme structure géométrique et est reliée au même nombre de cellules de stockage S.En outre, une cellule factice U est reliée A la ligne de digit DL1; une autre cellule factice SD est reliés à la ligne de digit S pour établir une tension de référence sur l'une des lignes de digit comme cela sera décrit. Les portes de toutes les cellules de stockage S d'une mme ligne sont reliées 8 un conaucteur de sélection de lignes RS. Les conducteurs de sélection de lignes RS31-RS31 sont représentés à la figure 1. Il est clair que les conducteurs de sélection de lignes RS1-RS30 et RS35-RS64 ont été supprimés dans un but de sim plification des dessins. La ligne de digit vrai DL1 est relié au noeud d'entrée vraie 28 d'un amplificateur différentiel de verrouillage par le canal d'un premier transistor 20 ; la ligne de digit complémentaire DL, est reliée au noeud d'entrée complémentaire 30 de l'amplificateur différentiel par le canal d'un second transistor 22.L'amplificateur différentiel de verrouillage se compose d'un troisième et d'un quatrisme transistor 24, 26 qui relient les noeuds d'entrée 28 et 30 au conducteur de verrouillage 32. La porte ou gâchette du troisième transistor 24 est couplée sur le noeud d'entrée complémentaire 30 et la porte ou cette e du quatrième transistor 26 est couplée également de façon croisée sur le noeud d'entrée vraie 28.Le condocteur de verrouillage 32 est amené à la masse, b une vitesse relativement faible lorsque le transistor 34 est rendu conducteur par le signal d'horloge L1 et à une vitesse beaucoup plus grande lorsque le transistor 36 est rendu conducteur par le signal d'horloge L2, car le transistor 36 est beaucoup plus grand que le transistor 34. L'horloge L1 passe au niveau supérieur peu de temps avant l'hor- loge L2 pour des raisons qui seront données en relation avec la description de la figure 3. Les portes ou gtchettes de tous les transistors 20 et 22 pour les 64 conducteurs de la colonne, sont reliées à un noeud commun 40 qui peut ttre préchargé à la tension VDD par le transistor 42. La gâchette du transistor 42 est reliée au conducteur à la tension VDD par 7 'intermédiaire du transistor 44 dont la cette est commandée par le signal de précharge P3. La cette du transistor 42 est amplifiée de façon capacitive au-delà de VDD par le condenaa- teur 43 relié à l'impulsion d'horloge L3 qui se produit après la coupure du transistor 44 par l'horloge préchargée P3 comme cela sera décrit ci-après.Le noeud 40 est couplé de façon capacitive au conducteur de verrouillage 32 par le condensateur 46 pour CC.m- pléter la capacité parasite des transistors 20 et 22, du noeud d'entraînement 40, au-dessus de VDD comme cela sera décrit ci- après. la ligne de digit vrai DL et la ligne de digit complémer- taisre DL des 64 colonnes sont pré chargées à partir du noeud 50 par l'intermédiaire des transistors 52 et 54 dont les portes sont commandées par le signal de précharge, commun P3.Le noeud 50 est commandé à la tension VDD par l'intermédiaire du transistor 56 dont la cette est commandée par Le signal de précharge r2 qui dépasse la tension TDD. La donnée peut être inscrite dans une cellule adressée ou Outre lue d'une cellule adressée par les conducteurs de données vraies et complémentaires DB et DB et les transxs- tors de section de colonnes 60 et 62 dont les portes sont commun dées par une ligne de sélection de colonnes CS1. Les cellules factices SD et SD ont chacune une capacité approximativement égale à la moitié de la capacité dtune cellule de stockage de données S. Toutes les cellules factices SD sont autorisées par la ligne 66 chaque fois que l'un des conducteurs de sélection de lignes RS1-RS32 associés à la ligne de digit DL1 est mis en oeuvre. De la même manibre, la cellule factice SD est autori- sée par le circuit de ligne 68 chaque fois qu'un conducteur de ligne, choisi associé à une ligne de digit 1 est mis en oeuvre. Le noeud de stockage de la cellule factice SD1 est préchargé à la tension de la masse par l'interm4diaire du transistor 70 ; le noeud de stockage de la cellule factice 2 est préchargé à la tension de masse par l'intermédiaire du transistor 72 lorsque le signal de précharge P1 appliqué aux lignes 74 et 76 est au niveau haut comme décrit oi-dessus. Les signaux d'horloge de précharge P2 et P3 nécessitent tous deux des tensions au-dessus de la tension d'alimentation de drain VDD pour le fonctionnement satisfaisant du circuit comme cela sera décrit plus en détail ci-après.La tension d'alimentation est généralement la tension d'alimentation d'origine externe, maxi- maie, disponible dans les circuits ; dans le mode de réalisation de l'invention, il s'agit d'une tension de +12 volts puisque l'on uti lise la technologie cette au silicium/canal N. Il est souhaitable que P2 et P3 présentent des niveaux élevés approximativement égaux à 16 volts. Un moyen adéquat pour donner une tension d'horloge supérieure à la tension d'alimentation de drain VDD est représenté schématiquement à la figure 2. Cette installation utilise un ensemble dsétages de temporisation 80, 82, 83. la sortie de l'étage de temporisation 80 est appliquée à l'entrée de 11 étage de temporisation 82 dont la sortie est appliquée au troisième Stage de temporisation 83. La sortie de l'étage de temporisation 82 est ramenée à l'étage de temporisation 80 pour isoler le noeud de sortie 84 de ltétage 80. La sortie de l'étage 83 est couplée de façon capacitive au noeud 34 par le condensateur 86. Ainsi par suite du signal de temps de précharge P# de 11 étage de retard oe, le noeud 84 est d'abord amené à la tension VDD après une période de retard.Peu de temps après, la sortie de 1 étage de retard 82 coupe la sortie de l'étage de retard 80 isolant ainsi la tension du noeud 84. Puis, lorsque la sortie de l'étage de retard 83 passe à la valeur VDD, le noeud 84 est amplifié de façon capacitive à une valeur supérieure à VDDe Ce circuit fournit facile- ment un signal de sortie de 16 volts à partir d'une tension dtald- mentation VDD de 12 volts. D'autres moyens adéquats peuvent être utilisés pour créer les signaux d'horloge préchargés P2 et P3 supérieurs à VDD. Le fonctionnement du circuit de la figure I ressort le plus clairement cu anagramme de temps de la figure 3. la figure 3 représente la tension en fonction du temps pour les signaux de précharge P1, P2, P3 par l'intermédiaire des conducteurs de temps 100, 102, 104 respectifs. la tension de celui des conducteurs de lignes RS1 ... mis mis en oeuvre, ainsi que le conducteur d'autorisation de la cellule factice RSD ou RSD est indiquée par le conducteur de temps 106. Tous les autres conducteurs de ligne RS1... RS64 et l'autre ligne d'autorisation de la cellule factice restent au potentiel de la masse. Les signaux d'horloge de verrouillage L L2, L3 sont indiqués par les conducteurs de temps 108, ÌC, 112 respectifs.La tension qui résulte sur le conducteur de verrouiLlage 32 est repré- sentée par le conducteur de temps 1j4 ; la tension qui résulte sur les lignes de digit vrai et de digit complémentaire DL et D est représentée par les conducteurs de temps 116 et 118 respectifs. La tension sur le conducteur de colonne choiaie CS, adressée, est repré- sentée par la conducteur de temps 120 et les tensions résultantes sur le conducteur de données vraies DB ainsi que le condensateur de données complémentaires :! sont représentées par les lignes de temps 122 et 124. Pendant la période de précharge c' est--dire la période entre les cycles actifs, le signal de précharge 1 est à la tension VDD ctest-à-dire 12 volts ; les signaux de précharge P2 et P3 sont à une tension supérieure à VDD soit +16 volts. Il résulte du fait que le signal P1 est au niveau haut que les transistors 70 et 72 sont rendus conducteurs et déchargent les noeuds des cellules factices SD et pour amener ces cellules à la tension de masse ou tension nulles Le signal P2 correspond à +16 volts, de sorte que le transistor 56 est conducteur et le noeud 50 se charge à la tension VDDo Le signal P3 de précharge de la ligne de DIGIT est à la tension +16 volts, de sorte que les lignes de données DL et DL sont toutes chargées aux tensions +12 volts, comme cela est indiqué par les conducteurs 116 et 118 à la figure 3. Comme décrit plus en détail ci-après, le noeud 40 qui est :résenté par la ligne de temps 126 à la figure 3 est à la tension de +16 volts ce qui résulte du couplage capacitif par les gâchettes des transistors 20 et 22 des 64 colonnes ainsi que du condensateur 46. De ce point de vue, il est à remarquer que le transistor 42 est bloqué même si le noeud 40 a été amené à une tension supérieure à VDD, car Sa gâchette et sa source sont dans ce cas à la tension TDD. Comme VDD est appliqué aux gtchettes de deux transistors 24 et 26, le conducteur de verrouillage 32 sera préchargé à la tension VDD diminuée d'un seuil soit environ +12 volts0 An début d'un cycle actif, le signal d'horoge de précharge '1 passe de la valeur +12 volts à la tension de masse comme cela est représenté par la référence 100a ; les transis tors 70 et 72 se bloquent alors et le signal de pré charge P2 passe de la valeur +1 à la valeur +12 volts comme cela est indiqué par la référence 102a, si bien que le transistor 56 se bloque puisque le noeud 50 est également à la tension VDD. A ce niveau, on remarque que le signal de préoharge P3 est touJours à la tension de +16 volts pendant un court instant après le blocage du transistor 56, pour permettre aux tensions des lignes de données DL1 et DL1 de s'égaliser de façon précise par l'intermédiaire des transistors 52 et 54 malgré le bruit dans la tension d'alimentation VDD et aux capacités inégales des lignes de digit ou aux conductances inégales des transistors 52 et 54 rui pourraient se traduire par des tensions inégales des lignes de digit DL1 et DL1 , au moment de la coupure da transistor 56. Puiez le signal de précharge P3 passe à la masse, bloquant les tensions de précharge, égales de façon précise des lignes de digit DL, et DL., à un niveau essentiellement égal à VDD comme cela est représenté par la référence tO$a. Lorsque le signal de précharge est au niveau de la masse, la ligne choisie identifiée par les signaux d'adresse de lignes appliqués à la plaquette semi-conduc trice, nasse au niveau 0 volt à +12 volts, comme cela est indiqué par la référence îC6a. En mEme temps, la cellule factice est également adressée. ar exemple si l'on suppose que le conducteur de sélection de lignes RS31 est mis en oeuvre, la cellule de stockage SD est autorisée par le conducteur 66 qui passe du niveau o au niveau +12 volts. Si un état logique 0 est stocké dans la cellule d'adresse, la tension de la ligne de digit DL, chute de façon plus importante que la tension de la ligne de digit DL1 puisque la capacité 12 de la cellule de stockage est approximativement double de la capacité de la cellule factice.Comme le noeud 40 est à la tension de +12 volts, cette variation de tension des conducteurs de données DL1 et DL1 est transmise librement aux noeuds d'entrée 28 et 30 de l'amplifi- cateur différentiel0 Cependant, le conducteur de verrouillage 32 est touJours à un niveau en-dessous de la tension de précharge des conducteurs de données DL1 et DL1, de sorte qu'aucun des transistors 24 ou 26 ne passe à l'état conducteur. Puis; le signal de verrouil- lage Lj passe du niveau O au niveau +12 volts, commençant ainsi à décharger lentement le conducteur de verrouillage 52 comme cela est indiqué par la référence 114a.Comme la tension du conducteur de verrouillage 32 commence à chuter, le transistor 24 devient con, ducteur avant le transistor 26, car le noeud 30 a une tension lége- rement supérieure à Celle du noeud 28. Lorsque le transistor 24 est conducteur, le noeud 28 chute progressivement pratiquement ainsi rapidement que le noeud 32, de sorte que le transistor 26 reste essentiellement bloqué maintenant ainsi le noeud 30 au niveau supérieur et augmentant progressivement la polarisation de la gchette- source du transistor 24.Cet état est considérablement facilité du fait qu'initialement le transistor 20 a une faible tension de gâ- cette par rapport à la tension de source et qu'il y a ainsi une résistance importante entre le noeud 28 et le conducteur de digit DL1. Comme le noeud 28 a une capacité relativement faible par wap- port à oefle de sa ligne de digit DL1, le noeud 28 peut outre déchargé rapidement par des courants relativement faibles par l'inter- médiaire du transistor 24.Après une courte période de temps, la différence de tension entre les noeuds 28 et 30 augmente notablement et le signal de verrouillage L2 passe au niveau haut, repré- senté par la référence 110a g le conducteur de verrouillage 32 se décharge alors à une vitesse plus grande comme cela est indiqué par la référence 114b à la figure 3. Comme le noeud de verrouillage 32 passe à la masse, les deux transistors 24 et 20 deviennent de plus en plus conducteurs, de sorte que le conducteur de ligne DL1 se décharge rapidement à la masse, comme cela est indiqué par la rée rence 116b. Cependant, le conducteur de digit DL1 reste voisin de la tension VDD qui de façon caractéristique est égale à +11 volts comme cela est représenté par la référence 118b. mitant donné le couplage capacitif entre le noeud 40 et les conducteurs de digit DX1 et 1 DL1, provenant de la capacité parasite de tous les transistors 20 et 22 de toutes les colonnes ainsi que du condensateur 46 entre le noeud 40 et le noeud 32 du conducteur de verrouillage, ce noeud 40 est ramené à une tension approximative- ment égale à 12 volts, lorsque le conducteur de digit DL, est mis à la masse, comme le montre la référence 126a. Si un état logique S a été enregistré dans la cellule de stockage d'adresses S, comme défini par une tension de cellule supérieure à +5,0 volts, le conducteur de données DL aurait une tension supérieure à celle du conducteur de données DL1, après le signal de sélection de ligne 106a.Il en résulterait que le conducteur de digit DL, resterait au niveau supérieur représenté par la ligne en tiretés 116c et le conducteur de digit DL1 passerait au niveau bas, comme représenté par la ligne 118c à la figure 3, lors- que la tension du conducteur de verrouillage passerait au niveau bas par suite des effets 108a et 110a sur les signaux de verrouil- lage L1 et L2. La cellule factice est destinée à cela, c'est-à-dire à la détection correcte d'une tension élevée, enregistrée. sans cette cellule factice, il serait inutile de prévoir la transition de tension négative du conducteur de digit =1 et d'avoir la diffé- rence de tension pour la détection correcte. Si le conducteur de sélection de colonnes OS passe de O volt à +12 volts comme indiqué par la référence 120a, le conducteur de données vraies DB passe du niveau de précharge égal à +12 volts au niveau de 0 volt, comme oela est indiqué par la référence 122a, en supposant qu'un état logique t0t a été enregistré dans la cellule adressée, reliée au conducteur de données DL1 ; le conducteur de données complémentaires DB reste à la tension de t 12 volts comme cela est indiqué par le segment 1 24a. Par ailleurs, si un état logique 1 a été enregistré dans la cellule de stockage, adressée, reliée au conducteur de données vraies DL1, le conducteur de données vraies D3 reste au niveau supérieur représenté par la courbe en tiretés 122b et le conducteur de données complémentaires DB passe à la masse comme représenté par la référence 124b. Comme indiqué précédemment, la gâchette du transistor 42 a été préchargée à la tension VDD pendant la période de précharge, le signal P3 étant à la tension de +12 volts. Pendant le cycle, P3 passe à O volt, coupant ainsi le transistor 44 et bloquant une tension approximativement égale à 12 volts sur la cette du transis- tor 42. Aprbs la décharge du noeud 40 à environ +12 volts, comme résultant des conducteurs de données DL1 ou DL1, et du noeud 40 passant à la tension de masse, le signal de verrouillage L3 passe de O volt à +12 volts comme cela est indiqué par la référence 112a à la figure 3~. Ce signal est couplé par le condensateur 43 à la cette e du transistor 42 qui commande ainsi la gâchette pour l'ams- ner à une valeur notablement supérieure à VDD, pour assurer que le noeud 40 se trouve à la tension de +12 volts représentée par la référence 126b. En fonctionnement normal, cela compense les fuites du noeud 40, mais pendant le démarrage cela donne la charge de +12 volts avant l'amplification capacitive, colle décrit ci-après. A la fin d'un cycle, le conducteur de sélection de ligne 106 passe à la masse comme cela est indiqué par la référence 106b et le conducteur de sélection de colonne passe à la masse, comme cela est indiqué par la référence I 2Cb, de sorte que les transis- tors de la cellule de stockage adressée et la cellule factice, adressée sont coupés et les transistors d'adresse de colonne 60 62 se bloquent également. Le signal de verrouillage b passe au niveau de la tension de masse, comme indiqué par la référence 112b, ramenant le noeud de cette du transistor 42 à une tension appro simativement égale à VDD, de sorte que le noeud 40 peut Outre amplifié de façon capacitive à une tension supérieure à VDD. Les signaux de verrouillage L1, et L2 passent à la masse comme représenté par les références 108b et 11 Les signaux de précharge P1 et P2 passent alors à la ten, sion de +12 volts représentée par les références 100b et 104b et le signal de précharge P3 passe à la tension de +16 volts à l'ins- tant 104c qui est retardé d'environ deux périodes de retard par à l'instant 104b, ce qui résulte du fonctionnement du circuit représenté à la figure 2. Le signal de précharge P2 peut passer avantageusement de la tension de +12 volts à la tension de +16 volts en me temps comme cela est indiqué par la référence 102b. Lorsque le signal de précharge P3 passe au niveau positif à l'instant 104b, les transistors 52 et 54 se débloquent et le conducteur de digit DL1 ou DL1, qui a été déchargé à la masse, commence à se charger positivement comme cela est représenté par la trait plein 116d ou par le trait en tiretés 118d à la figure 3. Cette charge se poursuit pendant la période de précharge, comme le signal de précharge P3 passe à la tension +16 volts à l'instant 104c et est facilité par le fait que le signal de précharge P2 passe égale ment à la tension +16 volts, si bien que le noeud 50 se charge rapidement à la tension VDD égale à +12 volts.Selon les courbes 116 et 118 de la figure 3, il en résulte que le conducteur de digit DL1 ou D 1 qui reste voisin de VDD, est initialement en partie déchargé lorsque les transistors 52 et 54 deviennent conducteur, comme cela est indiqué par les références 116e et 118e. Le conducteur de verrouillage 32 est préohargé par les transistore 20 et 24 et par les transistors 22 et 26 de toutes les colonnes à un niveau de tension dtun seuil inférieur à VDD comme cela est représenté par la référence 114c. Le noeud 40 qui est alors isolé puisque le transistor 42 R eté bloqué lorsque le signal de verrouillage ;3 passe à la masse à l'inctant 112d, est amplifié de façon capacitive pour revenir à ma niveau d'environ +16 volts comme cela est indiqué par la réfé- pence 126c, étant donné la capacité parasite des transistors 20 et 22 de toutes les colonnes et du condensateur 46 qui est acutée pour augmenter cette amplification.Il est à remarquer que le conducteur de données vraies ou le conducteur de données cimplémentaires DL1 ou r1 de chaque colonne est déchargé pendant chaque. cycle d'adresses de ligne, de sorte que la capacité parasite combinée de 64 transistors contribue à amplifier la tension du noeud 40 an- dessus de la tension VDD lorsque les 64 conducteurs de digit sont rechargés de la tension de masse à la tension de +12 volts. Il en résulte que le noeud 40 est normalement amplifié de façon capacitive un niveau d'environ +16 volts pendant le cycle de précharge. Les conducteurs de données DEB et :! sont préchargés de façon similaire à la tension de +12 volts représentée par les instants 122c et 124c, par un circuit non indiqué dans les figures. Dans le mode de réalisation préférentiel de l'invention, le circuit de précharge aralogue à celui servant à précharger les conducteurs de données DL1 et DL1 est également utilisé pour pré charger les conducteurs de données vraies et complémentaires DB et ; il en résulte quraux instants 122c et 124c, on a des courbes de recharge de caractéristiques similaires à celles des courbes de recharge des conducteur DL1 et Il est à remarquer c1e comme les conducteurs de digit DL1 at DL1, commencent à une tension de VDD plutôt qu'à une tension de 7DD diminuée d1un seuil, et comme la résistance réduit la conduction de l'un des transistors à couplage croisé, le conducteur de digit qui a commencé à une tension initiale supérieure, se termine normalement à une tension au-dessus de VDD diminuée d'un seuil.A la fin d'un cycle, une cellule commence avec une tension qui se trouve juste au-dessus du niveau minimum pour un état logique "1" et termine à une tension égale à VDD diminuée d'un seuil. Inversement, une cellule qui a commencé avec un niveau de tension se trouvant Juste en-dessous du niveau maximum pour un état logique O termine avec la tension de la masse. ainsi, le fait de lire une cellule, suivi par l'envoi du signal de verrouillage à la masse, renouvelle les faibles niveaux logiques enregistrés dans les oellules pour les ramener à des niveaux logiques optimum. Il résulte de la description détaillée ci-dessus d'un mode de réalisation préférentiel de l'invention, que l'on a un amplifi- mateur différentiel, de verrouillage amélioré, qui présente de 2ul- tipules applications dans la technique MOSFET ainsi que dans d'autres techniques. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ci-dessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. REVENDICATIONS 10) Mémoire à accès aléatoire, dynamique, formée d'un circuit MOSFET intégré, mémoire caractérisée en ce qu'elle comprend un ensemble de cellules de stockage réparties en lignes et en colonnes, un amplificateur de détection pour chaque colonne, une ligne de digit vrai et une ligne de digit complémentaire pour chaque amplificateur de détection, les cellules de stockage de chaque colonne étant reliées à au moins lune des lignes de digit respec- tives lorsque les cellules de stockage respectives sont autorisées par un signal d'autorisation de ligne, un moyen d'autorisation de ligne pour autoriser les cellules de stockage des lignes respectives b transférer les données qu'elles contiennent dans les conduoteurs de digit pour les colonnes respectives, chaque amplificateur de détection ayant un noeud d'entrée vraie et d'entrée complémen- taisre, chaque noeud présentant une capacité relativement faible par ccapaaaiscn avec la capacité du conducteur de digit vrai et du conducteur de digit complémentaire, chaque amplificateur ayant un premier transistor reliant le noeud d'entrée vraie à un noeud de verrouillaee et un second transistor reliant le noeud d'entréo complémentaire au noeud de verrouillage, la gâchette du premier transistor faisant partie du noeud d'entrée complémentaire et la cette du second transistor faisant partie du noeud d'entrée vrai, une premlbre impédance reliant le conducteur de digit vrai au noeud d'entrée vraie et une second impédance reliant le conducteur de digit complémentaire au noeud d'entrée complémentaire, un moyen de commande de noeud de verrouillage servant à maintenir une pré- charge sur le noeud de verrouillage, puis à décharger cette précharge du noeud de verrouillage, un moyen da préoharge de conducteur de digit servant à pré charger les conducteurs de digit pour arriver b un niveau de tension de précharge essentiellement identique à la fois dans le conducteur vrai et dans le conducteur complémentaire ainsi qutun circuit de commande pour créer séquentiellement un signal d'autorisation de lignes pour les cellules de stoc d'une ligne choisie, afin de relier ces cellules de stockage de la ligne choisie au conducteur de digit respectif, puis faire que le moyen de com, mande de noeud de verrouillage décharge le noeud de verrouillage pour décharger l'un des conducteurs de digit, tout en ne déchargeant pas de façon notable les autres conducteurs. 20) Mémoire selon la revendication I, caractérisée en ce qu'un ensemble vrai de cellules de stockage dynamiques de chaque colonne est relié au conducteur de digit vrai respectif, et ensemble complémentaire correspondant de cellules de stockage dyna- miques de la colonne est relié au conducteur de digit complémentai- re respectif, le signal d'autorisation de lignes amenant la cellule choisie à transférer une charge de tension au conducteur de digit respectif, la mémoire comprenant en outre un moyen pour former un niveau de tension de référence sur le conducteur de digit non relié à une cellule de stockage mise en oeuvre par un signal d'autorisa- tion d'adresses, qui a une valeur prédéterminée inférieure à la valeur de la tension de précharge des conducteurs de digit. 30) Mémoire selon la revendication I, caractérisée en ce que la première et la seconde impédance sont constituées par un troisième et un quatrième transistor, un circuit de polarisation étant prévu pour polariser les gâchettes des transistors à un niveau suffisamment élevé pour permettre l'égalisation des niveaux de tension de précharge des conducteurs de digit et des noeuds d'entrée. 4 ) Mémoire selon la revendication 3, caractérisée on ce que le circuit de polarisation est formé d'un moyen reliant les gâchettes du troiBime et du quatrième transistor dtau ioiu une colonne pour former un noeud commun et un Moyen pour précharger le noeud commun, puis isoler ce noeud commun avant que les conducteurs de digit ne soient préchargés, pour amplifier de façon capaciti@e la tension du noeud commun, cette augmentation étant aupérieure B celle d'un seuil, au-delà de la tension de précharge des conducteurs de digit, an moins en partie par la capacité parasite du trois,,e et du quatrième transistor. 50) Mémoire selon la revendication 4, caractérisée on ce que le circuit intégré A une tension d'alimentauion de drain qui est la tension maximale de la tension d'alimentation ertérieure, et le moyen de précharge du conducteur de digit commande les con, ducteurs de digit à une tension de précharge essentiellement gale à la tension d'alimentation du drain. 60) Mémoire selon la revendication 5, caractérisée en ce que le moyen de précharge du conducteur de digit se compose d'un premier moyen de pré charge pour relier un premier noeud de précharge à une alimentation en tension en fonction d'un premier signal de précharge ainsi qu'un second et un troisième moyen de précharge pour relier le premier noeud de précharge auxconducteurs de digit vrais et complémentaires, en réponse à un second signal de précharge, les tensions à des conducteurs de digit vrais et complémentaires pouvant B 'égaliser lorsque le premier signal de précharge n'est plus appliqué pendant que le second signal de précharge est appli qué. 70) Mémoire selon la revendication 6, caractérisée en ce que 'le moyen de pré charge de conducteurs de lignes comprend en outre un moyen de commande de pré charge pour arrdter le premier signal de pré charge avant le second signal de précharger, pour que les tensions de précharge des conducteurs de digit puissent s'éga- liser après coupure du premier noeud de précharge de la tension d'alimentation. 8 ) mémoire selon la revendication 6, caractérisée en ce que le moyen de commande du noeud de verrouillage comprend un moyen pour décharger le noeud de verrouillage à une vitesse qui augmente progressivement. 90) Mémoire selon la revendication 2, caractérisée eg iee que la première et la seconde impédance sont constituées par un troisibme et un quatrième transistor, et le circuit de polarisation polarise les gâchettes des transistors à un niveau suffisamment élevé pour permettre l'égalisation des niveaux de tension de précharge des conducteurs de digit et des noeuds d'entrée. lQ ) Mémoire selon la revendication 9, caractérisée en ce que le circuit de polarisation comprend un moyen de liaison pour les portes des troisième et quatrième transistor à au moins une alonne, pour former un noeud commun et un moyen pour précharger le @ ld commun, puis isoler le noeud commun avant que les conducteurs de digit ne soient préchargés, pour amplifier de façon capacitive la tension du noeud commun à un niveau augmenté itune valeur supérieure à celle d'un seuil par rapport à la tension de préoharge des conducteurs de ligne, au moins en partie par la capacité parasite du troisième et du quatrième transistor. 1l0) Mémoire selon la revendication I, caractérisée en ce que le circuit intégré a une tension d'alimentation de drain qui est la tension externe maximale de l'alimentation et le moyen de précharge du conducteur de digit commande les conducteurs de digit à une tension de précharge essentiellement égale à la tension d'alimentation de drain. 120) Mémoire selon la revendication Il, caractérisée en ce que e le moyen de précharge de conducteurs de digit se compose d'un premier moyen de préoharge pour relier un premier noeud de précharge @a @e@sion d'alimentation de drain en réponse à un première signal de précharge et un second et un troisième moyen de précharge pour relier le premier noeud de précharge aux conducteurs respectifs de digit vrais et complémentaires, en réponse à un second signal de précharge, les tensions de précharge des conducteurs de digit vrais 2t compléirentaires pouvant s égaliser lorsque le premier signal de décharge nest plus appliqué et que le second signal de précharge est appliqué 13 ) Mémoire selon la revendication 12, caractérisée en ce que le moyen de precharge de conducteurs de digit comprend un moyen de commande de précharge pour terminer le premier signal de pré charge avant le second signal de @ @récharge, pour que les tensions de précharge des c@nducteurs de @@@@@@ puissent s'égaliser après coupure du premie no@ts e décharge par rapport a' la tension d'ali mentation 14ow Mémoire selon la revendication 1, caractérisée en ce que le moyen de commande de noeud de verrouillage comprend un moyen pour décharger le noeud de verrouillage à une vitesse qui augmente progressivement. 150) Mémoire à accès aléatoire, dynamique, formée par un circuit MOSFET, selon lsune quelconque des revendications 1 a 14, mémoire caractérisee en ce quelle comprend plusieurs cellules de stockage dynamleles réparties en lignes et en colonnes, chaque-cellule ayant un noeud de stockage capacitif, un conducteur de digit vrai et un conducteur de digit complémentaire étant associés a chaque colonne, les noeuds de stockage d'une partie des cellules de stockage de chaque colonne étant reliés au conducteur de digit vrai respectif, et les noeuds de stockage des autres cellules de stockage de la colonne respective étant reliés au conducteur de digit complémentaire respectif lorsque les cellules de stockage respectives sont autorisées par un signal d'autorisation de lignes un moyen d autorisation de lignes pour permettre à chaque ligne d-autoriser les cellules de stockage en réponse à un signal d'adresses de lignes, un moyen pour établir un niveau de tension de référence dans les conducteurs de digit non relis à une cellule de stockage par un signal d'autorisation d'adresses qui a une saleur prédéterminée inférieure a' la valeur de la tension de précharge des conducteurs de digit, un amplificateur de détection ayant un noeud d'entrée vrai et complémentaire présentant chacun une capacité relativement faible comparée à la capacité des conducteurs de digit vrai e complémentaire l'amplificateur comprenant un premier transistor reliant le noeud d'entrée vrai à un noeud de verrouillage et un second transistor reliant le noeud d'entrée complémentaire au noeud de verrouillage, la gâchette du premier transistor faisant partie du noeud denturée complémentaire et la gâchette du second transistor faisant partie du noeud d'entrée vrai, un troisième transistor reliant le conducteur de digit vrai au noeud d'entrée vrai et un quatrième transistor reliant le conducteur de digit complémentaire au noeud drentrée complémentaire, un circuit de polarisation polarisant les gâchettes des troisième et quatrième transistors à un niveau suffisamment élevé pour permettre l'égali- sation des niveaux de tension de précharge des conducteurs de digit et des noeuds d'entrée, un moyen de commande de noeud de verrouillage pour maintenir une précharge sur le noeud de verrouillage, puis décharger la précharge du noeud de verrouillage, un moyen de précharge de conducteurs de digit pour précharger les conducteurs de digit à des niveaux de tension prédéterminés et le noeud de verrouillage à un niveau de tension suffisamment élevé pour éviter ojsentiellement la conductance du premier et du second transistor, un circuit de commande pour créer séquentiellement un signal d'autorisation de lignes pour les cellules de stockage d'une ligne pour relier ces cellules de stockage aux conducteurs de digit respectifs, puis amener le moyen de commande de noeud de verrouillage à décharger le noeud de verrouillage pour décharger l'un des conducteurs de lignes, les autres n'étant pas déchargés. 160) Mémoire selon la revendication 15, caractérisée en ce que le circuit de polarisation comprend un moyen reliant les gâchettes des troisième et quatrième transistors d'au moins une colonne pour former un noeud commun et un moyen pour précharger le noeud commun, puis isoler le noeud commun avant que les conducteurs de digit ne soient préchargés, pour amplifier de façon capacitive la tension du noeud commun à un niveau qui est supérieur d'une grandeur d'un seuil à la tension de précharge des conducteurs de digit, au moins en partie par la capacité parasite du troisième et du qua trie me transistor. 170) Mémoire selon la revendication 16, caractérisée en ce que le circuit intégré a une tension dalimentation de drain qui est la tension maximale de 1 t alimentation externe et le moyen de précharge de conducteurs de digit commande les conducteurs de digit a une tension de précharge essentiellement égale .. la tension d'alimentation de drain. 180) Mémoire selon la revendication 17 caractérisée e ce que le moyen de précharge de conducteurs de digit comprend un premier moyen de précharge pour relier un premier noeud de précharge à une tension dalimentation en réponse à un premier signal de précharge un second et un troisième moyen de précharge pour relier le premier noeud de precharge aux lignes de digit vrai et complémentaire respectives en réponse à un second signal de pré charge et un moyen de commande de précharge pour terminer le premier signal de précharge avant le second signal de précharge, les tensions de precharge des conducteurs de digit pouvant alors 5 t egaliser après la coupure du premier noeud de précharge par rapport à la tension drlaiimentationO l9) Mémoire selon la revendication 18, caractérisée en ce que le moyen de commande du noeud de verrouillage comprend un moyen pour décharger le noeud de verrouillage à une vitesse qui augmente progressivement 208) Procédé de traitement de données dans une mémoire conforme à 1 une quelconque des revendications 1 à 19, pour déterminer la valeur logique enregistrée dans une cellule de stockage choisie, à partir de conducteurs de digit recevant une tension différentielle dans une mémoire à accès aléatoire, dynamique, ayant plusieurs cellules de stockage réparties en lignes et en colonnes avec un conducteur de digit vrai et un conducteur de digit complémentaire dans chaque colonne, les cellules de chaque colonne pouvant etre reliées aux conducteurs de digit vrai et complémentaire respectifs, lorsque chacune des lignes de cellules de stockage est autorisée par un signal dlautorisation de lignes, à transférer un signal de tension différentielle à des conducteurs de digit respectifs, procédé caractérisé en ce qu'on précharge les conducteurs de digit vrai et complémentaire et les noeuds dwentree vrai et complémentaire ayant des capacités notablement plus faibles que celles des conducteurs de digit, pour les amener à un même niveau de tension prédéterminé et on retient le niveau de tension de précharge F on relie une cellule de stockage à au moins lun des conducteurs de digit par un signal dvautorisation de lignes pour réduire la tension de précharge du conducteur de digit et du noeud dentrée correspondant , d'une faible valeur téter minée par le niveau logique enregistré dans la cellule de stockage tout en réduisant la tension de précharge de lVa- - conducteur de digit et de lFautre noeud daentree correspondant9 dfune valeur de réference prédéterminée puis on decharge soit le noeud d'entrée vrai par l'intermédiaire d'un premier transistor dont la conductance est commandée par la tension du noeud d'entrée complémentaire tout en déchargeant également la tension du conducteur de digit vrai par l'intermédiaire d7une première impédance vers le noeud d'entrée vrai, soit que l on décharge le noeud d'entrée complémentaire à travers un second transistor dont la conductance est commandée par la tension du noeud d'entrée vrai tout en déchargeant la tension du conducteur de digit complémentaire, à travers une seconde impédance vers le noeud denturée complémentaire. 210) Procédé selon la revendication 20, pour créer des naseaux logiques binaires sur des noeuds de sortie vrai et complémentaire ayant des capacités relativement grandes, procédé carac tersé en ce quJon établit un niveau de tension à la fois sur les noeuds de sortie vrai et complémentaire, se niveau étant voisin du niveau logique haut, la différence des niveaux de tension sur les noeuds da sortie correspondant à un signal d'entrée, on transfère les niveaux de tension à travers une première et une seconde impédance sur les noeuds d-entlet vrai et complémentaire respectifs, ayant des capacités relativement faibles, puis on décr le noeud d'entrée vrai à travers un premier transistor don; ; a conûucta e est commandée par la tension du noeud d'ertrée complémentaire et du noeud ìe sortie vrai à travers la première impédance vers letnoeud d'entrée vrai ou en variante on décharge le noeud d'entrée complémentaire à travers un second transisror dont la conductance est commandée par la tension du noeud d'entrée vrai et du noeud de sortie complémentaire à travers la seconde impédance sur le noeud d'entrée complémentaire, le noeud ue lion décharge étant celui dont le niveau de tension initial est e plus faible.