La présente invention concerne un circuit générateur d'impulsions, et plus particulièrement un circuit générateur dtimpul- sions de rythme. Un des buts de la présente invention est de proposer un nouveau circuit générateur d'impulsions ou compteur n-naire qui soit très souple. Un autre but de la présente invention est de proposer un circuit générateur d'impulsions ou compteur n-naire qui possède une grande souplesse d'emploi et soit d'application universelle. Encore un autre but de la présente invention est de proposer un circuit générateur d'impulsions ou compteur n-naire qui puisse facilement accomplir les buts précités en modifiant légèrement la configuration d'un élément particulier. Un autre but de la présente invention est de proposer un circuit générateur d'impulsions ou compteur n-naire qui puisse être réalisé sous la forme d'un circuit semiconducteur intégré. Encore un autre but de la présente invention est de proposer un circuit générateur dtimpulsions de rythme qui délivre un ensemble de séries d'impulsions de sortie ayant des périodes et des phases arbitraires. La présente invention elle-mtme et les buts précités ainsi que d'autres buts de l'invention ressortiront de la description détaillée qui va suivre en référence aux dessins annexés. La figure 1 est un schéma de blocs montrant un exemple de réalisation fondamental d'un circuit générateur d'impulsions ou compteur n-naire selon la présente invention. La figure 2 est un schéma de montage montrant un exemple concret de réalisation du circuit générateur d'impulsions ou compteur n-naire selon la présente invention. La figure 3 est un diagramme temporel montrant les caractéristiques du circuit générateur d'impulsions de la figure 2. La figure 4 est un exemple de réalisation concrète des premier et second circuits de conversion de signaux de la figure 2. La figure 5 représente un registre à décalage et des inverseurs, dont tous sont constitués par des transistors à effet de champ à électrode de porte isolée. La figure 6 représente un registre à décalage qui est constitué par des circuits flip-flop et des portes 'tETn. La figure 7 est un schéma d'un autre mode de réalisation, montrant le second circuit de conversion de signaux avec la configuration des éléments de couplage modifiée. La figure 8 est un schéma caractéristique dans le cas où le circuit de conversion de signaux de la figure 7 est utilisé à la place du second circuit de conversion de signaux (référence 23) de la figure 2. La figure 9 représente un mode de réalisation modifié qui est obtenu en modifiant dans une certaine mesure le circuit générateur d'impulsions ou le circuit compteur de la figure 2. La figure 1 représente la réalisation fondamentale dtun circuit générateur d'impulsions ou compteur n-naire selon la présente invention. La référence 1 désigne un registre à décalage. En 2 est représenté un circuit de conversion de signaux, par lequel sont convertis les signaux de sortie du registre à décalage 1 à chaque position dwélément binaire et sont appliqués à un circuit porte logique 3. Les signaux de sortie du circuit porte logique 3 sont appliqués en retour au registre à décalage 1. Le registre à décalage 1 a son contenu mis en mémoire modifié 4 chaque instant par la contre-réaction et est restauré dans son contenu initial à période fixe.Selon la présente invention, le circuit porte logique 3 peut sélectionner des conditions d'entrée par une légère modification de configuration, rendant ainsi possible de décaler le contenu du registre à décalage 1 à toute période voulue. Un exemple de réalisation concrète du circuit générateur d'im- pulsions ou compteur n-naire selon l'invention est illustré à la figure 2. En se référant à la figure, la référence 21 désigne un registre à décalage série à quatre positions d'élément binaire, 22 le premier circuit de conversion de signaux, et 23 un circuit porte logique ou le second circuit de conversion de signaux. Le registre à décalage 21 comprend des éléments de mémoire M1-M4, par lesquels chaque fois qutune impulsion de décalage Cp est appliquée, le contenu de l'élément de mémoire antérieur est décalé vers l'élément de mémoire postérieur. Les bornes de sortie S1-S4 du registre à décalage 21 à chaque position d'élément binaire sont respectivement reliées aux bornes d'entrée d8, d4, d2 et dl et d'8, d'4, d et d'1 du premier convertisseur de signaux 22 directement et à travers des inver seurs I1-I4. Par exemple, la borne de sortie S1 du premier élément binaire du registre à décalage 21 est reliée aux bornes d'entrée de et d'8 du convertisseur de signaux 22 directement et à travers l'inverseur IL, respectivement.Le premier convertisseur de signaux 22 possède des bornes de sortie a0-a15, qui sont respectivement reliées aux bornes d'entrée a'0-a'15 du second avertisseur de signaux 23. Bans les convertisseurs de signaux précédents 22 et 23, les parties indiquées par des repères 0 sur la figure 2 sont des éléments de couplage qui sont connectés entre les fils d'entrée et les fils de sortie respectifs. Le convertisseur de signaux 23 a neuf bornes de sortie 000'16 parmi lesquelles la borne de sortie Oo est reliée à une autre borne d'entrée de l'é- lément de mémoire M1. Un exemple de la réalisation concrète des convertisseurs de signaux 22 et 23 est représenté à la figure 4. Le convertisseur de signaux 22 a des fils d'entrée 11-18 et des fils de sortie mO- 5, parmi lesquels des éléments de couplage désignés par A constituent une mémoire permanente ROM avec une configuration prédéterminée. Les éléments de couplage sont constitués par des transistors à effet de champ à électrode de porte isolée (désignés ci-après par IGFET). Les électrodes de porte des IGFET respectifs sont reliés aux fils d'entrée 11 - 1 les électrodes de drain sont reliées aux fils de sortie m0-m15, et toutes les électrodes de source sont à la masse. Autres IGFET A10 A115 jouent le rôle de résistance de charge.Les électrodes de source des IGFET respectifs sont reliées aux fils de sortie mgl ml5, tandis que les électrodes de porte et de drain reçoivent une tension continue Vdd par l'intermédiaire d'un fil le. De façon similaire, le convertisseur de signaux 23 a des fils d'entrée mtO - m'15 et des fils de sortie nO - n8 parmi lesquels sont compris les IGFET de couplage désignés par B. Les fils d'entrée a'O - a'15' le fil de sortie nO et les éléments de couplage connectés parmi eux constituent un circuit porte logique, un circuit NI dans le mode de réalisation représenté, dont les sorties sont appliquées en retour au registre à décalage 21. D'autres IGFET B10- BIs jouent le rôle de résistances de charge. Les fils d'entrée m10 - m'15 du convertisseur de signaux 23 sont reliés électriquement par l'intermédiaire de leurs bornes d'entrée a'0 - a'15 et des bornes de sortie aO ~ a15 du convertisseur de signaux 22 aux fils de sortie sl-m15 du convertisseur de signaux 22, respectivement. Dans le mode de réalisation, les convertisseurs de signaux 22 et 23 sont réalisés à l'intérieur du substrat d'un seul cristal semiconducteur. Les connexions mutuelles entre eux et les connexions internes par exemple, des fils d'entrée et des fils de sortie sont réalisées par vaporisation d'aluminium. Le fonctionnement du circuit générateur dtimpulsions ou compteur n-naire selon la présente invention tel qutillustré à la figure 2 sera maintenant décrit. Soit un signal codé binaire " 0000 " mis en mémoire dans le registre à décalage 21. Alors, lorsque les impulsions d'horloge Cp sont appliquées, un signal de sortie V00 est appliqué depuis la borne de sortie 0o du convertisseur de signaux 23 à la borne dten- trée de la première position d'élément binaire du registre à décalage 21. Il en résulte que le contenu de l'élément de mémoire M1 à la première position d'élément binaire du registre à décalage 21 est obligé de prendre l'état du signal de sortie V00. De façon similaire, les états des éléments de mémoire M2-M4 sont respectivement obligés de prendre les états des éléments de mémoire antérieurs M1- tels qutils6taient avant l'application des impulsions d'horloge Cp.En conséquence, dans le cas où le signal de sortie V00 est wOtt, le prochain contenu du registre à décalage 21 est encore nooOOn sans aucun changement, tandis que dans le cas où le signal de sortie V00 est lulu, le contenu du registre à décalage 21 est réécrit fl1000. Dans l'explication précédente, il a été supposé à titre d'exemple que le signal codé binaire mis en mémoire dans le registre à décalage 21 avant l'application des impulsions d'horloge Cp est 0000". Les états dans les autres cas sont consignés dans le tableau 1. (Voir tableau 1 page n0 5). Dans le tableau, Qn représente le contenu du registre à décalage 21 avant l'application des impulsions d'horloge Cp, tandis que +1 indique les états du registre à décalage 21 après l'application des impulsions d'horloge Cp. Par souci de commodité, chaque signal codé binaire de quatre éléments binaires est exprimé décimalement. Dans le convertisseur de signaux 22, les dispositifs de couplage à transistors à effet de champ à électrode de porte isolée sont formés conformément à la configuration indiquée par les repères 0 sur la figure. Le signal codé binaire délivré par le registre à décalage 21 est converti en un autre si-gnal, un signal décimalisé dans le mode de réalisation, en fonction de la configuration.A titre d'exemple, on considère le cas où le contenu mis en mémoire dans le registre à décalage 21 est "0101". Le signal codé binaire "1" correspond à -"V" volts et le signal codé binaire TABLEAU 1 ----------------------------------------------- Qn Qn+1 ------------------------------------- VOO = O VOO= ----------------------------------------------- O O 8 ----------------------------------------------- 1 O 8 ----------------------------------------------- 2 1 9 ----------------------------------------------- L 1 2 10 --------------------------- g 2 10 6 3 11 -------------------------------------- 7 3 11 8 4 12 --------------------------------------- q i 4 12 10 5 13 --------------------------------------- 11 5 13 --------------------------------------- 12 6 14 --------------------------------------- 13 6 14 ---------------------------------------14 7 15 --------------------------------------- 1 4 z 1 "O" à "O" volt, la tension de -"V" volts est appliquée aux bornes d'entre d'8, d4, d'2 et dl du convertisseur de signaux 22 et en conséquence aux fils d'entrée l7,l6,l3 et 12. Puisqutau moins un IGFET ccnstituant le dispositif de couplage est connecté entre les fils d'entrée l'7, l6, la, l2 et les fils de sortie sauf mt, ces fils de sortie en conséquence tombent au potentiel de la masse ou aeviennent 11011. Par conséquent, un signal de sortie "1" apparait seulement à la borne de sortie a5.De la même manière, au cas où le contenu du registre à décalage 21 est n exprimé en nom- Dre décimal, le signal de soi "1" apparaît seulement à la borne de sortie an du convertisseur de signaux 22, et toutes les autres bornes de sortie deviennent "C". On cofisi@ère à présent le signal de sortie VOO qui asparaît la la borne ae sortie 00 au convertisseur le signaux 23 t@e pour une contre @@action avec le registre à décalage 21. Les cispositifs decouplage TGFET sont établis entre le fil de sortie nO re@ié a la korne de sortie OO et les fils d'entrée m'l' m'2' m'5' m'7' m'9 m'11' m'13' m'15. Par conséquent, au cas où le signal "1" est appliqué à au moins un de ces fils d'entrée, le signal de sortie V00 devient non.Dans tous les autres cas, le signal de sortie V00 devient nul". Ainsi, un circuit porte NI est réalisé dont les entrées sont les signaux appliqués à des fils d'entrée mtl, m'2, m'5, m, 9 m'11, ru'13 et m'15 Les conditions d'entrée sont déterminées par la configuration des IGFET constituant les dispositifs de couplage connectés entre les fils d'entrée mtO - m'l5 et le fil de sortie ng, La détermination de la configuration des IGFET peut être facilement faite de telle manière qu'un masque pour graver une couche isolante de porte soit conformée selon une configuration prédéterminée lors de la fabri- cation du circuit semiconducteur intégré, de telle sorte que la couche isolante de porte soit amincie de manière à abaisser la tension de seuil aux endroit auxquels les IGFET seront formés, tandis. que ltépaisseur de la couche isolante de porte est rendue grande de façon à fixer la tension de seuil à une valeur supérieure à la tension de fonctionnement réelle aux endroits auxquels les IGFET ne seront pas formés. Un procédé dans lequel une configuration de masque prédéterminée est utilisée pour la connexion des portes avec de l'aluminium peut également etre adoptée. De plus, au cas où les éléments de couplage sont composés de transistors bipolaires ou de diodes, on peut adopter un procédé, par exemple selon lequel on fait circuler un courant important à travers des fusibles prédéterminés fixés aux éléments, pour les briller. On suppose à présent que le contenu mis en mémoire dans le registre à décalage 21 est "0000", le signal "1" apparaît seulement sur la borne de sortie aO du convertisseur de signaux 22, c'est à-dire sur la borne d'entrée a'0 du convertisseur de signaux 23, et le signal de sortie V00 devient sensiblement égal à la tension d'alimentation -Vdd, ctest-à-dire "1". Lorsque les impulsions d'horloge Cp sont ultérieurement appliquées, îtétat ou le contenu du registre à décalage 21 change en "1O0O. Il en résulte que le signal "1" apparaît seulement sur la borne d'entrée at8 8 du con- vertisseur de signaux 23, et le signal de sortie V00 devient "1". En conséquence, le contenu suivant du registre à décalage 21 devient "1100". De cette façon le contenu du registre à décalage est séquentiellement réécrit, et change en nombres décimaux selon la séquence 0,8,12,l4,l5,7,3,9,4,10,13,6,ll,5,2 et 11. Lorsque le contenu du registre à décalage 21 est nlt (nombre décimal), il revient à O (nombre décimal) à l'instant suivant. Alors, le contenu du registre à décalage 21 circule. On comprendra que, dans ce cas, le contenu est restauré dans sa valeur initiale en appliquant les impulsions d'horloge Cp seize fois. Par conséquent, si les dispositifs de couplage sont connectés entre, par exemple, le fil de sortie n7 du convertisseur de signaux 23 et tous les fils d'entrée sauf auto, "1" apparaît sur la borne de sortie 016 seulement lorsque le contenu du registre à décalage 21 est "on. En d'autres tertres, le signal de sortie V016 apparaissant sur la borne de sortie 016 devient, comme représenté à la figure 3, "1" dès que les impulsions d'horloge Cp sont appliquées ld fois (lorsque le contenu du registre à décalage devient le chiffre décimal "1"). Ainsi, des impulsions de sortie ayant une période seize fois plus longue que celle des impulsions dthor- loge Op sont obtenues.On comprendra que le circuit fonctionne aussi comme un compteur hexadécinormal. De plus, si le IGFET relié au fil d'entrée m' est relié au fil d'entrée m'0 en retour de ceci, un signal de sortie V016, différant en phase d'une demipériode par rapport au signal de sortie V016 peut être prélevé sur la borne de sortie O'16. Si deux groupes de IGFET, chaque groupe comprenant quatorze IGFET, sont connectés entre les fils d'entrée m'0m'15 et le fil de sortie, par exemple n5 et entre les fils d'entrée m'0-m'15 et le fil de sortie, par exemple, n6 conformément à une configuration prédéterminée, comme représenté à la figure 2, des signaux de sortie V08 et V08, sont produits qui, comme représenté à la figure 3, ont une période huit fois plus longue que celle des impulsions d'horloge Cp et différent en phase d'une demi-période l'une de l'autre. De façon similaire, des signaux de sortie V04 et V04, ayant une période quatre fois plus longue que celle des impulsions drhorloge Cp sont prélevés sur les bornes de sortie 04 et 0'4, et des signaux de sortie V02 et V62, ayant une période double de celle des impulsions d'horloge Cp sont prélevés sur les bornes de sortie 02 et 0'2. Ici, la configuration des éléments de couplage du convertisseur de signaux 23 est facilement déterminée par le procédé précédemment exposé. De plus, si la configuration des éléments de couplage reliés aux fils de sortie n -n est rendue opposée, on obtient une forme d'onde de signal de sortie tout à fait opposée. La figure 5 montre un exemple de réalisation concrète d'un registre à décalage 51 à quatre positions d'éléments binaires, commandé par une horloge Liphaséea et d'inverseurs I1-I4, à la fois le registre à décalage et les inverseurs étant constitués par des transistors à effet de champ à électrode de porte isolée. Dans le cas où le registre à décalage 51 est appliqué au circuit générateur d'impulsions de la figure 2, la largeur d'impulsions des signaux de sortie obtenus sur les bornes de sortie du convertisseur de signaux 23 devient sensiblement égale à la période des impulsions d'horloge 2. Puisque les premier et second convertisseurs de signaux 22 et 23 sont réalisés à l'aide de transistors à effet de champ à électrode de porte isolée dans le mode de réalisation, l'emploi du registre à décalage et des inverseurs représentés à la figure 5 présente l'avantage que le processus de fabrication du circuit semiconducteur intégré est simple. Toutefois, le registre à décalage n'est pas limité à la réalisation à l'aide d'IGFET, mais peut etre constitué par des transistors bipolaires ou des noyaux magnétiques. La figure 6 représente un autre registre à décalage applicable à la présente invention. Le registre à décalage 61 comprend quatre circuits flip-flop FF1-FF4 et des circuits portes "ET" G1-G. Dans ce cas, chaque circuit flip-flop FF1-FF4 a deux états opposés, et par suite il n'est pas nécessaire de prévoir en plus des inverseurs. Avec le circuit représenté à la figure 2, les impulsions de sortie ayant des périodes 2,4,8 et 16 fois plus longues que celle des impulsions d'horloge Cp sont produites, ou des compteurs binaires, quaternaires, octonaires et hexadécinormaux sont réalisés. Des impulsions de sortie ayant des périodes différentes sont aussi produites facilement en modifiant la configuration des dispositifs de couplage qui sont. connectés entre les fils d'entrée et de sortie du convertisseur de signaux 23. Le tableau 2 consigne un exemple de changements périodiques du contenu Q du registre à décalage, pour engendrer des impulsions de périodes arbitraires. T désigne le rapport de la période des impulsions de sortie engendrées à la période des impulsions dthor- loge Cp. (Voir tableau 2 page n0 9). Le changement du contenu du registre à décalage 21 de cette manière peut autre facilement accompli en déterminant comme précédemment indiqué les conditions d'entrée du circuit NI qui est constitué par les fils d'entrée m'O - m'l5 et le fil de sortie TABLEAU 2 T 5 8 4 2 1 6 0 8 12 6 3 1 7 0 8 4 10 5 2 1 8 0 8 4 10 13 6 3 1 9 o 8 4 2 9 12 6 3 1 10 0 8 4 2 9 12 14 7 3 1 11 0 8 4 10 5 2 9 12 6 3 1 12 0 8 4 10 5 2 9 12 14 7 3 1 13 0 8 4 10 5 2 9 12 14 15 7 3 1 14 O 8 4 2 9 12 14 15 7 11 13 6 3 1 15 0 8 4 2 9 12 6 11 5 10 13 14 7 3 1 16 0 8 4 2 9 12 à Il 5 10 13 14 15 7 3 1 nO du convertisseur de signaux 23 et les éléments de couplage connectés entre eux. A titre exemple, un convertisseur de signaux pour obtenir simultanément des impulsions de sortie à T=12, T=6, T-3 et T=2 est représenté à la figure 7. Dans le cas où l'on emploie le con vertisseur de signaux 73, le contenu du registre à décalage 23 se modifie en 0, 8,4,10,5,2,9,12,14,7,3,1 comme représenté au ta bleau 2 par des chiffres décimaux. En conséquence, comme dans l'explication du fonctionnement du circuit de la figure 2, des impulsions de sortie, comme illustré à la figure 8, sont produit- tes dans le cas où l'on utilise le convertisseur de signaux 73 de la figure 7. On comprendra que dans ce cas, sont réalisés simultanément des compteurs auouecimaux, hexanaires, ternaires et binaires. Si la capacité de mémoire du registre à décalage 21 est de nl éléments binaires dans la réalisation de la figure 2, des impul 2 sions ayant au maximum une période nî fois plus grande que la péric@e des impulsions d'horloge Cp sont produites, ou un comp teur n-naire (n=n12) est realisé. De relus un ensemble de séries (ou périoues) d'impulsions de sortie à l'intérieur de cette gamme sent prcunites en même temps. a 'i 'ure 9 représente un mode de réalisation par lequel une partie au circuit générateur a 'impulsions OU circuit compteur de la figure 2 est quelque peu modifiée. Un registre à décalage série 91 est relié au premier convertisseur de signaux 22 à travers un registre statique ou registre parallèle 94. Le fonctionnement du circuit ne diffère pas essentiellement du circuit générateur d'impulsions de la figure 2. Dans ce cas, si la capacité de mémoire du registre à décalage série 71 est fixée à n2 éléments binaires, des impulsions de sortie ayant au maximum une période (n2+1)2 fois plus grande que celle des impulsions d'horloge 42 sont produites, ou un compteur n-naire (n=(n2+1)2) est réalisé. Dans ce qui précède, afin de simplifier l'explication, on s'est seulement référé au cas où le premier convertisseur de signaux 22 est constitué par un circuit décodeur bien connu pour la transformation de code binaire en code décimal et où l'on modifie la configuration des éléments de couplage du second convertisseur de signaux 23. Le premier convertisseur de signaux 22, toutefois, n'est pas du tout limité à une telle mesure, mais il peut également recevoir toute configuration voulue des éléments de couplage. REVENDICATION Circuit générateur dtimpulsions, caractérisé en ce qu'il comprend un registre a' décalage comportant url ensemble d'éléments de mémoire, un premier circuit convertisseur de signaux comprenant un ensemble de circuits porte logiques, des moyens pour appliquer les signaux de sortie desdits éléments de mémoire aux bornes d'entrée dudit premier circuit convertisseur de signaux directement ou après inversion, un second circuit convertisseur de signaux comprenant au moins un circuit porte logique, des moyens pour appliquer au moins deux signaux de sortie dudit premier circuit, convertisseur de signaux aux bornes d'entrée d'au moins un circuit porte logique dudit second circuit convertisseur de signaux, et des moyens pour appliquer en retour un signal de sortie de l'un desdits circuits porte logiques dudit second circuit convertisseur de signaux à une borne d'entrée de l'un desdits déments de mémoire dudit registre à décalage, si bien que le contenu dudit registre à décalage est séquentiellement modifié.