La présente invention concerne des circuits dlectroniques de trans ferré de données. Un objet de l'invention est de donner à un système multiplex de données la possibilité d'effacer cycliquement un ou des "articles" spE- cifiques de données dans un flux de données. Ainsi l'invention peut servir, dans un système dans lequel une pluralité de sources de données (c'est-à-dire par exemple un réseau d'éléments senseurs multiples) est séquentiellement balaye afin de constituer un flux continu de données, à effectuer le retrait dudit flux continu de données des signaux d'une source particulibre de données qui a subi un dérangement. Conformément à l'invention un circuit de transfert de données, destiné à effacer dans un flux de données obtenu par multiplexage cyclique dans le temps d:un certain nombre de sources d'entrée, celles de ces données qui ont leur origine à l'une de ces sources, comprend des moyens de sélection destines à choisir la source de données dont les "articles" de donnes sont à effacer du flux de donnes et des moyens, opérant synchroniquement avec l'admission des articles de données dans le flux de données et en réponse avac lesdits moyens de sélection, pour effectuer le retrait hors du flux de données de tous les articles de données en provenance de la source choisie parmi les sources d'entrée cycliquement multiplexées dans le temps. Ii est à remarquer que, si on le désire, des articles de donnes en provenance de plus d'une source peuvent être effacés en mEme temps. Dans le circuit préféré d'effacement de données conforme à l'invention, un registre à décalage reçoit le flux de données et un générateur d'impulsions d'horloge commande la sortie des données dudit registre à décalage et simultanément commande par impulsions les moyens opérant synchroniquement, ces derniers moyens comprenant des moyens de commutation en série avec la sortie du registre à décalage, I'état desdits moyens de commutation dans la sortie du registre à décalage étant commandé conformément à l'état de commutateurs de sélection commandés par un opérateur et représentant les sources de données respectives.Lesdits moyens opérant synchroniquement comprennent de préférence un deuxième registre à décalage et des moyens pour inscrire dans lesdits emplacements successifs de ce registre à décalage des bits représentant ltétat des commutateurs de sélection successifs. En vue d'une meilleure compréhension de l'invention, un exemple de système de transmission de données incorporant l'invention va être maintenant décrit en relation avec les dessins annexés dans lesquels - la Fig. 1 est un diagramme de blocs montrant un système de transmission de données dans lequel un seul flux de données multiplexées contient des signaux de données en provenance d'un grand nombre de sources de données; ~la Fig. 2 est un diagramme de formes d'onde montrant le fonctionnement de la partie émission du système de la Fig. 1; et - la Fig. 3 est un diagramme d'autres formes d'onde montrant le fonctionnement de la partie réception du système de la Fig. 1. Le système de transmission de données représenté sur la Fig. 1 reçoit des données d'un réseau formé d'un grand nombre d'éléments détecteurs comprenant une centaine de cellules de détection ou de senseurs individuels. Les circuits de traitement de signaux associés sont montés à distance du réseau et les données leur sont transmises en utilisant un format fixe dans lequel les cellules de détection sont interrogées par permutation selon uressquence prédéterminée répétée cycliquement. En vue de pallier les erreurs à la sortie des circuits de traitement de signaux, il est désirable d'inhiber la sortie de toute cellule qui devient entachée d'erreur ou entachée de bruit excessif. Dans la Fig. 1, chacun des signaux de sortie du réseau de cellules de détection non représenté (ces sorties sont désignées d'une façon gdnérale par t) est quantifié selon son amplitude pour donner un signal binaire de données. Les signaux quantifiés de sortie des cellules sont appliqués à un échantillonneur 10 dans l'émetteur du système de transmission. D'une fanon périodique, les signaux d'entrée quantifiés sont échantillonnés et appliqués en parallèle à un registre à décalage 2, les bits de chaque quantité binaire individuelle étant appliqués aux bornes du registre à décalage. Le chargement du registre est effectué sous la commande d'impulsions d'échantillonnage représentées en (a) sur la Fig. 2 et produites par le générateur d'impulsions d'horloge 3.Pendant l'intervalle de temps T entre deux impulsions d'échantillonnage, le p contenu du registre 2 est extrait en série sous la commande d'impulsions d'horloge,(b) dans la Fig. 2, qui sont également produites par le générateur d'impulsions d'horloge 3. La forme d'onde de données "série" (c) est transférée en parallèle avec la forme d'onde d'horloge (b) au dispositif récepteur disposé à distance du dispositif émetteur. La ligne de transfert de données est connectée directement à la borne d'entrée série d'un registre à décalage 4 tandis que les impulsions d'horloge de ce registre sont appliquées à l'entrée d'horloge à travers un circuit de déphasage 5 et un commutateur lectureécriture 6. Le circuit de déphasage 5 est basiquement un circuit de retard présentant un retard suffisant pour être sur que le signal d'entrée de données série a atteint sa valeur de crête avant que ledit signal de données soit entré dans le registre 4. Les erreurs causées par une montée lente du signal de données sont ainsi automatiquement évitées. Le commutateur lecture-écriture 6 est placé dans la position écriture tandis que les données sont reçues et entrées sous la commande de l'horloge dans le registre 4. Quand ce registre est plein, ou qu'une séquence complète de données a été reçue, le commutateur lecture-écriture 6 est placé dans la position lecture de façon que la borne d'horloge du registre 4 soit connectée à un deuxième générateur d'impulsions d'horloge 7 qui a pour rôle de commander la lecture des données hors du registre 4. Un commutateur 8 à commande électronique, à travers lequel toutes les données lues dans le registre 4 doivent passer, est inséré dans la ligne de sortie de données du registre 4. Ce commutateur 8 est un circuit tel que quand il est dans l'état électroniquement équivalent à une fermeture, il laisse passer les signaux de données tels que lus dans le registre 4 et que quand il est dans l'état opposé, électroniquement équivalent à une ouverture, il laisse passer un signal prédétermi ne, par exemple un signal de zéro volt qui est substitué au signal de sortir du registre 4. Ainsi quand une donnée est lue dans le registre 4, un signal connu peut être substitué à tout signal individuel du registre simplement en ouvrant le commutateur 8. Le signal de commande du commutateur 8 est obtenu à partir du signal de sortie série d'un autre registre à décalage 9 dont la progression est également commandée par les impulsions d'horloge du générateur d'impulsions d'horloge 7. Les entrées du registre à décalage 9 sont "programmées" en utilisant un banc de commutateurs 12,su1 à SW 3 commandés par un opérateur ou par un calculateur. Ces commutateurs 12 sont reliés au registre à décalage 9 par des lignes d'entrée parallèles. Juste avant que le générateur d' impulsions d'horloge 7 produise une série d'impulsions d'horloge pour la lecture des données hors du registre 4 il produit une impulsion de chargement (forme d'onde (d) de la Fig. 3) sur une sortie séparée Il connectée au registre 9. Cette impulsion de chargement ouvre momentanément des portes d'entrée en parallèle dans le registre 9 inscrivant ainsi dans ce registre la séquence de commande formée par le banc de commutateurs 12. Tout de suite après, le commutateur 6 étant en position lecture, les registres 4 et 9 sont commandés en synchronisme par les impulsions d'horloge (e) dont la forme d'onde est représentée sur la Fig. 3. Le commutateur 8 est ouvert et fermé de flacon appropriée pour effacer dans le signal de sortie du registre 4 (forme d'onde (f) de la Fig. 3) les articles de données choisis grâce au signal de commande (g) de la Fig. 3 produit par le registre 9. La forme d'onde résultante de laquelle ont été éliminées les données erronées ou mal dirigées est représentée en (h) sur la Fig. 3. Revendications 1. Circuit de transfert de données permettant d'effacer d'un flux de données obtenu par multiplexage cyclique dans le temps des signaux d'une pluralité de sources dtentrSs, ceux des articles de données qui ont leur origine à l'une desdites sources de données comprenant des moyens (4) de lire en mémoire les articles de données constituant le flux de données des moyens (8) de commander la sortie des données hors desdits moyens de mémoire ;; des moyens (12) de sélection de celle des sources de données dont les articles de données sont à effacer du flux de données, caractérisé en ce qu'il comprend en outre des moyens (9) synchrones des moyens (4) de lire en mémoire les articles de données et responsifs aux moyens (12) de sélection des sources de données, lesdits moyens (9) servant à la commande des moyens (8) de commande de la sortie des données hors de la mémoire. 2. Circuit de transfert de données conforme à la revendication 1 dans lequel les moyens de lire en mémoire les articles de données constituant le flux de données sont constitués par un registre à décalage (4) et les moyens de commander la sortie des données hors desdits moyens de mémoire sont constitués par un générateur d'impulsions d'horloge (7), caractérisé en ce que les moyens (9) synchrones des moyens (4) de lire en mémoire les articles de données sont commandés en synchronisme avec les moyens (4) par ledit générateur d'impulsions d'horloge (7). 3. Circuit de transfert de données conforme à la revendication 2, caractérisé en ce que les moyens de sélection (12) de celles des sources de données dont les signaux sont à effacer du flux de données sont constitués par une plu ralité de commutateurs de sélection (12) afFectés chacun à l'une des sources de données dont les signaux sont muîtipîexés et que les moyens de commander la sortie des données hors desdits moyens de mémoire sont constitués par un commutateur de sortie (8) inséré sur la ligne de sortie des données du registre à décalage, l'état dudit commutateur de sortie (8) étant commandé en accord avec l'état des commutateurs de sélection (12) et en synchronisme avec le générateur d'impulsions d'horloge (7). 4. Circuit de transfert de données conforme à la revendication 3, caractérisé en ce que les moyens (9) synchrones des moyens (4) de lire en mémoire les articles de données sont constitués par un second registre à décalage et que des moyens sont prévus pour charger dans ledit second registre à décalage des chiffres binaires représentatifs des états des commutateurs de sélection. 5. Circuit de transfert de données conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il comprend en outre un circuit formateur d'un flux de données multiplexées dans le temps, un troisième registre à décalage (2) dans lequel les données multiplexées en provenance des sources d'entrée sont inscrites en parallèle à chaque cycle de multiplexage et un second générateur d'impulsions d'horloge (3) commandant la progression dudit troisième registre à décalage pour transférer du troisième registre à décalage au premier registre à décalage les données multi plexées. 6. Circuit de transfert de données conforme à la revendication 5, caractérisé en ce que les impulsions d'horloge du second générateur d'impulsions d'horloge (3) sont appliquées comme impulsions d'horloge de référence pour commander l'arrivée dans le premier registre à décalage des données en provenance du troisième registre à décalage.