La présente invention concerne le codage d'un signal analogique, tel qu'un signal parole, pour en assurer la discrétion. Il existe de nombreux codages utilisés pour assurer la discrétion d'un signal analogique. Ces codages portent soit sur le signal a transmettre, soit sur la modulation employée dans la transmission. La modulation par impulsions codées M.I.C en est l'un des exemples les plus connus. La plupart des codages existant ont l'inconvenient d'augmenter le spectre de fréquence des signaux auxquels ils sont appliqués et par conséquent la largeur des bandes de transmission à leur attribuer. La présente invention a pour but des codages particuliers permettant, éventuellement, de ne pas-modifier globalement le spectre des fréquences du signal auquel ils sont appliqués. Elle a également pour- but des codages d'une grande efficacité, réalisables à partir de circuits relativement simples. Elle a pour objet des codages dans lesquels signal analogique à coder est partagé en séquences successives dans le temps, inversées sur elles mêmes par rapport au temps et/ou permutées entre elles, par un traitement numérique, lesdites séquences étant ensuite transformées en un signal de transmission. Elle a également pour objet des procédés de codage et de décodage ainsi que des codeurs et des décodeurs qui appliquent les codages précités et dont les avantages et caracteristiques ressortiront des revendieations jointes et de la description-ci-apres. Cette description sera faite en regard du dessin dans lequel :: - les figures I et 2 sont des diagrammes en fonction du temps montrant un signal-analogique et lestransfoirmatipns substantielles qui lui sont apportées- par des codages selon l'invention, - la figure 3 est un diagramme vectoriel explicitant les relations entre les fonctionnements au codage et au décodage du codeur-décodeur représenté à la figure 4 - et les figures 4, 5, 6, 7,- 8, 9, 10, 11, 12 et 13 sont des schémas de divers codeurs-décodeurs réalisant des codages selon l'invention. Le spectre des fréquences dune séquence d'un signal évoluant dans le temps n t est pas modifié par une inversion par rapport au temps ou par un( déplacement dans le temps de ladite séquence, du moment que cette dernière ne subit ni compression ni expansion dans le temps. Le spectre des fréquences d'un signal évoluant dans le temps n'est modifié, lors de l'inversion par rapport au temps et/ou la permutation de certaines des ses séquences, que par la présence de raies supplémentaires dues aux transitions entre les séquences. Pour l'efficacité du codage, il est intéressant d'éliminer ces raies, soit en les plaçant en dehors de la bande de transmission en jouant sur leur fréquence d'apparition ctest-à-dire sur les durées des séquences, soit en annulant leurs amplitudes en effectuant les changements de fréquences en des instants où le signal à coder et éventuellement ses dérivées prennent des valeurs particulières. L'intérêt de la première solution réside dans le fait que l'on aboutit à des dispositifs de codage et de décodage plus simples, car les durées des séquences sont entièrement déterminables à partir de la définition du code. En contrepartie, la présence des transitions dans le signal codé trahit les changements de séquence et donne au codage une moins grande éfficacité. Dans le cas d'un signal de parole limité à la bande téléphonique (300Hz, 31Hz), on choisit des séquences de durées comprises entre 50 et 500 millisecondes c'est-à-dire une fréquence de changement de séquence camprise entre 2 et 20 Hertz, les transitions ayant lieu avantageusement en des instants de passage par zéro. Les figures I et 2 sont des diagrammes-relatifs à un codage consistant à partager un signal analogique à coder en une suite de séquences toutes inversées par rapport au temps, sans être permutées entre elles. Dans ces figures, les courbes A respectivement C, représentant le signal à coder, et B respectivement D, représentant les résultats des codages, ont été tracées avec des abcisses de temps décales de manière à faire coincider chaque séquence d'un signal à coder avec sa transformée par codage et à faire mieux ressortir les transformations résultant des codages. La figure 1 est relative à un codage où toutes les séquences sont prises de même durée. Il apparait sur le signal codé des transitoires révélateurs des changements de séquence ta figure 2 est relative à un codage où les séquences sont limitées par des passages par zéro du signal à coder. Les transitoires ont disparu du signal codé et les changements de séquence ne se traduisent plus que par des éventuelles ruptures de pente qu'il est difficile à déceler. Pour réaliser les codages selon l'invention, on se propose de transformer le signal analogique à coder en une suite d'échantillons numériques, groupés en paquets qui correspondent chacun à une séquence, d'inverser sur eux mornes lesdits paquets d'échantillons et/ou de les permuter entre eux par un traitement dans une mémoire digitale. La conversion du signal analogique à coder en une suite d'échantillons nunériques est du domaine de la technique courante. Le partage de la suite des échantillons numériques en paquets correspondant chacun à une séquence de codage consiste à repérer le premier et le dernier échantillons de chaque séquence. I1 dépend des conventions adoptées pour le codage et s'effectue, de manieres différentes, selon que le nombre d'échantil- lons d'un paquet c'est-à-dire la durée d'une séquence de codage, dépend Otl non de l'évolution du signal à coder. Il peut être effectué soit au cours d'une étape préliminaire aux inversions et aux permutations des paquets, à l'aide par exemple d'un détecteur de niveau ou d'un compteur bouclé, soit en même temps que les inversions et les permutations des paquets au cours du traitement en mémoire des échantillons numériques. Les inversions des échantillons de certains paquets et les permutations entre paquets s'effectuent en inscrivant les échantillons numériques dans une mémoire digitale selon un certain ordre, puis en les lisant selon un autre ordre. Au cours de cette opération, les échantillons numériques subissent individuellement une permutation identique à celle qui donne l'ordre d'adressage lecture de la mémoire digitale vive, en fonction de son ordre d'adressage écriture, et qui sera dénommée ci-après clé de code. Pour réaliser les inversions des paquets et leurs permutations, la clé de code doit se réduire, au niveau de l'ensemble des adresses dtinscription des échantillons d'un paquet, soit à l'application identique, soit à une inversion. Des exemples ultérieurs montreront diverses manières d'obtenir une telle clé de code. La suite numérique formee par les paquets d'échantillons après leur passage en mémoire est convertie en un signal de transmission par un circuit de modulation, par exemple, un convertisseur numérique-analogique. Pour décoder un signal codé de la manière précédente, il faut reconstituer la suite d'échantillons numériques à partir du signal de transmission et faire subir aux échantillons une permutation qui est la fonction réciproque de la clé de code, avant de les reconvertir en un signal analogique. La reconstruction de la suite d'échantillons numériques à partir du signal de transmission dépend des caractéristiques du signal de transmission. Dans les exemples donnés ultérieurement le signal de transmission est un signal analogique obtenu à l'aide d'un convertisseur numérique-analogique classique de sorte que la reconstitution de la suite d'échantillons numériques peut s'effectuer à l'aide d'un convertisseur analogique-numérique identique à celui utilisé au codage. La remise en ordre des échantillons s'effectue en les inscrivant selon un certain ordre, dans une mémoire digitale vive analogue à celle utilisée au codage, puis en les lisant selon un autre ordre, les ordres d'écriture et de lecture se correspondant de manière que la permutation donnant l'ordre de lecture en fonction de l'ordre d'écriture soit la fonction réciproque de la clé de code. Cette correspondance est explicitée par le diagramme vectoriel de la figure 3. Dans cette figure on a supposé que, au codage, la suite d'échantillons numériques représentant le signal à coder est inscrite dans la mémoire digitale de codage selon un ordre Ic puis lue selon un autre ordre Lc, l'ordre de lecture Lc pouvant être déduit de l'ordre d'écriture Ic par application d'une clé de code f, et que, au décodage, la suite d'échantillons numériques représentant le signal codé est inscrite dans la mémoire digitale de décodage selon un ordre Id puis lue selon un autre ordre Ld, l'ordre de lecture Ld se déduisant de l'ordre d'écriture Id par une permutation g. Le codage résulte de l'application de la clé de code f, le-décodage de celle de la permutation g et l'ensemble du codage et du décodage de celle de la permutation gof. Pour que ltensemble des permutations subies par un signal après codage et décodage s'annihilent, il faut que la permutation gof se réduise à l'application identique et que par conséquent, la permutation g soit la fonction réciproque de la clé de code f. La conversion analogique de la suite réordonnée d'échantillons numériques provenant de la lecture de la mémoire de décodage effectue à l'aide d'un convertisseur numérique-analogique de type connu. L'ordre d'adressage lecture Ld de la mémoire de décodage se déduisant de tordre d'adressage inscription Id de cette dernière par application de la fonction réciproque de la clé de code f, il en résulte, inversement, que l'ordre d'adressage inscription Id de la dite mémoire de décodage se déduit de l'ordre d'adressage lecture Ld de cette dernière par application de la clé de code f. Grâce a cette propriété on peut utiliser un même circuit de permutation au codage et au décodage, pour'fournir l'un des ordres d'adressage des mémoires en fonction de l'autre, à la condition d'échanger, entre le codage et le décodage, les rôles joués par les adressages lecture et écriture vis-ayis du circuit de permutation. Les figures 4 et 5 sont des schémas de codeurs-décodeurs utilisant cette propriété et réalisant un codage dans lequel les durées de séquences sont indépendantes des variations du-signal à coder. Le codeur-décodeur représenté à la figure 4 comporte - un convertisseur analogique-numérique 1 à échantillonnage ayant une entrée analogique constituant celle du codeur-décodeur, une sortie horloge et une sortie numérique d'échantillons, - un circuit de synchronisation 2 connecté, en entrée, à celle du convertisseur analogique-numerique 1, - une mémoire digitale vive 3, à acces aléatoire, à lecture et écriture simultanées, ayant une entrée "écriture de données" connectée à la sortie numérique du convertisseur analogique-numérique 1, une entrée d'adressage écriture, une entrée d'adressage lecture et une sortie "lecture de données", - un premier générateur d'adresses 4 capable d'émettre des cycles complets d'adressage de la mémoire digitale vive 3, ayant une entrée horloge connectée à la sortie d'horloge du convertisseur analogique-numérique 1, une entrée de prépositionnement connectée à la sortie du circuit de synchronisation 2 et une sortie d'adresses, - un deuxième générateur d'adresses 5 capable d'émettre des cycles complets d'adressage de la mémoire digitale 3 distincts de ceux du premier générateur d'adresses 4, synchronisé sur ce dernier, ayant une entrée de commande connectée à la sortie d'adresses du premier générateur d'adresses 4 et une sortie d'adresses, un un inverseur double 6 disposé entre d'une part les entrées d'adressage écri- ture et lecture de la mémoire digitale vive 3 et les sorties d'adresses des premier et deuxième générateurs d'adresses 4 et 5, - et un convertisseur numériqueanalogique 7 ayant une entrée numérique connectée à la sortie "lecture de données" de la mémoire digitale vive 3 et une sortie analogique constituant celle du codeur-décodeur. Le convertisseur analogique-numérique à échantillonnage I est de type connu, par exemple, du genre de ceux utilisés dans le domaine de la modulation par impulsions codées M.I.C. il assure l'échantillonnage du signal analogique appliqué à l'entrée du codeur-décodeur et la conversion des échantillons, en nombres binaires de N digits, N étant un entier positif. La suite de nombres binaires à N digits issue du convertisseur analogiquenumérique 1 est inscrite, selon un certain ordre, dans la mémoire digitale vive 3 avant d'être lue selon un autre ordre. Cette mémoire vive 3 est organisez en 2M mots binaires à N digits (M étant un entier positif). Elle est inscrite et lue simultanément selon des cycles d'adesssages distincts à la cadence de l'échantil- lonnage pratiqué par le convertisseur analogique-numérique 1. Les ordres d'adressage écriture et lecture de la mémoire digitale vive 3, tant au codage qutau décodage sont fournis par le circuit formé des premier et du deuxième générateurs d'adresses 4 et 5 ainsi que du double inverseur 6. Le premier générateur d'adresses 4 est réalisé à l'aide d'un compteur binaire bouclé sur lui mème ayant une capacité de 2Q nombres (Q étant un entier > M). I1 est incrémenté, à chaque nouvel échantillon numérique en provenance du convertisseur analogique-numérique 1, par le signal d'horloge issu de ce dernier. I1 est remis à zéro par un signal provenant du circuit de synchronisation 2 et possède une sortie de comptage à Q digits dont les M digits de poids les plus faibles constituent la sortie d'adresses proprement dite. Le deuxième générateur d'adresse 5 est réalisé à l'aide d'une mémoire digitale morte R.O.M organisée en 2Q mots binaires de M digits, ayant une entrée d'adressage lecture à Q digits connectée à la sortie de comptage du compteur bouclé, et une sortie de "lecture de données" à M digits.Cette mémoire digitale morte R.O.M est programmée de maniere à faire correspondre à chaque série de 2- nombres émis dans l'ordre naturel par compteur bouclé constituant le premier générateur d'adresse 4. : O à 2-, 2M+1 à 2 2M, ..., 2Q-2 à 2Q, séries qui correspondent chacune à un cycle complet d'adressage de la mémoire digitale vive 3, un autre cycle complet d'adressage de la mémoire digitale vive 3 formé des nombre 0 à 2M se succédant dans le désordre par paquets qui correspondent chacun à l'en- semble des adresses d'inscription dans la mémoire digitale vive 3 des échantillons d'une séquence de codage et dont les élrn.ents sont soit dans l'orPre naturel (séquence non inversée) soit dans l'ordre inverse (séquence. inversée). Lorsque le compteur bouclé constituant le premier genorateltr d'adresse 4 effectue un cycle complet de comptage, c'est-à-dire pendant l'apnarition en sortie du convertisseur analogique-nunérique 1 de 20 échantillons, il assure la réalisation d'un cycle complet de lecture de la riemoire digitale morte constituant le deuxième générateur d'adresses 5 et 2 cycles complets d'adressages de lecture ou d'écriture de la mémoire digitale vive 3. Dans ce codeur-décodeur, la programmation de la mémoire morte constitue la définition de la clé de code ou de sa réciproque. Le fait de prendre le nombre entier Q supérieur au nombre M permet de définir la clé de code sur plusieurs cycles de lecture-écriture de la mémoire digitale vive 3. Le double inverseur 6 est représenté, pour une meilleure clarté, par un dispositif à contacts. Mais il est en fait réalisé à l'aide de circuits logiques, par exemple des circuits décodeurs démultiplexeurs du type un parmi deux. I1 permet un fonctionnement alternatif soit en codeur, soit en décodeur dudit codeur-décodeur. Comme on l'a vu à l'occasion du diagramme vectoriel de la filme 3, les échantillons du signal d'entrée subissent à leur passage dans la mémoire digitale vive 3 une permutation qui est la même que celle donnant l'ordre d'adressage lecture de la mémoire vive 3 en fonction de son ordre d'adressage écriture. Lorsque le double inverseur 6 est dans sa position c (contacts mohiles sur les contacts fixes c) l'ordre d'adressage lecture est fourni par la mémoire morte constituant le deuxième générateur d'adresses 5 en appliquant la permutation définie par son programme interne à l'ordre d'adressage écriture, de sorte que les échantillons numériques du signal d'entrée subissent la permutation programmée dans la mémoire morte. Lorsque le double inverseur 6 est dans sa position d (contacts mobiles sur les contacts fixes d) I'ordf-e d'adressage écriture est fourni par la mémoire morte en appliquant la permutation définie par son programme à l'ordre d'adressage lecture de sorte que les échantillons du signal analogique d'entrée subissent une permutation qui est la réciproque de celle programmée dans la mémoire rorte. Si on applique un signal analogique deux fois de suite au codeur-décodeur, le double inverseur 6 étant chaque fois dans une position différente et le premier générateur d'adresse 4 étant remis au début de son cycle avent chaque passage du signal, les échantillons numériques de ce dernier subissent deux permutations réciproques l'une de l'autre qui s'annulent mutuellement. En conté quence, si l'une des positions de l'inverseur double 6 est utilisée au codage, l'autre permettra le décodage et réciproquement. La mise en phase des générateurs d'adresses 4 et 5 de deux codeursdécodeurs en communication par l'intermédiaire d'une ligne de transmission s'effectue de diverses manières qui dépendent des caractéristiques du signal analogique traité. Lorsque ce dernier présente des temps morts, comme c'est le cas par exemple d'un signal de communication téléphonique, le circuit de synchronisation 2 peut être réalisé au moyen d'un détecteur de niveau, trigger de Schmitt ou analogue, suivi par un circuit à retard. Le détecteur de niveau émet des créneaux dont les fronts montants correspondent aux instants où l'amplitude du signal analogique d'entrée franchit son seuil par valeurs décroissantes et les fronts "descendants aux instants ou l'amplitude du signal analogique d'entrée franchit son seuil par valeurs croissantes.Les créneaux ne sont transmis par le circuit à retard qu'auprès un délai correspondant au temps d'exécution d'un cycle de lecture de la mémoire digitale vive 3 et uniquement dans le cas où il sont maintenus. Appliqués à l'entrée de prépositionnement du premier générateur d'adresses 4, ils remettent ce dernier ainsique le deuxième générateur d'adresses 5 au début de leurs cycles respectifs. La suite de nombres binaires résultant de la lecture de la mémoire digitale vive 3 est transformée par le convertisseur numérique-analogique 7 en un signal analogique disponible en sortie du codeur-décodeur. Ce convertisseur numérique analogique 7 est de type connu, par exemple, du genre à sommation de courants. Il est éventuellement suivi d'un filtre passe-bas permettant d'éliminer la fréquence d'échantillonnage. Avec le codeur-décodeur qui vient d'entre décrit, les séquences du codage obtenu sont indépendantes du signal à coder. Elles sont définies au niveau de la mémoire digitale vive 3 et correspondent aux ensembles d'échantillons numériques lus soit dans le mime ordre soit dans l'ordre inverse où ils ont été écrits. Leurs nombres d'échantillons et par conséquent leurs durées sont variables et fixés par le programme de la mémoire morte constituant le deuxième générateur d'adresses 5. Selon des variantes simplifiées, le premier générateur d'adresses 4 est réalisé au moyen dtun compteur binaire bouclé ayant une capacité de 2M nombres correspondant à un cycle d'adressage de la mémoire digitale 3, et le deuxième générateur d'adresses 5 au moyen : soit d'un simple cablage assurant des permutations des digits des plus forts poids de la sortie de comptage du compteur bouclé, soit d'inverseurs assurant l'inversion des niveaux logiques de ces mêmes digits.Dans ces variantes, les séquences de codage sont uniquement permutées et possèdent un même nombre-d' échantillons. Elles correspondent à des ensembles d'échantillons ayant, dans leurs adresses d'inscription dans la mémoire digitale vive 3, une partie identique,constituée par les digits de ladite adresse ayant subi les permutations.ou les inversions. La figure 5 représente le schéma d'un codeur-décodeur analogue au précédent dans lequel la mémoire digitale vive 3 à lecture et écriture simultanées est réalisée par l'association de deux mémoires digitales vives, une première 10 et une deuxième 11, identiques, à lecture ou écriture non simultanées, fonctionnant en parallèle l'une en écriture, l'autre en lecture, leurs rôles s'échangeant à la fin de chaque cycle d'adressage. Chacune des première et deuxième mémoires digitales vives 10 et il est organisée en 2M mots binaires de N digits et comporte une entrée "écriture de données" connectée à la sortie numérique de convertisseur analogique-numérique 1, une entrée d'adressage, une commande de lecture ou écriture et une sortie "lecture de données" connectée à l'entrée numérique du convertisseur numérique-analogique 7. Un circuit de contrôle 12 ayant deux sorties complémentaires connectées l'une à l'entrée de commande lecture écriture de la première mémoire digitale vive 10, l'autre a l'entrée de commande lecture écriture de la deuxième mémoire digitale vive 11, maintient constamment l'une des mémoires 10 ou 11 en écriture et l'autre 11 ou 10 en lecture. I1 inverse les rôles : écriture et lecture des première et deuxième mémoires digitales vives 10 et Il sous l'action d'un signal de changement de cycles d'adressage provenant du premier générateur d'adresses 4. Il est réalisé par exemple à l'aide d'une bascule maître-esclave du type J,K dont les entrées J, K et R (horloge) sont relies et forment une commande de basculement. Le double inverseur 6, disposé comme dans le codeur-decodeur représente à la figure 4, entre les entrées d'adressage de la menoire digitale 3 et les sorties d'adresses des premier et deuxième générateurs d'adresses 4 et 5 change de fonction du fait de la constitution particulière de la mémoire digitale 3. Au lieu de commander le passage du codage au décodage ou inversement, il sert à adresser constamment la mémoire en écriture qui est tantôt la première 10, tantôt la seconde 11, au moyen du même générateur d'adresses 4 ou 5 et la mémoire en lecture qui est tantôt la seconde 11 tantôt la première 10 au moyen de l'autre générateur d'adresses 5 ou 4.De cette manière, ltécriture des échantillons numériques provenant du signal d'entrée se fait constamment dans l'ordre défini par l'un des générateurs d'adresses 4 ou 5 et leur lecture dans 11 ordre défini par l'autre générateur d'adresses 5 ou 4. Pour ce faire le double inverseur 6 est commandé par le circuit de contrôle 12 qui le fait basculer en synchronisme avec les changements de rôles écriture lecture des première et deuxième mémoires 10 et 11. Comme précédemment il est réalisé à l'aide de circuits logiques par exemple des décodeurs démultiplexeurs de type un parmi deux. L'inverseur simple 13qui est disposé entre les sorties complémentaires du circuit du contrôle 12 et la commande de basculement du double inverseur 6 permet de choisir celui des premier et deuxième générateurs d'adresses 4 ou 5 fournissant les ordres d'adressage d'écriture des échantillons numériques du signal d'entrée, dans les première et deuxième mémoires digitales vives 10 et II. Dans une position l'ordre d'adressage écriture est fourni par le premier générateur d'adresses 4 et l'ordre d'adressage lecture par le deuxième genérateur d'adresses 5 et dans l'autre c'est l'inverse qui ce produit.-Cela permet, comme dans le cas du codeur-décodeur de la figure 4 d'assurer le changement de fonctions : codage décodage. Les autres éléments du codeur-décodeur représentés à la figure 5 ne présentent pas de modifications par rapport à ceux du codeur-décodeur de la figure 4 et portent pour cette raison les mêmes indexations. La sortie de changement de cycles d'adressage du premier générateur d'adresses 4 est en fait soit le M + 1ième digit de la sortie d'adresses soit, lorsque ce dernier n'existe pas, le digit de dépassement de capacité utilisé pour le bouclage du cycle de fonction nement de ce premier générateur d'adresses 4. Le codeur-décodeur qui vient d'être décrit relativement à la figure 5 réalise un codage identique à celui obtenu avec le codeur-décodeur représenté à la figure 4. La figure 6 représente un autre codeur-décodeur dont la structure s 'appa- rente à celle du précédent. Comme ce dernier, il comporte - une memoire digitale vive 3 à accès aléatoire, à lecture et écriture simultanées, réalisée par l'association de deux mémoires digitales vives, une première 10 et une deuxième 11, à accès aléatoire, à lecture su écriture non simultanées, fonctionnant en parallèle, l'une en écriture l'autre en lecture et inversement sous l'action d'un circuit de contrôle 12 échangeant leurs rôles après chaque cycle complet d'adressage, - un convertisseur analogique-numérique 1 placé en entrée du codeur-décodeur devant les entrées 11écriture de données", connectées en paralleles, des première et deuxième mémoires digitales vives 10 et 11, - un convertisseur numérique-analogique 7 placé en sortie du codeur-décodeur devant les sorties "lecture de données" connectées en parallèles, des premiere et deuxième mémoires digitales vives 10 et 11, - et un circuit de synchronisation 2 connecté à l'entrée du convertisseur analogique-numérique 1. Par contre il n'est muni que d'un seul générateur d'adresses 14 fournissant les mêmes ordres d'adressage aux premiere et deuxième mémoires digitales vives 10 et 11. Ce générateur d'adresses 14 émet alternativement deux cycles d'adressage différents l'un de l'autre, permettant chacun le balayage complet des première et deuxième mémoires digitales 10 et 11, le deuxième étant constitué de paquets d'adresses dans lesquels ces dernières se succèdent dans le même ordre ou dans l'ordre inverse où elles se présentent dans le premier cycle d'adressage. Outre l'adressage des mémoires-digitales vives 10 et 11, il assure également la commande de basculement du circuit de contrôle 12 au moyen d'un signal de changement de cycles d'adressage. I1 peut être remis, par le circuit de synchronisation 2, au début de l'un ou l'autre de ses cycles d'adressage le choix s'effectuant grâce à un inverseur 15. il est réalisé par exemple à l'aide d'un compteur binaire bouclé commandant l'adressage d'une mémoire morte. Le compteur binaire bouclé a alors : une capacité de 2 I nombres binaires à M digits (capacité égale au double du nombre d'adresses des première et deuxième mémoires digitales vives 10 et 11), une commande de remise à zéro et une commande de remise à 2N connectées par l'intermédiaire de l'inverseur 15 à la sortie du circuit de synchronisation 2. La mémoire morte qui est adressée par ledit compteur binaire, est organisée en 2M+I mots binaires à N digits et programmée avec les deux cycles complets d'adressage mis à la suite l'un de l'autre. En fonctionnement normal, l'une des mémoires 10 ou 11, indifféremment la première ou la deuxième est inscrite selon le premier cycle d'adressage et lue selon le deuxième, tandis que l'autre est inscrit selon le deuxième cycle d'adressage et lue selon le premier. Les échantillons du signal d'entrée subissent donc soit la permutation identique à celle donnant le deuxième cycle d'adressage en fonction du premier, soit la permutation réciproque.La manoeuvre de l'inverseur 15 permet de déplacer d'un cycle d'adressage la position de départ du générateur d'adresses 14 ce qui à pour effet d'échanger les rôles des premier et deuxième cycles d'adressage et par conséquent de transformer la permutation subie par un échantillon en sa réciproque. I1 en résulte que le décodage d d'un signal analogique traité par passage dans le codeur-décodeur alors que l'inverseur se trouvait dans une première position s'obtiendra en soumettant à nouveau ledit signal au codeur-décodeur > l'inverseur 15 ayant été, au préalable, changé de position. La synchronisation entre deux codeurs-décodeurs placés aux extrémités d'une meme ligne s'effectue de la même manière que pour les codeurs-décodeurs précédents. Le codage réalisé est également analogue à celui obtenu avec ces derniers puisque les cycles d'adressage lecture et écriture présentent des relations identiques. il est cependant moins complexe puisque les cycles d'adressage se limitent à deux cycles distincts. La figure 7 représente une variante du codeur-décodeur précédent dans laquelle le générateur d'adresse 14 a été réalisé à l'aide d'un compteur décompteur 16 bouclé sur lui même au moyen de ses sorties de retenues positive et négative et fonctionnant alternativement en comptage et décomptage. Ce compteur-décompteur a une capacité de 2M mots binaires de M digits qui correspond au nombre des adresses des première et deuxième mémoires digitales vives 10 et 11. Sa commande de comptage ou de décomptage est connectée en parallèle sur la commande de lecture écriture de l'une des mémoires digitales vives 10 et 11. Ses sorties de retenues positive et négative sont connectées par l'intermédiaire d'une porte logique 'tou'r 17 à l'entrée de commande de basculement du circuit de contrôle 12. Le compteur-décompteur 16 compte et décompte à la fréquence d'échantillonnage du convertisseur analogique-numérique 1. Lorsqu'il arrive en fin de comptage à sa capacité maximum 2M, ou en fin de décomptage à sa capacité minimum n, il émet une impulsion de retenue positive ou négative qui provoque le basculement du circuit de contrôle 12 et par conséquent l'échange des fonctions lecture écriture des première et deuxième mémoires digitales vives 10 et il ainsi que son propre changement de fonctionnement. Les contenus des première et deuxième mémoires digitales vives 10 et 11 sont inversés puisque les ordres d'adressage lecture et écriture fournis par le compteur décompter 16 sont inverses l'un de l'autre. L'inversion étant sa propre permutation réciproque il n'est plus nécessaire, comme dans le codeurdécodeur de la figure 6, de synchroniser le compteur-déctpteur sur l'une ou l'autre des positions de départ de ses cycles. Le circuit de synchronisation 2 commande simplement la remise à zéro du compteur-décompteur 16. Un signal analogique appliqué à l'entrée de ce codeur-décodeur est transformé en une suite d'échantillons numériques qui sont inscrits alternativement, par paquets de 2M, dans ltune ou l'antre des première et deuxième mémoires digitales vives 10 et 11, avant d'erre lus dans un ordre inverse et transformés en un signal analogique codé. il subit un codage dans lequel il est partagé en séquences formées d'un nombre invariant d'échantillons et inversées sur elles mêmes sans être permutées entre elles. Le codeur-décodeur qui vient d'entre décrit assure aussi bien le codage que le décodage. En effet, lorsqu'un signal analogique est appliqué deux fois de suite à son entrée, il subit une première fois un partage en séquences in'versées sur elles mêmes qui constitue le codage et une deuxième fois un nouveau partage en séquences, identique au premier grâce à la synchronisation, et une nomtelle inversion des séquences qui constituent le décodage. te codeur-décodeur représenté à la figure 8 réalise également un codage dans lequel le signal à coder est partagé en séquences inverses sur elles mêmes sans etre permutées entre elles, mais il utilise comme mémoire des registres à empilement. Comme on peut le voir sur la figure 8 il comporte - un convertisseur analogique-numérique 1 a échantillonnage disposé en entrée, - une première et une deuxième piles à empilement identiques 18,19 - deux circuits d'aiguillage 20 et 21 connectés aux entrées-sorties des piles à- empilement 18, ]9, - un circuit de contrôle 22 du chargement et de l'extractjon de données des piles à empilement 18, 19, - un diviseur 23 surveillant les états de remplissage des piles à empilement 18,19 - un circuit de synchronisation 2, - et un convertisseur numérique-anaiogique 7 place en sortie. Les piles à empilement 18, 19 sont formées par des empilages de registres ou la première information introduite est la dernière extraite. Elles comportent : une entrée-sortie de données, une entrée d'horloge qui commande la descente ou la remontée des échantillons dans les registres et qui est connectée à la sortie d'horloge du convertisseur analogique-numérique 1, une commande de chargement ou d'extraction de données et une commande de remise à zéro connectée à la sortie du circuit de synchronisation 2. Elles ont une capacité de 2M échantillons et fonctionnent en parallele l'une en chargement, l'autre en extraction de données, leur rôles s'échangeant tous les 2t échantillons. Les circuits d'aiguillage 20 et 21 sont réalisés, de manière connue, a l'aide de portes logiques dénommes "buffers". Chacun d'eux est commande en synchronisme avec le chargement ou le déchargement de la pile à empilement 18 ou 19 à laquelle il est associé, de manière que, lorsque une pile à empilement 18 ou 19 est en chargement, son entrée-sortie soit en liaison avec la sortie numérique du convertisseur analogique-numérique 1 et que, lorsque ladite pile à empilement est en déchargement, son entrée-sortiesoit en liaison avec l'entrée numérique du convertisseur numérique-analogique 7. Le circuit de contrôle 22 assure le fonctionnement simultané des piles à empilement 18 et 19 l'une en chargement et l'autre en déchargement ainsi que l'échange des rôles de celles-ci et les commandes correspondantes des circuits d'aiguillages 20 et 21. I1 peut être réalise par exemple à l'aide d'une bascule maître esclave de type J,K dont les entrées J,K,H (horloge) sont reliées entre elles pour former une commande de bascul e ment, dont la sortie Q est connectée à la commande de chargement ou d'extraction de la pile à empilement 18 et à la commande du circuit d'aiguillage 20, et dont la sortie W est reliée à la comnande de chargement ou d'extraction de la pile à empilement 19 et de la commande du circuit d'aiguillage 22. Le diviseur 23 émet tous les 2 échantillons issus du convertisseur ana logique-numérique I un signal qui commande le basculement du circuit de contrôle 22 et par conséquent l'rechange des rôles chargement, déchargement entre les piles à empilement 18 et 19. il permet de placer les échantillons issus du convertisseur analogique-numérique 1 par paquets de 2M, alternativement dans chaque pile à empilement 18 et 19 où ils sont inverses. rî est réalisé par exemple à l'aide d'un décompteur à prépositionnement ayant son entrée de décomp- tage connectée à la sortie d'horloge du convertisseur analogique-numérique I. Le circuit de synchronisation 2 ne présente pas de modification par rapport à celui décrit dans le circuits précédents. I1 est utilisé ici pour remettre le diviseur 23, et les piles à empilement 18 et 19 au début de leur cycle. Le codeur-décodeur réalise un codage identique au décodeur représenté à la figure 7 et, pour les mornes raisons, fonctionne aussi bien pour le codage que pour le décodage. Tous les codeurs-décodeurs décrits précédemment et représentés aux figures 4, 5, 6, 7 et 8 réalisent des codages dans lesquels les séquences sont détermi- nées sans tenir compte des variations du signal à coder. I1 en résulte, comme cela a été vu précédemment, la présence de transitoires entre les séquences dans le signal codé. Ces transitoires sont indésirables dans le cas où l'on veut un codage difficile à déchiffrer, car ils trahissent les changements de séquence. Les codeurs-décodeurs qui vont être décrits ci-après permettent de staffranchir des transitoires en faisant coïncider les changements de séquence- avec des instants où le signal à coder et ses drivées prennent des valeurs particulières. En fait, on se bornera à un signal analogique dont l'amplitude s'annule frequem- ment comme c'est le cas par exemple d d'un signal téléphonique et les valeurs particulières seront les passages par zéro. En effet on peut se ramener la plupart du temps à ce cas en supprimant, si elle existe, la composante continue du signal à coder. La figure 9 représente le schéma bloc d'un codeurdécodeur réalisant le codage sous sa forme la plus générale, codage dans lequel la définition des séquences est fonction des variations du signal analogique à coder et ou lesdites séquences sont inversées sur eIles-mêmes par rapport au temps etiou permutées entre elles. Ce codeur-décodeur comporte - une mémoire digitale vive principale 30 à accès aléatoire, à lecture et écriture simultanées, - un convertisseur analogique-numérique I dispose en entrée du codeur-décodeur devant l'entrée "écriture de données" de la mémoire principale 30, - un convertisseur numerique-analogique 7 disposé en sortie du codeur-décodeur à la suite de la sortie "lecture de données" de la mémoire principale 30, - un générateur d'adresses écriture 31 pour la mémoire principale 30, correspondant entre eux aux extrémités d'une mime ligne de transmission. Le générateur, d'adresses lecture. 32 réalise, selon que le codeur-décodeur fonctionne au codage ou au décodage, une certaine permutation de la suite d'adresses issue du générateur d'adresses écriture 31 ou sa réciproque, ladite permutation et sa réciproque étant telles que la suite d'adresses lecture obtenue soit constituée par des paquets d'adresses qui correspondent chacun aux adresses d'inscription, dans la mémoire principale 30, des échantillons d'une séquence et a l'intérieur desquels lesdites adresses se succèdent dans le même ordre ou dans l'ordre inverse où elles apparaissent a l'inscription. I1 émet les adresses de lecture à la cadence d'échantillonnage du convertisseur analogique numérique 1 avec un certain décalage par rapport au générateur d'adresses écriture 31.Sa structure est détaillée dans la figure 9 à l'aide de sousblocs fonctionnels. I1 comporte - un détecteur d'adresses de séquence 35 retenant dans la suite d'adresses émises par le générateurs d'adresses écriture 31 les adresses d'inscription, dans la mémoire principale 30, des premier et dernier échantillons de chaque séquence pour définir avec ces dernieresunmot binaire caractéristique de chaque séquence. - un permutateur 36 réalisant entre les mots binaires caractéristiques de chaque séquence une permutation ou sa réciproque selon que le codeur-décodeur fonctionne au codage ou au décodage. - un programmateur d'inversions 37 ajotltant un digit d'inversion dans le mot binaire caractéristique de chaque séquence, en aval ou en amont du permutateur 36 selon que le codeur-décodeur fonctionne au codage ou mi décodage, - une mémoire tampon 38 disposé à la suite du permutateur 36 recevant les mots caractéristiques des séquences, - un régénérateur d'adresses 39 disposé à la suite de la mémoire tampon 38 reconstituant, à la cadence d'échantillonnage du convertisseur analogique numérique 1, dans l'ordre d'inscription ou dans l'ordre inverse selon la valeur du digit d'inversion, les adresses d'inscription, dans la mémoire principale 30, des échantillons de la séquence dont il reçoit le mot binaire caractéristique. - et un circuit de commutation 40 assurant les commutations nécessaires au passage du codage au décodage et intersement. Le codeur-décodeur est représenté de manière plus détaillée, en ce qui concerne le générateur d'adresses lecture 32, à la figure 10 et c'est à elle qu'il convient de se reporter pour la description ci-après des divers éléments de celui-ci. Le détecteur d'adresses de séquence (32 figure 9) est réalisé à l'aide de deux mémoires identiques 50 et 51 du type "file d'attente" formées chacune de deux étages de registres à M digits. - un générateur d'adresses lecture 32 pour la mémoire principale 30, - un détecteur de séquence 33, - et un circuit de synchronisation 2 Ce codeur-décodeur procède d'une manière analogue aux précédents, à l'excep- tion du décodage qui n' est pas obtenu en inversant les rôles des ordres d'adressage écriture et lecture de la mémoire principale 30 mais en modifiant l'adressage lecture de manière à définir la permutation réciproque de celle effectuée au codage. Le convertisseur analogique-numérique 1 à échantillonnage émet une suite d'échantillons numériques a N digits. Il est de conception classique et possède, en plus d'une sortie numérique d'échantillons, une sortie d'horloge 34 sur laquelle est disponible la cadence d'échantillonnage utilisée également pour rythmer la progression des adressages écriture et lecture de la mémoire principale 30. Le détecteur de séquences 33 a une structure qui dépend de la définition des séquences adoptées dans le codage. Dans le cas présent, ou on se limite à un signal analogique ayant une amplitude s'annulant fréquemment, les sequences sont délimitées par des passages par zéro, du signal d'entrée. Elles peuvent soit compter un nombre minimum d'échantillons, soit un nombre déterminé de passages par zéro du signal d'entrée. Le détecteur de séquences 33 peut être réalisé à l'aide d'un compteur bouclé et d'un-détecteur de passage par zéro. Dans le cas où les séquences comportent un nombre minimum d'échantillons le détecteur de zéro est déclenché par le signal de fin de cycle du compteur bouclé qui compte les échantillons numériques issus du convertisseur analogique-numérique 1, et émet le signal de changement de séquences.Dans le cas où les séquences comportent un nombre déterminé de passages par zéro, le détecteur de zéro détecte tous les passages par zéro qui sont comptés par le compteur bouclé dont le signal de fin de cycle est utilisé comme signal de changement de séquences. te générateur d'adresses écriture 31 est un compteur binaire bouclé ayant une capacité de 2M nombres binaires à M digits correspondant aux adresses de tous les mots de la mémoires principale 30. I1 émet de maniere continue, dans l'ordre naturel, toutes les adresses de la mémoire principale 30 et assure ainsi un balayage cyclique de cette dernière. Sa sortie de comptage est connectée à la fois à l'entrée d'adressage écriture de la mémoire principale 30 et à une entrée d'adresses du générateur d'adresses lecture 32. Son entrée de comptage est connectée à la sortie horloge 34 du convertisseur analogique-numérique I de sorte qu'il progresse à la cadence d'échantillonnage. Son entrée-de remise à zéro est connectée à la sortie du circuit de synchronisation 2 et permet de le remettre à zéro pour assurer la synchronisation entre deux codeurs-decodeurs vitesse d'apparition des séquences à la sortie du convertisseur analogique numérique 1. Il est remis à zéro par le circuit de synchronisation 2. Les R digits de sa sortie- d'adresses sont connectés aux R digits de l'entrée d'adressag de la mémoire morte 54, les P digits du poids les plus faibles étant également connectés selon la position de l'inverseur double 58 soit à l'entrée d'adressage écriture soit à l'entrée d'adressage lecture de la mémoire digitale auxiliaire 52.Le générateur auxiliaire d'adresses 53 emet dans l'ordre naturel, de manière cyclique, une suite de 2R nombres binaires à R digits et permet, au cours de l'un de ses cycles, la réalisation d'un cycle complet de lecture de la mémoire morte 54 et de 2R cycles complets d'écriture ou lecture de la mémoire digitale auxiliaire 52. La mémoire morte 54 est organisée en 2R mots de P+I digits dont P digits sont consacrés aux adresses de la mémoire digitale auxiliaire 52 et le digit restant, à des bits d'inversion qui, par convention de- codage, déterminent les séquences devant être inversées. Elle est programmée de maniere- faire correspondre à chaque série de 2 adresses émises par le générateur auxiliaire d'adresse 2P 2P + 1 à 22P 2R - 2P à R 53 : O à 2P , 2P + 1 à 22P , ..., 2R - 2P à 2R, séries qui correspondent chacune à un cycle complet d'écriture ou lecture de la mémoire digitale auxiliaire 52, les 2 adresses- des mots de cette dernière. Le second double inverseur 58 'permet d'échanger les ordres d'adressage écriture et lecture de la mémoire digitale auxiliaire 52 et par conséquent, comme cela a été explicité à l'occasion du diagramme vectoriel de la figure 3, d'obtenir une certaine permutation des mots caractéristiques de séquences ou la permutation réciproque. Il est utilisé indifféremment dans l'une de ses positions au codage et dans l'autre au décodage. Le programmateur d'inversion (37 dans la figure 9) est constitué par la partie de la mémoire morte 54 formée par le digit de chaque mot réservé au bit d'inversion. Le premier double inverseur 55 relie d'une part le digit réservé au bit d'inversion de la sortie "lecture de donnees" de la mémoire morte 54 au digit, réservé au bit d'inversion, de l'entrée "écriture de données" soit de la mémoire tampon 38 soit de la mémoire digitale auxiliaire 52 et d'autre part, le digit, réservé au bit d'inversion, de la sortie "lecture de données" de la-mémoire digitale auxiliaire 52 soit à rien, soit au digit réserve au bit d'inversion, de l'entrée "écriture de donnée" de la mémoire tampon 38. Il permet d'ajotlter les bits d'inversion aux mots binaires caractéristiques des séquences soit avant, soit après que ces derniers aient subi une permutation par passage dans la mémoire digitale vive auxiliaire 52. Il sert à passer du codage au décodage et inversement.En effet si au codage, les bits d'inversion ont été ajoutés aux mots binaires caractéristiques des séquences avant leur passage dans la mémoire Ces mémoires "file d'attente" 50 et 51 ont leurs entrées" écriture de données "connectées à la sortie d'adresses du générateur d'adresses écriture 31. La première 50 est increnentée (passage du contenu du premier registre dans le deuxième suivi du chargement du premier registre) par le signal d'horloge 34 issu du convertisseur analogique-numérique 1. Son premier registre contient en permanence la dernière adresse émise par le générateur d'adresses écriture 31 et son deuxième registre I'avant-dernière adresse émise par ce dernier. Cette avant dernière adresse est, à l'apparition de chaque nouvelle séquence, l'adresse d'inscription, dans la mémoire principale 30, du dernier échantillon de la séquence précédente. La deuxième mémoire "file d'attente" 51 est inctémentée par le signal de changement de séquence émis par le détecteur de séquences 33.Son premier registre contient en permanence l'adresse d'inscription, dans la mémoire principale 30, du premier échantillon de la séquence en cours, et son deuxième registre l'adresse d'inscription du premier échantillon de la séquence écoulée. On dispose donc, à chaque instant, sur les sorties des première et deuxième mémoires "file d'attente" 50 et 51, des adresses d'inscription, dans la mémoire principale 30, des dernier et premier échantillons de la séquence qui vient de s'écouler. Ces couples d'adresses forment un mot binaire à 2M digits caractérisant une séquence. Le permutateur (36 figure 9) est realisé au moyen d'une mémoire digitale vive auxiliaire 52, d'un générateur auxiliaire d'adresses 53 et d'une mémoire morte 54. La mémoire digitale vive auxiliaire 52 est à accès aléatoire, à lecture et écriture simultanées. Elle est organisée en 2P mots binaires à 2M+1 digits. Son entrée écriture est connectée pour 2M digits aux sorties des mémoires "file d'attente" 50 et 51 et, pour le digit restant, à un digit de la sortie lecture de la mémoire morte 54 constituant également le programmateur d'inversion (37 figure 9) par l'intermédiaire de ltun des contacts d'un premier double inverseur 55 faisant partie du circuit de commutation (40 figure 9).Ses entrées-d'adressage écriture et lecture sont connectées par I'intermédiaire d'un deuxieme double inverseur 58'faisant partie du circuit de commutation (40 figure 9) lune gu P digits de poids les plus faibles de la sortie du générateur auxiliaire 'adresses 53-l?autre à P digits de la sortie lecture de la mémoire morte 54 ou inversement. ELle est inscrite et lue simultanément, à la vitesse d'apparition des séquences à la sortie du convertisseur analogiqueaumériyue 1, selon des cycles d'adressage distincts fournis par le générateur auxiliaire d'adresses 53 et la mémoire morte 54. Le générateur auxiliaire d'adresses 53 est un compteur bouclé ayant une capacité de 2R nombres binaires à R digits (R > P). Son entrée de comptage est connectée à la sortie du détecteur de séquences 33 de sorte qu'il progresse à la digitale auxiliaire 52 alors qu'ils se suivent dans l'ordre naturel, il est nécessaire, au décodage, d'ajouter les bits d'inversion aux mots caractéristiques des séquences lorsqu'ils se retrouvent dans leur ordre naturel, c'est-à- dire après leur passage dans la mémoire digitale auxiliaire 52.De même, si, au codage, les bits d'inversion ont été ajoutés aux mots binaires caractéristiques des séquences après leur passage dans la mémoire digitale auxiliaire 52 alors qu'ils se trouvent dans un ordre permuté, il est nécessaire au décodage d'ajouter les bits d'inversion aux mots binaires caractéristiques des séquences alors qu'ils se trouvent dans le même ordre permuté, c'est-à-dire avant leur passage dans la mémoire digitale auxiliaire 52. Les premier et deuxième inverseurs doubles 55 et 58'qui constituent le circuit de commutation (40 figure 9) permettant de passer du codage au décodage et inversement sont représentés pour plus de clarté par des contacteurs. Ils sont en fait réalisés à l'aide de circuits'logiques tels que des décodeurs démultiplexeurs du-type un parmi deux. La capacité de la mémoire digitale auxiliaire 52 est choisie en fonction de l'amplitude de la permutation désirée et celle de la mémoire morte 54 en fonction de la longueur désirée du cycle de définition de la permutation et des inversions. Le mot binaire caractéristique d'une séquence, formé de la juxtaposition des adresses d'inscription dans la mémoire digitale principale 30, des premier et dernier échantillons de ladite séquence, et d'un bit dtinversion indiquant si ladite séquence doit être ou non inversée, est utilisé pour reconstituer les adresses d'inscription, dans la mémoire digitale principale 30, de tous les échantillons de la séquence et les émettre à la fréquence d'échantillonnage du convertisseur analogique-numérique 1 en vue de l'adressage lecture de ladite mémoire principale 30.La durée de cette reconstitution, qui correspond à celle de la séquence repérée par le mot caractéristique, est en général différente de la durée de maintien du mot caractéristique en sortie de la mémoire digitale auxiliaire b orrespond, elle, à la durée de la séquence en cours d'échantillonnage dans le convertisseur analogique-numérique 1. La mémoire tampon 38 a pour rôle de remédier à la désynchronisation existant entre la cadence de lecture de la mémoire digitale auxiliaire 52 et la cadence de reconstitution des adresses des échantillons des séquences. Elle est formée d'une mémoire à empilage de T registres à 2P+1 digits. Elle a : une entrée de données à 2P+1 digits connectée pour 2P digits à la sortie "lecture de données" de la mémoire digitale auxiliaire 52 et pour le digit restant, correspondant au bit d'inversion, au premier inverseur double 55 ; une entrée de chargement de données connectée à la sortie du détecteur de séquences 33 ; une entrée de remise à zéro de ses registres connectée à la sortie du circuit de synchronisation 2, une entre d'extraction de données connectée à une sortie du circuit régénérateur d'adresses (39 figure 9) et une sortie "lecture de données" a 2P+1 digits. ELle est chargée au rythme de lecture de la mémoire digitale auxiliaire 52 ou de la mémoire morte 54, c'est-à-dire au rythme d'apparition des séquences la sortie du convertisseur analogique-numérique I et déchargée au rythme de reconstitution des adresses des séquences par le régénérateur d'adresses (39 figure 9). Le nombre T de registres de la mémoire tampon 38 est choisi en fonction du rapport K existant entre le nombre maximum m et le nombre minimum d'échantillons que peut comporter une séquence et également de la capacité 2P de la mémoire digitale auxiliaire 52. En effet, il peut se présenter les deux cas extrèmes suivants : - nécessitée de reconstituer les adresses des échantillons d'un groupe de séquences ayant toutes un nombre eaximum d'échantillons alors que se présente, en sortie du convertisseur analogique-numérique 1, un groupe de séquences ayant toutes un nombre minimum d'échantillons. - nécessitée de reconstituer les adresses des échantillons d'un groupe de séquences ayant toutes un nombre minimum d'échantillons alors que se présente, en sortie du convertisseur analogique digitale I, un groupe de séquences ayant toutes un nombre maximum d'échantillons. Dans le premier cas, les séquences à maximum d'échantillons que l'on doit considérer, sont celles dont les mots caractéristiques sont inscrits dans la mémoire digitale auxiliaire 52 et dans le détecteur d'adresses de séquence (35 P figure 9). ELles sont au maximum au nombre de 2 +1. Pendant leur reconstitution il pourra apparaître, en sortie du convertisseur analogique-numérique 1, (2P+1 )K séquences à minimum d'échantillons.Il est donc nécessaire de prévoir dans la mémoire tampon un nombre d'étages L pour accueillir les mots caractéristiques en surnombre supérieur à L 3(2 + 1) (K - 1) + 1 le + 1 provenant du fait qu'un étage de la mémoire tampon doit etre réservé au mot caractéristique de la dernière séquence minimum d'échantillons car celle-ci apparait avant la fin de reconstitution de la dernière séquence a maximum d'échantillons. Dans le deuxième cas, les séquences à minimum d'échantillons qui sont à considérer, sont celles dont les mots caractéristiques sont inscrits dans la mémoire digitale auxiliaire 52 et dans le détecteur d'adresses de séquence (35 figure 9). Elles sont au maximum au nombre de 2P+1. Pendant leur reconstitution il pourra apparaitre, en sortie du convertisseur analogique-numérique 1, seulement (2P+I)1K séquences à maximum d'échantillons. il est donc nécessaire de prévoir, en stock dans la mémoire tampon 38, des mots caractéristiques de séquences en nombre suffisant pour que leur reconstitution dure le temps d'inscription dans la mémoire digitale auxiliaire 52 des : (2P+1) (1-1/K) mots caractéristiques manquants correspondant, dans le pire des cas à des séquences à maximum d'échantillons.Cela représente un nombre L' de mots caractéristiques de séquences à minimum d'échantillons supérieur ou égal à L'#(2P (2 + 1) (1 - 1/K L'#(2P + 1) (K - 1) Les deux éventualités envisagées sont exclusives l'une de l'autre de sorte qutil suffira de prendre un nombre T de registre pour la mémoire tampon 38 supérieur ou égal à T #(2P + 1) (K - 1) + 1 ou en appelant Z le nombre de mots caractéristiques de séquence stockée dans le détecteur d'adresses de séquence (35 figure 9) et dans le permutateur (36 figure 9) T uZ (K - 1) + 1 A chaque mise en route du codeur-décodeur on laissera apparaitre Z x m échantillons (m étant le nombre maximum d'échantillons d'une séquence) avant de commencer à décharger la mémoire tampon 38 afin de parer au deuxieme cas envisagé. Le régénérateur d'adresses (39 figure 9) reconstitue, å la cadence d'échantillonnage du convertisseur analogique-numérique 1, dans l'ordre d'inscription ou dans l'ordre inverse selon la valeur du bit d'inversion, les adresses d'inscription, dans la mémoire digitale principale 30, des échantillons de la séquence dont il reçoit le mot caractéristique. il est réalisé, comme représenté sur la figure 10, à l'aide d'un troisieme double inverseur 58, d'un compteur décompteur prépositionnable 59, d'un comparateur 60 et d'un circuit d'initialisation 61. Le troisième double inverseur 58 est comnandé par le digit dtinversion du mot caractéristique disponible à la sortie de la mémoire tampon 38. Dans un cas qui correspond à celui des sequences qui ne doivent pas être inversées, le troisième double inverseur 58 relie, d'une part, l'entrée de prépositionnement du compteur-décompteur 59 aux P digits de Ia sortie de la mémoire tampon 38 réservée, dans le mot carattéristique d'une-séquence, à l'adresse d'inscription dans la mémoire digitale principale 30 du premier échantillon de ladite séquence et d'autre part, la première entrée du comparateur 60 aux F digits de la sortie lecture de données de la mémoire tampon 38, réservés dans le mot caractéristique d'une séquence à l'adresse d'inscription du dernier échantillon de ladite séquence. Dans l'autre cas qui correspond aux séquences à inverser, le troisieme inverseur 58 inverse ces liaisons pour appliquer l'adresse du dernier échantillon sur l'entrée de prépositionnement du compteur-décompteur59 et celle du premier échantillon sur la première entrée du comparateur 60. il est réalisé par exemple à l'aide de circuits logiques tels que des décodeurs démultiplexeurs du type un parmi deux, Le compteur-décompteur à prépositionnement 59 a sa commande de comptage décomptage reliée au digit réservé au bit d'inversion de la sortie "lecture de données" de la mémoire tampon 38, son entrée de comptage ou décomptage connectée à la sortie d'horloge 34 du convertisseur analogique-numérique 1 par l'intermédiaire du circuit d'initialisation 61, sa sortie connectée d'une part à la deuxième entrée du comparateur 60 et d'autre part à l'entrée d'adressage lecture de la mémoire digitale principale 30, et sa commande de prépositionnement connectée à la sortie du comparateur 60. Le circuit d'initialisation 61 est formé d'une porte contrôlée par un compteur bouclé qui, à chaque signal de synchronisation, empêche la transmission du signal d'horloge au compteur-décompteur 59 tant que le convertisseur analogique-numérique 1 n'a pas émis (2P + 1) m échantillons. Lorsque le mot caractéristique disponible sur la sortie "lecture de données" de la mémoire tampon 38 correspond à une séquence qui ne doit pas être inversée, l'adresse d'inscription du premier échantillon de ladite séquence est appliquée à l'entrée de prépositionnement du compteurdécompteur 59 et celle du dernier échantillon de ladite séquence à la première entrée du comparateur 60 ; le compteur-décompteur 59 prépositionné sur l'adresse d'inscription du premier échantillon compte à la cadence d'échantillbnnage du convertisseur analogiquenumérique 1 jusqu'à l'adresse du dernier échantillon de la séquence ; le signal issu du comparateur 60 provoque alors l'apparition d'un nouveau mot caractéris- tique à la sortie "lecture de données" de la mémoire tampon 38 et un nouveau prépositionnement du compteurdécompteur 59. Lorsque le mot caractéristique disponible sur la sortie "lecture de données" de la mémoire tampon 38 correspond à une séquence qui doit être inversée, l'adresse d'inscription du dernier échantillon de ladite séquence est appliquée à l'entrée de prépositionnement du compteur-décompteur 59 et celle du premier échantillon de ladite séquence, à la première entrée du comparateur 60 ; le compteur-décompteur 59 prépositionné sur l'adresse du dernier échantillon décompte à la cadence d'échantillonnage jusqu'à l'adresse du premier échantillon de la séquence ; le signal issu du comparateur 60 provoque alors l'apparition d'un nouveau mot caractéristique sur la sortie "lecture de données" de la mémoire tampon 38 et un nouveau prépositionnement du compteur-décompteur 59. En résumé, dans le codeur-décodeur représenté aux figures 9 et 10, la transformation du signal d'entrée résulte de la permutation subie par les échantillons numériques lors de leur passage dans la mémoire vive principale 30. Cette dernière est écrite de manière cyclique, à la cadence d'échantillonnage, dans l'ordre naturel au moyen d'un générateur d'adresses écriture 31 constitué d'un compteur bouclé. Elle est également lue de manière cyclique à la cadence d'échantillonnage au moyen d'un générateur d'adresses lecture 32 asservi au générateur d'adresses écriture 31.Le générateur d'adresses lecture 32 effectue sur les adresses issues du générateur d'adresses écriture 31 une permutation obtenue par la combinaison d'une permutation réalisée entre des paquets d'adresses correspondant chacun aux adresses d'inscription, dans la mémoire digitale principale 30, des échantillons d'une séquence, et d'inversions réalisées sur les adresses, à l'intérieur de certains de ces paquets. Le passage de la fonction codage à la fonction décodage s'obtient en modifiant le générateur d'adresses lecture 32 de manière à lui faire réaliser sur les adresses issues du générateur d'adresses écriture 31 la permutation réciproque de celle qu'il réalise au codage. Ceci est obtenu au moyen du circuit de commutation 40 qui permet d'une. part de réaliser, au niveau des paquets d'adresses correspondant chacun à une séquence, la permutation réciproque de celle obtenue au codage et d'autre part de changer l'ordre d'obtention de la permutation au niveau des paquets d'adresses et des inversions à l'intérieur des paquets d'adresses. La synchronisation nécessaire pour que deux codeurs-décodeurs identiques disposés aux extrémités d'une même ligne de transmission l'un fonctionnant au codage, l'autre au décodage et réciproquement, puissent correspondre est réalisée à l'aide du circuit de synchronisation 2. Celui-ci agit au niveau du générateur d'adresses d'écriture 31, du générateur auxiliaire d'adresses 53 et de la mémoire tampon 38 qui sont mis à zéro et au niveau du circuit d'initialisation 61. Son action sur le générateur d'adresses écriture 31 permet de remettre la mémoire digitale principale 30 au début de son cycle d'ecriture. Son action sur le générateur auxiliaire d'adresses 53 permet de remettre à leur début les cycles d'adressage écriture et lecture de la mémoire digitale auxiliaire 52 et par conséquent de faire débuter à nouveau le cycle de définition de la permutation réaliséepar le générateur d'adresses lecture 32. Son action sur le circuit d'initialisation (61, figure 10) permet de s'assurer de la parution des Z x m échantillons à la sortie du convertisseur analogique-numérique 1 avant la mise en route du générateur d'adresses (39, figure 9). La synchronisation peut être basée comme dans le codeur-décodeur précédent, sur les temps morts du signal d'entrée, le circuit de synchronisation se déclenchant, à chaque temps mort, avec un retard correspondant à la durée d'un cycle d'écriture ou de lecture de la mémoire digitale principale 30, à la condition que le temps mort subsiste. Le circuit de synchronisation 2 est alors réalisé, par exemple, à l'aide d'un détecteur de niveau à seuil connecté en entrée du codeur-décodeur et suivi d'un circuit de retard. La figure 11 est un schéma du codeurdécodeur déjà représenté aux figures 9 et 10 détaillant plus particulièrement une structure possible de la mémoire digitale principale 30. Dans cette réalisation, la mémoire digitale principale 30 est formée de deux mémoires digitales, vives, identiques une première 65 et une deuxidn 66 à accès aléatoire et à lecture ou écriture, un circuit de contrôle 67 de lecture écriture et un inverseur double 68. Les première et deuxième mémoires digitales, vives 65 et 66 sont organisées H I'- en 2 mots binaires de N digits et comportent chacune une entrée écriture de données", une entrée d'adressage, une commande de lecture ou écriture, et une sortie "lecture de données". Leurs entrées "écriture de données" sont connectées en parallele et constituent l'entrée "écriture de données" de la mémoire digitale principale 30. Leurs sorties "lecture de données" sont également connectées en parallèle et constituent la sortie "lecture de données" de la mémoire digitale principale 30. Le circuit de contrôle 67 maintient constamment l'une des première et deuxième mémoires digitales 65, 66 en écriture et l'autre en lecture. Il permet en outre d inverser les rôles écriture et lecture entre les première et deuxième mémoires 65 et 66. C'est un circuit à deux états ayant une commande de basculement et deux sorties complémentaires reliées l'une à la commande d'écriture lecture de la première mémoire digitale vive 65 et ltautre la commande d'écriture lecture de la deuxième mémoire digitale vive 66. Son entrée dé basculement reçoit une impulsion de changement de cycle issu du- générateur d'adresses écriture 32 et correspondant à l'impulsion de rebouclage du compteur bouclé constituant ce dernier. Il est réalisé par exemple à l'aide d'une bascule maître-esclave de type JK dont les entrées J, K et H (horloge) sont reliées ensemble et forment la commande de basculement. Le double inverseur 68 est disposé, entre d'une part, les entrées d'adressage des première et deuxième mémoires digitales 65 et 66 et d'autre part, les entrées d'adressage d'écriture lecture de la mémoire digitale principale 30. il est commandé par le circuit de contrôle 67 de manière synchrone avec les échanges de rôles écriture lecture entre les première et deuxième mémoires digitales 65 et 66 de façon que l'entrée d'adressage écriture de la mémoire vive principale 30 soit toujours reliée à l'entrée d'adressage de celle de la première ou deuxième mémoire digitale 65 et 66 aui est en écriture et que l'entrée d'adressage lecture de la mémoire digitale principale 30 soit toujours reliée à ltentrEe d'adressage de celle de la première ou deuxième mémoire digitale principale 65 ou 66 qui est en lecture. il est réalisé en circuits logiques par exemple avec des décodeurs demultiplexeurs du type un parmi deux. Dans ce mode de réalisation, les première et deuxième mémoires digitales 65 et 66 fonctionnent en parallèle, l'une en écriture, l'autre en lecture, leurs rôles étant inversés à la fin de chaque cycle d'adressage, l'entrée d'adressage écriture de la mémoire digitale vive principale 30 étant toujours reliée à l'entrée d'adressage de celle, de la première ou deuxième mémoire digitales 65 et 66, qui est en écriture et l'entrée d'adressage lecture de la mémoire digitale principale 30 toujours reliée à l'entrée d'adressage de celle, de la première ou deuxième mémoire digitale 65 ou 66, qui est en lecture. Le codeur-décodeur qui vient d'être décrit permet la réalisation d'un codage dans lequel les séquences dépendent des caractéristiques du signal à coder. Dans le procédé de codage qu'il utilise, les différences de durées des séquences n'interviennent pas au niveau de la mémoire digitale principale où s'effectue la permutation des échantillons, celle-ci étant inscrite et lue à la cadence d'échantillonnage selon des cycles complets d'adressage, mais au niveau du générateur d'adresses lecture 32 où elles rendent nécessaire l'utilisation de la mémoire tampon 38. Un autre procéde permettant d'arriver au même codage consiste, après avoir transformé le signal analogique à coder en une suite d'echantill.ons numeriques, d'une part, à inscrire, à la cadence d'échantillonnage et selon un certain ordre, ladite suite d'échantillons dans une mémoire digitale vive, accès aléatoire, à lecture et écriture simultanées mais décalées, orgalxisee en pages recevant chacune un paquet d'xéchantillons relatif a une séquence, et, d'autre part, à lire, à la cadence d'échantillonnage mais selon un autre ordre, les échantillons inscrits dans la mémoire, les ordres d'inscription et de lecture étant pour les échantillons d'un mime paquet soit identiques soit inverses l'un de l'autre. Dans ce procédé le remplissage de la mémoire ou s'effectue la permutation des échantillons est variable car la capacité de ses pages, qui doit être égale au nombre maximum d'échantillons que peut contenir une séquence, n'est normalement pas utilisée a plein. En outre, les durées d'inscription ou de lecture des différentes pages de la mémoire à la cadence d'échantillonnage ne sont pas identiques, puisqu'elles dépendent des durées variables des séquences. Cela imposent des contraintes car la lecture de la memoire, qui est décarrelée de l'inscriPtion, doit toujours se faire a la suite de cette dernière. La première contrainte est relative au nombre de pages de la mémoire. Pour que la suite d'échantillons numériques obtenue en lecture conserve un débit égal à la cadence d'chantillonnage, il est nécessaire dtune part de prévoir des pages vides en réserve pour l'inscription de paquets à nombre minimum d'échantillons pendant la lecture d 'une page contenant un paquet à nombre maximum d'échantillons et d'autre part, de prévoir des pages pleines en réserve pour être lues pendant l'inscription, dans une page, d'un paquet a nombre maximum d'échantillons.Si on appelle, comme précédemment, r. le rapport obtenu en divisant le nombre maximum m d'échantillons d'une séquence par le nombre minimum d'échantillons d'une séquence, on peut écrire que l'écriture, ou respectivement la lecture, d'un paquet d'un maximum d'échantillons dans une page de la mémoire durera K fois plus longtemps que l'écriture, ou respectivement la lecture, d'un paquet à minimum d'échantillons dans une page de la mémoire. il en résulte qutil faut prévoir d'une part un nombre L de pages vides, etest-à-dire déjà lues, en réserve d'écriture supérieur à K pour l'éventualité où l'inscription d'un paquet à nombre maximum d'échantillons coincide avec la lecture d'une série de paquets à nombre minimum d'échantillons et, d'autre part un nombre L' de pages pleines, c'est-à-dire déjà inscrites, en réserve de lecture supérieur K pour l'éventualité où la lecture d'un paquet à nombre maximum d'échantillons coincide avec lecture d'une série de paquets à nombre minimum d'échantillons, Comme les pages de la mémoire sont lues et écrites de manière cyclique, et que les deux éventualités ne peuvent se produire simultanément, il suffit dans certain cas, notamment lorsque les ordres de lecture et d'écriture des pages sont identiques, que le nombre de pages M de la mémoire soit supérieur ou égal à K + 1 d'où : 9 pK + 1 La deuxième contrainte est relative au déealage à imposer entre les cycles d'écriture et de lecture de la mémoire lors de leurs mises en route. En effet, pour parer à l'éventualité de la lecture d'une page contenant un paquet à nombre minimum d'échantillons pendant l'écriture, dans une autre page, d'un paquet à nombre maximum d'échantillons il est nécessaire dene commencer la lecture qu' après inscription du nombre maximum m d'échantillons que peut comporter une séquence. Les figures 12 et 13 représentent un codeur-décodeur fonctionnant selon le procédé précédent. Dans ce dernier, la mémoire digitale où sont permutes les échantillons numériques du signal analogique à coder, est organisée en trois pages, chacune réalisée à l'aide d'une mémoire digitale particulière 70, 71 ou 72 à lecture ou écriture. L'application de l'inégalité précédente montre que le choix d'une mémoire organisée en trois pages limite le facteur K. K s v- 1 K $ Z Cette limitation est à prendre en considération au moment de l'adoption de la convention de codage définissant les séquences en fonction des caractéristiques du signal d'entrée. il est remarqué que, si l'on adopte des séquences bornées par des passages par zéro, on peut rendre le coefficient K aussi voisin de 1 que l'on veut, en imposant un nombre minimum d'échantillons et en bornant chaque séquence au premier passage par zéro après l'obtention de ce nombre minimum d'échantillons. Le codeur-décodeur représenté aux figures 12 et 13 réalise un codage dans lequel la longueur des séquences peut varier en fonction des caractéristiques du signal à coder et où lesdites séquences sont inversées sur elles-mes sans être permutes. il comporte - plusieurs mémoires digitales vives, à accès aléatoire, 70, 71, 72 - un convertisseur analogique-numérique 73 disposé en entrée du codeurdécodeur, devant les entrées "écriture de données" des mémoires digitales 70, 71, 72 - un convertisseur numérique-analogique 74 disposé en sortie du codeurdécodeur, à la suite des sorties "lecture de données" des mémoires digitales 70, 71, 72 - des compteurs-décompteurs 75, 76, 77 en nombre égal aux mémoires digitales 70, 7î, 72, chacun associé à l'une d'elles dont il assure l'adressage, - un circuit d'aiguillage inscription 78 commandant la mise en inscription, à tour de rôle et de manière cyclique, de chacune des mémoires digitales 70, 71, 72 et le fonctionnement au comptage du coopteur-décompteur associé 75, 76 ou 77 - un circuit d'aiguillage lecture 79 commandant la mise en lecture, à tour de rôle et de manière cyclique, de chacune des mémoires digitales 70, 71, 72 et le fonctionnement au décomptage du compteur-décompteur associé 75, 76 ou 77 - un circuit de déclenchement 80 du cycle de mise en lecture des mémoires digitales 70, 71, 72 assurant le démarrage des cycles de mise en lecture avec un certain retard par rapport au démarrage des cycles de mise en écriture de manière qu'il y ait toujours une mémoire en écriture, une autre en lecture et la dernière en attente - un circuit détecteur de séquences 81 commandant l'avance du circuit d'aiguillage inscription 78 et un circuit de synchronisation 82 commandant le démarrage du circuit d'aiguillage inscription 78 et la mise en action du circuit de déclenchement 80. Le convertisseur analogique-numérique à échantillonnage 73 transforme le signal analogique d'entrée en une suite d'échantillons numériques à N digits. il est de type classique et posssède une sortie horloge donnant la cadence d'échantillonnage. Le détecteur de séquences 81 délimite les séquences, c'est-g-dire les paquets d'échantillons, dont la taille varie dans les limites d'un rapport 2 en fonction des caractéristiques du signal analogique appliqué à l'entrée du codeur-décodeur. il peut être de structure analogue au déctecteur de séquences 33 décrit à l'occasion du codeur-décodeur représenté dans les figures 9, 10, 11. il permet de faire corncidep les fins de séquences avec des passages par zéro, du signal analogique à coder, et par conséquent d'éviter les transitoires dans le signal codé. Les mémoires digitales vives 70, 71 et 72, à accès aléatoire, permettent l'inversion sur eux-mêmes des paquets d'échantillons correspondant aux séquences. Elles sont toutes identiques et organisées en m mots binaires à N digits (m étant le nombre maximum d'échantillons pouvantetre contenu dans une séquence). Chacune d'elles a . une entrée "écriture de données" connectée à la sortie numérique du convertisseur analogique-numérique 73, une entrée d'adressage, une commande d'inscription, une commande de lecture, et une sortie de "lecture de données". la commandé de lecture permet de valider la sortie "lecture de données". Chaque mémoire 70, 71 ou 72 peut ainsi se trouver dans trois états distincts écriture, lecture ou attente. L'adressage de chaque mémoire digitale 70, 71 ou 72 est réalisé à l'aide d'un compteur-décompteur distinct 75, 76 ou 77, dans l'ordre direct ou inverse, ce qui permet d"effectuer les inversions des échantillons. Un compteur-décompteur 75, 76 ou 77 a une capacité de m nombres égale au nombre de mots de la mémoire 70, 71 ou 72 à laquelle il est associé. Son entrée de comptage décomptape est connectée à la sortie d'horloge du convertisseur analogique-numérique 73 par l'intermédiaire d'un circuit porte réalisé à- l'aide des portes logiques 83, 84 ou 85, 86 ou 87, 88 présentant deux entrées de validation l'une contrôlée par le circuit d'aiguillage inscription 78, l'autre contrôlée par le circuit d'aiguillage lecture 79.Sa commande de comptage oudécomptage est connectée en parallèle sur la commande d'écriture de la mémoire digitale 70, 71 ou 72 à laquelle il est associé. Lorsque le circuit d'aiguillage inscription 78 commande la mise en écriture d'une ménofre digitale 70, 71 ou 72, il provoque également le déverrouillage du circuit porte contrôlant l'entrée de comptage décomptage du compteur-décompteur 75, 76 otl 77 associé à ladite mémoire et la mise au comptage de ce dernier.Lorsque le circuit d'aiguillage lecture 79 commande la mise en lecture d'une moire digitale 70, 71 ou 72, il provoque également le déverrouillage du circuit porte contrlant l'entrée de comptage decanptaze du conpteur-décompteur 75, 76 ou 77 associé à ladite mémoire, ce dernier étant au décomptege. Après inscription d'une mémoire, le compteur-décompteur associé reste au nombre qu'il a atteint et qui est en fait celui des échantillons de la séquence stockée en mémoire. Pendant la lecture le compteur-décompteur décompte jusqu'à zéro ce qui permet la réalisation de 1 inversion entre eux des échantillons de la séquence stockée en mémoire. Les circuits portes contrôlant les entrées de comptage décomptage des compteurs-décompteurs 75, 76 et 77 ont pour rôle, d'empêcher le fonctionnement d1un compteur-décompteur 75, 76 ou 77 dont la mémoire digitale associées 70, 71 ou 72 n'a été mise ni en écriture ni en lecture. Ils sont réalisés chacun a l'aide d'une porte logique "et" à deux entrées 83, 85 ou 87 et d'une porte logique "ou" à deux entrées 84, 86 ou 88.La porte logique "ou" reçoit sur ses-entrées les ordres de validation de comptage émis par le circuit d'aiguillage inscription 78 et ceux de validation de décomptage émis par le circuit d'aiguillage lecture 79, et commande l'une des entrées de la porte logique "et" 83, 85 ou 87. L'autre entrée de cette dernière est connecte à la sortie d'horloge du convertisseur analogique-numérique 73 et sa sortie à l'entrée de comptage ou décomptage du compteur-décompteur considéré 75, 76 ou 77. Le circuit d'aiguillage inscription 78 permet la mise en écriture, à tour de rôle et de manière cyclique, de chacune des mémoires digitales 70, 71 et 72. Il a : une entrée de progression connectée à la sortie du circuit détecteur de séquences 81, une entrée de prépositionnement connecte à la sortie du circuit de synchronisation 82 et trois sorties contrôlant chacune la mise en écriture d'une mémoire digitale 70, 71 et 72, dont une seule à la fois est active. il peut être réalisé à l'aide d'un compteur en anneau. A chaque fin de séquence annoncée par le détecteur de séquence 81, il progresse d'un pas et change la mémoire digitale 70, 71 ou 72 en inscription. A chaque signal de synchronisation il est remis dans une position initiale qui correspond à celle où il commande la mise en inscription de la mémoire digitale 70.Cet ordre de mise en inscription est bloqué par une porte logique "non et" 89 tant que dure le signal de synchronisation, ce qui permet d'arrêter l'inscription pendant la durée de ce dernier. Le circuit d'aiguillage lecture 79 permet la mise en lecture, à tour de rôle et de manière cyclique, de chacune dés mémoires digitales 70., 71 et 72. il possède trois entrées de progression connectées aux sorties de comptage des compteursdécompteurs 75, 76, 77 et une entrée d'activation connectée à la sortie du circuit de déclenchement 80. il est représenté de façon plus détaillée à la figure 13. il comprend trois bascules bistables du type maître-esclave JK 90, 91 et 92 chacune associée à l'une des mémoires digitales 70, 71 et 72, trois portes logiques "non ou" 93, 94 et 95, et trois condensateurs 96, 97 et 98 permettant d'assurer un fonctionnement cyclique des bascules bistables 90, 91 et 92. La commande de lecture donne mémoire 70, 71 ou 72 ainsi qu'une coririaMe de déblocage du circuit porte contrôlant l'entrée de comptage décomptage du compteur-décompteur associé 75, 76 ou 77 sont connectées à la sortie O de la asalle associée 90, 91 ou 92 et déclenchées lorsque ladite sortie Q passe au niveau logique 1. La commande de remise à zéro de chacune des bascules JK 90 respectivement 91 et 92 est connectée par l'intermédiaire d'une porte logique "non ou" 93 respectivement 94 ou 95 aux digits de la sortie de comptage du corXlpteur-décomPteur associée 75 respectivement 76 ou 77 de sorte que la mise en lecture d'une mémoire 70, 71 ou 72 est arrêtée dès que le compteurwdécompteur 75, 76 ou 77 qui lui est associé arrive à zéro et empêchée tant que ce dernier reste à zéro. L'entrée J de chacune des bascules JK 90, respectivement 91 et 92 est connectée par l'intermédiaire d'une capacité 97 respectivement 98 et 96, et d'une porte logique "ou non" 95 respectivement 94 et 93 aux digits du compteur-décompteur 77 respectivement 76 et 75.Elle permet le déclenchement de la mise en lecture d'une mémoire 70, 71 ou 72 dès que le compteur-décompteur 77, 76 ou 75, associé à la mémoire 72, 71 ou 70 qui la précède dans le cycle de mise en lecture, arrive à zéro. Le circuit d'aiguillage lecture tel qu'il est réalisé ne se met pas en route tout seul puisqu'il utilise comme signal de progression les retours à zéro des compteurs-décompteurs 75, 76 et 77. Mais une fois déclenché, il se maintient en activité tant qu'il ne se présente pas à la lecture une mémoire vide. En effet chaque fois qu'une mémoire 70, 71 ou 72 arrive en fin de lecture, son compteur-décompteur associé 75, 76 ou 77 passe à zéro ce qui a pour effet d'arrêter sa lecture et de provoquer le début de lecture de celle qui la suit dans le cycle sauf si le compteur-décompteur associé à cette dernière est à zéro c'est-à-dire si cette dernière est vide. Le circuit de déclenchement (80, figure 12) assure le démarrage des cycles de mise en lecture des mémoires digitales 70, 71 et 72. Il est représenté de façon plus détaillée à la figure 13. il comporte un compteur binaire bouclé 99 ayant une capacité de m nombres (étant le nombre maximum d'échantillons que peut contenir une séquence), une porte logique "et" 100 et une bascule bistable 101. Le compteur bouclé 99 a pour rôle de compter m échantillons après le démarrage des cycles d'écriture avant de déclencher celui des cycles de lecture. il est remis à zéro par le signal issu du circuit de synchronisation 82. Sa sortie est connectée à ltentree J de la bascule 90. Lorsqu'il arrive à son maximum m, il porte ladite entrée J au niveau logique I ce qui provoque la mise en lecture de la mémoire 70. L'entrée de comptage du compteur 99 est connectée à la sortie d'horloge du convertisseur analogique-numérique 73 par l'intermédiaire de la porte logique "et" 100 à double entrée. L'autre entrée de cette porte logique "et" 100, qui commande la validation de l'entrée de comptage du compteur 99, est connectée à la sortie Q d'une bascule JK 101 permettant d'arrêter le compteur 99 après chaque démarrage des cycles de mise en lecture des mémoires jusqu'à l'arret des cycles de mise en écriture de ces derniers.La bascule JK 101 a son entrée de remise à zéro connectée à la sortie du circuit de synchronisation 82. A chaque signal de synchronisation, le compteur 99 est remis à zéro et maintenu dans cette position. La bascule JR 101 est également remise à zéro de sorte que sa sortie Q est au niveau logique 1 et que la porte logique "et" 100 laisse parvenir les signaux d'horloge au compteur 99, ces derniers étant sans effet en raison du maintien au zéro du compteur 99. Dès que le signal de synchronisation disparaît le compteur 99 se met au comptage. Arrivé au nombre m il émet une impulsion qui, appliquée aux bascules 90 et 101, provoque la mise en lecture de la mémoire digitale 70 et le blocage de la porte logique ]00 qui bloque à son tour le compteur 99. Le circuit de synchronisation 82 peut, comme celui 2 utilisé dans les codeurs-décodeurs précédents, fonctionner à l'aide des blancs du signal analogique d'entrée. C'est par exemple un simple détecteur de niveau à seuil suivi d'un circuit a retard permettant d'éviter son déclenchement sur les blancs de trop faible durée. A chaque apparition d'un blanc dans le signal d'entrée, il commande d'une part, l'arrêt des cycles de mise en écriture des mémoires 70, 71 et 72 par le prépositionnement du circuit d'aiguillage inscription et le blocage de la porte logique "non et" 89 et d'autre part le déblocage de la porte logique "et" 100 contrôlant l'entrée de comptage du compteur 99 ainsi que le maintien à zéro de ce dernier. Les cycles de mise en lecture s'arrêtent d'eux mêmes à la première mémoire digitale vide 70, 71 ou 72 rencontrée. A la disparition d'un blanc dans le signal d'entrée le signal de synchronisation disparaît, autorisant d'une part le démarrage des cycles de mise en écriture par les déblocages du circuit d'aiguillage -inscription 78 et de la porte logique "non et" 89, et d'autre part le déblocage du compteur 99 qui, arrivé au nombre m, provoque le démarrage des cycles de mise en lecture par la mise en lecture de la mémoire 70. Le codeur-décodeur qui vient d'être décrit assure aussi bien le codage que le décodage puisqu'il ne fait qu'inverser les séquences sans les permuter entre elles. Les différents codeurs-décodeurs décrits peuvent permettre d'obtenir à leur entrée et à leur sortie deux signaux analogiques l'un codé, l'autre en clair, de même nature, ce sera le cas par exemple des codeurs-décodeurs utilisés en interface devant un combine téléphonique. Ils peuvent également permettre d'obtenir à leur entrée et à leur sortie deux signaux analogiques l'un codé l'autre en clair, de natures différentes. Ce sera le cas par exemple de codeursdecodeurs utilisés directement aux extrémités d'une ligne de transmission où le courant, par exemple microphonique, d'entrée du codeur n'est pas de mimes caractéristiques que le signal de transmission. Il est bien entendu que, dans ce dernier cas, le convertisseur analogique-numérique placé à l'entrée des codeurs-décodeurs comportera deux dispositifs commutables au rythme du codage et du décodage l'un adapté au signal microphonique et l'autre au signal de transmission et que le convertisseur numérique-analogique placé en sortie du codeur-décodeur comportera également deux dispositifs commutables au rythme du codage et du décodage, l'un pour fournir un signal de transmission l'autre un signal microphonique. REVENDICATIONS If Codages d'un signal analogique caractérisés en ce qu'ils consistent à partager le signal analogique en séquences se succédant dans le temps, à inverser ces dernières sur elles-mêmes par rapport au temps et/ou les permuter entre elles grâce à un traitement numérique. 2/ Codages selon la revendication 1, caractérisés en ce que lesdites séquences sont délimitées par des instants ou le signal à coder prend une valeur parti cul iere. 3/ Codages selon la revendication 1, caractérisés en ce que lesdites séquences sont délimitées par des instants où le signal à coder et le signe de sa dérivée première prennent des valeurs particulières. 4/ Procédé de codage et de décodage appliquant un codage selon la revendication 1, caractérisé en ce qu'il comporte les étapes suivantes premièrement au codage - conversion du signal analogique à coder en une suite d'échantillons numériques, - inversion de paquets d'échantillons correspondant à des séquences du signal analogique à coder et/ou permutation de paquets d'échantillons par inscription des échantillons de ladite suite, selon un certain ordre, dans une memoire digitale vive dite de codage, et lecture ultérieure de ces derniers selon un autre ordre, les ordres d'inscription et de lecture de ladite mémoire se correspondant de manière que la permutation donnant l'ordre de lecture en fonction de l'ordre d'écriture dite clé de code, se réduise au niveau des adresses d'inscription de 11 ensemble des échantillons d'un même paquet à l'application identique ou à une inversion, et transformation de la suite d'échantillons numériques provenant de la lecture de la mémoire digitale vive de codage en un signal de transmission, deuxièmement au décodage - conversion du signal de transmission en une suite d'échantillons numériques ayant un débit identique à celui de l'échantiflonnage réalisé au codage, - inscription, selon un certain ordre, de la suite d'échantillons obtenue dans une memoire digitale vive dite de décodage de même capacité que celle de codage et lecture ultérieure de ces derniers dans un autre ordre, les ordres d'inscription et de lecture se correspondant de manière que la permutation donnant l'ordre de lecture à partir de tordre d'écriture soit la fonction réciproque de la clé de code, - et conversion numérique analogique de la suite. d 'échantillons numériques résultant de la lecture de la mémoire digitale vive de décodage. 5/ Procédé de codage et de décodage selon la revendication 4, caractérisé d'une part en ce que l'ordre d'adressage de lecture de la mémoire de codage est obtenu à partir de l'ordre d'adressage écriture de cette dernière au moyen 5 d'un circuit de permutation utilisant la clé de code et, d'autre part, en ce que l'ordre d'adressage écriture de la mémoire de décodage est obtenu à partir de l'ordre d'adressage lecture de cette dernière au moyen d'un circuit de permutation appliquant la clé de code. 6/ Procédé de codage et de décodage selon la revendication 4, caractérisé d'une part en ce que l'ordre d'adressage écriture de la mémoire de codage est obtenu à partir de l'ordre diadressage lecture de cette dernière au moyen d'un circuit de permutation utilisant la clé de code et d'autre part, en ce que l'ordre d'adressage lecture de la mémoire de décodage est obtenu à partir de l'ordre d'adressage écriture de cette dernière au moyen d'un circuit de permutation appliquant la clé de code. 7/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1, caracté- risé en ce qu'il comporte - un convertisseur analogique-numérique (I) à échantillonnage, ayant une entrée analogique constituant celle du codeur-décodeur, une sortie d'échantillons numériques et une sortie d'horloge donnaht la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée à celle du convertisseur analogique-numérique (1) et une sortie, - une mémoire digitale vive (3) à accès aléatoire, lecture et écriture simultanées, ayant une entrée "écriture de données" connectée à la sortie numérique du convertisseur analogique-numérique (1), une entrée d'adressage écriture, une entrée d'adressage lecture et une sortie "lecture de données", - un premier générateur d'adresses-(4) capable d'émettre des cycles complets d'adressage de la mémoire digitale vive (3) ayant une entrée d'horloge connectée à la sortie d'horloge du convertisseur analogique-numérique (1), une entrée de prépositionnement connectée à la sortie du circuit de synchronisation (2) et une sortie d'adresses, - un deuxième générateur d'adresses (5) synchronisé sur le premier générateur adresses (4) capable d'émettre des cycles complets d'adressage de la mémoire digitale vive (3), lesdits cycles étant constitués de paquets d'adresses à l'intérieur desquels ces dernières se succédent soit dans le même ordre, soit, dans l'ordre inverse de celui où elles apparaissent dans les cycles d'adressage émis par le premier générateur d'adresses (4), ayant une entrée connectée à la sortie d'adresses du premier générateur d'adresses (4) et une sortie d'adresses, - un inverseur double (6) disposé entre les entrées d'adressage écriture et lecture de la mémoire vive (3) et les sorties d'adresses du premier et du deuxième générateurs d'adresses (4 et 5) de manière a connecter chacune desdites entrées soit à l'une soit à l'autre desdites sorties, - et un convertisseur numérique-analogique (7) ayant une entrée numérique connectée à la sortie "lecture de données" de la mémoire digitale vive (3) et une sortie analogique coincidant avec celle du codeur-décodeur. 8/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1, caractérisé en ce qu'il comprend - un convertisseur analogique-digital (1) à échantillonnage, ayant une entrée analogique constituant celle du codeur-décodeur, une sortie d'échantillons numériques et une sortie d'horloge donnant la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée a celle du convertisseur analogique-numérique (1) et une sortie, - une première et une deuxième mémoires digitales vives identiques (10 et 11), à accès aléatoire, à lecture ou écriture, ayant chacune une entrée "écriture de données" connectée à la sortie du convertisseur analogiquenumérique (1), une entrée d'adressage, une commande d'écriture ou de lecture et une sortie de "lecture de données", - un premier générateur d'adresses (4) capable d'émettre des cycles complets d'adressage pour les première ou deuxième mémoires digitales vives (10, 11) ayant une entrée dthorloge connectée à la sortie d'horloge du convertisseur analogique-numérique (1), une entrée de prépositionnement connectée à la sortie du circuit de synchronisation (2), une sortie d'adresses et une sortie de changement de cycles d'adressages, - un deuxième générateur d'adresses (5) synchronisé sur le premier -générateur d'adresses (4), capable d'émettre des cycles complets d'adressage pour les première ou deuxième mémoires digitales vives (10, 11), lesdits cycles etant constitués de paquets d'adresses à l'intérieur desquels ces dernières se succèdent soit dans le morne ordre soit dans l'ordre inverse où elles se présentent dans les cycles d'adressage émis par le premier générateur d'adresses (4), ayant une entrée de commande reliée à la sortie d'adresses du premier générateur d'adresses (4) et une sortie d'adresses, - un inverseur double (6) disposé entre d'une part les entrées d'adressage .des première et deuxième mémoires digitales vives (10 et 11) et d'autre part les sorties d'adresses des premier et deuxième générateurs d'adresses (4 et 5) ayant une entrée de commande, - un circuit de contrôle lecture écriture (12) ayant une entrée de commande de basculement connectée à la sortie de changement de cycle d'adressage du premier générateur d'adresses (4), et deux sorties complémentaires connectées l'une à la commande lecture écriture de la première mémoire digitale vive (10) et l'autre à la commande lecture écriture de la deuxième mémoire digitale vive (11), - un inverseur simple (13) permettant de connecter la commande de basculement de l'inverseur double (6) à l'une ou a l'autre des sorties complémentaires du circuit de contrôle lecture écriture (12), - et un convertisseur numérique-analogique (7) ayant une entrée numérique connectée aux sorties "lecture de données" des première et deuxième mémoires digitales vives (10 et 11) et une sortie analogique constituant celle du codeurdécodeur. 9/ Codeur-décodeur selon la revendication 7 ou la revendication 8, caractérisé en ce que le premier générateur d'adresses (4) est un compteur bouclé et que le deuxième générateur d'adresses (5) est une mémoire digitale morte ayant son entrée d'adressage connectée à la sortie du compteur bouclé, ladite mémoire morte contenant des adresses de la mémoire digitale vive (3) et étant programmée pour faire correspondre à chaque cycle complet d'adressage de la mémoire digitale vive (3) émis par le compteur bouclé un autre cycle complet d'adressage, distinct du précédent et constitué de paquets d'adresses l'intérieur desquels ces dernières se succèdent dans le mime ordre ou dans l'ordre inverse où elles apparaissent en sortie du compteur bouclé. 10/ Codeur-décodeur selon la revendication 7 ou la revendication 8, caractérisé en ce que le premier générateur d'adresses (4) est un compteur bouclé ayant comme capacité le nombre d'adresses de la mémoire digitale vive (3) et en ce que le deuxième générateur d'adresses (5) est un simple câblage réalisant des permutations des digits de plus forts poids de la sortie de comptage du compteur bouclé. 11/ Codeur-décodeur selon la revendication 7 ou la revendication 8, caractérisé en ce que le premier générateur d'adresses (4) est un compteur bouclé ayant comme capacité le nombre d'adresses de la mémoire digitale vive (3) et en ce que le deuxième générateur d'adresses (5) comporte des inverseurs réalisant des inversions des digits de plus forts poids de la.sortie de comptage du compteur bouclé. 12/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1, caractérisé en ce qu > il comporte : - un convertisseur analogique-numérique (1) à échantillonnage, ayant une entrée analogique constituant celle du codeur-décodeur, une sortie d'échantillons numériques et une sortie d'horloge donnant la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée à celle du convertisseur analogique-numérique (1) et une sortie, - une première et une deuxième mémoires digitales vives (10 et 11) identiques, à accès aléatoires, à lecture ou écriture, ayant chacune une entrée "écriture de données" connectée à la sortie du convertisseur analogique-numérique (1) une entrée d'adressage, une commande de lecture ou écriture et une sortie "lecture de données", - un générateur d'adresses (14) capable d'émettre alternativement un premier et un deuxième cycles complets et distincts d'adressage des première et deuxième mémoires digitales vives (10 et 11), le deuxième cycle étant constitué de paquets d'adresses à l'intérieur desquels ces dernieres se succèdent soit dans le mime ordre soit dans l'ordre inverse où elles se présentent dans le premier cycle, ayant une entrée de commande de progression reliée à la sortie d'horloge du convertisseur analogique-digital (1), deux entrées de prépositionnement permettant de le positionner : l'une au début du premier cycle d'adressage, l'autre au début du deuxième cycle d'adressage, une sortie de changement de cycles d'adressage et une sortie d'adresses connectée aux entrées d'adressage des première et deuxième mémoires digitales vives (10 et 11), - un inverseur (15) disposé entre la sortie du circuit de synchronisation (2) et les deux entrées de prépositionnement du générateur d'adresses (14), - un circuit de- contrôle lecture écriture (12) ayant une entrée de commande de basculement connectée à la sortie de changement de cycles d'adressage du générateur d'adresses (161, et deux sorties complémentaires connectees l'une à la commande lecture écriture de la première mémoire digitale vive (10) et l'autre à la commande lecture écriture de la deuxième mémoire digitale (11), - et un convertisseur numérique-analogique (7) ayant une entrée numérique connectée aux sorties "lecture de données" des première et deuxième mémoires digitales vives (10 et 11) et une sortie analogique constituant celle du codeurdécodeur. 13/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1 caractérisé en ce qu'il comporte : - un convertisseur analogique-numérique (1) à échantillonnage ayant une entrée analogique constituant celle du codeur-décodeur, une sortie d'échantillons numériques et une sortie d'horloge donnant la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée à celle du convertisseur analogique-numérique mémoires digitales vives (10 et 11) identiques à accès aléatoire, à lecture ou écriture, ayant chacune une entre "écriture de données" connectée à la sortie du convertisseur analogique-numérique (1), une entrée d'adressage, une commande d'écriture ou de lecture et une sortie "lecture de données, - un compteur-décompteur (16) ayant une capacité égale au nombre d'adresses des première ou deuxième mémoires digitales vives (10 ou 11), une entrée de comptage ou décomptage connectée à la sortie horloge du convertisseur analogique-numérique (1), une entrée de remise à zéro connectée à la sortie du circuit de synchronisation (2), une commande de comptage décomptage, deux sorties de retenues positive et négative et une sortie d'adresses connectee aux entrées d'adressage des première et deuxième mémoires digitales vives (10 et 11), - un circuit de contrôle lecture écriture (12) ayant une entrée de commande de basculement connectée par l'intermédiaire d'une porte logique "ou" (17) aux sorties de retenues positive et négative du compteur-décompteur (16), et deux sorties complémentaires connectées l'une à la commande lecture écriture de la première mémoire digitale vive (10), l'autre à la commande lecture écriture de la deuxième mémoire digitale vive (11) et à la commande de comptage du compteur décompteur (16), - et un convertisseur numérique-analogique (7) ayant une entrée numérique connectée aux sorties "lecture de données" des première et deuxième mémoires digitales vives (10 et 11), et une sortie analogique constituant celle du codeur-décodeur. 14/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1 caractérisé en ce qu'il comporte - un convertisseur analogique-numérique (1) à échantillonnage ayant une entrée analogique constituant celle du codeur-décodeur, une sortie dtéchantíllons numériques et une sortie d'horloge donnant la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée à celle du convertisseur analogique-numérique (1) et une sortie, - une première et une deuxième piles à empilement (18, 19) identiques, ayant une entrée-sortie de données, une entrée d'horloge connectée à la sortie d'horloge du convcrtisseur analogique-numérique (1), une commande de chargement ou d'extraction de données et une commande de remise à zéro connectée à la sorti.e du circuit de synchronisation (2), - deux circuits d'aiguillage (20 et 21), ayant chacun une entrEe-sortie de données raccordée à l'entrée-sortie de données d'une des piles à empilement (10, 19), une entrée de données raccordée à lasortie du convertisseur analogiquenumérique (1), une sortie de données et une commande assurant, selon son état logique, le couplage entre soit l'entrée de données et l'entrée-sortie de données, soit la sortie de données et l'entrée-sortie de données, - un diviseur (23) ayant pour capacité le nombre de registres d'une pile à empilement (18, 19) et possedant.une entrée de comptage reliée à la sortie d'horloge du convertisseur analogique-numérique (1), une entrée de prépositionnement connectée à la sortie du circuit de synchronisation (2) et une sortie, - un circuit de contrôle (22) de chargement ou d'extraction des piles à empilement (18, 19) ayant une entrée de basculement reliée à la sortie du diviseur (23) et deux sorties complémentaires connectées chacune à la camnande de chargement d'une pile à empilement (18, 19) et à la conmande du circuit d'aiguillage (20 ou 21) placé devant ladite pile à empilement (18 ou 19), - et un convertisseur numé~rique-analogique (7) ayant une entrée numérique connectée aux sorties de données des circuits d'aiguillage (20, 21) et une sortie analogique constituant celle du codeur-décodeur. 15/ Codeur-décodeur mettant en oeuvre un codage selon la revendication 1, caractérisé en ce qu'il comporte : - un convertisseur analogique-numérique (1) à échantillonnage ayant une entrée analogique constituant celle du codeur-décodeur, une sortie numérique et une sortie d'horloge donnant-la cadence d'échantillonnage, - un circuit de synchronisation (2) ayant une entrée connectée à celle du convertisseur analogique-numérique (1), et une sortie, - un circuit détecteur de séquence (33) ayant une entrée connectée à la sortie numérique du convertisseur analogique-numérique (I), et une sortie, - une mémoire digitale vive principale (30) à accès aléatoire, à lecture et écriture simultanées, ayant une entrée "écriture de données" connectée à la sortie numérique du convertisseur analogique-numérique (1), une entre d'adressage écriture, une entrée d'adressage lecture et une sortie "lecture de données - un générateur d'adressage écriture (31) capable d'émettre des cycles complets d'adressage inscription de la mémoire digitale vive principale (30) ayant une entrée d'horloge connectée à la sortie du convertisseur analogique-numérique (1), une entrée de prépositionnement connectée à la sortie du circuit de synchronisation (2) et une sortie d'adresses connectée à l'entrée d'adressage écriture de la mémoire digitale vive principale (30), - un générateur d'adressage lecture (32) capable d'émettre, selon que le codeurdécodeur fonctionne au codage ou au décodage, deux sortes de cycles d'adressage lecture de la mémoire digitale vive principale (30) définissant l'une et l'autre, par rapport aux cycles d'adressage écriture, une permutation et sa réciproque, les cycles d'adressage lecture de l'une ou l'autre sorte étant constitues par des paquets d'adresses qui correspondent chacun aux adresses d'inscription des échantillons d'une séquence dans la mémoire digitale vive principale (30) et à l'intérieur desquels lesdites adresses se succèdent soit dans le meme ordre soit dans l'ordre inverse ou elles apparaissent dans les cycles d'inscription, ledit générateur d'adressage lecture (32) ayant une entrée d'adresses connectée à la sortie d'adresses du générateur d'adressage écriture (31), une entrée d'horloge connectée à la sortie dthorloge du convertisseur analogique-numérique (1) une entrée d'apparition de séquences connectée à la sortie du détecteur de séquences (33), une entrée de synchronisation connectée à la sortie du circuit de synchronisation (2) et une sortie d'adresses connectée à ltentree d'adressage lecture de la mémoire digitale vive principale (30), - et un convertisseur numérique-analogique (7) ayant une entrez numérique connectée à la sortie lecture de donnée de la mémoire digitale vive principale (30) et une sortie analogique constituant celle du codeur-décodeur. 16/ Codeur-décodeur selon la revendication 15, caractérisé en ce que ledit générateur d'adressage lecture (32) comporte - un détecteur des adresses de séquence (35) retenant, dans la suite d'adresses émises par le générateur d'adresses écriture (31), les adresses d'inscription dans la mémoire principale (30), des premier et dernier échantillons de chaque séquence pour former avec ceux-ci un mot binaire caractéristique de chaque séquence, - un permutateur (36) réalisant entre les mots binaires caractéristiques des séquences une permutation ou sa réciproque selon que le codeur-décodeur fonctionne au codage ou au décodage, - un programmateur d'inversions (37) ajoutant dans le mot binaire caractéristique de chaque séquence un digit d'inversion, en aval ou en amont du permutateur (36) selon que le codeur-décodeur fonctionne au codage ou au décodage, - une mémoire tampon (38) disposée à la suite du permutateur (36) recevant les mots caractéristiques des séquences, - un régénérateur d'adresses (39) disposé à la suite de la mémoire tampon (39) reconstituant, a la cadence d'échantillonnage du convertisseur analogiquenumérique (I), dans l'ordre d'inscription ou dans l'ordre inverse selon la valeur du digit d1 inversion, les adresses d'inscription, dans la mémoire principale (30), des échantillons de la séquence dont il reçoit le mot binaire caractéristique, - et un circuit de commutation (40) assurant les commutations nécessaires au passage du codage au décodage et inversement. 17/ Codeur-décodeur selon la revendication 16, caractérisé en ce que la mémoire tampon (38) est une pile de registre du type file d'attente ayant un nombre de registre T supérieur à T b Z (K-1) + 1 Z étant le nombre de mots caractéristiques des séquences stockées dans le détecteur d'adresses de séquence (35) et dans le permutateur (36) K étant le rapport existant entre le nombre maximum et- le nombre minimum d'échantillons que peut contenir une séquence et en ce que le régénérateur d'adresses (39) n'est activé, à chaque mise en route du codeur-décodeur, qu'après la parution de Zxm échantillons à la sortie du convertisseur analogique-numérique (1), m étant le nombre maximum d'échantillons d'une séquence. 18/ Codeur-décodeur selon la revendication 15, caractérisé en ce que ladite mémoire digitale vive principale (30) est formée par - une première et une deuxième mémoires digitales vives identi-ques (65 et 66) à accès aléatoire, à lecture ou écriture, ayant chacune une entrée "écriture de données", une entrée d'adressage, une commande de lecture ou d'écriture, et une sortie de "lecture de données", leurs entrées "écriture de données" étant connectées en parallèle de même que leurs sorties "lecture de données" - un circuit de contrôle écriture lecture (67) ayant une entrée de basculement connectée à une sortie de changement de cycles d'adressage écriture du générateur d'adressage écriture (31) et deux sorties complémentaires connectées l'une à la commande d'écriture lecture de la première mémoire digitale (65) et, l'autre à la commande d'écriture lecture de la deuxième mémoire digitale (66) - et un inverseur double (68) disposé entre, d'une part, les entrées d'adressage des première et deuxième mémoires digitales (65 et 66) et d'autre part, les entrées d'adressage écriture et lecture de la mémoire digitale principale (30) et commandé par l'une des sorties du circuit de contrôle écriture lecture (67). 19/ Procédé de codage appliquant un codage selon la revendication 1, caractérisé en ce qu'il comporte les étapes suivantes : - conversion du signal analogique à coder en une.suite d'échantillons numériques, - détermination, en fonction des caractéristiques du signal à coder, des séquences de codage et des paquets d'échantillons de taille variable qui leur correspondent, - inscription, à la cadence d'échantillonnage et selon un certain ordre, des échantillons de ladite suite, dans une mémoire digitale vive à accès aléatoire, à lecture et écriture cycliques, simultanées mais en retard l'une par rapport à l'autre, organisée en pages destinées chacune à recevoir un paquet d'échantillons suivie d'une lecture, à la cadence d'échantillonnage mais dans un autre ordre, des échantillons inscrits, les ordres d'inscription et de lecture étant pour les échantillons d'un mAme paquet soit identiques soit inverses -l'une de l'autre, - conversion de la suite numérique provenant de la lecture de la mémoire, en signal analogique. 20/ Procédé selon la revendication 19, caractérisé par le fait que la mémoire utilisée comporte un nombre de pages supérieur ou égal à + i, K étant le rapport défini par le nombre maximum d'échantillons d'une séquence divisé par le nombre minimum d'échantillons d'une séquence. 21/ Procéde selon la revendication 20, caractérisé par le fait que la lecture cyclique de la met ire n'est entamée, lors du démarrage de l'inscription cyclique, qu'après l'inscription effective en mémoire de m échantillons, m étant le nombre maximum d'échantillons que peut contenir une séquence. 22/ Codeur-lécodeur mettant en oeuvre ..un codage selon la revendication 1, caractérisé par le fait qu'il comporte - un convertisseur analogique-ntiaérique (73) à échantillonnage, ayant une entrée analogique constituant celle du codeur-décodeur, une sortie numérique, et une sortie d1 horloge donnant la cadence d'echantillonnage, - un circuit de synchronisation (82) ayant une entrée connectée à celle du convertisseur analogique-numérique (73) et une sortie, - un détecteur de séquence (81) ayant une entrée connectée à la sortie numérique du convertisseur analogique-numérique (73) et une sortie, - au moins trois mémoires digitales vives (70, 71, 72) ayant chacune une entrée "écriture de données" connectée à la sortie numérique du convertisseur analogique numérique - numérique-analogique (74) ayant une entrée numérique connecte à la sortie "lecture de données" des mémoires digitales vives (70, 71, 72) et une sortie analogique constituant celle du codeur-décodeur, - des canpteurs-décompteurs (75, 76, 77), en nombre égal à celui des mémoires digitales (70, 71, 72), chacun assurant l'adressage de l'une d'elles, et ayant une entrée de commande de comptage ou -décomptage connectée en parallèle sur la commande d'écriture de la mémoire digitale associée (70, 71, 72) une entrée de comptage décomptage connectée à la sortie d'horloge du convertisseur analogiquenumérique (73) et validée soit par un circuit d'aiguillage inscription (78) soit par un circuit d'aiguillage lecture (79) et une sortie de comptage connectée à l'entrée d'adressage de la mémoire digitale associée (70, 71 ou 72), - le circuit d'aiguillage inscription (78) comandant la mise en inscription, à tour de rôle et de manière cyclique, de chacune des mémoires digitales (70, 71 ou 72) et le fonctionnement au comptage du compteur-décompteur (75, 76 ou 77) associé et possédant une entrée de progression connectée à la sortie du détecteur de séquence (81), une entrée de prépositionnement connectée à la sortie du circuit de synchronisation (82) et des sorties en nombre égal à celui des mémoires digitales (70, 71 ou 72) connectées chacune à la commande écriture de l'une desdites mémoires (70, 71, 72), - le circuit d'aiguillage lecture (79) commandant la mise en lecture, à tour de rôle et de manière cyclique, de chacune des mémoires digitales (70, 71 ou 72), et le fonctionnement au décomptage du compteur-décompteur associé (75, 76 ou 77), et poss8dant.une entrée d'activation, des entrées de progression connectées aux sorties de comptage des compteurs-décompteurs (75, 76 et 77) et des sorties, en nombre égal aux mémoires (70, 71, 72) connectées chacune à la commande de lecture d'une de ces dernières, - et un circuit de déclenchement (80) du cycle de mise en lecture des mémoires (70, 71, 72) assurant le démarrage des cycles de mise en lecture avec un certain retard sur les cycles de mise en écriture de manière qu'il y ait toujours une seule mémoire (70, 71, 72) en lecture et une seule en écriture (70, 71 et 72) ledit circuit ayant des entrées connectées l'une à la sortie d'horloge du convertisseur analogique-numérique (73), l'autre à la sortie du circuit de synchronisation, et une sortie connectée à 11 entrée d'activation du circuit d'aiguillage lecture (79).