La présente invention concerne une matrice pour le décalage parallèle d'une ou plusieurs positions dans une phase. Les mémoires ou registres à décalage jouent un rôle important dans les machines de traitement d'information, puisque de tels circuits peuvent décaler 5 des informations dans deux directions, à la fois en série et en parallèle. Les circuits les mieux appropriés au décalage en série sent connus sous le nom de registre à décalage à phase unique ou multi-pnase dans lesquels les informations sont emmagasinées puis décalées d'une ou de plusieurs positions vers la gauche ou vers la droite par l'application d'une impulsion d'horloge. Un 10 registre à décalage de ce type est décrit par exemple, dans la demande de brevet allemand n° 1 19B 599. Ces registres à décalage présentent cependant l'inconvénient suivant : le décalage parallèle de plus d'une position d'une information à plusieurs positions doit être effectué en plusieurs étapes séparées, si Dien que le temps de décalage est composé du nombre de phases 15 nécessaires pour une opération de décalage. De plus, les cellules d'emmagasinage individuelles du registre à décalage doivent consister en bascules ou circuits de commutation multi-stables dans lesquels les informations peuvent être écrites et à partir desquelles les informations emmagasinées peuvent être lues à un moment particulier. Les cellules d'emmagasinage actives nécessaires 20 dans les registres à décalage décrits précédemment rendent ces derniers extrêmement onéreux, si bien que de telles solutions sont tout à fait inappropriées au décalage parallèle de plusieurs positions en une phase d'informations à multi-positions. Les registres à décalage ci-dessus présentent en outre l'inconvénient suivant : les étages individuels des registres à décalage 25 doivent être commutés pour le décalage si bien que, en particulier dans le cas de registres à décalage à vitesse élevée, le temps de décalage est prolongé par le temps de commutation nécessaire. Le brevet allemand n° 900 261 présente l'utilisation de matrices de cellules d'emmagasinage à thyratrons pour le décalage droit et gauche des 30 digits. Dans une telle matrice le digit est appliqué à la cellule par l'intermédiaire de groupes de lignes. Si "l'une des lignes de distribution prévues également à cet effet est sous tension, seuls les thyratrons de la ligne de la matrice auxquels la ligne de distribution est raccordée, peuvent être déclenchés. La tension du thyratron est lue par des conducteurs de sortie, et le 35 digit emmagasiné dans la cellule d'emmagasinage respective est appliqué à la position exigée. Cependant, cette matrice présente également l'inconvénient que pour le décalage d'un digit, la cellule d'emmagasinage doit être déclen-• cnée et commutée, ce qui augmente substantiellement le cycle de décalage des matrices de décalage à vitesse élevée. 40 La demande de brevet allemand n° 1 17à 379 se réfère à un arrangement de 71 025GO 2 2080605 registres à décalage magnétiques qui décale un digit, les registres à décalage étattt eoiîMfi'#s â uw réseams de façon â-couper différentes rangées de coordonnées et, les éléments: de circuit commandés étant tels que l'information d'un étage de registre dans une rangée; de coordonnées pouvant être sélectionnée 5 soit appliquée à l'étage de registre suivant.- Dans ce but, le réseau est formé comme une matrice comprenant deux coordonnées ou plus. Dans une réalisation préférée, les registres à décalage des lignes et/ou des colonnes sont chacun selon la demande de brevet citée précédemment, raccordés sous la forme d'anneaux fermés. Cependant, de la même manière que les arrangements décrits 10 ci-dessus cet arrangement présente l'inconvénient de nécessiter des étages de mémoire actifs qui doivent être commutés pour le déaalage d'un digit appliqué, si bien que le temps de commutation des • étages individuels est ajouté au cycle de décalage. Donc, un objet de la présente invention est de réaliser un arrangement 15 ae circuits qui permette le décalage parallèle de digits de une ou plusieurs positions à droite et à gauche sans avoir à commuter les éléments de circuits individuels de la matrice à décalage, de façon que le temps de décalage soit essentiellement commandé par le retard des éléments de la matrice à décalage, □ans ce but, la présente invention est caractérisée par le fait que la 20 matrice à décalage consiste en N unités de base conçues comme mémoires inaltérables auxquelles sont raccordées, en supplément aux lignes de commande de donnée et aux lignes de commande de direction de décalage, une ligne de sélection d'unité de base et plusieurs lignes de commande destinées à indiquer la valeur de décalage. 25 La présente matrice à décalage présente l'avantage de consister en plu sieurs mémoires inaltérables de conception similaire et peuvent être facilement produites suivant la technologie monolithique et qui sont appropriées pour la lecture à des vitesses dans la gamme des nanosecondes. Une commutation des éléments individuels de la mémoire inaltérable est éliminée, puisque 30 les trajectoires ou informations de couplage une fois emmagasinées peuvent être adressées sans commutation, si bien que seul le retard de signal entre l'entrée et la sortie de la matrice à déeffitage est d'une signification quelconque. Le principe de raccordement: des mémoires inaltérables individuelles tel que fourni par la présente inventio® et l'organisation intérieure 35 de ces mémoires inaltérablas permettent 1"utilisation de toutes les cellules de mémoire pour le décalage si. bien que toutes les cellules de mémoire de la matrice sont utilisées eim mtrae temps. D'autres objets qaoractêristiques et avantages de la présente invention, cessoEttoanfe mieux, de 1.* exposé qui suit fait en référence aux dessins 4Et aronsxês à ea texte qui représentent un mode de réalisation préférée de celle-ci. ê 71 o2?:o 3 2080605 La figure 1 est un schéma général d'une unité de base pour une matrice à decalage. La figure 2 représente une matrice à décalage pour le décalage à droite et à gauche de 1b bits de données en parallèle. La figure 3 est un schéma de fonctionnement avec 16 unités de base. Le schéma de la figure 1 represente en particulier les lignes d'entrée ae sortie et de commande nécessaires pour l'unité de Dase de la matrice a décalage suivant la figure 2. Jans cette réalisation, chaque unité de base est munie de quatre lignes d'entrée de données à trois lignes pour les Dits de commande C à C , une ligne de commande de la direction de I . J décalage [gauche ou droit) Su, une ligne ae sélection S pour la sélection d'une unité de oase particulière dans une matrice à décalage comprenant plusieurs unités de base, et de quatre lignes de sortie de données Q à U . r -ad Les connexions à l'intérieur de l'unité de base suivant la figure 1 sont conçues de façon que jusqu'à quatre bits de donnée d'entrée puissent être directement décalés jusqu'à trois positions vers la gauche ou vers la droite. Lorsque le signal de commande formé par les trois bits C , C et C «J C 1 prend la valeur oinaire 4 (10G), les bits de sortie ont alors une valeur de zéro CQU00). Pour un signal de commande plus grand que 4, les signaux de donnée de sortie suivent un algorithme particulier qui permet à plusieurs de ces unités de base d'être raccordées sous la forme d'une matrice à décalage, au moyen duquel plusieurs bits de donnée reçus peuvent être décalés parallèlement simultanément de une ou plusieurs positions. Les rapports entre les données d'entrée D à l) , les signaux de commande C„ à C., le signal ad 13 de décalage SU et les données de sortie û à u sont représentés dans les â U tauleaux I et II. Les deux tableaux représentant les conditions et les fonctions applicaules au décalage vers la gauche et vers la droite respectivement. 71 025ÎO 4 2080605 TABLEAU I - DECALAGE GAUCHE (SD = 0) ENTREE SORTIE SU S C2 C1 ud 0 c ud 0 a °d Û c °b 0 a 0 0 0 0 X X X X ùd. D c Ùb D a 0 0 0 1 X X X X D c ûb D a 0 0 a 1 0 X X X X D. b D a 0 0 X 0 a 1 1 X X X X D a 0. 0 0 0 1 0 0 X X X X 0 0 0 0 0 i 0 1 X X X X 0 0 0 ùd 0 1 1 0 X X X X 0 0 Dd D C Q 1 1 1 X X X X 0 Dd D c U. D TABLEAU II - DECALAGE DROIT CSD = i) ENTREE SORTIE ' SD C3 C2 C1 Dd D c D . a D a °d 0 c. 0. D û -a. 1 0 0 0 X X X X °d D c °b U a 1 0 0 1 X X X X 0 ,Dd D c D. D 1 U 1 Û X X X X 0 0 Dd D D 1 0 1 1 X X X X 0 0 0 Dd 1 1 0 0 X X X X 0 0 0 0 1 1 0 1 X X X X û a 0 0 0 1 1 1 0 X X X X Ub Û a 0 0 1 1 "i 1 X X X X D c D ' b D a 0 - 25 A ce point, on doit noter que toutes les connexions dans l'unité de base sont connectées en permamence et que l'unité de base est conçue comme une mémoire inaltérable. Une mémoire inaltérable particulièrement avantageuse est celle utilisant la technologie monolithique comprenant soit des transistors bipolaires, soit des transistors à effet de cnamp. D'autres éléments 30 tels que des mémoires inaltérables à capacités peuvent également être utilisés. Cette matrice à décalage consistant en un certain nombre de mémoires à 71 Q25C0 2080605 10 15 inaltérables similaires qui seront décrites par la suite à l'aide du système numérique hexadécimal, peut être conçue pour tout autre système avec digits généraux. Les réalisations données à titre d'exemple, représentent quelques unes des possiDilités tecnniques et logiques de la conception intérieure d'une unité de base. Les caractéristiques communes à toutes les unités de base de n'importe qBel type de conception intérieure différente et ainsi à la cellule de base sont les relations existant entre les conducteurs ou lignes d'entrée et de sortie et les conducteurs ou lignes de commande entrant ou quittant l'unité de base. La capacité de^mémoire inaltérable pour l'unité de base complète est de Ô 10 4. 2 « 2 bits pour la réalisation présente. Des détails de la conception logique complète d'une unité de base sont donnés au tableau III dans lequel les combinaisons de bits sont représentées en notation hexadécimale. TABLEAU III DONNEES D'ENTREE Cû D , d c ' u | û ) b' a □ 1 2 3 4 5 '6 7 8 g A B C D E F 0 0 1 2 3 4 5 6 7 8 g A B C D E F 1 0 2 3 6 8 A C E 0 2 2 B 8 A C E 2 0 4 8 C 0 4 8 C 0 4 8 C 0 4 8 C 3 0 6 0 8 0 8 0 8 û 8 0 8 0 8 0 8 4 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 5 0 0 0 0 0 0 0 0 1 1 A 1 1 1 1 1 1 6 0 0 0 0 1 1 1 1 2 2 2 2 3 3 3 3 7 0 0 1 1 2 2 3 3 4 4 5 5 B B 7 7 8 0 1 2 3 4 5 B 7 8 9 A B C D E F 9 0 0 1 1 2 2 3 3 4 4 5 5 6 B 7 7 A 0 0 0 0 1 1 1 1 2 2 2 2 3 3 3 3 B 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 D 0 8 0 8 0 8 0 8 0 8 0 8 0 a 0 8 E 0 4 a C 0 4 a C 0 4 a C 0 4 8 C F 0 2 4 B 8 A c E 0 2 4 6 8 ' A C E 20 25 30 a u a i/i UJ a LU a x =3 a M m â 71 025EQ 6 2080605 Dans le tableau III, les nombres dans- les carrés individuels sont des combinaisons de bits des signaux dte sortie» Pour démontrer cela, l'exemple suivant a été choisi. La combinaison de bits de sortie 5 = 0101 5 correspond à la donnée d'entrée A = 1010 et aux signaux de commande 7 = 0111 Dans ce qui suit, la connexion de plusieurs unités de base suivant la figure 1 sous la forme d'une matrice à décalage est décrite au moyen de la figure 2 et de divers tableaux. 10 Le nombre N d'unités de base nécessaire pour une matrice à décalage avec n signaux d'entrée peut être exprimé au moyen de l'équation suivante : N = Cn/4)2 Ainsi, une matrice à décalage pour, par exemple, 16 bits ou signaux d'entrée consiste en 16 unités de base suivant la figure 1. Une matrice à décalage 15 pour 16 signaux d'entrée est représentée dans la figure 2. Dans cette matrice les sorties des unités de base, qui ont la même valeur sont interconnectées dans une ligne par des circuits OU logiques. Les données d'entrée D^ à D^^ de toutes les unités de base dans une colonne reçoivent les mêmes signaux d'entrée. De cette manière une matrice est obtenue dans la 20 première ligne dont les signaux de sortie produits sont 01, 02, 03, 04, tandis que les signaux de sortie engendrés dans la deuxième et dernière ligne sont respectivement 05, 06, 07, 08 et 013, 014, 015 et 01 S.Des détails sur la manière suivant laquelle sont'composés les signaux de sortie individuels 01 à 016 sont représentés dans le tableau IV. 25 TABLEAU IV ; 12^4 0 = O1 + 0 + 0 + O 1 a a a a 12 3 4 0 =0 +0 +0 +0 2 b b b b 30 . 0 = O5 + 0B + O7 + O8 7 c c c c 35 o « o13ri+ 0" ♦ o15ri+ 0« 16 d d d d Dans la matrice à décalage saisi® la figure 2» les signaux de commande Ct et C2 et. le signal die etêcailage Sû sont appliqués en parallèle à toutes 71 025?0 7 2080605 les unités de base. Le signal ae commande sous des formœ vraie et complémentaire est raccordé alternativement aux unités de base à l'intérieur de la matrice à décalage, commençant avec l'unité de base 1. Un décalage des signaux de données d'entrée appliqués est obtenu par les unités de base 5 individuelles qui sont sélectionnées suivant la direction du décalage et l'importance du décalage. Pour un décalage à gauche de cinq positions par exemple, les unités de Dase 5, a, 10, 14 et 15 sont sélectionnées et actionnées. Les signaux de sortie se produisant sur les sorties des unités de base individuelles de la matrice à décalage pour une configuration de bit 10 de donnée d'entrée de 0100 0011 0010 0001 sont représentés dans la figure 3. Pour permettre ae reconnaître facilement les rapports logiques à l'intérieur de la matrice à décalage pour le décalage de cinq positions décrit précédemment, les unités de base 5, 9, 10, 14 et 15 sont en traits épais dans la figure 3, ce qui indique que ces unités sont sélectionnées et 15 actionnées aans l'exemple. L'avantage essentiel résultant d'une connexion de plusieurs unités de base suivant la figure 1, sous la forme d'une matrice à décalage telle que représenté dans la figure 2 consiste dans le fait que le nombre de bits de mémoire nécesaires à l'intérieur de la mémoire inaltérable utilisœ est réduit 20 d'une manière importante. Si, par exemple, une matrice à décalage consistant en une mémoire inaltérable était à prévoir avec seize lignes d'entrée et seize lignes de sortie, et devait être appropriée pour le décalage de bits ae donnée d'entrée appliqués suivant 16 positions vers la gauche et vers la droite respectivement, 25 2^ . 16 . 2 . 24 = 2^ bits d'emmagasinage seraient alors nécessaire. La subdivision de la matrice à décalage suivant la présente invention en plusieurs unités de base conçues suivant un algorithme spécial permet au nombre de bits d'emmagasinage d'être réduit à : 16. 4. 2ti = 214. 30 Bien que l'on ait décrit et représenté dans ce qui précède, les carac téristiques principales de l'invention, appliquées à un mode de réalisation préférée de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications sans pour autant sortir du cadre de ladite invention. 71 02520 a 2080605 REVENDICATIONS 1. Matrice à décalage pour le décalage en parallèle d'au moins une position en une seule phase des informations appliquées à ses lignes d'entrée, caractérisée en ce qu'elle comprend N unités de base constituées par des mémoires inaltérables auxquelles sont connectées des lignes de commande de données, 5 des lignes de commande au sens de décalage, une ligne de sélection d'unité de base et plusieurs lignes de commande de la valeur du décalage. 2. Matrice à aécalage selon la revendication 1, caractérisée en ce que le nombre d'unités de base dans une matrice recevant n informations d'entrée 2 est donné par la relation N >, (ri/4) . 10 3. Matrice à décalage selon la revendication 1 ou 2, caractérisée en ce que les sorties des unités de base qui ont la même valeur sont interconnectées à une ligne par des circuits logiques OU, en ce que les entrées de données de toutes les unités de base dans une colonne reçoivent des signaux identiques, et en ce que les signaux de commande de la valeur du décalage 15 et les signaux de commande de sens de décalage sont appliqués en parallèle à toutes les unités de base. 4. Matrice à décalage selon la revendication 3, caractérisée en ce qu'un signal de commande de la valeur du décalage est appliqué alternativement sous sa forme vraie ou sa forme complémentaire à toutes les unités de base de 20 la matrice, en commençant par la première unité de base. à