La présente invention concerne un dispositif de traduction dynamique d'adresse, et porte plus particulièrement sur un dispositif de traduction dynamique d'adresse dans lequel un canal d'entrée/sortie ou un adaptateur de sous-système utilisent la mémoire centrale en commun avec le processeur central. Dans un exemple de dispositif de traduction dynamique d'adresse de canal d'un système informatique de l'art antérieur, on effectue préalablement un traitement de fixation de page, à l'occasion d'un accès à la mémoire centrale, à partir des canaux d'entrée/sortie. Pour permettre l'accès à la page ainsi fixée,à partir des canaux d'entrée/sortie, on place le bit d'invalidation de canal à l'état "0", puis on émet l'instruction d'entrée/ sortie SIO pour réaliser l'accès à partir des canaux. Ces traitements de fixation de page et l'opération relative au bit d'invalidation de canal sont commandés par le système d'exploitation. Cependant, ceci présente l'inconvénient de répercuterRetempss%whème nisS:ate i la recherche de la page à fixer à tous les dispositifs d'entrée/sortie qui sont branchés aux canaux avant l'exécution des programmes relatifs aux canaux. En outre, le nombre de pages à fixer augmente en même temps que le nombre de dispositifs d'entrée/sortie, si bien que la capacité de mémoire réelle devient insuffisante. De plus, dans un exemple de dispositif de traduction dynamique d'adresse de canal d'entrée/sortie d'un système informatique de l'art antérieur, la protection d'accès à la mémoire centrale s'effectue en comparant la clé d'enregistrement de chaque page physique de la mémoire centrale avec la clé de canal à transférer vers les canaux pendant l'émission de l'instruction SIO. Dans un système à mémoire virtuelle, la protection d'accès doit naturellement être effectuée pour chaque unité de données logiques.Ce système présente cependant l'inconvénient suivant: les données logiques de protection d'accès doivent être projetées dans le mécanisme physique de protection d'accès, et on se trouve en présence d'une architecture illogique dans la mesure où le canal doit reconnaitre les adresses logiques, pour l'adressage, et les clés physiques pour la protection d'accès. En outre, le temps-système relatif à la projection intervient également. L'invention a pour but de réaliser un dispositif de traduction dynamique d'adrese dans lequel la fixation de page doit etre effectuée préalablement dans le canal d'entrée/sortie ou l'adaptateur de sous-système qui correspond au dispositif d'entrée/sortie ou au sous-système, avec possibilité d'interruption pendant le transfert de données. L'invention a également pour but de réaliser une architecture telle que la fixation de page s'effectue uniquement par logiciel, c'est-à-dire qu'aucun matériel n'est nécessaire pour fixer la page dans le dispositif d'entrée/sortie qui nécessite une fixation de page, ou dans le canal ou l'adaptateur de sous-système qui a la charge du sous-système considéré. L'invention a également pour but de réaliser une unité de connexion de canal d'entrée/sortie ou de sous-système qui exécute la protection d'accès en se basant sur des données logiques de protection d'accès, comme dans le cas du processeur central, cette unité de connexion étant associée à un système informatique qui exécute une protection d'accès pour les pages en se basant sur des données logiques d'accès qui correspondent à la page logique considérée. L'invention a également pour but de réaliser un dispositif de traduction dynamique d'adresse permettant de réaliser les diverses conditions qui viennent d'être mentionnées, sans nécéssiter chaque fois un accès à la table de traduction d'adresse, à partir des canaux d'entrée/sortie ou de l'adaptateur de sous-système, en utilisant moins de matériel supplémentaire, et en travaillant à grande vitesse. Conformément à l'invention, les buts ci-dessus sont atteints -grâce à un dispositif de traduction dynamique d'adresse pour un canal d'entrée/sortie ou un adaptateur de sous-système associés à une mémoire centrale. La mémoire centrale contient une table de traduction d'adresse destinée à convertir les adresses logiques en adresses physiques, dans une configuration dans laquelle la mémoire centrale est utilisée en commun par le processeur central et par les canaux ou un adaptateur de sous-système. Le dispositif de traduction dynamique d'adresse comprend un registre qui enregistre une copie d'une rubriquevde la table de traduction d'adresse qui se trouve en mémoire centrale, et un bit qui indique l'exactitude de cette copie.Lorsque le processeur central a émis une instruction de mise à jour de la rubrique considérée de la table de traduction d'adresse ou lorsqu'il est apparu une instruction qui indique une modification de la rubri que considérée, le bit du registre qui indique l'exactitude de la copie de la rubrique est placé à l'état non valide.Le dispositif comporte en outre un compteur qui indique l'adresse dans l'unité de données en mémoire qui correspond à la rubrique considérée, et lorsque le dispositif d'entrée/sortie ou le sous-système qui est connecté au canal ou à l'adaptateur de sous-système considéré émet une demande de transfert d'un bloc de données, le dispositif effectue un accès à la table de traduction d'adresse, il copie dans le registre le contenu d'une rubrique, parmi plusieurs, figurant dans la table de traduction d'adresse et il accède à la mémoire centrale en se basant sur le contenu du registre.Cependant, cet accès à la table de traduction d'adresse ne se produit que dans les cas suivants (1) Au début dixlltransfert de dcnnées, (2) Au moment où l'adresse de mémoire permettant d'accéder à la mémoire centrale atteint la limite d'une unité de données en mémoire, et (3) Au moment où le bit qui indique l'exactitude de la copie contenue dans le registre présente l'état non valide. Dans tous les autres cas, le dispositif n'effectue pas d'accès à la table de traduction d'adresse, et il accède à la mémoire centrale en utilisant l'adresse qui est engendrée à partir du registre et du compteur. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un exemple de réalisation, et en se référant aux dessins annexés sur lesquels La figure 1 montre la configuration d'ensemble d'un mode de réalisation de l'invention ; La figure 2 représente la partie du mode de réalisation de la figure 1 qui est relative à la fonction de traduction dynamique d'adresse; La figure 3 représente un mode de réalisation d'un circuit directement lié à une instruction particulière, dans le processeur central et un canal d'entrée/sortie ; et La figure 4 représente un mode de réalisation d'un circuit directement lié à des fonctions particulières des canaux d'entrée/sortie. On se reportera maintenant à la figure 1 qui représente une configuration d'ensemble d'un mode de réalisation de l'invention. Sur la figure 1, la référence 1 désigne la mémoire centrale; les références 2-1 et 2-2 désignent des processeurs centraux les références 3-1 et 3-2 désignent des canaux d'entrée/sortie; la référence 4 désigne un adaptateur de sous-système ; les références 5-1 et 5-2 désignent des unités de commande d'entrée/ y sortie ; la référence 6 désigne un dispositif d'entrée/sortie et la référence 7 désigne un sous-système. Les canaux d'entrée/ sortie 3-1, 3-2 et l'adaptateur de sous-système 4 représentés sur la figure 1 utilisent la mémoire centrale 1 en commun avec les processeurs centraux 2-i et 2-2, et utilisent également le dispositif de traduction dynamique d'adresse. La figure 2 représente la partie du mode de réalisation de la figure 1 qui est liée à la fonction de traduction dynamique d'adresse, et qui se trouve entre la mémoire centrale 1, le processeur central 2 et le canal d'entrée/sortie 3. Sur la figure 2, la référence 1 désigne la mémoire centrale; la référence 2 désigne le processeur central; la référence 3 désigne le canal d'entrée/sortie; la référence 10 désigne la table de segments, la référence 11 désigne la table de pages ; la référence 12 désigne une rubrique de la table de page ; la référence 16 désigne le bit de page non valide; la référence 14 désigne les données de protection d'accès ; la référence 15 désigne l'adresse de page physique; la référence 16 désigne un registre de commande; la référence 17 désigne un registre d'adresse de mot de commande de canal; la référence 18 désigne un registre#d'adresse logique de mémoire centrale ; la référence 19 désigne un registre de mot de commande de canal ; la référence 20 désigne un registre de données de rubrique de table de pages; la référence 21 désigne un registre de commande qui fait partie du canal d'entrée/sortie ; la référence 22 désigne un compteur; la référence 23 désigne un registre d'adresse physique de mémoire centrale; la référence 24 désigne un bit d'état non valide; la référence 25 désigne un comparateur; et la référence 26 désigne une mémoire de mot de commande. La mémoire centrale 1 comprend la table de segments 10 et la table de pages 11 qui sont utilisées pour la traduction dynamique d'adresse par le processeur central 2, et la rubrique de table de pages 12, qui fait partie de la table de pages, comprend le bit de page non valide, 13, qui indique l'exactitude de la rubrique de table de pages considérée ; les données de protection d'accès 14 pour la page logique qui correspond à la rubri que de table de pages considérée, et l'adresse de page physique dans laquelle se trouve la page considérée. Dans chaque processeur central 2, il existe un registre de commande 16 qui indique l'adresse de tête de la table de segments 10 qui correspcnd à l'espace de mémoire en cours d'exécution à l'instant considéré. Chaque canal comprend le registre d'adresse de mot de commande de canal 17, qui enregistre l'adresse logique et la clé d'accès de canal du mot de commande de canal qui est en cours d'exécution; le registre d'adresse logique de mémoire centrale 18, qui enregistre l'adresse de mémoire centrale qui est en cours d'exécution; le registre de mot de commande de canal 19, qui enregistre le mot de commande de canal en cours d'exécution; le registre de données de rubrique de table de pages, 20, qui enregistre une copie de la rubrique de table de pages qui correspond à la page logique qui fait l'objet d'un accès; et un bit d'état non valide relatif à cette rubrique; et le registre de commande 21 du canal, qui enregistre l'adresse de tete de la table de segments qui correspond à l'espace de mémoire qui fait l'objet d'un accès à l'instant considéré.Le registre d'adresse logique de mémoire centrale 18, qui fait partie de chaque canal 3, comprend une partie d'adresse de page logique, et une partie d'adresse dans la page, et le contenu de l'adresse dans la page peut être modifié par le compteur 22. On effectue un accès à la mémoire centrale, à partir de chaque canal, à l'aide du registre d'adresse physique de mémoire centrale, 23, qui contient toujours la valeur qui lie l'adresse de page physique dans le registre de données de rubrique de table de pages, 20, et l'adresse dans la page, qui se trouve dans un registre d'adresse logique de mémoire centrale, 18. Un bit d'état non valide, 24, qui fait partie du registre de données de rubrique de table de pages, 20, est positionné à "1", en synchronisme avec l'émission de l'instruction de modification de rubrique, MOD RB, qui sera examinée ultérieurement.En outre, chaque canal 3 comporte un comparateur 25 qui compare les données de protection d'accès 14 situées dans le registre de données de rubrique de table de pages 20, et la clé d'accès de canal qui se trouve dans le registre d'adresse de mot de commande de canal, 17. En outre, chaque canal 3 comporte également diverses sortes de circuits, par exemple une zone d'enregistrement de mot de commande d'unité (souscanal), 26, qui conserve la condition à exécuter des programmes de canal, comme c'est le cas dans le canal de l'art antérieur. L'opération de traduction dynamique d'adresse est effectuée dans chaque canal de la manière décrite ci-après. Le processeur central 2 fixe tout d'abord l'adresse de tête du programme de canal et la clé d'accès de canal pour le mot d'adresse de canal (non représenté), au moment où la demande d'entrée/sortie est émise pour la première fois, puis il émet l'instruction SIO. Le canal 3 qui est désigné dans la partie d'opérande de l'instruction SIO fixe le mot d'adresse de canal et le contenu du registre de commande 16 à une valeur qui correspond au contenu du registre d'adresse de mot de commande de canal 17 et du registre de commande 21 qui font partie du canal. Ceci permet d'accéder à la rubrique de table de segments, en se basant sur l'adresse qui peut être obtenue à la fois à partir de l'adresse de tête de la table de segments qui est désignée par le registre de commande 21 du canal, et à partir de l'adresse de tête de programme de canal qui se trouve dans le registre d'adresse logique de mémoire centrale, 18.Ensuite, on accède à la rubrique de table de pages en se basant sur l'adresse qui peut être obtenue à partir de l'adresse de page qui fait partie de l'adresse de tête de table de pages appartenant à cette rubrique, et sur l'adresse de tête de programme de canal qui se trouve dans le registre d'adresse logique de mémoire centrale 18. Les données qui font l'objet de l'accès sont ensuite copiées dans le registre de données de rubrique de table de pages 20 du canal 3, ce qui fait passer à "O" le bit d'état non valide, 24, dans le registre de données de rubrique de table de pages, 20. Le processus ci-dessus correspcnd à ce qu'on appelle la traduction dynamique d'adresse. Le canal associe l'adresse de page physique qui se trotrouve dans le registre de données de rubrique de table de pages 20, et l'adresse dans la page qui se trouve dans le registre d'adresse logique de mémoire centrale, 18, il engendre l'adresse réelle pour la mémoire centrale 1, dans le registre d'adresse physique de mémoire centrale, 23, il effectue un-accès à la mémoire centrale 1, puis il met en place le mot de commande de canal. Le canal 3 décode ce mot de commande de canal, et fait démarrer un dispositif d'entrée/sortie.Dans le cas où l'exécution de ce mot de commande de canal s'accompagne d'un accès à la mémoire centrale, le canal 3 fixe l'adresse logique contenue dans le mot de commande de canal à la valeur contenue dans le registre d'adresse logique de mémoire## centrale 18, pour effectuer la traduction dynamique d'adresse, comme dans le cas ci-dessus, puis il fixe l'adresse physique à la valeur contenue dans le registre d'adresse physique de mémoire centrale, 23. Lorsque l'exécution du mot de commande de canal fait intervenir un accès à la zone de mémoire centrale qui comprend plusieurs multiplets continus, une fois qu'une valeur a été fixée à la valeur contenue dans le registre d'adresse physique de mémoire centrale, 23, le canal 3 effectue un accès a la mémoire centrale, jusqu'à ce que les conditions suivantes apparaissent, en se basant sur l'adresse physique qui est engendrée uniquement à partir de l'adresse de page physique contenue dans le registre de données de rubrique de table de pages, 20, et à partir de l'adresse dans la page, qui est contenue dans le registre d'adresse logique de mémoire centrale, 18, cette dernière adresse ayant fait l'objet d'un comptage par le compteur 22.Les conditions mentionnées ci-dessus sont les suivantes (i) Apparition d'un dépassement de capacité dans l'adresse dans la page, sous l'effet du comptage en sens croissant sur la par-tie d'adresse dans la page, qui est contenue dans le registre d'adresse logique de mémoire centrale 18; (2) Etat "1" du bit d'état non valide, 24, contenu dans le registre de données de rubrique de table de phases. Lorsque les conditions ci-dessus sont réalisées, le canal 3 effectue la traduction dynamique d'adresse mentionnée précédemment, et réalise un accès à la mémoire centrale 1, en recherchant une adresse physique dans le registre d'adresse physique de mémoire centrale, 23. Ensuite, le canal 3 exécute séquentiéllement le mot de commande de canal qui fait partie des programmes de canal, comme dans le cas des canaux de l'art antérieur, et lorsque le début de l'exécution d'un nouveau mot de commande de canal s'accompagne d'un accès à la mémoire centrale, il répète chaque fois les opérations qui viennent d'être décrites. En outre, lorsque le contenu du registre de données de rubrique de table de pages, 20, est réenregistré, par l'opération de traduction dynamique d'adresse, il y a chaque fois un contrôle du bit de page non valide, 13, et des données de pro tection d'accès, 14. Lorsque le bit de page invalide, 13, est à "1", le canal engendre le signal d'exception de défaut de page, et lorsque le résultat de la comparaison entre les données de protection d'accès, 14, et la clé d'accès de canal qui est contenue dans le registre d'adresse de mot de commande de canal, 17, indique un blocage de l'accès, le comparateur 25 engendre le signal d'exception de protection. Lorsque. ces signaux d'exception apparaissent, le canal 3 engendre une interruption pour le processeur central 2, et il émet un ordre destiné à faire cesser le fonctionnement du dispositif d'entrée/sortie, afin d'arrêter l'exécution des programmes de canal. On va maintenant expliquer l'opération qui consiste à positionner à "1" le bit d'état invalide, 24, dans le registre de données de rubrique de table de pages, 20, à l'aide de l'instruction MOD RB. La figure 3 représente un mode de réalisation du circuit qui est directement lié à l'instruction MOD RB, dans le processeur central 2,et le canal 3.Sur la figure 3, la référence 1 désigne la mémoire centrale; la référence 2 désigne le processeur central; la référence 3 désigne le canal d'entrée/ sortie; la référence 20 désigne le registre de mémoire de rubrique de table de pages; la référence 24 désigne le bit d'état non valide; la référence 26 désigne la mémoire de mot de commande d'unité; la référence 30 désigne un registre d'instructions; la référence 31 désigne un décodeur ; la référence 32 désigne un circuit de commande d'instruction MOD RB; la référence 33 désigne une mémoire intermédiaire d'index de conversion de table; la référence 34 désigne un circuit de commande d'accès en mémoire; la référence 36 désigne un circuit de commande de canal relatif à l'instruction MOD RB; la référence 36 désigne un circuit de commande de transfert de données; et la référence 37 désigne un circuit de commande d'interface d'entrée/sortie. L'instruction MOD RB est une instruction qui est utilisée pour informer de la mise à jour d'une rubrique de la table de traduction d'adresse, ou d'une modification de cette rubrique. On se réfèrera à la figure 3 pour expliquer les opérations effectuées à l'aide de cette instruction. Le processeur central 2 décode à l'aide du décodeur 31 le code d'opération qui se trouve dans le registre d'instruction 30, et il fait démarrer le circuit de commande d'instruction MOD RB, 32, lorsque l'instruction MOD RB est émise. Le circuit de commande d'instruction MOD RB, 32, informe de l'émission des l'instruction MOD RB vers le canal 3 (phase @). Lorsque le circuit de commande de canal relatif à l'instruction MOD RB reçoit l'information concernant l'émission de l'instruction MOD RB, il émet l'ordre d'interruption vers le circuit de commande de transfert de données, au moment où le canal se trouve dans les conditions de transfert de données, afin d'interrompre le transfert de données à l'instant le plus approprié (phase @). Ensuite, le circuit de commande de canal relatif à l'instruction MOD RB, 35, informe le circuit de commande d'instruction MOD RB, 32, du processeur central 2, de l'interruption du transfert de données (phase @). Le circuit de commande d'instruction MOD RB, 32, repositionne ainsi à "1" le bit d'état non valide, 24, dans chaque rubrique de la mémoire intermédiaire d'index de conversion de table, 33, appartenant au processeur central 2, puis il informe le canal 3 du positionnement à "1" du bit d'état non valide, 24, dans le registre de données de rubrique de table de pages. Du fait de cette information, le circuit de commande de canal relatif à l'instruction MOD RB, 35, repositionne à "1" le bit d'état invalide, 24, dans le registre de données de rubrique de table de pages, 20 (phase @ . Le circuit de commande de canal relatif à l'information MOD RB indique alors au processeur central 2 que l'invalidation du registre de données de rubrique de table de pages, 20, est terminée (phase @). L'exécution de l'instruction MOD RB est ainsi terminée. On va maintenant expliquer le fonctionnement de ltopé- ration qui consiste à informer le processeur central et le dispositif d'entrée/sortie de l'existence du signal d'exception de défaut de page et du signal d'exception de protection. La figure 4 représente un mode de réalisation d'un circuit qui est directement lié au signal d'exception de défaut de page et au signal d'exception de protection, dans les canaux d'entrée/ sortie.Sur la figure 4, les références 2-1 et 2-2 désignent les processeurs centraux; la référence 3 désigne le canal d'entrée/ sortie; la référence 18 désigne le registre d'adresse logique de mémoire centrale; la référence 20 désigne le registre de données de rubrique de table de pages; la référence 25 désigne le comparateur; la référence 26 désigne la mémoire de mot de com mande d'unité; la référence 36 désigne le circuit de commande de transfert de données; la référence 36 désigne le circuit de commande d'interface d'entrée/sortie; la référence 40 désigne un circuit sélecteur; la référence 41 désigne un circuit de détermination du processeur central interrompu; la référence 42 désigne une porte d'émission d'adresse de défaut de page;la référence 43 désigne une ligne de détection de défaut ce page la référence 44 désigne une ligne de détection de signal d'exception de protection ; la référence 45 désigne une ligne de demande d'interruption relative à un défaut de page; la référence 46 désigne une ligne de demande- d'interruption relative à un signal d'exception de protection; la référence 47 désigne une ligne de signal de désignation d'émission d'adresse de défaut de pages; la référence 48 désigne une ligne- d'information de fin d'interruption; et la référence 49 désigne une ligne d'adresse de défaut de page. L'opération qui consiste à informer le processeur central et le dispositif d'entrée/sortie de l'existence du signal d'exception de défaut de page est accomplie de la manière décrite ci-dessus. Sur la figure 4, on utilise la ligne de détection de défaut de page, 43, pour informer le circuit de commande de transfert de données 36 du fait que le bit de page non valide, 13,contenu dans le registre de données de rubrique de table de pages, 20, est à l'état "1". Le circuit de commande de transfert de données 36 informe le circuit de détermination du processeur central interrompu, par l'intermédiaire de la ligne de demande d'interruption relative à un défaut de page, 45, qu'il existe une demande d'interruption relative à un défaut de page. Le circuit de détermination du processeur central interrompu, 41, détermine le processeur central à interrompre, comme dans le cas d'un appel entre canaux, et il indique le chemin des données dans le circuit sélecteur 40.Le circuit de commande de transfert'de données 38 émet une demande d'interruption, et il ouvre simultanément la porte d'émission d'adressè de défaut de page, 42, par l'intermédiaire de la ligne de signal de désignation d'émission u'adresse de page, 47, en plaçant sur la ligne d'adresse de défaut de page 49 l'adresse de défaut qui a été émise par le registre d'adresse logique de mémoire centrale 18. Ainsi, la demande d'interruption de défaut de page et l'adresse de défaut de page sont transmises vers le processeur central désigné, à partir du canal 3, par l'intermédiaire de la ligne de demande d'interruption relative à un défaut de page, 45, et de la ligne d'adresse de défaut de page 49. Le processeur central effectue des opérations similaires à celles qu'il effectue dans le cas où un défaut de page est engendré dans le processeur central lui-même, de façon à engendrer des signaux d'exception de conversion, et il enregistre simultanément l'adresse à laquelle un défaut de page est engendré dans le canal, à l'adresse fixe de la zone fixée à l'avance de ce processeur central. La zone d'enregistrement peut être identique à celle qui est utilisée pour l'adresse -de signal d'exception de conversion qui est enregistrée dans le processeur central. Le circuit de commande de transfert de données 36 du canal 3 émet une demande d'interruption vers le processeur central et, il demande simultanément au circuit de commande d'interface d'entrée/sortie 37 d'exécuter la séquence d'achèvement, du c8té du canal. Le circuit de commande d'interface d'entrée/sortie 37 exécute une séquence d'achèvement, comme dans le cas où il appa ralt une erreur dans l'accès en mémoire, à partir du canal, par l'interface d'entrée/sortie. Lorsque le processeur central 2 renvoie l'information de fin d'interruption par la ligne d'information de fin d'interruption 48, et lorsque le circuit de commande d'interface d'entrée/sortie 37 émet l'information de fin de séquence d'achèvement, le circuit de commande de transfert de données 36 achève une série d'opérations relatives au traitement de défaut de phase. L'opération qui consiste à informer lé processeur central et le dispositif d'entrée/sortie de l'existence d'un signal d'exception de protection se déroule de la manière expliquée ciaprès. Sur la figure 4, le circuit de commande de transfert de données 36 est informé de l'apparition d'un signal d'exception de protection par l'intermédiaire de la ligne de détection de signal d'exception de protection, 44, qui part du comparateur 25. Le circuit de commande de transfert de données 36 informe le circuit de détermination du processeur central interrompu de l'existence de la demande d'interruption relative au signal d'exception de protection, en utilisant la ligne de demande d'interruption relative au signal d'exception de protection, 46.Le circuit de détermination du processeur central interrompu, 41, détermine le processeur central à interrompre, comme dans le cas de l'interruption relative à un aéfaut de page, puis il indique le chemin des données dans le circuit sélecteur 40. La demande d'interruption relative au signal d'exception de protection est ainsi émise vers le processeur central 2 qui est désigné à partir du canal 3, par l'intermédiaire de la ligne de demande d'interruption relative au signal d'exception de protection, 46. Contrairement au cas d'une interruption relative à un défaut de page, aucune adresse n'est émise. Le circuit de commande de transfert de données, 36, émet la demande d'interruption vers le processeur central, et il demande simultanément au circuit de commande d'interface d'entrée/sortie, 37, d'exécuter la séquence d'achèvement qui est désignée par le canal. Le circuit de commande d'interface d'entrée/sortie, 37, exécute une séquence d'achèvement qui est similaire à celle qui est exécutée lorsqu'il apparat une erreur au cours de l'accès en mémoire à partir du canal, par l'interface d'entrée/ sortie. Ainsi, lorsque le processeur central 2 renvoie l'information de fin d'interruption, par l'intermédiaire de la ligne d'information de fin d'interruption, 48, et lorsque le circuit de commande d'interface d'entrée/sortie, 37, émet l'information de fin de séquence d'achèvement, le circuit de commande de transfert de données 36 achève une série d'opérations relative au traitement du signal d'exception de protection. Dans les explications qui précèdent, on a pris le canal d'entréelsortie comme exemple d'unité qui utilise la mémoire centrale en commun avec le processeur central, et qui effectue une traduction dynamique d'adresse. L'invention n'est cependant pas limitée au cas d'un canal d#'entrée/sortie, et elle peut également être appliquée à un cas tel que celui de l'adaptateur de sous-système qui est représenté sur la figure 1. Dans ce cas, le sous-système correspond à un dispositif d'entrée/sortie. Pour un dispositif d'entrée/sortie ou un sous-système qui ne nécessite pratiquement pas la fixation de page, l'invention présente l'avantage de permettre de réaliser une unité de connexion pour un canal ou un sous-système qui fonctionne à grande vitesse, avec moins de matériel, ce qui évite l'apparition des difficultés suivantes (1) Un temps-système dû au traitement de recherche d'une page à fixer est imposé avant l'exécution des programmes de canal; et (2) Dans le cas du démarrage de plusieurs dispositifs d'entrée/sortie, le nombre de pages fixées augmente, si bien que la capacité de la mémoire réelle devient insuffisante. L'invention présente également les avantages supplémentaires suivants : l'opération de fixation de page peut être exécutée uniquement par logiciel, non seulement pour les dispositifs d'entrée/sortie qui ne nécessitent pas de fixation de phase mais également pour ceux qui nécessitent une fixation de phase, puisque le bit de canal non valide contenu dans la rubrique de table de pages qui est utilisée dans l'art antérieur devient inutile; et on peut supprimer le temps-système correspondant au traitement par logiciel nécessaire pour la commutation du bit d'état invalide. En outre, l'application de l'invention a un canal d'entrée/sortie ou à un adaptateur de sous-système d'un système informatique dans lequel les données logiques de protection d'accès liées à la page qui correspond à une rubrique font partie de la rubrique considérée de la table de traduction d'adresse, permet de donner à ce système informatique une configuration qui supprime la difficulté consistant en ce que le canal reconnalt l'adresse logique pour l'adressage, comme il est classique, mais doit reconnattre la clé physique pour 'la protection d'accès. En outre, conformément à l'invention, on peut réaliser un accès rapide en utilisant moins de matériel pour la traduction dynamique d'adresse, du fait qu'il n'est pas nécessaire d'accéder à la table de traduction d'adresse à chaque accès à la mémoire centrale , à partir du canal ou des adaptateurs de sous-système. Il va de soi que de nombreuses modifications peuvent etre apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif de traduction dynamique d'adresse pour un canal d'entrée/sortie ou un adaptateur de sous-système qui utilise la mémoire centrale en commun avec le processeur central, pour enregistrer la table de traduction d'adresse qui permet de traduire une adresse logique en une adresse physique, caractérisé en ce qu'il comporte un registre qui enregistre une copie d'une rubrique de la table de traduction d'adresse contenue dans la mémoire centrale, et un bit qui indique l'exactitude de cette copie; et lorsque le processeur central a émis une instruction de mise à jour d'une rubrique de la table de traduction d'adresse, ou une instruction informant d'une modification de cette rubrique, le bit d'exactitude du registre prend un état non valide, conformément à ces instructions. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comprend un compteur qui indique les adresses dans l'unité de données en mémoire qui correspond à ladite rubrique; et lorsque une demande de transfert de données par unité correspondant à un bloc est engendrée par le dispositif d'entrée/ sortie ou le sous-système qui est connecté au canal ou à l'adaptateur de sous-système, et dans les cas suivants:: (1) lorsque le transfert de données doit commencer, (2) lorsque l'adresse de mémoire qui permet d'accéder à la mémoire centrale atteint la limite de l'unité de données en mémoire, et (3) lorsque le bit qui indique l'exactitude de la copie qui se trouve dans le registre présente l'état non valide, le dispositif accède à la table de traduction d'adresse, et copie dans le registre le contenu d'une rubrique parmi plusieurs qui figurent dans cette table de traduction d'adresse, et il accède à la mémoire centrale en se basant sur le contenu du registre, tandis que dans les autres cas, le dispositif n'effectue aucun accès à la table de traduction d'adresse, et il accède à la mémoire centrale en utilisant une adresse qui est engendrée à partir du registre et du compteur. 3. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte des moyens qui fournissent des indications appropriées au processeur central, lorsque le bit qui indique l'exactitude d'une copie de l'une des rubriques correspond à un état non valide pour l'unité de données en mémoire qui correspond à la rubrique considérée. 4. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte des moyens qui comparent des données de protection d'accès qui font partie de la rubrique considérée, et une clé d'accès qui est enregistrée dans le canal d'entrée/ sortie ou d'adaptateur de sous-système; et des moyens qui fournisent une information appropriée au processeur central lorsque le résultat de la comparaison qui est effectuée par les moyens de comparaison indique une impossibilité d'accès.