Cette Invention se rapporte à la détection par intégration du type utilisé pour la lecture de bandes magnétiques. La détection par intégration implique l'intégration 5 d'un signal binaire représentant des bits de données. En intégrant le signal produit pendant des périodes de bits individuels et en détectant les résultats intégrés, il est possible de détecter les divers bits avec un degré de précision beaucoup plus élevé que si le niveau du signal binaire 10 lui-même était détecté. Par exemple, les effets des parasites qui peuvent provoquer une détection de bit erronée sont considérablement réduits par la détection par intégration, en opposition à la détection d'un signal binaire lui-même. La détection par intégration est utilisée pour la 15 lecture de bandes magnétiques codées en phase dans les dérouleurs de bandes d'ordinateurs dans lesquels un degré de précision très élevé est nécessaire. Lors de l'enregistrement de telles bandes magnétiques codées en phase, un changement de flux du milieu d'enregistrement est produit à la fois pour 20 le "1" et pour le "0", les changements de flux pour un "1" et pour un "0" étant en sens inverse. Etant donné qu'un changement de flux dans le milieu d'enregistrement magnétique doit intervenir pour chaque bit écrit, la synchronisation de la lecture peut être rendue autoverrouillable en utilisant les 25 données en cours de lecture, comme signal de synchronisation. Lors d*une opération de lecture de la bande, la phase de la donnée d'entrée est comparée avec un oscillateur à fréquence variable ayant une fréquence nominale qui correspond à la fréquence nominale des données d'entrée. Un signal 50 binaire est alors engendré qui représente la comparaison de phase, avec un niveau représentant la condition "en phase" et un autre niveau représentant la condition "déphasée". Le signal binaire est alors intégré pendant chaque période de bit de chaque élément de bit, la polarité des résultats intégrés 55 indiquant la valeur des bits. Naturellement, il est nécessaire que les moyens intégrateurs effectuant l'intégration soient "aplatis"t ou amortis (squelch), après chaque intégration au 72 17642 2 2138029 cours de chaque période de bit pour assurer que l'intégration commence à un niveau de référence ou niveau d'amortissement (niveau de squelch). Si ce niveau n'est pas maintenu, l'intégration peut fournir une détection de bit erronée. 5 Dans les systèmes de détection par intégration de la technique antérieure, tels que celui utilisé dans l'appareil de commande de bandes IBM 2803, la détection du bit de chaque élément de bit successif du signal binaire est effectuée par un intégrateur unique. Dans le cas de l'appareil IBM 2805 et 10 des autres systèmes de ce type, un intégrateur unique est ainsi prévu pour intégrer le signal binaire engendré à partir des données codées en phase de chacune des pistes d'une bande magnétique à neuf pistes. Etant donné que chaque élément de bit enregistré sur la bande vient immédiatement après l'élément 15 de bit précédent, un intégrateur, dans un tel système dispose de très peu de temps pour "s'aplatir" ou "s'aoortir" après l'intégration. Dans de nombreux cas, la brièveté relative de l'intervalle de temps alloué à l'amortissement a pour conséquence une surmodulation qui peut signifier que le niveau 20 d*amortissement de référence approprié n'est pas atteint avant que l'intégration suivante se produise. Ceci peut, à son tour, conduire à une détection de ait erronée, étant donné que l'intégration suivante ne s'effectue pas à partir du niveau de référence approprié. On comprendra, naturellement, 25 que le problème d'un amortissement convenable est rendu plus complexe quand des densités d'éléments de bit plus élevées sont utilisées, puisque des densités d'éléments de bits plus élevées réduisent les périodes de bits et nécessitent en conséquence un amortissement eneore plus rapide de l'intégra-30 teur. Dans un effort effectué en vue de résoudre le problème d'amortissement de l'intégrateur ci-dessus, et également pour compenser les tolérances des circuits d'intégration, les systèmes de la technique antérieure, tels que le système IBM 35 2803, ont nécessité de nombreux réglages et mises au point. Hon seulement ces réglages entraînent une perte de temps importante et sont difficiles à effectuer, mais dans de nom- 3AD OBfâNAL 72 ,17642 , 2138029 breux cas leB réglages ne parviennent pas à donner le niveau de précision élevé, désirable dans la lecture d'une bande magnétique codée en phase, ayant une densité de bits élevée. Selon l'un des aspects importants de l'invention, 5 des premiers et seconds moyens d'intégration sont prévus pour chaque signal binaire à intégrer. Le signal binaire est ainsi intégré pendant des périodes de bits, pour un premier ensemble d*éléments de bits, par les premiers moyens intégrateurs et pendant des périodes de bits, pour un second ensemble ■JO d'éléments de bits, par les seconds moyens intégrateurs. En espaçant les éléments de bits du premier ensemble, et en espaçant les éléments de bits du second ensemble, d'au moins une période de bit, un temps très suffisant est fourni pour l'amortissement des premiers moyens intégrateurs et des 15 seconds moyens intégrateurs, dans l'espace de temps compris entre les éléments de bits de chaque ensemble. En outre, selon un autre aspect de l'invention, le signal binaire est engendré par des moyens OU exclusif, en combinaison avec un oscillateur à fréquence variable qui est 20 asservi au signal des données d'entrée codées en phase. l'oscillateur à fréquence variable engendre un signal d'horloge correspondant aux périodes de bit de l'élément de bit des données codées en phase. En appliquant le signal d'horloge aux moyens OU exclusif avec le signal de données d'entrée 25 codées en phase, le signal binaire est engendré à la sortie des moyens OU exclusif, représentant les données codées en phase. Selon encore cet aspect de l'invention, le signal binaire est divisé en deux signaux, un signal représentant 30 les éléments de bits du premier ensemble, et le second représentant les éléments de bits du second ensemble. Cette division est effectuée par des premiers et seconds moyens de porte Eî couplés respectivement entre la sortie des moyens OU exclusif et l'entrée des premiers et des seconds moyens 35 d'intégration. Les moyens de porte Eï sont rendus alternativement passant par une bascule excitée et remise à zéro par le signal d'horloge provenant de 1*oscillateur à fréquence 72 17642 4 2138029 variable. Selon un autre aspect de cette invention, il est prévu un moyen d'intégration ayant un circuit de réaction négative entre la sortie des moyens d'intégration et l'entrée 5 de ces moyens pour faciliter leur amortissement et pour ramener le signal de sortie intégré au niveau d'amortissement approprié. Selon encore un autre aspect de cette invention, les moyens d'intégration comportent un amplificateur différentiel 10 ayant une entrée couplée à la sortie d'un circuit d'intégration et une autre entrée couplée à une tension de référence. En faisant fonctionner les moyens d'intégration suivant un mode différentiel, l'effet des tolérances des composants du circuit sur le signal de sortie intégré est considérablement 15 réduit, ou, au minimum, limité aux composants du circuit qui sont peu onéreux tels que les résistances. D'autres caractéristiques de l'invention apparaîtront à la lecture de la description qui suit et à l'examen des dessins joints dans lesquels : 20 - la fig. 1 est un schéma-bloc d'un système de détection par intégration mettant en oeuvre l'invention ; - la fig. 2 est un graphique de formes d'ondes représentant les divers signaux du schéma-bloc de la fig. 1 ; et 25 - la.fig. 3 est un schéma-bloc d'un circuit intégra teur mettant en oeuvre l'invention. On décrira maintenant, en se référant aux fig. 1 et 2, un système de détection par intégration pour la lecture des données codées en phase d'une bande magnétique à pistes 30 multiples, du type utilisé dans les dérouleurs de bandes d'ordinateurs. On comprendra naturellement qu'un tel système est prévu pour chaque piste de la bande. Un signal de données codées en phase A, après amplification, différentiation et écrétage, est appliqué à l'entrée de l'oscillateur à fréquence 35 variable 10, dont la fréquence nominale correspond à la fréquence nominale du signal d'entrée codé en phase. Comme représenté sur la fig. 2, une période de bit pour un élément 72 17642 5 2138029 de bit du signal A de données codées en phase (les flèches sur le signal A indiquent un changement de flux) correspond à la période du signal d'horloge B engendré par l'oscillateur à fréquence variable 10. L'oscillateur à fréquence variable B 5 est asservi au signal de données d'entrée, en utilisant le déphasage qu'ils présentent l'un par rapport à l'autre, pour engendrer des signaux d'erreur qui sont utilisés pour modifier la fréquence de l'oscillateur à fréquence variable dans le sens qui correspond à une réduction du déphasage. Un tel 10 oscillateur est utilisé dans l'appareil IBM 2803. Afin de décoder les données codées en phase du signal d'entrée A, le signal d'horloge B et le signal d'entrée A sont appliqués à une porte OU exclusif 12. Lorsque la phase du signal A des données d'entrée et celle du signal d'horloge B 15 sont les mêmes, l'élément de bit correspondant du signal binaire C, engendré à la sertie de la porte OU exclusif 12, est "î*. Lorsque la phase du signal A de données d'entrée et celle du signal d'horloge B sont opposées, le signal binaire "C" est 0 pour l'élément de bit particulier. 20 Selon cette invention, le signal binaire C est alors divisé en deux signaux binaires, un premier signal binaire E représentant un premier ensemble d'éléments de bits et un second signal binaire F représentant un second ensemble d'éléments de bits. Cette division est effectuée par une première 25 porte ET 14 et une seconde porte ET 16 ayant des entrées raccordées à la sortie, des moyens de porte OU exclusif 12. En prévoyant une bascule 18 qui est excitée et remise à zéro par le signal d'horloge B de l'oscillateur à fréquence variable, les portes ET peuvent être alternativement rendues 30 passantes par des signaux de synchronisation de périodes de bit D et D provenant respectivement de la première et de la seconde sortie de la bascule 18. Les signaux divisés E et P sont alors prête à être appliqués à des premiers moyens d'intégration 20 et des 35 seconds moyens d'intégration 22. Les moyens d'intégration 20 et les moyens d'intégration 22 qui effectuent à la fois une intégration négative et une Intégration positive des signaux jï 1?642 6 2138029 B et F, respectivement pendant le premier ensemble d'éléments de bits et le second ensemble d'éléments de bits, fournissent respectivement des signaux de sortie intégrés G- et H. Les signaux de sortie intégrés G- et H peuvent alors être appliqués 5 à une bascule à verrouillage 24 formant comparateur pour engendrer un signal de données décodées J qui représente, avec précision, les données des éléments de bits du signal i. de données d'entrées codées en phase. Comme clairement représenté sur la fig. 2, les 10 éléments de bits du premier ensemble d'éléments de bits, représenté par le signal d'entrée E du premier intégrateur, sont séparés par une période de bit complète d'un élément de bit. De façon similaire les éléments de bits de l'ensemble d'éléments de bits, représenté par le signal d'entrée E du 15 second intégrateur, sont également séparés par une période de bit complète d'un élément de bit. Il en résulte que chacun des intégrateurs 20 et 22 dispose d'une période de bit complète pour s'amortir, étant donné que chaque intégrateur ne dois intégrer que des éléments de bits alternés. La demanderesse 20 a constaté, et cela est clairement montré sur la fig. 2, qu*-la période de bit complète offre un temps très suffisant pour l'amortissement ce qui assure ai^si un retour des signaux de sortie & et H au niveau de référence amorti. L'intégrateur 20 est représenté en détail sur la 25 fig. 3» il comporte une source de courant constant 26 contrôlée par une porte, un dispositif interrupteur 28 pour commander l'intégration positive et l'intégration négative» et l'amortissement, des composants constituant le circuit intégrateur 30, un amplificateur différentiel 36 et des 30 circuits OU analogiques positifs 34 et 36. Bien qu'il ne soit pas représenté en détail, il est bien entendu que le second intégrateur 22 comprend des circuits identiques à ceux de l'intégrateur 20, Selon l'un des aspects importants de l'invention, 35 l'Intégrateur 20 n'intègre que les éléments de bits alternée du signal d'entrée E de l'intégrateur. Cette intégration de^ éléments de bits alternées est effectuée au moyen de l'inter— 72 17642 7 2138029 rupteur 28. Pendant l'intégration positive du signal d'entrée E entre les temps t^ et t^, comme représenté sur la fig. 2, un transistor 38 est rendu passant, en réponse au signal de synchronisation des périodes de bits S, appliqué à la base 5 du transistor 38, par l'intermédiaire des diodes 40 et 42. Pendant la même période, les transistors 44, 46 et 48 restent bloqués en réponse au signal d'entrée E. Il en résulte qu'un condensateur 50 des composants du circuit d'intégration 30 peut se charger à un niveau positif par l'intermédiaire d'une 10 résistance 52, comme illustré sur la fig. 2 (cf. signal de sortie S de l'intégrateur). lu temps t^, le courant de la source 26 passe à une valeur double en réponse au signal d'entrée D et les transistors 54, 56, 46 et 48 sont rendus passant pour amortir les 15 moyens d'intégration 28 et ramener la charge du condensateur 50 au niveau de référence d'amortissement, obtenu entre des temps t^ et t^. Pendant une intégration négative, les transistors 44, 46 et 48 sont rendus passants et le transistor 38 est 20 bloqué en réponse aux signaux D et E. En se référant à nouveau à la fig. 2 (cf. le signal de sortie G de l'intégrateur) on voit que la charge du condensateur 50 commence à devenir négative, atteignant un maximum au temps t^.. A nouveau, les transistors 54» 56, 46 et 48 sont rendus passants pour amortir 25 les moyens d'intégration, ramenant le condensateur au niveau de référence d'amortissement, approximativement au temps tg» On notera que le niveau d'amortissement est le même après une intégration positive qu'après une intégration négative. Selon un aspect de cette invention, 1'intégrateur 30 fonctionne suivant un mode différentiel. Ceci est réalisé par le fait que l'amplificateur différentiel 32 comporte un transistor 58 couplé à la sortie des composants de circuit d'intégration 30 et un autre transistor d'entrée 60 couplé à la source 62 de tension de référence, Grâce au fonctionnement 35 suivant le mode différentiel, rendu possible par l'amplificateur différentiel 32, les tolérances des transistors se compensent en grande partie d'elles-mêmes ce qui élimine ainsi 72 17642 8 2138029 la nécessité d'effectuer des réglages importants de moyens d'intégration» Selon un autre aspect de l'invention, les circuits OU analogiques positifs 34 et 36 fournissent une réaction 5 négative pour garantir le retour au niveau de référence d'amortissement. Lors de l'application du signal D de synchronisation de période de bit aux bases respectives des transistors 64 et 66, les transistors 64 et 66 sont bloqués et les transistors 68 et 70 fonctionnent comme organes asser-10 vis à l'émetteur, fournissant un circuit de réaction négatif entre les sorties de l'amplificateur 32 et les bases des transistors 54 et 56. Simultanément, la source de courant constante, commandée par porte, double la valeur du courant appliqué aux émetteurs des transistors 54 et 56. 15 On notera que la source de tension de référence 62 est commune aux moyens d'intégration 20 et aux moyens d'intégration 22. On notera, en outre, qu'on fait agir les moyens d'intégration 22 sur les éléments de bit alternés, en utilisant l'inverse des signaux D et D de synchronisation des 20 périodes de bits pour effectuer la commande de l'intégration positive, del'intégration négative et des fonctions d'amortissement,, Bien que l'invention ait été décrite en rapport avec la lecture de signaux d'entrée de données codées en phase, on 25 comprendra que l'invention peut être utilisée dans tout système dans lequel la détection par intégration est utilisée. En fait, l'invention peut être utilisée toutes les fois qu'il est désirable d'intégrer un signal binaire quelconque. On comprendra également que l'invention pourrait être mise en 30 oeuvre dans un système utilisant plus de deux intégrateurs, fournissant ainsi encore plus de temps pour l'amortissement. Bien que ce mode de réalisation spécifique de l'invention ait été décrit, et représenté, il est bien entendu que diverses modifications peuvent y être apportées sans 35 sortir du cadre ni s'écarter de l'esprit de l'invention. 72 17642 9 2138029 REVENDICATIONS 1, Appareil pour l'intégration d'un signal d;entrée binaire, constitué d'une série d'éléments de bit, caractérisé en ce qu'il comporte un circuit d'horloge électronique syn-5 chronisée sur les éléments de bit du signal binaire ; un premier circuit d'intégration à l'entrée duquel est appliqué au moins un premier jeu d'éléments de bit du signal d'entrée, le circuit d'horloge étant relié au premier circuit d'intégration pour commander l'intégration du 10 signal binaire pendant les éléments de bit ds ladite série, et ledit circuit d'horloge commandant aussi l'amortisses ent du premier circuit d'intégration, de façon à amortir ce premier circuit pendant un second jeu d'éléments de bit, les éléments de bit de ce second jeu étant 15 consécutifs aux éléments de bit du premier jeu et dispo sés entre eux ; un second circuit d'intégration, à l'entrée duquel est appliqué au moins le second jeu d'éléments de bit du signal d'entrée, le circuit d'horloge étant relié au second circuit d'intégration pour commander 20 l'intégration du signal binaire pendant ledit second jeu d'éléments de bit dans la série, ledit circuit d'horloge commandant aussi l'amortissement du second circuit d'intégration, de façon à amortir ce second circuit après le second jeu d'éléments de bit ; et des moyens reliés au 25 premier circuit d'intégration et au second circuit d'in tégration pourdétecter le niveau des signaux binaires intégrés pour chaque élément de bit dans le premier jeu et le second jeu, en vue de déterminer la valeur du bit dans chaque élément de bit« 30 2. Appareil suivant la revendication 1, caractérisé en ce qu'il comprend en outre une source d'informations codées en phase, le circuit d'horloge comprenant un oscillateur à fréquence variable relié à la sortie de la source pour engendrer un signal d'horloge asservi aux informations 35 codées en phase, chaque cycle d'horloge du signal d'hor 17642 10 2138029 loge représentant une période de bit pour un élément de bit des informations codées en phase et du signal d'entrée binaire ; et un circuit OU exclusif relié à la source et à l'oscillateur pour engendrer le signal d'entrée binaire à partir du signal d'horloge et des informations codées en phase. Appareil suivant la revendication 2, dans lequel le circuit d'horloge comprend aussi une bascule biBteble r«!.!«*■» à l'oscillateur et excitée par le signal d'horloge, caractérisé en ce qu'il comprend une première porte ET interposée entre le circuit OU exclusif et le premier circuit d'intégration, la porte ET étant reliée pour validation à une première sortie de la bascule bistable de f^çon eue la première porte ET soit validée pendant le p^ewi^r f-Js-d'éléments de bit, et une seconde porte ET interposée entre le circuit OU exclusif et le second circx.i+ d'inl ' grationtladite seconde porte ET étant reliée pr-y - tion à une seconde sortie de la bascule bistable de que la seconde porte ET soit validée pendant que le second jeu d'éléments de bit. Appareil suivant la revendication 3» caractérisé en ne ' 'î le premier circuit d'intégration et le second circvit d'intégration comprennent chacun un circuit d'intégration élémentaire, et des moyens de commutation reliée aux sorties de leur porte ET respective, de la bascule bistable et du circuit d'intégration élémentaire, lesdits moyens de commutation appliquant un signal pour i'intégration à l'entrée du circuit d'intégration élémentaire pendant les périodes de bit des éléments de bit appartenant à un premier desdits .ieux, et appliquant un signal pour amortir le circuit d'intégration élémentaire entre les éléments de bit dudit premier jeu. Appareil suivant la revendication 4, caractérisé en ce que les premier et second circuits d'Intégration comprenant chacun des moyens de contre-réaction entre la sortie du circuit d'intégration élémentaire et les moyens de commutation, lesdits moyens de contre-réaction permettant 72 17642 n 2138029 l'amortissement et le retour du signal de sortie des circuits d'intégration élémentaires au niveau d'amortissement approprié. 6. Appareil suivant la revendication 5> caractérisé en ce 5 que chacun des premier et second circuits d'intégration comporte une source de potentiel de référence et un amplificateur différentiel ayant une première entrée reliée au circuit d'intégration élémentaire et une seconde entrée reliée à la source de potentiel de référence, 10 la sortie dudit amplificateur différentiel représentant l'intégration de la sortie des portes ET respectives pendant des périodes de bit desdits éléments de bit appartenant à un premier des jeux, la sortie de l'amplificateur différentiel retournant au niveau d'amortissement 15 entre les éléments de bit dudit premier jeu. 7. Appareil suivant la revendication 6, caractérisé en ce que la source de potentiel de référence est commune aux premier et second circuits d'intégration. 8. Circuit d'intégration d'un signal d'entrée binaire compre-20 nant une série d'éléments de bit ayant des périodes de bit fixées, lesdits éléments de bit étant séparés entre eux d'au moins une période de bit, caractérisé en ce qu'il comprend aussi des moyens d'intégration, le signal binaire étant appliqué à une entrée de moyens d'intégration de 25 façon à engendrer un signal de sortie représentatif de l'intégration du signal d'entrée pendant les périodes de bit des éléments, le signal de sortie retournant à un niveau d'amortissement entre lesdits éléments de bit ; des moyens de commande pour engendrer au moins un signal de 30 commande représentant l'espacement entre les éléments de bit ; des moyens de commutation reliés aux moyens d'horloge et répondant au signal d'entrée et à ce signal de commande représentant l'espacement entre les éléments de bit," les moyens de commutation étant reliés aux moyens 35 d'Intégration pour appliquer un signal pour intégration auxdits moyens d'intégration pendant les périodes de bit "des éléments de bit, et appliquer un ignal d'amortissement à l'intégrateur entre les éléments de bit_ 72 17642 12 2138029 9.- Circuit suivant la revendication 8, caractérisé en ce qu'il comprend en outre des moyens de contre réaction entre la sortie des moyens d'intégration et des moyens de commutation, lesdits moyens de contre réaction fonc-5 tionnant entre les éléments de bit pour permettre l'amor tissement et le retour du signal de sortie des moyens d'intégration vers le niveau d'amortissement appropriée 10» Circuit suivant la revendication 9, caractérisé en ce qu'il comprend en outre une source de potentiel de réfé-10 rence et un amplificateur différentiel ayant une première entrée connectée à la sortie des moyens d*intégration et une seconde entrée connectée à ladite source de potentiel de référence, la sortie de l'amplificateur différentiel représentant l'intégration du signal d'entrée pendant des 15 périodes de bit des éléments de bit, ledit signal de sor tie retournant à un niveau d'amortissement approprié entre lesdits éléments de bit. 11. Une paire de circuits suivant la revendication 10, caractérisés en ce que les éléments de bit d'un premier 20 signal binaire pour un premier de ces circuits sont déca lés dans le temps par rapport aux éléments de bit de l'autre signal d'entrée binaire pour l'autre desdits circuits, ladite source de potentiel de référence étant commune aux deux circuits. 25 12. Un procédé de détection de bits dans un signal d'informations codées en phase comprenant une série d'éléments de bit, caractérisé par les opérations consistant à engendrer un signal d'horloge à fréquence variable asservi sur les informations d'entrée codées en phase, un cycle du 30 signal d'horloge à fréquence variable correspondant à un élément de bit du signal d'informations codées en phase, à comparer la phase du signal d'horloge à celle des signaux d'informations, à engendrer un signal binaire ayant une première valeur lorsque les phases sont les mêmes dans 35 un élément de bit et une autre valeur lorsque les phases sont opposées dans l'élément de bit, à séparer ce signal binaire en deux signaux binaires, le premier de ces 72 17642 13 2138029 signaux comprenant un élément de bit sur deux, et le second de ces signaux comprenant l'autre élément de bit sur deux, à intégrer le premier signal binaire pendant un premier élément de bit sur deux au moyen d'un premier circuit d'intégration et amortir le premier circuit d'intégration pendant l'autre élément de bit sur deux, et à intégrer le second signal binaire pendant l'autre élément de bit sur deux au moyen d'un second circuit d'intégration, et amortir le second circuit d'intégration pendant ledit premier sur deux des éléments de bit.