La présente invention concerne un circuit intégré à semiconducteurs (désigné ci-après simplement sous les termes de "circuit intégré"), comportant un élément I L (logique intégrée àinjection) comportant un transistor in- verse et un élément de circuit bipolaire possédant un transistor normal, ainsi qu'un procédé pour fabriquer ce circuit intégré. L'expression "transistor inverse" désigne ici un transistor possédant une structure dans laquelle un corps semiconducteur tel qu'un substrat semiconducteur ou une cou- che semiconductrice (couche épitaxiale) est utilisé pour former la région d'émetteur de ce transistor, une première région semiconductrice ménagée à l'intérieur du corps semi- conducteur pour former la région de base et une seconde région semiconductrice ménagée à l'intérieur de la première région semiconductrice et servant de région de collecteur. D'autre part l'expression "transistor normal" désigne ici un transistor possédant une structure dans laquelle la seconde région semiconductrice mentionnée précédemment est utilisée en tant que région d'émetteur, la première région semiconduc- trice mentionnée ci-dessus est utilisée en tant que région de base et le corps semiconducteur mentionné ci-dessus forme la région du ccllecteolr. Lorsqu'un élément I 2L et un élément de circuit liné- aire ou numérique doivent être disposés séparément sur une couche épitaxiale commune, le facteur d'amplification en courant Si du transistor inverse de l'élément I2L augmente lorsque l'épaisseur de la couche épitaxiale diminue, mais la tension de régime de la jonction collecteur-émetteur ou collecteur-base, présente dans l'élément de circuit linéaire possédant un transistor vertical normal, augmente lorsque l'épaisseur de la couche épitaxiale augmente. C'est pour- quoi, afin que ces deux éléments puissent coexister sur une couche épitaxiale commune, il faut sacrifier soit le facteur d'amplification de courant soit la tension de régime dans la mesure o l'épaisseur de la couche épitaxiale est uniforme. C'est pourquoi un objet de la présente invention est de fournir un circuit intégré du type à éléments composites, dans lequel les deux types de transistors sont disposés sur un substrat semiconducteur unique sans réduction du facteur d'amplification de courant du transistor inverse, ni de la tension de régime du transistor normal. Un autre objet de la présente invention est de four- nir un procédé de fabrication du circuit intégré mentionné ci-dessus avec un niveau élevé de reproductibilité. Conformément au circuit intégré de la présente in- vention, l'élément à transistor inverse et l'élément à transistor normal sont disposés sur une couche semiconduc- trice commune et sont séparés l'un de l'autre par une cou- che d'oxyde pénétrant à l'intérieur de la couche semiconduc- trice suivant la direction de son épaisseur, et la couche semiconductrice de l'élément à transistor inverse est plus mince que la couche semiconductrice de l'élément à transis- tor normal. A titre d'exemple on a décrit ci-dessous et illus- tré schématiquement aux dessins annexés deux fortes de réalisa- tion de l'objet de l'invention. Les figures lA à 1G sont des vues en coupe montrant les parties principales du circuit intégré comportant con- jointement un élément I L et un élément linéaire, conformé- ment à une forme de réalisation de la présente invention, et permettant d'expliquer les phases opératoires du procédé de fabrication dudit circuit intégré. Les figures 2A et 2B sont des vues en coupe montrant une autre forme de réalisation de la présente invention. Ci-après, on va décrire en référence aux dessins annexés une forme de réalisation dans laquelle la présente invention est appliquée à un circuit intégré du type compo- site comportant un élément de circuit I 2L, possédant un transistor inverse, et un élément de circuit linéaire a tran- sistor, comportant un transistor normal. On va donner des explications concernant le circuit intégré de cette forme de réalisation, conformément à ses phases de fabrication. Tout d'abord, comme cela est repré- senté sur la figure 1A, on fait croître une couche épita- xiale 3 du type N jusqu'à une épaisseur de 1,8 à 2 microns sur un substrat Si de type P 1 au-dessus d'une couche enterrée ou ensevelie 2 de type N+, et l'on oxyde par voie thermique la surface de cette couche épitaxiale 3 de manière à obtenir la croissance d'une mince pellicule 4 de SiO2 protecteur. On fait croître par-dessus cette pellicule une couche de Si3N4 au moyen d'un processus de croissance en phase vapeur, puis on la met sous la forme de blocs ou d'ensembles prédéterminés Sa, 5b au moyen d'un processus photosensible usuel.. Dans ce cas la pellicule 5a de Si3N4 recouvre une partie ot un transistor bipolaire sera formé, tandis que la pellicule 5b de Si3N4 recouvre une partie o un élément I L Fera formé. Ensuite, comme représenté sur la figure lB, on effectue une attaque chimique sélective de la pellicule 4 de SiO2 et de la couche épitaxiale 3 située au-dessous de ces pellicules 5a, 5b de Si3N4, jusqu'à une profondeur de 0,6 à 1,2 micron en utilisant les pellicules Sa et 5b comme masques,en réalisant un renfoncement 6 pour une oxydation dite "locos" (oxydation locale). Ultérieurement, on oxyde par voie thermique le Si situé dans le renfoncement 6 en utilisant les pellicules 5a, b de Si3N4 en tant que masques,comme cela est représenté sur la figure IC, de manière à former une couche 7 de SiO2 relativement épaisse, qui s'étend à l'intérieur de la couche épitaxiale 3, suivant la direction de l'épaisseur de cette dernière. Cette couche 7 de SiO2 entoure la région de chaque élément et la sépare de l'autre élément. Les conditions de croissance relatives à l'oxydation de la couche 7 de SiO2 consistent en l'application d'une température de 10000C pendant une durée de 5 heures dans du 02 humide par exemple. Ensuite, comme cela est représenté sur la figure 1D, on dépose un vernis photorésistant 8 (également dénommé "photoresist") en utilisant des techniques usuelles de manière à recouvrir une région dans laquelle le transistor normal de l'élément de circuit à transistor bipolaire doit être formé, puis on enlève de façon sélective la pellicule 5b de Si3N4 sur la face de l'élément I 2L, qui n'est pas recouverte par le vernis photorésistant8 par exposition à un plasma de CF4, en exposant la pellicule 4 initiale de SiO2 située sur cet élément. Ensuite, comme représenté sur la figure lE,-on oxyde successivement par voie thermique la surface de manière à accroître la couche 7 de SiO2 jusqu'à ce qu'elle pénètre dans la couche épitaxiale 3, ce qui provoque la croissance d'une couche 9 épaisse de SiO2 séparant la couche épitaxiale 3 er. formant les deux régiDns 3a et 3b. Ce procèdé est désigné sous le terme de "oxydation LOCOS" et la couche 9 de SiO2 ainsi obtenue agit à la manière d'une pellicule isolante. En même temps que cette oxydation LOCOS se trouve réalisée l'oxydation de la région 3b de sorte que la pelli- cule mince 4 de SiO2 croit pour fournir la pellicule 10 de SiO2 relativement épaisse obtenue par oxydation thermique, comme cela est représenté sur le dessin. Cette oxydation peut s'effectuer à une température de 10000C pendant une durée de 3 heures dans du 02 humide. Sous l'effet de ce traitement, l'épaisseur de la pellicule 10 de SiO2 passe de 0,5 à 0,7 micron. Par conséquent la différence existant entre l'épaisseur de la surface de la pellicule 4 de SiO2 de la région 3a de l'élément de circuit-à transistor bipo- laire et la pellicule superficielle 10 de SiO2 de la région 3b du transistor inverse de l'élément de circuit I L prend à ce moment-là une épaisseur voisine de 0,3 micron par exemple. Cette différence est extrêmement importante étant donné que la couche épitaxiale initiale 3 est extrêmement mince, c'est-à-dire qu'elle possède une épaisseur comprise entre 1,8 et 2 microns. - Ensuite, comme cela est représenté sur la figure 1F, une fois que la pellicule 5a de Si3N4 a été éliminée par attaque plasmatique comme cela a été décrit ci-dessus, on perce des fenêtres dans les pellicules superficielles 4, de SiO2 en utilisant un procédé photosensible usuel, et on fait diffuser une impureté du type P, telle que de la vapeur de bore à travers les ouvertures ainsi formées, et il se forme une région 11 semiconductrice du type P destinée à servir de base dans la région 3a, et des régions 12 et 13 semiconductrices de type P+ destinées à constituer respec- tivement l'injecteur et la base, du transistor inverse dans la région 3b. Comme cela est visible sur la figure 1G, on soumet à une attaque chimique sélective la surface de chaque pelli- cule de Sio2 en utilisant un procédé photosensible usuel et on fait diffuser une impureté du type N, telle que du phosphore, en phase gazeuse à partir de chaque ouverture ainsi formée. Dans la région 3a il se forme une région de contact ohmique 14 de type N+, destinée à constituer une électrode de collecteur, et une région 15 semiconductrice de type N destinée à servir d'émetteur. Dans la région 3b il se forme une région 16 de contact ohmique de type N+ destinée à former l'électrode d'émetteur du transistor inverse, et une région semiconductrice 17 de type N+ servant de collec- teur multiple. On laisse telles quelles les pellicules 4 et de SiO2 à la surface, en tant que pellicules de passiva- tion, mais on traite de préférence les surfaces de ces pelli- cules 4 et 10 avec du phosphore de manière à les stabiliser. Bien que cela ne soit pas représenté sur le dessin, on aména- ge une ouverture dans la surface de chaque pellicule de Sio2 en mettant en oeuvre un procédé photosensible usuel, puis on introduit des électrodes dans ces ouvertures (par établissement d'un modèle après vaporisationsous vide du Ai sur l'ensemble de la surface, par exemple) et l'on installe un câblage en Al en tant que couche supérieure avec une pellicule isolante nécessaire disposée entre les couches, ce qui termine la réalisation du circuit intégré. Conformément au circuit intégré du type composite ainsi formé, dans lequel l'élément de circuit I2L et l'élément de circuit linéaire (bipolaire) sont présents tous les deux, l'épais- seur de la coudhe épitaxiale 3b de l'élément de circuit I2L est nettement plus faible que celle de la couche épita- xiale 3b de l'élément de circuit linéaire, par suite de la différence existant entre les épaisseurs des pellicules 10 et 4 de SiO2. C'est pour cette raison que l'on peut donner une valeur élevée au facteur d'amplification en courant 0. du transistor inverse situé dans l'élément de circuit I L, tout en maintenant à une valeur élevée la résistance de régime du transistor vertical normal situé dans l'élément de circuit linéaire. Par conséquent les deux exigences rela- tives à un facteur d'amplification élevé et à une tension élevée de régime peuvent êzre satisfaites sur la même micro- plaquette. En outre on peut aisément fabriquer un circuit intégré possédant de telles caractéristiques excellentes, en réalisant une oxydation LOCOS en deux phases, comme cela a été décrit ci-dessus. En outre, dans ce cas, si les condi- tions d'oxydation (en particulier la durée d'oxydation) dans la phase opératoire illustrée par la figure 1D sont réglées de façon adéquate, la différence entre les épaisseurs des couches épitaxiales 3a et 3b peut être commande de façon arbitraire, et ce avec un niveau élevé de reproductibilité. Par conséquent la structure et le procédé conformes à la présente invention sont très efficaces lorsque la couche épitaxiale destinée à former chaque élément est extrêmement mince. En particulier étant donné que la distribution de la concentration des impuretés suivant la direction de la pro- fondeur du transistor inverse de l'élément I2L varie forte- ment entre les régions semiconductrices, le facteur d'ampli- fication de courant peut être également amélioré à ce point de vue. Cet avantage résulte du fait que l'épaisseur de la couche épitaxiale 3b est réduite, dans cette forme de réali- sation, par suite de la croissance de la pellicule épaisse de SiO2 sur la surface, comme cela a été décrit précédemment, et qu'il ne se produit pas une post-diffusion d'une concen- tration aussi élevée de l'impureté du type N à l'intérieur de la même couche. Si l'on fait diffuser ultérieurement le phosphore situé à l'intérieur de la couche ensevelie 2 de type N à l'intérieur de la couche épitaxiale 3b en vue de réduire l'épaisseur effective de cette couche épita- xiale, la variation de la concentration des impuretés sui- vant la direction de l'épaisseur ne se produit que graduelle- ment en direction du côté de la base (13) par suite de la post-diffusion, et par conséquent le facteur d'amplification de courant Sidiminue. Conformément à la présente invention, étant donné que l'épaisseur de la couche semiconductrice de l'élément de circuit I2L devient plus faible que celle de l'élément de circuit bipolaire normal déjà décrit, on peut obtenir simui- tanément sur la même microplaquette un facteur d'amplifica- tion de courant élevé de l'élément de circuit I L et une tension élevée de régime de l'élément de circuit bipolaire. En outre on peut satisfaire aisément à ces exigences avec un niveau élevé de reproductibilité ou de possibilité de commande au moyen d'une sélection appropriée des conditions d'oxydation lors de la réalisation de l'oxydation superfi- cielle. Ceci est spécialement efficace lorsque la couche épitaxiale est mince. Conformément à la présente invention, une isolation particulière est en outre garantie entre les éléments de circuit par la pellicule isolante, de sorte qu'un transis- tor parasite ne peut que difficilement se former. La densité d'intégration peut être également améliorée par rapport à une isolation à jonction PN. Bien que la présente invention ait été explicitée en référence à la forme de réalisation mentionnée ci-dessus, on peut y apporter de nombreuses modifications sur la base du concept technique de la présente invention. Par exemple dans la phase opératoire illustrée sur la figure 1D, la pellicule 5b de Si3N4 peut être éliminée par attaque chimique avec de l'acide phosphorique chaud en phase liqui- de. Dans ce cas il est préférable qu'une pellicule de SiO2 soit déposée par un procédé de croissance chimique en phase vapeur entre le vernis photorésistant8 et la pellicule 5a de Si3N4. Sur la même figure, on peut également enlever la pellicule 5a de Si3N4 et appliquer à cette partie du circuit un masque résistant à l'oxydation. Le type de semiconducteur de chacune des régions semiconductrices mentionnées précé- demment peut être modifié de façon appropriée. On propose le procédé ci-après comme variante de réalisation de la présente invention. En effet, une fois achevée la phase opératoire illustrée sur la figure 1E, on élimine par attaque chimique les pellicules 4, 10 de SiO2 formées à la surface des régions 3a, 3b, comme cela ast représenté sur la figure 2A, et l'on forme des pellicules isolantes 20a, 20b d'une épaisseur désirée sur la surface à nu des régions 3a, 3b. Ensuite on met en oeuvre la phase opératoire illustrée sur la figure iF. D'une-façon préférentielle, les pellicules isolantes 20a, 20b sont des pellicules de SiO2 formées par oxydation de la surface des régions 3a, 3b, mais il peut s'agir de pellicules d'oxyde formées au moyen du procédé de dépôt chimiçue en phase vapeur. En particulier conformément à ce procédé, les pelli- cules isolantes 20a, 20b formées à la surface des régions 3a, 3b sont identiques les unes aux autres de sorte qu'une attaque chimique simultanée de ces pellicules isolantes 20a, b devient aisée. Au cours de la phase opératoire illustrée sur la figure 1D dans chacun des modes de fabrication mentionrAs' précédemment, on peut laisser tel quel le vernis photorésis- tant 8et on peut introduire une impureté de type N, telle que du phosphore, dans la couche épitaxiale 3b à travers une mince pellicule 4 de SiO2 de manière à atteindre la couche ensevelie 2 de type N. L'introduction de l'impureté de type N à l'intérieur de la couche épitaxiale 3b permet d'accroître la vitesse de l'élément de circuit I2L. Eventuellement, étant donné qu'aucun masque n'est nécessaire pour introdui- re l'impureté de type N. il est aisément possible de réali- ser un accroissement de la vitesse de l'élément du circuit I2L. I L. REVENDICATIONS 1. Circuit intégré à semiconducteurs, caractérisé en ce qu'un élément à transistor inverse et un élément à transistor normal sont disposés sur une couche semiconductri- ce commune (3) et sont séparés l'un de l'autre par une cou- che d'oxyde (7, 9) pénétrant à l'intérieur de la couche semiconductrice (3) suivant la direction de son épaisseur, et que la couche semiconductrice (3b) de l'élément à transis- tor inverse est plus mince que la couche semiconductrice (3a) de l'élément à transistor normal. 2. Circuit intégré à semiconducteurs,caractérisé en ce qu'un élément à transistor inverse et un élément à tran- sistor normal sont disposés sur une couche semiconductrice commune (3) et sont séparés l'un de l'autre par une couche d'oxyde (7; 9) pénétrant à l'intérieur de la couche semicon- ductrice (3) suivant la direction de son épaisseur, que l'épaisseur d'une pellicule superficielle d'oxyde (10) de la partie (3b) de l'élément à transistor inverse est supé- rieure à celle d'une pellicule superficielle d'oxyde (4) de la partie (3a) de l'élément à transistor normal et que par conséquent la couche semiconductrice (3b) de l'élément à transistor inverse est plus mince que la couche semiconduc- trice (3a) de l'élément à transistor normal. 3. Procédé de fabrication d'un circuit intégré à semiconducteurs selon l'une des revendications 1 ou 2, caractérisé en ce qu'il consiste à: - oxyder des régions prédéterminées d'une couche semiconductrice (3) à une profondeur intermédiaire suivant la direction de son épaisseur de manière à subdiviser cette couche semiconductrice (3) en au moins deux régions (3a, 3b) par ladite couche d'oxyde (7, 9); - recouvrir la région, dans laquelle un élément à transistor normal doit être constitué par lesdites régions (3a, 3b), par un masque résistant à l'oxydation (5a, 5b); et - oxyder la surface de ladite couche semiconduc- trice (3), à l'état recouvert, de manière que ladite couche d'oxyde (7, 9) pénètre dans la couche semiconductrice (3) suivant la direction de son épaisseur et, simultanément, de manière que la pellicule superficielle d'oxyde (10) de la région, dans laquelle l'élément à transistor inverse doit être formé, soit plus épaisse que la pellicule super- ficielle d'oxyde (4) de la région, dans laquelle l'élément à transistor normal doit être formé.