La presente invention concerne les récepteurs a détection majoritaire de messages binaires répétitifs. Les équipements de transmission numérique, de type MIC, permettent de disposer, par multiplexage dans le temps, de canaux de transmission dtinforsstions numeriques. Ces informations sont normalement les signaux télephoniques codés et multiplexés dans le temps, appartenant å des voies téléphoniques, débit de 64 k bits/s. I1 est possible de transmettre, à partir des multiplexeurs, sur un ou plusieurs canaux normalement affectés a la transmission téléphonique, des messages binaires issus d'autres voies de transmission, a la place des signaux téléphoniques codes. Si le debit des messages est très inférieur au debit des canaux, il est possible de répeter chaque message autant de fois qu'il est nécessaire pour obtenir le débit du canal de transmission. A titre d'exemple, si le débit utile du message est de 8 k bits/s on peut répéter sept fois le somme message et émettre un message de fin de répétition de & meme longueur que celle du message, c'est-adire ayant un meme nouure de bits. La transmission d'un message répété plusieurs fois permet une restitution correcte du message.En réception, il suffit de comparer entre eux les messages reçus et de prendre une décision majoritaire pour déterminer la validité du message. Le comptage des messies reçus différents du message reçu validé donne en plus une indication sur la qualité de transmission du canal sur lequel a été faite la transmission des messages. Pour la réception a détection majoritaire des messages répétitifs, une solution connue consiste a stocker en mémoire les messages reçus. A l'arrivée du mot de fin de répétition, on compare entre eux les messages reçus pour valider le message, suivant une regle majoritaire. On copte te également le nombre de messages reçus différents du message validé pour en déduire un facteur de qualité de transmission du canal. Les inconvénients de cette solution connue, appliquée a la détection majoritaire des messages reçus, réside essentiellement d'une part dans le nombre important de registres nécessaires au stockage des messages reçus et d'autre part dans la durée de 11 opération de cooparaison, apres le stockage des messages, pour aboutir a la décision finale de validation. La présente invention a ponr but d'éviter ces inconvénients. Elle a pour objet un récepteur à détection majoritaire, d'ordre x, de messages répétitifs chacun de n bits, x étant un nombre minimal requis de messages identiques donnant la condition de validation d'un de ces messages, comportant un registre d'entrée recevant les bits successifs des messages répétitifs, et un compteur délivrant un signal de détection de présence de messages dans ledit registre d'entrée, caractérisé en ce qu'il colporte, en outre, une mémoire tampon unique de capacité de n bits, charge a partir dudit registre d'entrée et un circuit de commande de chargement de la mémoire elaborant un signal de mise en état de charge de la mémoire a chaque détection de présence de message dans ledit registre jusqu' a détection de deux messages successifs identiques reçus dans ledit registre d'entrée, la validation étant donnée par x - 2 détectionsde messages identiques aux deux précités reçus dans le registre d'entrée. D'autres caractéristiques et les avantages de la présente invention apparattront au cours de la description donnée ci-après en regard d'un exemple de réalisation illustré dans le dessin ci-annexé dans lequel - la figure I représente schématiquement le récepteur selon l'invention et, - la figure 2 donne des diagrammes illustrant son fonctionnement. On supposera que la longueur d'un message est n (n est le nombre de bits rentrant dans le message) que le message est répété p fois et que ces p répétitions sont suivies d'un mot, également de n bits, constituant un message de fin de répétition. Le récepteur à détection majoritaire est illustré dans la figure 1, dans le cas où n a été choisi égal a 8 et p égal à 7. il comporte un registre à décalage 1, de longueur n, recevant sur une entrée 2 les bits successifs d'un canal de transmission a grande vitesse, par exemple d'un réseau MIC. Le registre à décalage 1 est commandé par une horloge H délivrant des impulsions dc commande d'avance des bits dans le registre, à la vitesse de transmission du canal. Les n sorties, désignées par Bo à B7 (n = 8), du registre I sont reliées à n premières entrées d'un comparateur 3 recevant en outre sur n deuxièmes entrées les sorties d'un registre tampon, ou mémoire 4 de capacité n.Les sorties Bo à B7 du registre 1 sont également reliées aux entrées respectives de la mémoire 4 ; celle-ci est commandée en chargement par le signal délivré par une porte logique ET 5. Un premier compteur binaire 6, ici à trois bascules pour n - 8, recevant les impulsions d'horloge H assure le comptage des n moments du message. Les sorties sont désignées par Co, Cl et C2. Un deuxième compteur 7, relié au compteur 6, assure le comptage du nombre de répétitions du message ; il est constitué ici par trois bascules (n = 8) pour détecter les sept (p = 7) répétitions du message. Les sorties de ce deuxième compteur 7 sont désignées par Do, D1 et D2. Un message sera présent dans le registre a décalage l, a chaque passage par capacité pleine du compteur 6 (état 7). L'état maximal du compteur 6 est détecté par un décodeur 8, ici constitué par une porte ET recevant les signaux binaires délivrés sur les sorties CO à C2 du compteur 6. La sortie du décodeur 8 est désignée par 9. Le résultat de la comparaison en 3 des contenus du registre à décalage I et de la mémoire 4 est un signal binaire, de valeur I ou O selon que les contenus comparés sont identiques ou non. Ce signal binaire issu de la comparaison est appliqué a une porte ET 10 commandée en ouverture par le signal sur la sortie 9 du décodeur 8. La porte ET 10 est reliée à un circuit Il de co ande de chargement de la mémoire 4 et de validation du contenu de la mémoire. Ce circuit Il est constitué par un ensemble de bascules, de type D, en nombre choisi pour définir la décision de majorité appliquée pour la validation du message. La décision maioritaire étant d'ordre x, la validation d'un message sera donnée lorsque deux messages successifs identiques seront suivis d'au moins x-2 messages identiques aux deux précités. Dans la figure 1, pour une décision najoritaire d'ordre x, avec x - 3, le circuit 11 comporte deux bascules 12 et 13, de type D. Chacune de ces bascules a son entrée de commande C reliée à la sortie de la porte ET 10 ; la première bascule a son entrée information D mise au niveau 1, la derniere bascule a son entrée information D reliée a la sortie directe Q de la première bascule. Dans le cas où x est supérieur a 3, les bascules interiédiaires ont chacune leur entrée information reliée a la sortie directe de la bascule qui la précède directement. La première bascule 12 commande par sa sortie inverse W, le chargement de la mémoire 4. La sortie Q de cette bascule 12 (Q 12) est reliee a cet effet a une entrée de la porte ET 5 ouverte par ailleurs par le signal délivré sur la sortie 9 du décodeur 8. La sortie directe Q de la dernière bascule 13 fournit le signal dsindication de validation du message content dans la mémoire 4. Le signal binaire donnant le résultat de la comparaison effectuée en 3 est également appliqué, a travers un inverseur logique 15, a une porte ET 16 com an- dée en ouverture par le signal sur la sortie 9 du décodeur 8. Cette porte 16 est reliée a un compteur 17 assurant le comptage des messages erronés. L'état de ce compteur 17 indique le nombre de messages erronés reçus. Le récepteur comprend en outre un décodeur 18 du message de fin de répétition. Ce décodeur a ses entres reliées aux sorties Bo a B7 du registre à décalage 1. I1 délivre sur sa sortie 19 un signal d'initialisation du dispositif lorsque ce message de fin de répétition est contenu dans le registre 1. Le signal délivré sur la sortie 19 du décodeur 18 prépositionne les compteurs 6, 7 et 17 et assure la remise a zéro des bascules 12 et 13 du circuit 11. Le fonctionnement du dispositif est expliqué ci-après, en regard des figures I et 2, et dans le cas où : n = 8 ; p = 7 ; x w 3, la figure 2 illustrant ce fonctionnement par des diagrammes de signaux obtenus dans le récepteur de la figure I. On suppose donc qutun premier ensemble de sept messages M suivis d?un message de fin de répétition FR a déjà été reçu et qu'un autre ensile de sept autres messages désignés par M0 a M6 suivis d'un message de fin de répétition FR est reçu a l'entrée 2 du registre à décalage 1. On suppose pour ltexplication qui suit que les messages M1, M2, N4 et N6 sont identiques entre eux. Dès que le dernier bit du mot de fin de répétition est enregistré dans le registre a décalage 1, le décodeur 18 détecte la présence de ce mot FR dans le registre a décalage et délivre un signal sur sa sortie 19, ce signal positionne : - le compteur 6 a l'état 7 (n-1) - le compteur 7 l'état O - les bascules 12 et 13 a l'état 0, Q 12 - O, Q 13 - O - le compteur de messages erronés 17 a l'état 7 (p). La bascule 12 par sa sortie Q applique un signal binaire 1 sur la porte ET 5 qui reçoit sur son autre entrée un signal binaire également a 1 du décodeur 8 d'état maximal du compteur 6. La porte ET 5 commande alors le chargement de la mémoire 4 par le contenu du registre 1. Les huit bits successifs du premier mot NO sont enregistrés dans le registre a décalage 1. La sortie du décodeur 8 passe alors a l1état 1. La mémoire 4 contenant alors le mot FR, fait que le signal indiquant la non identité de FR et NO est a 0. La porte ET 10 reste fermée ; la porte ET 16 est par contre ouverte par le signal 1 sur la sortie du décodeur et fait avancer d'un rang l'état du compteur 17 qui prend la valeur 0. Le signal Q12 étant maintenu a 1, le contenu du registre 1 est transféré dans la mémoire 4 qui contient maintenant NO. Lors de la présence du message Ni (No # M1) dans le registre, par la sortie 9 du décodeur 8 au niveau I et la non identité de NO et M1, le compteur 17 des messages erronés passe a 1 et le mot Ni est transféré du registre 1 dans la mémoire 4. Lorsque le message N2 (M2 = M1) est présent dans le registre 1, le comparateur 3 rend la porte ET 10 passante : la bascule 12 monte a 1 (Q12 = 1, Q12 = O) et le chargement de la mémoire 4 est interdit, la porte ET 5 restant fermée. L'avance du compteur 17 est également interdite, son état reste a 1. Lorsque le message M3 (M3 i-M1) est présent dans le registre 1, le comparateur 3 maintient la porte ET 10 fermée. La sortie Q12 reste au niveau 1 et le transfert de M3 dans la mémoire est interdit. La bascule 13, ne recevant aucune commande bien que son entrée signal soit au niveau 1, reste au niveau 0. La porte ET 16 est ouverte, et le compteur des messages erronés avance d'une unité et prend l'état 2. Lorsque le message M4 (M4 = M1) est présent dans le registre 1, le comparateur ouvre la porte ET 10, le contenu de la mémoire étant Ni. La sortie Q12 de la bascule est toujours a 1, la sortie Q13 de la bascule 13 monte a 1 et constitue le signal de validation du message M1 présent dans la mémoire. Le compteur des messages erronés reste à légat 2. Lorsque les messages M5 f M1) arrive dans le registre 1, la nonridentité de M5 et M1 conduit uniquement à l'avance d'un rang du compteur 17 qui prend la valeur 3. A l'arrivée du message M6 (M6 = M1) le compteur 17 des messages erronés conserve la valeur 3. Les sept messages No a M6 ayant été reçus, le compteur 7 a coopté ces sept messages ; il est a la valeur 7. L'arrivée du mot de fin de répétition de message conduit, lors de son décodage, un nouveau cycle opératoire portant sur sept messages suivants. A la fin du message M6, par le compteur 7 arrivé a la valeur 7, on peut commander la lecture de la mémoire 4 et obtenir le message, validé par la sortie Q13 a 1 de la bascule 13, sur les sorties de la n--ire 4. On peut également commander la lecture de l'état du compteur 17, donnant le nombre de messages erronés détectés ; ce nombre donne une indication quant a la qualité de la transmission. L'avantage de cette réalisation réside dans le fait qn' tout instant le récepteur ne conserve en mémoire qutun seul message, la mémoire de capacité choisie égale au nombre de bits rentrant dans un message est donc unique. De plus, le calcul de la validation est effectuée ici au fur et a mesure de l'arrivée des messages, ce qui rend le résultat disponible dès réception des messages. La présente invention a été décrite en regard d'un exemple de réalisation. il est évident que sans sortir du cadre de cette invention on peut remplacer certains moyens par d'autres moyens techniquement équivalents. REVENDICATIONS 1/ Récepteur a détection majoritaire, d'ordre x, de messages répétitifs chacun de n bits, x étant un nombre minimal requis de messages identiques donnant la condition de validation d'un de ces messages, comportant un registre d'entree recevant les bits successifs des messages répétitifs, et un compteur délivrant un signal de détection de présence de messages dans ledit registre d'entrée, caractérisé en ce qutil comporte, en outre, une mémoire tampon unique (4) de capacité de n bits, chargée a partir dudit registre d'entrée (1) et un circuit (11, 5) de commande de chargement de la mémoire (4) élaborant un signal de mise en état de charge de la mémoire à chaque détection de présence de message dans ledit registre jusqua. détection de deux messages identiques successifs reçus dans ledit registre d'entrée. 2/ Récepteur selon la revendication 1, caractérisé en ce que ledit circuit de commande (11, 5) comporte une bascule, de type D, (12) dite bascule de chargement, commandée par un signal de détection d'identité des messages contenus dans le registre d'entrée et la mémoire respectivement et ayant son entrée information (D) au niveau 1, et une porte logique ET (5) a deux entrées recevant respectivement la sortie inverse ( de ladite bascule de chargement (12) et le signal de détection de présence de message dans ledit registre (1). 3/ Récepteur selon la revendication 2, caractérisé en ce qu'il comporte x-1 bascules de type D, supplémentaires, chacune conmandee par le signal de détection d'identité entre les messages contenus dans le registre et la mémoire et ayant son entrée information (D) reliée à la sortie directe de la bascule qui la précèdê > la première bascule étant connectée à la sortie directe de la bascule de chargement, la dernière délivrant un signal de validation du message contenu dans la mémoire.