v7Q'Q875â -*i 2034848 La présenté invention concerne un composant à semiconducteurs,, c'est-à-dire un dispositif à circuits intégrés,dans lequel onintroduit de l'or dans le corps semiconducteur et elle a trait également- à tin 5 procédé pour fabriquer ce composant à semi conducteurs. Dans un dispositif à semiconducteurs, tel qu'un transistor et une diode utilisant une ou des Jonctions PM ainsi que des porteurs minoritaires injectés à partir- de la jonction PN, il se produit un retard dans la transmission des signaux en 10 raison de ces porteurs minoritaires qui sont emmagasinés dans les régions semiconductriees adjacentes à la jonction PN quand, par exemple, le dispositif à semiconducteurs fonctionne en commutation. En outre, la forme d'onde du signal subit une distorsion ou une dégradation. L'effet dû à l'emmagasinage des porteurs minori-15 taires est appelé l'effet d'emmagasinage, tandis que le retard qui affecte la transmission des signaux est appelé le temps d * emmagasi nage. Pour réduire l'influence d'un tel effet d'emmagasinage , un procédé bien connu consiste à introduire ce que l'on 20 appelle des"centres tueurs" , c'est-à-dire une impureté capable de se comporter comme un centre de recombinaison dans un corps cristallin semiconducteur, par exemple de l'or, du platine et du fer, afin d'abréger la vie des porteurs minoritaires. Toutefois, quand on utilise de tels centres 25 tueurs, une augmentation remarquable du courant inverse au voisinage de la tension de claquage se manifeste dans la caractéristique tension-courant de la jonction PN quand cette jonction est polarisée inversement. Ce que l'on appelle le phénomène de claquage atténué se traduit par des inconvénients tels qu'une 30 diminution de la tension de claquage inverse et use augmentation du manque d'uniformité des dispositifs. En outre, dans un cristal semiconducteur, par exemple du silicium, se trouvant au-dessus de 900°C, l'or présente une vitesse de diffusion beaucoup plus grande que celle 35 des impuretés déterminant le type de conductivité et appartenant auxgroupes III et V du tableau périodique. Par conséquent, lorsque les régions constituant des éléments de circuit dans le dispositif à circuits intégrés à semiconducteurs sont séparées électriquement par les jonctions PN polarisées inversement, il est extrêmement 2 -, 70 .08759 2034848 difficile de diffuser l'or sélectivement dans le corps semiconducteur en excluant certaines régions: d'éléments de circuit» Afin de réaliser cette introduction sélective de l'or, il faut que la distance entre"les régions d'éléments de circuit soit suffisamment importante. Toutefois, ceci est contraire à l'exigence de densité qualité élevé® des éléments de circuit. Le circuit intégré, dans lequel un grand nombre de transistors sont formés dans une sous-couche de support semi-conductrice, présente une variation importante du facteur d' ampli fi cation de courant parmi les transistors ayant une structure différente. De ce fait, le degré de liberté, c'est-à-dire les possibilités de conception et d'utilisation du circuit intégré, se trouvent réduites. La présente invention a pour objet d'augmenter la tension de claquage des jonctions PN dans les dispositifs à circuit intégré dopés avec de l'or, dans lesquels les éléments de circuit sont isolés par des jonctions PN polarisées inversement . La présente invention vise également un circuit intégré dans lequel l'introduction de l'or est localisée sans sacrifier le degré d'intégration. La présente invention vise encore un procédé pour fabriquer un circuit intégré comportant un grand nombre de trans sistors capables de maintenir uniformes leurs facteurs dtamplifi-cation de courant ou de les limiter dans une gamme admissible définie. La présente invention vise aussi un dispositif à circuifeintégrés capable d'être fabriqué à grande échelle et avec un rapport de qualité élevé. Conformément à la présente invention, on utilise efficacement le phénomène suivant expliqué par la demanderesse. En effet, l'action de centre tueur de l'or introduit dans le cristal semiconducteur est réduite par une région contenant une concentration élevée d'impuretés de type N (région de type N+). Ce fait conduit à d'autres effets favorables. Dans un premier mode de réalisation conforme à la présente invention, on dispose une région de type N , de façon plus préférable une région de type N+ dopée avec du phosphore,à titre d'impureté, au voisinage d'une région semieohductrice où on désire supprimer l'action de l'or. Plus particulièrement, - • 5 ... 70 Q'8759 • : on fait en sorte que cette région de type K+ soit en'contact avec la région dans laquelle est formé un élément de circuit semiconducteur, La formation de la ou des régions de type dans une région d'isolement semiconductrice séparant électriquement les éléments ,de circuit semiconducteurs les uns des autres -évite la dégradation.du. degré.d'intégration. Dans.un.autre mode de réalisation conforme à la .présente invention, tous les transistors formés dans une sous-couche de support, semiconductrice sont entourés de ou des régions de type N+ . Des expériences effectuées par la demanderesse et décrites par la suite, il ressort de façon plus nette qu'une partie de l'or introduite dans la sous-couche semiconductrice . est capturée . par la. région de type N+ et on commande la répartition de l'or dans la sous-couche en réglant la forme de la région de type N+ . Les caractéristiques ci-dessus ainsi que d'autres caractéristiques de la présente invention apparaîtront au cours de la description des modes de réalisation préférés donnée ci-. après en référence au dessin annexé sur lequel: les fig. la , 2 et 5 sont des vues en plan de . transistors conformes à la présente invention; la fig. lb est une coupe faite par 1^ - 1-^ de la fig. la ; les fig. 4a à 4c montrent la répartition de la tension de claquage inverse des transistors représentés sur les figures.la, 2 et 3, respectivement; la.fig. 5 est un schéma de connexion d'un circuit DTL ( circuit de logique à diodes et transistors); la fig. 6 est une coupe partielle d'un circuit intégré conforme.à un mode de réalisation de la présente invention;. la fig. 7 est un schéma de connexion d'un circuit intégré, conforme à un. autre mode de réalisation de la présente invention; . .... les fig. 8a et 8b sont des vues de dessus de la plaquette semiconductrice du circuit intégré pendant des phases • de fabrication différentes conformes à un autre mode de réalisation de la présente invention; les fig. 9a à 9c et la fig. 10 sont des coupes de.la plaquette semiconductrice, représentée sur les fig. 8a et 8b^ v 4 70 08759 2034848 au cours des diverses phases de fabrication conformes à la présente invention; , les fig. lia et 11b montrent la répartition du courant de base de transistors fabriqués conformément à la présente invention. En premier lieu, on va expliquer le phénomène spécial constaté par la demanderesse, cela en se référant aux transistors dopés avec de l'or. Ce phénomène, c'est-à-dire le point fondamental de la présente invention, apparaît quand on forme une région à concentration élevée d'impuretés dans un dispositif à jonction PN dopé avec de l'or. Les fig. la , lb , 2 et 3» où des références identiques sont utilisées pour désigner des parties identiques, sont des vues en plan de transistors dopés avec de l'or. Pour des raisons d'explication, les pellicules de passivation recouvrant la surface des sous-couches de support semiconductrices ont été omises. La référence 1 désigne une région de collecteur, la référence 2 se rapporte à une région de base formée dans la région de collecteur 1 et la référence 3 désigne une région d'émetteur formée dans la région de base 2. Les éléments 6,7 et 8 sont, respectivement, les électrodes d'émetteur, de base et de collecteur reliées par contact ohmique aux régions 1, 2 et 3. Dans tous les transistors ci-dessus, les régions 1, 2 et 3 sont fabriquées dans les mêmes conditions et elles ont,respectivement, les mêmes dimensions et formes. Par ailleurs, les régions 5 de type N+ formées au voisinage des jonctions de collecteur 4 ont des surfaces et des formes différentes, comme on peut le voir sur les fig. la, 2 et 3, les surfaces étant de 560 p. sur la fig. la , 1500 sur la fig. 2 et 3500 ji2 sur la fig. 3. "" p La surface delà région d'émetteur 3 est de 600 fi . Ces transistors sont fabriqués au moyen de la technique de diffusion sélective classique . En premier lieu, on prépare une sous-couche (collecteur) 1 en silicium de type N et ayant une conductivité de 0,2 ohm.cm et on oxyde la surface. On enlève ensuite sélectivement la pellicule d'oxyde (non représentée) se trouvant sur la sous-couche 1 en utilisant la technique de photogravure classique,de manière à préparer une fenêtre destinée à la diffusion d'une base. On chauffe la sous-couche de silicium 1 à 975°C pendant 45 minutes dans une atmosphère contenant du trioxyde de bore B^O-^de manière qu'une source - 3 70 08759 2034848 d'impuretés constituée principalement par du bore soit déposée sur la surface de la sous-eouche de silicium 1. Ensuite, on dépose une mince pellicule d'or sur l'autre surface principale de la sous-eouche 1 au moyen de la technique de dépôt par évaporation. On traite à chaud la sous-couche de silicium 1 à 1200QC pendant 25 minutes dans une atmosphère comprenant de la vapeur d'eauTde manière à diffuser le bore dans la sous-eouche et à former une région de base 2;- En même temps» l'or diffuse dans la sous-couche 1 , On forme une nouvelle pellicule d'oxyde sur la surface de la sous-eouche de silicium dans la partie de fenêtre de la pellicule d'oxyde. La région,de„base 2 a une pro- speexfique o fondeur d'environ 5 p et une résistance/d environ 100 ohms/ cm . Ensuite, on prépare dans la pellicule d*oxyde recouvrant la surface de la sous-eouche 1 des fenêtres destinées à la formation de l'émetteur 3 et dejla région 5 de type N+. On place alors la sous-couche 1 pendant 8 minutes dans une atmosphère comprenant une vapeur de POCl^ avec et 0^ comme gaz porteurs, à line température de 1100°C, de manière à déposer une source d'impuretés, constituée principalement par du phosphore, sur la surface de la sous-couche 1. Grâce au traitement thermique suivant à 1080°C pendant 8 minutes, le phosphore diffuse dans la sous-couche , grâce à quoi on obtient une région d'émetteur 3 et une région 5 de type N+ dans la sous-eouche 1 de silicium. La région d'émetteur 3 et la région 5 de type N+ ont une profondeur d'environ 2 fi et une résistance/1 ^envîr§ne3 ohms/cm2 . Enfin, en utilisant les techniques dephotogravure et d'évaporation , on relie respectivement les électrodes de collecteur, de base et d'émetteur 8, 7 et 6 aux régions correspondantes 5 *2 et 3- On a représenté sur les fig. 4a, 4e les résultats des mesures des caractéristiques des transistors ci-dessus, c'est-à-dire la tension de claquage des^onctions PN entre les régions de collecteur et de base. Sur la fig. 4a , où l'axe des ordonnées représente le nombre de transistors et l'axe des abscisses représente la tension de claquage , on voit que l'on a représenté les caractéristiques d'un grand nombre de transistors dont chacun possède la structure de transistor illustrée sur la fig. la . Les fig. 4b et 4c montrent les caractéristiques de deux groupes de transistors possédant les structures de transistors représentées sur les fig. 2 et 3* respectivement. Comme il apparaît sur les graphiques de ces figures, les 6 70 08759 2034848 transistors dopés avec de l'or sont plus influencés par la région 5 de type NT que les transistors sans or. Du fait que la- surface de la région 5 de type N est plus grande, on peut améliorer la tension de claquage et le rendement. Bien que 5 d'"autres influences de la région 5 de type N+ sur les caractéristiques n'aiafcpas été représentées on évite 1* augmentation du courant inverse dû au phénomène de claquage atténué qui accompagne l'introduction d'or. En outre, on a constaté que le facteur d'amplification de courant augmente avec la surface 10' de la région 5 de type N+ . Ces avantages se prouvent d'autant plus accrus que la surface de la région 5 de type N+ est plus grande. L'effet de la région de type N+ devient remarquable quand Of\ "3y la concentration du phosphore est supérieure à 10 atomes/cm-7, de préférence lorsqu'elle est comprise entre 10^®et 5xl02*^atom^/cm3 15 Le fait que la formation de la région de type N+ détruit l'action de l'or est sans doute dû au fait que l'or atteint la région de type N et son voisinage^u il est emprisonné ou absorbé par cette région^ce qui fait que la concentration de l'or au voisinage de cette région est plus faible. 20 On peut obtenir le même résultat non seulement dans un transistor NPN mais aussi dans une diode du type à jonction et dans un transistor PNP quand on forme une région de type N+ dans la sous-couche de type P. Par conséquent, le concept inventif de la pré-25 sente invention réside dans la disposition de la région de type dans la région d'isolement d'un dispositif à circuits intégrés dopé avec de l'or adjacent à un ou des éléments de circuit choisis. On va. expliquer un mode de réalisation de la 30 présente invention en se référant aux figures 5 et 6. La fig„ 5 représente un circuit de logique à diodes et à transistors (circuit DTL) dans lequel D^, Dg et D^ sont des diodes de portes, D^ est une diode de changement de niveau (habituellement plusieurs de ces diodes sont reliées en série), Tr est un transistor 35 inverseur, R-^ est une résistance de porte et Rg est une résistance de charge. Pour diminuer le temps de retard des signaux de sortie par rapport aux signaux d'entrée et pour empêcher la déformation des formes d'ondes des signaux, il est désirable de diminuer le temps d'emmagasinage des diodes de portes D.^ à D^ ainsi que 40 celui du transistor inverseur T . Pour cette raison, il est 70 08759 7 2034848 désirable d'y introduire des centres tueurs. Par ailleurs, la diode de changement . de niveau Dj^ a pour rôle- d'accélérer l'action de rétablissement du transistor inverseur en contraignant le potentiel de .base à s'annuler ou à assurër une ■ ■ - . i. ai t 5 polarisation inversech/de la variation des charges "électriques emmagasinées dans la diode D^. Par conséquent, l'introduction d'une matière jouant le rôle de centre tueur dans la diode pour diminuer la charge d'emmagasinage est inutile, voire défavorable. 10 Conformément à la présente invention, on forme le circuit ci-dessus dans une sous-couche semiconductrice '20 sous forme d'un dispositif à circuits intégrés tel que celui représenté sur la fig. 6, dans lequel la partie 21 est la diode de porte Dl* D2 ou la partie 22 est la diode de changement de niveau 15 Dj| et 23 est le transistor inverseur Tr. On réalise le dispositif de la manière suivante. ,, En premier lieu, on prépare une sous-couche 24 de silicium de type P. On diffuse sélectivement de l'antimoine dans la surface principale de la sous-couche 24 de manière à former au sein dé eel-, . couches + 20 le-ci des,/ 26 et 27 de type N . On forme une couche epitaxiale 25 de silicium de type N sur la surface principale au moyen de la technique de croissance épitaxiale. On fait diffuser du bore sélectivement dans la couche épitaxiale 25»de manière à former une région.d'isolement 28 de type P, atteignant la surface de la 25 sous-couche et isolant électriquement l'une de l'autre plusieurs régions semiconductrices 29 à 31 de type N . Ensuite, pour former des régions 32 à 34 de type P dans les régions semicondutrices 29 à .31 respectivement, on dépose localement sur la surface de la couche épitaxiale 25 une matière comprenant une impureté , telle 30 que de l'oxyde de bore, cela en utilisant comme masque la pellicule 38 d'oxyde de silicium, grâce à quoi le bore diffuse dans la surface de la couche épitaxiale découverte 25. On enlève l'oxyde de bore déposé au moyen d'un agent corrosif tel que HP et, ensuite, on dépose de l'or sur la surface principale 35 opposée de la sous-couche semi^conducrice 24. Ori soumet à un traitement thermique le corps semiconducteur'20 dans une- atmosphère oxydante contenant de la vapeur d'eau , grâce à quoi le bore contenu dans la surface de la couche épitaxiale 25 diffuse et des régions 32 à 34 de type P se trouvent formées. En même 40 temps, 1 ' or est diffusé dans le corps semiconducteur 20. Pendant 70 08759 8 2034848 le traitement thermique, une nouvelle pellicule d'oxyde se forme sur la couche épitaxiale 25. Ensuite, grâce à la technique de diffusion sélective, on introduit du phosphore sous concentration élevée 5 (1020 à 5 x lO2^" atome s/cm^ } dans les régions 32 et 34 de type P ainsi que dans la région d'isolement 28 entourant la région 30 de type N, de manière à former ainsi des régions 35 à 37 de type N+. Dans ce cas, pour assurer de bons contacts ohmiques, on peut former simultanément les régions 45 et 46 de 10 type N+. Etant donné que la région 36 de type N+ est formée simultanément avec la région d'émetteur 37 de type N+, aucune opération spéciale n'est nécessaire pour former la région J>6 de type N+ . Finalement, on forme sur des régions désignées, 15 à travers la pellicule d'oxyde 38 de passivation, des couches métalliques 40 à 44 servant d'électrodes ou de connexions. Bien que la région 36 de type N+ soit annulaire dans ce mode de réalisation, la forme peut être des types représentés sur les fig. la et 2. 20 Dans le mode de réalisation ci-dessus, étant donné que la diode de changement de niveau 22 est entourée par la région 36 de type N+ tandis que l'autre diode 21 ne l'est pas,l'or introduit dans le corps de silicium ne réagit qu'avec la diode de porte 21 et avec le transistor inverseur 23 mais non 25 pas avec la diode 22 de changement de niveau. Grâce à la présence de la région 36 de type N+, l'action de l'or est annihilée dans une région étroite définie de la matière semiconductrice. C'est pourquoi le degré d'intégration peut être amélioré. On peut former des régions 36 de type N dans 30 les régions d'éléments semiconducteurs séparément des régions 45 et 46 de type N+ . Dans le mode de réalisation ci-dessus, étant donné que la région d'isolement 28 a une certaine largeur, on forme, en fait, la région 36 de type N+ dans ces régions d'isolement 28. Il n'y a pas besoin de disposer une surface 35 supplémentaire pour former la région 36 de type N+ . On n'observe ni une dégradation du degré d'intégration ni uneaugmentation de la capacité d'isolement de la jonction. En outre, comme expliqué à propos de la diode de changement de niveau, les caractéristiques , telles que la 40 tension de claquage et le courant de fuite, des éléments de 70-08759 9 2034848 circuit particulier ainsi que leurs variations parmi les éléments peuvent être améliorés. Il en résulte que les caractéristiques générales et le rendement du circuit intégré sont meilleurs. Etant donné que la technique de diffusion dimpureté est un procédé classique, les techniciens en la matière peuvent fabriquer facilement le dispositif en se référant aux conditions décrites à propos des figures la, lb, 2 et 3. Le temps d'introduction de l'or dans le corps de silicium 20 n'est pas critique. On va expliquer,en se référant aux figures 7> 8a, 8b, Sa. à 9ç et 10,un autre mode de réalisation conforme à la présente invention. Habituellement, quand on forme plusieurs transistors dans une couche cristalline semiconductrice, il existe une restriction de fabrication et d'utilisation importante des circuits intégrés en ce sens que l'amplification de courant est très différente suivant les types des transistors. Dans ce mode de réalisation, tous les transistors formés dans une sous-couche semiconductrice sont entourés par des régions de type N+ fortement dopées, grâce à quoi le facteur d'amplification de courant est maintenu dans une certaine gamme. La fig. 7 montre le schéma de circuit d'un circuit intégré auquel est appliquée la présente invention. Le circuit est constitué par un transistor à émetteur multiple, un déphaseur T-^ > des transistors Tet branchés suivant un montage Darlington , un transistor inverseur T^,_ , plusieurs diodes reliées respectivement aux émetteurs du transistor à émetteur multiple , et des résistances R-^ et . La fig. 8b est une vue de dessus de la sous-couche semiconductrice 51 dans laquelle le circuit représenté sur la fig. 7 est intégré conformément à la présente invention. Sur la fig. 8b , la région 56 estla région de collecteur du transistor T-q à émetteur multiple et la région 57 est la région de collecteur du transistor , les deux régions 56 et 57 étant complètement entourées par la région fortement dopée 91 de type N+ . La région 58 est le collecteur commun des transistors T-^ et T-j^. Les régions de base 65 et 66 sont pratiquement complètement entourées par la région fortement dopée 89 de type N+ afin qu'il existe un contact ohmique entre l'électrode de collecteur et une autre couche fortement dopée 92 de type N+, cela conformément l€r '70 08759 ' 2034848 à la présente invention, La région 59 est la région de collecteur du transistor inverseur T15* La région fortement dopée 83 de type Nr" est- , conformément à la présente invention, formée dans la région de collecteur 59 de manière à entourer complètement la 5 région de base 67. La fig. 8a est une vue de dessus de la sous-couche semiconductrice 51 avant la formation des régions d'émetteur et d'autres régions de type N+ à concentration en impureté élevée. On va expliquerfen se référant aux fig. 8a, 8b, 10 9a , 9b, 9ç et 10,les phases de fabrication du circuit intégré conforme à ce mode de réalisation. En premier lieu, on prépare une sous-couche semiconductrice 52, par exemple en silicium monocristallin de type P. On forme dans les parties désignées de|.a surface 15 principale de la sous-couche 52 , comme représenté sur les fig. 9a et 10, des régions 95, 96 et 98 fortement dopées avec une impureté de type N . En utilisant le procédé bien connu de croissance en phase vapeur, on fait croître une couche épitaxiale 53* de type N, de silicium imnocristallin, sur la surface de 20 la sous-couche semiconductrice 52. Cette couche épitaxiale 53 a une résistivité d'environ 0,2 ohmtcm et une épaisseur d'environ 10 microns. Les régions fortement dopées 95> 9& et 98 de type N sont recouvertes par la couche épitaxiale 53- Ensuite, en utilisant la technique de diffusion 25 sélective bien connue, on diffuse localement dans la couche épitaxiale 53 » à travers les ouvertures ou fentes présentes dans la couche-masque 97 de bioxyde de silicium, uneimpureté déterminant le type P* grâce à quoi on forme unerégion d'isolement 54 atteignant la sous-couche semiconductrice 52 de type P, comme 30 représenté sur la fig. 9a . La couche épitaxiale 53 est divisée en plusieurs régions 55 à 62 de type N dans la région d'isolement 54, comme on peut le voir sur la fig. 8a . On diffuse une impureté de type P, par exemple du bore, à des positions désignées de la couche épitaxiale 53 à 35 travers les ouvertures ou fentes pratiquées dans le masque 97* comme représenté sur la fig. 9b , cela en utilisant le procédé de diffusion bien connu, en formant ainsi des régions 63 à 75 de type P , comme on peut le voir sur la fig. 8a . Les régions 73 de type P ont une surface de plus grande valeur que les 40 régions isolées 61 de type N et les recouvrent complètement. 70 08759 ii 2034848 La diffusion de lrimpureté est effectuée dans une atmosphère oxydante de manière que la surface de la couche épitaxiale découverte par les ouvertures ou fentes du masque 97 soient oxydées et recouvertes à' nouveau par une couche d'oxyde de 5 silicium. Comme représenté sur la fig . 9ç i on diffuse à des positions désignées de la couche épitaxiale 53j à travers les ouvertures ou fentes de la couche d'oxyde 97> une impureté de type N, par exemple du phosphore, de manière à former ainsi 10 plusieurs régions fortement dopées J6 à 89 et 91? 92, de type N+, comme représenté sur la fig. 8b . La région 63 de type P formée dans la région 56 de type N , c'est-à-dire la région de collecteur du transistor T-^ à émetteur multiple sert de base auxtransistors, tandis que plusieurs des régions 76 de type N' 15 formées dans la région de base 63 servent d'émetteurs au transistor T-^ • La région fortement dopée 85 de type N+ est formée pour relier un contact ohmique à la région de collecteur 56 qui est complètement entourée par la région fortement dopée 91 de type N+ formée dans la région d'isolement 54. La région forte-20 ment dopée 91 de type N+ a ure profondeur d'environ 2 microns et une largeur d'environ 2 microns. Elle est formée à une distance d'environ 1 fvàe la région de collecteur et à environ 25 p de la région de base 63. Il est désirable que la concentration en impureté de cette région 91 de type N soit comprise PO P"L "5 25 entre 10 et 5 x 10 atomes/cm . Sur la fig. 8b , la région 57 dè type N est la région de collecteur du transistor déphaseur n forme une région de base 64 de type P, une région d'émetteur 77 de type N"4" dans la région de base 64, et des régions fortement dopées 30 78 et 79 de type N+ destinées à former un contact ohmique de collecteur sont contenues dans la région de collecteur 57-Comme dans le cas du tansistor T^, le transistor est aussi entouré complètement par la région fortement dopée 91 de type qui est formée dans la région d'isolement 54, conformément à 35 la présente invention. Bien que n'étant pas représenté , on forme sous la région de collecteur 57 du transistor une couche fortement dopée de type N , comme représenté dans la région 95- La région 58 de type N joue le rôle du collecteur 40 commun des deux transistors et T-^ qui sont reliés de manière 70 08759 2034848 à constituer un circuit Dârlington, On forme, dans cette région 58 de type N, la région de base 65 de type P.et la région d'émetteur 80 de type N+ du transistor T-^ ainsi que la région de base 66 de type P et les régions d'émetteur 8l de type N+ 5 du transistor T-^ . La région fortement dopée 89 de type N+? dont le profil est celui d'un Fsest destinée à constituer un contact ohmique pour la région de collecteur commun 58. On forme, en lui donnant le profil d'un L , une région fortement dopée 92 de type N+ dans la région d'isolement 54 > cela conformément à la 10 présente invention. Bien que les transistors T-^ et T-^ soient différents des transistors T,-^ et en ûe sens que la région fortement dopée 92 de type N n'entoure pas complètement les régions de base 65 et 66, l'environnement des régions de base 65 par des régions de type N+ est sensiblement complété par la 15 région 92 en association avec la région fortement dopée 89 de type N+. La région 59 de type N joue le rôle de région de collecteur du transistor inverseur et contient la région de base 67 ainsi que plusieurs régions d'émetteur 82 de type N. 20 le transistor est différent des transistors ^2J ^"13 par le fait que la région fortement dopée 83 de type N+ est formée dans la région de collecteur 59 de manière à entourer la région de base 67. La région 83 formée annulairement.conformément à la présente invention,est destinée aussi à constituer 25 un contact ohmique pour la région de collecteur 59• On a représenté sur la fig. 10 une coupe du transistor . La région 62 représentée sur la fig. 8b est un élément d'essai. Etant donné que cette région n'a aucun rapport direct avec la présente invention, on n'en donnera aucune expli-30 cation. Plusieurs régions 68 à 72 de type P formées dans la région 60 de type N, comme représenté sur la fig. 8a , constituent les résistances R11 à dans le circuit représenté sur la fig. 7. La valeur des résistances R.^ et R-^ est de 35 4 kA , celle de la résistance R12 est de 1,6 kJl , celle de la résistance R,-» est de 1 k-R. et celle de la résistance R-, c est de 15 60 ohms. Plusieurs régions 73 de type P et plusieurs régions 84 de type N+ forment les diodes D à jonction PN, représentées sur la fig. 7- 13 70 .08759 2034848 On fait alors évaporer- de 1 ' or en une mince couche sur le verso de la sous-eouche semiconductrice 51 et on le fait diffuser dans la sous-couche en chauffant cette dernière à environ 1000°C. 5 Un grand nombre d'éléments de circuit ainsi formés sont reliés les uns avec les autres par des couches métalliques , par exemple des cottches d'aluminium, "s'étendant sur la pellicule d'oxyde 97 de manière à constituer un circuit tel que celui représenté sur la fig. 7. 10 On a prélevé II échantillons du même type de circuits intégrés à semiconducteurs fabriqués au moyen du procédé mentionné ci-dessus. Le résultat des mesures du courant de base Ig dans des conditions particulières de fonctionnement des transistors formés dans la sous-couche 51 est représenté sur la points 15 fig. 11b sur laquelle les groupes cfe/aans les colonnes à T-^ montrent les valeurs mesurées. Les colcnnes à T-^ correspondent aux transistors ^ ^15 respectivement. Les points correspondants , par exemple les points à l'extrémité de gauche dans les colonnes respectives, indiquent les données relatives aux. transis-20 tors formés dans la même sous-couche semiconductrice. Comme on peut le voir sur cette figure, quand les conditions de fonctionnement sont les mêmes, par exemple quand le courant d'émetteur IE = 1 mA et la tension de collecteur VçE = 1 v, le courant de base I-g ou le facteur d'amplification de courant (ftpg = ïç/lg) 25 se répartissent à l'intérieur d'une certaine gamme étroite. La fig. lia montre la répartition du .courant de base, ou du facteur d'amplification de courant, quand le circuit intégré à semiconducteurs ne comporte pas de telles régions fortement dopées de type N+ . Sur cette figure comme sur la 30 fig. 11b , l'abréviation S.R.A,. N+ signifie sans région annulaire N4 . Comme on peut le voir sur cette figure, le facteur d'amplification de courant diffère avec le type de transistor dans la sous-couche. En d'autres termes, le courant Lg se répartit dans une large gamme. .En conséquence, en entourant les transistors 35 formés dans la sous-couche semiconductrice.avec dés régions fortement dopées H*", on peut faire en sorte que le facteur d'amplification de courant soit réparti dans une gamme étroite constante. En outre, quand on fabrique simultanément un grand nombre de circuits intégrés du même type, il est souhaitable 40 que le facteur d'amplification de courant des transistors formés 70 08759 * ,2034848 dans chaque circuit intégré se trouve dans une gamme aussi étroite que possible ce que l'on peut obtenir en appliquant la présente invention. Spécialement, le transistor à émetteur multiple 5 fabriqué au moyen, du procédé habituel présente une^rariation importante de son courant de base étant donné que la région de 4" base n'est pas entourée par une région de type N destinée â diminuer le facteur d'amplification de courant dans la direction latérale. Une chose plus défavorable est que la tension de 1Q claquage entre l'émetteur et le collecteur se trouve réduite^ comme décrit à propos de la fig. 4a , et cet inconvénient a été la raison principale d'une diminution du rendement. La dégradation du rendement est d'autant plus remarquable que le facteur général d'amplification de courant d'un circuit intégré est grande. 15 Toutefois, grâce à la présente invention, etest-à-dire du fait que l'on entoure la région de base avec la région de type N+ , la tension de claquage atteint une valeur élevée même lorsque le facteur d'amplification de courant est grand et on obtient un rendement élevé. 20 L'action d'emprisonnement de la région de type N+ , c'est-à-dire la neutralisation localisée de l'action de l'or dans la sous-couche semiconductrice^est déterminée par les dimensions , la forme, la concentration en impureté de la région de type N+ et par la position relative entre la région de 25 type N+ et la région semiconductrice ou l'action d'emprisonnement est recherchée. Ces conditions peuvent être déterminées arbitrairement en appliquant la présente invention. Bien que l'on ait donné l'explication de modes de réalisations particuliers de la présente invention, il est 30 bien entendu que cette dernière ne se limite pas à ces modes de réalisation et que des variantes ou des modifications peuvent être apportées sans sortir pour autant de son cadre général. Par exemple, on peut introduire de l'or dans le semiconducteur de manière à commander les dimensions de la région de type N+ et, 35 par conséquent, à régler à une valeur appropriée en fonction des besoins le facteur d'amplification de courant de plusieurs . transistors formés dans la sous-couche. 70 08759 15 2034848 ... REVENDICATIONS 1.- Dispositif à semiconducteurs, particulièrement un,circuit intégré comprenant un corps semiconducteur dopé avec une matière constituant des centres tueurs, une région semiconductrice formée dans une surface'principale du corps semiconduc- 5 teur et constituant, avec la matière seconductrice adjacente du corps, une jonction PN se terminant à la surface principale, le dispositif à semiconducteurs susvisé étant caractérisé par le fait qu'il comprend des moyens d'emprisonnement ou de capture comprenant au moins une région fortement dopée de type N espacée 10 de ladite première région semiconductrice et formée dans la surface principale de manière à entourer ladite région semiconductrice afin d'emprisonner ou d'absorber la matière jouant le rôle de centres tueurs et formée dans la sous-couche. 2.- Dispositif à circuits intégré comprenant le 15 dispositif à semiconducteurs suivant la revendication 1, caractérisé par le fait que ledit corps semiconducteur comprend une sous-couche semiconductrice d'un premier type de conductivité comportant une surface principale, plusieurs premières régions semiconductrices d'un second type de conductivité disposées sur 20 ladite surface principale de la sous-couche de manière à être espacées les unes deç autres et à comporter une surface principale, une seconde région semiconductrice d'un premier type de conductivité formée dans chaque première région semiconductrice, une ou plusieurs des premières régions semiconductrices étant 25 dopées avec une matière formant des centres tueurs, et une région d'isolement de matière semiconductrice du premier type de conductivité disposée sur la surface principale de la sous-couche parmi la multiplicité précitée de premières régions semiconductrices et constituant des régions PN se terminant à ladite 30 surface commune avec la multiplicité précitée de premières régions semiconductrices, respectivement; et par le fait que la région fortement dopée de type N est formée dans la région d'isolement précitée de manière que les moyens d'emprisonnement ou de capture susvisés entourent une ou plusieures desdites régions semicon-35 luctrices à la surface commune. 3.- Dispositif à circuits intégrés suivant la revendication 2, caractérisé par le fait qu'au moins l'une des premières régions semiconductrices comprend une région de.base du premier type de conductivité et une région d'émetteur du 70 08759 16 2034848 seeond type de conductivité formée dans ladite région de base de manière à constituer un transistor et par le fait que les moyens précités d'emprisonnement ou de capture sont formés de manière à entourer la région de base de ce transistor à ladite 5 surface commune. 4.- Dispositif à circuits intégrés suivant la revendication 3* caractérisé par le fait que certaines des régions semiconductrices entourent les régions de base du second type de conductivité et les régions d'émetteur du premier type 10- de conductivité formées dans lesdites régions de base, respectivement, de manière à constituer plusieurs transistors e^ar le fait que les moyens d'emprisonnement ou de capture comprennent plusieurs régions fortement dopées de type N formées dans ladite région d'isolement et dans une ou plusieurs desdites 15 régions semiconductrices afin d'entourer la totalité des régions de base desdits transistors à la surface commune précitée, respectivement. 5.- Dispositif à circuits intégré comprenant le dispositif à semiconducteurs suivant la revendication 1, 20 caractérisé par le fait que le corps semiconducteur précité comprend une région de collecteur d'un premier type de conductivité constitué dans ce corps semiconducteur et s'étendant jusqu'à la surface principale, une région de base d'un second type de conductivité formée dans la région de collecteur et 25 s'étendant jusqu'à la surface principale, et plusieurs régions d'émetteur fortement dopées du premier type de conductivité formées dans la région de base et s'étendant jusqu'à la surface principale, et par le fait que ladite région fortement dopée de type N entoure complètement la région de base. 30 6.- Dispositif à circuits intégré suivant l'une quelconque des revendications 2, 3 et 4, caractérisé par le fait que le premier type de conductivité précité est le type P et que le second type de conductivité est le type N et par ]e fait que les moyens d'empris-onnement ou de capture comprennent en outre 35 une autre région fortement dopée de type N formée dans l'une desdites premières régions semiconductrices et espacées des secondes régions semiconductrices et que les régions fortement dopées de type N sont, dans leur ensemble, disposées de manière à entourer complètement celle des premières régions semiconduc-40 trices qui vient d'être mentionnée en dernier. 70 08759 17 2034848 7. - Dispositif à circuits intégrés- suivant I 'une quelconque des revendications 2, 3 ou 4, caractérisé par le fait que le premier type de conductivité précité est le type P et que le second type de conductivité est le type N, et par le fait que les moyens d'empri sonnement ou de capture comprennent en outre une autre région fortement dopée de type N formée dans l'une desdites premières régions semiconductrices et espacées des secondes régions semiconductrices et que les régions précitées fortement dopées de type N sont, dans leur ensemble, disposées de manière à entourer pratiquement entièrement celle desdites premières régions semiconductrices qui a été mentionnée en dernier. 8.- Dispositif à circuits intégré; suivant l'une des revendications 1 à 5 prises dans leur ensemble, caractérisé par le fait que le premier type de conductivité est le type P et que le second type de conductivité est le type N. 9.- Dispositif à circuits intégrés suivant l'une quelconque des revendications 1 à 8, caractérisé par le fait que la matière constituant les centres tueurs est de 1'or et que la région fortement dopée de type N est dopée avec du phosphore. 10.- Dispositif à circuits intégréssuivant la revendication 8, caractérisé par le fait que la concentration en impureté de phosphore dans ladite région fortement dopée de type OD 01 N est comprise entre 10 et 5 x 10 atomes/cm .