La présente invention concerne des circuits utilisables avec un dispositif dé mémoire à vitesse élevée et. particulièrement des.circuits tels qu'ils distinguent les signaux binaires un et zéro, lus à vitesse élevée à partir d'un dispositif de mémoire. 5 Dans de nombreux types de dispositifs de mémoire, particulièrement les dispositifs de mémoires à lecture;non destructive, on réalise la lecture è une vitesse élevée et l'information binaire est représentée par une ondulation positive suivie par Une ondulation négative pour représenter un un binaire. Un zéro binaire est représenté par une ondulation négative suivie par une on-10 dulation positive. Le signal principal est l'ondulation positive pour un "un" binaire et l'ondulation négative pour le zéro binaire. L'ondulation négative pour le un binaire et l'ondulation positive pour le zéro binaire sont appelées ondulation parasite et ces signaux sont indésirables mais sont inhérents aux lectures de dispositifs de mémoire. On a réalisé diverses tentatives pour éli-15 miner les signaux retour et leurs effets. Une des approches les plus communes est décrite en détail dans la demande de brevet déposée en France le 28 Septembre 1366 et obtenue sous le numéro 1 495 747 par la demanderesse. Bien que les diverses solutions suggérées par l'art antérieur trouvent une application dans certains domaines techniques, leur utilisation est quelque peu limitée 20 dans la technologie qui est en rapport avec les circuits intégrés et est particulièrement limitée dans les domaines où la fiabilité nécessite que les sorties provenant du dispositif de mémoire soit facilement contrôlée pour les erreurs. L'objet principal de cette invention est de fournir un nouvel arrangement 25 de circuit pour détecter fidèlement les uns et zéros binaires provenant d'un dispositif de mémoire à vitesse élevée qui surmonte les difficultées précitées. Un autre objet de cette invention est de fournir un nouvel arrangement de circuit pour détecter fidèlement les uns et zéros binaires provenant d'un dispositif de mémoire à vitesse élevée pouvant être facilement mis sous la 30 forme de circuits intégrés. Un autre objet de la présente invention est de fournir un nouveau circuit de détection pour utilisation avec des dispositifs de mémoire à vitesse élevée dont la fiabilité distingue les signaux un binaire et les signaux zéro binaire et qui permet aussi un accès facile au circuit de sortie pour réaliser la détec-35 tion d'erreur. On satisfait aux objets ci-dessus et à d'autres en prévoyant un circuit de détection qui comprend un amplificateur différentiel relié aux sorties d'une source de signaux formée de dispositifs de mémoire; l'amplificateur différentiel comprend une première et seconde sortie reliée à un circuit de seuil fonc-40 tionnant pour détecter des signaux de sens positif et pour commuter des cir- 69 32234 2 2028066 cuits bistables pour indiquer la présence d'un-signal un binaire-ou zéro binaire. -Dans la réalisation préférée, les circuits bistables comprennent une paire de bascules qui sont enclenchées par des signaux provenant des sorties du circuit-de seuil. L'ordre auquel sont enclenchées les-bascules est indica-5 tif de là présence d'un signal un binaire ou zéro binaire»;L'ordre auquel sont enclenchées les bascules est détecté par une poçte ET. INVERSE reliée aux sor-" ties des bascules et fonctionnant pour produire un signal de sortie pour enclencher une bascule de données. La "connexion ;de la porte • ET INVERSE aux bascules ;de sortie est-réalisée de telle " sorte que -la porte ET ilNVERilaRraduise seule-10-' ment;une impulsion de sortie lorsque l'ordre de commutation des.bascules se produit èn-réponse à un signal un binaire. Lorsqu'un signal .zéro^binaire se produit, ou .lorsque l'ondulation positive d'une ondulation parasite provenant du zéro binaire sè produita la porte ET INVERSE ne fonctionnera pas et bloquera toute opération d'enclenchement de la bascule de données de sortie. Ainsi, 15 si la bascule de sortie de données a été enclenchée, un "un" binaire BSt indiqué. Si elle n'a pas été enclenchée au moment de lecture, un zéro, binaire est indiqué. Ainsi, avec un tel arrangement, on élimine des problèmes, associés avec le retour dans les signaux binaires. En utilisant des bascules manoeuvrées par des circuits de seuil qui sont commutés par à la fois les signaux de sens 20 positif principal et de retour, on peut réaliser facilement la détection d'erreur. Dans la configuration spécifique de la présente invention, la plupart des composants sont facilement fabriqués selon la technique des circuit! intégrés sans sacrifier à la vitesse) on abouti à une simplification Importante du circuit désiré. 25 D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit fait en référence aux dessins annexés à ce texte et qui représentent unB réalisation préférée de l'invention. La figure 1 représente, sous forme combinée de blocs et de parties détaillées, une réalisation préférée d'un circuit de détection selon la présente 30 invention. La figure 2 représente en détail une réalisation d'un circuit de seuil utilisé dans le circuit de détection de la figure 1 ; et La figure 3 représente les formes des signaux qui se produisent aux divers endroits et moments dans le circuit de la figure 1 et on les présente pour 35 aider l'explication du fonctionnement du circuit des figures 1 et 2. A la figure 1, une source de signal 10, qui peut être un dispositif de mémoire est couplée à un amplificateur différentiel 11 qui fournit une première sortie sur une ligne 12 et une seconde sortie sur une ligne 13. Un amplificateur différentiel qui peut convenir ici peut prendre diverses formes 40 connues et de préférence peut être du type connu dans le commerce sous le 69 32234 3 2028066 numéro SN 5510 commercialisé par Texas Instruments, Inc. et décrit dans leur catalogue de circuits intégrés 1867-68 à la page 4505. Les sorties sur les lignes 12 et 13 sont en outre amplifiées par un circuit amplificateur 14 et un transformateur 15, comme représenté. Le circuit d'amplification 14 est es-5 sentiellement un amplificateur double à étage unique, et le transformateur 15 peut être du type connu dans le commerce sous le numéro 6065 commercialisé par Puise Engineering, Inc. La ligne de sortie 12 de l'amplificateur différentiel 11 est reliée par l'intermédiaire d'un condensateur 16 à la base du transistor EJ1. La ligne de sortie 13 de l'amplificateur différentiel 11 est 10 reliée par l'intermédiaire d'un condensateur 17 à la base du transistor 02^ Les résistances Rl et R2 sont reliées à la base des transistors Q1 et Q2, respectivement, et ont une connexion commune à la masse. Les émetteurs des transistors Q1 et Q2 sont respectivement reliés par l'intermédiaire des résistances R3 et R4 et une résistance commune R5 à une alimentation de polarisation 15 négative, non représentée. Les collecteurs des transistors Ql et Q2 sont reliés par les lignes 23 et 24 aux côtés opposés du bobinage double du primaire du transformateur 15 ayant un point milieu relié par la borne 25 à une source de polarisation positive, non montrée. Le secondaire du transformateur 15 est relié par les lignes 26 et 27 aux entrées d'un circuit de seuil double 28. 20 Bien que l'on puisse utiliser des circuits de seuil individuels pour détecter les signaux de sens positif sur les lignes 26 et 27, on utilise de préférence un circuit de seuil double 28 ayant des lignes de sortie double 29 et 30 comme on l'expliquera plus complètement ci-après. La première ligne de sortie 29 provenant du circuit de seuil 28 est reliée à l'entrée d'enclenchement de la 25 bascule 31. Similairement, la seconde ligne de sortie 30 provenant du circuit de seuil 28 est reliée à l'entrée d'enclenchement de la bascule 32. Les entrées restaurées des bascules 31 et 32 sont reliées à une borne commune de restauration 33. Dans l'invention, les bascules 31 et 32 sont de préférence identiques 30 at peuvent être de diverses formes ou types, mais de préférence, comme représenté dans la figure 1, les deux bascules 31 et 32 comprennent une paire de portes ET INVERSE 34 et 35 reliées comme indiqué. La sortie de la porte ET INVERSE 34 est reliée par un conducteur 36 à la première entrée de la porte ET INVERSE 35 alors que le conducteur 37 relie la sortie de la porte ET INVERSE 35 35 à la seconde entrée de la porte ET INVERSE 34 et l'on obtient un fonctionnement multivibrateur bistable bien connu. Les circuits de porte ET INVERSE spécifiques sont bien connus et ne nécessitent aucune explication supplémentaire. Cependant, des détails supplémentaires d'un circuit convenable pour mettre en pratique la présente invention peuvent être obtenus en se référant 40 au catalogue des circuits intégrés de 1967-68 publié par Texas Instruments, 69 32234 4 2028066 Inc. à la page 1006. Comme le reconnaîtront facilement les spécialistes, les bascules 31 et 32 de la figure 1 comprennent l'interconnexion de deux des portœ ET INVERSE représentées dans ledit catalogue et identifié par la référence SN 5410. Les lignes de sortie 38 et 39 provenant des bascules 31 et 32, respecti-5 vement, sont connectées aux entrées d'une porte ET INVERSE 40 comprenant uns sortie reliée par l'intermédiaire de la ligne 41 à l'entrée enclenchés de la bascule 42. La bascule 42 est de préférence du même type que les bascules 31 et 32. La ligne 43 relie l'entrée de restauration de la bascule 42 à la borne 33 commune aux bascules 31 et 32. Ainsi, un signal de restauration appliqué 10 à la borne 33 restaure les trois bascules simultanément. Les signaux aux bornes de sortie 44 et/ou 45 de la bascule 42 représentent des signaux de données engendrés par la source 10. □n se réfère ensuite à la figure 2 qui représente les détails du circuit de seuil double ayant ci-dessus la référence 28. Le circuit de seuil 28, comme 15 représenté dans la figura 2, comprend deux circuits de seuil unique Identiques se partageant un générateur de potentiel de seuil commun. On décrit d'abord le oôté gauche du circuit de la figure 2. Le niveau de potentiel de seuil V^.^ est obtenu par le réseau diviseur à résistances composé des résistances R6 et R7 qui est relié à un potentiel positif et qui est réglé à une valeur de 20 seuil prédéterminée, par exemple, 200mV. On applique le potentiel de seuil par l'intermédiaire du transistor émetteur-suiveur Q3 à la base du transistor Q4 et il est suffisamment positif en l'absence de signal sur les lignes d'entre 26 et 27 provenant du transformateur 15 pour entraîner l'écoulement de presque tout le courant de la résistance R8 à travers le transistor Q4. Le transistor 25 Q5 est essentiellement bloqué. Dans ces conditions, le courant collecteur dans le transistor Q4 est suffisamment important pour bloquer le transistor Q6 et rendre la diode D3 conductrice. Le transistor Q6 étant bloqué, le niveau de potentiel de sortie sur la ligne 29 est élevé. Lorsqu'un signal de sens positif suffisamment important arrive sur la ligne 26 à la base du transistor Q7, 30 le transistor Q5 est rendu conducteur et le transistor Q4 est bloqué. Le transistor Q7 est monté comme émetteur suiveur et transmet le signal de la ligne 26 essentiellement non atténué à la base du transistor Q5. Le transistor Q4 étant bloqué, la résistance R9 fournit un trajet de courant pour saturer le transistor Q6. Puisque le signal d'entrée 26 dépasse le potentiel de seuil 35 appliqué au transistor 04 durant seulement un temps bref, le transistor Q6 reste saturé pour une période brève et revient à son état bloqué de repos lorsque le signal d'entrée à la base du transistor Q7 tombe au-dessous du niveau de seuil bloquant les transistors Q5 et Q6. Un signal d'entrée de sens négatif sur la ligne 26 amène ensuite le blocage du transistor Q5 et, par conséquent, 40 n'affecte pas la sortie du circuit sur la ligne 29. 69 32234 5 2028066 □e façon identique, le côté droit du circuit de seuil 28 de la figure 2 comprend le transistor Q8 rendu-conducteur par l'écoulement du courant dans la résistance R10 avec la diode D4 conductrice. Cela amène le blocage du transistor Q9 et le potentiel sur le conducteur de sortie 30 à être élevé. Lors-5 qu'un signal de sens négatif apparaît sur la ligne 27, le transistor Q11 reste bloqué et il ne se produit aucune réponse de circuit. Lorsqu'un signal de sens positif, par exemple, lorsqu'un zéro binaire est lu de la mémoire ou lorsqu'un signal parasite apparaît sur la ligne 27, qui dépasse le seuil VTL1 le transis- I h tor Q11 conduit bloquant le transistor Q8. Le manque d'écoulément de courant 10 à travers le transistor Q8 amène le transistor Q9 à saturation et entraîne la chute à zéro du signal de sortie sur la ligne 30. Lorsque le signal d'entrée sur la ligne 27 tombe pendant un temps bref après au-dessous du potentiel de seuil, le transistor Q10 bloqus le transistor Q11 bloquant à son tour le transistor Q9 et permettant la conduction du transistor Q8 ce qui restaure 15 le signal sur la ligne de sortie 30 à sa condition élevée. En se référant aux figures 1, 2 et 3, on va maintenant expliquer le fonctionnement du circuit de détection de cette invention. On suppose que l'on a restauré la logique par l'application d'une impulsion à la borne 33 avant l'obtention d'un signal de mémoire provenant de la source 10. Cela signifie 20 que le potentiel de sortie e^ sur la ligne 29 provenant du circuit de seuil 28 est dans la condition élevée ou "un" et que le potentiel de sortie e^ de la ligne 30 et aussi à la condition un. Les bascules 31 et 32 étant dans l'état restauré, le potentiel de sortie ec sur la ligne 38 est bas ou "zéro" alors b que le potentiel de sortie e^ sur la ligne 39 est élevé. Avec cette combinaison 25 de potentiel sur les conducteurs 38 et 39, le potentiel de sortie e^ sur la ligne 41 provenant de la porte ET INVERSE 40 est élevé et la bascule 42 reste dans l'état restauré le potentiel de signal de sortie de données eD sur la o ligne 44 étant dans l'état "0" ou bas. Supposons qu'un signal un binaire ait été lu de la mémoire représenté par la source 10; les signaux d'entrée" e^ et 30 e^j comme représenté par les courbes 50 et 51 dans la figure 3 sont engendrés à partir de l'amplificateur différentiel 11 sur les conducteurs 12 et 13 à . travers l'amplificateur 14 et le transformateur 15 aux conducteurs d'entrée 26 et 27 du circuit de seuil 28. A l'instant , le signal d'entrée e1 du conducteur 26 oscille autour du potentiel de seuil VTH amenant la commutation 35 du potentiel de sortie de seuil e3 sur le conducteur 29 de l'état "un" à l'état "zéro" comme on le représente dans la figure 3. Le signal e^ reste à "zéro" jusqu'à ce que le niveau d'entrée du signal e^ tombe au-dessous du potantiel de seuil V à l'instant t . En passant du niveau "un" au niveau "zéro", e Tri 2 o enclenche la bascule 31 amenant la commutation de son potentiel de sortie e,. 40 sur la ligne 38 de "zéro" à "un". Cela à son tour, entraîne la commutation 69 32234 B 2028066 du potentiel de sortie de la porte ET INVERSE 40 e7 sur la ligne 41 à zéro pour enclencher la bascule de sortie de données 42 pour commuter le potentiel de sortie efl de l'état zéro à l'état un sur la ligne 44.. Au temps t^, le signal de sortie de seuil eg passe de zéro à un lorsque tombe au-dessous du poten-5 tiel de seuil A l'instant t3> la partie retour do signal de potentiel d'entrée e^ sur la ligne 27 du circuit de seuil 28 oscille autour du niveau de potentiel de seuil positif produisant un signal, de sortie e^ sur la ligne 30 pour changer de l'état un à l'état zéro enclenchant par là la bascule 32 pour changer son potentiel de sortie e^ sur ,1a ligne 39 de l'état un à l'é-10 tat zéro. Cela amène la commutation de la sortie de la porte ET INVERSE e? de l'état zéro et l'état un. Cependant, puisque la bascule 42 a déjà été enclenchée, la commutation de la sortie e^ provenant de la porte ET INVERSE 40 sur la ligne 41 ne produit aucune modification dans l'état de la bascule de sortie de données 42. Ainsi, le potentiel en à la borne 44 reste dans l'état un. Au o 15 temps t4 le potentiel e2 tombe au dessous du potentiel de. seuil V^ amenant la sortie de potentiel de seuil e^ sur la ligne 30 à revenir dans sa condition un. Puisque la bascule 30 a déjà été enclenchée, il ne se produit aucune modification dans le reste du circuit. A l'instant t_ un signal de restauration b eg appliqué à la borne 33 restaure les basculés 31, 32 et 42, et modifie la 20 potentiel de sortie e^ sur la ligne 38 de un à zéro et eg sur la ligne 39 de .. zéro à un, et e„ de un à zéroj ainsi, le circuit de la figure 1 est totalement O restauré à la condition qui existait à l'instant t»0. Pour la lecture d'un zéro binaire de la mémoire, les signaux d'entrée et e2 sur les lignes 28 et 27 au circuit de seuil 28 sont le contraire des 25 signaux pour le un binaire, comme représenté par les courbes 52 et 53 de la figure 3. A l'instant tQ, e^ est de sens négatif et ne produit aucune modification dans la condition de la sortie du circuit de seuil e^ sur la ligne 29 et la sortie e^ de la bascule 31 reste à l'état zéro. Cependant, e^ est de sens positif et à l'instant t7» arrive au potentiel de seuil V^ amenant la 30 chute du potentiel de sortie e^ sur la ligne 30 de un à zéro, enclenchant par là la bascule 32 pour produire une modification dans eg sur la ligne 39 à la porte ET INVERSE 40 de un à zéro. Cette modification ne produit aucune commutation dans la porte ET INVERSE 40 puisque ce circuit nécessite que les deux entrées sur les lignes 38 et 39 soient 1. Ainsi, la bascule de sortie de données 35 42 reste à l'état enclenché, avec le signal de sortie eQ sur la ligne 44 dans l'état original zéro. A l'instant t e tombe au-dessous du potentiel de seuil 8 2 V-j.^ et la sortie de sbuII e^ sur la ligne 30 est restaurée à la condition un. Puisque la bascule 32 a été enclenchée, il ne se produit aucune modification dans le reste du circuit. A l'instant tg, le signal d'entrée sur la ligne 40 27 commute le circuit de seuil 28 pour produire, une modification dans le po 69 32234 7 2028066 tentiel de sortie de un à zéro, enclenchant par là la bascule 31 et modifiant Sç. sur la ligne 36 de zéro à un. Puisque la sortie eg provenant de la bascule 32 sur la ligne 39 a déjà été commutée de un à zéro, la porte ET INVERSE 40 reste de nouveau inchangée et la bascule 42 reste dans la condition res-5 taurée, le potentiel e8 sur la ligne 44 restant à zéro. Ainsi, pour un signal zéro, la bascule de sortie de données 42 reste dans la condition restaurée et le potentiel reste zéro pour indiquer un zéro binaire. A l'instant tg la partie retour de e^, comme représenté par la courbe 52, atteint le niveau de potentiel de seuil amenant la chute de e3 sur la ligne 29 à l'état zéro 10 pour enclencher la bascule 31 et commuter sa sortie e5 de zéro à un. Le signal e„, cependant, reste à la condition zéro et la porte ET INVERSE 40 ne produit O aucune modification de potentiel dans le signal e^. En conséquence, la bascule 42 reste de nouveau à l'état restauré. A l'instant t^, ort applique le signal 6g de restauration à la borne 33 pour inverser l'enclenchement des bascules 2S 31 et 32 de telle sorte que le potentiel de sortie e5 se commute de un à zéro et la sortie eg se commute de zéro à un. Ainsi, le circuit est de nouveau restauré à la condition totale existant au temps t=0. La description ci-dessus permet de comprendre que les problèmes associés avec les signaux parasites lorsqu'on lit un signal zéro binaire de la mémoire 20 sont facilement éliminés sans complexité excessive des éléments des circuits électriques utilisés. De plus, les circuits décrits sont capables de fonctionner à vitesse élevée, de telle sorte que les problèmes spéciaux de synchronisation sont éliminés. Par utilisation des circuits de seuil, les problèmes de réponse d'amplitude sont an outre éliminés et la détection des signaux un 25 binaire et des signaux zéro binaire sont obtenus avec fiabilité. Puisque le procédé de discrimination entre un "un" et un zéro consiste fondamentalement à déterminer laquelle des bascules 31 ou 32 a été enclenchée la première, cette technique de détection, donne le moyen de détecter les erreurs de lecture de mémoire. Par exemple, si la sortie de bascule 31 e5 sur 30 la ligne 38 est arrêtée enclenchée de zéro à un à l'instant t^, la sortie de bascule 32 e„ sur la ligne 39 doit être enclenchée de un à zéro à l'instant 6 t„. Si la bascule 32 reste un "un" après l'instant t», alors on peut dire qu'une 3 . erreur de lecture s'est produite. Inversement, lorsqu'on lit un zéro, si la sortie e„ de bascule 32 sur la ligne 39 s'enclenche à zéro à l'instant t , 6 ' 35 alors la sortie de bascule 31 eg sur la ligne 38 doit s'enclencher à un à l'instant t . Si la sortie e_ de bascule 31 sur la ligne 38 reste à zéro après l'ins-y o tant tg, alors il se produit une erreur de lecture. Une autre erreur détectable est le cas où la sortie e_ de bascule 31 sur la ligne 38 est enclenchés à un simultanément à l'enclenchement à zéro de la sortie eg de bascule 32 sur 40 la ligne 39. On peut détecter cette erreur en remarquant une période de temps 69 32234 8 2028066 écoulée insuffisante entre 1'enclenchement des deux bascules 31 et 32. Les moyens pour mettre en application la détection d'erreur automatique notée ci-dessus, ne sont pas représentés mais peuvent être facilement exécutés par un homme de l'art utilisant des circuits logiques tels que du type SN 5410 ou 5 d'autres circuits similaires. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques principales de l'invention appliquées à un mode de réalisa tion préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant 10 sortir du cadre de la dite invention. 69 32234 g 2028066 REVENDICATIONS 1.- Circuit pour détecter des signaux d'entrée représentant des uns et des zéros binaires, caractérisé en ce qu'il comprend: - un amplificateur différentiel comprenant uns première ligne de sortie 5 et une seconde ligne de sortie; - un circuit de seuil pour détecter un niveau de potentiel positif prédéterminé sur lesdites première et seconde lignes de sortie; - un circuit bistable commutable en séquences par ledit circuit de seuil en réponse à des potentiels positifs supérieurs audit potentiel prédéterminé 10 sur lesdites première et deuxième lignes de sortie; et - des moyens pour déterminer la séquence de commutation desdits circuits bistables comme indication de l'existence d'un signal d'entrée un ou zéro binaire. 2.- Circuit selon la revendication 1, caractérisé en ce que ledit circuit 15 bistable comprend des bascules engendrant une séquence de signaux de sortie en réponse à des impulsions de commutation provenant dudit circuit de seuil. 3.- Circuit selon la revendication 2, caractérisé en ce que ledit circuit bistable comprend une première et une seconde bascules, lesdites bascules étant reliées audit circuit de seuil pour être enclenchées selon une séquence, et 20 lesdits moyens de détermination de séquence comprennent des circuits pour déterminer l'ordre d'enclenchement desdites première et seconde bascules. 4.- Circuit selon la revendication 3, caractérisé en ce que lesdits moyens de détermination de séquence comprennent un circuit porte engendrant un signal en réponse à une première séquence d'enclenchement desdites première et secon-25 de bascules et pour n'engendrer aucun signal en réponse à une seconde séquence d'enclenchement desdites bascules, et des circuits fonctionnant en réponse audit signal de sortie du circuit porte commutable pour indiquer ladite première séquence de fonctionnement desdites bascules. 5.- Circuit selon la revendication 4, caractérisé en ce que lesdits moyens 30 de détermination de séquence comprennent un circuit de bascule bistable en- clenchabls à une condition prédéterminée par ledit circuit porte. 6.- Circuit selon la revendication 5, caractérisé en ce que ledit circuit de seuil comprend un premier et un second circuit de seuil reliés auxdites première et seconde sorties dudit amplificateur différentiel et engendrant 69 32234 10 2028066 des signaux d'enclenchement de sortie auxdites première et seconde bascules en réponse à des signaux de sens positif supérieurs à un niveau de potentiel prédéterminé sur lesdites première et seconde sorties dudit amplificateur différentiel. 5 7.- Circuit selon la revendication 6, carctérisé en ce que ledit circuit de seuil comprend un premier et un second circuits de seuil partageant un générateur de niveau de potentiel -commun.