La présente invention se rapporte aux calculateurs ou aux dispositifs de traitement de données numériques, et concerne plus particulièrement une pastille semi-conductrice à métal-oxyde- semi-conducteur à intégration poussée ( MOS/LSI ) destinée à un dispositif de ce genre. Des calculateurs électroniques du type par lequel toutes les fonctions électroniques principales sont remplies dans une seule pastille semi-conductrice à intégration poussée où un petit nombre de ces pastilles, sont décrits dans le brevet des Etats-Unis d'Amérique n0 3 819 921 ainsi que dans les demandes de brevet des Etats-Unis d'Amérique n0 163 565 déposée le 19 juillet 1971 par Boone et Cochran, n0 400 473 déposée le 24 septembre 1973 par Bryant, n0 400 437 déposée le 24 septembre 1973 par Vandierendonck, Fisher et Hartsell,- et n0 397 060 déposée le 13 septembre 1973 par Cochran et Grant. Ces inventions antérieures permettent de réduire considérablement le prix et les dimensions et d'augmenter le nombre des fonctions des calculateurs électroniques. Plusieurs millions de ces calculateurs ont été fabriqués. Les efforts se poursuivent en vue de réduire les prix de fabrication et d'augmenter les fonctions offertes aux utilisateurs. Plus particulièrement, il est souhaitable de réaliser une pastille de base qui soit extrêmement souple et qui puisse être utilisée pour différents types de calculateurs et équipements similaires de traitement de données. Ceci permet à une même chaise de fabrication de produire des quantités importantes des mêmes composants, ne différant simplement que par un changement de masque afin d'obtenir des dizaines de variantes différentes tout en conservant les avantages de prix de la fabrication en grande série. Les pastilles MOS/LSI des calculateurs mentionnés ci-dessus sont -généralement organisées par registres, en ce qu'un même mot d'instruction agit sur tous les chiffres d'un registre donné. Une solution plus souple consiste à réaliser une machine " organisée par chiffres n agissant sur un chiffre à la fois. Par exemple, il peut y avoir lieu de vérifier ou de mettre en place un indicateur binaire particulier. Dans une machine organisée par registres, un registre entier de 13 chiffres doit être adressa et être masqué pour obtenir ce résultat tandis que dans une machine organisée par chiffres, l'accès n'est donné qu'aux chiffres ou aux bits voulus. Un exemple de pastille de calculateur de cette nature est décrit par Rockwell aux pages 31 et 32 de " Electronics ?? du 25 septembre 1972. Selon l'invention, une technique d'une grande souplesse est mise en oeuvre pour exciter les deux groupes de bornes de sortie qui attaquent généralement les sorties numériques et les sorties par segments d'un calculateur. En général les bornes numériques sont marquées dans un ordre prédéterminé, défini par les circuits du calculateur, et il existe également une corrélation fixée entre le chiffre émis sur les sorties à segments et la borne numérique marquée. Selon l'invention, cette corrélation est possible, mais non nécessaire, et les bornes numériques peuvent être marquées dans tout ordre voulu ou selon toute combinaison codée, tout ou partie d'entre elles étant mise sous tension à un instant donné. Selon un mode de réalisation, l'invention concerne une pastille semi-conductrice MOS/LSI fonctionnant comme un calculateur électronique ou un processeur numérique de grande souplesse. La pastille comporte une mémoire de données à accès direct, une mémoire permanente dtinstructions de programme, une unité arithmé- tique destinée à exécuter les opérations sur les données, et des circuits de commande destinés à définir les fonctions de la machine en fonction des instructions provenant de la mémoire permanente. Des bornes d'entrée et de sortie sont prévues, par exemple pour le clavier d'entrée et l'affichage de sortie.Un groupe de bornes de sortie peut être utilisé pour explorer successivement les chiffres d'affichage et la matrice du clavier ; plusieurs de ces bornes peuvent être marquées selon tout ordre ou selon toute combinaison de code donnée, de sorte que les mêmes bornes peuvent être utilisées pour adresser une mémoire auxiliaire à accès direct ou pour commander une imprimante. Un autre groupe de bornes de sortie attaque ltaffichage de sortie par segments. Les deux groupes de bornes de sortie peuvent être commandés séparément et les données provenant de ces deux groupes de bornes de sortie sont verrouillées ou passent par des registres tampon statiques, de sorte que la machine peut exécuter d'autres instructions pendant qu'une sortie donnée subsiste. D'autres caractéristiques et avantages de l'invention appara;- tront au cours de la description qui va suivre. Aux dessins annexés donnés uniquement à titre d'exemples nullement limitatifs la fig. 1 est une vue en perspective d'un petit calculateur de poche dans lequel la pastille selon l'invention peut être utilisée, la fig. 2 est un diagramme synoptique de l'ensemble du calculateur de la fig. 1, la fig. 3 est un diagramme détaillé d'un dispositif électronique selon l'invention, plus particulièrement de la pastille de processeur numérique 15 de la fig. 2, la fig. 4 est un diagramme des temps des tensions en fonction du temps des signaux d'horloge utilisés dans le circuit de la fig. 3, la fig. 5 est un schéma électrique détaillé de la mémoire à accès direct 25, du décodeur 29de page de mémoire à accès direct et du circuit de commande d'écriture 70 de la mémoire à accès direct du circuit de la fig. 3, la fig. 6 est un schéma détaillé de ltadditionneur 50, du sélecteur 51 d'entrée d'additionneur, de l'accumulateur 52 et du registre Y 40 de la mémoire à accès direct de la fig. 3, la fig. 7 est un schéma logique détaillé de la matrice logique programmable 60 de la figure 3, la fig. 8 A est un schéma logique détaillé du circuit d'état 66 de la fig. 3, la fig. 8 B est un schéma~ électrique détaillé d'une porte complexe 66-A de la fig. 8 A, la fig. 9 est un schéma logique détaillé du compteur de programme 36 et du registre 43 de sous-programme du dispositif de la fig. 3, la fig. 10 est un schéma logique détaillé du registre 46 d'adresse de page et au tampon d'adresse 47 de la fig. 3, la fig. 11 est un schéma logique détaillé des circuits 48 de commande dtadresse et de entrée de clavier 75 du dispositif de la fig. 3, la fig. 12 A est un schéma logique détaillé du circuit CKB 56 de la fig. 3, la fig. 12 B est un schéma électrique détaillé de l'une des portes complexes 56-8 de la fig. 12 A, la fig. 13 est un schéma logique détaillé du registre 73 d'adresse de page de mémoire à accès direct de la fig. 3, la fig. 14 est un schéma électrique détaillé de la mémoire permanente 24 et du décodeur de page de mémoire permanente de la fig. 3, la fig. 15 est un schéma électrique détaillé du décodeur 27 d'adresse de mot de mémoire permanente et de mémoire à accès direct ainsi que du sélecteur de données 39 de la fig. 3, la fig. 16 est un schéma électrique détaillé du registre de sortie 84 et des tampons de sortie 86 de la fig.3, la fig. 17 est un schéma électrique détaillé du registre de sortie 62 et des tampons de sortie 65 de la fig. 3, la fig. 18 est un schéma logique détaillé du circuit 82 de mise au repos à la mise sous tension de la fig. 3, la fig. 19 est un schéma logique détaillé du circuit de réaction du compteur de programme 36 de la fig. 3, la fig. 20 est un diagramme synoptique du générateur d'horloge 80 de la fig. 3, la fig. 21 représente des schémas électriques détaillés des circuits logiques des fig. 5 à 20, la fig. 22 représente un mot d'instruction utilisé dans un calculateur selon l'invention, la fig. 23 est une table de Karnaugh des mots d'instruction géneralement utilisés dans les calculateurs selon l'invention, la fig. 24 est un diagramme des temps illustrant plusieurs cycles d'instruction dans le fonctionnement du calculateur des fig. 1 à 21, la fig. 25 représente schématiquement la synchronisation de différentes opérations dans les circuits des fig. 1 à 21, et la fig. 26 est une vue de dessus considérablement agrandie d'une pastille semi-conductrice MOS/LSI qui contient tous les circuits des fig. 3 et 5 à 21. La fig. 1 représente donc un petit calculateur électronique dans lequel le processeur numérique selon l'invention peut être utilisé, et qui comporte un bottier 10 en matière plastique moulée ou autre, avec un clavier 11 et un dispositif d'affichage 12. Le clavier comporte des touches O à 9, une touche de virgule et plusieurs touches d'opérations courantes telles que +, -, =, x, :, C( mise à zéro j, etc... Selon un mode de réalisation, le calculateur est réalisé de manière à exécuter des opérations scientifiques, de sorte que le clavier 11 comporte des touches telles que EE ( entrée d'exposant ), #, x2, X , , Y , YX, Sin,Cos, Tg, Log, etc... . De nombreuses autres fonctions peuvent être incorporées, selon la programmation.Le dispositif d'affichage 12 peut être par exemple du type à six ou douze chiffres à sept segments avec une virgule et éventuellement des points, ainsi que deux chiffres sur le côté droit pour les exposants ou des notations scientifiques. Ce dispositif d'affichage peut être constitué par des diodes électro-luminescentes ou par un panneau à décharge dans un gaz ou encore par des dispositifs à cristal liquide. Le calculateur constitue une unité autonome contenant sa source d'alimentation sous forme d'une ou plusieurs piles dans le bottier 10, bien qu'un adaptateur de courant alternatif puisse y être associé, ainsi qu'un chargeur de batterie: d'accumulateurs. Pratiquement tous les circuits électroniques du calculateur sont logés dans une pastille semi-conductrice à intégration poussée, qui est enfermée dans un bottier en matière plastique à vingt-huit broches, montée sur une plaque de circuit imprimé à l'intérieur du bottier 10. L'organisation générale du calculateur est représentée sur le diagramme synoptique de la fig. 2 qui montre le clavier 11 et le dispositif d'affichage 12 connectés à la pastille 15. Les entrées de la pastille sont constituées par quatre conducteurs K 16 désignés par Kî, K2, K4, et K8, avec une entrée de touche d'effacement KC. Les sorties de la pastille comprennent des sorties 17 à 8 segments connectées à des segments communs du dispositif d'affichage 12.Les segments identiques de tous les chiffres du dispositif d'affichage sont connectés ensemble, de sorte que huit sorties de segments seulement suffisent. Les chiffres du dispositif d'affichage 12 sont commandés par les conducteurs de sortie 18 qui sont désignés par DO, Dlt, et des circuits d'attaque 19 sont prévus pour fournir les tensions et les intensités qui conviennent à l'affichage particulier. Suivant le nombre des chiffres d'affichage, le nombre des conducteurs de sortie 18 peut varier jusqu'à 13. Ainsi que cela apparatt, le nombre des chiffres de l'affichage 12, le nombre des conducteurs E 16 nécessaire pour le clavier, et la présence ou non de la touche KC d'effacement ainsi que le nombre des broches du bottier sont optimisés pour une réalisation particulière. Les conducteurs 18 sont également connectés à la matrice de touches qui constitue le clavier 11.Si l'on suppose treize conducteurs de sortie 18, la matrice comporte au maximum treize fois quatre, soit quarante deux points d'intersection, de sorte qu'il existe quarantedeux positions possibles de touches ( plus KC ) qui ne sont pas toutes utilisées dans une réalisation déterminée. Le clavier d'un calculateur ne permettant qu'un nombre minimal de fonctions avec seulement X, : , + , - , = , . , 0-9 ne comporte que dix-sept touches.Les autres broches d'entrée/sortie de la pastille 15 comprennent une entrée KC d'effacement qui peut être utilisée pour la fonction C C ", une seule broche d'alimentation 20 ou Vdd, une broche de masse 21 ou Vss et deux broches entrée et de sortie d'oscillateur 22 et 23 qui déterminent les différentes options de l'oscillateur de la pastille. En général, les broches 22 et 23 sont connectées ensemble et à une résistance reliée à Vdd pour le réglage de la fréquence du générateur d'horloge intérieur. Une plus grande précision est donnée par un condensateur connecté à la masse.Pour que des pastilles 15 soient synchronisées ensemble, les broches 22 et 23 ne sont pas interconnectées, mais la synchronisation extérieure à la broche de sortie 23 d'une pastille est connectée à la broche d'entrée 22 de la pastille asservie. Une fréquence dthorloge courante est 500 kHz. Un boîtier standard de circuit intégré à vingt-huit broches peut donc être utilisé pour un affichage à onze chiffres. Il est évident que pour quarante quatre touches, onze chiffres et huit segments par chiffre il faut un nombre excessif de broches si toutes les connections d'entrée et de sortie sont faites directement, de sorte qu'un multiplexage temporel du clavier et de l'entrée/sortie d'affichage est indispensable,de la manière décrite dans la demande de brevet des Etats-Unis d'Amérique n0 163 565. Vingt quatre conducteurs dans les groupes 16, 17 et 18 donnent l'équivalent de 44 + 11 x 8 soit cent trente deux connections. La pastille 15 peut remplir une grande variété de fonctions, comme un processeur numérique universel. Lorsqu'elle est utilisée avec le calculateur des fig. 1 et 2, l'unité reçoit des entrées de clavier par les conducteurs 16, remplit des fonctions telles que l'addition, la soustraction, la multiplication, la division, l'extraction de racine carrée, etc..., sur les données d'entrée à la sélection des touches du clavier, et elle affiche les résultats sur le dispositif d'affichage 12.Les circuits électroniques nécessaires pour remplir ces fonctions sont réalisés dans une pastille semi-conductrice MOS/LSI qui contient plus de huit mille huit cent transistors MOS sur une pastille de silicium dont les dimensions sont inférieures à 5 x smm. La pastille peut être fabriquée en grande quantité pour un prix unitaire de quelques dizaines de francs, ce qui permet de réaliser un calculateur remplissant des fonctions très évoluées, qui peut être vendu à un prix de l'ordre de r 100 à 150 Francs. La fig. 3 est un diagramme synoptique des circuits réalisés sur la pastille 15. L'ensemble est organisé autour d'une mémoire permanente 24 et d'une mémoire à accès direct 25. La mémoire permanente 24 contient 1024 mots d'instruction de huits bits chacun et elle est utilisée pour mémoriser le programme qui commande lten- semble. La mémoire à accès direct 25 contient 256 cellules de mémoire organisées par le logiciel en quatre groupes de seize chiffres de quatre bits chacun. Les données numériques introduites par le clavier sont mémorisées dans la mémoire 25 avec des résultats intermédiaires et définitifs des calculs, ainsi que les informations d'état ou les n indicateurs n, la position de la virgule et autres données utiles.La mémoire à accès direct remplit la fonction des registres de travail du calculateur bien qu'elle ne soit pas organisée, dans le sens machine, sous forme de registre séparé comme cela le serait si des registres à décalage ou autre étaient utilisés à cet effet. La mémoire à accès direct est adressée par un mot d'adresse sur les conducteurs 26, c'est-à-dire que l'un parmi les seize conducteurs de mots de la mémoire est sélectionné au moyen d'un circuit combiné de décodage 27 d'adresse de mots de mémoire permanente et de mémoire à accès direct. L'une de quatre n pages" de la mémoire à accès direct est sélectionnée par un signal d'adresse sur les deux conducteurs 28 reliés au décodeur 29 adresse de pages de mémoire à accès direct.Pour une adresse de mot donnée sur les conducteurs 26 et une adresse de page sur les conducteurs 28, quatre bits particuliers sont adressés et lus sur les conducteurs 30 d'entrée/sortie de mémoire à accès direct par l'intermédiaire du circuit d#entrée/sortie 31, vers les conducteurs 32 de lecture de mémoire à accès direct. Par ailleurs, les données sont écrites dans la mémoire à accès direct 25 par le circuit 31 d'entrée/sortie et les conducteurs 30. Les mêmes seize conducteurs 26 utilisés pour l'adresse de mot de mémoire à accès direct sont également utilisés pour produire l'analyse de l'affichage et du ola- vier sur les conducteurs 18 ; à cet effet, les conducteurs 26 passent par la mémoire à accès direct 25 et sont connectés aux registres et aux tampons de sortie comme cela sera expliqué par la suite. La mémoire permanente 24 produit un mot d'instruction à 8 bits sur les conducteurs de sortie 33 ( les bits du mot d'instruction étant désignés par RO-R7 ) pendant chaque cycle d'instruction. L'instruction est sélectionnée parmi 8192 positions binaires dans la mémoire permanente, organisée en 1024 mots de 8 bits chacun. Les mots sont divisés en seize groupes ou pages de 64 mots chacun. L'adressage d'une instruction dans la mémoire permanente nécessite une adresse d'un parmi 64 mots sur les conducteurs 34 et une adresse d'une parmi seize pages sur les conducteurs 35. L'adresse de mot de mémoire permanente sur les conducteurs 34 est produite dans le même décodeur 27 que celui utilisé pour l'adresse de mots de mémoire à accès direct sur les conducteurs 26. L'adresse de mot de mémoire permanente est une adresse à 6 bits produite dans un compteur de programme 36 qui consiste en un registre à décalage à 6 étages pouvant être mis à jour après un cycle d'instruction, ou qui peut contenir une adresse à 6 bits chargée par les conducteurs 37 depuis les conducteurs 33 de sortie de mémoire permanente dans le cas d'un appel ou d'une opération de branchement. Le décodeur 27 d'adresse de mot; de mémoire à accès direct et de mémoire permanente reçoit une adresse codée à 6 bits sur les conducteurs 38 provenant de l'unité 39 de sélection de données de décodage qui comporte 2 entrées. L'unité 39 peut recevoir une adresse à 4 bits provenant du registre Y 40 par les conducteurs 41, ou elle peut recevoir une adresse à 6 bits provenant du compteur de programme 36 par les conducteurs 42.Un registre 43 de sous-programme à 6 bits est associé avec le compteur de programme 36 et remplit la fonction de mémoire temporaire pour l'adresse de mot de. retour pendant les opérations de sousprogramme. Une adresse à 6 bits est mémorisée dans le registre 43 par les conducteurs 44, lorsqu'une instruction d'appel est déclenchée de manière que cette meme adresse puisse être chargée à nouveau dans le compteur de programme 36 par les conducteurs 45 lorsque l'exécution du sous-programme qui commence à la position d'appel est terminée. Ceci préserve les mots d'instruction et assouplit la programmation. adresse de page de mémoire permanente sur les conducteurs 35 est produite dans un registre 46 d'adresses de page qui est également associé avec un registre tampon 47 pour les fonctions de sous-programme.Le registre 46 contient également 1'adresse de page en cours pour la mémoire permanente et accède directement au décodeur de page de mémoire permanente. Le registre tampon 47 est un tampon à fonctions multiples et à registre de mémorisation temporaire dont le contenu peut être l'adresse de la page actuelle de la mémoire permanente, une autre adresse de page de mémoire permanente ou l'adresse de page de retour pendant les opérations de sous-programme. Le compteur de programme, le registre de sous-programme et l'adressage de page de mémoire permanente sont tous commandés par le circuit de commande 48 qui reçoit des signaux d'entrée provenant des conducteurs 33 de sortie de mémoire permanente, par les conducteurs 49.Le circuit de commande 48 détermine si des opérations de branchement et d'appel sur " états n ou de sous-programme sont exécutées, provoque le chargement d'un mot d'instruction dans le compteur de programme et/ou le registre d'adresse de page, commande le transfert des bits aux registres de sous-programme ou tampon et retour, commande la mise à jour du compteur de programme, etc... Les données numériques et autres informations sont traitées dans le calculateur par un additionneur binaire 50 qui consiste en un additionneur à bits en parallèle comprenant un circuit de retenue préchargé, fonctionnant en code binaire avec une correction logicielle en code décimal-codé-binaire. L'entrée de l1addi- tionneur 50 est déterminée par un sélecteur d'entrée 51 qui reçoit des entrées en parallèle à 4 bits provenant de plusieurs sources et qui choisit parmi ces entrées celle qui est appliquée à l'additionneur. Tout d'abord, les conducteurs 32 de lecture ou de rappel de la mémoire à accès direct 25 assure l'une des alternatives. Deux registres reçoivent les sorties de l'additionneur, à savoir le registre Y 40 et l'accumulateur 52 et chacun d'entre eux comporte des conducteurs de sortie connectés séparément aux entrées 53 et 54 du sélecteur 51. Une quatrième entrée 55 reçoit une sortie provenant du circuit logique CKB comme cela sera expliqué par la suite. Ainsi, l'entrée de l'additionneur est sélectionnée parmi les sources ci-après : la mémoire de données ou mémoire à accès direct 25 par les conducteurs 32 ; l'accumulateur 52 par les conducteurs 53 ; le registre Y 40 par les conducteurs 54 ; les informations de constante, de clavier ou de " bits n provenant du circuit logique CKB 56 sur les conducteurs 55. Les entrées positives et négatives de l'additionneur 50 sur les conducteurs 57 et 58 sont produites par le circuit de sélecteur 51. Rassortie de l'additionneur 50 est reliée an registre Y 40 et à l'accumulateur 52 par les conducteurs 59. Toutes les opéra tions de l'additionneur 50 et de son sélecteur d'entrée 51, etc..., sont commandées par une matrice logique programmable 60 de commande de circuit de données qui réagit au mot d'instruction sur les conducteurs 33 provenant de la mémoire permanente. Les sorties de commande 61 de la matrice programmable 60 sont représentées en pointillés. La sortie à 4 bits de l'accumulateur peut être appliquée par les conducteurs 53 à un tampon 62 de sortie d'accumulateur et de là à un décodeur de segments 63 pour la sortie.Le décodeur de segments 63 est une matrice logique programmable semblable à celle décrite dans la demande de brevet des Etats-Unis d'Amérique n0 163 565 précitéeet elle délivre jusqu'à huit sorties de segments sur les conducteurs 64 qui sont relies à un groupe de huit tampons de sortie 65. Une mémoire est ainsi prévue dans le tampon 62 de manière qu'un chiffre de sortie soit maintenu pendant plus d'un cycle de la machine. La sortie est commandée par la matrice logique programmable de commande 60 qui réagit ellemême au mot d'instruction sur les conducteurs 33 provenant de la mémoire permanente. Un circuit d'états 66 remplit la fonction d'examen de retenue ou de comparaison de l'additionneur 50, et il détermine s'il s'agit d'un branchement ou d'un appel. A cet effet, il reçoit des signaux d'entrée de l'additionneur 50 par des conducteurs 67 et des signaux d'entrée provenant de la matrice programmable 60 par des conducteurs 61. Le circuit d'états 66 comporte un circuit de registre qui délivre une sortie 69 vers le registre tampon de sortie 62 ; cette sortie peut être décodée par le décodeur de segments 62 de plusieurs manières différentes. Elle peut être utilisée pour indiquer la virgule, et aussi pour sélectionner deux séquences de code de chiffre , comme 7 segments ou décimal codé -binaire à partir de la même matrice programmable.En ce qui concerne la virgule, un code décimal-codé-binaire de la place voulue de la virgule doit être mémorisé dans une position de la mémoire à accès direct 25 et ce code est comparé dans l'additionneur 50 avec celui des conducteurs 18 qui est marqué, défini dans le registre Y 40, et dans le cas de coincidence , un circuit bistable est mis en place et la virgule est présentée sur l'affichage pour ce chiffre. En outre, le circuit d'états peut être utilisé pour établir une séparation entre des données décimales-codéesbinaires sur certains conducteurs 17 et commander des sorties sur d'autres de ces conducteurs. Un circuit de commande 70 détermine quelles sont les données qui sont écrites ou mémorisées dans la mémoire à accès direct 25 par le circuit de commande d'entrée/sortie 31 et les conducteurs 30, et à quel moment. Le circuit de commande d'écriture 70 reçoit des signaux d'entrée provenant de l'accumulateur 52 par les conducteurs 53 ou du circuit logique CE 56 par les conducteurs 55, et ce circuit délivre une sortie sur les conducteurs 71 qui aboutissent au circuit d'entrée/sortie 31 de mémoire à accès direct. La sélection des données qui sont * écrites dans la mémoire à accès direct est faite par le mot d'instruction sur les conducteurs 33 par l'intermédiaire de la matrice logique programmable 60 et des conduèteurs de commande 61.Une caractéristique importante du calculateur est que des constantes ou des informations de clavier provenant du circuit logique CKB 56, ainsi que des sorties de l'additionneur par l'intermédiaire de l'accumulateur, peuvent être écrites dans la mémoire à accès direct par l'intermédiaire du circuit de commande d'écriture 70 et en outre, le circuit logique 56 peut être utilisé pour commander le passage à l'état " 1 n et n O n de bits dans la mémoire à accès direct par l'intermédiaire de ce même circuit de commande 70. L'adresse de page de mémoire à accès direct dans laquelle les données sont écrites est déterminée par 2 bits du mot d'instruction sur les conducteurs 33 et elle est appliquée par les conducteurs 72 à un registre 73 d'adresse de page de mémoire à accès direct et par conséquent aux conducteurs 28 qui sélection nent la page. Le mot de mémoire à accès direct, ou adresse Y est bien entendu sélectionné par le contenu du registre Y 40, le circuit de sélection 3get le décodeur 27. Les quatre entrées de clavier 16 apparaissent sur les conducteurs 75 aboutissant à une entrée du circuit logique CKB 56. En fonctionnement normal, une entrée de clavier passe par le circuit CKB 56 à l'accumulateur 52 ou au registre Y 40, d'où il est examiné par logieiel ou par programmation de la mémoire permanente Au cours de la fabrication de la pastille, un mode d'essai est possible dans lequel l'entrée de clavier sur les conducteurs 75 peut être introduite directement dans le registre 46 d'adresse de tampon de page de mémoire permanente, comme cela sera expliqué par la suite. En outre, en utilisant l'entrée KC de mise au repos des circuits, les conducteurs K sont introduits dans le registre d'adresse de page, ou un conducteur E peut être utilisé comme une interruption, dans les applications autres qu'un calculateur. La pastille 15 contient également un oscillateur et générateur d'horloge 80 qui produit intérieurement une fréquence d'horloge de base d'environ 500 kHz ou moins et à partir de là, 5 signaux d'horloge ~ 1 à pl 5 qui sont utilisés dans l'ensemble. Un circuit 82 de mise au repos à la mise sous tension délivre des signaux de commande qui mettent au repos le calculateur lorsque l'alimentation est branchée. Ceci peut également se faire par l'entrée KC, avec un condensateur extérieur. Les sorties 18 de la pastille 15, utilisées pour l'explo- ration de clavier et d'affichage, sont commandées à partir de l'adresse de mot de mémoire à accès direct sur les conducteurs 26, par un registre de sortie 84 qui est chargé à la commande des lignes 61 en fonction de l'adresse des conducteurs 26. La sortie du registre 84 est connectée par des conducteurs 82 à un ensemble de tampons de sortie 86. Seize sorties sont possibles mais éventuellement neuf à treize peuvent être prévues pour un calculateur courant ; par exemple 8 chiffres pour la mantisse, 2 pour les exposants et 2 pour des annotations telles qu'un signe négatif de mantisse et d'exposant. Il importe que le registre 84 soit un registre à accès direct dans lequel tous les bits sont adressés séparément, indé pendamment et avec exclusion mutuelle. Dans ce mode de réalisation, le registre 84 ne comporte que 13 étages de sorte que les 13 premiers parmi les 16 conducteurs d'adresse 26 sont seuls utilisés. Quand l'un des douze bits du registre 84 est adressé par le décodeur 27, ce bit peut être t 1 " ou " O ", ce que déterminent les commandes 61 provenant de la matrice logique programmable de commande, c'est à dire du mot d'instruction en cours. Le bit reste à l'état " 1 " ou " O " jusqu'à ce qu'il soit à nouveau adressé spécifiquement et changé ; entre temps, tout ou partie des autres bits peuvent être adressés et être placés à lrétat " 1 " ou " O " dans n'importe quel ordre. Il est donc possible de disposer toute combinaison voulue de bits de registre D, soit " 1 n soit " O " ce qui offre 2 13ou 8192 combinaisons codées sur les conducteurs de sortie 18. Pendant la mise sous tension ou la mise au repos, tous les bits du registre 84 sont ramenés inconditionnellement à " O ". De même que le registre 84, l'autre registre de sortie 62 est statique en ce que son contenu subsiste lorsqu'il a été mis en place, jusqu'à ce qu'il soit modifié intentionnellement. Le registre de sortie 62 se comporte comme un tampon de données de sortie tandis que l'accumulateur 52 et le registre d'état 66 sont manipulés jusqu'à la sortie suivante. Le registre de sortie 84 est un tampon similaire destiné à emettre le contenu du registre Y 40 mais il présente la caractéristique supplémentaire d'être entièrement à accès direct.Les sources de données du registre 40 sont les suivantes : une constante à 4 bits mémorisée dans la mémoire permanente 24 sous forme d'une partie d'un mot dtinsttuc- tion ; le contenu de l'accumulateur 52 transféré au registre 40 par le sélecteur 51 et l'additionneur 50 ; et des données provenant directement de la mémoire à accès direct 25. Quand les données se trouvent dans le registre Y 40, elles peuvent etre manipulées par d'autres instructions, par exemple subir un incrément ou un décrément. La fig. 4 est un diagramme de temps des signaux d'horloge utilisés dans la pastille 15 de la fig. 3. Le cycle de base appelé également cycle d'instruction, est un intervalle 90 séparé en 6 intervalles 91 à 96, chacun d'une durée nominale de 2 microsecondes ou davantage, de sorte que le cycle de machine 90 dure 12 microsecondes ou plus. La phase ~ 1 est présente pendant les intervalles 92 et 93, # 2 pendant 95 et 96, # 3 pendant 93, 94,95 et # 5 pendant 94 comme le montre la figure. Le signal d'horloge de base # à partir duquel sont produits les signaux d'horloge -~ 1 à # 5 dans l'oscillateur d'horloge 80 est représenté comme référence. La fig. 5 représente la mémoire à accès direct 25 et ses circuits de commande d'entrée/sortie. La mémoire 25 est constituée par une matrice de 256 cellules 100, chacune d'entre elles consistant en une cellule de mémoire à auto-régénération telle que celle décrite dans la demande de brevet des Etats-Unis d'Amérique n0 454 349. La matrice est organisée en 16 x 4 x 4 et 16 conducteurs d'adresse 26 remplissent la fonction d'adresse " Y " ; autrement dit, l'indication à 4 bits qui se trouve généralement dans le registre Y 40 est décodée dans le décodeur 27 afin de sélectionner l'un des 16 conducteurs 26. Ces conducteurs sont désignés par 26-0 à 26-15 et représentent les signaux DO à D15.La matrice de la mémoire 25 comporte également 16 conducteurs 101 d'entrée/sortie de données désignés par 101-1 à lol- 16 ; ils sont disposés en quatre groupes de 4,101-1 à 101-4 constituant l'un de ces groupes etc... . L'adresse X à 2 bits sur les conducteurs 28 sélectionne l'un parmi 4 des conducteurs 101-1 à 101-4, etc..., dans chaque groupe et provoque la connection des 4 conducteurs sélectionnés, un dans chaque groupe, aux 4 conducteurs d#entrée/sortie 30-1, 30-2, 30-4 et 30-8 qui correspondent aux conducteurs 1,2,4 et 8 d'un code décimal-codé-binaire à 4 bits.Il faut noter que pour simplifier, certaines seulement des cellules 100 et certains seulement des conducteurs d'entrée/sortie sont représentés sur la fig. 5 ; de plus, les conducteurs ~ 1 et ~ 5 nécessaires pour chaque cellule de la matrice ne sont pas représentés. Le décodeur 29 de page de mémoire à accès direct consiste en 4 groupes identiques de transistors 102 qui reçoivent les signaux d'adresse X vrais et inversés provenant des conducteurs 28 et qui ferment des circuits de manière qu'un seul des conducteurs 101 de chaque groupe de 4 soit connecté à l'un correspondant des conducteurs 30. Si un code " 01 " est présent sur les conducteurs 28, les conducteurs 101-I, 101-5, 101-9 et 101-13 sont connectés respectivement aux conducteurs 30-1, 30-2, 30-4 et 30-8. Un code " 11 " sélectionne les conducteurs 101-2, 101-14 etc... Le circuit d'entrée/sortie 31 consiste en 4 groupes identiques 31-1... 31-8 qui commandent chacun la lecture ou l'écriture d'un bit. Chacun des conducteurs 30 est connecté à l'un des conducteurs d écriture 71 par l'intermédiaire de l'un de 4 transistors 103 en série qui sont commandés par ~ 3, de manière que les données atteignent les conducteurs 30 pour l'écriture pendant la période ~ 5, lorsqu'elles doivent être présentes sur le conducteur 101 sélectionné. La phase ~ 3 est plus longue que nécessaire pour cette raison, comme le montre la fig. 4.Les conducteurs 30 sont connectés à Vss pendant ~ 2 par des composants 104 qui sont commandés par ~ 2, de sorte que tous les conducteurs d'entrée/sortie 101 sont au potentiel Vss ou à ltétat logique " 1 " au début de chaque cycle. Les données sont lues dans 16 cellules 100 sélectionnées par les conducteurs 101 pendant ~ 1, puis 4 conducteurs sélectionnés 101 sont ensuite lus sur les 4 conducteurs 30-1... 30-8 à cet instant ~ 1. Pour la lecture, les données passent par les composants 105 qui sont commandés par ~ 4 pendant la période ~ 1, dans les grilles des transistors 106.Les transistors 107 chargent préalablement les conducteurs de sortie 32-1 à 32-8 pendant ~ 2 et les conducteurs de sortie sont déchargés inconditionnellement par les composants 106 pendant la période # 4 suivante ( p 1 ). Ainsi, les données sélectionnées apparaissent sur les fils de lecture ou de rappel 32-1... 32-8, pendant l'intervalle ~ 4 ( # 1 ) 92. Les grilles des transistors 106 sont connectées à Vss par les composants 104 et 105 pendant l'intervalle 95 de ~ 4, lorsque p 2 est également présent. Les conducteurs 101 sont connectés à Vss pendant ~ 2 par des composants 108, pendant les intervalles 95 et 96, car il est nécessaire que les conducteurs soient au potentiel de Vss avant la lecture qui se produit pendant 11 intervalle 92 du cycle suivant. Tous les conducteurs d'adresse 26 sont à Vss pendant ~ 2 ; ceci est réalisé dans le décodeur d'adresse 27 de manière qu'une adresse ou -Vdd existe sur un seul des conducteurs 26 pendant # 2 et à tous les autres moments, tous les conducteurs 26 sont à Vss. Un seul conducteur adresse peut donc entre marqué à un instant donné. Le circuit 70 de commande d'écriture comporte 4 circuits 70-1... 70-8 identiques, dont 2 seulement sont représentés sur la fig. 5, et qui reçoivent des entrées de données 53-1, 53-2, 53-4 et 53-8 provenant de l'accumulateur 52, et qui reçoivent également 4 entrées de données ou de commande 55-1 à 55-8 provenant du circuit CKB 56. Les transistors 109 sont commandés par la tension sur le conducteur de commande 110 lorsqu'une commande STO apparait sur un conducteur de sortie 61-12 provenant de la matrice programmable 60. Ce signal ne peut être présent que lorsque ~ 2 n'est pas à -Vdd, en raison de la présence de la porte 111.Les transistors 112 sont commandés par la tension sur un conducteur de commande 113 lorsqu'une commande CDI ou CKB-mémoire apparalt sur un autre conducteur d'entrée 61-11 provenant de la matrice programmable 60, et qui n'est également présent que si ~ 2 n'est pas à - Vdd, en raison de la présence de la porte 114. Grâce aux composants 1C9 et 112, les sorties 53 de l'accumulateur ou les sorties 55 de données CKB peuvent entre introduites dans la mémoire. L'autre fonction CKB est également assurée par le circuit de commande 70. Les signaux de commande SETB et RSIB, apparaissant sur les conducteurs de commande 61-17 et 61-18 provenant de la matrice de commande 60, sont appliqués aux grilles des transistors 115 et 116 pour produire des signaux n 1 1 et " O " ( Vss et Vdd ). Les transistors 117 en série avec les transistors 115 et 116, commandés par les sorties CKB 55 remplissent les fonctions de passage de bits à " 1 " à " O ". Le dispositif 115 applique une masse ou un état logique " 1 " sur le conducteur d'entrée 71 de la mémoire à accès direct si SETE est à - Vdd, pour l'un des 4 bits sélec tionnés par les conducteurs CKB 55.De même, le composant 116 produit un " O " sur le conducteur d'entrée 71 si RSTB est à -Vdd pour le bit sélectionné. Un seul des conducteurs CKB 55 peut être à -Vdd quand CKB fonctionne dans le mode bit par bit, les autres étant à la masse et bloquant les transistors 117 des bits non sélectionnés. Ceci permet le passage à " 1 " ou " O " d'un bit déterminé de la mémoire 25. Cette fonction est généralement utilisée pour la mise en place d'indicateurs au cours du fonctionnement en calculateur ; un chiffre peut être désigné pour les indicateurs, un bit remplissrnt chacune des fonctions d'indicateur d'addition, d'indicateur de soustraction, d'indica teur de multiplication et d'indicateur de division.Par la suite, un bit indicateur spécifique est atteint par masquage des entrées d'additionneur, également avec CKB. Des indicateur d'essai sont atteints par la fonction de comparaison dans l'additionneur. Ce mécanisme simplifie la structure en ce que les mêmes commandes et les mêmes signaux de sélection sont utilisés dans les fonctions arithmétiques et dans les fonctions de bits d'essai. L'additionneur binaire 50 consiste en un ensemble de 4 étages additionneurs 50-1, 50-2, 50-4 et 50-8 en parallèle. Les 4 étages sont pratiquement identiques et 2 d'entre eux sont représentés sur la fig. 6. En ce qui concerne l'étage 50-1 par exemple, il comporte une première porte complexe 120 et une seconde porte complexe 121, une entrée de retenue 122 et une sortie de retenue 123.La porte complexe 120 reçoit deux entrées 57-1 et -58-1, qui peuvent être appelées entrée négative- et entrée positives, et elle produit un signal de sortie sur le conducteur 124 qui est la combinaison ou - exclusif, ou fonction d'équivalence des entrées 57-1 et 58-1. Une sortie de retenue est produite sur le conducteur 123 en chargeant préalablement ce conducteur à O O " ou Vdd sur ~ 1, puis en déchargeant conditionnellement quand , 1 passe à Vss, suivant l'état de la sortie de la porte 125. Si les deux entrées 57-1 et 58-1 sont à l'état " 1 " une condition de production de retenue est satisfaite de sorte que la sortie de la porte 125 débloque un composant 126 après la fin de ~ 1, en déchargeant ainsi le conducteur 123 à Vss ou " 1 ".Un signal de retenue est produit sur le conducteur 123 vers 1' étage suivant si les 2 entrées 57-t et 58-1 sont à l'état n 1 n ou si l'un d'entre eux est à l'état n 1 n et qu'une retenue d'entrée est à l'état n 1 " sur le conducteur 122, ou encore si les 2 entrées 57-1 et 58-1 sont à 11 état n 1 n et qu'une retenue n 1 n est présente sur le conducteur 122 ; dans tous les autres cas le conducteur 123 reste à n o n ou -Vd après ~ 1 puisque ni le cir- cuit par le composant 126, ni celui par le composant 127, ni étage suivant ne permettent la décharge.L'entrée de retenue du premier bit reçoit une commande CIN provenant du circuit logique de commande 60 par un conducteur 61-0 ; le conducteur 122 est également préchargé avec ~ 1. La sortie de retenue de l'étage 50-8 apparaît sur le conducteur 128, elle est aiguillée à PI 3 et inversée de manière à produire un signal = sur le conducteur 67-1 qui conduit au circuit logique d'état 66. L'additionneur 50 remplit une fonction de comparaison lorsqu'un signal de sortie COMP est produit sur un conducteur 67-2 qui passe également au circuit logique d'état 66. Ce signal est produit sur un conducteur 239 qui est chargé préalablement par ~ 1 puis déchargé conditionnellement pendant # 1 lorsque l'un des composants 130 est débloqué par les sorties 124 des portes 120. La décharge conditionnelle a lieu si le conducteur 124 passe à -Vdd, ce qui se produit si les entrées de la porte complexe 120 en 57-1 et 58-1 sont différentes. Si toutes les entrées 57 sont identiques, comme les entrées 58, le signal COMP est à l'état n 1 n1 n sinon il est à l'état O o n. Les signaux de sortie des étages 50-1 et 50-2 etc... de l'additionneur sont produits sur les conducteurs 59-I, 59-2, 59-4 et 59-8 qui sont les sorties des portes complexes 121. Les portes 121 reçoivent les entrées 124 et la retenue pour ce bit sur les conducteurs 122 etc... . Les portes 121 remplissent une fonction d'équivalence des sorties 124 et de retenue. Pendant p 1, les sorties 59 ne sont pas valides car le circuit de retenue est en cours de charge préalable. La retenue n'est pas valide de sorte que les sorties 59 ne le sont pas non plus jusqu'après la fin de p 1. La sortie 59-1 de l'additionneur est connectée à l'entrée d'un étage 52-1 de registre accumulateur ou de l'étage 40-1 du registre Y, en fonction des entrées 61-9 et 61-10 provenant de la matrice programmable 60 et désignées par AUTA et AUTY. Ces commandes sont appliquées aux portes inverseuses 132 qui reçoivent également p 1 et qui sont connectées aux conducteurs de commande 133 qui ne peuvent être à -Vdd que pendant . Comme le montre la fig. 6, le sélecteur d'entrées d'additionneur 51 comporte 4 ensembles similaires de portes complexes 51-1, 51-2,51-4 et 51-8 constitué chacun par des portes complexes NON-ET/NON-OU 135 et 136. La porte 135 reçoit des entrées de commande 61-4, 61-5, 61-7 et 61-8 provenant de la matrice programmable 60, désignées par 15TN MEN NATN et ATN, et qui détermine si l'entrée 57-1 est inconditionnellement " 1 ", ou MIMI, ou ACCI ou ACCI. Les données provenant de la mémoire 25 apparaissent sur les conducteurs 32-1,32-2 etc... provenant de la fig. 5 et sont désignées par MEMI, 2, etc.... Les données provenant de l'accumulateur 52 apparaissent sur les conducteurs 53-1 et 53-1' en forme vraie et inversée, ACCI et ACCI, aux entrées du sélecteur 51, de sorte que les données de l'accumulateur ou leur complément peuvent être introduites dans l'additionneur. Les signaux d'entrée provenant du circuit logique CKB 56 sont appliqués sur les conducteurs CKB1, CKB1, ..., sur les conducteurs 55-1,55-1' etc... qui echappent aux portes 135 et 136. Les entrées CKB sont commandées par les signaux CKP et CKN par l'intermédiaire des composants 137 et 138. Les signaux de commande YTP et RP sur les conducteurs 61-1 et 61-2 sélectionnent RAMY du conducteur 139 ou MEM1 du conducteur 32-1 à l'entrée 58-1 par la porte 136. La fig. 6 représente également le registre accumulateur 52 qui comporte 4 étages identiques 52-1, 52-2, 52-4 et 52-8, ainsi que le registre Y de mémoire à accès direct qui comporte aussi 4 étages identiques 40-1 à 40-8. Chaque étage de ces registres est un registre à décalage classique à un étage qui recircule de lui-même par les circuits 140, de sorte que les bits introduits en ACC ou Y peuvent y rester jusqu'à ce que de nouvelles données soient introduites. Les étages comprennent chacun deux inverseurs et deux dispositifs de transfert commandés par horloge, par Qf 2 puis ~ 1, de forme classique. La sélection des sorties d'additionneur 59 vers ACC ou Y est assurée par les commandes AUTA et AUTY sur les conducteurs 61-9 et 61-10, qui produisent des signaux de commande sur les conducteurs 133 pour les composants 141. Les données sont valides aux sorties 59 de l'additionneur 51 après que ~ 1 est passé à Vss, de sorte que les conducteurs 133 ne passent à -Vdd qu'après ~ 1 ; c'est la fonction des portes 132. Les sorties 41-1, 41-2 etc... et 139 du registre Y sont valides après la fin de ~ 1. Les sorties vraies 51-i, 51-2 etc... et les sorties inversées 53-1' etc... de l'accumulateur commencent à être valides à 91 2. La matrice logique programmable de commande 60 est représentée en détail sur la fig. 7. Ce dispositif consiste essentiellement en une matrice logique du type décrit dans le brevet des Etats-Unis d'Amérique n0 3 702 985. Le mot d'instruction en cours provenant de la mémoire permanente 24 est appliqué, en forme vraie et en forme inversée, à la première section 60-1 de la matrice programmable. Il provient des sorties 33 de la mémoire permanente, correspondant à RO, RO, R1, Ri etc... . Les conducteurs 33 etc..., sont constitués par des bandes métalliques. Les inverseurs 146, préchargés à ~ 2, produisent les signaux inversés RO, etc... . Trente conducteurs 146 de la première section 60-1 consistent en des régions allongées de diffusion P connectées chacune à Vdd par un composant de charge séparé. Tous les conducteurs sont commandés par ~ 1. Entre les conducteurs 141 voisins se trouve un conducteur Vss consistant également en une diffusion P.Les cercles représentent des minces régions de portes d'oxyde de sorte que si un cercle est présent, un conducteur 146 est connecté à Vss lorsque le conducteur métallique 33 qui passe au-dessus se trouve à -Vdd, et à -Vdd dans les autres cas. Le codage de la section 60-1 par les portes ou les cercles est tel qu'un seul conducteur 146 est marqué ou à -Vdd pour un code d'instruction donné sur les conducteurs 33. Les conducteurs 146 deviennent des bandes métalliques 147 dans la seconde section 60-2 de la matrice. Un autre ensemble de 16 conducteurs 148 de diffusion P se trouve sous les bandes métalliques 147, avec des conducteurs Vss ( non représentés ). Là également, les cercles représentent de minces portes d'oxyde sous les bandes métalliques.Le codage est tel que pour l'un des trente conducteurs 47 marqués un ensemble déterminé de conducteurs 148 est marqué au niveau " 1 " approprié. Le codage représenté est destiné à un exemple de fonctionnement de calculateur. Les deux sections 60-1 et 60-2 sont programmables par masquage en fabrication, de sorte que de nombreux groupes différents d'instructions sont possibles. Les conducteurs 148 reçoivent les mêmes commandes que les conducteurs 60-o à 61-15. Il faut noter que pour un mot d'instruction dans lequel RO=1, un branchement ou un appel doit être exécuté de sorte qu'aucun des conducteurs 147 n'est marqué car aucun élément de l'ensemble du circuit contrôlé par les conducteurs 61 ne doit être commandé. Le conducteur RO 33 comporte des portes pour tous les conducteurs de la première section 60-1. Tous les conducteurs de sortie 148 ou 61-0 à 61-15 de la seconde section 60-2 sont préchargés à -Vdd par les composants 149 commandés par ~ 2 ; ces conducteurs 61-0 à 61-15 sont des régions diffusées dans la région 60-2 et deviennent des bandes métalliques pour être connectées au circuit de sélection d'additionneur, etc..., dans les autres parties de la pastille.Une troisième section 60-3 de la matrice programmable 60 consiste en un simple décodeur plutôt qutune matrice logique. Ce décodeur produit des commandes de mise à " 1 " et " O " de registre et de bit, des commandes de chargement ou d'effacement de segments, et des commandes de charge ou de complément d'adresse X, sur les conducteurs 61-16 à 61-23 qui sont des régions de diffusion P. Des charges non représentées, sont connectées à ces conducteurs. Certains particuliers de ces conducteurs sont sélectionnés en fonction du codage des portes et du mot d'instruction en cours. La fig. 8 A représente en détail le circuit d'état 66, qui comporte une porte complexe 66-1 qui commande le conducteur d'état 79, et un circuit basculeur d'état 66-2. L'état est normalement " 1 ", de sorte que la machine effectue normalement un branchement à moins que le conducteur d'état 72 ne soit ramené à " O " ou -Vdd. Le circuit basculeur est un circuit classique comprenant deux inverseurs commandés par horloge et un circuit de réaction. La sortie 69 du circuit basculeur d'état 66-2 est connectée au registre de sortie 62.Le circuit basculeur peut être placé à " 1 " ou à " O " c'est à dire que le conducteur 79 est connecté à son entrée par l'intermédiaire du composant 157 commandé par une commande STSL sur le corducteur 61-15 provenant de la matrice programmable 60, et par 91 1. La sortie du circuit logique d'état 66-1 ( valide à partir de la glernière moitié de ~ 2 ) est appliquée au composant 157 par le conducteur 79 qui est également connecté à différentes portes de la fig. 11. Le circuit logique 66-1 est une porte OU dynamique commandée par ~ 3 et elle produit un signal de sortie dans trois conditions.L'une est l'effacement ; lorsque la touche d'effacement est manoeuvrée, KC apparait sur le conducteur 199, un signal d'état est produit sur le conducteur 79, c'est à dire que ce conducteur reste à -V pendant un cycle d'instruction. Une autre condition est l'apparition du signal CARS sur le conducteur 67-1 provenant de l'additionneur 50 de la fig. 6 ; ce signal avec une commande C8 sur le conducteur 61-14 provenant de la matrice programmable 60 produit un " état " sur le conducteur 79. Dans tous les cas, le circuit basculeur d'état peut être à n 1 n si STSL apparait dans le même cycle d'instruction.Ainsi, une sortie de retenue du bit n 8 n de l'additionneur peut être utilisée pour produire l'état sur le conducteur 79 et/ou placer à n 1 n le circuit basculeur #'état. De même une sortie COMP provenant de l'additionneur 50 sur le conducteur 67-2 peut être utilisée pour produire le signal d'état si une commande NE apparait également sur le conducteur 61-13 provenant de la matrice programmable 60, de sorte que si l'additionneur est utilisé pour comparer deux entrées de données, le résultat peut être utilisé pour produire le signal d'état sur le conducteur 79 et/ou placer à n 1 " le circuit basculeur d'état. La fig. 8 B représente la porte complexe 66-1 sous forme d'un schéma plutôt que d'un diagramme logique. Il faut noter que la sortie est préchargée à -Vdd pendant ~ 3 et se décharge conditionnellement en fonction des entrées logiques après que ~ 3 est passé à Vss, période pendant laquelle 91 2 est à -Vdd. Les adresses de mot et de page de mémoire permanente sont produites de plusieurs manières différentes, en utilisant le compteur de programme: 36, le registre de sous-programme 43, le registre 46 d'adresse de page de mémoire permanente et le tampon 47, ainsi que le circuit de commande 48 et la mémoire permanente elle-même sur les conducteurs 33. Ces éléments 5e#Ont maintenant décrits. La fig. 9 représente le compteur de programme 36 qui comporte 8 étages 36-0 à 36-7 constitués chacun par un étage de registre comprenant 2 inverseurs 160 et 161, commandés par l'horloge à ~ 1 et ~ 2, avec une charge préalable à ~ 3 pour économiser l'énergie. Six étages seulement du compteur de programme sont utilisés en fonctionnement normal de l'unité, à savoir les étages 36-2 à 36-7 qui reçoivent les sorties R2 à R7 de la mémoire permanente, par les conducteurs 33 et les conducteurs 37-3 à 37-7. L'adresse à 6 bits sur R2 à R7 est aiguillée dans les étages 36-2 à 36-7 par les transistors B52 lorsqu'un signal BANCAL de branchement ou d'appel apparait sur le conducteur 163 provenant du circuit de commande 48. Ce signal indique une opération de branchement ou d'appel exécutée avec succès, de sorte que la partie du code d'instruction qui définit l'adresse de branchement est chargée dans le compteur de programme par le circuit décrit ci-dessus. Les deux autres étages 36-0 et 36-1 du compteur de programme qui ne sont pas utilisés en fonctionnement normal, sont employés pour les essais. Les 8 bits de sortie de la mémoire permanente sur les conducteurs 33, inversés et apparaissant en RO à R7, sont chargés dans les 8 étages du compteur de programme par les conducteurs 37-0 à 37-7 par les composants 162, à la commande du signal BRNCAL sur le conducteur 163. Ces bits apparaiesent aux points de jonction 164 où le mot à 8 bits est lu en série par lintermédiaire dune borne 165 pendant les 8 cycles d'instruc- tion suivants. Tous les étages 36-2 à 36-7 peuvent être placés à " O " à la mise sous tension par les composants 166 qui sont débloqués lorsqu'une commande PUC apparait sur le conducteur 167, reliant un point de jonction 168 de chaque étage à Vdd. De cette manière, une adresse de mémoire permanente " 000000 " est produite sur les conducteurs 42. Les 6 sorties des étages 36-2 à 36-7 du compteur de programme vers le décodeur d'adresse de mémoire permanente sont transmises par les 6 conducteurs 42-0 à 42-5, représentant les signaux PCO à PC5. Ces signaux sont obtenus aux points de jonction 169 de chaque étage. Il faut noter que lorsqu'elle est aiguillée par les transistors 162, une adresse R2 à R7 sur les conducteurs 33 passe immédiatement par les points de jonction 164, les inverseurs 161 et les points de jonction 169 vers les conducteurs 42-0 à 42-5 sans retard d'horloge. La fig. 9 montre également que le registre 43 de sousprogramme comporte 6 étages 43-2 à 43-7 identiques, correspondant aux étages 36-2 à 36-7 du compteur de programme. Chaque étage du registre de sous-programme comporte 2 inverseurs 170 et 171 et une boucle de réaction 172 avec des portes commandées en ~ 2 et ~ 1. Une fois introduit, un bit recircule continuellement. Lorsqu'un signal de commande CLATCH est produit sur le conducteur 173 par le circuit de commande 48, le contenu du compteur de programme 36 apparaissant aux points de jonction 174 est chargé dans les étages correspondant du registre de sous-programme 43 par les composants 175 ; cela se produit pendant ~ 2. Normalement, le conducteur de commande 173 est toujours marqué, de sorte que le contenu du compteur de programme est échantillonné normalement dans le registre de sous-programme par les composants 175 à chaque cycle de machine. Mais lorsqu'une instruction d'appel est exécutée, la commande est n ne pas charger n de sorte que la dernière adresse est conservée.Les 6 bits ainsi chargés dans le registre de sous-programme continuent ensuite à recirculer individuellement dans les étages 43-2 à 43-7 jusqu'au moment ou une commande REIN apparait sur un conducteur 176 provenant du circuit de commande 48. Ce signal commande les composants 177 de manière qu'ils chargent les 6 bits dans les points de jonction 164 des étages 36-2 à 36-7 du compteur de programme et immédiatement, par les inverseurs 161, vers les points de jonction 169 et les conducteurs de sortie 42. En même temps, le signal CLATCH devient négatif, de sorte que les composants 175 chargent ensuite les bits d'adresse dans le registre de sous-programme jusqu'au passage dans un autre mode d'appel. La fig, 10 montre que le registre 46 d'adresse de page de mémoire permanente comporte 4 étages 46-1, 46-2, 46-4 et 46-8 comprenant chacun une porte complexe 46' et un inverseur 178, avec un circuit de recirculation 179 et des composants commandés par horloge en ~ 1 et ~ 2. La sortie du registre 46 est transmise depuis les points de jonction 180 par les 4 conducteurs 35-1, 35-2 35-4 et 35-8, vers le décodage de page dans la mémoire permanente 24, valide pendant ~ 2. Pour la mise au repos à la mise sous tension, tous les points de jonction 181 sont connectés à Vss par les composants 182 à la commande du signal PUC sur le conducteur 167 comme cela a été mentionné précedemment. Ceci produit finalement une adresse de page " 1111 " sur les conducteurs 35. Les signaux d'entrée des portes 46' peuvent provenir des conducteurs 183 aux sorties du registre tampon 47 lorsqu'une commande C4RX apparait sur un conducteur 184 provenant du circuit de commande 48. Mais dans le cas normal, l'adresse de page est en recirculation. La commande KC, normalement au potentiel Vss, empêche ~ 2 de faire passer le conducteur 185 à -Vdd. Le registre tampon 47 comporte 4 étages 47-1 à-47-8 comprenant chacun une porte complexe 47t ( préchargée en ~ 3 ) et un inverseur 187, avec des portes de transfert commandées en ~ 1 et ~ 2 et un circuit de recirculation 188. Comme précedem de. ment, une commande mise à zéro à la mise sous tension sur le conducteur 167 connecte tous les points de jonction 189 à Vss par les composants 190 de manière à effacer le registre tampon. Les signaux d'entrée des étages 47-1 à 47-8 du registre tampon par les portes complexes 474proviennent de plusieurs sources. Tout d'abord, les sorties Ra , R5, R6, R7 de la mémoire permanente sur les conducteurs 33 peuvent être chargées dans le tampon par les conducteurs 78-1 à 78-8 lorsqu'une commande ClRX est produite sur le conducteur 191 provenant du circuit de commande 48 ( un mot d'instruction OOOîXXX ), deux de ces entrées des portes 47 étant ouvertes en ~ 1.Deuxièmement, la sortie du registre 46 d'adresse de page de mémoire permanente, apparaissant sur les conducteurs 192, est reçue à l'entrée des portes 47' lorsqu'une commande C2RX apparait sur le conducteur 193 provenant du circuit de commande 48 autorisé en 91 1 ; ceci se produit pour un appel lorsque l'état est au niveau " 1 ". Troisièmement, les étages du registre tampon peuvent être mis en recirculation sur eux-mêmes par les boucles 188 lorsqu'une commande C3RX apparait sur le conducteur 194 provenant du circuit de commande 48 ; ceci se produit lorsque C1RX et C2RX sont tous deux à Vss, c'est à dire que le regsitre 47 est normalement en recirculation, sauf lorsqu'une adresse est chargée depuis R4-R7 ou lorsqu'un appel a été exécuté avec succès.Dans le mode d'essai, un signal KC sur le conducteur 199 peut provoquer entrée des conducteurs K1 à K8 du clavier aux portes 46' par les composants de transfert 196 et les conducteurs 192 ; cette disposition est utilisée pour l'essai ou des fonctions autres que celles d'un calculateur. En outre, -Vdd sur le conducteur KC de touche d'effacement produit un signal d'entrée aux portes 197 faisant partie des portes complexes 47', afin de bloquer toute commande C2RX sur le conducteur 193, ce qui interrompt le circuit de chargement des sorties 35 dans le registre 47 par les conducteurs 192 ; ceci permet de remplir une fonction de mise au repos du circuit et autres. En général, les registres 46 et 47 contiennent les mêmes données, spécifiant des adresses qui sont utilisées et qui sont dans la môme " page " de la mémoire permanente. Tous les branchements se font dans la même page. Mais pour passer à une page dif férente, c'est à dire pour un branchement long, une nouvelle adresse de page est chargée dans le registre 47 depuis R4-R7. Il en résulte que l'adresse en cours se trouve dans le registre 46 et sur les conducteurs 35 et que la nouvelle adresse de page se trouve dans le registre 47. Si le branchement est vrai ou si la condition d'état est satisfaite, le contenu du registre 47 est transféré au registre 46 et par conséquent, sur les conducteurs 35. A ce moment, les memes données se trouvent à nouveau dans les registres 46 et 47 et la machine exécute des branchements courts dans la nouvelle page. Si une instruction d'appel est exécutée, le contenu du registre 47 est transféré au registre 46, et réciproquement. Bien entendu, si l'appel se fait dans la même page, les données sont de toute façon les mêmes dans les deux registres. Mais s'il s'agit d'un appel long vers une page différente, le registre 47 mémorise l'adresse de la page en cours au moment où l'appel est déclenché. Ainsi, lorsqu'un retour est exécuté, le contenu du registre 47 est transféré au registre 46, les 2 registres contiennent à nouveau les mêmes données et la machine se trouve à adresse initiale, prête pour des branchements courts. La fig. 11 montre que le circuit de commande 48 des circuits d'adressage de mémoire permanente comporte plusieurs portes complexes séparées 48-1, 48-2 etc... qui produisent les différentes commandes. La porte 48-1 produit la commande Cii sur le conducteur 191 en réponse à la présence de RO, R1, R2 et R3 sur les conducteurs 33 avec entrée KC sur le conducteur 199 au niveau Vss. Ceci charge une nouvelle page provenant de R4-R7 sur les conducteurs 33 pour un branchement ou un appel long.La porte 48-2 produit la commande C3RX sur le conducteur 193 en réponse à la présence de RO, Ri sur les conducteurs 33, KC sur les conducteurs 199 et un signal d'état sur le conducteur 79 provenant du circuit logique d'état 66 ; tous ces signaux doivent être à Vss pour que C3RX soit à -Vdd. Ceci spécifie qu'un mot d'instruction 11XXXXXX se trouve sur les conducteurs 33 et que l'état est n 1 ". Il s'agit d'un appel. Les entrées KC des portes 48-1, 48-2 et 48-3 ferment toutes ces portes lorsque la touche d'effacement est manoeuvrée. La porte 48-3 produit la commande C3RX sur le conducteur 194 en réponse au signal KC sur le conducteur 199 et aux commandes ClRX et C2RX aux sorties des portes 48-1 et 48-2 au niveau Vss. Autrement dit, le registre 47 recircule par les conducteurs 188 c'est à dire que adresse est préservée dans le registre tampon. La porte 48-4 produit la commande sur le conducteur 184 en fonction de l'état du conducteur 79, de RO sur les conducteurs 33, du signal REIN sur le conducteur 176 et d'un signal provenant de CLATCH apparaissant sur le conducteur 200. Chaque fois qu'un retour est exécuté, C4RX passe à Vss de sorte que le contenu du registre 47 peut être chargé dans le registre 46 par les conducteurs 183.La commande REIN 178 est produite par la porte 48-5 en réponse à RO, Rw1, R#, R3, R4, R5, R6, R7 sur les conducteurs 33 ; c'est à dire qu'un code d'instruction 00001111 produit une commande REIN, rappelant l'adresse dans le registre de sousprogramme 43 pour le compteur de programme 36 et par conséquent sur les conducteurs 42 vers le sélecteur de décodage 39, en chargeant également le contenu du registre 47 dans le registre 46. La commande CLATCH est produite par la porte complexe 48-6 qui réagit à liktat du conducteur 79, à RO et R1 sur les conducteurs 33, à REIN sur les conducteurs 176, à KC sur les conducteurs 199 et au signal PUC de mise à zéro à la mise sous tension sur le conducteur 167. La fonction du signal CLATCH consiste à interrompre le circuit 183 entre le registre 47 et le registre 46 lorsqu'un appel est exécuté. Ceci se fait par le conducteur 200 aboutissant à la porte 48-4 qui réagit également à RO et à l'état à Vss. Par les conducteurs 184 et 185, le circuit de recirculation 179 du registre 46 est établi par les portes 46' tandis que le circuit 183 est interrompu.RO et l'état à " 1 " correspond à un branchement ou un appel exécuté avec succès et provoqueraient le transfert du contenu du registre 47 au registre 46, mais la commande CLATCH l'interdit. Cette dernière est normalement présente en ltabsence du mode d'appel, indiquant que la machine n'est pas en appel, mais en branchement. Si RO, R1 et l'état sont au niveau " 1 " à la porte 48-6, cela indique un appel valide de sorte que le circuit basculeur est placé dans le mode d'appel. L'instruction REIN fait quitter le mode d'appel et ramène le circuit basculeur à l'état " O ". Le signal KC ou PUC ramène également le circuit basculeur à " O ". L'inverseur et la porte entre le point de jonction 201 et le conducteur 200 constituent une boucle de réaction avec la porte 48-6, et remplissent donc une fonction de basculeur, de sorte que si le signal CLATCH est produit, il subsiste jusqu'à l'apparition du signal de retour REIN, du signal d'effacement KC ou du signal de mise à zéro PUC. La commande 1RNCAL sur le conducteur 163 est produite par une porte 48-7 qui réagit à RO et à l'état. La porte 48-7 contrôle un branchement ou un appel exécuté avec succès ; le transfert du mot d'adresse est toujours exécuté quand RO est " 1 " et l'état n 1 ". Dans le mode d'essai, les entrées KC et K2 de la porte 48-7 sont utilisées. Normalement, KC est négatif de sorte que K2 est hors circuit. Si KC est à Vss, K2 peut commander BRNCAL. En mode d'essai, après le chargement en série d'une adresse sur le conducteur Kî, K2 est passé à la masse et la commande BANCAL est produite. Ceci force les 8 bits de mémoire permanente provenant des conducteurs 33 dans le compteur de programme 36 par les transistors 162 de la fig. 9, d'où les bits sont transférés à l'extérieur par le conducteur 165 pour le contrôle. BRNCAL est à la masse en ~ 2 à la porte 48-7, de sorte qu'il est valide pendant ~ 2. La fig. 11 montre également les conducteurs 75 d'entrée de clavier qui proviennent des entrées 16. Des circuits basculeurs de Schmidt 205 sont utilisés entre les conducteurs 16 et les conducteurs 75 pour imposer un seuil et un effet d'hysteresis. Bien que ces entrées soient appelées des entrées de clavier et soient utilisées comme telles dans des calculateurs, il est bien entendu que des données décimales-codées-binaires ou binaires peuvent être introduites directement par les conducteurs 16 en provenance de n'importe quelle source lorsque la pastille de processeur numérique selon l'invention est utilisée pour d'autres fonctions. Il faut noter que les données vraies sont au niveau "1" ou Vss et qu'à tous autres moments, les conducteurs 16 et par conséquent les conducteurs 75 sont maintenus au niveau ls 0 n ou Vdd par les composants de charge appauvris . Le conducteur KC 206 utilisé pour la mise à zéro et la touche d'effacement dans les applications à des calculateurs, est connect#. par un inverseur au conducteur KC 199 ; quand la touche d'effacement est au repos, KC est au niveau Vss ou " 1 n et lorsque cette touche est manoeuvrée, le conducteur 206 est à la masse et le conducteur 199 passe à -Vdd. Un condensateur extérieur 207 peut être associé avec la pastille pour introduire un délai et un filtrage, ou remplir une fonction d'élimination de rebondissement de l'entrée KC. En général, quand la pastille de processeur est utilisée en calculateur numérique, les données numériques ne sont pas introduites par les entrées de clavier sous cette forme ; autrement dit, si la touche " 7 " est manoeuvrée, un " 7 "décimal-codébinaire ou 0111 n'est pas produit sur les conducteurs K mais par contre, une série d'opérations programmées est utilisée pour détecter la touche qui est manoeuvrée, puis mémoriser l'information de conducteur K dans l'accumulateur 52 tandis que l'identité du conducteur 18 qui est sous tension est mémorisée dans le registre Y 40. Ces informations peuvent être utilisées pour identifier la touche par programme et introduire un nombre décimal-codé-binaire dans la mémoire à accès direct 25 ou exécuter une opération. Un avantage de ce système d'entrée est que les chiffres et les opérations peuvent #tre imbriqués sur les conducteurs K et qu'il n'est pas nécessaire que les chiffres soient dans tordre numérique. Par ailleurs, deux touches peuvent être manoeuvrées simultanément, ltune étant rejetée par programme. D'autres commutateurs fixes par exemple pour la position de la virgule, peuvent être intercalés avec les touches à retour. Tout ceci ne pouvait se faire dans les machines antérieures. A l'exception du mode d'essai, les entrées de clavier passent uniquement au circuit logique CKB 56. De là, les informations de clavier peuvent etre chargées dans l'accumulateur ou le registre Y. Le circuit logique CKB 56 représenté sur la fig. 12 A est constitué par 4 portes complexes identiques 56-1, 56-2, 56-4 et 56-8 qui produisent les signaux de sortie CKB1 à CKB8 sur les conducteurs 55-1 à 55-8. Les sorties CKB sont reliées au sélecteur d'entrée d'additionneur 51 et au circuit de commande 70 d'écriture dans la mémoire à accès direct, comme cela a déjà été expliqué. Chacune des portes complexes 56-1 à 56-8 comporte 3 circuits de portes séparés 210, 211 et 212 qui produisent chacun une sortie CKB dans certaines condîctions, en fonction du mot d'instruction en cours sur les conducteurs 33. Dans chaque cas le circuit de porte 2-11 reçoit RO, R1, R2, R3, R4 des conducteurs 33 par la porte ET 213 et K1, K2, K4 ou K8 des conducteurs 75-1 à 75-8 par la porte ET 214 ; ceci place les données de clavier ou extérieures sur les conducteurs CKB 55 quand le mot d'instruction est OOO0lXXK. Le circuit de portes 210 a pour fonction la mise a 1 1 et à " O " des bits dans la mémoire à accès direct 25 et il reçoit RO, R1, R2 et R3 des conducteurs 33 par la porte ET 216, de sorte que cette partie réagit à un mot d'instruction OOllXXXX, tandis que les autres parties des circuits 210 réagissent à 2 des conducteurs R6, RS, R7 ou R7 par les portes OU 217 de sorte qu'une seule des 4 portes 56-1 à 56-8 produit une sortie CKB. Ceci a pour fonction de sélectionner l'un de 4 bits pour une opération sur un bit. Les circuits de portes 212 comprennent une porte ET 218 dans chaque cas, réagissant à R2, R3, R-4 des conducteurs 33.La sortie de la porte 218 est combinée par une fonction OU avec Ri à la porte 219 qui à son tour est connectée à une porte E? 220 avec R5 et R4, R5, R6 ou R7. Ainsi, les portes complexes 212 placent les 4 bits R4, R5, R6 et R7 sur les sorties CKB 55 quand le code d'instruction est OîXXXxXX #l#n ou plusieurs parmi les signaux R2, R3 et R4 est à n o n. Pour des opérations sur des constantes, R4 ou le premier bit de la zone de constante est toujours n 1 ", ce qui constitue une limitation nécessaire sur les constantes qui peuvent être utilisées dans ce cas. Ri est un bit sans effet si R2-R4 sont " 0 " car le code 00000XXX applique également la zone de constante R4-R7 aux conducteurs CKB 55. La fig. 12 B représente l'une des portes complexes 56 à savoir la porte 56-8. Les autres portes 56-i, 56-2, 56-4 sont identiques, à l'exception près de changements des entrées R6, R7 et K comme le montre la fig. 12 A. En 91 2, le conducteur de sortie 55-8 est pré chargé à -Vdd par le composant 222 puis pendant 91 1 du cycle suivant, le conducteur de sortie 55-8 est déchargé conditionnellement par les circuits de porte 210, 211 et 212 et le composant 223. Il apparalt que si le mot d'instruction sur les conducteurs 33 est 0011xxxX, la porte 210 exerce une commande car la porte 212 est court-circuitée par Ri et R2, R3 tandis que la porte 211 est court-circuitée par RIZ et RU .Ainsi pour le code 0011XXXX, l'une des 4 portes CKB 56 est sélectionnée par les portes 217 qui reçoivent des combinaisons de R6, R6, R7, R7. Si le code d'instruction sur les conducteurs 33 est 00001XXX, la porte 211 exerce la commande car la porte 210 est court-circuitée par R2, R3 tandis que la porte 212 est court-circuitée par R1, R de sorte que K8 détermine si le conducteur 55-8 est court-circuité à la masse. Si l'instruction sur les conducteurs 33 est 01XXXXXX, la porte 212 exerce la commande car les portes 210 et 211 sont court-circuitées par R1, de sorte que R7 ( ou R4, R5, R6 pour les autres portes 56 ) détermine la décharge du conducteur 55-8.La porte 212 détermine également si le code est OOOOOXXX, car la porte 210 est courtcircuitée par R2, R3 et la porte 211 est court-circuitée par R4, tandis que la porte 219 n'est pas conductrice puisque R2, R3 et sont tous au niveau " 1 1'. La fonction globale du circuit logique CKB 56 est donc triple. Tout d'abord une constante apparaissant dans une zone du code d'instruction peut être appliquée aux conducteurs 55. Deuxièmement les entrées de clavier ou extérieur sur les conducteurs 75 peuvent être appliquées sur les conducteurs 55. Troisièmement, l'un des 4 conducteurs 55 peut être choisi, par exemple pour adresser l'un des 4 bits d'un chiffre de la mémoire à accès direct 25. Toutes ces fonctions sont commandées par le mot d'instruction en cours. La fig. 13 représente le registre 73 d'adresse de page de mémoire à accès dIrect. Une adresse de page de cette mémoire consiste en 2 bits, RAXO et RAX1 qui apparaissent sur les conducteurs 28. Le registre comporte 2 étages identiques 73-0 et 73-1 comprenant chacun une entrée 225, deux inverseurs 226 et deux circuits de réaction séparés 227 et 228. Chaque étage est donc un registre à recirculation commandé par ~ 1 et 91 2. Une adresse de page à 2 bits peut être chargée aux entrées 225 si les transistors 230 sont débloqués par une commande LDRAX ou de chargement X sur le conducteur 61-23 provenant de la matrice programmable 60. Une fois chargée, l'adresse recircule indéfiniment par le circuit 228. L'adresse X dans le registre est complémentée lorsque les transistors 231 sont débloqués par une commande COSIRAX sur le conducteur 61-22 provenant de la matrice programmable 60 si elle est à " O " ou -Vdd.Ceci provoque la recirculation par les circuits 227 et l'adresse est complémentée. Si la commande COMRAX est à " 1 " les bits recirculent par les circuits 228 et l'adresse reste la même. L'adresse de page de mémoire à accès direct est contenue dans le registre 73 X à 2 bits qui a pour fonction d'adresser directement le décodeur 29 de page de mémoire à accès direct par les conducteurs 28. Le registre 73 peut être modifié de deux façons. Tout d'abord, R# et R7 provenant de la mémoire permanente 24 et faisant partie du mot d'instruction peuvent être chargés de la manière décrite. Deuxièmement, l'adresse mémorisée dans le registre 73 peut etre complémentée bit par bit. Aucun autre mécanisme, y compris la mise à zérc à la mise sous tension et l'effacement n'ont d'effets sur le registre X 73. Les modifications apportées dans le registre 73 ne sont valides qu'au cycle d'instruction suivant. La fig. 14 représente la mémoire permanente 24 et le décodeur de page de mémoire permanente. Cette mémoire permanente consiste en une matrice de conducteurs X 240 qui sont des diffusions P allongées dans le substrat semi-conducteur, et de conducteurs Y 241 qui sont des bandes métalliques au-dessus d'un revêtement d'oxyde sur le substrat, réalisé de manière classique. La matrice comporte 64 conducteurs Y dont quelques uns seulement sont représentés sur la fig. 14, et 128 conducteurs X. La mémoire permanente est du type à masse virtuelle, de sorte qu'un seul conducteur de masse 242 est nécessaire pour chaque groupe de 8 conducteurs X 240 ; des conducteurs de masse intérieurs sont partagés entre des groupes voisins, de sorte que 9 conducteurs de masse seulement suffisent au lieu de 16.Des mémoires permanentes à masse virtuelle sont décrites dans les demandes de brevets des Etats-Unis d'Amérique n0 396 901 déposée le 13 septembre 1973 et n0 400 471 déposée le 24 septembre 1973. Un bit de données est formé entre des conducteurs 240 voisins ou entre un conducteur 240 et un conducteur de masse 242, au moyen d'une mince région d'oxyde 243, comme le décrit le brevet des Etats-Unis d'Amérique n0 3 541 543. Une dis tribution de minces zones d'oxyde 243 définit le n 1 tt ou o 0 O mémorisée pour chaque bit de données, ces zones définissant la présence ou ltabsence d'un transistor MOS. La mémoire permanente contient 8192 positions binaires ou positions potentielles pour les zones d'oxyde 243.Ces positions sont organisées en 1024 mots de 8 bits chacun. Les 8 bits sortent de la mémoire permanente sur 8 conducteurs 33 ( dont un seul est représenté sur la figure 14 ) et qui correspondent aux bits RO à R7 du mot d'instruction. Les 1024 mots sont divisés en 16 groupes ou pages de 64 mots chacun. Le décodeur de page consiste en 16 matrices 244 de transistors 245. Deux matrices 244 seulement sont représentées mais il en existe 16 exactement identiques. Chaque matrice comporte seulement 14 transistors 245 et un transistor 246, ce qui constitue un perfectionnement important sur les décodeurs des mémoires antérieures à masse virtuelle. Le décodeur reçoit l'adresse de page à 4 bits sur les 4 conducteurs 35-1 à 35-8 provenant du registre 46 d'adresse de page de mémoire permanente de la fig. 10. 4 circuits 247 d'entrée et de charge préalable, tous identiques, reçoivent les bits d'adresse de page commandés par ~ 2, par l'intermédiaire des composants 248. Des inverseurs 249 fournissent les signaux directs et complémentés, de sorte que 8 conducteurs d'adresse 250 parcourent toute la largeur de la mémoire, à travers les 16 matrices 244.Ces conducteurs 250 appliquent des entrées X1, XX, X2, XE, aux grilles des transistors 245 et des entrées X8 et X! aux grilles des transistors 246. Les conducteurs 250 sélectionnés sont chargés en ~ 2 par les composants 251, avec une élévation de tension par les condensateurs 252 commandés. Un circuit de sortie 253 connecte chaque paire de matrices 244 à l'un des conducteurs 33, de sorte qu'il existe 8 circuits 253, tous identiques. Les matrices voisines comportent chacune des conducteurs de sortie 254 et 255 qui sont également les conducteurs X 240 de la matrice de mémoire permanente ; le bit d'adresse X8, X# sélectionne un seul de ces conducteurs de sortie par les transistors de sortie.Le conducteur sélectionné est connecté à l'entrée d'un inverseur 256, pour mettre à la masse le conducteur de sortie 33 par le composant 257 si celui sélectionné des conducteurs 254, 255 est à Vss quand ~ 2 apparaît, ou pour connecter le conducteur de sortie 33 à -Vdd ( en ~ 2 ) par le composant 258 si celui sélectionné des conducteurs 254 et 255 est à -V quand ~ 2 apparats. Un condensateur commandé 259 élève la sortie à un niveau supérieur. L1adresse de page sélectionne l'un des 8 conducteurs 240 de chaque groupe par les transistors 245 dans chaque matrice 244. Les bits 1, 2 et 4, c'est à dire X1, X1, X2, X2, X4, ffi sont marqués selon an profil qui connecte un conducteur X 240 au conducteur de masse 242 et le conducteur X 240 voisin au conducteur 254 ou 255. Par exemple, une adresse de page 1010 ( désignée par X1, X2, X4, X8 ) connecte le conducteur 240a au conducteur de masse 242 par les composants 245a et 245b, et connecte le conducteur 240b au conducteur de sortie 2-54 par le composant 245c, tandis que le composant 246 sur le conducteur X8 connecte le conducteur 254 au point de jonction 260 et par conséquent, à la sortie.Une porte d'oxyde minee 243a entre les conducteurs 240a et 240b est donc déterminante pour le conducteur Y 241 particulier sélectionné par le circuit de décodage Y27 qui sera décrit par la suite. Une caractéristique importante de la mémoire permanente reside dans la manière dont les conducteurs 240 sont préchargés. Tous ces conducteurs 240 sont connectes à un conducteur commun 262 par des composants 263 commandés par 91 1. Le conducteur commun 262 est connecté à la source 264 de -Vdd par 2 transistors MOS 265 appauvris de sorte que le conducteur 262 charge à -(Vdd-2Vt), Vt étant la tension seuil des composants 265. En général, Vdd est égal a 15 volts et Vt à 2 volts. Ainsi, les conducteurs 240 se chargent à une tension plus réduite, de sorte qu'ils sont prechargés et déchargés plus rapidement que s'ils étaient préchargés à -Vdd. La fig. 15 représente en détail le décodeur de mot 27 de la mémoire permanente 24 et de la mémoire à accès direct 25, ainsi que le circuit 39 de sélection de données. Le décodeur 27 reçoit une adresse sur 12 conducteurs 38 ( 6 bits et leurs compléments ) et sélectionne l'un de 64 conducteurs 34 de sortie pour la mémoire permanente et l'un de 16 conducteurs 26 pour la mémoire à accès direct. Les conducteurs 34 sont les bandes métalliques ou les conducteurs Y 241 de la mémoire permanente. Le circuit de sélection 39 reçoit une adresse Y à 4 bits sur les 4 conducteurs 41-1 à 41-8, provenant du registre Y 40, et commandée en ~ 2 par les composants 270.Le circuit reçoit également la sortie 42 du compteur de programme à 6 bits sur les conducteurs 42-o à 42-5, commandés en ~ 1 par les composants 271. Pendant chaque cycle de machine, une adresse de mémoire permanente est délivrée en ~ 1 et une adresse de mémoire à accès direct en ~ 2. Etant donné que l'adresse Y de mémoire à accès direct ne contient que 4 bits ( 24= 16 ) tandis que l'adresse de mémoire permanente contient 6 bits ( 26= 64 ) les bits supplémentaires sont connectés à Vss et à Vdd aux points 272 et 273 pour adresse de mémoire à accès direct.Les inverseurs 274 donnent les sorties vraies et complémentées du décodeur sur 12 conducteurs 280 ( comme les conducteurs 38 ) ces conducteurs étant désignés par YO, YO, Y1, Y#. ..Y6, p;. Les conducteurs 280 sont des bandes métalliques passant sur des conducteurs 281 en diffusion P de maniere à former une matrice similaire à une mémoire permanente. De minces zones d'oxyde sont prévues dans des positions binaires déterminées sous les conducteurs 280 de manière à créer des transistors MOS entre des conducteurs 281 voisins. Un code donné à 6 bits sélectionne l'un des conducteurs 281. Tous ces conducteurs sont connectés aux grilles des composants 282 en ~ 1 par les composants 283. Les condensateurs commandés 284 élèvent la tension de grille en 282 à un niveau supérieur. Les conducteurs 241 sont tous à la masse jusqu'à ce que l'un rentre eux soit rendu négatif pendant ~ 2 par le conducteur 285, par le fait que la grille de l'un des transistors 242 est rendue négative pendant ~ 1. Les conducteurs 281 sont chargés 2 fois en ~ 4 pendant chaque cycle de machine. Le signal ~ 4 est appliqué aux conducteurs 281 depuis le conducteur 286, par les composants 287 et 288.Pendant la première partie de ~ 1, tous les conducteurs 281 et les grilles des composants 282 se chargent négativement à partir de ~ 4, et pendant la deuxième moitié de ~ 1, ~ 4 passe à la masse et tous les conducteurs 281 et les grilles des composants 282 sauf un se déchargent à la masse, en fonction de la configuration des minces zones d'oxyde qui relient les conducteurs 281 ensemble et suivant celui des conducteurs 280 qui est négatif. Les composants 289 et 290 sélectionnent des circuits alternés pour décharger les conducteurs 281. Ces composants 289 et 290 sont commandés par Y6 et ;, de sorte que l'un est toujours débloqué et l'autre bloqué pendant ~ 1 et 91 2.Les conducteurs 281 se chargent aussi négativement depuis 91 4 pendant l'intervalle 95, première moitié de ~ 2, puis pendant la seconde moitié de ~ 2, ils se déchargent tous à la masse sauf un, par la source ~ 4. La sortie du décodeur 27 sur les conducteurs 26 apparait en ~ 2 par les composants 292, par lesquels 16 des 64 conducteurs 281 sont connectés aux grilles 294 des composants 295 des circuits 300 de sortie d'adresse ; il existe 16 identiques de ces circuits, dont un seul est représenté. Le conducteur d'adresse 26 sélectionné est placé à -V pendant n 2 depuis le conducteur 301, par le compo- sant 295. Un condensateur d'élévation axe'tension 302 assure un niveau négatif élevé sur le conducteur 26 sélectionné. Les conducteurs 26 non sélectionnés sont maintenus à la masse par un circuit de maintien à zéro comprenant des composants 302, 303 et 304.Pendant ~ 2, tandis que la porte 294 est chargée pour la sortie sélectionnée, le composant 304 est conducteur et rend la porte 305 négative ce qui débloque le transistor 302 et connecte tous les conducteurs 26 au conducteur 306 Vss. Ainsi, quand 91 2 passe à la masse, et que ~ 2 devient négatif, le point de jonction 307 du conducteur d'adresse 26 sélectionné commence à être négatif, débloque le composant 303 et décharge le point de jonction 305, ce qui déconnecte de la masse le conducteur d'adresse sélectionné. Les conducteurs d'adresse non sélectionnés restent à la masse car le point de jonction 305 reste négatif et maintient le composant 302 débloqué.La fonction de ce circuit de sortie 300 est que les conducteurs 26 peuvent etre tous à la masse pendant ~ 2 et que pendant n 2 ils sont tous à la masse à l'exception de celui qui est sélectionné et qui se trouve à -Vdd. La figure 16 représente en détail le registre de sorte 84 et les tapons de sortie 86. Ce registre est cons titube par treize stages 310 identiques dont deux seulement sont représentés. Chaque jetage 310 est une cellule de mé- moire à accès direct à auto- régénération, semblable à celles utilisées dans la moire à accès direct 25 nais avec des commandes supplémentaires. La cellule comporte cinq transistors 311, 312, 313, 314, et 315. La capacité du point de jonction 316 et la capacité de la grille 317 du transistor 311 sont importante. Si une tension négative est emmagasinée au point de jonction 316, il charge la grille 315 pendant ~ 5 par le transistor 314.Ensuite, pendant pl, la tension négative à la grille 317 débloque le transistor 311 et le transistor 312 est débloqué de sorte que le point de jonction 316 se charge plus négativement en régénérant la charge emmagasinée. Si le point de Jonction 316 est à Ves, la grille 317 n'est pas chargée pendant #5, le transistor 311 n'est pas débloqué pendant #1 de sorte que le point de jonction 316 reste à Vss. L'entre au point de jonction 316 se fait par le transistor 313 qui est bloqué ou débloque par l'un des conducteurs d'adresses 26. Les transistors 313 des treize cellules 310 sont tous connectés à un conducteur 320 qui est à la nasse pendant #2 par le transistor 321. tes conducteurs 61-16 et 61-17 reçoivent les commandes SETR et RSTR provenant de la matrice progrannable 60, de manière à connecter le conducteur 320 à la nasse ou à Vdd, respectivement par les transistors 322 et 323.Les points de Jonction 315 sont forces à -Vdd à la nise zéro au moment de la nise sous ten sien, ou par la touche d'effacenent par le conducteur de commande 324 sur lequel le circuit 82 applique le signal KCIPUC. Ihie tension négative sur le conducteur 324 débloque le transistor 323, appliquant un t0" ou -Vdd au point de jonction 316. Toutes les cellules 310 restent à cet état t0" Jusqu'à ce qu'une commande SETR apparaisse et que l'un des conducteurs 26 passe à -V, ce qui se produit pendant ~2.Une seule des cellules 310 peut passer à l'état "1" pendant un cycle d'instruction car un seul conducteur d'adresse Y 26 devient négatif. Une fois placé à l'état "1" ou Vss, une cellule reste dans cette condition Jusqu'à ce qu'elle soit spécifiquement adressée et ramenée à "O" par la commande RSTR et l'adressage de la cellule par le conducteur 26. Les stages 84--0 à 84-12 peuvent Otre placez à l'état "1" et "0" dans n'importe quel ordre, et tout ou partie d'entre eux peuvent être à l'état "1" en mise temps. Par exemple, s'il y a lieu de vérifier "une touche enfoncée" toutes les sorties 18 peuvent être mises sous tension par le passage à l'état "1" de tous les étages 84 (ce qui impose un cycle d'instruction. pour chaque étage) et les conducteurs K peuvent être lus et vérifiés. En outre, la suppression des zéro en avant peut se faire par différentes routines car toutes les sorties D ne sont pas nécessairement sous tension et elles peuvent entre marquées du bit de plus grand poids au bit de moindre poids, ou inversement. Les tampons de sortie 86 ont pour fonction d'appliquer Vdd ou le potentiel de la masse aux bornes 18 en fonction des bits mémorisés dans les différents étages du registre 84. Le circuit représenté est agencé de manière à assurer l'excursion totale de tension. La figure 17 représente l'accumulateur et le registre 62 de sortie d'état avec la matrice logique programmable 63 de décodage de segments et les tampons de sortie 65. Le registre 62 est constitué par cinq étages à recirculation 62-1 etc dont chacun comporte une porte NON-ET 330, un inverseur 331 et un circuit de recirculation 332. Les étages sont commandés par les signaux d'horloge #3 et #2 par les conducteurs 333 et 334. Les données d'entrée sont appliquées aux étages 62-1 à 62-8 par les conducteurs de sortie d'accumulateur ACC1 à ACC8 (53-1 à 53-8) de la figure 6. Les données d'entrée sont appliquées au tampon étages 62-5 par le conducteur 69 de sortie de circuit basculeur d'état de la figure 8. Ces entrées sont chargées par les transistors 335 à l'apparition d'une commande LODL sur le conducteur 61-20 provenant de la matrice programmable 60. Tous les étages du registre 62 peuvent astre ramenés à tow par une commande CLRS sur le conducteur 61-21 provenant de la matrice programmable 60, connectée à l'entrée de toutes les portes 330. De même, les étages du registre 62 sont placés à "0", c'est à dire que des "0" sont char gès par une commande KO + PUC sur le conducteur 324.Les sorties vraies et complémentaires des étages 62-1 à 62-3 sont appliquées par les conducteurs 336 A1, A1, A2, A2 S, , à dix entrées de la première section 63-1 de la ma- trice programmable 63, de sorte que l'un des vingt conducteurs 63-2 est marqué de la manière usuelle dans le codage des matrices logiques programmables. La seconde section 62-3 de la matrice programmable est codie de manière à mar- quer un ou plusieurs des conducteurs 64 pour les entrées sur les conducteur 63-2.La matrice programmable 63 peut strie codée de manière à convertir les informations décima- les-codées- binaires à la sortie de l'accumulateur en si- gnaux d'affichage à sept segments pour le fonctionnement classique d'un calculateur, ou les codes décimaux-binaires peuvent être émis sur quatre des conducteurs 64, ou encore sous code voulu. Le positionnement de la virgule peut se faire par la sortie du registre d'état sur 58. Les huit tampons de sortie 65~1 à 65-8 ont tous iden- tiques, et deux d'entre eux seulement sont représentés sur la figure 17. Ces tampons ont pour fonctions d'appliquer Ves ou -Vdd aux bornes de sortie 17 afin d'attaquer les segments d'affichage ou une autre sortie, comme des conducteurs de données ou une imprimante. La figure 18 représente un circuit destiné à produire la commande PUO de mise à zéro à la aise sous tension sur le conducteur 167 des figures 9 et 10, et à produire la cou- mande KO + PUC de mise au repos des circuits sur le conducteur 324 de la figure 17. Une porte OU 338 reçoit le signal de touche d'effacement provenant de KC sur le conducteur 199 et d'un inverseur. Le signal PlJC est produit par le circuit basculeur 340 et un condensateur 341.Quand la tension est d'abord appliquée, le condensateur 341 n'est pas encore chargé et l'entrée 342 est à la masse de serte que le circuit basculeur 340 est à l'état "1" et délivre un signal de sortie par le conducteur 343 qui produit le signal PUC sur le conducteur 167 et le signal KC + PUC sur le conducteur 324. Quand le condensateur est chargé, le circuit basculeur 340 change d'état et le signal PUC revient à la masse, de sorte que le calculateur peut fonctionner dans son mode habituel. Une boucle de réaction 344 assure que le conducteur se décharge ou que le circuit basculeur 340 se trouve dans l'état voulu à la mise sous tension. Si un condensateur extérieur est utilisé, KC inversé sur le conducteur 345 allonge PUC.Le reste du circuit a pour fonction d'essayer la pastille. La sortie 165 du dernier étage 36-0 du compteur de programmes 36 est connectée au composant 346 qui est débloqué par le signal KC sur le conducteur 199. La sortie du composant 346 est connectée par le conducteur 347 à l'entrée du tampon de sortie S8 65-8. Ainsi, si KC est négatif, le contenu du compteur de programmes 36 peut astre lu en série à la borne 17-8 par l'intermédiaire du tampon 65-8. Quand KO est à la masse, le composant 348 est débloqué et le conducteur 64-8 est connecté au tampon de sortie S8 pour le mode de fonctionnement normal. La figure 19 représente un circuit de réaction destiné au compteur de programme de la figure 9. Le circuit logique examine les six serties individuelles 42-0 à 42-5 du compteur de programme 36 et détermine si un"1"eu un "0" doit astre placé dans le premier étage de ce compteur par le conducteur 350. Un circuit OU-exclusif 351 examine les conducteurs 42-4 et 42-3 qui sont les sorties des deux derniers étages du compteur 36, et produit un signal équivalent ; si les deux conducteurs sont "0" ou "1", un "1" est ramené à l'entrée 350 tandis que s'ils sont différents, un "0" est introduit.Ceci permet de compter jusqu'à 63 d'une manière aléatoire, mais des dispositions doivent être prises pour interrompre une situation dans laquelle tous les "1" se trouvent dans le registre à décalage 36. Dans ce cas, le terme ramené est un "1" et le compteur reste à tous les "1". Pour éviter ceci, la porte 352 réagit à 012343, et force 111111 quand le compteur doit être interrompu, mais les portes ET 353 et 354 réagissent ensembles à 012345, en forçant un "0" au retour suivant. Grâce à cette disposition, le registre à décalage à six étages peut compter jusqu1à 64 d'une manière pseudo-alEatoire, c'est à dire dans un ordre répétitif établi, mais non dans un ordre régulier.Les portes 355 ont une fonction d'essais quand KC apparaît sur le conducteur provenant de la figure 11, le circuit habituel de la porte 351 est interrompu et l'entrée Il sur le conducteur 75-1 est introduite en série dans l'entrée 330 du compteur de programme La figure 20 est un diagramme synoptique du général teur d'horloge 80. Ce générateur d'horloge comporte un compteur à trois étages classique 360, qui sont commandés chacun par les signaux # et a provenant d'un oscillateur d'horloge 361.L'horloge #, d'une fréquence d'environ 500 kiloherz, peut être synchronisée directement par la broche extérieure 22, ou les broches extérieures 22 et 23 peuvent être connectées ensembles et à -Vdd par une résis- tance 362 qui détermine la fr'quence. La fréquence peut entre réglée avec plus de précision en utilisant une plus petite résistance et un condensateur 363 connecté à Vis. De tout. façon, l'oscillateur 361 peut se présenter sous différentes formes. Pour produire les six intervalles 91 à 96 de la figure 4 à partir du signal d'horloge #,les étages du compteur sont connectés de manière à compter jusqu'à 6 de la manière habituelle en utilisant un circuit de réaction 364.Un décodeur 365 effectue une sélection à partir des trois sorties 366 du compteur pour repré- senter les six étages distincts de ce compteur et produire #1, #2, #3 et #5 sur les conducteurs de sortie 367 ; ces signaux sont inversés pour produire aux sorties 388 les signaux #1, #2,#3 et #5 qui sont utilisés dans l'ensemble de la pastille.Pour produire 4, les sorties 367 de F et #2 sont connectées à une porte OU 369 dont la sortie est retardée d'un intervalle par un étage de compteur 370 qui produit pi te signal #4 inversé produit #4 sur le conducteur 371. La figure 21 représente de(a) à (j) plus en détail les portes logiques, les inverseurs, etc. qui sont utilisés dans les circuits des figures 3 et 5 à 20. Il faut noter que tous les inverseurs sont du type à charge appauvrie à implantation d'ions, ce qui réduit au minimum la consom- ration dLénergie. Les portes utilisent des charges appau vraies, des charges aiguillées ou sont du type à charge préalable, également pour économiser l'énergie. Les mots d'instruction à huit bits que contient la mémoire permanente 24 et qui ont lus sur les- conducteurs 33 sont dans le format représenté sur la figure 22, sur laquelle la case 380 représente un mot qui contient huit bits RO à R7. Ce mot peut être considéré comme contenant certaines zones et sous-zones, qui diffèrent pour dif trente fonctions. Le bit RO discrimine toujours entre un branchement ou un appel (-logique 1) et une opération (logique O) ; c'est la zone OPî. L'instruction se présente sous quatre formes de base I,II,III et IV et la zone OP1 apparait dans tous ces formats.Le format I est celui des branchements ou des appels et il contient une zone CB en R1 qui discrimine entre les deux, ainsi qu'une zone V de R2 à R7 qui est une adresse à six bits de la position de branchement ou d'appel . Le format Il est celui des instructions qui font intervenir les constantes de quatre bits qui se trouvent dans la zone C de R4 à R7; dans ce cas, la zone OP2 à trois bits de R1 à R3 définit l'opé- ration effectuée sur la constante.Le format III est celui d t opérations de bits et de pages de mémoire à accès direct et contient la zone B qui est le bit ou l'adresse, la zone F qui définit l'opération et la zone OP3 qui estcaracteris- tique du code 011 pour les opérations de bits ou de pages de mémoire à accès direct. Le format IV est consacré aux instruction arithmétiques ou spéciales définies par les zones OP3 et A. La figure 23 est une table de Karnaugh des classes générales d'instructions Un mot d'instruction à huit bits donne 28 ou 256 combinaisons possibles ou instructions uniques. Un quart de ces combinaisons, les soixante quatre qui se trouvent dans le quadrant gauche "11" représentent soixante quatre opérations d'appel possibles. Un autre quart, le quadrant "10", représente soixante quatre opérations possibles de branchement , c'est à dire un branchement vers l'une des soixante quatre positions possibles de mémoire permanente. Le quadrant inférieur gauche "01" contient soixante quatre possibilités d'opérations sur des constantes chaque quart de ce quadrant contenant 16 constantes possibles dans 14 zone C de constante à quatre bits.Le quadrant in Parieur droit ou "00" contient seize adresses possibles de page pour les longs appels ou les longs btanchements dans la zone C de la partie "0001" et seize opérations de bits et de page de mémoire à accès direct dans la partie "0011'.. Toutes les instruction arithmétiques et spéciales se trouvent dans les trente deux possibilités des parties 0010 et 0000. Une description détaillée d'un groupe d'instructions est donnée dans le tableau en annexe. D'autres groupes d'instructions sont possibles avec une autre programmation de la matrice logique programmable de commander et de la mémoire permanente. Le groupe décrit dans le tableau convient pour les fonctions d'un calculateur. Il faut noter que les appelatione mnémonig s des différentes instructions du groupe sent identiques à la plupart des appellations des conducteurs 147 et 61-16 à 61-23 de la matrice logique programmable de conande de la figure 7. Il faut également remarquer que le fonctionnement du compteur de programme' 36 et du registre de sous-programme 43 dépend du mode (ou état machin-) du système. Deux états sont possibles, l'état normal et l'état d'appel qui signifie l'entrée dans un sous-programme. L'état de machine est déterminé par l'état du circuit basculeur d'appel 201 qui est commandé par des instructions d'appel et de retour réussies. Au début de chaque cycle dtinstructionç, pendant que la machine est en mode normal de fonctionnement, l'adresse de mot présente dans le compteur de programme 36 est mise à jour par le circuit de la figure 19 de manière à pro duire l'adresse de mot suivante dans la mémoire permanente et cette adresse suivante est mémorisée inconditionnellement dans le registre de sous-programme 43. A l'exécution d'une instruction d'appel, la machine entre en état d'appel avant tout autre transfert de données dans le registre de sousprogrammer 43.Le contenu du registre de sous-programmes 43 n'est pas maintenu à l'adresse de mots de l'instruction d'appel, mais plutôt à l'adresse de mot de l'instruction suivante. L'exécution d'une instruction de retour ramène la machine à l'état normal et transfère le contenu du registre de sous qui constitue un retour à l'adresse de mot approprié~ Le compteur de programme 36 n'est pas affecté par l'état de la machine. Ce compteur produit l'adresse de mot suivante à chaque cycle d'instruction , à moins que son contenu ne soit modifié par l'exécution satisfaisante d'une instruction d'appel, de branchement ou de retour. L'état de la machine peut modifier le fonctionnement du registre tampon 47 de page de mémoire permanente. Dans le mode normal, le registre 47 sert de source pour de nouvelles informations de page lors de l'exécution d'une instruction d'appel ou de branchement. Lorsqu'elle est exécutée dans le mode normal, une instruction de branche ment satisfaite reproduit toujours le contenu du registre 47 dans le registre 46 d'adresse de page de mémoire per manente. Par conséquent, à moins que le contenu du registre 47 ne soit modifié, chaque branchement successif effectué avec succès se situe dans la même page. Les branchements de ce genre sont appelés branchements courts.Pour effectuer un branchement sur une page différente, soit un branchement long, le contenu du registre 47 doit entre modifié avec I' adresse de page voulue en exécutant une instruction de char gement de registre de page de mémoire permanente L'exé cution satisfaisante d'un branchement ne reproduit pas la nouvelle adresse de page dans le registre d'adresses 46, et met en place le circuit de manière à exécuter des bran chements courts dans la nouvelle page. Le transfert donné du registre tampon 47 vers le registre d'adresses 46 s'effectue de la mSme manière lors de l'exécution satisfaisante d'une instruction d'appel. Les appels long peuvent entre exécutés par une instruction de chargement de registre de page de mémoire permanente avant l'exécution d'une instruction d'appel. La suppression de l'instruction de chargement de registre P produirait un appel court. Après l'exécution d'un appel court ou long, le contenu du registre d'adresses 46 dans lequel se trouve l'adresse de page d'appel précédente, est reproduit dans le registre tampon 47. Le transfert de données entre le registre tam- pon 47 et le registre d'adresses 46 est inhibé. Ainsi, le registre tampon est utilisé pour mémoriser l'adresse de page voulue au retour d'un sous-programme. En raison de cette caractéristique, il n'est pas possible d'effectuer des branchements longs quand la machine se trouve dans le mode d'appel. De nee, un sous-programme ne peut pas contenir plus de soixante quatre instructions (une page entière).Il est cependant permis de modifier le contenu du registre tampon 47 dans le mode d'appel, en exécutant une instruction de chargement da registre de page de mémoire permanente. Ceci permet de modifier une adresse de page de retour à la sortie d'un sous-programme. L'exécution d'une instruction de retour reproduit le contenu du registre tampon 47 dans le registre d'adresses 46, met en place les circuits pour exécuter des branche mentis courts et ramène la machine à l'état normal. Une instruction d'appel ou de branchement sans succès n'affecte pas l'état de la machine ni le contenu des registres 46 et 47. Les données présentes dans l'un ou l'autre des deux registres d'adresse de pagez restent inchangées. Autrement dit, si un branchement ou un appel court devait être effectué, les circuits sent placé pour exécuter des opérations courtes t si un appel ou un branchement long a été déclenché, les circuits sont placés pour exécuter l'opération longue. En outre, l'exécution d'un retour dans le mode normal est une "non opération" Kn plus de la commande par instructions des circuits logiques d'adresse de mémoire permanente, une entrée extérieure est prévue en plus du circuit de mise sous ten sien pour l'initialisation des circuits.Cette initialiga- tion place la machine à l'état normal, met en place les adresses de page pour exécuter les branchements courts, met en place les contenus d'adresses de page sur le complément donné appliqué aux quatre conducteurs K et reproduit en série les données présentes sur le conducteur K1 dans le compteur de programme 36. Lorsqu'aucune entrée extérieure n'est appliquée, le compteur de programme 36 est placé sur le mot lhexa- décimal 00 (o) et le registre d'adresses de page 46 est placé sur l'adresse hexadécimale F (15). En ce qui concerne le groupe d'instructions, il faut noter que l'additionneur 30 est capable de rem~ plir deux fonctions simultanées et séparées et il comporte trois sorties. Les deux entrées 37 et 38 à quatre bits peuvent strie additionnées et comparées entre elles pour produire une sortie de somme binaire vraies, une retenue du chiffre de plus grand poids, et une comparaison indiquant si les deux nombres binaires sont de même valeur, c'est à dire identiques bit par bit. Les informations de comparaisons et de retenues peuvent store utilisées pour mettre en place des conditions de branchementi ou d'appels.La somme produite peut Outre mémorisée dans l'accumulateur ou dans le registre Y, ou les deux ou elle peut ne pas être utilisée. La séquence temporelle d'exécution des mots d'instruction sera maintenant expliquée en regard des figures 24 et 25. La figure 24 montre une série de cycles d'instruction A, B, C, etc..., avec les signaux d'horloge ~ #2, #3, #4 et 05 Dans le cycle C, le contenu d'une position de chiffre dans la mémoire 23 doit être transféré à l'additionneur 50, et vers l'accumulateur 32. La figure 23 est une représentation schématique de l'opération. L'entrée de l'additionneur 50 est validée pendant B1 du cycle d'instruction C, ce qu' indique B1 C. Le bit provenant de la mémoire 25 est validé en #4 #1 C au composant 106, le conducteur de sortie 32 ayant été préchargé en #2B par le composant 107. La commande MTN sur le conducteur 61-5 devient valide en 82B quand le composant 149 est débloqué dans la matrice programmable 60. Les conducteurs 146 de la matrice programmable de commande sont validés après la fin de 01B. Le mot d'instruction- sur les conducteurs 33 est valide pendant #2B, provenant de RO au circuit de sortie 253. Le décodage de sortie de la mémoire permanente par les composants 245 et 246 est également effectif en ~2B, depuis les composants 251, 248 et le conducteur 35-1. Dans la mémoire permanente, les conducteurs 240 sont préchargés en ~1B et contiennent des données valides en #2B. Les conducteurs Y 241 sont validés en #2B, le composant 282 ayant été mis en place en 1B. Le conducteur 281 du circuit de décodage Y 27 a été préchargé en #4 (#1)B et il est validé dans la dernière partie de #1B. L'adresse T de mémoire permanente provenant du compteur de programme a été aiguillée par le composant 271 en PB. Si l'on suppose que l'opération NTN résulte d'un branchement, la commande BRNCAL sur le conducteur 63 devient valide après la fin de 2A, à la porte 48-7. La commande de branchement RO provenant des conducteurs 33 a été aiguillée en #2 A et l'état a été validé sur le conducteur 79 pendant la dernière moitié de 2A, apure la fin de la charge préalable de la grille 66-1. Entre temps, l'adresse de branchement est entrée dans le compteur de programme par les conducteurs 33 qui transfèrent l'adresse de branchement valide en #2A depuis la sortie 253 de la mémoire permanente. Ainsi, pour une instruction défini. qui doit strie exécutée dans le cycle C, les données sont valides au point 381 de la figure 24, l'adresse Y de mémoire à accès direct pour les données est valide au point 382 et l'instruction de mémoire permanente est valide sur les conducteurs 33 au point 383. L'adresse T de mémoire permanente de ce mot passe dans 1. décodeur 27 au point 384.Cette adresse d- vient valide au point 383. L'état devient valide pour un branchement à cette adresse au point 386 et l'adresse de branchement est également valide à la sortie de la mémoire permanent. en ce point 386. L'ensemble des circuits décrits ci-dessus est fabriqui en une seule pastille LOS/LSl représentée très agrandie sur la figure 26, sur laquelle tous les éléments essentiels sont désignés désignés par par les mêmes références numériques que sur le diagramme synoptique de la figure 3. Un procédé de grille métallique à canal P est utilisé, avec implantation d'ions pour les charges appauvries. La pastille contient plus de 28 surfaces de contacts car il est possible de l'utiliser dans un boîtier de plus de 28 branches si davantage de chiffres ou d'affichage doivent être utilisés. Il faut noter que la mémoire permanente, la mémoire à accès direct et la matrice logique programmable de commande occupent la majeure partie de la pastille. Les dimensions de cette dernier sont de l'ordre de 5x5mm. La possibilité de faire fonctionner la pastille dans un mode d'essais a été signalée précedemment. Ce mode est généralement utilisé en usine, avant ou après que les pastilles ont été enfermées dans des boîtiers en matière plastique à 28 broches. Les pastilles sont réalisées par lots d'une centaine par exemple à la fois sur une tranche de silicium d'un diamètre de 75mm ; de nombreuses tranches sont traitées en même temps. Lorsque toutes les phases de traitement sent terminées, la tranche est tracée et cassée en pastilles individuelles comme celle de la figure 26. Le rendement selon ce procédé est quelque fois très inférieur à îoo%. Des essais doivent être faits pour déterminer les tranches qui sont bennes, les pastilles d'une tranche qui sont bonnes, puis les composants en boîtiers qui sont bons car il peut se produire des altérations à chaque opération. Cet essai pourrait être très long et très coatoux car, pour #tre absolument certains que la totalité des 8 800 transistors et les connexions associées sont tous parfaits, tous les programmes du calculateur devraient être exécutés. Le mode d'essai a été inclus pour cette raison. Le mode opé- ratoire consiste à contrôler chacun des 1 024 mots d'ins- tructions de la mémoire permanente, puis à exécuter plusieurs instructions qui suffisent pour contrôler le reste dea circuits. Les opérations qui peuvent être exécutées dans le mode d'essai sont les suivantes Tout d'abord, une adresse de mot de mémoire permanente peut être chargée en série dans le compteur de programme 36 par la broche K1 75-1 qui aboutit à la porte 355 de la figure 19, puis au compteur de programme de la figure 9 par le conducteur 350. Cela se fait à la commande du signal KC à l'entrée 206; quand KC est à Vss, KC sur le conducteur 599 bloque le circuit de réaction par la porte 351 et autorise l'entrée K1 vers le compteur de programme . Ainsi, une adresse de mot est présentée en huit cycles de machine, soit 8x2 ou 16 microsecondes.Chaque bit est chargé à l'instant #1, soit au moment où le compteur de programme peut recevoir de nouvelles données au point de jonction 168. ensuite, une adresse de page de mémoire permanente peut entre chargée en parallèle dans le registre 46 d'adresse se de page de mémoire permanente par les conducteurs 75, gl à K8, les composants 196, les conducteurs 192 et les portes 46' de la figure 10.Ce circuit est également autorisé par KC à -Vdd et les bits sont chargés pendant 2. Etant donné que l'adresse de moth arrive en série à #1, et l'adresse de page en parallèle à #2, ils peuvent outre multiplexés dans le temps, et aucune période sup- plémentaire n'est nécessaire pour les charger.Compte tenu qu'une nouvelle adresse entière à huit bits n'est pas nécessaire pour produire une nouvelle adresse de mémoire permanente, mais qu'elle est simplement avancée d'un bit, il apparait que les 1 024 positions peuvent être adressées en beaucoup moins que 1 024 x 16 ou 16 000 microsecondes. Troisièmement, le mot d'instruction a huit bits provenant de la mémoire permanente à l'adresse spécifiée, peut Outre transféré dans le compteur de programme 36 à partir des lignes 33, par une commande extérieure. Ce résultat est obtenu en débloquant les composants 162, de manière à charger RO à R7 dans les points de jonction 164 des étages 36-0 à 36-7 comme le montre la figure 9.Ces composants t62 sont commandés par le signal TINCAL sur le conducteur 163, et qui est produit par KC et k2 dans la porte 48-7 comme le montre la figure 11. Ceci se produit en un cycle de machine. Quatrièmement, le compteur de programme 36 peut Outre décalé en série vers l'extérieur par le conducteur 165 des figures 9 et 18, le conducteur 347 et le tampon de sor tie de segments 63-8, également à la commande de KC sur le conducteur 199. Ceci peut se produire une phase d'avance mais au ;Ome instant où une nouvelle adresse de mot' de mé- moire permanente est chargée par K1 et le conducteur 350 de la figure 19. Dans le but de contrôler certaines ou la totalité des positions de la mémoire permanente, les première, deuxième, troisième et quatrième opérations décrites ci-dessus doivent être exécutées dans l'ordre. Tous les bits des 1 024 positions pourraient être vérifiés au moyen d'une machine d'essais étudiée spécialement en moins de 20 millisecondes environ, ce qui représente beaucoup moins que le temps nécessaire pour des calculs complexes en fonctionnement normal. De grandes économies de temps d'essais sont ainsi possibles. Une autre procédure d'essais consiste à charger une adresse de mot et de page au cours des première et seconde opérations décrites ci-dessus, puis à permettre à la machine d'exécuter la série d'instructions commencant à cette position, et à -observer ensuite les résultats aux bornes de sortie 17 et 18 ; et / ou à lire la dernitre sortie ou adresse de mémoire permanente dans le compteur de programme après un certain nombre de cycles. Ceci permet de vérifier des incréments déterminés, ce qui suffit pour contrôler l'intégrité d'une unité. Au cours d'une opération complexe, il se trouve des sous-programmes de gestion qui sont utilisés sans cesse, des centaines de fois, par exemple la normalisation. Ils n'ont a être contr8- lés qu'une seule fois. Cette procédure permet de sauter les sous-programmes répétitifs. Il est bien entendu que l'écriture et la lecture des adresses et des contenus de mémoire permanente peuvent se faire par des entrées de clavier simulées. Bien qu'un seul mode de réalisation soit décrit ci-dessus, il ne doit pas être considéré comme limitatif car de nombreuses modifications et variantes peuvent y être apportées sans sortir du cadre ni de l'esprit de l'invention. TABLEAU DES INSTRUCTIONS APPEL : 11XXXXXX Instruction conditionnelle en fonction de l'état; si le conducteur d'état 79 est au niveau "O" l'instruction d'appel n'est pas exécutée. Si ce conducteur est au niveau "1" la machine passe dans le mode d'appel, ce qui indique que le circuit basculeur d'appel 200 est en "1". Le contenu du compteur de programme 36 est mémorisé dans le registre de sous-programme 43. L'adresse de page est mémorisée dans le tampon 47. Le contenu du registre tampon 47 est utilisé co -- adresse de page .La zone V R2 à R7 du mot d'instruction,- est chargée dans le compteur de pro gramme' par les transistors 162. Toutes les instructions exécutées dans le mode d'appel remplissent leurs fonctions normales, à l'exception des instructions d'appel et de branchement ; l'exécution d'un appel dans le mode d'appel n'est pas valable ; les branchements exécutés dans le mode d'appel doivent se faire dans une page. BRANCHEMENT (BRNC) : 10XXXXXX Instruction@ conditionnelle en fonction de ltétat; si le conducteur d'état est au niveau "O" l'instruction de branchement n,est pas exécutée. Si le conducteur d'état est au niveau "1" la zone V est chargée dans le compteur de progra l-e 36 et le contenu du registre tampon 47 devient la nouvelle adresse de page dans le registre 46, sauf dans le mode d'appel. L'instruction de branchement, ainsi que l'instruction d'appel, peut Otre inconditionnelle en raison de la nature du circuit logique d'état 66. L'état est nor salement "1", c'est à dire la condition appropriée pour l'exécution satisfaisante d'un branchement ou d'un appel. Si l'instruction qui précède immédiatement le branchement ou l'appel ne modifie pas l'état, l'opération est exécutée avec succès. L'état est valide pendant un seul cycle d'ins- truction . Il est donc invalide pour effectuer des essais multiples avant une opération de branchement. Seule l'instruction qui précède immédiatement l'instruction de branchement détermine si ce dernier est exécuté avec succès ou non.L'état revient toujours en w1" après une instruction de branchement Chargement d'une constante dans le registre Y (TRCY) : 010nXX La zone C du mot d'instruction, soit les bits R4 à R7, est transférée dans le registre Y 40. Cette instruction est inconditionnelle et aucune retenue ni indication de comparaison n'est transférée au circuit d'état 66. Comparaison d'une constante avec le contenu du registre Y (YNEC) : 0101XXXX Le contenu du registre Y 40 est comparé avec la zone C du mot d'instruction. L'information de comparaison sur le conducteur 67 est introduite dans le circuit logique d'état 66. L'inégalité fait passer l'état à "1". Cette instruction n'est pas conditionnée -par l'état. Némorisation de constante et incrémentation du registre Y (CMIY) : 0110XXXX Le contenu de la zone C est mémorisé directement dans la position de mémoire adressée par les registres X et Y 73 et 40. Le registre Y 40 est incrémenté d'une unité. L'instruction n'est pas conditionnelle en fonction de l'état et les informations de retenue et de comparaison ne passent pas au circuit d'état. Accumulateur inférieur ou égal à une constante (ALtC) 011 lXXXX Le contenu de l'accumulateur 152 est soustrait de la zone C du mot d'instruction en faisant une addition en complument à 2. L'information de retenue sur le conducteur 67 est introduite dans le circuit d'état 66. Si le contenu de l'accumulateur est inférieur ou égal à la constante, 1' état passe à "1". L'instruction est inconditionnelle. Chargement du registre P (LTP) 0001XXXX Le contenu de la zone C du mot d'instruction est chargé dans le registre tampon 47. Cette instruction est inconditionnelle et aucune retenue ni comparaison n'est transférée au circuit d'état. Passage d'un bit à "1" (SDIT) 001100n Le contenu de la position de mémoire adressée par les registres X et Y, 73 et 40 est sélectionné . L'un des quatre bits, spécifié par la zone B du mot d'instruction, est placé à "1". Passage d'un bit à "O" (lIBIT) : 001101fl Le contenu de la position de mémoire à accès direct 25 adressée par les registres 1 et Y, 73 et 40 est sélec tisonné. L'un des quatre bits spécifié par la zone B du mot d'instruction, par l'intermédiaire du circuit logique CKB 56, est placé à l'état "0" assai d'un bit (T13IT) s 001110XX Le contenu de la position de mémoire adressée par les registres X et Y, 73 et 40 est sélectionné.L'un des quatre bits spécifié- par la zone B du mot d'instruction par CKB 56, est vérifié par l'additionneur 50. un 21" fait passer l'état au niveau logique "1", par l'intermé- diaire de la sortie de comparaison vers le circuit d'état sur le conducteur 67. Chargement du registre i (LDX) s 001111XX Le registre 73 x ou d'adresses de pages de mémoire à accès direct reçoit la zone B du mot d'instruction. Cette instruction est inconditionnelle et aucune retenue ni comparaison n'est transférée au circuit d'état 66. Mémorisation et incrémentation (STIN) : s 00100000 Le contenu de l'accumulateur 52 est mémorisé dans la position de mémoire à accès direct adressée par les registres X et Y, 73 et 40. Après l'opération de mémorisation, le registre Y 40 est incrémenté d'une unité. Cette instruction est inconditionnelle, l'état n'est pas modifié. Transfert de la mémoire à l'accumulateur (TRMA) : 00100001 Le contenu de la position de mémoire à accès direct adressée par les registres X et T, 73 et 40 est transféré ineonditionnellement dans l'accumulateur 52. Les données de la mémoire à accès direct ne sont pas modifiées. L'instruction est inconditionnelle, la retenue et la com raison ne passent pas au circuit d'état. Transfert de la mémoire au registre Y (TRMY): 00100010 Le contenu-de la position de mémoire à accès direct adressée par les registres i et T, 73 et 40 est transféré inconditionnellement dans le registre Y 40. Les données de la mémoire à accès direct ne sont pas modifiées. Transfert du registre T à l'accumulateur (TRYA)00100011 Le contenu du registre Y 40 est transféré incondi tionnellement dans l'accumulateur 52. Le contenu du registre n'est pas modifié. Transfert de l'accumulateur au registre Y (TRAM): 00100100 Le contenu de l'accumulateur 52 est transféré inconditionnellement dans le registre Y 40. Le contenu de l'accumulateur n'est pas modifié. Addition de mémoire et d'accumulateur (AHÂÂ):00100101 Le contenu de l'accumulateur 52 est additionné au contenu de la position de mémoire à accès direct adressé par les registre X et Y, 73 et 40 et la somme résultante est mémorisée dans l'accumulateur 52. L'information de retenue sur le conducteur 67 est introduite dans le circuit d'état 66. Une somme supérieure à 15 place l'état au niveau "1". Le contenu de la position de mémoire à accès direct n'est pas modifié. Comparaison entre la mémoire et zéro (NllBO) :00100110 Le contenu de la ménioire à accès direct adressé par les registres X et Y, 73 et 40 est comparé à zéro. L'information de comparaison sur le conducteur 67 est trans férée au circuit d'état. Une inégalité entre le contenude mémoire et zéro place le circuit d'état 66 au niveau n 1 * Soustraction de mémoire et d'accumulateur (SMb):0010011? Le contenu de l'accumulateur 52 est soustrait du contenu de la position de mémoire à accès direct adressé par les registres X et Y, 73 et 40 en effectuant une addition en complément à 2 et la différence est mémorisée dans l'accumulateur 52. L'information de retenue est transférée au circuit d'état 66.L'état est placé à "1" si le contenu de l'accumulateur eèt inférieur ou égal à celui de la mémoire. Chargement de contenu de mémoire incrdmenté (INMA):00101000 Le contenu de la position de mémoire à accès direct adressée par les registres X et Y, 73 et 40 est augmenté d'une unité et mémorisé dans l'accumulateur 52. Le contenu initial de la mémoire à accès direct n'est pas modifié. L'information de retenue est introduite par le conducteur 67 dans le circuit d'état 66. L'état est placé "1" si la somme est supérieure à 15. Accumulateur inférieur ou égal à mémoire (ALEM) 1 00101001 Le contenu de l'accumulateur 52 est soustrait du contenu de la position de mémoire à accès direct adressé par les registres x et T, 73 et 40 en effectuant une addition en complément à 2. L'information de retenue est introduite par le conducteur 67 dans le circuit d'état 66. L'état placé à "1" indique que le contenu de l'accumulateur est inférieur ou égal à celui de la mémoire. Les contenus de la mémoire et de l'accumulateur ne sont pas modifiés Chargent de contenu de mémoire décrémenté (DCMA):00101010 Le contenu de la position de mémoire à accès direct adressée par les registres x et Y, 73 et 40 est réduit d'une unité et chargé dans l'accumulateur 52. Le contenu de la mémoire n'est pas modifié. L'information de retenue est chargée dans le circuit d'état. Si le contenu de la mémoire est supérieur ou gal à l'unité, l'état est placé à "1". Incrément de registre Y (îxr) Le contenu du registre T 40 est augmenté d'une unité. L'information de retenue est transférée au circuit d'état 66. Une somme supérieur à 15 place l'état à "1". Décrément de registre Y (DCY) s 00101100 Le contenu du registre t 40 est réduit d'une unité L'information de retenue est transférée au circuit d'état 66. Si Y est supérieur ou égal à l'unité, l'état est placé à "1". Complémentation à 2 de l'accumulateur (CIA): 00101101 Le contenu de l'accumulateur 52 est retranche de zéro en faisant une addition du complément à 2. Le résultat est mémorisé dans l'accumulateur 52. L'information de retenue est introduite dans le circuit d'état 66. Cette opération est équivalente à une complémentation et une incrémentation de l'accumulateur. Si le contenu de l'accumulateur est égal à zéro, l'état est placé à "1". Echange entre la mémoire et l'accumulateur (EXMA):00101110 Le contenu de la position de mémoire à accès direct adressée par les registres I et Y, 73 et 40 est échangé avec oelui de l'accumulateur 52. Autrement dit, le contenu de l'accumulateur est chargé dans la mémoire et celui de la mémoire est transféré dans l'accumulateur. Mise à zéro de l'accumulateur (CLA):00101111 Le contenu de l'accumulateur 52 est placé incon ditionnellement à zéro. Addition de huit à l'accumulateur (A8 ) 1 00000001 La constante huit ( 8 -), déterminée par les bits R7 à R4 du mot d'instruction, est additionnée au contenu de l'accumulateur 52. L'nformation de retenue est transférée au circuit d'état 66. Une somme supérieure à 15 place l'état à "1". Comparaison entre le registre Y et l'accumulateur (YNEA) : 00000010 Le contenu du registre Y 40 est comparé avec celui de l'accumulateur 52. L'information de comparaison est introduite dans le circuit d'état 66. L'inégalité entre le registre Y et l'accumulateur place l'état à ~1". L'état du circuit d'état 66-1 est également transféré au circuit basculeur état 66-2. Mémorisation de l'accumulateur (STA) s 00000011 Le contenu de l'accumulateur 52 est mémorisé dans la position de mémoire à accès direct adressée par les registres X et Y, 73 et 40. Le contenu de l'accumulateur 52 n'est pas modifié. Mémorisationetn#ise à zéro de l'accumulateur (STCLA):00000100 Le contenu de l'accumulateur 52 est mémorisé dans la position de mémoire à accès direct adressée par les regis tres X et Y, 73 et 40. Le contenu de l'accumulateur 52 est ensuite placé à zéro. Addition de dix à l'accumulateur (ÂiOli): 00000101 La constante dix (10) déterminée par les bits R7 et R4 du mot d'instruction est additionnée à l'accumulateur 52. Addition de six à l'accumulateur (A6AJ): 00000110 La constante six (6), déterminée par les bits R7 et R4 du mot d'instruction est additionnée au contenu de l'ac- cumulateur 52. L'information de retenue est transférée au circuit d'état 66. Un résultat supérieur à 15 place l'état à "1". Décrémentation d'accumulateur (DCA) :00000111 Le contenu de l'accumulateur 52 est réduit d'une unité. L'information de retenue est transférée au circuit d'état 66. Si le contenu de l'accumulateur est supérieur ou égal à l'unité, l'état est placé à "1". Incrémentation d'accumulateur (INA) 00001110 Le contenu de l'accumulateur 52 est augmenté d'une unité Complémentation du registre x (COMX) : 00000000 Le contenu du registre 73 X ou d'adresse de pqe de mémoire à accès direct est complémenté logiquement. Chargement d'entrées extérieures (TRKA) : 00001000 Les données présentes sur les quatre conducteurs d'entrée 75 sent transférées dans l'accumulateur 52. entrées extérieures d'essais (INio): 00001001 Les données sur les conducteurs K d'entrée 75 sont comparées à zéro. L'information de comparaison est transférée au circuit d'état 66. Des données extérieures non nulles placent l'état à "1". Chargement du registre de sortie (LDO):00001010 Les contenus de l'accumulateur 52 et du circuit basculeur 66-2 sont transférés au registre de sortie 62. Ce dernier peut être décodé pour fournir des données sur jusqu' à huit conducteurs de sortie 17 et dans un registre principal utilisé pour une sortie de données à l'extérieur de la pastille. Le contenu du registre Y 40 est également réduit d'une unité. Mise à zéro du registre de sortie (CLRO) :00001011 Le contenu du registre de sortie 62 est placé à zéro. xise à "0" des serties D (Y) (RSTR): 00001100 Si le contenu du registre Y 40 est compris entre O et 12 inclus, l'une des sorties D est placée à l'état "0". Le choix de la sortie D est déterminé par le contenu décodé du registre Y 40. Pour des valeurs supérieures à 12 dans le registre T, l'instruction est "non opération" pour lt utilisateur. Passage à "1" des sorties D (Y) (SETR) : 00001101 Si le contenu du registre Y 40 est compris entre O et 12 inclus, l'une des sorties D est placée à "1". le choix de la sortie D est déterminé par le contenu décodé du registre Y 40. Pour des valeurs supérieures à 12 dans le registre Y, l'instruction est "non opération" pour l'utilisateur. Retour (RETN) s 00001111 Lorsqu'elle est exécutée dans le mode d'appel, le contenu du registre de sous-programme 43 est transféré dans le compteur de programme 36. En même temps, le contenu du registre tampon 47 est transféré dans le registre 46 d'adres- se de page de mémoire permanente Cette opération ramène la machine au point correct après 1'ezcécution d'un sousprogramme. Lorsqutune instruction de retour est exécutée en dehors du mode d'appel, c'est à dire en dehors de l'exécu- tion d'un sous-programme, elle est "non opération". CODE d'INSTRUCTION MNEMONIQUE 1 1 V CALL 1 O W BRNC 0 100 C TRCY 0 101 C Insu 0 110 C CHIT 0 111 C ALEC 0 011 00 B SUBIT 0 011 01 B RBIT 0 011 10 B TBIT 0 011 11 B LDI 0 010 0000 STIN 0 010 0001 TRMA 0 010 0010 TRMY 0 010 0011 TRYA 0 010 0100 TRAT 0 010 0101 0 010 0110 0 010 0111 0 010 1000 INMA 0 010 1001 ALEM 0 010 1010 DCMÂ 0 010 1011 INY 0 010 1100 DCY 0 010 1101 CIA 0 010 1110 EXMA 0 010 1111 CLA 0 001 C LDP 0 000 0000 COMX O 000 0001 A8AA O 000 0010 0 000 0011 STA o 000 0100 STCLA O 000 0101 A10AA 0 000 0110 A6AA 0 000 0111 DCA 0 000 1000 0 000 1001 KNEC 0 000 1010 LDO 0 000 1011 CLRO 0 000 1100 RSTR 0 000 1101 SETR O 000 1110 INA 0 000 1111 RETN REVENDICATIONS 1 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données, une unité arithmétique destinée à exécuter des opérations sur des données, un circuit de commande destiné à produire des commandes qui définissent le fonctionnement de ltensemble, un dispositif de sortie comprenant un premier et un second groupes de bornes, un dispositif de couplage comprenant un premier dispositif de mémorisation de sortie destiné à appliquer au premier groupe de bornes des données sélectionnées provenant du dispositif de mémorisation de données, un second dispositif de mémorisation de sortie connecté au second groupe de bornes et un dispositif destiné à appliquer des informations codées au second dispositif de mémorisation de sortie sous l'effet des commandes provenant du circuit de commande et ayant pour fonction de mettre sous tension l'une quelconque ou plusieurs des bornes du second groupe, indépendamment du premier dispositif de mémorisation de sortie et dans n'importe quelle combinaison 2 - Calculateur selon la revendication 1,caractérisé en ce que les bornes du second groupe peuvent être mises sous tension dans n'importe quel ordre de succession. 3 - Calculateur selon la revendication 2,caractérisé en ce qu'il comporte un registre de mémorisation destiné à recevoir une sortie de l'unité arithmétique, ce registre de mémorisation étant connecté au second dispositif de mémorisation de sortie. 4 - Calculateur selon la revendication 3, caractérisé en ce qu'il comporte un registre accumulateur destiné à recevoir une sortie de l'unité arithmétique, ce registre accumulateur étant connecté au premier dispositif de mémorisation de sortie. 5 - Calculateur selon la revendication 4, caractérisé en ce qu'il comporte un dispositif d'adressage pour le dispositif de mémorisation de données, le registre de mémorisation étant connecté audit dispositif d'adressage. 6 - Calculateur selon la revendication 5, caractérisé en ce qu'il comporte un dispositif destiné à transférer à l'accumulateur une sortie du dIspositif de mémorisation de données. 7 - Calculateur selon la revendication 6, caractérisé en ce que ledit dispositif de transfert contient l'unité arithmétique. 8 - Calculateur selon la revendication 6, caractérisé en ce qu'il comporte des circuits destinés à coupler l'accumulateur et le registre de mémorisation aux premier et second dispositifs de mémorisation de sortie, et à coupler la sortie de l'unité arithmétique aux registres accumulateur et de mémorisation ainsi qu'au dispositif de transfert, tous ces circuits de couplage étant formés sélectivement par des commandes provenant du circuit de commande. 9 - Calculateur selon la revendication 8, caractérisé en ce que le dispositif de mémorisation de données consiste en une mémoire à accès direct. 10 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données, une unité arithmétique destinée à exécuter des opérations sur des données, un circuit de commande destiné à produire des commandes qui définissent le fonctionnement de l'ensemble, un dispositif de sortie comprenant un premier et un second groupes de bornes, un dispositif de couplage comprenant un dispositif de mémorisation de sortie destiné à appliquer au premier groupe de bornes des données sélectionnées provenant du dispositif de mémorisation de données, et un dispositif destiné à appliquer des informations codées sous l'effet de commandes provenant du circuit de commande de manière à mettre sous tension l'une quelconque @@ ou plusieurs des bornes du second groupe, indépendamment du premier dispositif de mémorisation de sortie et dans n'importe quelle combinaison de codes. 11 - Calculateur selon la revendication 10, caractérisé en ce que les bornes du second groupe peuvent être mises sous tension dans n'importe quel ordre. 12 - Calculateur selon la revendication 11, caractérisé en ce qu'il comporte un registre de mémorisation destiné à recevoir une sortie de l'unité arithmétique, ledit registre de mémorisation étant connecté au second groupe de bornes de sortie. 13 - Calculateur selon la revendication 12, caractérisé en ce qu'il comporte un registre accumulateur destiné à recevoir une sortie de l'unité arithmétique, ce registre accumulateur étant connecté au dispositif de mémorisation de sortie. 14 - Calculateur selon la revendication 13, caractérisé en ce qu'il comporte un dispositif d'adressage pour le dispositif de mémorisation de données, le registre de mémorisation étant connecté audit dispositif d'adressage. 15 - Calculateur selon la revendication 14, caractérisé en ce qu'il comporte un dispositif destiné à transférer à l'accumulateur une sortie du dispositif de mémorisation de données. 16 - Calculateur selon la revendication 15, caractérisé en ce que ledit dispositif de transfert contient l'unité arithmétique. 17 - Calculateur selon la revendication 16, caractérisé en ce qu'il comporte des circuits destinés à coupler l'accumulateur au dispositif de mémorisation de sortie et à coupler la sortie de l'unité arithmétique aux registres accumulateur et de mémori- sation, ainsi qu'au dispositif de transfert, tous les couplages étant assurés sélectivement par des commandes provenant du circuit de commande. 18 - Calculateur selon la revendication 17, caractérisé en ce que le dispositif de mémorisation de données consiste en une mémoire à accès direct. 19 - Calculateur selon la revendication 18, caractérisé en ce que le dispositif de mémorisation de données, l'unité arithmétique, le registre de mémorisation et le registre accumulateur sont tous en format en parallèle à 4 bits, le nombre des bornes dudit premier et dudit second groupes étant très supérieur à quatre. 20 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données comprenant une matrice de mémoire X-Y à accès direct dans laquelle des chiffres à 4 bits sont accessibles, un à la fois, des dispositifs d'adressage X et Y de mémoire à accès direct destinés à donner l'accès à la matrice de mémoire, le dispositif d'adressage Y mettant sous tension un seul parmi plusieurs conducteurs Y de la matrice, un dispositif de mémorisation de programme comprenant une mémoire permanente qui contient un grand nombre de mots d'instruction, un dispositif d'adressage de mémoire permanente destiné à donner l'accès au dispositif de mémorisation de programme, des circuits arithmétiques comprenant un additionneur en parallèle à 4 bits, destinés à effectuer des opérations arithmétiques et logiques sur des chiffres qui leur sont appliqués, un circuit de commande qui reçoit des mots d'instruction provenant du dispositif de mémorisation de programme et qui produit des signaux de commande définissant le fonctionnement de l'ensemble, un dispositif de sortie comprenant un premier et un second groupes de bornes de sortie et un premier et un second dispositifs de mémorisation de sortie associé aux groupes de bornes, un premier et un second regis treize mémorisation à 4 bits, connectés tous deux de manière à recevoir la sortie des circuits arithmétiques à la commande sélective de signaux de commande, un dispositif de connexion commandé sélectivement par des signaux de commande et destiné à transférer la sortie du premier registre de mémorisation au dispositif d'adressage de mémoire à accès direct, un dispositif de connexion commandé sélectivement par des signaux de commande et destiné à transférer la sortie du dispositif d'adressage Y de mémoire à accès direct au premier dispositif de mémorisation de sortie de manière à mettre sélectivement sous tension l'une de plusieurs cellules indépendantes de mémorisation du premier dispositif de mémorisation de sortie, un dispositif commandé sélectivement par des signaux de commande et destiné à placer sélectivement à l'état " 1 " ou à l'état " 0 " l'une déterminée des cellules de mémorisation de manière que l'une quelconque ou plusieurs des bornes de sortie dudit premier groupe puisse être mise sous tension dans n'importe quelle combinaison, et un dispositif de connexion commandé sélectivement par des signaux de commande et destiné à transférer la sortie du second registre de mémorisation au second dispositif de mémorisation de sortie 21 - Calculateur selon la revendication 20, caractérisé en ce que les sorties du premier et du second registres de mémorisation sont reliées à entrée des circuits arithmétiques à la commande sélective de signaux de commande, un dispositif étant commandé sélectivement par des signaux de commande de manière à connecter le dispositif de mémorisation de données à l'entrée des circuits arithmétiques pour transférer les chiffres spécifiés par le dispositif d'adressage de mémoire à accès direct. 22 - Calculateur électronique ou processeur numérique comprenant une mémoire de données, une mémoire permanente destinée à mémoriser des instructions de programme, un circuit de commande qui reçoit des instructions de programme et qui produit des commandes qui définissent le fonctionnement de l'ensemble et un circuit arithmétique comprenant une entrée et une sortie, calculateur caractérisé en ce qu'il comporte en outre un premier et un second registres destinés à recevoir la sortie du circuit arithmétique, l'entrée de l'additionneur étant connectée sélectivement à la commande du circuit de commande de manière à recevoir les sorties #u premier ou du second registres T et des données provenant de la mémoire, les sorties des premier et second registres étant connectées sélectivement à la commande du circuit de commande, respectivement à la mémoire de données et au circuit d'adressage de la mémoire de données, un dispositif étant prévu pour appliquer une partie d'instruction de programme à l'entrée du circuit arithmétique, à la commande du circuit de commande. 23 - Calculateur selon la revendication 22, caractérisé en ce qu'il comporte un registre de sortie, le premier registre pouvant être connecté sélectivement au registre de sortie, à la commande du circuit de commande. 24 - Calculateur selon la revendication 23, caractérisé en ce qu'il comporte un dispositif d'entrée, l'entrée du circuit arithmétique pouvant être connectée sélectivement au dispositif d'entrée, à la commande du circuit de commande. 25 - Calculateur selon la revendication 24, caractérisé en ce que les premier et second registres et les registres d'entrée contiennent chacun 4 bits avec des entrées et des sorties en parallèle, le dispositif d'entrée comprenant 4 bornes en parallèle, le circuit arithmétique contenant 4 étages d'adresse en parallèle, son entrée et sa sortie se faisant également en parallèle à 4 bits. 26 - Calculateur selon la revendication 25 caractérisé en ce que la mémoire de données consiste en une mémoire à accès direct à laquelle l'accès est donné par le circuit d'adressage, un chiffre à la fois, lesdits chiffres étant en format à 4 bits en parallèle. 27 - Calculateur selon la revendication 26, caractérisé en ce que le circuit d'adressage de la mémoire à accès direct est également connecté sélectivement de manière à recevoir une partie d'une instruction de programme, à la commande du dispositif de commande. 28 - Calculateur électronique ou processeur numérique, réalisé en circuit à intégration poussée à métal-oxyde-semi-conducteur et comportant un dispositif de mémorisation de données qui comprend une mémoire à accès direct dans laquelle des chiffres sont accessibles, un à la fois, au moyen d'un dispositif d'adressage, un dispositif de mémorisation de programme auquel l'accès est donné par le dispositif d'adressage et qui comprend une mémoire permanente contenant un grand nombre de mots d'instruction, un circuit arithmétique comprenant une entrée et une sortie et destiné à exécuter des opérations arithmétiques sur des chiffres d'entrée qui lui sont appliqués, un circuit de commande qui reçoit les mots d'instruction provenant de la mémoire permanente et qui produit des signaux de commande qui définissent le fonctionnement de ltensemble, la synchronisation du calculateur s'effectuant selon un cycle de machine répétitif de durée fixe pendant lequel l'accès peut être donné à la mémoire à accès direct, l'accès est donné à la mémoire permanente, le circuit de commande reçoit un mot d'instruction et produit des commandes et l'unité arithmétique peut recevoir des entrées, calculateur caractérisé en ce qu'il comporte un premier et un second registres à un chiffre comprenant chacun une entrée connectée sélectivement, à la commande desdits signaux de commande, de manière à recevoir la sortie du circuit arlthmétique, la sortie du premier registre étant connectée sélectivement, à la commande desdits signaux de commande, à l'entrée du circuit arithmétique et à l'entrée du dispositif de mémorisation de données, la sortie du second registre étant connectée sélectivement, à la commande des signaux de commande, à l'entrée du circuit arithmétique et au dispositif d'adressage de la mémoire à accès direct, et la sortie de la mémoire de données étant connectée sélectivement, à la commande des signaux de commande, à l'entrée du circuit arithmétique 29 - Calculateur selon la revendication 28, caractérisé en ce qu'une partie d'un mot d'instructionpeut être transférée sélectivement du circuit de commande à 1'entrée du circuit arithmétique, à la commande des signaux de commande. 30 - Calculateur selon la revendication 28, caractérisé en ce qu'il comporte des bornes d'entrée qui peuvent être connectées sélectivement à l'entrée du circuit arithmétique, à la commande des signaux de commande. 31 - Calculateur électronique ou processeur numérique comportant un dispositif de mémorisation de données et qui comprend une mémoire à accès direct dans laquelle des chiffres à plusieurs bits en parallèle sont accessibles par un dispositif d'adressage, un dispositif de mémorisation de programme comprenant une mémoire permanente qui contient un grand nombre de mots d'instructionà a plusieurs bits définissant le fonctionnement de l'ensemble, un circuit arithmétique destiné à effectuer des opérations arithmétiques et logiques sur des chiffres en format binaire en parallèle, un circuit de commande qui reçoit les mots d'instrtletion provenant de la mémoire permanente, un mot à la fois et en parallèle, un dispo sitif d'entrée comprenant plusieurs bornes en parallèle pour l'entrée des données dans l'ensemble, calculateur caractérisé en ce qu'il comporte un circuit à fonctions multiples, comprenant des entrées qui reçoivent des parties de mots d'instruction et des données d'entrée provenant desdites bornes en parallèle, et des sorties en parallèle connectées à la mémoire de données et au circuit arithmétique, et destinées à transférer, en format binaire en parallèle, lesdites parties des mots d'instruction et les données d'entrée, soit à la mémoire de données, soit au circuit arithmétique. 32 - Calculateur selon la revendication 31, caractérisé en ce que le circuit à fonctions multiples comporte des entrées de commande qui reçoivent des commandes provenant du circuit de commande de manière à effectuer une sélection parmi les diverses fonctions. 33 - Calculateur selon la revendication 31, caractérisé en ce que le circuit à fonctions multiples comporte un dispositif destiné à sélectionner l'une de ses sorties en parallèle en réponse à une partie d'un mot d'instruction. 34 - Calculateur selon la revendication 33, caractérisé en ce que le dispositif de sélection est commandé en réponse une autre partie du mot d'instruction. 35 - Calculateur selon la revendication 34, caractérisé en ce que ledit dispositif de sélection fonctionne simultanément avec le dispositif de commande pour la vérification et le passage à l'état n l " ou à l'état " 0 " d'un élément binaire dans le dispositif de mémo- risation de données, correspondant à l'une de ses sorties sélection nées en parallèle 36 - Calculateur selon la revendication 35 caractérisé en ce qu'il comporte un- dispositif destiné à exclure le fonctionnement simultané du dispositif de transfert et du dispositif de sélection. 37 - Calculateur selon la revendication 31 caractérisé en ce que l'accès est donné à la mémoire à accès direct, un chiffre à la fois, les chiffres contenant 4 bits en parallèle, le dispositif d'entrée comportant 4 bornes en parallèle, le mot d'instruction étant plus long que 4 bits, ladite partie du mot d'instruction comprenant 4 bits et le circuit arithmétique comprenant 4 étages d'additionneur en parallèle. 38 - Appareil de traitement de données numériques, caracté risé en ce gsu w il comporte un dispositif de mémorisation de données comprenant plusieurs entrées binaires en parallèle, un dispositif de inémorsiation de programme contenant des mots d'instruction a plusieurs bits, un circuit arithmétique comprenant des entrées binaires en parallèle, un dispositif d'entrée de données comprenant plusieurs bornes en parallèle, un circuit combiné de transfert de données et de commande comportant des entrées connectées au dispositif de mémorisation de programme et destinées a recevoir les mots d'instruction, et connectées également au dispositif d'entrée de données, le circuit combine comportant également des sorties connectées aux entrées en parallèle du dispositif de mémorisation de données et aux entrées binaires en parallèle du circuit arithmétique, ledit circuit combiné fonctionnant en réponse des parties des mots d'instruction, alternativement en transférant des parties des mots d'instruction aux entrées du dispositif de mémorisation de données ou aux entrées du circuit arithmétique, ou transférant des informations provenant du dispositif d'entrée de données vers les entrées du circuit arithmétique, ou produisant les bits de commande en réponse à des parties des mots d'instruction pour qu'elles soient appliquées aux entrées de la mémoire de données. 39 - Appareil selon la revendication 38, caractérisé en ce qu'il comporte un dispositif commandé par les mots d'instruction et destiné à placer à ltétat "1" et à l'état "O" des éléments binaires sélectionnés dans la mémoire de données par les bits de commande. 40 - Appareil selon la revendication' 38, caractérisé en ce que ledit circuit de commande combiné transfère alternativement des informations provenant du dispositif d'entrée de données vers les entrées de la mémoire de données. 41 - Appareil selon la revendication 38, caractérisé en ce que le dispositif de mémorisation de programme est une mémoire permanente qui comporte une matrice de rangées et de colonnes de cellules de mémoire, avec des conducteurs de rangées et des conducteurs de colonnes associés à la matrice, les conducteurs de colonnes étant groupés de manière à produire les bits des mots d'instruction sur des conducteurs de sortie, un seul conducteur de masse étant prévu pour chaque groupe de conducteurs de colonnes, la mémoire comportant en outre un dispositif de sélection de colonnes qui comprend une irérroire de décodage recevant des signaux d'adresse destinés à sélectionner une colonne particulière dans chaque groupe et à connecter le conducteur de colonne d'un côté de la colonne sélectionnée à un conducteur de ligne et à connecter le conducteur de colonne de autre côté de la colonne sélectionnée à un conducteur de sortie pour ce groupe, la matrice de décodage du dispositif de sélection de colonne comprenant moins de 2N composants de commande pour chaque groupe, N étant le nombre des colonnes d'un groupe, et un dispositif étant prévu pour charger préalablement les conducteurs de colonnes avant la connexion d'une colonne sélectionnée à un conducteur de masse et un conducteur de sortie. 42 - Mémoire selon la revendication 41, caractérisée en ce que le dispositif de sélection de colonne est relié à un registre d'adresse contenant A bits d'adresse, la matrice de décodeur comportant 2A conducteurs d'entrée. 43 - Mémoire selon la revendication 42, caractérisée en ce que les conducteurs d'entrée de la matrice de décodeur sont groupés par paire recevant les valeurs vraies et complémentées des A bits d'adresse, la paire de conducteurs correspondant au bit' d'adresse de moindre poids commandant N composants de commande, la paire de conducteurs correspondant au bit d'adresse qui suit celui de moindre poids commandant N/2 composants de commande. 44 - Mémoire selon la revendication 43, caractérisée en ce que les cellules de mémoire permanente consistent en des transistors à métal-oxyde-semi-conducteur, la matrice de décodage étant également constituée par des transistors à métal-oxyde-semi-conducteur. 45 - Mémoire selon la revendication 44, caractérisée en ce que les conducteurs de colonne consistent en des régions diffusées allongées et parallèles dans la surface du semi-conducteur, les conducteurs de rangée consistant en des bandes métalliques disposées au-dessus dsun revêtement d'oxyde sur ladite surface, les cellules de mémoire et les composants de commande de la matrice de décodage étant constitués par la présence ou l'absence d'une mince couche d'oxyde sous les conducteurs de rangée, entre des conducteurs de colonne voisins. 46 - Mémoire selon la revendication 45, caractérisée en ce que le dispositif de charge préalable est commandé par horloge à des premiers intervalles répétitifs, les signaux d'adresse étant commandés par horloge à des seconds intervalles répétitifs déphasés par rapport auxdits premiers intervalles. 47 - Mémoire selon la revendication 46, caractérisée en ce que le dispositif de charge préalable applique sur les conducteurs de colonne une tension nettement inférieure à celle des signaux d'adresse. 48 - Mémoire selon la revendication 47, caractérisée en ce que le dispositif de charge préalable et le dispositif d'application des signaux d'adresse reçoivent la même tension d'alimentation, une tension nettement moindre étant produite par plusieurs transistors à métal-oxyde-semi-conducteur du type appauvri, la grille de chacun de ces transistors étant connectée à sa source. 49 - Mémoire à semi-conducteur, caractérisée en ce qu'elle comporte un grand nombre de cellules de mémoire permanente disposées sur une surface d'une pastille semi-conductrice, sous la forme d'une matrice de rangées et de colonnes, des conducteurs Y sous forme de bandes conductrices définissant des rangées et des conducteurs X sous la forme de régions allongées dans ladite surface de la pastille semi-conductrice définissant des colonnes, les conducteurs X étant disposés par groupes, chaque groupe comprenant un conducteur de sortie et un conducteur de masse avec plusieurs conducteurs intermédiaires, la mémoire comportant en outre un décodeur de sélection X qui reçoit une adresse X et qui connecte l'un desdits conducteurs X intermédiaires au conducteur de masse dans chaque groupe et qui connecte un conducteur X voisin au conducteur de sortie dans chaque groupe, le décodeur de sélection X comprenant pour chaque groupe, un nombre de composants de commande qui n'est pas supérieur au double du nombre de conducteurs X dans un groupe. 50 - Mémoire permanente, caractérisée en ce qu'elle consiste en une matrice de rangées et de colonnes de transistors à métal oxyde-semi-conducteur du type enrichi, les rangées consistant en des bandes métalliques disposées au-dessus d'un revêtement d'oxyde sur un substrat semi-conducteur, et les colonnes consistant en des régions allongées diffusées dans le substrat, et un dispositif étant prévu pour charger préalablement les colonnes de la matrice par plusieurs transistors à mktal-oxyde-semi-conducteur du type appauvri qui connectent les colonnes à une source de tension d'alimentation. 51 - Calculateur électronique comprenant un dispositif de mémorisation de données, une mémoire permanente destinée à mémoriser des instructions de programme, une unité arithmétique destinée à effectuer des opérations sur des données, un circuit de commande qui reçoit des instructions de programme provenant de la mémoire permanente et qui délivre des commandes définissant le fonctionnement de l'ensemble, un dispositif d'affichage à plusieurs chiffres qui applique des impulsions séquentielles et des données provenant du dispositif de mémorisation de données au dispositif d'affichage en multiplexage temporel, un clavier comportant des entrées qui reçoivent les impulsions séquentielles et plusieurs sorties, calculateur caractérisé en ce que les sorties du clavier sont reliées directement à l'entrée de l'unité arithmétique à la commande du dispositif de commande. 52 - Calculateur selon la revendication 51, caractérisé en ce que la sortie de l'unité arithmétique est connectée sélectivement à un registre accumulateur à la commande du dispositif de commande, le registre accumulateur étant connecté sélectivement au dispositif de mémorisation de données à la commande du dispositif de commande. 53 - Calculateur selon la revendication 52, caractérisé en ce que la représentation de l'une particulière desdites impulsions séquentielles apparaissant à un instant donné est mémorisée dans un registre qui peut etre relié à l'entrée de l'unité arithmétique. 54 - Calculateur selon la revendication 53, caractérisé en ce que les données sont mémorisées dans le dispositif de mémorisa tion de données sous forme de chiffres à 4 bits, l'unité arithmétique étant agencée en format à 4 bits en parallèle, le registre accumulateur contenant 4 bits en parallèle, le registre contenant la représentation de l'impulsion séquentielle comprenant 4 bits en parallèle et le clavier comportant 4 sorties en parallèle. 55 - Calculateur selon la revendication 54, caractérisé en ce que les sorties du clavier peuvent être connectées alternativement au dispositif de mémorisation de données à la commande du dispositif de commande. 56 - Calculateur selon la revendication 51, caractérisé en ce que l'unité arithmétique peut, à la commande du dispositif de commande, remplir une fonction de comparaison, une constante ou un masque pouvant être appliqué à l'entrée de unité arithmétique à la commande du dispositif de commande. 57 - Calculateur électronique ou processeur numérique réalisé en circuit intégré à métal-oxyde-semi-conducteur à intégration poussée, et comportant un dispositif de mémorisation de données comprenant une mémoire à accès direct dans laquelle des chiffres sont accessibles au moyen d'un dispositif d'adressage, un dispositif de mémorisation de programme auquel accès est donné par un dispositif d'adressage et comprenant une mémoire permanente qui contient un grand nombre de mots d'instructions,un un circuit arith- métique destiné à effectuer des opérations arithmétiques sur des chiffres d'entrée qui lui sont appliqués, un dispositif de commande qui reçoit les mots d'instruction provenant de la mémoire permanente et qui produit des signaux de commande définissant le fonctionnement de l'ensemble, la synchronisation du calculateur se faisant selon un cycle de machine répétitif de durée fixe pendant lequel l'accès peut être donné à la mémoire à accès direct, l'accès est donné à la mémoire permanente, le dispositif de commande reçoit un mot d'instruction et produit des commandes et le circuit arithmétique peut recevoir une entrée, calculateur caractérisé en ce que des données d'entrée sont fournies par plusieurs bornes d'entrée en parallèle, un dispositif étant prévu pour connecter alternativement les bornes d'entrée à l'entrée du circuit arithmétique ou du dispositif de mémorisation de données. 58 - Calculateur selon la revendication 57, caractérisé en ce qu'il comporte un registre accumulateur à la sortie du circuit arithmétique. 59 - Calculateur selon la revendication 58, caractérisé en ce que le circuit arithmétique peut remplir une fonction de comparaison, un dispositif étant prévu pour appliquer une constante à l'entrée -du circuit arithmétique. 60 - Calculateur électronique ou processeur numérique réalisé en circuit intégré à métal-oxyde-semi-conducteur à intégration poussée, et comportant un dispositif de mémorisation de données comprenant une mémoire à accès direct dans laquelle des chiffres sont accessibles au moyen d'un dispositif d'adressage, un dispositif de mémorisation de programme auquel accès est donné par un dispositif d'adressage, et comprenant une mémoire permanente qui contient un grand nombre de mots d'instruction, un circuit arithmétique destiné à effectuer des opérations arithmétiques sur des chiffres d'entrée qui lui sont appliqués, un dispositif de commande qui reçoit les mots d'instructionprovenant de la mémoire permanente et qui produit les signaux de commande définissant le fonctionnement de l'ensemble, la synd#iroeisation du du calculateur se faisant selon un cycle de machine répétitif de durée fixe pendant lequel l'accès peut être donné à la mémoire à accès direct, 1 accès est donné à la mémoire permanente, 1 le dispositif de commande reçoit un mot d'instruction et produit des commandes et le circuit arithmétique peut recevoir une entrée, calcfllateur caractérisé en ce que des tensions d'horloge multiples sont produites dans chaque cycle de machine, et comprennent une première tension d'horloge dans un premier intervalle pendant lequel l'accès est donné à la mémoire à accès direct, une seconde tension d'horloge dans un second intervalle pendant lequel l'accès est donné à la mémoire perma nente, les premier et second intervalles ne se chevauchant pas, les tensions d'horloge comprenant en outre une troisième tension d'horloge dans un troisième intervalle pendant lequel plusieurs composants du calculateur sont chargés préalablement, le troisième intervalle chevauchant une partie des premier et second intervalles et une quatrième tension d'horloge constituée par 2 impulsions distinctes dans chaque cycle de machine, une impulsion apparais sant pendant une partie du premier intervalle et l'autre impulsion apparaissant pendant une partie du second intervalle, la quatrième tension d'horloge étant utilisée dans lesdits dispositifs d'adres sage de la mémoire à accès direct et de la mémoire permanente. 61 - Calculateur selon la revendication 60, caractérisé en ce qu'une cinquième tension d'horloge est produite dans un cinqui ème intervalle pendant chaque cycle de machine, le cinquième inter valle se présentant entre les premier et second intervallles et ne chevauchant ni l'un ni l'autre , la cinquième tension d'horloge étant appliquée à des circuits d'auto-régénération de la mémoire à accès direct. 62 - Calculateur selon la revendication 60, caractérisé en ce que les impulsions de la quatrième tension horloge apparais sent respectivement pendant la partie initiale des premier et second intervalles. 63 - Calculateur selon la revendication 60, caractérisé en ce que les premier et second intervalles ne sont pas contigus mais sont séparés l'un de 11 autre dans le temps. 64 - Calculateur selon la revendication 60, caractérisé en ce que le troisième intervalle commence après le début du premier intervalle et se termine avant la fin du second intervalle. 65 - Calculateur selon la revendication 60, caractérisé en ce que le cycle de machine contient 6 segments de temps, le premier intervalle se situant pendant 2 segments, le second intervalle se situant pendant 2 segments, le troisième intervalle se situant pendant 3 segments et les impulsions de la quatrième tension d'horloge apparaissant pendant un segment chacune. 66 - Calculateur selon la revendication 65, caractérisé en ce que les impulsions de la quatrième tension d'horloge apparaissent pendant le premier de 2 segments de chacun des premier et second intervalles. 67 - Calculateur électronique ou processeur numérique réalisé en circuit intégré à métal-oxyde-semi-conducteur à intégration poussée, et comportant un dispositif de mémorisation de données comprenant une mémoire à accès direct dans laquelle des chiffres sont accessibles au moyen d'un dispositif d'adressage, un dispositif de mémorisation de programme auquel accès est donné par un dispositif d'adressage et comprenant une mémoire permanente qui contient un grand nombre de mots d'instruction, un circuit arithmétique destiné à exécuter des opérations arithmétiques sur des chiffres d'entrée qui lui sont appliqués ; un dispositif de commande qui reçoit les mots d'instruction de la mémoire permanente et qui produit des signaux de commande définissant le fonctionnement de ensemble, la synchronisation du calculateur ayant un cycle de machine répétitif de durée fixe pendant lequel l'accès peut être donné à la mémoire à accès direct, l'accès est donné à la mémoire permanente, le dispositif de commande reçoit un mot d'instruction et produit des commandes et le circuit arithmétique peut recevoir une entrée, calculateur caractérisé en ce que des tensions d'horloge multiples sont produites pendant chaque cycle de machine et comprennent une première tension dthorloge dans un premier intervalle pendant lequel l'accès est donné à la mémoire à accès direct, une seconde tension d'horloge dans un second intervalle pendant lequel l'accès est donné à la mémoire permanente, les premier et second intervalles ne se chevauchant pas, et une troisième tension d'horloge constituée par 2 impulsions distinctes dans chaque cycle de machine, une impulsion apparaissant pendant une partie du premier intervalle et autre impulsion apparaissant pendant une partie du second intervalle, la troisième tension d'horloge étant utilisée dans les dispositifs d'adressage de la mémoire à accès direct et de la mémoire permanente. 68 - Calculateur selon la revendication 67, caractérisé en ce qu'une quatrième tension d'horloge est produite dans un quatrième intervalle de chaque cycle de machine, le quatrième intervalle se situant entre les premier et second intervalles et ne chevauchant ni l'un ni l'autre , la quatrième tension d'horloge étant appliquée à des circuits dlauto-régénération de la mémoire à accès direct. 69 - Calculateur selon la revendication 67, caractérisé en ce que les impulsions de la troisième tension d'horloge apparaissent respectivement pendant la partie initiale des premier et second intervalles. 70 - Calculateur selon la revendication 60, caractérisé en ce que le cycle de machine contient 6 segments de temps, le premier intervalle se situant pendant 2 segments, le second intervalle se situant pendant 2 segments et les impulsions de la troisième tension d'horloge apparaissant pendant 1 segment chacune. 71 - Calculateur selon la revendication 70, caractérisé en ce que les impulsions de la troisième tension d'horloge apparaissent pendant le premier des 2 segments de chacun des premier et second intervalles. 72 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données, une unité arithmétique destinée à effectuer des opérations sur des données, un circuit de commande destiné à produire des commandes définissant le fonctionnement de l'ensemble, un dispositif de sortie comprenant des premier et second groupes de bornes, un dispositif de couplage comprenant un premier dispositif de mémorisation de sortie destiné à appliquer des données déterminées provenant du dispositif de mémorisation de données au premier groupe de bornes, un second dispositif de mémorisation de sortie connecté au second groupe de bornes et un dispositif destiné à appliquer des informations codées au second dispositif de mémorisation de données à la commande des signaux de commande provenant des circuits de commande de manière à mettre sous tension le second groupe de bornes indépendamment du premier dispositif de mémorisation de sortie. 73 - Calculateur selon la revendication 72, caractérisé en ce que les bornes du second groupe peuvent être mises sous tension dans n'importe quel ordre. 74 - Calculateur selon la revendication 72, caractérisé en ce qu'il comporte un registre de mémorisation destiné à recevoir une sortie du circuit arithmétique, le registre de mémorisation étant connecté au second dispositif de mémorisation de sortie. 75 - Calculateur selon la revendication 74, caractérisé en ce qu'il comporte un registre accumulateur destiné à recevoir une sortie du circuit arithmétique, le registre accumulateur étant connecté au premier dispositif de mémorisation de sortie. 76 - Calculateur selon la revendication 75, caractérisé en ce qu'il comporte un dispositif d'adressage du dispositif de mémorisation de données, le registre de mémorisation étant connecté au dispositif d'adressage. 77 - Calculateur selon la revendication 76, caractérisé en ce qu'il comporte un dispositif destiné à transférer à l'accumula- teur une sortie du dispositif de mémorisation de données. 78 - Calculateur selon la revendication 77, caractérisé en ce que le dispositif de transfert contient l'unité arithmétique. 79 - Calculateur selon la revendication 78, caractérisé en ce qu'il comporte des circuits de couplage de l'accumulateur et du registre de mémorisation avec les premier et second dispositifs de mémorisation de sortie, et de couplage de la sortie du circuit arithmétique avec l'accumulateur et le registre de mémorisation, ainsi qu'avec le dispositif de transfert, tous ces couplages étant effectués sélectivement par des commandes du circuit de commande. 80 - Calculateur selon la revendication 79, caractérisé en ce que le dispositif de mémorisation de données consiste en une mémoire à accès direct. 81 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données un circuit arithmétique destiné à effectuer des opérations sur des données, un circuit de commande destiné à produire des commandes qui définissent le fonctionnement de l'ensemble , un dispositif de sortie comprenant des premier et second groupes de bornes, un dispositif de couplage comprenant un dispositif de mémorisation de sortie qui applique des données déterminées provenant du dispositif de mémorisation de données aux bornes du premier groupe, et un dispositif destiné à appliquer des informations codées aux bornes du second groupe, à la commande des signaux de commande provenant du circuit de commande, et indépendamment du premier dispositif de mémorisation de sortie. 82 - Calculateur selon la revendication 81, caractérisé en ce que les bornes du second groupe peuvent être mises sous tension dans n'importe quel ordre. 83 - Calculateur selon la revendication 82, caractérisé en ce qu'il comporte un registre de mémorisation destiné à recevoir une sortie du circuit arithmétique, le registre de mémorisation étant connecté au second groupe de bornes de sortie. 84 - Calculateur selon la revendication 83, caractérisé en ce qutil comporte un registre accumulateur destiné à recevoir une sortie du circuit arithmétique, le registre accumulateur étant connecté au dispositif de mémorisation de sortie. 85 - Calculateur selon la revendication 84, caractérisé en ce qu'il comporte un dispositif d'adressage du dispositif de mémorisation de données, le registre de mémorisation étant connecté au dispositif d'adressage. 86 - Calculateur selon la revendication 85, caractérisé en ce qu'il comporte un dispositif destiné à transférer à l'accumu- lateur une sortie du dispositif de mémorisation de données. 87 - Calculateur selon la revendication 86, caractérisé en ce que le dispositif de transfert contient l'unité arithmétique. 88 - Calculateur selon la revendication 87, caractérisé en ce qu'il comporte des circuits de couplage de l'accumulateur avec un dispositif de mémorisation de sortie et de couplage de la sortie du circuit arithmétique avec le registre accumulateur et le registre de mémorisation, ainsi qu'avec le dispositif de transfert, tous les couplages étant effectués sélectivement à la commande du circuit de commande. 89 - Calculateur selon la revendication 88, caractérisé en ce que le dispositif de mémorisation de données consiste en une mémoire à accès direct. 90 - Calculateur selon la revendication 89, caractérisé en ce que le dispositif de mémorisation de données, l'unité arithmétique, le registre de mémorisation et le registre accumulateur sont tous dans le format à 4 bits en parallèle, le nombre des bornes des premier et second groupes étant très supérieur à 4. 91 - Calculateur électronique ou processeur numérique, caractérisé en ce qu'il comporte un dispositif de mémorisation de données comprenant une mémoire à accès direct dans laquelle des chiffres à 4 bits sont accessibles un par un, un dispositif d'adressage de mémoire à accès direct destiné à donner l'accès au dispositif de mémorisation de données, un dispositif de mémorisation de programme comprenant une mémoire permanente qui contient un grand nombre de mots d'instruction, un dispositif d'adressage de mémoire permanente destiné à donner l'accès au dispositif de mémorisation de programme, un circuit arithmétique comprenant un additionneur à 4 bits en parallèle et destiné à effectuer des opérations logiques et arithmétiques sur des chiffres qui lui sont appliqués, un circuit de commande qui reçoit des mots d'instruction provenant du dispositif de mémorisation de programme et qui produit des signaux de commande définissant le fonctionnement de l'ensemble, un dispositif de sortie comprenant des premier et second groupes de bornes de sortie et des premier et second dispositifs de mémorisation de sortie qui leur sont associés, des premier et second registres de mémorisation à 4 bits connectés tous deux de manière à recevoir la sortie du circuit arithmétique à la commande sélective de signaux de commande, un dispositif de connexion qui, à la commande sélective de signaux de commande, transfere la sortie du premier registre de mémorisation au dispositif d'adressage de mémoire à accès direct, un dispositif de connexion qui, à la commande sélective de signaux de commande, transfert une sortie du dispositif d'adressage de mémoire à accès direct au premier dispositif de mémorisation de sortie de manière à mettre sous tension sélectivement des premières bornes de sortie, et un dispositif de connexion qui, à la commande sélective de signaux de commande, transfert la sortie du second registre de mémorisation au second dispositif de mémorisation de sortie. 92 - Calculateur selon la revendication 91, caractérisé en ce que les sorties des premier et second registres de mémorisation sont reliées#à l'entrée de l'unité arithmétique à la commande sélective de signaux de commande, un dispositif étant prévu pour connecter, à la commande sélective de signaux de commande, le dispositif de mémorisation de données à l'entrée du circuit arithmétique de manière à transférer les chiffres auxquels accès a été donné par les dispositifs d'adressage de la mémoire à accès direct. 93 - Calculateur selon la revendication 92, caractérisé en ce que la mémoire à accès direct est une matrice X-Y, le dispositif d1 adressage de mémoire à accès direct comprenant un dispositif dtadressage Y destiné à mettre sous tension un seul parmi un groupe de conducteurs Y de la matrice, le premier dispositif de mémorisation de sortie étant connecté de manière à recevoir la sortie du dispositif d'adressage Y. 94 - Calculateur numérique ou processeur suivant la revendication 81, caractérisé en ce que le dispositif de mémorisation de données est une mémoire à accés direct contenant une série de moyens de mémorisation. chacun desdits moyens de mémorisation comprenant un premier point commun qui présente une capacité, un second point commun qui présente une capacité, un troisième point commun, une source de tension intermittente, un premier dispositif de commutation qui connecte la source de tension au troisième point commun, un second dispositif de commutation qui connecte le troisième point commun au premier point commun, le premier dispositif de commutation étant commandé par la tension au second point commun, le second dispositif de commutation étant commandé par des premières impulsions d'horloge répétitives, le dispositif comprenant en outre un troisième dispositif de commutation destiné à connecter le premier point commun au sécond point commun, un quatrième dispositif de commutation destiné à connecter le troisième point commun à un potentiel de référence, les troisième et quatrième dispositifs de commutation étant commandés par des secondes impulsions d'horloge répétitives déphasées par rapport aux premières impulsions d'horloge. 95 - Dispositif de mémorisation selon la revendication 94, caractérisé en ce que le premier point commun est connecté à un dispositif d'écriture et de lecture de données. 96 - Dispositif de mémorisation selon la revendication 94, caractérisé en ce que les première et seconde impulsions d'horloge répétitives ne se chevauchent pas. 97 - Dispositif de mémorisation selon la revendication 94, caractérisé en ce que les dispositifs de commutation consistent en des transistors à métal-oxyde-semi-conducteur formés dans un composant semi-conducteur monolithique avec lesdits points communs.