La présente invention concerne un dispositif de mémoire à semiconducteurs. Divers types de dispositifs de mémoire à semicon- ducteurs ont été conçus et perfectionnés afin de parvenir à une densité plus élevée, à une vitesse plus élevée et à une fiabilité plus élevée. Dans une mémoire vive MOS, une cellu- le de mémoire consiste en une cellule de stockage à un seul transistor qui est formée par un transistor à effet de champ MIS (Métal-IsolantSemiconducteur) et par un condensateur MIS. La description détaillée d'un tel dispositif de mémoire à semiconducteurs à cellules à un seul transistor figure par exemple dans la revue IEEE Journal of Solid-State Circuits, VOL. SC-7, NO 5, Oct. 1972. Les dispositifs de mémoire à semiconducteurs à cellules à un seul transistor dominent actuellement le marché des mémoires vives MOS, du fait qu'ils utilisent un nombre minimal d'éléments et permettent donc d'obtenir une densité d'implantation plus élevée. Dans la cellule classique à un seul transistor du type décrit ci-dessus, une tension qui est appliquée à une armature de cellule de mémoire ne dépasse pas une tension d'alimentation VDD qui est appliquée à une puce de semicon- ducteur et elle est au maximum égale à VDD. De ce fait, la profondeur d'un "puits de potentiel" qui est créé par un condensateur MIS dépend d'une excursion de tension aux bornes du condensateur MIS, c'est-à-dire de la différence entre VDD et une tension de seuil MIS, désignée par VTH, c'est-à-dire VDD - VTH' La charge électrique maximale qui peut être stockée dans le condensateur MIS dépend donc de la profondeur du "puits de potentiel" créé. L'opération de lecture de la cellule à un seul transistor s'effectue en détectant directement la charge électrique qui est stockée dans le condensateur MIS. Il s'ensuit donc que plus la charge électrique emmagasinée dans le condensateur MIS est élevée, plus les opérations de lecture et d'écriture deviennent stables. La valeur maxima- le de la charge électrique stockée dans un condensateur MIS dépend de la capacité de ce condensateur et de l'excursion ou de la variation de niveau-d'une tension qui est appliquée à ses bornes. Pour obtenir une densité d'implantation plus éle- vée dans une mémoire vive MOS, on doit réduire l'aire occu- pée par chaque cellule de mémoire, et donc l'aire occupée par chaque condensateur MIS. Ceci entraîne inévitablement une diminution de la capacité des condensateurs MIS. En outre, pour éviter les claquages électriques des couches isolantes, on doit diminuer la tension d'alimentation. Il est cependant difficile de diminuer la tension de seuil VTH du condensateur MIS en proportion de la diminution de la tension d'alimentation VDD, à cause des fluctuations des performances et des caractéristiques des circuits. De ce fait, lorsqu'on diminue la tension d'alimentation VDD d'une mémoire vive MOS, en augmentant la densité d'implantation, le rapport correspondant à la perte due au seuil dans l'excursion ou la variation de niveau d'une tension appli- quée aux bornes d'un condensateur MIS augmente de façon abrupte, ce qui entraîne une diminution de l'excursion de tension aux bornes du condensateur. Ainsi, les tentatives faites pour augmenter la densité d'implantation des dispositifs de mémoire à cellules de stockage à un seul transistor entraînent non seulement une diminution de la capacité des condensateurs MIS, mais également une diminution de l'excursion de tension à leurs bornes, cette diminution de l'excursion entraînant elle- même une diminution de la charge électrique qui est stockée dans le condensateur MIS. Cependant, pour assurer une opé- ration de lecture stable et sûre, on doit stocker une charge électrique suffisante. Il est donc apparu une limite à - l'augmentation de la densité d'implantation des mémoires vives MOS. De plus, lorsque la charge électrique stockée est réduite, l'erreur passagère due à un rayon 0 les matières utilisées pour le boîtier a un effet défavora- ble sur la tension de signal. De ce fait, il devient encore plus difficile de réaliser des dispositifs de mémoire à semiconducteurs à fiabilité élevée. En outre, pour lire une charge électrique stockée de faible valeur, il est nécessai- re d'employer un amplificateur ayant une sensibilité plus élevée, mais l'augmentation de sensibilité est elle aussi l'imitée par les configurations de circuit. En résumé, il s'est avéré extrêmement difficile de réaliser un dispositif de mémoire à semiconducteurs du type à cellules de stockage à un seul transistor qui offre une densité d'implantation plus élevée et une fiabilité plus élevée. Compte tenu de ce qui précède, l'un des buts de l'invention est de réaliser un dispositif de mémoire à semi- conducteurs de type perfectionné qui ait une densité d'implantation plus élevée et qui fonctionne de façon extrêmement sure et fiable. L'invention a également pour but de réaliser un dispositif à semiconducteurs perfectionné qui puisse fonc- tionner avec une stabilité satisfaisante, même sous une tension d'alimentation basse. L'invention a également pour but de réaliser un dispositif de mémoire à semiconducteurs perfectionné dans lequel des circuits élévateurs de tension, qui sont haute- ment compatibles avec les cellules de stockage à un seul transistor, en ce qui concerne le processus de fabrication, sont formés surla même puce que les circuits de stockage, de façon à permettre d'augmenter la charge électrique stockée dans chaque condensateur MIS, d'améliorer l'immunité aux erreurs passagères et de parvenir à un fonctionnement très fiable. L'invention a également pour but de réaliser un dispositif de mémoire à semiconducteurs perfectionné qui ne nécessite pas un amplificateur de détection à sensibilité élevée pour l'opération de lecture. En résumé, pour parvenir aux buts ci-dessus, ainsi qu'à d'autres, l'invention offre un dispositif de mémoire à semiconducteurs du type dans lequel une cellule de stockage consiste en un condensateur MIS défini par un substrat semiconducteur, une couche isolante formée sur le substrat semiconducteur et une armature de cellule de mémoire qui est formée sur la couche isolante et constitue une élec- trode. Ce dispositif de mémoire à semiconducteurs est carac- térisé par l'existence d'un circuit de génération de tension d'armature de cellule qui est également formé sur le substrat semiconducteur et qui est conçu de façon à fournir une tension continue supérieure à une tension d'alimentation VDD qui est appliquée au dispositif de mémoire à semiconducteurs. L'invention est en outre caractérisée par l'exis- tence d'un circuit limiteur de tension destiné à limiter la tension de sortie du circuit de génération de tension d'armature de cellule. L'invention sera mieux comprise à la lecture de la description qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels La figure 1 est une coupe d'une cellule de stocka- ge à un seul transistor de l'art antérieur; La figure 2 est une représentation similaire à celle de la figure 1 qui est utilisée pour l'explication de l'opération d'écriture lorsqu'une ligne de bit est maintenue à un niveau bas; La figure 3 est une représentation également similaire à celle de la.figure 1 qui est utilisée pour l'explication de l'opération d'écriture lorsque la ligne de bit est maintenue à un niveau haut; La figure 4 est une coupe schématique-d'un premier mode de réalisation de l'invention; La figure 5 est un schéma détaillé d'un circuit oscillateur représenté sur la figure 4; La figure 6 est une coupe schématique du circuit oscillateur représenté sur la figure 5, lorsqu'il est formé sur une puce de semiconducteur; - La figure 7 est une coupe schématique de deux transistors Q2 et Q3 et d'un condensateur du circuit oscil- lateur représenté sur la figure 5, lorsqu'ils sont formés sur la même puce représentée sur la figure 6; La figure 8 représente une caractéristique de tension de sortie du circuit de génération de tension d'ar- mature de cellule du premier mode de réalisation, La figure 9 est une coupe schématique d'un second mode de réalisation de l'invention La figure 10 est une coupe schématique d'un cir- cuit de génération de tension d'armature de cellule du second mode de réalisation, lorsqu'il est formé sur une puce de semiconducteur; La figure 11 représente une caractéristique de tension de sortie du circuit de génération de tension d'ar- mature de cellule du second mode de réalisation; La figure 12 montre la relation entre la tension d'alimentation VDD et l'excursion de tension aux bornes d'un condensateur MIS dans la cellule de stockage à un seul transistor; et La figure 13 montre la relation entre la tension d'alimentation V DD et la tension du signal obtenu au moyen d'un amplificateur de détection différentiel qui détecte directement la charge électrique stockée sur un condensa- teur MIS. On utilise les mêmes numéros de référence pour désigner les éléments similaires sur toutes les figures. Art antérieur, figures 1 à 3 - On va tout d'abord considérer les figures 1 à 3 et décrire une cellule à un seul transistor de l'art anté- rieur dont l'amélioration constitue le but de l'invention. La figure 1 montre la structure d'une cellule de mémoire à transistor à effet de champ MIS à canal N. On a fait crol- tre sur un substrat de silicium 1, de type P, une couche d'oxyde de silicium 2, sur laquelle on a déposé ou formé de n'importe quelle autre manière une armature de cellule de mémoire 3, qui est une couche d'un métal tel que du molybdène et qui fait fonction d'électrode. On réalise ainsi un condensateur MIS de stockage de charge. Un tran- sistor MIS Q1 est formé au moyen de couches de diffusion N+ 6, connectées à une ligne de mot 4, à une ligne de bit et au condensateur MIS. Lorsqu'on applique une tension continue à l'arma- ture de mémoire 3, un "puits de potentiel" se forme dans le condensateur MIS. Pour.écrire une information, on élève-la ligne de bit 5 à un niveau haut ou on l.'abaisse à un niveau bas, puis on porte la ligne de mot 4 à un potentiel élevé de façon que le transistor Q1 dévienne conducteur et qu'une charge électrique soit introduite dans le condensateur MIS, à partir de la ligne de bit 5, grâce à quoi l'information "1" ou "0" est enregistrée. On enregistre l'information "O" ou "1" en faisant circuler vers la ligne de bit 5 la charge électrique qui provient du condensateur MIS. La figure 2 montre l'enregistrement d'information dans la cellule de mémoire lorsque la ligne de bit 5 est maintenue à un niveau bas. Le "puits de potentiel" situé sous la couche de diffusion 6 connectée à la ligne de bit 5 est peu profond en comparaison du "puits de potentiel" situé sous le condensateur MIS, si bien que la charge électrique circule de la ligne de bit 5 vers le condensateur MIS et est stockée dans ce dernier. L'information est ainsi enre- gistrée dans la cellule de mémoire. Plus le niveau de la ligne de bit 5 est bas, plus la valeur de la charge électri- que qui peut être transférée dans la cellule de mémoire est élevée. Il en résulte donc que la ligne de bit 5 est en général à la masse. La figure 3 montre l'enregistrement d'informa- tion. lorsque la ligne de bit 5 est maintenue à un niveau élevé. La profondeur du "puits de potentiel" situé sous la couche de diffusion 6 connectée à la ligne de bit 5 devient égale ou presque égale à la profondeur du "puits de poten- tiel" situé sous le condensateur MIS, si bien que toute la charge électrique stockée dans le condensateur MIS est transférée vers la ligne de bit 5. Une fraction de la tension appliquée à l'armature de cellule de mémoire 3 constitue une tension effective qui sert à former un "puits de potentiel", et cette tension effective est égale à la différence entre la tension appli- quée à l'armature de cellule de mémoire 3 et une tension de seuil MIS, VTH, du condensateur MIS. La tension qui est appliquée à l'armature de cellule de mémoire 3 ne dépasse pas VDD, c'est-à-dire une tension d'alimentation qui est appliquée à la puce, pour la technologie particulière consi- dérée, et elle est au maximum égale à VDD. De ce fait, la profondeur du "puits de potentiel" qui est formé sous le condensateur MIS dépend d'une tension de condensateur MIS qui s'exprime par: VDD - VTH et la valeur maximale de la charge stockée dépend de la pro- fondeur du "puits de potentiel" qui est créé. Lorsqu'on écrit de l'information, la profondeur du "puits de poten- tiel" situé sous la couche de diffusion 6 est égale à celle du "puits de potentiel" créé par VDD - VTH, et le "puits de potentiel" sous le condensateur MIS peut alors être vidé. Il en résulte donc qu'il suffit d'élever le potentiel sur la ligne de bit 5 à un niveau supérieur à VDD - VTH. Comme on l'a indiqué précédemment et conformément à l'art antérieur, la charge stockée est limitée par VDD - VTH, même lorsqu'on soumet le potentiel de la ligne de bit 5 à l'excursion complète allant de la masse à VDD. L'invention concerne une cellule à un seul tran- sistor du type décrit ci-dessus et elle est caractérisée par l'existence d'ut circuit de génération de tension d'armature de cellule qui est capable de produire une tension continue supérieure à VDD, sur une puce sur laquelle sont formées des cellules de mémoire. Premier mode de réalisation, figures 4 à 8 - La figure 4 montre la structure d'un premier mode de réalisation de l'invention. Une borne de sortie d'un circuit de génération de tension d'armature de cellule 7 est connectée à l'armature de cellule de mémoire 3 de la cellule de mémoire. Le circuit de génération de tension d'armature de cellule 7 comprend un circuit oscillateur 8, un condensateur 9 et deux transistors Q2 et Q3 qui sont connectés en série. Une borne d'entrée du circuit oscilla- teur 8 est connectée à une alimentation VDD et une borne de sortie de ce circuit est connectée par le condensateur 9 au point de connexion entre les transistors Q2 et Q3 branchés en série. La grille du transistor supérieur Q2 est connec- tée à]'alimentation VDD et la grille du transistor infé- rieur Q3 est connectée au point de connexion entre les 2475272- transistors Q2 et Q3. Une extrémité du circuit série est connectée à l'alimentation et son autre extrémité est connec- tée à la borne de sortie du circuit de génération de tension d'armature de cellule. La figure 5 est un schéma détaillé du circuit oscillateur 8 qui est un oscillateur en anneau consistant en un nombre n (n étant un entier impair) d'étages d'inverseurs, chacun d'eux étant constitué par des transistors Qil etQ connectés en série. Le point de connexion entre les transis- tors Qil et Qi2 dans un inverseur est connecté à la grille du transistor inférieur Q(i+1)2 de l'inverseur suivant, et le point de connexion entre les transistors dans l'inverseur du dernier étage est connecté à la grille du transistor inférieur Q12 de l'inverseur du premier étage. Les extrémi- tés supérieures des inverseurs sont connectées à l'alimenta- tion VDD et leurs extrémités inférieures sont connectées à la masse. La figure 6 montre une coupe d'un inverseur du circuit oscillateur 8 qui est formé sur la même puce que les cellules de mémoire. La référence 1 désigne un substrat de silicium de type P; les références 10, 11 et 12 dési- gnent des couches ou des îlots de diffusion N+ qui sont formés dans le substrat ou tranche 1 et qui font fonction de régions de source ou de drain des transistors- Qil et Qi2; la référence 13 désigne une couche d'oxyde de sili- c2um; la référence 14 désigne une couche d'oxyde de grille; les références 15 et 16 désignent respectivement des élec- trodes de grille en silicium polycristallin des transistors Qil et Qi2; et les références 17 à 20 désignent des bornes en aluminium ou une substance analogue. La borne 17 qui est l'extrémité supérieure de l'inverseur et qui est connectée à la région de source 10 et à la région de grille 15 du transistor Qil, est connec- tée à l'alimentation VDD. La borne 18, qui est l'extrémité inférieure de la paire formant l'inverseur et qui est connec- tée à la région de drain 12 du transistor Qi2 est reliée à la masse. La borne 19 qui est connectée à l'électrode de grille du transistor Q i2 est connectée à la paire correspon- dant à l'inverseur précédent, et la borne 20 qui est connec- tée à la région 11, qui correspond à la connexion entre les transistors Qil et Qi2, est connectée à la paire correspon- dant à l'inverseur suivant. La figure 7 représente en détail une coupe des transistors Q2 et Q3 et du condensateur 9 du circuit de génération de tension d'armature de cellule 7. La référence 1 désigne une tranche de silicium de type P; les références 21 à 24 désignent des couches cu des!lots de diffusion N+ dans la tranche 1, qui constituent les régions de source ou de drain des transistors Q2 et Q3; la référence 13 désigne une couche d'oxyde de silicium; la référence 14 désigne une couche d'oxyde de grille; les références 25 et 26 désignent respectivement les grilles en silicium polycristallin de Q2 et Q3; la référence 27 désigne une région en silicium polycristallin qui constitue l'une des bornes du condensa- teur 9; et les références 28 à 32 désignent des bornes en aluminium ou en une substance analogue. La borne 28, qui est connectée à la région de source et à l'électrode de grille du transistor Q2, est connectée à l'alimentation VDD. La borne 29, qui est connec- tée à la région de drain 22 du transistor Q2, est connectée par la borne 30 à la région de source 23 et à l'électrode de grille 26 du transistor Q3, et elle constitue l'une des bornes du condensateur 9. La borne 31, qui est connectée à l'autre électrode 27 du condensateur 9, est connectée à la borne de sortie du circuit oscillateur 8. La borne de sor- tie 32, qui est connectée à la région de drain 24 du tran- sistor Q3., est connectée à l'armature de cellule 3. Comme le montrent les figures 6 et 7, le circuit de génération de tension d'armature de cellule 7 peut être formé au moyen de transistors MIS et de condensateurs MIS, qui sont les composants qui forment la cellule à un seul transistor. En d'autres termes, on peut fabriquer le cir- cluit de génération de tension d'armature de cellule 7 avec les mêmes matières que la cellule à un seul transistor. On peut donc former sur la même puce la cellule de mémoire-et le circuit de génération de tension d'armature de cellule intégré. On va maintenant considérer la figure 3 pour décrire le mode de fonctionnement du circuit de génération de tension d'armature de cellule 7. Sous l'effet du signal de sortie provenant du circuit oscillateur 8, les transis- tors Q2 et Q3 conduisent et se bloquent alternativement, si bien qu'une charge électrique est pompée de l'alimentation VDD vers la borne de sortie. De ce fait, une tension conti- nue apparalt sur la borne de sortie et la valeur de cette tension continue dépend des paramètres du circuit, comme l'amplitude du signal de sortie du circuit oscillateur 8. La tension de sortie continue prend une valeur supérieure à la tension d'alimentation VDD. La figure 8 montre la relation entre la tension de sortie V du circuit de génération de tension d'armature de cellule 7 et la tension d'alimentation VDD. La tension d'alimentation VDD est portée en abscisse et la tension de sortie du circuit de génération de tensioni d'armature de cellule 7 est portée-en ordonnée. La courbe caractéristique (a) indique la tension qui est appliquée à l'armature de cellule 3 lorsqu'on n'utilise pas de circuit de génération de tension d'armature de cellule. Dans ce cas, comme on l'a indiqué précédemment, la tension maximale qui est appli- quée à l'armature de cellule 3 est égale à la tension d'alimentation VDD' Lorsque le circuit de génération de tension d'armature de cellule correspondant à l'invention est intégré, on peut appliquer à l'armature de cellule 3 une tension supérieure à la tension d'alimentation VDD, comme l'indique la courbe caractéristique (b). - Lorsque la tension de sortie continue élevée pro- venant du circuit de génération de tension d'armature de cellule 7 est appliquée à l'armature de cellule de mémoire 3, la profondeur du "puits de potentiel" qui est créé sous le condensateur MIS peut être augmentée dans une pro- portion correspondant à la différence entre la tension de sortie du circuit de génération de tension d'armature de cellule 7 et la tension d'alimentation VDD' La charge élec- trique stockée dans le condensateur MIS peut donc être augmentée de façon correspondante. De plus, le potentiel sur la ligne de bit 5 peut être soumis à une excursion plus étendue pour commander la charge électrique qui est stockée dans la cellule de mémoire. Lorsque la tension de sortie du circuit de génération de tension d'armature de cellule 7 est supérieure à la somme de VDD et VTH, l'excursion du potentiel sur la ligne de bit de la masse à VDD peut contribuer très efficacement à la commande de la charge électrique qui est stockée dans la cellule de mémoire. De ce fait, la différence en termes de charge électrique stockée, entre les informa- tions "0" et "1", peut permettre de les distinguer plus nettement l'une de l'autre, ce qui permet d'assurer une opé- ration d'enregistrement stable. Il suffit d'appliquer une tension de niveau pré- déterminé à l'armature de cellule de mémoire 3, et il n'est pas du tout nécessaire de fournir un courant à l'armature, ce qui permet de réduire la puissance consommée. Par exem- pie, avec une tension d'alimentation de 5 V, la consomma- tion est de l'ordre de 5 mW. Second mode de réalisation, figures 9 à 13 Un second mode de réalisation, représenté sur la figure 9, présente une structure pratiquement similaire à celle du premier mode de réalisation, représenté sur la figure 4, à l'exception de l'ajout d'un transistor Q4 qui fait fonction de circuit limiteur de tension, afin d'empê- cher que la tension de sortie provenant du circuit de géné- ration de tension d'armature de cellule 7 s'élève au-dessus de VDD + VTH. Il suffit de communiquer au potentiel sur la ligne de bit 5 une excursion comprise entre la masse et VDD. En d'autres termes, il n'est pas nécessaire d'appli- quer à l'armature de cellule de mémoire 3 une tension supé- rieure à VDD VTH. L'application d'une tension plus élevée entraîne des claquages dans la puce. Alors que dans le premier mode de réalisation, la tension, c'est-à-dire la tension de sortie du circuit de génération de tension de cellule de mémoire 7, et la stabi- lité de cette tension,.dépendent du fonctionnement du cir- cuit 7 lui-même, le second mode de réalisation présente la caractéristique consistant en ce que la tension de sortie du circuit de génération de tension d'armature de cellule 7 est fixée à un niveau légèrement supérieur à VDD + VTr, afin que la tension qui est effectivement appliquée à l'armature de cellule de mémoire 3 puisse être stabilisée à VDD + V TH' La figure 10 montre une coupe du circuit de géné- ration de tension d'armature de cellule du second mode de réalisation, dont la structure est pratiquement similaire à celle du premier mode de réalisation, représenté sur la figure 7, à l'exception de l'ajout du transistor Q4. Le transistor Q4 comprend la couche d'oxyde de grille 14, la région de source 33 et la région de drain 34 qui consistent en couches ou en lots de diffusion N+, une électrode de grille en silicium polycristallin, 35, et des bornes ou électrodes conductrices 36 et 37, en aluminium ou en une substance analogue. La borne ou électrode 36 qui est connec- tée à la région de source 33 du transistor QS est connectée à la région de source et à l'électrode de grille du tran- sistor Q2 ainsi qu'à la source d'alimentation VDD. La borne ou électrode 37 qui est connectée à la région de drain et à l'électrode de grille 35 du transistor Q4 est connectée par l'intermédiaire de la borne ou de l'électrode 32 à la région de drain du transistor Q3 et à l'armature de cellule 3. Du fait que le transistor Q4 est un transistor MOS, il peut être formé sur la même puce. La figure 11 montre la courbe caractéristique (c) du circuit de génération de tension d'armature de cellule du second mode de réalisation. Les courbes (a) et (b), qui ont été expliquées précédemment en relation avec la figure 8, sont ajoutées dans un but de comparaison. On voit clai- rement qu'en comparaison de la courbe caractéristique (b) du premier mode de réalisation, la courbe (c) est plus pro- che de la courbe (a) et parallèle à cette dernière. Ceci signifie que la tension de sortie du circuit 7 est commandée de façon à avoir la valeur V + V et est appliquée à DD TH l'armature de cellule de mémoire 3. On va maintenant considérer la figure 12, pour décrire en détail le fonctionnement du second mode de réali- 2475272- sation de l'invention, en le comparant à celui d'une cellule de mémoire de l'art antérieur. La figure 12 montre la rela- tion entre la tension d'alimentation VDD qui est appliquée par une seule alimentation à un dispositif de mémoire à semiconducteurs, et l'amplitude de la tension dans une cellu- le. Dans la description qui suit, on suppose que la tension d'alimentation est de 5 V. La cellule de mémoire de l'art antérieur présente une perte de fuite d'environ 0,7 V, une perte d'environ 1 V correspondant à un rayon", une perte de tension de seuil d'environ 1 V du fait de la structure MIS et une perte due au bruit d'environ 0,6 V. De ce fait, l'amplitude de la tension dans la cellule est d'environ 1,7 V. Lorsqu'on diminue la tension d'alimentation, l'ampli- tude de la tension à l'intérieur de la cellule devient égale à zéro lorsque VDD vaut environ 2,5 V et, dans ces conditions, on ne peut plus obtenir de signal de sortie à partir de la cellule de l'art antérieur. Ceci signifie qu'avec la cellule de l'art antérieur, la diminution de la tension d'alimentation est limitée. Conformément au second mode de réalisation de l'invention, le circuit de génération de tension d'armature de cellule 7 élève d'un volt, ce qui correspond à la perte due à VTH, la tension d'alimentation de 5 V, pour donner une tension de 6 V qui est appliquée à l'armature de cellule de mémoire 3. La perte de seuil est ainsi compensée. De ce fait, l'amplitude de la tension dans la cellule devient d'environ 2,7 V, ce qui représente environ 160 % de l'ampli- tude relative à la cellule de mémoire de l'art antérieur. Ensuite, pour la tension d'alimentation d'environ 2,5 V à laquelle la cellule de mémoire de l'art antérieur ne peut pas fonctionner, comme il a été décrit précédemment, on peut obtenir une amplitude d'environ 1 V. Ceci signifie que l'invention permet d'abaisser la -tension d'alimentation. Il est évident que lorsque le circuit de génération de tension d'armature de cellule 7 élève la tension d'alimentation d'une valeur supérieure à VTHI on peut augmenter encore davantage l'amplitude de tension, ce qui-permet d'abaisser la tension d'alimentation. Le rapport entre la perte par 2475272- rayons c tension de seuil. Lorsqu'on emploie un amplificateur de détection différentiel pour détecter la charge électrique stockée dans le condensateur MIS, avec l'excursion de tension dans la cellule qui est décrite ci-dessus, la tension de signal détectée devient égale au dixième de l'amplitude de tension dans la cellule, qui dépend du rapport de capacité entre la ligne de bit et le condensateur MIS. La figure 13 montre la relation entre la tension de signal V sig et la tension d'alimentation VDD' Du fait que la tension d'alimentation de 5 V présente une fluctuation de +i0 %, on compare l'in- vention à l'art antérieur pour la tension d'alimentation de 4,5 V. 4,5 V représente la valeur extrême de la tension d'alimentation VDD de 5 V, lorsqu'on tient compte de la fluctuation de la tension de référence et de la tension de seuil et lorsque la fluctuation de la tension d'alimenta- tion est d'environ 10 %. L'amplitude de la tension de signal de l'art antérieur est alors d'environ 56 mV, mais celle correspondant à l'invention est d'environ 97 mV, ce qui représente une augmentation d'environ 70 %. Dans l'art antérieur, on ne peut pas détecter la tension de signal lorsque la tension d'alimentation est inférieure à 3,5 V, à cause de la fluctuation de la tension de seuil du tran- sistor, mais l'invention permet de détecter une tension de signal d'environ 50 mV, pour la même tension d'alimentation de 3,5 V. Conformément à l'invention, on peut détecter une tension de signal plus élevée, en comparaison des disposi- tifs de mémoire à semiconducteurs de l'art antérieur, si bien qu'il n'est absolument pas nécessaire de concevoir un amplificateur de détection ayant une sensibilité supérieure à celle d'un amplificateur classique. Comme on l'a indiqué précédemment, l'invention permet d'augmenter la tension de signal d'environ 70 %, en comparaison de l'art antérieur. Il s'ensuit donc que lorsque la tension de signal désirée peut être égale à la tension de signal obtenue dans l'art antérieur, on peut diminuer la charge électrique stockée dans le condensateur MIS et on peut donc diminuer de façon correspondante l'aire du conden- sateur. Plus précisément, on peut diminuer l'aire du conden- sateur d'environ 40 % par rapport à l'art antérieur. L'in- vention permet donc de réaliser des dispositifs de mémoire à semiconducteurs ayant une densité d'implantation considé- rablement supérieure. Même lorsqu'on prend en considération le circuit de génération de tension d'armature de cellule, * on peut réduire la taille du dispositif de mémoire à semi- conducteurs de plus de 10 % par rapport au dispositif de mémoire de l'art antérieur. On a jusqu'à présent décrit l'invention en consi- dérant des transistors MOS, mais on notera que l'invention peut être tout aussi bien mise en oeuvre avec d'autres types de transistors MIS. Le circuit oscillateur 8 du cir- cuit de génération de tension d'armature de cellule a été décrit comme étant un oscillateur en anneau, mais il faut noter qu'on peut employer n'importe quel autre oscillateur classique, comme un oscillateur RC. Le circuit de génération de tension d'armature de cellule du premier comme du second des modes de réalisa- tion a été décrit comme consistant en un ensemble formé par un circuit oscillateur, un condensateur et deux tran- sistors connectés en *série, mais il faut noter qu'on peut connecter en parallèle plusieurs ensembles de ce type pour réaliser un circuit de génération de tension d'armature de cellule. Dans le second mode de réalisation, le circuit limiteur de tension qui est décrit est constitué par un transistor à effet de champ MIS, mais on notera qu'on peut utiliser une jonction Pli avec une valeur de seuil équiva- lente. il va de soi que de nombreuses autres modifica- tions peuvent être apportées au dispositif décrit et repré- senté, sans sortir du cadre de l'invention. 16 ' 2475272- P.;NDI CATi0QIS 1. DisDositif de mémoire à semiconducteurs du type comprenant: un substrat (1) semiconducteur, une couche (2): isolante formzne sur ce substrat (1) semiconducteur, et une armature (3) de cellule de mémoire qui est, form6e sur la couche (2) isolante et fait fonction d'é-lectrode conductrice, ceci définissant un condensateur MISet la valeur de la charge électrioue stockée dans ce condensateur IIS représentant ue, information enregistrée, caractéris6 en ce qu'il comporte-un circuit (7) de génération de tension d'armature de cellule, qui est formé sur le substrat (1) semiconducteur et qui est concu dé façon " produire une tension (VDD) continu-supérieure à. une tension dtalimentation appliquée au dispositif de mémoire- à semiconducteurs, et la borne de sortie du circuit (7) de - génération de tension d'armature de-cellule est connectée à - l'armature de cellule de mémoire. 2. Dispositif de mémoire à semiconducteurs selon la revendication-l, caractérisé en ce que le circuit (7) de - génération de tension d'armature de cellule-comprend un circuit ' (8)oscillateur et un circuit (9 Q2 Q) dit de pompe.ae: ! a borne d'alimentation du circuit (8) oscillateur--est con- - nectée à une source (VDD) d'alimentation;et la borne ou. '' '' électrode de sortie du circuit de pompage est connectéee: la bone de sortie du circuit (7) de génération de -tension ' - d'armature de cellutile tandis qu'une borne- ou éJlIctrode diali- mentation est conlectée à la source (VD) d'alimentation. - 3. Dispositif de mémoire à semiconducteurs selon la revendication 2, caractérisé en ce que le circuit de pompage comprend au moins un condensateur (9) -et au m-oins deux transistors (Q,")3 connectés' en série; et en céeque la borne de sortie du circuit (8) osci'llateur est connectée par l'ifiterm6diaire du condensateur (9) au point de conlexion entre les detLx transistors (Q1, Q2) la grile de! 'up des transistors (Q2) est connectée à la source (VDD) d'ali'mentation; la grille de t'autre transistor (Q3) est connectee au point de conne-ion entre les deux transistors (Q2 Q); et une en- trémiîté du circuit série Lormé!ar les deux- transistors est connectée à la source d'alimentation, tanidis cue son autre extrénité est connectée à la borne de sortie du circuit (7) de genératio: de tension d'armature de cellule. I? 2475272 ]-. '.;.... 1""-'',.:'. Y.- _.'. 's,;,...o o &:,S'c: s Co.0on o,.c,.., c;. ,.c'.;., -. C.e. ce ' cle ióe C îcu:- (-c) o.-cn:$.r;c.-;,e 'L 's'i.. c. c.iw e. rmo:rCo Zc."I cLic"C1XCtUI,zJoi .::.O,-. e;1.ó'aO:-..;;.' Oe:n: O't rt' c s seoI 7i, c..-.., c.-.........-.-;.'e.;- -:-. e: - r e C c c:i'. 3 (lS) e :-'C'0/3.0.ZC"%L0. ': rLO S:- CO '.':_,':O',:0 '".',ii:-.:iCN O '1oilo:''. Sc;clic0:1c>"3o'e.l'Sc eelon !'_':,:'oeion c._:hior 2P. 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