La présente invention concerne de façon générale la correction d'informations de phase à partir d'informations de correction connues en fonction du temps. Des corrections de ce genre se pressentent notamment pour 11 exploitation des informations de phase reçues, dans le système de radio-navigation Oméga. En effet, des ondes électromagnétiques à fréquences très basses y sont utilisées ; elles ont un mode de propagation particulier ; et les phases de ces ondes à la réception ne sont vraiment exploitables qu'après des corrections tenant compte de ce mode de propagation particulier. Ces corrections sont maintenant connues, d'une part par suite de la mise au point d'un modèle mathématique représentant avec une précision suffisante ce mode de propagation particulier, et d'autre part au moyen de mesures systématiques en de nombreux points fixes de la surface terrestre, qui ont permis de oenfirmer les résultats obtenus par le calcul, et d'en améliorer la précision. Les corrections ainsi déterminées dépendent de la position géographique du récepteur et des stations émettrices du système Oméga qui sont utilisées. Jusqu'à présent, les solutions existantes pour appliquer ces corrections consistent soit à reconstituer le modèle mathématique au moyen d'un calculateur associé au récepteur, soit à transmettre en temps réel les corrections établies à terre et à assurer automatiquement leur application selon le procédé dit Oméga différentiel", soit à faire une correction manuelle en utilisant des tables de correction établies par l'Organisme américain "United States Naval Oceanographic Office". Ces tables de correction comportent comme paramètres d'entrée l'identité des stations émettrices utilisées, la zone géographique dans laquelle se trouve le récepteur, la quinzaine de jours en cours (dans l'année découpée en deux quinzaines par mois), et l'heure dans la journée en cours. L'utilisateur doit donc compulser les tables et appliquer les valeurs de correction aux différentes informations de phase fournies par le récepteur. Cette opération est effectuée normalement toutes les heures. De ce fait, elle constitue un inconvénient marquant pour l'exploitation d'un récepteur de radionavigation. Cet inconvénient est d'autant-plus sérieux que l'on recherche actuellement à rendre automatique le plus grand nombre possible des opérations d'exploitation en radio-navigation. Ainsi par exemple, l'opération de levée d'ambiguIté, qui-est assez délicate, peut maintenant être rendue pratiquement automatique, si l'on utilise les enseignements du brevet français 72 10 168, au nom de la demanderesse. x4Elheureusement, avant cette opération de levée d'ambiguIté automatique, il faut appliquer manuellement les corrections mentionnées ci-dessus, et cet impératif diminue considérablement l'intértt d'un dispositif de levée d'ambiguIté automatique. Seule la solution consistant à utiliser un calculateur associé au récepteur permet une application automatique de corrections de phase. Cependant, cette solution ne peut être appliquée largement dans des conditions économiquement satisfaisantes notamment en raison de la quantité d'informations contenues dans le programme correspondant au modèle mathématique requis, mEme si ce dernier est simplifié. La présente invention apporte une solution simple et d'usage général au problème qui vient d'être exposé. Pour cela, un dispositif électronique de corrections de phase comporte - un ensemble de mémoire comprenant au moins un groupe d'éléments de mémoire, avec des moyens pour relier l'un des éléments de mémoire à une sortie de ce groupe de l'ensemble de mémoire, en réponse saune commande d'état, - les éléments de mémoire contenant respectivement des informations de correction, - une base de temps, - un circuit à plusieurs états cycliques, relié à la base de temps de façon à changer d'état avec une période prédéterminée et couplé à l'ensemble de mémoire en tant que commande d'état de ce dernier, et - des moyens pour modifier l'information de phase à corriger selon la sortie du circuit de mémoire. Pour les corrections de phase du système de radionavigation Oméga, la période temporelle prédéterminée est par exemple égale à 1 heure, et est subdivisée en dix parties égales, le nombre n étant égal à dix ; les nombres rangés dans le circuit mémoire sont les valeurs de corrections de phase associées respec- tivement aux diffnrentes heures de la journée dans l'ordre pour une station émettrice ; le dispositif comporte en plus un élément de mémoire auxiliaire, apte = contenir une valeur de l'information de correction, et les moyens pour modifier la phase a corriger comportent un circuit interpolateur, pour fournir une information de correction de phase interpolée entre l'information de sortie du circuit de mémoire et l'information contenue dans la moire auxiliaire, et un circuit déphaseur pour modifier l'information de phase à corriger selon l'information de correction obtenue par interpolation. De préférence, pour être associe à un récepteur de radio-navigation Oméga destiné à la détermination d'une position en mode hyperbolique, le circuit de mémoire contient auatre pluralités d'informations de correction, associées respectivement à quatre stations émettrices différentes, et les auatre informations de phase associées aux quatre stations émettrices sont modifiées séparC-ment selon quatre informations de correction, obtenues à -partir de chacune desdites pluralités, respectivement. D'autres caractéristioues et avantages de l'invention apparattront à la lecture de la description détaillée qui va suivre, faite en référence aux dessins annexes, donnés à titre d'exemple non limitatif, et sur lesquels - la fig. 1 illustre le schéma électrique général d'un circuit de correction de phase selon la présente invention, partiellement détaillé pour faire apparaître le circuit de mémoire 3 des informations, - la fig. 2 illustre le schéma électrique détaillé du circuit de calcul 4 de la figure 1, - la fig. 3 illustre le schéma détaillé d'un circuit déphaseur tel aue-51 sur la figure 1 - la fig. 4 est un diagramme illustrant le fonctiorne ment temporel du circuit déphaseur de la figure 3, et - la fig. 5 est un diagramme logique illustrant les opérations contrôlées par la logique de commande tC de la figure 1. Dans le mode de réalisation préférentiel, décrit ci iprès, le dispositif de l'invention convient particulièrement pour être associé à un récepteur de radio-navigation Oméga prévu pour quatre stations émettrices, et fournissant comme signaux de sortie d'une part un signal d'horloge à 960 kHz, servant en particulier à définir une référence de phase, et quatre signaux ayant une fréquence de 1,2 kHz. Ces quatre signaux sont dérivés par division de frequence du signal d'horloge à 960 kHz, après quoi ils sont déphasés selon les phases respectives des ondes électromagnétiques reçues des quatre stations émettrices du système Oméga. Sur la figure I, le signal d'horloge à 960 kJIz est appliqué à un circuit logique de commande désigné par la référence numérique 10. Ce circuit logique de commande 10, qui n'est pas illustré en détail, comporte notamment des compteurs et des portes logiques pour fournir différents signaux de commande au reste du circuit. Essentiellement, la logique de commande 10 comporte des compteurs numériques recevant le signal d'horloge à 960 kHz. Ces compteurs sont convenablement agencés avec des portes logiques pour fournir en sortie les signaux suivants - un signal d'horloge interne du dispositif, désigné par la lettre H, et ayant une fréquence de 100 kHz - un signal ayant une période de 6 minutes, appliqué à un compteur décimal 21 - trois signaux d'état, répétés dans l'ordre suivant SEQA, SEQB, SEQA, SEQD. Ces signaux ont pour fonction de définir quatre séquences consécutives, dont la première est identique à la troisième. (Il s'agit bien entendu du signal SEQA) - pendant le signal SEQA, la logique de commande 10 fournit d'abord un signal impulsionnel unique désigné par DSEQA, r premier groupe de 10 impulsions d'horloge, puis encore séparé- ment, un signal impulsionnel unique désigné par TSEQA, et enfin, un deuxième groupe de 10 impulsions d'horloge, faisant suite de façon non séparée au premier groupe de 10 impulsions d'horloge ; - enfin, les opérations sont multiplexées par rapport aux quatre stations émettrices, et la logique de commande 10 fournit des signaux de STATIOBT, qui servent à définir la station émettrice en cours de traitement. Ces stations émettrices sont identi fiées par les chiffres I à 4, et, à titre d'exemple, les signaux d'identification sont portés par quatre conducteurs séparés, respectivement associés aux quatre stations émettrices. Un seul à la fois de ces quatre conducteurs STATION 1 à STATION 4 est amené à un état différent de 1' état des autres conducteurs, pour commander la station émettrice concernée par le multiplexage. Le dispositif comporte tout d'abord un circuit compteur de temps constitué du compteur décimal 21, comportant quatre étages montés en décimal codé binaire. Considéré de façon générale, le circuit compteur de temps comporte également les étages de comptage inclus dans la logique de commande 10, et qui permettent le passage du signal d'horloge ayant la fréquence de 960 kRz à un signal ayant une période de 6 minutes (1 360 Hertz), appliqué au compteur décimal 21. Le dispositif comporte également un circuit de mémoire, désigné sur la figure I par la référence générale 3. Le circuit de mémoire 3 comporte un compteur d'heures 31, diviseur par 24, relié à la sortie du compteur décimal 21. Les étages du compteur d'heures 31 sont couplés en parallèle à un autre compteur identique 32. Le compteur 32 est chargé par le contenu du compteur d'heures 31, lorsqu'il reçoit un signal impulsionnel DSEQK sur son entrée de chargement. Le circuit de mémoire 3 comprend un autre compteur 33, à quatre étages binaires. Ce compteur est avantageusement muni d'une sortie décimale. Pendant la séquence A, c'est-à-dire lorsque le signal SEQA est présent, il apparatt tout d'abord un signal impulsionnel unique DSEQA, qui est appliqué au compteur 32, pour charger ce dernier avec le contenu du compteur 31. En même temps à travers la porte EU illustrée, ce signal DSEQB commande la rémise à zéro du compteur 33, par son entrée RAZ. Ensuite le compteur 33 compte un premier groupe de 10 impulsions appliqué à son entrée de comptage. La fourniture d'impulsions peut être interrompue par exemple lorsque la sortie décimale (non représentée) du compteur 33 est activée. Après cela, le signal unique SEQS est appliqué d'une part à l'entrée de comptage du compteur 32 pour majorer d'une unité le comptage d'heures chargé dans ce dernier, et d'autre part pour provoquer la remise à zéro du compteur 33 par la porte ET illustrée. Peu après, un second groupe de 10 impulsions est appliqué à l'entrée de comptage du compteur 33. Le circuit de mémoire 3 comprend également une mémoire adressable 34, qui est du type dit mémoire à accès direct, ou encore à accès aléatoire, bien que l'accès n'y soit nullement laissé au hasard. La mémoire adressable 34 comprend en fait quatre blocs de mémoire indépendants dont l'un seulement est activé en réponse à l'un des signaux STATION 1 à STATION 4. Pour simplifier la suite de la description on se limitera aux éléments concernant une seule station émettrice, par exemple en présence du signal STATION 1. Dans la mémoire adressable 34, l'adresse est définie d'une part par l'heure, au moyen des sorties d'étage du compteur 32, et d'autre part par une suite de 10 impulsions consécutives, qui se traduisent par dix comptages successifs sur les sorties d'étages du compteur 53. Les sorties d'étages des oompteurs 32 et 33 sont appliquées conJointement comme commande d'adresse à la mémoire adressable 34. Le compteur d'heures 31 et le compteur 32 ont chacun 24 états différents correspondants. Le compteur 33 est utilisé avec 10 états différents. Par conséquent, les compteurs 31 à 33 constituent un circuit générateur d'adresses capable de fournir 240 adresses différentes si l'on considère les bits. Si l'on considère l'information mémorisée associée à une heure déterminée comptée dans le compteur 31, ainsi que dans le compteur 32, la mémoire adressable 34 renferme pour chaque station émettrice 24 informations de correction qui sont fonction de l'heure, chaque information de correction comprenant 10 bits, à savoir un bit de signe, un bit de centaine, et deux digits décimaux codés binaires à quatre bits, respectivement pour les dizaines et les unités. Les informations de correction sont donc mises en mémoire selon le format suivant If I' ' 'f' Dizaine j Unité ------Centaine Signe la mémoire adressable 34 est du type permettant la lecture directement en réponse aux signaux d'adresse. Sa sortie est connectée à l'entrée de bits d'un registre à décalage 35, dont l'entrée d'horloge, désignée par Cl, reçoit également les deux groupes de 10 impulsions produites pendant la séquence A (signal SEQA présent). On comprendra par conséquent que le registre à décalage 35 fonctionne Pendant la séquence A de la manière suivante : - lorsque le compteur d'heures 31 est recopié dans le compteur 32, le registre 35 réagit au premier groupe de 10 impulsions d'horloge en recevant l'information de correction associée à l'hure en cours - lorsque le contenu du compteur 32 est augmenté d'une unit, le registre 35 reçoit en réponse au second groupe de 10 impulsions d'horloge, l'information de correction associée au comptage d'heures qui va prochainement échoir. On n'a nas encore décrit la mise en mémoire des informations de correction. Ceci sera fait plus loin. Pour ce qui a été vu jusqu'à tersent, il faut seulement aue les adresses des bits de ces différentes informations de correction mises en mémoire correspondent . la fois au format indiqué ci-dessus, et au comptage d'heures. La demanderesse a en effet observé que le format indique ci-dessus permet de mettre en mémoire les corrections pratiquement pour toute utilisation du système Oméga, dans la limite d'un choix convenable de stations émettrices 1 à 4. Chaque bloc de mémoire comprend donc des informations de correction pour 24 heures, pour une station émettrice donnée, pour une zone géographique donnée, et pour un demi mois déterminé. Selon ce qui précède, le registre à décalage 35 contient successivement la correction relative à l'heure présente, et la correction relative à l'heure suivante, quand la condition SEQA est vraie. Ce registre à décalage 35 est reproduit sur la figure 2. Sur cette figure, les sorties d'étage sont groupées en une seule ligne, qui est munie d'une double flèche pour montrer que cette ligne comprend plusieurs conducteurs. Cette représentation conventionnelle est utilisée ici de façon générale. En dehors de ce registre 35, les autres éléments de la figure 2 constituent le circuit de calcul désigné sur la figure 1 par la référence gér.e- rale 40. Ce circuit fonctionne en régime multiplexé, ctest-à- dire qu'il est incapable de distinguer les informations faisant l'objet des calculs, selon la station émettrice concernée par ces informations. Le registre à décalage 35 fonctionne d'ailleurs de la même manière, et pour mieux faire apparaître son rôle pour la description du circuit de calcul 4, on désignera son contenu par RES. Le contenu RES du registre 35 est chargé dans un pre mier compteur réversible 41, en réponse au signal impulsionnel unicue TSEQA. Ce contenu zZS est étalement appliqué à un groupe d'entrées B de comparaison d'un comparateur numérioue 42, tandis nu'un groupe d'entrées A du comparateur numérique 42 reçoit le contenu CTCAL du premier compteur réversible 41. me premier compteur réversible 41 comporte une entrée + de comptage, une entrée - de décomptage, une sortie Rpt de report ou passage par sa valeur maximum en cours de comptage, et une sortie Rtn de retenue, ou passage par zéro en cours de décomptage. Le premier compteur réversible a son-contenu auaAL réparti dans un code décimal binaire identique à celui du registre à décalage 35. Avantageusement, il permet le mdme format que le registre 35, c'est-à-dire celui qui a été illustré plus haut. Parmi les sorties d'étage du registre 35 et du premier compteur réversible 41, les informations de signe sont aussi disponibles séparément, et désignées par les symboles SRES et SCTOÂL, respectivement. Par exemple, ces informations de signe comportent un bit "1" pour les signes négatifs et un bit "O" pour les signes positifs. Les informations de signe sont représentées selon ce code par les symboles SRES et SCTCAL. Cependant, ces informations de signe sort complémentées pour être appliquées au comparateur, en tant que bit le plus significatif des informations à comparer. Bien que cette complémentation soit représentée par un inverseur sur la figure 2, il est plus simple d'utiliser la sortie complémentée q du bistable contenant le signe, dans le premier compteur réversible 41 pour SCTCLL, et dans le registre à décalage 35 pour SRES. Le comparateur 42 comporte deux sorties, l'une pour indiquer l'égalité des grandeurs à comparer (sortie Â = B); l'autre pour indiquer que la grandeur Â est supérieure à la grandeur B (sortie A > B). Des moyens logiques très simples, non représentés, transforment ces informations de comparaison fournies par le comparateur 42 en une information qui tient compte du signe, selon l'équation logique suivante CTCÂL > RES = À > B.SCTCAL . SRES + À > B.SCTCÀL.SRES Le second terme du second membre de cette équation logique correspond au cas où les contenus CTQAL et B:ES ont tous les deux un signe négatif. Des moyens logiques simples, également non représentés, réalisent le changement de signe du contenu du premier compteur réversible 41, chaque fois que le contenu passe par la valeur zéro, pour passer vers le signe + ou le signe - (bit de signe O ou 1 respectivement), lorsque la sortie Report Rpt du compteur réversible fournit une impulsion. Tous ces moyens non représentés sont supposés inclus dans la logique de commEnde 10 de la figura 1. D'après la description qui précède, le chargement du premier compteur réversible est fait pendant que la condition SEQA est vraie. Par contre, l'opération de comptage ou de décomptage du premier compteur réversible est réalisée pendant que la condition SEQB ou SEOD est vraie. Par convention, dans la présente demande de brevet on représente la complémentation d'un signal logique indifféremment par une barre horizontale au-dessus de la désignation du signal logique ou par une barre oblique à la fin de la désignation du signal logique. Les entrées + et - du compteur réversible 41 sont reliées respectivement à des portes NON-OU 431 et 432. Ces portes NON-OU 431 et 432 ont chacune une entrée reliée à une sortie de portes ET respectives 4311 et 4321, ces portes ET ayant à leur tour chacune une entrée recevant la condition SEQB, tandis que leurs autres entrées sont respectivement reliées aux sorties de portes ET 4312 et 4322, elles-mêmes ayant chacune une entrée recevant le signal d'horloge H à la fréquence de 100 kHz, et ayant leurs autres entrées complémentaires l'une par rapport à l'autre au moyen d'un inverseur 4303 dont entrée est reliée à la porte 4312.Par conséquent, pendant la séquence SEQB, le premier compteur réversible reçoit le signal a1 horloge H complémenté par les portes NON-OU, respectivement sur son entrée + ou son entrée -, suivant le niveau logique appliqué à l'entrée de l'inverseur 4303. Les autres entrées des portes NON-OU 431 et 432 sont respectivement reliées à des portes ET 4313 et 4314, ayant à leur tour chacune une entrée recevant un signal a' horloge pHil O, qui sera précisé ci-après, et ayant respectivement une autre entrée recevant la sortie de portes ET 4315 et 4316, ces dernières ayant chacune une entrée recevant la condition SEOD, et ayant respectivement des entrées complémentaires l'une de l'autre par le moyen d'un inverseur 4343, dont l'entrée est reliée à la porte ET 4315 et la sortie à la porte JT-4316. De la même façon que précédemment, pendant la séquence D, le premier compteur réversible 41 reçoit un signal d'horloge pH/I O complémenté par les portes NON-OU, respectivement sur son entrée + ou sur son entrée - suivant l'état de l'entrée de l'inverseur 4343. Par le moyen des éléments logiques 4305 à 4309 de la figure 2, et des signaux SRES, SCTCAL, et CTCAL > RES qui leur soift appliqués, il apparaît que l'entrée + de comptage du premier compteur réversible 41 , est alimentée en impulsions d'horloge H de fréquence 100 kHz, selon l'équation logique (SCTCAL . CTCAL > RES) + (CTCAL > RES . SCTCAL . SRES) C'est-à-dire qu'on augmente le contenu CTCAL du compteur 41 si ce contenu est inférieur en valeur absolue à celui de RES, le signe SCTCAL étant positif (SCTCAL = O), ou si ee contenu est supérieur en valeur absolue à celui de ES, les signes SCTCAL et SRES étant tous deux négatifs (SCTCAL = O = SRES). Dans le cas contraire, le contenu CTCAL du premier compteur réversible 41 est diminué par des impulsions d'horloge H. De son c8té, une porte OU exclusif 4345, recevant les signaux SCTCAL/ et CTCAL > RES, fait appliquer des signaux d'hor loge à la fréquence .H (soit p fois 10 kHz) à l'entrée + de comp 10 tage du compteur 41 seLon l'équation SCTCAL # CTCAL > RES C' est-à-dire que pendant la séquence SEQD on augmente le contenu CTCAL du compteur 41 lorsque l'une seulement des deux conditions, signe de CTCAL positif et CTCAL supérieur à RES en valeur absolue, est vérifiée. Dans le cas contraire, c'est-à-dire suivant l'équation logique (SCTCAL . CTCAL > RES) + (SCTCAL. CTCAL > RES) le contenu du compteur 41 est diminué pendant la séquence SEOD. Cette équation comprend soit le cas où le signe de CTCAL est positif, et CTCAL plus grand en valeur absolue que RES, soit le cas réciproque où le signe de CTCAL est négatif, et OTOAL en valeur absolue plus petit que RES. Le circuit de calcul 4 de la figure 2 comporte aussi un second compteur réversible 44, dont le contenu est désigné par CTDIF. Ce compteur comporte des entrées + et -, et une sortie Rtn de retenue. Ces entrées + et - reçoivent le signal d'horloge H, respectivement par 11 intermédiaire de portes NON-ET 441 et 442, en réponse aux conditions SEQB et SEQD. Enfin, le circuit de calcul co:nporte aussi un circuit multiplieur décimal 45 apte à fournir sur sa sortie une fraction en nombre p/10 des impulsions appliquées à son entrée. Le multiplieur décimal 45 reçoit comme impulsions d'entrée le signal H à travers un inverseur 421. Comme signal d'autorisation de fonctionnement, il reçoit le signal SEQB à travers un inverseur 452, et il reçoit le nombre p sur quatre entrées (A, B, C, D) sous forme d'un comptage décimal codé binaire fourni par le compteur décimal -21 de la figure 1. Ce multiplieur décimal et le compteur décimal sont par exemple les circuits intégrés SN 74167 et SN 7490 vendus par Texas Instruments.On va maintenant résumer rapidement le fonctionnement du circuit de mémoire 3 et du circuit de calcul 4, en supposant qu'il s'agit de la station émettrice 1, c'est-à-dire que le conducteur STATION 1 est activé. La logique de commande 10 de la figure 1 produit alors dans l'ordre les états SERA, SEQB, SEQA à nouveau, et SEQD. On a déjà vu que la durée de SEQA est constante, et définie uniquement. Au contraire, les durées des séquences SEQB et SEQD dépendent respectivement de l'égalité A = B détectée par le comparateur 42, et du passage à zéro du contenu du compteur CTDIF. En appelant A(h) la correction valable pour l'heure présente h et A(h+1) la correction valable pour l'heure immédia- tement suivante h+1, les choses se passent alors selon les quatre étapes suivantes - première étape, SEQA : la correction A(h) est d'abord transférée en série dans le registre RES en réponse au premier groupe de 10 impulsions d'horloge, puis cette correction A(h) est transférée en parallèle dans le compteur CTCAL en réponse au signal uniaue TSEQA ; enfin, la correction A(h+1) est transférée en série dans le registre RES, le compteur 32 ayant été incrémenté d'une unité par le signal TSEQB - deuxième étape SEQB : si le comparateur 42 indique que RES = CTCAL, cette étape est aussitôt terminée.Si le comparateur 42 indique une inégalité, le sens de cette inégalité et les signes SRES et SCTCAL sont utilisés pour transformer la sortie du comparateur-en une inégalité algébrique entre les contenus CTCAL et RES ; suivant le sens de l'inégalité, les compteurs CTCAL et CTDIF reçoivent en même temps des impulsions d'horloge, le co:npteur CTIDIF comptant jusqu'à ce que le comparateur indique que RES = CTCAL ; à la fin de cette deuxième étape, le contenu CTDIF du compteur réversible 44 est égal à la différence RES - CTCÂL, soit A(h+1) - troisième étape SEQA : cette étape est identique à la première ; à la fin de cette etape, le contenu RES est A(h+1), le contenu CTCAL est A(h), et le contenu CTDIF est A(h+1) - quatrième étape SEQD : la durée de cette étape est définie par le fait que le compteur CTDIF est décrémenté jusqu'à ce que son contenu s'annule ; ceci dure pendant un nombre d'impulsions d'horloge H égal à la différence A(h+1) - A(h). Pendant le mdme temps, ces impulsions d'horloge sont appliquées au multi- plieur 45, lequel en fournit une fraction p/10, c'est-à-dire que pendant la quatrième étape, la sortie du multiplieur 45 fournit p/10 . [A(h+1) .A(h)] ; ces impulsions sont appliquées au compteur CTCAL pour entre ajoutées dans le sens convenable au contenu de ce dernier ; à la fin de la quatrième étape, le compteur CTCBL contient donc la valeur A(h) + p . [A(h+1) - A(h)] 10 Le compteur décimal 21 a pour fonction de diviser chaque heure en 10 subdivisions, qui ont chacune une durée de 6 minutes. Dans ce qui précède, cela est obtenu au moyen d'un compteur décimal 21 diviseur par 10, qui est inséré immédiatement en amont du compteur d'heure 31 dans la chaste de comptage venant du circuit logique de commande 10. Lorsqu'il est désirable d'afficher sur le panneau avant du dispositif l'heure avec les minutes exactes, il est préférable d'utiliser la chaine de comptage elle-même pour définir les heures et minutes, et de prévoir séparément un compteur décimal 21 recevant de la channe de comptage une impulsion toutes les 6 minutes. Dans l'un et l'autre cas, il est très avantageux de remettre à zéro toute la channe de comptage, y compris la partie contenue dans le circuit logique de commande 10, chaque fois que le compteur d'heures 31 passe à zéro, c'est-à-dire dépasse 24 heures. Si l'on considère à nouveau la deuxième étape, il apparaît que le contenu du compteur réversible 41 est incrémenté en valeur absolue si le signe de CTCAL est positif, et sa valeur algébrique inférieure à RES, ou si les signes de CTCÂL et RES sont tous deux négatifs, et en valeur algébrique CTCAL supérieur à RES. Le deuxième cas va de soi ; le premier cas aussi, si le signe de RES est positif ; si ce signe est négatif, le bit SRES, qui est "1" en tant que bit le plus significatif de RES, rend la valeur binaire de RES supérieure à celle de CTCÂL. Pour la quatrième étape, algébriquement, il faut diminuer CTa1, si CTCÂL > ReS, ce qui est défini en valeur algébrique ; en effet c'est le registre RES qui contient la correction A(h+1) relative à l'heure suivante. En valeurs binaires, avec un bit de signe en poids supérieur égal à "ln pour le signe négatif, ou diminue CTCAL si (SCTCAL . CTCAL > RES) + (SCTCAL .CTCAL > RES) Le premier terme de l'équation va de soi, puisque le signe SCTCÂL est positif ; si le signe SCTCAL est négatif, et CTCAL algébriquement inférieur à RE3, il faut aussi diminuer CTCAL, quel que soit le signe SES ; en effet, la diminution de CTCAL se traduit alors par une augmentation algébrique, conforme à la condition énoncée plus haut : on diminue algébriquement CTCAL si CTCAL > RES. On va maintenant considérer la figure 3, cui illustre le circuit déphaseur 51 relatif à la STATION 1. Lorsque le signal STATION 1 est présent, la correction contenue dans le premier compteur réversible 41 de la figure 2, à savoir SCTCAL et CTCAL, est transférée à travers un multiplexage commandé ici par le signal STATION 1, vers une mémoire 510. Sur la figure 3, la liaison numérique commandée est illustrée par une seule porte Q 511 mais bien entendu, si le transfert se fait en parallèle, elle comporte une porte ET pour chaque position binaire à transférer. Dès que ce transfert a été effectué, le circuit de calcul 4 peut être actionné par la logique de coimande 10 pour ealculer une autre correction de phase, relative par exemple à une autre station émettrice. En dehors du chargement de la mémoire 510, tous les éléments du circuit déphaseur fonctionnent de façon indépendante de la logique de la commande 10 de la figure 1. Comme le chargement de la mémoire 510 peut tre très rapide, il apparat t que le circuit de correction de phase 41 fonctionne de façon quasi@@inter- rompue avec la valeur de correction contenue dans cette mémoire 510. Les signaux ayant une fréquence de 1,2 kHz, qui portent la phase des oiides reçues des stations émettrices sont des signaux rectangulaires symétriaues, c'est-à-dire ayant des durées gales de niveau haut et de niveau bas. On admettra que les transitions vers le niveau bas, c'est-à-dire les fronts descendants du signal rectangulaire, corstituent les instants deiinissant la phase de l'onde reçue. On appelle 01 le signal à 1,2 kHz ainsi constitué, qui est relatif à la station émettrice 1. Le signal #1 est appliqué à l'entrée R d'une bascule bistable 512 du type JKRS, en même temps qu'à l'entrée de charge d'un troisième compteur réversible 513 pour faire entrer dans ce dernier le contenu de la mémoire de correction 510. Le contenu du troisième compteur réversible 513 est désigné par CTPF. En même temps que ce dernier est chargé, par le front de montée du signal #1, la bascule bistable 512 passe à l'état vrai (sortie Q au niveau 1). Les sorties report Rtp et retenue Rtn du compteur réversible 513 sont réunies dans une porte OU 514 pour être appliquées à l'entrée K de la bascule bistable 512, dont l'entrée d'horloge Cl reçoit le signal d'horloge H à la fréauence de 100 kHz. les entrées + de comptage et - de décomptage du troisième compteur réversible 513 sont respectivement- reliées à des portes ET 5151 et 5152 qui reçoivent chacune le signal d'horloge H à la fréquence de 100 kSlz, et qui sont respectivement reliées à d'autres portes ET 5153 et 5154, qui reçoivent chacune.la sortie Q de la bascule bistable 512.Par ailleurs la porte ET 5154 reçoit directement le signe SCTPHI du contenu du compteur réversible 513 tandis que la porte ET 5153 reçoit le complément SCTPHI/ de ce signe par l'intermédiaire d'un inverseur 5155. Par conséquent, il y aura comptage ou décomptage du compteur 513 respectivement lorsoue le contenu CTPHl du compteur réversible 513 aura le signe + ou le signe En référence à la figure 4, on va maintenant décrire le fonctionnement du circuit déphaseur 51 de la figure 3, pour deux valeurs de signe opposé de la correction de phase. La partie gauche de la figure 4 concerne une correction positive, tandis que sa partie droite représente une correction négative. En réponse au front de montée du signal 1, le compteur réversible 51S est chargé par la correction de phase, tandis que la sortie Q de la bascule bistable 512 passe à l'état vrai. A ce moment, le compteur réversible commence à compter ou à décompter suivant aue le signe du contenu CTPHI du compteur réversible 513 est positif ou négatif. Des moyens logiques, non représentés, réagissent aux sorties Rpt et Rtn du compteur réversible 513 pour modifier le signe de son contenu CTDIF suivant le sens des passages par zéro de ce dernier. Par conséquent, algébriquement, le compteur réversible 513 sera toujours augmenté en réponse aux impulsions d'horloge H. Tant que le troisième compteur réversible n'est pas passé par zéro, la sortie de la porte OU 514 reste à un niveau bas, et les impulsions d'horloge H sont sans effet sur la bascule J-1L 512. Par contre, dès que le contenu du compteur réversible 513 passe à zéro, la bascule 512 change d'état, ce qui provoque un front de descente, qui constitue le signal de phase corrigé, puisque ce sont les fronts de descente du signal à 1,2 MIz qui définissent la phase de radio-navigation. C'est donc la sortie Q de la bascule bistable 512 qui fournit, pour la station 1, un signal de phase corrigé 1 + 1. Si l'on revient maintenant à la figure 1, le dispositif comporte également un circuit d'affichage de grandeurs de correction de phase. De préférence, cet affichage est accompagné de l'indication de la station émettrice concernée. il est avantageux que l'affichage ne fonctionne qu'en réponse à une commande spéciale. Le dispositif comporte encore un clavier d'entrée 61, connecté au registre de décalage 35 pour y faire entrer des corrections selon le format précité. Très avantageusement, ces corrections sont introduites dans l'ordre des heures, et des moyens sont prévus pour actionner les compteurs 31, 32 et 33 de façon à introduire les valeurs de correction suivant l'adresse correspondante en mémoire. Pour ce faire, il suffit de décharger le registre à décalas 35 par un groupe de dix impulsions d'horloge tout en faisant compter le compteur 33. A chaque nouvelle valeur de correction, l'heure contenue dans les compteurs 31 et 32 est augmentée d'une unité. Une variante consiste à utiliser, avec ou sans clavier d'entrée 61, un lecteur de rubans perforés contenant les corrections dans l'ordre des heures croissantes. Bien entendu, on peut faire entrer les corrections séparément pour chaque station émettrice, mais il est plus avantageux de faire entrer successivement quatre valeurs de correction, pour les quatre stations émettrices, à chaque comptage d'heure0 Le dispositif comporte également des boutons de commande extérieure, pour la fonction "ENTREE", ou la fonction "TRAITEMENT". Il comporte aussi des moyens pour remettre à l'heure ie compteur d'heures, et le compteur de minutes, le cas échéant. Une visualisation permet l'affichage de données internes du dispositif, de façon commandée par un bouton à six positions : STA TICN 1, STATION 2, STÂTION 3, STATION 4, HhlURE, RxTiiCTION. Le dispositif comporte quatre déphaseurs dont trois ne sont pas représentés sur la figure 1, et les grandeurs de correction affichées sont avantageusement obtenues dans l'une des mémoires telle que 510 sur la figure 3. L'ensemble des valeurs mémorisées à un instant donné sont valables pour une zone donnée, pendant une quinzaine donnée, et pour les quatre stations émettrices qutji est choisi de recevoir. Dans le mode de réalisation décrit, les mémoires s'effacent à chaque disparition de leur alimentation électrique. lorsque cette alimentation disparaît, les valeurs de correction appliquées sont fausses tant que l'appareil n'a pas été rechargé. Bien entendu, une variante simple consisterait à utiliser des mémoires indépendantes de l'alimentation. La figure 5 illustre un diagramme logique du fonctionnement général de la logique de commande 10 ; le fonctionnement détaillé pour ce qui est de l'élaboration et de l'application des corrections de phase a été décrit plus haut. Cette figure fait partie de la présente description en tant qu'illustration des principaux cycles généraux autorisés par la logique de commande 10. Au moyen du dispositif selon l'invention, les valeurs de phase corrigées sont directement utilisables par l'opérateur pour être reportées sur une carte en vue d'une détermination de position. De même, l'appareil permet d'utiliser un traceur de route ou un convertisseur de coordonnées Oméga en longitude et latitude, ces deux éléments pouvant lui être connectés directement. La seule solution de la technique antérieure pour réaliser ces fonctions sans intervention humaine consistait en effet à utiliser un calculateur à programme enregistré. Or un tel programme nécessite un volune de mémoire de 4 000 mots de 16 bits environ, Jour le calcul ét l'application des corrections. Comte on l'a vu précédemment, le dispositif de l'invention utilise une capacité de mémoire de 4 fois 256 bits, c'està-dire 1024 bits, plus quelques dizaines de bits pour les mémoires auxiliaires. il apparat donc que le dispositif de l'invention requiert une capacité de mémoire au moins 50 fois plus faible que celle qui était nécessaire selon la technique antérieure. Enfin, le dispositif de correction selon i' invention peut être adjoint à un ensemble comprenant un récepteur de radionavigation "Oméga" et un récepteur de corrections "Oméga différentiel". Dans ce cas, il est avantageux de mettre en circuit le dispositif de correction selon l'invention lorsque le récepteur de correction "Oméga différentiel" ne-reçoit aucun signal, ce qui est normalement le cas lorsqu'on s'éloigne beaucoup de la station émettrice de correction "Oméga différentiel". RETilDI CATI ONS 1. Dispositif électronique de corrections de phase, à partir d'informations de correction connues, recevant au moins une information de phase à corriger, caractérisé en ce qu'il comporte - un ensemble de mémoire comprenant au moins un groupe d'éléments de mémoire, avec des moyens pour relier l'un des éléments de mémoire à une sortie de ce groupe de l'ensemble de mémoire, en réponse à une commande d'état, - les éléments de mémoire contenant respectivement des informations de correction, - une base de temps, - un circuit à plusieurs états cycliaues, relié à la base de temps de façon à changer d'état avec une période prédéterminée et couplé à l'ensemble de mémoire en tant que commande d'état de ce dernier, et - des moyens pour modifier l'information de phase à corriger selon la sortie du circuit de mémoire. 2. Dispositif électronique de corrections de phase selon la revendication 1, caractérisé en ce au'il comporte en outre un élément de mémoire auxiliaire, apte à contenir une valeur de l'information de correction, et en ce que les moyens pour modifier la phase à corriger comportent un circuit interpola teur, pour fournir une information de correction de phase interpolée entre l'information de sortie du circuit de mémoire et l'information contenue dans la mémoire auxiliaire, et un circuit déphaseur pour modifier l'information de phase à corriger selon l'information de correction obtenue par inter polation. 3. ivispositif électronique de corrections de phase selon la revendication 2, caractérisé en ce qu'il comporte un cir cuit de comptage, couplé à la base de temps, pour fournir un comptage k ayant une période temporelle prédéterminée corres pondant à un module de comptage n, ce comptage de temps sub divisant des intervalles de temps consécutifs de durée égale à la période temporelle, la liaison du circuit à plusieurs états à la base de temps étant faite à travers le circuit de comptage, en ce que l'ensemble de mémoire comporte une mémoire numérique adressable, ayant une pluralité d'adresses connues rangées, les informations de correction de phase contenues dans les éléments de mémoire étant des nombres respectivement associés dans l-'ordre aux adresses rangées, et des moyens produisant alternativement deux adresses correspondant respec tivement à l'état présent et à l'état suivant du circuit à plusieurs états, ladite mémoire auxiliaire stockant le nombre contenu dans la mémoire adressable à l'une des deux adresses. 4. Dispositif électronique de corrections de phase selon la revendication 3, caractérisé en ce que la base de temps est une source de signaux d'horloge, le circuit de comptage est un premier compteur numérique, comptant les signaux d'horloge, le circuit à plusieurs états cycliques est un second compteur numérique et en ce que les moyens produisant alternativement deux adresses comportent un troisième compteur numérique, un couplage fonctionnel en parallèle effectué de façon commandée et répétitive entre les sorties parallèles du second compteur numérique et les entrées parallèles du troisième compteur nu mérioue, et des moyens pour appliquer, après un couplage sur deux, une valeur I binaire à l'entrée de changement d'état du troisième compteur, les sorties parallèles du troisième comp teur fournissant alternativement le comptage associé à l'état présent ou à l'état suivant du second compteur, en tant qu'a dresse pour la mémoire numérique. 5. Dispositif électronique de corrections de phase selon l'une des revendications 3 et 4, caractérisé en ce que ladite mémoire réagit à une commande d'écriture, en recevant un nom bre à écrire, et en ce aue le circuit de mémoire comporte des moyens pour produire dans le circuit à plusieurs états un changement d'état à chaque commande d'écriture, ce qui permet de faire correspondre l'ordre des nombres écrits à l'ordre des états successifs connus, en tant qu'informations de correction de phase. 6. Dispositif électronique de corrections de phase selon l'une des revendications 3 à 5, caractérisé en ce qu'il com porte un ajustage du circuit de comptage et du circuit à plu sieurs états par rapport à un instant initial associé au premier dans l'ordre des nombres contenus dans ladite mémoire numérique. 7. Dispositif électronique de corrections de phase selon l'une des revendications 3 à 6, caractérisé en ce que le cir cuit interpolateur comporte - une source de signaux à compter, - un premier et un second compteurs de calcul à accès d'entrée-sortie parallèles, - un couplage fonctionnel commandé entre les sorties parallèles de la mémoire auxiliaire et les entrées parallèles du premier compteur de calcul, - un comparateur numérique couplé aux sorties paral lèles de la mémoire auxiliaire et du premier compteur de calcul, pour indiquer leur coincidence ou le signe de leur différence, - un multiplieur fractionnaire ayant une entrée de signaux à compter, une entrée de multiplicateur recevant ledit comptage k, et une sortie de signaux à compter après multiplication par le rapport du multiplieur k à un nombre préétabli choisi égal au module n précité, - un circuit logique de commande pour forcer dans le premier compteur de calcul celui des deux nombres précités A(h) et A(h+1) qui n'est pas dans la mémoire auxiliaire, pour appliquer ensuite des signaux à compter simultanément aux premier et second compteurs de calcul jusqu'à ce que le compa rateur numérique indicue une coincidence, pour forcer ensuite à nouveau le même nombre dans le premier compteur de calcul, en couplant la sortie du multiplieur fractionnaire à l'entrée de ce premier compteur de calcul, et pour appliquer enfin des signaux à compter simultanément au second compteur de calcul et à l'entrée du multiplieur fractionnaire, jusqu'à ce que le comptage du second compteur de calcul s'annule, ce qui fournit une valeur A(h) + nk [A(h+1) - A(h)j dans le premier comp teur numérique. 8. Dispositif électronicue de corrections de phase selon la revendication 7, dans lequel l'information de phase à cor riger est portée par des-transitions de meme sens d'un signal en créneau symétrique de basse fréquence, par rapport à un signal de référence de phase de haute fréquence, caractérisé en ce que le circuit déphaseur comporte un troisième compteur de calcul à accès d'entrées et sorties parallèles, des moyens pour y recopier le nombre résultat fourni par le second comp teur de calcul en réponse aux transitions de l'autre sens du signal en créneau de basse fréquence, tout en appliquant le signal de référence de phase à l'entrée du troisième compteur de calcul, et des moyens réagissant au passage à zéro du troisième compteur de calcul en substituant ce passage par zéro à ladite transition de même sens du signal en créneau. 9. Dispositif électroniaue de corrections de phase selon la revendication 8, caractérisé en ce que les moyens de reco pie comportent une moire de correction pour stocker le nombre résultat dès que calculé dans le second compteur de calcul, et un couplage fonctionnel commandé entre sorties d'étage de a mémoire de correction et entrées d'étage du troisième compteur de calcul. 10. Dispositif électronicue dé corrections de phase selon l'une des revendications 3 à 9, caractérisé en ce que chaque infornation de correction de phase comprend deux digits déci maux codés binaires pour les unités et les dizaines respecti- vexent, un bit de centaine et un bit de signe. 11. Dispositif électronique de corrections de phase selon l'une des revendications 1 à tO, caractérisé en ce nue chaaue groupe d'éléments de mémoire comprend au moins 24 éléments de mémoire. 12. En combinaison avec un récepteur de radio-navigation Oméga, un dispositif électronioue de corrections de phase selon l'une des revendications précédentes, caractérisé en ce que l'ensemble de mémoire comprend au moins deux groupes d'éléments de mémoire, les deux groupes d'informations de correction correspondant aux mêmes instants et à deux infor mations de phase à corriger d'origine différente, et en ce qu'il comporte une paire de moyens pour modifier respective ment les deux informations de phase à corriger selon les deux sorties des deux groupes d'éléments de mémoire.