La présente invention Dorte sur la conversion d'un nombre binaire en nombre décimal code binaire, designee ci-après par conversion binaire-BCD, et sur la conversion inverse c'est-à-dire la conversion BCD-binaire. Pour distinguer clairement ces deux codes, on rappelle que dans un nombre binaire les poids des chiffres successifs sont des puissances successives de 2 et que dans un nombre décimal code binaire les groupes de quatre chiffres binaires successifs donnent les décades successives du nombre dans le système decimal, c'est-à-dire sont des nuissances successives de 10. flans chaque groupe de quatre chiffres binaires les chiffres sont des puissances de 2 de sorte que chaque grouse de quatre chiffres binaires correspond à l'un des dix chiffres décimaux O à 9. A titre d'exemple le nombre 43 s'écrit en binaire 101011 et en decimal codé binaire 01 oonol 1. On peut réaliser de tels convertisseurs, opérant en mode parallèle, au moyen de circuits logiques combinés entre eux pour effectuer la conversion d'un nombre exprimé en l'un de ces codes en nombre exprimé dans l'autre code. Plus le nombre de bits définissant le nombre à convertir est important, plus le dispositif de conversion devient encombrant et coûteux en raison du nombre important de circuits à utiliser. La présente invention a pour but de permettre une conversion entre ces deux codes en mettant en oeuvre des éléments agencés entre eux de manière simple, ceci quel que soit le nombre de bits du nombre à convertir. La nrésente invention a pour objet un convertisseur assurant la conversion entre un nombre exprimé en binaire ou en décimal codé binaire (BCD) et ce nombre en BCD ou en binaire, caractérisé en ce qu' il comporte autant d'ensembles synchrones montés en cascade et alimentés par les bits en série du nombre a convertir, que de chiffres de ce nombre exprimé dans le système décimal, et que chaque ensemble comporte un registre à décalage de capacité egale à quatre bits et une matrice de transcodage associée audit registre. Dans une réalisation, le convertisseur selon l'invention pour la conversion binaire-BCD d'un nombre entier est caractérisé en ce que lesdits bits série du nombre binaire sont appliqués successivement sur l'entrée en parallèle de poids faible du registre à décalage du premier ensemble, les bits de poids forts étant en tête et les registres ayant été initialement remis à zéro, que chaque matrice a quatre entrées en parallele reliées à quatre sorties en parallèle et de mêne poids respectivement du registre associé, et a quatre sorties en parallele reliées à trois entrées en parallèle de poids augmenté d'une unité respectivement et à l'entrée de poids faible du registre de ensemble suivant, pour effectuer un décalage d'un rang, vers les poids forts, du contenu de chaque registre associé, et comporte des moyens pour ajouter le nombre 3 au contenu du registre associé si ce contenu est supérieur ou égal 5 avant ledit décalage d'un rang, la conversion en BCD du nombre binaire étant obtenue par commande d'avance des bits successifs du nombre à convertir, le nombre BCD étant ensuite délivré sur la sortie série du registre du dernier ensemble, les registres étant alors simplement en série. Dans une autre réalisation, le convertisseur pour la conversion binaire-BCD d'un nombre fractionnaire est caractérisé en ce que chaque matrice a quatre entrées en parallèle dont l'entrée de poids fort dans le premier ensemble reçoit successivement les bits série du nombre binaire, les bits de poids faibles étant en tete et les registres étant initialement remis à zéro, et l'entrée de poids fort dans chacun des ensembles suivants est reliée à une sortie de poids faible du registre de l'ensemble précédent et dont les trois entrées de poids faibles sont reliées respectivement à trois sorties, chacune de poids supérieur d'une unité, du registre associé, pour effectuer un décalage d'un rang vers les poids faibles, du contenu de chaque registre associé et comporte des moyens pour retrancher le nombre 3 au contenu du registre après ledit décalage d'un rang lorsque ce contenu est supérieur ou égal à 8, la conversion en BCD étant obtenue par commande d'avance des bits successifs du nombre à convertir, le nombre BCD étant ensuite délivré sur la sortie série du registre du dernier ensemble, les registres étant alors simplement en série. Dans une autre réalisation, le convertisseur pour la conversion BCD-binaire d'un nombre entier est caractérisé en ce que lesdits bits du nombre à convertir sont chargés dans les registres à décalage alors montés en série, les bits de poids forts étant en tête, et que chaque matrice comporte quatre sorties en parallèle reliées à quatre entrées en parallèle du registre associé respectivement de même poids, et comporte quatre entrées en parallèle dont les trois entrées de poids faibles sont reliées à trois sorties en parallèle chacune de poids supérieur d'une unité du registre associé, l'entrée série de poids faible du registre du premier ensemble recevant les bits du nombre à convertir, la sortie de poids faible constituant la sortie du nombre exprimé en binaire, la sortie de poids faible du registre de chacun des autres ensembles étant reliée à l'entrée de noids fort de la matrice de l'ensemble précédent, chaque matrice effectuant un décalage d'un rang vers les poids faibles du contenu du registre associé, et que chaque matrice comporte en outre des moyens pour retrancher 3 au contenu du registre associé après ledit décalage d'un rang si ce contenu est supérieur ou égal à huit, lesdits registres étant commandés par autant dtimpulsions de décalage de leur contenu que de bits dans le nombre à convertir pour délivrer les bits successifs du nombre en binaire. Dans une autre réalisation, le convertisseur pour la conversion BCD-binaire d'un nombre fractionnaire est caractérisé en ce que les bits successifs du nombre a convertir sont chargés dans les registres montés alors simplement en serie, les bits de poids faible étant en tête, et que chaque matrice comporte quatre entrées en parallèle reliées à quatre sorties en parallèle respectivement de même poids du registre associé et quatre sorties en parallèle dont les trois sorties de poids faibles sont reliees a trois entrées chacune de poids augmenté d'une unité du registre associé et dont la sortie de poids fort est reliée à l'entrée de poids faible du registre de l'ensemble précédent, chaque matrice effectuant un décalage d'un rang vers les poids forts du contenu du registre associé, et que chaque matrice comporte des moyens pour ajouter le nombre 3 au contenu du registre associé avant ledit décalage d'un rang Si ce contenu est supérieur ou égal à 5, lesdits registres étant commandés par autant d'impulsions de décalage d'un rang de leur contenu que de bits dans le nombre à convertir pour délivrer les bits successifs du nombre en binaire sur la sortie de poids forts de la matrice du premier ensemble. D'autres caractéristiques et les avantages de la présente invention ressortiront de la description de modes de réalisation illustrés dans le dessin annexé dans lequel - les figures 1 et 2 représentent un convertisseur binaire-BCD selon l'invention, traitant respectivement un nombre entier et un nombre fractionnaire, - les figures 3 et 4 représentent un convertisseur BCD-binaire selon l'invention, traitant respectivement un nombre entier et un nombre fractionnaire. Ces figures sont données, à titre d'exemple, pour la conversion de la partie entière A -et de la partie fractionnaire B d'un nombre N tel que sa partie entière A exprimée dans le système décimal comporte deux chiffres et sa partie fractionnaire exprimée dans le système décimal comporte trois chiffres. A titre d'exemple on a N = 43,625 avec A = 43 et B = 0,625. Ce nombre N s'exprime en binaire par 101011, 101 et en BCD par 0100 0011, 0110 00100101 avec A = 43 = (101011)2 = (0100 0011)BCD qui sera traité par le convertisseur de la figure I ou 3, à deux ensembles de circuits (le nombre en décimal s' exprimant par deux chiffres) et B = 0,625 = ,(101)2 = ,(0110 0010 OIO})BcD qui sera traité par le convertisseur de la figure 2 ou 4, à trois ensembles de circuits (le nombre en décimal stexprimant par trois chiffres). le convertisseur de la figure 1 comporte deux ensembles de circuits, chacun des ensembles étant constitué par un registre à décalage 10 ou 12 et par un circuit ou matrice de transcodage il ou 13 associé au registre. Les deux ensembles 10-11, 12-13 sont synchrones et montés en cascade. Les deux registres lO et IZ ont chacun une capacité de quatre bits, ils ont une entrée série - une sortie série et quatre entrées en parallèle - quatre sorties en parallèle, les poids des entrées et sorties en parallèle sont notés à l'intérieur des registres. Les matrices de transcodage 11 et 13 ont chacune quatre entrées en parallèle reliées aux sorties respectives en parallèle du registre associé.Elles ont chacune quatre sorties en parallèle reliées respectivement aux trois entrées en parallèle de poids forts du registre associé et a l'entrée en parallèle de poids faible du registre de l'ensemble suivant, chaque matrice donne donc un décalage d'un rang vers les poids forts. Les poids des entrées et sorties des matrices sont également notés entre parentbeses à l'intérieur des matrices. Chacune des matrices a pour fonction d'ajouter le nombre 3 (codé 0011) au contenu du registre associé, si ce contenu est supérieur ou égal à 5. Elles seront donc constituées chacune d'un circuit comparateur et d'un circuit additionneur (non illustrés) ou de circuits de transcodage (non représentés) à portes logiques, dont la table de vérité est simplement donnée dans le tableau i qui suit. TABLEAU 1 : Entrées du circuit Sorties du circuit de transcodage de transcodage (O) (1) (2) (3) (O) (1) (2) (3) O O O O O O O O I O O O i O O O 0 1 0 0 0 1 0 0 I i O O i i O O O O 1 O O O 1 O 0 1 0 O O O I 0 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 1 1 1 0 1 1 O O I O Dans la figure 1, la sortie série du registre 10 est reliée à l'entrée série du registre 12. Les bits du nombre (A)2, les bits de poids forts étant en- tête, sont appliqués sur l'entrée parallèle de poids faible (O) du registre 10 tandis que le nombre (A)BCD est délivré sur la sortie serie du registre 12, ou est simplement disponible dans les registres 10 et 12 à la fin d'un cycle opératoire. A partir du nombre A, (A)2 = 101011, à six bits, six décalages à droite suffisent pour obtenir le nombre A, exprimé en BCD, (A)BCD Les registres 10 et 12 ayant été initialisés les bits du nombre (A)2 en entrée sont appliqués successivement sous la commande d'une horloge, six impulsions d'horloge appliquent donc les six -bits de (A)2 au convertisseur, en commençant par le bit de poids fort. Le tableau 2 ciapres est donné pour expliquer le fonctionnement du convertisseur de la figure 1, avant la conversion binaire BCD de A les registres 10 et 12 sont mis à zéro. TABLEAU 2 :pulsions Registre 10 Registre 12 Contenu des registres avance des 10-12 en décimal bits (A)2 (o) (1) (2) (3) (0) (1) (2) (3) 1 Os O 0 0-\ Ooo O O O 1 1 O O O O A0 O O I I 0% O Ovx Os O O O 2 O } ÙO O O 'O O O 2 Os 1, O Os O O O O J 3 I O I 0 'O 0 0 0 5 Oss 0, O 1 O- 0 0 0 4 O ' J 4 O O i b O O 0 10 0 0 > 0 O Iv O 0 0 5o o 21 5 I 'O O O O i O O 21 1, Q Os Os I O O 6 I 1 5 b O XO ''O I O 43 t i 1 O O O O i O Dans ce tableau 2, on a indiqué avant chacune des impulsions d'avance des bits de (A)2 l'état de chaque registre pour faire apparaître le traitement effectué par la matrice associée au registre, ce traitement consistant en un simule décalage d'un rang vers la droite (poids forts) dû aux connexions entre le registre et la matrice associés, et schématisé par les flèches en pointillés dans ce tableau 2, tant que le contenu du registre est inferieur à 5 et en une addition du nombre 3 au contenu du registre associé si celui-ci est supérieur ou égal à 5 suivie d'un décalage à droite. Ainsi, à l'impulson 3 le contenu du registre 10 devient égal à 5, la matrice il effectue donc 5 + 3 puis décale les bits d'un rang vers la droite. A l'imnulsion 6 tous les bits de (A)2 ont été appliqués à l'entrée du convertisseur, le contenu des registres est alors (A)BCD. Le nombre (A)BCD est délivré sur la sortie série du registre 12, les registres 10 et 12 étant mis en riode entrée série-sortie série. Dans la figure 2, on a représenté le convertisseur binaire-BCD traitant le nombre fractionnaire B s'exprimant dans le système décimal par trois chiffres, B = 0,625. il comporte trois ensembles de circuits montés en cascade chacun formé par un registre à décalage 20 ou 22 ou 24 et une matrice ou circuit de transcodage 21 ou 23 ou 25 associée. Chaque registre a une entrée série - une sortie série et a quatre entrées en parallèle - quatre sorties en parallèle. Les poids des entrées et sorties en parallèle sont indiqués entre parentheses à l'intérieur des registres. Chaque matrice a quatre entrées en parallèle et quatre sorties en paral lèle dont les poids sont indiqués entre parenthèses à l'intérieur des matrices. Le nombre binaire B à convertir est appliqué sur l'entrée parallèle de poids fort de la matrice 21 du premier ensemble 20-21. Les trois sorties en parallèle, de poids forts, de chaque registre, sont bouclées respectivement sur les trois entrées de plus faibles poids de la matrice associées, la sortie de poids faible de chaque registre étant reliée à l'entrée de poids fort de la matrice de l'ensemble suivant. La sortie série d'un registre est reliée à l'entrée série du registre suivant. Les connexions entre registre et matrice effectuent un décalage d'un rang vers les poids faibles du contenu du registre transféré à la matrice associée. Chaque matrice a pour fonction de retrancher le nombre 3 au contenu du registre associé après décalage dans la matrice, si ce contenu est supérieur ou égal à 8.Les matrices peuvent être constituées chacune Dar un circuit compa- rateur et un soustracteur ou par des circuits logiques dont la table de vérité est donnée après dans le tableau 3. TABLEAU 3 : Entrées du circuit Sorties du circuit e transcodage de transcodage 0) (1) (2) (3) (0) (1) (2) (3) O O O O 0 0 0 0 1 0 0 0 I O O O O I 0 O O 1 O O 1 I O O 1 I O O O O 1 O O O 1 O I O I O 1 0 1 0 O I I O O 1 1 O 1 i 1 O 1 i 1 O O O O 1 1 O 1 O I O O I 0 1 1 0 0 1 0 1 1 1 I O i 1 O I O O O i O O 1 I 1 1 0 0 1 O O 1 Dans la figure 2, les registres 20, 22, 24 ayant été initialisés, les bits série du nombre à convertir (B)2 soit appliqués à l'entrée du convertisseur reliée à l'entrée de poids fort de la matrice 21, les poids faibles étant en tête ; pour (B)2 w 101, trois décalages vers les poids faibles, obtenus par trois impulsions d'avance des bits (B)2, suffisent pour obtenir B exprimé en BCD. Le mécanisme de la conversion effectuée par le convertisseur de la figure 2 est donné dans le tableau 4 qui suit, les registres sont mis à zéro avant la conversion. TABLEAU 4 Impulsions Motrice 21 Matrice 23 Matrice 25 Contenu des d'avance des registre 20 registre 22 registre 24 registres 20-22-24 bits de (B)2 en décimal (3) (2) (1) (O) (3) (2) (1) (O) (3) (2) (1) (O) Os O 0 0,1 O O O O 0, 0 O O O O I 1 O Oî j 0 O O %O::'0 O O O Osj 1 0 1~ O O O o 2 0 O 1 O 1 0 0 O O '0 0 O O 0 1 0 s 1 0 1 O O 0vA0 0 0 0,25 3 1 '0 0 1 O 0 1 0 1 0 0 0 0 O 1 1 0 O O A O O 1 O 1 0,625 Dans ce tableau 4 on a donné dans la mêirae colonne le contenu initial des matrices à chaque impulsion d'avance des bits et le contenu des registres selon le traitement effectué. tes flèches en pointillés illustrent le décalage à droite (vers les poids faibles effectués). On voit de plus qu'à l'impulsion 1, par exemple, le oontenu de la matrice, étant égal à 8 (1000) le registre prend en conséquence l'état 5 donné par l'opération 8-3. Dans la figure 3 on a illustré un convertisseur BCD-binaire réalisant la conversion d'un nombre entier A en BCD en ce nombre exprimé en binaire. Le nombre A en décimal est ici un nombre a deux chiffres, A = 43 par exemple, A = (0100 0011)BCD. Le convertisseur comporte deux ensembles de circuits. Les ensembles sont montés en cascade et sont chacun formés par un registre à décalage 30 ou 32 et un circuit ou matrice de transcodage 31 ou 33. Les registres et les matrices ont chacun une capacité de quatre bits, ils presentent chacun quatre entrées en parallèle et quatre sorties en parallèle dont les poids sont notés entre parenthèses à l'inté- rieur des registres et matrices respectivement. Les trois sorties en parallèle de poids forts de chaque registre sont reliées aux trois entrées en parallèle de plus faibles poids de la matrice associée, l'entrée de fort poids de chaque matrice est reliée à la sortie de poids faible du registre de l'ensemble suivant. Les registres ont en outre une entrée série et une sortie série, la sortie série de chaque registre est reliée à l'entrée série du registre de l'ensemble suivant. les matrices de transcodage ont la même fonction que celles de la figure 2, leur table de vérité est donnée dans le tableau 3 ci-avant. Les bits de (A)BCD, ici huit bits, les poids forts étant en tête, sont appliqués en serie sur l'entrée série du registre 30 et viennent charger les deux registres 30 et 32 alors fonctionnant à entrée série-sortie série. Les registres, fonctionnant ensuite à entrées en parallèle et sorties en parallèle et étant donc associés aux matrices, permettent en huit impulsions d'horloge de décalage des bits d'élaborer le nombre (A)2 qui est prélevé sur la sortie en parallèle de plus faible poids du registre 30. Le fonctionnement du convertisseur est expliqué nar le tableau 5 oui suit. TABLEAU 5 : ~ Itipulsions de T Registre 32 1 Registre 30 Sortie de poids (0) décalage ' matrice 33 - matrice 31 du registre 70 i (3) (2) (1) (0) (3) (2) (1) (0) O 1 0 0 O O O Is O 0.~ Os O I t z O I i 1 | O 0 1 1 O j O 0 1 0 (2) Os O 1 Ossi ol0su0 O 1-s 2 t O '0 O 1 lio O O O O (21) O O O O 1 O I O 0 0 3 I - 2 3 o O O o o O O 0 o ) I ou O O Os Os I O 1 | \ 3 4 0 0 0 O > -0 O 1 0 (23) O 0 5 O (24) 5 O O O O Os Os O O l 5 6 O O O O 'O O O O i 1 (25) - O O 0 s o O O q 6 7 O O O O 3 > 0 AO o o '0 (2 ) 0 O Os s Os O O O 8 O t O O -'O o o 0 ~ t-o Le nombre (A)2 est donc délivré sur la sortie de poids faible du registre 30, les bits de poids faibles de (A)2 étant en tête. On voit, dans le tableau 5, à l'impulsion 3, que la matrice effectue le transcodage de 1000 en 0101 (8 - 3 = 5) après le décalage d'un rang vers les poids faibles. Dans la figure 4, le convertisseur BCD-binaire comporte trois ensembles de circuits assurant la conversion d'un nombre décimal (B)BCD en (B)2, ce nombre B s' exprimant en BCD par trois chiffres après la virgule. Les ensembles sont montés en cascade, ils comportent chacun un registre à décalage 40 ou 42 ou 44 associé à une matrice de transcodage 41 ou 43 ou 45, chacun de capacité de quatre bits. Les registres ont chacun quatre sorties en parallèle reliées aux-quatre entrées en parallèle respectivement de même poids de la matrice associée : ils ont chacun quatre entrées en parallèle, les trois entrées de plus forts poids étant reliées aux trois sorties de plus faibles poids de la matrice associée, l'entrée de poids faible étant reliée à la sortie de poids fort de la matrice de l'ensemble suivant. La sortie de poids fort de la matrice 41 du premier ensemble constitue la sortie du convertisseur. Chaque registre a une entrée série et une sortie série, la sortie série d'un registre est reliée à l'entrée série du registre de l'ensemble suivant, l'entrée du convertisseur est reliée à l'entrée série du registre 40 du premier ensemble. Les matrices sont de même type que celles entrant dans la figure 1 et dont la table de vérité est donnée dans le tableau 1. tes douze bits série du nombre (B)BCD, (B = 0,625), les poids faibles étant en tete, sont appliqués à 11 entrée série du convertisseur. Le mot (B)BCD est alors chargé dans les registres à décalage 40, 42, 44 fonctionnant à entrée série sortie série. Les registres, fonctionnant à entrées en parallèle - sorties en parallele et associees aux matrices, permettent de délivrer en douze impulsions d'horloge de décalage les bits du nombre (A)2. Les bits de (A)2 sont alors délivrés successivement sur la sortie du convertisseur, les bits de poids forts étant en tête. Le mécanisme de conversion est illustré dans le tableau 6 qui suit. TABLEAU 6 : mulsions Registre 44 Registre 42 Registre40 Sortie en binaire décalage matrice 45 matrice 43 matrice 41 Qu convertisseur (o) (1) (2) (3) (0) (1) (2) (3) (0) (1) (2) f3) 1010 0 1 0 0 0 I i O 0, 0 0 1% 0 0 I O 0 I O 0 1 s L -1 i O O O O I O I O O I 0 O '1 (2 ) 0, 0 0 O 0%iO 0 1 (25 2 O O O O o O 0 O O o o i O I O O (2% O 0 O 0Xv 0 0 O 0 'ss O O i J,L,I Cz-3) 3 O O O O O O O O O O O O '1 (2) O O O 0 O O 0 ,a0 S 0' 0 0 0 > O 4 O o O O b o O O O O o o b (2-4) o0 0 0 O 0 0 0 0 O i 0\; 0 0 Ofi s 5 -5 5 O O O O O O O O O O O O O (2- ) 0 O O O O O O O OO O 0 6 O 0 0 (2-6) 6 O O 'O O O O O O O O O O O 0 0 0= 0\ 0 O O O O O > 0N 7 o zou o or,o 4 i,0 -7 7 O O O O O O O O O O O O O (2 ) 0 O O O 0 O O O O' O O O g 0 0 0 > 0s > \0 O O > s (2-8) 8 0 O O O O O O O O O 0 O O û, 0 > O O O~ A 0\ O O > O -9 9 O O O O b O o o o o o o o (2 ) O O O o o o O O O 0\iE0 o O O o -10 10 O b O O O O O O O O O O O (2 ) Os O O 0N 0sis0 O 0 O 0, 0,0 O S Il Oo?'0o O O O O O O O oO 00% O (2 ) i O O O 0 0\ 0 0 0 O0 12 O 'O O O 90 O O O % o o o b (2-12) Lorsque le contenu d'un registre est supérieur ou égal à 5, la matrice de transcodage associée lui ajoute 3 avant décalage. On obtient bien le nombre binaire (B)2 à la sortie du convertisseur, les poids forts étant en tête. De la description précédente, il ressort que ce type de convertisseur séquentiel est de structure très simple quel que soit le nombre de bits définissant le nombre entier ou nombre décimal à convertir. Le nombre d'ensembles (registre à 4 bits et matrice) est défini par le nombre de chiffres du nombre exprime en décinal. Il est réalisé à partir de registres à décalage et de matrices de transcodage utilisées lors de la multiplication ou de la division de nombres par 2, ces circuits étant de type très courant. REVENDICATIONS 1/ Convertisseur assurant la conversion entre lin nombre exprimé en binaire ou en décimal codé binaire (BCD) et ce nombre en BCD ou en binaire, caractérisé en ce qu'il comporte autant d'ensembles synchrones montés en cascade et alimentés par les bits en série du nombre à convertir, que de chiffres de ce nombre exprimé dans le système décimal, et que chaque ensemble comporte un registre a décalage de caoacfté égale à quatre bits et une matrice de transcodage associée audit registre. 2/ Convertisseur, selon la revendication 1, pour la conversion binaire-BCD d'un nombre entier, caractérisé en ce que lesdits bits série du nombre binaire sont appliqués successivement sur l'entrée en parallèle de poids faible du registre à décalage du premier ensemble, les bits de poids forts étant en tête et les registres ayant été initialement remis à zéro, que chaque matrice a quatre entrées en parallèle reliées à quatre sorties en parallèle et de même poids respectivement du registre associé, et a quatre sorties en parallèle reliées à trois entrées en parallèle de poids augmenté d'une unité respectivement et à l'entrée de poids faible du registre de l'ensemble suivant, pour effectuer un decalage d'un rang, vers les poids forts, du contenu de chaque registre associé, et comporte des moyens pour ajouter le nombre 3 au contenu du registre associé si ce contenu est supérieur ou égal à 5 avant ledit décalage d'un rang, la conversion en MCD du nombre binaire étant obtenue par commande d'avance des bits successifs du nombre à convertir, le nombre BCD étant ensuite délivré sur la sortie série du registre du dernier ensemble, les registres étant alors simplement en série. 3/ Convertisseur, selon la revendication 1, pour la conversion binaire-BCD d'un nombre fractionnaire, caractérisé en ce que chaque matrice a quatre entrées en parallèle dont l'entrée de poids fort dans le premier ensemble reçoit successivement les bits série du nombre binaire, les bits de poids faibles étant en tête et les registres ayant été initialement remis à zéro, et l'entrée de poids fort dans chacun des ensembles suivants est reliée à une sortie de poids faible du registre de l'ensemble précédent et dont les trois entrées de poids faibles sont reliées respectivement à trois sorties, chacune de poids supérieur d'une unité, du registre associé, pour effectuer un décalage d'un rang vers les poids faibles, du contenu de chaque registre associé et comporte des moyens pour retrancher le nombre 3 au contenu du registre après ledit décalage d'un rang lorsque ce contenu est supérieur ou égal à 8, la conversion en BCD étant obtenue par commande d'avance des bits successifs du nombre à convertir, le nombre BCD étant ensuite délivré sur la sortie série du registre du dernier ensemble, les registres étant alors simplement en série. 4/ Convertisseur, selon la revendication 1, pour la conversion BCD-binaire d'un nombre entier, caractérisé en ce que lesdits bits du nombre à convertir sont chargés dans les registres à décalage alors montés en série, les bits de poids forts étant en tête, et que chaque matrice comporte quatre sorties en parallèle reliées à quatre entrées en parallèle du registre associé respectivement de même poids, et comporte quatre entrées en parallèle dont les trois entrées de poids faibles sont reliées à trois sorties en parallèle chacune de poids supérieur d'une unité du registre associé, l'entrée de poids faible du registre du premier ensemble recevant les bits du nombre à convertir, la sortie de poids faible constituant la sortie du nombre exprimé en binaire, la sortie de poids faible du registre de chacun des autres ensembles étant reliée à l'entrée de poids fort de la matrice de l'ensemble précédent, chaque matrice effectuant un décalage d'un rang vers les poids faibles du contenu du registre associé, et que chaque matrice comporte en outre des moyens pour retrancher 3 au contenu du registre associé après ledit décalage d'un rang si ce contenu est supérieur ou égal à huit, lesdits registres étant commandés par autant d'impulsions de décalage de leur contenu que de bits dans le nombre à convertir pour délivrer les bits successifs du nombre en -binaire. 5/ Convertisseur, selon la revendication 1, pour la conversion BCD-binaire d'un nombre fractionnaire, caractérisé en ce que les bits successif s du nombre à convertir sont chargés dans les registres montés alors simplement en série, les bits de poids faibles étant en tete, et que chaque matrice comporte quatre entrées en parallèle reliées à quatre sorties en parallèle respectivement de même poids du registre associé et quatre sorties en parallèle dont les trois sorties de poids faibles sont reliées à trois entrées chacune de poids augmenté d'une unité du registre aasocié et dont la sortie de poids fort est reliée à l'entrée de poids faible du registre de l'ensemble précédent, chaque matrice effectuant un décalage d'un rang vers les poids forts du contenu du registre associé, et que chaque matrice comporte des moyens pour ajouter le nombre 3 au contenu du registre associé avant ledit décalage d'un rang si ce contenu est supérieur ou égal à 5, lesdits registres étant commandés par autant d'impulsions de décalage d'un rang de leur contenu que de bits dans le nombre à convertir pour délivrer les bits successifs du nombre en binaire sur la sortie de poids forts de la matrice du premier ensemble.