La sente invention concerne une structure de transistor de puissance de type planar et plus carticuliè- remuent une talla structure assurant l'amélioration de l'aire de sécurité en direct d'un transistor de puissance a figure 1 représente une courbe correspondant a l'aire de sécurité d'un transistor de puissance. Cette courbe délimite la valeur maximale du courant de collecteur IC que l'on peut faire passer dans un transistor de puissance pour une tension collecteur-émetteur VCE donnée. De façon globale, l'aire de sécurité peut être considérée comme limite par quatre segments de droite : un segment horizontal 1 correspondant à la limite de courant maximal, un segment 2 correspondant à une limite de dissipation thermique, un segment 3 d'une obliquité plus importante et un segment 4 vertical correspondant à une limite de tension maximale. Si le segment 3 n'existait pas, l'aire de securité serait délimitée par les droites en pointillés prolongeant les segments 2 et 4.Le segment 3 marque une chute plus importante que le segment 2 à partir d'une valeur du courant collecteur couramment dés lande par l'appellation ISB. I1 est souhaitable que cette valeur de ISB soit aussi faible que possible ou, de façon correspondante, que la valeur VCF1 soit aussi élevée que possible. Les causes de cette chute plus Importante au niveau du segment 3 sont connues. Elles sont liées d'une part l'homogénéité des soudures du collecteur, phénomène auquel on ne s'intéressera pas ici, et d'autre part la focalisa- tion latérale des lignes de courant à la périphérie de la jonction émetteur-base. Ce phénomène va être expose plus en délai en relation avec la figure 2 qui illustre une structure classique ce transistor.Le transistor représenté, de type NPN, comprend une base de type P10 dont est solidaire une métallisation 11, une zone d'emetteur 12 dont est solidaire une me-allissiion d'émetteur 13 et une couche de collecteur 14. Les lignes de courant entre les métallisa- tions de hase Il et la zone d'émetteur 12, représentées par des traits fléchés 15, ont tendance a se concentrer de la fanon représentée sur les portions latérales de la région d'émétteur 12 Ainsi, une partie de la jonction émetteurbase, située en-dessous de la métallisation d'émetteur et sensiblement au centre de la régIon d'émetteur, tend à être inutilisée lors du fonctionnement en direct de cette jonction émetteur/hase, ce qui augmente la densité de courant dans les zones utiles et limite donc la puissance pouvant traverser le transistor entre émetteur et collecteur. Pour éviter cette limitation, diverses structures de transistors ont été imaginées dans la technique et seront rappelées brievement ci-dessous en relation avec les figures 3, 4 et 5 Ces trois figures représentent des transistors NPN dans lesquels la métallisation de base est désignée par la lettre B et la métallisation d'émetteur par la lettre E. En figure 3, le transistor a une double structure mesa. L'émetteur est placé au-dessus de la base et ne présente pas avec celle-ci de jonction latérale. Les contacts de base sont pris à un niveau inférieur celui des contacts d'émetteur. On résout ainsi parfaitement le problème posé mais la structure en question est relativement difficile à réaliser et les différences de niveau entre les diverses métallisations posent ensuite des diffi cul tés pour le montage du transistor dans un boîtier. Dans le mode de réalIsation de la figure 4, un anneau de garde 16 de même type que la zone d'émetteur, entoure celle-ci Ce procédé, relativement efficace, présente deux inconvénients principaux. D'une part, la tension collecteur émetteur à la saturation croit (environ 300 millivolts) . D'autre part; la valeur de 1gB déren fortement du centrage convenable de l'anneau de garde par rapport à l'émetteur. La distance entre l'anneau de garde et l'émetteur étant inférieure à 50 microns, ceci entraîne de mauvais rendements de la jonction émetteurÏuase. Dans le cas de la figure 5, la strucure est obtenue par double épitaxie, la couche de base 10 de tvue P étant réalisée par épitaxie sur le substrat N et la couche d'émetteur étant réalisée sous forme d'une première couche épitaxiée 17 de type N à l'intérieur de laquelle est diffusée une couche 18 de type N+. En outre, un anneau de garde 19 de type P+ délimite la région d'émetteur de type N 17. Cette structure qui donne également d'assez bons résultats, présente des difficultés technologiques de réalisation notables et est coûteuse. Ainsi un objet de la présente invention est de prévoir une nouvelle structure de transistor de puissance permettant une amélioration de l'aire de sécurité qui soit aussi efficace que les structures de l'art antérieur, mais plus simple à réaliser et moins coûteuse à obtenir. Pou atteindre cet objet ainsi que d'autres, la présente invention prévoit un transistor de puissance à jonction émetteur-base de type planar comprenant une couche d'un matériau isolant au niveau de la frontière latérale entre la couche d'émetteur et la base, cette couche de matériau isolant ayant sensiblement la profondeur de le couche d'émetteur. Ce matériau isolant est de préférence constitué de silice obtenue par oxydation de silicium poreux. La présente invention vise également un procédé d'obtention du transistor de puissance décrit ci-dessus. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposé plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: les figures 1 à 5 ont été décrites précédemment et étaient déstinées à illustrer le problème posé et l'état de la technique: la figure 6 représente une structure de transistor de puissance selon la présente invention: les figures 7 et 8 représentent des étapes de fabrication d'un transistor NPN selon la présente invention; et la figure 9 représente une étape de fabrication d'un transistor de type PNP selon la présente invention. La figure 6 représente un transistor NPN selon la présente invention. il comprend une couche de base 20 et une couche d'émetteur 21 limitée par un anneau en matière isolante 22, cet anneau ayant sensiblement la même profondeur que celle de la coche d'émetteur 21. Bien entendu, le terme anneau doit s'entendre au sens large étant donne que la configuration de la région d'émetteur 21 est généralement d'une forme autre que circulaire et peut même prendre des formes relativement complexes, la zone d'émetteur étant généralement digitée dans le cas des transistors de puissance.Avec la structure représentée en figure 6, on obtient bien une suppression complète des lignes de courant allant de l'électrode de base B vers les parties latérales de na couche d'émetteur L: puIsque ces parties latérales sont isolées. Le résultat obtenu par la structure selon la présente invention est donc au moins aussi bon que celui obtenu avec les structures de l'art antérieur i87 stree. en figurer 1 et 5. On va maintenant montrer que le procédé de fabri- cation une telle structure peut être particulièrement simple en utilisant des technIques connues en elles mêmes de transformation du silicium en silicium poreux par anodistation puis en oxydant le silicium poreux obtenu. La figure 7 illustre une première étape de fabri- cation diun dispositif selon la présente invention On part d'un transistor dont les diverses couches semiconduc- trices (base 2i, émetteur 21 et collecteur 23) ont de, été formés. Une couche métallique 24 servant d'électrode de cathode est formée sur la couche de collecteur .Une couche de masquage de nitrure de silicium 25 est formée sur la face portant l'émetteur Des wenetres 25 sont ouvertes par des techniques connues dans cette couche de nitrure de silicium en des emplacements qui suivent le contour de l'affleurement superficiel de la jonction émetteur-base et sensiblement à cheval sur cette jonction émetteur-base titre d'exemple, si la profondeur de la couche d'émetteur 21 est de l'ordre de 5 microns, la largeur de la nètre 26 pourra être de l'ordre d'une vingtaine de microns. Ensuite la plaquette et plongée dans un bain d'anodisation comprenant pa exemple une solution à 10 t d'acide fluorhydrique, l'électrode d'anode étant une électrode de platine. Une tension de 100 volts est appli- quée entre anode et cathode. On obtient ainsi au bout d'environ cinq minutes, la formation de zones de silicium poreux dans les parties de la couche de type P 20 qui se trouvent en regard des fenêtres 26. Ces parties de la cou- che de type P transformées en silicium poreux sont designees en figure 8 par la référence 27. On notera que selon un avantage du mode de réalisation seion la présente invention, ce zones de silicium poreux s' s'alignent automatiquement sur la limite de la jonction.Le positinnement du masque ayant servi à former les ouvertures 25 dans la couche de nitrure 25 n'est donc pas critique. Il y a autoalignement de la fo-ration de la couche de silicium, poreux sur les frontières de la couche d émetteur Après cela n élimine l'électrode de race arrière 24 puis l'on procède a un traitement oxydant pour transformer le silicium poreux 27 en oxyde de silicium. Ce traitement oxydant peut par exemple s'effectuer par une première étape de 24 heures à 430 C en atmosphère d'oxygène suivie d'une deuxième étape de 24 heures à 900 C également en atmosphère d'oxygène. La figure 9 illustre la structure obtenue par le procédé selon la présente invent 5n dans le cas où l'on Dar d'un transistor de type PNP. Alors, les zones où effectue la transformation est silicium poreux sont si tuees à la limite de la couche de typa P d'émetteur c'ais à l'intérieur de cette couche et non pas à l'extérieur. Bien entendu, dans ce dernier cas, il convient de procéder à une illumination pour que la jonction en inverse correspondant à la jonction base-émetteur n'empêche pas le passage du courant lors de l'anodisation. D'ailleurs, même dans le cas illustré en relation avec les figures 7 et 8 dans lequel il ne se présentait pas de jonction en inverse il est préférable de procéder à une illumination des plaquettes traitées lors de l'anodisation pour accélérer le processus. Dans un mode de réalisation pratique, avec une structure de trans-istor de puissance classique de type NPN, alors que la distance entre ltelectrode d'anode, de platine, et la surface de la plaquette était de l'ordre d'une vingtaine de millimètres, et la tension d'anodisation de l'ordre d'une centaine de volts, la durée de traitement a été de 5 mu pour obtenir une profondeur de la zone transformée en silicium poreux de l'ordre de 8 microns. La présente invention n'est pas limitée aux modes de réalisation qui ont été explicitement décrits ci-dessus elle en comprend au contraire les diverses variantes et généralisations incluses dans le domaine des revendications ci-apres REVENDICATIONS 1. Transistor de puissance à jonction émetteur base de type planar caractérisé en ce qu'il comprend une couche d'un matériau isolant au niveau de la frontière latérale entre la couche d'émetteur et la base, cette couche de matériau isolant ayant sensiblement la profondeur de la couche d'émetteur. 2. Transistor selon la revendication 1, caractérisé en ce que le matériau isolant est de l'oxyde de silicium. 3. Transistor selon la revendication 2, caractéresé en ce que l'oxyde de silicium résulte de l'oxydation de silicium poreux. 4. Procédé de fabrication d'un transistor de puissance selon la revendication 3, caractérisé en ce qu'il comprend les étapes suivantes : - former une couche de nitrure sur la surface d'une plaquette de transistors portant les émetteurs. - ouvrir cette couche de nitrure en face de l'affleurement des jonctions d'émetteur, - solidariser une électrode de la face de collecteur de la plaquette portant les transistors, - immerger la plaquette dans un bain d'anodisammen pendant une durée déterminée, - seumettre la plaquette à un traitement oxydant.