La présente invention est relative à un procédé de transmission en multiplex de temps de données, sui vant lequel on transmet par tranche ou cadre de multiplex de temps1 au total N bits d'information et S bits de système. Les bits de système remplissent alors des fonctions propres au système Par exemple, on peut transmettre en tant que bits de système, des bits de synchronisation etfou des bits de parité. Les bits d'information peuvent aussi être considérés comme des bits utiles. L'invention a pour base de problème d'offir urocêdé à l'aide duquelildevient possible d'effectuer une mise en phase par tranche de multiplex de temps des bits dtinformation reçus, même dans le cas où aucun synchronisme des bits n'exis te entre le système multiplex de temps et la voie de transmission. L'invention a en outre pour but d'incorporer de manière fonctionnelle un dispositif de correction d'erreurs dans le système multiplex de temps Suivant l'invention1 un premier nombre de S - SI bits de système forme conjointement avec les N bits d' information, un bloc cohérent et-un second nombre de S1 bits de système est constitué par des bits vides ou neutres sans contenu d'informations.En outre, on utilise pour la synchronisation des cadres ou tranches de multiplex de temps, au maximum S - SI bits de système et on réalise avec ces S - S1 bits de système l'identification de position du bloc et/ou la syn chronisation d'un dispositif 'de correction d'erreurs D'autres détails et particularités de l'in- vention ressortiront de la description ci-après, dpnnée à ti tred'exemple non limitatif et en se référant aux dessins annexés, dans lesquels La figure 1 représente un système de transmission de données. La figure 2 représente desdiagrammes qui caractrisent la- position dans le temps des bits de synchronisation et des bits d'information transmis La figure 3 représente un exemple de réalisation d'un dispositif de synchronisation côté réception. La figure 4 représente une installation côté émission pour un système de transmission de données avec un dispositif de correction d'erreurs. - La figure 5 représente-une installation côté réception pour un système de transmission de données avec un dispositif de correction d'erreurs. La figure 1 représente des sources de données Dgl, DQ2, DQ3, par exemple des abonnés de télescription, des centraux de télescription, des lecteurs de bandes perforées, des lecteurs de cartes perforées. On peut prévoir essentiellement comme sources de données, toutes les installations de traitement de données, y compris des systèmes de transmission de données séparés, dont l'étendue dans l'espace est sans importance pour la présente invention. Pour simplifier la représentation, on n'a représenté que trois sources de données, tandis qu'au contraire on peut prévoir en pratique des centaines de telles sources de données. Le dispositif multiplex côté émission est constitué par des unités de canal KS1, KS2, KS3, un codeur multiplex M et un dispositif de synchronisation SSY. Les données des sources de données sont mémorisées de manière intermédiaire dans les unités de canal avant d'effectuer une mise en phase des bits individuels. Le codeur multiplex M relie en succession dans le temps les sorties des unités de canal au dispositif de synchronisation côté émission SSY. Lorsque par exemple on prévoit 240 sources de données et des unités de canal correspondantes, la mise en phase de cadres ou de tranches de multiplex de temps peut être effectuée de telle sorte qu'on établisse par cadre de multiplex de temps, une liaison conductricedMneuniF de canal avec le dispositif de synchronisation SSY et qu'on transmette alors un bit. La figure 2 représente schématiquement le signal A fourni par le dispositif de synchronisation SSY pendant la durée d'un premier cadre ou tranche multiplex MR1 et un second cadre multiplex suivant MR2. Le signal A contient pendant les deux cadres de multiplex MR1 et MR2, plusieurs bits d'information IB1 et IB2, plusieurs bits de synchronisation SB1 et SB2 et un ou plusieurs bits neutres ou vides LBl et LB2. Par exemple, on peut prévoir un bit vide pour douze bits de synchronisa tion et 240 bits d'informaticns.Les bits vides LB1, LD2 ne contIennent aucune information, mais constituent au contraire unepse entre lrs biX d'information IB1 d'un premier cadre de multiplex MRl et 3es bit de synchronisation immédiatement suivant SB2 du second cadre de multiplex MR2. Etant donné que les données sont transmises en général aussi bien du côté d'émission que du côté de-réception dans une trame de bits prédéterminée, la durée des pauses entre 3es bits d' information IBI et lesbitsde synchronisation immédiatement suivantsSB2 atteint la durée d'un ou plusieurs bits.Lorsque les données ne sont pas transmises côté réception et côté émission dans une trame de bits isochrone, l'intervalle de temps entre lesbiX dlinfor- mation IBl et les bits de synchronisation SB2 peut avoir une valeur analogique quelconque. I1 est utile de rendre cette durée aussi courte que possible. En général, il suffit dlintroduire un seul bit vide LB2 entre les bits d'information IB1 et lesdits de synchronisation SB2. Le signal A est appliqué au dispositif de transmission SU illustré à la figure 1 et il est ensuite transmis par l'intermédiaire de la voie de transmision ST au dispositif de transmission côté réception EU. En tant que dispositifs de transmission côté émission et côté réception SU et EU et les voies de transmission correspondantes ST, on a considéré des dispositifs de transmission connus en soi qui ne seront pas décrits en détail. La sortie du dispositif de transmission côté réception EU et connecte au dispositif multiplex côté réception, qui est constitué par un dispositif de synchronisation côté reception ESY, un décodeur multiplex côté réception DM et des unités de canal côté réception KE1, KE2, KE3. On a représenté schématiquement à la figure 2 le signal B que fournit le dispositif de synchronisation ESY au décodeur multiplex DM. Le signal B ne contient par cadre ou tranche de multiplex MR3 et MR4 que les bits d'information IB1 et IB2, qui se succèdent sans solution de continuité. Les sorties du décodeur multiplex DM sont connectées chacune à l'une des unités de canal KEl, KE2 etKE3, qui effectuent à nouveau une mémorisation intermédiaire des données, avant qu'elles ne soient retransmises aux utilisateurs de données correspondants DS1, DS2 et DS3. Comme utilisateurs de données, on peut par exemple prévoir à nouveau des abonnés de télescription, des centraux de télescription, des perforatrices de bandes perforées ou des perforatrices de cartes perforées. On pourrait aussi envisager essentiellement de prévoir en tant qu'utilisateurs de données, des installations de traitement de données individuelles et d'autres systèmes de transmission dont l'étendue dans l'espace est sans importance pour la présente invention La figure 3 représente de manière plus détaillée le dispositif de synchronisation côté réception ESY représenté schématiquement également à la figure 1 et qui est constitué par une porte G1, un registre de décalage SR, un circuit logique LOG et un étage de commande ST.Le signal A est introduit en série dans le registre de décalage SR de telle manière que l'un des bits de synchronisation SB1 soit à chaque fois mémorisé dans un étage du registre de décalage SR. Le mot de synchronisation formé à partir des bits de synchronisation individuels est introduit en parallèle dans le circuit logique LOG, qui n'émet alors le signal C que quand le mot de synchronisation correct est transmis au circuit logique. Avec ce signal C, on commande d'une part la porte G1 de telle manière que le signal A et par conséquent les bits d'information IBl soient transmis au décodeur multiplex DM et, d'autre part, on met en route avec le signal C l'étage de commande ST.Cet étage de commande agit alors sur le décodeur multiplex DM de telle manière qu'il prenne en succession dans le temps toutes ses positions de commande ou de commutation. Les bits d'information émis à partir de la porte G1 sont alors appliqués en succession dans le temps et par l'intermédiaire du contact médian du décodeur multiplex DM, aux unités de canal KE1, KE2, KE3 illustrées à la figure 1. La durée p de la pause indiquée à la figure 2 entre les bits d'information IB1 et les bits de synchronisation SB2 peut avoir une valeur quelconque supérieure à une durée minimum. Pour l'efficacité de la transmission des informations, on calculera en général la pause aussi brève que possible. Avec une durée de cadre ou de tranche T et une durée côté émission p de la pause, la durée minimum est déterminée par le fiait que l'expression + df indiquant l'écart relatif entre la vitesse -sur la voie de ftransmission.et celle du signal émis. On obtient ainsi que sur le côté de réception également, il n'apparait aucun chevauchement des bits d'information IB1 et 1B2. Si su la pause entre les bits d'information IBI et les bits de synchronisation SB2 est un multiple entier d'éléments de signal, cette pause atteint au moins un élément de signal et par conséquent au moins un bit pour un signal binaire Ceci est suffisant dans la plupart des cas. Si par exemple la longueur de cadre T est égale à la durée de 250 bits, un bit de pause côté émission permet une égalisation de vitesse relative de qui est supérieure aux tolérances de vitesse prédéterminées dans les systèmes synchrones.Avec une longueur de pause d'un bit sur le côté d'émission, la longueur de pause sur le côté de réception peut atteindre 0,1 ou 2 bits La figure 4 représente une installation cô té émission pour un système de transmission de données, En plus ides dispositifs déjà décrits à propos de la figure 1, on a pré vu un dispositif de correction terreurs FECS et un générateur de cadence d'impulsions STS. Le dispositif de transmission cô té émission SU fournit un-signal de cadence au dispositif de synchronisation côté émission SSY. Ce dernier fournit un si gnal de cadence de cadre ou de tranche au codeur multiplex M et au dispositif de correction d'erreurs FECS. La figure 5 représente une installation cô té réception pour un système de transmission de données, qui comporte en plus des dispositifs déjà décrits à propos dè la figure 1, un dispositif de correction d'erreurs côté récep tionxFECE et un générateur de cadence d'impulsions côté ré ception STE. Le dispositif de transmission côté réception EU fournit un signal de cadence d'impulsions au dispositif de synchronisation côté réception ESY, qui fournit à son tour une cadence de trame ou de cadre au dispositif de correction d'erreurs FECE et au décodeur multiplex DM. I1 doit être entendu que la présante invention n'est en aucune façon limitée aux formes de réalisation ci-avant et que bien des modifications peuvent y être apportées sans sortir du cadre du présent brevet. REVENDICATIONS 1. Procédé de transmission en multiplex de temps de données, suivant lequel on transmet par cadre ou tranche de multiplex de temps, au total N bits d'information et S bits de système, caractérisé en ce qu'un premier nombre de S SI bits de système forme conjointement avec les N bits d'information, un bloc cohérent, en ce qu'un second nombrede Sl bits de système est constitué par des bits neutres ou vides sans contenu d'information , en ce que pour la synchronisation de trame de multiplex de temps, on utilise au maximum S - S1 bits de système et en ce qu'avec ces S - S1 bits de système, on réalise l'identification de position du bloc et/ou la synchronisation d'un dispositif de correction d'erreurs. 2. Procédé suivant la revendication 1, caractérisé en ce que les S --S1 bits de redondance utilisés pour la synchronisation de trame forment un mot de synchronisation cohérent, qui est placé en tête des N bits d'information et en ce que l'identification de position du mot de synchronisation est utilisée pour une égalisation de vitesse dans le courant général des bits, lorsqu'un synchronisme de bits plus étroit fait défaut entre le système multiplex de temps et la voie de transmission, en modifiant suivant les cas le nombre des bits neutres ou vides. 3. Procédé suivant la revendication 1, caractérisé en ce qu'on prévoit un seul bit vide ou neutre. 4. Procédé suivant la revendication 2, caractérisé en ce que les données reçues sont introduites en série dans un registre de décalage, qui contient au moins autant de cellules de mémorisation que l'on transmet de bits de synchronisation par cadre outranchede multiplex de temps, en ce que le registre de décalage est relié en parallèle à un circuit logique qui ne fournit un signal de commande que quand un mot de synchronisation est mémorisé dans le registre de décalage, en ce qu'avec le signal de commande, d'une part, on ouvre une porte et on applique les bits d'information reçus à un commutateur multiplex côté réception d'un dispositif multiplex côté réception et, d'autre part, on met en route un étage de commande qui règle en succession dans le temps les positions de commutation individuelles du ccmmutatwr multiplex côté réception. 5. Erocéd4Cuivant la revendication 1, caractérisé en ce que sur le côté de réception, les données fournies par un codeur multiplex sont appliquées par l'intermédiaire d'un dispositif de correction d'erreurs et d'un dispositif de synchronisation côté émission, à un dispositif de transmission côté émission et en ce qu'à partir du dispositif de synchronisation côté émission, un signal de cadence de trame de cadre est fourni au codeur multiplex et au dispositif de correction d'erreurs. 6. Procédé suivant la revendication 1, caractérisé en ce que les signaux reçus avec un dispositif de transmission agencé côté réception, sont appliqués par l'intermédiaire d'un dispositif de- synchronisation côté réception et un dispositif de correction d'erreurs côté réception à un décodeur multiplex côté réception et en ce qu'à partir du dispositif de synchronisation côté réception, un signal de cadence de trame ou de cadre est fourni au décodeur multiplex et au dispositif de correction d'erreurs côté réception.