L'invention concerne les dispositifs semi-conducteurs haute tension tels que les diodes et les transistors dans lesquels une jonction PN d'une diode ou une jonction collecteur-base d'un transistor doit supporter des tensions appliquées comprises entre plusieurs centaines de volts et plusieurs milliers de volts L'invention concerne plus particulièrement un moyen pratique pour empêcher la chute de la tension de coupure à la jonction inverse au-dessous d'une valeur de coupure théorique. Cette coupure prématurée est due à l'augmentation des champs électriques à la surface du matériau semi-conducteur à cristal unique. L'augmentation du champ électrique est due aux impuretés à la surface ou dans une couche de passivation protégeant la surface semi-conductrice.Cependant, même pour des couches de passivation sans impuretés, il peut se produire une coupure inverse prématurée due à la migration des charges et à la concentration sur la surface de la couche de passivation, et entrainant la formation de champs électriques de pic le long de la surface de la couche de passivation. En outre, pour placer à proximité les anneaux de garde ou le métal de jonction, il se présente le problème d'amorçage d'arc dd aux champs électriques élevés à la surface de la couche de passivation oxyde. L'amorçage d'arc peut entrainer des problèmes de sécurité, tels que des défauts du métal, et est couramment supprimé par d'autres couches de passiva t:Lixi d'oxydes organiques qui présentent des effets nocifs sur les tensions de coupure à la jonction En outre, les concentrations de charge à la surface de la première couche de passivation peuvent, selon leur emplacement, entrainer un court-circuit ou augmenter la couche d'appauvrissement de la jonction PN, diminuant ou supprimant complètement les effets avantageux des anneaux. Les concentrations de charges en surface d'une polarité particulière peuvent également entraîner l'inversion du matériau semi-conducteur, ce qui peut conduire à la formation de transistorsà effet de champ parasites qui apparaissent comme des trajets de fuite.Cette inversion du matériau semi-conducteur à l'interface oxyde-semi-conducteur peut être supprimée en réduisant l'amplitude du champ électrique dans l'oxyde, ce qui peut être effectué en appliquant un potentiel convenable à la surface de l'oxyde recouvrant la région critique où l'inversion peut se produire. La suppression de ces trajets de fuite par le prolongement de la métallisation sur l'oxyde de zones critiques pour placer le potentiel de la surface oxyde à certaines valeurs peut être difficile, plus particulièrement dans les structures à circuit intégré, à cause de la liberté d'interconnections limitée. Les couches de grande résistivité recouvrant la couche de passivation, et en contact électrique avec le matériau semi-conducteur des deux cotés de la jonction semi-conductrice ont été utilisées pour neutraliser les charges accumulées sur la surface de la couche de passivation, réduisant ainsi la crête des champs électriques de surface et l'amor çage d!arc résultant Ces couches sont décrites dans la demande de brevet des Etats-Unis d'Amérique n0 85 638 déposée le 30 Octobre 1970 par la de demanderesse La couche de grande résistivité peut avoir une résistance pel 8 liculaire d'approximativement 10 - 101 ohms par unité de surface, pour obtenir la neutralisation des charges sans qu'il se produise de courants de fuite excessifs pour les tensions de fonctionnement élevées.Des couches de silicium polycristallin ont été utilisées pour obtenir ces résistances pelliculaires élevées Cependant, la demanderesse a découvert que la résistivité élevée des couches de silicium polycristallin utilisés de cette manière subissait une diminution de plusieurs ordres d'amplitude, à la longue ou après plusieurs étapes de traitement. Cette dégradation est supposée due principalement à la contamination de ta couche par l'humidité et d'autres impuretés de l'atmosphère ambiante ou des couches de passivation organiques, Cette diminution de la résistivité conduit à des courants, de fuite élevés inacceptables.Les anneaux de garde diffusés entourant et espacés de la jonction semi-conductrice ont été utilisés pour interrompre le champ électrique dans la région d'appauvrissement, réduisant ainsi les valeurs de crête des champs électriques dans la région d'appauvrissement. De cette façon, la tension de coupure inverse est augmentée. Selon l'invention, la stabilité du courant de fuite pour les jonctions semi-conductrices est#améliorée pour des structures dans lesquelles des couches de résistivité élevée sont utilisées pour obtenir des champs électriques uniformes à la surface de la première couche de passivation protégeant la jonction PN et les régions d'appauvrissement de surface associées. Le perfectionnement permet de protéger la couche de haute résistivité contre les produits de contamination à l'aide d'une seconde couche de passivation contigus de grande intégrité. Cette couche peut être par exemple déposée ou obtenue par croissance thermique de bioxyde de silicium jusqu'd une épaisseur de plusieurs centraines à plusieurs milliers d'angstroms, ce quoi empêche les dégradations de résistivité dues à la contamination par l'atmosphère ambiante ou les passivants. La couche polycristalline de grande résistivité est généralement en contact avec le matériau de type N par une ouverture pratiquée dans la première couche de passivation. Ce contact électrique entre la couche de grande résistivité et la régionFsefstgénéralement à l'aide d'une électrode de métal en contact avec la région P, et recouvrant et par conséquent étant en contact avec ure partie interne de la couche. En mettant en contact un ou plusieurs anneaux de garde entourant et espacés de la jonction FN avec la couche de résistivité élevée mentionnée ci-dessus, un effet de division de la tension dû aux courants de fuite passant dans la couche de résistivité élevée peut être utilisé pour établir le potentiel des anneaux de garde, et améliorer la stabilité de la tension de coupure. Pour les jonctions PN de type mesa, la passivation n'est généralement pas utilisée comme masque de diffusion pour protéger la jonction PN. Selon l'invention, des couches de haute résistivité contiguës au matériau semi-conducteur et protégeant la jonction PN permettent d'obtenir des champs électriques de surface uniforme dans la région d'appauvrissement, et par conséquent, une tension de coupure inverse supérieure. Des couches de passivation de grande intégrité recouvrant la couche de haute résistivité sont utilisées pour obtenir des courants de fuite stables, qui shuntent la jonction PN à travers la couche de grande résistivité. Selon l'invention, la couche de silicium polycristallin non dopée de grande résistivité peut également être utilisée pour supprimer les dispositifs à effet de champ parasite, ou les trajets de fuite dus à l'accumulation de charges sur la surface de la première couche de passivation oxyde, quientraine l'inversion du matériau semi-conducteur sousjascent. Le potentiel électrique de la première couche de passivation oxyde est établi à une certaine valeur qui supprime l'action parasite par l'intermédiaire de la légère conduction de la couche de silicium polycristallin de grande résistivité recouvrant cette surface, et également en contact avec la métallisation connue pour être à un potentiel de surface oxyde particulier, dans des conditions de fonctionnement du dispositif normales. Une seconde couche oxyde de passivation de grande intégrité est réalisée par croissance sur la couche de silicium polycristallin pour la protéger des dégradations de la résistivité dues à l'atmosphère ambiante, cette couche étant sufisamment mince pour permettre le contact de la métallisation avec la couche polycristalline à travers la seconde couche de passivation oxyde de grande intégrité. L'invention propose donc des jonctions PN perfectionnées à faible courant de fuite dans les dispositifs semi-conducteurs qui utilisent des couches de grande résistivité, pour obtenir des champs électriques uniformes sur les surfaces des couches de passivation, de manière à accroitre la tension de coupure inverse. L'invention permet encore d'améliorer la sureté de fonctionnement des structures d'anneaux de garde utilisées pour les jonctions PN haute tension, en appliquant un potentiel de polarisation électrique à l'anneau de garde L'invention propose une structure pour stabiliser la résistivité des couches de grande résistivité utilisées pour accroitre la tension de coupure inverse. L'invention propose une couche de passivation de grande intégrité pour empêcher les dégradations de la résistivité des couches utilisées pour accroître la tension de coupure de la jonction PN. L'invention propose une couche de passivation stable applicable aux structures de jonction PN du type mesa haute tension. L'invention propose également un système d'électrodes perfectionnées pour les dispositifs semi-conducteurs bi-polaires de manière à supprimer les trajets de fuite dus à l'action des transistors à effet de champ parasites due elle-même aux accumulations de charges sur une surface oxyde, L'invention propose encore un système d'électrodes perfectionné pour les dispositifs de circuit intégré métal-oxyde-semi-conducteur, de manière à obtenir des trajets de fuite réduits dus à l'action parasite métaloxyde-semi-conducteur, due aux accumulations de charges sur la surface oxyde. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif en référence au dessin annexé dans lequel la figure 1 est une vue en coupe d'une diode haute tension qui utilise une couche de grande résistivité recouvrant la couche de passivation pour obtenir des champs électriques uniformes à la surface de la couche de passivation, conformément à l'art antérieur; la figure 2 est une vue en perspective, partiellement en coupe, d'une partie d'une diode haute tension qui utilise une couche de passivation de grande intégrité recouvrant une couche de grande résistivité branchée aux bornes de la jonction PN conformément à un mode de réalisation del'invention, pour obtenir une couche de grande résistivité stable;; la figure 3 est une vue en perspective, partiellement en coupe, d'une partie d'un transistor NPN haute tension réalisé conformément à un autre mode de réalisation de l'invention; et la figure 4 est une vue en coupe d'une partie d'une diode de type mesa réalisée selon un autre mode de réalisation de l'invention, dans laquelle une couche de grande résistivité est branchée aux bornes de la jonction pour obtenir des champs électriques uniformes à la surface, et une couche de passivation de grande intégrité est utilisée pour protéger la couche de grande résistivité de la dégradation due à la contamination Comme représenté sur la figure 1, une diode haute tension 10 représentative de l'art antérieur comporte une plaquette 11 de type N présentant une surface supérieure 13 et une surface inférieure 14.Une région de type P 15 est diffusée dans la plaquette 11, formant une jonction PN 17 qui coupe la surface supérieure 13. Une région 18 N+ très dopée contiguë à la surface inférieure 15 facilite le contact électrique avec l'électrode en métal 19, qui est contigus à la région N+ 18. La borne inférieure 21 est en contact avec l'électrode en métal 19. Une première couche de passivation 22 en dioxyde de silicium recouvre et est contiguë à la plaquette 11 le long de la surface supérieure 13, et comporte des ouvertures 20 et 24 exposant la région P+ 15 et la plaquette de type N 11, respectivement, mais recouvrant l'intersection de la jonction FN 17 et de la surface supérieure 13.Une couche 23 de grande résistivité est en contact intime et placée à côté de la première couche de passivation 22, et est également en contact avec la plaquette de N 11 à travers l'ouverture 24 dans la première couche de passivation 22. Une électrode de métal supérieure 25 est en contact avec la région P 15 à travers l'ouverture 20 dans la première couche de passivation 22, et recouvre également la couche de grande résistivité 23 suffisamment pour assurer un contact électrique avec celle-ci. La couche de grande résistivité 23 sert à neutraliser les charges de surface non commandées sur la surface de et à l'intérieur de la première couche de passivation 22. Cependant, la couche de grande résistivité 23 constitue un trajet pour un courant de fuite. Il est par conséquent souhaitable que la résistance pelliculaire de la couche 23 soit de l'ordre de 108 - 1010 ohms par unité de surface. Cependant, la demanderesse a découvert que le courant de fuite croit de plusieurs ordres d'amplitude lorsque plusieurs passivants organiques sont appliqués à la surface supérieure de la structure représentée sur la figure 1, ou si le dispositif est exposé à l'atmosphère ambiante pendant un certain temps. On pense que ceci est dû à la dégradation de la résistivité de la couche 23, sous l'effet de l'absorption d'humidité et d'autres produits de contamination des passivants, ou des conditions ambiantes Ces difficultés sont surmontées par l'invention, dont un mode préféré de réalisation est représenté sur la figure 2.Une diode haute tension 28 est représentée, dans laquelle une plaquette 29 de type N comporte une surface supérieure 30 et une surface inférieure 32. Une région N+ 33 est contiguë à la surface inférieure 32. Une électrode de métal inférieure 34 reliée à une borne inférieure 36 est en contact avec la région N+ 33. Une région centrale Pe 37 est diffusée dans la région N 29 formant une jonction PN 38 qui coupe la surface supérieure 31. Un premier anneau de garde P 40 est diffusé dans la surface supérieure 31 de la plaquette de N 29, entourant la région P+ 37 et espacé de celle-ci. Un second anneau de garde P+ 41 est diffusé dans la surface supérieure 31 de la plaquette 29, entourant et espacé du premier anneau de garde Pf 40. Une première couche de passivation oxyde 42 en contact intime avec la surface supérieure 31 recouvre toutes les jonctions PN coupant la surface supérieure 31, et comporte des ouvertures 44, 45 et 46 qui exposent la région P 37, le premier anneau de garde 40, et un second anneau de garde 41 respectivement. La première couche de passivation oxyde 42 comporte également une ouverture 47 qui expose la plaquette N 29, entoure et est concentrique à l'ouverture d'oxyde 46. Une couche 49 de grande résistivité composée de silicium polycristallin déposé sur la structure recouvre la première couche de passivation 42 et est également en contact avec l'anneau de garde 40, l'anneau de garde 41 et la plaquette de type N 29 à travers des ouvertures oxydes 45, 46 et 47 respectivement. Une électrode de métal supérieure 50, qui est reliée à la borne supérieure 51 est contact avec la région P 37 à travers l'ouverture oxyde 44, et recouvre également la couche de grande résistivité 49 suffisamment pour assurer un contact électrique avec celle-ci. La structure ainsi décrite est similaire, sauf en ce qui concerne les anneaux de garde à celle de l'art antérieur de la figure i. Cependant, selon l'invention, les deux anneaux de garde 40 et 41 ont été ajoutés. Ils peuvent être en contact avec la couche de grande résistivité 49.Ainsi, une tension appliquée entre les bornes 36 et 51 fera circuler un courant faible dans la couche de grande résistivité 49 et à travers le contact de la plaquette de type N 29 et la couche de grande résistivité 49 à travers l'ouverture oxyde 47, et à travers le point où la couche de grande résistivité 49 est en contact avec l'électrode de métal supérieure 5Q. Le champ électrique le long de la surface de la couche d'oxyde 42 est uniforme sous l'effet de la neutralisation de la couche 42 dans laquelle le courant circule lors de la concentration des charges dans celle-ci. Le courant circulant dans la couche 49 lé fait fonctionner comme un diviseur de tension, de manière que les anneaux de garde concentriques 40 et 41 puissent être polarisés à des tensions intermédiaires entre les tensions appliquées aux bornes 36 et 51. La polarisation appliquée aux anneaux de garde Pf 40 et 41 conduit à un rendement et une sécurité de fonctionnement améliorés des jonctions haute tension PN, les imperfections dans le silicium entrainant des variations des courants de fuite inverses des anneaux de garde Pf. De cette façon, les anneaux de garde non polarisés présentent des potentiels électriques variables, affectant leur fonction de maintien d'un champ électrique uniforme et réduit dans la région d'appauvrissement de surface de la jonction PN 38.En mettant en contact les anneaux de garde 40 et 41 avec la couche de grande résistivîté 49, une partie du courant qui passe est constituée par le courant de fuite des anneaux de garde P+ 40 et 41 et les place à certains potentiels, pour obtenir ainsi une tension de coupure inverse maximum à la jonction PN 38. Cependant, si le courant de fuite de l'anneau de garde 40 par exemple est exceptionnellement important, lepotentiel dans la région d'appauvrissement de la surface de la jonction PN 38 peut être fixé au potentiel de la plaquette de type N 29, court-circuitant la région latérale de la région d'appauvrissement de surface, et augmentant l'intensité du champ électrique, réduisant ainsi la tension de coupure. Par conséquent, si des courants de fuite de jonction élevés sont prévus pour un procédé de fabrication, il peut être souhaitable de supprimer les contacts entre la couche de grande résistivité 49 et les anneaux de garde P+ 40 et 41. Ceci augmenterait le rendement des jonctions PN ayant des tensions de coupure inverse intermé- diaires.La résistivité de la couche 49 doit être suffisamment élevée- 108 10 à 10 ohms par unité de surface, pour que le courant de fuite circulant dans celle-ci soit faible. La résistivité ne doit pas être soumise à des variations importantes dues à des étapes du procédé ou à la durée de vie du dispositif. Selon l'invention, la résistivité de la couche 49 est stabilisée par l'adjonction d'une seconde couche de passivation oxyde 53, déposée ou réalisée par croissance. thermique sur la couche de grande résistivité 49, et recouvrant sa surface exposée. La couche de passivation 53 a une épaisseur comprise entre plusieurs centaines d'angstroms et plusieurs milliers d'angstroms et est constituée d'un oxyde de l'intégrité la plus grande possible. La seconde couche de passivation de grande intégrité peut également être utilisée pour améliorer la stabilité de la résistivité des couches de grande résistivité utilisées dans les transistors haute tension Un transistor haute tension 55 est représenté sur la figure 3. Une plaquette de type N 56 comportant une surface supérieure 57 et une surface inférieure 58 a une région de contact collecteur N+ 60 adjacente à la surface 58 La région 60 comporte une électrode de métal 61 en contact avec elle; Une région 62 de type P diffusée dans la plaquette de type N 56 forme une jonction collecteur-base PN 64 avec une plaquette de type N 569cou- pant la surface supérieure 57.Un anneau de garde de type P 63 est diffusé dans la plaquette de type N 56 formant une jonction PN qui coupe la surface supérieure 57 Une région d'émetteur N+ 65 est diffusée dans la ré- gion de base 62S formant une jonction FN qui coupe la surface supérieure 57. Une première couche de passivation 66 avec des ouvertures 71, 702 68 et 67, qui expose la plaquette de type N 56, l'anneau de garde 635 la région de base 62, et la région dlfimetteur 65, respectivement, recouvre la surface supérieure 57.Des électrodes de métal 74 et 73 sont en contact avec la région de base 62 et la région d'émetteur 75 respectivement, à travers les ouvertures 68 et 67. Une couche de grande résistivité 72 recouvre'la première couche de passivation 66, en contact avec la plaquette de type N 56 à travers l'ouverture 71, et également en contact avec l'électrode de base en métal 74. Dans cette configuration, la couche de grande résistivité 72 permet d'obtenir un champ uniforme à la surface supérieure de la première couche de passivation 66 sur la région d'appauvrissement de la jonction collecteur-base du transistor haute tension 55 de la figure 3. L'anneau de garde annulaire concentrique 63 interrompt la région d'appauvrissement dans des conditions de polarisation inverse haute tension et réduit le champ électrique moyen dans la région d'appauvrissement. La couche de grande résistivité 72 constitue également un trajet de fuite parallèle à la région collecteur-base qui doit être le plus faible possible, tout en neutralisant les concentrations de charges en surface et en polarisant l'anneau de garde 63.Selon l'invention, une seconde couche de passivation de grande intégrité 75 empoche les impuretés dégradant la résistivité d'être absorbées par la couche de grande résistivité 72. Il est bien entendu que la diode 28 de la figure 2 ou le transistor 55 de la figure 3 peuvent être utilisés dans des structures de circuit intégré classiques. Selon l'invention, les techniques décrites peuvent être appliquées à une structure de type mesa telle que celle représentée sur la figure 4, qui montre une coupe d'une diode mesa 78. Une région P 79 forme une jonction PN 80 avec un corps de type N 81 Dans 128 structure mesa classique, les bornes de la jonction PN 80 ne sont pas généralement protégées par une couche de passivation. Les diodes individuelles sont isolées par décapage autour de chaque structure d'un canal suffisamment profond pour exposer l'intersection de la jonction PN avec une paroi du canal. Dans la figure 4, la jonction PN 80 est représentée coupant la paroi 85 du canal d'isolement. Selon l'invention, une couche de grande résistivité 82 généralement constituée de silicium amorphe de grande résistivité, et est déposée sur la paroi 85 du canal d'isolement décapé, protégeant ainsi lçintersection de la jonction PN 80 avec la paroi 85. La couche de grande résistivité peut entre en contact avec une électrode de métal supérieure 86, reliée à une borne supérieure 81. Une diffusion N+ 88 est réalisée dans la surface inférieure du corps de type N 81. Une électrode métallique inférieure 89, reliée à une borne inférieure 90s est en contact avec la diffusion NF 88.Une couche d'oxyde de passivation de grande intégrité 92 recouvre la couche de grande résistivité 82 pour la protéger de la dégradation de résistivité dfle à l'absorption d'impuretés ou d'agents de contamination de l'atmosphère environnante. Il est bien entendu que cette structure mesa aura un courant de fuite supérieur aux structures précédemment décrites, mais permet d'obtenir un dispositif de type mesa avec des tensions de coupure de polarisation inverse supérieures aux dispositifs mesa précédents. Une dégradation supplémentaire des tensions de coupure inverses à la jonction dans les structures semi-conductrices est due, de façon connue, aux accumulations de charges sur les surfaces oxydes qui peuvent entrainer des effets de transistor à effet de champ parasite entre les régions adjacentes de type P à l'intérieur d'une région de type N relativement légèrement dopée. Cette action parasite est due à l'inversion du matériau semi-conducteur > due elle-même à un champ électrique développé dans l'oxyde ou dans l'isolant par la présence des accumulations de charges mentionnées sur les surfaces oxydes. Le phénomène selon lequel la charge migre sur la surface de l'oxyde est décrit dans l'ouvrage "Physics and Technology of Semiconductor Surfaces" de A.A. Gove pages 347 à 350. En outre, les charges peuvent s'accumuler sur la surface oxyde en provenance de la matière plastique environnante ou autres substances environnantes.Dans le dispositif semi-conducteur ayant des diffusions adjacentes de type P, la région comprise entre elles, inversée par la charge sur la surface de oxyde peut ag r comme un canal d'un dispositif à effet de champ, avec l'une des diffusionsde type P agissant comme électrode desouroe et l'autre agissant comme électrode de drain ~et la réFertitíon de la charge sur la surface oxyde de recouvrement agissant comme électrode de gachette résultant dans la formation d'un transistor à effet de champ parasite Les structures de luinvention peuvent être utilisées pour supprimer ce type de transistor à effet de champ parasite ULe façon de supprimer les transistors à effet de champ parasite dus aux accumulations de charges sur une surface d'un oxyde consiste à commander le potentiel de surface de 1 1! oxyde. Pour cela, un procédé défini comme procédé"d'électrode" consiste à étendre la métallisation de l'interconnection sur les régions critiques de l'oxyde, c'est-à-dire les régions qui peuvent fonctionner comme une partie du canal d'un dispositif transistor à effet de champ parasite adjacent à une diffusion de type P agissant comme l'électrode de source du transistor à effet de champ parasite en présence d'une charge de surface oxyde accumulée ou négative.La métallisation est ainsi choisie car sa tension pendant le fonctionnement normal du circuit est approximativement égale au potentiel de surface oxyde souhaité nécessaire pour supprimer l'inversion formant le canal parasite non souhaité. Ce procédé fonctionne bien pour les cas simples dans lesquels la configuration de la métallisation est simple, mais les contraintes de la configuration limitent la façon dont il peut être utilisé lorsque des schémas de métallisation compliqués sont nécessaires, plus particulièrement pour les circuits intégrés. Selon l'invention, une couche de résistivité élevée non dopée en silicium polycristallin est déposée sur la structure comme précédemment décrit. Un contact pré-ohmique est réalisé, c'est-à-dire des ouvertures dans le silicium polycristallin et dans la première couche oxyde de passivation pour permettre le contact avec le silicium sous-jacent. Une seconde couche de passivation oxyde très mince de grande intégrité, d'une épaisseur de l'ordre de plusieurs angstroms ou davantage est réalisée par croissance sur la couche de silicium polycristallin pour empêcher la dégradation de sa résistivité due aux agents de contamination, et une couche de métallisation est appliquée, en contact avec les divers composants du circuit intégré.La couche de silicium polycristallin établit alors le potentiel de la surface de la première couche de passivation, commandant ainsi la formation des dispositifs transistors à effet de champ parasita La résistivité de la couche de silicium polycristallin doit être suffisamment élevée pour que le courant de fuite passant entre les lignes de métallisation adjacentes soit négligeable, et doit avoir une conductivité suffisamment élevée pour neutraliser les accumulations de charges sur la surface oxyde, et par conséquent établir le potentiel de la surface oxyde. Des extensions judicieuses des lignes de métallisation particulières ayant des tensions souhaitées pendant les conditions normales de fonctionnement du circuit peuvent être faites dans des zones critiques, pour fixer avec précision le potentiel de la surface oxyde.Dans certains cas, le procédé le plus rapide pour effectuer le procédé d'électrodes conforme à l'invention consiste à placer la couche polycristalline de grande résistivité espacée latéralement de l'émetteur, et fonctionnant comme le collecteur du transistor, avec un îlot isolé de type N dans lequel les régions d'émetteur et de collecteur sont diffusées, fonctionnant comme la base, et avec une diffusion d'isolement P+ et un substrat de type P constituant l'isolement du dispositif. Deux transistors à effet de champ parasites peuvent être formes dans cette structure par la présence d'accumulations de chargesnéga- tives sur la surface oxyde qui peuvent provenir de l'électrode métallique de collecteur normalement négative ou des matériaux d'emballage.L'un de ces dispositifs est réalisé entre les diffusions du collecteur de type P et de l'émetteur et est facilement supprimé en étendant le contact métallique d'émetteur sur la jonction émetteur-base, et établissant un potentiel de surface oxyde qui empêche le transistor à effet de champ parasite correspondant d'être mis en circuit.Cependant, l'autre transistor à effet de champ parasite, est mis en circuit par la présence d'une répartition de charge négative entre l'anneau de collecteur de type P et la diffusion d'isolement qui l'entoure F+,ne peut pas être complètement protégé par une jonction métallique car la connexion de la métallisation d'émetteur doit être réalisée aux points extérieurs du transistor latéral PNP. Selon l'invention, une couche de silicium polycristallin de grande résistivité sur la première surface oxyde et en contact par le métal de recouvrement permet d'établir le potentiel de surface oxyde de la région critique et constitue un moyen d'extension de l'électrode d'émetteur métallique en s'éloignant du dispositif, sans court-circuiter l'électrode de collecteur métallique.Le rendement du transistor peut encore être amélioré par une extension de la ligne métallique de contact de collecteur autour du collecteur annulaire de type P dans la mesure du possible, sans court-circuiter l'électrode d'émetteur. Le collecteur étant ghér#Lmalt négatif, le potentiel de surface oxyde négatif résultant maximise la région d'appauvrissemer.t du collecteur et améliore le rassemblement des porteurs minoritaires injectés ainsi que la réponse de fréquence du transistor.Le métal de contact de base qui est normalement relativement négatif peut être étendu par dessus la couche de silicium polycristallin, entrant en contact avec lui à travers la seconde couche oxyde de grande intégrité et mince, recouvrant la région de type N autour du collecteur annulaire de type P dans la mesure du possible sans courtcircuiter les lignes métalliques d'émetteur ou de collecteur. Ceci place le potentiel de la première surface oxyde sous-jacente à une valeur relativement positive qui empêche les canaux parasites de se former entre les régions de collecteur et d'isolement Pf. Une autre application de ce procédé d'électrode conforme à l'invention s'applique aux circuits intégrés MOS où se produisent gé néralement des dispositifs NOS parasites non souhaités. Dans ce cas, l'invention prévoit une couche de silicium polycristallin très dopée sur toute la plaquette après métallisation et après les étapes de passivation, recouvrant ainsi toute la plaquette sauf les ouvertures des régions de liaison. La couche peut être en contact avec le substrat sur lequel les dispositifs NOS sont fabriqués ou avec une ligne d'alimentation. Ceci constitue un plan de terre électrique sur toute la plaquette, sauf dans les zones de liaison, établissant ainsi le potentiel de surface oxyde sur toute la plaquette à une valeur qui tend à empêcher les dispositifs NOS parasites sur la plaquette d'être mis en circuit. Il va de soi que l'invention décrite est susceptible de nombreuses modifications ou variantes sans pour autant sortir de son cadre. REVZNDI CATI ONS 1. Dispositif semi-conducteur haute tension comportant une première région de matériau semi-conducteur d'un premier type de conductivité, ayant une surface supérieure, une seconde région de matériau semi-conducteur d'un second type de conductivité à côté de la première région et formant avec celle-ci une première jonction PN se terminant sur ladite surface supérieure, un premier moyen de passivation sur la surface supérieure recouvrant la fin de la première jonction PN, une couche de grande résistivité sur le premier moyen de passivatión et réalisant le contact électrique avec la première région de matériau semi-conducteur et la seconde région de matériau semi-conducteur, ce dispositif étant caractérisé par un second moyen de passivation de grande intégrité sur la couche de grande résistivité, pour protéger la couche de grande résistivité de la dégradation de cette résistivité. 2. Dispositif selon la revendication 1, caractérisé en ce que la couche de grande résistivité est du silicium polycristallin. 3. Dispositif selon la revendication 1, caractérisé en ce que le second moyen de passivation de grande intégrité est du bioxyde de silicium. 4. Dispositif selon la revendication l, caractérisé en ce qu'il comporte un anneau de garde en matériau semi-conducteur du second type de conductivité dans la première région et formant avec celle-ci une seconde jonction PN se terminant sur la surface supérieure, cet anneau de garde entourant et étant espacé de la seconde région;une ouverture dans le premier moyen de passivation exposant l'anneau de garde, la couche de grande résistivité étant en contact avec l'anneau de garde à travers l'ouverture pour établir le potentiel de l'anneau de garde à une valeur comprise entre le potentiel de la première région et le potentiel de la seconde région.