La présente invention concerne les amplificateurs de détection et plus particulièrement les amplificateurs de détection permettant de détecter l8s sorties différentielles en provenance de cellules de mémoire monolithique. Les amplificateurs à contre-réaction shunt possèdent des caractéristiques 5 recherchées dans les amplificateurs de détection. Ainsi, leurs impédances d'entrée sont faibles et leurs gains élevés. La difficulté en ce qui les concerne vient de ce que lorsqu'on en connecte deux ensemble et de façon différentielle pour détecter un signal entre cteux lignes de bit d'une cellule de mémoire monolithique, ils tendent à coupler ces deux lignes de bits 10 de sorte qu'il est impossible de faire varier la tension sur ces lignes de façon indépendante. En conséquence, l'inscription des données dans la cellule devient extrêmement difficile sinon impossible. Grâce à la présente invention, cette interdépendance de la tension aux entrées d'un amplificateur différentiel est considérablement réduite 15 ou même complètement éliminée. Cette caractéristique s'accompagne d'une connexion résistive établie entre les sorties des deux amplificateurs shunt, connexion qui ramène la sortie-de l'un des amplificateurs à la sortie de l'autre, afin de maintenir la tension d'entrée de l'un des amplificateurs shunt à son niveau de repos lorsque la tension à l'entrée de l'autre ampli- 29 ficateur shunt est modifiée durant l'inscription de données dans la cellule. L'invention propose également des circuits permettant d'élever et d'abaisser les niveaux des lignes de bits de la cellule de la mémoire. Dans le système de commande du présent circuit, les lignes de bits sont maintenues normalement à un niveau de repos quelconque. Cependant, lorsqu'on 25 doit écrire des données dans la cellule^mémoire» le niveau de l'une des lignes de bits menant à la cellule est abaissée tandis que l'autre ligne est maintenue au niveau de repos. Lorsque cela se produit, un "1" ou un "0" est inscrit dans la cellule, en fonction de la ligne de bit dont le niveau a été abaissé. Pour obtenir ces variations de tension des lignes 30 de bits, on peut utiliser deux circuits de commutation de courant distincts, pour contrôler les données sur chacune des lignes de bits de façon indépendante. Il faut pour cela fournir un signal de données à chaque circuit de commutation de courant. L'un de ces circuits doit recevoir un signal de données indiquant la mémorisation d'un "1" pour enregistrer un "1" dans 35 la cellule, tandis que l'autre circuit doit recevoir le signal inverse pour indiquer l'enregistrement d'un "0" lorsque le "0" doit être mémorisé. Un circuit inverseur est requis pour délivrer le signal inverse. Dans le cadre de la présente invention, ce circuit inverseur est éliminé grâce au couplage des deux circuits de commutation de courant, le couplage 40 Étant destiné à garantir que l'un des circuits est mis en oeuvre lorsque 71 40204 2 2119929 l'autre est inhibé et vice-versa. Ce procédé permet de réduire la surface de la microplaquette monolithique nécessaire pour loger les circuits de commande de bits, et il permet en outre de réduire la dissipation de puissance des circuits de commande de bit . 5 En conséquence, la présente invention a pour objet de fournir un nouvel amplificateur de détection. La présente invention a aussi pour objet de fournir un nouveau circuit de commande de bit. L'invention a également pour objet de fournir une nouvelle combinaison 10 d'amplificateur de détection et de commande de bit. L'invention a en outre pour objet de fournir des amplificateurs de détection et de commande- de bit spécialement conçus pour extraire les signaux des cellules de mémoire formées sur microplaquettes monolithiques. L'invention a enfin pour objet de fournir un amplificateur différentiel 15 utilisant des amplificateurs à contre-réaction shunt dont les tensions aux entrées sont relativement indépendantes les unes des autres. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit, fait en référence au dessin annexé et illustrant de façon schématique un amplificateur de détection et de com-20 mande de bit conforme à l'invention, et qui est couplée à une cellule de mémoire et à un détecteur. Si l'on examine la figure, on voit que les données sont inscrites et lues dans la cellule-mémoire 10 par commande et détection des potentiels de la ligne de mot W/L et des lignes de bits et de détection B/SO et B/S1. 25 L'invention telle qu'elle est illustrée porte sur les potentiels de commande et le .courant de détection sur les lignes de bits et de détection B/SO et B/S1, et rien de plus ne sera dit au sujet du potentiel appliqué sur la ligne de commande W/L, ni sur la configuration de la cellule-mémoire en raison de son caractère conventionnel. 30 L'amplificateur de détection 12 représenté sur le schéma se compose de deux amplificateurs à contre-réaction shunt pour la détection du courant. Chacun d'eux comprend chacun un étage è émetteur commun et un étage à collecteur commun. L'un des amplificateurs à contre-réaction shunt comprend les transistors T1 et T3 et l'autre comprend les transistors T2 et T4. Ces amplificateurs 35 sont connectés ensemble selon une configuration différentielle, pour détecter la différence entra le courant circulant sur la ligne de détection B/SO et celui circulant sur la ligne de détection B/S1. Si le courant de la ligne de détection B/SO est supérieur à celui.qui circule sur la ligne de détection B/S1, l'amplificateur de détection 12 fournira au détecteur 40 14 un signal d'une polarité donnée pour indiquer qu'un "0" binaire est 71 40204 3 2119929 emmagasiné dans la cellule 10; au contraire, si le courant de la ligne de détection B/S1 est supérieur à celui de la ligne de détection B/SO, 1'amplificateur de détection 12 délivrera un signal de polarité opposée, indiquant qu'un "1" est emmagasiné dans la cellule. Le gain de chacun des 5 amplificateurs à contre-réaction shunt est fonction directe de sa résistance de contre-réaction RF1 ou RF2. Ce fait peut être démontré par une simple analyse des contre-réactions et il ne sera pas développé dans ce contexte. Ainsi donc, la différence de tension de sortie [V01-V02] des amplificateurs à contre-réaction shunt est fonction de la différence de courants délivrés 10 gUr ies lignes de bits B/SO et B/S1 multipliée par la résistance de réaction RF1 ou la résistance RF2, puisque RF1 = RF2. VD1 sera plus positive que V02 lorsque le courant pénétrera dans la cellule par la ligne de bits B/SO. V02 sera plus positive lorsque le courant circulera sur la ligne de bits B/S1. Comme il est possible de faire varier la valeur des résistances RF1 et 15 RF2, on choisira ces résistances de manière à obtenir une différence de tension qui est suffisante pour déclencher le circuit de détection 14 au niveau différentiel de courant souhaité entre les lignes de bits. Lorsqu'il n'y a ni lecture ni écriture de données dans la cellule 10, les potentiels sur les lignes de détection B/SO et B/S1 sont sensiblement 20 égaux. Le circuit de détection est réalisé sur une plaquette monolithique. Les caractéristiques d'alignement des éléments du circuit formés sur la même microplaquette garantissent que lès courants des émetteurs des transistors T1 et T2 sont substantiellement égaux, et en conséquence, la différence de tension entre V01 et V02 sera pratiquement nulle au cours de l'état 25 dé repos de 1'amplificateur. Comme indiqué précédemment, lorsque les tensions diffèrent, les sorties des deux circuits sont égales au courant traversant la résistance RF1 multiplié par la valeur de la résistance RF1 moins le courant traversant la résistance RF2 multiplié par la valeur de la résistance RF2. Dans la mesure 30 où les amplificateurs à contre-réaction shunt permettent d'obtenir facilement la tension de sortie différentielle désirée par sélection des résistances de contre-réaction de la façon précédemment décrite, ils sont donc tout à fait recoirmandés dans le cas présent. De plus, l'amplificateur à contre-réaction shunt offre l'avantage d'une faible impédance d'entrée. En ce 35 qui concerne les lignes de bit présentant de fortes charges capacitives, la faible impédance d'entrée minimise l'effet de cette capacité, et elle permet à l'amplificateur de répondre plus rapidement. Cependant, lorsque les amplificateurs à contre-réaction shunt sont connectés de façon différentielle, comme indiqué sur la figure, ils présentent un inconvénient, à savoir 40 que la tension à la base du transistor T1 affecte la tension à la base du 71 40204 4 2119929 transistor T2, st inversement. Lors de l'utilisation de la cellule de - r mémoire, il est très important que pendant l'écriture des données, on fasse varier de façon indépendante les lignes de détection B/SO et B/S1. Pour cette raison, l'interdépendance des tensions aux entrées des amplificateurs 5 shunt a limité l'emploi des amplificateurs à contre-réaction shunt dans les amplificateurs de détection différentiels. L'interdépendance des tensions aux entrées des amplificateurs peut être facilement montrée. Le transistor T5, avec les résistances R6, R7 et R8 se comporte comme une source de courant vis-à-vis de l'amplificateur de 10 détection différentiel. Si le même potentiel à la base des transistors T1 et T2, le courant se dirigeant vers le collecteur du transistor T5 est dérivé par moitié de l'émetteur du transistor T1 et par moitié de celui du transistor T2, puisque les transistors T1 et T2 conduisent la même quantité de courant. Si par ailleurs, au cours d'une opération d'écriture, la ligne 15 de détection B/SO tombe à zéro, le transistor T1 conduit moins, et de ce fait une quantité plus grande de courant circule depuis l'émetteur du -transistor T2. Lorsque cela se produira la chute de tension aux bornes de la résistance R2 augmente, et en conséquence, le transistor T4 conduit moins tandis que le potentiel de V02 s'abaisse à la sortie. Comme la sortie de V02 est 20 connectée à la ligne de bit B/S1par la résistance RF2, cela signifie que le potentiel sur la ligne de détection B/Sl s'abaisse avec le potentiel présent sur la ligne de détection B/SO. Conformémement à la présente invention, cette interdépendance des potentiels d'entrée des amplificateurs shunt à connexion différentielle 25 est annulée par l'interconnexion des sorties V01 et V02 par des moyens de compensations illustrés dans notre exemple par les résistances R3, R4 et R5. Lorsque le potentiel à la base du transistor T1 s'abaisse, il provoque une diminution de la chute de tension aux bornes de la résistance R1. En conséquence, le transistor T3 conduit davantage et il élève le potentiel 30 à la sortie V01. Le potentiel de la sortie V01 est à présent appliqué, à travers les résistances R3 et R4, à la sortie V02 de manière à compenser la chute provenant du couplage différentiel des deux amplificateurs à contre-réaction, shunt. Les résistances R3, R4 et R5 fournissent également une fonction supplémentaire de décharge de courant aux sorties V01 et V02 des 35 amplificateurs à contre réaction shunt, au cours de la lecture et- de l'écriture. Jusqu'ici on a montré comment l'amplificateur de détection 12 détectait les données emmagasinées dans la cellule 10 et comment il réagissait., lorsque les tensions appliquées sur les lignes de détection B/SO et B/S1 variaient 40 pendant l'inscription des données dans la cellule 10. Cette variation en 71 40204 5 2119929 cours d'écriture est commandée par les transistors T6 et T7, qui sont conducteurs ou non conducteurs, ce qui est déterminé par le fonctionnement des deux circuits de commutation de courant 18 et 16 couplés par le transistor T11. 6 Au cours de l'état de repos de la cellule et au cours de la lecture des données dans cette cellule, les transistors TB et T7 sont maintenus en état de non-conduction par la conduction de l'un des transistors T0 à T10 et de l'un des transistors T12 ou T13 inclus dans chacun des circuits de commutation de courant 18 et 16. En conséquence, les jonctions base-10 émetteur des transistors T6 et T7 sont polarisées en inverse, de sorte que ces transistors sont maintenus bloqués et donc en état de non-conduction. On suppose à présent que l'on doive écrire un "1" binaire dans la cellule. Une impulsion D1 qui annonce l'emmagasinage du "1" binaire, et une impulsion CLS qui est une impulsion de synchronisation, sont .d'abord 15 appliquées aux transistors T8, T9 et T12 qui se bloquent tandis que les transistors T10 et T13 demeurent passants. Quelques temps après, une impulsion d'écriture est appliquée aux transistors T10 et T13 qui se bloquent. Lorsque le transistor T10.se bloque, le courant fourni par la source de courant constituée par la résistance R11 et la source de tension -V2 traverse le 20 transistor T11 de sorte que ce dernier conduit, tandis que les transistors T8, T9, T10 et T13 se bloquent. Ainsi donc, la base du transistor T6 peut s'élever à un potentiel dont la valeur est déterminée par le potentiel de la source +V1 et la valeur de la résistance RS, ce qui permet au transistor T6 de conduite. Au même instant, le transistor T7 est maintenu bloqué par 25 l'état conducteur du transistor T11. Ainsi est satisfaite la condition requise pour inscrire un "1" dans la cellule-nie mémoire. L'écriture d'un "0" binaire dans la cellule obéit au même processus, è ceci près qu'il n'y a pas d'impulsion D1 délivrée à la base du transistor T8. Une impulsion CLS est d'abord appliquée à la base des transistors T9 30 et T11, les rendant conducteurs. Ensuite, une impulsion d'écriture est appliquée à la base des transistors T10 et T13. En conséquence, les transistors T8 et T14 demeurent conducteurs, tandis que l'es transistors T9, T10, T11, 112 et T13 se bloquent. Comme le transistor TB est conducteur, cela veut dire que le transistor T6 cessera de conduire, car le potentiel à la base 35 de ce transistor est suffisamment faible pour le maintenir en état de non conduction. Au même instant, le transistor T7 est en mesure de conduire puisque les transistors T11, T12 et T13 couplés à sa base sont tous bloqués et permettent à un potentiel déterminé par la source" de tension V1 et la valeur de la résistance R10, de polariser le transistor T7 en état de conduc-40 tion. Cela satisfait aux conditions requises pour écrire un "0" dans la 71 40204 6 2119929 cellule de mémoire. t Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de 5 l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 40204 7 2119929 REVENDICATIONS 1.- Amplificateur de détection Dour la détection différentielle d'un signal de sortie provenant d'une cellule de mémoire, lors de la lecture des données dans cette cellule, caractérisé en ce qu'il comprend: 5 des moyens d'entrée distincts pour la réception des signaux devant faire l'objet d'une détection différentielle, des moyens d'amplification à contre-réaction shunt distincts couplés à chacun des moyens d'entrée en vue d'amplifier séparément chacun des signaux à détecter, chaque moyen d'amplification à contre-réaction shunt fournissant 10 un signal de sortie à détecter sur une borne de sortie distincte, une source de courant couplant de façon différentielle les moyens d'amplification à contre-réaction shunt, de sorte que le courant fourni à l'un de ces moyens d'amplification à contre-réaction shunt dépende du courant fourni à l'autre moyen d'amplification à contre-réaction shunti et 15 des moyens de compensation couplant Ensemble les bornes de sortie des moyens d'amplification shunt, pour rendre les potentiels de ces moyens d'entrée relativement indépendants l'un de l'autre. 2.- Amplificateur conforme à la revendication 1, caractérisé en ce que chaque moyen d'amplification à contre-réaction shunt comprend: 20 un étage à émetteur commun comprenant un premier transistor dont la base est couplée à un moyen d'entrée, l'émetteur est couplé à la source de courant et dont le collecteur délivre un signal de sortie à une borne de sortie, un étage en émetteur suiveur comprenant un second transistor dont la 25 base est couplée au collecteur du premier transistor, et l'émetteur couplé à la borne de sortiej et des moyens de contre-réaction résistifs couplant la base du premier transistor à l'émetteur du second transistor. 3.- Amplificateur conforme à la revendication 2, caractérisé en ce que les 30 moyens de compensation comprennent deux éléments résistifs couplés en série entre les bornes de sortie des moyens d'amplification à contre-réaction shunt, et un troisième élément résistif couplant le point commun aux deux éléments résistifs, à un potentiel de référence. 4.- Amplificateur conforme à la revendication 3, caractérisé en ce qu'il 35 comprend: un premier et un second transistors distincts couplant lorsqu'ils sont 71 40204 6 2119929 conducteurs chacun des moyens d'entrée à un potentiel de référence, un premier circuit de commutation de courant comprenant des transistors dont les collecteurs sont couplés à la base du premier des transistors distincts, et les émetteurs couplés à une première source de courant pour 5 bloquer le premier des transistors distincts lorsqu'un quelconque des transistors du premier circuit de commutation de courant est conducteur, un second circuit de commutation de courant comprenant des transistors dont les collecteurs sont couplés à la base du second des transistors distincts, et les émetteurs couplés à une seconde source de courant commune 10 pour rendre le premier des transistors distincts non-conducteur, lorsqu'un quelconque des transistors du second circuit de commutation de courant est conducteur, un transistor de couplage dont l'émetteur est couplé à la première source de courant et le collecteur est couplé à la base du second des transis-15 tors distincts, de sorte que ce transistor de couplage conduise, tandis que les transistors du premier circuit de commutation de courant sont tous bloqués pour rendre non-conducteur le second des transistors distincts; et des moyens pour rendre conducteurs les transistors distincts lorsqu'il ne sont pas maintenas en état de blocage par les circuits de commutation de 20 courant. 5.- Amplificateur de commande de bit pour commander le potentiel sur deux lignes de bits, caractérisé en ce qu'il comprend: un premier et un second transistors couplant lorsqu'ils sont conducteurs chacune des lignes de bits à un potentiel de référence, 25 un premier circuit de commutation de courant comprenant des transistors dont les collecteurs sont couplés à la base du premier des transistors distincts, et les émetteurs sont couplés à une première source de courant afin de rendre le premier des transistors distincts non-conducteur, lorsqu'un quelconque des transistors du premier circuit de commutation de courant, 30 est conducteur, un second circuit de commutation de courant comprenant des transistors dont les collecteurs sont couplés à la base du second des transistors distincts, et les émetteurs sont couplés à une seconde source de courant commune, afin de bloquer le premier des transistors distincts lorsqu'un quelconque des 35 transistors du second circuit de commutation de courant est conducteur, un transistor de couplage dont l'émetteur est couplé à la première source de courant et le collecteur est couplé à la base du second transistor distinct, de sorte que ce transistor de couplage conduise lorsque les transistors constituant le premier commutateur de courant sont tous en état de 71 40204 g 2119929 non-conduction, afin de bloquer le second des transistors distincts; et des moyens pour rendre conducteurs les transistors distincts lorsqu'ils ne sont pas maintenus en état de blocage par les circuits de commutation de courant.