Il est proposé un dispositif de détermination de la valeur d’un polynôme (P(X)) de variable X, le polynôme étant de degré N avec N+1 coefficients, le dispositif comprenant K premiers circuits électroniques (C1_K1 ; C1_K2) et un deuxième circuit électronique (C2). Les K premiers circuits permettent de mettre en œuvre simultanément les K méthodes de Horner sur des sous-polynômes (A(X 2 ) ; B(X 2 )) du polynôme (P(X)). Les K premiers circuits permettent d’obtenir simultanément K résultats d’évaluation de ces K sous-polynômes. Le deuxième circuit (C2) permet ensuite de terminer l’évaluation du polynôme en mettant en œuvre l’algorithme de Horner une nouvelle fois à partir des K résultats d’évaluation des sous-polynômes, ce qui permet d’obtenir la valeur du polynôme pour la valeur de la variable X. . Figure pour l’abrégé : Fig 1 DISPOSITIF POUR L’EVALUATION DE POLYNÔMES Des modes de réalisation concernent le domaine des circuits dédiés au traitement de signal et plus particulièrement des circuits électroniques mettant en œuvre l’algorithme de Horner pour l’évaluation de polynômes. L’algorithme de Horner, aussi appelé algorithme de Ruffini-Horner, permet d’évaluer des polynômes, c’est-à-dire calculer une valeur d’un polynôme pour une valeur numérique de sa variable. Classiquement, un circuit de traitement pour l’algorithme de Horner comprend un circuit dédié à la mise en œuvre d’une opération élémentaire répétée durant plusieurs itérations. Le circuit dédié comprend typiquement une première entrée pour recevoir successivement tous les coefficients du polynôme et une deuxième entrée pour recevoir toujours la même valeur numérique de la variable. Le circuit dédié est configuré pour mettre en œuvre l’opération élémentaire qui prévoit d’additionner successivement chaque nouveau coefficient du polynôme à un résultat d’une itération précédente puis à multiplier un résultat de l’addition par la valeur numérique de la variable à chaque itération. Ce circuit dédié évalue un polynôme en un grand nombre d’itérations, nombre d’autant plus grand que le degré du polynôme est important. Un temps de calcul pour l’évaluation du polynôme par le circuit est majoritairement dépendant du degré du polynôme. Le circuit dédié de l’art antérieur présente l’inconvénient d’être relativement lent, notamment si le degré du polynôme est élevé. Il existe donc un besoin de proposer un dispositif électronique permettant d’accélérer l’évaluation de polynômes par rapport aux circuits dédiés de l’art antérieur. Selon un aspect, il est proposé un dispositif de détermination de la valeur d’un polynôme de variable X, le polynôme étant de degré N avec N+1 coefficients. Le dispositif comprend K premiers circuits électroniques possédant respectivement K premières entrées respectivement destinées à recevoir K groupes de G coefficients successifs du polynôme, K étant un sous-multiple de (N+1) supérieur ou égal à deux, G étant égal à (N+1)/K. Ce polynôme de degré N, avec (N+1) multiple de K, peut être un polynôme initial dont on souhaite déterminer la valeur si ce polynôme initial est effectivement de degré N, ou bien le polynôme initial de degré N0 complété avec des termes de degrés plus élevés pour atteindre le degré N mais affectés de coefficients nuls, si (N0+1) n’est pas un multiple de K. Les rangs des coefficients au sein de chaque groupe sont mutuellement décalés de K en commençant par le coefficient de rang le plus élevé dans ledit groupe. Les K rangs des K coefficients reçus simultanément sur les K premières entrées sont mutuellement décalés de un. Le premier circuit comprend K deuxièmes entrées destinées à recevoir la variable X K . Le premier circuit comprend également K sorties. Les K premiers circuits sont configurés pour mettre en œuvre simultanément K méthodes de Horner respectives et délivrer K résultats de sortie sur les K sorties. En outre, le dispositif comprend un deuxième circuit électronique possédant une première entrée pour recevoir successivement les résultats de sortie des K premiers circuits en commençant par le résultat de sortie du premier circuit ayant traité le coefficient de rang le plus fort. Le deuxième circuit possède également une deuxième entrée pour recevoir la variable X. Le deuxième circuit comprend également une sortie. Le deuxième circuit est configuré pour mettre en œuvre la méthode de Horner et délivrer sur sa sortie la valeur dudit polynôme. Ainsi, les K premiers circuits en combinaison avec le deuxième circuit permettent d’évaluer un polynôme en un nombre d’itérations inférieur au degré N du polynôme. En particulier, les K premiers circuits permettent de mettre en œuvre simultanément les K méthodes de Horner sur des sous-polynômes du polynôme. Plus précisément, le polynôme de degré N est subdivisé en K sous-polynômes de degré (N+1)/K-1. Les K premiers circuits permettent d’obtenir simultanément K résultats d’évaluation de ces K sous-polynômes. Ceci permet de réduire le nombre de coups d’horloges nécessaires au calcul d’évaluation du polynôme. En effet le nombre de coups d’horloge est divisé d’un facteur proche de K. Le deuxième circuit permet ensuite de terminer l’évaluation du polynôme en mettant en œuvre l’algorithme de Horner une nouvelle fois à partir des K résultats d’évaluation des sous-polynômes, ce qui permet d’obtenir la valeur du polynôme pour la valeur de la variable X. Selon un mode de réalisation, chaque premier circuit comprend un premier additionneur possédant une première entrée connectée à la première entrée du premier circuit correspondant. Le premier additionneur possède une sortie connectée à la sortie du premier circuit correspondant. La sortie du premier additionneur est rebouclée sur une première entrée d’un premier multiplieur. Le premier multiplieur possède une deuxième entrée connectée à la deuxième entrée du premier circuit correspondant. La sortie du premier multiplieur est connectée à la deuxième entrée du premier additionneur. Selon un mode de réalisation, le deuxième circuit comprend un deuxième additionneur possédant une première entrée connectée à la première entrée du deuxième circuit. Le deuxième additionneur possède une sortie connectée à la sortie du deuxième circuit. La sortie du deuxième additionneur est rebouclée sur une première entrée d’un deuxième multiplieur. Le deuxième multiplieur possède une deuxième entrée connectée à la deuxième entrée du deuxième circuit. La sortie du deuxième multiplieur est connectée à la deuxième entrée du deuxième additionneur. Ainsi, chacun des K premiers circuits et le deuxième circuit peuvent avoir la même structure comprenant un multiplieur et un additionneur, ce qui permet de simplifier la conception du dispositif et de pouvoir dans certains cas, comme par exemple au sein d’un processeur de traitement du signal, utiliser l’un des premiers circuits en tant que deuxième circuit. Ainsi, selon un autre aspect, il est proposé un processeur de traitement de signal incorporant le dispositif tel que défini ci-avant, dans lequel le deuxième circuit est l’un des K premiers circuits. Ainsi, un tel processeur permet de supprimer une surface de silicium dédiée au deuxième circuit en réutilisant un des K premiers circuits pour effectuer les calculs du deuxième circuit. Selon encore un autre aspect, il est proposé un système d’asservissement comprenant une boucle d’asservissement intégrant un processeur de traitement du signal tel que défini ci-avant, connecté à un moteur électrique. Ainsi, le système d’asservissement bénéficie de la rapidité de calcul du processeur incorporant le dispositif pour l’évaluation de fonctions trigonométriques par exemple, ce qui permet d’améliorer la précision de la boucle d’asservissement. D’autres avantages et caractéristiques apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :  ;  ; ; illustrent des modes de réalisation. La illustre schématiquement dispositif DIS comprenant K premiers circuits C1_K1, C1_K2 (ici K=2) en parallèle, un deuxième circuit C2, et un moyen de contrôle MC, par exemple réalisé sous la forme d’un circuit logique. Le dispositif DIS comprend des moyens de génération d’horloge GEN_CLK configurés pour générer un signal d’horloge CLK cadençant les deux premiers circuits C1_K1, C1_K2 le deuxième circuit C2 et le moyen de contrôle MC. Le dispositif DIS comprend en relation avec les premiers circuits C1_K1, C1_K2, un premier registre d’entrée RE1_K1, un deuxième registre d’entrée RE2_K2, un premier registre de sortie RS_K1 un deuxième registre de sortie RS_K2, et un premier registre partagé RX_C1. Le dispositif DIS comprend également, en relation avec le deuxième circuit C2, un troisième registre d’entrée RE1_C2, un troisième registre de sortie RS_C2, et un deuxième registre partagé RX_C2. Le dispositif DIS est configuré pour évaluer la valeur d’un polynôme de degré N et de variable X, pour une valeur de la variable X. Dans l’exemple illustré, le polynôme à évaluer est un polynôme de degré trois (N=3) ayant une forme générale du type . Ce polynôme comprend donc quatre coefficients (N+1=4) qui se distinguent par leurs rangs. On nomme « rang d’un coefficient » l’indice d’un coefficient qui est égal au degré de la variable à laquelle il est associé. Par souci de simplification et de concision, le polynôme choisi dans l’exemple de la est de degré trois, néanmoins plus le degré N du polynôme choisi est important et plus la solution décrite est avantageuse en comparaison de l’art antérieur. Certains coefficients du polynôme peuvent être nuls. Les deux premiers circuits C1_K1, C1_K2 sont configurés pour mettre en œuvre simultanément deux méthodes de Horner pour deux sous-polynômes de variable X 2 de sorte à délivrer deux résultats de sortie correspondant aux valeurs d’évaluation des deux sous-polynômes pour la valeur de la variable X 2 . Chacun des sous-polynômes comprend un groupe de G (G=(N+1)/K) coefficients du polynôme. Au sein d’un groupe de coefficients d’un sous-polynôme, les coefficients ont des rangs mutuellement décalés de deux. Chaque groupe comprend ici deux coefficients (G=2). Chaque sous-polynôme est ici de degré un pour la variable X 2 . Le premier circuit C1_K1, à gauche sur la figure, est configuré pour évaluer un sous-polynôme pour la variable , soit délivrer le résultat de l’évaluation de . Le premier circuit C1_K2, à droite sur la figure, est configuré pour évaluer un sous-polynôme pour la variable , soit délivrer le résultat de l’évaluation de . À cet effet, le premier circuit de gauche C1_K1 possède une première entrée E1_K1 destinée à recevoir un premier groupe de deux coefficients du polynôme , une deuxième entrée E2_K1 destinée à recevoir la valeur de la variable X 2 , et une sortie S_K1 sur laquelle est destinée à être délivré le résultat de l’évaluation du sous-polynôme En parallèle, le premier circuit de droite C1_K2 possède une première entrée E1_K2 destinée à recevoir un deuxième groupe de deux coefficients du polynôme , une deuxième entrée E2_K2 destinée à recevoir la valeur de la variable X 2 , et une sortie S_K2 sur laquelle est destiné à être délivré le résultat de l’évaluation du deuxième sous-polynôme . Le premier registre d’entrée RE1_K1 est connecté à la première entrée E1_K1 du premier circuit de gauche C1_K1 et le deuxième registre d’entrée RE1_K2 est connecté à la première entrée E1_K2 du premier circuit de droite C1_K2. Le premier registre de sortie RS_K1 est connecté à la sortie S_K1 du premier circuit de gauche C1_K1 et le deuxième registre de sortie RS_K2 connecté à la sortie S_K2 du premier circuit de droite C1_K2. Le premier registre partagé RX_C1 est connecté aux deuxièmes entrées E2_K1 et E2_K2 des deux premiers circuits C1_K1, C1_K2. Chaque premier circuit C1_K2, C1_K2, comprend un premier additionneur AK_1, AK_2 et un premier multiplieur M_K1, M_K2. Chaque premier additionneur A_K1, AK2 possède une première entrée E1A_K1, E1A_K2 connectée à la première entrée E1_K1, E1_K2 du premier circuit correspondant. Chaque premier additionneur A_K1, AK2 comprend une sortie SA_K1, SA_K2 connectée à la sortie S_K1, S_K2 du premier circuit correspondant. Cette sortie S_K1, S_K2 est rebouclée sur une première entrée E1M_K1, E1M_K2 d’un des premiers multiplieurs M_K1, M_K2. Chaque premier multiplieur M_K1, M_K2 possède une deuxième entrée E2M_K1, E2M_K2 connectée à la deuxième entrée E2_K1, E2_K2 du premier circuit correspondant. Chaque premier multiplieur M_K1, M_K2 comprend une sortie SM_K1, SM_K2 connectée à la deuxième entrée E2A_K1, E2A_K2 du premier additionneur A_K1, A_K2. L’évaluation des sous-polynômes par les premiers circuits C1_K1, C2_K2 s’effectue simultanément par itérations successives. On entend par « itération » une étape de calcul des premiers circuits C1_K1, C1_K2 comprenant un nombre de cycles du signal d’horloge CLK suffisant pour obtenir un nouveau résultat sur toutes les sorties S_K1, S_K2 des premiers circuits C1_K1, C2_K2. Toutes les itérations peuvent par exemple comprendre le même nombre de cycles du signal d’horloge CLK. Chaque itération peut par exemple comprendre un seul cycle du signal d’horloge CLK. Durant l’évaluation des sous-polynômes, les premières entrées des premiers additionneurs A_K1, A_K2 reçoivent simultanément les valeurs des coefficients des sous-polynômes par rangs décroissants à chaque itération, et les deuxièmes entrées des premiers multiplieurs M_K1, M_K2 reçoivent la variable X K , ici X 2 . Toutes les valeurs des coefficients du polynôme à évaluer sont connues à l’avance et par exemple stockés dans un moyen de mémoire. Si pour un rang donné la valeur d’un coefficient est nulle, alors une valeur nulle est reçue en entrée du premier additionneur A_K1 ou A_K2 correspondant. On va maintenant décrire le fonctionnement du dispositif de la . On initialise à zéro les premières entrées des premiers additionneurs A_K1, A_K2, et les entrées des premiers multiplieurs M_K1, M_K2. Une première itération débute ensuite sur un premier front du signal d’horloge CLK. Le moyen de contrôle MC charge le coefficient dans le premier registre d’entrée RE1_K1, le coefficient dans le deuxième registre d’entrée RE1_K2, et la valeur de la variable X 2 dans le premier registre partagé RX_C1. La première entrée E1_K1 du premier circuit de gauche C1_K1 reçoit le coefficient , la première entrée E1_K1 du premier circuit de droite C1_K2 reçoit le coefficient , et les deuxièmes entrées E2_K1, E2_K2 des premiers circuits C1_K1, C1_K2 correspondants reçoivent la variable X 2 . Les sorties SM_K1, SM_K2 des premiers multiplicateurs M_K1, M_K2 donnent zéro et les sorties SA_K1, SA_K2 des premiers additionneurs A_K1, A_K2 donnent respectivement la valeur du coefficient et la valeur du coefficient . À la fin de la première itération, les premiers additionneurs A_K1, A_K2 délivrent des résultats de sortie intermédiaires des premiers circuits C1_K1, C1_K2. La valeur du coefficient est délivrée sur la sortie S_K1 du premier circuit de gauche C1_K1 et la valeur du coefficient est délivrée sur la sortie S_K2 du premier circuit de droite C1_K2. Une deuxième itération débute sur un deuxième front du signal d’horloge CLK, le moyen de contrôle MC charge le coefficient dans le premier registre d’entrée RE1_K1, le coefficient dans le deuxième registre d’entrée RE1_K2, et la valeur de la variable X 2 dans le premier registre partagé RX_C1. La première entrée E1_K1 du premier circuit de gauche C1_K1 reçoit le coefficient , la première entrée E1_K1 du premier circuit de droite C1_K2 reçoit le coefficient , et les deuxièmes entrées E2_K1, E2_K2 des premiers circuits C1_K1, C1_K2 correspondants reçoivent la variable X 2 . Les premières entrées E1M_K1, E1M_K1 des premiers multiplieurs M_K1, M_K2 reçoivent les résultats de sortie intermédiaires des premiers circuit C1_K1, C1_K2 correspondant. Ainsi la première entrée E1M_K1 du premier multiplieur M_K1 du premier circuit de gauche C1_K1 reçoit la valeur et la première entrée E1M_K1 du premier multiplieur M_K1 du premier circuit de droite C1_K2 reçoit la valeur . Les sorties SM_K1, SM_K2 des premiers multiplieurs M_K1, M_K2 donnent respectivement la valeur et la valeur , et les sorties SA_K1, SA_K2 des premiers additionneurs A_K1, A_K2 donnent respectivement la valeur et la valeur . À la fin de la deuxième itération, les premiers additionneurs A_K1, A_K2 délivrent les résultats de sortie des premiers circuits C1_K, C2_K sur les sorties S_K1, S_K2 correspondantes. Le premier circuit de gauche C1_K1 délivre la valeur de sur la sortie S_K1 associée et le premier circuit de droite C1_K2 délivre la valeur de sur la sortie S_K2 associée. Le moyen de contrôle MC est configuré pour transférer les résultats de sortie depuis les registres de sorties des premiers circuits C1_K1, C1_K2 vers le registre d’entrée RE1_C2 du deuxième circuit C2. Le deuxième circuit C2 est configuré pour traiter les deux résultats de sortie , des premiers circuits C1_K1, C1_K2 de sorte à délivrer la valeur du polynôme . En particulier, le deuxième circuit C2 est configuré pour mettre en œuvre une méthode de Horner pour évaluer une reformulation de l’expression du polynôme initial en remarquant que . À cet effet, le deuxième circuit C2 possède une première entrée E1_C2 pour recevoir successivement les résultats de sortie des deux premiers circuits, en commençant par le résultat de sortie du premier circuit de droite C1_K2 (qui a traité le coefficient de rang le plus fort) puis par le résultat de sortie du premier circuit de gauche C1_K1. Le deuxième circuit C2 comprend également une deuxième entrée E2_C2 pour recevoir la variable X, et une sortie S_C2 pour délivrer la valeur du polynôme. Le troisième registre d’entrée RE1_C2 est connecté à la première entrée E1_C2 du deuxième circuit C2. Le troisième registre de sortie RS_C2 est connecté à la sortie S_C2 du deuxième circuit C2. Le deuxième registre partagé RX_C2 est connecté à la deuxième entrée E2_K1 du deuxième circuit C2. Le deuxième circuit C2 comprend en outre un deuxième additionneur A_C2 possédant une première entrée E1A_C2 connectée à la première entrée E1_C2 du deuxième circuit. Le deuxième additionneur A_C2 comprend une sortie SA_C2 connectée à la sortie S_C2 du deuxième circuit. La sortie du deuxième additionneur A_C2 et rebouclée sur une première entrée E1M_C2 d’un deuxième multiplieur M_C2. Le deuxième multiplieur M_C2 possède une deuxième entrée E2M_C2 connectée à la deuxième entrée E2_C2 du deuxième circuit C2. Une sortie SA_C2 du deuxième multiplieur M_C2 est connectée à une deuxième entrée E2A_C2 du deuxième additionneur A_C2. Le deuxième circuit C2 délivre la valeur du polynôme en deux itérations successives après la deuxième itération des premiers circuits C1_K1, C2_K2. On initialise à zéro les premières entrées du deuxième additionneur A_C2 et les entrées du deuxième multiplieur M_C2. Une troisième itération débute sur un troisième front du signal d’horloge CLK, le moyen de contrôle MC charge le résultat de sortie du premier circuit de droite C1_K2 dans le troisième registre d’entrée RE1_C2, et la valeur de la variable X dans le deuxième registre partagé RX_C2. La première entrée E1_C2 du deuxième circuit C2 reçoit le résultat de sortie du premier circuit de droite C1_K2, et la deuxième entrée E2_C2 du deuxième circuit C2 reçoit la variable X. À la fin de la troisième itération, le deuxième additionneur A_C2 délivre la valeur sur la sortie S_C2 du deuxième circuit C2. Une quatrième itération débute sur un quatrième front du signal d’horloge CLK, le moyen de contrôle MC charge le résultat de sortie du premier circuit de gauche C1_K1 dans le troisième registre d’entrée RE1_C2, et la valeur de la variable X dans le deuxième registre partagé RX_C2. La première entrée E1_C2 du deuxième circuit C2 reçoit le résultat de sortie du premier circuit de gauche et la deuxième entrée E2_C2 du deuxième circuit C2 reçoit la variable X. À la fin de la quatrième itération, le deuxième additionneur A_C2 délivre une valeur du polynôme sur la sortie S_C2 du deuxième circuit C2. Bien que les premiers circuits C1_K1, C1_K2 et le deuxième circuit C2 aient été décrits ci-avant comme étant des circuits distincts, néanmoins il est avantageusement possible d’utiliser un des premiers circuits pour réaliser les fonctions du deuxième circuit C2, par exemple lorsque le dispositif DIS est incorporé dans un processeur de traitement de signal DSP ( ). En effet, le deuxième circuit C2 présente avantageusement une structure similaire à la structure de chaque premier circuit C1_K1, C1_K2. De plus, comme décrit précédemment, les itérations mises en œuvre par le deuxième circuit C2 pour obtenir la valeur du polynôme sont réalisées seulement après la fin des itérations mise en œuvre par les premiers circuits C1 pour obtenir les résultats de sortie. Lorsque le deuxième circuit C2 est l’un des premiers circuits C1_K1, C1_K2, les moyens de contrôle MC sont configurés pour manipuler des contenus stockés dans les registres de sorties des premiers circuits C1_K1, C1_K2, de sorte que lors des troisièmes et quatrièmes itérations les résultats de sortie des premiers circuits sont réinjectés dans le premier registre d’entrée connecté à la première entrée du premier circuit faisant office de deuxième circuit C2. De même, lorsque le deuxième circuit C2 est l’un des premiers circuits, le premier registre partagé RX_C1 est le deuxième registre partagé RX_C2. Le premier registre partage stocke alors la valeur de la variable X2 durant la première et la deuxième itération et la stocke la variable X durant la troisième et la quatrième itération. La illustre schématiquement un processeur de traitement de signal DSP comprenant un dispositif DIS ayant ici quatre premiers circuits C1_K1, C1_K2, C1_K3, C1_K4 en parallèle et un deuxième circuit C2. Là encore, bien que le deuxième circuit C2 ait été représenté de façon distincte, il est avantageusement fonctionnellement formé par l’un des quatre premiers circuits C1_Ki. Le processeur de traitement de signal DSP de la permet d’évaluer rapidement des polynômes de degrés élevés. En effet, plus le nombre K de premiers circuits est important et plus un polynôme de degré élevé est subdivisé en un nombre K important de sous-polynômes, ce qui est avantageux en vue d’accélérer le calcul de la valeur du polynôme P. Dans l’exemple de la figure 3, le polynôme à évaluer est un polynôme de degré onze (N=11) d’une forme générale du type . Ce polynôme comprend donc douze coefficients (N+1=12). Les quatre premiers circuits C1_K1, C1_K2, C1_K3, C1_K4 sont configurés pour mettre en œuvre simultanément quatre méthodes de Horner pour quatre sous-polynômes et délivrer quatre résultats de sortie d’évaluation de ces quatre sous-polynômes. Le premier circuit C1_K1, à gauche sur la figure, est configuré pour évaluer un sous-polynôme la pour la variable , soit délivrer le résultat de l’évaluation de . Le premier circuit C1_K2, au milieu à gauche sur la figure, est configuré pour évaluer un sous-polynôme pour la variable , soit délivrer le résultat de l’évaluation de . Le premier circuit C1_K3, au milieu à droite sur la figure, est configuré pour évaluer un sous-polynôme pour la variable , soit délivrer le résultat de l’évaluation de . Le premier circuit C1_K4, à droite sur la figure, est configuré pour évaluer un sous-polynôme pour la variable , soit délivrer le résultat de l’évaluation de . Le deuxième circuit C2 est configuré pour traiter les résultats de sortie , , , des premiers circuits C1_K1, C1_K2, C1_K3, C1_K4 de sorte à délivrer la valeur du polynôme . En particulier, le deuxième circuit C2 est configuré pour mettre en œuvre une méthode de Horner pour évaluer une reformulation de l’expression du polynôme initial en remarquant que . Le dispositif DIS comprend pour chacun des premiers circuits un premier registre d’entrée RE1_K1, RE1_K2, RE1_K3, RE1_K4 destiné à stocker successivement les coefficients du polynôme et un registre de sortie RS_K1, RS_K2, RS_K3, RS_K4 pour stocker les résultats de sortie , , , . Chacun des premiers circuits comprend une deuxième entrée connectée avec un même registre partagé RX_C1 notamment adapté pour stocker la valeur de la variable X K , ici X 4 . Le deuxième circuit C2 comprend une première entrée connectée à un troisième registre d’entrée RE1_C2 destiné à stocker successivement les résultats de sortie , , , dans l’ordre inverse des premiers circuits, c’est à dire en commençant par le résultat de sortie du premier circuit de droite C1_K4 qui a traité le coefficient de rang le plus fort. Le deuxième circuit C2 comprend une deuxième entrée connectée à un quatrième registre d’entrée RX_C2 destiné à stocker la valeur de la variable X. Le fonctionnement des premiers circuits C1_K1, C1_K2, C1_K3, C1_K4 est analogue au fonctionnement décrit en relation avec la . De même, le fonctionnement du deuxième circuit C2 est analogue au fonctionnement décrit en relation avec la . A l’issue du calcul itératif effectué par le dispositif DIS, la valeur du polynôme P(X) est contenue dans le registre de sortie RS_C2. La illustre un système d’asservissement SYS comprenant une boucle d’asservissement intégrant une unité de contrôle UC, par exemple un microcontrôleur tel que celui commercialisé par la société STMicroelectronics sous la référence STM32, connectée à un moteur électrique M. L’unité de contrôle UC comprend une unité de traitement CPU et un processeur de traitement de signal DSP incorporant le dispositif DIS décrit ci-avant pour mettre en œuvre un asservissement du moteur électrique M. Pour l’asservissement du moteur, il peut par exemple être avantageux d’évaluer une fonction sinus ou bien cosinus, notamment dans le cas d’un asservissement de l’angle de rotation du moteur électrique M. Un polynôme approximant une fonction sinus est par exemple . Un polynôme approximant une fonction cosinus est par exemple . Ainsi, il est donc avantageux pour la boucle d’asservissement de comprendre le dispositif DIS tel que décrit ci-avant pour évaluer le plus rapidement possible la fonction trigonométrique dont on cherche la valeur. Dispositif (DIS) de détermination de la valeur d’un polynôme de variable X, le polynôme étant de degré N avec N+1 coefficients, le dispositif comprenant : – K premiers circuits (C1_K1, C2_K2) électroniques possédant respectivement K premières entrées (E1_K1, E1_K2) respectivement destinées à recevoir K groupes de G coefficients successifs du polynôme, K étant un sous-multiple de N+1 supérieur ou égal à deux, G étant égal à (N+1)/K, les rangs des coefficients au sein de chaque groupe étant mutuellement décalés de K en commençant par le coefficient de rang le plus élevé dans ledit groupe, les rangs des K coefficients reçus simultanément sur les K premières entrées étant mutuellement décalées de un, K deuxièmes entrées (E2_K1, E2_K2) destinées à recevoir la variable X K , et K sorties (S_K1, S_K2), les K premiers circuits étant configurés pour mettre en œuvre simultanément K méthodes de Horner respectives et délivrer K résultats de sortie sur les K sorties, et – un deuxième circuit (C2) électronique possédant une première entrée (E1_C2) pour recevoir successivement les résultats de sortie des K premiers circuits en commençant par le résultat de sortie du premier circuit (C1_K2) ayant traité le coefficient de rang le plus fort, une deuxième entrée (E2_C2) pour recevoir la variable X, une sortie (S_C2), le deuxième circuit étant configuré pour mettre en œuvre la méthode de Horner et délivrer sur sa sortie la valeur dudit polynôme. Dispositif selon la revendication 1, dans lequel chaque premier circuit (C1_K1, C1_K2) comprend un premier additionneur (A_K1, A_K2) possédant une première entrée (E1A_K1, E1A_K2) connectée à la première entrée (E1_K1, E1_K2) du premier circuit correspondant, une sortie (SA_K1, SA_K2) connectée à la sortie (S_K1, S_K2) du premier circuit correspondant et rebouclée sur une première entrée (E1M_K1, E1M_K2) d’un premier multiplieur (M_K1, M_K2) possédant une deuxième entrée (E2M_K1, E2M_K2) connectée à la deuxième entrée (E2_K1, E2_K2) du premier circuit correspondant, la sortie (SM_K1, SM_K2) du premier multiplieur étant connectée à la deuxième entrée (E2A_K1, E2A_K2) du premier additionneur. Dispositif selon la revendication 1 ou 2, dans lequel le deuxième circuit (C2) comprend un deuxième additionneur (A_C2) possédant une première entrée (E1A_C2) connectée à la première entrée (E1_C2) du deuxième circuit, une sortie (SA_C2) connectée à la sortie (S_C2) du deuxième circuit et rebouclée sur une première entrée (E1M_C2) d’un deuxième multiplieur (M_C2) possédant une deuxième entrée (E2M_C2) connectée à la deuxième entrée (E2_C2) du deuxième circuit, la sortie (SM_C2) du deuxième multiplieur étant connectée à la deuxième entrée (E2A_C2) du deuxième additionneur. Processeur de traitement du signal (DSP) incorporant le dispositif (DIS) selon l’une des revendications précédentes, dans lequel le deuxième circuit (C2) est l’un des K premiers circuits (C1_K1, C1_K2). Système d’asservissement (SYS) comprenant une boucle d’asservissement intégrant un processeur (DSP) selon la revendication 4, connecté à un moteur électrique (M).