La présente invention concerne un thyristor intégré du type comportant une couche épitaxiale d'un premier type de conductivité recouvrant un substrat de conductivité opposée, avec une région du premier type de conductivité "enterrée" dans le substrat. Les éléments du thyristor sont disposés à l'intérieur et immédiatement au-dessus de la région "enterrée". Les thyristors sont des structures PNPN connues à 4 éléments qui possèdent 3 ou 4 régions semiconductrices électriquement accessibles. Ces dispositifs sont réalisés sous forme de composants discrets et sous forme de circuits intégrés. Une structure PNPN à circuit intégré d'un type caractéristique que l'on trouve dans l'art antérieur comprend un transistor PNP latéral et un transistor NPN vertical, et la base du transistor NPN et le collecteur du transistor PNP sont formés dans une région commune, tandis que le collecteur du transistor NPN et la base du transistor PNP sont formés de façon similaire dans une autre région commune. Cette structure caractéristique de l'art antérieur peut être réalisée sur un caisson diffusé dans le substrat, et isolé par des diffusions profondes entourant le dispositif.Cependant, du fait que cette structure comprend un transistor latéral associé à un transistor vertical, elle occupe une aire importante à la surface de la puce. On sait que cela constitue de façon générale un inconvénient, du fait de la réduction du nombre de structures du même type qui peuvent être intégrées dans une puce semiconductrice de taille donnée. De plus, l'augmentation de l'aire occupée s'accompagne d'une augmentation des capacités associées à la structure, et d'une diminution de sa vitesse de fonctionnement possible. L'invention porte sur des thyristors intégrés du type décrit ci-dessus qui présentent des caractéristiques améliorées, et ces thyristors sont caractérisés en ce qu'ils comprennent une première région d'un type de conductivité opposé à celui de la couche épitaxiale, cette première région s'étendant dans la couche épitaxiale à partir de sa surface à nu, et ayant une forme lui permettant d'encercler une partie sélectionnée de la couche épitaxiale qui se trouve entièrement au-dessus de la région enterrée, une seconde région de type de conductivité opposé à celui de la couche épitaxiale, située à l'intérieur de la partie encerclée et entre les surfaces principales de la couche épitaxiale, mais à une certaine distance de celles-ci, cette seconde région s'éten dant de façon à couper la région qui l'encercle, une troisième région du type de conductivité opposé à celui de la couche épitaxiale, qui se trouve entièrement à l'intérieur de la partie encerclée, et qui s'étend vers le bas à partir de la surface à nu de la couche épitaxiale, mais en étant à une certaine distance des première et seconde régions des moyens conducteurs qui établissent un couplage électrique entre la couche enterrée et la troisième région. L'invention sera mieux comprise à la lecture de la description qui va suivre d'exemples de réalisation et en référant aux dessins annexés sur lesquels La figure 1 est un schéma d'un dispositif PNPN de l'art antérieur ayant une anode, une cathode et une gâchette électriquement accessibles La figure 2 est un schéma d'un dispositif PNPN correspondant à l'invention, possèdant une anode, une cathode et deux gâchettes électriquement accessibles La figure 3 est une coupe d'une structure PNPN caractéristique de l'art antérieur La figure 4 est une coupe d'une structure PNPN correspondant à l'invention La figure 5 est une vue de dessus montrant plusieurs dispositifs du type de la figure 4 sur une seule puce La figure 6 est un schéma d'une structure PNPN à laquelle est incorporé un transistor de commande PNP, pour constituer un interrupteur analogique avec mémoire La figure 7 est un schéma montrant un réseau d'interrupteurs correspondant à la figure 6, qui forme un commutateur analogique ou une mémoire La figure 8 est une vue de dessus de plusieurs cellules telles que celles utilisées sur la figure 7 La figure 9 est une coupe de la configuration de la figure 8, selon la ligne 9-9 de cette figure ; et La figure 10 est une coupe de la configuration de la figure 8, dans la direction de la flèche 10. La figure 1 est un schéma d'un thyristor PNPN de l'art antérieur, et la figure 3 est une coupe de ce dispositif. Ce dispositif de l'art antérieur comprend un transistor PNP latéral Q2 et un transistor NPN vertical Q1. Dans la coupe de la figure 3-, l'anode 301 du transistor Q2 est constituée par la petite région 309 de type P qui est diffusée dans la couche épitaxiale 307 de type N qui recouvre le substrat 310 de type P. La partie restante du transistor PNP Q2, telle qu'elle apparaît sur la figure 3, comprend : une région 305 de type P possèdant une borne métallique de gâchette 303 à la surface à nu de la couche épitaxiale, et une région de base qui constitue la partie active 313 de la couche épitaxiale 307 intercalée entre les diffusions d'anode et de gâchette.Le transistor NPN vertical Q1 comprend une petite région diffusée 304 de type N+ qui compense la diffusion 305 de type P qui forme le collecteur du transistor latéral PNP, et la partie restante du transistor NPN Q1 comprend : une partie active de la diffusion de collecteur 305 de type P, et une partie active de la couche épitaxiale 301, ou une partie active de la diffusion N+ 308, ou une combinaison des parties actives de la couche épitaxiale 307 et de la diffusion N+ 308. Ainsi, la base du transistor Q1 et le collecteur du transistor Q2 sont constitués par une région P+ commune, tandis que le collecteur du transistor QI et la base du transistor Q2 sont constitués par une région commune de type N. Seules la région d'anode P+ du transistor latéral et la région de collecteur de type N du transistor vertical sont propres aux transistors respectifs. Comme il apparat sur la figure 3, les dispositifs PNPN comportant cette structure sont isolés sur une puce par un région de diffusion 306 de type P qui s'étend dans le substrat à partir de la surface de la couche épitaxiale. Les dispositifs ayant la structure de la figure 3 ont des performances satisfaisantes pour certaines applications, mais ils présentent une vitesse et un gain limités. La structure décrite n'est qu'un exemple des thyristors PNPN de l'art antérieur qui peuvent être intégrés sur une seule puce avec des éléments de circuit associés. Il existe d'autres exemples dans l'art antérieur, sous forme de composants discrets ou de circuits intégrés. La figure 2 est un schéma d'un thyristor PNPN correspondant à l'invention. Ce schéma montre que le thyristor comprend un transistor NPN Q1 et un transistor PNP Q2 interconnectés de façon que la base de chaque transistor soit reliée au collecteur de l'autre transistor. Ce thyristor possède une borne d'anode 201, une borne de cathode 202, et deux bornes de gâchettes 203 et 204. Un signal positif appliqué sur la borne de gâchette 203 place le thyristor à l'état de conduction lorsqu'une source de potentiel est branchée entre les bornes d'anode et de cathode. De façon similaire, un potentiel négatif appliqué sur la borne de gâchette 204 place le thyristor à l'état de conduction lorsqu'un potentiel est appliqué entre les bornes d'anode et de cathode. Un thyristor construit conformément à l'invention peut donc être commandé par des signaux de gâchette positifs et négatifs. La figure 4 montre une coupe d'un exemple de réalisation d'un thyristor PNPN correspondant à l'invention. La structure représentée à titre d'exemple sur la figure 4 comprend une couche épitaxiale 407 de type N qui recouvre un substrat de type P dans lequel on a diffusé un caisson 408 de type N+, avant de faire croître la couche épitaxiale 407. La diffusion 411, de type P, qui s'étend dans le substrat de type P à partir de la surface de la couche épitaxiale, sert à'isoler chaque dispositif formé sur une puce. Un thyristor PNPN correspondant à l'invention comprend la petite région 406 de type P+, une région active 415 de la couche épitaxiale 407, une région implantée 409, et une région active 416 de la couche épitaxiale 407, ou une partie active du caisson 408.Ainsi, le transistor PNP Q2 et le transistor NPN Q1 ont tous deux une configuration verticale sur la figure 4. La base du transistor Q2 et le collecteur du transistor Q1 sont constitués par une partie active 415 de la couche épitaxiale 407 qui apparaît à la surface à nu de cette dernière, et une métallisation de contact 404 est prévue pour la borne de gâchette G1. La région 405 de type P qui entoure la région d'anode 406 est destinée à fournir un accès en surface à la région implantée 409, et à isoler la région 415. Le contact ohmique 403 avec la diffusion 405 de type P permet la connexion de la borne de gâchette G2. La région 409 est réalisée par implantation ionique, et son épaisseur et sa concentration en impureté peuvent donc être facilement définies.La région implantée 409 constitue le collecteur du transistor PNP Q2, et la base du transistor NPN Q1. La géométrie des éléments représentés sur la figure 4 et les concentrations en impuretés de ces éléments sont critiques en ce qui concerne la vitesse de fonctionnement des thyristors PNPN correspondants. Les thyristors PNPN construits conformément à l'invention présentent cependant l'avantage de permettre une définition facfacile et précise des concentrations en impuretéset de la géométrie, ce qui donne d'excellentes per formances. Un premier point qui intervient est la concentration relative en impuretés dans la région d'émetteur et la région de base de chacun des deux transistors qui composentunseul thyristor PNPN.Sur la figure 4, la concentration en impuretés dans la région P+ 406 est supérieure à la concentr#Monen impuretés dans la région 415 de type N. Du fait que la région 406 constitue l'émetteur du transistor Q2 tandis que la région 415 constitue la base de ce transistor, on obtient la concentration en impuretés désirée. De façon similaire, la concentration en impuretés de la région N+ 408 qui constitue l'émetteur du transistor Q1 est plus élevée que la concentration en impuretés de la région implantée 409 qui constitue la base du transistor Qi Ici encore on a la relation désirée entre les concentrations en impuretés de l'émetteur et de la base. La capacité est un autre point important qui intervient dans les performances d'un thyristor, du fait qu'une augmentation de capacité dégrade la vitesse de fonctionnement. Dans la structure de la figure 4, l'écartement entre le caisson N+ 408 et les régions P 405, 409 définit l'ordre de grandeur de la principale source de capacité de diffusion. Cet écartement est donc maintenu soigneusement au cours de la fabrication. Du fait que la région d'anode P+ 406 a une aire faible, la capacité associée à cette borne peut avantageusement être de faible valeur. De plus, la faible concentration d'impuretés de la région 415 contribue à réduire la capacité des jonctions collecteur-base et émetteur-base du transistor PNP. La surface à nu de la couche épitaxiale 407 est recouverte par une couche d'oxyde 412 qui n'est perforée qu'aux emplacements auxquels des métallisations sont en contact avec la surface de la couche épitaxiale. On obtient la structure de la figure 4 par les étapes de fabrication suivantes, qui sont appliquées à un corps semiconducteur qui constitue un substrat 410 d'un premier type de conductivité dans lequel ont été diffusés un ou plusieurs caissons enterrés, 408, d'un second type de conductivité, opposé au premier, le substrat étant recouvert par une couche épitaxiale, par exemple 407, du second type de conductivité 1. Diffusion de régions d'isolation, par exemple 411,du premier type de conductivité 2. Diffusion de la région de connexion de caisson, par exemple 413, avec une profondeur et une concentration convenables pour établir un contact ohmique et une isolation PNP 3. Diffusion des régions d'encerclement, par exemple 405, du premier type de conductivité 4.Implantation de la région du premier type de conduc tivité, 409, dans la région d'encerclement 5. Diffusion de la région d'anode 406 du premier type de conductivité; 6. Croissance d'une couche d'oxyde de surface, par exem ple 412 et établissement des métallisations de conne xion, par exemple 414, 404, à travers les ouvertures de la couche d'oxyde. La figure 5 est une vue de dessus d'une puce et montre la position des éléments de deux thyristors PNP adjacents mais isolés, formés sur un seul substrat. Sur la partie gauche de la figure 5, on voit un thyristor PNPN avec la couche d'oxyde 412 en place, tandis que sur la partie droite on voit un thyris- tor PNPN dont on a enlevé la couche d'oxyde et la métallisation. La figure 5 illustre clairement la réalisation de plusieurs thyristor PNPN isolés sur une seule puce, et montre que ces dispositifs peuvent efficacement être arrangés selon une matrice dont les éléments sont utilisés indépendamment les uns des autres, ou bien peuvent être associés en groupes pour fonctionner conjointement. La figure 5 montre que la région d'isolation 411 de type P encercle complètement un dispositif vertical PNPN correspondant, pour établir l'isolation désirée. On voit en outre sur la figure 5 que l'aire de la région 406 est faible par rapport à celle de la région implantée qui se trouve à l'intérieur de la région encerclée par la diffusion 405 de type P. On voit sur la figure 6 un thyristor PNPN comprenant le transistor NPN Q1 et le transistor PNP Q2, avec un transistor de commande PNP Q3. Cette configuration d'éléments constitue un interrupteur analogique qui peut être verrouillé à l'état de conduction, et qui peut être incorporé dans une matrice telle que celle représentée sur la figure 7, pour réaliser une fonction d'interconnexion, ou une fonction de mémoire. Par définition, un interrupteur analogique est capable d'établir un circuit ouvert ou un circuit fermé entre des éléments, par exemple entre les conducteurs marqués X et Y qui sont interconnectés par l'interrupteur.La figure 8 est une vue de dessus qui montre la disposition de 4 interrupteurs analogiques, du type de celui de la figure 6, réalisés sur une seule puce, et les figures 9 et 10 sont des coupes de la partie de puce représentée sur la figure 8. Pour faciliter la compréhension, et pour montrer la relation entre le circuit de la figure 6 et celui de la figure 2, on considèrera tout d'abord la coupe de la figure 10. La coupe de la figure 10 montre une cellule de la configuration de mémoire de la figure 8. Chaque cellule de la figure 8 comprend un thyristor PNPN. Le conducteur Y, par exemple 801, est connecté à l'anode du thyristor, le conducteur X, par exemple 814, est connecté à la cathode du thyristor, et la commande du thyristor s'effectue par le transistor de commande PNP (Q3 sur la figure 6) qui comprend (figure 10) la région d'émetteur 1015, la région de base 1011 et une partie active de la diffusion 1005. Comme il est représenté sur les figures 7 et 8, les bornes X des cellules d'une ligne sont interconnectées, et les bornes Y et W des cellules d'une colonne sont interconnectées. Sur la figure 9, la borne XO 814, prise à titre d'exemple, est connectée à la région N+ 818, par l'intermédiaire de la diffusion N+ 813.Comme il est indiqué sur la figure 8, la diffusion N+ 818 est commune à une ligne de cellules. Ainsi, la métallisation associée à l'accès aux bornes X d'une ligne constitue une seule connexion de surface, qui est par exemple en contact avec la région 813 à laquelle le conducteur XQ 814 est connecté. Comme il est représenté sur la figure 8, il existe une métallisation de surface indépendante pour les bornes W et Y de chaque cellule de la mémoire, et l'interconnexion de ces bornes respectives s'effectue par une métallisation de surface. L'isolation entre les lignes des cellules est effectuée par les diffusions P+ 811 qui sont représentées sur les figures 8 et 9. L'isolation entre les cellules d'une ligne est effectuée par les diffusions N+ 819 représentées sur les figures 8 et 10. Lorsqu'il n'existe pas un écartement approprié entre les cellules adjacentes d'une ligne ou entre les régions diffusées 819, il risque d'apparattre un effet transistor parasite entre la région 1015 d'une cellule et une région adjacente 1005 de la cellule suivante. La réalisation de l'isolation par écartement, par des diffusions N+ ou par d'autres techniques d'isolation connues est une affaire de choix de conception. Les circuits de commande de lecture et d'écriture d'information dans les cellules de la mémoire de la figure 7 ne sont pas considérés ici, du fait qu'ils sont inutiles à la compréhension de l'utilisation des cellules de la figure 6. On donnera cependant quelques exemples de la manière dont sont excités les conducteurs d'une cellule, pour faire comprendre le fonctionnement d'une cellule. La cellule de la figure 6 deviens conductrice lorsqu'un premier potentiel est appliqué au conducteur X, un potentiel plus positif est appliqué au conducteur Y, et un potentiel de commande positif est appliqué au conducteur W. Le potentiel sur le conducteur W se présente sous la forme d'une impulsion positive qui provoque une injection de courant dans l'une des régions P 1005 ou 1009, pour amorcer le thyristor. L'interrupteur de la figure 6 retourne à l'état de blocage en ouvrant le conducteur X ou Y, ou en amenant les potentiels sur ces conducteurs au même niveau. Dans l'exemple de la figure 7, les cellules d'une ligne correspondent aux éléments d'un mot de données, et on accède à un mot de données, considéré globalement, pour lire le contenu des cellules, ou pour écrire une nouvelle information dans ces cellules. On considère qu'une cellule est à l'état "1" lorsqu'il existe un chemin de conduction entre ses bornes X et Y , et on considère qu'elle est dans l'état "0" lorsqu'il n'existe-pas de chemin de conduction entre ses bornes X et Y .Les conducteurs Y, c'est-à-dire les conducteurs YO à YN, d'une ligne, sont affectés séparément aux cellules de cette ligne et aux ~cellules correspondantes des autres# lignes qui sont connectées à des circuits de détection (non représentés sur le dessin), et une impulsion de lecture négative est appliquée au conducteur X du mot à lire. Au moment de l'application d'une telle impulsion de lecture, l'état de conduction ou de non conduction des cellules d'un mot est indiqué par des variations du courant qui circule dans les conducteurs Y respectifs. Si une cellule est à l'état "1", il apparaît une variation de courant dont l'instant correspond à l'impulsion appliquée au conducteur X, mais si la cellule est à l'état "O", il n'y a pas de variation de courant au moment de l'application d'une impulsion de lecture négative au conducteur X. Pendant tous les instants autres que ceux auxquels on accède à un mot de la mémoire, il existe un potentiel de maintien entre les conducteurs X et Y de la figure 6. Lorsqu'une nouvelle information est écrite dans un mot de la mémoire, il est tout d'abord nécessaire de remettre à l'état "0" toutes les cellules de ce mot, puis de placer sélectivement les cellules du mot à l'état de conduction. Les conducteurs W peuvent etre appelés conducteurs "d'écriture", puisque au cours dé l'opération d'écriture on applique une impulsion positive sur chaque conducteur W pour lequel la cellule correspondante du mot doit être placée à l'état de conduction. Ainsi, lorsqu'on écrit une information dans une cellule, comme il est représenté sur la figure 6, on applique un premier potentiel au conducteur X, un potentiel plus positif au conducteur Y, et une impulsion positive au conducteur W. L'interrupteur demeure verrouillé après la disparition de l'impulsion sur le conducteur W, aussi longtemps que les potentiels entre les conducteurs X et Y conservent la relation appropriée. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Structure de thyristor intégré dans un corps semiconducteur comprenant une couche épitaxiale (par exemple 407) d'un premier type de conductivité, qui recouvre un substrat (par exemple 410) d'un second type de conductivité, opposé au premier, et une première région (par exemple 408) du premier type de conductivité formée dans le substrat, caractérisée en ce qu'elle comprend : une première région (par exemple 405) du second type de conductivité qui s'étend dans la couche épitaxiale à partir de sa surface à nu, et qui a une forme telle qu'elle encercle une partie sélectionnée de la couche épitaxiale, et se trouve entièrement au-dessus de la première région (par exemple 408) du premier type de conductivitésune seconde région(par@nmgle 409)dol second t de conduOtivité qui se trouve à l'intérieur de la partie encerclée et entre les surfaces principales de la couche épitaxiale, mais en demeurant à une certaine distance de celles-ci, et s'étendant de façon à rencontrer la région d'encerclement (par exemple 405), une troisième région (par exemple 406) du second type de conductivité qui se trouve entièrement à l'intérieur de la partie encerclée, et qui s'étend vers le bas à partir de la surface à nu de la couche épitaxiale, mais en étant séparée des première (par exemple 405) et seconde (par exemple 409) régions du second type de conductivité ; et des moyens de conduction (par exemple 414, 404) pour établir un couplage électrique entre la première région (par exemple 408) du# premier type de conductivité, et la troisième région (par exemple 406) du second type de conductivité. 2. Structure selon la revendication 1, caractérisée en ce que les moyens qui établissent un couplage électrique avec la première région (par exemple 408) du premier type de conductivité comprennent une autre région (par exemple 413) du premier type de conductivité qui s'étend dans la couche épitaxiale, à partir de la surface à nu de cette couche. 3. Structure selon la revendication 1, caractérisée en ce qu'elle comprend : une région supplémentaire (figure 10, 1015) du second type de conductivité qui s'étend dans la couche épitaxiale à partir de la surface à nu de cette couche, mais en étant séparée de la première région (par exemple 1005) du second type de conductivité pour former avec la structure de la revendication 1 un transistor latéral faisant fonction de source de courant pour injecter du courant dans l'une des première (par exemple 1005) ou seconde (par exemple 1009) régions, ce transistor comprenant une partie de la première région (par exemple 1005) du second type de conductivité, la région supplémentaire (par exemple 1015) du second type de conductivité, et une partie (par exemple 1011) de la couche épitaxiale qui se trouve entre la première région du second type de conductivité, et la région supplémentaire du second type de conductivité. 4. Structure selon la revendication 3, destinée à constituer une mémoire en circuit intégré, caractérisée en ce que plusieurs structures correspondant à la revendication 3 sont disposées pour former des lignes de mot pratiquement parallèles mais distantes les unes des autres, chaque ligne comprenant un nombre de structures égal au nombre de bits de chaque mot de mémoire, les premières régions (figure 10,818) du premier type de conductivité de chaque structure d'une ligne de mot étant électriquement connectées ensemble ; et en ce qu'elle comprend: plusieurs lignes de bit (Yn) dont le nombre correspond au nombre de bits de chaque mot de mémoire, chacune de ces lignes de bit étant connectée à la troisième région (par exemple 1000) du second type de conductivité de l'une correspondante des structures de chaque ligne de mot, et plusieurs lignes de commande de bit (W ) dont le nombre correspond au nombre de bits de n chaque mot de mémoire, chacune de ces lignes de commande étant connectée à la région supplémentaire (par exemple 1015) d'un transistor correspondant, parmi les transistors latéraux de chaque ligne de mot qui font fonction de source de courant.