La présente invention concerne les systèmes de traitement de données numériques et, en particulier, un dispositif permettant la mise en oeuvre d'une instruction pour déplacer un nombre binaire mémorisé dans une mémoire adressable par mots sous une forme qui peut etre incompatible avec le nombre binaire utilisé comme nombre binaire dans des calculs et pour mémoriser dans un registre adressable le nombre binaire sous une forme compatible avec celle où il est utilisé ou traité comme un nombre binaire pur. Les systèmes de traitement de données numériques sont développés au maximum pour traiter des groupes d'un nombre donné de bits en parallèle, ou bien comme une entité, un groupe de bits étant défini comme un mot, ou bien comme un mot machine. Un mot peut être å son tour défini comme comprenant plusieurs multiplets contenant chacun un nombre donné de bits. Il n'existe pas de conventions établies pour normaliser le nombre de bits constituant un multiplet. Certains fabricants de matériels d'ordinateurs ont normalisé leur matériel pour utiliser un multiplet de 8 bits et d'autres pour utiliser un multiplet de 9 bits. Dans cette description, le mot "multiplet", lorsqu'il sera utilisé sans préfixe ou modificateur, désignera un multiplet de 9 bits. Certains systèmes de traitement de données sont organisés de façon que, dans leurs mémoires de travail, chaque emplacement adressable contienne un mot machine. D'autres sont organisés de façon que chaque emplacement de mémoire adressable contienne un multiplet, le plus souvent un multiplet de 8 bits. Dans un type de système de calcul quelconque où des nombres binaires doivent être traités, un nombre binaire est généralement restreint ou limité à un nombre donné de caractères dans lequel un caractère d'un multiplet machine de 8 bits est constitué de 8 bits, c'est-à-dire un octet, et dans lequel un multiplet machine de 9 bits est constitué de 9 bits ou nonet. Un système de traitement de données par mots comportant une mémoire adressable par mots avec une longueur de mot de 36 bits, est divisible en 4 multiplets. Pour accroître la capacité de traitement dtun tel système opérant par mots afin de le rendre compétitif par rapport aux calculateurs opérant par multiplets de 8 bits, il est souhaitable que le calculateur par mots soit capable d'exécuter des programmes d'application écrits de façon à etre exécutés par un calculateur à mémoire adressable par caractères à multiplets de 8 bits. Un tel calculateur par mots serait capable de traiter des nombres binaires d'un à quatre caractères du genre octet ou nonet. Un avantage d'un calculateur ayant cette-capacité est qu'il évite à des utilisateurs remplaçant un calculateur par multiplets par un tel calculateur par mots, d'avoir à ré-écrire leurs programmes d'application.Cette conversion peut etre couteuse et demander du temps. Cependant, pour obtenir un calculateur par mots ayant la capacité de traiter des nombres binaires qui comportent des caractères de 8 ou de 9 bits, il faut que le calculateur puisse mémoriser un nombre binaire dans un emplacement de mémoire par mots de telle sorte que le caractère de poids fort du nombre binaire, c'est-àdire celui qui contient le bit de poids fort du nombre binaire, soit placé dans l'une quelconque des quatre positions de multiplet d'un emplacement de mot donné en mémoire, les autres caractères du nombre binaire étant mémorisés dans des positions de multiplet adjacentes ou voisines dans un ordre décroissant d'importance ou de poids.Lorsque des caractères de 8 bits sont mémorisés dans une position de multiplet de 9 bits, la position de bit de poids fort de chaque multiplet contient un bit de remplissage, normalement un zéro. Selon le nombre de caractères existant dans un nombre binaire et ltem- placement de multiplet dans lequel le caractère de poids fort est mémorisé, les caractères de poids faible du nombre binaire peuvent etre mémorisés dans un emplacement de mot voisin en mémoire, ou au-delà d'une limite de mot. Etant donné un nombre binaire de un à quatre caractères contenant chacun un nombre donné de 8 ou 9 bits, les caractères étant mémorisés dans une mémoire adressable par mot de façon que le caractère de poids fort soit placé dans n'importe laquelle des positions de multiplet de l'emplacement de mémoire donné, le problème qui se pose est la façon dont il faut déplacer efficacement le nombre binaire du ou des emplacements de la mémoire adressable jusqu'à un registre adressable de l'unité centrale de traitement du système, le nombre binaire étant placé dans le registre de sorte qu'il soit prêt à être traité; c'est-à-dire, sur lequel les opérations d'addition, de soustraction, de multiplication, de division, etc., peuvent être exécutées, les bits du nombre étant cadrés à droite, de telle sorte que le bit de poids faible du nombre soit placé dans la position de bit de poids faible du registre et que les bits de poids fort du nombre binaire soient mémorisés dans un ordre croissant de poids, de droite à gauche. De plus, pour certains nombre binaires, il est également nécessaire de remplir les positions de bit de poids fort du registre qui ne comportent pas de bit de nombre binaire avec un bit de remplissage ou un bit de signe du nombre binaire, ce bit de signe étant le bit de poids le plus fort. Jusqu'à présent, l'exécution de cette fonction particulière était assurée par un programme du logiciel.Un tel programme nécessite un nombre important d'instructions qui demandent chacune plusieurs périodes d'horloge, de sorte qutun temps important est nécessaire pour extraire de la mémoire le nombre binaire et pour le ranger dans un registre défini afin qu'il soit prêt pour un traitement suivant. Le désavantage du point de vue rendement, mesuré en termes de capacité de traitement d'un système devant effectuer ces transformations, affecte évidemment de façon défavorable la capacité d'un tel système de traitement de données de sorte qu'il n'est plus compétitif, en particulier pour l'exécution de ces programmes, par rapport à un système de traitement de données organisé pour l'adressage direct des caractères du nombre binaire. La présente invention permet d'avoir un dispositif mettant en oeuvre une seule instruction pour déplacer un nombre binaire de un à quatre caractères, pouvant être composés chacun de 8 ou de 9 bits, à partir d'une mémoire adressable par mots qui comporte quatre emplacements de multiplet par mot. Chaque emplacement de multiplet comporte 9 positions de bit, le caractère de poids fort du nombre binaire étant mémorisé dans n'importe lequel des quatre emplacements de multiplet du mot. L'instruction permet de ranger le nombre binaire dans un registre défini, le nombre binaire étant cadré à droite, c'est-à-dire avec le bit de poids faible du nombre rangé à l'emplacement de bit de poids faible du registre et avec les bits de poids fort du nombre rangés dans le registre dans un ordre de poids croissant de droite à gauche.Toute position de bit de poids fort du registre dans laquelle aucun bit du nombre binaire n'est mémorisé contient un bit de remplissage ou le bit de signe du nombre binaire. En réponse à la réception d'une instruction, le circuit logique de commande de l'unité centrale du système de traitement de données extrait de la mémoire le ou les mots dans lesquels sont contenus les caractères du nombre binaire et charge les mots dans un registre de données d'entrée de mots doubles. L'instruction contient les informations suivantes : l'adresse du mot en mémoire contenant le caractère de poids fort du nombre binaire, le nombre de caractères dans le nombre binaire, la position de multiplet du caractère de poids le plus fort du nombre binaire, si les caractères sont des octets ou des nonets, et si le bit de signe du nombre binaire était explicité.A partir de ces informations, la grandeur ou le nombre de bits dont les mots de données rangés dans le registre de données d'entrée peuvent être décalés par un circuit à décalage est déterminée de façon que le multiplet contenant le caractère de poids fort du nombre binaire soit cadré à gauche. Le multiplet contenant le caractère de poids fort et les autres caractères du nombre binaire dans un ordre de poids décroissant sont chargés dans un registre intermédiaire ayant une capacité de mémoire d'un mot machine. En fonction du nombre de caractères du nombre binaire, du nombre de bits par caractère, égal à 8 ou à 9, du registre dans lequel le nombre binaire doit être mémorisé et de l'explicitation éventuelle du bit de signe du nombre binaire, le contenu du registre intermédiaire est envoyé à un commutateur de format à positions multiples de sélection.La position sélectionnée du commutateur transmet les bits du nombre binaire du registre intermédiaire au bus de sortie de commutateur de format pour les charger dans le registre adressable défini avec les bits du nombre binaire cadrés à droite dans un ordre de poids croissant de droite à gauche. Les positions de bits de poids fort contiennent le bit de signe du nombre binaire si l'instruction l'indique ou des bits de remplissage si l'instruction n'indique pas de signe. Le nombre binaire dans le registre défini est dans une forme telle qu'il est prêt à être traité. Un objet de la présente invention est un dispositif pour mettre en oeuvre une seule instruction servant à déplacer un nombre binaire d'un à quatre caractères, contenant chacun 8 ou 9 bits et mémorisés dans un ou dans deux emplacements de mot d' une mémoire adressable par mots, à partir de la mémoire et à les charger dans un registre défini de telle sorte que le nombre binaire soit cadré à droite et soit prêt pour un traitement suivant. Un autre objet de l'invention est un dispositif pour mettre en- oeuvre, dans un système de traitement de données numériques synchrones, une instruction unique servant à déplacer un nombre binaire de un à quatre caractères, contenant chacun 8 ou 9 bits et mémorisés dans un ou dans deux emplacements de mot d'une mémoire adressable par mot, dans un registre adressable de façon que le nombre binaire soit cadré à droite et soit prêt pour un traitement suivant. Un autre objet de l'invention est de fournir, dans un système de traitement de données numériques synchrones, une instruction qui remplace un programme. écrit pour déplacer un nombre binaire contenu dans une mémoire jusqu'à un registre dans lequel le nombre binaire soit prêt pour un traitement suivant dans l'intervalle de temps minimal. D'autres caractéristiques et avantages de la présente invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels Figure 1 est un schéma de principe d'une partie d'une unité centrale de traitement d'un système de traitement de données qui représente un dispositif selon la présente invention; Figure 2 donne le format d'une instruction; Figure 3 est un schéma fonctionnel d'une partie d'un circuit logique de commande; Figures 4 A-C représentent un exemple des modifications de format d'un nombre binaire quand il est déplacé jusqu'à un registre adressable;; Figures 5 A-L représentent les formats de mots comprenant des caractères d'un nombre binaire quand ils sont envoyés à un commutateur de format et le format du nombre bi naire transmis par un bus de sortie du commutateur de format pour chaque position du commutateur de format; Figure 6 est un schéma fonctionnel d'un élément de commutation d'un commutateur de format à portes de sélection de un parmi dix. Sur la Figure 1 ne sont représentés que les éléments d'une unité centrale de traitement (CPU) 10 qui sont utilisés pour exécuter l'instruction de déplacement dans un registre (MTR). L'unité CPU 10 est un sous-système d'un système de traitement de données tel qu'il est décrit dans le brevet des E.U.A. n0 4 000 487, accordé le 28 Décembre 1976. La première phase de l'opération de déplacement d'un nombre binaire d'une mémoire à un registre consiste, pour le circuit logique de commande 11 représenté sur la Figure 3, à émettre une commande de lecture en direction des emplacements de mémoire où l'instruction MTR est mémorisée, par l'intermédiaire du registre de données de sortie RDO 12. Les circuits de préparation d'instruction de mémoire incluant des circuits pour préparer l'adresse d'un mot en mémoire ne sont pas représentés car ils sont de conception classique et bien connus et ne font pas partie de la présente invention.En réponse à 1'6- mission de cette commande de lecture, c'est-à-dire l'instruction MTR, un mot double est transmis à partir de la mémoire par le bus de service de mémoire ZRMS 13 et il est chargé dans un registre de mot double, comprenant un tampon d'instructions RIB 14 pour mémoriser un premier mot de 11 instruction et un registre de descripteur RDES 16 pour mémoriser un second mot de l'instruction, qui est également appelé parfois un descripteur. Chacun des registres 14 et 16 a une capacité de mémoire d'un mot machine de 36 bits. Les formats d'une instruction 17 et d'un descripteur 18 sont représentés sur la Figure 2. La zone d'adresse Y, correspondant aux positions de bits 0-17 du descripteur 18 mémorisé dans le registre 16, est l'adresse en mémoire du mot dans lequel est contenu le caractère de poids fort du nombre binaire à déplacer jusque dans un registre adressable défini ou déterminé. La zone C, correspondant aux positions de bits 18-20 du descripteur 18, identifie ou définit la position de multiplet, ou le multiplet, du mot mémorisé à lwemplacement de mémoire Y dans lequel est contenu le caractère de poids fort du nombre binaire. Dans le déplacement jusqu'à un registre, la zone C de l'instruction a quatre valeurs possibles puisqu'un mot de 36 bits est divisible en, ou peut contenir, quatre multiplets. Le nombre de caractères constituant le nombre est défini par une zone L des positions de bits 32-35 du descripteur 18.Dans l'instruction MTR, la valeur maximale de L est limitée à 4. La zone de code opérationnel, correspondant aux positions de bits 18-27 de l'instruction 17, définit 1 'ins- truction à exécuter. Quand la zone de bits 18-27 de l'instruction 17 a la valeur qui définit l'instruction comme étant l'instruction MTR, la zone d'adresse Y du descripteur 18 est transférée à un circuit de préparation d'adresse classique 19 du circuit de commande 11 et une commande de lecture de mémoire est transmise du registre de données de sortie RDO 12 à la mémoire du système. En réponse à cette commande de lecture de mémoire, la mémoire envoie au bus de service de mémoire ZRMS 13 les 36 bits du mot mémorisé à l'adresse ou emplacement Y, qui est spécifiée par le descripteur 18.Ce mot est chargé dans la moitié supérieure ou de poids fort RDI-U du registre de mot double de données d'entrée RDI-20 par validation d'une position de commutateur ZRMS-U 0-35 d'un commutateur conditionnel ou à positions multiples classique 22. Les autres positions du commutateur 22 ne sont pas représentées puisqutelles ne sont pas utilisées pour la mise en oeuvre de l'instruction MTR. Quand la mémoire est prête à transmettre le mot à l'emplacement de mémoire Y par le bus de service de mémoire ZRMS 13, une bascule de début d'exécution d'instruction FGIN 24 du circuit de commande 11 représenté sur la Figure 3 est mise à un par des signaux provenant de sources classiques qui indiquent la présence d'une instruction dans les registres 14 et 16 et un mot mémorisé dans un registre de service de mémoire du sous-système de mémoire du système considéré est prêt à être envoyé au bus de service de mémoire ZRMS 13. Les circuits de détection de la présence d'un mot dans un registre sont bien connus dans la technique et ne sont donc pas représentés sur les figures afin de les simplifier, ainsi que la description.Quand la bascule FGIN 24 est mise à un, la moitié supérieure ou de poids fort du commutateur 22, correspondant aux positions de bits 0-35, est validée, ce qui permet de placer le mot sur le bus ZRMS 13 et de le charger dans la moitié de poids fort RDI-U, positions de bits 0-35, du registre de données d'entrée 20. Le code opération, positions de bit 18-27, du mot d'instruction mémorisé dans le tampon d'instruction 14 est envoyé à un décodeur d'instruction 26 qui sélectionne un conducteur 27 en lui envoyant un signal logique 1 qui indique que l'instruction MTR a été envoyée à et décodée par le décodeur 26. Tant qu'un signal logique 1 est présent dans le conducteur 27, un signal logique 1 est envoyé à une des bornes d'entrée des portes ET å trois entrées 28 A-C.Des signaux d'horloge provenant d'une horloge classique 30 sont transmis à une seconde borne d'entrée de chacune des portes ET 28 A-C, puisque l'uni- té CPU 10 est un processeur synchrone. Quand la bascule 24 est mise à un, elle émet un signal logique 1 en direction de la troisième borne d'entrée de la porte 28 A. Avec la bascule 24 mise à 1 et un signal logique 1 sur la ligne 27 qui indiquent que l'instruction MTR a été décodée, l'impulsion ou signal d'horloge suivant provenant de l'horloge 30 entralne 1'émission d'un signal logique 1 en direction de la borne de mise à 1 d'une bascule FGMrRA 32 qui est ainsi mise à 1. Quand la bascule 32 est mise à 1, le circuit de commande 11 a détecté la zone C de position de multiplet du descripteur 18, c'est-à-dire du mot mémorisé dans l'emplacement Y de mémoire contenant le caractère de poids fort du nombre binaire, et le nombre des caractères comprenant le nombre provenant d'une zone L du descripteur 18. A partir de cette information, le circuit de commande 11 détermine si le nombre binaire est mémorisé au-delà d'une limite de mot, c'est-à-dire s'il y a un ou plusieurs caractères du nombre mémorisés dans l'emplacement de mémoire suivant qui a l'adresse qui suit, par exemple (Y + 1). Si le nombre binaire est mémorisé au-delà d'une limite de mot, le circuit de préparation d'adresse 19 du circuit de commande 11 émet une autre commande de lecture en faisant progresser l'adresse Y de un, soit (Y + 1).Ce mot est mémorisé dans la moitié de poids faible RDI-L du registre de RDI 20, aux positions de bit 36-71, par validation des positions de bit 36-71 de la moitié de poids faible ZRMS-L du commutateur ZRMS 22. En présence du signal d'horloge suivant, la bascule FGMURB 34 est mise à I par une impulsion provenant de la porte ET 28 B. L'impulsion de sortie de la porte ET 28 B est envoyée à la borne de remise à zéro de la bascule FGMTRA 32, qui est remise à zéro. Quand la bascule 34 est mise à 1, elle permet le transfert des mots mémorisés dans le registre de données d'entrée 20 dans un registre à décalage classique 38 par l'intermédiaire de la position ZRDI d'un commutateur 36. Le mot contenu aux positions de bit 0-35 de la moitié de poids fort RDI-U du registre 20 est envoyé au registre à décalage 38 par l'intermédiaire d'un bus d'opérande B Z~SB 40 et le mot, éventuellement mémorisé dans les positions de bit 36-71 de la moitié de poids faible RDI-L, est envoyé par le bus d'opérande A Z#SA 42 au registre à décalage 38.En connaissant par la zone C du descripteur 18 les positions de multiplet du mot contenu dans la moitié de poids fort RDI-U du registre 20 dans lequel est mémorisé le caractère de poids fort du nombre binaire, et en sachant que le nombre de bits par position de multiplet est 9, le circuit de commande 11 détermine la valeur du décalage qui doit être appliquée aux mots contenus dans le registre de données d'entrée RDI 20 pour cadrer à gauche les multiplets contenant les caractères du nombre binaire de sorte que le caractère de poids fort occupe la position de multiplet- d'ordre le plus élevé ou de poids fort sur le bus de sortie du registre à décalage ZSHF 43. Le bus ZSHF 43 est un conducteur omnibus d'un mot, c1 est à-dire qu'il est composé de 36 conducteurs pour transporter ou transmettre 36 bits d'information en parallèle. La valeur de décalage appliquée aux signaux transmis au registre à décalage 38 est égale à 9(C-1). Par exemple, si le caractère de poids fort du nombre binaire est contenu dans la seconde position de multiplet, il est alors nécessaire, pour cadrer à gauche les multiplets dans lesquels les caractères du nombre binaire sont présents, de décaler de 9 positions de bit à gauche le contenu du registre RDI 20. Les signaux représentant la quantité ou valeur nécessaire du décalage sont envoyés au registre à décalage 38 à partir du circuit de commande 11 par des conducteurs,non représentés car ils sont de conception classique et bien connus dans la technique et qu'ils ren draient les figures plus compliquées et plus difficiles à comprendre.Les mots envoyés au registre à décalage par les bus Z~PB et Z#PA sont décalés à gauche de sorte que le multiplet contenant le caractère de poids fort du nombre binaire soit cadré à gauche. Un nombre maximal de quatre multiplets, contenant les caractères du nombre qui sont disposés en ordre de poids décroissant de gauche à droite, sont présents sur, ou envoyés sur les bus de sortie de registre à décalage ZSHF 43 de 36 bits, et, par l'intermédiaire de la position ZSHF d'un commutateur de sélection par portes 44, à un registre intermédiaire RIM 46 qui est validé pour les mémoriser par des signaux de commande provenant du circuit de commande 11. Quand l'horloge 30 engendre l'impulsion d'horloge suivante, la porte ET 28 C est validée pour mettre à 1 une bascule FGUIRC 48 et pour remettre à zéro la bascule FGMTRB 34. Quand la bascule FGMTRC 48 est mise à 1, le mot contenu dans le registre intermédiaire RIM 46 est envoyé au bus de registre intermédiaire ZRIM 50 qui est connecté à un commutateur de format 52. Le commutateur de format 52 est un commutateur de sélection par portes de 1 parmi 10, qui modifie le format des signaux du mot machine qu'il reçoit par le bus ZRIM 50 de manière à cadrer à droite le nombre binaire qu'il a reçu par un bus de sortie de registre à décalage 54. Les formats désignés par RIM-0, Figure 5A, et par RIM-1, Figure 5F, sont les deux formats d'un nombre binaire sur le bus ZRIM 50. Sur les Figures 5 B-E et 5 G-L sont représentés les formats produits par chacune des 10 positions FS 0-9. La position validée du commutateur 52 est déterminée à partir des informations contenues dans les mots d'instruction mémorisés dans les registres 14 et 16 du circuit de commande 11. Le type de caractère C, qu'il soit un caractère de 8 bits ou de 9 bits, est identifié par la zone B, position de bit 22, du descripteur 18, et le nombre de caractères constituant le nombre binaire est spécifié par la zone L, positions de bit 32-35, du descripteur 18.La zone de signe explicité SE, position de bit 21, du descripteur 18 détermine si le bit de signe, qui est le bit de poids fort du nombre binaire, doit être utilisé pour remplir dans le bus ZFS 54 les posi tions de bit de poids fort non nécessaires ou non utilisées pour la transmission du nombre. Cette information est utilisée par le circuit de commande 11 pour sélectionner la position de commutateur FS 0-9 qui doit etre validée. De plus, le registre adressable, dans lequel le nombre binaire représenté par les signaux sur le bus de sortie de commutateur de format doit être mémorisé, est spécifie dans une zone RECR, positions de bit 14-17, de l'instruction 17.Huit des dix registres, adressables directement, de l'exemple de réalisation préféré de l'invention, sont des registres d'index EX 0-7 qui sont des registres de demi-mots, c'est-à-dire qui ont seulement une capacité de mémoire de 18 bits ou d'un demi-mot. Les autres registres adressables sont le registre de A, RA 60, et le registre de Q, RQ 62, qui sont chacun des registres d'un mot entier. Une autre restriction est que si le nombre binaire doit être mémorisé dans les registres EX 0, 1, 4 et 5 du banc de registres 56, le nombre binaire peut alors comporter au plus deux caractères C et que ces deux caractères doivent être placés dans les conducteurs de la moitié de poids fort FS-U des positions de bit 0-17 de bus ZFS 54.Si un ou deux caractères du nombre binaire doivent être mémorisés dans des registres d'index EX 2, 3, 6 et 7, les caractères doivent être transmis par les positions de bit 18-35 de la moitié de poids faible ZFS-L du bus ZFS 54. Le registre dans lequel le nombre binaire doit être mémorisé, le nombre de caractères dans le nombre, et si les caractères sont des caractères de 8 ou de 9 bits, déterminent quelle position du commutateur de format 52 doit être validée. Comme les nombres binaires sont envoyés sur le bus de sortie de commutateur de format 54 par le commutateur de format 52, ils sont cadrés à droite par rapport à une limite de mot ou de demi-mot, avec les bits du nombre binaire classés en ordre de poids et avec le bit de poids faible placé dans la position de bit de poids faible si le nombre binaire est formé de 1, 2, 3 ou 4 caractères. Si la zone d'explicitation de signe SE est à 1 logique, le circuit d'explicitation de signe 64 engendre un signal logique 1 transmis dans les positions de bit de poids fort du bus ZFS 54, si les positions de bit ne sont pas utilisées pour mémoriser des bits du nombre binaire et si le bit de poids fort du nombre binaire est un 1. Le circuit 64 envoie un 0 dans ces positions si le bit de poids fort du nombre binaire est un 0.Si le bit d'explicitation de signe est un 0, le circuit d'explicitation de signe 64 engendre alors un 0 ou un bit de remplissage dans toute position de bit de poids fort du bus 54 non nécessaire pour la transmission des bits d'un nombre binaire au registre. Les signaux sur le bus de sortie de commutateur de format 54 sont transmis par un commutateur 66 et un bus ZB-67 aux registres RX 0-7, RA et RQ. Le registre défini par la zone RECR de l'instruction 17 est validé par des signaux de commande provenant du circuit de commande 11 pour placer les bits dans les conducteurs du bus ZB 67. Le nombre binaire contenu dans les registres RX 0-8, RA et RQ est dans le format convenable, de sorte qu'il peut etre transmis par exemple à l'unité ari thmétique binaire de l'unité CPU 10.Quand l'horloge 30 envoie l'impulsion suivante, une bascule FG~F 68 de fin d'exécution d'instruction est mise à un par l'impulsion d'horloge émise par l'horloge 30, ce qui valide une porte ET 70 qui remet à zéro la bascule FGMTRC 48, et la mise à un de la bascule FG~F signale la fin d'exécution de l'instruction. Le circuit logique de commande 11 est alors prêt à mettre en oeuvre l'instruction suivante qui est à charger dans les registres d'instruction 14 et 16. La Figure 4 donne un exemple des transformations qui se produisent sur des mots mémorisés dans deux emplacements de mémoire Y et Y + 1, en faisant déplacer une instruction dans un registre jusqu'à ce que le nombre binaire qui était contenu dans ces deux emplacements de mémoire soit mémorisé dans un registre adressable RA ou RQ ou RX 0-7. Pour expliquer ce processus, on va supposer qu'un nombre binaire est composé de trois caractères CO, Cl et C2 dont le caractè- re CO de poids fort est contenu dans un emplacement de multiplet B2, aux positions de bit 18 à 26. Puisque le nombre de caractères C constituant le nombre binaire est 3 dans cet exemple, le nombre binaire stétend au-delà d'une limite de mot entre des mots qui ont été mémorisés dans les emplacements Y et Y + 1. Le mot de 36 bits provenant de l'emplacement de mémoire Y est chargé dans la moitié de poids fort RDI-U du re gistre RDI 20, aux positions de bit 0-35, et le mot provenant de l'emplacement de mémoire Y + 1 est chargé dans la moitié de poids faible RDI-L du registre RDI-20, aux positions de bit 36-71, comme la Figure 4A l'indique. Les carac tères des nombres binaires de cet exemple contiennent 8 bits, ou sont des octets, et sont désignés par C. Un caractère composé de 9 bits est désigne par C'.La première phase de lto- pération de déplacement de instruction dans un registre consiste à cadrer à gauche les multiplets contenant les caractères du nombre binaire de sorte que les multiplets soient cadrés à gauche quand ils sont mémorisés dans le registre intermédiaire RIM 46 de la Figure 4B. La zone C du descripteur 18 représentée sur la Figure 2 définit les positions de multiplet du mot contenu dans l'emplacement Y qui comprend le caractère CO de poids fort.Le nombre de positions de bit dont le contenu du registre de données d'entrée RDI 20 doit être décalé à gauche est égal à 9(C - 1), ou 18 bits dans cet exemple, de sorte que si le contenu du registre RDI-20 est décalé à gauche de 18 positions de bit, le multiplet B2 contenant le caractère CO de poids fort est cadré à gauche quand il est rangé dans le registre RIM 46, comme l'indique la Figure 4B. Jusqu'à ce point de la mise en oeuvre de l'instruction, il n'y a pas à faire de distinction si les caractères du nombre binaire sont des octets ou des nonets. En sachant que les caractères C du nombre binaire sont des octets définis par la position de bit 22 de la zone B du descripteur 18, le nombre de caractères défini par la zone L et le registre dans lequel le nombre binaire doit être mémorisé qui est défini par les positions de bit 14-17 de 1'instruction 17, le circuit de commande 11 sélectionne dans le commutateur de format 52 à sélection par portes de un parmi dix une position qui, une fois validée ou sélectionnée, provoque le cadrage à droite des 3 caractères CO, Cl et C2 du nombre binaire sur le bus de sortie de commutateur de format ZFS 54. En se référant à la Figure 5, on voit que cette position est la position de commutateur FS-5 dans l'exemple représenté sur la Figure 4.Quand la position de commutateur FS-5 est validée par les signaux de commande émis par le circuit de commande ll > les bits de remplissage des positions de bit 0, 9 et 18 du mot mémorisé dans le registre RIM sont éliminés, c'est-à-dire non transmis par absence de connexions avec le bus de sortie ZFS 54, et le caractère C2 est placé de sorte que, lorsqutil est mémorisé dans le registre RA par exemple, le bit de poids faible du caractère C2, c'est-à-dire le bit 26, soit cadré à droite, c'est-à-dire qu'il soit mémorisé dans la position de bit 35, les autres bits des caractères CO, Cl et C2 étant disposés en ordre de poids croissant de droite à gauche, comme l'indique la Figure 5H.Si la zone d'explicitation de signe SE, position de bit 21, du descripteur 18 est à 1 logique, le reste des positions de bit de poids fort SX sur le bus ZFS 54, c'est-à-dire les positions de bit 0 à 11 dans cet exemple, a alors la même valeur binaire que celle du bit de poids fort du nombre binaire; à savoir, celle du bit de la position 12. Si le bit d'explicitation de signe est un 0 logique, les positions de bit de O à 11 d'explicitation de signe contiennent alors des bits de remplissage, c'est-à-dire des 0 logiques. L'instruction MrR identifie le registre dans lequel le signal binaire cadré à droite doit être mémorisé et le circuit de commande 11 engendre les signaux nécessaires pour valider le registre adressé afin d'y mémoriser les signaux qu'il reçoit par le bus ZB 67, de façon bien connue. Les registres RX 0, 1, 4 et 5 sont connectés au bus ZB-U de sorte que les conducteurs des bits de poids fort sur le bus ZB 67, correspondant aux positions de bit 18 à 35, peuvent y être mémorisés. Les bits de la moitié de poids faible ZB-L du bus ZB 67, c'est-à-dire correspondant aux positions de bit 18 à 35, peuvent être mémorisés dans les registres RX 2, 3, 6 ou 7.Dans l'exemple de la Figure 4, le nombre binaire est composé de trois caractères CO, Cl et C2 de sorte que ce nombre binaire ne peut être mémorisé que dans l'un des registres de mot entier RA, RQ. Quand le nombre binaire est mémorisé dans le registre adressé, le nombre binaire est cadré à droite par rapport à une limite de mot entier ou par rapport à une limite de demi-mot, un bit de remplissage ou le bit de signe étant mémorisé dans des positions de bit de poids fort non utilisées dans le registre adressé, en fonction de la valeur du bit d'explicitation de signe placé dans le descripteur 18. Le nombre binaire, une fois mémorisé dans le registre défini par le mot d'instruction 17, est prêt à être traité par des instructions qui suivent. Le bit d'explicitation de signe est nécessaire dans le cas où les unités arithmétiques binaires de l'unité CPU 10 sont définies pour traiter 36 bits en parallèle Pour éviter de modifier la structure interne de l'unité CPU 10, en particulier pour des unités telles que l'unité arithmétique binaire qui doivent traiter des nombres binaires de moins de 36 bits, et en particulier si les nombres binaires sont établis dans la notation avec signe de complément à 2, l'utilisation de bits d'explicitation de signe est nécessaire pour éviter des erreurs de calcul possibles, comme cela est bien connu. Le format d'un mot de 36 bits désigné RIM-O, qui est typique du format d'un mot mémorisé dans le registre intermédiaire RIM 46 quand le nombre binaire est composé de ca ractères de 9 bits, est représenté sur la Figure 5A. Une fois mémorisé dans le registre RIM 46, le nombre binaire est cadré à gauche de sorte que les caractères C 0-3 sont disposés comme sur la Figure 5A. On notera qu'il n'y a pas de bits de remplissage quand les caractères du nombre binaire sont des nonets. Quand le commutateur de format 52 est mis dans son état de 0, FS-O, le contenu du registre intermédiaire 46 est envoyé au bus de sortie de commutateur de format ZFS 54 sans modification.Si le nombre de caractères C' du nombre binaire est 3, les signaux de commande envoyés au commutateur 52 par le circuit de commande 11 valident ou sélectionnent une position FS 1, et il en résulte que seuls les 3 caractères de poids fort C'O, C'1 et C'2 sont envoyés au bus ZFS 54 et sont mémorisés dans un des registres définis, RA ou RQ. Si le bit d'explicitation de signe est à 1, les bits de positions 0 à 8 sont alors les mêmes que les signaux binaires mémorisés dans une position de bit 9. Si les nombres binaires mémorisés dans le registre RIM contiennent seulement deux caractères, C'O et C'1, le commutateur de format 52 est alors mis dans son état désigné par FS-2, sur la Figure 5D, ce qui entraine le cadrage à droite des deux caractères C'O et C'1. Si le bit d'explicitation de signe est à 1, les bits des positions de bit 0 à 17 ont alors la même valeur que le bit de position 18. Si seul le premier caractère, ou caractère de poids fort, C'O de 9 bits doit être utilisé et mémorisé dans un registre défini, la position de commutateur FS 3 est alors validée et le format des signaux sur le bus FS 54 est celui représenté sur la Figure SE. Si le bit d'explicitation de signe est à 1, les bits de positions de bit 0-26 ont alors la même valeur que le bit de position 27. Si le nombre binaire est composé de deux caractères au plus et si les caractères doivent être mémorisés dans un registre du banc de registres d'index 56, RX O, 1, 4 et 5, la position de commutateur FS-O est alors validée s'il y a deux caractères dans le nombre, ce qui entraîne que les deux premiers caractères C'O et C'1 soient placés dans la moitié de poids fort du mot, aux positions de bit 0-18. Si un seul caractère doit être mémorisé dans un de ces quatre registres, la position de commutateur FS-1 est validée. Si les caractères doivent être mémorisés dans la moitié de poids faible du banc de registres d'index 58, RX 2, 3, 6 et 7, la position de commutateur qui doit être validée ou sélectionnée est alors FS2 si le nombre binaire est composé de deux caractères, et FS3 si le nombre binaire n'est composé que d'un caractère. Le format désigné par RIM-1, sur la Figure 5F, représente la disposition des caractères C qui sont des octets tels que ceux présents dans le registre intermédiaire RIM 46 ou tels que ceux envoyés sur le bus ZRIM 50, après avoir été cadrés à gauche de sorte que le caractère de poids fort CO soit placé dans la position de multiplet de poids fort BO. Puisque les caractères sont des octets, un bit de remplissage, défini par une ligne en diagonale de gauche à droite, est mémorisé dans la position de bit de poids fort de chaque multiplet contenant un caractère, c'est-à-dire les positions de bit 0, 9, 18 et 27 de la Figure 5F. Si le nombre binaire est composé de 4 octets C 0-3, le commutateur de format 52 est alors mis dans sa position ou état désigné par FS-4 qui en tralne le cadrage à droite des 4 octets C 0-3, le bit 35 de poids faible du nombre étant placé dans la position 35 et le bit de poids fort du nombre dans la position 4, quand le nombre binaire est transmis par le bus ZFS 54.Les bits de remplissage présents dans le registre RIM 48 sont éliminés, de sorte que les bits du nombre binaire sont -disposés en ordre de poids croissant de droite à gauche, comme la Figure 5G l'indique. Si le bit d'explicitation de signe est présent, les bits des positions 0-3 ont alors la même valeur que le bit de la position 4. Si le nombre binaire est composé de 3 octets C 0-2, le commutateur 52 est alors mis dans son état FS-5 qui entraîne le cadrage à droite du nombre binaire, le bit de poids faible 26 du nombre binaire étant placé dans la position de bit 35 et le bit de poids fort du# caractère de poids fort CO, c'est-à-dire le bit 1, dans la position de bit 12, comme la Figure 5H l'indique.Si le bit d'explicitation de signe est à 1, les bits de positions 0 à 11 ont alors la même valeur que les bits contenus dans la position de bit 12. Si le nombre binaire est composé de deux octets C O et C 1, le commutateur 52 est alors mis dans son état correspondant à FS-6, sur la Figure 51, et les deux caractères C O et C 1 occupent les positions de bit 20-35, et si le bit d'explicitation de signe est à 1, les bits des positions 0 à 19 ont alors la même valeur que le bit de la position 20. Si le nombre binaire est composé d'un seul caractère-octet C 0, le commutateur 52 est mis dans son état FS-7, sur la Figure 5J, et le format des signaux sur le bus ZFS 54 est tel qu'il est représenté sur la Figure 5J. Si le bit d'explicitation de signe est à 1, les bits des positions 0 à 27 ont la même valeur que le bit de la position 28. Comme on l'a souligné plus haut, pour mémoriser un demi-mot dans le banc de registres 56, les bits du demi-mot doivent être placés dans les conducteurs, positions de bits 0 à 17, du bus ZFS 54 et la position de commutateur FS-8 est validée, ce qui rend les deux caractères C O et C 1, dans la moitié de poids fort d'un mot, prêts à être mémorisés dans celui des registres RX 0, 1, 6 ou 7 qui est validé conformément à la définition du registre adressable par la zone RECR de l'instruction 17. Si le bit d'explicitation de signe est à 1 ou présent, quand le commutateur 52 est dans l'état FS-8, les bits de positions 0 et 1 ont alors la même valeur que le bit contenu dans la position 2. Si le commutateur 52 est dans l'état FS-9, un seul octet C 0 est présent et il est cadré à droite contre la limite de demi-mot 71 entre les positions de bit 17 et 18.Si le bit d'explicitation de signe est à 1, les bits contenus dans les positions 0 à 9 ont la meme valeur que celui contenu dans la position 10, comme la Figure 5L l'indique. La Figure 6 est un schéma de principe ou fonctionnel d'un élément de commutateur à portes de sélection de un parmi dix du commutateur de format 52, cet élément sélectionnant celui de dix signaux logiques, envoyés aux bornes d'entrée D 0-9, qui est transmis à une borne de sortie ZO de l'é- lément de commutation 72. La borne ZO est alors connectée à un conducteur de bus de sortie de commutateur 54, correspondant à la position de bit de poids fort, qui est la position de bit 0 par exemple. Puisqu'un mot machine est composé de 36 bits dans une réalisation préférée de l'invention, le commutateur 52 comporte 36 éléments de commutation 72. Chaque élément 72 est pourvu de 10 portes ET à 5 entrées 74 0-9.Celle des portes ET 74 0-9 qui est validée est déterminée par les signaux de commande de sélection de porte S1, S2, S4 et S8 provenant de la source des signaux ou circuit de commande 11. Les signaux S1, S2, S4 et S8 sont transmis respectivement à des amplificateurs ou circuits tampons 76 0-3 de conception classique. Les amplificateurs 76 0-3 engendrent à leur sortie les signaux de commande S1, S2, S4 et S8, et leurs compléments S1, S2, S4 et S8 sont transmis à quatre bornes d'entrée de chacune des portes ET à 5 entrées 74 0-9, de sorte qu'une seule des portes 74 0-9 peut être sélectionnée ou validée à tout instant. Celle des portes ET 74 0-9 qui est validée est déterminée par les valeurs binaires de S1, S2, S4 et S8 à tout instant donné. Les autres bornes d'entrée de chacune des portes ET 74 0-9 sont connectées respectivement à une des bornes d'entrée D 0-9 auxquelles sont transmis des signaux logiques ou bits sur le bus ZRIM 50 ou des signaux provenant des circuits d'explicitation de signe 64. En plus des signaux de commande de sélection de porte S1, 82, S4 et S8 transmis aux amplificateurs 76 0-3, des signaux logiques de validation EA et EB sont envoyés à une porte ET de validation 78, le signal de sortie d'une porte de validation 70 est transmis à une borne d'entrée d'une porte ET de sortie 80. Les portes 78 et 80 sont, dans l'exemple de réalisation préférée de l'invention, des portes ET à deux bornes d'entrée. La porte 80 engendre à sa sortie le signal ZO et son signal de sortie inverse ou de complément ZO.En fonction des valeurs de S1, S2, S4 et S8, et si les signaux de validation EA et EB sont présents, le signal transmis à la borne sélectionnée des bornes d'entrée D 0-9 de l'élément 72 est alors présent ou apparaît à la borne de sortie ZO, et ainsi dans la position de bit 0, correspondant à la position de bit de poids fort du bus de sortie de registre à décalage ZFS 54. Les bits d'un mot machine sont identifiés sur les Figures 5A-F. Les positions de bit des caractères des nombres binaires sur le bus ZRIM 50 pour chaque position du commutateur de format 52 sont compris dans les formats de sortie des Figures 5B-E el;5G-L. Les bits d'explicitation de signe SX sont transmis au circuit d'explicitation de signe 64. Il est évident pour l'homme de l'art qui dispose des informations fournies plus haut qu'on peut connecter les bornes d'entrée D 0-9 des circuits des éléments commutateurs 72 aux conducteurs appropriés de bus intermédiaire ZRIM 50 et au circuit d'explicitation de signe 64 pour constituer les formats des nombres binaires du bus de sortie ZFS 54 pour chacun des dix états ou positions du commutateur 52, comme il est représenté sur la Figure 5. De ce qui précède, il semble évident que la présente invention donne des moyens matériels pour mettre en oeuvre une instruction qui déplace rapidement et de façon fiable jusqu'à un registre adressable un nombre binaire de 1 à 4 ca ractères, pouvant comporter chacun 8 ou 9 bits, et dans lequel le caractère de poids fort peut être mémorisé dans n'importe quelle position de multiplet d'un mot. Le nombre binaire est déplacé jusqu'à un registre adressable défini en étant cadré à droite et ordonné de telle sorte que le bit de poids faible soit placé dans la position de bit de poids faible du registre et que les autres bits du nombre binaire soient disposés dans un ordre de poids ou d'importance croissant de droite à gauche. Le bit de signe du nombre binaire peut être explicité pour remplir les positions de bit de poids fort dans le registre si le bit d'explicitation de signe du descripteur est mis à un. REVENDICATIONS 1. Circuit pour recomposer un nombre binaire pur, caractérisé en ce qu'il comprend un registre de données d'entrée (20) agencé pour mémoriser un premier et un second mot de n bits, les n bits de chaque mot étant divisibles en p multiplets de q bits par multiplet, où n, p, q, sont des entiers différents de 0; chacun des p multiplets étant constitué pour contenir un caractère du nombre binaire, chaque caractère comportant q ou q-l bits, le nombre de caractères du nombre binaire ne dépassant pas p, le premier dalot mémorisé dans le registre de données d'entrée contenant le caractère de poids fort du nombre binaire qui est mémorisé dans une position de multiplet identifiée du mot mémorisé dans le registre, les autres caractères du nombre binaire étant mémorisés dans des emplacements de multiplet d'un ordre d'importance ou de poids décroissant;; un circuit à décalage (38) connecté au registre de données d'entrée pour décaler les mots mémorisés dans le registre de données d'entrée de sorte que le multiplet du premier mot contenant le caractère de poids fort du nombre binaire soit cadré à gauche et pour mémoriser les multiplets des mots contenant les autres caractères du nombre binaire dans un registre intermédiaire ayant une capacité de mémoire d'un seul mot, les multiplets contenant les caractères du nombre binaire étant disposés dans un ordre de poids décroissant de gauche à droite; un commutateur de format (52) pour recomposer les mots mémorisés dans le registre intermédiaire de sorte que les bits du nombre binaire soient cadrés à droite et pour mémoriser le nombre binaire recomposé par le commutateur de format dans un registre adressable (RXO.. .7). 2. Circuit selon la revendication 1, caractérisé en ce que le commutateur de format (52) comprend des moyens pour engendrer des bits d'explicitation de signe pour remplir les positions de bit de poids fort du registre adressable qui ne sont pas utilisées pour mémoriser les bits du nombre binaire. 3. Circuit selon l'une quelconque des revendications 1 et 2, caractérisé en ce que n=36, p=4 et q=9. 4. Circuit pour recomposer un nombre binaire pur, caractérisé en ce qu'il comprend un registre de données d'entrée (20) agencé pour mémoriser un premier et un second mot composés chacun de n bits, chaque mot étant divisé en 2 multiplets composés chacun de g bits; les mots mémorisés dans le registre de données d'entrée contenant un nombre binaire d'au plus g caractères dont chacun comporte q ou q - 1 bits, le caractère de poids fort du nombre étant contenu dans un multiplet du premier mot; une source de signaux de commande (11); un circuit à décalage (38); un circuit pour envoyer les mots mémorisés dans le registre de données d'entrée au circuit à décalage, celui-ci étant agencé pour engendrer un mot à sa sortie par décalage des multiplets du premier et du second mot en réponse à des signaux de commande envoyés par la source de signaux de commande, de sorte que le multiplet contenant le caractère de poids fort du nombre binaire soit cadré à gauche dans le mot de sortie du circuit à décalage, et pour mémoriser ce mot de sortie dans un registre intermédiaire;; un commutateur de format (52) comportant r positions et un bus de sortie (54); un circuit pour transmettre le mot de sortie de circuit à décalage, mémorisé dans le registre intermédiaire, au commutateur de format, ledit commutateur de format étant agencé pour changer le format des signaux binaires du mot mémorisé dans le registre intermédiaire en un format de mot, apparaissant dans le bus de sortie du commutateur de format, en réponse à des signaux de commande provenant de la source de signaux de commande, le format de mot sortant du commutateur étant en relation prédéterminée avec celui du mot transmis à ce commutateur et le mot de sortie du commutateur de format apparaissant dans le bus de sortie du commutateur ayant un format tel qu'il soit cadré à droite, le bit de poids faible du nombre binaire étant placé dans la position de bit de poids faible et les autres bits du nombre binaire étant disposés dans un ordre d'importance ou de poids croissant; un groupe de registres adressable (RXO...7); un circuit pour transmettre le mot de sortie de commutateur de format, par le bus de sortie du commutateur, au groupe de registres adressables; un registre défini dans ledit groupe de registres adressables pour mémoriser le mot sortant du commutateur par ledit bus en réponse à un signal de commande provenant de la source de signaux de commande; et, un circuit d'explicitation de signe (64) connecté au commutateur de format et agencé pour mémoriser le bit de signe du nombre binaire dans les positions de bit de poids fort du registre adressable non utilisées pour mémoriser les bits du nombre binaire en réponse à des signaux de commande provenant de la source de signaux de commande. 5. Circuit selon la revendication 4, caractérisé en ce que n=36, p=4 et q=9. 6. Circuit selon l'une quelconque des revendications 4 et 5, caractérisé en ce que r=10. 7. Circuit pour recomposer un nombre binaire pur, caractérisé en ce qu'il comprend une source de signaux de commande (11); un registre de données d'entrée (20) agencé pour mémoriser les signaux binaires d'un premier et d'un second mot, chaque mot contenant n bits divisés en p multiplets, de q bits chacun; ledit registre de données d'entrée (20) étant agencé pour mémoriser un premier et un second mot contenant un nombre binaire d'au plus p caractères, au moins un caractère du nombre binaire étant contenu dans un emplacement de multiplet défini du premier mot et les autres caractères du nombre étant mémorisés dans des positions de multiplet voisines dans un ordre d'importance ou de poids décroissant de gauche à droite dans le registre de données d'entrée; un registre intermédiaire (46);; un circuit à décalage (38) connecté au registre de données d'entrée pour décaler les multiplets contenant les caractères du nombre binaire mémorisés dans le registre de données d'entrée en réponse à des signaux de commande provenant de la source de signaux de commande, de sorte que le multiplet contenant le caractère de poids fort du nombre binaire soit cadré à gauche, et pour mémoriser les multiplets contenant les caractères du nombre binaire dans le registre intermédiaire, les multiplets contenant les caractères du nombre binaire étant disposés dans un ordre de poids décrois- sant de gauche à droite; un circuit pour mémoriser les signaux de sortie du circuit à décalage dans le registre intermédiaire; un groupe de registres adressables (RX0...7) pour mémoriser un mot de données;; un commutateur de format (52) connecté au registre intermédiaire et agencé pour changer le format du mot de données mémorisé dans le registre intermédiaire en réponse à des signaux de commande provenant de la source de signaux de commande, de sorte que le nombre binaire soit cadré à droite; et, un circuit pour mémoriser le nombre binaire dans un registre défini dans ledit groupe de registres adressables, les bits du nombre binaire étant disposés dans un ordre de poids croissant de droite à gauche. 8. Circuit selon la revendication 7, caractérisé en ce qu'il comprend en outre un circuit d'explicitation de signe (64) connecté au commutateur de format de sorte que, lorsque le commutateur de format est validé par un signal de commande provenant de la source de signaux de commande, il transmette le bit de signe du nombre binaire dans les positions de bit de poids fort dudit registre adressables qui ne sont pas utilisées pour mémoriser les bits du nombre binaire. 9. Circuit selon l'une quelconque des revendications 7 et 8, caractérisé en ce que n=36, p# et q=9. 10. Circuit pour recomposer un nombre binaire pur, caractérisé en ce qu'il comprend un registre de données d'entrée (20) agencé pour contenir un premier et un second mot composé chacun de n bits divisés en n multiplets de q bits chacun, où n, p et q sont des entiers différents de O; un nombre binaire comportant q ou q - I bits par caractère mémorisé dans les mots, avec un caractère par multiplet, le caractère contenant le bit de poids fort du nombre binaire étant le caractère de poids fort; un registre d'instruction (36) agencé pour contenir un premier et un second mot d'instruction; un circuit de commande (11) connecté au registre d'instruction pour engendrer des signaux de commande afin de mettre en oeuvre une instruction mémorisée dans le registre d'instruction, ce circuit de commande étant agencé pour engendrer des signaux de commande assurant, en réponse à une instruction pour déplacer un nombre binaire d'une mémoire à un registre adressable, la mise en oeuvre desdits mots d'instruction;; un circuit à décalage (38) connecté au registre de données d'entrée, ce circuit étant agencé pour décaler les mots contenant le nombre binaire qui lui est transmis par le registre de données d'entrée d'une valeur prédéterminée pour engendrer un mot à sa sortie en réponse à des signaux de commande provenant dudit circuit de commande; un registre intermédiaire (46) pour mémoriser le mot de sortie de circuit à décalage;; un commutateur de format (52) connecté au registre intermédiaire et ayant r états possibles et comportant un bus de sortie (54), ce commutateur de format recomposant le mot de sortie de circuit à décalage transmis par le circuit à décalage de manière que le format des signaux du mot de sortie de commutateur de format dans les conducteurs du bus de sortie de commutateur de format soit en relation prédéterminée avec celui du mot de sortie du circuit à décalage transmis au commutateur de format en fonction de l'état du commutateur; un groupe de registres adressables (RX0...7) connectés au bus de sortie du commutateur de format et au circuit de commande pour mémoriser les signaux du mot, sortant du commutateur de format par son bus de sortie, dans celui des registres adressables qui se trouve validé;; ledit circuit de commande (11) étant agencé pour engendrer des signaux pour permettre de décaler à gauche des mots mémorisés dans le registre de données d'entrée (20) afin de cadrer à gauche les multiplets des mots contenant les caractères du nombre binaire, de sorte que le multiplet du mot de sortie de circuit à décalage contenant le caractère de poids fort du nombre binaire soit cadré à gauche, et pour permettre au registre intermédiaire (46) de mémoriser le mot de sortie de circuit à décalage; ledit circuit de commande (11) étant agencé pour engendrer des signaux de commande pour permettre la transmission du mot de sortie de circuit à décalage mémorisé dans le registre intermédiaire au commutateur de format (52), pour permettre le passage du commutateur dans l'état où les bits du nombre binaire contenus dans le mot de sortie de commutateur de format sont cadrés à droite d'une limite de mot et pour permettre au registre adressable validé par l'instruction de mémoriser le mot sortant du commutateur de format par le bus correspondant. 11. Circuit selon la revendication 10, caractérisé en ce que la limite de mot est une limite de demi-mot. 12. Circuit selon l'une quelconque des revendications 10 et 11, caractérisé en ce que n=36, p=4 et q=9. 13. Circuit selon l'une quelconque des revendications 10 à 12, caractérisé en ce que r=10. 14. Circuit selon l'une quelconque des revendications 10 à 13, caractérisé en ce qu'il comprend en outre un circuit d'explicitation de signe (64) connecté au commutateur de format pour transmettre, lorsque ce commutateur est validé par un signal de commande provenant du circuit de commande, le bit de signe du nombre binaire aux conducteurs de bits de poids fort du bus de sortie de commutateur qui ne sont pas utilisés pour transmettre les bits du nombre binaire.