La présente invention concerne les portes et réseaux logiques programmables. On conpatt dans la technique des ensembles programmables de portes logiques dans lesquels les portes sont connectées par des liaisons fusibles, ces connexions pouvant être coupées par passage, dans les liaisons fusibles, de courants beaucoup plus élevés que ceux rencontres lors de la commutation à des niveaux logiques normaux, au point de faire fondre les liaisons. Une fois programmés, ces ensembles logiques ne peuvent généralement pas être reprogrammés. On connaît dans la technique des ensembles logiques programmables électriquement altérables utilisant des transistors à effet de champ du type GIMOS, à savoir du type métal-oxyde-semi- conducteur à mémoire rémanente à injection de grille. La tension de seuil (VT) qui doit être appliquée entre la source et la grille d'un tel dispositif pour le mettre en état d'être conducteur entre sa source et son drain peut être modifiée sur la base de tensions plus élevées que la normale appliquées entre sa grille et sa source ou son drain. Les transistors à effet de champ du type GIMOS sont décrits, en tant que dispositifs, dans le brevet des Etats-Unis d'Amérique n 4 162 504, le type de transistor à effet de champ GIMOS décrit dans ce brevet ayant une structure de grille flottante qui ne recouvre pas sa région de source ou de drain et est disposée sous l'électrode de grille normale, et dans la demande de brevet des Etats-Unis d'Amérique n 181 662 déposée le 26 août 1980 par S.T. Esu sous le titre "ELECTRICALLY PROGRAb%,ABLE, FLOATING GATE READ ONLY MEMORY DEVICE AND METHOD FOR MAKiNG SAEW'", le type de transistor à effet de champ GlMOS décrit daos cette demande ayant une grille flottante qui recouvre une et une seule de ses régions de source et de drain et est dispesée sous l'électrode de grille normale. Les ensembles logiques construits a i'aide de ces dispo- sitifs ont donc utilisé dans leur structure des transistors à effet de champ d'un seul type de conductivité. Dans des réseaux logiques, qui ne sont pas programmables et font appel à des transistors à effet de champ ayant des tensions de seuil VT fixes, il est apparu que des transistors à effet de champ du type MOS (métal-oxydesemiconducteur) à symétrie complémentaire permettaient des économies de ia consommation électrique d'attente. Chaque paire du type "COSMOS" (il s'agit d'uoe marque déposée de la societó RCA Corporation pour designer des ensembles logiques du type iMOS à symnetrie complémentaire), comprenant un transistor à effet de champ de canal p et un transistor à effet de champ de canal n disposés en série entre deux bornes de tension d'alimentation, peut être faite avec des transistors qui non seulement ont des types de conductivité complémentaires, mais ont également des tensions de seui] V qui p-ssèdent la mnrme amplitude, ceci donnant un degré élevé d'inmun-té vis-à-vis du bruit aux circuits logiques incorporant de tels dispositifs. L'invention permet d!étendre ies avantages indiqués ci-dessus au, pertes logiques programmables et aux réseaux de ces portes disposées en connexions mutuelles. Selon l'invention, les connexions de réseau électriques des canaux de paires de transistors à effet de champ "COSMOS" qui définira'ent une grille logique ou un ensemble logique classiques sont modi'iées selon l'invention de manière à contenir en disposition appropriée les canaux de transistors à effet de chamip à tension de seuil proQrarnabLe, lesque'cranîistors à effet de champ à tension de seuii progw;.aenable sont mis dans létat conducteur ou non condcc teur oendanï un intervalle de przgrammati-on p.ar application de tensions; de r gra.mation entre leurs grilles et les extrémité de ieurs óa:ux. rn's uite, j'usqu' 'a repiDgrammation, ces transistors a efe -;- à -r sei l, gram.able conservenrt leur étac rs.'c2euú on- ei n _c'-!' ct-i de fa9on l 'ommander la réponse iogloq-e ce ia ur-e o'a de iensec9iDe iogioue. a description suivante, ccnçue t titre d'illustration de ''i nvention, e - donner une meilieurt conpréh.-nsion de ces eara..r. ius eti a -ie eil- a jeapi sur!es dessins annexés. - ia figure est un schéma simplifié d'une porte logique ?z'og-amz.atie cDnst-ituant un:aod- de réalisation de i'invention; - lia figure 2 -est un schéma simplifié d!une variante de a -ite iigique progra-nmable de la figure 1, constituant égaliement un mode -e rea!.Isation dee 'inventaon; la figure 3 est un schéma simplifié d'une variante de la porte logique programmable de la figure 2, constituant également un mode de réalisation de l'invention; - les figures 4, 5 et 6 sont respectivement un schéma simplifié d'un réseau logique de type "COSMOS" non programmable, un schéma simplifié d'une partie d'un réseau logique programmable obtenu à partir du réseau logique de la figure 4, et un schéma simplifié d'un réseau logique programmable dérivant du réseau de-la figure 5-par un processus de réduction et constituant un mode de réalisation de l'invention, cette série de figures illustrant le processus de formation de ces réseaux logiques; et - la figure 7 est un schéma simplifié d'une variante du réseau logique programmable de la figure 6, constituant également un mode-de réalisation de l'invention. Ainsi que cela a déjà été indiqué ci-dessus, un ensemble de type "COSMOS" désigne, en terme de marque déposée de la société RCA Corporation, un ensemble logique du type métal-oxyde-semiconduc- teur à symétrie complémentaire, et cette notation sera utilisée dans la description à titre de simplification d'écriture. On se reporte d'abord à la figure 1. Sur cette figure, les transistors à effet de champ à canal p Pll, P21, P31 et les transistors à effet de champ à canal n Nll, N21, N31, N19, N29, N39, représentés avec des structures de grille unique, sont des transis- tors à effet de champ de type MOS dont la tension de seuil VT est fixe. Les grilles des transistors Pll, P21, P31 sont respectivement connectées, par l'intermédiaire respectif de bornes IN1, IN2, IN3, aux grilles des transistors NUl, N21, N31 de manière à former respectivement des paires "COSMOS", c'est-à-dire des dispositifs ayant tous des tensions de seuil VT d'amplitude identique. Les dispositifs sont du type enrichissement, les tensions de seuil VT des dispositifs à canal p sont négatives et les tensions de seuil des dispositifs à canal n étant positives, la mesure s'effectuant de la source à la grille. Les tensions de fonctionnement relative- ment positive V+ et relativement négative V- qui sont appliquées par des bornes V+ et V- diffèrent d'une quantité sensiblement infé- rieure à cette tension VT, si bien que, lorsque les grilles inter- connectées des dispositifs à canal p et à canal n de la paire "COSMOS" sort commutées à l'une des tensions de fonctionnement V+ et V-, seul l'un des dispositifs est mis en état d'être conducteur. Ceci élimine sensiblement la consommation électrique d'attente, et les paires "COSMOS" ne consomment une puissance électrique appré- ciable auprès des alimentations en tension de fonctionnement qu'en cas de commutation. Des transistors à effet de champ à canal p P12, P22, P32 et des transistors à effet de champ à canal n N12, N22, N32 sont représentés comme ayant en outre respectivement des structures à grille flottante en plus de leurs structures à grille câblée et sont des transistors à effet de champ du type GIMOS tels que décrits dans le brevet cité n0 4 162 504. L'application, entre la source et la grille de l'un des transistors à effet de champ GIMOS à canal n N12, N22, N32, d'une tension source-grille de programmation qui est d'une polarité positive et qui a une amplitude beaucoup plus grande que la différence (V+)-(V-) modifie la charge stockée entre son canal et sa grille flottante de façon que, jusqu'au moment o il est reprogrammé, le transistor à effet de champ répond à des niveaux logiques normaux par un comportement qui est typique d'un dispositif du type appauvrissement, son canal étant pleinement conducteur pour tout potentiel source-grille (soit VGS) appartenant à l'intervalle qui contient zéro et toute valeur positive. Ainsi, le transistor à effet de champ GIMOS à canal n se comporte comme un court-circuit entre sa source et son drain pour les tensions de fonctionnement rencontrées dans un fonctionnement logique normal. D'autre part, l'application d'un potentiel source-grille de programmation négatif suffisamment grand entre la source et la grille de ce transistor à effet de champ GIMOS à canal n modifie la charge stockée entre son canal et sa grille flottante de manière qu'il réponde à des niveaux logiques normaux par un comportement qui est celui d'un transistor à effet de champ du type enrichissement ayant une tension de seuil VT sensiblement plus grande que la diffé- rence (V+)-(V-). Ainsi, le transistor à effet de champ GIMOS à canal n se comporte comme un circuit ouvert entre sa source et son drain pour les tensions de fonctionnement rencontrées lors d'un fonctionnement logique norma!. De manière analogue, on peut programmer un transistor à effet de champ GIMOS à canal p de manière qu'il fonctionne comme un court-circuit entre sa source et son drain après qu'il a été programmé au moyen d'une tension source-grille négative d'une amplitude sensiblement supérieure à la différence (V+)-(V-) appliquée entre la source et la grille, ou bien qu'il fonctionne comme un circuit ouvert entre sa source et son drain après qu'il a été programmé au moyen d'une tension source-grille positive suffisamment grande entre la source et la grille. (Les transistors à effet de champ CIMOS décrits dans le brevet cité n0 4 162 504 sont des dispositifs bilatéraux lorsqu'on les considère du point de vue de leur connexion à grille commune, et leur programmation peut être également effectuée par application de tensions de programmation se présentant sous forme de tensions drain-grille au lieu de, ou aussi bien que, sous forme de tensions source-grille.) Sur la figure 1, un décodeur d'écriture WD répond à un nombre binaire à 3 bits en programmant les transistors à effet de champ GIMOS selon les conditions suivantes. Le canal p du tran- sistor Pil est un court-circuit si le canal n de NUl est un circuit ouvert et, inversement, est un circuit ouvert si le canal n de NlI est un court-circuit. Le canal p de P21 est un court-circuit si le canal n de N21 est un circuit ouvert et, inversement, est un circuit ouvert si le canal n de N21 est un court-circuit. Le canal p de P31 est un court- circuit si le canai n de N31 est un circuit ouvert et, inversement, est un circuit ouvert si le canal a de N31 est un court-circuit. Les transistors à effet de chlamp GIMOS à canal p et à canal n peuvent être conçus de manière qu'une même tension de programmation puisse être simultanément appliquée à ceux qui portent des caractère alphanumériques d'identification ayant des parties numériques identiques, si bien que les lignes communes Bi, B2 et B3 de tension de programmation à deux conducteurs peuvent être remnlacées par des lignes coimunes à un seul conducteur respec- tives, au moins en partie. On suppose que les tensions de program- mation venant du décodeur d'écriture WD sont rapportées à un potentiel de terre compris entre V- et V+. Les électrodes de source des transistors à effet de champ GIMOS à canal p P12, P22, P32 sont connectées au rail d'ali- mentation en tenzion positive partant de ia borne iV+, de sorte que l'application de tensions de programmation source-grille à ces transistors s'effectue directement par application à leurs grilles des tensions rapportées à]a terre. L'électrode de source du tran- sistor à effet de champ GIMOS à canal n 1112 est connectée au rail d'alimentaticn en tension négative partant de la borne V-, si bien que l'application de la tension de programmation source-grille à ce transistor s'effectue de même directement par changement de la tension de grille. il survient toutefois des problèmes lorsque l'on tente d'appliqu!er une tension de programmation à la grille de l'un des transistors à effet de champ GIMOS à canal n N22 et N32 dans la mesure o aucune des extrémités de son canal n'est rapporté& à la terre, au potentiel V- ou au potentiel '+. Le transistor à effet de champ à canal n N19 dont la source est connectée de façon à recevoir iL potentiel V- répond à l'application à sa grille d'un niveau logique positif "haut" ou "I" (c'est-à-dire un niveau logique négatif "bas" ou "O") en appliquant le potentiel V- au drain de N12 et à la source Je N22 interconnetés, de àanière à permettre la programmation de N22 par une tension sorcegfille (aussi bien que la prograrnation de 112 -ar use tension drair-grille). Le transistor à effet de c?:amp à.aval n i29 dont la source est connectée de manière à rece-voir le potentiel V- répond à l'application à sa gril ri' un t ieu!ea leque p sicif "îhau" ou "i" en appliquant le p-ertiel - ud in d 2 et à la source de N32 interconrctël afin de per:etre la progrd:matci] de N32 par une tension source- grille ou la programm.ation de N22 par une tension drain-source. Le transistor à effet de ch-enp. canal n 1N33-: dont la source est connecree de faço, à recevoir]e p-.té-?tiel V- rê-pond à l'application à sa gri.fe c'un niveau Logique "'haut'- ou "i" en appliquant le potentiel V- au drain de N32 afin de permettre la programnation de N32 par une tension drain-grille. Le niveau Logique positif "haut" ou "1" est appliqué simultanément'aux grilles de Ni9o 1 N29; N39 par l'inter- mêdiaire d'une borne WRI. Dans certaines configurations logiques, il peut stre souhaitable d'inverser l'ordre de la connexion en série des transistors à effet de champ GIMOS et des transistors à effet de champ à tension de seuil VT fixe comme entre les bornes V+ et OUT, ce qui crée un problème consistant en l'application de tensions de programmation au transistor à effet de champ GIMOS qui sont identiques à celles apparaissant lors de la programmation de N22 et N32; la solution à ce problème est analogue à celle utilisée pour résoudre le problème de la programmation de N22 et N32, un transistor à effet de champ à tension de seuil VT fixe à canal p étant activé pour court-circuiter l'une des extrémités du canal du transistor à effet de champ GIMOS sur la borne V+. On peut considérer le verrouillage de noeuds non désignés par un numéro de référence pendant la programmation comme la re- connexion de parties du circuit pendant la programmation, de façon que tous les canaux des transistors à effet de champ à canal p à tension de seuil VT programmable qu'il contient soient mis en parallèle les uns avec les autres de sorte qu'au moins une première extrémité de leurs canaux soit connectée à un point de tension de référence (par exemple V+) par rapport auquel les tensions de pro- grammation appliquées à leurs grilles respectives puissent être rapportées, et que tous les canaux des transistors à effet de champ à canal n à tension de seuil VT programmable que le circuit contient soient mis en parallèle les uns avec les autres, si bien qu'au moins les premières extrémités de leurs canaux soient connectées à un point de tension de référence (par exemple V-) par rapport auquel les tensions de programmation appliquées à leurs grilles respectives puissent être rapportées. Lors de la mise en oeuvre de ce parti, il faut prendre garde d'exclure de ces connexions le circuit connectant directement la borne de sortie logique OUT si les tensions de référence par rapport auxquelles les transistors à effet de champ à tension de seuil programmable à canal p et à canal n sont respectivement programmés diffèrent. Ceci est nécessaire pour empêcher l'introduction d'un court-circuit indésirable entre ces tensions de référence pendant la programmation. Dans des ensem- bles logiques programmables plus complexes, comme il en sera décrit ciaprès dans l'invention, en particulier des ensembles construits à partir d'un tracé semiconducteur normalisé et de configurations de métallisation spéciales, il peut Ctrs commode d'effectuer la programmation en connectant les bornes V+ et V- à une tension commune pendant la programmation et de faire en sorte de verrouiller tous les noeuds de circuit à cette tension commune, c'est-à-dire de mettre en parallèle les canaux de tous les-transistors à effet de champ à tension de seuil VT programmable. Les transistors qui sont utilisés pour verrouiller des noeuds non désignés par un numéro de référence pendant la program- mation doivent être des dispositifs suffisamment grands pour pouvoir conduire, sans sortir de limites étroites de la tension verrouillée, les courants qui circulent dans les canaux des transistors à effet de champ GIMOS qui sont programmés. Il n'est généralement pas nécessaire que ces transistors de verrouillage fonctionnement à vitesse elevée, si bien que leur taille importante est acceptable. Une caractéristique intéressante de l'ensemble logique programmable selon l'invention est que les sources de tension de programmation et la source appliquant une tension à la borne WRI alimentent toutes des grilles de transistorsà effet de champ, de sorte que la charge qui leur est appliquée, à elles,ainsi qu'aux lignes communes qui les alimentent est petite. Ceci permet d'utiliser du silicium poly- cristallin pour ces lignes communes, si l'on suppose le cas o la porte logique programmable est un dispositif intégré monolithique disposé sur la surface d'une pièce de silicium massif ou sur celle d'un dispositif du type "silicium-sur-saphir". Le circuit de la figure 1 sera, par analogie avec des portes logiques du type "COSMOS" connues, une porte "NOM ET" à trois entrées destinée à des signaux d'entrée en logique positive appliqués à ses trois bornes d'entrée INl, IN2 et IN3 et produits à sa borne de sortie OUT, ou bien une porte "NI" à trois entrées destinée à des signaux en logique négative, pour autant que la programmation ait conditionné les transistors à effet de champ GIMOS de la manière suivante. Les transistors à effet de champ GIMOS à canal p P12, P22, P32 sont programmés de façon à court-circuiter les sources des transistors à effet de champ à canal p à tension de seuil VT fixe Pll, P21, P31 sur la borne V+; et les transistors à effet de champ GIMOS à canal n N12, N22, N32 sont programmés respectivement de façon à faire fonction de circuits ouverts aux bornes des canaux des transistors à effet de champ à canal n à tension de seuil VT fixe Nll, N21, N31. Si un et un seul des transistors à effet de champ CIM4OS à canal p P12, P22, P32 est programmé en circuit ouvert au lieu de l'être en court-circuit et si le transistor à effet de champ GIMOS à canal n ayant le même premier chiffre dans la partie numérique de ses caractères alphanumériques d'identification est programmé en circuit ouvErt, le circuit de la figure I sera, par analogie avec des portes logiques de type "COSMOS" connues, une porte "NON ET" à deux entrées destinée à des signaux en logique positive appliqués à deux de ses bornes d'entrée et ne répondra pas à un signal appliqué à l'autre de ses bornes d'entrée. Si deux des transistors à effet de champ GIMOS a canal p P12, P22, P32 sont programmés en circuits ouverts et si les transistors à effet de champ GIMOS à canal n ayant des premiers chiffres correspondants dans les parties numériques de leurs caractèrs alphanumériques d'identifica- tion sont programmés en courts-circuits, le circuit de la figure 1 sera analogue à un simple inverseur de type "COSMOS", qui inverse les signaux logiques qui sont appliqués à l'une de ses bornes d'entrée et qui ne répondent pas aux signaux logiques appliqués à l'une ou l'autre de ses autres bornes d'entrée ou aux deux. Les équations logiques de logique positive qui décrivent respectivement les réponses T, T2 T 3 T, T T T7 T8 obtenues sur la borne 1' 2' 3' 4 53 6' 7' 8 OUT à des signaux logiques d'entrée Il, I2, 13 appliqués respecti- vement aux bornes!Ni, IN2, IN3 sont présentées dans le tableau ci- dessous, en même temps que les conditions applicables aux transistors à effet de champ GIMOS permettant d'obtenir de telles réponses. Code de program- Transistors GIMOS Transistors GIMOS Equation nation en court-circuit en circuit ouvert logique V 12- 22-V 32 000 P12,P22,P32 N2,N22,N32 To=iI2.I3 001 P12,P22,N32 N12,N22,P32 T I 1. l'2 O10 P12,N22,P32 N12,P22,N32 T2=II3 Oll P12,N22,N32 N12,P22,P32 T= T3=1 100 N12,P22,P32 P12,N22,N32 T4= I 3 101 N12,P22 N32 P12,N22,P32 T5=12 T5=2 N12,N22;P32 P12,P22,N32 T613 111 N12,N22,N32 P12,P22,P32 T7=0O Les équations logiques données dans le tableau ci-dessus et d3ns le reste de ia description sont écri=es à l'aide des conven- tions normales, o le complëment logique d'un signal est indiqué par une barre de surlignement; o la fonction ET est indiquée par un syibole de produit en forme de point, et o la fonction OU est indiquée par un signe -. Le "_ode de Programmation" de la colonne gauche du tableau ci-dessus decrit (en termes de niveaux "haut" et "bas" exprimés respectivement par "1" et "0". les tensions de pro- grammation appliquées pour prc.qser les caractéristiques de conduction des transistors donnes dans les colonnes médianes du tableau. V12 est la tension appliquée ai-. grilles de P12 et N12; V22 est la tensi.on appliquée aux gril.'.les de P12 et N22, et V32 est la tension appliquée aur: grilles de P32 et N32. La figure 2 represente une variante de la porte logiquc prograrmmable de la figure 1, qui a été modifiée de façon que les tensions de progranunation soient appliquées par l'intermédiaire des iignes utiiisées pour transporter les signaux logiques, comme c'est souvent le cas dans les ensebles ogiques programmables de la technique antérieure. La fig.-re 3 mont-: 'me variante de la porte logique de la _-g.-re 2 o e:bue c e-on en série d'un transistor à effet cde ciaip a tensin e euil Tl f'ixe et d'un transistor à effet de eharmo GiMOS a -n,.ne grie flotante disposée symiétri- qu-... e.. e s de source et de drain est rempiace= pa sorn équivaenrL un unique transistor à effet e::-:i. d rie -t;an.e est disposée asymétri- quent ur I ala -. e ea.:-- de source et de drain de manire.e recou qc'une seu.. de ee rêgions (dans le cas représen't- ii s'agit de 'a saurce î ainsi que cela est décrit dans.a denaande de bireet - 18 662 c& Isee ci-dessus. Il est natu- ) relie=wn Jssibe dnisae.. l es oe,:oues des p-rt s iogiques prog:._a_.e' des -oure-, e- l::-s transi--ors à effet de chanD _:-ma' p 'son rempn'acs par des trausistors à effet de champ à canrel n de types correspondants et o les polarités des tensions d'almnentation sont inverses de manière a correspondre à des portes NM en logique gositive ou des portes NON ET en logique nigati ve. il 2495860 L'homme de l'art familier des configurations logiques de type "COSMOS" sait qu'il est en général possible de ramener un ensemble de portes NON ET et NI distinctes interconnectées par des connexions en cascade en parallèle par une connexion plus simple dans laquelle les fonctions NON ET et NI ne peuvent plus être séparées en groupes de dispositifs distincts. L'invention s'applique à de tels ensembles logiques, aussi bien qu'à une unique porte logique programmable à plusieurs entrées. Il est difficile et fastidieux de décrire dans un contexte général la procédure à suivre en la matière, si bien qu'il sera décrit un exemple particulier de configuration d'un tel réseau, ceci devant permettre à l'homme de l'art d'arriver à une mise en oeuvre de l'invention dans des ensembles du type décrit. En premier lieu, il faut choisir une équation logique générale dont on sait, sur la base de l'expérience, qu'elle est suffisamment complexe pour permettre toutes les possibilités voulues de programmation. A titre d'exemple particulier, on supposera que l'équation logique suivante est l'équation logique générale choisie. o [I77 * [(i6)+( 5. I4) La forme de l'équation logique dont toutes les grandeurs d'entrée sont dotées d'une barre ou "basses" de façon que la grandeur de sortie soit "haute" indique à l'homme de l'art familier des confi- gurations "COSMOS" que, lorsque toutes les grandeurs d'entrée sont "basses", l'ensemble logique "COSMOS" non programmable équivalent doit avoir un réseau de conductance élevée entre les bornes V'+ et OUT et doit avoir un réseau d'impédance élevée entre les bornes OUT et V'-. Le réseau à conductance élevée doit comprendre des transistors à effet de champ à canal p commutés en court-circuit, et le réseau à impédance élevée doit comprendre des transistors à effet de champ à canal n commutés en circuit ouvert. L'équation logique est mise entre parenthèses de manière quelque peu inhabi- tuelle de sorte que chaque terme subisse une opération d'inter- section logique (fonction ET) ou une opération de réunion logique (fonction OU) avec un terme portant une parenthèse du même ordre; ceci est destine à simplifi er l'applicatice des règles données ci-après. Pour les réseaux à conductance élevée, les termes ET d'une équation logique signifient des connexions en série d'éléments de commutation en courtcircuit, tandis que les termes OU signifient des connexions en parallèle d'éléments de commutation en court- circuit. D'autre part, pour les réseaux à impédance élevée, les termes ET d'une équation logique signifient des connexions en parallèle d'éléments de commutation en circuit ouvert, tandis que les termes OU signifient des connexions en série d'éléments de com- mutation en circuit ouvert. Pour l'application de la première de ces règles à l'équation logique générale choisie, l'intersection logique (ET) de 14 et 15 nécessite une connexion en série des canaux p conducteurs des transistors a effet de champ 1'41 et P51 dans l'ensemble logique "COSMOS" non programmable classique présenté sur la figure 4. La réunion logique (OU) de (I6) avec (I5. I4) nécessite la mise en parallèle du canal p du transistor a effet de champ P61 avec cette connexion en série. L'intersection logique du terme logique [(16)+(I5. I4)] associé au circuit parallèle-série résultant et du terme logique [I7] nécessite que le circuit parallèle- série soit en série avec le canal p d'un autre transistor à effet de champ P71. Les grilles de P4l, P51, P61, P71 sont respectivement connectées aux bornes d'entrée IN4, INS, IN6, IN7 afin de recevoir respective- ment les signaux d'entrée en logique positive I4e I5, I6, I77 qui commandent respectivement leurs mises dans l'état conducteur. Dans l'application de la deuxième de ces règles à l'équation logique générale choisie, l'intersection logique de I4 et I5 nécessite une connexion en parallèle des canaux n non conduc- teurs des transistors à efeet de champ N41 et N51. La réunion logique de (%) avec (I. %) nécessite la connexion en série du canal n de(-6)aec-5* 4 du transistor à effet de champ N61 avec cette connexion en parallèle. L'intersection logique du terme logique [(I6)+(I5. I4)] associé au circuit série-parallèle résultant et du terme logique [I 7] nécessite que la connexionr'série-parallèle soit mise en parallèle avec le canal n d'unautre transistor à effet de champ N71. Les grilles de N41, N51> N61, N71 se connectent respectivement aux bornes d'entrée IN4, INS, IN6, 1N7 afin de recevoir les signaux d'entrée en logique positive I4 15, I6> I7 oue commandent leurs mises respectives dans l'etat conducteur. La figure 5 montre la première opération effectuée pour transformer le réseau logique non programmable de la figure 4 en un ensemble logique programmable selon l'invention. Danîs un but de clarté, on a omis les commutateurs respectifs destinées à mettre en court-circuit tous les noeuds de circuit à alimenter pendant la programmation de l'ensemble. Les connexions en série et en parallèle de transistors à décrire ci-après sont, de manière plus précise, des connexions en série et en parallèle de leurs canaux de conduction, à moins qu'une autre indication ne soit spécialement donnée. Les portes NON ET et NI décrites à l'aide des figures 1, 2 et 3 sont une forme dégénérée de la classe génerale des réseaux qui vont maintenant être décrits, et l'on peut s'égarer si l'on considère ces portes en croyant que la règle permettsnt de construire des réseaux de commutation plus élaborés consisre à insérer, en série avec chaque transistor à effet de champ logique connecté en parallèle, un transistor à effet de champ CGIMOS de type de conducti- vité identique et, en parallèle avec chaque transistor à effet de champ logique connecté en série, un transistor à effet de cha';p GIMOS de type de conductivité identique, et à connecter les grilles des paires de transistors à effet de champ GIMOS de la méme manière que les paires de transistors à effet de champ logiques qu'ils commandent. La règle réelle est quelque peu plus complexe. Les transistors à effet de champ c-M(. ne sont Fa associes simplement avec les transistors à -ffet de champ ln:ques sur ur:e base correspondante, mais, au contraire, ils sont associés sur une base correspondante à la lois aven 'es tranaistors à effet de champ logiques et les branches de réseau aans!i=squelJes ls se trouvent. Ceci conduit aux trois règles suivantes permettant d'engendrer l'ensemble ogique pro:rammable à partir du circuit "COSMOS" utilisé pour réaliser l'équation l)gique la plus complexe. REGLE I:Chaque transistor à effet de champ logique et la combinaison Darallle de branches de circuit qui est en série avec un transistor à effet de champ iogique ou une combinaison parallèle de blranches de zircuit doivent tre mis en parailèle avec un trs_-sistor à effec de chamwp IMOS destine à un but de programma t ion. REZJLE TI: Chaque t-anslstor a effet de champ logique et la combinaison en série de branches de circuit qui doit etre en conne>ioen parallèle avec un transistor à effet de champ logique ou une combinaison en série de branches de circuit doivent être connectés en série avec un transist-- r à effet de champ GCtIMOS destiné à la programmation et les connexions en série résultantes mises en paral- lèle à la rlace. REGZ lIr: Lez grilles des transistors à effet de champ GIMOS qui sont doubles, dans la mesure o l'admittance et l'impedance de leurs réseaux respectifs connectant sélectivement la borne OUT à des bornes respectives V+ et V- sont concernees, sont con.iectees ensemble de manière à recevoir une tension de programma- tion sur la même ligne. Lorsqu'_i pa? e le a figure 4 à la figure 5 en appli- quant ces règlec, P41 t P'51 sont chacun en seérie avec un autre transistor à ef.:et de chamn -c'est-àdire l'un avec l'autre), et sont eun ara!!ie respct ie:enp tvtc des transistors à effet de chamD GIMIOS à an.al -. P'2 e, 525. è!t' et.51. sont chacun en paral- lèle avec -n autre trrr-1ist-r a effet de champ (c'est-à-dire l'un avec l'atre), et sa las resectivement en série avec des transistc!-os a effe de c'h- 1 G-j!,à eà canal p N42 et N52, ces co-.,'-:- e:.-r etz- 'l!s- "e:-n parallèle. l}42 et N52 sont doa le: P42,t-n k-- _- =- -- dane en2- r svrie et N42 ét; nr u- !6m-ca. h co:ducce e' - -..:_e. '?.ie'- q-. -.ers griles srnt iateronnectees 'i ia ligne de p-:ria-on iiant isqu'à úa borne s}R4 i)e mme '"_ ec 1:5'3: s.-jSll.';s 't '::u grilles sn--nt iuler- cont.e à li "'rm i--te ---e pr-r.-.:a:[; e la!borne PR5. La o n.nexion e- série 'de ?A4 et P51 sur la figure 4 eSt ern oizaL'le avec l-e t-:nss: aà 'et de champ PSi seiÄp la RE-gè-" I'.- quï i nde d: rr t': -ransistor à effe de c-hamp GIM:OS a cana] p, soit "82,.in série avec la connexion en série de P141 et P31, J:: ' insérer un trans-stor à effet de champ GMOS can-a]. p sit "62, en- srrie ave- 3e àraesisti_ A effet de champ P61, comme le montre la figure 5. La connexion en parallèle de N41 et N51 de la figure 4 se trouve en série avec le transistor à effet de champ N61 si bien que, d'après la règle I, le transistor à effet de champ GIMOS à canal n N82 est mis en parallèle avec la connexion parallèle et que le transistor à effet de champ GIMOS à canal n N62 est mis en parallèle avec N61. P62 et N62 sont doubles, si bien que leurs grilles sont interconnectées à la même ligne de programmation et à la borne PR6. P82 et N82 sont doubles et leurs grilles sont connectées à la borne PR8. P71 est en série avec la connexion parallèle des autres transistors à effet de champ à canal p décrits ci-dessus, si bien qu'ils sont respectivement en parallèle avec les transistors à effet de champ GIMOS à canal p P72 et P92. Sur la figure 4, N71 est en parallèle avec la connexion en série des autres transistors à effet de champ à canal n décrits ci-dessus, si bien qu'ils sont respecti- vement connectés en série sur la figure 5 avec les transistors à effet de champ GIMOS à canal n N72 et N92 avant d'être mis en parallèle. P72 et N72 sont doubles et leurs grilles sont connectées à la borne PR7, tandis que P92 et N92 sont doubles et leurs grilles sont connectées à la borne PR9. Jusqu'à ce point de la description, l'ensemble logique programmable demande six lignes de programmation auxquelles on accède par des bornes de programmation PR4, PR5, PR6, PR7> PR8 et PR9. Il est souhaitable de réduire le nombre de lignes de programma- tion requis dans un ensemble, si possible au nombre des bornes d'entrée logiques, de façon que l'on puisse accéder aux lignes de programmation par l'intermédiaire des bornes d'entrée logiques et se passer de bornes de programmation distinctes. Une première opé- ration consiste à examiner les redondances de programmation; et, quelquefois, en particulier sur des ensembles plus simples, ceci peut Atre réalisé par simple examen. Par exemple, en regardant la figure 5, il est clair que P92 et N92 sont superflus. La mise en court-circuit assurée par P92 peut être eftectuée par P42, les transistors P52 et P82 étant simultanément conducteurs. La mise en circuit ouvert assurée par N92 peut être effectuée par N42, les transistors N52 et N82 étant simultanément non conducteurs. Un peu de réZlexion peut conduire à la conclusion que le caractère superflu de P92 et E92 illustre que les Règles I et Il servant à engendrer l'ensemble logique programmé sont un peu plus générales que cela n'est nécessaire. I1r existe deux corollaires aux Règies I et II, qui évitent, lorsqu'on les applique simultanément la nécessité de devoir réduire ultérieurement l'ensemble logique. COROLLAIRE A LA REGLE I: La Règle I ne s'applique pas aux connexions en série de plusieurs combinaisons en parallèle. COROLLAIRE A LA REGLE Il: La Règle Il ne s'applique pas aux connexions en parallèle de plusieurs combinaisons en série. La deuxième opération de réduction du nombre de lignes de programmation du réseau rend compte des raisons faisant que les transistors P82 et N82 ont dû être insérés dans le réseau de la figure 5. On insère P82 dans le réseau pour éviter la mise en court- circuit de la branche contenant P61 et P62 lorsque P42 et P52 sont tous deux programmés dans l'état conducteur; et N82 est inséré dans le réseau pour éviter la mise en circuit ouvert de la source de N61 lorsque N42 et N52 sont tous deux programmés dans l'état non conduc- teur. La condition de programmation qui amène une difficulté est l'application de signaux "bas" aux grilles interconnectées de P42 et N42 et aux grilles interconnectées de P52 et N52. Si P82 pouvait être remplacé par une porte logique programnable qui ne serait non conductrice que pour cette condition de programmation et si N82 pouvait être remplacé par une porte logique programmable qui ne serait conductrice que pour cette condition de programmation, ces deux portes logiques remplaçant P82 et N82 pourraient être program- mées à partir des mêmes lignes P42, N42 et P52, N52. Une porte OU programmable en logique négative, c'est-à-dire deux transistors à effet de champ GIMOS à canal n en parallèle. soit N84 et N85, constitue l'élément de remplacement approprié de P82. Une porte ET programmable en logique négative, à savoir deux transistors à effet de champ GIMOS à canal p connectés en série, soit P84 et P85, constitue l'élément de remplacement approprié de N82. La figure 6 montre le réseau logique programmable résultant o les lignes de programmation conduisant aux bornes PR4, PR5, PR6, PR7 de la figure 4 conduisent maintenant aux bornes d'entrée logiques IN4, IN5, IN6, IN7. Pendant la programmation, les transistors à effet de champ a canal p P49, P59, P69, P79 verrouillent les noeuds auxquels leurs drains sont respectivement connectés sur la borne V-'+ en réponse à une impulsion de tension appliquée à la borne WRIi'. Cette impulsion est négative par rapport à la tension présente sur la borne V± d'une quantité qui est supé- rieure à la tension de seuil VT de P49, P59, P69, P79. Pendant la programmation, les transstors à effet de champ à canal n N89 et N99 verrouillent les noeuds auxquels leurs drains sont respectivement connectés sur la borne V'- en réponse à l'application d'une impulsion de tension à la borne WRI'. Cette impulsion est positive par rapport à la tension présente sur la borne V'- d'une quantité qui est supérieure à la tension de seuil VT de N89 et N99. La figure 7 montre une variante du réseau logique programmable de la figure 6 modifie par le remplacement de N41 et N42 par un unique transistor à effet de champ à canal n N43 ayant une grille câblée longue et une grille flottante courte, par le remplacement de N51 et N52 par un unique transistor à effet de champ à canal n N53 ayant une grille câblée Longue et une grille flottante courte, par le remplacement de P61 et P62 par un unique transistor à effet de champ à canal p P63 ayant une grille ciblée longue et une grille flottante courte, et par le remplacement de N71 et N72 par un unique transistor à effet de champ à canal n N73 ayant une grille caâblée longue et une grille flottante courte. La logique programmnable permite par les réseaux logiques des figures 6 et 7 est indiquée sur le tableau ci-après. Le code de programmation comprend comme bits les tensions V 42V V52 V62 et V72 J2' V2 V62 et V72 sont les tensions de programmation 72' 42' 52' 62 7 respectivement appliquées aux bornes d'ent::ée logq4ues tN4, iN5, 1N6 et IN7. Dans le code rie programmatiun, le niveau '1" indique que la tension de programmation respectivf prêcédente '4, '5, ou V72 6fait un niveau "bas", tandis que le niveau "0" indique que cette tension de programmation était "haute". Dans le cas de V62, un niveau "1" dans le code-de programmation indique que la tension de programmation précédente était un niveau "haut", tandis que le niveau "0" indique qu'il s'agissait d'un niveau "bas". Code de pr'igramnia- Transtcrs GIMOS Transistors GIMOS tialV42 -V52 -V62 V72 en courc-circuit en circuit ouvert N'42,N322,P62,N72, N84 N85 t,!42, N52, P62, P7 2, N84, N85 Wk 2, N52, P62,P7 2, N:84 N as5 42,N52,N62,N72, i:84,NS 5 N42 'N52,N62,P72. N9a,N85 N42, P52,P62,N72, N$4 PS85 '42,P%2, P62, P72, N':,P52 N62 N72, N$4, P85 N42, P52,N62:P72, P'' 2:N52, P62:N72, P84, N85 P 542, FNP62, P72, P84 ? N85 F42WN52,N62 6P722 NO r P84e 1485 P.: -P52, 262, N72 p2 5: P62'' -;' PR, !'4 *-;2..J 1:2:62,72 P84 2P8: P'!),P,r -272, 7 P'2 P5,W, P72:j P42,P52,N62,P72, P84, P85 P42,P52,N62 N72, P84, P85 F42,P52,P62,P72, P84,P85 P-42,P52,P62,N72, P-84>P85 P42, N52, N62,P72 P84,N85 P-A2:N52,N62, N72, F84,N85 P42,N52,P62,1P72> *P84,N85 P42,N52,P62,N72, P84,N85 N-42,F-52,N62,P72, i84:1P-85 N42,P52,,N162,N72, 84,1 P85 !42> P52,P62 P72, 2 N5 2:N62,P?2 N84,7-85 U42,P52.N62,N72, NbÀ2 t5,. N62,P?2, 4,.85 284 96285 7 Na2 _ 52,P62,b9N72 Equation logique TO=7i+[I 6 (I'+I) I 6' 5 4 TI=I6. (I5+I4) T2=I7+I5+I4 T3 = 5+ 4 T4=I7+(I6À 14) T5=6. 4 T5-el 6.I4 T6=1 7+I4 T7 =I4 TS=I7+(I I5 T9=(I6---5) 8 7 64 6- 4 Tlo-I7+i5 T11=I5 T12=1 7+6 T13=I6 64 7 T15=O L'homme de 1.!at ayant;:f.i:' les di-ers.ss instructions logiques progr-nmmees qui neuvent atrç déduites de,Ou il sau:ra trouver. av.. 1 'exp-i.--nce nécessaire.:o:muen cA-teair;na expression de TO d'une gérnralité suffisante poutr 'doe.ner toutes les instructions logiques progra.rnées dont il aura es.oin. En rècumé. il faut choisir T de façon que l'omission de gra:deurs d'entrée logiques choisiesdans TO produ:se tout:.s les i,';s-urac Lo.: logiques que l'on soubaite programmer. OOO l0011 o000 1100J1 1OO1 loiO Ici I w " e_.10I -i, 1 j- Les principes définis en relation avec la configuration des réseaux logiques programmables des figures 6 et 7 peuvent être étendus à des réseaux logiques programmables encore plus complexes, ceci entraînant l'augmentation de la complexité des portes logiques programmables utilisées pour empêcher la production programmée simultanée de plusieurs variables logiques non voulues ainsi que la production programmée accidentelle et non voulue d'une variable logique voulue. On va maintenant faire porter l'attention sur plusieurs sujets concernant la porte OU programmable comprenant les transistors à effet de champ GIMOS à canal n N84 et N85. On note d'abord que ces transistors à effet de champ GIMOS (bien qu'ils fonctionnent en dispositifs logiques plutôt que linéaires) sont activés en mode de source suiveuse. Ordinairement, les transistors à effet de champ non programmables appartenant à un circuit logique du type "COSMOS" ne fonctionnent pas en mode de source suiveuse, parce que la tension de décalage source-grille (VGS), qui doit être maintenue pour garder conducteur chacun des transistors à effet de champ fonction- nant en mode enrichissement, empêche la source des transistors d'être verrouillée sur le drain (et par conséquent empêche que la borne de sortie logique soit tirée vers le potentiel d'alimen- tation). Toutefois, lorsque les transistors à effet de champ GIMOS de la porte OU décrite sont programmés en conduction, ils sont conditionnés de manière à fonctionner en mode appauvrissement, les potentiels des grilles flottantes de N84 et N85 restant, après programmation en conduction, beaucoup plus positifs que la tension d'alimentation positive présente sur la borne V+. Par conséquent, les sources de N84 et N85 peuvent être verrouillées sur leurs drains. les limitations de verrouillage disponibles lorsque les transistors à effet de champ sont en mode appauvrissement peuvent être exploitées d'une autre manière dans les portes et réseaux logiques programmables. Elles permettent de changer de position à l'intérieur du réseau les canaux d'une paire à canal n et à canal p de transistors à effet de champ à tension de seuil VT programmable ayant leurs grilles interconnectées. Un tel échange joue sur la programmabilité du réseau en ce que la polarité de la 29 2495860 tension de prugrammation appliquée pou- réealiser un certain programme doit être inversée. De plus, les tensions V'+ et V'- tendent à s'opposer à la tension de programmation (au lieu de lui venir en aide), si bien qu'il peut être nécessaire d'augmenter l'amplitude de la tension de programmation. Toutefois, lorsque deux signaux de sortie logiques différents doivent être simultané- ment programmés à partiî de bornes d'entrée ou de lignes de program- mation partagées, cette technique peut être utilement employée. On note que, dans les circuits décrits ci-dessus, on tire avantage à utiliser un verrouillage serré des tensions de source et de drain dans les transistors à effet de champ GI0OS lorsque ceux-ci sont programmés en conduction. C'est cette propr4-té qui empêche les dispositifs à conduction programmable d'introduire des tensions de décalage qui gêneraient la symétrie complémentaire des caractéristiques de conduction des transistors à effet de champ logiques à tension de seuil VT fixe. Les transistors à effet de champ GIMOS à tension de seuil VT programmable n'introduisent aucun changement dans les propriétés d'immunité vis-à-vis du bruit des grilles ou ensembles logiques du type "COSMOS". Ainsi, les niveaux de tension intermédiaires auxquels les transistors à effet de champ du type "COSMOS" de canal p et de canal n changent de rôle principal de conduction ne sont sensiblement pas affectés par les transistors à effet de champ à tension de seuil VT programmable, si bien que la symétrie complémentaire des caractéristiques de conduction peut être maintenue par des processus de fabrication de semiconducteurs ayant fait leur preuve. L'autre élément inhabituel qui est relatif à la connexion en porte OU des transistors à effet de champ N84 et N85 est qu'il s'agit d'un commutateur programmable qui effectue, de lui-même, une fonction logique sur les instructions de programmation, puisqu'il est programmable en fonction de plusieurs signaux d'entrée, au lieu d'un seul. Ce commutateur programmable se révèle utile non seulement dans des ensembles logiques programmables, mais aussi dans d'autres circuits. Par exemple, ces commutateurs programmables peuvent être utilisés pour remplacer des commutateurs à transistors à effet de champ plus simples d'amplificateurs à courants en rapport géométrique ayant des gains de courant qui sont programmés au moyen de connexions sélectives par commutateurs, ainsi que cela est décrit dans le brevet des Etats-Unis d'Amérique n 4 064 506. On peut utiliser ces commutateurs pour commander des opérations arithmétiques (multiplication, division, prise de racine, élévation à une puissance, etc.) effectuées à l'aidl des propriétés logarithmi- ques de transistors bipolaires, ceux-ci constituant un autre exemple de leur utilisation. On note que, lorsque l'invention décrit des transistors a effet de champ distincts, il faut comprendre qu'elle envisage aussi bien de transistors à effet de champ partageant des structures de canaux et de grilles ciblées. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des dispositifs dent la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. 2 2 2495860 R E V E ND P C A T I O N S 1. Grille logique (figures i a 3 et 5 à 7) possédent une première et une deuxième borne d'alimentation en tension 'V+, V-i; une borne de sortie (OUT) sélectivement connectée à ladite nremière borne d'alimentation en tension par "'internmédiaire d'une connexion en série des trajets principaux de conduction de c.)turant de plusieurrs traesistors (Nil. N21, 31; P.. P51) d'un premier type de conductivité, et sélectivement conrne:tee à ladite O euxime borne d'alinmentation en tens on par les traiets principaux de conduction de cou:-ant de chacun de plusieurs transistors à olmêér[,tation analeogue (P12, P22, P32; P13, P23, P33; N41, N31) d'un deuxfinme type de conductivité compléimentaire du oremier; et plusieurs bornes d'en:rée (INl à IN3; iN4 à IN7) connectes chacune aux éh:cuodes de ccmsTmnde de l.'une respective de chacun desdits plusieurs transistors; caractérisée en ce que la réponse iogique de ladite porte est I. ectriquemencn 7 éogralL:e. ar: u,v,:ns, e.: paire de t-aisto's (P12, N12; P33, t12; P425 W43; P41, N',2; t1,) et., chacun avant une tensior de --eui élec'.riquement prbgrar.:hb'-e entre l'une de ses électrodes de cormmanle et ':ce des de;,:!ect-.des définissant ies e2- tràmités de ' i.rt.et orincipal de onduccJon de c:,urant, le pn-emier :-= nyLecurr (t e: e_ p]e:12}e raque paire avant son trajet 2>.,lA. lr;t)à iGae t 7v -sr a de c nnrecté co -jarale'-.e :,',;'c!:r, t-, L-j. desdi t- tcans stors iu p remier ype de cv-nduc- '.;t et]e ju;b =ma _ics:v.na- ee....;ar Pi 2 Ld 2 haq: m "a-re ava:,t sOtn r jet pri:.i3a c- eonductio. de cou;ranL iLc rporé dans :- au'L - xion en srl' r--specT e lformée ent-tre;iite bor-e t ic udit d-e-x.-e ty-pe de c3c e.! Trt; l'ectrode de commande est connectée à la même borne d'entrée (par exemple IN1) que l'électrode de commande du transistor du premier type de conductivité dont le trajet principal de conduction de courant est connecté en parallèle avec celui du premier transistor de cette paire. 2. Porte logique selon la revendication 1, caractérisée par des moyens de verrouillage de tension électriquement commandés (N19, N29, N39; P49, P59, P69, P79; P47, P57, P67, P77) qui répondent à un signal (WRI) en verrouillant sélectivement sur l'une desdites première et deuxième bornes d'alimentation au moins une des extré- mités des trajets principaux de conduction des transistors qui sont électriquement programmables mais n'ont aucune extrémité de leurs trajets de conduction directement connectée à l'une ou l'autre des première et deuxième bornes d'alimentation en tension. 3. Porte logique selon la revendication 2, caractérisée en ce que des transistors respectifs de chaque paire ont des trajets de conduction de courant électriquement programmés desdits premier et deuxième types de conductivité et ont des électrodes de commande connectées ensemble. 4. Porte logique selon la revendication 33 caractérisée en ce que les électrodes de commande de chaque paire de transistors à tension de seuil électriquement programmée ont leurs électrodes de commande connectées à l'une respective desdites bornes d'entrée. 5. Porte logique selon la revendication 4, caractérisée par: une autre borne d'entrée (IN6); une paire d'autres transistors à conductivités complé- mentaires (P61, N61) ayant une tension de seuil fixe et une paire d'autres transistors à conductivités complémentaires (P62, N62) dont la tension de seuil est électriquement programmable, tous possédant des électrodes de commande connectées à ladite autre borne d'entrée (IN6), les trajets principaux de conduction de courant des transistors (P61, P62) qui sont du premier type de conductivité étant dans une connexion en série entre ladite première borne d'alimentation en tension (V+) et ladite borne de sortie (OUT), les trajets principaux de conduction de courant des transistors (N6., N62) qui sont du deuxième type de conductivité se trouvant dans une autre connexion en parallèle, laquelle autre connexion en parallèle est contenue en commun dans chacune desdites autres ccnnexions en série (de N4i et N42, de N51 et N52); d'autres transistors (P84, P85) dudit premier type de conductivité dont les tensions de seuil sont électriquement program- nables, leurs électrodes de grilles étant chacune connectées à la même borne d'entrée (IN4, IN5) que l'électrode de grille d'un transistor correspondant respectif pris parmi les transistors (N42, N52) du deuxième type de conductivité et à tension de seuil programmable dans une autre connexion en série respective, et leurs trajets principatux de conduction de courant étant dans une autre connexion en série qui est en parallèle avec les parties desdites autres connexions en série ne comprenant pas ladite deuxième connexion parallèle; et d'autres transistors (N84, N85) du deuxième type de conductivité, dont les tensions de seuil sont électriquement programmables, leurs électrodes de grilles étant chacune connectées à la même borne d'entrée (IN4, IN5) que l'électrode de grille d'un transistor correspondant respectif pris parmi les transistors (P41, P51) dans ladite première connexion en série, et leurs trajets principaux de conduction de courant étant dans une autre connexion en parallèle comprise dans ladite première connexion en série. 6. Réseau électrique programmable formé de connexions d'éléments non prograsmmés (P41, P51) et d'éléments de commutation à conduction programmée (N62) connectant sélectivement une paire respective de noeuds (V'-, OUT), ledit élément de commutation répondant de manière programmable à plusieurs bits de tension de programmation; caractérisé en ce que lesdits éléments conducteurs programm,és comprennent plusieurs transistors à tension de seuil programmable MN62, P84, P85) connectés en une porte logique destinee à programmer des instructions, leurs électrodes de grilles respectives étant destinées à recevoir des bits respectifs parmi lesdits bits de tension de programmation (IN4, IN5, IN6), et leurs canaux respectifs via ceux, sé-!ccionr--. dont ladite p e de noeuds peut être sélectvemen.ec