La présente invention concerne un central téléphonique totalement électronique, pour effectuer la commutation des signaux phoniques codés sous forme numérique. Dans tout central de commutation, qu'il soit numérique ou non, il existe toujours deux sous-ensembles - l'ensemble des interfaces de ligne vers les usagers et vers les jonctions; - l'auto-commutateur. Le premier sous-ensemble sert à adapter les critères de ligne à ceux de l'auto-commutateur, le second sert à réaliser la liaison temporaire entre deux lignes, sur la base de l'éla- boration des informations de signalisation. On connaît des centrals conçus pour commuter des signaux numériques, dans lesquels l'auto-commutateur est formé d'un cer- tain nombre d'organes centralisés: ils possèdent un champ de couplage, généralement unique, pouvant effectuer la commutation des signaux numériques sur la base de l'élaboration des infor- mations de signalisation, exécutée par un organe de commande centralisé. Dans le but d'éviter une désorganisation du central de commutation due à l'endommagement de l'un de ces organes cen- tralisés, ceux-ci sont généralement doubles; par conséquent, il faut prévoir la présence de moyens en mesure d'en régler les modalités de fonctionnement "en double". Le cot de chaque ligne raccordée à un central de commu- tation, du type décrit, est lié à celui des organes centralisés déjà cités et varie selon la capacité du central (capacité maximale d'écoulement du trafic) et selon le nombre de lignes effectivement raccordées. Si le central de commutation est prévu pour écouler un trafic de peu supérieur à celui des lignes raccordées, le coût par ligne est peu élevé, mais, dans le cas d'une augmentation du nombre d'usagers dépassant la capacité, il sera nécessaire de remplacer les organes centralisés par d'autres organes ayant une plus grande capacité, étant donné que ces organes ne sont pas modulaires et ne permettent donc pas une expansion de leur capacité. io Par contre, si l'on installe un central de commutation d'une capacité nettement supérieure au nombre de lignes à rac- corder, le problème de la saturation ne se présentera pas, mais le coût par ligne sera élevé et le central sera donc anti- économique. Récemment, pour limiter l'incidence du coût de la partie centralisée sur le coût de chaque terminaison, on a projeté des centrals formés de modules de commutation de dimensions rédui- tes, reliés au moyen de jonctions et/ou d'étages de groupe. On connaît des solutions aux commandes centralisées ou distribuées, mais dont la structure reste hiérarchique et les éléments doublés au sein des modules. L'acheminement est, dans tous les cas, déterminant et implique la connaissance, dans plusieurs organes de contrôle et dans chaque module, de l'emplacement des terminaux et de l'état présent du champ de couplage. Le but de la présente invention est de réaliser un cen- tral de commutation numérique dont le coût serait pratiquement linéaire pour une capacité comprise entre une centaine et une dizaine de milliers de lignes. Etant donné que les interfaces se présentent comme des organes simples et indépendants, la linéarité des coûts du central implique celle de l'auto-commu- tateur qui a été, en l'occurrence, réalisé comme un ensemble d'autocommutateurs élémentaires, chacun comprenant un champ de couplage et une commande non doublés. L'auto-commutateur élémentaire a une capacité d'une centaine d'usagers et d'une trentaine de jonctions; l'auto- commutateur du central est réalisé comme un réseau non-hiérar- chique d'auto-commutateurs élémentaires égaux, dans lesquels ne sont présents que des organes centralisés. L'objet de cette invention est donc un central de com- mutation numérique pour systèmes de télécommunications compre- nant - une pluralité de modules d'acheminement égaux entre eux et reliés entre eux par des lignes PCM ou MIC (Modulation par Impulsions Codées) à maille incomplète, ainsi qu'à un nombre d'unités d'accès préétabli; chacun de ces modules d'a- cheminement étant conçu pour recevoir et transmettre aux modules reliés des demandes d'interconnexion provenant d'unités d'accès comme de modules d'acheminement relies à celui-ci; chacun de ces modules pouvant également reconnaître si l'unité d'accès sélectionnée est directement reliée à celui-ci, signa- lant en amont la reconnaissance effective à l'un des modules d'o est parvenue la demande d'interconnexion, module choisi selon un critère préétabli, selon celui du parcours minimal par exemple, identifié au moment de la diffusion; chacun de ces modules étant enfin en mesure d'effectuer la commutation des paroles numériques réparties dans les C canaux temporels de F faisceaux PCM d'entrée sur autant de C canaux d'autant de F faisceaux PCM de sortie, après avoir examiné les messages placés dans les canaux de signalisation des faisceaux PCM; - une pluralité de groupes d'unités d'accès relatives aux usagers, chacun des groupes étant relié à l'un des modules d'acheminement par un faisceau PCM, chacune des unités d'accès pouvant placer les signaux, fournis par U ( gers en service raccordés à celle-ci, dans les canaux temporels du faisceau PCM du groupe et pouvant également effectuer l'opération correspondante sur les signaux PCM du faisceau dirigé dans le sens opposé; - une pluralité de groupes d'unités d'accès relatives aux lignes de jonction de type analogique, chaque groupe étant relié à l'un des modules d'acheminement par un faisceau PCM, chacune des unités d'accès pouvant placer les signaux, présents sur G ("c) lignes de jonction de type analogique raccordées à celle-ci, dans les canaux temporels du faisceau PCM du groupe, et étant également en mesure d'effectuer l'opération correspon- dante sur les signaux PCM du faisceau dirigé er. sens cppcsé; - une pluralité d'unités d'accès relatives aux lignes de jonction de type numérique, chacune étant reliée à un module d'acheminement au moins, par des faisceaux PCM et pouvant effectuer une opération de synchronisation et de fixation du rythme entre le faisceau PCM d'accès et celui ou ceux de sortie; - un génératearcentralisé de signaux d'horloge relié à chaque module d'acheminement ainsi qu'aux unités d'accès rela- tives aux lignes de jonction de type numérique; - un ordinateur de service relié par un canal de données 0 à chaque module d'acheminement ainsi qu'aux unités d'accès relatives à des lignes de jonction de type numérique. D'autres caractéristiques de l'invention ressortiront de la description suivante, qui présente un exemple non limi- tatif de réalisation, en référence aux figures des dessins annexés dans lesquels: La figure 1 montre un schéma synoptique du central de commutation selon l'invention. La figure 2 montre minement MII de la figure La figure 3 montre de la figure 2. La figure 4 montre circuit de la figure 3. La figure 5 montre ILNRX de la figure 3. La figure 6 montre de la figure 2. La figure 7 montre SGTMG de la figure 5. La figure 8 montre de la figure 6. La figure 9 montre de la figure 6. un schéma synoptique du module d'ache- 1. un schéma synoptique de l'unité ILN des formes d'ondes relatives au le schéma synoptique de l'unité le schéma synoptique de l'unité SGC, des formes d'ondes relatives à l'unité un schéma synoptique de l'unité INSLZ un schéma synoptique de l'unité SGRTX La figure 10 montre un schéma synoptique de l'unité SGDMA de la figure 6. La figure 11 montre un schéma synoptique de l'unité DMATG de la figure 10. - La figure 12 montre des formes d'ondes relatives à l'unité DMATG de la figure 11. La figure 13 montre l'unité PRDLG de la figure La figure 14 montre BUSCT de la figure 10. La figure 15 montre figure 14. La figure 16 montre DMFLG de la figure 10. La figure 17 montre de la figure 2. La figure 18 montre MXCRT de la figure 17. La figure 19 montre MTXCP de la figure 17. La figure 20 montre CNTST de la figure 3. La figure 21 montre SGMRT de la figure 6. La figure 22 montre MXMRT de la figure 18. La figure 23 montre figure 1. La figure 24 montre UAA de la figure 23. La figure 25 montre AUU de la figure 24. une table de vérité relative à 10. le schéma synoptique de l'unité des formes d'ondes relatives à la le schéma synoptique de l'unité le schéma synoptique de l'unité MTC le schéma synoptique de l'unité le schéma synoptique de l'unité le schéma synoptique de l'unité le schéma synoptique de l'unité le schéma synoptique de l'unité une pluralité d'unités UAA de la le schéma synoptique d'une unité le schéma synoptique d'une unité La figure 26 montre le schéma synoptique de l'unité UCT appartenant à l'unité LCT de la figure 24. La figure 27 montre une unité d'accès relative à des lignes numériques TNN de la figure 1. La figure 28 montre le schéma synoptique de l'unité TNN de la figure 27. La figure 29 montre le schéma synoptique de l'unité ILC de la figure 28. La figure 30 montre le schéma synoptique de l'unité ILR de la figure 28. La figure 31 montre le schéma synoptique d'une unité UGG de la figure 1. La figure 1 présente le schéma synoptique du central de commutation, réalisé selon l'invention, qui comprend un auto-commutateur AC auquel sont raccordées une pluralité de lignes o transitent les signaux relatifs aux usagers. Plus précisément, à l'unité AC est raccordée une première pluralité de lignes 1, 2,...,X, relatives aux appareils téléphoniques des usagers et à chacune de celles-ci est relié un nombre pré- établi (dont la valeur maximum est de 64, mais qui en général se limite à 32) d'unités d'accès UAA11...,UAA32. Chaque unité d'accès est prévue pour introduire, sur la ligne à laquelle elle est reliée, les signaux relatifs à un nombre préétabli d'appareils d'usagers (quatre appareils, par exemple) après les avoir convertis sous forme numérique. Sur chaque ligne d'accès, il existe des signaux numériques organisés selon une structure de trame qui diffère de celle d'un système PCM normalisé (exem- ple: 2 M bit/s), en ce sens que la transmission de la signali- sation se fait par messages. A partir de maintenant, par le terme PCM interne, on entend définir une organisation de signaux numériques selon une structure de trame semblable à celle que l'on vient de décrire. A l'unité AC est en outre raccordée une seconde plurali- té de lignes 1, 2,..., Y, relatives à des lignes de jonctions de type analogique, à chacune desquelles est relié un nombre préétabli (dont la valeur maximum est de 64, mais qui en général se limite à 8) d'unités de jonction UGG1,..., UGG8. Chaque unité de jonction est prévue pour introduire, sur la ligne à laquelle elle est reliée, les signaux relatifs à un nombre préétabli de lignes de jonction de type analogique (quatre lignes de jonction, par exemple) après les avoir con- vertis sous forme numérique. Sur-chacune des Y lignes, il existe donc des signaux numériques organisés selon une structure de trame typique du système PCM interne. A l'unité AC est enfin raccordée une troisième pluralité de lignes 1, 2,.. . Z, relatives aux lignes de jonction de type numérique, auxquelles sont reliés autant de terminaux numériques de ligne TNN1, TNN2,..., TNNZ prévus pour effectuer des opéra- tions de synchronisation et de fixation du rythme, ainsi que des opérations de conversion de la signalisation adoptée par les systèmes PCM CCITT en signalisation du système PCM interne. L'auto-commutateur AC comporte un ou plusieurs modules d'ache- minement MII, dont chacun est en mesure d'effectuer la commu- tation d'un nombre préétabli de canaux (exemple: 256 canaux relatifs à 8 systèmes PCM à 2 M bit/s) relatifs au trafic de transit comme au trafic terminal. Il faut en effet remarquer que 2 systèmes PCM (sur les 8 systèmes PCM considérés dans l'hypothèse ci-dessus) sont réservés au trafic terminal et sont donc reliés à des intefaces d'accès (exemple: une des X lignes et une des Y lignes), alors que 6 systèmes PCM, à partir de maintenant dénommés faisceaux d'acheminement FII, sont reliés à d'autres modules d'achemine- ment MII pour permettre la gestion du trafic de transit. Chaque unité MII est reliée, via une ligne de données, à un ordinateur de gestion SGS pouvant exécuter des opérations de service et d'entretien-; chaque unité MII est en outre reliée, via une autre liaison, à une unité d'horloge centralisée CKC, qui permet la synchronisation de l'auto-commutateur. Dans le cadre de l'auto-commutateur AC, les opérations d'acheminement d'un appel vers l'abonné demandé sont effectuées par les unités MII selon le principe de la diffusion, c'est pourquoi la connexion entre deux terminaux de ligne dépend de l'état présent d'occupation du réseau et se fait par le nombre minimum possible de transits. Le principe de la diffusion prévoit en effet la trans- mission à toutes les unités MII de l'unité AC d'un message de demande d'acheminement (RQII), provenant de l'unité MII a laquelle appartient le terminal de la ligne d'appel. Le message se propage sur les faisceaux FII non saturés du réseau, atteignant toutes les unités MII, dans la mesure o elles sont reliées à la première unité par une chaîne de faisceaux FII non saturés; il atteint aussi, en particulier, l'unité MII o se trouve l'abonné désiré. Pour mieux comprendre les modalités selon lesquelles a lieu la diffusion, supposons qu'un abonné quelconque C, raccordé à l'unité MII. ait sélec- tionné le numéro de l'abonné libre R, appartenant à une unité MII différente, et qu'aucun des faisceaux FII du réseau ne soit saturé; l'unité MIIi recherche l'abonné R parmi ses abonnés et, ne l'ayant pas trouvé: - elle prépare un message RQII identifiable de façon univoque; elle occupe un canal sur chacun de ses faisceaux FII; - elle transmet le message RQII aux unités MII auxquelles elle est reliée par les faisceaux FII déjà cités; - elle se met en attente d'une réponse. Chacune des unités MII atteintes, à son tour: - vérifie ne pas avoir déjà traité le message RQII (dans ce cas, la réponse est toujours négative); si elle a déjà traité le message, elle l'écarte; dans le cas contraire, elle l'accepte, mémorise l'identité du fais- ceaux FII de provenance et du canal réservé à l'éventuelle connexion. Chacune des unités MII atteintes lors de la première diffusion: - occupe un canal sur chacun de ses faisceaux FII dont elle n'a pas accepté le message RQII; - transmet le message RQII aux unités MII reliées à ces faisceaux FII: - se met en attente d'une réponse; --commence la recherche de l'abonné R parmi ses abonnés. La troisième diffusion a-lieu grâce aux unités MII à distance 2 de l'unité MIIi selon des modalités analogues à la seconde diffusion. Le message RQII atteint ainsi, par diffusions successives, toutes les unités MII reliées à l'unité MIIi par des faisceaux FII non saturés. Si l'abonné R est raccordé à une unité MII, atteinte par exemple à la troisième diffusion, l'acheminement s'arrête à la troisième diffusion, mais le processus de diffu- sion continue jusqu'à la saturation complète du réseau. En d'autres termes - le message RQII a été transmis et retransmis jusqu'à saturation du réseau des faisceaux FII; - chaque unité MII, sauf la première, a accepté une seule fois le message RQII et a un seul canal occupé en amont, pour l'éventuelle connexion avec l'abonné C; - sur le réseau, un certain nombre de canaux sont provisoirement occupés; sur chacun d'entre eux, l'unité MII qui a transmis le message RQII, qu'il ait été accepté ou non, est en attente d'une réponse; - toutes les unités MII, sauf la première, recherchent l'abonné R parmi leurs abonnés; la réponse ne sera positive que pour l'une d'entre elles. La diffusion a identifié, dans le réseau, un arbre mini- mal dont les racines sont dans l'unité MIIi. La forme spécifique de l'arbre a été déterminée par l'ordre d'arrivée des messages RQII sur les différentes unités MII; dans chacun des cas, cependant, la diffusion crée des arbres minimaux, donc les unités MII de la personne appelant et de la personne demandée se trouvent toujours à une distance minimale et sont reliées par un parcours unique. Si l'unité MIIk a laquelle est raccordée l'abonné R trou- ve cet abonné libre, elle envoie un message à rebours vers l'unité MII.i Le message peut transiter par quelques unités MII intermédiaires, qui le reçoivent et le transmettent sur les canaux occupés en amont sur le parcours MII - MIII. Toutes les unités MII non comprises dans l'itinéraire tracé libèrent les canaux et effacent les informations relatives aux messages RQII dès l'écoulement du temps limite accordé pour la réponse attendue. On remarque que les messages RQII ne sont envoyés que sur les faisceaux FII ayant au moins un canal de libre. Si cer- tains faisceaux FII sont saturés, le processus diffère à cause d'une diffusion moindre de messages sur le réseau; cependant, toutes les unités MII reliés à l'unité MIIi par une chaîne de faisceaux FII non saturés sont atteintes. On résumera maintenant les caractéristiques fondamenta- les de l'invention: - chaque auto-commutateur élémentaire commute, sans blocage, les canaux de 8 lignes PCM à 2,048 M bit/seconde; - le PCM adopté possède 30 canaux phoniques et 2 canaux de service (le canal 0, qui porte un signal de synchronisme et le canal 16 qui porte une signalisation par message associée a canaux phoniques); - un groupe de n abonnés (n - 256, une moyenne de 100) accède à un auto-commutateur élémentaire à travers un étage de ligne (concentrateur/expanseur) réalisé selon une logique dis- tribuée et reliée à celui-ci par un PCM multiple (une des 8 lignes raccordées au même auto-commutateur élémentaire); - un groupe de g jonctions (g, 30) est relié à l'auto- commutateur élémentaire par un PCM multiple (une autre des 8 lignes PCM), à travers une interface particulière et spéciali- sée, réalisée elle aussi selon une logique distribuée; - la conversion analogique numérique de la phonie, la préélaboration de la signalisation et l'envoi en ligne de tonalités et de signaux ont lieu dans les interfaces aussi bien pour les abonnés que pour les jonctions; - l'étage de ligne et l'interface de jonction peuvent être installés à distance de l'auto-commutateur; - l'auto-commutateur élémentaire gère et connaît l'état de tous les terminaux (abonnés et/ou jonctions) qui lui sont directement reliés et seulement de ceux-ci; - la configuration minimale du central est formée d'un auto-commutateur élémentaire, d'un étage de ligne et d'une in- terface de jonction, pour une centaine d'abonnés et une vingtai- ne de jonctions analogiques (ou une ligne PCM); les abonnéset les jonctions occupent deux des huit lignes PCM.; - la configuration maximale du central (fonction du trafic et non-pas du nombre dé terminaux) arrive à une centaine d'auto-commutateurs élémentaires, une centaine d'étages de ligne et une centaine d'interface de jonction analogiques et/o numériques). Le central est obtenu en reliant par maille incom- plète les 6 lignes PCM des auto-commutateurs élémentaires-qui ne sont pas occupées par des abonnés ou des jonctions et est, à tous les effets, un réseau de télécommunications non hiérar- chique; - il est possible d'obtenir des centrals d'une capacité intermédiaire, formés de n auto-commutateurs élémentaires, n x 100 usagers environ et n x 20 jonctions environ. De toute façon, la recherche de la voie libre se fait par diffusion, en utilisant les canaux de signalisation. En aucun point du cen- tral il n'est nécessaire de connaître l'état du réseau et/ou l'emplacement des terminaux; il - chaque auto-commutateur élémentaire est relié, via une ligne de données, à un ordinateur de gestion, pour toutes les fonctions de service et d'entretien. Chaque ordinateur gère une centaine d'auto-commutateurs élémentaires toujours regroupés en centrais. La figure 2 représente le schéma synoptique d'un module d'acheminement MII générique; Sur cette figure et sur les suivantes, les bus ont été tracés en lignes doubles et les fils (ou groupes de fils) à travers lesquels transitent les signaux et/ou les commandes, en lignes simples. Les fonctions de commutation, d'acheminement, de docu- mentation du trafic et, éventuellement de calculs de tarifs, sont effectuées par ce module selon les modalités définies par un logiciel. Les quatre signaux CTSL, DCRL, RTSL et DCTL ("Clear To end" ou Prêt à Emettre, "Data Channel Receive" ou Données du Canal Reçues, "Request To Send" ou Demande pour Emettre, "Data Channel Transmit" ou Données du Canal Emises) forment le canal de données de liaison avec l'ordinateur de gestion SGS; CK2M et CK8K sont des signaux de synchronisme produits par l'horloge centralisée CKC; SLM2 et SLK8 sont les signaux de synchronisme vers les unités d'interface d'accès UAA et de jonction UGG; RRCL et TTCL sont respectivement, les huit faisceaux reçus et les huit faisceaux transmis. UPIO est un ensemble de signaux d'entrée-sortie parallè- le utilisable dans des applications particulières du modèle MII (interface pour poste opérateur, commande de compteurs mécani- ques, imprimante auxiliaire...) et les fonctions sont définies par un logiciel. Chaque module d'acheminement MII comprend les unités spécifiées cidessous: - une unité d'interface de ligne ILN; - une unité de signalisation SGC; - un microprocesseur MPI; - une unité de commutation MTC; Les signaux CK2M et CK8K fournissent à l'unité ILN les bases de temps de 2 MHz et 8 KHz nécessaires au fonctionnement synchronisé des différents modules MII du système; les modules MII synchronisent à leur tour les unités d'interface UAA et UGG. Lorsque la transmission des signaux entre les différents modules du système se fait sur une ligne équilibrée, l'unité ILN effectue la conversion des signaux d'horloge au niveau TTL (Transistor-TransistorLogique) et engendre à partir de ceux-ci la cadence nécessaire ainsi que le fonctionnement du module MII (FRTX, DCLK et le signal d'horloge de temps réel NMIN) et enco- re le synchronisme pour les unités UAA et les unités UGG (signaux SLM2 et SLK8). L'unité ILN reçoit les huit signaux RPCL correspondant aux faisceaux 0, 1, .7, les convertit au niveau TTL et effectue l'introduction, faisceau par faisceau, d'un retard tel que les..DTD: huit signaux sortants de l'unité ILN (signaux RXCN) sont re- tardés, par rapport à l'instant nominal du début de la trame, de huit bits exacts et sont donc synchronisés entre eux indé- pendamment des retards respectifs de propagation. L'unité ILN effectue la conversion de niveau: - de TTL en signal équilibré, des huit signaux TXCN correspondant aux huit faisceaux transmis (TXCN devient TTCL); - de TTL en signal équilibré, des signaux de données RQTS et DCNT qui deviennent RTSL et DCTL; - de signal équilibré en TTL, des signaux CTSL et DCRL qui deviennent CLTS et DCRX. L'unité ILN vérifie en outre, cycliquement, le fonction- nement des convertisseurs de niveau insérés sur les faisceaux en réception et en transmission, signalant les éventuelles anomalies au microprocesseur de contrôle MPI du module MII. L'unité de signalisation SGC extrait de chaque faisceau de RXCN le caractère correspondant au slot 16 (canal temporel de signalisation) et cherche d'éventuels multiplets (bytes) de synchronisme de message. Il faut noter que chaque message de signalisation (exemple: critère d'occupation) est transmis par 8 multiplets placés dans le 16ème canal de 8 trames consé- cutives. Le premier multiplet a une configuration particulière et constitue le multiplet de synchronisme de message. Si l'unité SGC relève la présence de ce multiplet, elle le transfère, ainsi que les sept autres, dans la mémoire du microprocesseur MPI par des accès DMA successifs ("Direct Memory Access" ou Accès Sélectif en Mémoire) et informe le microproces- seur MPI que le transfert a été effectué. Si le microprocesseur MPI a préparé en mémoire un ou plusieurs messages de signalisation, prêts à être transmis et destiné aux unités UAA, UGG ou à d'autres modules MII, l'unité SGC s'occupe de les placer dans 8 canaux temporels de signali- sation successifs (n0 16) sur des faisceaux TXCN à travers des accès successifs directs à la mémoire du microprocesseur MPI. L'unité SGC s'occupe également d'insérer le caractère de syn- chronisme de trame sur le canal temporel 0 de chaque faisceau sortant: durant les insertions de caractères par l'unité SGC (canaux temporels 0 et 16), les circuits de sortie de la matrice de commutation MTC sont interdits par le signal MINH produit justement par l'unité SGC. L'unité SGC est dotée d'un circuit de test qui périodi- quement vérifie que le multiplet présent dans le 16ème canal temporel coincide avec celui effectivement extrait et transféré par accès sélectif en mémoire DMA (et vice versa); en cas d'avarie, l'unité SGC s'occupe de prévenir le microprocesseur MPI au moyen d'une demande d'interruption I. 3. L'unité de commutation MTC est un organe en mesure de commuter 256 canaux d'entrée sur 256 canaux de sortie, grâce à des canaux organisés sur 8 faisceaux à division de temps, soit 32 canaux/faisceau; la commutation effectuée par l'unité MTC est commandée par l'intermédiaire de circuits, par une mémoire- image écrite par le microprocesseur MPI. L'unité MTC est aussi dotée d'un circuit de test qui vérifie la coïncidence entre les multiplets entrés et les multiplets sortis de la matrice de commutation en accord avec l'image fournie par la mémoire de contrôle; les éventuelles anomalies sont signalées au microprocesseur MPI au moyen d'une demande d'interruption INT2. Le microprocesseur de contrôle MPI accomplittoutes les fonctionsnécessaires au fonctionnement du module MII et plus précisément: - il reconnaît et distribue un à un les messages reçus; - il dispose et distribue les différents délais d'attente; - il gère le calendrierhorloge en temps réel; - il gère le déroulement des conversations; - il gère les programmes de supervision d'appareil et de système - il communique avec l'ordinateur de gestion. L'interface du microprocesseur MPI vers le reste de l'appareil est formée des deux bus des données et des adresses (ZDBS et ZABS), des demandes d'interruption provenant des différentes unités MII, des signaux de commande d'accès sélectif en mémoire DMA (BSAK et BSRQ), des signaux relatifs au canal des données, des signaux de sélection de l'entrée/sortie DVSL 0., 7 et des signaux de lecture et d'écriture ZZRD et ZZWR. L'unitéILN est illustrée par le sch"a synoptique de la figure 3 et comprend les blocs fonctionnels suivants: - une unité d'horloge ou rythmeur ILNTG; une unité ILNTX pouvant recevoir les signaux au niveau TTL et les convertir en signaux équilibrés; - une unité ILNRX pouvant recevoir les signaux PCM comme signaux équilibrés et les convertir au niveau TTL.; une unité DTXRX pouvant convertir, du niveau TTL en signaux équilibrés et vice versa, les signaux présents sur un canal de données déterminé; - une unité de contrôle CNTST. Si on se réfère au schéma synoptique de la figure 3 et au diagramme temporel de la figure 4, le fonctionnement de l'u- nité ILN peut se résumer ainsi: - l'unité ILNTG reçoit les signaux de synchronisme CK2M et CK8K de l'horloge centralisée (CKC) en signaux équilibrés; après les avoir convertis en niveau TTL, elle engendre, à partir des signaux précités, les signaux d'horloge d'appareil FRTX, DCLK et DCLK, NMIN, INT et les signaux d'horloge interne DFRX, DFRX et FRNR. Le signal FRTX (diagramme b) est une impulsion de remise à zéro de trame coincidant avec le premier demi-bit de la trame en transmission. Le signal DCLK (diagramme a) est le signal d'horloge à 2,048 M bit/s (avec transition ascendante au début du temps de bit). NMIN (diagramme f) est une impulsion d'une durée d'environ 200 nsec, répétée avec une cadence de 2 msec, et constitue le temps de base pour le calcul de temps réel du module d'acheminement TNT0 est normalement inactif et ne devient actif que lorsque, pour une panne, le microprocesseur de contrôle MPI ne reçoit pas correctement l'impulsion NMIN et n'en témoigne pas l'acquisition à travers la combinaison des signaux DVSL 0 et ZZRD. Les signaux d'horlo- ge interne DFRX et DFRX (diagrammes c et d) sont des impulsions d'une durée de 244 nsec présentes dans chaque trame et légère- * ment en retard (50 nsec) par rapport à l'instant du début de trame IT (diagramme g). FRNR (diagramme e) est une parole numérique qui indique un nombre entre 0 et 7 montant à chaque trame. L'unité ILNTG fournit en outre les signaux équilibrés de synchronisation SLM2 et SLK8 destinés aux modules d'accès UAA et de jonction UGG. - L'unité ILNTX reçoit les 8 signaux TXCN au niveau TTL et les convertit en signaux équilibrés TTCL correspondants. Cha- que signal TTCL est reconverti au niveau TTL par un récepteur local et les 8 signaux de contrôle résultante sont dénommés TTCC. - L'unité ILNRX reçoit les 8 signaux RRCL en forme de signaux équilibrés et les convertit au niveau TTL, chacun avec deux récepteurs, donnant ainsi lieu à deux groupes de signaux; les signaux du premier groupe, retardés jusqu'à mettre le début de trame (IT sur la figure 4) en correspondance avec le début du 9ème bit de l'horloge de transmission, sont fournis à la sortie comme signaux RXCN, ceux du second groupe (de contrôle) comme signaux RRCC. - L'unité CNTST examine périodiquement, sur commande du microprocesseur MPI, un des 32 signaux (RXCN, RRCC, TXCN, TTCC) et, si elle ne relève pas de transition de signal, fournit une demande d'interruption d'alarme INT1. - L'unité DTXRX convertit, du niveau TTL en signal équilibré, les signaux du canal de données ROTS et DCNT ou Données du Canal Reçues) en signaux CLTS et DCRX. La figure 5 illustre le schéma synoptique de l'unité fonctionnelle ILNRX. Les signaux équilibrés RRCL 0,..., 7 sont reçus et convertis au niveau TTL par les récepteurs principaux et par les récepteurs de contrôle de l'unité CNLRX; on obtient ainsi les signaux RRCN et les signaux de contrôle RRCC. Les signaux RRCN, engendrés par les unités UAA et UGG et par d'autres modules MII du système-présentent, par rapport à l'instant nominal de "début de trame", des retards différents qui dépendent des distances et des retards introduits par les circuits de transmission et de réception. On suppose que, dans tous les cas, le retard global ne soit pas supérieur à huit intervalles d'horloge (488 x 8 nsec = 3,9 psec) qui, par propa- gation sur couple symétrique non blindé, équivaut à 220 mètres environ. Pour remédier à cet inconvénient, les signaux RRCL con- vertis en signaux RRCN-correspondants sont envoyés à l'entrée d'un circuit PBADJ qui examine un à un, périodiquement, les signaux RRCN et, éventuellement, introduit d'abord un retard d'une fraction de bit en les alignant sur le front des impul- sions d'horloge DCLK et ensuite les échantillonne cycliquement sur le front ascendant des impulsions d'horloge DCLK et introduit, signal par signal, un retard égal à un nombre entier de bits (jusqu'à 7 bits) pour obtenir des signaux RXCN ayant les instants de début de trame correspondants; il utilise à cet effet le signal DFRX. Dans une forme préférée de réalisation, les signaux RXCN représentent, en correspondance avec l'instant de début de trame, le début du canal temporel 31 au lieu du début du canal temporel 0. Les signaux RXCN sont donc retardés d'un canal temporel par rapport à l'instant de début de trame IT. L'unité de signalisation SGC de la figure 6 extrait de chacun des faisceaux RXCN portant les signaux PCM entrants, le caractère correspond au slot 16 (canal temporel de signalisation et cherche d'éventuels multiplet de synchronisme (AAH); si elle en trouve, elle transfère ce multiplet et les 7 suivants dans la mémoire du microprocesseur MPI à travers des accès successifs (DMA) informant ensuite le microprocesseur MPI que le transfert a été effectué. Si le microprocesseur MPI a préparé en mémoire un ou plu- sieurs messages prêts à.être transmis, l'unité SGC s'occupe de leur transmission sur chacun des faisceaux sortants TXCN par des accès successifs directs à la mémoire de microprocesseur MPI. L'unité SGC s'occupe également d'insérer le caractère de synchronisme de trame sur le canal temporel 0 de chaque faisceau sortant; durant les insertions des caractères par l'unité SGC (canaux temporels 0 et 16), les circuits de sortie de la matrice de commutation MTC sont interdits par le signal MINH engendré justement par l'unité SGC. Cette unité SGC est dotée d'un cir- cuit de test qui, périodiquement, vérifie que le multiplet pré- sent dans le 16ème canal temporel coincide avec celui effective- ment extrait et transféré en accès sélectif (DMA) (et vice versa); en cas d'avarie, l'unité SGC en informe le microproces- seur MPI au moyen du signal d'interruption INT3. Si on se réfère au schéma par blocs de la figure 6, le fonctionnement de l'unité SGC peut être résumé ainsi: - l'unité SGTMG reçoit les signaux d'horloge d'appareil DCLK et FRTX et engendre les signaux d'horloge interne de modu- le (DCLK, SLTO, BTCT, STXK, SilT, SRXK, K-6T, INCR, S-6R)et le signal d'inhibition de la matrice MINH (actif uniquement durant les canaux temporels 0 et 16)., - L'unité INSLZ insère le caractère de synchronisme de trame sur le canal temporel 0 de chaque canal; - L'unité SGRTX pourvoit à la réception des caractères de signalisation présents sur le 17ème canal temporel des canaux RXCN et à l'insertion, sur le 16ème canal temporel des canaux TXCN, des caractères de signalisation à transmettre; la lectu- re des caractères reçus et l'écriture sur l'unité SGRTX des caractères à transmettre, se fait grâce à l'unité SGDMA au moyen des signaux de commande RXEN, SADS, DDWR, et par l'intermédiaire du bus SGDT. En se référant à ce qui a déjà été dit au sujet du circuit PBADJ,faisant partie de l'unité ILN,on rappelle qu'au canal tem- porel 0 du signal d'horloge du module MII correspondle canal tem- porel 31 des canaux entrants;leur canal temporel de signalisatiorn, le canal temporel 16, correspondant au canal temporel 17 du signal d'horloge de module. Ce décalage ne se présente pas pour les canaux sortants, vu que ces derniers sont réglés par le signal d'horloge de module. - l'unité SGDMA pourvoit à la lecture, sous forme paral- lèle, des caractères de signalisation reçus par l'unité SGRTX et à leur éventuel transfert, par accès sélectif (DMA), dans la mémoire du microprocesseur MPI. D'éventuels caractères de signalisation à transmettre sont transférés de-la mémoire du microprocesseur MPI à l'unité SGRTX, à travers l'unité SGDMA. Dès que le transfert d'un message entier de signalisatiorn en transmission ou en réception, est achevé, l'unité SGDMA en informe le microprocesseur MPI au moyen des demandes d'inter- ruption INT4 (réception) et INT5 (transmission). - L'unité SGMRT est une unité de test qui vérifie, pério- diquement, que le transfert des données, sous forme parallèle, à partir de ou vers l'unité SGRTX coincide avec le caractère effectivement présent, sous forme de série, sur les canaux RXCN ou TXCN. Dans le cas o il ne coincide pas, l'unité SGMRT en informe le microprocesseur MPI au moyen de la demande d'inter- ruption INT3. Le fonctionnement de l'unité d'horloge SGTMG est illus- tré par les formes d'onde de la figure 7 o: - le diagramme a montre le signal d'horloge de module DCLK. - le diagramme b montre le signal de remise à zéro de trame FRTX;- - le diagramme c montre une fenêtre temporelle S16R obtenue, de façon connue en soi, en correspondance du canal temporel 17 du signal d'horloge de module; - le diagramme d montre le signal d'horloge de bit SRXK relative au canal temporel 17; - le diagramme e montre une fenêtre temporelle =SF obtenue en correspondance avec le 16ème canal temporel de la trame - le diagramme f montre une fenêtre teporelle SLT0 obtenue en correspondance avec le canal temporel 0 du signal d'horloge de module; le diagramme g montre le signal d'horloge de bit de la signalisation STXK et de la réception de la signalisation transmise Kl6T; - le diagramme h montre une impulsion INCR qui coincide avec la fin du signal S16T; - le diagramme i montre le signal MINH présentant deux fenêtres temporelles obtenues respectivement en correspondance avec le canal temporel 0 et avec le canal temporel 16 du signal d'horloge de module. La figure 8 illustre en détail l'unité INSLZ préposée à l'insertion de la parole de synchronisme de trame dans le canal temporel 0 de chaque canal. Dans une forme schématique de réalisation, cette parole 96 est cablée à l'entrée d'un multiplexeur MX8, qui reçoit sur ses entrées de commande les signaux BTCT 0,..., 2 formulés par le rythmeur SGTMG, et dont la sortie est reliée en parallèle à 8 registres RG8 (un par canal), dans lesquels la progression des signaux est commandée par le signal d'horloge DCLK et qui sont habilités dans le canal temporel 0 par le signal SLT0 émis par l'unité SGTMG. De cette façon la parole de synchronisme de trame est disponi- ble à la sortie TXCN 0,..., TXCN 7 de chaque registre. La figure 9 illustre un exemple préférentiel de réalisa- tion de l'unité SGRTX pour l'émission-réception des messages de signalisation. Les messages présents sur chacun des 8 canaux PCM entrants RXCN 0,..., RXCN 7 parviennent à l'entrée série d'autant de registre à décalage d'entrée SIgo'...., 1S97 o ils sont transcrits par le signal d'horloge SRXK. Il est également prévu une unité de décodage DC9 qui reçoit en entrée les messages SADS 0,..., SADS 2, fournis par l'unité SGDMA, et dont la première section DC91 habilite séquen- tiellement les registres SI à transférer leur contenu à l'unité SGDMA à travers le bus SGDT 0,.... SGDT 7 quand le signal RXEN est actif. De la même façon, les messages destinés à être émis par l'unité SGDMA parviennent à travers les bus cités SGDT 0,..., SGDT 7 aux registres à décalage de sortie SUgo,.... SU97 qui sont séquentiellement habilité à la transcription par la secon- de section DC92 de l'unité DC9 quand le signal DDWR est actif. Le transfert en sortie du contenu des registres SU est commandé par le signal d'horloge STXK et les messages relatifs à chaque canal parviennent à un ensemble de registres RG9 habilités par le signal S16T, à la sortie duquel les huit canaux PCM de sortie TXCN 0,..., TXCN 7 sont présents. La figure 10 illustre le schéma synoptique de l'unité SGDMA ("Signalling Direct Memory Access" ou Signalisation Accès Sélectif en Mémoire) qui pourvoit au transfert des caractères de signalisation entre l'unité d'émission-réception SGRTX et la mémoire du microprocesseur MPI. Les signaux de sélection SADS et RXEN spécifient le canal (SADS)..et le sens de transfert (RX ou TX). Le signal de marquage DDWR effectue la transcription des données sur l'unité SGRTX. Les caractères de signalisation sont transférés à travers le bus SGDT. L'unité SGDMA comprend les sous-unités suivantes: - une première sousunité DMIT qui engendre les signaux d'horloge du cycle d'accès sélectif en mémoire DMA et qui con- tient, dans une mémoire RAM (mémoire à accès sélectif)les adresses d'écriture et de lecture de l'accès sélectif DMA pour chacun des 8 canaux; - une seconde sous-unité PRDLG qui est un dispositif purement combinatoire; sur la base de la valeur présente de l'adresse, de l'état des drapeaux d'émission, du caractère reçu sur l'unité SGDT, il établit la valeur future de l'adresse et décide s'il faut effectuer ou non un cycle d'accès sélectif DMA et activer ou non les drapeaux de signalisation RX ou TX pour indiquer, respectivement, la réception ou l'émission effective d'un message entier; - une troisième sous-unité BUSCT qui sert d'interface avec le microprocesseur MPI; si la sous-unité PRDLG communique à la sous-unité BUSCT, au moyen du signal DMFL, qu'il est néces- saire d'effectuer un cycle d'accès sélectif DMA, la sous-unité BUSCT l'exécute (en écriture ou en lecture selon l'état des signaux XE, T=Y) à l'adresse obtenue en conjuguant le nombre des canaux desservis sur le moment (NRCN), l'adresse (OPTR) et la condition de lecture ou d'écriture; - une quatrième sous-unité DMFLG constitue l'unité de commande des drapeaux RX et TX; s'il y a un drapeau au moins (RX ou TX) DMFLG envoie une demande d'interruption (INT4 ou INT5) au microprocesseur; tant que le microprocesseur MPI n'a pas préparé de nouveaux messages à transmettre, la sous-unité DMFLG inhibe l'émission d'un message déjà transmis au moyen du signal FLTX. La figure 11 illustre en détail la première sous-unité DMATG préposée à la production du signal d'horloge du cycle d'accès sélectif en mémoire (cycle DMA) et à la production des signaux de lecture et d'écriture DMA pour chacun des huit canaux. La sous-unité DMATG comprend un circuit de somme logique OUll a l'entrée duquel parvient le signal d'horloge DCLK ainsi qu'un signal ATTENTE en provenance de la troisième sous- unité BUSCT. Le signal de sortie du circuit OUll parvient à l'entrée de comptage d'un premier compteur CNll qui avance sous l'action des impulsions DCLK et arrête son propre cycle de comptage enprésence du signal ATTENTE pour permettre l'exécu- tion d'un cycle DMA. Les signaux de sortie du compteur CN111 parviennent à' l'entrée d'adressage d'un multiplexeur MXll qui reçoit en entrée les impulsions d'horloge DCLK à travers un circuit de produit logique ETll qui reçoit sur une seconde entrée le signal de sortie d'un circuit bistable FF11; ce circuit bistable passe à l'état enclenché grace au signal SI6R qui est actif en corres- pondance avec le canal temporel 16 de chaque système PCM. Le multiplexeur MXll est prévu pour distribuer sur 8 sorties les impulsions de la séquence DCLK, délenchant ainsi les impulsions PLSA, PLSB, PLSC illustrées sur la figure 12 dans les diagrammes e, f, g. La figure 12 montre encore dans le diagramme d le signalATIENTE, dans le diagramme c l'évolution du comptage à la sortie de l'unité CN1, dans le diagramme b la séquence d'impulsions d'horloge DCLK, dans le diagramme a le signal de sortie du circuit bistable FFll. La dernière sortie du multiplexeur MXil est reliée à l'entrée de comptage d'un compteur à quatre étages CN12 dont les sorties sont reliées aux entrées d'adressage d'un couple de mémoires à accès aléatoire MM111 et MM112 qui reçoivent sur leurs entrées de données les signaux NPTR 0,...., NPTR 2 et NPTR 3., NPTR 5, respectivement. Les sorties de ces mémoires sont reliées aux entrées d'un ensemble de registres RG1l qui emmagasine la configuration binaire présente en entrée en correspondance de l'impulsion PLSA; les signaux présents à la sortie de l'ensemble de regis- tres RGil sont désignés par la suite par les symboles OPTR 0, OPTR 5. Les trois sorties les moins significatives du compteur CN112 identifient le numéro du système PCM sous contrôle et ces sorties sont désignées par la suite par les symboles NCRN 0, NCRN 2, alors que la sortie la plus significative engendre les signaux d'habilitation à une phase d'accès sélectif DMA respectivement pour l'écriture (signal RXEN) et pour la lecture (TXEN), ce dernier signal étant produit à travers-un circuit d'inversion IN. La sortie la plus significative du compteur CN112 est reliée également à l'entrée d'un circuit monostable MN,1 qui engendre une impulsion de remise à zéro du circuit bistable FF1l, rendant les compteurs CN111 et CN112 inaptes à compter. En ce qui concerne le cycle DMA, il faut tenir compte que la mémoire du microprocesseur, o sont destinés à être transférés les messages de signalisation, comporte 8 aires de mémoire, dont chacune est reliée à un canal PCM respectif; une aire générique de mémoire est partagée en 8 sections, chacune pouvant contenir 8 multiplets. Les signaux NCRN 0,..., NCRN 2 identifient l'aire de mémoire devant exécuter un cycle DMA, alors que les signaux OPTR 0,..., OPTR 2 adressent le multiplet dans le domaine de la section, laquelle est identifiée par les signaux OPTR 3,..., OPTR 5. L'organisation de la mémoire du microprocesseur MPI décrite plus haut est fonction de l'exécution des opérations d'écriture en DMA; le microprocesseur MPI est également conçu pour créer des messages à transmettre toujours en DMA; dans ce but, la mémoire du microprocesseur MPI comprend une zone destinée à contenir de tels messages. Dans une forme préférée de réalisation, cette zone destinée aux messages à transmettre comprend une seule section de 8 multiplets pour chaque canal; sans sortir du domaine de l'invention, il est cependant possible de conférer à la mémoire, pour les messages à transmettre, une structure analogue à celle qui a été définie ci-dessus pour les messages à recevoir. Si l'aire de mémoire destinée aux messages à transmettre comprend une seule section par'canal, durant les phases de réception, les signaux NCRN 3,..., NCRN 5 restent constamment à zéro. La figure 12 montre en outre que, dans l'intervalle de temps durant lequel le signal illustré dans le diagramme a reste actif, 8 cycles DMA en réception (0-RX,...,7-RX) sont exécutés ainsi que 8 cycles DMA en transmission (0-TX,...,7-TX), comme on le voit sur le diagramme h. La figure 13 illustre une table de vérité permettant d'expliquer le fonctionnement de la seconde sous-unité PRDLG qui, en principe, peut être constituée par une mémoire morte (ROM) ou des dispositifs équivalents. La sous-unité PRDLG reçoit en entrée les signaux OPTR indiquant l'adresse de la mémoire du microprocesseur MPI o à été écrit/lu le dernier multiplet d'un message, ainsi que les signaux RXEN indiquant si une opération de lecture ou d'écriture est en cours en accès sélectif (DMA), et elle fournit à ses sorties les signaux NPTR indiquant l'adresse d'écriture ou de lecture du multiplet suivant. Si chaque message commence par un multiplet ayant une configuration préétablie, indiquée sur la figure 13 par AA, les signaux SGDT présents sur le bus raccordé à l'unité SGRTX parviennent en entrée à la sous-unité PRDLG (figure 6) pour permettre de relever la présence de la configuration du début du message. La sous-unité PRDLG reçoit en outre en entrée les signaux PLSC fournis par la sous-unité DMATG, ainsi que le signal FLTX envoyé par le microprocesseur MPI pour inhiber l'accès sélectif DMA en transmission (si cela est nécessaire). A la sortie de la sous-unité PRDLG sont également disponibles les signaux DMFL (demande d'effectuer une opération d'accès sélectif DMA), SFTX et SFRX indiquant au microprocesseur MPI que l'émission- réception d'un message de 8 multiplets est achevée. Sur la figure 13, le premier tableau illustre l'accès sélectif DMA en réception (REC) et le second tableau, un accès sélectif DMA en transmission (TRANS). Dans les deux premières colonnes, sont indiqués les états des entrées et dans les qua- !0 tre suivantes, les états de sorties. Si on se réfère par exemple à la seconde ligne du premier tableau, dans l'hypothèse o la parole AA est présente au premier multiplet du message, les trois bits les moins importants de l'adresse NPTR 0,..., NPTR 2 sont accrus (INC) alors que les bits les plus significatifs de cette adresse (NPTR 3,..., NPTR 5) ne subissent aucune modification (INV). Le signal SFRX n'est pas rendu actif (vu que la transmis- sion d'un message est en cours), alors que le signal DMFL est rendu actif étant donné-que le multiplet reconnu a été considé- ré comme valable et doit donc être transféré dans la mémoire du microprocesseur MPI. La figure 14 illustre le schéma.synoptique de la sous- unité BUSCT préposée à remplir les fonctions d'interface avec le microprocesseur MPI; plus précisément, si la sous-unité PRDLG communique à la sous-unité BUSCT, au moyen du signal DMFL qu'il est nécessaire d'effectuer un cycle DMA, cette sous- unité BUSCT l'exécute à l'adresse obtenue en conjuguant le numéro du faisceau desservi sur le moment et les indications de l'emplacement de mémoire o ce cycle.est destiné à être exécuté, ainsi que la condition de lecture ou d'écriture. La sous-unité BUSCT comprend une unité d'horloge ou rythneur BUTG, dont le fonctionnement est illustré par les formes d'onde de la figure 15 o: - le diagramme a montre l'allure du signal DMFL indiquant qu'un cycle DMA doit être exécuté; - le diagramme b montre le signal PLSA engendré par la sous-unité de DMATG précédemment citée; - le diagramme c montre l'allure du signal BSRQ formulant à l'unité MPI une demande d'accès aux bus, - le diagramme d montre l'allure des impulsions d'horloge DCLK précédemment citées; - le diagramme e montre l'allure du signal BSAK émis par le microprocesseur MPI en réponse à la réception du signal BSRQ quand il est disponible pour concéder l'accès aux bus; - le diagramme f montre l'allure du signal MREQ destiné à être envoyé au microprocesseur MPI lorsqu'une opération d'écriture dans la mémoire présente doit être effectuée; - le diagramme g montre l'allure du signal ZZWR expri- mant un ordre d'écriture dans la mémoire du microprocesseur MPI; - le diagramme h montre l'allure du signal qui apparait à la sortie du circuit ET14 de la figure 14; - le diagramme i montre l'allure du signal DDWR exprimant un ordre d'écriture des données dans la mémoire du microproces- seur MPI. La sous-unité BUSCT comprend en outre un ensemble de registre CRG à l'entrée duquel sont appliqués les signaux NRCN 0..., NRCN 2 et OPTR 0,... OPTR 5 exprimant l'adresse de l'emplacement de mémoire de l'unité MPI o doit être exécuté un cycle DMA; ces adresses parviennent au microprocesseur MPI à travers le bus ZABS. Dans le cas o un cycle DMA doit être exécuté vers l'uni- té MPI, les données présentes sur le bus SGDT transitent à travers le circuit tampon bidirectionnel BB et parviennent au microprocesseur MPI à travers le bus de données ZDBS. Quand au contraire un cycle DM4A doit être exécuté à partir de micropro- cesseur MPI, les données parviennent au circuit tampon BB à travers le bus ZDBS et sont acheminées sur le bus SGDT. Le circuit tampon bidirectionnel BB est habilité par le signal qui apparait à la sortie de l'unite ET14 et le sens de transit est défini par le niveau logique que présente- le signal RXEN. La figure 16 illustre en détail la sous-unité DMFLG préposée à la commande des drapeaux en réception et en émission; plus particulièrement, s'il a un drapeau au moins en réception ou en émission, la sous-unité DMFLG envoie une demande d'inter- ruption INT4 ou INT5 au microprocesseur MPI. -26 La sous-unité DMFLG comprend également une première section devant remplir les fonctions de réception et une seconde section devant remplir les fonctions d'émission. Lors de chaque cycle de réception se concluant par un transfert DMA du dernier caractère d'un message de signalisation la sous-unité PRDLG citée plus haut engendre une impulsion SFRX qui parvient à l'entrée d'une mémoire MM161 prévue dans la pre- mière section. La mémoire MM161 présente 8 cellules de mémoire, dont chacune est associée à un système PCM en réception corres- pondant; l'impulsion présente à l'entrée de mémoire MM161 est en effet transcrite dans la cellule de mémoire identifiée par la configuration binaire représentée par les signaux NCRN 0,.... NCRN 2 donnant le numéro du canal auquel se réfère l'opération DMA. L'apparition de l'impulsion SFRX détermine en outre la commutation d'un circuit bistable FF161 à la sortie duquel le signal INT4 est disponible et exprime une demande d'interruption pour le microprocesseur MPI. Le contenu de la mémoire MM161 peut être lu par le micro- processeur MPI à travers un registre RG161 qui émet sur le bus des données ZDBS le contenu de l'unité MM161 quand la sortie d'un circuit de somme logique OU161 est active, lequel reçoit sur ses entrées le signal ZZRD émis par le microprocesseur MPI, lorsqu'il entend effectuer une opération de lecture, et un signal DVSL 4. La mémoire MM161 peut être également mise à zéro grâce à un circuit de somme logique OU162 qui reçoit sur ses entrées le signal DVSL 4 et un signal ZZWR émis par le microprocesseur MPI lorsqu'une opération d'écriture doit être effectuée; le passage à l'état actif de la sortie du circuit OU162 provoque en outre la commutation du circuit bistable FF161 et de ce fait, on obtient l'annulation de la demande d'interruption INiT?4en réception. Comme la première section, la seconde comporte une mémoi- re MM162 ayant elle aussi un nombre de cellules égal au nombre de canaux PCM; à l'entrée de la mémoire MM162, au terme des cycles de transmission conclus par le transfert du dernier caractère d'un message, parvient un signal SFTX qui est mémori- sé dans la cellule identifiée par la configuration binaire NCRN 0,..., NCNR 2; parallèlement, le signal SFTX provoque la commutation d'un circuit bistable FF162 à la sortie duquel apparait un signal INT5 qui exprime une demande d'interruption destinée au microprocesseur MPI. Le contenu de la mémoire MM162 peut être lu par le microprocesseur MPI à travers unregistre RG162 lorsque la sortie d'un circuit de somme logique OU164 est active, lequel reçoit sur ses entrées le signal ZZRD déjà cité, ainsi que le signal DVSL 5. Le registre RG162 achemine le contenu de la mémoire MM162 au microprocesseur MPI à travers le bus de données ZDBS; l'excitation de la sortie du circuit OU164 provoque la commutation du circuit bistable FF162 et donc l'annulation de la demande d'interruption INT5. La mémoire MM162 est effacée lorsque la sortie d'un circuit de somme logique OU163 est active, lequel reçoit sur ses entrées le signal DVSL 5 déjà cité, ainsi que le signal ZZWR. Dans le but d'obtenir l'inhibition de la transmission des messages de signalisation sur les canaux o la transmission n'est pas demandée, la seconde section de la sous-unité DMFLG comporte un registre RG163 présentant un nombre de cellules égal à celui des canaux PCM, dans lequel le microprocesseur MPI peut écrire un masque de déshabilitation à travers le bus de données bidirectionnel ZDBS. A la sortie du registre RG163 est reliée la première section MX161 d'un multiplexeur MX16 aux entrées d'adressage duquel parvient la configuration binaire NCRN 0,...,NCRN 2. Dans le but d'obtenir l'inhibition de la transmission des messages de signalisation sur les canaux o la transmission vient de se terminer (avant que le microprocesseur MPI n'ait satisfait la demande d'interruption INT5), le multiplexeur MX16 présente une seconde section MX162 dont les entrées de données sont reliées aux sorties de la mémoire MM162. Les sorties de la première section MX161 et de la seconde section MX162du multiplexeur MX16 sont combinées au moyen du circuit OU165 dont la sortie fournit le signal FLTX qui exprime une inhibition à la transmission pour les canaux PCM o un état logique 1 est mémorisé dans les cellules respectives du registre RG163 ou de mémoire MM162. La figure 17 illustre le schéma par blocs de la matrice de commutation MTC, qui est un organe en mesure de commuter 256 canaux d'entrée sur 256 canaux de sortie, dont les canaux sont organisés sur 8 faisceaux à division de temps, chaque faisceau comprenant 32 canaux; la commutation est commandée, par l'intermédiaire de circuits, par une mémoire-image écrite par le microprocesseur MPI. La matrice MTC est dotée d'un circuit de test qui véri- fie la coincidence entre les caractères entrants et les carac- tères sortants de la matrice de commutation en accord avec l'image fournie par la mémoire de contrôle; les éventuelles anomalies sont signalées au microprocesseur MPI au moyen d'une demande d'interruption INT2. La matrice de commutation MTC est formée d'une première unité fonctionnelle MTXCP, préposée à la réalisation de-la commutation et commandée par une seconde unité fonctionnelle MXCTR. L'unité MXCTR a pour rôle de déclencher, à partir des signaux d'horloge d'appareil DCLK et FRTX, les signaux d'horloge nécessaires au fonctionnement de l'unité MTXCP selon le schéma de commutation ou "image", placé dans l'unité MXCTR par le. microprocesseur MPI; les signaux CNSL, BMAD, FRSL, SHFT, PRLD, XFER, BYWR sont engendrés à cet effet. L'unité MXCTR reçoit en outre les signaux RXCN et TXCN et, en examinant les échantillons qu'ils contiennent, vérifie le fonctionnement correct de la matrice de. commutation; en cas d'erreurs, la demande d'interruption INT2 est émise. Le signal MINH a pour rôle d'inhiber la matrice durant les canaux temporels 0 et 16 o l'unité SGC s'occupe d'insérer les informations de signalisation dans la trame PCM. Le fonctionnement de l'unité MTXCP peut être décrit de la façon suivante: - les 8 faisceaux en réception RXCN ont été synchronisés par l'unité d'interface de jonction de ligne ILN et présentent tous le canal temporel 0 en correspondance de l'intervalle de temps numéro 1; - les échantillons présents sur les canaux temporels ayant le même numéro que les 8 trames reçues (RXCN) sont intro- duits en même temps dans autant de registres à décalage de réception, et par la suite présentés à l'entrée de la mémoire de commutation. Pour effectuer cette conversion série/parallèle, l'unité MTXCP utilise les signaux DCLK, CNSL, XFER; - pour chaque échantillon fourni par le convertisseur série/parallèle, l'unité MXCTR fournit, comme adresse d'écriture dans la mémoire de commutation, l'adresse BMAD (adresse de ligne) ou numéro du canal temporel de destination, et l'adresse FRSL (adresse de colonne) ou numéro du faisceau de destination; - si dans chaque temps de bit l'unité MTXCP doit faire une opération de lecture et une opération d'écriture, la premiè- re moitié de chaque temps de bit est réservée à l'écriture et le signal de marquage BYWR provoque la transcription de la donnée disponible à la destination identifiée par les adresses BMAD et FRSL; - la seconde moitié de chaque temps de bit est réservée à la lecture de la mémoire et le numéro du canal temporelsuivàxtà transmettre est fourni (adresse de ligne) ; la mémoire fournira en sortie les 8 échantillons mémorisés dans un cycle précédent - le signal de marquage PRLD, qui n'est présent qu'au début de l'intervalle de canal temporel, mémorise les 8 échan- tillons sur autant de convertisseurs parallèle/série; - le signal SHFT fournit aux convertisseurs parallèle/ série le temps nécessaire de décalage. La figure 18 illustre le schéma par blocs de l'unité MXCTR qui est formée de trois sous-unités: - MXTMG, générateur de signaux d'horloge - MMIMM, mémoire-image de commutation - MXMRT, circuit de test de la matrice. La sous-unité MXTMG reçoit les signaux d'horloge d'appa- reil DCLK et FRTX et engendre les signaux d'horloge de plaque DCLK, DCLK, CCKP, CLCN, BTAD, BYNR. Le signal BTAD indique le numéro de bit courant (0, 255) et le signal BYNR indique l'identité de l'échantillon PCM (n0 de canal et. n de canal temporel de provenance) présent sur le moment à la sortie du convertisseur série/parallèle de la matrice MTXCP. Le microprocesseur MPI, à travers le bus de données ZDBS et le bus d'adresses ZABS, transcrit et tient à jour dans la mémoire MMIMM la "carte" des liaisons à effectuer; cette carte est lue périodiquement avec l'adresse BYNR (identité de l'échantillon reçu) et fournit, en réponse, l'adresse BYAD de destination de l'échantillon selon la carte susmentionnée. Les trois bits les plus significatifs de l'adresse BYAD constituent le signal FRSL (numéro du faisceau de destination). Les cinq bits les moins significatifs, qui indiquent le numéro du canal temporel dans la trame, sont fournis, comme signal d'entrée, à la sousunité MXTMG qui l'utilise comme adresse d'écriture de ligne de la matrice MTXCP. Les adresses de lecture et d'écriture de ligne de la matrice sont envoyés à l'unité MTXCP à intervalles alternés d'une durée d'un 1/2 bit; le signal BMAD est composé justement de cette combinaison d'adresses. La sous-unité MXMRT est un circuit de test qui, program- mé par le microprocesseur MPI en direction d'un des 256 canaux de signaux entrants RXCN: - mémorise l'adresse de destination des échantillons PCM du canal sélectionné (par les informations BYNR et BYAD); - prend en mémoire l'échantillon PCM entrant et l'échan- tillon PCM sortant correspondant; - compare-les échantillons et, si la comparaison indique une différence, émet la demande d'interruption d'alarme INT2. La matrice de connexion MTXCP, illustrée schématiquement sur la figure 19, pourvoit à la commutation des 256 canaux temporels d'entrée (32 canaux temporels par trame) sur les 256 canaux temporels de sortie. Les signaux d'horloge de commutation XFER, CNSL, PRLD, BYWR, BMAD, SHFT sont fournies par le module MXCTR, tandis que le signal d'inhibition MINH vient du module SGC. Les signaux entrants RXCN et les signaux d'horloge FRSL, PRLD, BYWR, BMAD, SHFT sont envoyés au circuit tampon d'entrée INBFR qui pourvoit à la mémorisation intermédiaire et à-la distribution de ceux-ci comme signaux d'adresse de ligne, signaux d'écriture de colonnes (FRWR), signaux d'entrée (INCN), signaux d'horloge de sortie (LOAD, CKOT). Les signaux INCN sont envoyés au convertisseur série / parallèle CNVSP qui, utilisant les signaux d'horloge DCLK, XFER et CNSL, reçoit en un même temps les 8 échantillons PCM présents dans le canal temporel i-ième de INCN et les présente séquen- tiellement en forme parallèle durant les 8 intervalles de bit du canal temporel (i + 1) -ième comme signal BYDT. Chaque échantillon de BYDT est enregistré à destination dans la matrice BYSWM en utilisant les adresses RIAD et les impulsions d'écriture FRWR. Au début de chaque canal temporel, l'impulsion LOAD char- ge, dans le circuit de mise en série de sortie de la matrice BYSWM, les 8 échantillons prêts à être transmis et le circuit de mise en série les délivre séquentiellement comme signaux de sortie OTCN. Les signaux OTCN sont rendus disponibles par l'unité OTBFR, au moyen de 8 circuits tampon de sortie, comme signaux TXCN. Les circuits tampon de sortie sont régulièrement inhibés durant les canaux temporels n 0 et n 16 du signal MINH. La figure 20 illustre en détail le circuit de contrôle CNTST de la figure 3, qui comprend un multiplexeur MX20 présen- tant quatre groupes de 8 entrées auxquelles parviennent les signaux RRCC, RXCN, TXCN et.TTCC. Le multiplexeur MX20 reçoit sur son entrée de commande les signaux présents aux sorties d'un registre RG20 dans lequel le microprocesseur MPI écrit, à travers le bus de données ZDBS, l'adresse du système PCM à contrôler; la mise à jour du contenu du registre RG20 ne peut avoir lieu que dans le canal temporel 0 de chaque trame PCM (canal temporel non-occupé par une signa- lisation) en présence du signal DVSL0 et de l'ordre d'écriture ZZWR appliqués à l'entrée d'un circuit de produit logique ET20. La sortie du multiplexeur MX20 est reliée à l'entrée d'un circuit monostable MN20 ayant une constante de temps supérieure à l'intervalle de temps qui s'écoule entre deux transitions *consécutives de signaux PCM. Si une panne se produit sur les circuits relatifs à un signalgénérique, on enregistre une absence de transition sur le signal sous contrôle et de ce fait le retour au repos de l'unité MN20; Cet événement est signalé au microprocesseur MPI par une demande d'interruption INT1. La figure 21 illustre en détail l'unité SGMIT de la figure 6, qui comprend un compteur CN21 à quatre étages action- né par les impulsions INCR actives en correspondance avec le canal temporel 16 de chaque trame. Les trois sorties les moins significatives du compteur CN21 adressent deux multiplexeurs MX211 et MX212 aux entrées desquels sont reliés respectivement le premier bus RXCN et le second bus TXCN. La quatrième sortie du compteur CN21 pilote des multi- plexeurs supplémentaires MX213' MX214 21 aux entrées desquels sont appliqués respectivement les signaux de sortie des multiplexeurs MX211 et MX212, les impulsions d'horloge de la signalisation reçue SRXK et celles de la signalisation transmise K16T, et deux signaux de marquage DDRD et DDWR émis par le microprocesseur MPI. Les bits présents sur les trois sorties les plus signii- ficatives du compteur CN21 parviennent en outre à l'entrée d'un comparateur CM21, qui les confronte avec une configuration binaire SADS 0, ., SADS 2, envoyée par l'unité d'horloge DMATG,..DTD: indiquant le numéro du canal PCM à contrôler. Lorsque le comparateur CM211 relève la coincidence des signaux présents sur ses entrées, il habilite une paire de circuits de produit logique E21 et ET212 à la seconde entrée desquels sont appliqués les signaux de marquage DDRD et DDWR, et dont les sorties sont reliées aux entrées du multiplexeur MX215. Les signaux PCM qui apparaissent à la sortie du multi- plexeur MX213 parviennent à l'entrée d'un registre à décalage SR21 qui les mémorise à une cadence définie par les impulsions d'horloge présentes à la sortie du multiplexeur MX214. Le contenu du registre SR21 est appliqué à l'entrée d'un comparateur CM222 qui reçoit sur sa seconde entrée les signaux présents dans un registre RG211. Le sixième bus SGDT est relié à l'entrée du registre RG 21 qui mémorise les signaux présents quand il reçoit le signal de marquage disponible à la sortie du multiplexeur MX215. Si la comparaison a un résultat négatif, le signal de sortie du comparateur CM222 invalide un circuit de produit logique ET213, arrêtant le compteur, et habilite un circuit- porte ET214; l'impulsion INCR successive détermine la commuta- tion d'un circuit bistable FF21 qui envoie au microprocesseur MPI une demande d'interruption INT3. L'unité MPI, en réponse à la réception du signal INT3, émet les signaux ZZRD et DVSL 3 qui parviennent à l'entrée d'un circuit de produit logique ET215. Le signal qui apparaît à la sortie du circuit ET215 remet à zéro le circuit bistable FF21 et autorise l'envoi, sur le bus des données ZDBS, de la confi- guration binaire mémorisée sur un registre RG212 qui est relié à la sortie du compteur CN211, permettant ainsi à l'unité MPI de recevoir le numéro du canal dans lequel s'est produite la panne. La figure 22 illustre le schéma synoptique du circuit de test MXMRT de la figure 18, auquel le microprocesseur MPI donne, à travers le bus de données ZDBS, l'adresse du canal temporel sous contrôle. Cette adresse est mémorisée dans le registre RG221 lorsqu'est activée la sortie d'un circuit-porte ET221 qui reçoit sur ses entrées les signaux ZZWR et DVSL 2, émis égale- ment par le microprocesseur. La configuration binaire qui apparaît à la sortie du registre RG221 parvient sur la première entrée d'un comparateur CM221 qui reçoit sur sa seconde entrée la configuration binaire BYNR, émise par l'unité déjà citée MXTMG, fournissant le numéro du canal temporel qui parvient à l'entrée de la matrice MTC à l'instant considéré. Quandle comparateur CM221 relève l'identi- té des grandeurs comparées, il émet une impulsion qui parvient à l'entrée d'un circuit de produit logique ET222, lequel reçoit sur sa seconde entrée un signal BYWR émis par l'unité MXTMG. L'excitation de la sortie du circuit ET222 habilite à la mémorisation un registre RG222 qui reçoit sur ses entrées la configuration binaire BYAD, disponible à la sortie de la mémoi- re-image MMIMM, donnant la voie de destination des échantillons PCM présents dans le canal temporel considéré. Les signaux présents aux cinq sorties les moins signifi- catives du registre RG222 sont envoyés à l'entrée d'un compara- teur CM222 qui reçoit sur sa seconde entrée la configuration binaire BTAD, émise par l'unité MXMTG, indiquant l'adresse de lecture de la matrice de commutation BYSWVM. Quant le compara- teur CM222 relève la coïncidence des grandeurs comparées, il émet une impulsion qui détermine la mise en marche d'un généra- teur de signaux d'horloge GST1 pouvant émettre en sortie huit impulsions de fréquence égale à celle du signal DCLK. La même configuration binaire BTAD, émise par l'unité MXTMG, parvient encore à l'entrée d'un comparateur supplémentai- 0 re CM223qui reçoit sur sa seconde entrée les signaux disponibles sur les cinq sorties les moins significatives du registre RG221. Quand le comparateur CM223 relève la coincidence des grandeurs comparées, il émet une impulsion qui détermine la mise en marche d'un second générateur de signaux d'horloge GST2 pouvant lui aussi émettre huit impulsions de fréquence égale à celle du signal DCLK. Le prélèvement des codes PCM reçus esteffectué grâce à - un multiplexeur MX221 dont l'entrée de données est reliàaau bus RXCN et dont l'entrée d'adressage est reliée aux trois sorties les plus significatives du registres RG221. Le prélève- ment des codes PCM émis par la matrice de commutation BYSWM - est par contre effectué par un multiplexeur MX222 dont l'entrée de données est reliée au bus TXCN et dont l'entrée d'adressage est reliée aux trois sorties les plus significatives du regis- tre RG222. Les signaux PCM qui apparaissent à la sortie du multi- plexeur MX221 parviennent à l'entrée d'n registre à décalage SR223 qui mémorise le contenu du canal temporel qui coincide avec la réception des impulsions d'horloge émises par l'unité GST2. Les signaux PCM qui apparaissent à la sortie du multi- plexeur MX222 parviennent au contraire à l'entrée d'un registre à décalage SR224 qui mémorise le contenu du canal temporel qui coincide avec la réception des impulsions d'horloge émises par l'unité GST1. Le contenu du registre SR223 et le contenu du registre SR parviennent aux entrées respectives d'un autres compara- teur CM 224 pouvant émettre une impulsion quand il relève un défaut de coincidence des grandeurs comparées. L'apparition d'une impulsion à la sortie du comparateur CM224 détermine la commutation d'un circuit bistable FF22 qui envoie une demande d'interruption du programme opératif INT2 au microprocesseur MPI. Ce dernier enregistre donc la présence de la demande d'interruption et émet les signaux ZZWR et DVSL 2 qui, à travers le circuit ET221, déterminent la remise à zéro du circuit bistable FF22. La figure 23 montre les unités UAA raccordées à l'un des x faisceaux PCM représentés sur la figure 1. Ce faisceau PCM comprend des liaisons TX sur lesquelles transitent les codes PCM entrants dans l'auto-commutateur AC, des liaisons RX sur lesquelles transitent les codes PCM sor- tants de l'auto-commutateur AC, ainsi que des liaisons sur lesquelles transitent les impulsions d'horloge à 2,048 Mhz et 8 kHz émises par l'unité CKC. Les liaisons citées sont raccordées à une unité DST capable d'effectuer la conversion de signaux équilibrés en CMOS et vice versa. A l'unité DST, parvient également un signal E qui devient actif quand une des unités UAA reliées à celui-ci au moins est concernée par une transmission, et qui habilite le convertisseur des signaux destinés à être émis sur la liaisonTX. A La sortie de l'unité DST sont reliées 32 unités d'ac- cès UAA0,...,UAA31, dont chacune est en mesure de gérer jusqu'à quatre abonnés (fils a0, b0,..., fils a3, b3). Chaque unité UAA reçoit d'un générateur centralisé GC le signal de sonnerie à 25 Hz, une tonalité à 400 hz destinée à être modulée pour la signalisation d'usager et un signal à 12 KHz par taxation. La figure 24 illustre le schéma synoptique d'une unité générique UAA, qui comprend quatre branchements d'usagers AUU0,...., AUU3, à chacun desquels est raccordée une ligne respective d'usager (a, b) ainsi que les sorties de l'unité GC. Les unités AUU0,...,AUU3 reçoivent d'une unité logique de commande LCT un ensemble d'ordres C, mieux spécifiés par la suite, et elles signalent à l'unité LCT l'état du crochet commutateurG de l'appareil d'usager qui lui est relié. L'unité LCT est raccordée à l'unité DST à travers les liaisons décrites plus haut. La figure 25 illustre le schéma synoptique d'un branche- ment d'usager générique AUU qui est formé des unités fonction- nelles suivantes: - un convertisseur numérique-analogique DA qui reçoit en entrée le signal PCM et le convertit en signal phonique; - un filtre passe-bas FS qui limite la bande du signal sortant du convertisseur DA; un convertisseur analogique-numérique AD qui transforme le signal phonique en signal numérique; - un filtre passe-bande FB qui limite la bande du signal phonique; - une fourchette téléphonique FT; - des circuits téléphoniques CT qui reçoivent en entrée les signaux émis par l'unité GC ainsi que les ordres C émis par l'unité LCT, et qui rendent disponibles en sortie le signal exprimant le critère de crochet; un couple (a, b) est relié aux circuits téléphoniques. Les ordres C, émis par l'unité, LCT regroupent les signaux sousspécifiés: - un signal R en mesured'habiliter l'envoi à l'abonné du signal d'appel; - un signal T en mesure d'habiliter l'émission des impul- sions de taxation; - un signal S en mesure d'habiliter l'émission des cri- tères téléphoniques(exauple: libre, occupé, etc...). L'ensemble DA-AD reçoit par contre de l'unité LCT un signal d'habilitation PD ainsi qu'un signal V qui est actif dans l'intervalle de temps qui coincide avec le canal temporel préposé à ce branchement d'usager. L'unité LCT de la figure 24 est fondamentalement consti- tuée d'un microprocesseur MIP de type commercial (non-illustré), ainsi que d'une unité de commande UCT montrée en détail sur la figure 26. Le microprocesseur MIP est conçu pour remplir les fonc- tions suivantes - il interprète les critères de signalisation de ligne à partir de l'état du signal de crochet G présent à la sortie de l'unité AUU - il transforme la signalisation de ligne en message, que l'unité UCT placera dans le canal temporel 16 des canaux PCM - il transfère les messages en parallèle à l'unité UCT a travers un bus ADD bidirectionnel, en même temps que deux signaux de marquage AS et DS lorsqu'il reçoit de l'unité UCT les signaux INTTX et INTTOUT; - parallèlement à un signal INTRX, il reçoit de l'unité UCT, à travers le bus ADD, les messages de signalisation préle- vés du canal temporel 16, il les interprète et pourvoit à leur mise en ligne (ordre C); - quand l'abonné appelé répond, il ordonne la conversion analogique-numérique du signal phonique en communiquant à l'unité UCT le numéro du canal temporel assigné à la conversa- tion par l'unité MII. La figure 26 illustre le schéma synoptique de l'unité UCT qui est destinée à remplir les fonctions suivantes: - réception et conversion série-parallèle des multiplets de messages insérés par l'unité MII dans le canal temporel 16 de chaque système PCM; - reconnaissance uniquement des messages destinés à l'unité UAA à laquelle elle appartient; - conversion parallèle-série et transmission sur le canal temporel 16 des multiplets de message destinés à l'unité MII; - habilitation et déshabilitation des unités AD, DA des quatre AUU et production des si naux d'horloge nécessaire à leur fonctionnement; reconnaissancedemultipletsdecontrôle envoyés par l'unité MII et production de signaux pour initialiser le microprocesseur MIP. A cet effet, l'unité UCT comprend un convertisseur série-parallèle SP à l'entrée série duquel est reliée la ligne RX et aux sorties parallèles duquel est relié le bus ADD à travers lequel l'unité UCT dialogue avec le microprocesseur MIP. Au bus ADD est relié un comparateur CM261qui confronte le contenu du canal temporel 16 envoyé sur le bus ADD par l'unité MII à une configuration binaire réalisée grâce à un câblage qui constitue l'indicatif IND de l'unité UAA. On remarque en effet que lorsque l'unité MII doit envoyer un message à un usager appartenant à l'unité UAA, elle émet comme multiplet de début de texte l'indicatif de l'unité UAA et elle clot le message par un multiplet de fin de texte ETX, identique pour toutes les UAA. Le passage à l'état actif de la sortie de l'unité CM261 détermine la commutation d'un circuit bistable FF261 qui, à son tour habilite le transit, à travers un circuit-porte ET261, d'un signal S16' produit en correspondance avec le canal tempo- rel 16 de chaque trame. Ainsi, à la sortie du circuit ET261 apparaît une impul- sion qui constitue une demande d'interruption INTRX pour le microprocesseur MIP, qui, à son tour, prélèvera le multiplet de signalisation à partir du bus ADD. Le circuit bistable FF261 est remis à zéro par l'unité MII qui émet un message de fin de texte, message qui est recon- nu par une unité de décodage DC261. L'unité UCT est préposée à l'émission d'un signal de remise à zéro RAZ pour le microprocesseur MIP et à cet effet, elle comprend un circuit bistable FF262 qui commute à l'état enclenché quand une impulsion apparaît à la sortie d'un circuit de produit logique ET262, lequel est habilité par le signal de sortie du circuit bistable FF261 à laisser passer une impul- sion engendrée par l'unité DC261 en réponse à la reconnaissance d'un multiplet de commande envoyé par l'unité MII. Le circuit bistable FF262 est remis à zéro par l'unité MII au moyen d'un autre multiplet de commande, qui est reconnu par l'unité DC261 et qui transite à travers une autre porte ET263 habilitée par le signal de sortie du circuit bistable FF 261 Le circuit bistable FF262 peut également être remis à zéro par un signal PONRS qui passe à l'état actif dès que l'ali- mentation de l'unité AUU est branchée. L'unité UCT, dans le but de réaliser le transfert de messages de signalisation vers l'unité MII, comprenJun conver- tisseur parallèle-série PS qui est relié au bus ADD et qui est habilité par un signal émis par une autre unité de décodage DC262, laquelle est habilitée par les signaux AS et DS émis par le microprocesseur MIP. La lecture en série effectuée par le convertisseur PS est cadencée par le signal d'horloge machine exclusivement en présence du signal S16' Le multiplet de signa- lisation est alors émis en série sur le fil TX. Il ne faut pas oublier que le microprocesseur MIP envoie à l'unité UCT le premier multiplet d'un message de signalisation destiné à l'unité MII en réponse à une demande d'interruption INTTOUT identifiant la fenêtre temporelle o l'unité UAA est habilitée à émettre ses propres messages de signalisation. Il faut en effet remarquer qu'un seul canal PCM dessert jusqu'à 64 UAA qui n'ont à leur disposition qu'un seul canal temporel de signali- sation pour chaque trame. Le signal INTTOUT est engendré par des moyens comprenant un comparateur CM262, qui confronte l'indicatif câblé déjà cité aux sorties les plus significatives (à partir de la troisième) d'un compteur CN261 qui est activé par le signal S16 et qui est remis à zéro par l'unité MII au moyen d'un multiplet de commande RSTM reconnu par l'unité de décodage DC261. La présence d'une impulsion à la sortie du comparateur CM262 provoque la commutation d'un circuit bistable FF263 de type D, à la sortie duquel est disponible la demande d'interrup- tion INTTOUT, qui habilite la porte logique ET264, à la seconde entrée de laquelle est appliqué le signal S16 qui engendre la demande d'interruption INTTX. En admettant que les messages destinés à être envoyés à l'unité MII aient une longueur fixe de 8 multiplets, le cir- cuit bistable FF263 est remis à zéro au bout de huit trames à partir de l'apparition de l'impulsion à la sortie du comparateur CM262. Le microprocesseur MIP reçoit donc huitfois de suite la demande d'interruption INTTX à laquelle il réagit en émettant chaque fois l'un des 8 multiplets du message. Le retour au repos du circuit bistable FF263 provoque la commutation d'uncircuit bistable FF264 qui interdit le transit du signal S16 à travers la porte logique ET265. L'unité MII remet à zéro le circuit bistable FF264 au moyen du multiplet de com- mande RSTM présent toutes les 256 msec. Pour remplir les fonctions d'habilitation des unités AUU, l'unité UCT comprend un ensemble de registres RG261,..., RG264 dont chacun est habilité par le microprocesseur MIP à travers l'unité de décodage DC262, et qui sont reliés au bus ADD. Dans chacun de ces registres, le microprocesseur MIP écrit une confi- guration binaire exprimant le canal temporel assigné par l'unité MII à chacun des abonnés téléphoniques gérés par cette unité UCT et désirant une conversation. Les signaux de sortie des registres RG261,...,RG264 sont confrontés par autant de comparateurs CM263,..., CM266, au signal de sortie d'un compteur CN dont la progression du compte est 262, commandée par le signal d'horloge machine à 2,048 M bit/s, syn- chronisé par le signal à 8 KHz, et a la sortie duquel est égale- ment disponible le signal S16. Les signaux V01,...,V3 présents à la sortie des compara- teurs correspondants CM.263,..,CM266 habilitent les convertis- seurs AD et DA associés (figure 25). Le passe à l'état actif d'un des signaux V au moins, provoque l'émission, par un cir- cuit logique OU non illustré, du signal somme E. Au bus ADD est également relié un autre registre RG265, qui est adressé par le microprocesseur MPI aumoyen d'un multi- plet de commande reconnu par l'unité DC262, et dans lequel le microprocesseur MPI charge une configuration binaire exprimant un masque d'habilitation (signaux PDOI..-PD3) des unités AUU. Plus particulièrement, le signal PD habilite le fonction- nement de l'unité respective AUU, alors que le signal V définit l'intervalle temporel du système PCM assigné à chaque unité AUU. La figure 27 illustre la liaison d'un terminal numérique de ligne TNN avec l'unité de -commutation AC. On remarquera que sur la figure 1, pour des raisons de simplification, les unités TNN ont été reliées uniquement à un module MII. Selon une forme préférée de réalisation, les 30 canaux du faisceau PCM raccordé à chaque unité TNN sont distri- bués sur deux modules MII, pour des raisons de plus grande fiabilité. Si un module MII tombe en panne totale, le faisceau PCM raccordé à l'unité TNN ne devient pas complètement hors service. La figure 27 met également en relief les liaisons entre le terminal numérique de ligne TNN et le générateur d'impul- sions d'horloge CKC, et entre ce même terminal TNN et l'unité de gestion et de supervision SGS, liaisons qui pour des raisons de simplification n'ont pas été représentées sur la figure 1. Le terminal TNN constitue la terminaison d'une ligne PCM à 2,048 M bit/s, qui relie le central à un autre central ayant canaux phoniques avec une signalisation de type PCM et deux voies par sens. Les 30 canaux phoniques "côté réseau' sont partagés en deux groupes (par exemple 1,... 15 et 17,...,31), qui sont res- pectivement reliés aux faisceaux FGG 0 et FGG 1 "côté central". Le terminal TNN a pour rôle de recevoir et d'interpréter la signalisation côté réseau et de passer les messages de signa- lisation côté central, lesquels seront envoyés au FGG 0 s'ils sont relatifs à certains des canaux du premier groupe et au FGG 1 s'ils sont relatifs à certains des canaux du second groupe. Vice versa, le terminal TNN a pour rôle de recevoir et d'interpréter les messages dé signalisation côté central et de les traduire en signalisation correspondante côté réseau. Le terminal TNN est relié au SGS à travers une ligne de données série pour des fonctions de diagnostic et de gestion (connexion, déconnexion de canaux, etc...). La figure 27 indique également, par le sigle FUU, un faisceau PCM qui relie un module MII à un ensemble d'unités de jonction analogiques UGG, et par le sigle. FAA un faisceau PCM qui relie un module MII à un ensemble d'unités d'accès usagers UAA. En se référant à la figure 28, les signaux d'entrée/ sortie du terminal TNN sont: - RXPM, TXPM: ligne PCM 2, 048 M bits/s (ligne côté réseau); - RXOL, TX0L: ligne PCM (FGG 0) de liaison avec l'une des unités MII; - RXlL, TXlL: ligne PCM (FGG 1) de liaison avec l'autre unité MII; - CK2M, CK8K: signaux de synchronisation (2 MHz, 8KHz) provenant de l'unité d'horloge centralisée CKC; 249934S - DTXL, DRXL, RTSL, CTSL: canal de données vers l'unité de supervision SGS. Le terminal TNN est composé de quatre modules fonction- nels: - ILR, interface de jonction de ligne côté réseau - ILC, interface de jonction de ligne côté central - CTS, contrôleur de signalisation - MPC, microprocesseur. Le signal RXPM est reçu par le module ILR qui - extrait le signal d'horloge côté réseau (DCKR) - cherche le synchronisme de trame côté réseau - engendre le signal d'horloge de réception côté réseau RADR (Adresse Reçue-côté réseau). - convertit le signal RXPM en signal RXLR au niveau TTL Le module ILR reçoit en outre deux signaux RX0C et RXlC (provenant des unités MII à travers le module ILC) et, utilisant les signaux d'horloge DCKC et RADC (Adresse Reçue-côté central) il assure leur synchronisation d'après le signal d'horloge côté réseau. Les signaux SGRD, SGWR, SELR provenant du module CTS ser- vent à extraire ou à insérer, sous forme parallèle, sur le bus SGDT1, la signalisation côté réseau reçue ou transmise par ILR dans le canal temporel 16 de la trame par les signaux RXPM, TXPM. Les signaux ZABS1, ZDBSl, ZZWR, DVSL 1, DVSL 2, DVSL 3 provenant du microprocesseur MPC servent à prédisposer le fonc- tionnement en transmission du module ILR de façon à ce que cha- que canal TXPM puisse être indifféremment choisi comme: - canal RX0C canal RXlC - canal de repos - canal "tonalité" (tonalité, sous forme numérique, à 8000/19 Hz) -.canal "pause" (signal nul). L'unité ILC reçoit les signaux d'horloge CK2M et CK8K de l'unité d'horloge centralisée CKC et elle engendre les signaux d'horloge côté central DCKC, RADC (Adresse Reçue-côté central) ainsi que le signal d'horloge de temps réel RTCK vers le microprocesseur MPC (une impulsion toutes les 2 msec.). L'unité ILC reçoit les signaux RX0C, RX1C en provenance des unités MII et les convertit au niveau TTL comme signaux RX0C, RXlC, et elle assure également la réception et l'extrac- tion des caractères de signalisation présents dans le canal temporel 16 de chaque canal. Apres avoir reçu le signal RXLR de la ligne côté réseau, l'unité ILC assure la synchronisation de ce signal sur le signal d'horloge côté central, utilisant dans ce but les signaux RADR et DCKR. Le signal RXLR ainsi synchronisé est envoyé comme si- gnaux TX0L et TX1L aux deux unités MII qui sont reliés au ter- minal TNN, une fois que l'unité ILC a effectué l'insertion, sur les canaux en question, des caractères de signalisation prove- nant de l'unité CTS. Les signaux SGRD, SGWR, SE-L, SELl servent à extraire ou à insérer, sous forme parallèle, comme signaux SGDT1, les carac- tares de signalisation reçus ou transmis par l'unité ILC dans le canal temporel 16 de la trame des signaux RX0L, RX1L, TX0L, TX1L. L'unité ILC pourvoit en outre à la conversion des signaux de données DTTX, RQTS, DRXL, CTSL en signaux DTRX, CLTS, DTXL, RTSL, du niveau TTL en signal équilibré et vice versa. L'unité CTS, qui opère en tout et pour tout de façon ana- logue à l'unité fonctionnelle SGDMA (figure 10) du module d'ache- minement, extrait et insère, sous forme parallèle les caractères de signalisation reçus et transmis à travers le bus SGDT1 en utilisant les signaux de commande SELR, SEL0, SELl, SGRD, SGWR. L'unité CTS effectue ensuite le transfert des caractêresde et vers la mémoire du microprocesseur MPC suivant des modalités d'accès direct (DMA) en utilisant les signaux de commande BSRQ, BSAK, MREQ, ZZWR, ZZRD et les bus de données ainsi que les adresses ZDBS1 et ZABS1. L'unité CTS utilise comme signaux d'horloge pour son fonctionnement, le signal d'horloge DCKD et le signal FRTC à 8 KHz. Le fonctionnement de l'unité CTS diffère de celui de l'unité SGDMA uniquement en ce que: - elle n'opère que sur trois canaux PCM, deux du côté central et un du côté réseau; - pour le canal côté réseau, elle effectue toujours le transfert suivant des modalité d'accès DMA de ou vers la mémoire du microprocesseur MPC. Le microprocesseur MPC remplit toutes les fonctions d'interprétation des messages provenant des unités MII et des signaux provenant de la ligne PCM côté réseau et il assure, par conséquent, la production des messages et des signaux de réponse. Le microprocesseur MPC a en outre pour rôle de mettre l'état de l'unité ILR en accord avec l'état des connexions en cours sur les 30 canaux de RXPM, TXPM, à savoir de prédisposer dans l'unité ILR la tonalité à 8000/19 Hz. La figure 29 illustre le schéma synoptique de l'unité ILC (interface côté central) qui est composé de 6 modules fonction- nels suivants: 1) - Le module RXSLC, qui reçoit et les signaux RX0L, RX1L provenant des deux unités MII auxquels est relié le terminal TNN, et les signaux d'horloge du système CK2M (2MHz) et CK8K (8 KHz) provenant de l'unité d'horloge centralisée CKC. Le module RXSLC, en plus du fait qu'il convertit les signaux reçus, de signal équilibré au niveau TTL, engendre les signaux d'horloge "côté central". - DCKC, signal d'horloge à 2 MHz - FRTC, signal d'horloge à 8 KHz - RADC, Adresse Reçue ou numéro du bit courant de la trame en réception - TADC, Adresse Emise ou numéro du bit courant de la trame en transmission - CKQC, TALC, PBLC, signaux de synchronisation de bit - SLOC, SLlC, SC,, S17C, signaux de canal temporel 0, 1,16,17 - RTCK, signal d'horloge de temps réel (2msec) 2) - le module PBLSL, qui introduit sur les signaux RX0L et RXlL des retards de bits Etdefractions de bit,de telle sorte que les signaux RXC0 et RXC1 soient exactement retardés de 8 bits par rapport à l'instant de transmission. PBLSL opère de la même façon que l'unité PBAD (figure 5) du module ILN, avec la seule différence qu'il n'opère que sur deux canaux au lieu de huit. 3) - Le module FRSLC, qui synchronise sur le signal d'horloge du central le signal RXLR reçu du côté réseau; il utilise dans ce but les signaux RADR et DCKR (synchronismes côté réseau) et CKQC, PALC, PBLC, TADC, DCKC (synchronismes côté central). Les deux signaux TXC0 et TXC1 sont égaux entre eux et ont le même contenu que le signal RXLR (gcanaux temporels 1,...,15 et 17,...,31). 4) - Le module SEGLC, qui reçoit le multiplet de signa- lisation à partir des signaux RX0C et RX1C et qui insère le multiplet de signalisation ainsi que ceux de synchronisme sur les signaux TXC0 et TXC1. Les multiplets reçus sont transférés, sous forme parallèle sur le bus SGDT1 quand le signal SGRD est actif en même temps que le signal SEL0 ou SELl; dans le pre- mier cas, c'est le multiplet reçu par le canal RX0C qui sera transféré, dans le second cas, le multiplet reçu par le canal RXlC. De la même façon, le transfert des données depuis le bus SGDT1 au module SEGLC aura lieu quand le signal SGWR sera actif en même temps que l'un des signaux de sélection SEL0 et SEL (multiplet à transmettre dans le canal temporel 16 du canal *TXC0 ou du canal TXCl). ) - L'unité TXSLC, qui effectue la conversion de niveau des signaux TXC0 et TXCl (en niveau TTL) en signaux TX0L, TXll (signaux équilibrés). 6) - L'unité DTXRX, qui effectue la conversion, du niveau TTL en signal équilibré et vice versa, des signaux du canal des données est identique à l'unité homologue de l'unité ILN (figure 3). La figure 30 illustre le schéma synoptique de l'unité ILR (unité d'interface côté réseau) qui est composée de cinq unités fonctionnelles: 1) - L'unité RXPCM, qui reçoit le signal RXPM, le conver- tit au niveau TTL comme signal RXLR et extrait le signal d'hor- loge CK2R; 2) - L'unité ALLTR, qui cherche le synchronisme de trame dans le signal RXLR et qui engendre les différents signaux d'horloge "côté réseau": - DCKR,.signal d'horloge à 2 MHz - FRTR, signal d'horloge à 8 KHz - RADR, Adresse Reçue ou numéro du bit courant de RXLR - TADR, Adresse Emise ou numéro du bit courant en trans- mission - CKQR, PALR, PBLR signaux de synchronisation de bit - SSLR signaux d'habilitation à la transmission des canaux temporels 0 et 16 3) L'unité FRSLR, qui engendre, à partir des signaux RX0C, RXlC provenant des unités MII (à travers l'unité ILC), le signal PCM en transmission TXLR. L'unité FRSLR est prédispo- sée par le microprocesseur à travers les bus ZDBS1, ZABS1 et au moyen des signaux de commande DEVSL 1, 2, 3 et ZZWR de façon que chaque canal TXPM puisse indifféremment être connecté - au canal RX0C correspondant - au canal RXlC correspondant ou contenir un signal numérique équivalent à une tonalité sinu- soldale à 8000/19 Hz, ou un signal nul, ou encore une configura- tion fixe de "canal libre". 4) - L'unité SEGLR, qui extrait du canal RXLR le multi- plet de signalisation correspondant au canal temporel 16 et in- sère sur le canal temporel 16 du canal TXLR le multiplet de signalisation et sur le canal temporel 0 le multiplet de synchro- nisation. Le multiplet lu est transféré sur le bus SGDT1 quand les signaux de commande SGRD et SELR sont simultanément actifs et le multiplet présent sur le bus SGDT1 est transcrit dans l'unité SEGLR (pour ensuite être transféré en série sur le canal TXLR) quand les signaux de commande SGWR et SELR sont simultané- ment actifs. ) - L'unité TXPCM, qui convertit le signal TTL provenant de l'unité FRSLR (canaux temporels 1,...,15 et 17,..,31) ou de l'unité SEGLR (canaux temporels 0 et 16) en signal TXPM en code de ligne. En ce qui concerne les lignes de jonction de type analo- gique, il y a lieu de remarquer que les unités d'accès y asso- ciées UGG sont fondamentalement semblables aux unités concernant les usagers UAA illustrées par les figures 23 à 26. Selon une forme préférée de réalisation, huit unités d'ac- cès UGG sont reliées, à travers une unité d'interface DST,à un système PCM raccordé à un module MII par un faisceau FGG.Chacune de ces huit unités d'accès UGG est en mesure de gérer quatre lignes de jonction analogiques comprenant chacune deux fils de phonie et quatre fils de signalisation. La figure 31 illustre le schéma synoptique d'une unité de jonction UGG générique, qui comprend quatre unités de jonc- tion AGG0...,AGG3, lesquelles sont pilotées par une unité logique de commande LCT. L'unité LCT est formée d'un micropro- cesseur de type commercial et d'une unité de commande UCT fondamentalement identique à celle qui est illustrée sur la figure 26. L'unité LCT est reliée, pour chaque ligne de jonc- tion, à un couple de fils (S1, S2) portant la signalisation d'entrée et à un couple de fils (RS1,RS2) portant la signali- sation de sortie. Le microprocesseur, parallèlement à l'unité de commande UCT assure l'extraction de la signalisation du système PCM entrant RX et à l'acheminement sur les fils RS1, RS2 de la jonction analogique concernée, ainsi qu'à l'insertion, dans le canal temporel de signalisation du faisceau PCM sortant TX, des critères reçus à travers les fils S, S2 de signalisa- tion entrante. Chaque unité de jonction AGG est fondamentalement identique à l'unité AUU illustrée sur la figure 25 et de ce fait, les unités qui la composent portent les mêmes symboles. Il y a lieu de remarquer que les circuits téléphoniques CT sont sensiblement réduit, car les jonctions analogiques ne nécessitent pas de circuits de crochet commutateur, de circuits d'envoi du signal d'appel, de circuits d'envoi du signal de taxation, etc... Pour chaque unité de jonction, l'unité LCT délivre un signal T, qui, lorsqu'il est actif, déclenche l'envoi de la tonalité à 400 Hz sur le couple F destiné à la phonie, et égale- ment le signal V gui, lorsqu'il est actif, habilite l'activation des convertisseurs AD et DA. - REVENDICATIONS - 1.- Central de commutation numérique pour systèmes de télécommunications, caractérisé en ce qu'il comprend: - une pluralité de modules d'acheminement (MII), égaux entre eux et reliés entre eux par des ligres PCM à maille incom- plète, ainsi qu'à un nombre préétabli d'unités d'accès (UAA, UGG, TNN), chacun desdits modules d'acheminement (MII) étant apte à recevoir et à diffuser aux modules reliés des demandes d'inter- connexion (RQII) provenant d'unités d'accès comme de modules d'acheminement (MII) reliés à celui-ci; chacun desdits modules étant également apte à reconnaltre si l'unité d'accès sélection- née est directement reliée à celui-ci, en signalant à rebours la reconnaissance effective à l'un des modules d'o est parvenue la demande d'interconnexion, choisi selon un critère préétabli; chacun des modules pouvant également effectuer la commutation des paroles numériques réparties dans les C canaux temporels de F faisceaux PCX entrants sur autant de C canaux d'autant de F faisceaux PCM sortants, sur la base de l'examen des messages placés dans les canaux de signalisation des faisceaux PCM déjà cités; - une pluralité de groupes d'unités d'accès (UAA) concernant les usagers, chaque groupe étant relié à un des mo- dules d'acheminement (MII! à travers un faisceau PCM, chacune des unités d'accès (UAA) étant apte à placer les signaux, fournis par U ('CC) appareils d'usagers actifs raccordés à celle-ci, dans les canaux temporels du faisceau PCM du groupe, ainsi qu'à effectuer l'opération correspondante sur le signal PCM du faisceau dirigé dans le sens opposé; - une pluralité de groupes d'unités d'accès (UGG) re- latives aux lignes de jonction de type analogique, chaque groupe étant relié à un des modules d'acheminement (MII) à travers un faisceau PCM, chacune des unités d'accès (UGG) étant apte à pla- cer les signaux, présents sur G ( du faisceau PCM du groupe, ainsi qu'à effectuer l'opération cor- respondante sur les signaux PCM du faisceau dirigé dans le sens opposé; une pluralité d'unités d'accès (TNN) relatives aux lignes de jonction de type numérique, chacune étant reliée à un module d'acheminement (MII) au moins à travers un faisceau PCM et pouvant effectuer une opération de synchronisation et de fixa- tion du rythme entre le faisceau PCM d'entrée et celui ou ceux de sortie; - un générateur centralisé (CRC) de signaux d'horloge relié à chaque module d'acheminement ainsi qu'aux unités d'accès (TNN) relatives aux lignes de jonction de type numérique. - 2.- Central de commutation selon la revendication 1, caractérisé en ce que chacun des modules d'acheminement (MII) comprend en combinaison les éléments caractéristiques suivants: - une unité d'interface de ligne (ILN) pouvant aligner entre elles les paroles numériques placées dans les C canaux PCM qui parviennent au module sous forme équilibrée à travers un bus d'entrée (RRCI), et pouvant également convertir, de signal équi- libré en signal TTL, les signaux PCM placés dans les C canaux et les signaux placés dans le canal de données précité (CTSL, DCRL); cette unité pouvant en outre convertir, de signal TTL en signal équilibré, les signaux PCM placés dans les C canaux PCM sortants (bus TTCL) et les signaux placés dans le canal de données préci- té; - un microprocesseur (MPI) supervisant le fonctionne- ment du module d'acheminement (MII) associé. o - une unité de commutation (MTC) capable d'effectuer la commutation des paroles numériques placéds dans les C canaux temporeils des F faisceaux PCM d'entrée sur autant de faisceaux PCMI de sortie, sur la base d'informations reçues par le micropro- cesseur (MPI); - une unité de signalisation (SGC) capable de recon- naltre et d'envoyer au microprocesseur (MPI) les messages de si- gnalisation placés dans les intervalles temporels de signalisa- tion de chacun des C canaux PCM; cette unité étant également apte à insérer dans les intervalles temporels de signalisation de cha- cun des C canaux PCM les messages engendrés par le microproces- seur et en outre à insérer un caractère de synchronisme de trame dans le canal temporel d'alignement de chaque faisceau PCM sor- tant; - un premier bus unidirectionnel (RXCN) qui relie l'unité d'interface de ligne (ILN) à l'unité de signalisation (SGC) et à l'unité de commutation (MTC); - un second bus unidirectionnel (TXCN) qui relie l'unité de commutation (MTC) et l'unité de signalisation (SGC) à l'unité d'interface (ILN); - un bus de données bidirectionnel (ZDBS) qui relie entre elles toutes les unités (IIN, MPI, SGO, MTC) constituant le module (MII); - un bus d'adressage (ZABS) qui relie l'unité de signalisation (SGC) au microprocesseur (MPI) et ce dernier à l'unité de commutation (MTC). 3.- Central de commutation selon la revendication 2, caractérisé en ce que l'unité d'interface de ligne (ILN) com- prend en combinaison les éléments caractéristiques suivants: - une première unité d'horloge (IINTG) qui produit, à partir des signaux d'horloge (CK2M-CK8K) fournis par le généra- teur de signaux d'horloge (CKC), les signaux d'horloge internes de l'unité d'interface (ILN) ainsi que les signaux devant rythmer d'autres unités du module d'acheminement (MII); - une première unité de conversion (IINRX) capable de recevoir du second bus (TXCN) des signaux au niveau TTL et de les convertir en signaux équilibrés, en les acheminant au bus sortant (TTCL); - une seconde unité de conversion (ILNRX) capable de recevoir du bus d'entrée (RRCL) des signaux PCM comme signaux équilibrés et de les convertir au niveau TTL, en les acheminant sur le premier bus (RXCN), cette seconde unité étant en outre capable d'aligner entre elles les paroles numériques placées dans les C canaux PCM; - une troisième unité de conversion (DTXRX) capable de convertir, du niveau TTL en signal équilibré et vice versa, les signaux présents sur le canal de données précité; - une première unité de contrôle (CNTST) qui reçoit en entrée les signaux présents sur le premier bus (RXCN) et sur le second bus (TXCN), sur le bus de données (ZDBS), sur un troi- sième bus (RRCC) provenant de la seconde unité de conversion (ILNRX) et sur un quatrième bus (TTCC) provenant de la première unité de conversion (ILNTX), et qui peut vérifier le fonctionne- ment correct de la première et de la deuxième unité de conversion (ILNTX et ILNRX) en émettant un premier signal d'alarme (INT1) destiné au microprocesseur (MPI) lorsqu'elle relève l'absence de transitions des signaux au niveau TTL. 4.- Central de commutation selon la revendication 3, caractérisé en ce que la seconde unité de conversion (ILNRX) comprend en combinaison les éléments caractéristiques suivants: - des premiers moyens (CNLRX) aptes à convertir les signaux PCM (RRCL 0,...,7) provenant du bus d'entrée (RRCL) de signaux équilibrés en niveau TTL; - des seconds moyens (PBADJ) aptes à introduire sur les signaux disponibles à la sortie des premiers moyens, reçus par l'intermédiaire d'un cinquième bus unidirectionnel (RRCN), un retard de fractions de bit en les alignant avec une séquence d'impulsions d'horloge (DCLK), engendrée par la première unité d'horloge (ILNTG), ces seconds moyens étant en outre aptes à in- troduire un retard supplémentaire égal au nombre total de bits pour aligner entre eux les instants de début de trame, et à ache- miner les signaux résultants sur le premier bus (RXCN). 5.- Central de commutation selon la revendication 2, caractérisé en ce que l'unité de signalisation (SGC) comprend en combinaison les éléments caractéristiques suivants: - une seconde unité d'horloge (SGTMG) qui reçoit de la première unité d'horloge (IILNTG) les signaux d'horloge d'ap- pareil (DCLK, FRTX) et engendre les signaux d'horloge pour l'uni- té de signalisation (SGC) ainsi qu'un signal d'inhibition (MINH) pour l'unité de commutation (MTC), ce dernier signal étant ac- tif durant les canaux temporels 0 et 16 de chaque faisceau PCM; - une unité de gestion de synchronisme (INSLZ) pouvant insérer sur le second bus (TXCN) le caractère de synchronisme de trame en correspondance avec des canaux temporels 0 de chaque canal PCM; - une unité de gestion de signalisation (SGRTX) pouvant extraire les messages placés dans les canaux temporels de signali- sation des signaux PCM provenant du premier bus (RXCN) en les - acheminant à une unité de contrôle (SGMRT) et à une unité de ges- tion DMA (accès sélectif en mémoire) (SGDMA) à travers un sixième bus bidirectionnel (SGDT), et pouvant en outre recevoir de l'uni- té de gestion DMA(SGDMA) à travers le sixième bus (SGDT) des mes- sages destinés à être insérés dans les canaux temporels de signa- lisation des canaux PCM présents sur le second bus (TXCN); une unité de gestion DMA(SGDMA) pouvant superviser l'échange de messages selon la modalité DMA, à travers le bus de données (ZDBS), entre le microprocesseur (MPI) et l'unité de si- gnalisation (SGRTX); - une seconde unité de contrôle (SGMRT) apte à véri- fier si les caractères qui sont envoyés par l'unité de gestion de la signalisation (SGRTX) et ceux qui sont transmis à cette unité de gestion de la signalisation (SGRTX), à travers le sixiè- me bus (SGDT), correspondent à ceux qui sont présents respective- ment sur le premier et sur le second bus (RXCN et TXCN respec- tivement). 6.- Central de commutation selon la revendication , caractérisé en ce que l'unité de gestion de synchronisme (INSLZ) comprend un premier multiplexeur (MX8), à l'entrée de commande duquel parviennent des signaux émis par la seconde unité d'horloge (SGTMG), à l'entrée de signaux duquel est cablée une configuration binaire préétablie et dont la sortie est reliée à un premier ensemble de registres (RG8), habilités dans le canal temporel 0 par un signal fourni par la seconde unité d'horloge (SGTMG), les sorties de ce premier ensemble de registres étant reliées au second bus (TXCN). 7.- Central de commutation selon la revendication 5, caractérisé en ce que l'unité de gestion de la signalisation (SGRTX) comprend en combinaison les éléments caractéristiques suivants: - une pluralité de registres d'entrée (SI,..,SI97), dont chacun peut mémoriser un des canaux PCM qui parviennent à travers le premier bus (RXCN) sur un ordre (SRXK) donné par la seconde unité d'horloge (SGTMG); - une première unité de décodage (DC9), ayant une première section (DC91) pouvant habiliter le transfert du conte- nu des registres d'entrée (SI) au sixième bus (SGDT) sur la base de la configuration qui représente l'adresse (SADS) fournie par l'unité de gestion DMA(SGDMA) lorsqu'un signal (EXEN) fourni par l'unité de gestion DMA(SGDMA) est actif; cette unité de décodage comportant également une seconde section (DC92) pouvant habiliter le transfert du contenu de registres de sortie (SU) lorsqu'un si- gnal (DDWR) est actif, signal fourni lui aussi par l'unité de gestion DMA(SGDMA); - une pluralité de registres de sortie (SU90,...SU97) pilotés par un signal (STXK) engendré par la seconde unité d'hor- loge (SGTMG), pouvant mémoriser les données provenant du sixiè- me bus (SGDT) et habilité par la première unité de décodage(DC9); - un second ensemble de registres (RG9) commandé par un signal (S16T) engendré par la seconde unité d'horloge (SGTMG), dont l'entrée est reliée à la sortie des registres de sortie (SU) et dont la sortie est reliée au second bus (TXCN). 8.- Central de commutation selon la revendication , caractérisé en ce que l'unité de gestion DMA(SGDMA) comprend en combinaison les éléments caractéristiques suivants: - une troisième unité d'horloge (DMATG) qui, en répon- se à des signaux (DCLK et Sl6R) envoyés par la seconde unité d'horloge, engendre le signal d'horloge du cycle DMA et fournit à une unité logique combinatoire (PRDLG) l'adresse de la mémoire du microprocesseur (MPI) o est destiné à être exécuté un cycle DMA; - l'unité logique combinatoire (PRDLG) pouvant mettre à jour les adresses reçues par la troisième unité d'horloge i (DMATG), à laquelle elle envoie les adresses mises à jour, et pouvant en outre reconnaître et signaler à une unité de gestion de drapeaux (DMFLG) la fin d'un message DMA; - l'unité de gestion de drapeaux (DMFLG) apte à faire parvenir au microprocesseur (MPI) une demande d'interruption (INT) en réponse à la présence d'un signal (SFTX, SFRX) envoyé par l'unité logique combinatoire, et apte à inhiber (FLTX) l'exécu- tion de cycles DMA jusqu'à ce que le microprocesseur (MPI) émette un signal pouvant déterminer la mise à zéro de la demande d'in- terruption; - une unité d'interface (BUSCT) avec le microproces- seur (MPI) pouvant exécuter un cycle DMA sur demande de l'unité logique combinatoire (PRDLG), échangeant les données avec le mi- croprocesseur (MPI) à travers le bus de données (ZDBS), ainsi que les adresses à travers le bus des adresses (ZABS). 9.- Central de commutation selon la revendication 8, caractérisé en ce que la troisième unité d'horloge(DMATG) com- prend en combinaison les éléments caractéristiques suivantes: - une première unité de somme logique (OUll) qui reçoit en entrée un signal d'horloge (DCLX) et un signal d'inter- diction (ATTENTE) émis par l'unité d'interface (BUSCT); - un premier compteur (CNlll) dont la progression du comptage est déterminée par le signal de sortie de la première unité de somme logique; - un premier circuit bistable (FFll) qui commute à l'état enclenché grâce à un signal (Sl6R) fourni par la seconde unité d'horloge (SGTMG); - un premier circuit de produit logique (ETl) dont les entrées reçoivent le signal d'horloge (DCILK) et le signal de sortie du premier circuit bistable (FF11); - un second multiplexeur (MX11) présentant F sorties, dont les entrées d'adresses sont. reliées aux sorties du premier compteur (ONl1) et dont l'entrée de signaux est reliée à la sortie du premier circuit de produit logique (ET11); - un second compteur (ON112) qui reçoit sur son entrée de comptage le signalde la dernière sortie du second multiplexeur (MX) et sur son entrée d'habilitation le signal de sortie du premier circuit bistable (FF1l), la sortie du second compteur identifiant le numéro du canal concerné par l'exécution d'un cy- cle DMA ainsi que le sens du cycle (vers MPI/de MPI); - une première et une seconde mémoire à accès aléatoi- re (MMl1 et MM112) aux entrées d'adresses desquelles sont appli- quées les signaux de sortie du second compteur (ON112) et aux en- trées de données desquelles sont appliquées des paroles numéri- ques (NPTR) fournies par l'unité logique combinatoire (PRDLG); - un troisième ensemble de registre (RG l) dont les entrées sont reliées à la sortie de la première et de la seconde mémoire (MMl1 et "m12) et dont les sorties (OPTR) sont reliées aux entrées homonymes de l'unité logique combinatoire (PRDLG). 10.- Central de commutation selon la revendication 8, caractérisé en ce que l'unité d'interface (BUSOT) comprend - une quatrième unité d'horloge (BUTG) pouvant ex- traire des signaux émis par la troisième unité d'horloge (DMATG) les signaux à envoyer au microprocesseur (MPI) ainsi que le si- gnal d'interdiction (ATTENTE); - un second circuit de produit logique (ET14) à l'en- trée duquel parvient un signal (BASK)émis par le microprocesseur pour autoriser un cycle DMA, ainsi que le signal de demande d'accès au bus engendré par la quatrième unité d'horloge (BUTG); - un quatrième ensemble de registres (CRG) apte à transférer sur le bus de données (ZABS) les adresses (NRCN, OPTR) disponibles à la sortie de la troisième unité d'horloge (DMATG); - un circuit tampon bidirectionnel (BB) pouvant envoyer des signaux au bus de données (ZDBS) à partir du sixième bus (SGDT) et vice versa, en réponse au niveau logique d'un signal (RXEN) fourni par la troisième unité d'horloge (DMATG) quand un signal apparaît à la sortie du second circuit de produit logique (ET14). (14) 11.- Central de commutation selon la revendication 8, caractérisé en ce que l'unité de gestion de drapeaux (DMFLG) comprend en combinaison les éléments caractéristiques suivants: - une troisième mémoire (MM161) présentant F cellules, dont chacune est associée à un canal PCM, à l'entrée d'adresse de laquelle sont appliqués les signaux (NCRI) émis par la troisième unité d'horloge (DMATG), et l'entrée de signaux est appliquée une impulsion émise par l'unité logique combinatoire (PRDLG); - un cinquième ensemble de registres (RG16l) apte à transférer le contenu de la troisième mémoire sur le bus de don- nées (ZDBS) en réponse à l'activation de la sortie d'un second sommateur (OU161) aux entrées duquel sont appliqués les signaux de lecture (ZZRD et DVSI 4) émis par le microprocesseur (MPI); - un second circuit bistable (FF16l) qui est mis en marche par le signal (SFRX) présent à l'entrée de la troisième mémoire (MM16l) et à la sortie duquel est disponible une seconde demande d'interruption (INT4) du programme d'opération, destinée au microprocesseur (MPI); - un troisième circuit de somme logique (OU162), aux entrées duquel sont appliqués les signaux (DVSL 4 et ZZWR) émis par le microprocesseur (MPI), et qui est apte à remettre à zéro le second circuit bistable (FF161) ainsi que la troisième mémoire (306l); - une quatrième mémoire (MM162), présentant F cellu- les, dont chacune est associée à un canal PCM, à l'entrée d'adres- se de laquelle sont appliqués les signaux (NCRN) émis par la troisième unité d'horloge (DMATG) et à l'entrée de signaux est appliquée une impulsion (SFTX) émise par l'unité logique combi- natoire (PRDLG); - un sixièee ensemble de registres (RG162) aptes à transférer le contenu de la quatrième mémoire (MM162) sur le bus de données (ZDBS) en réponse à l'activation de la sortie d'un quatrième circuit sommateur (OU164) aux entrées duquel sont appliqués les signaux (DVSL 5 et ZZRD) émis par le microproces- seur (MPI); - un troisième circuit bistable (FF162), qui est mis en marche par le signal (SFTX) présent à l'entrée de la quatrième mémoire (MM162) et à la sortie duquel est disponible une troi- sième demande d'interruption (INT5) du programme d'opération, des- tinée au microprocesseur (MPI); - un cinquième circuit sommateur (OU163), aux entrées duquel sont appliqués des signaux (DVSL 5 et ZZWR) émis par le microprocesseur (MPI) et qui est apte à remettre à zéro le troi- sième circuit bistable (FF162) ainsi que la quatrième mémoire (MM162); - un septième ensemble de registres (RG163) présentant F cellules aptes à recevoir un masque de déshabilitation du mi- croprocesseur (MPI) à travers le bus de données (ZDBS); - un troisième multiplexeur (MX16) aux entrées d'adres- ses duquel parviennent les adresses (NCRN) fournies par la troi- sième unité d'horloge, et qui comporte une première section (MX16) et une seconde section (MX162) aux entrées de signaux des- quelles parviennent respectivement les signaux présents à la sortie du septième ensemble de registres (RG163) et les signaux présents à la sortie de la quatrième mémoire (MM162) en réponse à l'activation de la sortie du cinquième circuit de somme logique (OU163), la somme logique des sorties des deux sections du troi- sième multiplexeur déshabilitant l'unité logique combinatoire (PRDLG) à effectuer un cycle DMA. 12.- Central de commutation selon la revendication 1, dans lequel la matrice de commutation (MTC) comprend une pre- mière section (MTXCP) pouvant effectuer la commutation des échan- tillons PCM et est contrôlée par une seconde section (MXCTR), ca- ractérisé en ce que la seconde section (MXCTR) comprend: - une cinquième unité d'horloge (MXTMG) qui produit les signaux d'horloge de la matrice (MTC) sur la base des signaux fournis par la première unité d'horloge (ILNTG); - une mémoire-image (MMIMM) dans laquelle le micro- processeur (1MPI) écrit et tient à jour, à travers le bus de données (ZDBS) et le bus d'adresses (ZABS), le tableau des liai- sons à effectuer, les signaux présents à la sortie de la mémoire- image pilotant la commutation des échantillons PCM dans la pre- mière section (MTXCP); - une troisième unité de contrôle (XRT) pouvant re- cevoir le numéro du canal temporel à contrôler à partir du micro- processeur (MPI) à travers le bus de données (ZDBS) et l'adresse de destination de ce canal tempdrel à partir de la mémoire-image (MMIMM), et pouvant en outre extraire du premier bus (RXCN) et du second bus (TXCN) le contenu des canaux temporels et émettre une quatrième demande d'interruption (iNT2) quand elle relève un manque d'identité du contenu des canaux temporels. 13.- Central de commutation selon la revendication 3, caractérisé en ce que la première unité de contrôle (CNTST) comprend en combinaison les éléments caractéristiques suivants: - un quatrième multiplexeur (MX20) aux entrées de don- nées duquel sont appliqués les signaux présents sur le premier bus (RXCN), le second bus (TXCN), le troisième bus (RRCC) et le quatrième bus (TTCC); - un huitième registre (RG20) dont les entrées sont reliées aux bus de données (ZDBS) et dont les sorties sont re- liées à l'entrée d'adresse du quatrième multiplexeur (MX20); - un troisième circuit de produit logique (ET20) aux entrées duquel sont reliés les signaux (DVSL 0 et ZZWR)émis par le microprocesseur (MPI) et dont la sortie habilite le huitième registre (RG20) à la transcription; - un circuit monostable (EN20) ayant son entrée reliée à la sortie du quatrième multiplexeur et une constante temps su- périeure à l'intervalle de temps qui s'écoule entre deux impul- sions consécutives du signal PCM, la désexcitation du circuit monostable constituant une cinquième demande d'interruption (INT) du programme d'opération du microprocesseur (MPI). 14.- Central de commutation selon la revendication , caractérisé en ce que la seconde unité de contrôle (SGMRT) comprend en combinaison les éléments caractéristiques suivants: - un troisième compteur (CN21) à quatre étages, dont la progression du comptage est déterminée par une impulsion d'accroissement (INOR) active en correspondance du canal temporel de signalisation de chaque trame; - un cinquième et un sixième multiplexeur (MX211 et MX212), qui sont adressés par les trois sorties les moins signi- ficatives du troisième compteur (CN21) et aux entrées desquels sont respectivement reliés le premier bus (RXCN) et le second bus (TXCN); - un septième, un huitième et un neuvième multiplexeur (MX213' MX214 et MX215), qui sont adressés par la sortie la plus significative du troisième compteur (CN21) et aux entrées desquels sont appliqués respectivement les signaux de sortie du cinquième et du sixième multiplexeur (MX211 et MX212),les signaux d'horloge de la signalisation en réception (SRXK) et en transmission (K16T) et deux signaux de marquage (DDRD et DDWR) émis par le micropro- cesseur (MPI); - un premier comparateur (CM21l) qui reçoit sur une première entrée les sorties les moins significatives du troisième compteur (CN21) et sur une seconde entrée une parole numérique (SADS 0,... , SADS 2) émise par la troisième unité d'horloge (DMATG) donnant le numéro du canal PCM à contrôler; - un quatrième et un cinquième circuit de produit lo- gique (ET211 et ET212) habilités par le signal qui apparait à la sortie du premier comparateur (CM211)et alimentés par les si- gnaux de marquage (DDRD et DDWR) émis par le microprocesseur (MPI), les sorties des quatrième et cinquième circuits de produit logique étant reliées aux entrées du neuvième multiplexeur (MX215); "2 = 5v1 T1s; Am - __ È_ _. + D ( A,2291wm A-'-I a a - U.LUI i UV Lewu \ OIa2l j t'ye c UwLL;fw %i& D:>D reçoit en entrée le signal de sortie du septième multiplexeur (MX213) et qui est rythmé par le signal de sortie du huitième mul- tiplexeur (MX214); - un dixième registre (RG211) qui est habilité par le signal de sortie du neuvième multiplexeur (MX215) et, à l'entrée duquel est relié le sixième bus (SGDT); - un second comparateur (CYI212) pouvant confronter les signaux présents aux sorties des neuvième et dixième registres (SR21 et RG21l) et émettre également une impulsion en réponse au manque d'identité des grandeurs comparées; - un sixième circuit de produit logique (ET213) qui est interdit par une impulsion émise par le second comparateur (CM212) et à la seconde entrée duquel est appliquée l'impulsion d'accroissement (INCR), et dont le signal de sortie est appliqué à l'entrée du troisième compteur (CN21); un septième circuit de produit logique (ET214) qui est habilité par l'impulsion présente à la sortie du second compara- teur (CM212) et à la seconde entrée duquel est appliquée l'impul- sion d'accroissement (INCR); - un quatrième circuit bistable (FF21) mis en action par le signal qui apparait à la sortie du septième circuit de produit logique (ET214) et pouvant engendrer une cinquième deman- de d'interruption (INT3) du programme d'opération effectué par le microprocesseur; - un huitième circuit de produit logique (ET215) aux entrées duquel sont appliqués les signaux (ZZRD et DVSL 3) émis par le microprocesseur (MPI) et dont le signal de sortie remet à zéro le quatrième circuit bistable (FF21); - un onzième registre (RG212), dont l'entrée est re- liée à la sortie du troisième compteur (CN21), et qui est apte à envoyer son contenu sur le bus de données (ZDBS) en réponse à la présence d'une impulsion à la-sortie du huitième circuit de produit logique (ET215) 15.Central de commutation selon la revendication 12, caractérisé en ce que la troisième unité de contrôle (MXMRT) comprend en combinaison les éléments caractéristiques suivants: - un douzième registre (RG221) apte à mémoriser une parole numérique de 8 bits envoyée par le microprocesseur (MPI) à travers le bus de données (ZDBS); - un neuvième circuit de produit logique (ET221) pou- vant habiliter le douzième registre (RG221) en réponse à la pré- sence de signaux (DVSL 2, ZZWR) envoyés par le microprocesseur (MPI); - un troisième comparateur (CM221) pouvant comparer le signal présent à la sortie du douzième registre (RG221) avec une configuration binaire (BYNR) engendrée par la cinquième uni- té d'horloge (MXTMG); - un treizième registre (RG222) habilité par le signal présent à la sortie du troisième comparateur (CM221) et apte à mémoriser un signal (BYAD) présent à la sortie de la mémoire- image (MMIMM); - un quatrième comparateur (CM222) apte à comparer les cinq sorties les moins significatives du treizième registre (RG222) avec une configuration binaire (BTAD) émise par la cin- quième unité d'horloge (YXTMG); - un premier générateur de signaux d'horloge (GST1) activé par la sortie du quatrième comparateur (CM222) et apte à émettre huit impulsions d'horloge; - un cinquième comparateur (CM223) pouvant comparer les cinq sorties les moins significatives du douzième registre (RG221) avec la configuration binaire (BTAD) émise par la cin- quième unité d'horloge (MXTMG); - un second générateur de signaux d'horloge (GST2) ac- tivé par la sortie du cinquième comparateur (CM223) et pouvant émettre huit impulsions d'horloge; - un dixième multiplexeur (MX221) qui reçoit sur ses entrées d'adresses les trois bits les plus significatifs présents à la sortie du douzième registre (RG221) et dont les entrées de données sont reliées au premier bus (RXCN); - un onzième multiplexeur (MX222) qui reçoit sur ses entrées d'adresses les trois bits les plus significatifs présents à la sortie du treizième registre (RG222) et dont les entrées de données sont reliées au second bus (TXCN); - un quatorzième registre (SR223) cadencé par le se- cond générateur de signaux d'horloge (GST2) et pouvant mémoriser le signal numérique présent à la sortie du dixième multiplexeur (MX22l); - un quinzième registre (SR224) cadencé par le premier générateur de signaux d'horloge (GST1) et pouvant mémoriser le signal numérique présent à la sortie du onzième multiplexeur (MX222); - un sixième comparateur (CM224) pouvant comparer entre eux les signaux numériques présents dans les quatorzième et quin- zième registres (SR223, SR224); - un cinquième circuit bistable (PF22) qui est activé par le signal présent à la sortie du sixième comparateur (CM224) et qui est remis à zéro par le signal présent à la sortie du neuvième circuit de produit logique (ET221), et qui peut émettre la quatrième demande d'interruption (INT2) du programme d'opéra- tion en cours d'exécution par le microprocesseur (MPI). 16.- Central de commutation selon la revendication 1, caractérisé en ce que chaque groupe d'unités d'accès (UAA) comprend: - - une pluralité d'unités d'accès (UAA1,...,UAA32); - un ensemble de générateurs d'oscillations (GC) propres à engendrer des oscillations destinées à être envoyées à toutes les unités d'accès (UAA); - une unité d'interface (DST) entre les unités d'accès (UAA) et le module d'acheminement (MII), apte à convertir les signaux au niveau TTL en signaux équilibrés et vice versa. 17.- Central de commutation selon la revendication 16, caractérisé en ce que chaque unité d'accès (UAA) comprend en combinaison les éléments caractéristiques suivants: - une pluralité de branchements d'usagers (AUU1,..., AUU 4) à chacun desquels sont raccordés une ligne d'usager (a, b), l'ensemble de générateurs d'oscillations (GC), des signaux d'horloge, des liaisons (RX et TX) sur lesquelles transitent les signaux PCM relatifs à l'abonné, un fil (G) destiné à l'envoi du critère de crochet commutateur et des fils (C) destinés à l'en- voi de signaux d'ordre; - une unité logique (LCT) comprenant un second micro- processeur (MIP) et une unité de commande (UCT) pouvant échanger avec le module d'acheminement (MII) des messages contenant des informations de signalisation et émettre les signaux d'ordre (C) pour les branchements d'usagers (AUU) sur la base du contenu des messages reçus. 18.- Central de commutation selon la revendication 17, caractérisé en ce que chaque branchement d'usager (AUU) com- prend: - un ensemble de convertisseurs (AD-DA) préposé à la conversion analogique-numérique et vice-versa des signaux phoni- ques, et piloté par des signaux (V, PD) émis par l'unité logique (LCT); - un ensemble de filtres (FS-FB) apte à limiter la ban- de des signaux phoniques; - une fourchette téléphonique (FT) reliée aux filtres; - des circuits de type téléphonique (CT) pilotés par les signaux d'ordre (C) et pouvant envoyer sur la ligne (a-b) les signaux téléphoniques et relever la présence du critère de crochet commutateur (G). 19.- Central de commutation selon la revendication 17, caractérisé en ce que l'unité de commande (UCT) comprend en combinaison les éléments caractéristiques suivants: - un convertisseur série-parallèle (SP) qui reçoit en entrée les signaux (PCM) et dont la sortie est reliée à un septième bus (ADD) qui est également raccordé au second micro- processeur (MIP); - une seconde unité de décodage (DC261)' habilitée dans le canal temporel 16 de chaque trame et dont les entrées sont reliées au septième bus (ADD); - un septième circuit bistable (FF261) qui est commu- té par le signal d'une première sortie de la seconde unité de dé- codage (DC261), active en réponse à la présence sur le septième bus d'un premier multiplet de commande; - un dixième circuit porte (ET26l) qui reçoit en en- trée le signal de sortie du sixième circuit bistable (FF261) et un signal (S16) actif en correspondance avec le canal temporel 16 de chaque trame PCM, et dont le signal de sortie constitue une première demande d'interruption (INTRX) pour le second micropro- cesseur (MIP); - un onzième et un douzième circuit porte (ET262, ET263) ayant leurs entrées reliées à la sortie du sixième cir- * cuit bistable (FF261) et respectivement à une seconde et à une troisième sortie de la seconde unité de décodage (DC261); - un septième circuit bistable (FF262) ayant ses en- trées d'enclenchement et de remise à zéro respectivement reliées au onzième et au douzième circuit porte (ET262 et ET263), la sortie du septième circuit bistable constituant un signal de re- mise à zéro du second microprocesseur (MIP); - un septième comparateur (CM26l) habilité à fonction- ner durant le canal temporel 16 de chaque trame et pouvant con- fronter un indicatif de l'unité de commande (UCT) à une configu- ration binaire présente sur le septième bus (ADD), le signal de sortie de ce comparateur provoquant la commutation du sixième circuit bistable (FF261); - un huitième comparateur (CM262) apte à confronter l'indicatif de l'unité de commande (UCT) aux sorties les plus significatives, à partir de la troisième, d'un quatrième compteur (CN261); - un huitième circuit bistable (FF263) de type D, qui reçoit sur son entrée de données le signal présent à la sortie du huitième comparateur (CM262), et dont le signal de sortie cons- titue une seconde demande d'interruption (INTTOUT) pour le second microprocesseur (MIP); - un treizième circuit porte (ET264) qui reçoit sur ses entrées le signal de sortie du huitième circuit bistable (FF263) et le signal (S16) actif dans le canal temporel 16 de chaque trame, la sortie de ce circuit porte constituant une troi- sième demande d'interruption (INTTX) pour le second microproces- seur (XIP); - un neuvième circuit bistable (FF264) qui est commu- té par le signal présent sur une quatrième sortie de la seconde unité de décodage (DC261) et remis à zéro par le signal de sortie du huitième circuit bistable (FF263); - un quatorzième circuit porte (ET265) qui reçoit sur ses entrées le signal de sortie du neuvième circuit bistable (FF264) et le signal (S16) actif dans le canal temporel 16 de chaque trame, et dont la sortie est reliée à l'entrée de comptage du quatrième compteur (CN261); - une troisième unité de décodage (DC262) dont les entrées sont reliées au septième bus (ADD); - un convertisseur parallèle-série (PS) pouvant mémo- riser en parallèle la configuration binaire présente sur le sep- tième bus (ADD) lorsque la première sortie de la troisième unité de décodage (DC262) est active, et pouvant émettre en série (Tx) lorsque le signal (S16) actif dans le canal temporel 16 de chaque trame est présent; - un cinquième compteur (CN262) apte à scander les ca- naux temporels de chaque trame et à engendrer le signal (S16) ac- tif dans le canal temporel 16 de chaque trame; - une pluralité de registres (RG261,...,RG264), aptes à mémoriser la configuration binaire présente sur le septième bus (ADD) en réponse à l'activation d'une sortie respective de la troisième unité de décodage (DC262); - une pluralité de comparateurs (CM263,...,CM266) ap- tes à confronter les sorties de la pluralité de registres aux sorties du cinquième compteur (CN262) et à émettre les signaux de commande (V) pour l'ensemble de convertisseurs (AD-DA) des branchements d'usagers (AUU) préposés à la conversion analogique- numérique et vice versa; - un autre registre (RG265) apte à mémoriser la confi- guration binaire présente sur le septième bus (ADD) en réponse à l'activation d'une autre sortie de la troisième unité de décodage (DC262), cette configuration binaire constituant le masque d'ha- bilitation des branchements d'usagers (AUUJ). *20.- Central de commutation selon la revendication 1, caractérisé en ce que chaque unité d'accès (TNN) relative à des lignes de jonction de type numérique comprend en combinaison les éléments caractéristiques suivants: - une unité d'interface de ligne côté réseau (ILR) apte à convertir les signaux PCM provenant du réseau d'un code de ligne au niveau TTL et vice versa, à chercher le synchronisme de trame sur les signaux PCM provenant du réseau et à engendrer des signaux d'horloge, apte à extraire le contenu du canal temporel de signalisation du système PCM provenant du réseau (RXPM) en l'acheminant sur un huitième bus (SGDT 1), et apte à recevoir les signaux PCM à acheminer au réseau et les multiplets à insérer dans les canaux temporels de synchronisme et de signalisation, formant le système PCM destiné au réseau (TXPM); - une unité d'interface de ligne côté central (ILC) apte à convertir, de signal équilibré en signal TTL, les signaux PCM provenant du central, à aligner les signaux PCM provenant du central, à synchroniser le signal provenant du réseau avec les impulsions d'horloge fournies par le central, et apte également à extraire les messages de signalisation des signaux PCO provenant du central (RX0M et RXîL) et à les acheminer sur le huitième bus (SGDT 1), et à recevoir les signaux PCX entrants (RXLR) provenant de l'unité d'interface côté réseau (ILR) et les multiplets de si- gnalisation formant le/ les système/s PCX à acheminer vers le central; - un troisième microprocesseur (MPC) apte à supervi- ser le fonctionnement de l'unité d'accès (TNN) relative à des lignes de jonction de type numérique; - une unité d'accès (CTS) apte à effectuer des opéra- tions d'accès direct (DMA) entre la mémoire du troisième micro- processeur (MPC) et les unités d'interface de ligne côté réseau (IIR) et côté central (ILC) à travers le huitième bus (SGDT 1); - un second bus de données (ZDBS 1) apte à relier en- tre eux l'unité d'interface de ligne côté réseau (ILR), l'unité d'accès (CTS) et le troisième microprocesseur (MPC); - un second bus d'adresses (ZABS 1) apte à relier l'unité d'accès (CTS) au troisième microprocesseur (MPC) et ce dernier à l'unité d'interface de ligne côté réseau (ILR); - le huitième bus (SGDT 1) pouvant relier entre elles les unités d'interface de ligne côté réseau (ILR) et côté central (ILC) ainsi que l'unité d'accès (CTS). 21.- Central de commutation selon la revendication , caractérisé en ce que l'unité d'interface de ligne côté cen- tral (ILC) comprend en combinaison les éléments caractéristiques suivants: - des premiers moyens (RXSLC) pouvant convertir, de signal équilibré en signal TTL, les signaux PCM provenant du central et recevoir les signaux d'horloge de ladite unité d'hor- loge centralisée (CKC) et produire des impulsions d'horloge c8té central; - de seconds moyens (PBLSL) pouvant retarder d'une quantité entière préétablie les signaux PCM convertis par les premiers moyens (RXSLC); - de troisièmes moyens (FRSLC) aptes à synchroniser sur les signaux d'horloge engendrés par les premiers moyens, un signal de données (RXLR) envoyé par l'unité d'interface de li- gne côté réseau; - de quatrièmes moyens (TXSLC) pouvant convertir, du niveau TTIL en signal équilibré, les signaux PCM émis par les troisièmes moyens (FRSLC) et destinés au central (TX0C et TXIC); - de cinquièmes moyens (SEGIC) pouvant insérer sur le flux de données qui apparait aux sorties des troisièmes moyens (FRSLC) le multiplet synchronisme et celui de signalisation reçu à travers le huitième bus (SGDT 1); - de sixièmes moyens (DTXRX) pouvant convertir, du niveau TTL en signal équilibré et vice versa, les signaux pré- sents sur le canal de données. 22.- Central de commutation selon la revendication , caractérisé en ce que l'unité-d'interface de ligne coté réseau (ILR) comprend en combinaison les éléments caractéristi- ques suivants: - des septièmes moyens (RXPCM) pouvant convertir, du code de ligne au niveau TTL, le signal PCM provenant du réseau et extraire le signal d'horloge; - des huitièmes moyens (ALLTR) aptes à extraire le signal de synchronisme du signal PCM disponible à la sortie des septièmes moyens, engendrant des signaux d'horloge c8té réseau; - des neuvièmes moyens (FRSLR) pouvant engendrer, à partir du signal PCM provenant de l'unité d'interface de ligne côté central (I1C), les signaux PCM à transmettre au réseau, ces neuvièmes moyens étant pilotés par le troisième microprocesseur (MPC) à travers le second bus de données (ZDBS) et le second bus d'adresses (ZABS 1); - de dixièmes moyens (SEGIR) aptes à extraire du si- gnal PCM (RXLR) présent à la sortie des septièmes moyens le mul- tiplet de signalisation et à engendrer également le multiplet de synchronisme, ainsi qu'à recevoir celui de signalisation à tra- vers le huitième bus (SGDT 1), et à les insérer sur le flux de données qui apparait à la sortie des neuvièmes moyens (FRSLR); - de onzièmes moyens (TXPCM) pouvant convertir, de si- gnal TTI en code de ligne, le signal PCM (TXPM) à transmettre au réseau.