La présente invention concerne un circuit logique et, plus particulierement, un circuit logique à transistors a effet de champ pouvant être réalisé sous forme monolithique. Jusqu'à présent le rôle des transistors à ex'et de chamo (FET) a généralement consisté à produire une tension de sortie (Vc) égale à la tension d'entrée (Vs) appliquée au dispositif moins la tension de seuil [ VTH) de ce dernier, soit d= =V5 VTH Cette caractristique fondamentale des transistors FET pose certains problèmes et entraîne certains désavantages lors de la réalisation de ces dispositifs sous forme monolithique. Il est en effet nécessaire, compte tenu de ladite tension de seuil, d'appliquer aux transistors une tension d'entrée d'une valeur relativement élevée pour obtenir une tension de sortie minimum.Ceci se traduit, dans le cas d'une réalisation monolithique, par une augmentation de la dissipation de puissance dans la totalité du circuit. D'autre part, dans le cas d'une réalisation monolithiaue. il est néces sair de disooser une ligne métallique, par laquelle la tension d'alimentation est appliquée au dispositir, sur une coucne de dioxyde de silicium qui sépare cette ligne métallisée des régions actives du substrat semiconducteur. En conséquence, si une tension suffisamment élevée est appliquÉe aux dif:érentes lignes métallisées du dispcsitir. des transistors FET parasites sont créés. Ceci se traduit Par la formation sur le substrat monolithique de cnemins conducteurs indésirables qui rendent l'ensemble inopérant.On a constaté que. sur les substrats monolithiques sur lesquels sont disposés des transistors FET à canal de type P, une tension supérieure à Il volts tend à créer des transistors FET parasites pour une épaisseur donnée de la couche de SiC2. Ces memes transistors FET à canal P présentent une chute de tension d'environ 2 volts qui est due à leur tension de seuil. Une tension d'entrée supérieure à 11 volts est donc nécessaire si l'on désire obtenir une tension de sortie égale ou supérieure à 9,5 volts, et ceci tend a créer des transistors FET parasites. L'un des objets de la orésente invention est donc de fournir un circuit logique à transistors FET qui exige une tension d'entrée intérieure à celle qui est normalement nécessaire Pour obtenir une tension de sortie donnée. Un autre objet de l'invention est de fournir un circuit logique à transistors FET qui fonctionne sur une tension d'alimentation d'une valeur suffisamment faible pour permettre d'éviter la formation de transistors FET parasites. Un autre objet de l'invention est de fournir un générateur de signaux vrai et de complément à transistors FET qui, lorsqu'il est réalisé sous une forme monolithique, nermette une diminution du nombre de prises d'entrée nécessaires lors de son utilisation dans certaines applications, à savoir lorsqu'il est employé en combinaison avec des circuits de décodage. Conformément aux objets ci-dessus mentionnés, la présente invention permet de réaliser un circuit logique à transistors FET comportant un réseau de réaction disposé entre la borne de sortie et un transistor FET connecté à cette borne. Par ailleurs, le générateur vrai-complément comporte des moyens d'inhibition permettant au circuit de partager une meme prise d'entrée avec d'autres générateurs analogues lorsque ceux-ci sont réalisés sous une forme monolithique. D'autres objet, caractéristIques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-cì, La ligure 1 représente schématiquement le générateur vrai-comolément de la présente invention. La fIgure 2 est un tracé de la tension en fonction du temps illustrant le mode de fenctiollnem;t du circuit de la figure 1. On a représenté sur la figure I un transistor FET d'entrée 10 à la porte duquel un signal X est appliqué par une ligne 12 et au drain duquel un signal de données est appliqué par une ligre 14, Une ligne 16 relie la source du transistor 10 à deux transistors FET 18 et 20. La ligne 16 est connectée à la porte du transistor 18 et au drain du transistor 28 à un noeud représenté schématiquement en 22. Dans la réalisation prerérée, les sources des transistors 1B et 20 sont reliées à la masse. Le drain du transistor 18 est connecté à une autre paire de transistors FET 25 et 28 par un noeud 30. Ce dernier est relié à la source du transistor 26 et à la porte du transistor 28. Le drain du transistor 26 reçoit une tension d'alimentation Vs par l'interdiaire d'une ligne 32. Comme l'indique la figure 1, la valeur de la tension VS est de 9,5 volts; toutefois, les tensions afférentes à la réalisation préférée sont données à titre purement indicatif et ne constituent aucune limitation de l'invention. Le signal de torte X est égaltmtnt appliqué à la porte du transistor 25 par l'intermédiaire d'une ligne 33. Le drain du transistor 28 est adapté de manière à recevoir un signal de porte Y par une ligne 38. Le drain du transistor 20 est connecté à la porte d'un autre transistor FET de sortie 40 par une ligne 42. Les transistors 28 et 40 sont interconnectés à leurs drains respectifs par une ligne 44. Un signal binaire vrai est engendré sur la borne de sortie 48 et est appliqué à la source du transistor 40 par une ligne 50. De même, un signal binaire de complément est engendré sur la borne de sortie 52, et est appliqué à la source du transistor de sortie 28 par une ligne 54. Un condensateur 60 est connecté entre la source et la porte du transistor de sortie 28, et un condensateur 62 est connecté entre la source et la porte du transistor de sortie 40. Les condensateurs 60 et 62 constituent un chemin de réaction de leurs sources respectives vers leurs portes. La réalisation préférée de l'invention ne montre que le schéma électrique du générateur vrai-complément. Cependant, elle peut aisément être réalisée sous forme monolithique à l'aide de techniques de circuits intégrés bien connues. Les tensions et les niveaux de seuils sont indiqués à titre d'exemple dans le cas d'un transistor FET à canal P, mais l'invention est également applicable à des transistors FET à canal N. Le générateur représenté est capable de fournir des signaux de sortie vrai et de complément d'une valeur égale à celle de la tension d'alimentation et peut autre réalisé sous une forme monolithique avec un nombre minimum de composants. Le fonctionnement du circuit est d'abord décrit ci-après dans le cas de l'application d'un MIN à la ligne de données 14. Pour le transistor FET à canal P illustré sur la figure et pour les tensions indiquées, un 1" est représenté par une tension relativement négative, soit -7,6 volts. Initialement, les portes des transistors 10 et 26 reçoivent une tension négative de -9,6 volts qui rend ces transistors conducteurs. La conduction du transistor 10, qui charge le noeud 22 à un niveau approximativement égal à -7,6 volts, a pour effet de rendre le transistor 18 également conducteur. Le noeud 30 est chargé à un potentiel qui est approximativement égal à -9,6 volts multipliés par les rapports de conductance de transfert des trensistors 18 et 26. Le signal X revient alors à 0,0 volt et, de ce fait, les transistors 10 et 26 sont bloqués. En conséquence, la tension présente au noeud 30 passe au niveau de la masse par l'intermédiaire du transistor conducteur 18. Le potentiel de masse est transmis du noeud 30 à la porte du transistor 20 par la ligne 60, et assure que ce transistor 20 reste bloqué. Le signal Y appliqué à la ligne 36 passe à environ -9,6 volts, et de ce fait le transistor 40 devient conducteur et le transistor 26 est bloqué. Normalement, la tension présente à la borne de sortie 48 devrait passer à une valeur égale à celle du signal Y moins la valeur de la tension de seuil du transistor 40, soit dans cet exemple particulier, -7,6 volts environ. Cependant, le chemin de réaction constitué par le condensateur 62 charge le noeud 22 à une valeur supérieure à celle de la tension de seuil (VTH) du transistor 40. De la sorte, la tension de sortie Vg présente sur la ligne 48 est capable de passer à un niveau égal à la valeur de sa tension de commande, soit en l'occurrence le signal Y égal à -9,S volts. Le chemin de réaction qui charge le noeud 22 a également pour effet de rendre le transistor 18 de nouveau conducteur ou de la faire conduire davantage de telle sorte que le noeud 30 soit maintenu au potentiel de masse, lequel est transmis à la borne de sortie 52 sous la forme d'un signal de sortie complémentaire V0. De même, un MIN est engendré sur la borne de sortie 52 et un "0" sur la borne de sortie 48 lors de l'application d'un "0" à la ligne d'entrée 14. Cette dernière étant à 0,0 volt, valeur qui représente un 0", et les signaux X appliqués aux portes des transistors 10 et 26 se trouvant à un niveau négatif, les transistors 10 et 26 sont conducteurs. La tension présente au noeud 30 passe à une valeur égale à V5 moins la tension de seuil du transistor 26, soit environ -7,6 volts, et ceci a pour effet de rendre le transistor 20 conducteur. Inversement, le noeud 22 est au potentiel de masse en raison de l'application à la ligne 14 du signal de 0,0 volt. Lorsque le signal X retourne à 0,0# volt, le transistor 26 est bloqué; cependant. le transistor 20 reste conducteur en raison de la tension appliquée à la porte par l'intermédiaire de la ligne 60 depuis le noeud 30. On diminue ensuite la valeur du signal Y à -9,6 volts de façon à rendre le transistor 28 conducteur. Comme on l'a précédemment mentionné à propos de la génération d'un signal de sortie sur la borne 48. la tension présente à la borne de sortie.52 passe à un niveau d'environ -9,6 volts en raison du chemin de réaction constitué par le condensateur 60 pour charger le noeud 30. De meus, le transistor 20 est de nouveau rendu conducteur afin que le noeud 22, et par conséquent la borne de sortie 48, soient maintenus au potentiel de masse. De la sorte, l'application d'un "0" à la ligne de données 14 engendre un signal binaire vrai sur la borne de sortie 48 et son complément sur la borne de sortie 52. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Circuit logique à transistors à effet de champ, caractérisé en cr que: une première Morne d'entrée reçoit des signaux d'entrée digitaux, et une première borne de snrtie délivre une tension de sortie de valeur V0, plusieurs transistors FET sont interconnectés entre ladite borne d'entrée et ladite borne de sortie, un premier transistor FET, cnnnecté à la première borne de sortie du circuit par une première borne possède une tension de commutation de seuil VTH, est connecté à une source d'alimentation périodique dont la tension est V5, et est connecté de façon à passer dans un premier état en réponse à un spinal d'entrée digital, un premier chemin de réaction positive est connecté entre la première borne de sortie du circuit logique et une seconde borne du premier transistor FET, ce premier chemin de réaction positive étant sensible à l'état conducteur de ce premier transistor FET, pour générer à la seconde borne du transistor une tension Vx dont la valeur est supérieure à la tension de seuil VTH, et en ce que la tension de sortie V0 est générée à la première borne de sortie du transistor, cette tension V0 étant supérieure à Vx-VTH. 2.- Circuit logique selon la revendication précédente, caractérisé en ce que: une seconde borne de sortie du circuit logique est prévue, qui délivre une tension de sortie de valeur V0, un second transistor FET, connecté à la seconde borne de sortie du circuit par une première borne, possède une tension de commutation de seuil VTH, est connecté à ladite snurce d'alimentation, et est connecté de façon à passer dans un premier état en réponse à un signal d'entrée digital, un second chemin de réaction positive est connecté entre la seconde borne de sortie du circuit logique et une seconde borne de ce second transistor, ce second chemin de réaction oositive étant sensible à l'état conducteur de ce second transistor pour générer à la seconde borne du second transistor une tension Vx dont la valeur est SuPérieure à la tension de seuil VTH, et en ce que la tension de sortie V0 est générée à la seconde borne de sortie du second transistor, cette tension VD étant supérieure à Vx VTH. 3.- Circuit logique selon l'une des revendications précédentes, caractérisé en ce que la première borne du transistor est la source et en ce que la seconde borne de ee transistor est la porte. 4.- Circuit logique selon l'une des revendications 1 à 3, caractérisé en ce que le chemin de réaction positive comprend un condensateur connecté entre la source et la porte du transistor FET. 5.- Circuit logique selon l'une des revendications précédentes, caractérisé en ce qu'il comprend un troisième transistor FET connecté à la première borne d'entrée et recevant sur sa porte des signaux de commande, et en ce que ce troisième transistor est sensible aux signaux de commande et aux signaux d'entrée digitaux pour engendrer de façon sélective un premier ou un second potentiel à la porte du premier transistor ou bien un premier et un second potentiel à la porte du second transistor. 6.- Circuit logique selon l'une des revendications précédentes, caractérisé en ce que: un quatrième transistor FET est connecté à la porte du second transistor, ce quatrième transistor étant sensible aux signaux de commande appliqués simultanément avec les signaux de commande appliqués au troisième transistor, et recevant un potentiel d'alimentation sur sa seconde borne, et en ce que, ce quatrième transistor est sensible aux signaux de commande afin d'engendrerde façon sélective un premier ou un second potentiel à la porte du premier transistor, ou bien un premier ou un second potentiel à la porte du second transistor. 7.- Circuit logique selon l'une des revendications précédentes, caractérisé en ce que le troisième et le quatrième transistors sont commutés sélectivement de façon à engendrer des tensions de sortie V0 et V0 aux première et seconde bornes de sortie du circuit logique.