L'invention concerne une mémoire capacitive comportant line série de condensateurs et de transistors, chaque condensateur ahuntant le trajet collecteur-base d'un transistor, alors qu'au moins un des condensateurs de mémoire est shunté par un amplificateur de charge qui com-5 porte un premier et un deuxième transistor auxiliaire ainsi qu'un premier et un deuxième condensateur auxiliaire, tandis que le montage en série comportant le trajet base-émetteur du premier transistor auxiliaire et le deuxième transistor auxiliaire shunte le condensateur de mémoire. Les mémoires capacitives sont utilisées souvent pour réaliser un retard dans le 10 temps de transit de signaux à vidéo fréquence ou à audio fréquence par exemple. Sans un tel ensemble, il importe que l'énergie, contenue dans un premier condensateur, soit transmise, aussi exempte de pertes que possible, & un deuxième condensateur. Bans une mémoire capacitive appartenant au genre pré-15 cité et décrite dans le brevet français N° 1.557*707, dans la série de condensateurs, deux condensateurs successifs de la série sont interconnectés â travers le trajet émetteur-collecteur d'un transistor. Les armatures des condensateurs, situées à l'opposé du circuit de collecteur, sont raccordées aux bases des transistors correspondants. Les bases des tran-20 sistors sont interconnectées en groupes, et forment ainsi des noeuds de base auxquels sont fournis des signaux de commande, alors qu'en succession des numéros de rang de ces noeuds de base, lesdits signaux de commande sont déphasés l'un par rapport â l'autre. Comme cela est mentionné dans le brevet précité, une réalisation linéaire entre la baisse de tension & Y 25 aux armatures du condensateur du premier étage de la mémoire et le signal d'entrée fourni à cet étage existe uniquement dans le cas où les amplitudes des signaux d'entrée sont situées dans l'intervalle -E Lorsque la tension Y^ s'identifiant au signal d'entrée est égale & -E 35 volts, la baisse de tension Ay aux armatures du condensateur du premier étage est devenue égale à zéro volt, et dans la suite de l'exposé, ladite tension est appelée "niveau de crête". Lorsque dans cette mémoire capacitive connue on utilise une grande série de condensateurs, le fonctionnement convenable de la mé-40 moire est perturbé du fait qu'une charge se perd pendant la transfusion 70 32213 2 2060433 de charge entre deux condensateurs successifs de la série, du fait que le facteur d'amplification de courant collecteur-émetteur Dans le brevet précité, lesdites pertes de charge sont compensées partiellement du fait que dans la série de condensateurs» au moins un de ceux-ci est shunts par le montage en série comportant un premier condensateur auxiliaire et une diode qui est conductziee pendant la 25 transfusion de charge d'un condensateur dans l'autre, catte diode étant montée en antiparallèle au trajet basa-émetteur d'un premier transistor auxiliaire monté avec charge dans la cirauit émetteur, tandis que ledit prsmigr condensateur auxiliaire est shunté par le trajet base-collecteur d'un deuxième transistor auxillsiï© dont le collecteur est raccordé au 30 point de liaison de la diode et du premier condensateur auxiliaire, une diode étant branchée en antlparallôle au trajet base-émetteur du deuxième transistors auxiliaire, alors que 1*émetteur dudit deuxième transistor auxiliaire est relié à un point de potentiel constant par l'intermédiaire d'un deuxième condensateur auxiliaire. 35 La solution préconisé® ci-dessus pour compenser par tiellement lesdl^ss pertes 4I0 charge â 13aide d'un saplifisatcur de charge convient poux âtro utilisée dans û&n .até&oires capacitves fonctionnant sous l'action de signaux de commutation da forte amplitude. Toutefois, ladite solution convient moins pour être utilisée dans des mémoires capacitives 40 fonctionnant sous l'action de signaux de commutation de faible amplitude, 5 2060433 70 32213 par exemple 3 volts, comme c'est souvent le cas dans les mémoires capacitives intégrées. Cela résulte du fait que ledit amplificateur de oharge diminue l'amplitude admissible du signal d'entrée, ce qui sera décrit dans la description ci-après. 5 Le but de l'invention est de fournir un amplificateur de charge ne présentant pas l'inconvénient précité. A cet effet, l'invention est remarquable en ce que 1'émetteur du premier transistor auxiliaire est raccordé au premier condensateur auxiliaire à travers une diode, le collecteur du deuxième transistor auxiliaire étant raccordé à l'éset-10 teur. du premier transistor auxiliaire alors que le point de liaison du premier condensateur auxiliaire à l'émetteur du premier transistor auxiliaire est connecté à tm émetteur d'un transistor suivant le condensateur de mémoire. La description suivante, en regard des dessins annexés, 15 1© tout donné à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée. La fig. 1 est le schéma de la mémoire capacitive connue. La fig, 2 montre l'allure de la tension fournie par la source de tension de commutation S. 20 La fig. 3 est un tableau de tensions se rapportant aux condensateurs Cg» C^, C^^ et C^. La fig. 4 est le schéma de la mémoire capacitive conforme â l'invention. La fig. 5 est un tableau de tensions se rapportant aux 25 condensateurs Cg, C^, C^ et C^ de la mémoire représentée sur la fig. 4. La fig. 6 montre une partie d'une vue en plan d'une mémoire intégrée conforme' à l'invention. Les figures 7 et 8 sont des coupes transversales de la mémoire illustrée sur la fig. 6, effectuées suivant les plans TII-VII et 30 VIII-VIII de cette figure. Sur la fig. 1, la série de condensateurs est formée par les condensateurs C^, C^, C^ et C^, interconnectés â travers les trajets émetteur-collecteur des transistors respectifs T.,, T«, Tt et T.. Les i ? 4 bases des transistors T^, et sont raccordées à la sortie 1 de la 35 source de tension de commutation S, tandis que les bases des transistors Tg et sont raccordées â la sortie 2 de cette source S. A travers le montage en série comportant la résostance Eq et la source de tension de signalisation V^, l'ém«tteur du transistor est raccordé â un point de potentiel constant. Le collecteur et la base du transistor sont inter-40 connectés. Le condensateur C^ est shunté par le montage en série renfermant COPY 70 32213 4 2060433 un preoier condensateur auxiliaire C^ et une diode . Le trajet base-émetteur du premier transistor auxiliaire monté arec charge dans le circuit émetteur, est branché en anti-parallèle à la diode . Le point de liaison de cette diode et du premier condensateur auxiliaire est 5 raccordé d'une part à l'émetteur du transistor et d'autre part au collecteur du detixième transistor auxiliaire T^, dont la base est raccor»? dée & la sortie 1 de la source S. Une diode Bg est branchée en antiparallèle au trajet base-émetteur du deuxième transistor auxiliaire Tj dont l'émetteur est relié & la aaase à travers le deuxième condensateur 10 auxiliaire C,.. Le fonctionnement du circuit sera décrit en référence 54 à la fig. 2. Les tensions se produisant aux sorties 1 et 2 de la source de tension de commutation S ont été représentées respectivement en b et en a de cette fig. 2. 15 Sur cette fig. 2, on voir qu'il s'agit de tensions idéales en créneaux, En pratique toutefois, la pente de flanc des créneaux est diminuée pour éviter des phénomènes de saturation des transistors de la mémoire capacitive, car de tels phénomènes sont susceptibles de causer une distorsion du signal à retarder. On admet ici que dans l'in-20 tervalle ^, la baisse de tension aux armatures du condensateur Cg soit égale à A volts. Bans cet intervalle le transistor est conducteur. Le condensateur subit une charge jusqu'à ce que la tension â ses armatures soit devenue égale à (E - 2V^) volts, expression dans laquelle 7^ est la tension de seuil base-émetteur du transistor et est en outre 4 25 égale à la tension de jonction des diodes B^ et Bg. Bans ledit intervalle 71, le premier condensateur auxiliaire est chargé jusqu'à ce que la tension â ses armatures soit devenue égale à (E - V^) volts, voir la fig. J. Bans le même intervalle ^, le deuxième condensateur auxiliaire est déchargé à travers la diode Bg, jusqu'à ce que la tension aux 30 armatures de ce condensateur C^ soit devenue égale à volts. Bans l'intervalle j^, le transistor est conducteur. Le condensateur C^ est déchargé jusqu'à ce que la tension à ses armatures soit devenue égale à (E - volts, voir la fig. 3* Bans cet inter valle le transistor Tg également est conducteur. Le premier condensa-35 teur auxiliaire est déchargé jusqu'à ce que la tension à ses armatures soit devenue égale à (E - 37^) - Av volts, voir la fig. 3. Bans ledit intervalle ^g, 1® transistor sera conducteur également, de sorte que la tension aux armatures du deuxième condensateur auxiliaire est portée à (E - Vj) volts. Bans le même intervalle^, la tension aux armatures du 40 condeasateur est portée à (E - V^) volts. copy 5 2060433 70 32213 Bans l'intervalle T'j» le transistor est conducteur. De ce fait, le condensateur C^ subit une charge jusqu'à ce que la tension à ses armatures soit devenue égale à (E - 2V^) volts, pour cela une charge égale à â C^.Av coulombs, soutirée au condensayeur C^ est néces-5 saire. Le premier condensateur auxiliaire aussi est chargé jusqu'à ce que la tension à ses armatures se soit accrue jusque (E - V^) volts. Il faut pour cela une charge égale à C^.AV+2V^ coulombs, soutMe aussi au condensateur C^. Par conséquent, dans l'intervalle charge totale 2Vj +/\V . (C^ + coulombs est soutirée au condensateur C^. 10 Se ce fait, la tension aux armatures de ce condensateur C. diminue jusque ce (E - Tj) - (1 + —jip.) . A V - 2 Vj . —^ volts, voir la fig. 3. Ceci signifie que l'information À V qui au préalable était présente dans le condensateur Cj, a été tranférée au condensateur C^ tout en étant amplifiée d'un facteur (1 + —^). La zone d'excitation du condensateur C. couvre C „ 4 15 (E - V.) - 2V. . -j* volts. Ceci signifie que le fait de placer l'ampli-J J « ficateur de charge a diminué cette zone d'une étendue correspondant à ^33 ^33 2Vj . -g*- volts. En admettant que E « 3 volts, - 0,5 volt et « 2, ceci signifie que la zone d'excitation possible couvrant 2,5 volts, ne couvre plus que 0,5 volt. 20 La fig. 4 illustre une solution pour ce problème. L'am plificateur de charge est formé par les transistors Tg et T^, les diodes D.j et I>2 et les condensateurs C^ et Le transistor Tg est le premier transistor auxiliaire, et le transistor le deuxième transistor auxiliaire, tandis que le condensateur C^ est le premier condensateur auxi- 25 liaire, et le condensateur C,. le deuxième condensateur auxiliaire. Le 54 condensateur de mémoire est shunté par le montage en série constitué par le trajet base-émetteur du premier transistor auxiliaire Tg monté avec charge dans le circuit émetteur, de la diode , et du premier condensateur auxiliaire Le point commun de la diode et de ce premier con-30 densateur auxiliaire C,, est raccordé à un émetteur d'un transistor T. à plusieurs émetteurs. L'émetteur du premier transistor auxiliaire Tg est raccordé au collecteur du detixième transistor auxiliaire . Antiparallèle-ment au trajet base-émetteur de ce deuxième transistor auxiliaire on a branché la diode Dg. Le deuxième condensateur auxiliaire C^ est raccordé 35 à l'émetteur dudit transistor Ty. Normalement, le point A est connecté â un point de potentiel constant, par exemple le potentiel du substrat du corps semiconducteur renfermant le condensateur Intégré C^. Parfois, il est toutefois possible également de fournir au point A du condensateur C,. 34 une tension égale à la somme d'une tension de polarisation négative et 70 32213 6 2060433 d'une tension de commutation se produisant & la sortis 2 de la source S. Ceci a été concrétisé sur la fig. 4 par des traits en pointillé. La tension de polarisation négative est dans ce cas nécessaire pour maintenir bloqué le condensateur intégré 5 Généralement, le point B de l'amplificateur de charge est raccordé â la sortie 1 de la source de tension de commutation S. Toutefois, dans le cas où l'on désire des vitesses de commutation élevées et une distorision minimale, il est souhaitable que le point 3 reçoive une autre tension, égale à la soaae d'une tension de polarisation négative, 10 et la tension se produisant à la sortie 1 de la soiaroe S. Les tensions se produisant aux sorties 1 et 2 de cette Bource S sont illustrées sur la fig. 2 en b et a. Il a été admis qua dans l'intervalle ^, la baisse de la tension qui se produit dans le condenssateur Cg et qui s'identifia à l'information, soit égale à A 7 volts. Bans ledit intervalle, le transistor 15 est conducteur. Le condensateur est alors chargé jusqu'à ce que la tension à ses armatures soit devenue égala à (E - V^) volts, voir la fig,5. Le premier condensateur auxiliaire C-, sst chargé pendant cet intervalle Y ^ jusqu'à ce que la tension aux armatures de ce condensateur soit devenue égale à (E - Vj) volts, voir la fig. 5* Bans le même intervalle « 20 le deuxième transistor auxiliaire C^ est déchargé à travers la diode Bg. Bans l'intervalle le transistor T^ est conducteur. Le condensateur C^ est déchargé jusqu'à ce que la tension à ses araaturas soit devenue égala à (E - Y.) - A V volts, voir la fig. 5» Bans ledit intervalle (g, le transistor Tg également est conducteur. Le premier 25 condanaateur auxiliaire C_^ est décharge jusqu'à ce que la tension à ses armatures soit devenue égale à (S - ?j) - AT volts, voir la fig. 5« Bans le même intervalle '/'g, 1@ transistor également est conducteur, de sorte que la tension aux armatures du deuxième condensatexxr auxiliaire est portée â (B - 7^) volts, voir la fig. 2. Bans ledit intervalle la 30 tension aux arsaturas du conâensatexir C, est portée à (S - T.) volts, voir 4 j la fig. 5. Ba-s 1'intervalle 1® transistor T^ sst conducteur. Be es fait, la condensateur C_ subit une charge jusqu'à ce qus la tension à ses anaaturaa sa soit accru® jusqu® (S - Y.) volts, poar cela une charge . J 35 Cj . A, Y couiosas, sontirrfâ au condeasaieur est nécessaire. Egalement le premier condensateur auxiliaire Cj.^ ml chargé jusqu'à oe que la tension â ses anaatur®s s® soit aaaras jusque (E - V.) volta. Poxxr cela, il faut une charga * Û.7 coulombs, également soutirée au condensateur C^. 40 A ce dernier, une charge égals â (C + C^) &Y couloabs, est ainsi soutirée dans l'intervalle Aux armatures de ce condensateur C^, la tension pAD ORIGINAL 70 32213 7 2060433 diminue donc jusque (B - T^) - (1 + -ç^) • Av volts, voir la fig. 9. Ceci signifie que l'information ÙY qui au préalable existait dans le condensateur Cj, a été transmise au condensateur C^ tout en étant amplifiée d'un facteur (1 + La zone d'excitation du condensateur C^ couvre main- 5 tenant (E - V.) volts. Par l'emploi de l'amplificateur de charge, ladite C33 zone d'excitation du condensateur C. a donc été "élargie" de 2V. . 4 J ^ volts. En référence aux figures 6, 7 et 8, on décrit ci-après une mémoire capacitive intégrée, conforme à l'invention. 10 La fig. 6 montre une partie d'une vue en plan d'une mémoire intégrée conforme à l'invention, en particulier la partie de mémoire renfermant l'amplificateur de charge. Le corps semiconducteur 50 comporte un certain nombre de caissons isolés 51 dans lesquels sont élaborés les transistors devant transférer une charge (information). Comme 15 condensateurs de mémoire, on a utilisé les capacités base-collecteur de ce transistor. Chacun desdits transistors a une base 52 et un émetteur 53. Avec ces transistors, on s formé une série dans laquelle le collecteur 51 d'un transistor de la série est raccordé à l'émetteur 53 ûu transistor suivant de la série à travers une piste conductrice 54. Par ailleurs, les 20 bases 52 de transistors successifs de la série sont, â tour de rôle, raccordées à line des pistes conductrices 55 et 56» & travers lesquelles le transfert de charge peut être commandé. Les pistes conductrices 54, 55 et 56 qui s'étendent sur une couche isolante 57 élaborée sur la surface semiconductrice, sont raccordées aux différentes zones semiconductrices à 25 travers des fenêtres dans la couche 57» indiquées en pointillé aur la fig. 6. Bans ime mémoire utilisée comme mémoire capaoitive, il est souhaitable que la capacité base-collecteur des transistors soit relativement élevée. Dans l'exemple en question, ceci est obtenu du fait que 30 la surface des bases 52 est choisie relativement grande, et que ces bases 52 sont en outre recouvertes partiellement d'une zone 58 formée simultanément avant les émetteurs 53 (voir également la fig. 7). Les zones 58 couvrent une partie du bord des bases 52, de sorte que les zones 58 sont raccordées directement aux collecteurs 51» de même type de conduction. 35 En outre, les bases 52 présentent une partie 59 plus épaisse, située à l'extérieur de la partie active des transistors et s'étendant jusqu'à une partie 60, de faible résistivité, des collecteurs 51» Ladite partie 60 a la forme d'une couche dite enterrée, et la partie plus épaisse 59 àe la base 52 peut être formée simultanément avec les zones d'isolement 61. 70 32213 8 2060433 Pour diminuer la capacité entre l'émetteur et le collecteur d'un même transistor, cette capacité pouvant être gênante en raison des interférences entre des capacités successives, on a élaboré sous les pistes 54 les zones diffusées 62, obtenues simultanément lors de 5 la formation des bases 52. Ces zones 62 sont du même type de conduction que les zones d'isolement 61 auxquelles elles sont raccordées directement par recouvrement. A remarquer qu'une mémoire capacitive intégrée conçue comme on vient de le décrire ci-dessus a lté également décrite dans la 10 demande de brevet français intitulée "Mémoire capacitive intégrée", déposée par le Demanderesse le 25 avril 1969 sous le N* 69 12840. Suivant le schéma de connexion de la fig. 4, un amplificateur de charge a été branché entre deux transistors de la série, â savoir les transistors et T., le dernier transistor, c'est-à-dire T., 3 4 4 15 étant à cet effet muni d'un émetteur additionnel. Ce dernier est indiqué par 63 sur les figures 6 et 7«A travers une piste conductrice 70» cet émetteur 63 est raccordé â une zone 71 formée simultanément avec les émetteurs des transistors et appartenant à un condensateur auxiliaire élaboré dans le caisson semiconducteur 64. Les autres composants de l'am-20 plificateur de charge se trouvent dans les caissons semiconducteurs isolés 65 à 69. Outre la zone 71, ledit condensateur auxiliaire a une zone dont une partie J2 a été formée simultanément avec les bases des transistors, et dont une autre partie 73 a été formée simultanément avec les zones d'isolement 61, ladite zone étant partiellement recouverte par la zone . 25 La partie 73 est également limitrophe d'une couche enterrée 60, tandis que la partie 72 est raccordée â travers une piste conductrice 74, à une face de contact 75 située sur la couche isolante 67 et connectée également à la base 76 d'un transistor se trouvant dans le caisson 67 et â une zone 77 obtenue simultanément avec les émetteurs et appartenant â une diode 30 se trouvant dans le caisson 68. A travers une piste semiconductrice 79, l'émetteur 78 du transistor cité en dernier lieu (voir également la fig.8) est raccordé â la zone 80 formée simultanément avec les bases des transistors et appartenant à ladite diode, ainsi qu'à la zone 91 d'un autre condensateur auxiliaire se trouvant dans le caisson 69. A l'aide de la 35 poste conductrice 79 et d'une zone 82 obtenue simultanément avec les émetteurs, ladite zone 80 de la diode et le caisson 68 sont court-circuités d'une manière connue. Ledit autre condensateur auxiliaire comporte également une zone dont une partie 83 est obtenue simultanément avec la base, et dont une autre partie 84 est obtenue simultanément avec les zones 40 d'isolement, cette partie 84 recouvrant partiellement le bord du caisson 70 32213 9 2060433 69, de sorts que cette zone à parties 85 et 84 est raccordée au substrat du corps semiconducteur 50. De nouveau, ladite partie 84 de la diode s'étend jusqu'à une couche enterrée 60. Le substrat du corps semiconducteur 50 peut être porté 5 à un potentiel approprié par l'intermédiaire d'une piste conductrice 85. Le collecteur du transistor situé dans le caisson 67 est connecté, de manière connue, à 1 aide d'une zone de contact 86 formée simultanément avec les émetteurs, et raccordé à la zona 88 d'une diode située dans le caisson 66 à travers la poste conductrice 87, ainsi qu'à 10 l'émetteur 91 d'un transistor situé dans le caisson 65. La diode citée en dernier lieu est réalisée de façon identique que la diode située dans le caisson 68, alors que les zones 88, 89 et 90 correspondent respectivement aux zones 77* 80 et 82. Par ailleurs, les zones 91 » 92 et 95 du transistor situé dans le caisson 65 correspondent respectivement aux zones 15 78, 76 et 86 .du transistor élaboré dans le caisson 67. La zone 89 de la diode est raccordée à l'émetteur additionnel 65 à travers la piste conductrice 70, ainsi qu'à la zone 71 du condensateur auxiliaire situé dans le caisson 64. A travers une piste conductrice 94, la base 92 est racoordée au collecteur 51 du transistor 20 qui dans la série de transistors précède le transistor à plusieurs émetteurs. La zone "collecteur" 65, 93 peut être portée â une tension d'alimentation appropriée par l'intermédiaire de la conductrice 95 et la face de connexion $6. La face de contact 75 déjà précitée peut recevoir une 25 tension qui, par 11 adj.o£etion d'une composante de courant continu, est déduite de la tension fournie à la piste conductrice 55 pour la commande de la transfusion de charge. Par l'adjonction de la composante de courant continu, on peut garantir que la jonction p-n, située entre les zones 71 et 72 et utilisée comme capacité, soit toujours polarisée dans le sens de 50 blocage, tandis qu'en outre il est également possible de déterminer dans une certaine mesure la valeur électrique de cette capacité, ce qui permet de régler l'ampleur de l'amplification de.charge. En ce qui concerne ce réglage, il peut en outre être désirable que cette capacité, au lieu d'être intégrée, se trouve à l'extérieur, ce qui permet de disposer d'un 35 intervalle plus étendu pour l'amplification. La mémoire intégrée décr±te peut être fabriquée entièrement par la mise en oeuvre d'un procédé connu dans la technique des semiconducteurs et par l'emploi de matériaux courants; on part par exemple d'un corps en silicium de type de conduction p, sur lequel est élaborée 40 une couche épitaxiale de type de conduction n. Par la mise en oeuvre des copy 70 32213 10 2060433 procédés habituels de photodécapage et de photomasquage, on peut ensuite, par diffusion d'impureté appropriées, par exemple la bora^ettle phosphore, obtenir les différentes zones nécessaires présentant les concentrations de dopage habituelles. La couche isolante 57 peut être par exemple en 5 dioxyde de silicium et/ou en nitrèra de silicium, tandis que comme matériau constituant les pistes conductrices, on peut utiliser de l'aluminium ou tin autre matériau conductaur approprié. Ensuite, de manière habituelle, la mémoire intégrée peut être placée dans une enveloppe appropriée. 10 Bien que l'invemtion soit décrite à l'aide de formes de réalisation et d'applications déterminées, le technicien pourra en réaliser de nombreuses variantes sana sortir du cadre de l'invention. Il est par exemple possible d'utiliser aussi bien des transistors bipolaires que des transistors à effet de champ. Par ailleurs, le circuit re-15 présenté sur la fig. 4 par axsaple |seut être utilisé avantageusement pour réaliser, de aaniêre connue, un filtre devant traiter deB signaux analogiques électriques. En combinaison avec le circuit décrit, il eBt également possible d'utiliser des circuits habituels d'entrée et de sortie. Lorsque la mémoire est réalisée sous forme intégrée, il est également 20 possible d'utiliser par exemple d'autres techniques d'isolement. Le corps semiconducteur peut être.formé par exemple par vin substrat en matériau isolant, sur lequel ou dans lequel on a élaboré un certain nombre de régions semiconductricea, séparées l'une de l'autre. copy j 70 32213 n 2060433 REVEKDIGATIQMSi 1. Mémoire capacitive comportant une série de condensateurs et de transistors, chaque condensâteur shuntant le trajet collecteur hase d'une transistor, alors qu'au moins un des condensateurs de mémoire 5 est shunté par un amplificateur de charge qui comporte un premier et un deuxième transistor auxiliaire ainsi qu'un premier et un deuxième condensateur auxiliaire, tandis que le montage en série comportant le trajet base-émetteur du premier transistor auxiliaire et le deuxième transistor auxiliaire shunte le condensateur de mémoire, caractérisée en ce que 10 l'émetteur du premier transistor auxiliaire est raccordé au premier condensateur auxiliaire à travers une diode, le collecteur du deuxième transistor auxiliaire étant raccordé à 11éMatteur du premier transistor auxiliaire alors que le point de liaison du premier condensateur auxiliaire à l'émetteur du premier transistor auxiliaire est connecté à un 15 émetteur d'un transistor suivant le condensateur de mémoire. 2. Mémoire capacitive selon la revendication 1, caractérisée en ce que le deuxième condensateur auxiliaire est raccordé d'une part à l'émetteur du deuxième transistor auxiliaire et d'autre part à un point de potentiel constant. 20 3. Mémoire capacitive selon la revendication 1, caracté risée en ce que le deuxième condensateur auxiliaire est raccordé d'une part à l'émetteur du detixième transistor auxiliaire et d'autre part à la source de tension de commutation. 4. Mémoire capacitive selon l'une des revendications 1,2 25 ou 3» caractérisée en ce. que la base du deuxième transistor auxiliaire est raccordée à l'armature du premier condensateur auxiliaire, située à l'opposé de l'émetteur. 5. Mémoire capacitive selon l'une des revendications 1, 2, 3 ou 4, caractérisée en ce que les condensateurs de mémoire et les 30 transistors, le premier et le deuxième transistors auxiliaires ainsi que la diode, sont intégrés, entièrement ou en partie, dans un corps semiconducteur.