La présente invention concerne un circuit de mise en forme d'un signal numérique et notamment un circuit de mise en forme d'un signal numérique dans un appareil d'enregis- trement et/ou de reproduction magnétique. On connaît un appareil d'enregistrement et de reproduction de signal de modulation d'impulsion codé (PCM) qui enregistre un signal audio en code PCM (encore appelé signal PCM) à l'aide d'un dispositif tel qu'un magnétoscope à balayage hélicoïdal; ce même appareil sert également à repro- duire le signal. Dans un tel appareil d'enregistrement et de reproduction de signaux PCM, la fréquence des données PCM (de par exemple de 1,3 à 1,4 MHz) est très proche de la fréquence maximum qu'il est possible de transmettre par l'appareil d'en- registrement/reproduction ainsi que pour transmettre un signal PCM en très grande résolution ou des signaux numériques ayant un grand nombre de bits. Dans ce cas, le signal PCM reproduit n'est pas rectangulaire (c'està-dire un signal formé par des états "'" et "1") et un signal sinusoïdal. En outre, les compo- santes de l'erreur de base de temps (scintillement) dues aux fluctuations de la vitesse de défilement de la bande et à celles de la rotation du tambour portant les têtes de l'appa- reil d'enregistrement et de reproduction sont introduites dans le signal PCM reproduit. De plus le niveau du signal PCM repro- duit varie avec le gain de transmission (caractéristique du système de transmission électromagnétique) ainsi qu'avec le temps. Il faut ainsi découper ou écrêter le signal selon un seuil de niveau précis pour la mise en forme afin d'ob- tenir un signal numérique approprié. Il est connu un type de circuit de mise en forme dans lequel le niveau du signal reproduit est déterminé par un circuit de commande automatique de gain (circuit AGC), le signal reproduit étant découpé ou écrêté suivant un seuil fixe. On connaît également un autre type de circuit de mise en forme dans lequel la partie de base du signal repro- duit ayant le format d'un signal vidéo est verrouillée sur un niveau fixe, puis on détecte le maximum du signal reproduit et on découpe le signal reproduit, verrouillé à 50 %O de sa valeur maximale. Les circuits de mise en forme connus-du premier type ont l'inconvénient que le circuit de détection de tension à commande AGC et l'amplificateur AGC présentent des erreurs si bien que l'on ne peut obtenir le signal numérique à largeur d'impulsion précise. De plus, le circuit de détection de tension AGC a un certain retard de réponse et une certaine constante de temps. Dans ces conditions, ces circuits ont l'inconvénient de ne pas pouvoir suivre le mode de recherche à grande vitesse avec des variations importantes de niveau. Dans les circuits de mise en forme classiques de l'autre type, le détecteur de maximum répond avec un retard au signal reproduit, à détecter. Ainsi, il faut retarder le signal reproduit à écrêter; cela nécessite une ligne de retard qui complique le circuit. Un pseudo signal tel qu'un signal de sonnerie est contenu dans le signal PCM reproduit qui présente le format d'un signal vidéo et a une certaine influence sur le niveau du seuil. Cela ne permet pas de réaliser une mise en forme précise. En outre, la caractéristique de transmission du support d'enregistrement n'est pas linéaire. Ainsi lorsqu'on écrkte un signal reproduit à un seuil à 50 % de la valeur maxi- male du signal reproduit,les largeursdes impulsions des signaux numériques "l'" et "0" ne sont pas égales. Comme le niveau d'écrêtage ne convient pas pour le signal reproduit, on augmente les bits faux. Le signal analo- gique reproduit est déformé et contient des bruits de claquement. La présente invention a pour but de créer un circuit de mise en forme d'onde de signaux numériques pour résoudre le problème ci-dessus,-dans lequel le signal numérique déformé dans le système de transmission de l'appareil d'enre- gistrement/reproduction magnétique est écrêté à un seuil précis pour doinner un signal numérique ayant des parties de niveau haut et de niveau bas pour des largeurs d'impulsions régulières, en suivant le signal numérique d'entrée même pour des variations de niveau importantes. L'invention a également pour but de créer un circuit permettant de fournir un signal numérique précis même lorsque l'appareil travaille en mode de recherche à grande vitesse. A cet effet, l'invention concerne un circuit de mise en forme d'onde d'un signal numérique comportant un circuit d'écretage ou de découpe pour découper ou écrgter un signal numérique d'entrée à un seuil prédéterminé, un circuit de détection pour détecter la largeur des impulsions pour les par- ties de niveau haut et bas du signal numérique écrêté, ainsi qu'un circuit de commande qui abaisse le niveau du seuil du cir- cuit lorsque la largeur de l'impulsion de la partie de niveau haut du signal numérique est plus courte que celle du signal numérique normalisé et qui augmente le niveau du seuil du cir- cuit de découpe lorsque la largeur de l'impulsion pour la partie de niveau bas du signal numérique est plus courte que celle du signal numérique normalisé. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - la figure 1 est un schéma d'un circuit de mise en forme d'un signal PCM reproduit, selon un mode de réalisation de l'invention. - les figures 2A et 2B sont des courbes montrant la forme des signaux en des points respectifs de la figure 1. - la figure 3A montre la forme d'un signal PCM reproduit à l'entrée ainsi que les niveaux des seuils. - les figures 3B, 3C montrent les. courbes de signaux PCM découpés. - la figure 4 est un schéma d'un circuit de mise en forme d'onde d'un signal PCM reproduit, selon un autre mode de réalisation de l'invention. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS Les modes de réalisation de l'invention seront décrits à l'aide de la figure 1 qui comme indiqué est un circuit de mise en forme d'un signal PCM reproduit et des figures 2A, 2B qui montrent les formes de signaux en différents points du cir- cuit de la figure 1. Le signal PCM, a reproduit dans le magnétoscope a le format d'un signal vidéo. Les signaux PCM sont insérés dans les périodes horizontales. La figure 2A montre la forme des signaux PCM a reproduits. Bien que de tels signaux aient été enregistrés sous la forme de signaux numériques rectangu- laires, ils sont reproduits sous la forme d'une courbe sinuso!- dale. Dans ce mode de réalisation, le signal PCM enregistré est un signal U.TRZ (non retour a zéro) d'une seule polarité. Les signaux PCM, a, reproduits sont appliqués à un circuit de verrouillage 1 qui verrouille le niveau de base de ces signaux sur,un niveau fixe. Le signal de sortie du cir- cuit de verrouillage 1 est appliqué à un circuit de découpage ou d'écrêtage 3, puis comporte un comparateur de niveau 2; le signal d'entrée est découpé à un seuil ou à des niveaux de découpage déterminés comme cela sera décrit ultérieurement. Le circuit d'écrêtage 3 fournit ainsi les signaux PCM, b, normali- sés comme indiqué à la figure 2B. Ces signaux évoluent entre les états "O" et "1". La largeur des impulsions ainsi obtenues est pratiquement identique. Le signal de sortie bdu circuit d'écrêtage 3 est appliqué à un registre à décalage 4 pour 8 bits. Les impul- sions de cadence CP ayant une durée d'un huitième (1/8) de la durée T du signal PCM représenté à la figure 2B sont appliquées à la borne de cadence du registre à décalage 4. La fréquence des impulsions de cadence CP est égale à huit fois celle de la fré- quence des bits de cadence du signal PCM. Ainsi un bit de données du signal PCM est enregistré dans le registre à décalage 4 et est divisé en 8 bits parallèles de sortie du registre à décalage 8 pour permettre d'estimer la longueur d'un bit du signal PCM. On peut ainsi déterminer si le niveau d'écrêtage est approprié ou non. On suppose dans un premier cas que la largeur de l'im- pulsion du signal PCM""'est plus courte que celle du signal "O'. Si le signal "1" traverse le registre à décalage 4, les signaux de sortie en parallèle contiennent un ou plusieurs bits d'état 0Io. Les signaux de sortie en parallèle du registre à décalage 4 sont appliqués à un discriminateur 5 qui comporte les inverseurs I - I4 et des portes ET, G1, G2. Lorsqu'une longueur de bit du signal PCM est plus petite ou plus grande que la durée normale, le discriminateur 5 fournit un signal de détection gl ou g2.Les signaux dedétection gl ou g2 sont appli- qués à un circuit de verrouillage 8 qui comporte des flip-flop (bascules bistables) F1, F2 recevant respectivement les signaux gl et g2. Le flipflop F1 fournit un signal de commande DWN pour abaisser le niveau de seuil du circuit d'écrétage 3. Le flip-flop F2 fournit un signal de commande UP pour augmenter le niveau de seuil du circuit d'écr9tage 3. Les signaux de commande DWN et UP sont appliqués par les amplificateurstampons 7, 8 aux bornes de commande des circuits de commutation 9, 10. Les contacts mobiles des circuits de commutation 9, 10 sont respectivement reliés aux sources d'alimentation positive et négative -V et +V. Les contacts fixes des commutateurs 9 et 10 sont reliés par les résistances 11 et 12 à la borne d'entrée(-) (borne d'entrée de référence) du comparateur 2. Un condensateur 13 est branché entre la borne d'entrée (-) du comparateur 2 et la masse. Lorsque le signal de commande DWN atteint un niveau haut, le circuit de commutation 9 se ferme et le niveau de seuil appliqué à la borne d'entrée (-) du comparateur 2 diminue avec une constante de temps déter- minée par le condensateur 13 et la résistance 11. Cette cons- tante de temps C13Ril peut 9tre de l'ordre de plusieurs dizaines de millisecondes. Si le signal de commande UP est au niveau haut, le circuit de commutation 10 se ferme et le niveau de seuil augmente avec une constante de temps déterminée par le condensa- teur 13 et la résistance 12. En l'absence de signaux de commande DWN et UP, le niveau du seuil obtenu par le circuit diviseur formé des résistances 15 et 16 est appliqué à la borné d'entrée (-) du comparateur 2. Par exemple une tension d'alimentation prédéter- minée est appliquée à la borne d'entrée 17 du diviseur. De eeme % de la valeur maximale du signal de sortie du circuit de verrouillage 1 peut 9tre appliqué à la borne d'entrée (-) du comparateur 2. Dans ce cas, le signal de sortie maximum du cir- cuit de verrouillage 1 est détecté ou est conservé par un détecteur de maximum (non représenté). La valeur du maximum est appliquée à la borne d'entrée 17 du diviseur formé des résis- tances 15 et 16. Le fonctionnement du circuit de mise en forme de la figure 1 sera décrit à l'aide de la figure 3. La courbe en trait plein de la figure 3A montre le signal PCM reproduit, a à échelle agrandie. Les lignes en trait mixte représentent les différences de seuil L1... L9 que l'on peut régler sur le comparateur 2. Le c8té positif du signal a correspond au signal logique "'l'1 alors que le c8té négatif correspond au signal logique "0". La figure 3B est la forme de courbe du signal de sortie b (signal PCM) du circuit d'écrêtage 3 lorsque le signal PCM, reproduit est écrêté au niveau de seuil supérieur, L2. Le signal PCM, b mis en forme est appliqué au registre à décalage 4 pour être lui-même décalé par l'impulsion de cadence CP à une Qn -2484737 fréquence égale à huit fois la fréquence du bit de cadence. Chaque fois que la partie de niveau "1" du signal PCM, b, représenté à la figure 3B traverse le registre à décalage 4, Les signaux de sortie en parallèle des bits b1... b8 du regis- tre à décalage 4 passent à l'état "00111100", une fois pour huit décalages. Dans ce cas, les signaux de sortie du premier et du huitième bits bl, b8 du registre à décalage 4 sont à l'état 1"O"8 alors que les signaux de sortie des bits quatre et cinq, b4, b5 sont à l'état ''"1". Dans le discriminateur 5, on applique les sor- ties des bits n un et huit b et b8 du registre à décalage 4 à travers les inverseurs I et 14 aux deux bornes d'entrée de la porte ET, G1 et les signaux de sortie des bits n quatre et cinq b4, b du registre à décalage 4 sont appliqués directement 4 5 aux deux autres bornes-d'entrée de la porte ET, G1. Le signal de sortie de la porte ET, G1 passe au niveau haut. On obtient ainsi le signal de détection gl à la sortie de la porte ET, G1; ce signal est appliqué à la borne de cadence CK du flip-flop F1. Cela correspond à la lecture de la donnée d'entrée D de niveau haut (+V) et la mise à l'état. On obtient ainsi le signal de commande DWN sur la-borne Q du flip-flop F1 qui ferme le circuit de commutation 9 et diminue ainsi le niveau de seuil du comparateur 2. Chaque fois que le signal PCM, b traverse le registre à décalage 4, les signaux de sortie des bits bl-b8 du registre à décalage 4 passent par les états transitoires "11110000", "0000111" etc. Toutefois dans ces Conditions, l'une des sorties du premier ou du huitième bit b et b ne sera 1 8 pas à l'état "O". Il ne se formera pas de signal de détection g Lorsque le signal PCM est découpé à un seuil compris entre les niveaux L4 et L7, et que la partie "O" du signal PCM, a traverse le registre à décalage 4, tous les signaux de sortie en parallèle des bits b... b du registre à décalage 1 8 4 passent à l'état "O". Lorsque plus de deux parties ou états "0" successifs du signal PCM sont découpés à des niveaux de seuil compris entre les niveaux L et L9 et que ces signaux 7 9 traversent le registre à décalage 4, toutes les sorties en parallèle des bits b... b8 du registre à décalage 4 passent à l'état "0". Dans ces conditions, le signal de commandeDWN servant à abaisser le niveau du seuil doit être interdit. Pour cela, les signaux de sortie des bits n quatre et cinq b4, b5 du registre à décalage 4 passent à l'état "1" simultanément et s'ajoutent pour donner le signal de détection g1o Ainsi, lors- que le signal PCM est découpé à un seuil compris entre lesniveaux L1... L3 on obtient le signal de commande DWN. La figure 3C montre une forme de courbe du signal PCM, b lorsque le signal PCM, a est coupé à un niveau de seuil L8 trop bas. Dans ces conditions, si la partie "1" du signal PCM, b traverse le registre à décalage 4, on n'obtiendra pas de signal de commande DWN. Si la partie "0" du signal PCM, b traverse le registre à décalage 4, les signaux de- sortie en parallèle des bits b1... b8 passent à l'état "'O11000011l". Dans le discriminateur 5, les sorties des bits n un et huit b... b sont appliquées aux deux bornes d'entrée de la-porte ET, G2 et les signaux de sortie des bits n quatre et cinq b4, b5 sont appliqués par les inverseurs I2# 13 aux deux autres bornes d'entrée de la porte ET, G2o Cette porte ET, G2 fournit le signal de détection g2 qui est appliqué à la borne d'entrée de cadence CK du flip-flop F2 pour mettre ce flip-flop à l'état. La borne de sortie Q du flip-flop F2 fournit ainsi le signal UP. Le circuit de commutation 10 est fermé par le signal de commande UP, si bien que le niveau du seuil augmente dans le circuit de découpage 3. Le signal de commande UP peut se former à l'in- térieur des niveaux L7 a L9. Les conditions sous lesquelles on obtient le signal de détection g2 de la porte ET, G2 sont analo- 92 2 gues à celles lorsque la partie-"1" du signal PCM, a traverse le registre à décalage 4. Comme décrit ci-dessus, on distingue alternati- vement les largeurs d'impulsions des parties "1" et "0" des signaux PCM b fournis par le circuit d'écrêtage 3. En fonction de cette distinction, on commande le niveau du seuil de façon que les largeurs des impulsions des signaux d'états "0" et "i" soient égales. Cela permet de reproduire des signaux PCM prati- quement normalisés. Un circuit d'effacement pour les flip-flop F1, F2 dans le circuit de verrouillage 6 forme les signaux de com- mande DWN et UP. Les signaux de commande DWN et UP sont appli- qués à la porte NAND (NON-ET) G3. Lorsque les signaux de commande DWN et UP passent au niveau "1", le signal de sortie de la porte NAND G3 passe au niveau bas "0". La borne de sortie de la porte NAND G3 est reliée à la porte ET G4. Lorsque le signal de sortie de la porte NAND G3 est au niveau bas "0', la sortie de la porte ET G4 passe au niveau bas "0' pour effacer les flip- flop F1 et F2. Lorsque le signal PCM est écrête au niveau de seuil L2 représenté à la figure 3A, le signal de commande DWN se forme de la manière décrite ci-dessus pour abaisser le niveau de seuil. Le niveau de-seuil est abaissé à la valeur L7 et forme le signal de commande UP. Ainsi, on efface les flip- flop F1 et F2 et les signaux de commande UP et DWN passent à l'état "0". La plage de commande du niveau de seuil s'étend du niveau L3 au niveau L7. Les signaux de commande DWN et UP se forment de la manière décrite cidessus dans la plage de commande. Si le niveau de seuil est réglé dans la plage de commande, on n'obtient pas de signaux de commande DWN et UP. Lorsque les signaux de commande DWN et UP sont dissipés, le signal PCM est découpé au niveau de seuil déterminé par le circuit de division formé des résistances 15 et 16 reliées à la borne d'entrée (-) du comparateur 2. Lorsque le signal PCM reproduit, a n'est pas présent (signal d'état "'' continu) si l'un ou l'autre des signaux de commande DWN et UP est formé, le signal de commande DWN ou UP ne sera pas effacé mais le système de commande sera réglé à l'état de commande. Pour éviter cet état de commande, on applique un signal de synchronisation verticale ou horizon- tale SYNC à une borne d'entrée de la porte ET, G4. Les signaux de commande UP et DWN sont effacés chaque fois que l'on génère le signal de synchronisation SYNC. La figure 4 montre un autre mode de réalisation d'un circuit de mise en forme du signal PCM reproduit. Lorsqu'on contr8le un signal PCM à enregistrer par un magnétoscope, ce signal est appliqué directement à un formeur d'onde selon la figure 1 mais non à travers un système de transduction électromagnétique (tête magnétique-bande magné- tique). Le signal PCM à enregistrer est normalisé mais il contient des composantes de sonnerie et de dépassement dans sa partie avant et sa partie arrière. Dans le circuit de mise en forme de la figure 1, le niveau du seuil est souvent réglé à ::''-.' une valeur fausse pour fixer la partie de niveau haut ou la partie du niveau bas du signal PCM; ces erreurs de réglage proviennent des composantes de sonnerie ou de dépassement de la source d'alimentation. Comme décrit ci-dessus, lorsque le signal numérique d'état "0" ou '"1"' du signal PCM continue pendant un temps trop important, le niveau du seuil est réglé- seulement: dans une direction, si bien que le système de commande se comporte de façon instable. Dans le mode de réalisation de la figure 4, on utilise un code de détection d'erreur tel qu'un code CRC (code de contr8le de redondance cyclique) que I'on ajoute au signal PCM à enregistrer de façon à inclure un bit d'erreur dans la donnée PCM. Lorsqu'on détecte le bit d'erreur, on efface les signaux de commande DWN et UP. Pour cela, on relie un cir- cuit de contr8le de données 17 au circuit d'écrêtage 3 dans le mode de réalisation de la figure 4. Le signal de sortie (signal PCM, b) du circuit d'écr9tage 3 est appliqué au circuit de contr8le de données 17. Lorsque le niveau de seuil appliqué au comparateur 2 du circuit d'écr9tage 3 est réglé à un mauvais niveau pour la raison décrite ci- dessus, le signal de sortie c du circuit de contr8le de données 17 passe au niveau bas puis- qu'il y a un bit d'erreur dans le signal PCM, b. Le signal de sortie c du circuit de contr8le de données 17 est appliqué à- la porte ET G4 dont la sortie passe au niveau bas. Il en résulte l'effacement des flip-flop F1 et F2 formant les signaux de com- mande DWN et UP. L'invention n'est pas limitée aux modes de réalisation décrits et diverses variantes sont possibles. A titre d'exemple après avoir fixé le niveau du signal PCM à - l'aide d'un circuit AGC, on peut appliquer le signal PCM au circuit de mise en forme des figures 1 ou 4. Dans lesmodesde réalisation ci-dessus, on abaisse ou on élève le niveau du seuil suivant une constante de temps prédéterminée en réponse aux signaux de commande DWN ou UP. Au lieu de cela, on peut choisir des niveaux de seuil dif- férents en fonction des signaux de commande UP ou DWN. Le registre à décalage 4 des figures l ou 4 peut être constitué par un compteur. La période du signal numé- rique "1" ou "0" contenu dans le signal PCM b, se mesure à laide d'impulsions de cadence prédéterminées dans le compteur. Le signal de commande UP ou DWN se forme à partir de cette mesure. il R E V E N D I C A T I O N S, l1). Circuit de mise en forme de signal numérique comportant un circuit d'écrêtage pour écrêter un signal numérique d'entrée selon un seuil de niveau prédéterminé, circuit caractérisé en ce qu'il comporte un détecteur (4, 5) pour détecter les largeurs des impulsions des parties de niveau haut et bas du signal numérique (b) écrêté, ainsi qu'un circuit de commande (6, 7, 8, 9, 10, 11, 12, 13) qui abaisse le niveau de seuil du circuit d'écrêtage (3) lorsque la largeur des im- pulsions de la partie de niveau haut du signal numérique est plus courte que celle du signal numérique normalisé, et qui augmente le niveau de seuil du circuit d'écrêtage lorsque la largeur des impulsions de la partie de faible niveau du signal numérique est plus courte que le signal numérique normalisée 20) Circuit selon la revendication 1, caractérisé en ce que le détecteur (4, 5) se compose d'un regis- tre à décalage (4) à n bits, pour décaler successivement le signal de sortie du circuit d'écrêtage (3) en fonction d'un signal de cadence de décalage (CP) et un décodeur (5) pour déco- der les signaux de sortie en parallèle du registre à décalage. ) Circuit selon la revendication 2, caractérisé en ce que le registre à décalage (4) est un registre à huit bits. ) Circuit selon la revendication 2, caractérisé en ce que-la période du signal de cadence de décalage (CP) du registre à décalage (4) est égale à 1/n fois la longueur de la période de bit du signal numérique d'entrée. ) Circuit selon la revendication 2, caractérisé en ce que le décodeur (5) se compose des inverseurs (Il... I4) et des portes (Gl, G2) détectant les codes dans les- quels tous les bits de sortie en parallèle du registre à décalage (4? sont à l'état "1" ou à l'état "0" et générant un premier signal de détection (9) lorsque le bit le plus significatif et le bit le moins significatif.des signaux de sortie en parallèle à bits du registre à décalage sont au niveau "0", et au moins deux bits intermédiaires du signal de sortie de bits parallèles du registre à décalage sont à l'état "1", le circuit générant un second signal de détection (g2) lorsque le bit le plus signi- ficatif ou le bit le moins significatif des signaux de sortie en parallèle du registre à décalage sont à l'état "1" et qu'au 12 2484737 moins deux bits intermédiaires des signaux de sortie en parallèle du registre à décalage sont à l'état "0". 6 ) Circuit selon la revendication 1, caractérisé en ce que le circuit de commande comporte une mémoire (6) pour enregistrer le signal de sortie du circuit de détection (4, 5). 7 ) Circuit selon la revendication 6, caractérisé en ce que la mémoire se compose d'un premier et d'un second flip-flop (F1, F2), le premier flipflop étant mis à l'état par le premier signal de détection (gl) pour former un premier signal de commande (DWN) pour abaisser le niveau du seuil du circuit d'écrêtage, le second flip-flop étant mis à l'état par le second signal de détection (g2) pour former un second signal de commande (UP) pour élever le niveau du seuil du circuit d'écrêtage. 8 ) Circuit selon la revendication 7, caractérisé en ce qu'il comporte un circuit (G3) pour effacer le premier et le second flip-flop (F1, F2) lorsque les deux flip-flop sont mis à l'état. 9 ) Circuit selon la revendication 8, caractérisé en ce qu'il comporte un circuit (G4) pour effacer le premier et le second flip-flop (F1, F2) par le signal de synchronisation (SYNC) du signal numérique d'entrée (a). ) Circuit selon la revendication 1, caractérisé en ce que le circuit d'écrêtage (3) comporte un comparateur (2) ayant une première borne d'entrée (+) recevant le signal numérique d'entrée (a) et une seconde borne d'entrée (-) pour recevoir le signal du niveau du seuil. 11 ) Circuit selon la revendication 9, caractérisé en ce que le circuit de commande comporte un pre- mier et un second circuits de commutation (9, 10) reliés à la source d'alimentation négative et positive (-V, +V) pour modifier le niveau du seuil ainsi qu'un circuit à constante de temps (11, 12, 13) branché entre les bornes de sortie du premier et du second circuits de commutation et la seconde borne d'en- trée (-) du comparateur (2). 12 ) Circuit selon la revendication 11, caractérisé en ce que le premier circuit de commutation (9) est fermé par le premier signal de commande (DWN) pour abais- ser le niveau du seuil vers le potentiel de la source négative (-V) suivant la constante de temps du circuit à constante de temps (11, 13) et le second circuit de commutation (10) est fermé par le second signal de commande (UP) pour élever le niveau du seuil vers le potentiel de la source positive (+V) suivant la constante de temps du circuit à constante de temps (12, 13). 13 ) Circuit selon la revendication 10, caractérisé en ce que le circuit de verrouillage (1) est relié à la première borne d'entrée (+) du comparateur (2) et le niveau de base du signal numérique d'entrée (a) est verrouillé sur un potentiel prédéterminé dans le circuit de verrouillage. 14 ) Circuit selon la revendication 6, caractérisé en ce qu'il comporte un circuit de contr1ôle (17) pour détecter l'erreur de code du signal de sortie du circuit d'écrêtage ainsi qu'un circuit d'effacement (G4-) pour effacer la mémoire par le signal de sortie de détection (c) du circuit de contrôle. * -]