La presente invention est relative aux circuits de synchronisation applicables aux oscillateurs électroniques dont la phase ou la fréquence peuvent être contrôlées à l'aide d'un signal dit de modulation. Elle a pour but de réaliser la synchronisation d'un oscillateur sur un éventuel signal pilote sans pour autant perturber le fonctionnement de ltoscillateur en cas de disparition du signal pilote. Elle a également pour but l'obtention d'une telle synchronisation à l'aide d'un circuit électronique simple, fiable et peu couteux. Elle a pour objet un dispositif pour la synchronisation d'un oscillateur sur un éventuel signal pilote remarquable notamment par le fait qutil comporte une porte logique "ou exclusif" à deux entrées suivie d'un circuit intégrateur, ladite porte logique recevant sur ses entrées deux signaux rectangulaires de mêmes amplitudes, l'un étant fonction du signal de sortie de l'oscillateur, l'autre étant l'éventuel signal pilote, le circuit ingégrateur fournissant en sortie un signal de modulation appliqué à l'oscillateur pour le contrôle de son signal de sortie. Elle a également pour objet les oscillateurs faisant application du dispositif de synchronisation précédent et plus particulièrement l'un d'entre eux qui est remarquable par le fait qu'il comporte - une capacité alternativement chargée et déchargée par un circuit trigger shunté par une première résistance disposée en réaction entre sa sortie et son entrée, - ledit circuit trigger, - ladite première résistance, - et le dispositif de synchronisation précédemment mentionné dont la sortie du circuit intégrateur est connectée au moyen d'une deuxième résistance à la capacité et à l'entrée du circuit trigger, et dont l'une des entrées de la porte logique "ou exclusif" est connectée à la sortie du circuit trigger, l'autre entrée recevant l'éventuel signal pilote. D'autres caractéristiques et avantages ressortiront de la description ciaprès d'un mode de réalisation donné à titre d'exemple nullement limitatif. Cette description sera faite en regard du dessin dans lequel - la figure 1 représente un schéma fonctionnel d'un dispositif de synchronisation conforme à l'invention, - la figure 2, un schéma électrique d'un oscillateur faisant application du dispositif de synchronisation précédent, - et les figures 3 et 4, des diagrammes de fonctionnement. On a représenté à la figure I le schéma d'un dispositif de synchronisation appliqué à un oscillateur I dont la phase ou la fréquence peuvent être contrôlées par un signal de modulation Sm. Il existe de nombreuses sortes d'oscillateurs de ce type, un exemple en sera décrit ultérieurement en relation avec la figure 2. Le circuit de synchronisation proprement dit comporte une porte logique "ou exclusif" 3 à deux entrées 5 et 6 suivie d'un circuit intégrateur 4. La première entrée 5 de la porte logique 3 reçoit un signal rectangulaire Sq qui est fonction du signal de sortie de l'oscillateur I et qui est, par exemple, le signal de sortie d'un circuit#de mise en forme 2 connecté a la suite de l'oscillateur 1. La deuxième entrée 6 de la porte logique 3 reçoit un éventuel signal pilote Sp de forme rectangulaire et de meme amplitude que le signal Sq Le circuit intégrateur 4 fournit en sortie le signal de modulation Sm qui est utilisé pour le contrôle de l'os- cillateur 1. Pour l'étude du fonctionnement de ce dispositif de synchronisation, on distingue deux cas selon la présence ou l'absence du signal pilote Sp. En l'absence du signal pilote Sp, la porte logique "ou exclusif" 3 transmet sans modification le signal Sq qui est fonction du signal de sortie de l'oscilla- teur 1. Le circuit intégrateur 4 a une constante de temps grande par rapport a la période du signal Sq de sorte qu'il détecte la valeur moyenne Vq de la tension du signal Sq. La valeur de la tension Vm de son signal de sortie est alors Vm = k Vq (k constante). Celle-ci est pratiquement indépendante des variations de fréquence du signal Sq et par conséquent de l'oscillateur I de sorte que, en l'absence du signal pilote Sp, l'oscillateur I fonctionne librement. En présence d'un signal pilote Sp le circuit logique "ou exclusif" 3 émet en sortie un signal rectangulaire Si formé de l'addition des parties complémentaires des signaux Sp et Sq. Ce signal Si peut varier entre deux limites extrêmes. Il peut soit etre nul au cas où les signaux Sp et Sq appliqués sur les entrées de la porte logique "ou exclusif" 3 sont égaux et en phase, soit etre égal à la somme pure et simple des signaux Sp et Sq au cas où ces derniers ##ont aucun chevauche- ment. Ces deux limites correspondent pour le circuit intégrateur 4 è une tension de sortie Vm soit nulle, soit proportionnelle a la somme des valeurs moyennes Vp et Vq des signaux Sp et Sq.Lorsque certaines conditions quant a la forme des signaux Sp et Sq sont réunies ; cette valeur Vm peut varier en fonction du déphasage relatif de ces derniers autour d'une valeur d'équilibre égale a la valeur k Vq ctest-à-dire autour de la valeur prise par cette tension Vm en cas d'absence du signal pilote Sp. La figure 4 en donne un exemple. Elle représente un réseau de courbes a, b, c, qui sont tracées pour des signaux Sp et Sq identiques, de formes diverses représentées respectivement par les courbes a, b, c, de la figure 3 et qui montrent les variations du rapport R de la valeur de la tension de sortie Vm du circuit intégrateur 4 sur la valeur k Vq, en fonction du déphasage tp du signal Sq par rapport au signal Sp.Ce rapport R est tout d'abord nul lorsque les signaux Sp et Sq sont en phase. Il croît ensuite jusqu'à un maximum Rm correspondant à un déphasage 46 compris entre 0 et s, qui n'est repéré sur la figure 4 que pour la courbe a. Puis il reste constant pour un déphasage 8t compris entre #m et 2 X -#m et décroit jusqu'à zéro lorsque # varie de 2 TF - #m à 2.#. Le maximum de ce rap- port R est au plus égal à deux. Il est égal à deux lorsqu'il existe une valeur du déphasage f pour laquelle les signaux Sp et Sq n'ont aucun chevauchement (courbes a et b de la figure 4). Il est inférieur à deux dans le cas contraire (courbe c de la figure 4). Sous certaines conditions quant à la dissymétrie des signaux Sp et Sq, il existe deux valeurs du déphasage #1 et 2 # - I, distinctes de #m pour lesquelles le rapport R est égal à l'unité (ces valeurs 4i > et 2 TF -## #1 ne sont repérées sur la figure 4 que pour la courbe a, mais elles existent aussi pour la courbe b). Ce sont des valeurs d'équilibre, car l'application ou le retrait d'un signal pilote Sp déphasé de fi ou de 91 - 2 TF par rapport au signal Sq ntapporte aucune modification à la tension de sortie du circuit intégrateur 4 et n'entraîne, de la sorte, aucune variation dans le comportement de l'oscillateur.L'une seulement de ces valeurs wu et 2 TF t peut être une valeur d'équilibre stable, car les pentes des courbes a, b aux points d'abscisse #1 et 2 TF - #1 ont des signes opposés. Supposons d'une part, que la forme des signaux Sp et Sq, soit celle représentée par la courbe a de la figure-3 c'est-à-dire qu'elle présente une dissymétrie, la durée d'annulation des signaux Sp et Sq pendant chacune de leur période étant supérieure à la moitié de cette dernière, et d'autre part, que la valeur stable du déphasage soit tI, c'est-à-dire qu a toute augmentation de la tension Vs du signal de modulation Sm corresponde une augmentation de la fréquence de l'oscillateur 1 et que, inversement, à toute diminution de cette tension Vm corresponde une dimi- nution de la fréquence de l'oscillateur 1.Au démarrage de la synchronisatiok, c'est-à-dire au moment de l'application du signal pilote Sp, le signal Sq a un déphasage wo par rapport au signal pilote Sp. Si Ipo est compris entre 0 et tI, la tension Vm à la sortie du circuit intégrateur 4 diminue, entraînant une diminution de la fréquence de l'oscillateur I et par conséquent un rapprochement de Vo vers #1.Si Ço est compris entre y, et 2 s- #1, la tension à la sortie du circuit intégrateur 4 augmente, entraînant une augmentation de la fréquence de l'oscillateur I et par conséquent une diminution de #o et son rapprochement vers 1. Si #o est compris entre 2 TF - #1 et 2#, la tension Vm à la sortie du circuit intégrateur 4 diminue, entraînant une diminution de la fréquence de l'oscillateur I et par conséquent une augmentation de Po et son rapprochement de 2s c'est-àdire du domaine 0 -#1. Dans tous les cas l'oscillateur I tend à être synchronisé sur le signal pilote Sp de façon que le signal Sq ait un déphasage relatif égal à par rapport au signal pilote Sp. De meme, en cours de synchronisation, toute variation dans la phase ou la fréquence de l'oscillateur I se répercute -sur le déphasage ç #du signal Sq par rapport au signal pilote Sp et entraîne une correc- tion de la tension Vm de sortie du circuit intégrateur 4 tendant à la contrer. Un schéma électrique détaillé d'un oscillateur faisant application du dispositif de synchronisation précédent est représenté en détail à la figure 2. Cet oscillateur se compose essentiellement d'une capacité 15 alternativement chargée et déchargée par un circuit trigger 16 shunté par une première résistance 17 connectée en réaction entre sa sortie et son entrée, et du dispositif de synchronisation. Ce dernier est formé d'une porte logique "ou exclusif" 6 à deux entrées suivie d'un circuit intégrateur composé d'une résistance série 12 et d'une capacité parallèle 13. La sortie de son circuit intégrateur 12, 13 est connectée au moyen d'une deuxième résistance 14 à la capacité de commutation 15 et à l'entrée du circuit trigger 16.L'une des entrées de la porte logique "ou exclusif" 3 est connectée à la sortie du circuit trigger 16 par l'intermédiaire d'un circuit logique diviseur par deux 18. Le fonctionnement de cet oscillateur est le suivant - la tension à la sortie du trigger 16 peut prendre deux valeurs distinctes, l'une sensiblement nulle, l'autre voisine de celle de la tension d'alimentation. Le passage de l'une à l'autre ou basculement s'effectue lorsque la tension à l'entrée du circuit trigger 16 franchit l'un des seuils haut ou bas de ce dernier. On suppose, par exemple, qu'au départ la tension à la sortie du circuit trigger 16 soit proche de la tension d'alimentation c'est-à-dire que la tension à l'entrée du trigger 16 n'ait pas franchi le seuil haut de ce dernier. La capacité 15 se charge par l'intermédiaire de la première résistance 17. La tension à ses bornes qui est également celle aux bornes d'entrée du trigger 16 augmente et franchit le seuil haut du, trigger 16. Celui-ci bascule, sa tension de sortie s'annule ce qui entrain la décharge de la capacité 15 au-travers de la première résistance 17.La tension aux bornes de la capacité 15 et donc celle à l'entrée du trigger 16 décroit et franchit le seuil haut puis le seuil bas du trigger 16 qui bascule à nouveau et entralne un nouveau cycle de charge et de décharge pour la capacité 15. Le dispositif de synchronisation joue, grâce à la deuxième résistance 14, le rôle d'une source de courant additionnel. En l'absence d'un signal de synchronisation il délivre un courant constant qui modifie les temps de charge et de décharge de la capacité 15. En présence d'un signal pilote Sp ce courant est modulé en fonction du déphasage du signal de sortie de l'oscillateur par rapport au signal pilote. Toute augmentation de la tension de sortie Vm du dispositif de synchronisation entraîne une augmentation de ce courant et par conséquent une diminution du temps de charge de la capacité 15 et une augmentation de la fréquence de l'os- cillateur. Inversement, toute diminution entraîne une diminution de la fréquence de l'oscillateur. La synchronisation se déroule de la même façon que précédemment. Le circuit logique diviseur par deux 18 n'est pas indispensable. il présente ici l'intérêt de transformer le signal rectangulaire dissymétrique issu du circuit trigger 16 en un signal rectangulaire symétrique et par conséquent d'obtenir une plage de régulation maximum pour le dispositif de synchronisation (courbe b au lieu de la courbe a sur la figure 4). La résistance série 10 et la capacité parallèle il placées à l'entrée de la porte logique "ou exclusif" 3 sur laquelle est appliquée le signal pilote Sp forment un circuit d'antiparasitage. il est bien évident que l'invention n'est pas limitée à l'exemple décrit. On peut notamment utiliser des signaux Sp et Sq de formes et de fréquences différentes pour synchroniser des oscillateurs ayant des fréquences dont l'une est un multiple de l'autre. L'invention s'app'iique avantageusement à la technique du pilotage des horloges pour circuits séquentiels. REVENDICATIONS 1/ Dispositif pour la synchronisation du signal de sortie d'un oscillateur I sur un éventuel signal pilote (Sp) caractérisé par le fait qu'il comporte une porte logique "ou exclusif" (3) à deux entrées (5, 6) suivie d'un circuit intégrateur (4), ladite porte logique (3) recevant sur ses entrées deux signaux rectangulaires (Sq, Sp) de mêmes amplitudes, l'un (Sq) étant fonction du signal de sortie de l'oscillateur (1), l'autre Sp) étant l'éventuel signal pilote, le signal de sortie (Sm) du circuit intégrateur (4) servant de signal de modulation pour l'oscillateur (1). 2/ Oscillateur faisant application du dispositif de synchronisation selon la revendication 1, caractérisé par# le fait qu'il comporte - une capacité (15) alternavitement chargée et déchargée par un circuit trigger (16) shunté par une première résistance (17) connectée en réaction entre sa sortie et son entrée, - ledit circuit trigger (16), - ladite première résistance (17), - et le dispositif de synchronisation selon la revendication 1, qui est connecté d'une part, par la sortie de son circuit intégrateur (12, 13) à ladite capacité (15) et à l'entrée du circuit trigger (16) au moyen d'une deuxième résistance (14) et d'autre part, par une entrée de sa porte logique "ou exclusif" (3) à la sortie du circuit trigger (16). 3/ Dispositif de synchronisation selon la revendication 1, caractérisé par le fait qu'une résistance série (10) et une capacité parallèle (11) sont connectées à l'entrée de la porte logique "ou exclusif" (3) sur laquelle est appliqué l'éventuel signal pilote Sp et forment un circuit antiparasite. 4/ Dispositif de synchronisation selon la revendication 1, caractérisé par le fait que ledit circuit intégrateur est un circuit RC comportant une résistance série (12) et une capacité parallèle (13). 5/ Oscillateur selon la revendication 2, caractérisé par le fait qu'un circuit diviseur par deux (18) est intercalé entre la sortie du circuit trigger (16) et l'entrée du circuit logique "ou exclusif" (3).