La présente invention concerne les dispositifs de détection d'erreurs et de contrôle, et plus spécialement un dispositif de détection et de correction des erreurs arithmétiques dans le système de numération à classes résiduelles. L'invention est utilisable pour le contrale et la corrsction de toute erreur présente dans le résultat d'opérations arith me tiques effectuées par un ordinateur fonctionnant avec le système de numération à classes résiduelles. Les méthodes et les moyens de codage autodétecteur d'erreurs existants sont, d'une part, adaptés principalement à la transmission des informations et, d'autre part, basés sur le caractère supposé de l'erreur (unique, double, etc.). La correction d'une information erronée dont l'errsur a un caractère autre que celui qu'on avait supposé, introduit une erreur supplémenteirei au lieu de supprimer l'erreur existante. Eta7t donne quele code du système de numération à classes résjiduel- les est un code arithmétique, la réalisation d'un processeur de haute fiabilité implique l'emploi d'un dispositif de contrôle et de correction capable de rectifier n'imports quelle erreur résultant d'une transmission d'information ou d'une opération arith métique. La présente invention apporte une solution partielle à ce problème. Il existe un dispositif pour la détection et la correction des erreurs dans le système de numération à classes résiduelles, conçu selon le certificat d'auteur de 1'URSS N 396950, délivré le 27-.09.1s73, G06F11/00. Le fonctionnement du dispositif existant repose sur la procédure d'extension de la gamme initiale de représentation des nombres dans le système de numération à classes résiduelles. Dans le but de simplifier cette procédure d'extension de la gamme de représentation des nombres, le dispositif existant fait appel à une procédure d'extension à rang imprécis qui, contrairement à la procédure à rang précis, ne demande pas de matériel comparable à celui nécessaire pour convertir un nombre du système de numération à classes résiduelles dans un système de numération pondéré. Le dispositif existant comporte un registre d'entrée dont l'entrée est reliée au bus d'entrée du dispositif, une première mémoire de constantes dont l'entrée est reliée à la sortie du registre d'entrée, un premier et un deuxième blocs de calcul du rang imprécis dont les entrées sont reliées respectivement à une première et à une deuxième sorties de la première mémoire de constantes, un premier et un deuxième additionneurs en bases de contrôle dont les premières entrées sont reliées à la sortie du premier bloc de calcul du rang imprécis, les deuxièmes entrées sont reliées à la première sortie de la première mémoire de constantes, et les troisièmes entrées sont reliées à une troisième sortie de la première mémoire de constantes, des troisième et quatrième additionneurs en bases de contrôle dont les premières entrées sont reliées à la sortie du deuxième bloc de calcul du rang imprécis, et les deuxième et troisième entrées sont reliées respectivement aux deuxième et quatrième sorties de la première mémoire de constantes, une deuxième mémoire de constantes et un analyseur dont les entrées sont reliées aux sorties des premier, deuxième, troisième et quatrième additionneurs en bases de con telle Z la sortie de la deuxième mémoire de constantes étant reliée à un premier bus de sortie du dispositif, tandis que la sortie de l'analyseur est réunie à un deuxième bus de sortie du dispositif. Le dispositif existant est compliqué du fait que la localisation et l'évaluation de l'erreur impliquent une extension de la gamme de représentation des nombres, nécessitant le calcul du rang imprécis. Il existe également un autre dispositif pour la détection et la correction des erreurs arithmétiques dans le système de numération à classes résiduelles (voir le Certificat d'auteur de 1'URSS NO 226278, délivré le 27.01.1967, cl.G06F11/08). Ce dispositif existant contient un registre dont une première entrée est reliée au bus d'entrée, un additionneur dont les première et deuxième entrées sont reliées aux sorties respectives du registre, un analyseur dont l'entrée est reliée à la sortie de l'additionneur, une première et une deuxième sorties de l'analyseur étant reliées respectivement à un premier et à un deuxième bus de sortie, un détecteur d'erreur unique dont l'entrée est reliée à une troisième sortie de l'analyseur, un correcteur d'erreur dont l'entrée est reliée à la sortie du détecteur d'erreur unique, et la sortie est réunie à une deuxième entrée du registre, une mémoire dont la première entrée est reliée à une première sortie du registre, la deuxième entrée est reliée à une quatrième sortie de l'analyseur, et la sortie est raccordée à une troisième entrée de l'additionneur. Ce dispositif est incapable de détecter ou de corriger des erreurs multiples. En effet, lorsqu'uns telle erreur survient, le dispositif la considère comme une erreur unique et la corrige formellement, te qui introduit une erreur supplémentaire. La présente invention vise à fournir un dispositif pour la détection et la correction d'erreurs dans-le système de numération à classes résiduelles, conçu de manière à permettre de dé tester et de corriger des erreurs multiples résultant des opérations arithmétiques effectuées par un ordinateur. L'invention consiste essentiellement dans le fait qu'un dispositif pour la détection et la correction des erreurs arithmutiques dans le système de numération à classes résiduelles, dans lequel le résultat de c-haqus opération arithmétique est représenté par un opérande à calculer, composé de rasts.s.en bases de travail et d'un reste réel -en base de contrôle, comportant un registre d'opérande à contrôler dont l'entrée est reliée à un premier bus d'entrée, une mémoire réservée à des constantes qu'il faut ajouter algébriquement à l'opérande à contrôler pour y corriger des erreurs éventuelles et à des nombres binairss définis- sant les restes erronés, un additionneur servant à obtenir un opérande corrigé par addition de l'opérande à contrôler à une constante définie par l'erreur sur ledit opérande à contrôler, un détecteur d'erreur unique destiné à mettre en évidence le reste erroné de l'opérande à contrôler par analyse itérative d'un nom bre binaire correspondant à l'emplacement supposé de l'erreur dans l'opérande à contrôler, et un analyseur signalant la présence d'erreurs dans l'opérande à contrôler, dont une première sortie est reliée à un premier bus de sortie t comprend, selon l'invention, un premier bloc de convolution modulaire qui calculs le reste de l'opérande à contrôler à partir d'une base de contrôle ajoutée à l'opérande à contrôler pour y détecter des erreurs, et dont l'entrée est reliée à la première sortie du registrs, un deuxième bloc de convolution modulaire servent à calculer le syndrome d'erreur, dont l'entrée est reliée à une première sortie de la mémoire, unadditionneur à modulo, destiné au calcul du syndrome de l'opérande à contrôler par sommation algébrique du reste réel en base de contrôle, et du reste calculé en base de contrôle de l'opérande à contrôler, et dont la première entrée est reliée à la sortie du premier bloc de convolution modulaire, et la deu xième entrée est réunie à une deuxième sortie du registre, un comparateur réagissant à la présentation du syndrome d'erreur et du syndrome de l'opérande à contrôler, de manière à y déterminer la présence ou l'absence d'une erreur, et dont la première entrée est reliée à la sortie de l'additionneur à modulo, et la deuxième entrée est réunie à la sortie du deuxième bloc de convolution modulaire. k détecteurs d'erreurs multiples destinés à mettre en évidence les restes faux-de l'opérande à contrôler par analyse itérative d'un nombre binaire correspondant aux emplacements supposés d'erreurs dans l'opérande à contrôler, en fonction du syndrome d'erreur, que les entrées desdits détecteurs d'erreurs multiples sont réunies à l'entrée du détecteur d'erreur unique et reliées, par un premier groupe de portes ET, à la sortie du comperateur, que les premières et les deuxièmes sorties de le toute Bté des détecteurs d'erreurs uniques et multiples sont reliées aux entrées respectives de l'analyseur, qu'il y e également un bloc logique intervenant après la localisation d'une erreur dans l'opérande à contrôler, pour autoriser le transfert de l'opéran- de à contrôler vers l'additionneur afin de corriger l'erreur, et qui a deux de ses entrées reliées aux sorties du registre, se troisième entrée raccordée à la première sortie de l'enalyseur, sa quatrième entrée reliée à la deuxième sortie de l'analyseur, la sortie du bloc logique étant raccordée à la première entrée de l'edditionneur, une bascule de commande qui détermine le mode de fonctionnement du dispositif et dont l'entrée est reliée à un deuxième bus d'entrée et la sortie est réunie à unecinquième entrée du bloc logique, un bloc de commande qui régit les moyens assurant la correction de l'opérande à contrôler srroné, la sortie dudit bloc de commande étant reliée à la première entrée de la mémoire et au premier groupe de portes ET, relié luimôme à la sortie de la mémoire. un groupe de portes OU dont les entrées sont reliées aux troisièmes sorties du détecteur d'erreur unique et aux k détecteurs d'erreurs multiples et dont la sortie est raccordée à travers un deuxième groupe de portes ET à la deuxième entrée de la mémoire, qui a sa troisième entrée reliée à la sortie d'un troisième groupe de portes ET dont l'une des entrées est reliée à la sortie de l'additionneur à modulo, et l'autre entrée est réunie à le deuxième sortie de l'analyseur, un quatrième groupe de portes ET dont la première entrés est reliée à la première sortie de la mémoire, la deuxième entrée est raccordée à la deuxième sortie de l'analyseur, raccordée elle-même à la deuxième entrée du deuxième groupe. de portes ET, et la sortie est reliée à la deuxième entrée de l'additionneur, dont la sortie est raccordée au deuxième bus de sortie. Il est raisonnable que chaque détecteur d'erreurs multiples comporte des portes ET, que les premières entrées de ces portes ET soient reliées à la sortie du premier groupe de portes ET. que les sorties directes et inverses de ces portes ET soient raccordées aux entrées de bascules, la sortie de chaque bascule étant reliée à la deuxième entrée de la porte ET respective, à l'en treks respective du groupe de portes OU et aux entrées de l'additionneur, dont la sortie est reliée par les premier et deuxième comparateurs aux entrées de l'analyseur, Il est préférable que l'analyseur contienns des additionneurs, que l'entrée du premier additionneur soit reliée à la deuxième sortie du détecteur d'erreur unique, que les entrées des additionneurs suivants soient reliées aux deuxièmes sorties des détecteurs d'erreurs multiples respectifs, que les sorties de tous les additionneurs soutent reliées par les portes ET aux entrées d'une porte OU dont la sortie est raccordée à une quatrième entrée du bloc logique, la troisième entrée de ce bloc étant reliée à la sortie d'un groupe de portes ET dont les entries sont raccordées aux premières sorties des détecteurs d'erreurs unique et multiples. Il est possible que le bloc logique comporte trois groupes de portes ET. que les sorties desdites portes ET soient reliées aux entrées d'une porte OU ayant une sortie reliée à la première entrée de l'additionneur, que dans ce cas l'entrée inverseuse du premier groupe de portes ET soit reliée à la sortie de la bascule de commande, ~que la deuxième entrée de ce groupe soit reliée à la dernière entrée du troisième groupe de portes ET et à la deuxième sortie de l'analyseur, que la troisième entrée du premier groupe de portes ET soit réunie à la première entrée du deuxième groupe de portes ET, à la deuxième entrée du troisième groupe de portes ET et à la première sortie du registre, que la quatrième entrée du premier groupe de portes ET soit réunie à la deuxième entrée du deuxième groupe de portes ET, à la première. entrée du troisième gro#upe de portes ET et à la deuxième sortie du registre, et que l'entrée inverseuse du deuxième groupe de portes ET soit reliée à la première sortie de l'analyseur. L'invention permet de détecter et de corriger les erreurs sans qu'il soit nécessaire de présumer leur caractère, pour la transmission comme pour le traitement de l'information. L'application de l'inventionaux systèmes de traitement et de transmission de l'information permet d'utiliser des composants de matériel moins fiables, étant donné que l'invention assure pleinement et au niveau le plus élevé l'exactitude des résultats calculés. L'invention sera mieux comprise à la lecture de la description qui va suivre du mode de réalisation, donné à titre d'exemple non limitatif. La description se réfère aux dessins annexés sur lesquels - la figure 1 représente la structure d'un dispositif pour la détection et la correction des erreurs arithmé#tiques dans le système de numération à classes résiduelles, selon l'invention X - la figure 2 représente le schéma fonctionnel du détecteur d'erreurs multiples, selon l'invention ss - la figure 3 représente le schéma fonctionnel de l'analyseur selon l'invention X - la figure 4 représente le schéma fonctionnel du bloc logique, selon l'invention ;; - la figure 5 représente le schéma fonctionnel du bloc de convolution modulaire, selon l'invention. Le dispositif de détection et de correction des erreurs arithmétiques dans le système de numération à classes résiduelles comporte un registre 1 (fig.I) dont une entrée 2 est reliée à un bus d'entrée 3. un bloc de convolution modulaire 4 dont une entrée 5 est reliée à la sortie du registre 1, un bloc de commande 6 et une mémoire 7. Une entrée 8 de la mémoire 7 est reliée à la sortie du bloc de commande 6. Le dispositif contient également un bloc de convolution modulaire 9 dont l'entrée 10 est reliée à la sortie de la mémoire 7 et la sortie est raccordée à une entrée Il d'un comparateur 12. Une entrée 13 du comparateur 12 est raccordée à la sortie d'un additionneur à modulo 14. Une entrée 15 de l'additionneur 14 est reliée à la sortie du bloc 4 et son entrée 16 est reliée à la sortie du registre 1. La sortie du comparateur 12 est reliée à une entrée 17 d'un groupe de portes ET 18 dont les entrées 19 et 20 sont raccordées respectivement à la sortie du bloc de commande 6 et à la sortie de la mémoire 7. La sortie du groupe de portes ET 18 est reliée à un point commun aux entrées 21, 221 ... 22 rsspectivement, d'un bloc 23 et des blocs 241..., 24k.Les premières et secondes sorties des. blocs 23 et 241..., 24k sont reliées aux entrées 25, 25', 26, 26', 27' d'un analyseur 28. Les troisièmes sorties des blocs 23,- 241..., 24k sont reliées aux entrées 29, 30 et 31 d'un groupe de portes OU 32, dont la sortie est reliée par un groupe de portes ET 3#3 à une entrée 34 de la mémoire 7. L'entrée 35 de cette mémoire est reliée, par un groupe de portes ET 36, à la sortie de l'analyseur, à laquelle est également relié le groupe de portes ET 3#3. L'entréé du#groupe 36 est reliée à la sortie de l'additionneur 14. Le dispositif comporte une bascule de commande 37 dont l'entrée 38 est reliée à un bus d'entrée 39, un bloc logique 40 dont les entrées 41, 42, 431 44 et 45 sont reliées' respectivement à la sortie de la bascule 37, aux sorties du registre 1 et aux sorties de l'analyseur 28, un additionneur 46 ayant son entrée 47 reliée à la sortie d'un bloc 40 et son entrée 48 raccordée, par un groupe de portes ET 49, à la sortie de la mémoire 7. La sortie de l'additionneur 46 est reliée à un bus de sortie 50, et un bus de sortie 51 est raccordé à une sortie de l'analyseur. dont une autre sortie est reliée au groupe de portes ET 49. Cha#que détecteur d'erreurs multiples 24,. ... 24k ainsi que le bloc 23 contient des portes ET 521 522,... 52 (fig. 21 m dont les entrées 531, 531, 532... 53m sont reliées à la sortie du groupe de portes ET 18 -(fig.I). Les sorties directes et inverses des portes ET 521~ 522 ... 52 sont raccordées aux. entrées de m bascules 541, 542 542 54m 54dont les sorties sont reliées aux en m trées respectives 551, 552 ... 55m des portes ET 521 522 ... 52m > aux entrées 29. 3D ou 31 (fig.1) de la porte OU 32, et aux entrées d'un additionneur 56 (fig.2) dont la sortie est reliée par des comparateurs 57 et 58 aux entrées 25r 25', 26, 26' ou 27, 27' (fig.1) de l'analyseur 28. L'analyseur 28 comporte des additionneurs 59 (fig.3), 601 60k L'entrée de l'additionneur 59 est reliée à la deuxième sortie du détecteur d'erreur unique 23 (fig.l), et à la première entrée d'un groupe de portes ET 61 tfig.3 ] . Les entrées des additionneurs 601 ... 60k sont reliées aux deuxièmes sorties des détecteurs d'erreurs multiples respectifs 241 ... 24k (fig.1) et aux entrées suivantes du groupe de portes ET 61 (fig.3). Les sorties de la totalité d.es additionneurs.59. 601 ... 60k sont reliées par des portes ET 62, 631 ... 63k aux entrées d'une porte OU 64 dont la sortie est raccordée à l'entrée 43 (fig.1) du bloc logique 40 qui e son entrée 44 reliée à la sortie du groupe de portes ET 61 (fig.3). Le bloc logique 40 contient trois groupes de portes ET 65 (fig.4), 66 et 67 dont les sorties sont reliées aux entrées d'une porte OU 68, possédant une sortie réunie à l'entrée 47 de l'additionneur 46 (fig.1. L'entrée inverseuse du groupe de portes ET 65 (fig.4) est reliée à la sortie de la bascule de commande 37 (fig.1) j une entrée 69 (fig.4) du groupe 65 est reliée à une entrée 70 du groupe 67 et à la deuxième sortie de l'analyseur 28 (fig.1) s le point commun à une entrée 71 (fig.4) du groupe 65, à une entrée 72 du groupe 66, et à une entrée 73 du groupe 67 est relié à la première sortie du registre 1 (fig. 1). Une entrée 74 (fig.4) du groupe 65, une entrée 75 du groupe 66 et une entrée 76 du groupe 67 ont un point commun relié à le deuxième sortie du re gistre 1 (fig.1). L'entrée inverseuse du groupe 66 tfig. 4) est reliée à la première sortie de l'analyseur 28 (fig.1). Le bloc de convolution modulaire 4 (fig.1) comporte des décodeurs 771.... 77n (fig.5) dont les sorties sont reliées aux entrées d'un additionneur à modulo 78. La sortie de l'eddition neur 78 est reliée à l'entrée 15 (fig.1) de l'additionneur 14. Les entrées des décodeurs 77 ... 77n (fig.5) sont reliées à la première sortie du registre 1 (fig.1). Le fonctionnement du dispositif de détection et de correction des erreurs arithmétiques dans le système de numération à classes résiduelles, selon l'invention, s'effectue de la façon suivante. Le bus d'entrée 3 (fig.1) du dispositif reçoit un opérande à contrôler A. représenté dans le système de numération à clas ses résiduelles sous la forme dans laquelle Oc est le reste modulo Pi de l'opérande à contrô ler A &alpha;i = A mod Pi i = 1,2,.... n + 1 P1, P2 ... Pi, Pn sont les bases de travail du système de numéra tion à classes résiduelles J et Pn+1 est la base de contrôle du système de numération à classes résiduelles. L'opérande à contrôler A est inscrit dans le registre 1 qui transmet une partie de l'opérande à contrôler A, à savoir A' = A1 &alpha;2, ...&alpha;1, ... &alpha;n, à l'entrée 5 du bloc de convolu- tion modulaire 4 qui détermine le reste de l'opérande à contrôler A, calculé à partir de la base de contrôle Pn+1 par la formule dans laquelle # i [i=1,2,... n) sont les constantes calculées au préalable. Le bloc de convolution modulaire 4 applique le reste calculé &alpha;n+1' surl'entrée 15 de l'additionneur à modulo 14, qui reçoit sur son entrée 16 le reste réel #&alpha;n+1 de l'opérande à contrôler de la deuxième sortie du registre 1 g. cela étant, l'additionneur 14 fournit en sortie le syndrome de l'opérande à contrôler, obtenu par la formule #A # &alpha;n+1' - (n+1 mod p#+1 (3) La valeur 6A du syndrome de l'opérande à contrôler apparue à la sortie de l'additionneur à modulo 14 est comparée dans le comparateur 12 avec le syndrome d'erreur ## dont -le calcul s'effectue comma suit. Le bloc de commande 6 peut appliquer à l'entrée 8 de la mémoire 7 les trains de signaux suivants un unpremier train de signaux qui fait apparaître à la première sortie de la mémoire 7 des valeurs des erreurs #i qui peuvent exister dans un seul reste de l'opérande à contrôler A, en-dési-gnant par # la valeur de l'erreur et par i le numéro du reste faux# (i 1i = 1, 2, ... n) ; - un deuxième train de signaux qui fait apparaitre, à la premiè#re sortie de la mémoire 7, des valeurs des erreurs [ #i, # j.) avec ff j n i, j = 1C 2 ... n, qui peuvent exister dans les deux restes de l'opérande à contrôler A : : - un n-ième (dernier) train de signaux qui fait apparaître à la première sortie de la mémoire 7 des valeurs des erreurs [#1,#2,..#i, a n) qui peuvent exister dans l'ensemble des n restes de n l'opérande à contrôler A. Les valeurs des erreurs- viennent de la première sortie de la mémoire 7 sur l'entrée 10 du bloc de convolution modulaire 9, qui fournit le syndrome d'erreur obtenu par la formule Dans le comparateur 12, le syndrome de l'erreur ## est comparé à celui de l'opérande à contrôler A. Si la comparaison du syndrome de l'opérande à contrôler A et de celui de l'erreur indique une égalité, c'est-à-dire si ## = G l'opérande à contrôler A peut contenir une erreur dont le syndrome est égal à ## . Dans ce cas, la mémoire 7 applique par sa deuxième sortie à l'entrée 20 du groupe de portes ET 18 un nombre binaire X = x1 , X2 ... Xi ... xn, xi (i=1,2....n) pouvant prendre l'une des valeurs 80,13 .Xi I 1 lorsque le reste de l'opé- rande à contrôler A est faux et xi = 0 dans le cas contraire, la position d'écriture du nombre binaire X dépendant du nombre de x4 nuls dans celui-ci, de la façon suivante - si xi = 1, le nombre binaire X est rangé dans le détecteur d'erreur unique 23, - si xi =2, le nombre binaire X est rangé dans le détecteur d'erreurs multiples 24 j et ainsi de suite. - si n, le nombre binaire X est rangé dans le détecteur d'erreurs multiples 24k (k = n-1). Si la comparaison syndrome de l'erreur r- syndrome de l'opérande à contrôler A KA indique une discordance, c'est-à A dire si ## # & le groupe de portes ET 18 est bloqué et la mémoire 7 fournit une autre erreur éventuelle de l'opérande à contrôler A. L'apparition du nombre binaire X à l'entrée du détecteur d'erreur unique 23 ou à celle des détecteurs d'erreurs multiples 241 ~w 24k est mémorisée par l'analyseur 28. Si, à l'étape donnée de fonctionnement du dispositif, il n'y a qu'un seul des détecteurs d'erreur unique 23 et d'erreurs multiples 241 a 24k mémorisant le nombre binaire X avec xi # 0 (i = 1, 2 ... n) et qu'une telle situation se reproduit, par exemple, pour trois nouveaux opérandes à contrôler, l'erreur peut être considérée comme trouvée, auquel cas l'analyseur 28 fournit par sa deuxième sortie un signal "1". Ce signal a pour effet d'appliquer à l'entrée 34 de la mémoire 7 un nombre binaire X transmis par le groupe de portes OU 32 et le groupe de portes ET 33, et indiquant des restes faux de l'opérande à contrôler A. Le même signal applique par le groupe de portes ET 36 sur l'entrée 35 de la mémoire 7 le syndrome i de l'opérande à contrô- ler A, à partir de l'additionneur à modulo 14. Dans ce cas, de la première sortie de la mémoire 7, la valeur de l'erreur : arrive par le groupe de portes ET 49 sur l'entrée 48 de l'addl- tionneur 46. L'additionneur 46 reçoit sur son entrée 47 l'opé rands à contrôler A, qui est transmis par le-bloc logique 40, à partir du registre 1. La valeur de l'erreur, définie par les constantes conser vées dans la mémoire 7, se retranche de l'opérande à contrôler A à l'aide de l'additionneur 46, et l'erreur sur -l'opérande A s'élimine. A partir de l'additionneur 46, l'opérande à contrôler A corrigé arrive sur un deuxième bus- de sortie 50. du dispositif. Si, à l'étape donnée de fonctionnement du dispositif, le détecteur d'erreur unique 23 et plusieurs détecteurs d'erreurs multiples 241 ... 24k mémorisent un nombre binaire X avec Xi # O (i1, 2 ... n), ce qui est indiqué par les t1" aux en trées de l'analyseur 28, ce dernier applique un ".1" sur sa première sortie, et le fonctionnement du dispositif recommence avec un nouvel opérande à contrôler. Si, à l'étape donnée de fonctionnement du dispositif, -aucun des détecteurs d'erreur unique 23 ni des détecteurs d'errsurs-multiples 241 24 'na mémorise le nombre binaire X avec xi P O (il1, 2 ... n),cela si#gnifie que l'opérande à contrôler A ne comporte pas d'erreur. Oans ce cas, l'analyseur 28 fournit par sa première sortie un "0" provoquant le trans fert de l'opérande à contrôler A du registre 1 à travers le bloc logique 40 et l'additionneur 46 vers le bus de sortie 50 du dispositif. Tel est le fonctionnement du dispositif de détection et de correction des erreurs arithmétiques dans le système de numé ration à classes résiduelles, lors du fonctionnement du proces seur à contrôler. Ce dispositif revoit à partir du processeur, par le bus d'entrée 3., chaque valeur de l'opérande à contrôler A et le signal de commande égal à "1', qui est appliqué par le bus d'entrée 39 sur l'entrée 38 de la bascule de commande 37 pour la mettre à "1". Il peut survenir une situation dans laquelle le processus de calcul dans le processeur à contrôler est terminé mais l'erreur dans l'opérande à contrôler A subsiste. Cette situation correspond à la présence d'un "1" sur le bus de sortie 51 et à l'état "0" de la bascule de commande 37 (le signal appliqué à son entrée par le bus d'entrée 39 est à 0"). Dans ce cas, l'o opérande à contrôler A est transféré du registre 1 à l'additionneur 46, par le bloc logique 40, et l'additionneur 46 le conserve tant que l'erreur n'est pas détectée et supprimée, ce qui est signalé par l'apparition d'un "0" sur le bus de sortie 51. Examinons le comportement du détecteur d'erreurs multiples 24i tfig. 1). On notera qu'ici i - 1, 2 ... k i k - n-1. Avant le fonctionnement du détecteur d'erreurs multiples 24i, toutes les bascules 541 542 .... 54m (fig,2) sont positionnées à "1" (le bus de positionnement n'est pas représenté sur la figure 2). Notons que Le détecteur d'erreurs multiples 24i reçoit sur son entrée 22i un nombre binaire X=x1, x2 .... xm 5 il faut noter à ce propos que Xj 1 1 ou xj = 0 (j=1, 2 .... m). Pour x 1. le signal #la' provenant de la sortie non inverseuse de la porte ET 52j arrive sur l'entrée de positionnement de la bascule 543. si cette dernière était à l'état "1", et n'arrive pas sur l'entrée de positionnement de la bascule 54J, si cette dernière était à l'état #O#. Pour xj = O, le signal "1' provenant de la sortie inverseuse de la porte ET 52j est appliqué sur l'entrée de remise à "0" de la bascule 54 quel que soit son état initial. Les signaux issus des bascules 541, 542 ... 54m arrivent sur les entrées de l'additionneur 56 X dans ce cas, la somme égale à zéro est fixée par le premier comparateur 57 et la somme égale à un est fixée par le deuxième comparateur 58. Le fait que la somme soit égale à zéro indique que l'opérande à contrôler A ne comporte pas d'erreurs du type donné. Le fait que la somme soit égale à un indique qu'il y a des restes faux de l'opérande à contrôler A qui se distinguent par les "1" présents aux sorties des bascules 541* 542 .... 54m et fournis par la troisième sortie du détecteur d'erreurs multiples 24i . Examinons le fonctionnement de l'analyseur 28 (fig.1). Les signaux en provenance des premières sorties du détecteur d'erreur unique 23 et des détecteurs d'erreurs multiples 241 ... 24k arrivent sur l'entrée de la porte ET 61 (fig.3) dont la sortie inverseuse passe à "0" pour signaler l'absence d'erreurs dans l'opérande à contrôler A. Les signaux issus des deuxièmes sorties du détecteur d'erreur unique 23 (fig. 13 et des détecteurs d'erreurs multiples 241 ~--- 24k sont appliqués respectivement aux additionneurs 59, 6 1 .... 60k fig#3). Chacun d'eux représente un addition- neur à deux bits du type accumulateur, avec une sortie pour chaque bit. Les signaux appliqués sur l'entrée de chacun des additionneurs 59J 601 .' 60k sont sommés. Le fait d'atteindre un ré-sultat égal à trois est fixé par les portes ET 62, 631 .... 63k' et, après# avoir passé par la porte OU 64, un "1" apparait sur la deuxième sortie de l'analyseur 28 (fig.1). Le bloc logique 40 fonctionne de la manière suivante. Le groupe de portes OU 68 tfig.4) fournit la valeur de l'opérande à contrôler A dans les cas suivants - -une erreur est détectée dans l'opérande à contrôler A, auquel cas un signal appliqué à l'entrée 70 du groupe de portes ET 67 permet le passage de l'opérande à contrôler A depuis les sorties du registre 1 (fig.1) jusqu'à la sortie du bloc logique 40 (fig.4) ss - l'opérande à contrôler A ne comporte pas d'erreur, auquel cas un signal appliqué à l'entrée inverseuse du groupe de portes ET 66 permet le transfert de l'opérande à contrôler A, depuis les sorties du registre 1 (fig.1) jusqu'à la sortie du bloc logique 40 i - l'opérande à contrôler A présente une erreur mais le processus de calcul dans le processeur à contrôler est terminé, auquel cas le signal appliqué à l'entrée inverseuse du groupe de portes ET 65 (fig.4) par la sortie de la bascule de commande 37 (fig.I-) permet le passage de l'opérande à contrôler A-depuis les sorties du registre 1 jusqu'à la sortis du bl-oc logique 40. Le fonctionnement du bloc de convolution modulaire 4 se déroule de la manière suivante. Le registre 1 applique, par sa première sortie, la valeur de l'opérande à contrôler A à l'entrée 5 du bloc 4. Dans ce cas les valeurs des restes en base de travail &alpha;1, &alpha;2 ... &alpha;1, &alpha;n de l'opérande à contrôler A viennent respectivement sur les décodeurs 771 .'' . 77i .. . . 77 tfig. 5), qui fournisseur des n valeurs qi t #i Xi mod avec i = la 2 ... n 2 .... Wn étant des constantes calculées au préalable. Les valeurs des qi sont appliquées par les décodeurs 771' .... 77n sur les entrées de l'additionneur à modulo 78, qui fournit la valeur du reste calculé en base de contrôle de l'opé- rande à contrôler A. La règle de formation du reste calculé en base de contrôle de l'opérande à contrôler A peut s'écrire sous la forme suivante: L'invention offre la possibilité de détecter et de corriger les erreurs sans présumer de leur caractère, tant au cours de la transmission que du traitement de l'information. L'emploi de l'invention dans les systèmes de traitement et de transmission de l'information permet d'être moins exigeant pour la fiabilité des composants du matériel lui-même, étant donné que l'invention permet de garantir entièrement l'exactitude des résultats. Comme il va de soi, et comme il résulte d'ailleurs déjà de ce qui précède, l'invention ne se limite nullement à ceux de ses modes d'application et de réalisation qui ont été plus spécialement envisagés s elle en embrasse, au contraire, toutes les variantes. REVENDICATIONS 1. Dispositif de détection et de correction des erreurs arithmétiques dans le système de numération à classes résiduelles. dans lequel le résultat de chaque opération arithmétique est représenté par un opérande à contrôler composé de restes en base de travail et d'un reste réel calculé à partir d'une base de contrôle, ce dispositif comportant un registre d'opérands à contrôler dont l'entrée est reliée à un bus d'entrée1 une mémoire servant à stocker des constantes à ajouter algébriquement à l'opérande à contrôler pour y corriger des erreurs éventuelles et des nombres binaires définissant les restes erronés, un additionneur destiné à l'obtention de l'opérande corrigé par la sommation de l'opérande à contrôler et d'une constante définie par l'erreur de cet opérande à contrôler, un détecteur d'erreur #unique servant à mettre en évidence le reste erroné de l'opérande à contrôler par l'analyse itérative d'un nombre binaire correspondant à l'emplacement supposé de l'erreur dans l'opérande à contrôler, un analyseur destiné à signaler -la présence d'erreurs dans l'opérande à contrôler dont la première sortie est reliée à un premier bus de sortie, caractérise; par le fait qu'il comprend un premier bloc de convolution modulaire évaluant le reste de l'opérande à contrôler à partir d'une base de con trôle ajoutée à l'opérande à contrôler pour y détecter des erreurs, et dont l'entrée est reliée à la sortie du registre. un deuxième bloc de convolution modulaire servant à calculer le syndrome de l'erreur et dont l'entrée est reliée à la mémoire, un additionneur à modulo destiné à calculer le syndrome de l'opérande à contrôler par la sommation algébrique du reste réel en base de contrôle et du reste calculé en base de contrôle de l'opérande à contrôler, dont l'une des entrées est reliée à la sortie du premier bloc de convolution modulaire et l'autre entrée est raccordée à la deuxième sortie du registre. un comparateur réagissant à la présentation du syndrome de l'erreur et de celui de l'opérande à contrôler, de manière à y déterminer la présence ou l'absence-d'erreurs, et dont l'une des entrées est reliée à la sortie de l'additionneur à modulo dont l'autre entrée est raccordée à la sortie du deuxième bloc de convolution modulaire, k détecteurs d'erreurs multiples servant à mettre en évidence les restes erronés de l'opérande à contrôler par 11 ana- lyse itérative d'un nombre binaire correspondant aux emplacements supposés d'erreurs dans l'opérande à contrôler. en fonction du syndrome de l'erreur. et dont les entrées sont réunies à l'entrée du détecteur d'erreur unique et reliées par un premier groupe de portes ET à la sortie d'un comparateur, les premières et les deuxièmes sorties de la totalité des détecteurs d'erreur unique et d'erreurs multiples étant reliées aux entrées respectives de l'analyseur. un bloc logique intervenant après la localisation de l'erreur dans l'opérande à contrôler. pour autoriser le transfert de l'opérande à contrôler vers l'additionneur. pour corriger l'erreur. et qui a deux de ses entrées reliées aux sorties du registre. sa troisième entrée raccordée à la première sortie de l'analyseur. sa quatrième. entrée reliée à la deuxième sortie de l'analyseur et sa sortie raccordée à la première entrée de l'additionneur, une bascule de commande servant à#déterminer le mode de fonctionnement du dispositif. et dont l'entrée est reliée au deuxième bus d'entrée et la sortie est raccordée à la cin quième entrée du bloc logique. un bloc de commande assurent le fonctionnement des moyens de correction de l'opérande à contrôler erroné. le sortie du bloc de commande étant reliée à la mémoire et au premier groupe de portes ET, relié lui-meme à la deuxième sortie de la mémoire, un groupe de portes OU dont les entrées sont reliées aux troisièmes sorties du détecteur d'erreur unique et aux k détecteurs d'erreurs multiples. et la sortie est raccordée par le deuxième groupe de portes ET à la deuxième entrée de la mémoire, dont la troisième entrée est reliée à la sortie du troisième groupe de portes ET, dont Y'une des entrées est reliée à la sortie de l'additionneur à modulo, et l'autre entrée est raccordée à la deuxième sortie de l'analyseur, un quatrième groupe de portes ET dont la première entrée est reliée à la première sortie de la mémoire, la deuxième entrée est raccordée à la deuxième sortie de l'analyseur. raccordée elle-meme à la deuxième entrée du deuxième groupe de portes ET, et la sortie est reliée à la deuxième entrée de l'additionneur, dont la sortie est raccordée au deuxième bus de sortie. 2. Dispositif selon la revendication 1. caractérisé par le fait que chaque détecteur d'erreurs multiples comporte des portes ET dont les premières entrées sont reliées à la sortie du premier groupe de portes ET, que les sorties directe et inverse de ces dernières sont raccordées aux entrées des bascules, qui ont chacune leur sortie reliée à la deuxième entrée de l'élément de porte ET respective. à l'entrée respective du groupe de portes OU et aux entrées de l'additionneur. dont la sortie est reliée par les premier et deuxième comparateurs aux entrées de l'analyseur. 3. Dispositif selon la revendication 2, caractérisé par le fait que l'analyseur contient des additionneurs, que l'entrée du premier additionneur est reliée à. la deuxième sortie du détec teur d'erreur unique, que les entrées des additionneurs suivants sont reliées aux deuxièmes sorties des détecteurs d'erreurs mul tiples respectifs, que les sorties de la totalité des addition neurs sont reliées par les portes ET aux entrées d'une porte OU dont la sortie est raccordée à la quatrième entrée du bloc logi-- que, la troisième entrée de ce bloc étant reliée à la sortis du groupe de portes ET dont les entrées sont reliées aux premières sorties des détecteurs d'erreurs unique et multiples. 4. Dispositif selon l'une quelconque des revendications 1 à 3, caractérisé par le fait que le bloc logique comporte trois groupes de portes- ET dont les sorties sont reliées aux entrées d'une porte DU dot.éed'une sortie reliée à la première entrée de l'additionneur. que dans ce cas l'entrée inverseuse du premier groupe de portes ET est relié à la sortie de la bascule de commande, que la deuxième entrée de ce groupe est réunie à la dernière entrée du troisième groupe de portes ET et raccor dée à la deuxième sortie de l'analyseur. que le point commun à la troisième entrée du premier groupe de portes ET, à la première entrée du deuxième groupe de portes ET et à la deuxième entrée du troisième groupe de portes ET est raccordé à la première sortie du registre, que la quatrième entrés du premier groupe de portes ET, la deuxième entrée du deuxième groupe de portes ET et la première entrée du troisième groupe de portes ET ont un point commun relié à la deuxième sortie du registre. l'entrée inverseuse du deuxième groupe de portes ET étant reliée à la première sortie de l'analyseur.