i 2054586 La présente invention concerne un système de mémoire, dans lequel un nombre très élevé d'éléments identiques sont réunis en une mémoire de façon à mémoriser des mots comportant un nombre de bits prédéterminé, une partie des éléments de mémoire étant inutilisable par suite de leur mode 5 de production. L'informatique exige de grandes mémoires. Les mémoires à tores, à couches minces et à semi-conducteurs sont particulièrement intéressantes par suite de leur faible temps d'accès. La nécessité de loger des mémoires de masse dans un espace réduit 10 conduit à rechercher des mémoires intégrées, de très nombreux éléments de mémoire étant produits en un seul processus, directement aux emplacements de leur utilisation future. Les éléments de mémoire à semi-conducteurs, constitués par des bascules bistables, sont disposés suivant un damier régulier, à la surface d'un substrat semi-conducteur. Dans le cas des mé-."15 -• moires en couches minces, on produit une couche ferromagnétique mince sur laquelle sont délimités des bits constituant chacun un élément de mémoire. Avec les méthodes usuelles de lecture et d'écriture, un schéma de câblage est affecté aux éléments de mémoire; il prévoit les fils de ligne et de colonne qui se croisent et n'est pas adapté à une mémoire in-20 dividuelle, mais déterminé en fonction de la taille de la mémoire et réutilisé pour la production de plusieurs mémoires. Une réparation d'éléments de mémoire individuels défectueux et par suite inutilisables est généralement impossible. Il est nécessaire dans ces conditions de rechercher pour les 25 éléments de mémoire individuels un taux de défaillance beaucoup plus faible que celui des mémoires non intégrées, dans le cas desquelles il est possible de trier les éléments de mémoire utilisables dans la totalité de ceux produits, pour constituer ensuite la mémoire complète. Il n'a pas encore été possible d'annuler les taux de défaillance 30 des mémoires intégrées et ce résultat ne semble pas devoir être atteint dans un avenir prévisible. On étudie par suite une possibilité d'utilisation de mémoires intégrées, comportant relativement peu d'éléments de mémoire inutilisables. Il a été proposé dans ce but de contrôler les éléments de mémoire défectueux à l'aide d'un ordinateur qui établit ensuite pour la 35 mémoire considérée un câblage individuel, qui exclut les éléments de mémoire inutilisables ou le cas échéant les mots contenus dans ces éléments. 22748 2 2054586 Ces méthodes ne sont toutefois applicables que dans les cas où le taux de défaillance est relativement faible, comme le montre l'exemple numérique suivant. Un plan de mémoire contient 1 024 mots de 50 bits chacun. Dans l'hypothèse où 10 °L des mots contiennent au moins un élément de 5 mémoire inutilisable, il faut omettre 102 mots au total. En admettant une distribution statistique des erreurs dans le plan, il n'y a que peu de mots comportant plus d'une erreur. Le taux de défaillance maximal admis- 102 sible est par suite d'environ ^ 02f 50 & 2 Un taux de défaillance aussi faible n'est pas réalisable actuellement. 10 En admettant un taux de défaillance de 10 %, cinq éléments, de mémoire sont inutilisables en moyenne pour chaque mot. Dans le cas d'une distribution statistique de ces éléments dans le plan, les problèmes sont pratiquement insolubles quand il faut prévoir un câblage individuel, excluant les éléments de mémoire inutilisables. 15 L'invention a pour objet un système de mémoire du type décrit, résolvant les problèmes mentionnés d'une façon simple. Selon une particularité essentielle de l'invention, des éléments de mémoire supplémentaires sont prévus pour chaque mot, en plus du nombre de bits prévu, leur nombre étant égal à celui des éléments de mémoire inu- 20 tilisables probables pour le mot; les éléments de mémoire inutilisables sont modifiés de façon à délivrer lors de l'interrogation des signaux indiquant l'inutilité de l'élément de mémoire considéré, et les bits devant être mémorisés dans un élément inutilisable sont décalés dans l'élément de mémoire utilisable suivant lors de l'écriture du mot. 25 D'autres objets et avantages de l'invention seront mieux compris à l'aide de la description détaillée ci-dessous de quelques exemples de réalisation et des dessins annexés sur lesquels : - la figure 1 représente une mémoire-mot adressable et son câblage, 30 - la figure 2 représente un premier exemple de réalisation, - la figure 3 représente la table de vérité du montage de la figure 2, - les figures 4a et représentent des exemples de dispositif délivrant un critère de "premier L de gauche", 35 - la figure 5 représente un montage dans lequel l'information relative aux éléments défectueux est fournie par un registre de mémoire supplémentaire, 70 22748 3 2054586 - la figure 6 représente la table de vérité du montage de la figure 5, - la figure 7 représente un montage de transformation du décalage série en une opération parallèle, 5 - la figure 8 représente le schéma d'annulation du contenu d'un registre de mémoire en plusieurs phases successives, - les figures 9a et 9b représentent tm montage permettant de représenter le contenu d'un registre de mémoire par des zéros, - la figure 10 représente un montage permettant de donner la 10 priorité au vecteur de décalage de rang le plus élevé, - la figure 11 représente un montage d'identification des éléments de mémoire inutilisables, dans.le cas de bascules bistables, - la figure 12 représente un second type de montage pour l'identification des éléments de mémoire défectueux, 15 - la figure 13 illustre le cas où deux éléments de mémoire sont prévus par bit, - la figure 14 représente le schéma d'utilisation d'une mémoire auxiliaire, - la figure 15 représente un circuit de priorité, 20 - la figure 16 représente le schéma d'un circuit itératif com plet, - la figure 17 représente la subdivision du circuit itératif en neuf circuits partiels, - les figures 18 et 19 représentent la constitution de boucles 25 auxiliaires, - la figure 20 représente un montage dans lequel les entrées d'opérateurs logiques sont utilisées comme éléments de commutation, - la figure 21 représente un montage à retard minimal, - la figure 22 représente un montage dans lequel l'absence d'in-30 dication d'éléments de mémoire défectueux dans un mot ne déclenche pas l'opération d'élimination des erreurs, - les figures 23 et 24 représentent des montages permettant un marquage particulièrement simple des éléments de mémoire inutilisables, et - la figure 25 représente la réalisation d'un câblage propre' 35 à chaque mémoire, avec omission des éléments de mémoire inutilisables. Par raison de simplicité, on considère une mémoire à semi-conducteurs, dont les éléments sont constitués par des bascules bistables. 22748 4 2054586 Les méthodes décrites sont toutefois applicables aussi à d'autres types de mémoires intégrées, comme précédemment indiqué. Les éléments de mémoire utilisables sont représentés par des cercles blancs à la figure 1 et les éléments inutilisables "par des cer-5 cles noirs. Chaque élément de mémoire est sélecte par un fil de bit BL, parcourant une colonne, et un fil de mot WL, parcourant une ligne. Dn programme de contrôle logique usuel permet de déceler quelques éléments de mémoire défectueux et par suite inutilisables, car le câblage complet existe déjà et ne doit plus être modifié. 10 La première phase consiste à modifier les éléments de mémoire inutilisables de façon qu'ils délivrent lors de l'interrogation ("lecture"), des signaux se distinguant-nettement des signaux 0 ou L des éléments de mémoire fonctionnels. Dans le cas d'une mémoire à semi-conducteurs, ce résultat peut être obtenu en coupant une ou plusieurs connexions à la 15 sortie d'un élément de mémoire, par la photogravure usuelle ou par commande de faisceaux lasers très concentrés par exemple. Des exemples détaillés seront décrits ultérieurement. Dans le cas d'une mémoire en couches minces, il est possible de détruire la caractéristique magnétique par un fort échauffement local, 20 au moyen d'un faisceau laser par exemple. Au lieu d'une impulsion positive ou négative, il n'apparaît alors aucune impulsion sur le fil de lecture. Pour mémoriser un mot de w bits dans la mémoire avec un nombre moyen probable f d'éléments de mémoire inutilisables par suite du processus de fabrication, le nombre d'éléments de mémoire pour le mot est fixé 25 à w + f lors de la production de la mémoire. Il est alors possible en principe de mémoriser complètement le mot, mais le décalage nécessaire pour omettre les éléments de mémoire inutilisables entraîne certaines difficultés de lecture et d'écriture. Par raison de simplicité, on décrit d'abord ci-dessous les me-30 sures permettant de surmonter ces difficultés lors de la lecture, avec utilisation d'un montage selon la figure 2. Un mot comportant des éléments de mémoire défectueux est appelé. Les signaux de lecture délivrés par des éléments de mémoire fonctionnels sont appliqués à un registre de mémoire SR I et les signaux délivrés par 35 les éléments inutilisables, et identifiables comme tels d'après les indications précédentes, sont appliqués à un registre de mémoire SR II. Le registre SR I comporte des emplacements vides (*) correspondant aux élé 22748 5 2054586 ments de mémoire défectueux, tandis que les emplacements identiques du registre SR II contiennent un "L". Lorsque le registre de mémoire SR I est à décalage, le nombre nécessaire de décalages permet d'obtenir un mot mémorisé dans l'ordre correct. 5 Le phénomène se déroule dans l'ordre inverse lors de l'écriture d'un mot donné. L'adresse est appelée d'abord.- Les éléments de mémoire défectueux apparaissent à leur rang dans le registre de mémoire SR II. Le mot donné est introduit dans le registre SR I et écarté dans ce dernier de façon à omettre les éléments de mémoire défectueux, conformément 10 au contenu du registre SR II. Le mot est ensuite transféré du registre SR I dans la mémoire. Il est également possible de prévoir un registre de mémoire supplémentaire SR III, de façon que l'indication des rangs défectueux soit assurée par l'un des registres SR II ou SR III pour la lecture et par l'autre pour l'écriture, 15 La réalisation de ces opérations de décalage est décrite ci- dessous . La figure 2 représente un premier exemple de réalisation, permettant de décrire de nouveau la lecture. SR I et SR II sont les registres de mémoire précités; dans le registre SR II, les emplacements occupés par 20 des éléments de mémoire défectueux sont repérés par un L et ceux correspondant à des éléments de mémoire fonctionnelle sont indiqués par un 0. & Les emplacements défectueux correspondants sont désignés par dans le registre de mémoire I. Ces emplacements peuvent être occupés par un L ou un 0, mais cela n'a rigoureusement aucune importance. Le registre de mé-25 moire SR I contient de gauche à droite les bits B1-B4 qui forment le mot. Chacun de ces bits Bi peut être un 0 ou un L. Entre les registres de mémoire SR I et SR II se trouve un réseau de circuits ET et OU, devant produire le décalage vers la gauche des bits dans le registre SR I. Les sorties des étages du registre SR II ( à 30 l'exception de celles du premier et du dernier étage) sont reliées chacune à une entrée d'une porte OU, dont la sortie est reliée à la seconde entrée de la porte OU suivante. Les entrées des étages du registre de mémoire SR I (à l'exception du premier étage) sont reliées aux sorties de portes ET, dont les entrées sont reliées aux sorties des portes OU correspondantes 35 (ou, dans le cas de la première porte ET, à la sortie du premier étage du registre de mémoire SR II). Une impulsion de décalage est appliquée à la seconde entrée de chaque porte ET. Cette impulsion de décalage est en outre 70 22748 6 2054586 appliquée au registre de mémoire SR II par deux lignes à retard 1^°, L'a figure 3 illustre un exemple de fonctionnement du montage de la figure 2 et représente le contenu des registres de mémoire SR I et SR II à des instants d'impulsion successifs. On a de nouveau dans ce cas w = 4, f = 3. Lors de 5 la première impulsion, toutes les informations situées à droite du premier emplacement défectueux dans le registre de mémoire SR I sont décalées d'un rang vers la gauche. Le premier L de gauche est ensuite effacé dans le registre de mémoire SR II, et ainsi de suite. Le fonctionnement du montage exige en outre un dispositif ELL qui délivre un critère du "premier 10 Là gauche" et efface toujours le "premier L à gauche", par l'intermédiaire d'un élément d'effacement LG. De tels dispositifs sont connus et faciles à réaliser : cf. figure 4a ou 4b. Après f impulsions de décalage au maximum, l'information lue se présente de la façon habituelle dans le registre de mémoire SR I. 15 L'information relative aux éléments de mémoire défectueux est de nouveau nécessaire pour l'écriture. Cette information peut être obtenue par une nouvelle lecture, à l'aide des signaux de sortie particuliers des éléments défectueux, ou, comme le montre la figure 5, par un nouveau registre de mémoire SR III, contenant la même information que le registre SR II 20 dans le cas précédemment décrit. Dans le montage selon la figure 5, il suffit d'effectuer un décalage dans le seul registre de mémoire SR I pour écarter les bits. La figure 6 représente un exemple de table de vérité, constitué de la même façon que l'exemple de la figure 3. Les montages décrits produisent un décalage série, de sorte que 25 plusieurs impulsions de décalage sont nécessaires, ce qui prend du temps. La durée du cycle de mémoire est augmentée. Cette prolongation est certes relativement faible, car il est possible de réaliser des décalages beaucoup plus rapides que des opérations de lecture ou d'écriture, mais il serait néanmoins avantageux d'effectuer les décalages décrits par une seule impul-30 sion. La méthode précédemment décrite le permet quand chaque mot ne contient au maximum qu'un seul élément de mémoire défectueux. Avec les valeurs précédentes, on obtient ainsi un taux de défaillance maximal admissible de 02^—Jq ~ 2 %. Cette valeur n'est pratiquement pas réalisable actuellement pour de grandes capacités. Il faut souligner que sans utilisation du 35 système selon l'invention, une mémoire présentant un tel taux de défaillance et dans laquelle les mots défectueux sont omis de la façon connue, devrait être considérée comme inutilisable. 70 22748 7 2054586 Selon une autre particularité de l'invention, le décalage série est remplacé par une opération en parallèle. La figure 7 représente un montage approprié, qui comporte de nouveau, deux registres de mémoire SR I, SR II contenant, de la façon pré-5 cédemment décrite, des informations sur les éléments de mémoire inutilisables ou la suite de bits du mot mémorisé, A chaque rang du mot correspond un commutateur de sélection S1-S4, à quatre positions. Le commutateur représenté est constitué de préférence par des éléments électroniques, de façon connue. Lorsque tous les commutateurs S1-S4 se trouvent sur la pre-10 mière position 0, les divers étages du registre de mémoire SR I sont reliés directement et dans l'ordre normal aux bornes d'entrée bl-b4 correspondant aux bras des commutateurs de sélection S1-S4. Un commutateur de sélection se trouvant sur la deuxième position 1 indique un décalage du rang considéré vers la droite. Il en est de même pour les.autres positions. 15 Le rapprochement des informations dans le registre de mémoire SR I exige toutefois lors de la lecture des décalages qui dépendent des informations contenues dans le registre de mémoire SR II et peuvent donc différer le long du registre SR I. Dans l'exemple représenté à la figure 7, il est nécessaire que les commutateurs de sélection se trouvent de gau-20 che à droite sur les positions 0, 2, 3 pour que l'information contenue dans le registre SR I soit appliquée aux quatre bornes de sortie bl-b4 en évitant les éléments de mémoire défectueux. Il est donc nécessaire de déduire des informations contenues dans le registre de mémoire SR II des signaux pour le réglage des commutateurs de sélection S1-S4. La figure 8 25 représente le schéma d'une annulation en plusieurs phases successives (a à f) du contenu du registre de mémoire SR II, avec production simultanée des grandeurs de réglage des commutateurs de sélection S1-S4. En partant du contenu du registre de mémoire SR II représenté à la figure 7, un "premier vecteur de décalage" est formé dans une première phase, en inscrivant un 30 Là tous les rangs situés à droite du "premier L à gauche". Un vecteur "premier L de gauche" est ensuite formé (ligne 3 de la figure 8). Ce vecteur est complémenté (ligne 4) et relié par une intersection au vecteur initial, correspondant au contenu du registre de mémoire SR II (ligne 1). Le résultat de cette opération est un vecteur (ligne 5), rigoureusement .35 identique au vecteur initial (ligne 1), à un rang près. Seul le premier L de gauche est remplacé par un 0. Ce nouveau vecteur est amené au point de départ au cours d'une seconde phase, puis le contenu du registre de mé 70 22748 8 2054586 moire SR II est représenté par des zéros après les opérations correspondantes . Il est possible de trouver un montage très avantageux pour réaliser les opérations décrites. Les figures 9a et 9b le représentent 5 pour un seul élément E du registre de mémoire SR II. En amont d'une sortie de l'étage se trouve selon la figure 9a une porte OU 1, dont la seconde entrée est reliée à la porte OU de l'étage précédent du registre de mémoire. Le "premier vecteur de décalage" peut être prélevé sur la sortie de cette porte OU 1. 10 La sortie de l'élément de mémoire est en outre reliée à une première entrée d'une porte ET 2, dont la seconde entrée complémentée est également reliée à la porte OU de l'étage précédent et dont la sortie est reliée à une entrée complémentée d'une autre porte ET 3. L'autre entrée non complémentée de la porte ET 3 est également reliée à la sortie de l'élé-15 ment.de mémoire. Le vecteur "premier L de gauche" est prélevé sur la sortie de la porte ET 2. Le résultat de l'intersection du vecteur complémenté "premier L de gauche" et du contenu initial du registre de mémoire SR II est prélevé sur la sortie de la porte ET 3, d'où il est transmis directement vers la phase suivante selon la figure 8. 20 A la figure 9b, la même fonction est obtenue avec une seule por te ET 2, les autres composants étant identiques. Lorsque tous les vecteurs de décalage nécessaires ont été établis pour un rang du registre de mémoire SR 2, le vecteur de décalage de rang le plus élevé doit être prioritaire par rapport aux autres. Ce résul-25 tat est obtenu par exemple au moyen d'un montage selon la figure 10, dans lequel les vecteurs de décalage sont appliqués en haut et la position de commutateur correspondante prélevée en bas. Cette position est transmise au commutateur de sélection correspondant selon la figure 7. Chacun de ces commutateurs de sélection S1-S4 reçoit ainsi, sur la borne voulue, un po-30 tentiel permettant la connexion instantanée de ce rang du registre. Le principe décrit du resserrement de l'information pendant la lecture est également applicable à l'écriture, le décalage s'effectuant une fois vers la droite et non vers la gauche. On décrit ci-dessous une solution simple pour l'identification 35 requise des éléments de mémoire inutilisables, quand les éléments E sont constitués par des bascules bistables. Sur la figure 11, El est un élément fonctionnel et E2 un élément inutilisable. Des fils de mot WL sont repré 70 22748 9 2054586 sentés horizontalement; l'impulsion T leur est appliquée pour la lecture du mot considéré. Un fil de lecture de bit BL, disposé perpendiculairement aux précédents, est relié par une résistance à une source de tension de - 0,1 V. Chacun des éléments de mémoire El et E2 est relié au fil de lec-5 ture de bit BL par deux diodes en opposition D 113 D 12 ou D 21, D 22. Le point de connexion des diodes D 11, D 12 ou D 21, D 22 est relié au fil de lecture de mot WL 1 ou WL 2 correspondant par une diode D 13 ou D 23. Ce point est en outre relié par des résistances ^ tme tension de —3 V. Dans l'hypothèse où chaque élément de mémoire peut délivrer une tension 10 de - 1 ou 0 V et où la valeur de l'impulsion T est de 0 V au repos et de - 2 V pour l'interrogation, on obtient une tension de - 0,1 ou - 1 V sur le fil de lecture de bit pour l'élément fonctionnel, selon son contenu mémorisé, alors que la coupure de la connexion entre la diode D 21 et le point de connexion de la diode D 22 fait délivrer pour l'élément de mémoire 15 inutilisable une tension de - 2 V, pouvant servir de critère d'inutilité de l'élément. Il faut souligner que dans les mémoires de type usuel, la déconnexion des éléments de mémoire défectueux du fil de lecture de bit ne conduit pas à l'identification des éléments défectueux par une tension particulière. Le fil de lecture de bit est en effet toujours relié aux 20 sorties de très nombreux éléments de mémoire, fonctionnant normalement comme un circuit OU. Lorsque les éléments de mémoire non appelés délivrent un potentiel 0 sur le fil de lecture de bit, un élément appelé ne modifie ce potentiel que s'il contenait un L. Un élément de mémoire déconnecté ne se distingue donc pas d'un élément contenant un 0. Des dispositions parti-25 culières sont donc nécessaires pour que seul le signal d'un élément de mémoire défectueux appelé détermine, le potentiel sur le fil de lecture de bit, comme le montre la figure 11 à titre d'exemple. Une autre possibilité consiste à représenter les signaux 0 et L des éléments fonctionnels appelés par des potentiels autres que celui présent au repos sur le fil de lecture 30 de bit. Il suffit alors de veiller à ce que les éléments de mémoire défectueux appelés ne modifient pas le potentiel de repos du fil de lecture de bit. L'instant d'interrogation étant connu, la persistance du potentiel de repos indique instantanément qu'un élément de mémoire défectueux est appelé. 35 La figure 12 représente un exemple de réalisation de ce second type d'identification des éléments de mémoire défectueux. Des fils de mot WL 1 et WL 2 sont de nouveau représentés horizontalement et des fils de 70 22748 10 2054586 lecture de bit BL 1 et BL 2 verticalement, l'extrémité supérieure de chacun de ces derniers étant reliée par des résistances à une tension de - 2 V. Les éléments de mémoire E1-E4 délivrent les tensions de - 1 V ou 0 V quand ils sont fonctionnels. L'émetteur d'un transistor Tsl-Ts4 est monté en 5 aval de la sortie de chaque élément de mémoire. La base des transistors est reliée par des résistances aux fils de mot WL. Le collecteur des transistors est relié aux fils de lecture de bit BL. En plus des fils de mot WL sont prévus des fils auxiliaires HL 1 et HL 2, reliés par des diodes D1-D4 au collecteur des transistors. Un potentiel de + 1 V, blo-10 quant les transistors (de type PNP), est appliqué au repos sur le fil de mot WL. Pour l'interrogation, une tension de - 2 V est appliquée sur les fils de mot WL et rend les transistors conducteurs, de sorte qu'il apparaît dans le bas des fils de lecture de bit BL une tension de - 1 V ou 0 V, selon le contenu de l'élément de mémoire E interrogé. 15 Lorsqu'un des éléments de mémoire E est reconnu inutilisable, la question se pose à nouveau de savoir quelle connexion il faut interrompre pour obtenir une identification univoque de cet élément. L'utilisation précitée d'un laser exige beaucoup trop de temps dans le cas d'un nombre élevé d'éléments défectueux, par suite de la pré-20 cision de visée nécessaire. Il en est de même pour la photogravure, qui exige la production d'un masque individuel. La figure 12 illustre une solution qui permet d'éviter les difficultés mentionnées. Des "fusibles" F sont insérés dans la connexion entre le collecteur de transistor et le fil de lecture de bit BL; vu du transistor, chaque fusible se trouve en 25 aval de la connexion avec la diode D. Ces fusibles peuvent être réalisés par exemple sous forme de conducteurs extrêmement étroits, dont une intensité renforcée produit le "brûlage". Les fils auxiliaires HL représentés permettent d'appliquer les impulsions de courant. Après cette opération, les diodes sont bloquées en permanence par l'application sur le fil auxi-30 liaire HL d'une tension de polarisation négative, d'amplitude suffisante. Lorsqu'elles sont également intégrées, les diodes peuvent naturellement présenter aussi des défauts. Il est certes possible de produire ces diodes avec un soin particulier, en leur affectant phr exemple une surface extrêmement grande, mais la difficulté de principe subsiste, car 35 les diodes doivent être réalisées sans défaut dans la mesure du possible. Un remède à ces difficultés pourrait consister à appliquer les impulsions de courant aux fusibles F par des balais rapportés. Une autre possibilité^ 70 22748 11 2054586 qui convient particulièrement bien dans le cas de très nombreux et très petits éléments de mémoire, consiste à prévoir lors de la production une interruption du fil à l'emplacement des diodes D„ Après la détermination des coordonnées des éléments de mémoire défectueux, tous les fils sont 5 connectés à 1'emplacement des diodes D, par la technique de masquage usuelle. Des impulsions de courant dans les fils de lecture de bit BL et les fils auxiliaires HL considérés permettent de faire brûler les fusibles F correspondant aux coordonnées des éléments jugés défectueux. Tous les fils sont enfin interrompus par gravure à l'emplacement de la 10 diode D, par la technique de masquage usuelle. Cette méthode n'exige aucun masque individuel. L'expérience montre que les défauts rendant des éléments de mémoire inutilisables sont généralement accumulés à certains endroits du plan de la mémoire. Cette accumulation est imputable à de grands défauts 15 cristallins ou à des défauts de reproduction sur les bords. Un remède possible dans ce cas consiste à affecter plus d'un élément de mémoire à chaque bit à mémoriser. Par raison de sécurité, les éléments de mémoire correspondant à un bit ne sont pas juxtaposés, mais disposés en des endroits différents dans le plan de la mémoire. La figure 13 représente schématique-20 ment le cas où deux éléments de mémoire sont prévus par bit. Les mots formés par les bits sont toujours distants d'une demi-largeur de mémoire et sélectés en parallèle. Les éléments de mémoire inutilisables doivent être déconnectés du fil de lecture par 1'une des techniques précédemment décrites, tandis que tous les éléments de mémoire fonctionnels demeurent 25 connectés. Dans ces conditions, une omission selon la système précédemment décrit est nécessaire uniquement dans le cas où les deux éléments de mémoire affectés à un bit sont inutilisables. Deux éléments de mémoire par bit permettent de compenser en moyenne 50 % des défauts à distribution statistique régulière; le pourcentage de cas dans lesquels les deux 30 éléments de mémoire sont inutilisables est relativement faible. Selon une autre particularité de l'invention, décrite ci-dessous, une mémoire auxiliaire est utilisée. Lors de la production de circuits intégrés, il faut généralement veiller à obtenir aussi peu de connexions que possible, car la réa-35 lisation technologique de nombreuses connexions extérieures est difficile. Il est donc avantageux de prévoir le circuit de sélection de mot en même 70 22748 12 2054586 temps que. les éléments de mémoire dans un plan d'une mémoire-mot. Lorsque le circuit de sélection de mot d'une mémoire à semi-conducteurs par exemple, constituée par des bascules bistables, est réalisé sur le même substrat, il peut présenter aussi des défauts qui perturbent le 5 fonctionnement correct de la mémoire par suite d'un décodage défectueux. Une solution consiste à considérer comme inutile, et par suite à ne pas mémoriser les mots correspondant à de tels emplacements défectueux dans le circuit de sélection de mot; l'emploi d'une mémoire auxiliaire est toutefois préférable. 10 L'emploi d'une telle mémoire auxiliaire est décrit brièvement ci-dessous à l'aide de la figure 14. Une petite mémoire auxiliaire Sp2 est prévue en plus de la mémoire principale Spl, constituée par les éléments décrits. Après la production du plan des deux mémoires, on vérifie 15 d'abord les mots dont le positionnement, par suite de défauts dans lé circuit de sélection de mot, est impossible ou incorrect, double par exemple. Le contrôle précité des éléments de mémoire inutilisables à l'intérieur des mots est en outre effectué. On note dans une mémoire auxiliaire les adresses des mots inutilisables d'après ce contrôle, 20 soit parce que leur positionnement est incorrect, soit qu'ils contiennent un nombre d'éléments de mémoire inutilisables supérieur à la valeur admissible. Un translateur Z affecte alors, en fonction des adresses inutilisables notées, les adresses des mots défectueux de la mémoire princi-25 pale Spl aux adresses des mots fonctionnels de la mémoire auxiliaire Sp2. De tels translateurs sont connus et faciles à réaliser, sous forme de matrices de diodes par exemple. Lorsque l'adresse dans la mémoire principale Spl correspond lors de l'interrogation à des éléments de mémoire défectueux, un contenu est lu à la fois dans la mémoire principale Spl 30 et dans la mémoire auxiliaire Sp2„ Seul le contenu lu dans la mémoire auxiliaire Sp2 étant correct, un circuit de priorité VS lui donne la préférence, de sorte que le contenu de mémoire correct apparaît dans le registre de mémoire SpR. De tels circuits de priorité sont faciles à réaliser, selon la figure 15 par exemple, sur laquelle une porte ET est montée 35 en aval d'une porte OU; le contenu de la mémoire principale Spl et l'instruction complémentée de lecture de la mémoire auxiliaire Sp2 sotit appliqués à la porte ET, tandis que le contenu de la mémoire auxiliaire Sp2 et la grandeur de sortie de la porte ET sont appliqués, à la porte OU. 70 22748 13 2054586 L'avantage de la réalisation décrite ci-dessus réside dans le fait qu'outre la grande mémoire principale, une mémoire auxiliaire beaucoup plus petite suffit, dont la capacité dépend du nombre d'éléments défectueux probables de la mémoire principale. 5 II ressort des explications précédentes que les signaux doivent parcourir l'ensemble du circuit itératif logique. Les temps de propagation dans les divers opérateurs logiques produisent des retards temporels, notamment quand le circuit itératif est très long. Une autre particularité de l'invention vise à réduire fortement ces temps de propagation. 10 Selon cette particularité, une boucle auxiliaire au moins est prévue, qui shunte quelques-uns des opérateurs logiques et contient un élément à effet directif, de façon que le sens de propagation dans la boucle auxiliaire soit le même que celui du signal. Dans l'hypothèse où le nombre d'opérateurs logiques est N, il 15 est possible de représenter symboliquement l'ensemble du circuit itératif sous forme d'une section ayant un temps de propagation total T (figure 16). En divisant cette section en trois sous-sections égales, on obtient deux points de division Pl et P2. Selon une particularité de l'invention, ces deux points de division sont reliés par une boucle auxiliaire, contenant 20 un élément à effet directif Ri. Le sens produit par cet élément coïncide avec celui de la fluence du signal dans l'ensemble de la section (indiqué par des flèches). L'élément à effet directif est constitué par exemple par des diodes ou des transistors, Une autre possibilité de réalisation sera décrite ultérieurement. Dans une- réalisation selon la figure 16, le temps 25 de propagation de l'extrême gauche à l'extrême droite d'un signal, c'est-à-dire d'une variation de niveau dans le cas considéré, n'est plus que n -11. La figure 17 représente une subdivision en neuf sous-sections, le premier point de division étant relié au second, le troisième au 30 sixième, le quatrième au cinquième et le septième au huitième par des boucles auxiliaires. Le temps de propagation d'un signal est alors 2 2 T£ = ('j) T. Lorsque le nombre d'éléments à effet directif Ri est important pour certaines raisons, économiques par exemple, il peut être réduit au moyen de boucles auxiliaires selon la figure 18 ou 19, avec T = T/2 ou 2 35 T4 = ?T. Il est admis pour ces considérations que les éléments Ri n'introduisent aucun retard supplémentaire, ce qui est vérifié en première approximation et peut être supposé notamment quand on utilise dans ce but 22748 14 2054586 les entrées d'opérateurs logiques existant déjà, comme dans le cas de la figure 20 par exemple, identique à la figure 4b à l'exception de la boucle auxiliaire NS, qui relie un point de division P judicieusement choisi à l'entrée d'un circuit OU, de sorte que ce dernier produit l'effet directif 5 désiré. Avec les hypothèses précédentess un retard minimal est obtenu selon l'invention quand dans un circuit itératif, chaque sortie d'un opérateur logique est reliée à chaque entrée des opérateurs logiques suivants. La figure 21 représente le schéma correspondant, sur lequel 10 des cases représentent les opérateurs logiques. Une réalisation particulièrement avantageuse est toutefois obtenue en n'appliquant cette technique de connexion qu'à des segments du circuit itératif, dont les origines et extrémités sont ensuite connectées comme s'il s'agissait d'opérateurs logiques. Les cases de la figure 21 peuvent par suite représenter aussi des 15 segments du circuit itératif. Selon une autre particularité de l'invention, une nouvelle . réduction des temps de propagation des signaux est obtenue quand l'absence d'indication d'éléments de mémoire utilisables dans un mot ne produit pas l'élimination d'erreurs. 20 Cette particularité est décrite ci-dessous à l'aide de la figure 22. Deux éléments SR 1 et SR 2, appelés registres de mémoire, sont montés en aval de la mémoire 13, contenant des éléments défectueux, conformément aux considérations précédentes. (Le registre de mémoire SR II est également appelé SR III dans une autre application). Le registre de mémoire SR 1 reçoit 25 l'information correspondant à l'adresse de mémoire appelée; le registre de mémoire SR II est utilisé de façon à présenter la valeur L aux rangs où la mémoire contient des éléments inutilisables et la valeur 0 par ailleurs. En présence d'au moins un rang de valeur L dans le registre de mémoire SR II, un élément de circuit 23 doit,selon l'invention, être actionné de façon à 30 produire les corrections précédemment décrites (les dispositifs correspondants sont représentés schématiquement sous forme d'un réseau 33). Lorsque le registre de mémoire SR II ne comporte que des rangs de valeur 0, l'élément 23 libère le trajet pour la lecture directe du contenu non modifié du registre de mémoire SR I, La recherche d'au moins un rang de valeur L dans le registre 35 de mémoire SR II est effectuée d'une façon particulièrement simple par une porte OU 43 affectée au registre SR II. L'élément 23 occupe l'une ou l'autre de ses deux positions, selon la grandeur de sortie de cette porte OU. 0 22748 15 2054586 Une autre particularité de l'invention vise à permettre un marquage particulièrement simple des éléments de mémoire inutilisables. Selon cette particularité, en cas d'emploi d'éléments de mémoire comportant deux sorties complémentaires, les sorties de même type des éléments de 5 mémoire utilisables sont reliées par groupe à un fil de lecture,, alors que les éléments inutilisables ne sont reliés à aucun fil de lecture. Cette particularité est décrite ci-dessous à l'aide des figures 23 et 24, qui représentent deux formes de réalisation avantageuses. La figure 23 représente des éléments de mémoire 11=14, l'élément 10 13 étant considéré comme inutilisable. •Tous les éléments de mémoire comportent deux sorties complémentaires. De tels éléments de mémoire sont réalisés par exemple sous forme de bascules bistables. 15 Les éléments de mémoire sont interrogés ligne par ligne, au moyen de fils de mot dans le montage de la figure 23. Ils sont dans le cas considéré reliés dans chaque colonne par des fils de lecture 151, 152 ou 153, 154, chacun de ces fils reliant les sorties de même type des éléments de mémoire. L'élément 13, inutilisable comme l'indiquent les hachures, n'est 20 par contre relié à aucun fil de lecture. Un potentiel différent apparaît sur les paires de fils de lecture 151, 152 ou 153, 154, selon le contenu mémorisé par chaque élément. Le même potentiel, à savoir le potentiel de repos, apparaît par contre sur les deux fils de lecture lors de l'interrogation de l'élément de mémoire inutilisable 25 13. Selon une autre particularité de l'invention, le potentiel de repos est choisi de façon à coïncider avec l'un des deux potentiels pouvant être délivrés par chaque sortie d'un élément de mémoire utilisable, selon le contenu mémorisé. Deux niveaux de tension seulement sont donc utilisés dans ce cas particulier, ce qui simplifie le circuit traducteur. 30 La figure 24 représente les éléments d'une mémoire-bit, c'est- à-dire dans le cas où les éléments de mémoire de chaque colonne de la figure 23 sont regroupés dans un plan. Les transistors représentés, comportant chacun trois émetteurs, sont usuels pour des mémoires bipolaires. Quatre éléments de mémoire 111, 112, 113 et 114 sont de nouveau représentés à la 35 figure 24, l'élément .113 étant inutilisable. Les fils de lecture sont désignés par 1151, 1152, 1153 et 1154. Les fils d'interrogation de ligne 161 et 162 de la figure 23 sont complétés dans ce cas par des fils d'ihter- 22748 16 2054586 rogation de colonne 171 et 172, Les fils de lecture de chaque colonne sont regroupés en une ligne de lecture totale 18, l'apparition d'un potentiel donné sur l'un des deux fils de la ligne 18 correspondant au L logique et l'apparition du même potentiel sur l'autre fil correspondant au zéro. 5 L'emploi d'éléments de mémoire à sorties complémentaires et la complémentarité résultante des signaux utiles permettent de réaliser des lignes de lecture symétriques. Il est facile de produire des lignes symétriques, sur des circuits imprimés par exemple, de façon qu'elles présentent des impédances caractéristiques favorables, bien adaptées aux impédances 10 des éléments de mémoire. Cette bonne adaptation évite des phénomènes transitoires de longue durée lors d'une commutation et permet ainsi une lecture rapide. Selon une autre particularité de l'invention, l'identification d'éléments de mémoire défectueux est assurée par l'application du même 15 potentiel à deijx fils de lecture. La traduction de cette identification est particulièrement simple à la sortie des fils de lecture, au moyen de circuits numériques. Des circuits à seuil deviennent ainsi inutiles. Aucun circuit d'interrogation spécial n'est en outre nécessaire à l'emplacement de chaque élément de mémoire. 20 Outre les mémoires adressables considérées jusqu'à présent, on connaît des mémoires associatives, dont le fonctionnement est pratiquement inverse de celui des mémoires adressables. On fournit le contenu d'un mot puis on recherche si la mémoire contient ce mot et à quels emplacements. Le contenu du mot fourni peut correspondre à la longueur de mot maximale 25 mémorisable; il est toutefois possible aussi de fournir des contenus de mot plus petites que la longueur de mot maximale mémorisable. Le second cas est de loin le plus intéressant, car cette recherche consiste alors à vérifier non pas une identité, mais des concordances partielles, Le fonctionnement avec le second mode d'interrogation mentionné 30 notamment, exige d'utiliser aussi la mémoire associative en mémoire adressable, car après la détermination de l'adresse où le contenu du mot fourni est mémorisé, l'ensemble du contenu de la mémoire correspondant à cette adresse est lu. Une autre particularité de l'invention a pour objet une solution 35 permettant de transformer simplement une mémoire intégrée, réalisée selon les considérations précédentes, en une mémoire associative. 70 22748 17 2054586 Selon cette particularité, un câblage différent pour chaque exemplaire est réalisé pour la recherche associative, de façon à exclure les éléments de mémoire inutilisables pour la constitution d'une mémoire associative. 5 Cette particularité est décrite ci=dessous dans le cas d'un exemple de réalisation préférentielle, à l'aide de la figure 25. La figure représente une série d'éléments de mémoire 21 à 28, dont les éléments 22 et 27 sont inutilisables (hachurés). On admet que les éléments de mémoire sont constitués par des bascules bistables de structure 10 complémentaire, mais l'invention est également applicable à d'autres types de mémoire, à couches minces magnétiques par exemple. Chaque élément de mémoire est relié horizontalement à des fils d'interrogation. Chacun de ces fils 291 ou 292 relie un nombre d'éléments de mémoire égal à la longueur maxifaale prédéterminée du contenu de mot à interroger. Tous les fils d'inter-15 rogation sont reliés à une matrice de détection 210S assurant de façon connue la traduction des adresses sélectées. Outre ces fils d'interrogation de mot, des fils de lecture 2111, 2112, 2113 et 2114 sont prévus par colonne et permettent la lecture du contenu de la mémoire. Des fils de recherche associative 221, 222, 223 sont 20 toutefois prévus en outre par colonne. Selon une particularité de l'invention, ces fils de recherche sont disposés de façon à éviter les éléments de mémoire inutilisables, qui sont déconnectés des fils 2112 à 2114 comme le montre la figure. Ces fils de recherche sont de préférence.disposés dans un pian distinct. La position 25 des fils est étudiée pour chaque exemplaire d'une mémoire, car l'emplacement des éléments de mémoire inutilisables varie d'un exemplaire à l'autre. Les éléments de mémoire inutilisables étant décelables électroniquement et d'une façon particulièrement simple dans le système de mémoire selon l'invention, il est possible de supprimer le contrôle fonctionnel 30 mécano-électrique des éléments individuels, nécessaire jusqu'à présent dans le cas des mémoires associatives défectueuses. Ce contrôle est techniquement très difficile par suite de la faible dimension des éléments d'une mémoire intégrée et très long par suite du grand nombre de ces éléments; il constitue l'un des facteurs essentiels du coût de production de mémoires associatives 35 à câblage individuel. La suppression de ces coûts par application de la présente particularité représente son principal avantage. 22748 18 2054586 Un autre avantage réside dans le fait que les fils de recherche sont séparés des fils de lecture de bit, contrairement au cas de la mémoire associative classique. Cette séparation simplifie les circuits traducteurs, car il n'est plus nécessaire de séparer les signaux de lecture et de recherche apparaissant sur un seul fil. Il est même possible d'effectuer simultanément la recherche et la lecture quand les fils d'interrogation de mot 291, 292 sont doublés, comme le montre la figure 25. Le fait qu'un plan de conducteurs supplémentaires est prévu permet une identification particulièrement simple des éléments de. mémoire inutilisables . Cette identification permet aux éléments de mémoire inutilisables de délivrer, lors de l'interrogation, des signaux d'un type entièrement différent de celui des signaux des éléments inutilisables. Ce résultat est obtenu par des coupures appropriées, comme précédemment décrit, mais il est également possible d'obtenir le même effet par insertion de straps de court-» circuit. Ces straps relient par exemple les collecteurs des transistors d'éléments de mémoire constitués par des bascules bistables. Ces straps de court-circuit peuvent se trouver dans le plan contenant les fils de recherche, de sorte que la réalisation du câblage supplémentaire élimine les éléments de mémoire inutilisables, sans qu'une opération particulière soit nécessaire. 70 22748 19 2054586 REVENDICATIONS 1, Système de mémoire dans lequel de très nombreux éléments semblables sont réunis en une mémoire, de façon à mémoriser des mots contenant chacun un nombre de bits prédéterminé, une partie des éléments de mémoire étant inutilisable par suite de leur mode de production, ledit système 5 étant caractérisé en ce que des éléments de mémoire supplémentaire sont prévus pour chaque mot, en plus du nombre de bits prédéterminé en un nombre égal à celui probable d'éléments de mémoire inutilisables pour le mot, les éléments de mémoire inutilisables sont modifiés de façon à délivrer lors de l'interrogation des signaux indiquant l'inutilité de l'élément de mémoire, 10 et les bits devant être mémorisés par un élément de mémoire inutilisable sont décalés vers l'élément utilisable suivant, lors de l'écriture du mot. 2. Système de mémoire selon la revendication 1, caractérisé par la suppression lors de la lecture des rangs correspondant à des éléments de mémoire inutilisables. 15 3. Système de mémoire selon la revendication 1 ou 2, caractérisé en ce qu'au moins un registre de mémoire à décalage est prévu avec un nombre de rangs égal à la somme du nombre de bits fournis et du nombre d'éléments de mémoire supplémentaires, et dans lequel les rangs correspondant à des éléments de mémoire inutilisables sont marqués par un L, le mot à écrire ou lu est 20 contenu dans un autre registre de mémoire à décalage, comportant le même nombre de rangs que le registre précité, et des impulsions produisent des décalages des rangs du second registre de mémoire, situés après un premier rang marqué dans un des premiers registres mentionnés, jusqu'à ce- que les rangs correspondant à des éléments de mémoire inutilisables soient omis 25 lors de l'écriture et que les vides soient remplis lors de la lecture. 4. Système de mémoire selon la revendication 1 ou 2, caractérisé en ce qu'au moins un registre de mémoire à décalage est prévu avec un nombre de rangs égal à la somme du nombre de bits fournis et du nombre d'éléments de mémoire supplémentaires, et dans lequel les rangs correspon-30 dant aux éléments de mémoire inutilisables sont marqués par un L, le mot à écrire ou lu est contenu dans un autre registre de mémoire à décalage, -ayant le même nombre de rangs que le registre de mémoire précité, des commutateurs de sélection sont prévus en nombre égal à celui des bits d'un mot, dont le 70 22748 20 2054586 nombre de positions est supérieur de 1 à celui des éléments de mémoire inutilisables et qui connectent le rang correspondant ou les rangs supérieurs du registre de mémoire selon la position, et la position des commutateurs de sélection est choisie en fonction du contenu du registre de mémoire, de 5 façon à omettre les éléments de mémoire inutilisables. 5. Système de mémoire selon la-revendication 4, caractérisé en ce que les grandeurs déterminant la position de chacun des commutateurs de sélection sont déduites du registre de mémoire par un réseau logique, affecté au registre de mémoire et délivrant une "première instruction de 10 décalage" en positionnant sur L tous les rangs à partir d'un premier rang du registre de mémoire occupé par un L, L étant la caractéristique d'inutilité de l'élément de mémoire correspondant, et en positionnant sur 0 le premier rang de l'information du registre de mémoire occupé par un L, l'information ainsi modifiée servant à l'obtention d'autres "instructions 15 de décalage", jusqu'au remplacement du nombre maximal admissible de L par 0, 6. Système de mémoire selon l'une quelconque des revendications 1 à 5jcaractérisé en ce que dans tous les éléments de mémoire constitués par des bascules bistables, la modification des éléments inutilisables est obtenue par coupure d'au moins une connexion au moyen de faisceaux lasers et/ou 20 gravure, de façon que l'élément de mémoire inutilisable délivre lors de la lecture un signal de sortie ayant une amplitude différente de celle des signaux de sortie des éléments de mémoire fonctionnels. 7. Système de mémoire selon l'une quelconque des revendications 1 à 6, caractérisé en ce que dans le cas d'éléments de mémoire constitués 25 par des bascules bistables, la modification des éléments inutilisables s'effectue par coupure d'au moins une connexion, cette dernière étant parcourue par un courant suffisamment intense pour la faire brûler, de préférence à l'emplacement d'un- "fusible" prévu à cet effet. 8. Système de mémoire selon la revendication 7, caractérisé en 30 ce que le courant est appliqué par des fils auxiliaires et des diodes, ces dernières étant ensuite bloquées en permanence. 9. Système de mémoire selon la revendication 7, caractérisé en ce que le courant est appliqué de l'extérieur par des balais rapportés. 10. Système de mémoire selon la revendication 7, caractérisé en ce 35 que des conducteurs d'amenée sont produits après le contrôle fonctionnel des éléments de mémoire, pour l'application du courant aux éléments de mémoire inutilisables selon le principe de coïncidence, lesdits conducteurs étant supprimés après la coupure de la connexion. 22748 21 2054586 11. Système de mémoire selon l'une quelconque des revendications 1 à 5, caractérisé en ce que dans le cas d'éléments de mémoire constitués par des parties d'une mince couche ferromagnétique, la variation est produite par un échauffemant bref et intense de l'élément de mémoire, de préférence 5 au moyen de faisceaux lasers. 12. Système de mémoire selon l'une quelconque des revendications 1 à 11, caractérisé en ce que deux adresses distinctes sont affectées à chaque mot dans la mémoire. 13. Système de mémoire selon l'une quelconque des revendications 10 là 12, caractérisé en ce qu'une mémoire auxiliaire est prévue en plus de la mémoire constituée par les éléments, de façon que les mots ne pouvant pas être écrits dans cette dernière, soient mémorisés dans la mémoire auxiliaire. 14. Système de mémoire selon l'une quelconque des revendications 15 là 13, caractérisé en ce que les éléments de mémoire inutilisables sont •identifiés par l'établissement sur le fil de lecture de bit, lors de l'interrogation de l'élément inutilisable, d'un potentiel spécial, différant des potentiels reproduisant les deux états possibles d'un élément de mémoire fonctionnel lors de son interrogation. 20 15. Système de mémoire selon la revendication 14, caractérisé en ce que le potentiel spécial diffère du potentiel appliqué au repos. 16. Système de mémoire selon la revendication 14, caractérisé en ce que le potentiel spécial coïncide avec le potentiel appliqué au repos, tandis que les potentiels reproduisant les deux états possibles d'un élément 25 de mémoire fonctionnel lors de son interrogation diffèrent du potentiel appliqué au repos. 17. Système de mémoire selon l'une quelconque des revendications 1 à 16, caractérisé en ce qu'au moins une boucle auxiliaire est prévue pour réduire le temps de propagation, shunte quelques-uns des opérateurs 30 logiques et contient un élément à effet directif, de façon que le sens propagation dans la boucle auxiliaire coïncide avec celui du signal. 18. Système de mémoire selon l'une quelconque des revendications 1 à 17, caractérisé en ce qu'un élément à effet directif est une diode ou un transistor. 35 19. Système de mémoire selon l'une quelconque des revendications 1 à 18, caractérisé en ce qu'un élément à effet directif est réalisé par multiplexage d'opérateurs logiques existants. 22748 22 2054586 20. Système de mémoire selon, l'une quelconque des revendications 1 à 19, caractérisé en ce que la sortie de chacun des opérateurs logiques est reliée aux entrées de chacun des opérateurs logiques en aval par des boucles auxiliaires comportant un élément à effet directif. 5 21. Système de mémoire selon l'une quelconque des revendications 1 à 20, caractérisé en ce que dans des segments successifs d'un circuit itératif, la sortie de chacun des opérateurs logiques est reliée aux entrées de chacun des opérateurs logiques en aval du même segment par des boucles auxiliaires comportant un élément à effet directif, les origines 10 et extrémités des segments étant connectées par une technique appropriée. 22. Système de mémoire selon l'une quelconque des revendications 1 à 21, caractérisé en ce que l'absence d'indication d'éléments de mémoire inutilisables dans un mot ne produit pas l'élimination des erreurs. 23. Système de mémoire selon l'une quelconque des revendications 15 là 22, caractérisé en ce que le second registre de mémoire est relié à «n circuit d'interrogation, de préférence un circuit 00, de façon que 1'apparition d'au moins un rang occupé par un L délivre un signal dont l'absence provoque le transfert sans modification du contenu du premier registre de mémoire. 20 24. Système de mémoire selon l'une quelconque des revendications 1 à 23, caractérisé en ce que dans le cas d'éléments de mémoire comportant deux sorties complémentaires, les sorties de même type des éléments de mémoire utilisables sont reliées par groupe â un fil de lecture, tandis que les éléments de mémoire inutilisables ne sont reliés à aucun fil de 25 lecture. 25. Système de mémoire selon l'une quelconque des revendications 1 à 24, caractérisé en ce qu'un des deux signaux pouvant être délivrés par chaque sortie d'un élément de mémoire utilisable coïncide avec le potentiel de repos sur le fil de lecture. 30 26. Système de mémoire selon l'une quelconque des revendications 1 à 25, caractérisé en ce qué pour sa transformation en mémoire associative, un câblage supplémentaire, différent pour chaque exemplaire, est réalisé pour la recherche associative de façon à omettre les éléments de mémoire inutilisables. 22748 23 2054586 27. Système de mémoire selon l'une quelconque des revendications 1 à 26, caractérisé en ce que le câblage est réalisé sous forme d'un plan supplémentaire de conducteurs vaporisés. . 28. Système de mémoire selon l'une quelconque des revendications 5 là 21, caractérisé en ce que le plan de conducteurs contient en outre des connexions qui permettent de modifier les éléments de mémoire inutilisables dans le sens voulu.