La présente invention se rapporte, d'une manière générale, aux appareils de traitement de données à circuits intégrés et concerne, plus particulièrement, une nouvelle cellule de registre à décalage dynamique à deux phases de rythme et à grande vi-5 tesse. Actuellement, deux genres de problèmes principaux se posent avec les cellules de registre à décalage intégrées. Le premier est relatif à la forte dissipation d'énergie et l'autre concerne le nombre d'entrées de rythme nécessaires pour assurer le f onc-10 tionnement des circuits. Pour résoudre les problèmes de la forte dissipation d'énergie, les techniques actuelles exigent des composants supplémentaires qui exigent, à leur tour, bien entendu, une superficie de fragment additionnelle. Les dispositifs à circuits intégrés disponibles de ce type, qui n'exigent qu'une su-15 perficie de fragment réduite, présentent l'inconvénient de donner lieu à une forte dissipation d'énergie aux fréquences de fonctionnement élevées. Ceci est dû à la présence nécessaire d' un parcours d'impédance de courant continu direct vers la liasse au cours de la transition de rythme active. 20 Les cellules de registre à décalage actuelles, qui présen tent les caractéristiques désirables, à savoir à la fois une faible puissance et une faible superficie de fragment, exigent, dans la plupart des cas, des conducteurs de rythme supplémentaires. Ces dispositifs impliquent généralement l'utilisation d'un 25 schéma de rythme quadriphasé qui complique considérablement les exigences au point de vue excitation. En effet, l'utilisateur est contraint de prévoir quatre mémoires tampons de rythme pour obtenir le fonctionnement à haute fréquence. Bien que, dans le système de rythme quadriphasé, deux des rythmes puissent être engen-30 cirés intérieurement, ce schéma consomme une énergie considérable et réduit, en outre, dans une mesure appréciable, la vitesse de fonctionnement maximale du dispositif. Les inconvénients des dispositifs existants sont, en conséquence, très apparents, à savoir que, pour obtenir un registre à grande vitesse de faible puissan-55 ce, il est nécessaire de se procurer unfe superficie de fragment coûteuse et d'utiliser un schéma de rythme Quadriphasé. Compte tenu de ce qui précède, l'invention a, notamment, pour objet de créer : - un nouveau registre à décalage à circuit intégré à grande 40 vitesse, de faible puissance, ne comportant qu'un nombre minimal 70 18929 2043689 de composants actifs et n'exigeant qu'une entrée de rythme diphasée ; - une nouvelle cellule de mémorisation de données à circuit intégré de dimensions compactes et présentant des caractéristi- 5 ques de faible dissipation d'énergie ; - une nouvelle cellule de mémorisation de données intégrée à grande vitesse exigeant seulement deux entrées de phase de rythme, de dimensions matérielles compactes, et offrant des caractéristiques de faible dissipation d'énergie. 10 Suivant l'invention, il est prévu une nouvelle cellule de registre à décalage à circuit intégré à grande vitesse utilisant des transistors à effet de champ et deux entrées de phase de rythme. Les six transistors comprennent deux éléments de commutation, deux éléments de charge préalable et deux éléments de com-15 man.de logique et les entrées de rythme respectives alternent pour établir simultanément un parcours de charge et un parcours de mise à la masse, respectivement, pour charger et décharger certaines capacités de jonction p-n inhérentes à l'intérieur du circuit. Un bit d1 info relation d'entrée transite à travers la cell-j.:-20 en un intervalle de temps prédéterminé.' Plusieurs des cellules prévues suivant l'invention peuvent être disposées en série et incorporées à un circuit intégré donné pour créer une ligne à retard capable de retarder un signal d' entrée d'une période de temps prédéterminée quelconque. 25 La cellule de registre à décalage suivant l'invention pré sente des caractéristiques avantageuses de faible puissance et de grande vitesse inhérentes à un système quadriphasé. En outre, l'automatisation de montage particulière à la nouvelle cellule de registre ultra-rapide de puissance extrêmement faible apporte 30 des perfectionnements appréciables éliminant certains inconvénients du système quadriphasé. Parmi ces perfectionnements : 1) Un seul système de rythme diphasé est nécessaire pour faire fonctionner le dispositif ; 2) des dispositifs actifs d'une géométrie minimale sont uti-35 lisés dans toute la cellule ; 5) la densité en composants par unité de surface de la cellule est considérablement augmentée, et 4-) les exigences, au point de vue excitation d'entrée, sont réduites à la moitié de celles du système quadriphasé de la tech-40 nique antérieure. 70 18929 3 2043689 L'invention sera mieux comprise à la lecture de la description détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemple non limitatif, un mode préféré de réalisation. 5 Sur ces dessins : la figure 1 est tua schéma de câblage d'une cellule de registre à décalage suivant l'invention ; la figure 2 est un diagramme temporel représentant les formes d'onde qui apparaissent en des points choisis du montage de 10 la figure 1 ; la figure 3 est une vue en plan représentant une cellule de -registre à décalage à circuit intégré suivant l'invention ; la figure 4 est une vue en coupe suivant la ligne 4-4 de la figure 3, et 15 la figure 5 est une vue en coupe suivant la ligne 5-5 à.e la figure 3. On va maintenant décrire les dessins de façon détaillée et tout d'abord la figure 1, qui représente, sous la forme d'un schéma de câblage, une paire de conducteurs d'entrée de rythme 20 10 et 12 auxquels une paire de signaux d'entrée de rythme 01 et 02 peuvent être appliqués. Un signal d'entrée numérique peut être appliqué au montage, à la borne 14, et peut être extrait du montage, après une période de retard prédéterminée, à la borne de sortie 16. 25 Comme représenté, la borne d'entrée 14 est connectée à la source 18 d'un premier transistor à effet de champ T^. La grille 20 du transistor est connectée au conducteur de rythme 10 et son drain 22 est directement connecté à la grille 24 d'un second transistor à effet de champ Tg, dont la source 26 est connectée 30 au conducteur de rythme 10 et dont le drain 28 est connecté à la source 30 d'un quatrième transistor à effet de champ La source 26 du transistor à effet de champ est, en outre, reliée à la source 32 d'un troisième transistor à effet de champ qui, à son tour, est relié par son drain 34 au drain 28 du transistor 35 Tg. La grille 36 du transistor est directement reliée au conducteur de rythme 10. La grille 38 du transistor est connectée au conducteur de rythme 12 et son drain 40 est directement couplé avec la grille 42 d'un cinquième transistor à effet de champ dont la source 40 44 est couplée avec la borne de sortie 16. Le drain 46 du tran- 70 18929 4 2043689 sistor est directement couplé avec le conducteur de rytlime 12. Le sixième transistor à effet de champ est couplé, par sa source 48, avec la source 44 du transistor tandis que son drain 50 est couplé avec le drain 46 de ce dernier. La grille 5 52 du transistor ïg est couplée avec le conducteur de rythme 12. Aux points B, G, D et E sont représentées des capacités C^, Cg, 0^ et C^, respectivement, qui sont incorporées au montage et dont la fonction sera exposée plus loin de façon plus détaillée. Entre la grille et la source, d'une part, et entre la grille et 10 le drain, d'autre part, de chacun des transistors à effet de champ, sont représentées certaines capacités Ggg et 0^, dont la fonction sera, également, décrite plus loin. Le fonctionnement du montage de la figure 1 peut être expliqué en se référant au diagramme temporel de la figure 2. Avec 15 les signaux d'entrée de rythme 01 et 02, qui sont en quadrature de phase, et qui sont appliqués aux conducteurs de rythme 10 et 12, respectivement, et avec une entrée logique, telle que représentée sur la ligne (c) de la figure 2, les formes d'onde représentées sur les lignes (d), (e), (f) et (g) peuvent être obser-20 vées aux noeuds B, G, D et E, respectivement, dans le montage de la figure 1. Le montage assure essentiellement deux fonctions principales. La première est assurée par les transistors et qui se comportent comme des dispositifs de couplage de signaux. Lors-25 qu'il devient conducteur, le transistor couple le signal d'entrée provenant de la borne d'entrée 14 avec la capacité d'emmagasinage et le transistor couple l'énergie accumulée dans la capacité C2 avec la capacité d'emmagasinage G^. Les autres transistors ainsi que et Tg, peuvent être considé- 30 • rés comme des éléments de charge et de décharge dont le fonctionnement peut être plus facilement décrit en citant un exemple fonctionnel. Lorsqu'un 1 logique, qui peut être défini dans la technologie des transistors M0S, comme correspondant à une tension plus 35 négative qu'un 0 logique, est appliqué à la borne d'entrée 14, le transistor est initialement bloqué. Par contre, lorsque la première impulsion de rythme 60 de la phase de rythme 1 est appliquée à la grille 20, le transistor devient conducteur et charge la capacité à l'état logique 1, ,comme représenté en 62 40 sur la ligne (d) de la figure 2. En conséquence, lorsque le tran 70 18929 2043689 sistor !P^ est conducteur, le noeud B est porté à un niveau logique 1. Etant donné que la grille 24 du transistor Tg es'fe directement couplée avec le noeud B, elle se trouve également dans un 5 état logique 1, ce qui rend le transistor Tg conducteur. D'une manière analogue, la grille 36 du transistor est portée à un niveau logique 1, du fait qu'elle est connectée directement au conducteur de rythme 10, et le transistor est également conducteur. le résultat de tout ceci est d'établir un parcours de 10 charge, par l'intermédiaire des deux transistors et et à partir du conducteur de rythme 10, ce qui assure une charge préalable âe la capacité Og à un état logique 1, comme représenté sur la ligr-e (e) de la figure 2. toutefois. lorsque la phase de rythme 01 revient au niveau 15 loçiuue 0, de sorte que le conducteur 1G se comporte comme une masse pour le circuit, il en résulte "an blocage du transistor I»iais le transistor uU reste conducteur, en raison du potentiel acctmûé sur le capacité 0.... -'et résultant est de décharger la capacité G.-, en la ramenant à un état logique 0, par l'intermé- 20 diaire du transistor T,... £ Un court instant plus tard, le conducteur de rythme 12, qui était jusqu'alors dans un état logique C, est commuté à un état logique 1, comme représenté en 66 (ligne (b) de la figure 2). lia même temps, le signal d'entrée numérique appliqué à la borne 14 25 devient un 0 logique. Le conducteur de rythme 12 étant maintenant à l'état logique 1, le transistor devient conducteur et transfère la charge accumulée par le condensateur 0^ dans le condensateur- (/-,. Toutefois, du fait que le transistor T-. est resté con- 3 5 - d ducteur après la charge initiale du condensateur C^, celui-ci ne 30 contient aucune charge emmagasinée et le condensateur reste à l'état logique 0, comme représenté en 68 sur la ligne (f) de la figure 2. Etant donné que le noeud D est, à ce moment, dans un état logique 0, le transistor ne peut pas devenir conducteur mais, 35 du fait que la grille 52 du transistor ïg est directement connectée au conducteur de rytlime 12, qui est à un niveau logique 1, ce dernier transistor est rendu conducteur et le condensateur 0^ est chargé à un état logique 1 s'il ne l'était pas déjà. A la fin de 11 iripulsion de rythme 66 4 qui est appliquée au conducteur de ryth-40 me les transistors $4 et se bloquent à nouveau, du fait 70 ÎB929 b ■ :* que le potentiel de leur grille est ramené à zéro et le traçais-tor reste bloqué, puisqu1 aucune charge n'est accumulée ou emmagasinée sur le condensateur C^. Un peu plus tard* le conducteur de rythme 10 est, à nouveau, 5 porté à un état logique 1 par l'impulsion 70, ce qui rend le transistor conducteur et ce qui décharge, à nouveau, le condensateur C^i en le ramenant à un état logique 0. Ceci provoque un blocage du transistor Tg, mais l'impulsion 70 rend le transistor T~ conducteur, de sorte que le condensateur C^ est chargé à 10 un état logique 1, par l'intermédiaire du transistor 1^. ^la fin de l'impulsion 70, les transistors et se bloquent à nouveau . et le condensateur reste à un état logique zéro» Lais, maintenant, le transistcr Tg reste bloqué, du fait de l'absence de charge sur.le condensateur C^ et le condensateur C, reste charge 15 s 1'état logique 1. Un court instant plus tard, au moment où le eovâucWti df x;j~chme 12 est porté à un état logique 1 par l'impulsion 3? transistor •?_. est rsnCu conducteur et 3a capa dans la capeoité les: 1 'intermédiaire du transistor cû 20 qui fait passer le noeud D à un état logique 1. Par suite, le transistor T- devient conducteur et l'impulsion 72 présente &"?■ le conducteur 12 rend également conducteur le trrr:s.i stex v. eu c portant la capacité G,, à un état logique 1. Toutefois, lorsque 1!impulsion 72 ee tersdne et que les transistors et bloquent, le transistor fI1^ est maintenu conducteur, en raison de la charge accumulée dans la capacité et la cape.cité C^, qui avait été maintenue jusqu8alors à un état logique it peut; Ee décharger, par l'intermédiaire du transistor sur- le conducteur 12, de sorte que le noeud E passe à un état logique v., comme re 50 présenté en 74 sur la ligne (g) de la figure 2. On voit donc que le signal d'entrée logique 1, précédemmen-appliqué à la borne 14, a été décalé à travers le circuit jusqu' à la borne de sortie 16 en une période de rythme ou, en d'autres termes, a été retardé d'une période de rythme. En conséquence. 55 pour assurer un retard de signal prédéterminé quelconque de X riodes de rythme, il suffit de monter en cascade (X-1) étages ï. type représenté sur la figure 1, en amont de la borne de sortie 16 et le signal apparaissant alors à la borne de sortie du dernier étage se trouve retardé de X périodes de rytfcœe, par rairos. ï-t 40 à l'instant auquel il a été appliqué à la borne- d'entrée V 70 18929 7 2043689 On va maintenant décrire un mode de réalisation réel de 1' invention sous forme de circuit intégré, en se référant aux figures 3» 4- et 5- Dans ce mode de réalisation, une série de régions du type p, 100 à 106, sont diffusées dans un substrat du type n, 5 108, comme représenté, par l'un quelconque des procédés de fabrication de circuits intégrés bien connus. On provoque ensuite la croissance d'un revêtement d'oxyde 110 sur la totalité du fragment, puis les zones de grille des transistors à et les zones de contact 112 à 118 sont formées par corrosion de la cou-10 che 110 suivant des techniques bien connues. Les interconnexions métalliques 120 à 126 sont ensuite déposées, corrodées et alliées, sur la surface du fragment, pour former les grilles, interconnexions et contacts ohmiques désirés. Dans la forme d'exécution représentée, la borne d'entrée 14 15 (figure 1) est connectée à la région p, 100 et la borne de sortie 16 du circuit de la figure 1 est connectée à la région p, 106. L'interconnexion métallique 120 est siffectée à la phase de rythme 1 et l'interconnexion 124 à la phase de rythme 2. Les interconnexions 120 et 124 sont munies de cosses latérales 126 et 128, res-20 pectivement, qui s'étendent sur des parties des régions p, 100 et 103. Ces cosses sont destinées à augmenter la capacité grille-source des transistors et de manière à appliquer une énergie supplémentaire à partir des conducteurs de rythme 120 et 124 aux capacités Cg et C^, de manière à réemmagasiner l'énergie ti-25 rée de celles-ci dans les capacités suivantes. On remarquera que les capacités C^, Cg, et C^, représentées sur la figure 1, ne sont pas représentées sous forme d'éléments distincts sur les figures 3» 4- et 5« Oes capacités sont les capacités de Jonction, qui apparaissent naturellement dans un 30 circuit intégré aux bornes des diverses jonctions p-n et constituent des composantes inhérentes au circuit. Cette particularité constitue une caractéristique très avantageuse du mode de réalisation de l'invention décrit, étant donné qu'il n'est pas nécessaire de prévoir des capacités distinctes. 35 On remarquera, sur le mode de réalisation représenté sur la figure 3, que l'agencement particulier du fragment se prête bien à une répétition linéaire sur toute sa surface, de sorte que plusieurs cellules identiques peuvent être disposées de façon très compacte sur un fragment donné, pour assurer un coefficient d'uti-40 lisation maximal de la surface de fragment disponible. La zone 70 18929 a 2043689 hachurée par des double croix sur le côté droit de la figure 3 représente les composants et d'une seconde cellule montée en série avec la cellule qui a été décrite de façon détaillée. Dans un mode de réalisation préféré de l'invention, la su-5 perficie de fragment totale nécessaire pour chaque cellule est p > d'environ 86, 06 cm . Ceci est dû au fait que des dispositifs a géométrie minimale peuvent être utilisés pour constituer tous les transistors à effet de champ de la cellule, étant donné qu' aucun parcours de courant continu direct aboutissant à la masse 10 n'est nécessaire dans le montage, la puissance nécessaire pour faire fonctionner la cellule est minimale et réduite à la valeur nécessaire pour charger les diverses capacités intrinsèques associées aux noeuds A à E. Pour donner un exemple, la dissipation d'énergie prévue pour chaque cellule est inférieure à 0,150 mw/ 15 bit à des fréquences supérieures à 18 MHz. La gamme de fonctionnement préférée de la cellule décrite est supérieure à 30 MHz. Bien entendu, l'invention n'est nullement limitée au mode préféré de réalisation décrit ; elle est susceptible de nombreuses variantes, suivant les applications envisagées, sans qu'on 20 s'écarte pour cela du domaine de l'invention. 70 18929 9 2043689 KEVEflDIOATIOKS 1) Cellule de mémorisation de données, caractérisée en ce qu'elle comprend des premier, second et troisième moyens de connexion destinés à recevoir trois signaux d'entrée distincts, un premier moyen de commutation couplé avec le premier moyen de con-5 nexion et, capable, en réponse au signal d'entrée appliqué à celui-ci, de coupler le signal d'entrée appliqué au second moyen de connexion avec un premier moyen d'emmagasinage, un second moyen de commutation comportant des entrées de commande et, capable, en réponse à un signal emmagasiné dans ce premier moyen d' 10 emmagasinage et à un signal d'entrée appliqué au premier moyen de connexion, de transférer ce signal d'entrée dans un second moyen d'emmagasinage, lorsque l'une quelconque desdites entrées de commande est excitée, un troisième moyen de commutation capable, en réponse à un signal d'entrée appliqué au troisième moyen 15 de connexion, de transmettre des signaux emmagasinés dans le second moyen d'emmagasinage à un troisième moyen d'emmagasinage, Tin quatrième moyen de commutation comportant des entrées de commande et capable, en réponse à un signal emmagasiné dans le troisième moyen d'emmagasinage et à un signal d'entrée appliqué au 20 troisième moyen de commande, de provoquer le transfert de ce signal d'entrée dans un quatrième moyen d'emmagasinage où il est mémorisé, lors de l'excitation de l'une quelconque des dernières entrées de commande mentionnées, et un moyen de connexion de sortie couplé avec le. quatrième moyen d'emmagasinage. 25 2) Cellule de mémorisation de données suivant la revendica tion 1, caractérisée en ce que les moyens de commutation sont des transistors à effet de champ. 3) Cellule de mémorisation de données suivant la revendication 2, caractérisée en ce que les premier et troisième moyens 30 de commutation sont constitués chacun par un unique transistor à effet de champ, et en ce que les second et quatrième moyens de commutation sont constitués chacun par deux transistors à effet de champ montés en parallèle. 4) Cellule de mémorisation de données suivant la revendica-35 tion 3» caractérisée en ce qu'elle est constituée par un dispositif à circuit intégré formé sur un unique fragment de matériau semi-conducteur. 70 18929 10 2043689 5) Cellule de mémorisation de données suivant la revendication 4, caractérisée en ce que les moyens d'emmagasinage des signaux sont constitués par certaines capacités de jonction p-n inhérentes des composants respectifs du circuit intégré. 5 6) Cellule de mémorisation de données suivant la revendica tion 5» caractérisée en ce que les premier et_troisième moyens de connexion d'entrée sont destinés à recevoir des signaux d'entrée de phase de rythme déphasés entre eux de 90° et en ce que le second moyen de connexion d'entrée est destiné à recevoir un 10 signal d'entrée numérique, de sorte que ladite cellule de mémorisation de données se comporte comme line cellule de registre à décalage dynamique à deux phases de rythme et à grande vitesse. 7) Registre à décalage à circuit intégré constitué par un réseau formé d'une série de cellules de registre à décalage du 15 type décrit dans la revendication 6, caractérisé en ce que toutes ces cellules sont disposées sur un seul et même fragment de matériau semi-conducteur. 8) Registre à décalage ou appareil à circuit intégré capable de retarder un signal d'entrée d'un intervalle de temps prédé- 20 terminé, caractérisé en ce qu'il comprend des premier et second moyens d'interconnexion de phase de rythme, un moyen de connexion d'entrée, un moyen de connexion de sortie, un premier transistor à effet de champ dont la grille est couplée avec le premier moyen d'interconnexion et dont la source est couplée avec le moyen de 25 connexion d'entrée, un second transistor à effet de champ dont la grille est couplée avec le drain du premier et dont la source est couplée avec le premier moyen d'interconnexion, tin troisième transistor à effet de champ dont la grille est couplée avec le premier moyen d'interconnexion, dont la source est couplée avec 30 la source du second transistor à effet de champ, et dont le drain est couplé avec le drain de ce dernier, un quatrième transistor à effet de champ dont la grille est couplée avec le second moyen d'interconnexion et dont la source est couplée avec le drain des second et troisième transistors à effet de champ, un cinquième 35 transistor à effet de champ dont la grille est couplée avec le drain du quatrième, dont la source est couplée avec le second moyen d'interconnexion et dont le drain est couplé avec le moyen de connexion de sortie et un sixième transâfitor à effet de champ dont la grille et la source sont couplées avec le second moyen d'in-40 terconnexion et dont le drain est couplé avec le moyen de conne 70 18929 2043689 xion de sortie. 9) Registre à décalage à circuit intégré suivant la revendication 8, caractérisé en ce que les régions de source et de drain des transistors à effet de champ sont formées par des im- 5 puretés du type p diffusées dans un substrat semi-conducteur du type n. 10) Registre à décalage à circuit intégré suivant la revendication 9» caractérisé en ce que les moyens d'interconnexion sont constitués par des "bandes métalliques parallèles, disposées 10 sur la surface du dispositif à circuit intégré et comprenant, respectivement, des saillies formant cosses qui s'étendent sur des parties prédéterminées des régions de drain des second et troisième transistors à effet de champ, et des cinquième et sixième transistors à effet de champ, respectivement, de manière à 15 augmenter la capacité grille-source des premier et quatrième transistors à effet de champ de chaque cellule.