La présente invention concerne un système de traitement de données avec une pluralité de processeurs et, plus particulièrement, un système de traitement de données d'un type permettant dtinitialiser les processeurs. Etant donné que des systèmes d'ordinateur compligués à fonctionnement-souple ont été mis en pratique, la nécessité d'un renforcement de la fiabilité de ces systèmes s'est fait de plus en plus sentir. Dans ce but, un entretien programmé ou inspection de routine du système d'ordinateur s'est avéré très efficace, en dehors des perfectionnements apportés aux caractéristiques des pièces et composants constituant le système. Un système d'ordinateur classique fait l'objet d'un diagnostic automatique lors du stade d'initialisation pour détecter les défauts du système. En réponse a la détection d'un défaut, le fonctionnement du système est arrêté. On trouvera des détails sur le diagnostic d'un système au stade d'initialisation, dans un article de A M. Johnson intitulé "The Microdiagnostics for the IBM System 360 Model 30," IEEE TRANSACTIONS ON COMPUTERS, Vol. C-20 NO 7, pp. 798-803, juillet,l971. Un système plus efficace permettant ltentretien précédent a été récemment mis au point et peut être utilise en pratique. Dans ce système, un programme de diagnostic met en oeuvre le matériel ou le logiciel, de façon que le système soit amené à fonctionner dans les pires conditions. Il en résulte que les parties défectueuses sont détectées grâce a ce diagnostic et séparées du système, ce qui évite de procéder à des opérations erronées pendant que le système est en marche. Cependant, les techniques de diagnostic proposées ci-dessus se contentent simplement de procéder à la détection des parties défectueuses de façon les isoler du système avec un seul processeur. Par ailleurs, on a mis en utilisation un système qui comporte une pluralité de processeurs dans le but d'améliorer ses performances et sa fiabilité. On trouvera des détails sur la construction d'un système au stade d'initialisation dans ce systeme à multiprocesseurs dans "CONFI- GURATION CONTROL" des caractéristiques fonctionnelles du système IBM 370/Modèle 168, pp. 48-49, publié en 1976 par International Business Machine Corporation. Selon cette technique, une connexion d'interface parmi les processeurs est spécifiée par un commutateur de mode de système qui est prévu sur le panneau de commande. Puis, un commutateur de remise à zéro du système et un commutateur de charge, qui sont également prévus sur ce panneau, sont actionnés a la suite de façon à initialiser le système.Il en résulte que le système de microprocesseurs se trouve établi comme spécifié par le commutateur de mode, et que le logiciel est immédiatement introduit et exécute par les divers processeurs. Cependant, lorsque le système est mis en fonctionnement avec l'opération d'initialisation citée ci-dessus, il y a toujours le risque de panne pendant son fonctionnement. La présente invention a par conséquent pour objet de prévoir un système de traitement de données comportant une pluralité de processeurs qui soit exempt du risque de panne cité ci-dessus, de façon à assurer une fiabilité de fonctionnement élevée du système. Un autre objet de la présente invention est de prévoir un système de traitement de données qui exécute automatiquement un diagnostic du système au stade d'initiali sation. Un autre objet de la présente invention est de prévoir un système de traitement de donnée perfectionné qui puisse séparer automatiquement du système les processeurs trouvés défectueux a la suite du diagnostic. Un des aspects de la présente invention implique un système de traitement de données comportant une pluralité de processeurs qui sont tels que chaque processeur comprend un premier mode de détermination de la connexion d'interfaces parmi les processeurs de façon que la construction du système soit complétée au stade d'initialisa tion, et un second mode de détermination de la connexion d'interfaces parmi ces processeurs en réponse à la terminaison de la construction du système; - un moyen de désignation répondant à un signal d'initialisation provenant d'une unité extérieure agissant en processeur principal et produisant un signal de desi- gnalisation-d'initialisation pour au moins un sous-processeur restant lorsque le premier mode indique l'état de connexion;; - un premier moyen de contrôle pour vérifier que les conditions du processeur principal, en réponse au signal de désignation d'initialisation, sont normales; - un premier moyen de réception répondant au signal de désignation d'initialisation provenant du moyen de désignation du processeur principal lorsqu'un processeur agit en sous-processeur-,- avec le premier mode indiquant l'état de connexion; - un second moyen de contrôle pour vérifier que les conditions de chaque processeur, en réponse au signal de désignation d'initialisation reçu par le premier moyen de réception, sont normales; - un premier moyen de connexion pour établir la connexion avec le processeur principal du second mode en fonction des résultats du contrôle du second moyen de con trôle;; - un moyen de production de signaux de terminai son pour fournir un signal de terminaison au processeur principal en réponse à la fin du contrôle pour le sousprocesseur restant; - un moyen répondant au signal de terminaison provenant du moyen de production de signaux de terminaison lorsqu'un processeur est un processeur principal; - un second moyen de connexion pour établir la connexion avec le sous-processeur du second mode en réponse au signal de terminaison provenant du moyen de production de signaux de terminaison. La présente invention sera bien comprise à la lecture de la description suivante faite en liaison avec les dessins ci-joints dans lesquels La figure 1 représente un schéma sous forme de blocs d'un mode de réalisation de la présente invention; La figure 2 représente un schéma sous forme de blocs d'une partie du mode de réalisation de la figure L; La figure 3 est un schéma du circuit de la figure 2 avec davantage de détail; La figure 4 est un schéma plus détaillé d'une partie de la figure 3; La figure 5 représente une autre partie du mode de réalisation de la figure 1; et La figure 6 est un diagramme de temps permettant de décrire le fonctionnement du circuit de la figure 3. Dans toutes les figures, des références identiques représentent des éléments structurels semblables. En liaison maintenant avec la figure 1, un mode de réalisation de la présente invention comprend un panneau 1 de commande du système, qui sert d'interface à un opérateur avec le présent système pour en permettre le fonctionnement depuis l'extérieur, des unités centrales de traitement 2 et 3, et des mémoires principales 4 et 5. Les unités centrales de traitement 2 et 3 comportent des unités de commande d'exécution-6 et 7, des unités de commande d'en trée/sortie-8 et 9 et des unités de commande de système 10 et 11, respectivement. Les unités 10 et ll sont situées en tre les unités de commande d'exécution 6 et 7 et les unités de commande d'entree/sortie 8 et 9, et les mémoires principales 4 et 5 exécutent diverses opérations de commande.Plus spécifiquement, ces opérations de commande comprennent la commande des communications entre les unités de commande d'exécution 6 et 7, et entre les unités de commande d'exécution 6 et 7 et les unités de commande d'entrée/ sortie 8 et 9; une commande d'accès entre les unités de commande d'entrée/sortie 8 et 9 et les mémoires principales 4 et 5; une commande de configuration du système en réponse aux instructions données par le panneau 1 et les unités de commande d'exécution 6 et 7, et une commande du système. Les caractéristiques principales de fonctionnement du dispositif selon la présente invention concernent l'initialisation du système entre le panneau 1 et les unités centrales de traitement 2 et 3 par l'intermédiaire des interfaces 13 et/ou 14, et la commande de la connexion d'interface 12 entre les unités principales de traitement 2 et 3. En liaison avec la figure 2, un commutateur 21 de mode de fonctionnement de multiprocesseurs prévu sur le panneau 1 commande la connexion entre les unités centrales de traitement 2 et 3. Un commutateur d'initialisation de système 22 ou 22' commande l'initialisation du système. En outre, lorsque le commutateur 21 n'est pas actionné, les commutateurs 22 ou 22' peuvent initialiser les unités centrales de traitement 2 ou 3, respectivement. D'autre part,lorsque le commutateur 21 est actionné, le système entier comprenant les unités centrales de traitement 2 et 3 est initialisé. Cette dernière opération sera décrite plus en détail ci-après. On suppose maintenant que l'unité centrale de traitement 2 est connectée à une unité extérieure (non représen- tée) dans le mode de fonctionnement en ligne, et est placée dans le mode de fonctionnement sans diagnostic, et que le commutateur 21 prévu sur le panneau 1 est actionné. Dans ces conditions, le signal de sortie d'un premier circuit de détection de mode 23 valide une porte 24 de façon à initia liser la communication avec l'unité centrale de traitement 3. Pendant un certain laps de temps où la porte 24 est va lidée, si le commutateur 22 du panneau 1 est actionné, un signal d'initialisation traverse la porte 24 pour atteindre un circuit de réception 28.Le circuit 28 alimente un circuit de transmission 29 de façon à initialiser l'autre unité centrale de traitement 3 et en même temps commande un circuit de remise à zéro 31 de l'unité centrale de traitement 2. Lorsque l'unité centrale de traitement 3 est dans le mode de fonctionnement en ligne et dans le mode sans diagnostic, un signal détecté provenant d'un premier circuit de détection de mode 23' valide un circuit de porte 24' pour permettre le passage du signal d'initialisation provenant du circuit 29 de l'unité centrale de traitement 2 de façon qu'il atteigne un circuitde réception 30'. Lorsque le signal d'initialisation provenant du circuit 24 est reçu par le circuit de réception 28 ou 30,le circuit de remise à zéro 31 fonctionne de façon à initialiser l'unité centrale de traitement 2.Le circuit 31 provoque l'initialisation d'une opéra- tion de diagnostic par un circuit de commande de diagnostic 32, de façon à contrôler que les conditions de fonctionnement de l'unité centrale de traitement 2 sont normales. Le procédé de diagnostic est décrit en détail par Samir S. Husson dans son article intitulé "MICRO PROGRMMMING, Principles and Practices" publié en 1970 par PRENTICE-HALL INC., pp. 109 à 112. Lorsqu'il est confirmé que les conditions de fonctionnement de l'unité centrale de traitement 2 sont normales, un circuit d'attente 33 de cette unité de traitement attend un signal indiquant la fin de l'opération d'initialisation, signal provenant de l'unité centrale de traitement 3. D'autre part, l'unité centrale de traitement 3 transmet ce signal de fin d'initialisation à l'unité centrale de traitement 2 par l'intermédiaire d'un circuit de transmission 34' et du circuit de porte 24', et, en même temps commande, par l'intermédiaire d'un circuit d'attente 33', un circuit de commande 25' constitué de bascules 119 et 120,de portes ET 230 et 231 et d'une porte OU 219 représentés dans la figure 3. Le circuit 33' n'attend pas le signal de terminaison. Dès qu'un circuit de réception 35 reçoit le signal de terminaison provenant de l'unité centrale de traitement 3, un circuit de commande 25 ayant une structure semblable à celle du circuit 25' est établi par l'intermédiaire du circuit 33. Lorsqu'un signal de désignation de second mode est produit par un second circuit 26 ou 26', les circuits de commande 25 ou 25' actionnent des circuits de porte de communication 27 ou 27' de façon à permettre la communication avec les unités centrales de traitement 3 ou 2 depuis des circuits de commande de communication 36 ou 36'; chacun de ces circuits est constitué d'un sélecteur et de registres (non représentés). L'interface 12 d'intercommunication entre les unités centrales de traitement 2 et 3 comprend une interface d'initialisation 15 et une interface de communication 16. La commande d'initialisation du présent système sera maintenant décrite en détail en liaison avec les figures 3 à 6. On notera que dans la figure 3 les références 101 et 120 désignent des bascules; les références 201 à 231 des circuits logiques et les références 300 à 316 des lignes principales de signaux. De plus, on notera que dans la figure 6 les formes d'ondes sont celles de signaux provenant de composants correspondants. Un signal de mode de fonctionnement de microprocesseur désigne l'opération d'initialisation simultanée des unités centrales de traitement 2 et 3. Ce signal est fourni par une ligne de signaux 300 en réponse à la commande du panneau 1 (figure 2), lorsque le commutateur 21 est ac tionné. De plus, un niveau logique "1" apparaît sur une ligne de signaux 301 lorsque l'unité centrale de traitement 2 se trouve dans le mode en ligne, et un niveau logique "1" apparaît sur une ligne de signaux 302 lorsque l'unité centrale de traitement 2 se trouve dans le mode sans diagnostic. Il en résulte qu'un produit logique des signaux est produit sur les lignes 301 et 302 lorsque l'unité centrale de traitement 2 se trouve dans le mode en ligne et dans le mode sans diagnostic depuis le circuit de détection 23 et par l'intermédiaire d'une ligne de signaux 303. Un signal de mode destiné à déterminer la connexion ou la déconnexion de l'interface entre les unités centrales de traitement utilisé dans l'initialisation de ces unités centrales de traitement est transféré par la ligne de signaux 303 entre le circuit 23 et les circuits 24, 30 et 35. Le niveau logique "1" du signal de mode représentatif de l'état de connexion apparaît sur une ligne de signaux 305 (A dans la figure 6) lorsque le commutateur 22 (figure 2) du panneau 1 est actionne par un opérateur.Le signal de mode est différencié à son bord avant par la combinaison d'une bascule 101, de circuits ET 201 et 202 (voir B en figure 6), et la sortie de la porte 202 commande une bascule 105 du circuit de remise à zéro 31 et une bascule 114, de sorte que l'unité centrale de traitement 2 devient un processeur principal (C en figure 6) et en même temps, le circuit 29 fonctionne pour transmettre un signal de désignation d'initialisation à l'autre unité centrale de traitement 3 (figure 2), ou sous-processeur dont l'initialisation est commandée par le processeur principal 2. Le circuit de transmission 29 produit ce signal de désignation d'initialisation sur deux horloges utilisant les bascules 109 et 110 (D et E en figure 6). Lorsqu'un signal de la ligne de signaux 303 est au niveau logique "1", le signal de désignation d'initialisation peut passer par un circuit ET 214 et une ligne de signaux 310 pour atteindre l'unité centrale de traitement 3 (figure 2). Le signal de désignation est fourni à une ligne de signaux 307' de l'unité centrale de traitement 3 et est reçu par le circuit de réception 30'. Le circuit 30' accepte le signal de désignation lorsqu'un signal de ligne 303' est au niveau logique "1" et une bascule 103' et un circuit ET 206' produisent un signal différentiel de bord avant (F dans la figure 6).Il en résulte qu'un circuit de remise à zéro 31' est commandé par le circuit 30' et en même temps une bascule 114' est remise à zéro de façon à indiquer que l'unité centrale de traitement 3 n'est pas une unité principale de traitement. Dans le circuit 31', des bascules 105', 106' et 107' forment un signal de remise à zéro qui est maintenu au niveau logique "1" pendant trois périodes d'horloge (voir G, H et I en figure 6). Le signal ainsi formé est retardé d'une période d'horloge par une bascule 108' (J en figure 6) puis termine la remise à zéro et commande un circuit de commande de diagnostic 32' pour vérifier que le fonctionnement est normal, cela grâce à un circuit ET 208' (K en figure 6). Le resultat de l'exécution dans le circuit 32' sort en signal de fin de diagnostic (L en figure 6),en signal non détecté de défaut (M en figure 6) et en signal détecté de défaut dans les lignes de signaux 314', 315' et 316' respectivement. On notera que l'opération de diagnostic du processeur principal 2 est exécutée de la même façon parallèlement à celle du sous-processeur 3 en réponse au signal de désignation d'initialisation du processeur 2. La construction et le fonctionnement du circuit de commande de diagnostic 32 seront décrits en liaison avec une opération de diagnostic exécutée par des micro-instructions (appelées instructions) en se référant à la figure 4. Comme cela est représenté, le circuit 32 est constitué d'une mémoire de commande 37 pour mettre en mémoire des microprogrammes comprenant des microprogrammes de diagnostic, un registre d'adresses de lecture 39, un circuit de formation d'adresses de lecture 38, un registre de données de lecture 40, un décodeur 41 pour décoder les instructions lues dans la mémoire de commande 37, une bascule d'indication de fin de diagnostic 42, une bascule d'indication de détection de défaut 43, et une bascule d'indication de causes de défaut 44.Un circuit 52 devant faire l'objet d'un diagnostic comprend des registres 45 et 46, un circuit logique arithméti- que 47, un registre de décalage 48,un sélecteur 50, un groupe dé registres 51 et un registre 49 pour le débordement, le dépassement négatif, la détection de zéro et le bit de décalage provenant du circuit 47, et le registre de décalage 48. Ces circuits sont tous commandés par les signaux de sortie du décodeur 41. En réponse a la sortie d'un circuit ET 208,l'opération de diagnostic commence : le circuit de formation d'adresses 38 forme la première adresse de mémorisation d'instruction pour le programme de diagnostic de façon à lire l'instruction dans la mémoire de commande 37 du registre de données 40 par l'intermédiaire du registre d'adresses 39. L'instruction est décodée par le décodeur 41 et le circuit de commande établit les données du registre de données 40 dans les registres 45 et 46, par l'intermédiaire du sélecteur 50. Selon l'instruction lue dans le registre de données 40, une soustraction est commandée dans le circuit 47 alors qu'en même temps, la détection de zéro comme résultat produit à la sortie du circuit 47 est établie dans le registre 49.Répondant à l'instruction suivante, le circuit 38 détermine la quatrième adresse d'instructions en réponse au résultat de la détection de zéro du registre 49. En même temps, le numéro d'identification de l'étape de diagnostic est établi dans la bascule d'indication 44. Si la détection de zéro a été rapportée correctement au circuit 38,ce circuit forme la première adresse d'instruction pour l'instruction suivante de diagnostic, de sorte que cette instruction est exécutée. Si la détection de zéro est rapportée incorrectement, le circuit 38 forme l'adresse pour une instruction de rapport de détection d'erreur, et l'instruction est lue dans le registre d'adresse 39. Avec cette instruction les bascules 42 et 43 sont commandées par le décodeur 41. Les bascules 42 et 43 produisent un signal de fin de diagnostic, un signal non détecté de défaut, et un signal de tecté de défaut par l'intermédiaire des lignes de signaux 314, 315 et 316, respectivement.Les fonctions du circuit logique arithmétique 47, de l'unité de décalage 48, du grou pe de registres 51, et des trajets de données interconnec tant les composants du système font l'objet d'un diagnostic par comparaison du contenu du registre 45 avec celui du registre 46 par le circuit 47. De cette façon, lorsque tous les diagnostics sont terminés, une instruction est exécutée pour commander la bascule 42 et indiquer qu'aucune erreur ne s'est produite dans l'unité centrale de traitement 2. Lorsqu'une détection de défaut est rapportée par le circuit 32', une bascule 111 est commandée par l'intermédiaire de circuits ET 209' et 211' du circuit 34' de fa çon à indiquer que le processeur ayant fait l'objet d'un diagnostic est défectueux. Si l'unité centrale de traitement 2 agit en processeur principal (la bascule 114 est au niveau logique "1"), la défaillance de l'unité principale de traitement 2 est rapportée à l'autre unité centrale de traitement 3 par l'intermédiaire d'un circuit ET 216 et d'une ligne de signaux 312. La ligne de signaux 312 est connectée à une ligne de signaux 306' de l'unité centrale de traitement 3 qui n'est pas un processeur principal.Le signal de la ligne 312 est différencié à son bord avant par des circuits ET 203' et 204' et une bascule 1021, puis commande une bascule 111' par 11 intermédiaire du circuit OU 211'. Il est utilisé pour interrompre l'initialisation de l'unite centrale de traitement 3 qui n'est pas un processeur principal, étant donné qu'une défaillance est détectée dans l'unité centrale de traitement 3 fonctionnant en unité principale Lorsqu'une non détection de défaut est rapportée par la ligne de signaux 315, le circuit de transmission 34' produit un signal de rapport de fin d'exécution destiné à l'unité centrale de traitement 2 du processeur principal, lorsqu'elle n'est pas un processeur principal. Ce signal ainsi produit est transmis par des lignes 313' et 308 à l'unité centrale de traitement 2. Dans le circuit 34' ,les sorties des bascules 112' et 113' sont maintenues au niveau logique "1" pendant deux périodes d'horloge. Un produit lo gique du signal de la ligne 303 et du signal de sortie de la bascule 112 est produit sur la ligne 313' par un circuit ET 217'. Ce produit logique devient un signal de rapport de terminaison, indiquant que l'initialisation de l'unité centrale de traitement 3 est terminée. Une bascule 113' sert à commander, par l'intermédiaire du circuit OU 219, la bascule 120' pour commander la connexion/déconnexion de l'interface entre les unités centrales de traitement après terminaison de la construction du système. Aussitôt après le rapport d'une non détection de défaut, le circuit d'attente 33 attent le signal de rapport de terminaison provenant de l'unité centrale de traitement 3. Un signal d'état de l'unité centrale de traitement 3 des tine à déterminer la connexion/déconnexion de l'interface entre les unités centrales de traitement, utilisé dans l'exécution du processus d'initialisation est appliqué au circuit d'attente de rapport 33 par les lignes 311' et 309. Le niveau logique "0" du signal d'état commande la déconnexion de l'interface entre les unités centrales de traitement, ce qui se traduit par le fait qu'une bascule 118 est commandée par l'intermédiaire de portes 222,225 et 227. Si une ligne de signaux 309 se trouve au niveau logique "1", le circuit d'attente de rapport 33 est commandé. Ce circuit 33 est constitué de portes 223, 224, 225, 226 et 227 et des bascules 116, 117 et 118, et un oscillateur 232 produit une impulsion avant une période de répétition de 0,5 seconde. Tout d'abord, la bascule 116 est commandée par l'interme- diaire du circuit ET 223 (P en figure 6). La première impul sion de l'oscillateur 232 commande la bascule 117 par l'intermédiaire du circuit ET 224. Lors de la réception du signal de fin d'initialisation, les bascules 116 et 117 sont remises à zéro par une bascule 119. Si la bascule 117 est réglée au niveau logique "1" et que l'impulsion passe au niveau logique "1", la bascule 118 est commandée par les portes 226 et 227. Cela indique que l'unité centrale de traitement 3 ne fournit aucune réponse. Le signal de rapport de fin d'initialisation fourni par l'unité centrale de traitement 3 à l'unité centrale de traitement 2 par les lignes 313' et 308' est reçu par le circuit 35 de l'unité centrale de traitement 2. Le circuit de réception 35 connecte les lignes de signaux 308 et 303 à un circuit ET 220 où le produit logique des deux signaux des lignes 308 et 303 donne un signal représentatif de la connexion. Le signal de connexion est différencié au bord avant par une bascule 104 et un circuit ET 221 (Q en figure 6) de façon à commander la bascule 115 (R en figure 6). Un circuit OU 228 reçoit la somme logique de la sortie de la bascule 118 et de la sortie de la bascule 115. Le résultat de cette somme logique commande la bascule 119 par l'intermédiaire d'une porte 229 (S en figure 6). Lorsque la bascule 119 est au niveau logique "1", le circuit de réception 35 et le circuit d'attente 33 sont remis à zéro. En réponse à un niveau logique "1" de la bascule 119, si la bascule 115 est au niveau logique "1", la porte ET 230 passe au niveau:logique "1". Cet état indique que le signal de fin d'initialisation est appliqué depuis l'unité centrale de traitement. La sortie du circuit ET 230 commande la bascule 120 par l'intermédiaire du circuit OU 219. Le circuit constitué des portes 230, 219, 229 et de la bascule 119 sert à connecter l'interface entre les unités centrales de traitement utilisées après la construction du système comprenant le processeur comme processeur principal. Le produit logique des sorties de la bascule 120 et de la bascule 111 et du signal de la ligne 303 est donné par une porte ET 218. Le produit logique de la porte ET 218 est donné sur une ligne 304 en signal représentant la connexion/déconnexion entre l'unité centrale de traitement 2 et l'unité centrale de traitement 3 après terminaison de la construction du système. Le produit logique du signal de la ligne 304 et du signal de sortie du circuit de commande de communication 36 est produit par la porte 27. Le produit logique de la ligne 304 désigne la communication avec l'autre unité centrale de traitement 3, alors que le signal de sortie du circuit 36 désigne la communication provenant de l'autre unité centrale de traitement 3. Le mode de réalisation précédent de la présente invention concerne un système de traitement de données utilisant deux unités centrales de traitement (l'unité centrale de traitement 2 et l'unité centrale de traitement 3). Cependant, la présente invention s'applique à un système utilisant trois unités centrales de traitement ou plus. Comme cela a été décrit précédemment, dans la présente invention, chaque processeur victime d'une défaillance capitale ou d'une défaillance possible est séparé du système de multitraitement en fonction du résultat du diagnostic exécuté par les processeurs individuels, ce qui se traduit par une amélioration de la fiabilité du système. La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de variantes et de modifications qui apparaîtront à l'homme de l'art. REVENDICATIONS 1 - Système de traitement de données ayant une pluralité de processeurs, caractérisé en ce que chaque processeur (2, 3) comporte un premier mode de détermination de la connexion des interfaces (12) parmi les processeurs de façon que la construction du système soit complétée au stade d'initialisation, et un second mode de détermination de la connexion des interfaces (-12) parmi les processeurs en réponse à la terminaison de la construction du système; en ce qu'il comprend un moyen de désignation (29) répondant à un signal d'initialisation appliqué depuis une unité extérieure agissant en processeur principal et produisant un signal de désignation d'initialisation appliqué à au moins un des sousprocesseurs restants lorsque le premier mode indique l'état de connexion; - un premier moyen de contrôle (32) pour contrôler que les conditions du processeur principal sont normales en réponse au signal de désignation d'initialisation; - un premier moyen de réception (30') répondant au signal de désignation d'initialisation transmis à partir du moyen de désignation du processeur principal lorsqu'un processeur agit en sous-processeur avec le premier mode indiquant l'état de connexion;; - un second moyen de contrôle (32') pour'contrôler que les conditions de chacun des#processeurs sont normales en réponse au signal de désignation d'initialisation reçu par le premier moyen de réception; - un premier moyen de connexion (27) pour établir le second mode d'état de connexion avec le processeur principal basé sur le résultat du contrôle du second moyen de contrôle; - un moyen de production de signal de terminaison (34', 24') pour fournir un signal de terminaison au processeur principal en réponse à la terminaison du contrôle du sous-processeur restant; - un moyen (25) répondant au signal de fin d'ini- tialisation transmis par le moyen de production de signal de terminaison lorsqu'un processeur est un processeur principal; et - un second moyen de connexion (26) pour établir le second mode d'état de connexion avec le sous-processeur en réponse au signal de terminaison provenant du moyen de production de signal de terminaison.