La présente invention concerne un dispositif pour la transmission de valeurs de mesure analogiques et d'informations numériques selon la technique de multiplexage par répartition dans le temps. Dans un dispositif connu de ce type (voir "Prospekt TELEMIN" de la firme Ziegler, 407, Rheydt), on adopte le procédé de multiplexage par répartition dans le temps habituellement utilisé actuellement et dans lequel l'attribution des informations numériques transmises au récepteur a lieu en transmettant une adresse à cinq bits avec chaque information. Les informations disponibles sont "multiplexées" et trains mises successivement l'une après l'autre. Au début du télégramme à impulsions, on a une impulsion de départ avec laquelle la commande du récepteur peut être synchronisée. Pour la production et le traitement du télégramme à impulsions, des frais importants doivent être consentis pour le système logique. Dans le dispositif connu, pour la sortie et la mémorisation des signaux analogiques (valeurs de mesure), on dispose sur chacune des deux cartes de sortie analogiques présentes, quatre convertisseurs numérique/analogique qui présentent continuellement quatre valeurs de mesure sous forme analogique (0 à 10 mA ou O à 20 mA) comme signal de commande ou pour le traitement ultérieur avec un enregistreur ou un instrument indicateur. Le grand nombre de convertisseurs numérique/ analogique utilisés pour la récupération et la mémorisation des valeurs de mesure analogiques, de même que le grand nombre de mémoires ou d'enregistreurs numériques dans la partie de réception et de reproduction du dispositif connu rendent ce dernier très coûteux. La présente invention a pour objet de simplifier considérablementla construction du dispositif décrit ci-dessus tant dans sa partie enregistrement et émission que dans sa partie réception et reproduction, en particulier, en supprimant les adresses et, en même temps, en utilisant mieux la capacité de transmission du fait que l'on peut effectuer n'importe quelle transmission mixte de plusieurs valeurs de mesure et informations sans pour autant altérer la fiabilité de la transmission. Suivant l'invention, on réalise cet obJet comme décrit ci-après. La suppression des adresses permet de simplifier 1;s partie' enrcgistrement et émission du fait de la suppression du géné raseur d'adresses. D'autre part, l'alternance des bits de synchronisation de manière rythmée assure une grande sécurité contre les erreurs ; par exemple, dans le premier et le deuxième groupe de bits de chaque train d'impulsio-s, on peut prévoir chaque fois un bit de synchronisation, ces bits servant, ensemble, à assurer la synchronisation du train d'impulsiors. L'état logique est modifié ou alterné avec chaque de but du train d'impulsions.Seuls les deux bits de synchronisation subissent ce changement se répétant continuellement dans tout le train d'lmplsions. Vis-à-vis des mosaiques de bits de synchronisation statiques utilisées jusqu'à présent dans les équipements de multiplexage par répartition dans le temps (voir, par exemple, le périodique allemand VFl 4/73, page 28), la synchronisation adoptée suivant l'invention offre une possibilité d'identification beaucoup plus sûre. On obtient un temps de captage particulièrement court pour la synchronisation du fait que le circuit logique numérique de synchronisation de rythme et de contrôle de la partie réception et reproductioll (lorsqu'il identifie des bits de synchronisation) contrôle en même temps les bits d'informations voisins à la parité valable,tandis qu'il ne déclenche aucune synchronisation si le bit de contrôle se révèle noll valaiJIe. De la sorte, un essai de synchronisation qui, peu de temps après (par exemple, pour 2 s), notamment après le passage d'un train d'impulsions, se révélerait non valable, est interrompu. En outre, en faisant passer à volonté la transmission entre des informations numériques et des valeurs de mesure analogiques, on exploite efficacement la capacité de transmission du dispositif, De la sorte, on peut également concevoir librement les dispositifs de transmission de valeurs de mesure et d'informations. Enfin, il ne faut plus qu'un convertisseur numérique/ analogique pour récupérer les valeurs de mesure analogiques dont la mémorisation est avantageusement effectuée, lorsqu'elles sont récupérées; par de simples mémoires analogiques à courte durée qui ne sont pas aussi coûteuses que les dispositifs connus comportant chacun une mémoire numérique et le convertisseur numérique/analogique correspondant pour chaque canal analogique. A cet égard, on se référera avantageusement à la clescriptioil ci-après. Lorsque, sur plusieurs canaux, tous les bits d'informations ne possèdent que l'état H ou l'état L, le bit de contrôle prend chaque fois l'état opposé, de sorte qu'il y a suffisamment de flancs de bits pour pouvoir corriger la position de phase du rythme rétabli dans la partie de réception et de reproduction pour la synchronisation. Dans le cas d'une défectuosité dans le circuit de transmission, deux erreurs peuvent se produire. L'état H ou l'état L peut apparaître continuellement à l'entrée du récepteur. En conséquence, le générateur de bits de contrôle doit être conçu de telle sorte que le bit de contrôle prenne l'état H lors de la transmission d'états distincts L. Inversement, le bit de contrôle doit prendre l'état L lorsque tous les bits d'informations transmis possèdent l'état H. Lorsque le dispositif de contrôle de parité de la partie réception et reproduction est également conçu dans ce sens, un dérangement dans le circuit de transmission, en particulier, une rupture de Iigne, est identifié immédiatement et le signal permanent défectueux à l'entrée du récepteur n'est plus transmis aux sorties.Si, par exemple, à un mot de code constitué de six bits d'informations prenant ensemble l'état L, on attribue le bit de contrôle L qui apparait également lorsque tous les six bits d'informations prennent l'état H, on ne peut alors identifier, comme défectuosité du circuit de transmission, une rupture de ligne provoquant, à l'entrée du récepteur, une série permanente d'états L et, par conséquent, on interprète alors ce mot de code. En revanche, avec le système avantageux suivant l'invention, par exemple, en plus des six bits d'informations d'un canal du train d'impulsions se répétant de manière cyclique, on utilise le bit transmis en dernier lieu du canal précédent pour produire le bit de contrôle.Ensuite, par exemple, pour sept bits de me me état logique, on produit un bit de contrôle d'un état logique opposé, Si bien qu'un état logique L statique provoqué par une rupture de ligne à l'entrée du récepteur est identifié immédiatement comme non valable. Toutefois, une telle production de bits de contrôle n'est possible qu'avec un nombre impair de bits d'informations. On obtient ce nombre impair de bits d'informations en utilisant une fois de plus pour la production du bit de contrôle, le dernier bit d'information du groupe de bits d'informations transmis pré cédemment. En outre, de la sorte, au moins un changement de bit est assuré à l'intérieur de chaque groupe de bits d'informations, notamment lorsque tous les bits d'informations transmis ont l'état H ou l'état L, ce qui offre l'avantage d'obtenir, en une série dense, les flancs de bits avec lesquels on peut corriger enper"ìne'rela position de phase du synchronisateur de rythme dans la partie réception et reproduction. De la sorte, conjointement avec le bit de synchronisation alterné et l'interrogation alternée, on évite d'une manière fiable, la répétition d'une synchronisation défectueuse avec des bits de synchronisation préalablement échangés. Ce n'est qu'après avoir répété une synchronisation avec succès que le deuxième élément de contrôle de synchronisation permet l'interprétation des informations aux sorties parallèles du transformateur série/parallèle. Ensuite, la décision de transmettre des informations ou une valeur de mesure avec chaque groupe de bits d'informations, est prise uniquement par l'introduction ou le retrait de la carte d'entrée d'informations appartenant à chaque groupe de bits d'informations. De la sorte, on assure aisément n'importe quelle transmission mixte d'informations et de valeurs de mesure sans modifier le câblage du dispositif. La réalisation pratique de l'invention, telle qu'elle est décrite ci-après, offre l'avantage particulier de réduire sensiblement les frais techniques de montage. Si, notamment après la charge du condensateur de mémoire par le convertisseur numérique/analogique, les raccordements sont séparés par les deux interrupteurs analogiques, le condensateur de mémoire peut alors maintenir la tension qui lui est appliquée et qui est proportionnelle au signal de valeur de mesure rétabli (c'est-à-dire rétabli de la forme numérique à la forme analogique) comme tension de circuit-porte du transistor à effet de champ au cours d'une importante période (plusieurs périodes de train d'impulsions) de sorte que, indépendamment de l'amplificateur opérationnel, le courant émis par le transistor à effet de champ peut être maintenu constant.Le circuit-porte du transistor à effet de champ ne prélève aucun courant de conmnde,si bien que l'entrée du circuit-porte à haute résistance du transistor à effet de champ et l'interrupteur analogique bloqué ne provoquent aucune décharge importante du condensateur de mémoire. Grâce au montage de l'amplificateur opératonnel sous forme d'un "miroir de tension", la tension d'alimentation ne doit pas avoir la grande précision et la grande stabilité habituellement indispensablesdans d'autres conditions et, principalement, il ne faut qu'une seule tension d'alimentation et la charge peut être raccordée à la terre d'un seul côté. De la sorte, on peut effectuer très aisément un traitement ultérieur numérique éventuellement souhaité des valeurs de mesurc. L'invention sera décrite ci-après d'une manière plus détaillée en se référant aux dessins annexés dans lesquels la figure 1 est un schéma synoptique d 'un exemple de réalisation de la partie enregistrement et émission du dispositif suivant l'invention; la figure 2 est un schéma synoptique d'un exemple de réalisation de la partie réception et reproduction du dispositif suivant l'invention ; la figure 3 illustre un exemple de réalisation détaillé du transformateur série/parallèle, ainsi que du circuit logique de synchronisation de rythme et de contrôle dans la partie réception et reproduction de la figure 2;; la figure 4 illustre un exemple de réalisation détaillé d'une section de la partie réception et reproduction de la figure 2, notamment d'un étage du dispositif d'adaptation et de mémDrisation an alogique des signaux de valeurs de mesure, y compris un étage du démultiplexeur analogique la figure 5 montre des diagrammes illustrant la formation de bits de contrôle, la figure 5a illustrant un dispositif du type habituellement connu jusqu'à présent, tandis que la figure 5b illustre un exemple de réalisation du dispositif suivant l'invention, et les figures 6a et b illustrent deux trains d'impulsions successifs complets, y compris les bits de synchronisation, dans l'exemple de réalisation en cause du dispositif suivant l'invention. Les flèches appliquées aux différentes lignes illustrées indiquent chaque fois le sens du flux du signal. Suivant la figure I, quatre cartes d'entrée d'informations enfichables MEK1 - MEK4 comportent chacune six entrées d'informations E1 - E6 , E7 - E12, E13 - E18 et E19 - E24 qui sont raccordées, via les interrupteurs S1 - S6, S7-512 S13-S18 et S19-S24, aux sorties d'informations A1-A6, A7-A12 > A13-A18 et A19-A24, tandis que le potentiel L est appliqué, via les commutateurs unipolaires US1, US2, US3 et US4, aux sorties de commutation UA1, UA2, UA3 et UA4. Comme représenté schématiquement à la figure 1, les cartes d'entrée d'informations ME1-ME4 peuvent être introduites dans des jacks SB1-SB4 avec leurs sorties d'informations A1-A6, A7-A12, A13-A18 et A19-A24 dans des jacks d'informations B1-B6, B7-B12 B13-B18 et B19- B24, de même qu'avec leurs sorties de commutation UA1-UA4 dans des jacks de commutation U131-UB4 et avec des entrées de commutation 5E 1-5F4 dont la fonction sera également décrite ci-après. - Les jacks B1-B24 sont tous raccordés directement aux entrées parallèles d1un transformateur parallèle/série PSW réalisé, de préférence, sous forme d'un registre à décalage et dont la sortie estraccor déeà 1 'entrée d 'un étetteur de fréquence sonore (non représenté) dont le signal de fréquence sonore émis est modulé en amplitude de façon connue en soi par le transformateur parallèle/série PSW. Ce signal d'émission de fréquence sonore modulé en amplitude est appliqué à un point SPu d'où il est transmis, par exemple, via une ligne métallique, à la partie réception et reproduction (voir figure 2). En outre, suivant la figure 1, de quatre entrées de valeurs de mesure MWE1-MWE4, des lignes se dirigent vers un multiplexeur analogique AM d'une structure connue en soi et qui n'est représenté que schématiquement. La sortie du multiplexeur analogique AM est raccordée à une entrée d'un convertisseur analogique/numérique ADU dont l'autre entrée est sollicitée par un générateur de rythme TG via une connexion à fiches.- Les sorties enfichables du convertisseur analogique/ numérique A DU sont à leur tour raccordées, via un commutateur multipolaire de valeur de mesure/information MMU, aux entrées parallèles du transformateur parallèle /série PSW. Une entrée de commande StE du commutateur multipolaire de valeur de mesure/information MMU est raccordée, via les jacks de commutation UB1-UB4, aux sorties de commutation UA1-UA4. Dans le cas des cartes d'entrée d'informations MEK1-MEX4, deux autres sorties du générateur de rythme TG sont dirigées vers les jacks 5B1-8B4 ou vers une entrée séparée du transformateur parallèle/série PSW. La partie d'enregistrement et d'émission illustrée à la figure 1 fonctionne de la manière suivante Lorsqu'une information numérique, c'est-à-dire H ("1" logique ou potentiel positif d'alimentation) ou L ("0" logique ou potentiel négatif d'alimentation), est chaque fois appliquée aux entrées d'informations El-E24des cartes d'entrée d'informations MEX 1-MEX4, en actionnant les commutateurs S1-S24 au moyen du générateur de rythme TG et via les entrées de commutation SE-SE4, ces informations sont envoyées vers le transformateur parallèle/série PSW, puis elles sont émises d'une manière correspondante, c'est-à-dire en partant d'un cas dans lequel seules des informations numériques doivent être transmises. Plus exactement, tous les six commutateurs des différentes cartes d'entrée d'informations MEK1-MEK4 sont chaque fois actionnés simultanément, cette opération étant effectuée par le générateur de rythme TG pour toutes les cartes d'entrée d'informations MEK1-MEK4 successivement d'une manière cyclique par un signal de rythme de canal (à chaque carte d'entrée d'information , correspond un canal de multiplexage par répartition dans le temps) ayant le niveau H (potentiel positif d'alimentation).Dès lors, en ce qui concerne les commutateurs S1-S6, S7-S12, S13-Sl8 et S19 24' toutes les cartes d'entrée d'informations MEX1-MEX4 fonctionnent par commandes successives et grâce au générateur de rythme TG à la manière d'un multiplexeur de sorte que, à la sortie du transformateur parallèle/ série PSW, on a un train d'impulsions de multiplexage par répartition dans le temps comportant quatre groupes de six bits d'informations chacun attribués également chacun à une des informations numériques apparais sant aux entrées d'informations E1-E En outre, dans le train d'impulsions, à chaque groupe ou à chaque canal de six bits d'informations, un bit de contrôle ou de parité en vue de déterminer les erreurs de transmission est appliqué à la fin, tandis qu'un bit de synchronisation est appliqué au départ afin de synchroniser exactement la partie de réception et de reproduction avec le train d'impulsions qui est dès lors constitué, au total, de 32 bits ou de 32 impulsions. Le bit de contrôle et le bit de synchronisation sont chaque fois ajoutés, par commande et par le générateur de rythme TG, dans le transformateur parallèle/série PSW, comme on l'expliquera en se référant à la figure 4. En cas d'une défectuosité du circuit de transmission, deux erreurs peuvent se produire. L'état H ou l'état L peut apparaître en permanence à l'entrée du récepteur. Le générateur de bit de contrôle doit alors être conçu de telle sorte que, lors de la transmission d'états distincts L, le bit de contrôle prenne l'état H. Inversement, le bit de contrôle doit prendre l'état L lorsque tous les bits d'informations transmis possèdent l'état H. Lorsque le générateur de bit de contrôle du récepteur est programmé dans ce sens, une interruption du circuit de transmission, en particulier, une rupture de ligne, est immédiatement identifiée et le signal permanent défectueux apparaissant à l'entrée du récepteur n'est plsss transmis aux sorties. En conséquence, comme le montre la figure 4a, une production de bits de contrôle à partir de six bits est très désavantageuse. Le bit de contrôle L appartient à un mot de code constitué de six états L. Lorsque, par suite d'une rupture de ligne, une série permanente d'états L apparat à l'entrée du récepteur, l'information défectueuse est néanmoins identifiée et interprétée comme valable. Lors de la mise en oeuvre de la présente invention, outre les six bits d'informations d'un canal groupe de bits d'informations), on utilise le dernier bit transmis du canal précédent pour la production des bits de contrôle. Comme le montre la figure 4b, pour sept bits d'informations de même état ou de même niveau logique, un bit de contrôle de l'état opposé est produit. Un état statique L provoqué par une pertur bation de ligne est immédiatement identifié comme non valable à l'entrée du récepteur. Cette production de bits de contrôle n'est néanmoins possible qu'avec un nombre impair de bits d'informations.Dès lors, la particularité de la production de bits de contrôle suivant l'invention réside dans le fait que, pour la production de bits de contrôle, on utilise une fois de plus le dernier bit du groupe de bits d'informations transmis précédemment afin d'obtenir un nombre impair de bits d'informations de base. En outre, la production de bits de contrôle a lieu par voie paire, c'est-à-dire que, s'il y a un nombre pair de bits d'informations L ou s'il n'y a absolument aucun bit d'information L, le bit de contrôle prend l'état L. En outre, de la sorte, dans chaque groupe de bits d'informations (canal), au moins un changement de bits est assuré, même lorsque tous les bits d'informations transmis possèdent l'état H ou l'état L. Dès lors, on a, en une série dense, des flancs de bits avec lesquels on peut corriger couramment la position de phase du synchronisateur de rythme TS (voir également l'exposé donné à propos de la figure 3). On décrira à présent l'introduction des bits de synchronisation suivant l'invention dans le train d'impulsions en se référant à la figure 6. Les figures 6a et 6b montrent chacune un train d'impulsions complet (constitué de quatre canaux ou groupes de bits Gr. 1 Gr. 4) de l'exemple de réalisation précédent du dispositif suivant l'invention, le train d'impulsions de la figure 6a précédant chronologiquement celui de la figure Ób. Dans ce cas, les bits de synchronisation sont chaque fois les bits désignés par S des canaux ou groupes 1 et 2 dans chaque train d'impulsions. L'état logique des bits de synchronisation S est modifié ou alterné avec le début de chaque train d'impulsions, de sorte que les bits de synchronisation du train d'impulsions de la figure 6a prennent l'état 1 (ou H), tandis que ceux du train d'impulsions de la figure Gb prennent l'état 0 (ou L). Cette modification de l'état logique des bits de syn cbronjs-ation est effectuée par un simple étage de relaxation bistable (fipflop) qui est renversé avec chaque début de train d'impulsions. Dans tout le train d'impulsions, les deux bits de synchronisation S exclusivement subissent cette modification (se répétant continuellement) de l'état logique. Vis-à-vis des mosaïques de bits de synchronisation statiques utilisées jusqu a présent dans les installations de multiplexage par répartition dans le temps, la caractéristique de la synchronisation adoptée suivant l'invention signifie une possibilité d'identification beaucoup plus sûre, car il est absolument exclu que deux autres bits subissent cette modification caractéristique dans le train d'impulsions, ce qui pourrait provoquer une synchronisation défectueuse. Les deux bits (caractérisés par "0") des groupes 3 et 4 ne sont pas utilisés et conservent constamment l'état "L". Si l'on ne doit transmettre que des informations numériques et aucune valeur de mesure, le commutateur multipolaire de valeur de mesure/information MMU est simultanément ouvert constamment notamment par sollicitation de son entrée de commande StE de potentiel L via les commutateurs unipolaires successivement fermés US1-US4, de sorte que le transformateur parallèleZsérie PSW ne reçoit, à ses entrées parallèles, que des informations numériques. Lorsque, par contre, on ne doit transmettre que des valeurs de mesure, à l'aide du rythme de canal émis par le générateur de rythme TG, les valeurs de mesure analogiques appliquées aux entrées MWE1-MWE4 du multiplexeur analogique AM sont successivement émises vers le convertisseur analogique/numérique ADU d'où elles sont amenées, sous forme de valeurs de mesure numériques, au commutateur multipolaire de valeur de mesure/information MMU, chaque valeur de mesure (voir figure 1) correspondant à un mot de code à six bits au à un canal du train d'impulsions.Dans ce cas, les commutateurs unipolaires US1-US4des cartes d'entrée de données MiK1-MEK4 ne sont pas actionnés, c'est-à- dire qu'à l'entrée de commande StE du convertisseur de valeur de mesure information MMU, en raison du montage interne, est appliqué un potentiel H (potentiel positifd'alimentatien), de sorte que les bits de valeurs de mesure se formant en parallèle arrivent au transformateur parallèle/série PSW d'où ils sont émis pour moduler l'émetteur (non représenté) qui émet alors des signaux de fréquence sonore modulés en amplitude d'une manière correspondante vers le point SPU au début du circuit de transmission. Un avantage particulier de l'invention réside dans la possibilité d'utiliser les quatre groupes présents dans chaque train d'impulsions et constitués chacun de six bits d'informations pour une transmission dite "mixte" d'informations et de valeurs de mesure. Aussi longtemps qu'aucune carte d'entrée d'information MEK1 MiK4 n'est introduite, l'entrée de commande StE du convertisseur de-valeur de mesure/information MMU reçoit le potentiel H, de sorte qu'il est fermé pendant tous les quatre temps de canaux correspondant aux quatre groupes de six bits d'informations et ainsi, seules les valeurs de mesure numériques obtenues à partir du convertisseur analogique/ nun;ériqueADU sont mémorisées dans le transformateur parallèle/ série PSW. Toutefois, si, par exemple, on ne doit transmettre que des informations avec le premier groupe de six bits d'informations, seule la première carte d'entrée d'information Met1 est introduite. Par le premier rythme de canal et par le générateur de rythme TG, les interrupteurs S1-Sg et US1 sont alors fermés dans la carte d'en-trée d'information MEX1 de sorte que, d'une part, les informations apparaissant aux entrées E1-E6 sont dirigées vers le transformateur parallèle/série PSW tandis que, d'autre part, avec le commutateur unipolaire US1, le signal L est transmis simultanément et d'une manière particulièrement simple à l'entrée de commande StE du commutateur multipolaire de valeur de mesure /information MMU, de sorte que ce dernier s'ouvre en excluant ainsi la transmission simultanée inopportune d'une (première) valeur de mesure numérique (par l'entrée de valeur de mesure MWE1). Si les autres cartes d'entrée d'informations ne sont pas introduites, les valeurs de mesure sont alors cependant ensuite transmises suivant les entrées de valeurs de mesure MWE2-MWE4. La décision de transmettre des informations ou une valeur de mesure avec chaque groupe de bits d'informations, est dès lors prise uniquement par l'introduction ou le retrait de la carte d'entrée d'information appartenant à chaque groupe de bits d'informations. Si la carte d'entrée d'information correspondante n'est pas introduite, son commutateur unipolaire correspondant US1 ne peut être actionné par le générateur de rythme TG, puisqu'aussi bien il n'est absolument pas présent dans la partie d'enregistrement et d'émission ; dès lors, l'entrée de commande StE du commutateur de valeur de mesure/infor mation MMU n'est pas pour autant actionnée et, par conséquent, le commutateur de valeur de mesure/information MMU lui-même reste fermé pour diriger la valeur de mesure numérique du convertisseur analogique/numérique A DU vers le transformateur parallèle/série PSW. Si, par contre, on introduit une carte d'entrée d'information, son commutateur unipolaire USi est actionné dans chaque cas par le générateur de rythme TG. Dès lors, on peut avantageusement effectuer n'importe quelle transmission mixte d'informations et de valeurs de mesure sans modification du câblage. Suivant la figure 2, le train d'impulsions transmis arrive dans la partie de réception et de reproduction via un point de réception EPu et, via un récepteur monté préalablement (non représenté), il arrive dans un transformateur série/parallèle SPW. Le transfor mateur série/parallèle SPW est raccordé, par six lignes de sortie AL1 -AL6, aux entrées des cartes de sortie/mémorisation d'informations MASpKI MASpK4 via des connexions à fiches indiquées schématiquement. Une unité de lignes de commande StL4 (représentée schématiquement par une seule ligne) raccorde une autre sortie parallèle du transformateur série/paralLèle 5PW à un circuit logique de synchro- nisation de rythme et de contrôle UTSL, notamment à un dispositif de contrôle U de ce circuit, ce dispositif etant, à son tour, raccordé, via les lignes de commande StL2 et StL3, à un synchronisateur de rythme de bit et de canal TS sollicité directement, via une autre ligne de com -mande StL1, par le train d'impulsions reçu en EPu pour en récupérer le rythme de synchronisation. Une autre sortie du dispositif de contrôle Ü commande un convertisseur numérique/analogique DAU via une ligne de commande (enfichable) StL5. Six autres entrées (enfichables) du convertisseur numérique/analogique DAU sont raccordées aux six lignes de sortie A L1 -AL6 du transformateur série/parallèle SPW. La sortie du convertisseur numérique/analogique DAU est raccordée à un démultiplexeur analogique ADM, ainsi qu'à un dispositif d'adaptation et de mémorisation analogique SpAnp monté en parallèle à la suite de ce démultiplexeur en vue de la mémorisation analogique de courte durée et l'adaptation des signaux de valeurs de mesure analogiques rétablis à des points d'utilisation situés aux sorties des valeurs de mesure MWA1-MWA4. On peut également envisager avantageusement une sortie numérique supplémentaire de chaque valeur de mesure transmise en raccordant, aux lignes de sortie AL1-AL6 du transformateur série/ parallèle SPW, une carte séparée de sortieZmémorisation d'informations prévue pour la sortie d'informations numériques. En d'autres termes, 1.l sortie numérique de la valeur de mesure a lieu aisément du fait que, parallèlement à la carte de sortie de valeuride mesureXest est introduite la carte de sortie d'informations pour le même groupe de bits d'informations. Dès lors, la sortie de la valeur de mesure a lieu simultanément sous la forme analogique et sous la forme numérique. Le synchronisateur de rythme de bit et de canal TS commande, via une autre ligne de commande à quatre conducteurs StL6, d'une part, le démultiplexeur analogique ADM et, d'autre part, chaque carte de sortie/mémorisation d'informations MASpX 1-MASpK4, chaque fois via une entrée de commande séparée StE1-StE4, c'est-àdire que chaque carte de sortie/mémorisation d'informations est commandée par un rythme de commande séparé. Dans ce cas, la ligne de commande StL6 fournit le rythme de canal récupéré à l'aide duquel le démultiplexeur analogique ADM applique successivement les valeurs de mesure analogiques récupérées à partir du convertisseur numérique/analogique DAU aux mémoires analogiques correspondantes à courte durée sous forme de condensateurs de mémoire dans le dispositif d'adaptation et de mémorisation analogique SpAnp ou fait passer les informations numériques du transformateur série/parallèle SPW vers chaque mémoire numérique sur la carte correspondante de sortie/mémorisation d'informations MASpX. La récupération du rythme a lieu de la manière suivante dans le circuit logique de synchronisation de rythme et de contrôle UTSL A l'état non synchronisé, le synchronisateur de rythme TS essaie d'identifier le début du train d'impulsions via la ligne de commande StL3 au moyen du dispositif de contrôle U dans l'unité de lignes de commande StL4. Dans cette phase, un compteur de bits et de canaux Z (voir figure 3) du synchronisateur de rythme TS est positionné à zéro. Dès que le début du train d'impulsions est identifié, le circuit de contrôle U émet, via la ligne de commande StL3, une impulsion de démarrage vers le compteur de bits et de canaux Z du synchronisateur de rythme TS, de sorte que ce dernier commence à tourner. Le même processus de contrôle se répète avec chaque nouveau train d'impulsions. En outre, au cours de chaque temps de canal et via l'unité de lignes de commande StL4 , le dispositif de contrôle U effectue un contrôle de la parité valable du groupe de bits d'informations transmis dans le canal en cause et, en cas de parité non valable, il empêche, via la ligne de commande StL5, la sortie des informations transmises par le convertisseur Ilumérique lanalogique DAU. Dans ce cas, les bits arrivant en série au point de réception EPu sont contrôlés constamment, via la ligne de commande StL1, par le synchronisateur de rythme TS afin d'en corriger constamment la position de phase. En se référant à a figure 3, on décrira à présent un schéma plus précis du circuit logique de synchronisation de rythme et de contrôle UTSL conjointement avec le transformateur série/parallèle SPW. Le transformateur-série /parallèle SPW est réalisé sous forme d'un registre à décalage SR qui, comme on peut le constater en détail à la figure 3, est constitué de deux parties. Une de ces parties, à savoir la plus grande, comporte huit étages recevant chacun un bit et, ensemble, tous les bits d'un groupe ou d'un canal du train d'impulsions (voir figure 6), notamment un premier étage Si pour le bit de synchronisation, les étages 2 à 7 6i-li pour les bits d'informations et un huitième étage Pi pour le bit de contrôle ou de parité.L'autre partie du registre à décalage SR ne comporte que deux étages, notamment un étage Si 1 pour le bit de synchronisation du groupe de bits immédiatement précédent ou du canal précédent du train d'impulsions, de même que l'étage 6i 1 pour le dernier bit (dans ce cas, le sixième) également du groupe de bits immédiatement précédent. Aux entrées d'un dispositif de contrôle de parité PP, sont raccordés non seulement les étages 6i 1 et Pi du registre à décalage SR, mais également la sortie. de l'étage 6i 1 du registre à décalage SR, ce qui signifie que, pour le contrôle de parité, on utilise encore une fois le dernier bit (dans ce cas, le numéro 6)de chaque groupe de bits précédent et, en fait, du groupe de bits suivant. Le dispositif de contrôle de parité lui-même est constitué d'un seul- élément logique comprenant un plus grand nombre de portes OU exclusives. Aux sorties des différents étages du registre à décalage SR, on peut chaque fois lire les bits en parallèle. Dans la description ci-après, on supposera qu'entre la partie émission\et réception, aucune synchronisation n'est encore réalisée : le contrôle de synchronisation a lieu de telle sorte que les deux étages Si et Si 1 du registre à décalage SR soient interrogés simultanément à l'aide de deux portes OU exclusives EX1 et EX2. Un organe de synchronisation de rythme TSG, qui est essentiellement un monoflop, établit une concordance de phases via la ligne de commande StL 1 entre les bits du train d'impulsions apparaissant au point de réception EPu et le rythme d'un générateur de rythme de bits TE fonctionnant en continu. Malgré son fonctionnement continu, le générateur de rythme de bits TE ne peut faire avancer le compteur de bits et de canaux à -plusieurs étages Z monté à la suite , étant donné que ce compteur est maintenu à zéro par un premier élément de contrôle de synchro flisation SU1 souks forme d'un circuit flip-flop D monté comme registre à décalage avec un deuxième élément de contrôle de synchronisation SU2 (également sous forme d'un circuit flip-flop D), jusqu'à ce que cet élément reçoive une impulsion d'une porte NI montée en série et dont les entrées sont sollicitées par le dispositif de contrôle de parité PP et une porte OU. Dès lors, les éléments logiques EX1, EX2 et OU forment un comparateur binaire comparant le signal de sortie de l'étage de relaxation bistable KS avec le contenu des étages Si et Si 1 du transformateur série/parallèle SPW, ces étages étant prévus pour les bits de synchronisation du groupe de bits en cours et du groupe de bits immédiatement précédent. En ce qui concerne le compteur Z, il s'agit d'un compteur binaire qui, au total, passe par 32 états. A partir du compteur Z, à l'aide d'un compteur annulaire (non représenté), on obtient les quatre rythmes de canaux (voir figure 6) . En conséquence, une seule fois par passage du train d'impulsions, notamment, après le comptage de 32 bits, on voit apparaître un flanc positif à la sortie du compteur Z. Suite à l'application d'un signal positif à l'entrée de rythme de l'élément de contrôle de synchronisation SU1 , le signal appliqué à son entrée D est capté. La première synchronisation sera à nouveau décrite ci-après en se référant à la figure 3. Le compteur Z est maintenu dans sa position initiale, c'est-à-dire qu'un signal positif reste statique à la sortie. Ce signal positif maintient constamment l'élément de contrôle de synchronisation SU1 en circuit. Si la sortie d'un étage de relaxation bis table KS monté à la suite du compteur Z sous forme d'un circuit flip-flop D, possède l'état H, les portes OU exclusives EX1 et EX2 fonctionnant à la manière d'un comparateur binaire présentent, à leurs sorties, l'état L lorsque des bits présentant l'état H se trouvent dans les deux étages S. et S. 1 du registre à décalage SPW.Dès lors, en i i-i ce qui concerne les deux bits identifiés venant des étages Si et Si 1 ' il peut s'agirdes bits de synchronisation recherchés S. Lorsque les sorties des portes OU exclusives EX1 et EX2 possèdent toutes deux l'état L , la sortie de la porte OU prend également l'état L. Lorsque, en ce qui concerne les bits se trouvant dans les deux étages Si et Si 1 , il s'agit, en fait, des bits de synchronisation recherchés, les bits d'informations du groupe 1, arrivant simultanément dans les étages "6i" et "6i-1" du registre à décalage SR, y compris les derniers bits d'informations du groupe précédent, doivent présenter une parité valable. La porte NI ne produit alors l'état H que si le contrôle de synchronisation et le contrôle de parité effectué par le dispositif PP sont "valables". L'élément de contrôle de synchronisation SU1 prend l'état H et fait démarrer le compteur Z. Après le passage de 32 bits, on voit à nouveau apparaître, à la sortie du compteur Z, un flanc positif par lequel l'étage de relaxation KS est renversé en prenant l'état initial L. En même temps, suite à l'apparition du flanc positif à la sortie du compteur Z, la sortie de la porte OU est à nouveau interrogée par l'élément de contrôle de synchronisation SU1 .Etant donné qu'entre-temps, la sortie de l'étage de relaxation XS, raccordée aux portes OU exclusives EX 1 et EX2 a pris l'état L, les deux étages Si et Si 1 possèdent également l'état L afin d'effectuer une comparaison valable. Si la comparaison est valable, les bits présents dans les deux étages S. et Si 1 sont identifiés avec la sécurité maximale comme i i-I bits de synchronisation. Lorsque le contrôle de parité est à nouveau positif, on voit à nouveau apparaître l'état H à la sortie de la porte NI, tandis que, en outre, le compteur Z reste libéré et que la sortie de l'élément de contrôle de synchronisation SU2 prend également l'état H. C'est toujours le cas lors de deux contrôles successifs valables des bits de synchronisation. Ce n'est qu'à partir de ce moment qu'un circuit logique suivant une porte NON-ET montée à la suite du deuxième élément de contrôle de synchronisation SU2 peut brancher les impulsions de rythme jusqu'aux groupes de sortie de telle sorte que les informations apparaissent aux sorties. A cet égard, il est question de bits de synchronisation alternés ,car l'état des bits S change avec chaque train d'impulsions (voir également figure 5), ainsi que par une interrogation alterné, car l'état utilisé comme comparaison à la sortie de l'étage de relaxation KS change également après le passage d'un train d'impulsions. Aussi longtemps que le compteur Z est positionné et que le récepteur se trouve dans un état non synchronisé, tous les bits passant par les deux étages S. et Si 1 du registre à décalage SR sont interrogés à l'état aléatoire existant à la sortie de l'étage de relaxation KS. Très probablement, la configuration désirée des bits apparaît plusieurs fois dans le train de bits transmis sans qu'il s'agisse pour autant des bits de syn chronisa tion désirés S. Dans ce cas, il est question de "bits de synchronisation préalablement échangés". Toutefois, normalement, la commande fait démarrer le compteur Z en effectuant un essai de synchronisation qui est interrompu lorsque, après le passage d'un train, les bits ne prennent pas l'état inverse dans les étages S. et 5i-1 De la sorte, le temps de captage que met le récepteur pour trouver les bits de synchronisation réels S, serait sensiblement raccourci. Par contre, avec le système PCM suivant l'invention, le temps de captage est raccourci du fait que déjà le premier essai de synchronisation cesse lorsque les bits d'informations appliqués simultanément (des étages "6i" -"1." et ne 1") ne donnent aucune parité valable. Dans ce cas, le nombre d'essais de synchronisation défectueux est réduit de moitié, car le circuit du type représenté à la figure 3 ne peut effectuer un essai de synchronisation que lorsque les bits d'informations venant des étages "li" - "6i" et "6i " ont une i i-1 parité valable. Il en résulte un temps de captage plus court après la mise en circuit du système PCM ou après un défaut de synchronisation. En d'autres termes, lorsque des bits de synchronisation préalablement échangés apparaissent dans les deux étages Si et Si 1 du registre à décalage SR, il est statistiquement probable à 50% que les bits d'informationsappliqués simultanément présentent une parité non valable. Par suite du contrôle de parité s'effectuant simultanément dans le dispositif de contrôle de parité PP, le contrôle peut identifier la mosaique de bits appliquée comme non valable. Le temps de captage de la synchronisation est raccourci du fait que, dans 50% des cas dans lesquels apparaissent des bits de synchronisation préalablement échangés, un essai de synchronisation ne peut guère être effectué que si le contrôle de parité simultané est non valable. La figure 4 illustre un étage du dispositif d'adaptation et de mémorisation analogique à plusieurs étages SpAnp pour la mémorisation analogique de courte durée et l'adaptation des signaux de valeurs de mesure analogiques rétablis aux points d'utilisation,y compris une partie du démultiplexeur analogique ADM. Avec son entrée d'inversion (-), un amplificateur opérationnel OP est raccordé, via une résistance R1,à une entrée E1 qui, à son tour, est raccordée à la sortie du convertisseur numérique/analogique DAU de la figure 2. L'entree de non-inversion (t) de l'amplificateur opérationnel OP est raccordée au point central d'un diviseur de tension constitué de deux résistances R3 et R4, ce diviseur de tension étant raccordées une extrémité, au potentiel positif d'alimentation (+) et, à l'autre extrémité, à une autre borne d'entrée E2 de l'étage X cette autre borne étant également raccordée à la sortie du convertisseur numérique/ analogique DAU, de sorte qu'une tension de commande UE se trouvant entre les entrées E1 et E2 vient uniquement du convertisseur numérique/ analogique DAU.La tension de commande UE est rapportée au potentiel zéro d'alimentation (0 V), mais en fait au moyen d'une tension de référence ajoutée Uref stable vis-à-vis du zéro et nécessaire pour ne pas dépas- ser l'intervalle toléré des tensions d'entrée de l'amplificateur opérationnel OP fonctionnant d'une manière asymétrique. En outre, l'entrée d'inversion (-) de l'amplificateur opérationnel OP est raccordée, via une résistance R1 et un interrupteur analogique S2, entre les points C et D, à une résistance de détermination de courant RS afin de pouvoir interroger la tension réglée à cette dernière résistance. Une tension de commande fournie à I'entrée du circuit constituant la source de courant (dans ce cas, le signal de sortie du convertisseur numérique/analogique) réapparaît à la sortie d'un amplificateur tampon où elle est fournie à la résistance de détermination de courant Rs. Cette tension de commande fait passer, par la résistance Rs, un courant défini passant sous forme d'un courant constant dans le point d'utilisation RL. L'amplificateur opérationnel OP est monté à la manière d'un "miroir de tension", de sorte qu'il ne faut qu'une tension d'alimentation qui, en outre, ne doit pas avoir la précision et la stabilité habituellement requises dans d'autres conditions. Un autre avantage de ce système réside dans le fait que le point d'utilisation peut être raccordé d'un seul côté au potentiel de la masse. Un "point de rotation" également appelé "potentiel fixe virtuel", pour l'inversion est, dans ce cas, la tension qui est produite au moyen du diviseur de tension R3, R4 entre le potentiel positif d'alimentation (+) et la limite inférieure de modulation de la tension de commande UE, cette tension étant fournie à l'entrée de non-inversion ) de l'amplificateur opérationnel OP.Par suite du potentiel fixe virtuel produit avec le diviseur de tension R3, R4, une modification de la tension d'alimentation se déplace de telle sorte que la tension d'entrée ou de commande UE apparaisse toujours avec la même valeur (mais inversée) à la résistance de détermination de courant RS. En conséquence, la tension d'alimentation du dispositif d'adaptation peut varier dans de larges limites sans influencer le fonctionnement de ce dispositif.L'expression "miroir de tension", utilisée dans la présente spécification, souligne l'application particulièrement originale de l'amplificateur opérationnel d'inversion OP, c'est-à-dire que la tension de commande Fournie à l'entrée du circuit constituant la source de courant est appliquée en étant inversée ("miroir") dans la zone située en dessous de la tension positive de fonctionnement. Comme axe du "miroir", on a un potentiel fixe virtuel.produit par les résistances Rj et R4, ce potentiel changeant avec la tension de fonctionnement. Contraitement aux circuits habituels constituant des sources de tension et fonctionnant avec des amplificateurs opérationnels de non-inversion, l'amplificateur opérationnel OP est, dans ce cas, un amplificateur opérationnel d'inversion. A la sortie de l'amplificateur opérationnel OP, entre le point A et le point B, on prévoit un autre interrupteur ana logique 1 qui est adapté en face de l'interrupteur analogique déjà mentionné S2 entre les points C et D. Les interrupteurs analogiques Slet S2 sont chaque fois tranchés ensemble par le synchronisateur de rythme TS via les lignes de commande StL6 par lesquelles passe le rythme de canal. Dès lors, les deux interrupteurs analogiques S 1 et S2 appartiennent flnalement au démultiplexeur analogique ADM. Entre le point B et l'entrée d'un transistor à effet de champ (FET) MOS (= semi-conducteur d'oxyde métallique) de canal P, se trouve un des raccordements d'une mémoire analogique à courte durée sous forme dun condensateur de mémoire C dont l'autre raccordement est sollicité par le potentiel positif d'alimentation (+). La tension réglée au point B de la porte du transistor à effet de champ FET (environ -1 à -4 V) est déterminante pour le courant débité par ce transistor à effet de champ FET. Cette tension de porte est nécessaire pour le transistor à effet de champ (FET) MOS de canal P, c'est-à-dire- du type à accumulation et, grâce à cette tension, la sortie de l'amplificateur opérationnel OP monté en série se trouve toujours dans l'intervalle de modulation toléré. Si, après la charge du condensateur de mémoire C par le convertisseur numérique/analogique DAU, les raccordements A/B et C/D sont interrompus par les interrupteurs analogiques S1 et le le condensateur de mémoire C peut maintenir, comme tension de porte du transistor à effet de champ FET et pendant une longue période, la tension qui lui est appliquée et qui est proportionnelle au signal de valeur de mesure rétabli, (c'est-à-dire rétabli de la forme numérique à la forme analogique) de sorte que, indépendamment de l'amplificateur opérationnel OP, le courant débité par le transistor à effet de champ FET peut être maintenu constant. La porte du transistor à effet de champ FET ne nécessite notamment aucun courant de commande, de sorte que le courant passant par la résistance de détermination de courant RS et le courant ailant à la résistance de charge ou d'utilisation RL via un transis tor bipolaire Tr (voir ci-après) sont identiques. Dans ce cas, l'entrée de porte à haute résistance du transistor à effet dé champ FET et l'inter rupteur analogique bloqué S1 ne provoquent aucune décharge importante du condensateur de mémoire C.Pendant le temps d'ouverture des inter rupteurs analogiques S1 et S2 de l'étage en cause, le même amplificateur opérationnel OP peut être utilisé pour régler, de manière cyclique et pour d'autres valeurs de mesure, des étages semblables (non représentés) de mémorisation et de sortie à transistors à effet de champ, cette caractéristique n'étant pas illustrée dans tous ses détails dans la présente spécification, cependant qu'elle peut être aisément envisagée en se référant à la figure 4. Tel qu'il a été décrit, le circuit constituant une source de courant fonctionne également sans le transistor Tr monté à la suite du transistor à effet de champ FET (montage en cascade), car la source de courant doit notamment fournir un courant à ce point important que la dissipation de puissance pour le transistor à effet de champ FET seul serait trop importante. Le fonctionnement de principe du circuit n'en subit pour autant aucune modification. REVENDICATIONS 1. Dispositif pour la transmission d'informations numériques et de valeurs de mesure analogiques selon la technique de multiplexage par répartition dans le temps, de préférence, via une ligne de télécommunication au moyen d'un canal de fréquence sonore, ce dispositif comportant, d'une part, une partie d'enregistrement et d'émission et, d'autre part, une partie de réception et de reproduction, la partie d'enregistrement et d'émission envoyant des groupes de bits d'informations, de même que des bits de contrôle et de synchronisation vers la partie de réception et de reproduction via un émetteur se trouvant dans un circuit de transmission au moyen de primo des unités d'entrée d'informations et/ou secundo des unités d'entrée de valeurs de mesure avec un multiplexeur analogique monté à la suite et un convertisseur analogique/ numérique monté à la suite de ce multiplexeur, ainsi que tertio un transformateur parallèle/série raccordé aussi bien aux unités d'entrée d'informations qu'au convertisseur analogique/numérique, la partie de réception et de reproduction comprenant primo un transformateur série/ parallèle monté à la suite d'un récepteur, secundo des unités de sortie d'informations montées à la suite de ce transformateur etlou tertio une unité de sortie de valeurs de mesure, une unité de conversion numérique/ analogique, une unité de mémoire d'un temps de mémorisation d'au moins plusieurs périodes de trains d'impulsions, de même qu'un démultiplexeur étant situés entre cette unité de sortie de valeurs de mesure et le transformateur série/parallèle, caractérisé en ce que la partie-d'enregistrement et d'émission comprend un générateur de rythme commandant les unités d'entrée d'informations, les unités d'entrée de valeurs de mesure, le multiplexeur analogique, le convertisseur analogique/numérique, de même que le transformateur parallèlelsérie de telle sorte que les groupes de bits d'informations sont transmis sous forme de canaux d'un train d'impulsions se répétant de manière cyclique, un dispositif en vue de transmettre. en les inversant. les bits de synchronisation dans un train d' impulsions sur deux , de même qu'une unité de commutation de valeur de mesure/information en vue d'utiliser sélectivement différents groupes de bits d'informations du train d'impulsions pour la transmission d'informations ou de valeurs de mesure numériques, tandis que la partie de réception et de reproduction comprend un circuit logique de synchronisation de rythme et de contrôle, de même qu'un dispositif utilisant chaque fois le bit de synchronisation avec le bit de contrôle pour la synchronisation, de même que des unités de mémoire analogique à courte durée formant l'unité de mémorisation entre le démultiplexeur analogique monté à la suite d'un seul convertisseur numériqueZanalogique et l'unité de sortie des valeurs de mesure. 2. Dispositif selon la revendication 1 comportant un générateur de bits de contrôle disposé dans la partie d'enregistrement et d'émission, chaque groupe de bits d'informations étant constitué d'un nombre pair de bits d'informations, caractérisé en ce que le générateur de bits de contrôle produit le bit de contrôle de chaque groupe de bits d'informations à partir de tous ses bits d'informations et du dernier bit d'information de chaque groupe précédent. 3. Dispositif selon l'une quelconque des revendications 1 et 2, caractérisé en ce que le circuit logique de synchronisation de rythme et de contrôle comporte un dispositif de contrôle de parité et de synchronisation, de même qu'un synchronisateur de rythme de canal et de bit, le synchronisateur'de rythme comportant un élément de synchronisation de rythme raccordé à l'entrée du transformateur série/ parallèle afin d'établir une concordance de phases entre les bits du train d'impilsions appliqués au transformateur série/parallèle et le rythme d'un générateur de rythme de bitsmonté immédiatement à la suite de l'élé- ment de synchronisation de rythme, ce générateur de rythme de bitssol- licitant, à son tour, un compteur de rythme de canal et de bit qui, avec sa sortie, d'une part, fournit directement le rythme de canal et est raccordé, d'autre part, à un étage de relaxation bistable, le dispositif de contrôle de synchronisation et de parité comportant un dispositif de contrôle de parité raccordé aux sorties émettant les bits d'informations du groupe de bits en cours et le dernier bit d'information du groupe immédiatement précédent, de même qu'à la sortie du bit de contrôle du transformateur série/parallèle, ainsi qu'un comparateur binaire comparant le signal de sortie de l'étage de relaxation bistable avec le contenu du groupe de bitsxen cours et du groupe de bits immédiatement précédent du transformateur série/parallèle pour les bits de synchronisation, les sorties du dispositif de contrôle de parité et du comparateur binaire étant raccordées, via un élément logique, à l'entrée d'un premier élément de contrôle de synchronisation dont une sortie est raccordée à une entrée de déblocage du compteur et dont l'autre sortie est raccordée à un deuxième élément de contrôle de synchronisation dont la sortie forme une des entrées d'un autre élément logique, tandis que son autre entrée est raccordée à la sortie du compteur. 4. Dispositif selon l'une quelconque des reven dications 2 et 3, caractérisé en ce que le transformateur série/parallèle est un registre à décalage dont les étages mémorisent successivement, à partir de J 'entrée, le bit de synchronisation, les bits d'informations et le bit de contrôle du groupe de bits en cours, de même que le bit de synchronisation et le dernier bit d'information du groupe de bits immé diatement précédent. 5. Dispositif selon l'une quelconque des reven dications 1 à 4, les unités d'entrée d'informations étant des cartes d'entrée d'informations enfichables avec les interrupteurs attribués aux entrées d'informations-, caractérisé en ce que l'unité de commutation de valeur de mesure/information comprend chaque fois un commutateur unipolaire pour chaque carte d'entrée d'information, ce commutateur pouvant être actionné en synchronisme avec les interrupteurs des entrées d'informations de la carte d'entrée d'informations en cause par le géné rateur de rythme, de même qu'un commutateur multipolaire de valeur de nie sure /information situé entre le convertisseur analogique/numérique et le transformateur parallèle/série, ce commutateur multipolaire étant chaque fois amené en position d'ouverture par le commutateur unipolaire qui est actionné. 6. Dispositif selon l'une quelconque des reven dications 1 à 5, ce dispositif comportant un dispositif d'adaptation à étages parallèles prévu dans la partie de réception et de reproduction en vue d'adapter les signaux de valeurs de mesure analogiques rétablis aux points d'utilisation, le nombre d'étages correspondant au nombre de valeurs de mesure caractérisé en ce que chaque étage du dispositif d'adaptation qui émet un courant proportionnel à chaque valeur de mesureocomporte une unité d'adaptation au moyen de laquelle, en cas de tension d'alimen tation asymétrique, le point d'utilisation peut être raccordé à la terre d'un seul côté tandis que, en cas d'un point d'utilisation à forte résistance, la tension disponible peut être pleinement utilisée. 7. Dispositif selon la revendication 6, caractérisé en ce que en vue de transformer une tension proportionnelle à la valeur de mesure à la soriie de la mémoire analogique correspondante à courte (luxée en un courant proportionnel à la valeur de mesure, chaque. étage du dispositif d'adaptation comporte un transformateur tension/courant comportant un transistor à effet de champ MOS de canal P dont le drain est raccordé à la base d'un transistor bipolaire NPN entre le collecteur duquel et le potentiel positif d'alimentation (+) est située une résistance de détermination de courant, tandis que son émetteur forme la sortie de l'étage du dispositif d'adaptation, la mémoire analogique à courte durée étant un condensateur de mémoire pouvant être chargé, via un premier interrupteur analogique intégré appartenant au démultiplexeur analogique, à une tension proportionnelle à la valeur de mesure, en étant interrogé par l'électrode de porte du transistor à effet de champ, le dispositif d'adaptation comprenant un amplificateur opérationnel au moyen duquel le condensateur de mémoire de chaque étage peut être mis en circuit pendant une courte durée via le premier interrupteur analogique intégré, de même qu'un deuxième interrupteur analogique appartenant également au démultiplexeur analogique et au moyen duquel la prise de la résistance de détermination de courant, qui est raccordée au collecteur du transistor NPN, peut être mise en circuit via une deuxième résistance prévue à l'entrée d inversion de l'amplificateur opérationnel, cette entrée étant raccordée, via une troisième résistance, à la sortie du conyrertisseur numériquefanalogique, tandis que l'entrée de non-inversion de l'amplificateur opérationnel est raccordée à la prise d'un diviseur de tension pouvant être sollicité, d'une part, par le potentiel positif d'alimentation (+) et, d'autre part, par une tension correspondant à la limite inférieure de modulation du convertisseur numérique/analogique, l'amplificateur opérationnel étant prévu pour l'ensemble des étages du dispositif d'adaptation avec son circuit situé devant le premier et le deuxième interrupteur analogique. 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé en ce qu'il comporte un dispositif supplémentaire commandé par le circuit logique de synchronisation de rythme et de contrôle afin d'émettre, en outre, les valeurs de mesure transmises sous forme numérique, ce dispositif supplémentaire étant une unité supplémentaire de sortie d'informations.