La presente invention concerne un système de télécommunication pourvu d'un multiplexeur permettant de transmettre des données entre une unité de traitement centrale et plusieurs unités périphériques placées à distance de cette unité centrale. Ce système de communication comprend un dispositif de balayage autorisant de façon sélective et répétitive, la transmission de données en provenance ou à destination des lignes de communications reliées aux unités périphériques. Une mémoire permet de mettre en mémoire les données reçues ou les données à transmettre après passage de ces derniers dans la mémoire tampon associée à chacune des lignes de communications. Un système de mise en file reçoit du dispositif de balayage l'adresse de la ligne de communication à l'égard de laquelle le dispositif de balayage ou analyseur se trouve dans l'état de transmission des données de cette ligne vers l'unité centrale ou inversement.En réponse à la fin de la file, on réalise pendant certains intervalles de temps le transfert de données entre l'unité centrale et la mémoire tampon ou entre cette unité centrale et le dispositif de balayage. Cette disposition permet de dissocier le fonctionnement correspondant au transfert de données de l'unité centrale vers les mémoires tampons, du fonctionnement associé au transfert de données des mémoires tampons vers le dispositif de balayage. Un des avantages présentés par un tel système est la possibilité de pouvoir être modifié lorsque change l'environnement technologique. Ce résultat est atteint par une conception modulaire du système avec la possibilité d'assurer des connexions électriques de multiples façons. Ainsi, les unités connectées peuvent elles être réalisées de telle sorte que les données en provenance de ces unités transitent par une interface électrique commune adaptée au reste du système. Quand vient à changer l'environnement, c'est-à-dire le type d'unité périphérique, appelé encore terminal, ou le système de connexion au réseau, il suffit de modifier la seule interface électrique et une modification du système de programmation n'est plus requise. Ce résultat permet au système de télécommunicationation d'accepter que lui soient rattaches des terminaux de type nouveau faisant usage de codes différents, sans que soit requise une modification des programmes existants. De la même façon, le système est indépendant du protocole de transmission. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un organigramme du système de télécommunication (PCS) selon l'invention. Les figures 2a et 2b réunies illustrent le système de connexion au réseau. Les figures 3a et 3b réunies illustrent le schéma du contrôleur utilisé dans le PCS de la présente invention. La figure 4 est une vue scheiatique et générale de l'analyseur du PCS de l'invention. La figure 5 représente dans le détail certains des composants de la figure 4. La figure 6 facilite la compréhension du fonctionnement du système Les figures 7A, 7B, 7C réunies illustrent de façon détaillée les composants de la figure 4. Transfert de données du processeur au système de balayage La figure 1 illustre la façon dont les données sont transférées depuis la mémoire 220 d'une unité centrale de traitement de l'information 200 appelée encore processeur vers le dispositif de balayage (ou analyseur) 201 du système de télécommunications PCS au moyen du bus de données 202 et des circuits de raccordement de canal 205 sous la commande de l'unité de commande 204. Du dispositif de balayage 201, les données sont transmises à une des lignes telle que 203 ou 215, appartenant au groupe des 32 lignes susceptibles d'être connectées au dispositif de balayage 201. Cette opération de transmission des données est quelquefois appelée Emission; elle ne fera pas l'objet d'une description détaillée vu qu'elle l'est déjà dans le brevet des E.U.A. 4.038.642.A noter que, pour l'unité centrale 200, le système PCS apparait comme l'une des unités d'entrée/sortie, ou l'une des unités de commande indiquée dans ce brevet américain. Lors de la description du mouvement des multiplets de données entre le processeur et le PCS, nous supposerons que le mode de communication en vol de cycle (CS) est utilise, et que précédemment une instruction d'opération d'entrée/sortie (opération E/S) a été délivrée dans le processeur, et aussi que la commande entrée/sortie appropriée et les informations de commande associées à cette instruction ont déjà été transférées au PCS. A titre d'exemple, nous supposerons que l'instruction d'opération E/S a été émise pour un dispositif d'entrée/sortie connecté à la ligne de communication de sortie de l'analyseur 203. Nous supposerons également que le processeur ainsi que le contrôleur 204 du PCS sont tous deux occupés initialement à d'autres tâches. A un certain moment, l'analyseur 201 envoie une demande d'interruption au contrôleur 204 lui disant qu'il a besoin d'autres données pour les transmettre sur la ligne de communication 203. A la suite de cette demande d'interruption, la tâche en cours d'exécution par le microcode de commande dans la mémoire du contrôleur est interrompue, et le programme de commande se branche sur une routine de traitement d'interruption d'émission. Cette routine de traitement d'interruption provoque l'apparition de l'adresse de la ligne de communication à l'étage de sortie de la file d'attente d'interruption pour être transférée via le bus d'entrée de données du contrôleur (DBI) 44, les registres 148 et 150, et l'ALU 152, aux registres RO et R1 de l'empilage de registres 102 du contrôleur de la figure 3A.Cette adresse de ligne est, dans le cadre de la présente discussion, supposée être l'adresse de ligne correspondant à la ligne de communication 203. La routine d'interruption transfère alors cette valeur d'adresse de ligne depuis l'empilage de registres 102, et la place dans le registre d'adresse de ligne du contrôleur (CLAR) 38 (figure 2), puis dans le registre d'adresse de ligne d'analyseur (SLAR) 114 (figure 7B). Dans chaque cas, cette opération est réalisée au moyen d'un bus de sortie d'empilage 110, du sélecteur 145, des registres 148 et 150, et du bus de sortie de données du contrôleur (DBO) 46. Lors de chaque positionnement, la même adresse de ligne de 5 bits est placée dans le CLAR 38 et dans le SLAR 114. Ainsi donc, théoriquement ces deux registres 38 et 114 pourraient être remplacés par un registre unique. Toutefois, il est plus économique, en ce qui concerne le coOt de l'équipement, de prévoir deux registres distincts pouvant être rapprochés des autres éléments d'équipement auxquels ils sont respectivement associés. L'adresse de ligne contenue dans le CLAR 38 accomplit plusieurs opérations. D'une part, elle délivre des bits d'adresse via la ligne de sortie 39 du CLAR à l'unité mémoire du contrôleur 132 (figure 3), pour autoriser le programme de commande contenu dans la ROS 128 à adresser le bloc de commande de ligne approprie (LCB), en l'occurrence, le bloc de commande de ligne (LCB) qui correspond à la ligne de communications 203. A cet égard, des unités mémoire 128, 130 et 132 sont chacune subdivisées physiquement en quatre modules ayant chacun une capacité de 4096 multiplets. Normalement, ces unités mémoire 128, 130 et 132 sont adressées par des bits d'adresse O à 15 sur le bus de mémoire 206. Les quatre bits de rang supérieur (bits O à 3) sélectionnent l'un des modules de 4096 multiplets. Cette sélection est accomplie au moyen de l'unité de sélection de mémoire 207. Les autres bits d'adresse de rang inférieur présents sur le bus d'adresse de mémoire 206, sont ensuite utilisés pour sélectionner le multiplet désiré dans le module sélectionné. Les-blocs de commande de ligne (LCB) sont placés dans le module de 4096 multiplets le plus bas de la mémoire 132. Il y a 32 blocs de commande de ligne, à raison d'un par ligne de télécommunication. Chaque bloc de commande de ligne a une capacité de 128 multiplets. Chacun de ces blocs sert à mémoriser diverses informations de commande et d'état pour sa ligne de télécommunication particulière. Chaque bloc de commande de ligne comporte également une position de mémoire-tampon de deux multiplets, ou seront conservées provisoirement les données pendant leur transfert du processeur à l'analyseur de la figure 19 (unité 201 de la figure 1) ou inversement. Le cabrage d'adresse correspondant à la portion de l'unité mémoire 132 qui contient les blocs de commande de ligne, est modifié de manière à permettre à l'adresse contenue dans le CLAR 38 de sélectionner directement le bloc de commande de ligne particulier qui sera utilisé à un moment donné. En particulier, les lignes d'adresses utilises pour définir les adresses de débuts des LCB, à savoir les lignes de bits d'adresse 4 à 8, sont déconnectées du bus d'adresse de mémoire normal 206; elles sont ensuite connectées ou câblées de façon à recevoir les cinq bits d'adresse de ligne en provenance du CLAR 38, cette connexion étant établie au moyen du bus de cinq bits 39. Ainsi donc, -le CLAR 38 fournira l'adresse de début correspondant au bloc de commande de ligne désiré.Le multiplet particulier du LCB de 128 multiplets sélectionné sera choisi par les autres bits de rang inférieur qui se trouvent sur le bus d'adresse de mémoire normal 206. Ainsi donc, le CLAR 38 sélectionne le LCB particulier qui doit être atteint, et le microcode à l'intérieur de la ROS 128 sélectionne (via SAR 0-3) le multiplet particulier à l'intérieur dudit LCB. Le CLAR 38 assure aussi la fonction d'adressage de l'empilage d'adresses de vol de cycle 74 (figure 2). Cet empilage d'adresses 74 contient 32 positions de mémoire de deux multiplets, à raison d'une pour chacune des 32 lignes de communication. Pour n'importe quelle ligne de communication, la position correspondante dans l'empilage 74 sert à mémoriser l'adresse de mémoire principale du processeur à laquelle, ou à partir de laquelle, les données doivent être transférées pendant des opérations de vol de cycle. La position de mémoire correspondant à une ligne de communication donnée est chargée initialement au cours des préliminaires qui font suite à l'émission de l'instruction d'opération d'E/S, afin de contenir l'adresse de début de mémoire principale pour le transfert de données en question.Ensuite, cette position de mémoire dans l'empilage 74 est mise à jour, après le transfert de chaque multiplet afin de contenir l'adresse de mémoire principale correspondant au multiplet suivant qui doit être transféré et qui correspond à la ligne de communication concernée. Pour une ligne de communication donnée, le CLAR 38 délivre l'adresse de ligne à l'empilage d'adresses 74. Le programme de commande du contrôleur qui se trouve dans la ROS 128 émet alors deux instructions de transfert successives vers l'empilement d'adresses 74, la première positionnant le premier multiplet d'adresse de la pile 74 dans le registre d'adresse de vol de cycle 71, et la seconde positionnant le second multiplet d'adresse de la pile 74~dans le registre d'adresse de vol de cycle 73. L'adresse de mémoire principale contenue dans les registres 71 et 73 sera délivrée au processeur pendant l'exécution de la demande de vol de cycle.Pendant que cette adresse de mémoire principale se trouve dans les registres 71 et 73, elle est également utilisée pour mettre à jour l'empilage d'adresses 74, cette opération étant réalisée au moyen de l'incrémenteur 76 et du sélecteur 208. Ce sélecteur 208 renvoie un multiplet d'adresse à la fois à l'empilage d'adresses 74 pour mettre à jour l'adresse de mémoire principale se trouvant à la position de mémoire correspondant à la ligne de communication concernée. Une autre fonction assurée par le registre d'adresse de ligne du contrôleur (CLAR) 38 est l'adressage de la trame logique programmée (PLA) 80 de vérification de redondance cyclique (CRC), cette PLA CRC 80 étant également représentée à la figure 2. Le CLAR 38 délivre également la valeur d'adresse de ligne codée au décodeur 29, qui, à son tour, commande la sélection des bascules bistables de demande d'interruption 36. Les deux bits de rang supérieur du CLAR 38 sont également utilisés pour assurer la commande de sélection des bascules bistables de repositionnement de dispositifs 30. Il ressort de ce qui précède que l'adresse d'une ligne de communication (littéralement, le numéro d'identification de cette ligne) contenue dans le CLAR 38 délivre simultanément des informations d'adresse à différentes parties du canal de liaison de la figure 2 et du contrôleur de la figure 3 (adressage de LCB dans l'unité mémoire 132), de sorte que ces parties peuvent sélectionner leurs éléments respectifs pour la ligne de communication particulière utilisée à un moment donne. Simultanément, le registre d'adresse associé à la ligne, autrement dit, le registre d'adresse de ligne de l'analyseur (SLAR) 114 (figure 7B) qui contient la même adresse de ligne que le CLAR 38, accomplit différentes fonctions d'adressage dans l'analyseur 301.La question est que le CLAR 38 et le SLAR 114 assurent la sélection d'adresses de divers éléments disperses dans le PCS, et que ces éléments ont, à certains égards, des caractéristiques d'adressage différentes. Cette utilisation du CLAR 38 et du SLAR 114 simplifie considérablement le traitement de ces conditions d'adressage. Revenons à l'examen du transfert des données entre le processeur et l'analyseur, et gardant en mémoire les précédentes suppositions, à savoir qu'on se trouve au milieu d'une série de transferts par vols de cycles concernant la ligne de communication 203 au moment et de la façon indiqués précédemment; le programme de commande contenu dans la ROS 128 provoque la mise en mémoire de l'adresse correspondant à la ligne de communication 203 dans le CLAR 38. Le programme de commande accède alors au LCB correspondant à la ligne de communication 203, examine la zone d'état appropriée de ce LCB; il découvre qu'une opération de transfert de données du processeur vers l'analyseur est en cours pour cette ligne et que la mémoire-tampon de données du LCB est prête à recevoir le groupe suivant de données en provenance du processeur.A titre d'exemple, nous supposerons que les paquets de données transférés sont des mots de données de deux multiplets. En conséquence, le programme de commande émet les instructions appropriées pour transférer l'adresse désirée de la mémoire principale contenue dans l'empilage d'adresses 74 (figure 2), aux registres d'adresses de vols de cycles 71 et 73. Le programme de commande positionne également une bascule bistable d'indication de sortie/entrée 209 pour signaler que le processeur va envoyer des données au PCS. Ensuite, le programme de commande positionnera une bascule bistable de demande de vol de cycle 210 pour mettre en oeuvre la ligne de demande de vol de cycle (ligne de 16 bits) sur le bus de demande de processeur 52. Après réception de la réponse appropriée du processeur, les portes de séquence de vol de cycle 86 sont mises en oeuvre pour positionner l'adresse de mémoire principale qui se trouve dans les registres 71 et 73 sur le bus d'adresse de processeur 211. Le processeur reçoit cette adresse et recherche le mot de données désiré dans son unité mémoire principale, puis il place ces données sur son bus de données 212. Après réception du signal de commande approprié en provenance du processeur, les deux multiplets de données qui se trouvent sur le bus de données 212 sont placés dans les registres de données de sortie de vol de cycle 68 appropriés. Comme indiqué, les opérations internes requises dans le processeur pour reconnaitre la demande de vol de cycle, et placer les données désirées sur le bus de données 212, sont décrites dans le brevet E.U.A. déjà cité Na 4.038.642 Le contrôleur de la figure 3 entreprend alors de lire le mot de données en provenance des registres de données 68a (figure 2B3 et de mémoriser dans la mémoire-tampon de données du bloc de commande de ligne affecté à la ligne de conimunication 203.Cette opération est réalisée en plusieurs phases. D'aborci, le programme de commande contenu dans la ROS 128 (figure 3B) envoie une instruction IN (entrée). Pendant la première partie de cette instruction, le multiplet de données contenu dans le registre 68a est transféré grâce à la porte IN 17, et au bus d'entrée de données (DBI) 44, et placé dans les registres 148 et 150 représentés à la figure 3B. Les quatre bits du registre 148 sont alors transférés par l'ALU 152 et placés dans le registre RO de l'empilage 100. Ensuite, les quatre bits du registre 150 sont transférés par l'ALU 152, et placés dans le registre R1 de l'empilage 100.Le programme de commande de la ROS 128 envoie ensuite une instruction de mémoire pour lire les données des registres RO et R1 (empilage 100) et les mémoriser dans le bloc de commande de ligne correspondant à la ligne de télécommunications 203, ce LCB étant place dans l'unité mémoire 132. Cette opération est accomplie par transfert successif du contenu des registres RO et R1 via le bus de sortie d'empilage 110a, le sélecteur 145 et le bus d'assemblage 146 au registre 148 et au registre 150, respectivement. Le multiplet qui se trouve dans les registres 148 et 150 est alors transféré et mémorisé dans l'unité mémoire 132 via le bus d'entrée d'unité mémoire 213.A cet instant, -l'unité mémoire 132 est adressée via la ligne 39 par les bits d'adresse de ligne en provenance du CLAR 38, pour sélectionner le bloc de commande de ligne approprié et par les bits. d'adresse de rang inférieur sur le bus d'adresse de mémoire principale 206 pour sélectionner le multiplet approprié à l'intérieur du bloc de commande de ligne sélectionné. Les étapes précédentes se répètent ensuite pour le second multiplet de données qui réside dans le second registre de données de vol de cycle 68b (figure 2B) : le contrôleur de la figure 3 émet une instruction IN (entrée) pour transférer le second multiplet dans les registres RO et R1 de l'empilage 100; puis il émet l'instruction de mémoire pour transférer le second multiplet des registres RO et R1 dans la mémoire-tampon de données de LCB de l'unité mémoire 132. A ce stade, le rint de données complet réside dans la mémoire-tampon de données du bloc de commande de ligne qui correspond à la ligne de communication 203. Le contrôleur attend maintenant que l'analyseur indique qu'il est prêt à recevoir d'autres données concernant la ligne de communication 203. Dans l'intervalle, le contrôleur pourra s'occuper du traitement de diverses tâches concernant les autres lignes de communications. A un certain moment, l'analyseur achève la transmission série par bit d'un multiplet de données qui concerne la ligne de communication 203. Peu de temps après l'achèvement de cette transmission, l'analyseur positionne l'adresse de ligne de 5 bits et une zone d'états de 3 bits dans la file d'attente d'interruption d'émission 104 (figure 7). Le codage de la zone d'état indique que l'analyseur est prêt à recevoir un autre multiplet de données du contrôleur concernant la ligne de communication 203. La ligne de demande d'interruption 287 peut se trouver déjà au niveau d'interruption à cause de l'entrée préalable d'un autre élément d adresse de ligne dans la file 'attente d'interruption 104 et qui sty trouve encore en attente.Si tel n'est pas le cas, la commande de file d'attente 264 mettra la ligne de demande d'interruption 287 au niveau d'interruption, à la suite du déplacement de l'élément d'information de la ligne de communication 203 dans la file d'attente d'interruption 104. La ligne de demande d'interruption 287 de la figure 19C aboutit à l'unité de commande 134 du contrôleur de la figure 3A. Cette ligne de demande d'interruption 287 est supervisée de façon constante par le programme de commande de la ROS 128 pour produire l'interruption immédiate de toute autre tâche en cours d'exécution. Ainsi donc, le traitement des demandes d'interruption d'émission a priorité sur toutes les autres tâches pouvant être exécutées par le contrôleur de la figure 3. Lorsque la ligne de demande d'interruption 287 atteint le niveau d'interruption, le programme de commande dans la ROS 128 se branche immédiatement sur sa routine de traitement d'interruption d'émission. En particulier, le programme de commande se branche sur sa routine de traitement d'interruption, et il émet une instruction d'entrée (IN) afin de transférer l'élément d'information en suspens le plus ancien de la file d'attente d'interruption d'émission 104 dans l'empilage de registres du contrôleur de la figure 3. Pour simplifier notre explication à ce stade, nous supposerons que l'élément d'information en attente le plus ancien de la file d'attente d'interruption d'émission 104 est l'entrée relative à l'état et l'adresse de ligne correspondant à la ligne de communication 203.Cette entrée d'un multiplet a le format "SSS LLLLL" ou S représente un bit d'état et L un bit d'adresse de ligne. L'instruction d'entrée (IN) de contrôleur retire ce multiplet d'état/adresse de ligne de la file d'émission 104, et le transfère, via le bus de données d'entrée 44 du contrôleur aux registres RO et R1 de l'empilage 102 qui se trouvent "au niveau". Plus particulièrement, le multiplet de sortie de la file d'attente d'interruption est transféré au moyen du bus 44, et place dans les registres 148 et 150 . Les 4 bits se trouvant dans le registre 148 sont transférés au moyen de l'ALU 152 et placés dans le registre R1 de 4 bits du même empilage. Ensuite, une instruction OUT (sortie) est délivrée afin de transférer la valeur d'adresse de ligne qui se trouve dans l'empilage de registres 192, dans le registre d'adresse de ligne de contrôleur (CLAR) 38(figure 2) et dans le registre d'adresse de ligne de l'analyseur (SLAR) 114 (figure 12B) par la sortie du bus de données du contrôleur (DBO) 46. Plus particulièrement, le multiplet d'interruption de l'empilage de registres 102 est placé dans les registres 148 et 150; 4 bits sont places dans le registre 148, et les 4 autres bits dans le registre 150. La valeur combinée des registres 148 et 150 est ensuite placée sur la sortie du bus de données (DBO) 46, et l'adresse du contrôleur, qui est la même pour le CLAR 38 et pour le SLAR 114, est placée sur la sortie du bus d'adresse du contrôleur (ABO) 41. En conséquence, la zone d'adresse de ligne de 5 bits sur le bus 46 est placée dans le registre CLAR 38 de 5 bits et dans le registre SLAR de 5 bits 114. La zone d'état de 3 bits n'est pas transmise au CLAR 38 ni au SLAR 114 parce qu'aucun câblage n'a été prévu entre le bus 46 et CLAR 38 et SLAR 114 pour ces bits. Le positionnement de l'adresse de ligne correspond à la ligne de communication 203 dans le CLAR 38 (figure 2) permet l'adressage du bloc de commande de ligne de l'unité mémoire 132 concernant ladite ligne. Plus particulièrement, le programme de commande contenu dans la ROS 128 émet une instruction de lecture, dont les quatre bits de rang inférieur adressent la zone LCB de l'unité mémoire 132. Ainsi donc, les bits d'adresse de ligne contenus dans la CLAR 38 ont pour effet de sélectionner le LCB particulier correspondant à la ligne de communication 203. Les bits d'adresse de rang inférieur qui se trouvent sur le bus d'adresse de mémoire 206, au même moment, sélectionnent le premier multiplet de la mémoire-tampon de données de 2 multiplets de ce LCB sélectionné. En conséquence, le premier multiplet de données précédemment mémorisé dans la mémoire-tampon de données LCB devient accessible, et il est placé dans les registres RO et R1, 4 bits faisant partie de l'empilage 100. Cette opération est réalisée au moyen de l'omnibus de sortie de données de mémoire 157, du sélecteur 145, de l'omnibus d'assemblage 146, des registres 148 et 150 et de l'ALU 152. Le programme de commande contenu dans la ROS 128 du contrôleur de la figure 3 emet alors une instruction de sortie (OUT) pour transférer le multiplet de données depuis l'empilage de registres 100 du contrôleur, au registre de données 112 de l'analyseur. Cette opération est réalisée via le bus de sortie d'empilage 110, le sélecteur 145, l'omnibus d'assemblage 146, les registres 148 et 150 et le bus DBO 46. En outre, l'adresse du contrôleur placée sur la sortie de l'omnibus d'adresse (ABO) 41 pour cette instruction de sortie (OUT), est placée dans le registre de fonction 110 de l'analyseur, afin de fournir d'autres informations de commande à l'analyseur. Le multiplet de données contenu dans le registre de données 112 de l'analyseur est alors placé dans la mérnoire-tanipon d'émission 115 de la mémoire de commande 102, à la position appropriée de cette mémoire tampon correspondant à la ligne de communication 203. Cet adressage de la position appropriée de la mémoire-tampon d'émission est assuré par l'adresse de ligne contenue dans le SLAR 114. Ensuite, ce multiplet de données correspondant à la ligne de communication 203 est transféré au registre de conversion série-parallèle, parallele-série; il est "sérialisé" et transmis sur la ligne de communication 203 de la façon décrite ici. Lorsque l'analyseur aura besoin d'un autre bit de données pour la ligne 203 (lorsque la mémoire-tampon d'émission est vidée), ce bit sera prélevé dans le second multiplet de la mémoire-tampon de données de LCB du bloc de commande de la ligne 203, contenu dans la mémoire 132. Lorsque ce second multiplet de données est placé dans la mémoire-tampon d'émission 115 de l'analyseur une autre demande d'interruption est entrée dans la file d'attente d'interruptions d'émission 104 correspondant à la ligne de communications 203, mais, cette fois, la zone d'état de cette demande est codée pour indiquer que d'autres données doivent être prises dans le processeur, et placées dns le LCB du contrôleur.Lorsque cette nouvelle demande d'interruption a été satisfaite par le programme de commande du contrôleur ce dernier émet une autre demande de vol de cycle en direction du processeur, pour déclencher le transfert d'un autre mot de données de deux multiplets du processeur au contrôleur (via l'unité de raccordement de canal de la figure 2). Ce mot de données est placé dans la mémoire tampon de données du LCB de la ligne de communications 203 de la façon précédemmentdécrite. Il ressort de ce qui précède que les données à transmettre sur la ligne de communications 203 sont transférées du processeur à la mémoiretampon de données du bloc de commande de ligne à raison de deux multiplets à la fois (en supposant des transferts de données de la longueur d'un mot). Les données sont alors transférées multiplet par multiplet de la mémoire de données du bloc de commande de ligne à la mémoiretampon d'émission de l'analyseur.Ce processus se poursuit jusqu'à ce que toutes les données de l'instruction d'opération E/S en question aient été transférées à l'analyseur, converties en série, et émises par la ligne de communications 203. Inutile d'ajouter que des opérations semblables peuvent se dérouler au même instant en mode multiplex pour une ou plusieurs autres lignes de communications. TRANSFERT DE DONNEES DE L'ANALYSEUR AU PROCESSEUR Nous examinerons à présent comment les données sont transférées dans le sens opposé, c'est-à-dire de l'analyseur au processeur auquel l'appareil PCS est relié. Ces transferts sont appelés opérations de "réception" parce que les données transférées au processeur sont celles reçues sur une ou plusieurs lignes de communications. En général, après que l'analyseur ait achevé la conversion en parallèle de chaque multiplet de données reçu sur une ou plusieurs lignes de communications, ce multiplet de données est placé dans la file d'attente de réception 108 (figure 7C). Chaque fois qu'un multiplet de données est placé dans la file d'attente de réception 108, un multiplet relatif à l'état et l'adresse de ligne de format "SSSLLLLL", est place également dans la file d'attente de réception 108, les cinq bits d'adresse de ligne "LLLLL" étant codés pour identifier la ligne de communications particulière sur laquelle le multiplet de données d'accompagnement a été reçu. La zone "SSS" est la zone d'état, et dans ce cas, elle est codée pour indiquer la présence sur la file d'attente de réception 108 d'un multiplet de données valide qui doit être traité. Pour simplifier notre expose, nous expliquerons dans le détail le cas d'une ligne de communications particulière, par exemple, la ligne de télécommunications 215 qui est supposée recevoir des données d'un dispositif distant. Nous supposerons que les données sont transférées au processeur en mode de vol de cycle, et que plusieurs multiplets de données correspondant à cette ligne de télécommunications 215 ont déjà été transférés au processeur. Cela étant, tandis que l'analyseur achève la conversion en parallèle d'un multiplet de données récemment arrive et concernant la ligne de communication 215, ce multiplet de données ainsi que l'adresse de ligne et la zone d'état correspondant a la ligne 215 sont placés dans la file d'attente de réception 108. A un certain moment, ce multiplet de données et son multiplet d'état d'adresse de ligne atteignent l'étage de sortie de la file d'attente de réception 108. Un moment plus tard, le programme d'ordonnancement des tâches du contrôleur achève les taches prioritaires éventuellement en attente, puis il examine la file de réception 108 pour déterminer la présence des taches à effectuer.Cette opération est réalisée en détectant la zone d'état "555" de l'étage de sortie de la file d'attente de réception 108, Comme le multiplet de données de la ligne de communications 215 se trouve à présent à l'étage de sortie, la zone "555" d'accompagnement indique qu'il y a des tâches à accomplir. En conséquence, l'ordonnateur de tâches commence une opération de "réception". En d'autres termes, il demande au programme de commande qui se trouve dans la ROS 128 (figure 3) de se brancher sur la routine de microcode pour effectuer une opération de réception. Au cours de la première phase importante de la routine de réception, la ROS 128 envoie une instruction IN (entrée) pour transférer le multiplet d'état/adresse qui se trouve à l'étage de sortie de la file d'attente de réception 108, aux registres de quatre bits RO et R1 de l'empilage de registres 100 du contrôleur. Cette opération est réalisée par le bus d'entrée de données (DBI) 44, les registres 148 et 150, et llALU 152. L'instruction importante suivante de la routine de réception est une instruction de sortie (OUT) qui transfère la valeur d'adresse de ligne de 5 bits, de l'empilage de registres 100 dans le registre d'adresse de ligne du contrôleur (CLAR) 38 (figure 2) et dans le registre d'adresse de ligne d'analyseur (SLAR) 114 (figure 7B). Cette opération est réalisée au moyen du bus de sortie d'empilage 110, du sélecteur 145, des registres 148 et 150, et du bus de sortie de données (DBO) 46. La phase suivante de la routine de réception est une instruction IN (entrée) pour transférer le multiplet de données qui se trouve à l'étage de sortie de la file d'attente de réception 108, dans les registres RO et R1 de l'empilage de registres 100. Cette opération également est accomplie par BI 44, les registres 148 et 150, et l'ALU 152. L'instruction suivante de la routine de réception est une instruction de mise en mémoire, pour transférer le multiplet de données qui se trouve dans l'empilage de registres 100 vers l'unité-mémoire 132, et le placer à la première position de multiplet de la mémoire-tampon de données de deux multiplets du bloc de commande de ligne de la ligne de communication 215. La sélection du bloc de commande de ligne approprié est commandée par les cinq bits d'adresse de rang intermédiaire délivrés à l'unité mémoire 132 par le CLAR 38, via le bus 39. Le transfert du multiplet de données de l'empilage de registres 100 vers l'unité mémoire 132 s'effectue au moyen du bus de sortie d'empilage 110, du sélecteur 145, des registres 148 et 150 et du bus d'entrée de mémoire 213. Comme c'est le premier multiplet de données placé dans la mémoire-tampon de données de deux multiplets correspondant à ce bloc de commande de ligne particulier, le bit indicateur approprié du bloc de commande de ligne est positionne pour indiquer qu'un autre multiplet de données est requis avant qu'un transfert ne soit effectué vers le processeur, La routine de réception signale alors à l'ordonnateur de tâches qu'elle a achevé la tâche en cours. Un instant plus tard, le multiplet de données suivant a été reçu par la ligne de communication 215, converti en parallèle par l'analyseur placé dans la file d'attente de réception 108, et transmis à l'étage de sortie de cette dernière. Ultérieurement, l'ordonnateur de tâches examine à nouveau la file d'attente de réception 108, et note qu'il y a du travail à faire, en l'occurrence qu'il s'agit de transférer le nouveau multiplet de données correspondant à la ligne de communication 215 vers le bloc de commande de ligne correspondant à celle-ci.Cette opération est effectuée de la même manière que celle qui vient d'être décrite pour le multiplet de données précédent correspondant à la ligne de communications 215, à ceci près que, dans ce cas, le nouveau multiplet de données est placé à la seconde position de multiplet de la mémoire-tampon de données du bloc de commande de ligne. Toutefois, dans ce cas, comme la mémoire-tampon de données du LCB est pleine, la routine de microcode de réception ne s achève pas, mais accomplit quelques opérations supplémentaires afin de transférer le mot de données de deux multiplets qui se trouve dans la mémoire-tampon de données du LCB, dans le rocesseur.. En particulier, deux jeux successifs d'instructions de LECTURE et de SORTIE sont exécutés afin de transférer successivement les deux multiplets de données qui se trouvent dans la mémoire-tampon de données du LCB, à l'empilage de registres 100, puis aux registres de données d'entrée de vol de cycle 67 de dispositif de raccordement de canal de la figure 2.La première instruction de sortie (OUT) place le premier multiplet de mémoire-tampon de données du LCB dans le registre de données d'entrée de CS de gauche, et la seconde instruction de sortie (OUT) place le second multiplet de mémoire-tampon de données LCB dans le registre de données d'entrée de vol de cycle de droite 67. D'autres instructions sont délivrées pour transférer l'adresse de la mémoire principale dans le créneau correspondant à la ligne de communication 215 de l'empilage d'adresses de vol de cycle 74, vers les registres d'adresse de vol de cycle 71 et 73. En outre, la bascule bistable d'indication de sortie/entrée 209 est positionnée pour indiquer une opération d'entrée concernant le processeur.La bascule bistable de demande de vol de cycle 210 est positionnée pour placer une demande de vol de cycle sur la ligne de demande de vol de cycle du bus de demande du processeur 52. Après accusé réception de la demande de vol de cycle émanant du processeur les portes de séquence de vol de cycle 84 sont mises en oeuvre pour placer le mot de données de deux multiplets dans les registres 67 sur le bus de données du processeur 212, et les portes de séquence de vol de cycle 86 sont mises en oeuvre pour placer l'adresse de mémoire principale dans les registres 71 et 73 (l'adresse à laquelle le mot de données de deux multiplets doit être mémorisé), sur le bus d'adresse 210 du processeur. Le processeur transfère alors le mot de données qui se trouve sur le bus 212, vers la mémoire principale, et le mémorise à l'adresse fournie par l'intermédiaire du bus d'adresse 211.Après réception du signal d'accuse de réception approprié en provenance du processeur, la routine de réception du programme de commande signale à l'ordonnateur de tâches du contrôleur qu'il a termine sa tâche en cours, après quoi l'ordonnateur de tâches détermine la tâche suivante que devra accomplir le contrôleur Il ressort de ce qui précède, que les données sont transférées de l'analyseur au bloc de commande de ligne approprié du contrôleur, multiplet par multiplet. Chaque fois que deux multiplets ont été accumules dans la mémoire-tampon de données du bloc de commande de ligne, ils sont transférés dudit bloc de commande de ligne au processeur au moyen des registres de données d'entrée de vol de cycle 67 du dispositif de raccordement de canal de la figure 2.Ce transfert des données depuis la file d'attente de réception 108 au bloc de commande de ligne puis au processeur, se poursuit jusqu'à ce que toutes les données correspondant à cette instruction particulière d'opération E/S relative à la ligne de communication 215 considérée aient été délivrées. Nous décrirons à présent brièvement l'analyseur en référence aux figures 4, 5 et 7. Nombre de détails concernant cet analyseur seront donnés ultérieurement, en référence à chacune des figures. L'analyseur comprend une table d'analyse 100, un registre d'adresse de table d'analyse 251, un anneau 252, un circuit de porte d'adresse de ligne 253, une mémoire de commande 102 et une logique de commande d'émission et de réception 118, sous forme de trois trames logiques de programmes (PLA) 118a, 118b et 118c. La mémoire de commande 102 comporte plusieurs positions, dont chacune est affectée à une ligne de communication. Chaque position de la mémoire de commande comprend plusieurs zones ou registres 101, 103, 105, 107, 109, 111, 113, 115, 119 et 121, représentés sur les figures 7B et 7C. Chacune de ces positions de la mémoire de commande ainsi que la logique 118 commande, pour la ligne de communication qui lui correspond, la séquence d'opérations qui doivent être accomplies afin de transmettre des données entre la ligne de communications et le registre 119. Nous noterons que chacune de ces zones 101 à 121 est reproduite pour chaque ligne de communication couplée à l'analyseur. Les fonctions accomplies par chacune de ces zones de la mémoire de commande dans chacune des positions seront décrites en détail ci-apres. Toutefois, pour l'instant, nous nous contenterons d'identifier les fonctions des zones 113, 115 et 119. La zone 119 se comporte comme un registre qui conserve les bits de caractère lors de leur transmission sur une ligne de communication, ou-lorsqu'ils arrivent par une ligne de communication. La logique 118 accomplit la mise en série et en parallèle des données transmises en série par bits sur les lignes de communications et le transfert en série par caractère de la zone 119 à une file d'attente de réception 108, comme le montre la figure 7c. La zone de memoiretampon 115 est une étape supplémentaire de mémoire entre la zone mémoire du LCB de la mémoire du contrôleur 130, et la zone 119. La zone 113 conserve les bits d'adresse ou de sélection logique permettant de sélectionner les circuits logiques spécifiques de la logique 118, lors de la lecture de sa position respective dans la mémoire de commande 102. Chaque fois que la position de la mémoire de commande 102 est lue, ses informations issues de la zone 113 sélectionnent la logique permettant d'accomplir les fonctions désirées éventuellement prévues lors de cette phase particulière. Dans l'éventualité ou des fonctions doivent être accomplies, la logique 118 met à jour les informations mémorisées dans la zone 113. De la même manière, d'autres zones, telles que le comptage de cadence binaire et le comptage horloger, sont mises à jour si nécessaire, chaque fois que leur position de la mémoire de commande est lue. L'accès aux positions de la mémoire de commande est assuré par les adresses de ligne mémorisées dans le registre d'adresse de ligne d'analyseur (SLAR) 114 et dans la table d'analyse 100. Le contrôleur a accès à la mémoire de commande 102 au moyen de l'adresse contenue dans le SLAR 114 et du circuit de porte 253. Lorsque le contrôleur a accès à la mémoire de commande 102 pour y entrer des données, ces données sont fournies par le registre de données 112 et par les portes d'entrée 255a à 255e incluse, de la mémoire de commande 102. Lorsque le contrôleur lit des données à partir de la mémoire de commande 102, ces données sont ramenées au contrôleur par le circuit de portes 256 et le registre de données 112, toujours au moyen de l'adresse qui se trouve dans le registre SLAR 114. Des zones de la position de la mémoire de commande sont sélectionnées par les commandes de mémoire 290 sous le contrôle du décodeur de fonction 110. Chaque fois que la mémoire de commande 102 et sa logique associée de commande d'émission et de réception 118, exécutent des fonctions de commande pour accomplir des opérations de réception et d'émission, l'adressage de la mémoire de commande 102 est effectué par la table d'analyse 100. Dans le mode de réalisation préféré, la table d'analyse 100 comprend 32 positions conçues chacune pour mémoriser l'adresse de ligne correspondant à une ligne de communication, ainsi que la position de la mémoire de commande correspondante. Dans le mode de réalisation préféré, le système de communication PCS étant capable de gérer 32 lignes de télécommunications par l'intermédiaire des accès aux lignes de dispositifs correspondants, Le mode de réalisation préféré de la table d'analyse 100 comprend 32 positions de mémoire, capables chacune de recevoir l'adresse de l'une des 32 lignes.De même, la mémoire de commande 102 du mode de réalisation possède 32 positions dont chacune reçoit les informations associées aux fonctions de réception et d'émission correspondant à une ligne de communication. Dans le cas ou un nombre de lignes inférieur à 32 est couplé au système PCS, ni les positions excédentaires de la table d'analyse 100 ne devront être utilisées, ni les positions excédentaires de la mémoire de commande 102. Signalons que les cinq mêmes bits du mode de réalisation préféré sont utilisés comme adresse de ligne comme dans la position correspondante de la mémoire de commande 102, et comme bits d'adresse indirects pour avoir accès au LCD correspondant à l'adresse de ligne particulière. Dans l'application type, il y aura moins de 32 lignes de communication. Les positions excédentaires de la table d'analyse seront donc généralement utilisées pour établir les priorités des lignes pour les opérations d'émission et de réception. Les lignes rapides sont accessibles plus frequemment que les lignes plus lentes et l'adresse de la ligne rapide est mémorisée en deux positions ou plus de la table d'analyse. Comme les 32 positions de la table d'analyse 100 sont accessibles à chaque cycle de l'analyseur, la ligne prioritaire et sa position de mémoire de commande associée seront accessibles pendant un cycle autant de fois que l'adresse de cette position aura été mémorisée dans la table d'analyse 100. L'accès séquentiel aux positions de la table d'analyse est assuré par le registre d'adresse de la table d'analyse 251 qui est incrémenté à chaque période Nous décrirons à présent la réception d'un caractère de données multibits par l'analyseur, via la ligne#O. Nous supposerons que la position de la mémoire de commande relative à la ligne O sur laquelle sont reçues les données, a déjà été mise en oeuvre et que sa zone 119 ou registre 119 est vide. La position de la mémoire de commande sera accessible par le registre d'adresse de ligne une fois ou davantage pendant chaque cycle complet de la table d'analyse, selon le nombre de fois ou son adresse a été mémorisée dans la table 100.Comme nous le verrons plus en détail ci-apres, chaque fois que la position de la mémoire de commande est lue, la logique de commande d'émission et de réception 118 sera sélectionnée par la zone 113 de la position de la mémoire de commande, pour accomplir la fonction suivante. Toutefois, les fonctions spéciales requises pour la réception des données exigent d'autres entrées de la mémoire de commande, car les données sont reçues a une vitesse bien inférieure à la vitesse d'accès à la mémoire de commande 102. Chaque fois qu'une position particulière de la mémoire de commande est lue par la table analyse 100, la logique 118 répond aux différents bits de commande et de comptage de phase qui lui sont appliques jusqu'à ce que tous les états requis pour l'accomplissement d'une fonction délivrent l'entrée appropriée.A ce moment, la logique de commande 118 accomplit la fonc tion, et met à jour les informations qui se trouvent dans la position de la mémoire de commande requise. Chaque opération successive est accomplie au moment où les entrées de la logique de commande 118 sont reçues selon la combinaison voulue. La logique 118 répond au signal en positionnant un bit dans la zone 109 de la position de la mémoire de commande afin de remettre en oeuvre le dêcrémenteur correspondant à la ligne 0. Au cours de la lecture de la position de mémoire de commande suivante, la constante de cadence de bits dans la zone 101 est transférée à la zone de comptage de cadence de bits 103.Chaque lecture successive de position de la mémoire de commande par la table d'analyse 100, décrément le comptage de cadence de bits d'une unité, jusqu a ce que ce comptage atteigne zéro. La zone 110 est repositionnée ainsi sur le registre 119. Au cours des lectures successives des positions de la mémoire de commande, la zone de comptage de vitesse de bits 103 est positionnée par la zone constante 101, et dêcrémentée à zéro; la première condition zéro indiquant une frontière de bit, la seconde, un centre de bit pour le premier bit de données. Le premier bit de données reçu est disponible par l'accès O, le récepteur 275-0, la porte 276-0, le bus 277, le registre 174 et le bus 175 et il est appliqué à la ligne de réception de données 260 de la logique de commande 118. Il est transmis dans le registre à décalage 120.Selon le type de données reçu, défini par la zone de définition de ligne 121 de la position de la mémoire de commande correspondante le premier bit de données reçu est délivré par le registre à décalage 120, à la position de bit appropriée de la zone 119 de la position correspondante de la mémoire de commande. La zone de définition de ligne 121 autorise les caractères comprenant de 1 à 8 bits. Supposons ici qu'un caractère de huit bits soit reçu, la position de la mémoire de commande correspondant à la ligne O sur laquelle les données sont reçues sera accessible de façon cyclique, jusqu'à ce que le bit de données suivant à recevoir soit détecté à l'accès O de la ligne de telecommunication, et transmis à nouveau, via la ligne de réception de données 260 au registre a décalage 120.Au cours de cette période, le comptage de cadence de bits a été mis en oeuvre deux fois et, décrémenté à zéro. Toutefois, lorsque les données de réception sont disponibles sur la ligne 260, les signaux de chronologie et de commande appropriés sont disponibles pour la logique de commande 118, afin de transférer le bit de données suivant dans le registre à décalage 120. Au même instant le premier bit se trouve dans le registre à décalage 120. Le registre à décalage 120 est commande pour transmettre les deux bits de données aux positions de bits appropriées du registre à décalage 120, d'où ils sont transférés à la zone 119 de la position de la mémoire de commande concernée. De la même manière, les six bits suivants sont entrés dans le registre à décalage 120, où ils sont positionnés, puis transférés à la zone 119. Les accès suivants à la position de la mémoire de commande permettront l'accomplissement des phases suivantes dans la mesure où les conditions d'entrée de données sont remplies pour écrire l'état et l'adresse de ligne dans la file d'attente de réception 108, et pour écrire ensuite le caractère reçu dans la file d'attente de réception. Les données sont transférées de la zone 119, via la logique de commande 118, le bus 252 et la porte 263, dans la file d'attente de réception 108. La zone 119 de la position de la mémoire de commande particulière est repositionnée en vue de la réception du caractère suivant. Au moment où les données qui viennent d'être reçues sont transférées de la zone 119 dans la file d'attente de réception 108, les commandes de file d'attente 264 transfèrent à la file d'attente de réception 108 les bits d'état qui identifient le type de données qui ont été transférées dans ladite file d'attente. Ces données pourraient être par exemple des données de message, des données d'état ou des données de mot de commande. En outre, pendant cette même période, la sortie de l'adresse de ligne qui a été transmise par la porte 253 est entrée dans la file d'attente de réception 108, au moyen du bus 266 et d'une porte 268. Ainsi donc, l'étage d'entrée de la file d'attente de réception a mémorisé trois types de données, les bits d'état qui indiquent le type de données, l'adresse de la ligne sur laquelle les données ont été reçues, et les données proprement dites. Ces informations sont transmises par la file d'attente 108 à son étage de sortie, pour transfert ultérieur en DCB affecté à la ligne O. Sous le contrôle du programme, le contrôleur transfère les données, l'adresse de ligne et le type de données aux registres incorporés du contrôleur. L'adresse de ligne est transférée au registre CLAR 38 et le caractère de données est transféré au LCB affecté à la ligne 0. Lorsqu'un événement tel que la réception d'un caractère de fin de transmission concernant une ligne particulière est mémorisé dans la file d'attente de réception 108, puis transféré au contrôleur, ce dernier détecte ce caractère et introduit un caractère d'enfichage particulier et l'adresse de ligne dans la file d'attente 108 via le SLAR 114, le registre D 112 et les portes 268 et 263. Le contrôleur invalide élimine tous les caractères correspondant à la ligne particulière entrés dans la file d'attente 108 entre le caractère de fin d'émission et le caractère d'enfichage. La file de réception 108 du mode de réalisation préféré se présente sous la forme d'un registre à décalage à fonctionnement continu d'une construction connue qui transfère les données depuis son étage d'entrée vers son étage de sortie au cours d'une période plus courte que le temps requis par le contrôleur pour avoir accès à l'étage de sortie. Les entrées successives sont empilées dans des étages qui suivent ceux où sont mémorisées les entrées précédentes. Chaque fois qu'une entrée est retirée de la file d'attente 108, les entrées suivantes avancent vers l'étage de sortie. La file d'attente 108 comporte aussi des circuits câblés indiquant sa condition de vacuité ou de non vacuité. La file d'interruption d'émission 104 a une construction similaire. Nous allons décrire maintenant la transmission par le multiplexeur des données de la mémoire de commande 102 vers l'accès à la ligne 0. L'accès aux positions de la mémoire de commande 102 par la table d'analyse 100 et par le contrôleur, via le 114, est essentiellement identique à notre description relative à la réception des données. Plus précisément, pendant la durée d'un cycle de la table d'analyse, chacune des adresses de la table d'analyse 100 sera accessible séquentiellement pour sélectionner dans la mémoire de commande 102 les positions permettant d'accomplir des opérations choisies. Ces accès à la mémoire de commande 102 seront intercalés avec les accès au contrôleur. Les fonctions d'émission sont semblables aux fonctions de réception déjà décrites, à ceci près que c'est le signal de frontière de bit et non le signal de centre de bit qui est utilise pour synchroniser chaque émission de bit. Dans le cadre de cette description, nous supposerons que la transmission des données du contrôleur à l'accès O associé à la ligne O a- déjà été initialisée, qu'au moins les deux caractères a transmettre ont été mémorisés dans le registre 119, et que la mémoire-tampon d'émission 115 de la position de la mémoire de commande a été affectée à l'accès O. La table d'analyse 100 sera accessible de façon cyclique pour permettre la lecture continue des positions de la mémoire de commande, y compris la position affectée a l'accès 0. Chaque fois que cette position est accessible, le caractère mémorisé dans le registre 119 de la position sera transféré à la logique 118.Lorsque les fonctions initiales ont été exécutées, le premier bit du caractère qui se trouve dans le registre 119 de la position concernez, sera prét à être émis. A la lecture suivante de la position de la mémoire de commande, et lorsque le caractère est transféré du registre 119 concerné dans la logique 118, le premier bit du caractère est transmis à l'accès O au moyen du registre à décalage 120 (figure 5), de la ligne d'émission de données 171 (figure 12C) des commandes de dispositif 116 (figure 12B) de la ligne de sortie 177 de la commande 116 vers les bascules bistables d'émission 270-0 à 270-N (figure 12A). En même temps, une porte d'émission de données (TDG) est également délivrée par la logique 118b de la figure 7C, sur la ligne d'émission de porte de données 173, par l'intermediaire des commandes de dispositifs 116, aux bascules bistables d'émission 270-0 à 270-N. La réception de ces deux signaux préparera la bascule bistable d'émission 270-0. Au même instant, l'adresse de la ligne O qui apparait à la sortie du circuit de porte 253 de la figure 19B sera appliquée au circuit de décodage d'adresse 280 de la figure 7B. La sortie 285 du circuit de décodage d'adresse 280 est appliquée à tous les décodeurs de dispositifs 271-0 à 271-N de la figure 7A.Comme l'adresse de la ligne O a été appliquée aux circuits de décodage d'adresse 280, seul le circuit de décodage de dispositif 271-0 sera rendu actif pour appliquer un signal de sortie à la bascule bistable d'émission 270-0. En conséquence, seule la bascule bistable d'émission 270-0 de la ligne O sera positionnée si le bit emis est un 1 logique. Aussi longtemps que la bascule bistable 270-0 demeure positionnée, elle applique un signal de bit de sortie à la commande 272-0 de la ligne 0. Ce signal ne sera pas retiré de la ligne O avant que la bascule bistable d'émission 270-0 ne soit positionnée ou repositionnee lors de la transmission du bit de caractère suivant. Comme dans la description précédente relative à l'opération de réception de bit, la zone de définition de ligne 121 de la position parriculière de la mémoire de commande 102 associée à la ligne 0, envoie les commandes appropriées au registre à décalage 120, figure 5, pour déterminer combien de bits se trouvent dans un caractère, et le sens dans lequel les bits doivent être émis, si c'est du bit de rang inférieur vers le bit de rang supérieur, ou bien l'inverse. De la même manière, chacun des autres bits du caractère du 119 sera transmis sur la ligne 0, jusqu'à ce que tous les bits du caractère aient été émis. A cet instant, la logique 118 est en mesure de transférer le caractère suivant, qui doit être transmis de la zone-tampon d'émission 115 de la position de la mémoire de commande 102 affectée à la ligne 0, dans la zone correspondante 119. Au même instant, la logique 118 transfère l'adresse de ligne O de la sortie du circuit de porte 253 de la figure 7B, à la file d'attente d'interruption d'émission 104 de la figure 7C, au moyen de son omnibus de sortie 266 et de la porte 268. Les commandes de file d'attente 264 provoquent également l'entrée des données de type d'interruption dans la file d'attente d'interruption d'émission 104, au moyen de l'omnibus 127. La file d'interruption 104 a maintenant mémorisé à son étage d'entrée la ligne d'adresse zéro et le type d'interruption demandé. Comme dans le cas de la file d'attente de réception de données 108, la file d'attente d'interruption 104 se présente sous la forme d'un registre à décalage parallèle à fonctionnement continu, qui transporte les données de sa position d'entrée inférieure vers sa position de sortie supérieure. Le temps nécessaire a cette opération est très court par rapport au temps nécessaire au contrôleur pour exécuter un cycle opératoire. La file d'attente d'interruption d'émission 104 comporte aussi un mécanisme câblé pour indiquer sa condition de vacuité ou de non vacuité.Avec l'adresse de ligne 0 et le type d'inteeruption entre, ce dispositif câblé produit un signal d'interruption de sortie sur la ligne 287, qui est couplée au circuit de commande 134, figure 3A. La commande 134 ordonne au contrôleur, au terme de l'exécution du mot de microprogramme en cours, de forcer une interruption câblée dans une sous-routine qui sert à gérer la fonction d'émission de données. Cette routine lira les données de demande d'interruption d'émission qui prennent l'adresse de ligne O et le type d'interruption en provenance de la file d'attente 104. Comme indiqué ci-dessus, la vitesse à laquelle la file d'attente transfère les données de sa position d'entrée vers sa position de sortie est plus élevée que la vitesse à laquelle le contrôleur peut avoir accès à la position de sortie de la file d'attente 104. Sous le contrôle de cette routine, le contrôleur va transférer l'adresse de ligne dans ses registres câblés, puis dans les registres CLAR et SLAR 38 et 114. Le contrôleur aura alors accès au LCB affecté à la ligne O en utilisant l'adresse de ligne contenue dans le registre CLAR comme élément du mécanisme d'adressage.Un multiplet de données prévu pour être transmis sur la ligne O sera transféré du LCB qui se trouve dans la mémoire -132, figure 3B, dans le registre de données 112, figure 19B. Sous le contrôle du programme, le contrôleur place dans le registre de décodage de fonctions 110 les informations de commande qui permettront le transfert des données du registre 112 dans la mémoire-tampon d'émission 115 de la position de la mémoire de commande 102 affectée à la ligne 0, lorsque le contrôleur accède ensuite à la mémoire de commande 102. Le registre SLAR 114 sert à sélectionner la position correcte de la mémoire de commande 102 pour cette fonction. Revenons au moment de cette description où le caractère suivant à transmettre a été délivré de la zone-tampon d'émission 115 à la zone 119. Nous décrirons les opérations associées à cette émission Nous avons déjà indiqué qu'au cours de n'importe quelle analyse complète des positions de la mémoire de commande par la table 100, une seule demande d'émission pouvait être formulée. Cette opération est effectuée en positionnant une bascule bistable d'inhibition appropriée (non representee) des commandes de file d'attente 264, pour inhiber les autres demandes d'interruption d'émission jusqu'a ce que le registre d'adresse d'analyse 251 soit positionne a nouveau à l'adresse de la première position de la table d'analyse 100. A cet instant, la bascule bistable d'inhibition des commandes de file d'attente 264 est repositionnée par l'anneau 252 pour permettre la gestion d'autres demandes d'interruption. L'accès des positions de la mémoire de commande 102 se poursuit de façon cyclique et chacun des bits du caractère mémorisé dans le registre 119 associé à la ligne 0, est transmis sous le contrôle du comptage de cadence de bits, de la zone de définition de ligne, et de la zone 113. DISPOSITIF DE RACCORDEMENT DE CANAL Sur la figure 1, le dispositif de raccordement de canal est connecté au bus 202. Le comparateur 14 dans la liaison de canal du PCS effectue les comparaisons bit par bit. Un flux de données d'entrée est envoyé au circuit de comparaison d'adresse, d'ID et de position, ainsi que le bus d'adresse du processeur central. Si les deux entrées de zone sont identiques, la sortie du comparateur sera un "UN" et cette sortie informera la liaison du canal du PCS qu'il y a une commande d'entréelsortie adressée par le processeur au PCS. Les zones de bits de domaine et de position sont comparées dans le comparateur 14 avec l'adresse du dispositif de commande d'entrée/sortie émanant du processeur, et cette comparaison permet de décider si la commande est adressée ou non à un dispositif particulier du PCS.En d'autres termes, si la position et le domaine sont conformes à l'adresse désirée, le comparateur produira une sortie "UN" (signal de sélection) qui autorisera le circuit à enregistrer le signal de jonction d'accompagnement pour qu'il soit interprété par le contrôleur (figure 3). Le contrôleur lira alors les données associées a la commande d'entrée/sortie et agira en conséquence. Zone de bits de domaine - Dans le cas de configurations de systènps ; de raccordement de canal à adresses multiples de un nombre d'adresses inférieur aux possibilites, l'étendue ou le dbmaine des adresses que la liaison de canal reconnaît doit être ajusté pour pouvoir conserver l'espace d'adresse d'entrée/sortie valable à l'intérieur du canal. Le domaine rend cela possible dans la liaison de canal du PCS. La liaison de canal peut être positionnée pour reconnattre quatre gammes d'adresses de dispositifs: Une à quatre adresses (1-4) Cinq à huit adresses (5-8) Neuf à seize adresses (9-16) Dix-sept à trente-deux adresses (17-32) Le domaine est spécifié à la logique via trois bits, appelés bits 5 à 8 de domaine, bit 9-16 de domaine, et bit 17-31 de domaine. La configuration effective domaine-bits est la suivante: BIT 17-32 19-16 5-8 Domaine effectif reconnu O O O Quatre adresses O 0 1 Huit adresses 0 1 o Seize adresses 1 O Q Trente-deux adresses. La logique de traduction 20 entre la zone de bits de domaine et la porte d'ID de lecture 22 sur le bus de données de canal 1 traduit les configurations ci-dessus en une zone de trois bits qui exprime le domaine de l'ID en puissance 2 codée binaire. Autrement dit, si le domaine comporte 4 adresses, la zone sera B'1010.Pour toutes les combinaisons: Bit de domaine 17-32 9-16 5-8 Domaine exprime en Mot d'ID, bits 5-7 O O O 010 O 0 1 011 0 1 0 100 1 0 0 101 Comme la parité du multiplet O du mot d' ID dépend du nombre de bits 1 dans le multiplet d'ID, et que le nombre de bits 1 dépend du domaine, le maintien d'une parité impaire requiert le respect de la règle du pouce, selon laquelle, si le domaine est 4 ou 16 adresses, il faut spécifier le bit de parité pour le multiplet 0 et l'ID comme étant un 1, et sinon comme étant un zéro. Zones de bits de position 12 - Les différents dispositifs connectés doivent avoir chacun une adresse distincte. Dans le cas du PCS, avec le domaine variable décrit plus haut, la zone de bits de position sert à spécifier l'adresse de base dans la gamme reconnue par la liaison de canal avec ses configurations spécifiques. Il y a six bits puisque le plus petit domaine est 4 et 6 bits d'adresse supplémentaires sont nécessaires pour spécifier complètement une adresse de 8 bits, lorsque 2 sont à "ignorer" comme c'est le cas du domaine 4.Lorsque les domaines plus importants sont spécifies, les bits d'adresse "à ignorer" deviennent plus nombreux, et un petit nombre de bits de position sont nécessaires pour constituer la spécification complète de l'adresse. lorsque les bits d'adresse sont destines à "être ignores", cela revient a se demander si une adresse de dispositif de 8 bits est comprise dans la gamme valide d'un PCS particulier ayant une configuration de bit de domaine et de position particulière.Ainsi donc, les bits de position significatif de domaine 4 adresse six (bits d'adresse 0, 1, 2, 3, 4, 5) 8 adresse cinq (bits d'adresse 0, 1, 2, 3, 4) 16 adresse quatre (bits d'adresse 0, 1, 2, 3) 32 adresse trois (bits d'adresse 0, 1, 2) Si d'autres bits que les bits de position significatifs sont spécifiés, dans les cas de domaines plus importants, ils# seront ignorés dans les dispositifs câblés, et la question de savoir si l'adresse du dispositif est comprise dans la zone de reconnaissance du PCS (spécifiée dans les zones de bits de domaine et de position) ne recevra de réponse qu'après comparaison des bits de position significatifs concernant un domaine particulier. Circuit de comparaison d'adresse de dispositif 14 - Ce bloc de la circulation des données entre dans les zones de bits de domaine et de position, ainsi que sur le bus d'adresse, bits 8 à 15. Ces bits contiennent les bits (8) d'adresse de dispositif pendant une séquence OIO, et ce bloc décide si l'adresse de dispositif OIO est dirigée ou non vers le PCS sur la base de la configuration de bits particulière. Si la décision est "oui", cette DA sera comprise dans le domaine du PCS. Un signal appelé sélection de carte est appliqué à une autre logique, pour indiquer la sélection via le canal. Ce bloc a pour autre fonction de traduire les bits de la DA appelés précédemment "bits à ignorer" en "Adresse de dispositif relative" (RDA) pour informer le reste de la logique et le contrôleur.La RDA est une zone de 5 bits avec une zone binaire absolue non signé e 00000 à 11111 qui est l'adresse interne du PCS dont la ligne est représentée par la DA. Quelque soit le domaine spécifié, un PCS aura ajours une RUA de 00000, 00001, 00010, et 00011. Cela est vrai même si le domaine est un 4 et si les bits de position situent la gamme de 4 par exemple à une DA de HEX 5C (0101, 1100). Sans traduction, les adresses internes du PCS seraient 11100, 11100, 1110t, 11110, et 11111. Ces adresses apparaitraient au contrôleur comme les quatre adresses supérieures de la gamme totale possible de 32, même si 4 dispositifs seulement sont actifs.Lorsque le domaine correspond à 32 adresses, aucune traduction n'est nécessaire, puisque les 5 bits de rang inférieur de la DA sont exactement égaux à la DRA à l'intérieur du contrôleur du PCS (figure 3). Registre de préparation de niveau 16- Ce registre de 4 bits contient les bits Il à 14 des données de commande de préparation de OIO, qui représentent le niveau d'interruption, code binaire, sur lequel le processeur désire que l'une des lignes préparées soient interrompues. Comme il y a seulement un registre pour l'ensemble des 32 lignes possibles, toutes sont préparées à être interrompues au même niveau. La possibilité pour une ligne particulière d'être interrompue ou non sera ensuite contrôlée sur une base par ligne, décrite ci-dessous lors de la description de la bascule bistable de bit-I 18. Le registre de préparation de niveau est positionne sur n'importe quelle commande de préparation à une adresse DA valide dans le domaine du PCS. Bloc de commande 22 - Ce bloc "fourre-tout" comporte une logique importante relative aux fonctions de la liaison du canal. La plupart des lignes de commande aboutissant aux blocs représentés à la figure 2 proviennent de cette zone. L'itinéraire indiqué menant à la DBI (l'entrée du tus de données) du contrôleur, représente la lecture des bascules bistables d'état dans le contrôleur avec une adresse X'10' d'entrée/sortie vers le contrôleur. Les lignes de sortie qui aboutissent à la porte de lecture d'ID 22 et au registre de préparation de niveau 16 ainsi qu'à un registre de mot d'un IDCB 24 représentent beaucoup d'autres lignes du circuit logique. Registre 24 de multiplet 0, M et O d'IDCB - Ce registre de 6 bits contient les bits 0 à 7 du bus d'adresse que le contrôleur livre comme une definirion de fonction specifique d'une commande OIO appliquée à l'une des adresses du PCS. Les 6 bits de données sont enregistrés sur sélection pendant une OIO et à la période d'échantillonnage des données. Le multiplet de données 0 du mot O d'IDCB est entièrement défini dans la documentation sérine/1, et il ne sera pas décrit ici; nous nous contenterons d'indiquer qu'il concerne le fonctionnement de l'équipement du PCS. Les bits 0 et 1 du multiplet ne sont pas enregistres car le bit O n'existe jamais si L'OIT a une joncti-on-dispositif/et non canal), et la définition du PCS permet au bit d'être seulement au niveau 1 (écriture). Registre 24 de multiplet O du mot d'IDCB - Ce registre de 8 bits contient les bits O a 7 du bus de données que le contrôleur lira comme multiplet de rang supérieur du second mot de l'IDCB associé à l'OIO. Dans le PCS, comme les commandes de début d'OIO sont les seules commandes autorisées (que voit le contrôleur), le second mot de l'IDC contient toujours l'adresse du DCB qui doit être recherchée par le contrôleur. Le registre 26 de multiplet 1 de mot d'IDCB - Ce registre de 8 bits contient les bits 8 à 15 du bus de données que le contrôleur lira comme le multiplet de rang inférieur du second mot de l'IDCB associé à l'OIO. Dans le PCS, comme les commandes de début d'OIO sont les seules commandes autorisées (que voit le contrôleur) le second mot de l'IDCB contient toujours l'adresse que le contrôleur doit rechercher. Le décodeur 5 à 32 d'adresse de dispositif 28 - Cet élément de circuit se trouve dans le module de mémoire et sert à sélectionner l'une des trente-deux bascules bistables composant les empilages de repositionnement de dispositif 30, d'occupation 32, de bit I et de CR 18, comme fonction de l'adresse de dispositif verrouillé concernant une OIO particulière. Le domaine reçoit l'élément permettant de convertir l'adresse de dispositif en adresse de dispositif relative. Les bascules bistables de repositionnement de dispositif 30 - Cet empilage de 32 bascules bistables, à raison d'une pour chacune des lignes possibles du PCS, sert à enregistrer ligne par ligne l'apparition d'un repositionnement de niveau de dispositif. Ce repositionnement efface toute condition d'occupation ou condition d'interruption concernant la ligne d'adresse et demeure verrouillé pour lecture et repositionnement par le contrôleur (figure 3), pour les mesures de repositionnement de lignes qui doivent être prises dans le microcode. En ce qui concerne la bascule bistable N de repositionnement de dispositif. Positionnement = (RDA N) (Arrêt dispositif) (Echantillonnage de données) Repositionnement = (Détection du découpage par le contrôleur) (bits du CLAR 01 =aux) + Arrêt d'E/S + Vérification machine + Repositionnement du système '+ POR xx = 00 pour N = O à 7;01 pour N = 8 a 15 10 pour N = 16à23; 11 pour N = 24 a 31. Bascules bistables d'occupation 32 - Cet empilage de 32 bascules bistables contient la condition d'occupation de dispositif pour chacune des lignes potentielles a l'intérieur de la liaison de canal. Les bascules bistables servent à répondre, via l'équipement 34, lorsqu'une OIO est appliquée à un dispositif compris dans le domaine du PCS (enregistre dans le bloc de comparaison). Lorsque la RDA = N pour une OIO et, que la bascule bistable d'occupation de dispositif N est positionnée, un signal appelé "n'importe quel dispositif occupé est appliqué au bloc de génération de code de condition 34 pour indiquer l'occupation à l'OIO dans les limites de la période de la commande.Le positionnement de la bascule bistable d'occupation est également une condition pour permettre au contrôleur de placer une demande d'interruption concernant le dispositif N. En ce qui concerne la bascule bistable d'occupation N: Positionnement = (RDA N) début d'occupation de la liaison de canal) Repositionnement = (dispositif N de repositionnement de dispositif) + Interruption d'E/S + Vérification machine + POR + positionnement du système + (Registre d'interruption de dispositif N) (Porte d'interruption de service) (complément PCI) Bascules bistables de bit-I 18 - Cette pile contient 32 bits I pour chacune des lignes du PCS.Le bit I se trouve dans le bit 15 du mot de préparation, et le dispositif peut ne pas être interrompu, et si le bit est actif, le dispositif pourra l'être. Le bit I est le dernier masque de la demande appliqué a la jonction du canal, et une commande de préparation appliquée à un dispositif avec une demande d'interruption sur le canal avec le bit 15 = O provoquera le retrait logique de la demande. Cette condition provoquera le positionnement d'unè bascule bistable qui informera le contrôleur que la demande d'interruption concernant le dispositif ayant fait la demande la plus récente n'a pas eu de conclusion, et qu'elle doit être présentée a un autre moment lorsque le bit I concernant le dispositif en question sera actif. Si un dispositif n'est pas prêt, la bascule bistable de demande d'interruption 36 sera encore positionnée pour ce dispositif s'il était positionne. Lorsque la fin du temps de service d'interruption concernant n'importe quelle demande d'interruption ayant été satisfaite arrive, toutes les bascules bistables de demande qui sont actives se repositionnent. L'utilisation de la bascule bistable non-préparée pendant la demande maintiendra le contrôleur en fonction avec l'état des demandes individuelles. Pour la bascule bistable N de bit I: Positionnement = (RDA N) (Commande de preparation) bit 15 d'omnibus de donnees = 1) (Echantillonnage de données). Repositionnement = (RDA N) (Commande de préparation) (bit d'omnibus de données 15 = O) (Echantillonnage de données) + POR + Système repositionné. Clar 38. Le registre d'adresse de ligne du contrôleur est utilisé par divers éléments de la liaison de canal comme indication du dispositif (ou de la ligne) adressé par le contrôleur. Il y a une reproduction du CLAR 38 dans l'analyseur qui est positionne à partir des bits 3 à 7 de la sortie de l'omnibus de données du contrôleur qui remplit la même fonction. Empilage de bascules bistables de demandes d'interruption 36 -Cet empilage de 32 bascules bistables prévoit une bascule bistable pour chacune des lignes présentant une demande d'interruption sur le canal. Pour positionner l'une de ces bascules bistables, le contrôleur#place l'adresse de ligne dans le CLAR 38 qui est décodée en 1 parmi 32 par le décodeur 29 à 32. Le contrôleur délivre l'instruction de sortie particulière pour positionner le type d'interruption désiré (PCI, fin de contrôleur, ou interruption de fin de dispositif, définie ultérieurement dans l'ID d'interruption). La bascule bistable est positionnée, ce qui correspond à la condition logique pour laquelle ce type d'interruption est prévu. Pour la bascule bistable de demande d'interruption N: Positionnement + (RDA N) positionner Reg. d'Int} (Dispositif N occupé) + (RDA N) (Positionnement PCI + Fin de Cont.). Repositionnement = (Porte d'interruption de service + Interruption d'E/S + vérification machine + POR + Repositionnement système + dispositif N de repositionnement de dispositif. Décodeur d'adresse du contrôleur 42 - Ce bloc est un décodeur des adresses d'entrée/sortie du contrôleur provenant du bus 41 utilisé dans la liaison de canal. Les adresses se trouvent dans la liste d'entrée/sortie en annexe. Le décodage combinatoire des adresses sert de porte de données d'entrée appliquées au DBI du contrôleur (Entrée d'omnibus de données) 44, et le décodeur ajouté à l'échantillonnage du contrôleur sert de signal d'échantillonnage pour verrouiller les données hors de la DBO 40. L'analyseur (figures 4, 7, 19a et b) reçoit également l'omnibus d'adresse du contrôleur, et il y a un bloc de décodage semblable pour décoder un autre ensemble d'adresses d'entrée/sortie utilisées dans l'analyseur. Registre d'état de vol de cycle 46 - Ce registre de 4 bits verrouille les 4 bits d'état hors du bus d'état de canal à la fin d'une opération de vol de cycle. Ces bits sont disponibles pour permettre au contrôleur de déterminer l'état de fin du vol de cycle ainsi qu'un autre état de la liaison de canal (IN X '15'). Décodeur 48 4 à 16 et le bloc de comparaison de niveau 50 Cet élément de la liaison de canal présente la demande d'interruption sur la ligne appropriée de l'omnibus de demande de jonction 52. L'omnibus de demande possède 17 lignes: 16 pour tous les niveaux d'interruption possibles et 1 pour la demande de vol de cycle. Lorsqu'une demande d'interruption concernant n'importe quel dispositif est positionnée, la demande est envoyée sur la ligne appropriée de l'omnibus de demande 52 comme fonction du niveau verrouillé dans le registre de préparation de niveau 16. Lorsque le canal appelle sélectivement en vue d'un service d'interruption, une comparaison est faite entre l'omnibus d'ID d'appel sélectif 54, 4 bits et le niveau demandeur-pour une séquence de saisie de sélection d'interruption.Il a une séquence de saisie pour le vol de cycle également, mais non dans une structure de hiérarchisation de niveaux. Dans ce cas, tous les dispositifs demandent "au même niveau" et l'appel sélectif est saisi par le dispositif le plus proche de la source du canal du signal d'appel sélectif, où une demande de vol de cycle est en instance. Registre de clé de vol de cycle 56 - Ce registre de 3 bits reçoit la clé du contrôleur avant qu'une demande de vol de cycle ne passe sur le canal. La clé est transmise sur l'omnibus de code de condition (3 bits) du canal, après une saisie d'appel sélectif de vol de cycle par la liaison de canal, pour accomplagner l'adresse de vol de cycle et les données, en cas d'opération interne. Registre de code de condition d'interruption 58 - Ce registre de 3 bits obtient le code de condition d'interruption du contrôleur avant l'envoi de la demande d'interruption concernant un dispositif particulier (spécifié dans le CLAR). Le code de condition est transmis sur l'omnibus de code de condition de canal 60 pendant la période de service qui fait suite à la séquence de saisie d'appel sélectif d'interruption. Bloc de génération de code de condition 34- Cet élément logique émet trois bits sur l'omnibus de code de condition selon les indications du tableau ci-après: Sortie Condition ou période Clé CS Séquence de vol de cycle Int CCI Séquence d'interruption 001 Dispositif adressé occupé 010 Exception lin Contrôleur (liaison de canal) occupé 101 Vérification de données de jonction 111 Aucune des conditions ci-dessus Registre d'ID d'interruption 62 - Ce registre de 16 bits reçoit deux multiplets de données relatifs à la demande d'interruption suivante en provenance du contrôleur. Le mot est transmis sur l'omnibus de données du canal seriez pendant la période qui suit la saisie de l'appel sélectif d'interruption par la liaison de canal. Bascule bistable de deux bits aux indicateurs 64 - Ce registre de 2 bits est chargé à partir de la DBO du contrôleur, des bits 6 et 7, sur une adresse de sortie de X "lD" dans le fichier du PCS. Ces deux indicateurs sont utilisés lors de la mise en service du microcode, pour signaler cette mise en oeuvre. Elément de vérification/génération de parité 66 - Cet élément logique est une arborescence de parité de 16 bits dont une entrée est soit le bus de données, soit la sortie d'un multiplexeur observant l'entrée de données de vol de cycle de l'ID d'interruption. Lorsqu'une OIO est appliquée au PCS via la liaison de canal, et le second mot de l'IDCB se trouve sur le bus de données, l'arborescence forme un signal de parité qui est utilisé pour indiquer une bonne ou une mauvaise parité impaire sur le bus. Lorsque la liaison de canal transmet des données sur ce bus de données, pendant une opération d'entrée de CS ou pendant une séquence d'interruption, l'arborescence génère une parité par multiplet pour présentation au canal. Quelque soit la source entrée pour génération ou vérification, l'autre n'est pas active afin qu'il n'y ait pas d'interférence. Registre de données d'entrée de vol de cycle 67 - Ce registre de 16 bits contient les données internes en provenance du contrôleur jusqu'à ce que le vol de cycle demandé (vers l'unité centrale) soit satisfait par une séquence d'appel sélectif, et que les données soient transmises sur le bus de données. Registre de données de sortie de vol de cycle 68 - Ce registre de 16 bits reçoit les données extérieures appliquées au dispositif en provenance de l'unité centrale lors d'une séquence de vol de cycle demande, tandis que l'indicateur d'entrée au canal est hors service. Les données sont enregistrées pour être entrées dans le contrôleur lorsque la demande n'est plus active, condition signalée au contrôleur dans l'état. Logique de commande de pupitre 70 - Cet élément logique relie le pupitre à commande manuelle au contrôleur via un itinéraire de données série 72. La logique contient un registre de 7 bits chargé à partir du contrôleur avec une sortie X 114011 qui positionne un caractère de données de 4 bits appliqué à la cible de données adressées (spécifiée en 3 bits) à l'intérieur du pupitre. Les 7 bits sont transmis de façon séquentielle au pupitre en sortie de la liaison de canal sur des câbles conduisant à l'analyseur, traversent l'analyseur et aboutissent à la liaison sur le fichier du PCS. Une entrée au pupitre provoque l'enregistrement de 8 bits de données série dans la logique de commande; ces bits sont lus par le contrôleur avec une adresse d'entrée de X "40". Circulation dans le registre d'adresse de vol de cycle -Il s'agit d'une nouvelle fonction de la liaison de canal du PCS qui accomplit une fonction partielle du sous-canal dans la mise à jour de l'adresse de vol de cycle pour les 32 lignes de vol de cycle potentielles. La boucle qui part du registre d'adresse de CS à travers l'incrémenteur 76, entre dans l'empilage, et revient dans le registre, sert à mettre à jour l'adresse initialisée de 1 ou de 2, selon que l'on se trouve en mode de mot ou en mode de multiplet. L'empilage 74 est initialisé par deux sorties en provenance du contrôleur, par l'intermédiaire des registres d'adresse 71 et 73 pour positionner l'adresse de vol de cycle initiale de 16 bits dans la position de l'empilage définie par le positionnement du CLAR. L'empilage a une configuration de 8 bits sur 64 multiplets, de sorte que les bits du CLAR 38 spécifient les 5 bits de rang supérieur et que la sortie, X "32" ou X "33" spécifie la position impaire ou paire de l'empilage. Lorsqu'une opération de vol de cycle est commandée par le contrôleur, avec la clé, les données (si internes) et le CLAR précédemment mentionne, la logique de commande associée à cette circulation charge le multiplet O du registre d'adresse 71, 73 à partir de la position paire de l'empilage, et ensuite le multiplet 1 à partir de la position impaire. Ainsi donc, l'adresse associée à ce positionnement du CLAR (le dispositif, ou la ligne demandant le CS) est disponible pour être transmise sur le bus d'adresse pendant la séquence de CS suivante.Dans l'intervalle, la valeur contenue dans le registre d'adresse est incrémentée de façon combinatoire de 1 (si la demande se fait en mode de multiplet) ou de 2, et la logique de commande de charge à nouveau les deux multiplets dans l'emfrilage. N'importe-lequel des 64 multiplets de l'empilage peut être inscrit dans le contrôleur en positionnant le CLAR pour la ligne concernée, et en effectuant une entrée à X "10" ou X "1D" pour les multiplets pairs ou impairs respectivement. Cette possibilité de lecture permet de retirer l'adresse de CS résiduelle si une erreur se produit à l'intérieur d'une séquence. Circulation 78 et 80 de vérification de redondance cyclique (CRC) C'est également une nouvelle fonction de la liaison de canal du PCS qui fournit au contrôleur un support câblé dans la zone de calcul d'un caractère de vérification de télécommunications pour chai nage sur le message pendant l'émission, ou pour comparaison pendant la réception. Ici encore, un empilage 78 est associé à la fonction pour conserver les valeurs par ligne. Ces valeurs sont le polynôme de génération et le reste partiel à raison de 4 multiplets par ligne. La circulation permet l'initialisation de l'empilage par l'intermédiaire de la PLA du reste, et le positionnement des deux multiplets du polynôme dans l'empilage. Le choix de la zone de l'empilage utilisée est spécifié par une valeur précédemment placée dans le CLAR pour indiquer l'adresse de ligne. Une instruction de sortie X'27' provenant du contrôleur avec le caractère de multiplet en données de sortie sur la DBO provoque un cycle du PLA qui continue à calculer le CRC correspondant à cette ligne, sur la base des valeurs empilées du reste partiel, et le polynôme de génération.Une autre paire d'instructions de sortie commande au PLA de rechercher le reste dans la sortie de l'empilage pour rechercher dans le contrôleur, soit pour une émission soit pour une comparaison . Le PLA du CRC 80 comprend un générateur de CRC qui fonctionne de la façon décrite dans le brevet E.U.A. 3 678 469. La porte de séquence d'interruption 82 transmet le mot d'ID d'interruption sur l'omnibus de données du canal pendant la séquence d'entrée de porte de service. Les portes 84 et 86 de séquence de vol de cycle transmettent les données d'entrée de vol de cycle dans l'adresse de vol de cycle placée sur les omnibus de canal en service au moment de la séquence de vol de cycle. Le bloc 92 représente la bascule bistable de repositionnement de mise sous tension. Le bloc 94 représente l'indicateur de mot/multiplet de vol de cycle. Le bloc 96 représente l'indicateur d'entrée/sortie de vol de cycle. Le bloc 98 est le déclencheur du superviseur d'opération. CONTROLEUR DU PCS (Figures 3A et 3B) - Le contrôleur est un ordinateur numérique à grande vitesse (cycle de 750 nanosecondes) avec un seul niveau d'interruption, une capacité d'adressage de 16 bits, et d'importantes possibilités de branchement et de liaison Parmi les possibilités du contrôleur, citons: (1) un mot de 16 bits sur seize, un empilage-mémoire permettant d'accueillir jusqu'a seize niveaux de branchements et de liaisons (BAL). (2) un mot supplémentaire (4 bits) (appelé parfois nibble dans la langue anglosaxonne) ajouté au registre d'adresse de mémoire, au registre d'adresse d'instruction, à l'incrémenteur qui alimente l'IAR, et au multiplexeur qui est la source du SAR et fournit 16 bits de données d'adresse de mémoire. (3) un quatrième registre d'accès de données, DAR 3, qui fournit aux DARs une capacité de circulation d'adresse de 16 bits. (4) un autre jeu de registres et registres auxiliaires qui devient actif au niveau d'interruption. (5) un itinéraire de données de 16 bits qui va de l'incrémenteur aux quatre registres d'accès de données. Cela fournit une capacité de chargement importante pour les DARs, avec la valeur incrémentée de l'adresse de mémoire, lorsque les DARs sont la source de l'adresse effective et que l'incrémentation est spécifiée. (6) Des circuits qui peuvent être commutés dans les conditions adéquates pour introduire une instruction de branchement et de liaison (BAL) fixe sur l'itinéraire de données de sortie de mémoire afin de réaliser une interruption du traitement normal dans le contrôleur. (7) Un registre de trois bits avec un itinéraire dans l'entrée du bus de données, qui sera chargé avec les conditions de programmes (indicateurs) après exécution du BAL force pour interruption. (8) Un registre de huit bits, le registre C, formant les deux mots de 4 bits de rangs supérieurs de l'adresse de mémoire, lors de l'exécution d'une instruction de référence de mémoire utilisant ce mode d'adressage. Circulation des données - Le texte qui va suivre doit être étudié en référence au schéma de circulation des données (figure 3) du contrôleur du PCS. Les blocs sur le circuit de données ont quatre bits de largeur dans la plupart des cas, de sorte que les registres de 16 bits sont présentés comme des blocs de 4 mots de 4 bits de large. Empilage - Les empilages de registres 100, 102, 104 et 106 sont les quatre blocs qui se trouvent dans l'angle supérieur gauche du schéma. Ils ont 4 bits de large sur 16 registres de profondeur, et il y a un empilage de registres et de registres auxiliaires que le niveau d'interruption soit actif ou non. La source de données pour tous les empilages est constituée par les 4 bits issus de l'ALU et délivrés sur le bus 108 et tous les empilages sont reliés ensemble sur la sortie de l'empilage, qui est le bus relié 10 (collecteur ouvert) dont l'adresse des 16 registres dans chaque module d'empilage est alimentée à partir du mot de 4 bits N#3 (bits 8 à 11), de l'OP 116 ou 4 (bits 12 à 15) du registre d'CP 118. (il convient de noter que cette zone est inversée dans l'instruction, clest- -dire que si le registre O doit être adressé, une zone d'adresse de registre de 111 devra être spécifiée dans le mot de 4 bits de l'instruction). L'impulsion d'écriture est présente dans la plupart des instructions, mais le choix de l'empilage effectivement écrit est commandé par l'empilage sélectionné pendant l'impulsion d'écriture. La sélection est également le signal de commande de l'empilage qui est délivré sur le bus de sortie d'empilage. Les DARs - Les quatre DARs 101, 103, 105 et 107 sont des registres de 4 bits qui, sur le plan architectural sont les quatre registres de rang inférieur des empilages auxiliaires 104 et 106. Autrement dit, lorsque l'empilage auxiliaire est la cible ou la source sélectionnée, et que l'adresse d'empilage est 0000 à 0011 (en fait 1111 à 1100), l'empilage auxiliaire n'est pas sélectionné, mais l'un des 4 DARs (Registres d'accès de données) l'est. Les DARs remplissent une fonction spéciale comme leur nom l'indique. Ils sont souvent la source de l'adresse effective sur les instructions de référence de mémoire. Ils sont charges, comme les autres registres de l'empilage, à partir du bus de sortie d'ALU 108, soit à partir de données provenant d'une zone de masque 118 (OP2) de l'instruction, soit à partir du transfert d'un autre registre faisant partie des empilages. Une autre source de données est disponible pour chacun des DARs dans les 16 bits provenant de l'incrémenteur 120. Certaines instructions énumérées ci-dessus dans la nouvelle zone d'instructions, utilisent les DARs comme la source EA (d'adresse effective) pour référence de mémoire. Ils deviennent alors la source entrée dans les SAR 119, 121, 123 et 124 pour adresser la memoire, et par conséquent comme le montre le schéma, la valeur incrémentée du contenu du SAR est disponible a la sortie de l'incrémenteur 120. C'est cette valeur incrémentée qui est ramenée dans les DARs de façon globale (par opposition au chargement DAR par DAR à partir du bus de sortie de l'ALU). La plupart du temps, l'incrementeur ajoute 2 à la valeur contenue dans le SAR, car la valeur est l'adresse d'instruction (par opposition a l'adresse de données effective) qui est une adresse de multiplet d'un mot de 16 bits. Deux cas spéciaux requièrent une incrémentation de 1 seulement.L'un correspondant à ce cas de positionnement global, où l'adresse effective de multiplet doit être avancée de un seulement, et l'autre se produit pendant IPL (chargement de programme initial) et sera décrit ultérieurement. Registre C - L'autres destfnation des DARs (O et 1 seulement) est le registre C. Il s'agit d'un registre de maintien qui fournit les deux mots de 4 bits les plus significatifs de l'adresse effective, pendant les instructions de référence à la mémoire utilisant le registre C. Registre d'OP - Les quatre mots de 4 bits des registres d'OP 112 à 118 montrent comme source, la sortie de données de 16 bits des mémoires 128, 130 et 132 qui apparaissent un par un sur le bus 157. Le mot de 4 bits zéro peut également être force vers X'A' pendant IPL, ce qui sera expliqué ultérieurement. En général, le mot de 4 bits zéro du registre OP 112-118 sert de différentiateur entre les différents groupes de classes du jeu d'instructions. La plupart des bits de l'OP0112 utilisés sont entrés dans la logique de commande du bloc de commande 134 pour accomplir les différentes fonctions de synchronisation et de transmission des différentes instructions. Les bits 4 - 7 d'OP1 (114) ont le même emploi que les d'OPO (112) et quelquefois servant de second mot de 4 bits le plus significatif de l'adresse effective pour références de mémoire ou branchement OP2 (116) et OP3 (118) (au total les bits 8 à 15) enregistrent différentes zones pour différentes instructions. Dans les instructions concernant les empilages, les nibbles fournissent des adresses d'empilage (inversées), ou un masque de données immédiat. Dans certaines instructions de référence de mémoire, les bits deviennent les 8 bits de rang inférieur de l'EA, et dans les opérations d'entrée/sortie ces bits sont l'adresse de dispositif d'entrée/sortie.Comme les instructions de branchement ont toujours un EA pair (bit 15 = O), parce que les instructions de 16 bits se trouvent toujours sur des frontières d'adresses de multiplets impaires, le bit 15 du registre d'OP devient un autre modificateur d'instruction pour les différentes instructions qui se trouvent dans le groupe de branchement. SAR - Le SAR, ou registre de mémoire 119, 121, 123 ou 124 est un registre de 16 bits chargé à partir de diverses sources de données, par mot de 4 bits. Le mot de 4 bits O (119) formé des bits O à 3, peut être chargé à partir de : DAR O (101) sur instructuin de référence de mémoire, ou branchements via les DARs 101, 103, 105 et 107. CO 126, lorsque le registre C est spécifié comme faisant partie de la source EA, LARO 131, pendant les cycles de recherche d'instructions normaux, Le mot de 4 bits 1 du SAR 121 peut être chargé à partir: d'OP1 (114), DAR1 (103), Cl (126), IAR 1 (136), ou du mot de 4 bits 1 (bits 4 à 7) de l'empilage de liaisons. Le mot de 4 bits 2 peut être chargé à partir: d'OP2 (116), DAR2 (105), IAR2 (133), ou du nibble 2 de l'empilage de liaisons 139. Le mot de 4 bits 3 peut être chargé à partir: d'OP3 (118), DAR 3 (107), IAR3 (143) ou du nibble 3 de l'empilage de liaison 141. Sélection sur le bus d'assemblage Un multiplexeur à six voies sélectionne l'un des 6 mots à 4 bits sur un bus à collecteur ouvert câblé, appelé bus câblé d'assemblage qui est la source de données internes des registres A et B (148, 150). Ces six mots de 4 bits sont: Le bus de sortie d'empilage 110, alimenté par les empilages 100, 102, 104 et les DARs, 101, 103, 105 et 107. Les 4 mots supplémentaires de la sortie d'omnibus de données de mémoire 152, OP2 (bits 8 à 11) ou le masque dans certaines instructions. C'est le long de cet itinéraire que les données sont acheminées vers les empilages à partir du masque OP2 (116) a partir d'autres registres d'empilage, ou à partir de la mémoire. Tous ces cas nécessitent un enregistrement dans les registres A-B, et une mise à niveau par l'ALU pour transmettre les données. Empilage de liaisons - Les seize registres de bits de l'empilage de branchement et de laison 135, 137, 139, 141, sont chacun alimentés par le mot de quatre bits correspondant de l'IAR, et chacun à son tour entre ses données de sortie dans le mots de 4 bits correspondant du circuit de sélection de SAR. L'adresse de cet empilage de registres provient d'un compteur ascendant/descendant contenu dans la commande 134. Le compteur est initialisé à 1111, et le premier BAL rencontré avance d'abord le comptage à 0000, puis écrit la valeur D'VAR dans l'empilage. Ensuite, toutes les instructions BAL avancent et écrivent de la même manière, et toutes les instructions de retour entreront la sortie dans le SAR, puis décrémenteront le comptage.Cela donne 16 niveaux d'imbrication de sousroutines, la seule condition exigée étant que la première OP utilisant l'empilage soit une BAL, et qu'un niveau soit toujours réservé au forçage d'un BAL si les interruptions sont autorisées. IAR - Il s'agit d'un registre de 16 bits qui contient l'adresse d'instruction (qui est toujours une valeur effective paire). Sa source est la sortie de l'incrémenteur 120 qui ajoute 2 à l'adresse en cours enregistrée dans le SAR. Dans le cas d'une exécution d'instruction séquentielle, l'adresse contenue dans le SAR proviendra de l'IAR, et, de la sorte, la boucle allant de l'IAR au SAR à INC à IAR progressera à travers des adresses de mémoire de mot séquentielles. Lorsqu'un branchement est effectué, le SAR sera chargé à partir d'une autre source, et l'IAR à son tour sera chargé avec l'adresse de l'instruction qui se trouve audelà du branchement à une position. Incrementeur - Il s'agit d'un élément logique combinatoire de 16 bits qui est conçu de manière à ajouter un ou deux à un nombre entier binaire non-aligné de 16 bits applique à son entrée, L'entrée regarde toujours la valeur contenue dans le SAR, et la sortie est une source de données pour l'IAR et les DARs. La décision d'incrémenter de 1 ou de 2 dépend de ce que représente la valeur contenue dans le SAR. S'il s'agit d'une adresse d'instruction, l'incrémentation sera égale a deux. Si la valeur contenue dans le SAR est une adresse de multiplet effective de la mémoire principale, soit pendant une instruction de chargement, soit pendant une instruction de memorisation, soit pendant un IPL (chargement de programme initial) un "un" sera ajoute à la valeur du SAR. ALU 152 et les registres 148 et 150 L'ALU est un élément logique combinatoire de 4 bits conçu pour accomplir des opérations arithmétiques ou logiques courantes sur deux zones de 4 bits binaires mémorisées dans les registres 148 et 150. La sortie de l'ALU est le bus de données conduisant aux DARs et aux empilages La commande de la fonction de l'ALU provient du mot de 4 bits OP1 114 dans le cas des OP de l'ALU du jeu d'instructions. Dans les autres cas, 1 'ALU est positionnée en mode de mise à niveau de données pour transmettre les données du registre A jusqu'au bus de sortie de l'ALU 108. Les conditions de la sortie de l'ALU représentent trois bits, le PCS 155, décrit ci-après. Les registres 148 et 150 sont des registres de maintien de 4 bits à chacune des entrées de l'ALU. Il y a deux sources de données pour chacun des registres. L'une est le bus d'assemblage, alimente par 6 sources possibles déjà énumérées. L'autre source pour chacun des registres est une moitié du bus d'entrée du bus de données de 8 bits (DBI). Lors de l'enregistrement de cette source de données, les registres 148 et 150 fonctionnent comme des registres de maintien pour les données d'entrée soit sur l'itinéraire qui passe par l'ALU en mode de mise à niveau et qui conduit aux registres d'empilage pour une instruction de détection. La sortie des registres 148 et 150 sert également comme bus de sortie de bus de données (DBO) du contrôleur. Ainsi donc, les registres sont charges avec des donnees en provenance de l'empilage de registres après une instruction de sortie ou une instruction de mémorisation, lorsque la destination des données est la mémoire. Registre de condition de programme 155 - Ce registre de trois bits contient les bits d'indicateur, de zero, de non zéro et de report. Ces bits sont des signaux représentant leurs fonctions respectives et émanant de la sortie de l'ALU. Ils sont repositionnés au début de la plupart des opérations de l'ALU, sauf si le mode de récapitulation est indiqué dans l'opérateur, auquel cas ils ne seront mis en oeuvre que lorsque la sortie de l'ALU aura été appliquée par l'intermédiaire de la logique combinatoire aux entrées de bits d'indicateur. Ainsi donc, en mode de récapitulation, les indicateurs accumulent la condition de récapitulation des mots de 4 bits entrés dans l'ALU depuis la dernière opération non récapitulative. Registre de réservation de condition de programme 154 Ce registre de trois bits contenu dans le contrôleur du PCS verrouille les trois indicateurs énumérés plus haut après une condition de commutation d'interruption. Il y a un itinéraire de données qui va de la sortie de ce registre au bus d'entrée du bus de données du contrôleur, formée des bits 0, 1 et 2. A la fin de la routine de service d'interruption, ces bits peuvent être lus via l'instruction IN (entrée), et la condition des indicateurs peut être rétablie via un microcode approprié. Mémoire inaltérable (ROS 128) La ROS contient les instructions micocodées. La mémoire de lecture/écriture 130, 132 reçoit la chaine de fonctions de l'usager. Nous énumérons ciaprès les instructions assumées par le contrôleur du PCS qui comprennent l'adressage effectif et la commande d'interruption. Les formes syntaxiques d'opérateurs et d'opérandes énumérées sont courantes. Des variations et des formes memoniques développées de celles-ci existent sur d'autres dispositifs de préparation d'ordinateur. En voici quelques exemples: Mode registre a registre Assemblage-syntaxe Désignation ou Fonctions souhaitées Addition A RX, RY Addition avec report AC RX, RY Transfert M RX, RY Soustraction avec retenue SB RX, RY Soustraction S RX, RY Comparaison C RX, RY Récapitulation de soustraction SS RX, RY Récapitulation de comparaison CS RX, RY ET N RX, RY TEST R RX, RY Récapitulation ET NS RX, RY Récapitulation de test TS RX, RY OU O RX, RY Inhibition OU On RX, RY UEcusif #N RX, RY nh###onEOR VN RX, RY A chaque instruction de référence de mémoire est associée une adresse de mémoire principale effective du multiplet à rechercher ou de la position dans laquelle le multiplet de données sera mémorisé.La liste ci-a#prés contient les instructions de référence de mémoire du contrôleur de PCS, et représente la formation des 16 bits de l'adresse de la mémoire principale utilisée comme l'adresse effective de l'instruction. Par exemple, la table indique et montre l'instruction LDRP transférant un multiplet de données de l'adresse de mémoire effective (EAO, Bits O a 3, à EA3#, bits 12 a 15) vers les registres spécifiés dans les deux derniers mots à 4 bits de l'instruction; la table montre aussi que les nibbles d'EA prennent leur source dans DAR 0 à DAR 3 respectivement. Les autres sources de mot a 4 bits énumérées sont: C0 ou C1, le registre C, 0P1 à 0P3, les mots à 4 bits (0P1 correspondant aux bits 4 à 7) du registre OP. Action Mnémonique Code EAO EA1 EA2 EA3 LD Multiplet de EA vers RW et RY 89XY DO D1 D2 D3 LDRP Même chose, et ajouter 1 aux DARs après 8BXY DO D1 D2 D3 MIO Multiplet de EA vers adresse d'E/S ZZ 8CZZ DO D1 D2 D3 MTOP Même chose, et ajouter 1 à DARs après 8EZZ DO D1 D2 D3 LDC Multiplet de EA vers RO et R1 8AVV CO Cl OP2 OP3 LDA Multiplet de EA vers RO et R1 9SSS DO OP1 OP2 OP3 ST Rx et RY mémorisés dans EA A9XY DO D1 D2 D3 STRP Même chose et ajouter 1 à DARs après AEZZ DO D1 D2 D3 IOM Multiplet de ZZ d'E/S mémorisé dans EA ACZZ DO D1 D2 D3 IOMP Même chose, et ajouter 1 à DARs après AEZZ DO D1 D2 D3 STC R0 et R1 mémorisés dans EA AAVV C0 C1 0P2 0P3 STA R0 et R1 mémorisés dans EA BSSS D0 0P1 0P2 0P3 Il y a une adresse effective associée également aux instructions de branchement. Dans la plupart des cas, la source de l'EA est le registre d'OP, mots de 4 bits 1 à 3. Cela donne 12 bits seulement, de sorte que les 4 bits les plus significatifs de l'EA sont fournis par DAR O. Ainsi donc, pour effectuer un branchement à n'importe quelle zone de l'espace d'adresse total, positionner DAR O au mode de 4 bits supérieur de l'EA, et effectuer le branchement. L'autre source EA de branchement se trouve sur un branchement via l'instruction de DAR, où l'EA tout entier, c'està-dire les 16 bits proviennent des 4 DARs. Branchement et liaison et retour Les instructions de branchement et de liaison et de retour utilisent l'empilage à décalage dans le contrôleur du PCS qui permet l'imbrication de 16 niveaux. Le compteur incrémenteur/décrémenteur est réalisé au bloc 2 des nouveaux modules de commande, et il utilise les signaux de commande relatifs au BAL et au RTN pour commander le sens du comptage et la chronologie. Le compteur est initialisé lors du positionnement du contrôleur à B'1111'. Le premier BAL déclenche le compteur dans le sens de I'incrémentation vers 0000 et écrit l'IAR dans l'empilage à cette adresse.Les BALs ultérieurs provoquent l'incrêmentation du compteur et écrivent ensuite dans l'empilage, tandis que les retours font entrer la sortie d'empilage dans le SAR et ensuite déclenchent le compteur conditionne dans le sens de la décrémentation. Autres instructions Voici maintenant une description du fonctionnement des éléments originaux du contrôleur du PCS: l'essentiel de cette description porte sur le schéma de circulation des données et sur les chronologies et circulations spécialement identifiées. LDRP Le premier cycle de l'instruction transfère l'instruction de 16 bits 8BXY dans le registre d'OP au temps TO. Le décodage du mot de 4 bits d'OP provoque l'entrée de la sélection de SAR dans les DARs comme adresse effective de 16 bits. La valeur EA en provenance des DARs est transmise dans le SAR où elle est enregistrée entre les temps T1 et T3. La sélection de la MEMOIRE ou de la ROS se déroule entre T4 et T9 et elle est basée sur l'adresse appliquée enregistrée dans la SAR.Dans l'intervalle, l'incrémenteur est forcé d'ajouter 0001 à la valeur qui se trouve dans le SAR car le décodage de cette OP est une OP d'incrémentation de DAR (référence de mémoire et EA en provenance des DARs et bit d'OP 1=0, et bit d'OP 6=1); la somme , présente à la sortie de l'incrémenteur, est transmise globalement dans les quatre DARs à T8. Les zones OP2 et OP3 de l'OP contiennent l'adresse de registre inversée des registres de l'empilage qui seront les cibles de multiplets de données pour cette OP. Pendant le second cycle de l'OP, tous les 16 bits de la mémoire à ltEA (le multiplet impair et le multiplet pair) sont disponibles à l'entrée du multiplexeur à 6 voies sur le bus d'assemblage. Les deux mots de 4 bits du multiplet de données, selon que l'EA est impaire ou paire, sont transmis aux registres 148 et 150 pour être enregistrés sur la voie qui mène aux registres de cibles d'empilage, tandis que la mémoire est utilisée pour rechercher l'instruction suivante. Les mots de 4 bits sont transmis de façon sérielle sur le bus d'assemblage, et entrés dans les registres 148 et 150. Il sont transmis par l'ALU, puis dans les registres correspondants de l'empilage (RX et RY) pendant le second cycle.Dans l'intervalle, le SAR est charge, à nouveau entre T1 et T3, et la valeur IAR indique l'instruction sêquentielle suivante. Lorsque l'instruction LDRP est terminée, le multiplet de données adressé se trouve dans l'empilage des registres, et la valeur contenue dans les quatre DARs est une adresse effective supérieure de un à la valeur antérieur. La détection du nouveau modèle, X'8B', dans les nibbles d'OPO et d'OP1, provoque la génération, par le nouveau module de commande, des signaux logiques requis pour exécuter ltoperation décrite; mais le module émet en sortie un modèle des bits 4 à 7 du registre OP, de sorte que les modules de commande peuvent être forcés de se comporter de la manière désirée. Le tableau ci- après indique les modèles de jeux d'instructions correspondant aux instructions qui se trouvent dans le registre d'OP, lorsqu'elles sont recherchées dans la mémoire, et les sorties du modèle de commande sous forme de modèle filtré. OP-OP1 OP1 Effective Emise en sortie Chiffres Hex. Instr. Bits 4 à 7 Bits 4 à 7 89 LDR 1001 1001 8B LDRP 1011 1001 8A LDC 1010 1010 8C MIO 1100 1100 8E MIOP 1110 1100 80 DIS 0000 1100 82 ENB 0010 1100 A9 STR 1001 1001 AB STRP 1011 1001 AA STC 1010 1001 AC IOM 1100 1100 AE IOMP 1110 1100 MIOP C'est une instruction mémoire de référence, à 2 cycles qui a pour but de communiquer avec l'unité d'entrée/sortie dont on a spécifié l'adresse. L'instruction utilise le LDRP décrit ci-dessus mais les données ne vont pas plus loin dans le contrôleur que les registres 148 et 150. Un signal d'échantillonnage, à l'instant T9 du second cycle, signale l'unité d'entrée/sortie accédée dans OP2 et OP3 afin d'enregistrer les données dans les registres 148 et 150. A la fin de l'instruction MIOP, le multiplet de données adressé se trouve dans lesdits registres 148 et 150, et selon les configurations des circuits extérieurs, peuvent être enregistrés dans l'unité d'entrée/sortie adressée. LDC L'instruction, dans le contrôleur du PCS, s'étant sur 256 multiplets quand on lui adjoint les mots de 4 bits les moins significatifs. L'adjonction du registre C permet la mise en mémoire des mots de 4 bits les plus significatifs et le contrôleur du PCS utilise cette instruction pour accéder aux multiplets LCB, tandis que le registre C se trouve toujours dans l'état X'80'. Ainsi, DAR n'ont pas besoin d'être constamment recharges pour accéder à la zone LCD de la mémoire. Llins-truction assure essentiellement la commande des multiplexeurs choisis. STRP C'est une instruction de mémoire à deux cycles. Le premier cycle de toutes les instructions d'enregistrement en mémoire sert à rechercher l'OP suivante à suivre, car les données à mémoriser pendant cette OP ne sont pas présentes à temps à l'entrée de la mémoire, pour utiliser le premier cycle. Ainsi donc, pendant ce premier cycle, le SAR est charge avec l'IAR, et la mémoire de données en provenance des registres source de l'empilage, RX et RY est sélectionnée sur le bus de sortie d'empilage, à travers le multiplexeur en série par mot de 4 bits et place dans les registres 148 et 150, pour être chargé dans la mémoire pendant le second cycle. Le SAR est chargé avec l'adresse effective, les DARs, à la période T11 du premier cycle.La sortie de 16 bits du premier cycle de recherche en mémoire est chargée dans le registre OP au temps T1 du second cycle, de sorte que la NSI apparaft effectivement dans le registre OP pendant le second cycle de l'instruction de mémoire, mais l'execution de l'OP est inhibée pendant le fonctionnement de la mémoire, en fait, le chargement en mémoire du multiplet des registres 348 150 à llEA se déroule. Le sens des conditions d'une OP d'incrémentation de DAR, EA en provenance des DARs du bit 1 d'OP et du bit 6 d'OP commande à nouveau à l'incrémenteur d'additionner 0001 l'EA dans le SAR, et la sortie de l'incrémenteur est entrée dans les DARs globalement en T8 du second cycle. Dans l'intervalle, le multiplet de données contenu dans les registres 148 et 150 est inscrit dans la mémoire à 1'EA. Lorsque l'instruction est terminée, le multiplet de données contenu dans les registres 148 et 150 est inscrit dans la mémoire à 7'EA. Lorsque l'instruction est terminée, le multiplet de données en provenance des registres de source, RX et RY, est inscrit dans la mémoire a 1'EA et les DARs contiennent la valeur de 1'EA plus 0001. L'instruction placée dans le registre dlOP en T1 du dernier cycle de l'OP de mémoire commence a être exécutée au cycle suivant, et le registre d'OP n'est pas mis en oeuvre comme a l'ordinaire en TO. IOMP Il s'agit d'une variante d'une instruction de mémorisation de données d'entrée/sortie en mémoire. Elle fonctionne pour l'essentiel comme la STRP décrite ci-dessus, mais les données sont enregistrées dans les registres 148 et 150 à partir d'un dispositif adressé plutôt qu'a partir de deux des registres de mot de 4 bits de l'empilage. L'adresse d'entrée/sortie est présente dans le registre d'OP par suite du chargement de l'OP en TO du premier cycle jusqu'à ce que la NSI soit transmise dans te registre d'OP en T1 du second cycle. Le décodage externe de l'adresse transmet certaines données de source sur l'entrée du bus de données, et le multiplet est transmis dans les registres 148 et 150 en T4 du premier cycle.Comme dans une instruction TN, une impulsion d'échantillonnage de détection est émise en T9 du premier cycle pour informer le dispositif externe de l'acceptation-du multiplet de données. STC Cette instruction, à l'instar de l'instruction LDC, est identique à l'instruction de mémoire décrite ci-dessus, mais la source de l'adresse effective est commandée par les signaux utilisés pour alimenter les DARs et OP3 dans le SAR. L'établissement de l'adresse effective permet à l'enregistrement du multiplet de données qui se trouvait dans RO et Ri a n'importe quelle adresse de multiplet de la gamme de 256 multiplets prélevés sur la base contenue dans le registre C. Se reporter au schéma de chronologie de la figure 11. MC L'instruction de chargement du registre C est une opération du contrôleur du PCS qui transmet les mots de 4 bits de données présents dans les registres DO et D1 dans les deux emplacements appropriés du registre C respectivement. Le mot de 4 bits d'instruction 0, B'O111' sert pour les instructions de sortie, et c'est un cas où la détection du modèle, S'74XX' a besoin non seulement de commander le résultat désiré de la mise en oeuvre du registre C, mais aussi d'empêcher d'autres événements logiques, en l'occurrence, l'échantillonnage de commande, d'être extraits du contrôleur. La détection de ce modèle d'OPO et OP1 se déroule dans l'un des modules de commande et l'impulsion de chargement du registre C est générée en T8. SORTIE L'instruction de sortie constitue une autre variante de cette OP de SORTIE de base du contrôleur où l'échantillonnage de commande est inhibé, mais où l'opération logique qui consiste à repositionner la bascule bistable de niveau est accomplie. Cette OP se contente de repositionner la bascule bistable; elle ne revient pas au point d'interruption, ni n'autorise à nouveau les interruptions. Cette bascule bistable à nouveau sert à déterminer le jeu des registres et de registres auxiliaires disponibles qui seront sélectionnés dans les instructions relatives aux empilages. INTR L'instruction INTR appelle sélectivement la demande d'interruption, la ligne connectée en collecteur ouvert étant abaissée pendant la durée de l'opération. Si les interruptions sont autorisées et que l'autre condition d'interruption est satisfaite, l'instruction de branchement et liaison forcée sera introduite dans le train d'instructions au second cycle suivant. Se référer à la description des interruptions c; après concernant le fonctionnement d'ensemble du mécanisme. DIS Ltinstruction dtinyalidation d'interruption est une variante de l'operation de chargement. L'instruction de deux cycles a été choisie parce que les opérations de deux cycles font partie de l'ensemble des opérations qui ne peuvent être interrompues, et cela évite les problèmes de chronologie liés a l'interruption des instructions de commande d'interruption. L'opération d'invalidation nécessite un cycle de lecture de mémoire factice, autrement dit, les données ne sont pas l'objet essentiel de l'opération, mais le multiplet de données à l'EA (DARs) sera toujours chargé dans RO et R1, et les indicateurs seront positionnés. L'objet principal de cette opération est de repositionner la bascule bistable d'autorisation d'interruption dans la logique de commande d'interruption. Si une demande d'interruption comporte une interruption en file d'attente (voir fonctionnement des interruptions) maintenue ineffective par une série d'instructions de Mode 4 (bit d'opération e actif) ou supérieur, la bascule bistable de file d'attente d'interruptions sera repositionnée également.Cela n'entrain pas la "perte" des interruptions La ligne de demande d'interruption doit être commandée de façon combinatoire à partir d'une condition externe logique (par opposition à une commande par impulsion ou déclenchement de front), et si l'interruption n'est pas réalisée à cet instant, la routine d'interruptions n'effacera pas la condition conduisant à la demande, et la condition d'interruption demeurera présente lors de la remise en oeuvre des interruptions. ENB L'instruction d'autorisation d'interruptions est également une variante de l'opération de chargement. Cette opération a pour principal objet de repositionner la bascule bistable d'autorisation d'interruption. Ici encore, la charge factice adressera et entrera le contenu de la mémoire dans RO et R1, et elle modifiera l'état des indicateurs. Comme il s'agit d'une instruction de Mode 4, si une demande est active au moment de l'ENB, l'interruption ne se déroulera pas avant qu'une instruction avec le bit O d'opération hors service soit rencontrée. INTERRUPTION Le mécanisme d'interruption fonctionnera de la façon suivante. Un échantillonnage sera effectue à chaque cycle du contrôleur concernant une demande d'interruption. Si une demande est active à la période T8, et que la bascule bistable d'autorisation d'interruption est positionnée, la bascule bistable de mise en file d'attente d'interruptions sera positionnée. Au cours du cycle suivant du contrôleur qui est une instruction du mode zéro à trois (c'est-à-dire que le bit d'opération O est inactif) et non un second cycle de mode 5, la file d'attente d'interruption étant en oeuvre, au temps T2, la bascule bistable de commutation d'interruptions sera positionnée.Cette bascule bistable: 1. bloquera la sortie de mémoire et introduira de force une BAL dans le registre d'OP, au cycle suivant) en TO, DAR zéro sera bloqué à B'0000' pendant la BAL, et l'adresse de branchement effective sera X'0008'. 2. inhibera le positionnement de l'IAR en T10 de ce cycle, de sorte qu'au retour hors niveau, l'instruction prioritaire sera recherchée pour être exécutée. 3. repositionnera la bascule bistable d'autorisation d'interruption, de sorte que la bascule bistable de mise en file d'attente d'interruptions sera repositionnée en T8 de ce cycle, que la demande soit encore active ou non. 4. transférera l'état actuel du PCR (report, zéro, non-zéro) dans le registre de conservation de PCR pour restauration avant la sortie du niveau. Cette bascule bistable à nouveau sera positionnée lors de la mise en oeuvre de la commutation d'interruption, et s'adressera au nouveau jeu d'empilages de registres et de registres auxiliaires pour utilisation au niveau. Après exécution du code IN, la routine de service d'interruption (soit à 0008 soit branchée à partir de 0008) qui doit éliminer la source de la demande d'interruption, cette routine doit: 1. Lire le registre de sauvegarde de PCR (signal de décodage de porte dans logique externe), et rétablir les indicateurs via une routine de microcode. 2 Exécuter une opération d'autorisation pour ré-autoriser les instructions (qui ont été inhibées par le commutateur). 3. Exécuter une instruction de sortie, pour repositionner la bascule bistable à niveau, de sorte que les empilages de registres et de registres auxiliaires en niveau de base soient remis en oeuvre. 4. Exécuter une instruction de retour pour branchement à l'instruction prioritaire . Ce retour est identique à ce qui serait nécessaire si la routine avait été entrée à partir d'une instruction de branchement et liaison normale. En résumé, nous vous présentons ci-après un jeu d'équations logiques relatives aux bascules bistables associées a l'interruption. Bascule bistable d'autorisation d'interruption: Positionnement = (T2) (OP X'92XX') Repositionnement = (T2) (OP X'8OXX') + commutation d'interruption + repositionnement du contrôleur Bascule bistable de File d'attente d'interruption: Positionnement = (T8) (Autorisation d'interruption) (demande d'interruption) Repositionnement = (T8) (non autorisation d'interruption) (non demande d'interruption) + (T2) (OP X'80XX') + Repositionnement Bascule bistable de commutation d'interruption: Positionnement = (T2) (file d'attente d'interruption) (OP bit O = O) (non mode 5 2ème cycle) Repositionnement = (T6) (BAL en cours) + Contrôleur repositionné Bascule bistable à niveau:: Positionnement = Commutation d'interruption Repositionnement = (OP X'70XX') + Contrôleur repositionné Voici un schéma de chronologie de trois cycles du contrôleur pendant la commutation d'interruption (cycle central). Exécution > Dernière Inst. BAL forcé Utilisation mémoire -5 Recherche dernier Un Mémoire inhibée Recherche à partir de 000 Demande d'Int. Actif en T8 Autorisation d'int. - 2 File d'attente d'int. 8 8 Commutation d'int. 2 6 Au niveau 2. Opérations d'entree/sortie L'adresse de dispositif qui se trouve sur le bus d'adresse, bits 8 à 15 du registre OP, est décodée de façon externe et sert de porte de données combinatoire sur la DBI du contrôleur du collecteur ouvert. Toutes instructions dont le modèle correspond au décodage transférera les données sur DBI, mais uniquement pendant l'instruction d'ENTREE (IN) ou de détection que la DBI consultera (transmise dans les registres 148 et 150). Les données sont effectivement transmises dans les registres 148 et 150 en T4 du cycle du contrôleur, et en T9 il y aura une impulsion de signal appelée "échantillonnage de detection" pour signaler à un dispositif d'entrée que les données ont été prélevées pour cette adresse d'entrée particulière. L'instruction de sortie comporte une impulsion d'accompagnement appelée découpage de commande pour permettre aux dispositifs# de sortie de verrouiller les données si le décodage de l'adresse (adresse d'entrée/sortie) concorde pendant la période de découpage de commande. Cela sert à indiquer que les données présentes sur la DBO, c'est-à-dire les valeurs des registres#A-B sont présentées et valides. Les données ne doivent pas nécessairement accompagner les instructions de sortie, car la fin du décodage d'adresse d'entree/sortie et du découpage de commande fournit une instruction qui peut être utilisée pour n'importe quelle fonction logique. Le découpage de détection et le découpage de commande sont prévus avec toutes les instructions composant le jeu, DDDD DDDD étant spécifiés comme les deux nibbles de rang inférieur du registre d'OP. Ce jeu comprend les instructions directes d'entree/sortie de mémoire d'entrée/sortie ou d'entréelsortie à mémoire, avec ou sans incrementation des DARs.En général, les signaux de découpage de détection sont entrés dans les registres 148 et 150 du contrôleur et les signaux de découpage de commande sont sortis. Se référer au schéma de chronologie de la figure 12. ehargeli#nt .dc programme initia# La mémoire principale sur le contrôleur du PCS peut être soumise à une instruction IPL à partir d'une liaison logique externe lorsque l'instruction de lecture/écriture en mémoire est installée dans la zone d'adresse de la ROS qui commence en 0000. Le signal d'entrée d'IPL du contrôleur force plusieurs conditions à l'intérieur du contrôleur: 1. Le registre d'OP est force à X'AFFF'. Il s'agit d'une instruction d'E.S à la mémoire avec une adresse d'E/S de B11111 1111'. 2. Le contrôleur est forcé en mode de cycle unique. 3. L'incrémenteur est force d'ajouter 0001 au contenu du SAR. Les liaisons d'entrée/sortie externes reliées à l'entrée de l'omnibus de données du contrôleur ne doivent pas avoir comme adresse valide l'adresse d'entrée/sortie X'FF' en condition de fonctionnement normal. Lorsque la logique externe force le contrôleur en mode IPL, l'adresse d'entrée/sortie de FF transmettra le multiplet de source de données d'IPL sur la DBI pour le charger dans la mémoire, multiplet par multiplet. Lorsque le mode IPL a été entre, une impulsion de repositionnement du contrôleur positionnera l'IAR a 0000 pour le début du chargement. Ensuite, le multiplet de données sera envoyé sur la DBI, et une impulsion horlogère de début provoquera la mise en oeuvre des deux cycles de l'opération forcée d'entrée/sortie à mémoire. Les données suivies par l'impulsion horlogère de début peuvent être présentées à n'importe quelle cadence pouvant atteindre la période de cycle du contrôleur de 1,5 microsecondes (pour une opération de 2 cycles). Le contrôleur entrera les données dans les registres 148 et 150 tout en effectuant une recherche de n'importe quel premier cycle d'OP de mémoire à mémoire, et inscrira le contenu des registres 148 et 150 dans la mémoire, l'IAR étant l'adresse effective, pendant le second cycle.La valeur incrémentée de un du SAR sera transmise dans l'IAR et, ultérieurement, dans le SAR pour la mémorisatton suivante. Cette séquence se déroulera sous le contrôle de la logique externe, jusqu'a ce que le dernier multiplet soit entré (determine exterieurement). A la fin de l'operation, le signal de mode d'IPL retombe, et un autre contrôleur repositionne l'IAR à 000, et démarre l'exécution, en mode mono-cycle, ou non, ce choix étant déterminé par le signal de mode de cycle unique, à partir de l'adresse 0000. IPL Repositionnement Début d'horloge Données valides sur DBI En effet, le contrôleur du PCS est un él ement fonctionnel du PCS, qui se comporte comme une jonction entre l'ordinateur central et l'analyseur du PCS. Le contrôleur est essentiellement un superviseur de trafic de données qui extrait les données externes de l'unité centrale et les transmet à l'analyseur (décrit ultérieurement) en parallèle. La partie 119 de l'analyseur convertit en série ces données et les transmet sur les 32 lignes et aux dispositifs utilisateur connectés à ces lignes, un par un. Le contrôleur prélève les données d'entrée des 32 lignes qui aboutissent en série à la partie 119 de l'analyseur. La partie 119 convertit ces données en parallèle, et les délivre au contrôleur du PCS pour les transmettre ultérieurement à l'ordinateur central. RECHERCHE DE BLOC DE COMMANDE DE LIGNE Ce dispositif permet d'accéder à des informations de lignes contenues dans la mémoire principale du contrôleur du PCS 132, sans calcul d'adresses effectif. Le contrôleur du PCS, conserve, dans la mémoire principale du contrôleur 132, un bloc de données de 128 multiplets pour chacune des 32 lignes de communication. Le bloc (LCB) de la mémoire 132 est souvent accessible, tandis que le contrôleur opère sur une ligne particulière La ligne mise en oeuvte est identifiée par une "adresse de ligne" (00000 à 11111 binaire) dans le registre d'adresse de ligne du contrôleur 38 (CLAR) de la liaison de canal, pour empêcher le calcul constant d'une adresse effective correspondant à une zone de 4K mutliplets de la mémoire principale (128 x 32), pour accéder à un multiplet particulier d'un LCB d'une ligne particulière.Le contenu du CLAR sert à remplacer cinq des bits d'adresse destines à une zone de 4KB de la mémoire. Ainsi donc, tout accès à effectif à la mémoire dans le bloc de 4KB du LCB de la mémoire principale du contrôleur s'adressera au LCB comme fonction du contenu du CLAR, et sélectionnera le multiplet à l'intérieur du LCB en fonction des 7 bits d'adresse de rang inférieur non remplacés par les bits du CLAR. Cet adressage du bloc de commande de ligne est mis en oeuvre dans la mémoire principale du contrôleur du PCS. L'interprétation est assurée par un contrôleur du PCS microcode. Le contrôleur contient la mémoire inaltérable (ROS) et la mémoire à accès direct (MEMOIRE) avec lesquelles l'utilisateur peut personnaliser les différentes fonctions disponibles à l'intérieur du PCS pour accomplir sa tâche de télécommunications praticulière. En effet, le microcode est un programme qui est incorporé de façon fixe dans la ROS 128 du contrôleur du PCS. Le microcode permet de programmer le PCS. Il prend la commande de l'utilisateur et l'interprète comme un jeu d'instructions. Certaines des fonctions disponibles du contrôleur du PCS sont: Le test des caractères ou séquences spéciaux L'accumulation de XX CRC ou LRC et la vérification L'insertion ou la suppression de caractère spécial La temporisation Commande de liaison Invitation à émettre automatique L'utilisateur permet de commander ces fonctions ligne par ligne au moyen d'ordres donnés au microcode, qui sont transmis au contrôleur à la période d'initialisation et qui sont contenus dans la MEMOIRE. Des groupes de ces ordres forment des chaines de fonctions qui sont utilisées ensemble pour exécuter une séquence de format pour une discipline de ligne particulière. Elements fonctionnels Le microcode du PCS contient les unités suivantes nui,toutes ensemble assurent la fonction de télécommunications programmable. I. Programmateur relatif aux évenements Ce programmateur fait partie du programme du microcode et il commande le chargement du contrôleur du PCS. Cela permet au contrôleur de desservir en premier lieu toutes les lignes actives. Si après avoir desservi tous les évènements (émission ou réception des données, etc...) générés par ces lignes actives (dispositifs) le proces-seur a encore du temps disponible, à ce moment, le programmateur acceptera une autre tâche (oit) de la liaison de canal. Pour accomplir cette tâche, le programmateur assigne des priotités à tous les événements dans les ordres suivants (l'événement prioritaire étant placé en haut de la liste): 1. Emission de données 2. Interprétation des ordres (codes opérations du PCS) 3.Chaînage du bloc de commande de dispositif 4. Opération de réception 5. Présentation des- interruptions à l'ordinateur central (fin de dispositif, interruption d'exception, etc...) 6. Acceptation dlIOI de l'ordinateur central 7. Recherche de données de vol de cycle 8. Desserte du pupitre Si le système fait fonctionner des lignes à une vitesse relativement élevée, il générera différents événements. Le programmateur orientera alors le processeur pour qu'il desserve tous ces événements avant de retomber et de desservir l'OIO. Ce faisant, il empêchera un autre dispositif d'être mis en oeuvre et produira plus de travail pour le processeur. 2. Attente mise en attente (programme) Il y a sept files d'attente misesen attente dans le processeur. Toutes ces files d'attente, à l'exception de 2, sont des files d'attente de logiciel. Les autres sont câblées. Lorsqu'une ligne souhaite être desservie par le processeur, elle génère une entrée de file d'attente qui est appliquée au module par lequel elle souhaite être desservie. Par exemple, si un dispositif en provenance de l'une des 32 lignes désire présenter une interruption de fin de dispositif à l'ordinateur central, il placera son adresse dans la file d'attente de l'unité de gestion d'interruptions, puis passera en mode d'attente. Lorsque le programmateur met en oeuvre l'unité de gestion d'interruption, il retire le dispositif de sa file d'attente et commence à présenter le dispositif et l'interruption dans le processeur central. 3. Traitement des ordres du contrôleur Les ordres du contrôleur sont un jeu de codes-opérations servant a définir les séquences du contrôleur du PCS. Le contrôleur recherche les ordres et les données pour accomplir des opérations d'émission et de réception telles que des séquences de commande d'ecriture, d'écriture de BCC, de lecture de données et des opérations de décision logiques. Le contrôleur recherche chaque ordre (code-operation) et le transmet à un interpretateur. L'interprétateur examine alors le code opération et s'il est valide, entreprend l'exécution de l'opération par des branchements dans une sous-routine definie par l'opération. Toutes les données intermédiaires, indicateurs et informations de commande générées à la suite de l'exécution de l'ordre sont conservées dans un bloc de mémoire appelé le bloc de commande de ligne (LCB).Il y a 32 LCB, un pour chacune des 32 lignes disponibles dans le PCS. 4. Channe de fonctions Une chine de fonctions est une série d'ordres qui définit une séquence d'opérations à accomplir par I'interprétateur du PCS. Une channe de fonctions peut assurer une fonction de télécommunication complète, ou fournir une fonction d'usage courant requise par d'autres channes de fonctions. Les channes de fonctions offrent la possibilité de communiquer avec divers dispositifs synchrones et asynchrones. 5. Table d'adresses de fonctions Une table d'adresses de fonction (FAT) est une table 1 à 127 mots de longueur qui contient une adresse de channe de fonction. Il y a une FAT par type de dispositif défini dans l'instruction OUVERT. Le LCB correspondant à chaque ligne contient un index dans les indicateurs de FAT correspondant à la ligne en question. Chacun des mots de la FAT correspond à l'un des#dentifi-cateurs de fonctions possibles qui est codé dans le bloc de commande de dispositif (DCB). Lorsqu'une commande de lecture/ecriture est initialisée par le processeur central, le contrôleur du PCS utilise l'identificateur de fonctions comme un index dans le FAT pour localiser la chaine de fonctions qui assure la fonction. Les développements ci-après illustrent cette relation entre le DCB, l'identificateur de fonctions, le LCB, la FAT, et la chaîne de fonctions. L'utilisateur des channes de fonction pour définir le protocole et les disciplines des lignes, permet de programmer le PCS. Egalement, par l'application de différents indicateurs de FAT à chaque dispositif, le dispositif a la possibilité d'utiliser toutes les chaînes de fonctions disponibles dans la MEMOIRE, le PCS est, capable de communiquer avec n'importe quel type de terminal ou de système. 6. Caractères de commande de télécommunication Comme indiqué dans le paragraphe 4, la channe de fonctions commande les disciplines de lignes. En conséquence, ella a la possibilité de décoder les caractères de commande. Elle a en outre la possibilité de décoder plus d'un jeu de caractères. Par exemple, une channe de fonctions de télécommunications synchrones binaires (BCS) doit être en mesure de décoder des caractères de commande en EBCDIC ainsi qu'en ASCII. La table de caractères de commande de télécommunications (CCT) est une table contenant tous les caractères de commande utilisés par un jeu de caractères et un protocole de ligne donnés. Lorsque le contrôleur du PCS décode les ordres, il recherche les caractères de commande en utilisant la zone de déplacement dans l'ordre pour désigner le caractere de commande. Pendant une opération de réception/émission > le contrôleur utilise cette table afin d'établir par décodage si le caractère de reception/emission est un caractère de commande, assurant de la sorte une certaine indépendance par rapport aux jeux de caractères. La période au cours de laquelle la sélection d'acceptation du caractère de commande est effectuée est une période ouverte. La période ouverte est la période qui précède le début de la communication. La CPU émet des informations de commande qui sont mémorisées dans le bloc de commande de ligne (LCB) en vue d'un traitement ultérieur. ANALYSEUR L'analyseur du PCS de l'invention est un multiplexeur temporel original, de télécommunication programmable numérique qui permet le mutliplexage en temps partagé d'un maximum de 32 dispositifs de télécommunication à faible vitesse (0-9600 BPS), servant à communiquer avec ce bus d'entree/sortie de l'ordinateur central. 1. Conversion série et conversion parallèle des caractères. A. La conversion série permet de contrôler la largeur des mots issus du convertisseur série parallèle par l'intermédiaire de mots formés de 8 bits à 1 bits; c'est-à-dire que le registre 119 est chargé et déchargé en parallèle avec des mots formes de 8 bits jusqu'à 1 bit. B. L'analyseur est capable de décaler à gauche ou à droite (bit le plus significatif ou le moins significatif) quelle que soit la communication (synchrone ou asynchrone, transmission interne ou externe). Le nombre de bits par caractère va de 1#à 8, synchrone ou asynchrone de rang supérieur ou de rang inférieur converti en série ou converti en parallèle. 2. L'analyseur assure l'opération synchrone ou asynchrone sous n1 importe quelle combinaison de 32 lignes de télécommunications sélectionnées. 3. Analyse de ligne variable. La même ligne physique peut être analysée plus fréquemment que nécessaire. Le résultat est une amélioration de la précision d'analyse de réception ou d'émission pour une ligne donnée. Cette fonction permet également une analyse plus fréquente des lignes rapides de l'analyseur. 4. L'analyseur permet à une adresse de ligne du multiplexeur temporel de télécommunication d'être balayée plus d'une fois par unité de temps. 5. L'analyseur permet le nivellement des charges et la priorité de desserte d'interruption en fonction de la vitesse de ligne. Un dispositif de mise en file d'attente selon le principe premier entré-premier sorti est prévu à cet effet. La priorité d'interruption est telle qu'une seule interruption se produira pendant une analyse de 32 lignes. La première ligne physique analysée est celle dont la vitesse est la plus élevée, et ainsi de suite. 6. L'analyseur permet le nivellement des charges de caractère de réception. Les caractères de réception, tels qu'ils sont reçus et convertis en parallèle à partir des 32 lignes de communication sont empilés dans un appareil de mise en file d'attente de réception. La figure 4 montre sous forme schématique l'aspect général de l'analyseur. Cet analyseur comprend un jeu de registres de maintien, un registre 112 pour les données, un registre 114 pour l'adresse de lignes SLAR (registre d'adresse de ligne d'analyseur), et un troisième registre 110 pour la fonction qui doit être accomplie (écriture ou lecture de la table d'ANALYSE de la mémoire de commande 102, ou des commandes d'accès de dispositifs de télécommunication 116 qui sont reliées aux dispositifs de connexion de lignes 117). Ces registres sont accessibles ou multiplexés pendant le cycle du contrôleur et ils peuvent être charges à tout instant par le contrôleur du PCS, identifié globalement par le numéro 111. Une mémoire de table d'analyse 100 est connectée au registre de données 112. Les adresses de lignes physiques contenues dans la trame de mémoire 100 sont lues séquentiellement à cadence fixe pour fournir un adressage de ligne physique utilise pour adresser les lignes de communication O à 32 et pour adresser la mémoire de commande supplémentaire qui contient la définition de ligne, les informations de commande, une adresse incrémentable pour sélectionner des fonctions de commande et des données pour chacun des accès de télécommunication. Une file d'attente d'interruption d'émission 104 et une file d'attente de réception de données 108 sont utilisées comme mémoires intermédiaires d'interruption d'émission et de réception de données. Elles assurent également le nivellement de charge pour les opérations de réception et d'émission. Cette fonction est illustrée par l'exemple des conditions de mise en oeuvre où toutes les lignes de communication transmettant à la même vitesse demandent à être desservies. La file d'attente reçue 108 et la file d'attente d'interruption d'émission 104 se présentent généralement sous la forme de registres à décalage parallèles qui transfèrent automatiquement les données du point d'entrée de la file d'attente vers sa sortie. Un exemple de ce type de mise en mémoire intermédiaire est présenté dans le brevet E.U.A. 3.643.221 Le contrôleur du PCS peut différer son activité de réception tout en desservant l'émission et ainsi de suite. Ces files d'attente sont également le canal entre le contrôleur du PCS et l'analyseur pour le multiplexage de toutes les 32 lignes de communication. Le mécanisme d'analyse a la possibilité, tout en fonctionnant, de donner priorité à l'interruption d'émission des 32 lignes. La file d'attente d'interruption d'émission 104 empile les interruptions de lignes qui sont écrites lorsqu'unie opération de mémorisation intermédiaire d'émission est requise. Le fait que les accès 117 aux 32 lignes se trouvent sur un même empilage (file d'interruption d'émission 104 et file de données reçues 108) réduit les charges concernant l'adressage de chaque accès de ligne de dispositifs et ne requiert que l'adressage de deux files d'attente. La file d'interruption d'émission 104 contient l'adresse de ligne et l'adresse physique de la ligne provenant de la table d'analyse; la file de données de réception 108 contient l'adresse de ligne et/ou les informations d'état concernant l'accès desservi. Le chargement de l'adresse de ligne de la table.d'analyse dans les files d'attente pour desserte est un aspect important de la commande du multiplexeur temporel de l'invention. La capacité de l'adresse de ligne de la table d'analyse pour adresser elle-même et à nouveau une mémoire de commande supplémentaire et les accès de dispositifs est également importante pour la pratique de l'invention. Le dispositif d'accès 116 comporte deux bus bidirectionnel qui sont commandes par le contrôleur. On obtient ainsi une communication multiplex entre l'analyseur et les lignes des dispositifs d'entrée/sortie. Les 3 PLAS (trames logiques de programme) de la commande d'emissionréception 118 (figures 4, 5 et 7) décodent la fonction adressée à partir de la mémoire de commande 102 et accomplissent cette fonction pour commander les 32 dispositifs de communication connectés aux lignes 117. L'horloge de cadence de bit dans PLA 1 (figure 7) a un compteur d'intervalle qui sert également de compteur d'activité ainsi qu'une horloge de cadence de bits. Le compteur de synchronisation et le compteur de cadence de bit sont des compteurs décrémenteurs. Toutes les informations en provenance des 32 lignes de télécommunication 117 qui assurent le maintien des comptages sont contenues dans la mémoire de commande 102. La figure 5 illustre la circulation des données (incrémentation d'adresse) pour les opérations d'émission et de réception à l'intérieur de la commande de trame logique de programme 118. Il y a quatre sections principales à l'intérieur de la PLA 118, à savoir, le registre à décalage 120, le comparateur 112, le contrôle de parité 124 et le compteur de commande 126. En outre, il y a un PLA horloge distinct à la figure 7, qui assure la décrémentation de la synchronisation et de la cadence binaire. Il nous suffira de décrire la commande du compteur 126. Le centre de commande de la PLA 118 (qui comporte PLA 2 et PLA 3, figure 7) garde trace du type d'opération de télécommunication en cours, et de l'état d'avancement de l'opération de télécommunication en cours.Les bits de commande de cycle (cybits) sont des adresses d'incrementation mémorisées pour adresser les fonctions qui doivent l'être par la logique PLA. L'adresse (cybits) de la fonction particulière de la commande d'émission-réception de PLA 118 génère un service de mémorisation intermédiaire d'émission à la suite de la condition de desserte de la mémoire-tampon d'émission 115, dont le contenu à son tour, est transmis avec synchronisation sur le conducteur 123 pour produire une entrée de registre à décalage sur le conducteur 127 vers l'interruption 4104. Le résultat est une interruption du contrôleur du PCS.Le comparateur de synchronisation 122 pendant le mode opératoire de réception synchrone conduit le contenu du registre à décalage 120 en phase X La mémoire de commande 102 qui est adressée par les adresses de ligne de dispositif contenues dans la table d'analyse 100 contient neuf mots de commande, et une adresse de fonction . Les caractéristiques et le format de chacun des mots de la mémoire de commande sont indiqués ciaprès. Certaines d'entre eux apparaissent aux figures 20, 21 et 22. L'adresse d'écriture et de lecture utilisée par le contrôleur du PCS est (89/99). Constante de cadence de bit 101 Il s'agit d'une zone de comptage initial de 8 bits utilisée par un décrémenteur afin d'échantillonner les données en provenance d'un accès de ligne de dispositif ou de découper les données en provenance d'un accès de ligne de dispositif. Un comptage dé un correspondant à 52 usec (un cycle d'analyse). 2. Comptage de cadence de bits 103 C'est la zone de comptage en cours utilisée par un décrêmenteur pendant le comptage afin d'échantillonner et de découper les donnée en provenance et en direction des accès de dispositifs 117. Cette zone est mise à jour toutes les 52 usec (un cycle d'analyse). Constante du temporisateur 105 C'est la zone de comptage initial de 8 bits utilisée par un décrémenteur afin de synchoniser les événements survenant sur chacun des accès de lignes de dispositifs 117. Chaque comptage représente 50 msec. Comptage du temporisateur 107 C'est la zone de comptage en cours utilisée par le décrémenteur de comptage du temporisateur. Horloge de-cadence de bits/bits de commande du temporisateur C'est une zone de neuf bits servant à commander l'horloge de cadence de bits et le temporisateur. Elle est écrite par la commande PLA. Commandes de chronologie 111 Il s'agit d'une zone de huit bits utilisée par la commande de PLA et écrite par le contrôleur du PCS. Cette zone sert à mettre en oeuvre un accès de ligne d'adresse, a commander les modes du temporisateur et a sélectionner la source de la commande de l'horloge de cadence de bits. Bits de commande de cycle 113 Il s'agit d'une zone d'adresse de huit bits utilise pour adresser une fonction particulière d'émission ou de réception, en provenance de la liste de fonctions. Cette fonction, après avoir été exécutée, provoque l'incrementation de l'adresse d'une unité, ou un branchement dû à des conditions spéciales. Ce cyclage d'adresse produit les fonctions d'émission et de réception et met en oeuvre ou interrompt l'horloge de candence de bits. Cette mémoire de commande est écrite par la commande de PLA après la mise en oeuvre de la ligne. Caractere de sone. à la mémoire-tampon d'émission 115 Il s'agit d'une zone de neuf bits qui contient le caractère d'émission suivant de huit bits qui doit être envoyé par l'accès du dispositif de ligne si le système fonctionne en mode d'émission. Le neuvième bit indique que la mémoire-tampon est pleine ou qu'elle vient d'être décrite. En mode de réception, cette zone de huit bits devient le caractère de synchronisation qui est utilisé par le comparateur de sync. pour générer les phases de caractères. Cette mémoire de commande est écrite par le contrôleur du PCS. SERDES 119 il s'agit d'une zone de commande de neuf bits qui contient le caractère décalé qui est en cours d'assemblage ou de désassemblage par les fonctions de commande d'émission et de réception de PLA. Elle est écrite par la commande de PLA. Définitions de ligne 151 Il s'agit d'une zone de commande de huit bits qui contient des informations utilisées pour formater le caractère sur l'accès de dispositif d'adresse de ligne. Elle détermine si la vérification VRC doit être effectuée, en pair ou en impair. Elle détermine le mode opératoire, mode synchrone ou mode asynchrone, bit d'arrêt 1, bits d'arrêt 1 1/2, ou bits d'arrêt 2. Elle détermine si le caractère doit être assemblé ou désassemblé par décalage à gauche ou par décalage à droite. Elle détermine la longueur de 1 à 8 bits du caractère. La conversion en parallèle des caracteres(processus d'émission) par la logique de commande de PLA effectuant les fonctions adressées produit un caractère de données d'émission et un signal de chronologie. La commande de PLA découpe le caractère d'émission associé à celui des 32 dispositifs 117 sélectionné par l'adresse de ligne physique en provenance de la table d'analyse. L'adresse est décodée par l'un des dispositifs, et les données d'émissions sont verrouillées avec le signal de chronologie de données d'émission (découpage) 171 dans un registre de un bit (bascule bistable) sur la logique de dispositif individuelle de l'un des 32 accès 117. Les données de réception sont lues par l'intermediaiSedees lignes de dispositifs 116.Les informations de commande de PLA,/d'émission, mode de réception, et état de l'équipement de télécommunications de données nécessaires pour mettre en oeuvre les communications avec le dispositif concerne, sont lues par les fonctions de la logique de commande de PLA à chaque instant nécessaire à l'analyse d'une ligne 117. Il y a un mot de commande ou zone supplémentaire conservée dans un registre sur chacune des liaisons de dispositifs (non représentées), connectées aux accès de lignes- 117 pour commander les dispositifs reliés auxdits accès (equipement de télécommunication de données). Un autre mot supplémentaire est lu comme mot d'état à partir de l'équipement de télécommunication de 113 données. Il y a 256 combinaisons ou adresses de fonctions possibles différentes pour chacune des 32 lignes de télécommunication. Le temps accordé pour analyser chaque ligne est appelé phase. Le nombre de phases est lie au maximum d'accès de lignes ou de dispositifs à desservir, en l'occurrence trente-deux. Un cycle d'analyse, qui est un multiple des vitesses de lignes, et la période nécessaire pour lire séquentiellement les 32 PHASES ou chaque adresse de ligne. En outre, il y a un créneau de temps toutes les quatre phases, appelé cycle de contrôleur qui permet au contrôleur du PCS d'accéder à la mémoire de commande 102 qui contient les définitions de lignes et les caractères de données d'émission ainsi que les informations de commande. L'interruption du contrôleur câblée détermine la condition "non vacuité" de la file d'attente. La priorité est telle qu'une seule interruption est autorisée à partir de n'importe laquelle des 32 lignes desservies pendant une période d'analyse entière, ou cycle d'analyse. Ainsi donc, lorsque les lignes de communications à vitesses élevées sont placées aux positions inférieures d'adresse de la trame de mémoire d'adresse de ligne (appelées table d'analyse), elles obtiennent des services plus fréquents de la part de la mémoire-tampon d'émission, et les lignes aux positions supérieures de la table d'analyse peuvent être verrouillées, les services de la mémoire-tampon d'émission leur étant refusés pendant l'émission; de la sorte, leur accès de télécommunications seront sousemployés. La performance est basée sur la période du cycle d'analyse. Une période de 52 usec représente une précision 118 d'1~16 de bit à 1200 bps pour 32 lignes, et c'est là une résolution correcte. Toute cadence supérieure à 1200 bps nécessiterait l'établissement de priorités. Voir figure 6. Le fait que la table d'analyse soit chargée via la commande de programme permet d'analyser une adresse de ligne physique pendant le cycle d'analyse dans n'importe quel ordre physique souhaité. Si l'adresse de ligne est extraite plus d'une fois dans la table, il en résultera une augmentation de la fréquence d'analyse de réception ou d'émission de la ligne physique.Cela permet aussi une analyse plus fréquence d'un nombre réduit de lignes à vitesses élevées. Par exemple, si une ligne de 1200 bps était placée deux fois sur la table, le service d'analyse de cette ligne augmenterait d'1/6 de bit à 1/32 bit, ce qui double la précision, ou réduit de moitié le taux d'erreurs-. En conséquence, pour desservir une ligne de 2400 bauds à 1/16 de bit, il est nécessaire que l'adresse de ligne de 2400 bauds soit utilisée deux fois dans la table, et ainsi de suite. VUE D'ENSEMBLE DU MULTIPLEXEUR DU SYSTEME DE TELECOMMUNICATION (PCS) SELON L'INVENTION Le principal objectif du PCS de l'invention est de permettre aux utilisateurs de relier une grande variété de dispositifs de communications à un ordinateur. Cet objectif, entre autres, implique la possibilité de séparer les trois variables couramment rencontrées dans un environnement de télécommunications, à savoir: A. Jonction électri#ue: Cette variable permet un grand nombre de méthodes de liaison et/ou de terminaison. B. Structure du code: Cette variable permet la sélection de différentes structures de codes, par exemple: 1. ASCII 2. EBCDIC 3. BAUDOT 4. EBCD 5. Transcode de 6 bits. C. Protocole: Cette procédure peut être constituée par: 1. Synchrone binaire 2. Commande de liaison de données synchrone (SDLC/HDLC) 3. Marche/arrêt 4. Commande de lignes aériennes (PARS/ALC) La conception du PCS de l'invention prévoit la séparation délibérée de ces variables ainsi que leur coexistence et leur mixage. Pour faciliter ces variables, cinq entités fonctionnelles ont été prévues: (cf figure 6). A. Unité de commande (contrôleur du PCS) 204 avec 1. Un espace d'adresse suffisamment important: 64K multiplets 2. Un mécanisme d'adressage permettant un accès rapide a des positions fixes de la mémoire correspondant aux dispositifs "pagination" de bloc de commande de ligne (LCB). 3. Un mécanisme d'interruption dans le contrôleur pour le traitement des tâches prioritaires. 4. Un temps d'exécution d'instruction raisonnablement court (750 ns). B. Système de balayage ou analyseur 201 Capable de réaliser les fonctions suivantes: 1. Fonctionnement synchrone ou asynchrone 2. Longueur des caractères: 4, 5, 6, 7 ou 8 bits 3. Bits d'arrêt 1, 1,5 ou 2 4. Cadence de bits continue entre 45 et 1200 bps (asynchrone) bps. 5. Cadences de bits pouvant atteindre 9600 bps (synchrone) 6. Sélection de n'importe quelles configurations de bit de synchronisation. 7. Direction du décalage du convertisseur sèrie/convertisseur parallèle du bit le plus significatif ou du bit le moins significatif 8. Contrôle de parité de CDD, parité paire ou impaire 9. Temporisateurs indépendants des lignes avec des bases de temps à sélection dynamique 10. Sélection dynamique du mode de temporisateur d'intervalle par opposition au fonctionnement en mode superviseur. En outre, l'analyseur a pour fonction de distinguer les demandes à priorité élevée des demandes à faible priorité et permet la mise en mémoire intermédiaire de ces dernières demandes. C. Dispositif de raccordement de canal avec le processeur avec possibilités de transférer des données en direction ou à partir de la mémoire centrale du processeur sans intervention importante du processeur central. D. Pôssibilité de programmation par l'utilisateur assurant un raccordement en langage de haut niveau avec facilité d'emploi. E. Structure physique condensée permettant la selection de jonctions électriques avec l'analyseur, et assurant l'utilisation maximum de l'espace clos et de la puissance disponible. Fonctionnement du PCS Les opérations qui interviennent lorsqu'on essaie de communiquer entre processeur central et un autre dispositif de télécommunications sur une ou plusieurs des 32 lignes sont résumées brièvement ci-après: A. Préparation de programme Comme le PCS est un dispositif programmable par l'utilisateur, il nécessite l'écriture d'un programme qui réside dans la mémoire d'accès de l'utilisateur avant que les opérations puissent commencer. Les possibilités de préparation du programme offertes par P1 et P2 peuvent être utilisées pour créer un programme (chargement de MEMOIRE) pour le PCS.Cette possibilité de préparation du programme convertit les codes opérations mnémoniques de haut niveau en une série de constantes de données binaires reconnues par l'interprétateur du PCS comme des instructions. Elle établit les références pour toutes les constantes de données étiquetées et affecte les adresses de positions de mémoire appropriées. Lorsque le programme du PCS a été préparé, il peut être mémorisé sur l'un des disques extérieurs au PCS pour être utilisé ultérieurement. B. Initialisation de tache Afin d'initialiser une tache de télécommunications, le programme du PCS est transféré de la mémoire centrale dans le PCS. Lorsque ce transfert a été effectué, une opération de télécommunication peut commencer par l'ouverture des différentes lignes (une ou plusieurs des 32 lignes) sur lesquelles des transferts de données sont requis. La commande "Ouvert" provoque également la recherche par le contrôleur du PCS, dans la mémoire centrale, d'un certain nombre de paramètres de données qui comprennent des informations de configuration concernant la ligne particulière (c'est-à-dire la vitesse de transmission, le nombre de bits par caractère, le mode synchrone ou asynchrone, etc...). C. Opération d'émission Lorsqu'une ligne de communications a été ouverte et que les différents paramètres de la ligne ont été mémorisés dans les blocs de commande de ligne du contrôleur(LCB) ainsi que les empilages de mémoires locales de l'analyseur, les transferts de données à partir de la mémoire centrale peuvent commencer. Une opération d'émission est initialisée à partir d'un programme utilisateur par l'exécution d'une instruction de démarrage des unités d'entrée/sortie. L'opération de démarrage fait référence à un certain nombre d'adresses de paramètres.Certaines d'entre elles sont le nombre de multiplets a transférer, l'adresse de début de la table dans la mémoire centrale où les données sont localisées et un index dans la mémoire du PCS où réside le programme du PCS, qui accomplit la fonction de gestion du transfert des données. Le programme référencé dans la mémoire du PCS mettra normalement l'équipement de l'analyseur dans le mode émission, émettra la séquence d'initialisation (qui peut être constituée par le nombre approprié d'éléments de synchronisation, les caractères de début de texte, etc...) puis émettra le texte situé dans la mémoire centrale, multiplet par multiplet, jusqu'à ce que le comptage de multiplets ait été décrémenté à zéro; il émettra la séquence de fin (qui peut être formée du caractère de fin de texte, suivi des caractères appropriés de vérification de bloc et de quelques caractères de remplissage), puis terminera l'opération d'émission, et fera basculer l'équipement de l'analyseur dans le mode de réception pour recevoir la séquence correspondant à l'accusé de réception du terminal situé a distance. D. Opérations de réception Lorsqu'une ligne de communication a été ouverte, et que les différents paramètres de lignes ont été mémorisés dans les blocs de commande de ligne du contrôleur (LCB), le transfert des données des empilages de mémoire locale de l'analyseur vers la mémoire centrale peut commencer. Une opération de reception est initialisée à partir du programme de l'utilisateur du processeur central par l'exécution d'une opération de démarrage des unités d'entree/sortie. Cette opération fait référence à un certain nombre d'adresses de paramètres. Certaines d'entre elles sont le nombre de multiplets à transférer, l'adresse de début de la mémoire centrale ou les données peuvent entre déposées et un index contenu dans la mémoire du PCS ou réside le programme du PCS qui accomplit la fonction de gestion de transfert des données. Le programme référencé dans la mémoire du PCS mettra normalement l'équipement de l'analyseur dans le mode réception, initialisera la séquence de synchronisation, extraira des caractères de commande, et ne déposera dans la mémoire centrale que des multiplets autres que les multiplets d'informations de caractères de commande.En outre, le programme du système PCS référencé calculera le caractère de vérification de bloc approprié, et effectuera les tests d'intégrité du message requis. Fonctionnement de l'équipement du PCS La mise sous tension du processeur central fournit un signal de remise à zéro au contrôleur du PCS. Cette fonction de remise à zéro permettra au contrôleur du PCS de commencer l'exécution à partir de la position/0000 de la mémoire inaltérable (voir figure 6). A cet instant, le code m résidant dans la section inférieure de la ROS exécutera une série de routines de diagnostic. Au terme de ces routines de diagnostic, les indicateurs qui se trouvent sur la carte du PCS seront mis à jour pour exprimer cet état. Lorsque les diagnostics m ont été réalisés avec succès, la commande du programme est transférée au superviseur de tâches qui réside également sur le RPS.Le superviseur de taches fonctionne sur une base de priorité séquentielle et circulaire en testant d'abord si des opérations d'émission doivent être traitées et ensuite si des ordres nécessitent un traitement, etc... S'il s'avère qu'une tache requiert un traitement, le contrôle revient à la PHASE 1, qui correspond au test des opérations d'émissions. Le superviseur de taches teste de façon continue les différentes opérations de traitement. Cette tâche consiste à mettre à jour l'indicateur du superviseur-d'OP sur le panneau du fichier de cartes du PCS (indiquant que le superviseur de tâches fonctionne), et à tester si des demandes ont été effectuées au pupitre manuel. Cette boucle continuera jusqu'a ce qu'une instruction d'entree/sortie soit exécutée par l'unité centrale. Lorsque cette fonction de traitement est testée par le superviseur de tâches, elle initialise les fonctions de vols de cycles requises et transfère de la mémoire centrale à la mémoire du PCS les informations DCB requises. La première opération d'entrée/sortie destinée au PCS après une initialisation de repositionnement sur mise sous tension, sera généralement une demande de chargement de la mémoire du PCS avec un jeu de chaines de fonctions (programme). Cette fonction de transfert de données par vols de cycle est accomplie en chargeant l'équipement de raccordement de canal avec l'adresse de memoire centrale et les informations de commande appropriées pour permettre à ce transfert de données de se produire. Lorsque la mémoire du PCS a été chargée, une interruption de fin de dispositif adressée au processeur est mise en oeuvre par le superviseur de tâches. Sachant que la mémoire du PCS a été correctement chargée avec un jeu de fonctions, le superviseur de tâches met à nouveau à jour les indicateurs du panneau du fichier de cartes du PCS pour exprimer cet état. L'opération logique suivante incombera au programme de l'usager qui délivrera une opération d'entréelsortie ouverte. Cette opération produira à nouveau un certain nombre d'opérations de vols de cycle et un tableau de paramètres de-lignes qui seront transférés de la mémoire centrale dans la mémoire du PCS. A ce stade, les opérations d'entrée/sortie concernent une adresse de ligne spécifiée. Le superviseur de tâches positionne alors les registres CLAR/SLAR au numéro de ligne approprié. Le registre d'adresse de ligne du contrôleur (CLAR) et le registre d'adresse de ligne de l'analyseur (SLAR) ont pour fonction de fournir l'adressage du registre de base de l'équipement. Dans le contrôleur, le CLAR 38 indexe l'espace d'adresse de MEMOIRE 130. Le CLAR 38 dirige également le transfert de données en direction ou à partir du processeur central. Enfin, le CLAR dirige également les transferts de données en direction ou à partir de l'empilage de mémoires locales du canal et des fichiers d'enregistrement. Dans l'analyseur, le SLAR 114 dirige automatiquement le transfert des données en direction ou à partir des empilages de mémoire locale. Le SLAR dirige aussi automatiquement tous les transferts de données en direction ou à partir des dispositifs d'entrée/sortie. Le pupitre manuel 71 apparait au contrôleur du PCS comme un dispositif d'entree/sortie d'où l'utilisateur peut demander l'affichage du contenu de la mémoire ou celui de l'état des lignes de jonction des modems. En outre, il peut initialiser la recherche de données ou ordonner l'exécution de fonctions de recherche. Ces fonctions allègent les tâches de diagnostic des lignes de communications et aident l'utilisateur à dépister les erreurs dans le fonctionnement du PCS. Circulation des données à la réception (figure 6) A la réception, les données émanant du modem du client sont converties en caractères formés de 5 à 8 bits. Lorsque l'analyseur a accumulé le caractère complet, ce dernier est placé dans la file d'attente de réception avec l'adresse de ligne d'origine. Le superviseur de tâches exécutant l'instruction en provenance du contrôleur, interrogera périodiquement la file d'attent de réception. Si le superviseur de tâches découvre un caractère dans la file d'attente, il positionnera le CLAR et le SLAR à l'adresse de ligne associée au caractère de données reçu. Le superviseur de tâches testera le caractère reçu pour détecter la présence des caractères de commande spécifiés par l'usager.Si le caractère reçu n'est pas un caractère de commande, un calcul du CRS sera effectué si l'utilisateur a spécifié que cette opération était requise dans sa chaine de fonction. Le caractère de données est alors transféré à l'équipement du canal, et il est transféré dans la mémoire principale par un processus de vol de cycle. Si le caractère reçu était l'un des caractères de commande spécifiés par l'usager, un branchement à la nouvelle channe de fonctions sera probablement nécessaire. A cet instant, le superviseur de tâches abandonne le contrôle à l'interprétateur d'ordres. Ce segment de code positionne l'équipement aux nouveaux états requis. Il met à jour également les indicateurs; les points et les paramètres de données dans le LCB (bloc de commande). Circulation des données à l'émission L'analyseur après avoir transmis le dernier bit du caractère de données, transfère un nouveau caractère à partir de la mémoire-tampon de données de la ligne d'analyseur dans le registre à décalage. Le transfert d'un caractère de données de la mémoire-tampon à la zone de mémoire 119 (serialiseur-deserialiseur) provoque la génération d'une demande d'interruption d'émission dans la file d'attente d'interruption de l'analyseur avec l'adresse de la ligne qui émet la demande d'un transfert de caractère. Lorsque la file d'interruption n'est pas vide, une interruption de l'équipement est présentée au superviseur de taches du contr#leur. Le superviseur de tâches interroge I1 interruption et envoie au CLAR/SLAR l'adresse de ligne. Un transfert de données est alors initialisé à partir de la mémoire centrale par l'intermédiaire du canal au superviseur de taches. Ce dernier place alors le nouveau caractère de données dans la mémoire-tampon de ligne de l'analyseur qui demande le nouveau caractère de données. Le superviseur de tâches provoquera alors l'exécution d'un calcul si l'utilisateur a spécifié cette opération.Si le caractère a provoque l'incrémentation à zéro du comptage de multiplets spécifié, le superviseur de tâches abandonnera à nouveau le contrôle à l'interprétateur d'ordres pour traiter l'opération suivante. Utilisation du pupitre Au cours de la réception ou de l'émission des données, le superviseur de tâches examine périodiquement l'état du pupitre. Si le pupitre est branché et que l'utilisateur demande l'exécution d'une fonction, le superviseur de tâches répondra par les données demandées affichées Parmi les fonctions que l'utilisateur est susceptible de spécifier citons l'affichage de l'état de la jonction électrique du modem. Si le mode de répétition est alors sélectionné, le superviseur de tâches mettra constamment les indicateurs à jour. L'utilisateur peut également sélectionner une position donnée de mémoire pour affichage. Ici encore, si le mode de répétition est sélectionné, l'utilisateur pourra observer si le contenu de la position de mémoire spécifiée est modifié. Il pourra également sélectionner une fonction de recherche. La fonction de recherche mémorisera dans une mémoire-tampon toutes les données reçues ou transmises par la ligne spécifiée. L'utilisateur a également la possibilité d'afficher l'exécution éventuelle d'une adresse d'ordre spécifiée. Si l'adresse spécifiée est exécutée, l'indicateur de données entrées s'allumera pendant environ 200 ms Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de la présente invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Contrôleur de communications multiplex destiné au transfert de données entre une unité centrale de traitement de l'information et plusieurs lignes de communications reliées à des unités d'entrée/sortie éloignées, comprenant: un analyseur qui, de façon sélective et répétitive, transmet les données aux lignes de communications qui lui sont connectées, et envoie à ces lignes de communication les données qui leur sont destinées, un dispositif de mémoire possédant une mémoire-tampon associée à chaque ligne de communication, caractérisé en ce que; un dispositif de constitution de file d'attente, reçoit de l'analyseur l'adresse de la ligne de communication vis-à-vis de laquelle ledit analyseur se trouve dans ltetat permettant le transfert de données entre cet analyseur et l'unité centrale, et en ce que:: un contrôleur sensible aux signaux de sortie du dispositif de file d'attente assure, pendant des intervalles de temps distincts, le transfert de données entre l'unité centrale et n'importe laquelle des mémoires-tampon et entre ces mémoires-tampon et l'analyseur. 2.- Contrôleur de communication selon la revendication précédente, caractérisé en ce que le dispositif de mémoire comprend des blocs de contrôle de ligne, à chaque ligne de communication étant associé un de ces blocs, en ce que chaque mémoire-tampon associée est disposée dans ce bloc de contrôle de ligne, et en ce qu'un registre d'adresse de ligne reçoit une adresse de ligne à la fois en provenance du dispositif de constitution de file d'attente, et délivre une adresse de ligne au dispositif de mémoire de façon a permettre l'adressage du bloc de contrôle de ligne qui s'y trouve inclus. 3.- Contrôleur de communication selon la revendication 2, caractérisé en ce que: le dispositif de constitution de file d'attente comprend une première partie de file d'attente a la transmission destinée à recevoir de l'analyseur les adresses des lignes de communication qui requièrent une opération de transfert de l'unité centrale vers l'analyseur; le contrôleur comprend un dispositif sensible à l'état de la file d'attente à la transmission lorsqu'une adresse de ligne valide apparait à sa sortie dans le but d'arrêter le fonctionnement du contrôleur et de provoquer l'introduction par ce contrôleur de l'adresse de ligne dans le registre d'adresse de ligne, et en ce que:: le contrôleur comprend un premier dispositif de transfert de données pour transférer les données de l'unité centrale vers la mémoire-tampon ådresséelorsque cette mémoire-tampon est vide et un second dispositif de transfert de données pour transférer les données de la mémoire-tampon adressée, vers l'analyseur lorsque cette mémoire-tampon n'est pas vide. 4.- Contrôleur de communication selon la revendication 2, caractérisé en ce que: le dispositif de constitution de file d'attente comprend une seconde partie de file d'attente à la réception destinée à recevoir de l'analyseur les adresses de ligne et un multiplet des données reçues chaque fois que l'analyseur detient des données relatives à une ligne de communication particulière prêtes à être envoyées à l'unité centrale, le contrôleur comprend un premier dispositif de détection d'état réagissant à une adresse valide de ligne délivrée à la sortie de la seconde partie de file d'attente à la réception pour provoquer l'introduction par ce contrôleur de l'adresse de ligne dans le registre d'adresse de ligne et, ultérieurement, la transmission du multiplet de données accompagnant cette adresse de ligne vers la mémoire tampon placée dans le bloc de contrôle de ligne adressé par le registre d'adresse de ligne, et en ce que le contrôleur comprend un second dispositif de détection d'état réagissant à l'état de remplissage d'une mémoire tampon placée dans un bloc de contrôle de ligne pour provoquer le transfert par le contrôleur, des données dans la mémoire tampon vers l'unité centrale de traitement de l'information.