L'invention se refere a la transmission numerique et plus particulierement a un dispositif de transfert d'un groupe de bits present dans un premier train d'impulsions binaires vers un second train qui est homochrone avec le premier, a l'aide d'une memoire qui reçoit ledit groupe sous contrôle d'un circuit de comnande d'ecriture et de horloge de ce train, et qui delivre ce groupe sous contrôle d'un circuit de commande de lecture et de horloge du second train. Dans un système homochrone, le debit binaire de deux trains d'impulsions et la structure des impulsions sont identiques, mais la relation de phase entre les deux trains peut être quelconque, mais constante. Dans latransmission numérique, on repartit souvent l'information en trames, et on attribue a chaque position de bit dans la trame une signification differente. Le dispositif selon l'invention doit par conséquent permettre le transfert d'un groupe de bits sur un emplacement particulier dans la seconde trame. Une solution evidente du probleme pose consisterait a mémoriser la premiere trame jusqu'à ce que le groupe de bits a transférer soit synchronise avec l'emplacement dans la deuxieme trame, mais en considerant le nombre eleve de bits dans une trame, une telle solution conduit a un registre a de calage tres long et donc a une solution peu economique. On peut egalement se contenter de ne memoriser que les bits a transférer, apres les avoir extrait de la premiere trame, puis de les inserer a l'emplacement choisi de la seconde trame. Dans un tel principe, les opérations d'ecriture dans la mémoire et de lecture de son contenu doivent être separees dans le temps, afin de ne pas perturber le fonctionnesent de la memoire, et par consequent d'eviter les erteurs. L'invention vise resoudre ce probleme de la coincidence entre l'ecriture et la lecture par une voie economique. Dans dan un dispositif de transfert d'un groupe de bits present dans un premier train d'impulsions binaires vers un second train qui est homochrone avec le premier, a l'aide d'une me ire, qui reçoit ledit groupe sous contrôle d'un circuit de commande d'ecriture et de l'horloge du premier train et qui le delivre sous contrôle d'un circuit de connande de lecture et de l'horloge du second train, l'invention est caracterisee par le fait que le circuit de commande d'écriture est associe a un registre a decalage, recevant les informations du premier train, et a une logique telle que l'inscription desdites informations dans la mémoire soit retardee par ce registre d'un intervalle fixe dans le cas où en l'absence de ce retard il y aurait une coincidence entre une operation d'ecriture et une operation de lecture. Dans une premiere realisation preferée de l'invention, dans laquelle la mémoire reçoit et délivre les informations en mots de n bits, ledit registre a décalage est d'une capacité plus faible que n, de preférence n2, son entree série et sa sortie série étant connectées a travers un aiguilleur sur une entrée série de la mémoire et l'aiguilleur étant commandé par un signal binaire indiquant la colncidence, ou la non coincidence de phase entre les deux trames. Dans cet exemple de réalisation, on prévoit avantageusement un deuxième registre à decalage de même capacité que le premier, qui reçoit un signal d 'écri- ture pour la mémoire et dont l'entrée et la sortie sont branches de la même façon par l'aiguilleur à une entree de commande d'écriture de la mémoire que l'entrée et la sortie du premier registre sont branchées à l'entrée "information" de la mémoire. Dans une réalisation alternative de l'invention, le registre à décalage de capacité de n bits reçoit les informations du premier train et il est branché en parallèle à la mémoire sous commande d'un signal d'écriture déduit de ladite logique, et ledit signal est retardé et le décalage dans ledit registre correspondant interrompu lorsque sans ce retard et sans cette interruption il y aurait eu coincidence entre une opération d'écriture et une opération de lecture. L'invention sera décrite ci-après plus en détail a l'aide de quatre figures et de deux exemples de réalisation. La figure I représente un schéma d'ensemble d'un premier dispositif selon l'invention. La figure 2 montre schématiquement une partie modifiée de l'ensemble selon la figure I, qui constitue le deuxième exemple de réalisation. La figure 3 montre quelques diagrammes de temps concernant le premier exemple, et la figure 4 montre quelques diagrammes de temps concernant le deuxième exemple de réalisation. Dans la technique de transmission numérique, un train d'impulsions est constitué par une suite de bits en série transmis par un canal unique. Ces bits sont par exemple des codes de la parole à transmettre, des bits de sécurité, de signalisation ou de découpage du train en trames (verrouillage de trame). Pour le but de l'invention, chaque train est accompagné de sa propre horloge qui, en pratique, est reconstituée à partir du train à la réception. En se référant à la figure 1, on voit une borne I sur laquelle le premier train est appliqué. Une borne 2 reçoit l'horloge de ce train. En ce qui concerne le deuxième train, le dispositif selon l'invention se contente de recevoir sur une entrée 3 son horloge et sur une entrée 4 un signal de synchronisation indiquant l'emplacement à l'intérieur du train (rang à l'inte- rieur de la trame) où on veut situer les informations venant du premier train. L'élément principal du dispositif de transfert est constitué par une mémoire 5 adressable, qui comporte m cellules à n bits chacune. Dans exemple pratique, m et n sont choisis chacun égal à huit. La mémoire 5 comporte par conséquent trois lignes d'adressage 6, pour distinguer les huit cellules, et elle comporte en outre un multiple de huit lignes d'entrée 7 et un multiple de huit lignes de sortie 8. Lorsque les lignes d'adressage sont activées, la cellule correspondante est lue si un signal de lecture 19 est présent simultanément,ou, cette cellule est remplie des informations présentes sur les entrées 7 si l'entrée de commande 9 est activée. S'il nty avait pas le probleme de la coincidence entre l'opération d'écriture et l'opération de lecture, l'entrée 1 pourrait etre directement reliée à une entrée 30 d'un registre d'écriture 10, qui fait la transformation série/parallèle des des bits et qui transmet les huit bits en parallele vers la mémoire sous le contrôle d'un circuit de commande il ; ce circuit active au bon moment à travers l'entrée 9 le mécanisme d'écriture de la mémoire et délivre, aux lignes d'adresse, l'adresse de la cellule. Si, par contre, le risque d'une coincidence existe entre une opération d'écriture et une opération de lecture, cette derniere opération étant exclusive ment conditionnée par un circuit de commande de lecture 12 et par le deuxième train, il faut prévoir des moyens pour éviter cette colncidence. Ces moyens sont constitués selon l'invention par un registre à décalage 13, qui reçoit les infor mations du premier train de l'entrée 1, et d'un aiguilleur 14 électronique, qui relie soit la sortie 15 soit l'entrée 16 du registre 13 à l'entrée du registre 10. Cet aiguilleur 14 est positionné par l'étant binaire d'un bistable 17. Supposons que d'abord ce bistable est dans une position telle que l'entrée 16 du registre soit reliée directement au registre 10. En cas de cotncidence entre une opération d'écriture et une opération de lecture de la mémoire 5, le bistable bascule par une porte ET 18 qui vérifie cette coIncidence. A cette fin, cette porte reçoit un signal de lecture qui est disponible sur une sortie t9 du circuit de commande 12 et qui est appliqué à l'entrée 31 de la mémoire, et le signal d'écriture dans la mémoire 5 qui provient 'une sortie 20 du circuit de commande 11 d'écriture et qui est appliqué à l'entrée 9 de la mémoire. Pour retarder l'information en cas d'une colncidence, constatée dans la porte 18, il ne faut pas seulement retarder l'information proprement dite (dans le registre 13), mais également le signal d'écriture. A ces fins, l'aiguilleur dispose pour ce signal de commande d'un aiguillage parallele et synchrone au chemin de l'information du train. La sortie 20 du circuit de commande 11 est reliée à l'aiguilleur d'une part directement, et d'autre part à travers un registre à décalage supplémentaire 21, dont la capacité est identique à celle du registre 13. Les deux circuits de commande 11 et 12 délivrent respectivement l'adresse d'écriture par trois lignes 25 et l'adresse de lecture par trois lignes 29, à travers un autre aiguilleur 22, aux lignes d'adresse 6 de la mémoire. L'aiguilleur 22 est positionné soit par le signal de lecture sortant en 19 du circuit de commande 12, soit par le signal d'écriture délivré en 9 par l'aiguilleur 14. En cas de lecture, la cellule définie par l'adresse appliquée délivre, à l'instant du signal de lecture son contenu en parallèle à un registre 23 de sortie qui reçoit, à titre de cadence de décalage, l'horloge du deuxième train, et qui délivre par conséquent son contenu à une sortie 24 du dispositif à la cadence de ce deuxième train pour être intégré dans celui-ci. Pour le fonctionnement du dispositif selon la figure 1, il faut distinguer deux cas 1 - Les instructions d'écriture et de lecture sont simultanées. Dans ce cas, la porte 18 agit sur le bistable 17 et change la position de l'aiguilleur 14. Si cet aiguilleur avait assuré préalablement le transfert direct de l'entrée 16 du registre 13 au registre 10, sa nouvelle position permet la liaison entre la sortie 15 et le registre 10. De même, le transfert direct entre la sortie 20 du circuit de commande Il vers l'entrée 9 de la mémoire 5 est remplacé par une liaison retardée à travers le registre 21. I1 en résulte qu'il nty a plus coincidence si la capacité des deux registres 13 et 21 est convenablement choisie. Pour huit bits par mot, la plus grande sécurité contre une nouvelle cotncidence est garantie si on choisit pour ces registres une capacité de quatre bits. 2 - Absence de coincidence. Dans ce cas, la porte 18 n'est pas ouverte, et les positions de l'aiguilleur 14 et du bistable 17 restent inchangées, indépendamment de leur état. En figure 3, on voit quelques diagrammes se référant au dispositif selon la figure 1. A la première ligne est indiquée la succession des bits dans le premier train et sa répartition en mots de huit bits. A la deuxième ligne, on indique le signal d'écriture comme il est délivré par la sortie 20 du circuit de commande 11. A la troisième ligne, on voit un créneau indiquant l'intervalle de temps pendant lequel l'adresse d'écriture est délivrée par ce circuit de commande d'écriture Il à travers le multiple de lignes d'adresse 25. Lorsqu'il y a une coincidence, le premier train est retardé de quatre bits comme on le voit à la quatrième ligne de la figure 3 ; la cinquième ligne indique, pour ce cas, l'apparition du signal d'écriture sur l'entrée 9 de la mémoire. L'exemple alternatif de réalisation de l'invention qui sera décrit ci-après à l'aide de la figure 2, est identique au premier dispositif à l'exception de la partie qui dans les deux figures est entourée par des lignes pointillées. A la place d'un aiguilleur 14 et de deux registres 13 et 21, on voit ici trois portes logiques 26, 27 et 28. La porte 26 et une porte ET qui reçoit du circuit de commande 11 un signal de contrôle et reçoit sur son autre entrée horloge du premier train. Le signal de commande est un créneau répétitif, qui fait passer par la porte 26 des impulsions d'horloge pour un mot et qui bloque cette porte pendant le mot suivant. La première ligne du diagramme figure 4 montre les signaux de la sortie de cette porte, qui sont appliques à titre de décalage au registre 10. La porte -27 est également une porte ET et elle produit le signal d'écriture pour ltentree 9 de la mémoire. L'une des deux entrées de cette porte est alimentée par un signal du circuit de commande 11, et l'autre par la sortie de la porte 28. Le signal venant du circuit de commande 11 est constitué de deux impulsions par période de deux mots, et en particulier par une impulsion en synchronisme avec le quatrième bit et une autre impulsion en synchronisme avec le huitième bit, chacun de ces bits appartenant à la période mot pendant laquelle les impul sions d'horloge à l'entrée du registre 11 sont supprimées. Ce signal d'entrée de la porte 27 est représenté dans le deuxième diagramme de la figure 4. La porte 28, qui est une porte "OU Exclusif", reçoit d'un côte l'état du bistable 17, et de l'autre côté un signal du circuit de commande 11, qui est représenté dans le troisième diagramme de la figure 4. Ce signal est constitué d'un signal périodique carré régulier qui change son niveau à chaque début et à chaque milieu d'un mot du premier train. Le quatrième diagramme de la figure 4 indique le signal qui est appliqué à l'entrée 9 de la mémoire 5 lorsque le bistable 17 est en repos, tandis que le cinquième diagramme montre le cas contraire. On voit qu'il apparait sur l'entrée 9 de la mémoire une impulsion d'écriture seulement dans l'intervalle dans lequel le décalage du registre 10 est arrêté, soit au milieu ou à la fin de cet intervalle en fonction de l'état du bistable 17.Le dernier diagramme de cette figure indique enfin le créneau pendant lequel l'adresse est disponible sur les lignes 25. Les deuxréalisations de l'invention se distinguent entre-elles par la méthode qui sert à retarder les mots du premier train à transférer. Si, dans le premier cas, on intercale une ligne à retard supplémentaire, c'est en interrompant le mécanisme de décalage quton obtient le retard dans le deuxième cas. Si le premier dispositif permet le transfert d'un mot quelconque de la trame, le deuxième dispositif par contre ne peut transférer que les mots pairs ou les mots impairs d'une trame, car un mot de repos est nécessaire immédiatement après un transfert. Cet inconvénient pourrait toutefois être contourné en doublant le registre 10 et en prévoyant un aiguilleur permettant la sélection alternative de ces deux registres. L'invention n'est pas limitée aux exemples décrits ci-dessus. On peut en particulier modifier la taille de la mémoire en fonction du nombre de bits à transférer. REVENDICATIONS 1/ Dispositif de transfert d'un groupe de bits présent dans un premier train d'impulsions binaires vers un second train qui est homochrone avec le premier, à l'aide d'une mémoire qui reçoit ledit groupe sous contrôle d'un circuit de commande d'écriture et de l'horloge du premier train, et qui le délivre sous contrôle d'un circuit de commande de lecture et de l'horloge du second train, caractérisé par le fait que le circuit de commande d'écriture (11) est associé à un registre à décalage (13 respectivement 10) recevant les informations du premier train, et à une telle logique (14, 17, 18, respectivement 17, 18, 26, 27, 28), telle que l'inscription desdites informations dans la mémoire (5) soit retardée, par ce registre, d'un intervalle fixe dans le cas où en l'absence de ce retard il y aurait une coincidence entre une opération d'écriture et une opération de lecture. 2/ Dispositif selon la revendication 1, dans lequel la mémoire reçoit et délivre les informations en mots de n bits, caractérisé par le fait que ledit registre (13) à décalage est d'une capacité plus faible que n, de préférence 2' son entrée série (16) et sa sortie série (15) étant connectées à travers un aiguilleur (14) sur une entrée série (30) de la mémoire et l'aiguilleur étant commandé par un signal binaire indiquant la colncidence ou la non coincidence de phase entre les deux trains. 3/ Dispositif selon l'une des revendications 1 à 2, caractérisé par le fait qu'un deuxième registre (21) à décalage, de même capacité que le premier (13), est prévu qui reçoit un signal d'écriture pour la mémoire et dont l'entrée et la sortie sont branchées de la même façon par l'aiguilleur (14) à une entrée de commande (9) d'écriture de la mémoire que l'entrée (16) et la sortie (15) du premier registre (13) sont branchées à l'entrée d'information (30) de la mémoire (5). 4/ Dispositif selon la revendication 1, caractérisé par le fait que le registre à décalage (10) recevant les informations du premier train est de la capacité de n bits et qu'il délivre en parallèle à la mémoire (5), lesdites informations reçues sous commande d'un signal d'écriture déduit de ladite logique (27, 28) et que ce signal est retardé et le décalage dans ledit registre (10) est correspondamment interrompu lorsque sans ce retard et sans cette interruption il y aurait eu corncidence entre une opération d'écriture et une opération de lecture.