La présente invention concerne un circuit intégré monolithique fournissant un signal d'entrée à un transducteur électro-acoustique déclenché par un mécanisme d'horlogerie, notamment dans un réveil ou une montre à sonnerie fonctionnant sur pile, de manière que le signal sonore ne soit pas un signal permanent ou continu, comme dans les réveils de types classiques, mais un signal intermittent de durée ou de fréquence variable. D'après la description de la demande de brevet allemand publiée 2 026 499, on connaît déjà un grand nombre de circuits électriques permettant d'effectuer une telle commande.Dans un système classique, pour déterminer les intervalles de temps de sonnerie on utilise un multivibrateur associé au circuit générateur du signal acoustique, le multivibrateur commutant périodiquement l'alimentation du générateur en fonction de la charge du condensateur. Le principal inconvénient des dispositifs connus, quels que soient leurs types, tient cependant au fait que ce sont tous des circuits comprenant des composants individuels qui nécessitent donc beaucoup d'espace. Un objet de la présente invention, qui concerne de même la production des intervalles pendant lesquels un signal sonore est délivré par un réveil ou plus généralement toute horloge fonctionnant sur pile, consiste a prévoir pour le fabricant d'horlogers un circuit intégré monolithique permettant par une technique simple de transformer une horloge à sonnerie permanente en une horloge à sonnerie intermittente. Ce problème oblige à s'écarteur des principes du circuit connu décrit dans la demande de brevet allemand mentionnée ci-dessus et à en choisir d'autres pour la conception des éléments internes du circuit intégré monolithique à fournir. Suivant une caractéristique de l'invention, il est prévu un circuit intégré monolithique destiné à délivrer un signal dtintervalles de sonnerie pour un mécanisme d'horlogerie fonctionnant sur pile et comprenant au moins une bobine maintenant le mouvement d'un oscillateur mécanique, ledit circuit étant alimenté par le courant de la pile quand le contact d'alarme est fermé par l'horloge au moment préalablement affiché et quand le contact d'un bouton d'arrêt de sonnerie est fermé, et ledit circuit comprenant encore quatre bornes externes, dont deux sont reliées à la pile, la troisième constitue une borne d'entrée et la dernière une borne de sortie, et les parties internes suivantes a) plusieurs étages diviseurs de fréquence servant à diviser la fréquence d'un signal horloge, b) un circuit logique interconnectant les sorties d'au moins une partie des étages diviseurs de fréquence de manière que le signal d'intervalles soit appliqué à la borne de sortie. D'après le brevet suisse nO 537 042, on sait déjà construire un circuit fournissant un signal de commande de sonnerie en utilisant la technique connue des circuits intégrés monolithiques et de plus on a développé cette technique de manière que des parties du circuit soient mises en service par l'aiguille réglant l'instant alarme, toutefois ce brevet suisse ne contient aucune référence à une éventuelle manière de contrôler les intervalles du signal de commande ainsi produit. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - la figure 1, le diagramme de base du circuit d'une horloge à pile utilisant un circuit intégré monolithique suivant l'invention - la figure 2, sous forme de bloc diagramme, un type de réalisation des éléments internes du circuit intégré monolithique suivant l'invention - les figures 3a à , des formes d'ondes d' impulsions relatives à l'exemple de réalisation montré a la figure 2 ; - la figure 4, sous forme de bloc diagramme, une variante intéressante de l'exemple de réalisation de la figure 2 ; - les figures 5a à e, les formes d'ondes concernant l'exemple de la figure 4 ;; - la figure 6, une autre variante de l'exemple de realisation-de la figure 4 ; - les figures 7a à i, les formes d'ondes concernant l'exemple de la figure 6 ; - la figure 8, à comparer avec la figure 1, un autre bloc diagramme concernant une horloge à pile et utilisant le circuit intégré monolithique suivant l'invention. Le circuit de base de la figure 1, montrant le circuit intégré monolithique suivant l'invention, comprend le circuit électronique 1 commandant le mécanisme de l'horloge dont une bobine L est indiquée. Sur le fil relié à la borne + de la pile UB, est prévu un contact d'alarme S qui doit être fermé au moment de l'alarme par le mécanisme d'horloge et qui est en'série avec le contact de repos T du bouton d'arret. Ce dispositif comprenant deux contacts S et T peut être également modifié : par exemple les deux contacts peuvent etre disposés soit sur le conducteur relié à la borne - ou l'un sur le conducteur relié à la borne + et 1 'autre sur le conducteur relié à la borne -. Le circuit intégré monolithique 2 de l'invention, qui comprend les quatre bornes extérieures A, E, M, P, est alimenté à la borne P par la tension d'alimentation commutée U'B, quand les deux contacts S et T sont fermés tandis que la borne M est reliée en permanence au fil - de la pile UB. Entre la sortie A du circuit 2 et l'entrée P est monté le générateur de signal d'alarme 3, qui peut entre, dans le cas de la figure 1, un oscillateur électronique associé à un générateur de signaux acoustiques. La tension en forme d'impulsions produite par la bobine L du circuit electronique 1 de commande du mécanisme d'horloge est, pendant le fonctionnement de l'horloge, appliquée à la borne d'entrée E du circuit 2, comme signal d'horloge. A titre dtexemple, la bobine L peut etre la bobine de pilotage d'un type classique d'un circuit utilisant deux bobines du même type, mais elle peut également ètre utilisée dans un circuit à bobine unique, ou encore être la bobine d'alimentation du mécanisme pas à pas servant à entraîner les aiguilles de l'horloge. La liaison entre la bobine L et le fil de la pile, comme le montre la figure 1, n'est pas obligatoire.En particulier la bobine L dont le signal d'horloge -est prélevé pour être appliqué à la borne d'entrée E du circuit 2 peut également etre reliée au pôle positif de la pile ou à tout point intermédiaire convenable du circuit électronique 1. La figure 2, sous forme de bloc diagramme, montre un exemple de réalisation en ce qui concerne les parties internes du circuit 2 Il comprend plusieurs étages diviseurs de fréquence Fur1, FT2, FTn-1. Les étages diviseurs de fréquence sont reliés en série pour former un diviseur de fréquence, le signal de sortie de étage précédent servant de signal d'entrée pour l'étage suivant.Dans le cas le plus - simple, les étages diviseurs de fréquence sont des diviseurs binaires comme, par exemple, des bascules de manièrE que l'on puisse en utilisant le diviseur de fréquence complet effectuer une division par 2n Dans 1' exemple de réalisation de la figure 2, toutes les sorties des étages diviseurs de fréquence, sauf celle du premier étage FT1, sont logiquement combinées dans un circuit ET 4. Le signal de sortie du circuit 4 est appliqué par l'intermédiaire de étage de sortie 5 qui est, par exemple, un étage transformateur d'impédance ou un étage de puissance, à la sortie A du circuit 2.L'alimentation en tension du circuit interne du circuit 2 est effectuée par les bornes P et M tandis que le signal d'horloge à appliquer aux étages diviseurs de fréquence est introduit par 1 'entre E, comme le montre déjà la figure 1. Si le signal d'horloge délivre par le mécanisme d'horlogerie à ltentrée E nta a pas une forme lui permettant de commander directement le premier étage Fr1, celui-ci peut être précédé par un circuit de mise en forme des impulsions. Les figures 3a à g montrent les formes d'ondes concernant l'exemple de rialisation de la figure 2 dans le cas où les étages diviseurs de fréquence sont des étages binaires. La figure 3a montre le signal horloge appliqué à l'entre E qui est une onde rectangulaire dont le cycle de travail est de 50%, bien que cela ne soit pas toujours obligatoire. Les figures 3b et 3c montrent les ondes obtenues par division de fréquence dans les étages Frî et FT2 tandis que les figures 3d et 3e montrent les signaux de sortie de l'avant-dernier étage FTn-1 et du dernier étage FTn.La figure 3f montre le signal délivré à la sortie A dans le cas où l'on a choisi le circuit logique de la figure 2, c'est-à-dire que pour deux périodes du signal d'horloge appliqué à l'entrée E, un signal de sortie positif est délivré à la sortie A, ce signal pouvant servir à commuter ou commander le générateur de signal d'alarme 3. Le signal de sortie de la figure 3f n'apparais une nouvelle fois que lorsque on a atteint l'etat normal pour tout le diviseur de fréquence, c'est-à-dire quand tous les flancs avant des impulsions de sortie des étages diviseurs de fréquence sont positifs. La figure 3g montre le signal de sortie d'un arrangement logique différent de celui de la figure 2, dans lequel les sorties des étages diviseurs de fréquence reliées au circuit ET 4 sont celles du premier étage FT1, celle de l'avant-dernier FTn-1 et celle du dernier FTn. Dans ce cas, on aura un signal positif qui declenchera plusieurs fois le générateur acoustique (2,-4, 8, 16 fois, etc., suivant le nombre des étages et le circuit logique utilisé), le signal réapparaissant après un intervalle de temps déterminé par le nombre des étages, quand les flancs avant des impulsions de sortie de tous les étages sont positifs. A la figure 3g, on a supposé n égal à 5 ce qui donne un signal positif apparaissant quatre fois. En conséquence, il devient tout à fait évident qu'en combinant d'une manière sélective les sorties des étages diviseurs de fréquence au moyen d'un circuit ET, on peut engendrer une pluralité de signaux de sortie ayant des caractéristiques désirées. Evidemment, les caractéristiques des signaux de sortie qui peuvent etre engendrées au moyen d'un circuit-ET sont fixées par rapport à leurs cycles de travail jusqu'à un facteur de 50% (0,5). On peut faire varier cependant ce cycle de travail en disposant d'autres circuits logiques précédant le circuit ET comme on va le voir dans la suite avec plus de détails en se référant aux figures 6 et 7. La figure 4 montre un autre exemple de réalisation du circuit 2, dans lequel un circuit de commande 6 détermine les états des étages diviseurs de fréquence une fois que la tension U'B a été appliquée. Ce circuit de commande 6 peut être utilisé pour amener le diviseur de fréquence dans un état défini, par exemple l'état initial, de manière qu'en fermant le contact d'alarme 6, le premier signal d'alarme commence immédiatement. A la figure 4 on a indiqué par des flèches que le circuit 6 agit sur chaque étage du diviseur de fréquence. De plus, comme signal d'entrée au circuit de commande 6, on a prévu la tension U'B appliquée à la borne P-. Une partie des signaux rencontrés dans l'exemple de la figure 4 est représentée sur les figures 5a à 5e. La figure 5a montre le signal d'horloge appliqué à l'entrée E tandis que la figure 5d montre la courbe de la tension U'B. Les figures 5c et 5b montrent les signaux de sortie des étages FT1 et Frn qui, à cause du circuit de commande 6 commencent après un laps de temps t ce qui entrain le même retard pour le début du signal s de sortie montré à la figure 5e. En principe l'intervalle de temps t est s rendu aussi court que possible. La figure 5 montre un autre exemple de réalisation du circuit 2, au moyen duquel on peut faire varier la durée des signaux d'alarme et des intervalles de temps entre ces signaux en partant de la fermeture du contact d'alarme S. Le dispositif montré à la figure 6 comprend encore le circuit de commande 6 montré à la figure 4 qui agit sur les étages diviseurs de fréquence individuels, ce qui est indiqué par les flèches. Le diviseur de fréquence comprend sept étages fui à FT7, dont les sorties sont toutes combinées dans des circuits logiques effectuant une première combinaison (interconnexion) avant d'atteindre la porte ET 4. Dans l'exemple de la figure 6, le circuit logique comprend trois circuits OU dont le premier est indiqué par 12, le second par Il et le troisième par 10, un circuit ET 9 et deux inverseurs 7 et 8. Le circuit logique est prévu de telle manière que tous les signaux de sortie des étages-FT5 et Fr6 soient inversés par l'inverseur 7 ou l'inverseur 8, les signaux inversés étant appliqués aux entrées du circuit 9. Le signal de sortie du circuit ET 9 est appliqué à la première entrée du troisième circuit OU 10 dont l'autre entrée est reliée à la sortie du troisième étage diviseur de fréquence FT3. Le signal de sortie inversé de l'étage FT5 est de-plus appliqué à la première entrée du premier circuit OU 12 dont l'autre entrée est reliée à la sortie du premier étage FT1. Le signal de sortie inversé de étage FT6 est finalement appliqué à la première entrée du second circuit OU il dont l'autre entrée est reliée à la sortie de l'étage FT2. Les signaux de sortie des trois circuits OU 10, 11 et 12 servent finalement de signaux d'entrée pour le circuit ET k. Les figures 7a à 7i montrent les signaux relatifs à exemple de réalisation de la figure 6. Les figures 7a à 7h illustrent le signal d'entrée et les signaux de sortie des sept étages diviseurs de fréquence, tandis que la figure 7i illustre le signal de sortie du circuit ET 4 et donc le signal qui apparat à la sortie A du circuit 2. Le signal de sortie, montré à la figure 7i, présente des impulsions positives à des intervalles corrrespondant à la période du signal de sortie de étage FT3, avec deux premières impulsions dont la durée correspond à celle des impulsions d'horloge du signal d'entrée. Après une autre période du signal de sortie du diviseur FT3, au point indiqué par la flèche 13, le signal de sortie A comporte une impulsion ayant une largeur double de celle des deux impulsions précédentes. Cela est obtenu en ce que dans le premier circuit OU 12, étant donné l'inversion réalisée par l'inverseur 7, le signal de sortie de étage FT1 ne peut pas atteindre le circuit ET 4. L'impulsion à double largeur apparaît encore une fois, tandis qu'en 14 il apparaît une impulsion qui est deux fois plus longue que les impulsions en 13.Cela est obtenu en ce que l'inversion effectuée dans l'inverseur 8 empeche un signal d'apparaître à la sortie du second circuit OU 11. en provenance de la sortie du second étage Fur2, ce signal n'étant pas ainsi appliqué au circuit ET 4. L'impulsion indiquée en 14 est répétée une fois, ces deux impulsions correspondant à deux impulsions de sortie de étage FT3, c'est-à-dire à un cycle de travail de 50%. A la suite de ces deux dernières impulsions, on a encore une impulsion plus large qui se termine en 15 où le signal de sortie de étage FT7 remet à zéro le circuit de commande 6, le diviseur et le circuit logique.On peut également obtenir un arrêt du signal d'alarme en interrompant les impulsions d'horloge par le signal de sortie de l'étage FT7, au moyen, par exemple, d'un thyristor. La formation du signal de la figure 7i ne nécessite qu'environ 30% du courant qui serait autrement nécessaire quand le contact d'alarme S est fermé si le circuit 2, suivant l'invention, n'était pas prévu. On a donc une économie d'énergie due au circuit, qui se monte à plus de quatre vingt pour cent (80%). La figure 8 montre un autre circuit d'une horloge électronique utilisant le circuit intégré monolithique 2, suivant l'invention. A la différence du circuit de la figure 1, on n'applique pas à l'entrée E un signal d'horloge dérivé du circuit électronique de commande 1, mais on monte à l'entrée E un condensateur déterminant la fréquence et qui coopère avec un circuit oscillateur pour engendrer le signal d'horloge, 1 'oscillateur étant contenu dans le circuit 2. Le circuit oscillateur prévu; dans cet exemple de réalisation, comme une partie supplémentaire du circuit 2 permet de se passer du circuit oscillateur du générateur de signal d'alarme 3 de la figure 1, car le circuit 2 complet peut être prévu de manière à faire apparaître à la sortie A un signal qui peut contenir les impulsions d'intervalles selon le programme voulu et les impulsions d'horloge déterminant la fréquence du signal d'alarme.Dans ce casd il faut simplement prévoir un diviseur de fréquence supplémentaire dans le circuit 2, pour diviser la fréquence d'horloge située dans la gamme des fréquences audibles allant de 200 à 1000 Hz, jusqu'a obtenir une fréquence correspondant aux fréquences d'horloge de l'exemple de la figure 1, c'est-à-dire allant de 1 à 2 Hz afin de former ensuite, à l'aide de cette sous-fréquence horloge, les différents types d'intervalles décrits ci-dessus. Donc dans le cas de l'horloge de la figure 8, on connecte simplement à la sortie du circuit 2 une bobine N coopérant avec un dispositif tel qu'une membrane, une sonnette, un vibreur, etc., fonctionnant comme générateur de signal acoustique. Pendant les impulsions engendrées par le circuit d'intervalles, comme indiqué ci-dessus, le signal à fréquence audible de ltoscillateur contenu dans le circuit 2 est appliqué simultanément à la bobine N , de manière à avoir un signal acoustique de même fréquence pendant les intervalles de temps obtenus. On doit considérer que les avantages du circuit intégré monolithique suivant l'invention tiennent particulièrement au fait que le fabricant de semi-conducteurs pourra utiliser les formes de bolier déja répandues pour les transistors ainsi que pour des circuits intégrés de types différents utilisés dans ltindustrie horlogère. D'autre part, le fabricant d'horloges aura un circuit dans un boîtier d'un type qu'il connait bien, de sorte qu'il ne rencontrera aucune difficulté en ajoutant ce circuit aux autres parties électroniques de ses horloges Plus particulièrement, en considérant la dernière variante proposée dans laquelle le circuit suivant l'invention comporte un oscillateur intégré, le générateur de signal d'alarme sera moins cher car le fabricant pourra n'utiliser qu'une seule bobine et une partie engendrant le signal sonore. Le circuit intégré monolithique peut être réalisé suivant les techniques bien connues des circuits intégrés bipolaires MOS, mais il peut etre préférable dans certains cas, en particulier pour la dernière variante, d'employer même une technique à MOS complémentaires. Dans le cas où le circuit électronique de commande du mécanisme d'horlogerie et le circuit intégré suivant l'invention sont combinés pour ne former qu'un seul élément, la technique d'intégration utilisée devra être la même dans les deux parties de circuit. Il est bien évident que la description qui précède n'a été donnée qu'a' titre d'exemple non limitatif et que de nombreuses variantes peuvent etre envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS 1. Circuit intégré monolithique destiné à délivrer un signal électrique déterminant des intervalles pendant lesquels un signal sonore peut être fourni par le transducteur électro-acoustique d'un mécanisme d'horlogerie fonctionnant sur pile et comprenant au moins une bobine assurant le mouvement de l'oscillateur mécanique dudit mécanisme, ledit circuit étant alimenté par le courant de la pile quand un contact d'alarme est fermé par le mécanisme d'horlogerie à l'instant préalablement affiché et quand le contact d'un bouton d'arrêt de sonnerie est fermé, caractérisé en ce que le circuit intégré comprend quatre bornes extérieures, les deux premières recevant la tension de la pile, la troisième constituant une entrée et la quatrième une sortie, et au moins les parties internes suivantes a) plusieurs étages diviseurs de fréquence servant à diviser la fréquence d'un signal d'impulsions d'horloge, b) un circuit logique interconnectant les sorties d'au moins une partie des étages diviseurs de fréquence de manière que le signal d'intervalles soit appliqué å la borne de sortie. 2. Circuit suivant la revendication 1, caractérisé en ce que lesdites parties internes comprennent un oscillateur fournissant lesdites impulsions d'horloge et un élément de circuit qui détermine la fréquence de l'oscillateur et qui peut être relié à partir de l'extérieur à ladite borne d'entrée. 3. Circuit suivant la revendication 2, caractérisé en ce que l'on utilise un condensateur comme élément déterminant la fréquence. 4. Circuit suivant la revendication 2 ou 3, caractérisé en ce que le signal d'intervalles est superposé au signal d'impulsions d'horloge à ladite borne de sortie. 5. Circuit suivant la revendication 4, caractérisé en ce qu'il comprend un diviseur de fréquence auxiliaire pour produire à partir des impulsions d'horloge fournies par l'oscillateur des impulsions d'horloge à fréquence plus faible utilisées pour lesdits étages diviseurs de fréquence ainsi que pour ledit circuit logique. 6. Circuit suivant l'une quelconque des revendications 1 à 5, caractérisé en ce qu?il comprend un circuit de commande qui détermine l'état initial des étages diviseurs de fréquence à l'application de la tension de la pile. 7. Circuit suivant l'une quelconque des revendications 1 à 6, caractérisé en ce que le circuit logique est un circuit ET. 8. Circuit suivant la revendication 7, caractérisé en ce que le circuit ET est précédé d'un ensemble de circuits logiques. 9. Circuit suivant la revendication 8, caractérisé en ce que l'on a prévu sept étages diviseurs de fréquence et en ce -que l'ensemble de circuits logiques comprend un premier - circuit OU servant à combiner le signal de sortie du premier étage avec le signal de sortie du cinquième étage inversé par un premier inverseur, un second circuit OU combinant le signal de sortie du second étage avec le signal de sortie du sixième étage inversé dans un second inverseur, et un troisième circuit OU combinant le signal de sortie du troisième étage avec le signal de sortie d'un circuit ET supplémentaire qui, à son tour, combine les signaux de sortie inversés des cinquième et sixième étages, les signaux de sortie des trois circuits OU étant utilisés comme signaux d'entrée pour ledit circuit ET. 10. Circuit suivant 1 'une quelconque des revendications 1 ou 6 à 9, caractérisé en ce qu'un signal existant déjà dans le mécanisme d'horlogerie est appliqué à ladite entrée comme signal d'impulsions d'horloge. 11. Circuit suivant la revendication 10, caractérisé en ce que la tension apparaissant aux bornes de ladite bobine est utilisée comme signal d1 impulsions d'horloge.