La présente invention a trait aux enregistreurs d'entrée à clavier et elle vise plus particulièrement le type d'appareil du genre en question prévu pour réaliser à grande vitesse un support d'entrée pour ordinateur, tel par exemple qu'un ruban ou 5 disque magnétique. Depuis 1965 il est devenu pratique courante dans certaines applications de préparer des rubans magnétiques susceptibles d'être lus par un ordinateur, en inscrivant directement à cet effet l'information sur le ruban par le moyen d'un clavier sem-blable à celui employé avec les pinçonneuses traditionnelles, le type le plus couramment utilisé de ces enregistreurs, dits parfois "clavier-à-ruban" comprend un mécanisme à ruban séparé pour chaque dispositif de clavier, l'information dactylographiée sur le clavier est tout d'abord envoyée à une mémoire tampon qui ^5 accumule un ensemble ou "bloc" de message comportant d'ordinaire une longueur de 80 à 100 caractères,, Après que le bloc ait été introduit dans la mémoire tampon, on actionne le mécanisme à ruban, on lit le bloc d'information à partir de la mémoire et on l'enregistre sur le ruban sous un format normalisé, en ménageant 20 -un intervalle prédéterminé entre les blocs successifs et avec une densité donnée d'éléments binaires. Après qu'on ait enregistré une série de blocs d'information sur le ruban, on enlève celui-ci de la machine et- on le soumet à une opération de vérification subséquente au cours de laquelle une opératrice utilise le même type de machine, mais fonctionnant en mode de vérification et non plus en mode d'entrée, pour vérifier l'information ainsi enregistrée par le moyen d'une nouvelle opération de dactylographie. Cette conception est essentiellement la même que celle qui régit l'opération de vérification traditionnelle exécutée sur carte perforée, sauf que c'est de l'information enregistrée magnétiquement, et non plus poinçonnée, qu'on compare avec les indications dactylographiées. Etant donné la très forte densité suivant laquelle l'information s'enregistre sur les rubans, une seule opératrice ne peut ^ remplir plus qu'une fraction d'une bobine, même en travaillant huit heures sans arrêt. Il en résulte que les utilisateurs qui disposent d'un volume important d'information d'entrée, nécessitant un grand nombre de tels enregistreurs, estiment d'ordinaire nécessaire pour une bonne utilisation de l'ordinateur de rassem- 40 bler l'information de plusieurs rubans d'enregistrement sur un 70 28274 2 2065692 ruban unique avant d'envoyer cette information à l'ordinateur de traitement par l'intermédiaire d'un mécanisme à ruban à grande vitesse, relié à l'ordinateur lui-même. Ces utilisateurs pourraient évidemment obtenir pour leur opération de traitement d'in-5 formation un rendement plus élevé et des frais moindres s'il était possible d'éliminer cette opération de rassemblement. La présente invention a pour objet de permettre d'établir un enregistreur perfectionné à entrées multiples, grâce auquel on peut écrire sur un ruban unique l'information provenant de 10 plusieurs postes à clavier (ces postes étant parfois appelés dans la pratique pupitres ou même désignés du terme anglais francisé de "terminaux'1). L'invention vise encore: -à réaliser un système perfectionné de transfert d'in— 15 formation propre à canaliser un message à partir de l'un quelconque de plusieurs postes d'entrée de tels message vers un poste unique de traitement d'information; —à établir un tel système qui comporte des moyens susceptibles de fournir une indication du poste d'origine de tout 20 message en cours de traitement dans le système; -à réaliser un système de transfert d'information du genre précité dans lequel la réfection d'un message par le système en raison d'une erreur de transfert, soit automatiquement si go.siée au poste à partir duquel le message erroné a été transmis, 25 sans pour autant interrompre le fonctionnement des autres postes du système; -à établir un système de transfert du genre ci-dessus qui utilise pour les messages un dispositif multiplex simple et relativement peu coûteux. 50 Conformément à l'invention plusieurs postes d'entrée à cla vier, dont chacun comporte une unique mémoire tampon, sont sélectionnés en succession par un dispositif Multiplex comportant une mémoire de transfert multiple et qui, lorsque la fin d'un message a été détectée à un poste, agit pour déclencher le trans— 35 fert de ce message complet vers un emplacement d'enregistrement choisi de cette mémoire de transfert. La lecture des messages à partir de la mémoire de transfert e"t leur envoi vers le dispositif d'enregistrement final s'effectuent sur la base du principe premier entré -premier sorti à la demande de ce dernier disposi— 40 tif. La commande est organisée de façon telle que le transfert 70 28274 3 2065692 des messages dans la mémoire correspondante ou à partir de celle-ci s'exécute sur une base d'exclusivité mutuelle, la priorité étant toujours accordée à l'opération de sortie. Conformément à une autre caractéristique de l'invention, il 5 est prévu des moyens de pointage d'erreur pour garantir l'exactitude de chaque transfert de message à partir d'un poste vers le dispositif multiplex, ou à partir de ce dispositif multiplex vers l'enregistreur final, ainsi que lors de chaque opération d'enregistrement. Un poste en cours de transmission est empêché 10 d'accumuler davantage de données de message d'entrée pendant le transfert entre ce poste et le dispositif multiplex, tandis qu'il est au contraire libéré pour commencer à accumuler un nouveau message après que ce transfert ait été vérifié par les moyens de pointage d'erreur. Il est encore prévu des moyens pour identifier ^5 le poste d'origine de cnaque message au cours des diverses opérations de transfert, de sorte que lors de la détection d'une erreur de transfert ou d'enregistrement ayant pour résultat la réfection d'un message, le poste qui a transmis celui-ci peut être averti pour lui permettre de ré-introduire ultérieurement 20 le message en question., Ces moyens comportent des dispositifs susceptibles d'être actionnés de façon telle que lors de la détection d'une erreur au cours du transfert de la mémoire à l'enregistreur final, un cycle spécial de sélection soit déclenché pour notifier au poste qui a transmis le message erroné que ce dernier 25 a été rejeté, sans que pour autant l'écoulement des messages à partir des autres postes vers l'enregistreur se trouve interrompu de façon appréciable. Le dessin annexé, donné à titre d'exemple, permettra de mieux comprendre l'invention, les caractéristiques qu'elle pré-30 sente et les avantages qu'elle est susceptible de procurerj Fig. 1 est une vue schématique représentant les constituants essentiels d'un système de transfert d'information suivant 11 invention. J?ig. 2 représente le scnéma d'ur.e part-if des circuits 35 de commande de transfert de message prévus à cnacue poste à clavier. Fig. 3a à 3i, disposée à la fa^on indiquée en fig. 5» montrent le schéma des circuits logiques du dispositif multiplex et du dispositif d'enregistrement à ruban magnétique , les cir-40 cuits du premier étant représentés en fig„ 3a à Je et ceux du A BÀD ORIGINAL 70 28274 2065692 second en fig» 3f à 3i. ïig. 4 est un diagramme de forme d'onde montrant les relations mutuelles entre les divers signaux engendrés par les circuits chronométriques de fig. 3. 5 Fig» 5 montre comment les schémas partiels de fig. 3a à 3i doivent être assemblés pour faciliter la référence au dessin. Comme montré en fig. 1 un certain nombre de postes d'entrée à clavier (ou pupitre^ ou encore "terminaux") KB1, KB2 et KB3 peuvent être actionnés à la main pour envoyer des caractères d'àa-10 formation codés à une mémoire tampon prévue dans les circuits logiques respectifs KBL1, KBL2 et KBL3 associés à chaque poste considéré. Pour trouver une description complète de l'appareil propre à charger un bloc de message d'information dans la mémoire à partir du clavier, ainsi qu'à vérifier cette information dans 15 la mémoire elle-même, on peut se référer à la demande de brevet français déposée le 10 Juin 1970 au nom de la demanderesse, pour: "Perfectionnements aux appareils enregistreurs à main pour l'entrée d'information dans un ordinateur ou analogue". Dans toute la présente description on se référera à cette demande en ce qui 20 concerne les détails du chargement de la mémoire- tampon et des circuits de commande de lecture du poste. Chacun des dispositifs logiques à clavier est relié à un dispositif multiplex MJX par un câble commun 10. le dispositif multiplex renferme une mémoire de transfert qui comporte une capacité 25 suffisante pour enregistrer plusieurs blocs de message envoyés à partir des postes à clavier, l'information est enregistrée (inscrite) dans la mémoire de transfert à raison d'un bloc à chaque fois par l'intermédiaire d'un jeu de lignes d'entrée communes, et elle est d'autre part lue à partir de cette mémoire, également à 30 raison d'un bloc à chaque fois, par un jeu commun de lignes de sortie, cette lecture s*effectuant sur la base du principe premier entré-premier sorti. Du fait de cette manipulation simplifiée des blocs de message dans la mémoire de transfert, on peut employer un seul jeu de circuits d'adresse, suffisant pour desser-35 vir une section de la mémoire, pour accéder à toutes les sections au cours des opérations d'inscription aussi bien que de celles de lecture. lorsqu'un bloc de message est lu à partir de la mémoire de transfert, il est transmis à un dispositif à ruban TU comportant 40 une mémoire tampon pour un seul bloe§ associée à un enregistreur 70 28274 5 2065692 sur ruban magnétique. Dès qu'un bloc a été transféré à la mémoire du mécanisme à ruban, cela déclenche un cycle d'enregistrement au cours duquel ce bloc est enregistré sur le ruban sous un format normalisé. Le mécanisme à ruban comporte une tête d'inscription 5 propre à enregistrer le bloc de message, ime tête de lecture disposée en aval sur le ruban par rapport à la tête d'inscription, à une distance de celle-ci légèrement plus grande que Gelle qui correspond à un bloc de message normal, ainsi qu'une tête d'effacement disposée en aval de la tête de lecture et susceptible d'ê-10 tre mise en action quand on le désire. Il est prévu une seconde tête d'effacement qui fonctionne en permanence pendant que le ruban se déplace dans le sens de l'avance (enregistrement) cette seconde tête d'effacement étant disposée immédiatement en amont de la tête d'inscription en vue de débarrasser le ruban de tous 15 les enregistrements antérieurs avant l'opération d'enregistrement considérée. Après qu'un bloc de message ait été enregistré, le ruban continue à se déplacer afin que ce bloc puisse être exploré au droit de la tête de lecture pour permettre d'exécuter une opéra-20 tion de pointage d'information par lecture après inscription. Au cours de cette opération le bloc en question est comparé, caractère par caractère, avec l'information encore enregistrée dans la mémoire tampon du dispositif à ruban, ce qui permet de vérifier l'exactitude de l'opération d'enregistrement. 25 Quand ce pointage par lecture après enregistrement a été exécuté, le ruban s'arrête afin d'être prêt pour l'opération d'enregistrement suivante. Le dispositif multiplex supervise les transferts dans la mémoire ou à partir de celle-ci sur la base d'une priorité accor-30 dée au transfert de sortie. En d'autres termes, aussi longtemps qu'il existe de l'information enregistrée dans la mémoire de transfert et que le dispositif à ruban est en condition pour accepter de l'information, le dispositif multiplex fonctionne suivant le mode de lecture de cette mémoire à l'exclusion du mode d'inscrip— 35 tion (entrée) dans celle-ci. L'opération de sélection8 c'est à dire celle utilisée pour explorer les postes à clavier en vue de déceler les blocs de message complets pour les transférer à la mémoire, s'arrête pendant ce temps et tout poste à clavier renfermant un bloc de message complet dans sa mémoire tampon doit rester 40 en attente. Au cours de cette période d'attente le poste considé 70 28274 6 2065692 ré ne peut accumuler de nouvelles données d' information» En fait la période en question ne représente jamais plus que quelques millisecondes si l'on a prévu dans la mémoire de transfert un nombre adéquat de sections d'enregistrement de blocs de message. 5 On a relevé dans un exemple que cinq sections de ce genre suffisent pour traiter les entrées provenant d'un nombre de postes à clavier pouvant s'élever jusqu'à seize et cela pendant les pointes de charge, sans créer un temps d'attente maximal inadmissible. 10 Le dispositif multiplex sélectionne les postes à clavier suivant une succession fixe. Quand au cours de cette opération de sélection un bloc de message terminé est détecté à un poste, la sélection est interrompue et un transfert immédiat de ce bloc au dispositif multiplex s'effectue. Dès que ce transfert est ter-15 miné, le bloc de message étant enregistré dans la mémoire, le poste à clavier est libéré de façon à pouvoir recommencer l'accumulation d'un nouveau bloc de message. Après l'opération de transfert du poste au dispositif multiplex, la sélection est reprise par exploration du poste suivant dans la succession. En d'autres 20 termes toutes les fois que l'opération de sélection reprend, elle le fait au point de la succession des postes où elle s'était arrêtée la dernière fois. Bien entendu, du fait du type de supervision d'entrée et de sortie de la mémoire de transfert qu'on met en jeu, la sélection ne reprend après un transfert au dispositif 25 multiplex que si le dispositif à ruban est occupé (c'est à dire s'il ne réclame pas un nouveau bloc de message). Le système est équipé de moyens de contrôle d'erreur qui commandent l'exactitude des trois opérations les plus critiques, savoir le transfert d'un poste au dispositif multiplex, celui de 30 ce dernier au dispositif à ruban, et l'enregistrement sur le ruban lui-même. Pour contribuer au contrôle d'erreur, on fait comporter à chaque bloc de message un caractère terminal codé d'identification qui l'accompagne pendant son passage dans le. système» Cela constitue une caractéristique extrêmement importante de ce 35 dernier, car si un bloc est rejeté à la suite de la détection d'une erreur, il est indispensable que l'opératrice qui se trouve en face du poste à clavier à partir duquel le message a été transmis, soit avertie de cette réjection afin de pouvoir procéder à une nouvelle introduction du bloc de message rejetéo 40 Pendant le transfert d'un bloc de message entre un poste à 70 28274 7 2065692 clavier et la mémoire de transfert, ce poste est maintenu en attei--te jusqu'à vérification de 11exactitude du transfert lui-même. Si une erreur est détectée au cours de l'opération, cela déclenche automatiquement une retransmission du "bloc de message. Si une er— 5 reur est encore relevée pendant la retransmission de ce bloc, ce lui-ci est rejeté, ce qui signifie qu'en fait il n'est pas enregistré dans la mémoire de transfert, que le poste intéressé est dégagé de l'état d'attente, et que la réfection lui est notifiée par le moyen d'un indicateur d'alarme propre à faire savoir à l'o-10 pératrice que le message qu'elle vient de terminer doit être dactylographié à nouveau. Au cas où une erreur est détectée pendant le transfert d'un bloc de message entre la mémoire de transfert et celle du dispositif à ruban, cela déclenche également une retransmission du 15 bloc. Si une erreur est à nouveau relevée au cours de cette nouvelle transmission, le bloc est rejeté, ce qui signifie ici qu'il est pas enregistré sur le ruban et que le poste dont provenait le message reçoit tin signal d'erreur qui lui est transmis par l'intermédiaire des circuits de sélection du dispositif mul-20 tiplex. l'adresse utilisée pour cette opération est dérivée du caractère terminal d'identification qui accompagne le bloc. Toutefois cette indication d'erreur n'est signalée à l'opératrice qu'après qu'elle ait terminé l'introduction de l'enregistrement en cours. À cet instant Tin indicateur d'alarme entre en action pour 25 lui signaler d'avoir à redactylographier le message qu'elle a-vait introduit immédiatement avant celui qui vient d'être terminée Si une erreur d'enregistrement est détectée au cours du pointage de lecture après inscription exécuté par le dispositif à ruban, une alarme d'erreur est déclenchée sur celui-ci et tout 30 nouveau transfert de message à partir de la mémoire de transfert se trouve bloqué, le système est ramené à l'état de sélection, de sorte que toute section vide dans la mémoire de transfert peut être remplie. Toutefois dès que cette mémoire est complètement remplie, le fonctionnement du système est entièrement arrêté jus-35 qu'à ce qu'on puisse faire disparaître la condition d'erreur. Comme dans ce cas l'erreur provient d'une défaillance d'un appareil d'enregistrement, il est extrêmement probable que toute tentative pour continuer et pour enregistrer de nouveaux messages aboutirait également à déclencher l'alarme d'erreur, l'on prévoit donc d'arrêter la totalité du système jusqu'à ce que la source 70 28274 8 2065692 de l'erreur puisse être corrigée. Il est prévu sur le dispositif à ruban des moyens d'affichage de l'indication du poste d'origine du "bloc de message qui a été enregistré de façon erronée. Il y est encore prévu un interrupteur d'effacement et de ré-enclenche-5 ment pour permettre à un surveillant d'effacer sur le ruban le dernier message incorrect qui a été enregistré et de ramener le système au fonctionnement normal après que le défaut du dispositif à ruban ait été corrigé. Le dispositif multiplex comporte é-galement des moyens d'affichage indiquant le poste d'origine de 10 chaque bloc de message enregistré dans la mémoire de transfert. DEFINITION DES SIMBOLES DE CIRCUITS. Avant de procéder à une description détaillée de la forme d'exécution préférée de l'invention, il convient d'indiquer le sens des symboles des circuits logiques utilisés en fig.2 et 3. ^5 il doit être entendu que les circuits schématisés dans ces deux figures fonctionnent, à la façon classique, sur la base d'un niveau de tension binaire, suivant laquelle leurs entrées et leurs sorties se trouvent toujours à l'un de deux niveaux de tension distincts, savoir le niveau supérieur H et le niveau inférieur ^ 1 du système,, Un circuit ET est représenté par un bloc en forme de D renfermant le signe &. Les lignes d'entrée aboutissent toujours au côté rectiligne du bloc, tandis que la ligne de sortie part toujours de son côté incurvé. Le rôle de ce circuit consiste à n'é-25 mettre une tension de sortie de niveau H que lorsque toutes ses lignes dfentrée sont elles-mêmes à ce niveau H. Un circuit de bascule ou flip-flop est représenté par un bloc rectangulaire renfermant les lettres FF. Les entrées sont référencées S (déclenchée) et E (ré-enclenchée), tandis que les soiv 30 ties portent les indications 1 et 0. Un tel circuit est de nature bi-stable et ses sorties sont toujours à des niveaux de tension opposés l'un à l'autre. Lorsqu'on applique à l'entrée S une transition de niveau de tension de L à H, la sortie 1 passe au niveau H et la sortie 0 au niveau L, à moins que ces deux sorties ne 35 soient déjà à cet état, auquel cas leurs niveaux ne changent pase Lorsqu'au contraire la transition de L à H est appliquée, à l'entrée H, la sortie 0 passe au niveau H et la sortie 1 au niveau L, sauf si elles se trouvaient déjà à ces deux niveaux respectifs, auquel cas il n'y aurait aucun changement . Un multivibrateur à parcours unique est représenté par un 70 28274 9 2065692 bloc rectangulaire renfermant les lettres SS. Sa ligne d'entrée aboutit toujours au bord gauche ou au bord inférieur du bloc, la ligne de sortie partant toujours respectivement du bord droit ou du bord supérieur de celui-ci. Toute exception à cette règle est signalée par l'indication d'une flèche sur la ligne de sortie. Le rôle d'un tel circuit consiste à engendrer une impulsion de sortie à profil carré, de durée fixe passant de L à H, puis de H à L, en réponse à une transition de L à H, appliquée à son entrée. Lorsqu'il est figuré un petit cercle au point où la ligne d'en-trée rejoint le bloc, c'est qu'alors le rôle de ce circuit consiste à émettre l'impulsion carrée en réponse à une transition de H à L sur son entrée. Un circuit inverseur est représenté par un bloc triangulaire renfermant la lettre I et comportant un petit cercle au point '5 de départ de la ligne de sortie« Le rôle de ce circuit consiste à émettre un niveau de tension de sortie toujours opposé à celui de la tension d'entrée. Un circuit à retard a été représenté par un bloc allongé oval comportant deux bandes transversales au voisignge de son ex-20 trémité d'entrée. Ge circuit a pour rôle d'engendrer un niveau de sortie qui suit les variations du niveau d'entrée, mais qui ne change d'état qu'un temps déterminé après le changement d'état de l'entrée. On a représenté un circuit de porte par un bloc rectangulai-25 re renfermant la lettre G. Les entrées de ce circuit sont identifiées par des flèches. Son rôle consiste a transférer les tensims apparaissant sur plusieurs lignes d'entrée, à un nombre égal de lignes de sortie chaque fois que la ligne de commande se trouve au niveau H. Cette dernière ligne correspond à une entrée unique 50 aboutissant à l'une des extrémités du bloc. Une telle porte est d'ordinaire constituée par line multiplicité de circuits ET, savoir un pour ehaque ligne d'entrée (sauf celle de commande). Chacune des entrées de la porte est reliée à -une entrée d'un circuit ET et chacune des sorties de cette porte est prélevée à partir de 35 celle de l'un de ces circuits» Quant à la ligne de commande de la porte, elle est reliée en parallèle à la seconde entrée de tous les circuits. POSTE A CLAVIER On peut trouver dans la demande de brevet mentionnée plus haut une description complète d'un poste à clavier propre à être 70 28274 10 2065692 appliqué au système suivant la présente invention. Cette demande décrit un dispositif enregistreur d'information comportant un clavier et une mémoire tampon propre à recevoir l'information introduite par le clavier, la description vise en outre des moyens 5 pour vérifier un bloc de message à l'aide du clavier après que ce bloc ait été introduit dans la mémoire, puis pour le renvoyer de la mémoire à un dispositif à ruban. La fig. 2 des présentes monta» des circuits logiques de commande supplémentaires propres à coopérer avec ceux représentés en fig. 5 de la demande antérieure 10 sus-visée en vue d'adapter le poste à clavier de celle-ci au système suivant la présente invention. Le tracé en traits interrompus 100 en fig. 2 définit le raccordement entre les deux dispositifs de circuits. Un signal TAPE positif est émis par les circuits logiques 15 du clavier lorsqu'un bloc de message a été introduit et vérifié dans la mémoire tampon du poste, c'est à dire lorsqu'il est prêt pour être transmis au dispositif à ruban. Ce signal TAPE est ea-> gendré par les circuits logiques représentés en fig. 5d de la de«> mande antérieure précitée. Des signaux d'information (signaux 20 DATA) apparaissent en parallèle sur un certain nombre de lignes d'entrée au cours de la lecture, de ce bloc à partir de la mémoire tampon du poste considéré. C'est la porte B106 représentée en fig 5b de la demande antérieure qui fournit ces signaux» Un signal "81" est envoyé chaque fois que les circuits d'adresse B108 (voir 25 également fig. 5b de la demande précitée) sont mis en action pour accéder à l'emplacement fictif du 81ème caractère de la aémoiree Ce signal "81" indique qu'un bloc complet de 80 caractères a été lu à partir de cette mémoire. Un signal ~RT?"Fir. est émis lorsque lso pératrice du clavier actionne la touche de dégagement d'erreur 30 représentée en fig.4- de la demande antérieure. Ainsi qu'on peut le voir en fig.2 des présentes, quatre signaux sont ainsi transmis aux circuits logiques de fig.5 de la demande précitée. Le signal EEGM qui apparaît à la sortis &®ua multivibrateur à parcours unique 102, est envoyé à l'entrée du 35 circuit OU E306 de fig.5e de la demande antérieure. Ce signal est utilisé pour faire avancer les circuits de lecture de la mémoire du poste à clavier d'un cycle de lecture d'un seul caractère, en vue de présenter l'information correspondante sur les lignes ~DivT.fi Il y a lieu de noter que pour adapter le poste à clavier de la ^ demande précitée au présent système, l'on n'utilise pas les si 70 28274 n 2065692 gnaux de sortie émis par le circuit ET E290 et le multivibrateur E300 (l'un et l'autre indiqués en fig» 5j» de la demande antérieu^ re)» La raison en est que dans cette demande antérieure le déclenchement d'un cycle de lecture de la mémoire tampon s'effectue 5 automatiquement lorsque le signal TAPE devient positif, ce cycle se poursuivant ensuite sous le contrôle d'un jeu de circuits chronométriques locaux du poste considéré. Dans le présent système ces signaux chronométriques ne peuvent pas être utilisés au cours de la lecture de la mémoire tampon du poste à clavier étant 10 donné que l'opération doit être synchronisée avec les circuits du dispositif multiplex. C'est la sortie BEGEU du multivibrateur 102 qui se charge de cette fonction de synchronisation» Le signal REEEY PREV REC qui apparaît à la sortie déclenchée d'un flip-flop 110 actionne un affichage d'alarme sur le cla-15 vier pour notifier à l'opératrice qu'elle doit dactylographier à nouveau le bloc de message qui est entré juste avant le bloc qu* elle vient de terminer. Le signal REKEÏ REC qui apparaît à la sortie d'un flip-flop 108 actionne un affichage d'alarme sur le clavier pour avertir l'opératrice qu'elle doit redactylographier 20 le bloc de message qu'elle vient juste de finir. Le signal OK est transmis aux circuits de fig. 5& de la demande antérieure précitée pour les mettre en action en vue de ramener le poste à clavier à sa position initiale, prêt pour l'introduction du bloc de message suivant. 25 Le signal TAPE reçu du poste considéré est appliqué à une entrée d'un circuit ET 28 en même temps qu'un signal chronométri— que TS1 et que la sortie d'un circuit de décodage 26. Lorsque ce circuit ET 28 est actionné, il décl erche un flip-flop 30 dont la sortie déclenchée constitue le signal KBR (clavier prêt). Ce si— 50 gnal KBR est envoyé snir le câble comciun 10 par un circuit de commande de ligne 36 et il est ainsi transmis au dispositif multiplex. Le circuit ET 28 et le flip-flop 30 ont pour rôle de répondre à une demande de sélection à partir du dispositif multiplex lorsque le poste à clavier est prêt à transmettre un bloc de message 35 à ce dernier. Le signal KBR est amené aux entrées de circuits ET 38, 74-, 118 et 122. Le circuit 38 envoie au cable 10, par l'intermédiaire d'un circuit récepteur de commsnae 4C, la sortie d'un régis*-tre 20 du type sérialisation-désérialisation (circuits "serdes"), 40 II s'agit d'une forme bien connue de registre à décalage compor 70 28274 12 2065692 tant des possibilités d'entrée et de sortie à la fois en série et en parallèle, le circuit ET 38 est conditionné par un signal ehronométrique TS2 de manière à n'agir qu'au temps correspondant, les circuits ET 74-, 118 et 122 interviennent dans certaines condi-5 tions logiques qu'on exposera en détail ci-après, pour déclencher les flip-flops respectifs 70, 104- et 108o la sortie déclenchée du flip-flop 70 est utilisée pour conditionner un circuit ET 48 qui fait passer l'information de sélection reçue du câble commun 10 dans le registre "serdes" à travers un circuit OU 44. la sortie 10 du flip-flop 104 conditionne partiellement un circuit ET 116 qui, lorsqu'il est mis en action dans les conditions logiques convenables, agit sur le multivibrateur à parcours unique 102 pour engendrer le signal REGEN, ce dernier faisant avancer les circuits de lecture de la mémoire tampon du poste à clavier. Comme sus-exposé, 15 la sortie du flip-flop 108 est utilisée pour fournir le signal "REKET REC" en vue de mettre en action le dispositif d'alarme qui notifie à l'opératrice que le bloc de message venant juste d'entrer doit être redactylographié. Un circuit récepteur 50 est relié à la ligne KBR du câble com 20 mun 10 pour réaliser le signal KBR à travers un circuit inverseur 52» L'effet de ce dernier signal est de mettre hors d'action le circuit ET 46 chaque fois qu'un poste quelconque du système est en train de transmettre le signal KBR. Cette opération est nécessaire pour éviter qu'un signal d'information transféré sur le eâ-25 ble commun entre le poste à clavier en activité et le dispositif multiplex, n'entre dans le registre "serdes" 20 des postes au repos. Àu contraire lorsqu'aucun des postes n'est en cours de transmission au dispositif multiplex, le signal KBR de tous ces postes est au niveau supérieur de sorte que le circuit ET 46 associé à 50 chacun d'entre eux permet l'entrée dans le registre "serdes" de chaque adresse de sélection transmise à partir du dispositif précité* la sortie du circuit ET 46 est transmise à travers le circuit OU 44 à l'entrée série du registre "serdes". Ce dernier est ainsi chargé en série au temps TSO de tout cycle au cours duquel 55 ledit circuit 46 est en action* les impulsions de décalage SH3? fournies à partir d'un circuit ET 24 en réponse aux signaux chro-nométriques binaires "syuc BS" au cours du temps TSO agissent pour assurer l'entrée en série des signaux d'information dans le registre. 40 au temps TS2 du cycle un circuit OU 22 conditionne le cir« 70 28274 13 2065692 cuit ET 24 pour lui faire émettre des impulsions en vue de faire passer toute donnée d'information susceptible de se trouver dans le registre 20, vers le circuit 3Ef 38 à travers la sortie série du registre. Si le circuit 38 est conditionné au cours de ce pas-5 sage, l'information est appliquée au câble commun pour être transmise au dispositif multiplex. Si ce circuit n'est pas conditionné, l'opération aboutit simplement à vider le registre "serdes". Un certain nombre de circuits OU 42 sont reliés aux entrées en parallèle du registre "serdes" pour permettre de charger éga-10 lement en parallèle les caractères d'information dans celui-ci. Les entrées précitées sont alimentées à partir soit des lignes d'entrée d'information de la mémoire tampon du poste, soit de l'une ou l'autre de deux portes ^ et 56* Les sorties en parallèle du registre "serdes" sont reliées aux entrées du circuit de 15 décodage 26 qui, ainsi qu'on l'a précédemmant décrit, agit pour avertir le poste à clavier quand il a été choisi par le dispositif multiplex. Un jeu de circuits 62, 64, 66, 68 et 82 reçoit les divers signaux de commande et de synchronisation TE1, BR, OK, BS et CS 20 à partir du câble commun pour les amener au poste à clavier considéré. Le signal TE1 est un signal d'erreur transmis à partir du dispositif multiplex lors de la détection du transfert défectueux d'un bloc de message à partir d'un poste. Le signal BR constitue un autre signal d'erreur émis par le dispositif multiplex chaque 25 fois qu'un bloc de message a été rejeté par le système. Le signal OK agit, comme sus-décrit, pour faire savoir à un poste en activité que son message a été reçu de façon satisfaisante par le dispositif multiplex, après quoi le poste considéré est ramené à l'état de repos de manière à pouvoir recommencer à accumuler 30 de l'information de message. Ainsi qu'on l'a exposé, le signal BS engendré dans le dispositif multiplex est le signal binaire de synchronisme, utilisé dans tout le système pour surveiller le transfert en série de l'information. Le signal CS est également engendré à l'intérieur du dispositif multiplex et son rôle con-35 siste à rétablir aux postes les signaux ehronométriques de base TSO, TS1, TS2 et TS3» Un multivibrateur à parcours unique 78 répond à chaque transition négative (de H à L) du signal CS pour émettre une impulsion de sortie carrée qui fait avancer un anneau chronométrique 72 à travers un circuit OU 76. De même, cha-40 que transition positive (L à H) de ce signal CS agit sur un autre 70 28274 14 2065692 multivibrateur à parcours unique 80 pour engendrer également une impulsion carrée propre à déterminer l'avance de l'anneau ehronomé tri que. Ce dernier comporte quatre sorties qui fournissent respectivement les quatre signaux chr. enométri que s de base TSO, TS1, 5 TS2 et TS3« Fig. 4 montre la relation entre ces signaux et les signaux BS et CS. Un circuit 60 de caractère de fin de bloc (EOBG) fournit un ensemble prédéterminé de sorties codées à la porte 56. Cette dernière est ouverte à 18 instant approprié par une sortie provenant 10 d'un multivibrateur à parcours unique 92 en vue de charger un tel caractère dans le registre "serdes" 20. Le multivibrateur 92 est actionné par un circuit ET 94 au temps TS1 du cycle, c'est à dire au temps au cours duquel le circuit d'adresse de la mémoire passe à sa position "8161 comme indiqué par l'apparition du si-15 gnal "81E! à Ieentrée du circuit ET 94 de la mémoire du poste® La sortie du multivibrateur 92 est également utilisée pour déclencher Tin fïip-flop 106* La sortie déclenchée de ce dernier conditionne un circuit E?ï 86 qui agit au temps TS2 pour déclencher un autre flip-flop 84. La sortie déclenchée de celui-ci co.ii— 20 ditionne à son tour en partie un autre circuit ET 90* lequel intervient au temps TS1 pour actionner un multivibrateur à parcours unique 88 dont la sortie ouvre la porte 54. Un circuit générateur de parité longitudinale 58 agit à la façon habituelle au cours du transfert des 80 caractères du bloc de message à partir de la 25 mémoire tampon du poste à clavier vers le registre "serdes" 20, pour calculer la parité de chaque ligne d'éléments binaires d'information du bloc. Après que les 80 caractères aient été transférés, les sorties du circuit 58 déterminent un caractère qui représente la parité longitudinale des éléments binaires du bloc. 50 oe caractère est chargé dans le registre "serdes" à travers la porte 54 après transmission du signal, de fin du bloc, de sorte que le caractère de parité longitudinale constitue le dernier qui soit transmis à partir du poste à clavier considéré. Des flip-flops de commande 112 et 114 sont prévus au poste 55 considéré pour le préparer à la réception et à la réponse d'une adresse de sélection transmise à partir du dispositif multiplex lors d'une situation spéciale qu'on décrira ci-après et qui apparaît quand des erreurs sont détectées à la fois dans la transmission et dans la retransmission d'un bloc de message du dispositif 40 précité vers le dispositif à ruban. Un circuit ET 130 déclenche 70 28274 15 2065692 le flip-flop 114 en réponse au signal BR qui, dans le cas d'erreur précité, est transmis à tous les postes juste avant la transmission de l'adresse de sélection. Comme à cet instant du fonctionnement du système le signal KBR doit être au niveau supérieur à tous les postes, le signal BR agit sur tous les circuits ET 130 respectifs de ces postes pour déclencher tous leurs flip-flops 114. Immédiatement après l'adresse de sélection est transmise, mais n'est reconnue que par l'un des postes* Cette adresse est introduite dans le registre "serdes" à travers le circuit ET 48, lequel a été conditionné par la sortie déclenchée du flip-flop 70 en réponse à la situation d'erreur particulière. Le poste intéressé engendre un signal DECODE à partir de son circuit de décodage 26, ce signal déclenchant le flip-flop 112 correspondant. La sortie déclenchée de ce dernier conditionne partiellement un circuit ET 124, lequel s'ouvre lorsque le signal TAPE devient positif à l'instant où l'opératrice du poste termine le bloc de message qu'elle est en train d'introduire. A cet instant le circuit ET 124 déclenche le flip-flop 110 qui met en action l'affichage d'alarme "redactylographiez l'enregistrement précédent". Lorsque le transfert du bloc de message s'est terminé de façon satisfaisante entre le poste en activité et le dispositif multiplex, le signal OK est renvoyé à partir de ce dernier et il agit à travers un circuit OU 120 pour ré-enclencher les flip-flops de commande 104, 106, 96 et 84. Le circuit OU 120 intervient également pour ré-enclencher le générateur 58 de parité longitudinale. Le signal 0K ré-enclenche en outre le flip-flop 30 à travers un circuit OU 34, ce qui arrête le signal KBR et fait apparaître par conséquent le signal inverse KBR. Le signal BR agit encore par le circuit OU 34 pour ré-enclencher le flip-flop 30» Le retard assuré par le circuit à retard 32 laisse le temps nécessaire au déclenchement du flip-flop 108. LE DISPOSITIF MULTIPLEX! Les circuits du dispositif multiplex ont été représentés en fig. 3» laquelle a été divisée à cet effet en cinq figures élémentaires 3a, 3b, 3c» 3d et 3e.» plus quatre autres figures élémentaires' 3f, 3Et 3h, 3i dont il sera parlé plus loin. Pour faciliter les références à ces circuits, il est recommandable d'assembler les cinq feuilles de dessin à la manière indiquée en fig« 5. En vue de simplifier encore les choses, chaque référence utilisée en fig. 3 a été affectée d'une lettre de suffixe qui indique 70 28274 16 2065692 la figure élémentaire sur laquelle on peut la trouver. Par exemple les références de fig. 3a comporte le suffixe "a", Les principaux constituants du dispositif multiplex sont -un registre "serdes" 68b qui reçoit des caractères d'information 5 par éléments binaires successifs à partir du câble 10 et qui transmet de tels caractères (adresses de sélection) sous cette même forme sur ledit câble, un compteur de sélection 36d, une mémoire de transfert 12c comportant cinq sections de blocs de message TM1, TM2, TM3» TM4 et TM5, un jeu de circuits d'adresse 44ç 10 propres à accéder à la mémoire de transfert, une mémoire annulaire d'entrée il e et une mémoire annulaire de sortie 14-e pour choisir la section de la mémoire de transfert dans laquelle on doit enregistrer (inscrire) l'information ou à partir de laquelle on doit la lire, un certain nombre de flip-flops d'état de mémoire, 15 respectivement 20e, 22e, 24e, 26e et 28e pour indiquer les sections de la mémoire de transfert qui sont vides et celles qui sont pleines, un jeu de circuits générateurs de signaux chronomé-triques comportant un anneau chronométrique 10d, un oscillateur chronométrique 54d, un compteur à trois étages 56d et un flip-20 flop basculant 64 Le registre "serdes" 68b reçoit des caractères d'information en parallèle sur son entrée correspondante à travers un jeu de circuits OU 42d. Ces circuits amènent les caractères au registre à partir de l'une quelconque de deux portes 38d et 40 d. La premiè— 25 re fournit les caractères d'adresse de sélection à partir du compteur 36d qui commande la séquence de sélection normale du système. Quant à la porte 40d, elle fournit un caractère d'une adresse de sélection engendré par un certain nombre de circuits OU 52a. Au temps T'S3 d'un cycle durant lequel la sélection est re-30 quise, l'une ou.l'autre des portes 38d et 40d s'ouvre (suivant les conditions logiques qui régnent alors) en vue de transmettre un caractère d'adresse de sélection au registre "serdes". Au temps TSO qui suit, le cireuit OU 66b conditionne un circuit ET 64b pour transmettre des impulsions BS à l'entrée"de décalage de ce 35 registre. Cela a pour effet de décaler en série le caractère de sélection qui vient d'entrer pour le faire sortir du registre et le faire passer à travers l'ion des trois circuits ET 72b, 74b et 76b, ainsi que par un circuit OU 70b pour l'amener au circuit récepteur de Commande. 18b. Ce dernier applique sur le câble commun 40 le caractère d'adresse de sélection ainsi présenté en série pour 70 28274 17 2065692 qu'il soit transmis aux postes à clavier. Lorsque des caractères d'information sont en cours de transmission au dispositif multiplex, le circuit récepteur de commande 18b les envoie en série au temps TS2 à l'entrée série du registre 5 "serdes" à travers un circuit El 62b. Après qu'ils aient été ainsi chargés dans ce registre, les caractères en question sortent de* celui-ci sous forme parallèle en réponse au signal TSJ suivant, à travers une porte 84b laquelle est mise en action par une sortie d'un circuit ET 86b. La porte 84b présente les caractères 10 aux entrées d'un registre de retenue 94b à travers un jeu de circuits OU 90b. Chaque caractère reste dans ce registre 94b jusqu'à ce qu'il soit inscrit à un emplacement approprié d'enregistrement de caractère de la mémoire de transfert par un jeu de circuits de commande d'inscription 10ç„ 15 Pendant chaque cycle d'inscription dans la mémoire de trans fert, les circuits 10ç sont actionnés par la sortie WR1 d'un multivibrateur à parcours unique 42ç alimenté à travers un circuit ET 20ç et un circuit OU 18ç. Les circuits de commande d'inscription 10ç sont en outre utilisés pendant le cycle d'inscription dans 20 la mémoire de transfert pour enregistrer des caractères d'espace (tous zéro) dans la partie finale d'une section de cette mémoire quand le bloc de message qui vient d'entrer a moins de 100 caractères d'information. Chaque section de la mémoire de transfert comporte 102 empla-25 cements d'enregistrement. L'emplacement N° 1 est toujours utilisé pour enregistrer le caractère ID du poste (adresse de sélection), l'emplacement ÏT° 102 recevant toujours le caractère de parité longitudinale. Les 100 autres emplacements sont destinés aux caractères d'information du bloc de message. Dans certains cas le bloc en-50 voyé par les postes renferme moins de 100 caractères; en fait dans le présent exemple les blocs successifs n'ont que 80 caractères. Ainsi pour que l'information se trouve au format voulu dans la mémoire de transfert, il est prévu un circuit de décodage 108b destiné à détecter le caractère de fin de bloc lequel est transmis 35 par le poste immédiatement après le dernier caractère d'information (80ème) et juste avant le caractère de parité longitudinale. La sortie du décodeur 108b actionne tin circuit ET 110b qui engendre à son tour un signal EB et déclenche ion flip-flop 98b„ ^Ce dernier déconditionne le circuit ET 20c pour éviter l'enregis- 70 28274 18 2065692 trement dans la mémoire de transfert du caractère EOB de fin de bloc" En même temps le signal EB déclenche deux flip-flops 56c et 62c. Le premier engendre sur sa sortie 1 un signal SPC qui ouvre une porte 82b pour présenter le code de caractères d'espace (tous 5 zéro) à partir d'un registre 80b vers le registre 94b par des cir«~ cuits OU 90b. Ce signal SPC actionne également un circuit ET 48e pour émettre des impulsions BS en vue de faire avancer les circuits ,d'adresse 44ç et d'actionner un circuit ET 36c qui engendre à son tour des impulsions BS retardées propres à mettre en action 10 les circuits de commande d'inscription 10ç. Tout cela a pour résultat d'introduire des caractères d'espace dans tous les emplacements restants de la section de la mémoire, sauf au dernier. Quand l'emplacement N° 102 est atteint, le flip-flop 56c est ré— enclenché pour arrêter l'avance des circuits d'adresse. 15 Au temps TS3 qui suit, le caractère de parité longitudinale est présenté par la porte 84b au registre 94b et est inscrit à l'emplacement U0 102 immédiatement après, au temps TSO. Puis au temps TS1 le circuit ET 66c ré~enclenche le flip-flop 62 te que la sortie 0 de ce dernier déclenche un multivibrateur à 20 parcours unique 58c, lequel ré-eixclenche deux flip-flops 60c et 100b pour arrêter le signal WR de commande du cycle d'inscription. La sortie du multivibrateur 58c déclenche en outre le flip-flop 96b qui est ré-enclenché au temps TS3 suivant en déclenchant alrrs un multivibrateur à parcours uni que 88b, après quoi apparaît l'un 25 des signaux OK, BR ou TE1, à la façon décrite ci-après. Pendant les cycles d'inscription dans la mémoire de transfert les circuits d'adresse 44c fournissent les signaux correspondants à la section choisie de eette mémoire à travers un jeu de cinq portes 22c, 24c, 26c, 28c et 30c. Ces portes sont ouvertes sous 30 la dépendance de cinq circuits OU 76c, 78ç, 80ç, 82ç et 84c. A chaque instant déterminé un seul de ces circuits émet un signal d'ouverture des portes précitées. Chacun des circuits OU ci-dessus reçoit des entrées à partir d'une paire de circuits M! faisant partie d'un jeu 86c de tels circuits. Le circuit de gauche de 35 bhaque paire associée à l'un des circuits OU commande la sortie de celui-ci pendant les cycles d'inscription, tandis que celui qui est à droite effectue cette même commande pendant les cycles de lecture de la mémoire. Chacun des circuits de gauche de ce groupe 86c est conditionné par le signal de commande d'inscription WE, le signal chronométrique TSO et par une sortie de la mémoire an 70 28274 19 2065692 nulaire d'entrée 12e. Chacun des circuits de droite est conditionné de son côté par un signal de commande de lecture RD, par le signal chronométrique TSO et par une sortie de la mémoire annulaire de sortie 14d. 5 La mémoire annulaire d'entrée 12e fournit les sorties MI1f MI2, MI3, kl4- et MI5 sur une hase d'exclusivité mutuelle. Cela signifie qu'à chaque instant déterminé seul peut être mis en action l'un des circuits ET 86ç et, par conséquent, celui des circuits OU qui lui est relié» Les sorties de la mémoire 12e détermi-10 nent à laquelle des cinq sections de la mémoire de transfert l'on doit accéder au cours de tout cycle d'inscription déterminé. Quant au signal WR, il est émis à partir de la sortie déclenchée du flip-flop 100b, lequel est déclenché par le signal KBR à travers un circuit OU 106b. Après qu'un bloc de message ait été enregis-15 tré ou inscrit de façon satisfaisante à partir d'un poste dans la section de la mémoire de transfert ainsi choisie, le signal OK est amené à l'entrée de la mémoire annulaire 12e pour faire avancer sa sortie vers la section suivante de la mémoire de transfert. Les cycles de lecture de la mémoire de transfert sont comman— 20 dés par un flip-flop 44d. A l'état déclenché ce flip-flop émet sur sa sortie 1 un signal RD au niveau supéi'ieur, ce signal étant utilisé à la fois dans le dispositif multiplex et dans le dispositif à ruban pour conditionner les circuits de contrôle en vue de surveiller le transfert d'un bloc de message à partir de la 25 section intéressée de la mémoire de transfert vers la mémoire tampon du dispositif à ruban précité. Lorsque ce flip-flop 44d est à l'état déclenché, le niveau de signal inférieur qui apparaît sur sa sortie 0 déconditionne le circuit ET 28d ainsi qu'un autre circuit ET 74-b; comme on l'expliquera plus en détail ci-après, cela 30 a pour effet d'inhiber l'opération de sélection des postes. Ainsi lorsque l'information est lue à partir de la mémoire de transfert, elle ne peut en même temps être introduite dans celle-ci. Inversement lorsque le flip-flop 100b de commande d'inscription est à l'état déclenché et que l'information est aonc en cours d'intro-35 duction dans la mémoire à partir d'un poste déterminé, le signal KBR qui apparaît au niveau inférieur a la sortie d'un circuit inverseur 24-d. déconditionne un circuit ET 46d en inhibant le déclenchement du flip-flop 44-d et en empêchant ainsi la mise en action d'un cycle de lecture de cette mémoire au moiis jusqu'à l'instant 4-0 où ce signal KBR passe au niveau supérieur en raison de la dispa- 70 28274 20 2065692 rition du signal KBR, Le signal SB conditionne en partie un circuit ET 104b qui actionne à son tour un multivibrateur à parcours unique 102b à chaque temps TSO pour lui faire émettre le signal RD1. Ce der-5 nier est amené en parallèle aux cinq sections de la mémoire de transfert et il assure la lecture du caractère d'information enregistré à l'emplacement de celle-ci auquel on accède alors sous l'effet des circuits 44-e. Le choix de la section de cette mémoire à partir de laquelle s'effectue la lecture est commandé par 10 les portes 22c , 24c, 26c, 28c et 30ç. Comme sus-indiqué le fonctionnement de ces portes est placé sous la dépendance du circuit 86& de droite associé à chacun des cinq circuits OU 76ç, 78ç, 80ç, 82ç et 84ç. Chacune de ces portes ET est à son tour mise en action par une combinaison coïncidente du signal RD, du signal TSO et 15 d'un signal de sélection émis par la mémoire annulaire de sortie 14e. Comme dans le cas de la mémoire annulaire d'entrée 12e, les cinq sorties M01, M02, M03, M04- et M05 engendrées par la mémoire 14-e sont émises sur une base d'exclusivité mutuelle, ce qui revient à dire qu'à chaque instant déterminé une seule de ces cinq 20 sorties peut se trouver au niveau supérieur. Lorsque le signal RD1 apparaît au début du temps TSO et qu'il est appliqué en coïncidence avec un signal d'adresse provenant des circuits 44c, à un emplacement d'enregistrement de caractère particulier de la mémoire de transfert, les signaux qui représen-25 tent les éléments binaires d'information enregistrés à cet emplacement sont amenés par 1*intermédiaire des lignes de lecture de la mémoire à un certain nombre d'amplificateurs détecteurs 14c. Peu après, à tin instant déterminé par un circuit à retard 32ç, un signal d'exploration ST1 actionne ces amplificateurs simultané-30 ment et provoque l'apparition sur un câble de sortie 16c des caractères d'information ainsi lus. Les signaux sont donc amenés en parallèle aux entrées d'une porte 68c et à celle du registre 94-b. Comme la porte 68ç est ouverte en réponse au signal RD1, le caractère d'information considéré est chargé dans un registre de sortie 35 70c. Un certain temps après, à un temps là encore déterminé par un circuit à retard 38c, un circuit ET 34c laisse passer le signal WR1 en direction du circuit OU 18c; les circuits de commande d'inscription 10c sont alors actionnés pour lire le caractère à partir du registre 94b et pour le ré-introduire au même emplacement de 40 la mémoire de transfert d'où il venait juste d'être lu. Cette 70 28274 21 2065692 opération d'inscription après lecture est nécessaire pour éviter la lecture destructive de l'information à partir de la mémoire de transfert, ce qui pourrait aboutir à des pertes de cette information dans le système. 5 la succession des signaux d'inscription qui réalise chaque opération de lecture de caractères, puis celle subséquente d'inscription après lecture, a été représentée dans la partie inférieure de fig. 4. Comme indiqué dans cette figure, le signal TOR qui assure la ré-inscription doit apparaître après la fin du signal 10 RD, mais avant celle du signal d'adresse TSO. Cette condition détermine évidemment la valeur du retard qui doit être assuré par le circuit 38ç. Au cours du cycle d'inscription les circuits d'adresse 44ç sont avancés à chaque temps TS3 psœ une sortie d'un circuit ET 50ç, 15 lequel est conditionné par le signal RD à travers un circuit OU 52c, ainsi que par la sortie ré-enclenchée du flip-flop 62ç, et par le signal chronométrique TS3« Ce dernier est envoyé au circuit ET 50e à travers tin circuit à retard 54c prévu pour éviter que les circuits d'adresse ne reviennent en arrière à la position 20 d'emplacement de caractère N° 1 à la fin du cycle de lecture, les circuits 44c sont ainsi maintenus à la position d'adresse 1T° 102 à la fin de ce cycle. Cette mime opération est caractéristique de tous les circuits d'adresse du système. Après lecture d'un bloc de message complet à partir de la 25 section choisie de la mémoire de transfert et entrée de ce bloc dans la mémoire tampon du dispositif à ruban, un signal de pointage CHK est transmis par ce dernier au dispositif multiplex au temps TS3 qui suit le transfert du dernier caractère du bloc (c* est à dire du caractère de parité longitudinale). Ce signal CHK 30 agit à travers un circuit OU 11e pour faire avancer l'état de la mémoire annulaire de sortie 14-e et pour en outre agir sur un multivibrateur à parcours unique 48d, lequel engendre une impulsion de sortie propre à ré-enclencher le flip-flop 44d de commande de lecture. Comme expliqué plus loin le signal CHK n'est émis que si 35 le transfert du bloc de message a été vérifié par les circuits de détection d'erreur dans le dispositif à ruban, te ré-enclenchement de ce flip-flop 44d termine le cycle de lecture. Pour permettre une surveillance appropriée des opérations de chargement et de déchargement des sections de la mémoire de trans-40 fert, il faut évidemment prévoir des moyens (non représentés) qui, 70 28274 22 2065692 lorsqu'on met en marche le système amènent la mémoire annulaire d'entrée et la mémoire annulaire de sortie à leur condition de sortie ÎT° 1 (c'est à dire les signaux MI1 et M01 étant au niveau supérieur et tous les autres au niveau inférieur). Cette o-5 pération est couramment effectuée en appliquant à l'entrée de ces mémoires un signal de retour (signal HOME) en même temps qu'on manoeuvre l'interrupteur général de l'appareil» La même précaution doit être prévue pour les circuits d'adresse et pour les divers flip-flops de commande du système. Pour ne pas surcharger la 10 présente description» on se dispensera de décrire les divers circuits nécessaires pour cette sorte de remise à zéro. Les flip-flops 20e, 22e, 24-e, 26e et 28e constituent par leur ensemble un registre d'état de la mémoire de transfert propre à conserver l'indication de celles des sections de cette mémoire qui 15 sont "pleines" et de celles qui sont au contraire "vides". Il y a lieu de comprendre que du fait qu'il n'est pas prévu de moyens pour "vider" la mémoire, il y a toujours un bloc de message enregistré dans chaque section de celle-ci, puisque l'opération de lecture de cette mémoire n'est pas de nature destructive. Toutefois ces flip-20 flops fonctionnent sur la base qu'une section de la mémoire est considérée comme vide quand le bloc de message qui y est enregistré a été transféré de façon satisfaisante au dispositif à ruban ou, dans le cas contraire, si les alarmes d'erreur appropriées ont été déclenchées. Une section de la mémoire de transfert est 25 considérée comme pleine quand un bloc de message y a été introduit ou inscrit de façon satisfaisante, mais qu'il n'y a pas encore été lu. Les circuits de départ ou de remise à zéro qui interviennent lorsque le système est mis en marche assurent que chacun de ces 50 flip-flops de registre d'état se trouve ré-enclenché. Cela s±gni=» fie que toutes les lignes de sortie O du registre ainsi réalisé sont au niveau supérieur, tandis que toutes les lignes de sortie 1 sont au niveau inférieur. Un circuit OU 29e qui reçoit des entrées à partir de toutes les lignes de sortie 0 précitées, émet 35 un signal de niveau supérieur "mémoire disponible" (MESS ÂV) pour indiquer qu'une section au moins de la mémoire de transfert est vide et que celle-ci est par conséquent en état de recevoir de l'information. Au contraire un circuit OU 31e, relié aux sorties 1 de chacun des flip-flops du registre, émet sur sa propre sorti© 40 un signal de niveau inférieur pour indiquer qu'il n'y a pas d'in» 70 28274 23 2065692 formation disponible dans l'une quelconque des sections de la mémoire. La sortie DATA AV de ce circuit OU 31e est utilisée pour conditionner le circuit ET 46d associé au flip-flop de commande de lecture; par conséquent elle inhibe la mise en action d'un cy— 5 cle de lecture lorsqu'il n'y a pas d'information dans la mémoire de transfert. De même la sortie MEM AV à partir du circuit OU 29e est amenée aux entrées des circuits ET 28d et 74-b pour inhiber le début d'un cycle de sélection s'il n'y a pas dans la mémoire une section disponible pour recevoir l'information. 10 Chacun des flip-flops d'état de mémoires peut être déclenché par la sortie de l'on des cinq circuits ET 30e, 34e, 38e, 42e et 46e. A chaque fois qu'apDaraît le signal 0K indiquant le transfert satisfaisant d'un bloc de message.dans la mémoire, le circuit ET associé à la section de celle-ci qui vient juste d'être chargée 15 émet une sortie en vue de déclencher le flip-flop qui lui est associé. Le circuit ET approprié est choisi par les sorties de la mémoire annulaire d'entrée 12e, chacune de celles-ci étant envoyée individuellement vers l'un des circuits précités. Un second jeu de circuits M' 32e, 3oe, 40e, 44« et 48e est 20 relié aux entrées ré-enclenchées respectives du registre d'état constitué par les flip-flops précités. Chacun de ces circuits ET est conditionné en partie par l'une des sorties de la mémoire annulaire de sortie 14e et soit par le signal CHK, soit par le signal d'erreur TE2, l'un et l'autre amenés à travers un circuit 25 OU 11e. A chaque fois que CHK apparaît pour indiquer le transfert satisfaisant d'un bloc de message à partir ae la mémoire, le flip-flop associé à la section de celle-ci qui vient d'être vidée est ré-enclenché par le circuit ET approprié. Il en va de même lorsque le signal TE2 est émis pour indiquer la réjection d'un bloc 30 de message en suite d'une erreur. Des circuits à retard sont prévus aux entrées des deux mémoires annulaires 12e et 14e pour empêcher leur commutation avant ou pendant le temps durant lequel le registre d'état se modifie» Le contrôle d'erreur est assuré pondant 1'opération de trans-35 fert d'un poste au dispositif multiplex cycle a * inscription) par un flip-flop 48b et par les circuits qui lui sont associés en vue de surveiller l'exactitude de la parité verticale de chaque caractère qui arrive au dispositif (sauf toutefois.le caractère de parité longitudinale). Chaque élément binaire "UN" d'un caractère 40 actionne un circuit ET 50b relié à la sortie du circuit ET 62b. BAC ORIGINAL 70 28274 24 2065692 La sortie de ce circuit ET 60b est amenée à un autre circuit ET 50b relié à l'entrée de déclenchement d'un flip-flop 48b ainsi qu'à un circuit ET 54d lui-même relié par un circuit OU 52b à l'entrée de ré-enclenchement du flip-flop 48b. Les circuits 50b 5 et 54b sont conditionnés par des tensions de réaction provenant des sorties opposées du flip-flop, de sorte que celui-ci est commandé de manière à agir dans le mode basculant. Gela signifie que chaque entrée amenée au circuit à partir de la porte EU 60b commute l'état de sortie du flip-flop. Des circuits à retard 46b et 10 44b sont prévus à la façon habituelle pour éviter que des signaux soient simultanément appliqués aux deux entrées du flip-flop. Un multivibrateur à parcours unique 16b est actionné par un circuit ET 58b au temps TS3 immédiatement après la réception de chaque caractère d'information au dispositif multiplex. La sor-15 tie de ce multivibrateur est amenée à m circuit ET 40b qui détecte l'état de sortie du flip-flop 48b et qui déclenche un flip-flop 38b si le flip-flop 48b est reconnu se trouver à l'état déclenché. Immédiatement après cette opération de détection un circuit à retard 56b fait passer la sortie du multivibrateur 16b à 20 travers la porte OU 52b pour ré-enclencher le flip-flop 48b en vue de la réception du caractère suivant. Le circuit ED 60b est déconditionné par la sortie de ré-enclenchement du flip-flop 62ç, laquelle est commandée au niveau inférieur par la sortie SB provenant du circuit 108b de décodage de 25 fin de bloc à la façon décrite plus haut. Cela a pour effet d'inhiber le flip-flop 48b de pointage de parité verticale en l'empêchant d'agir sur le caractère de parité longitudinale, ainsi que cela est nécessaire, étant donné que ce second caractère n'a aucune signification en ce qui concerne la parité verticale. 30 A la fin du cycle d'inscription le multivibrateur 88b engen dre un signal de sortie qui est amené à trois circuits ET 22b, 28b et 32bo Si au cours de ce cycle un caractère quelconque avait été relevé comme comportant une parité verticale incorrecte, le flip-flop 38b aurait été déclenché et le circuit 32b actionné par 35 la sortie du multivibrateur 88b pour engendrer le signal d'erreur TE1. Ce signal est appliqué au câble commun 10 par un circuit de commande 14b pour être renvoyé aux postes à clavier, et il est en outre appliqué au circuit OU 106b, à l'entrée de déclenchement d'un flip-flop 78b et enfin, mais à travers un circuit à retard 40 30b, à l'entrée de déclenchement d'un flip-flop 34b. La sortie du 70 28274 25 2065692 circuit OU 106b déclenche le flip-flop 100b de commande d'inscription pour ramener le système au cycle correspondant en vue de la retransmission du bloc de message à partir du poste intéressé. Le déclenchement du flip-flop 78b par le signal TE1 prépa-5 re le circuit El 76b pour renvoyer au poste intéressé sa propre adresse de sélection au temps TSO suivant. Cela est effectué en vue de charger dans le registre "serdes" de ce poste l'adresse précitée de manière que le bloc de message retransmis soit accompagné du caractère d'identification du poste. Le déclenchement 10 du flip-flop 34b par le signal TE1 à travers le circuit à retard 30b déconditionne le circuit ET 32b et conditionne le circuit ET 22b. De cette manière si au cours de la retransmission d'un bloc de message on détecte à nouveau une erreur de parité verticale, 15 et si le flip-flop 38b est à l'état déclenché à la fin du cycle d'inscription, le circuit ET 22b est mis en action et il engendre un signal RE qui traverse un circuit OU 24b pour être appliqué sur le câble commun par un circuit de commande 10b en vue d'être renvoyé aux postes sous la forme du signal de réfection BR. 20 Ce signal BR passe également dans un circuit à retard 20b et un circuit OU 36b pour ré-enclencher le flip-flop 34b. Bien entendu dans toute transmission de bloc de message, si aucune erreur de parité verticale n'est détectée, le flip-flop 38b est à l'état ré-enclenché à la fin du cycle d'inscription et 25 lorsque le multivibrateur 88b émet sa sortie, il agit sur le circuit ET 28b pour engendrer le signal 0Ko Ce signal est renvoyé aux postes par le câble commun à travers un circuit de commande 12b et il est en outre appliqué par un circuit à retard 26b et par le circuit OU 36b pour ré-enclencher le flip-flop 34b. 30 Pour afficher et renvoyer le caractère ID d'identification du poste dans le cas de certaines erreurs de transmission, les lignes de sortie du registre 94b sont reliées aux entrées de cinq portes 20a, 22a, 24a, 26a et 28a„ Ces portes sont respectivement commandées par cinq circuits ET 10a, 12a, 14a, 16a et 18a. Chacun 35 de ces circuits reçoit une entrée à partir de la sortie 1 des circuits d'adresse 44ç 70 28274 26 2065692 d'accéder à la mémoire de transfert pour y introduire un caractè» re. Comme 18 emplacement d3 enregistrement de caractère I 15 L8entrée CL de chacun des cinq registres est actionnée par un circuit OU en vue de vider le registre du caractère ID toutes les fois que sont remplies deux conditions. La première apparaît lorsque le bloc de message considéx'é a été lu de façon satisfaisante à partir de la mémoire de transfert et introduit également 20 de façon satisfaisante dans la mémoire tampon du dispositif à ruban. Les signaux C1, C2, 03, C4 et C5 sont engendrés pour confirmer la réalité de cette condition en ce qui concerne chacune des cinq sections de la mémoire. Ces signaux sont prélevés à partir des sorties des circuits ET respectifs 32e, 36e., 40e, 44e et 48e 25 qui sont ceux utilisés pour ré-enclencher les flip-flops du registre d'état de la mémoire. Ces signaux C sont appliqués aux cinq circuits OU reliés aux bornes correspondantes des registres de caractère ID. La seconde condition posée pour qu'un registre soit vidé de 30 son caractère apparaît lorsqu'un bloc de message n'a pas été introduit de façon satisfaisante dans la mémoire de transfert, Pour vider les registres ID en pareil cas, le signal SE engendré par le circuit ET 22b à la fin du cycle d'inscription après détection de la seconde erreur consécutive de parité verticale dans la trans-35 mission d8un bloc de message, passe dans un circuit ET avec chacun des cinq signaux de sortie Mil, MI2, MI3, MI4 et MI5 venant de la mémoire annulaire d'entrée 12e (voir fig. 3a). Le signal de sortie ainsi obtenu traverse le circuit OU correspondant pour vider le registre ID.' 40 Les signaux de sortie des registres ID sont amenés à quatre 70 28274 27 2065692 dispositifs d'affichage "binaires différents 40a en vue de fournir une indication visuelle du poste d'origine du bloc de message enregistré dans chacune des sections de la mémoire de transfert à tout instant déterminé. Les sorties des registres ID sont; égale-5 ment amenés à la série de circuits OU p2a à tx*avers un jeu de portes 4-2a, -i-4-a, -40a, 45a et pOa. Chaque porte est commandée par une sortie de la mémoire annulaire de sortie 14e et par conséquent les circuits OU 52a comportent sur leurs propres sorties des signaux qui représentent le caractère ID du poste correspondant au 10 bloc de message lu à partir de la mémoire de transfert et envoyé dans la mémoire tampon du dispositif à ruban au cours de tout cycle de lecture déterminée Les sorties des circuits 1U 52a sont transmises aux entrées d'une porte 40d commandée à l'ouverture en réponse à l'apparition 15 d'un signal T£2. Gomme on l'expliquera plus en détail ci-après, ce signal est engendré lors d'une situation d'erreur comportant réfection d'un bloc de message du fait d'un transfert inexact entre le dispositif multiplex et le dispositif à ruban. JSn pareille occurrence le caractère du poste ID associé au bloc erroné est envoyé 20 par la porte 40d vers les circuits OU 42a et est introduit dans le registre "serdes" 58b du dispositif multiplex. De là ce caractère est transmis aux postes sous la forme d'une adresse de sélection pour alerter le poste approprié de la réfection du message. A cet égard le signal Tii2 est transformé par le circuit OU 24-b en un si-25 gnal BR, lequel est également transmis aux postes de manière à servir au cours du processus de notification d'erreur. Les signaux chronométriques de base du système sont engendrés par l'oscillateur cdronométrique ou horloge p^+d» lequel fournit à sa sortie le signal BS appliqué au câble commun 10 à travers un cir-30 cuit de commande 20d. Le sie;nal Bo alimente 1 ' entrée du compteur binaire 5&h à trois étages dont les sorties sont amenées à un circuit ET 5Sd<> Comme toutes les sorties de ce compteur passent simultanément à l'état positif en réponse à chaque huitième impulsion d'entrée BS, le circuit pbd envoie lui-même une impulsion au flip-35 flop 64d pour une impulsion BS sur huit. Les entrées et; les sorties de ce flip-flop 64-d sont inter-connectées pour lui permettre d'opérer suivant le mode basculant,, Ainsi enaoue fois qu'il reçoit une impulsion du circuit M 5&a5 sa sortie s'inverse. Ce fonctionnement est obtenu en reliant la sortie zéro du flip-flop à l'entrée de 4-0 déclenciiement de celui-ci oar 11 intsrir.^u.iaire d'un circuit à retard 70 28274 28 2065692 60d et d'un circuit ET 66d. De même la sortie 1 de ce flip-flop est renvoyée par un circuit à retard 62d et un circuit ET 68d à l'entrée de ré-enclenchement de celui-ci* Le signal qui apparaît sur la sortie 1 est le signal CS dont le profil a été représenté 5 en fig. 4. Ce signal CS est renvoyé aux postes à clavier par un circuit de commande 18d et par le câble commun 10 de manière à être utilisé à cliacun d*eux pour engendrer les signaux ehronomé tri que s TS à la façon sus-décrite. Au dispositif multiplex ces signaux TS sont 10 dérivés du signal CS par un couple de multivibrateurs à parcours unique 14d et 16d qui transmettent alternativement des impulsions à un circuit OU 12d. Ce dernier actionne un anneau chronométrique 10d qui engendre sur ses sorties les quatre signaux chronométri-ques TSO, TS1, TS2 et TS3° Cet anneau est commandé exactement de 15 la même"manière que celle décrite plus haut pour l'anneau 72 des circuits logiques associés à chaque clavier (fig. 2). Chacun de ces signaux TS est utilisé en même temps que le signal chronométrique BS pour assurer la commande chronométrique des circuits du dispositif à ruban et à cet effet tous ces signaux TS sont transmis 20 à ces derniers par l'intermédiaire d'un jeu de circuits de commande 74ç. DISPOSITIF A RUBAN Le mécanisme de ce dispositif et ses circuits de commande ont été schématiquement représentés en fig. 3f, 3g, 3h et 3i. Les cons-25 tituants principaux en sont un mécanisme de manoeuvre de ruban comportant une bobine d'appel 26g, une bobine de déroulement 28g, un moteur d'entraînement 30g, une tête d'inscription WH, une tête de lecture EH et une tête d'effacement EH, le tout étant propre à assurer l'enregistrement et la lecture par rapport au ruban T. Le 30 dispositif comprend en outre une mémoire tampon TM propre à recevoir un unique bloc de message, un registre 26h d'enregistrement du caractère ID de poste, un jeu de circuits 32h, 36h et 34h propre à vérifier la parité longitudinale d'un bloc de message, et un jeu de circuits comprenant un anneau 12i à huit étages, ainsi qu' 35 un flip-flop basculant 32i pour vérifier la parité verticale de chaque caractère du bloc, à l'exception de celui de parité longitudinale. Au cours du cycle de lecture, lorsqu'un bloc de message est transféré du dispositif multiplex à la mémoire tampon Tk, un jeu 40 de circuits récepteurs 1Qf transmet chaque caractère du bloc aux 70 28274 29 2065692 entrées d'un jeu de circuits OU 12f, lesquels alimentent à leur tour un jeu de circuits de commande d'inscription 14f. Les circuits 14f appliquent les caractères d'information du bloc à la mémoire TM en synchronisme avec le fonctionnement de circuits d'a-5 dresse 30f. Cette mémoire renferme 102 emplacements d'enregistrement de caractère et elle est identique à cet égard à chacune des sections de la mémoire de transfert du dispositif multiplex* La mémoire TM enregistre donc un bloc de message exactement sous la forme suivant laquelle il avait été enregistré dans la mémoire de 10 transfert. En d'autres termes le caractère de poste ID occupe l'emplacement N° 1, le caractère de parité longitudinale l'emplacement ÏT° 102 et les 100 caractères d'information de ce bloc les emplacements intermédiaires S° 2 à 101 inclus. A mesure que chaque caractère apparaît aux sorties des circuits récepteurs 10f, il est 15 également transmis à l'entrée d'une porte 10i de parité verticale, à une porte 24h de caractère ID, à une porte 44h de caractère de parité longitudinale, et à une porte 38h de registre d'enregistrement. La porte 101 est ouverte par des circuits de commande ET 18i, ET 22i et par un inverseur 20i au temps TS1 de chaque cycle chro-20 nométrique, à l'exception du dernier, au cours de l'opération de transfert par lecture de la mémoire. Cette porte 10i présente donc à un jeu de portes ET 16i chacun des caractères du bloc de message à l'exception de celui de parité longitudinale. Chacune de ces portes 161 est contrôlée par l'une des sorties de l'anneau 12i à 25 huit étages, lequel est commandé par un circuit d'entrée ET 14i pour effectuer un cycle complet de huit positions au cours de chaque temps TS1. Ainsi les huit circuits ET 16i reliés aux sorties de cet anneau sont commandés en succession lors de chaque temps TS1, les signaux binaires de caractère sortant de la porte 10i é-30 tant ensuite amenés en série au flip-flop 32i de pointage de parité verticale à travers un circuit OU 24i„ Le flip-flop de parité 32i, de même que sa contre-partie constituée par le flip-flop 48b du dispositif multiplex, est mis à l'état ré-enclenché au début de cnaque cycle de vérification. Cela 35 est assuré par l'impulsion ehronomé "crique TS2 qui lui arrive à travers un circuit à retard 44i et un circuit OU 40i pour assurer son ré-enclenchement. La borne de sortie 0 de ce flip-flop est raccordée à la borne d'entrée de déclenchement par un circuit à retard 34-1 et un circuit ET 381, tandis que sa borne de sortie 1 est 40 reliée de son côté à son entrée de ré-enclenchement par un autre 70 28274 30 2065692 circuit à retard 36i et par un autre circuit ET 42i, la sortie de ce dernier agissant à travers le circuit OU 40i. Ainsi chaque impulsion d8entrée positive amenée aux circuits précités à travers le circuit OU 24i inverse l'état de sortie du flip-flop. Si le 5 nombre d'éléments binaires 1 dans le caractère est pair et par conséquent correct, le flip-flop demeure à l'état ré-enclenché à la fin du temps TS1. Au contraire s0il se produit une erreur de parité verticale, le flip-flop est à l'état déclenché à la fin du temps TS1 et le signal TS2 qui suit actionne un circuit ET 50i pour dé-10 clencher un flip-flop 46i. La sortie 1 du flip-flop 46i est reliée à un circuit OU 60i et sa sortie 0 à un circuit ET 52i® Le circuit OU 60i alimente une entrée d'un circuit £T 58i, lequel reçoit également une autre es.*-* trée à partir de la sortie U° 102 des circuits d'adresse 30f et ^5 une troisième dfun multivibrateur à parcours uni que 62i. Ce dernier est excité au début de chaque temps TS3. Ainsi à la fin de chacun des cycles de leeture, le circuit ET 58i vérifie l'état de sortie du flip-flop 46i et si ce dernier est à l'état déclenché, il émet un signal CHK, lequel indique au système qu'une erreur de 20 parité verticale a été détectée dans le transfert du bloc de message à la mémoire TM» Le circuit 52i engendre le signal CHK à la fin de chaque cycle de lecture pour indiquer au contraire que le transfert du bloc de message a été satisfaisant* A cet effet ce circuit 52i est excité à partir de la sortie ré-enclenchée du flip— 25 flop 46i, par le signal RD, par le signal TS3 et par la sortie déclenchée d'un flip-flop 54-i* Ce dernier fonctionne, comme décrit ci-après, pour conditionner le circuit ET 52i si la parité longitudinale du bloc de message transféré a été reconnue correcte. La porte 44h est commandée à l'ouverture par un circuit EL' 30 46h au temps TS1 de chaque cycle de leeture sauf le premier et le dernier. Cette porte présente chacun des 100 caractères du bloc de message au circuit générateur de parité longitudinale 32h. La sortie de ce circuit 32h à la fin du cycle de lecture représente par conséquent la parité longitudinale du bloc (à l'exclusion du si— 35 gnal de poste ID et du caractère de parité longitudinale), tel que ce bloc a été reçu au dispositif à ruban. Une porte 3Sh est commandée par un circuit ET 40h de manière à ne s'ouvrir que pendant le dernier temps TS1 du cycle de lecture quand le caractère de parité longitudinale reçu du dispositif multiplex est présent aux 40 sorties des récepteurs 10fo Ce caractère est transmis par la porte 70 28274 31 2065692 38h au circuit ou registre 36k pour y être enregistré. Le circuit 3411, agissant en comparateur, émet sur sa sortie une indication de l'identité ou du défaut d'identité entre le caractère de parité longitudinale engendré et celui qui a été transmis» 5 Au dernier temps Tù2 du cycle de lecture un circuit ET 56i est excité pour vérifier l'état de la sortie du comparateur et pour déclencher le flip-flop 54-i si cette sortie est positive, indiquant ainsi l'identité. La sortie déclenchée du flip-flop 54i conditionne donc le circuit El 52i de sorte qu'au signal TS3 qui suit, ce circuit est actionné pour émettre le signal CHK (à condition, comme on l'a déjà dit, que le flip-flop 46i se trouve à l'état ré-enclencné pour indiquer un pointage satisfaisant de la parité verticale). Si le flip-flop 54i est ré-enclenché à cet instant du fait de la détection d'une erreur de parité longitudinale, ^5 le circuit ET 5Si entre en action au temps TS3 suivant pour engendrer le signal CHK. Lors de l'apparition de l'un ou l'autre des deux signaux CHK ou CHK à la fin du cycle de lecture, un circuit OU 48h entre en action pour viaer le registre 36h et pour ramener le circuit générateur de parité longitudinale 32h à sa condition 20 initiale. Si le signal CHK apparaît, un flip-flop de contrôle 64i est déclenché pour enregistrer le fait que le premier transfert de bloc de message qui a été essayé n'a pas été satisfaisant. En outre comme le signal CHK n'a pas été engendré, la mémoire annulai-re de sortie 14e n'avance pas, le registre d'état de mémoire reste inchangé et le flip-flop 44d de commande de lecture n'est pas réenclenché; lès circuits de commande du dispositif multiplex demeurent donc au mode de lecture. Cela a pour résultat un nouveau transfert de la totalité du bloc de message entre la mémoire de trans-30 fert et la mémoire tampon TM du dispositif à ruban. Si à la fin de ce cycle de transfert répété le sit-nal CHK apparaît encore une fois pour indiquer que la seconde oaération, n'a pas été satisfaisante, un circuit ET 68 i, conditionné r?r ce signal CHK et par la sortie déclenchée du flip-flop 6-vi, a.*. action pour émettre 55 le signal TE2. Ce dernier est envoyé * un oircvit OU '.-"^i pour déclencher un flip-flop r,'2i; ii traversa également un circuit OU 62i pour déclencher un seconi flip-flop c-Oi, enfin il déclenche encore un troisième fli^-flop •• ri. La sortie déclenchée du fiip-i'iop r 21 assure le signal d'alar— 40 me ALH, lequel est envoyé à travers un circuit El: ?ôi à l'un de BAD ORIGINAL 70 28274 32 2065692 plusieurs circuits de commande 12h pour être renvoyé au dispositif multiplex. Dans ce dernier un circuit récepteur 18e envoie le signal ALR à un voyant indicateur 10e en même temps qu'à un circuit OU 50d, 0e dernier actionne le multivibrateur 48d pour ré-enclen— 5 cher le flip-flop 44d de commande de lecture. Le signal TE2 est également renvoyé au dispositif multiplex par l'intermédiaire d' uil circuit de commande 12b. et du circuit récepteur 18e. Dans ce dispositif le signal en question est utilisé pour déclencher le signal BS à travers le circuit OU 24b et pour actionner un multi-10 vibrateur à parcours unique 53É en vue d'ouvrir la porte 40d. Ce même signal T.E2 déclenche en outre un flip-flop 52d pour mettre en action l'opération de sélection d'erreur et il traverse le circuit OU 49e pour commander le registre d'état de mémoire de transfert. Le déclenchement du flip-flop 80i arrête le signal BTJSo Le 15 signal TS2 qui est engendré à la suite du signal TË2 ré-enclenche le flip-flop 88i et actionne ainsi un. multivibrateur à parcours unique 90i dont la sortie ré-enclenche le flip-flop 80i à travers un circuit OU 84i, le flip-flop 72i à travers un autre circuit . OU 76i,et le flip-flop 64i à travers un troisième circuit OU 66i. 20 x,a sortie du multivibrateur 90i est également appliquée à un circuit OU 28h pour vider le registre ID 26h. Le ré-enclenchement du flip-flop 80i ramène le signal BUS à l'état positif de sorte que lors du signal ÎS3 suivant, un circuit ET 86i est mis en action pour transmettre ce signal positif 25 à l'entrée du circuit ET 46d. Quand le signal en question est ainsi revenu à l'état positif, le dispositif multiplex se trouve en condition pour commencer immédiatement un nouveau cycle de lecture si les deux autres entrées du circuit ET 46d sont au niveau supérieur. 30 Aux sorties du registre ID 26h sont reliés une série de voyants indicateurs 30h d'affichage binaire propres à indiquer le poste d'origine du bloc de message enregistré dans la mémoire tampon TM du dispositif à ruban. Lorsqu'un bloc de message a été transféré de façon satisfai— 35santé dans la mémoire TM, comme indiqué par l'apparition du signal CHK, un cycle d'inscription sur ruban commence alors. Le signal CHK déclenche un flip-flop de commande 10g et la sortie 1 de celui-ci actionne un multivibrateur à parcours unique 12g. La sortie de ce dernier traverse ion circuit OU 14g et fait démarrer le moteur 40d'entraînement 30g pour déplacer le ruban T au droit des têtes 70 2827k 33 2065692 transductrices du dispositif. La sortie du multivibrateur 12g est également appliquée à l'entrée d'un circuit à retard 16g qui envoie à son tour le signal à un circuit ET 54g relié à l'entrée de déclenchement d'un flip-flop 50g de commande d'inscription sur ru-5 ban. Le circuit à retard 16g assure un délai suffisant pour permettre au mécanisme d'entraînement du ruban d'accélérer ce dernier à la vitesse d'enregistrement voulue. Au premier signal chronométrique TS3 qui apparaît après ce retard, le circuit ET ,54g déclenche le flip-flop 50g grâce à quoi le signal de commande INC apparaît à la sortie 1 de celui-ci. Ce signal INC est amené à l'entrée de deux circuits ET 46g et 22g, ainsi qu'à un circuit OU 36f. Ce dernier conditionne un circuit ET 34f qui entre en action à chaque temps TS3 pour faire avancer les circuits d'adresse 30f, ce qui assure l'accès approprié pour la lecture de la mémoi-15 re TM. Le circuit ET 46g est actionné à chaque temps TSO qui suit le début du signal INC pour exciter un multivibrateur à parcours unique 42g à travers un circuit OU d'entrée 44g. Ce multivibrateur déclenche lui-même une série d'impulsions de temps RD2, STR2 20 et WR2. Chaque succession de ces trois impulsions commande la lecture d'un caractère à partir de la mémoire TM exactement à la façon décrite plus haut en référence à la lecture de la mémoire de transfert et comme indiqué dans la partie inférieure de fig. 4. En d'autres termes RD2 passe au niveau supérieur au début du temps 25 TSO et est envoyé à la mémoire TM où il agit en combinaison avec le signal, d'adresse émis par les circuits 30f pour appliquer en coïncidence des courants de commutation à tous les noyaux de l'emplacement d'enregistrement de caractère auxquels on s'est adressé. Peu après, avec un temps de retard assuré par un circuit à retard 30 38g, le signal STR2 met en marche les amplificateurs détecteurs 46f reliés aux lignes de sorties de la mémoire TM, après quoi le caractère est chargé dans un registre d'inscription 48f. Les sorties de ce registre sont envoyées par les circuits OU 12f aux entrées des circuits de commande d'inscription l4f, de sorte qu'après 35 la fin du signal HD2, mais avant celle du signal chronométrique TSO, le signal Y*'R2 émis à partir de la sortie d'un circuit à retard 40g, agit à travers un circuit OU 44f pour exciter les circuits de commande en vue de ré-inscrire le caractère à sa place dans la mémoire TM. Ce signal WR2 excite en outre le circuit ET 40 22g pour actionner des circuits de commande 20g propres à exciter 70 28274 34 2065692 la tête d'inscription WH en vue d'enregistrer le caractère sur le ruban T„ Le cycle sus-décrit de lecture et d'enregistrement est répété pour chaque emplacement de caractère de la mémoire Tia jusqu'à 5 ce que chaque caractère dm bloc de message soit enregistré sur le ruban T. Après l'enregistrement du dernier caractère (caractère de parité longitudinale) «. un circuit ET 52g est actionné pour réenclencher le flip-flop 50g de commande du cycle d'inscriptionf après quoi le signal INC disparaît, le cycle d'inscription s'ar-10 rêtant. La sortie 0 du flip-flop 50g, qui est devenue positive, actionne un multivibrateur à parcours unique 56g lequel déclenche à son tour un flip-flop de pointage 58g. La sortie 1 de ce flip-flop émet le signal RC qui met en marche les amplificateurs détecteurs 18g de lecture de ruban et conditionne un circuit ET 15 26f. Eu même temps le niveau inférieur qui apparaît à la sortie 0 du flip-flop 58g est utilisé pour déconditionner le circuit ET 52f en vue d'éviter que le registre d'inscription 48f ne soit vidé au temps TS1. La sortie 0 du flip-flop 58g est en outre utilisée pour déconditionner le circuit ET 34-f d'entrée aux circuits 20 d'adresse en vue d * empêcher leur avance au temps TS5o Le déplacement du ruban T se poursuivant, le premier caractère enregistré du bloc de message passe sous la tête de lecture BHS de sorte que les éléments binaires d'information sont détectés et apparaissent à la sortie des amplificateurs 18g. Le signal engen-25 dré par ces derniers en réponse à la détection du premier élément binaire d'un caractère est envoyé à travers, un circuit OU 19g pour déclencher un multivibrateur à parcours uni que 60f qui assure sur sa sortie un signal SPR d'avance pas à pas. Ce signal ouvre une porte 58f pendant un temps prédéterminé pour permettre à tous les 30 signaux binaires du caractère d'entrer dans un registre de lecture 56 f. En même temps le signal SPR est envoyé à un circuit OU 5Q£ pour vider le registre d'inscription 48:C, ainsi qu'à un autre circuit OU 32f en vue de faire avancer les circuits d'adresse 30fo Le signal SPR est encore appliqué au multivibrateur à parcours 35 unique 42g à travers un circuit à retard 48g et le circuit OU 44g0 Ainsi après le retard imposé par le circuit 48gs le multivibrateur 42g engendre la succession d'impulsions de lecture de mémoire RD2, STR2 et TO2. Le rôle du circuit à retard 48g est de donner un temps suffisant au signal SPR pour vider le registre d'insc2?ip~ 40 tion et faire avancer les circuits d'adresse. 70 28274 35 2065692 A mesure que chaque caractère est ainsi lu à partir de la mémoire im eu enregistré dans le registre d'inscription 48f en réponse au signal SPE, il est présenté, à la façon habituelle, aux circuits OU I2f pour être ré-inscrit dans la mémoire, en même c. temps qu'il est amené aux entrées d'un circuit comparateur 54fc Celui-ci compare le caractère du registre 48f avec celui lu à partir du ruDan et qui se trouve aans le registre 56£. Si l'identité est réalisée, un signal positif apparaît à la sortie du comparateur 54f et il est envoyé à travers un circuit inverseur 55f pour dé-10 conditionner le circuit ET 25f. Cela a pour résultat d'inhiber le déclenchement d'un flip-flop 20f par le signal WR2. Si au contraire le comparateur détectait un défaut d'identité,la sortie positive venant de l'inverseur 55£ conditionnerait le circuit ET 26f, de sorte que l'impulsion WR2 suivante traverserait ce dernier 15 pour déclencher le flip-flop 20f. Le bloc de message est ainsi lu à partir du ruban et il est comparé avec le bloc enregistré dans la mémoire TM. Lorsque le dernier caractère est ré-inscrit dans cette mémoire par le signal WR2, le circuit ET 60jg engendre un signal de sortie qui ré-enclen— 20 che "le flip-flop~ 5&E. en arrêtant le signal RC- de commande de lecture et en actionnant un multivibrateur à parcours unique 36g» Ce dernier circuit émet une impulsion de sortie STP qui traverse un circuit à retard 54g et -un circuit OU 32g pour arrêter le moteur 30g et par conséquent le déplacement du ruban i. Le rôle du cir-25 cuit à retard ?4g est d'assurer l'espacement normalisé entre les enregistrements successifs. Le signal STP est envoyé aux entrées de deux circuits ET 22f et 24f qui détectent la sortie du flip-flop 20f. S'il y a eu constatation d'identité pour chacun des caractères du bloc de message, le flip-flop 20f est toujours à l'é-50 tat ré-enclenché et par conséquent le circuit El 24f émet le signal COk. Ce signal est appliqué au circuit OU 28h pour vider le registre 25h, ainsi qu'au circuit OU 64i, pour ré-enclencher le flip-flop 80i, ce qui a pour effet de ramener le signal BUS à l'état positif. Si au contraire le flip-flop 2Gf a été déclencné au 35 cours du cycle de pointage ae lecvare, le signal actionne le circuit El1 22f, lequel engendre un signal 3B» Ce dernier est envoyé à travers un circuit à retard 2j>£ pour ré-enclencher le flip-flop 20f; il est en outre utilisé pour déclencher un flip-flop 18f. Le signal RB précité est encore envoyé au circuit OU r/+i pour 40 déclencher le flip-flop 72i. Le flip-flop "I3f actionne un voyant 70 28274 36 2065692 d*alarme d'erreur 16f sur le dispositif à ruban, tandis que, comme mentionné plus haut, le flip-flop 72i engendre le signal AIR, lequel est renvoyé au dispositif multiplex pour mettre en action le voyant d'alarme d'erreur 10e. Comme le circuit J3T 24-f n'a pas 5 été actionné, le signal COM n'est pas devenu positif et le flip-flop SOi est demeuré à l'état déclenché, ce qui fait que le signal BUS est resté négatif et que tout départ d'un nouveau cycle de lecture se trouve inhibé. Cette impossibilité de nouveaux cycles de lecture provenant d' 10 une erreur de pointage de lecture entraîne une situation dans laquelle la mémoire de transfert est rapidement remplie à sa pleine capacité de cinq blocs de message. Il en résulte que le signal M "FM AV provenant du circuit OU 29e devient négatif et inhibe tout cycle de sélection ultérieur. Cela empêche à son tour toute transmission 15 de blocs de message des postes au dispositif multiplex. On voit donc que dans ces conditions le système est totalement bloqué, sa sortie étant réduite à zéro, de sorte que l'intervention d'un opérateur vérificateur devient indispensable. Bien entendu la situation en question est signalée par 1'actionnement simultané des deux 20 voyants d'alarme 10e et 16f. L'opérateur doit observer l'affichage 30h du signal de poste ID sur le dispositif à ruban et sur celui 40a du dispositif multiplex, pour connaître le poste d'origine de chacun des blocs de message enregistrés dans la mémoire tampon TM du dispositif à ruban et dans la mémoire de transfert du dispositif 25 multiplex, le bloc identifié par le dispositif 30h est celui qui a été incorrectement enregistré sur le ruban. L'opérateur vérificateur doit notifier à l'opératrice du poste indiqué par le dispositif 30h que son bloc de message n'a pas été enregistré sur le ruban, de façon qu'elle soit avertie d' avoir 5° à le ré-introduire. Si cette-même opératrice n'a pas déjà enregistré un autre bloc dans la mémoire de transfert du dispositif multiplex, c'est le dernier bloc enregistré par elle qui est celui ayant donné lieu à l'erreur. Si en plus du bloc enregistré dans la mémoire ÏM, cette même opératrice avait un autre bloc enregistré 55 dans la mémoire de transfert du dispositif multiplex, le bloc erroné serait alors celui précédant le dernier qu'elle a introduit. Ainsi, une fois que l'opératrice du poste a été alertée de façon appropriée pour éviter toute perte d'un bloc de message, l'opérateur vérificateur actionne un interrupteur à bouton-poussoir 26i 40 pour exciter un multivibrateur a parcours unique 28i, ce qui a 70 28274 37 2065692 pour effet de mettre en marche le moteur 30g du ruban en excitant en même temps le circuit de commande 24g de la tête d'effacement EH, de sorte que le bloc erroné passe sous cette tête et se trouve ainsi éliminé du ruban» Après effacement du bloc, le multivi-5 brateur 28i revient à son état antérieur, sa sortie devenant négative, ce qui ramène au repos le circuit de commande 24g et actionne un multivibrateur à parcours unique 30i pour engendrer une impulsion EST. Ce signal passe à travers le circuit OU 32g pour arrêter le moteur 30g et le ruban. Il est en outre appliqué aux 10 flip-flops 18f, 72i et SOi pour les ré-enclencher. Le premier provoque l'extinction du voyant 16f, le second celle du voyant 10e, tandis que le troisième ramène le signal BUS à son niveau supérieur. Comme la cause la plus probable d'une erreur de pointage de 15 lecture du ruban est constituée par une partie défectueuse de celui-ci, l'opération d'effacement et de ré-enclenchement qu'on vient de décrire a de grandes chances de corriger la situation é— tant donné que le ruban est avancé et que c'est une nouvelle partie de celui-ci qui passe soas la tête d'inscription. Toutefois, 20 si l'erreur se répète, il y a lieu de craindre qu'il n'y ait un défaut de fonctionnement soit dans les circuits d'inscription sur le ruban, soit dans les têtes d'inscription ou de lecture. En pareil cas la seule correction possible après effacement du dernier enregistrement effectué sur le ruban, est de débrancher le dispo-25 sitif correspondant et de le remplacer par un nouveau, jgQNCTIOHjmiEM? Après avoir décrit les circuits de la forme d'exécution selon les dessins annexés, il convient de procéder à une description du fonctionnement du système suivant ses divers modes de trans-30 fert et de détection d'erreur. Au cours de cette description on supposera qu'au début la mémoire de transfert est vide et que le dispositif à ruban est au repos (c'est à dire qu'il n'est pas en train d'enregistrer un bloc de message). Accumulation d'un bloc de message à un 35 poste à clavier — Comme on l'a exposé plus haut, l'opération au cours de laquelle une opératrice dactylographie un bloc ae message de 80 caractères pour l'enregistrer dans la mémoire associée au poste, puis vérifie l'information ainsi dactylographiée, a été décrite 4-0 dans la demande de brevet français mentionnée au début des présen 70 28274 38 2065692 tes. Après que le bloc ait été entièrement accumulé dans la mémoire tampon du poste et qu'il soit prêt à être transmis au dispositif à ruban, le signal TAPE (fig. 2) devient positif„ Sélection des postes à clavier -5 Conformément à 1'hypothèse de base qu'il n'y a pas de bloc de message enregistré dans la mémoire de transfert et que le dispositif à ruban se trouve au repos, le dispositif multiplex fonctionne suivant le mode de sélection dans lequel lors de chaque signal TS3 du cycle le circuit ET 28d (fig. 3d) fait avancer le compteur de sélection 36d d'une unité, tandis qu'ensuite le multivibrateur 32d actionne la porte 38d pour charger la sortie de ce compteur (caractère d'adresse de sélection) dans le registre "serdes" 68b. Au temps TSO suivant, les impulsions BS traversent le circuit ET 64b pour décaler ce. caractère hors du registre à travers le cir-^5 cuit ET 74-b, le circuit OU 70b et le circuit de commande 18b en vue de l'amener au câble commun 10. Â l'instant considéré, comme aucun des postes à clavier ne peut être en cours de transmission au dispositif multiplex, le signal KBR (fig. 2) est positif à tous les postes et la porte ET 46 ^0 de chacun d'eux est conditionnée pour recevoir l'adresse par son circuit récepteur 40. Ainsi pendant le temps TSO le circuit ET 46 de chaque poste envoie l'adresse de sélection par le circuit OU 44 dans le registre "serdes" 20 de ce poste. Au temps TS1 suivant le circuit ET 28 de chaque poste est examiné pour détecter la sortie du circuit de décodage 26; le poste sélectionné répond par une sortie positive à partir de son circuit de décodage, celle-ci actionnant le circuit ET 28 si le signal TAPE est positif au poste considéré. S'il en est ainsi, ce qui indique que le poste détient un bloc de message prêt à être transmis, le circuit ET 28 déclenche le flip-flop 30, de sorte que le signal KBR devient positif. Ce signal est envoyé sur le câble commun par le circuit de commande 36, de sorte que le signal KBR devient négatif à tous les postes, ce qui arrête l'opération de sélection» Si au poste sélectionné le signal TAPE n'est pas positif, l'opération de sélection se poursuit par avancement du compteur 36d au temps TS3 suivant. Transfert d'un poste au dispositif multiplex (cycle d'inscription) lorsqu'aux postes sélectionnés le circuit ET 28 reçoit un signal TAPE positif et émet une sortie au temps TS1 du cycle de sé— ^ lection, le signal KBR devient positif au poste considéré, ce qui 70 28274 39 2065692 a pour effet d'abaisser le signal KBR au niveau inférieur à tous les postes, à la façon indiquée plus haut. Gela déconditionne tous les circuits ET 46 de sorte qu'aucun autre caractère d'information ne peut être introduit dans les registres "serdes" des 5 postes. En même temps le signal KBR conditionne le circuit ET 38 du poste qui a répondu, de sorte qu'au temps To2 qui suit, l'adresse de sélection du poste enregistrée dans le registre "serdes" est décalée à partir de celui-ci et est renvoyée sur le câble commun sous forme de série d'éléments binaires à travers le circuit ET 38 10 et le circuit de commande 40» Au dispositif multiplex (fig. 3), le signal KBR est reçu au temps TS'i par le circuit récepteur 22d, après quoi les circuits ET 62b et 58b sont conditionnés tandis que les circuits ET 28d, 74b et 46d sont déconditionnés pour arrêter l'opération de sélec-15 tion et empêcher le déclenchement d'un cycle de lecture de la mémoire de transfert. Puis au temps TS2 le circuit récepteur 18b envoie le caractère d'adresse de sélection reçu en série (et qui est maintenant désigné du nom de caractère ID du poste) aux circuits ET 62b pour le charger dans le registre "serdes" 68b du dispositif 20 multiplex. Le signal OR déclenche également le flip-flop 100b de commande du cycle d'inscription en conditionnant les circuits ET 86b, 20c et 50c. En outre la sortie wR du flip-i'lop 100b conditionne le circuit ET 86ç de gauche associé au circuit OU 76ç0 Ce circuit ET reçoit également une entrée kI1 à partir de la sortie 1 de 25 la mémoire annulaire d'entrée 12e. Au temps TS3 qui suit le temps Tb2, lorsque le caractère ID de poste a été chargé dans le registre ocb, la porte 84b s'ouvre en chargeant ce caractère dans le registre c-^b. ^eu après le circuit ET 50c envoie une tension d'entrée aux circuits d'adresse 44c 30 en commandant la sortie de ces derniers vers la position d'adresse N° 1. Puis au temps TSO le multivibrateur esi déclenché pour actionner les circuits de commande d'inscription 10£ à travers le circuit El' 20c, tandis que le circuit G" v6ç laisse passer une ten-35 sion de sortie du circuit E'j s6ç de gaucne qui lui est associé, en vue d'ouvrir la porte ^2c pour accéder à l'emplacement d'enregistrement 1\T° 1 de la section rL11 de la mémoire de transfert. Cela a pour effet que le caractère ID de poste est chargé à cet emplacement. En même temps ce caractère traverse la porte 2Ca et se trou-40 ve chargé dans le registre 30ac BAD ORIGINAL 70 28274 40 2065692 Le signal TS1 suivant agit au poste à clavier (fig. 2) pour exciter le circuit ET 116 en déclenchant le multivibrateur 102 en vue de produire une impulsion KEGEN, laquelle est utilisée aux circuits de lecture de la mémoire du poste pour lire le premier ea-5 ractère d'information à partir de l'emplacement N° 1 de cette mémoire. Un instant plus tard ce caractère est présenté sur les lignes d'information et il est chargé dans le registre "serdes" à travers les circuits OU 42. Au temps TS2 suivant, le caractère en question est décalé du registre "serdes" en traversant la porte ET 58 et il est envoyé sur le câble commun par le circuit de commande 40. Au dispositif multiplex (fig. 3)i ce caractère est chargé dans le registre "serdes" 68b et au temps TSO qui suit, il est inscrit à l'emplacement d'enregistrement N° 2 de la section TM1 de la mémoire de transfert. 15 Le cycle sus-décrit est répété pour chacun des 79 cycles sui vants du système jusqu'à ce que les 80 caractères d'information aient tous été lus à partir de la mémoire du poste à clavier et inscrits dans la mémoire de transfert aux emplacements d'enregistrement R° 3 à 81 respectifs. 20 Ceci fait le signal REGEN suivant engendré par le multivibra teur 102 (fig. 2) amène le signal "81" au niveau positif et arrête le cycle de lecture de la mémoire du poste. Ce signal actionne le circuit ET 94-» de sorte que le multivibrateur 92 ouvre la porte 56 et déclenche le flip-flop 106. La porte 56 ainsi ouverte fait ^5 passer le caractère EOB de fin de bloc à partir du registre 60 à travers les circuits OU 42 dans le registre "serdes" 20. Puis au temps TS2 le caractère EOB est transmis au dispositif multiplex. Au temps TS3 suivant le circuit ET 110b (fig. 3) engendre le signal EB qui déclenche le flip-flop 98b pour déconditionaer 50 le circuit ET 20c, de sorte que les circuits de commande d'inscription 10c n'agissent pas pour inscrire le caractère EOB dans la mémoire de transfert. En outre le signal EB déclenche les flip-flops 56c et 62ç, en mettant en train l'opération de "remplissage d'espaces" au cours de laquelle des caractères d'espace (tous constitués 55 par des zéros) sont inscrits a. partir du registre 80b dans les emplacements N° 82 à 101 de la mémoire de transfert. Au temps TS1 qui suit, le multivibrateur 88 (fig. 2) du poste à clavier est déclenché pour ouvrir la porte 54, en chargeant ainsi le caractère de parité longitudinale dans le registre "serdes" 20. Ce caractè-40 re est transmis au dispositif multiplex au cours de l'intervalle 70 28274 41 2065692 TS suivant et il est écrit dans la mémoire de transfert à l'emplacement N° 102 au temps TSO qui suit. Ensuite le circuit ET 66ç est actionné au temps TS1 pour ré-enclencher le flip-flop 62ç, ce qui déclenche le multivibrateur 5 58ç pour ré-enclencher le flip-flop d'inscription 100b et déclencher le flip-flop 96b. L'impulsion TS3 qui suit ré-enclenche le flip-flop 96b en déclenchant le multivibrateur 88b pour examiner la sortie du flip-flop 38b de pointage de parité verticale et pour engendrer soit le signal OK, soit le signal TE1 suivant l'état de 10 ce flip-flop. Si l'on suppose que c'est le signal OK qui apparaît, le circuit ET 30e déclenche le flip-flop 20e du registre d'état de la mémoire de transfert en amenant au niveau supérieur la sortie DATA AV du circuit OU 21£ pour indiquer qu'un bloc de message est main-15 tenant disponible dans la mémoire de transfert. En outre le signal OK fait avancer la mémoire annulaire d'entrée 12e en mettant en action le signal hl2 et en arrêtant le signai Mil. Le signal 0K est également renvoyé par le câble commun aux postes où il est reçu par les circuits récepteurs respectifs 66 (fig. 2) pour être 20 transmis par eux aux circuits OU 34- et 120, ce qui a pour effet d' abaisser le signal KBR et de ré-enclencher tous les autres circuits de commande du clavier du poste en vue de préparer ce dernier à l'accumulation d'un nouveau bloc de message. Lorsque le signal KBR passe au niveau inférieur, le signal KBR passe au contrai-25 re au niveau supérieur à tous les postes en vue de les préparer à recevoir des adresses de sélection lorsque l'opération correspondante recommencera,, 5e-transfert automatique du clavier au dispositif multiplex et séquence de réfection d'un bloc de message -50 si au cours de l'opération de transfert du clavier au dispo sitif multiplex on détecte une erreur de parité verticale, c'est le signal TE1 qui apparaît à la fin du cycle au lieu du signal 0K. 0e signal TE1 déclenche le flip-flop 100b de commande d'inscripti on ainsi que les flip-flops 34b et ?6b, en conditionnant le eir-35 cuit ET ?bb. En outre ce signal 1E1 agit à travers un circuit OU 34d pour ouvrir la porte 38çl en introduisant ainsi dans le registre "serdes" 6fab l'adresse de sélection du poste en action. Le signal TE1 est de plus transmis aux postes par le câble co:nmun et il agit à travers le circuit OU 120 pour ramener les circuits de com-^ mande du poste en activité en vue de les préparer à un autre cycle 70 28274 42 2065692 d'introduction d'information» Le signal TE1 actionne encore le circuit ET 74 (fig. 2) du poste précité pour déclencher le flip-flop 70 en conditionnant ainsi le circuit ET 48. Il y a lieu de noter que le signal KBR est toujours positif, de sorte que les circuits 5 ET 46 sont déconditionnés à tous les postes. Au cours du temps TSO qui suit l'apparition du signal TE1, l'adresse de sélection du poste en activité est décalée hors du registre "serdes" 68b et elle traverse le circuit ET 76b et le circuit OU 70b ainsi que le circuit de commande '18b pour arriver au 10 câble commun 10. Ce dernier la conduit au cireuit récepteur 40 du poste précité pour l'amener dans le registre "serdes" 20 de celui-ci. Comme le signal 0K n'est pas apparu, le signal T1PE est toujours positif, de sorte qu'au temps TS2 suivant le signal ID du 15 poste en activité est retransmis au dispositif multiplex pour être enregistré à l'emplacement N0 1 de la section TM1 de la mémoire de transfert, ce qui a pour effet de déclencher la retransmission du bloc de message, celle-ci s'opérant ensuite exactement de la même manière que celle décrite plus haut pour le transfert initial. 20 Si à la fin de cette retransmission le signal OK apparaît, le cycle d'introduction se termine à la façon normale. Si au contraire une autre erreur de parité verticale est détectée, le circuit ET 22b est excité à la fin du cycle pour émettre le signal RE. Ce dernier est amené au circuit OU 24b en provoquant ainsi le renvoi 25 aux postes d'un signal BR par l'intermédiaire du circuit de commande 10b et du câble commun. Le signal BR est reçu par tous les postes, mais il n'actionne le circuit ET 122 (fig. 2) qu'au poste en activité (cela du fait de la présence du signal KBR). Il déclenche ainsi le flip-flop 108 30 qui émet le signal d'alarme d'erreur REEEY REC pour informer l'opératrice que le bloc de message qu'elle vient de terminer doit ê-tre redactylographié. Ce signal transmis au poste à clavier considéré est utilisé au lieu du signal OK en vue de ramener les circuits de ce poste à l'état voulu pour la ré-introduction du bloc 35 de message. Le signal BR agit encore à travers les circuits OU 120 et 34 du poste considéré pour ramener les circuits de commande de celui-ci, après quoi le signal KBR devient négatif et le signal KBR positif à tous les postes en vue de permettre la reprise de 1B opération de sélection lorsque celle-ci sera exigée par le systè-40 me. Il y a lieu de noter que la mémoire annulaire d'entrée 12e du 70 28274 43 2065692 dispositif multiplex n'est pas avancée et que le flip-flop 20e du registre d'état de la mémoire de transfert n'est pas déclenché, cela du fait que le bloc de message a été rejeté et n'est donc pas entré dans le système» La sélection reprend immédiatement puisqu' 5 il n'y a pas d'information valable à lire dans la mémoire de trans— 10 la mémoire de transfert de façon satisfaisante, le signal DATA AV devient positif en même temps que le signal KBR. Comme le dispositif à ruban n'est pas en train d'enregistrer à l'instant considéré, le signal BUS est positif. Ainsi le circuit ET 46d est immédiatement excité à la suite de l'apparition du signal OK et le flip-15 flop 44d de comraaride de lecture est déclenché en amenant le signal RD à une valeur positive. Lorsque le flip-flop 44d a été déclenché, sa sortie 0 déconditionne les circuits 2ta et 74b, en empêchant ainsi toute nouvelle opération de sélection. Le compteur de sélection 36d reste 20 bloqué à l'adresse du dernier poste sélectionné* Le signal RD positif conditionne les circuits ET 104b, 34c et 50ç, en même temps que le circuit b6c de droite associé au circuit uU 76c. Le signal SD est en outre transmis aux circuits du dispositif à ruban par un circuit de commande 16e et par un circuit récepteur !0h. Il est 25 ainsi utilisé pour conditionner les circuits ET 42f, 34f, 18i, 46h, 40h et 52i, ainsi que pour déclencher un multivibrateur à parcours unique 14h„ Au cours du temps TS3 où le signal RD devient positif, le circuit ET 50c est actionné pour amener la sortie des circuits d'adresse 44c à la position ii° 1. De meire le circuit 34f est action-30 né de son côté en amenant à la position i.° 1 la sortie des circuits d'adresse 30f. Puis au temps TSO le circuit ET 1û4b agit pour aéelenener le multivibrateur 102b en faisant; apparaître le signal ±îD1, lequel est envoyé à la mémoire de transfert, En même temps le circuit ET 35 86c de droite associé au circuit uL 7b£ est actionné pour ouvrir la porte 22c, de sorte qu'on accède a i '-^placement a'enregistrement S0 1 de la section TVi ae la mémoire de transfert en vue de la lecture. La sortie WR1 du multivibrateur 42 c engendre le signal ST1 qui explore les amplificateurs détecteurs 14c pour présenter 4-0 au registre de sortie 70ç le caractère qui a été lu, en vue de l1 fert. Transfert du dispositif multiplex au dispositif à ruban (cycle de lecture) -Si l'on suppose que le bloc de message a été enregistré dans 70 28274 «• 2065692 enregistrer et de le transmettre au dispositif à ruban à travers les circuits de commande 72c. En même temps le caractère lu est renvoyé au registre 94-b où il est également enregistré. Peu après le signal Ç/R1 excite le circuit El J4-ç pour actionner les circuits 5 10c de commande d'inscription en vue de ré-introduire ce caractère à la position d*enregistrement N° 1 de la section TM1.° Puis le signal TS1 apparaît au niveau supérieur en actionnant le circuit ET 42f et en déclenchant un multivibrateur à parcours unique 40f, après quoi les circuits de commande d'inscription 14f 10 du dispositif à ruban sont eux-mêmes actionnés pour inscrire à 1* emplacement ST° 1 de la mémoire tampon TM de ce dispositif, le caractère qui se présente aux sorties du circuit récepteur 10f» Ce premier caractère, qui est celui de poste ID, est également amené à la porte 24h, lorsqu'elle est ouverte au temps TS1 par la sortie 15 d'un circuit M! 20h. Le caractère ID est ainsi enregistré dans le registre ID 26h„ Puis au temps TS2 un flip-flop 18h est ré-enclenché en déconditionnant le circuit ET 20h de sorte que la porte 24h demeure fermée pendant tout le reste du cycle de lecture. De même la sortie d'un inverseur 22h est maintenue positive pendant tout 20 le reste du cycle. En même temps que la porte 24h est ouverte, le circuit ET 18i engendre une sortie qui ouvre la porte 10i, de sorte que le caractère de poste ID est présenté aux circuits de vérification de parité verticale. Ce caracrère est mis en série par les sorties de 25 l'anneau 12i agissant sur les circuits ET 16i, tandis que le flip-flop basculant 32i compte le nombre d'éléments binaires "1", à la façon décrite plus haut. La porte 10i s'ouvre lors de chacun des 101 premiers temps TS1 du cycle de lecture, Au cours du dernier de ces temps, le circuit ET 22i est actionné, ce qui a pour effet 30 d'inhiber le circuit ET 18i, de sorte que la porte 101 reste fermée. Lors du temps TS5 qui suit l'enregistrement du caractère de poste ID, les circuits d'adresse 44c et 30f reçoivent des impulsions à travers les circuits respectifs ET 50ç et 34f, de sorte que leurs 35 sorties s'avancent à l'emplacement d'enregistrement N° 2 respectivement de la mémoire de transfert et de la mémoire tampon du dispositif à ruban. Au temps TSO suivant, les multivibrateurs 102b et 42ç sont à nouveau déclenchés pour lire le second caractère dans la section 40 TM1 de la mémoire de transfert, après quoi ce caractère est inscrit 70 28274 45 2065692 à l'emplacement d.'enre gis trament K° 2 de la mémoire du dispositif à ruban au temps ÏS'1 suivant, simultanément le circuit ET 46b. est excité pour ouvrir la porte 44h, ce qui a pour effet que le premier caractère d'information du bloc est envoyé aux entrées du gé— 5 nérateur de parité longitudinale 32h. La porte 10i s'ouvre également pour présenter le caractère aux éléments de vérification de parité verticale. Le cycle de transfert de caractère décrit ci-dessus se répète ensuite lors de chacun des 99 cycles suivants du système, ce 10 qui a pour effet que les caractères enregistrés aux emplacements H° 3 à 10*1 de la section TM1 de la mémoire de transfert sont inscrits aux emplacements correspondants de la mémoire tampon TM du dispositif à ruban. Au temps TS3 qui suit l'enregistrement d'un caractère à l'émis placement ÎF° 101, les circuits d'adresse 30f sont avancés à la position 102. La sortie "102" du circuit 30f est amenée aux entrées des circuits ET 40h, 58i, 56i et 22i. Le premier est mis en action au temps TS1 suivant pour faire passer le caractère final (caractère de parité longitudinale) du bloc de message dans le registre 20 36h en même temps que ce caractère est enregistré à l'emplacement N° 102 de la mémoire TM. Il y a lieu de noter que la sortie du circuit ET 40h déconditionne le circuit ET 46h à travers l'inverseur 42h, de sorte que le caractère de parité longitudinale n'est pas envoyé a l'entrée du générateur correspondant 32h. En même temps 2? le circuit ET 22i agit à travers l'inverseur 20i pour déconditionner le circuit ET 18i, de sorte que la porte 10i de pointage de parité verticale est empêchée de présenter le caractère correspondant aux circuits destinés à vérifier la parité verticale. Au temps TS2 suivant, le circuit ET 56i explore la sortie du 30 comparateur 34h et déclenche le flip-flop 5^-i si cette sortie indique l'identité entre le caractère de parité longitudinale engendré et celui qui a été enregistré. Au temps TS3 suivant, le circuit ET 52i agit pour explorer la sortie 1 du flip-flop 54-i e"b celle Oduflip-llop 46i. En même temps le circuit ET 58i explore 1-a sor-35 tie 1 du flip-flop 46i et celle 0 du flip-flop 54-i. Si la sortie 0 du flip-flop 46i et la sortie 1 du flip-flop 54-i sont l'une et l'autre positives, le circuit ÏÏD 52i est actionné pour émettre le signal CHK. Au contraire si l'une ou l'autre des sorties précitées est négative, c'est le circuit ET 58i Qui entre en action pour en-40 gendrer le signal CHK, le circuit ET 52i étant inhibé. 70 28274 46 2065692 Si le signal CHK devient positif, cela indique qu'aucune erreur de parité verticale n'a été détectée au cours du transfert du bloc de message et que le caractère de parité longitudinale engendré correspondait avec celui qui avait été transmis. Cela dé-5 montre évidemment que le transfert a été correct. Ce signal CHK est envoyé à l'entrée de déclenchement du flip-flop 10g pour déterminer le début d'un cycle d'inscription sur ruban; il est d* autre part renvoyé au dispositif multiplex à travers le circuit de commande 12h et le circuit récepteur 18 e pour ré-enclencher le 10 flip-flop 20e_, faire avancer la mémoire annulaire de sortie 14-e et ré-enclencher le flip-flop de contrôle de lecture 44d. Le signal en question est également utilisé dans le dispositif à ruban pour déclencher le flip-flop 80i en vue de faire passer le signal BUS à une valeur négative, ce qui indique que la mémoire TM du dispo-15 sitif en question est occupée (elle est en fait utilisée pour fournir l'information aux circuits d'enregistrement pendant l'opération d'inscription sur ruban) et qu'elle ne peut donc pas accepter de nouvelles données d'information^ Re-transfert automatique du dispositif multiplex 20 au dispositif à ruban et séquence de réfection d*un bloc — Si au cours du transfert d'un bloc de message entre le dispositif multiplex et le dispositif à ruban, l'on vient à détecter une erreur de parité verticale ou longitudinale, c'est le signal 25 CHK qui est engendré au lieu du signal CHK. Ce signal CHK déclenche le flip-flop 64-i en vue d'enregistrer le fait que la première tentative de transfert du bloc s'est heurtée à un échec. Il est é-galement envoyé à travers le circuit OU 48h pour vider le registre 36S1 et à travers un circuit OU 16h pour déclencher le flip-flop 18h; "30 Cousue à ce moment le signal CHK. n'a pas été émis, le flip-flop 44-d de commande de lecture reste déclenché tandis que le signal RD demeure au niveau supérieur. Le système reste donc au mode de lecture et les circuits d'adresse 44c et 30f continuent leur cycle pour effectuer une seconde transmission du même bloc de message à par— 35 tir de la section TM1 de la mémoire de transfert vers la mémoire tampon îL du dispositif à ruban. Ce transfert est effectué d'une manière identique à celle qu'on vient de décrire. Si à la fin de cette seconde opération de transfert le signal GHE apparaît, pour indiquer que l'opération a été satisfaisante, le,.flip^fJ,op 64i est ré-enclenché et le processus continue de façon 70 28274 4? 2065692 normale par la mise en train d'un cycle d'inscription sur ruban0 Au contraire si le signal CHK est à nouveau engendré, le circuit ET 66i est actionné pour émecbre le signal ~£ùet, Ge dernier déclen-cne le flip-flop a1alarme ?2i, arrête le signal EUS en déclenchant 5 le flip-flop fcOi, et déclenche d'aatre part le flip-flop 6bi. Le signal ALR engendré par le flip-flop 72i est renvoyé au dispositif multiplex pour actionner le voyant indicateur d'erreur 10e et pour ré-enclencher le flip-flop 44d. Le signal TE2 est de son côté renvoyé au dispositif multiplex par le circuit de commande 1.2h et le 10 circuit récepteur loe, il traverse le circuit OU 11e_ pour ré-enclencher le flip-flop 20e et enfin il agit par ce même circuit OU 11e pour faire avancer la mémoire annulaire de sortie 14e. Ge même signal ïi2 actionne en outre le multivibrateur 53d et il est appliqué par le circuit OU 24b pour être renvoyé aux postes sous 15 la forme du signal BR. La sortie du multivibrateur 53i ouvre la porte 40d de sorte que le caractère de poste ID associé au bloc de message qui a été transmis de façon erronée, est chargé dans le registre "seraes" ôbb à partir du registre 30a. Le signal T£2 déclenche enfin le flip-flop p2d pour conditionner le circuit ET 72b 20 au temps TSO suivant en vue de permettre la transmission du caractère ID vers les postes. A ces postes (fig. 2) le signal 3R agit en coopération avec.-le signal KBR pour actionner dans chacun d'eux le circuit ET 130 en déclenchant le flip-flop 114- correspondant et en conditionnant 25 le circuit ET 126 qui lui est associée Immédiatement après, lorsque le caractère ID est transmis aux postes sous forme d'adresse de sélection, celui identifié par cette adresse émet une sortie à partir de son circuit de décodage 26. Celle-ci actionne le circuit ET 126 pour déclencher le flii.-flop 112 correspondant. Le circuit 50 £T 124 est ainsi conditionné, de sorte oue lorsque le signal TAPE devient positif à la fin du bloc u.e message que l'opératrice est en train d'introduire dans le système, le flip-flop 110 est déclenché pour mettre en action sur le clavier I'alarme "Redactylographiez l'enregistrement précédent". 55 Au temps TS2 qui suit l'é-isaiun or. sL^'ïhI ..-Zi:, ib flip-flop 88i (figo 5) est ré-enclenché, ce qui déclenche le wiivivierateur 90i en ramenant le signai BuS à une va_=ur positive et en arrêtant le signal a'alarme AL-R. Le flip-flop ïvx est en outre ré-enclenché et le registre 26h est vidé. .au ter ps I}33 qui suio, le circuit ET ^ 86i transmet le signal BUS de niveau supérieur au dispositif multi— — -—fm BAD ORIGINAL 70 28274 48 2065692 plex dans lequel il conditionne en partie le circuit M! 46d„ [Toutefois comme le flip-flop 20e a été ré-enclenché par le signal TE2, tous les flip-flops du registre d'état de la mémoire de transfert se trouvent à l'état ré-enclenché et le signal DATA AV est négatif. 5 le système reprend donc l'opération de sélection. Cycle d'inscription sur ruban et pointage par lecture après inscription -Lorsque le signal CHK déclenche le flip-flop 10g, la sortie 1 de ce dernier déclenche à son tour le multivibrateur 12g en en— 10 gendrant une impulsion destinée à mettre en marche le moteur 30g et à déterminer la mise en action de la lecture du bloc de message à partir de la mémoire tampon TM. Le début de cette lecture est légèrement retardé par le cirôuit à retard 16g en vile de permettre au moteur d'accélérer le ruban T pour l'amener à la vitésse d'en-15 registrément voulue. - Un instant après le circuit ET 5^Ê déclenche le flip-flop 50g de commande d'inscription sur ruban en émettant le signal INC. Ce signal conditionne les circuits ET 46g et 22g, ainsi d'ailleurs que le circuit ET 3^-f. Puis chaque impulsion TSO actionne le cir-20 cuit 46g pour déclencher le signal RD2 ainsi que les impulsions d* exploration et d'inscription STE2 et WR2 qui le suivent après Tin temps imposé par les circuits à retard respectifs 38g et 40g. Le circuit ET? 22g amène le signal WR2 aux circuits 20g de commande de la tête d'inscription pour enregistrer dans le registre d'inscription 48f 25 le caractère qui a été lu à partir de la mémoire TM. Ce cycle de lecture de mémoire se répète 102 fois pour assurer l'enregistrement de la totalité du bloc de message sur le ruban. Lorsque cet enregistrement est terminé, la sortie 102 des circuits d'adresse 30f actionne le circuit ET 52g en ré-enclenchant 5° le flip-flop 50g et en déclenchant le multivibrateur 56g. Cela a pour effet de déclencher le flip-flop 58g en amenant le signal RC à la valeur positive et en mettant par conséquent en action les amplificateurs 18g de sortie de la tête de lecture. Le ruban continuant à avancer, chaque caractère est lu sur lui en provoquant 55 l'émission d'une impulsion SPE à partir du multivibrateur 60f. Cette impulsion SPE fait entrer chaque caractère dans le registre de lecture 56f, fait avancer les circuits d'adresse 30f et déclenche la séquence des impulsions HD2, STR2 et WH2 à partir de la sortie du multivibrateur 42g» ^ Ainsi lorsque chaque caractère est lu à partir du ruban, le 70 28274 49 2065692 caractère correspondant de la Croire TM est lu dans le registre 46f et comparé avec le précédent dans le comparateur 54f. Tout défaut d'identité actionne le circuit ET 26f pour déclencher le flip-flop 20f. 5 Après eue le dernier caractère du bloc ait été lu à partir du ruban, 1^. sortie ïi° 102 des circuits d'adresse 30f actionne le circuit ET 60g pour ré-enclencner le flip-flop 58g en déclenchant le multivibrateur 36g qui émet le signal STP, lequel arrête le moteur d'entraînement 30g. Ce signal explore en outre les circuits ET 22f 10 et 24f et si l'opération de pointage par lecture après inscription a été satisfaisante, ce dernier émet le signal GOM qui ré-enclenche le flip-flop 80i et ramène le signal BUS à son niveau supérieur en vue de préparer le système pour le cycle de lecture suivant. 15 Remise en état à la suite d'une erreur de lecture après inscription — Si le signal STP déclencne une sortie à partir du circuit ET 22f, le signal RB qui en résuite constitue l'indication d'une erreur de lecture après inscription. Ce signal déclenche le flip— 20 flop i&f qui actionne le voyant lof a'alarme d'erreur du dispositif à ruDan. le signai RB déelenene en outre le flip-flop 72i en engendrant ainsi le signal ALR, lequel est renvoyé au dispositif multiplex où il actionne ie voyant 10e d'alarme d'erreur. Etant donné que le signal C0k n'a pas été émis, le flip-flop fcOi reste 25 déclenché et le signal BUS demeure au niveau inférieur. Cela a pour effet de déconditionner ie circuit ET «^d et d1empêcher la mise en train ae tout nouveau cycle ae lecture. i.ien que tout nouveau cycle ae lecture soit impossible, ceux de sélection et d'inscription ne sent pas inhioés, ae sorte que le 30 système continue à sélectionner les postes a clavier et à charger les blocs ae message dans la mémoire de transfert, .jusqu'à épuiser la capacité de celle-ci. a ce moment le système ne peut plus fonctionner aussi longtemps qu'un surveillant n'est pas intervenu pour exécuter certaines procédures ae remise wr. è •;%>.& au aie-positif à ru-35 ban. Ces procéaures exigent au .surveiXiant ou1 il prenne note au poste d'origine de chaque bloc de message enregistré dans la mémoire de transfert et dans la mémoire tar.oon au dispositif précité» Cela s'effectue par lecture aes aff louages 30n et 4Ca u caractère de poste ID. Le surveillant peut aonc alerter les opératrices des pos-40 tes à clavier intéressés au cas on les blocs ae message ne pour RAD 70 28274 50 2065692 raient plus être transférés des mémoires sur le ruban» Après avoir noté l'identification du poste a'origine des blocs de message, le surveillant actionne l'interrupteur à bouton-poussoir 26i pour faire avancer le ruban d'une distance correspondant 5 à un bloc de message et pour effacer le bloc qui a été enregistré de façon erronée. A la fin de cette opération le multivibrateur 30i engendre le signal EST, lequel est utilisé pour ré-enclencher les flip-flops 80i et 72i. Cela à pour effet de ramener le signal BUS à son niveau supérieur et d1 arrêter le signal AT.T?- Le système 10 peut ainsi reprendre son fonctionnement, et comme la mémoire de transfert est remplie à sa pleine capacité, celui-ci passe immédiatement au mode de lecture par déclenchement du flip-flop 44d. Après qu'un bloc de message ait été transmis de la mémoire de transfert à la. mémoire tampon du dispositif à ruban, le système 15 passe à un cycle drinscription sur ruban. Comme le signal BÏJS est au niveau inférieur au.cours de ce cycle, la sélection reprend. Dès que le signal COM apparaît pour indiquer la fin d'un cycle -satisfaisant d'inscription sur ruban, le signal BUS revient au niveau supérieur, de sorte que la sélection s'arrête, le système revenant 20 à un cycle de lecture pour transférer un autre bloc de message de la mémoire de transfert à la mémoire tampon du dispositif à ruban. Dans certains genres d'applications il peut être désirable de simplifier le système en éliminant l'opération automatique de "sélection d'erreur" qui, dans la forme d'exécution décrite ci-des-25 sus, entre en action lors de la détection de deux transferts erronés du même bloc de message entre le dispositif multiplex et le dispositif à ruban. Pour simplifier cette opération l'on peut utiliser les mêmes processus d'alarme d'erreur et de remise en état que ceux employés dans la forme d'exécution sus-décrite lors du 30 pointage par lecture après écriture. En d'autres termes les circuits automatiques de ré-enclenchement, comprenant le flip-flop 88i et le multivibrateur à parcours unique 90i peuvent être éliminés, ce qui a pour effet que le flip-flop 8Qi demeure à 18 état déclenché après émission du signal d'erreur ÏE2. Dans ces conditions le sys~ 35 tème reste "en suspens" comme dans la situation d'erreur de lecture après inscription décrite plus haut. Avec une telle modification du système, le signal Tri? ne peut plus être utilisé au dispositif multiplex pour ré-enclencher le registre d'état de la mémoire de transfert, étant donné que cela 40 viderait le registre 30a de caractère ID avant que le surveillant 70 28274 51 2065692 n'ait eu la possibilité de relever le poste d'origine du bloc de message erroné. Dans ce cas d*erreur-correspondant au signal TE2, la fonction de ré-enclenchement du registre d'état de la mémoire de transfert doit être reprise par le signal RS'T de façon à ce qu' 5 elle soit liée à l'opération de ré-enclenchement manuelle. En outre il serait cou de prévoir cinq voyants a'affichage commandés par les signaux MOI à M05> ae la mémoire annulaire de sortie pour permettre à l'opératrice de savoir lequel des affichages 40a est applicable au message erroné. Enfin il y aurait lieu de prévoir 10 des moyens d'inhibition pour empêcher l'effacement d'un bloc de message- lorsque 1'-interrupteur 26i est actionné en situation d'erreur TE2o ■ 11 doit d'ailleurs être entendu que la description qui précède n'a été donnée qu'à "titre d'exemple et qu'elle ne limite nulle-15 ment le domaine de l'invention dont on ne sortirait pas en remplaçant les détails d'exécution décrits par tous autres équivalents. 70 28274 52 2065692 REVENDICATIONS- 1. Système de transfert de données d'information en vue de transmettre à un unique poste de traitement un message provenant 5 de l'un quelconque d'un certain nombre de postes d'entrée, caractérisé en ce qu'il comprend en combinaison : - une mémoire de transfert renfermant un nombre de sections d'enregistrement de message moindre que celui des postes d' entrée, cette mémoire ne comportant qu'un unique Jeu de lignes d' 10 entrée commun à toutes les sections, un unique jeu de lignes de sortie également commun à toutes les sections et un unique circuit d'adresse assurant à chaque instant l'accès à l'une des sections, à la fois pour les opérations d"entrée et pour celles de sortie; - des moyens de chargement propres à transmettre pério- 15 diquement des demandes de sélection aux postes d'entrée en vue de déclencher le transfert d'un message de l'un d'eux à la mémoire précitée; - des premiers moyens d'état propres à engendrer un signal correspondant indiquant la présence d'au moins un message dans 20 la mémoire; - des moyens de demande émettant un signal correspondant pour demander l'envoi d'un message au poste de traitement; - des moyens de déchargement propres à transférer un message de la mémoire de transfert au poste de traitement, ces moyens 25 comportant des dispositifs de blocage destinés à inhiber le fonctionnement des moyens de chargement précités pendant celui desdits moyens de déchargement; - et des moyens de contrôle destinés à déterminer la condition des moyens d'état et des moyens de demande juste avant le 30 déclenchement d'une demande de sélection et à actionner les moyens de déchargement en réponse à la coïncidence des signaux d'état et de demande. 2. Système suivant la revendication 1, caractérisé en ce qu' il comprend en outre : 55 - des seconds moyens d'état propres à engendrer un se cond signal correspondant destiné à indiquer qu'il n'existe pas de section d'enregistrement vide dans la mémoire de transfert ; - et des moyens pour inhiber le fonctionnement des moyens de chargement en réponse à ce second signal d'état,, 40 3. Système suivant la revendication 1, caractérisé en ce qu! 70 28274 53 2065692 il comprend en outre : - des premiers moyens d'erreur propres à "vérifier 1*exactitude de chaque transfert de message entre un poste d'entrée et la mémoire, ces moyens émettant un signal OK lorsque le transfert 5 a été satisfaisant et au contraire un signal TE1 lors de la détection d'un transfert erroné: - des moyens de verrouillage prévus à chaque poste d'entrée pour bloquer l'accumulation d'information à ce poste au cours de l'opération de transfert; 10 - et des moyens de dégagement prévus à chaque poste pour mettre hors d'action lesdits moyens de verrouillage en réponse au signal OK précité. 4-. Système suivant la revendication 3» caractérisé en ce qu' il comprend en outre des moyens propres à déclencher un nouveau 15transfert du message en réponse au signal TE10 5. Système suivant la revendication 4-, caractérisé en ce qu' il comprend en outre: - des moyens incorporés aux premiers moyens d'erreur précités pour émettre un signal 3K lors de la détection de deux trans- 20ferts de message succès3ifs non satisfaisants à partir du même poste; - et des moyens prévus à ce poste, qui agissent en réponse au signal Eli précité pour y déclencher une indication d'alarme et pour actionner les moyens de dégagement» 25 6. Système suivant la revendication 3» caractérisé en ce que la mémoire de transfert comprend encore i - un circuit de portes pour chacune des sections d'enregistrement de message de cette mémoire, ce circuit étant destiné à transmettre respectivement les sorties du circuit d'adresse à ces 30 sections; - un circuit sélecteur susceptible d'avancer par saccades et dont les sorties commandent chacun des circuits de portes précités, ces sorties étant exclusives les unes des autres; - et des moyens reliant les premiers moyens d'erreurs à 35 ce circuit sélecteur de manière aue chaoue signal OK commute l'état de sortie de ce dernier. 7» Système suivant la revendication 1, caractérisé en ce qu' il comprend en outre : - des seconds moyens d'erreur propres à vérifier l'exac-40 titude de chaque transfert de message entre la mémoire et le poste bad original 70 28274 5* 2065692 de traitement, ces moyens émettant un signal CHK lors d'un transfert correct et un signal CHK lors de la détection d'un transfert non satisfaisant; - et des moyens répondant au signal CHK pour mettre îiors 5 d'action les dispositifs de "blocage des moyens de déchargements 8. Système suivant la revendication 7, caractérisé en ce qu1 il comprend en outre des moyens répondant au signal flTTK pour déclencher un nouveau transfert du message considéré., 9. Système suivant la revendication 8, caractérisé en ce qu* 10 il comprend en outre î - des moyens incorporés aux seconds moyens d'erreur pour émettre un signal TE2 lors de la détection d& deux: transferts de message successifs non satisfaisants à partir de la mémoire^ - et des moyens répondant à ce signal TE2 pour déclen— 15 cher une indication d'alarme et pour mettre hors d'action les dispositifs de blocâgeo 10. Système suivant la revendication 3, caractérisé en ce que la mémoire de transfert comprend en outre ï - un circuit de portes pour chacune des section d'enre-20 gistrement de message en vue de transmettre respectivement les sorties du circuit d'adresse à ces sections; - un circuit sélecteur susceptible d'avancer par saccades et dont les sorties commandent chacun des circuits de portes précités, ces sorties étant exclusives les unes des autres; 25 - et des moyens reliant les seconds moyens d'erreur à Ge circuit de manière que chaque signal CHK commute l'état de sortie de celui-ci. 11„ Système de transfert de données d'information en vue de transmettre à un poste de traitement unique un message provenant 30 de l'un quelconque d'un certain nombre de postes d'entrée, caractérisé en ce qu'il comprend en combinaison s - une mémoire de transfert; - des moyens prévus à chaque poste d'entrée pour indiquer quand un message complet y a été accumulé^ 35 - des moyens répondant aux moyens précédents pour relier le poste considéré à la mémoire de transfert et pour transférer le™ dit message à celle-ci; - des moyens pour transmettre avec le message un signal codé identifiant le poste; 40 - des moyens de blocage propres à inhiber toute nouvelle 70 28274 55 2065692 accumulation de données de message au poste considéré pendant l1 opération de transfert ; ~ des moyens pour débrancher ce poste et mettre hors d' action les moyens de blocage lorsque l'opération de transfert est k terminée, ae naniere qu'il soit à nouveau liore d'accumuler de y nouvelles données de message ; - des moyens entrant en action à la suite des précédents pour transférer ledit message de la mémoire au poste de traitement; 10 - des moyens d'erreur destinés à vérifier l'exactitude au transfert à partir de la mémoire et à émettre un signal d'alarme lors de la détection d'une erreur; - et des moyens répondant audit signal d'alarme pour permettre l'indication de la condition d'erreur au poste identifié '\tj par le signal codé d'identification qui accompagne le message. 12. Système de transfert de données d'information en vue de transmettre à un unique poste de traitement un message provenant de l'un quelconque d'un certain nombre de postes d'entrée, caractérisé en ce qu'il comprend en combinaison : 20 ~ mémoire de transfert; - des moyens propres à trsnsnettro périodiquement une adresse a.e sélection a chacun de soit s postes d ' entrée pour situer un poste prêt à transmettre un message complet; - des moyens pour transférer ce message à la mémoire de 2p transfert avec un signal codé d'identification au poste; - des moyens destinés à détecter les erreurs dans la transmission du message à la mémoire et au oc-ste de traitement ; - et des moyens répondant aux moyens d'erreur précédents lors de la détection d'une erreur, pour amener les .moyens sélec- 50 teurs à transmettre aux postes d'entrée vai-ï tresse de sélection dérivée du signal codé d'identification accompagnant le message, de manière que le poste qui & tr-^ns^is cexui-oi soit averti de i' erreur» 15. Système suivant lu r-er- :ir.ii^'-tioi.- 'i.-, iar.-r.cTéri.sé 311 ce 55 que les moyens d'erreur comprennent aes „'.cyei.-c pr,;7r--js à transmettre un signal Bii â chacun ass poster l'er.c.-js lors de la détection d'une erreur, et en ce aue onaque : este 11 entrée co^r or te aes moyens bistables susceptibles d'être déc_encj.és par signal -.ii:, des moyens de décodage prorres à être ^;is en condition 0.9 fonctionne— 40 ment par les moyens bistables précités lorsque ceux-ci se trouvent W" ™ ""I* BAD ORIGINAL 70 28274 56 2065692 à l'état déclenché, en vue d'interpréter l'adresse de sélection dérivée du signal codé d'identification, et des dispositifs d'alarme répondant à une sortie desdits moyens de décodage. 14. Système suivant la revendication 12, caractérisé en ce 5 qu'il comprend en outre des moyens pour afficher le code d'identification de poste qui accompagne chaque message enregistré dans la mémoire de transfert» 15. Système de transfert de données d'information en vue de transmettre à un unique poste d'-enregistrement un message prove- 10 nant de l'un quelconque d'un certain nombre de postes d'entrée, caractérisé en ce qu'il comprend en combinaison : - une mémoire dè transfert; • " ' ■- - une mémoire tampon prévue âu poste d-'.enregistrement; "" - des moyens pour transférer périodiquemënt des messa- 15 ges des postes d'entrée à la mémoire de transfert, chacun de ces messages renfermant un signal codé d'identification de poste; - des moyens pour transférer périodiquement des messages de la mémoire de transfert à la mémoire tampon; - des moyens entrant en action lors de la fin de chacun 20 des transferts précités pour enregistrer sur un support d'enregistrement le message renfermé par la mémoire tampon; - des moyens d'erreur propres à vérifier l'exactitude de l'opération d'enregistrement précitée;, - des dispositifs d'alarme répondant auxdits moyens 25 d'erreur lors de la détection d'une erreur pour, déclencher une indication d'alarme et pour inhiber le transfert de messages à partir de la mémoire de transfert; - \ ; - et des moyens d'affichage propres à afficher le signal codé d'identification de poste enregistré dans la mémoire tampon. 50 15. Système suivant la revendication 15, caractérisé en ce qu' il comprend en outre des moyens supplémentaires d'affichage pour afficher l'es signaux codés d'identification de poste qui accompagnent les messages enregistrés dans la mémoire de transfert. 17„ Système suivant la revendication 15, caractérisé en ce 35 qu'il comprend en outre des moyens pour effacer le dernier message enregistré sur le support d'enregistrement et pour mettre hors d' action les dispositifs d'alarme»