L'invention concerne un convertisseur analogique-numéri-- que destiné à convertir un signal analogique en échantillons codés à N bits et comprenant à entrée un codeur à double pente opérant par conversion amplitude durée et comptage d'impulsions d'horloge et fournissant un certain nombre P de bits de plus fort poids des échantillons codés, des moyens associés audit codeur étant prévus pour mettre en mémoire, après chaque durée de codage du codeur à double pente, un signal résiduel correspondant à l'erreur de quantification. Les convertisseurs analogique-numérique sont utilisés, par exemple, pour convertir des signaux de téléphonie-ou d'autres signaux sonores en vue d'un traitement numérique ultérieur. On sait que dans un codeur à double pente, durant chaque période de conversion, on charge la capacité d'un circuit intégrateur avec un courant proportionnel à la tension à convertir pendant une durée fixe qui constitue la durée d'échantillonnage du signal analogique, puis à la fin de cette durée fixe, on décharge la capa- cité à courant constant. Un circuit comparateur détecte le passage par une tension de seuil, usuellement égale à zéro, de la tension aux bornes de la capacité. La durée variable de cette décharge jus qutà zéro est mesurée par un compteur binaire d'impulsions d'horloge, qui fournit directement la valeur codée en binaire du signal analogique pendant la durée d'échantillonnage. Du fait que le signal analogique est intégré pendant la durée d'échantillonnage, un codeur de ce type a des qualités d'autoprotection contre le bruit pouvant affecter le signal analogique. Mais si l'on veut coder le signal analogique avec une fréquence d'échantillonnage et un nombre de bits élevés, le codeur à double pente nécessite à la fois un comparateur de haute précision et une fréquence d'horloge élevée, ce qui n'est pas compatible avec un coût de réalisation faible Pour pallier cet inconvénient, on a proposé dans le brevet nO 2 029 837 déposé au nom de la demanderesse, de coder le signal analogique au moyen de deux codeurs 6 double pente opérant suc cessivement pendant chaque période de conversion Le premier codeur travaille comme indiqué ci-dessus sur le signal analogique à conver- tir et est adapté pour fournir un certain nombre de bits de plus fort poids de chaque échantillon ; le second codeur travaille sur un signal résiduel correspondant à terreur de quantification du pret mier codeur et est adapté pour fournir les bits de plus faible poids de chaque échantillon. Un tel dispositif de codage dit à quatre pentes est tout à fait satisfaisant pour coder par exemple avec une précision de 12 bits un signal téléphonique échantillonné à 8 KHz : le comparateur de chaque codeur est d'un type standard et la fréquence d'horloge réduite à environ 2 MHz permet la réalisation économique des codeurs sous forme intégrée, en technologie MOS par exemple. Or, certains signaux analogiques ont besoin d'un codage encore plus précis avec une fréquence d'échantillonnage plus élevée. Par exemple, pour les signaux sonores de qualité radiodiffusion on exige un codage à 14 bits avec une fréquence d'échantillonnage de 32 KHz. Pour respecter ces exigences, la fréquence d'horloge dans un dispositif de codage à quatre pentes devrait être de plusieurs dizaines de MHz, ce qui conduirait à l'utilisation de circuits logiques coûteux et à forte consommation. Les exigences de précision et d'économie sont également difficiles à satisfaire avec d'autres convertisseurs connus, basés sur un principe de pesée, par comparaison du signal à convertir avec des signaux de référence formant une botte de poids". Ce genre de convertisseurs offre des avantages de rapidité, mais il est relativement sensible au bruit et n'est pas économique pour un codage dépassant 12 bits, par suite de la difficulté de réalisation de sources de signaux de référence suffisamment précises. La présente invention a pour but de fournir un convertisseur analogique-numérique à la fois trés précis, rapide et conoFi- que, pour résoudre par exemple le problème du codage des signaux sonores de radiodiffusion. Conformément à l'invention, un convertisseur analogiqueZnu- mérique destiné à convertir un signal analogique en échantillons codés à N bits et comprenant à l'entrée un codeur à double pente fournissant P bits de plus fort poids des échantillons codés et muni de moyens pour mettre en mémoire un signal résiduel correspondant à l'erreur de quantification, est caractérisé On ce que ce signal r- siduel est appliqué par l'intermédiaire d'un amplificateur d'adaptation à un second codeur du type à pesée, agencé pour fournir au moins les N-P bits de plus faible poids des échantillons codés. Dans un système conforme à l'invention, destiné à convertir plusieurs signaux analogiques, on utilise des codeurs à double pente d'entrée recevant ces signaux analogiques et un seul codeur à pesée qui travaille en partage des temps pour coder les signaux résiduels fournis par les codeurs à double pente. La description suivante en regard des dessins annexés, le tout donné à titre d'exemple, fera bien comprendre comment l'invention peut entre réalisée. La figure 1 est un schéma du convertisseur de l'invention. La figure 2 est un diagramme qui représente en fonction du temps la tension aux bornes du condensateur d'intégration du convertisseur de la figure 1 et qui montre les différentes phases de son fonctionnement. La figure 3 est un schéma d'un systéme convertisseur, destiné à convertir plusieurs signaux analogiques. Le convertisseur analogique-numérique de l'invention montré sur la figure 1 comporte à entrée un codeur à double pente 1, du type décrit par exemple dans le brevet français précité nO 2 029 837. Le signal analogique présent à l'entrée 2 de ce codeur est appliqué, via le condensateur 3, à la prise intermédiaire d'un pont de résistances 4 et 5 dont les extrémités sont au potentiel zéro et à un potentiel positif. Le signal à cette prise intermédiaire, qui est en fait le signal traité par le codeur, a ainsi toujours une polarité positive. Il peut être appliqué par l'intermédiaire du circuit interrupteur 6 à un circuit intégrateur constitué par une résistance 7 en série avec un condensateur 8, ce dernier étant con nacté entre la sortie et l'entrée de l'amplificateur 9.On peut appliquer également au circuit intégrateur une tension continue de ré florence négative - VZ par l'intermédiaire du circuit interrupteur 10, ou une tension égale à zéro par l'intermédiaire du circuit interrupteur 11. Par ailleurs le condensateur 8 du circuit intégrateur peut être court-circuité par le circuit interrupteur 12. Le signal de sortie du circuit intégrateur est appliqué à une entrée du circuit comparateur 13 dont l'autre entrée reçoit une tension de référence, égale par exemple à zéro. Le signal de sortie du comparateur 13 est utilisé dans un circuit de commande 14 qui reçoit également des impulsions d'horloge du générateur 15 et des impulsions appelées IT qui, chacune, définissent le début de chaque cycle de conversion du signal analogique. Ce circuit de commande 14 constitué à base de circuits logiques, fournit les signaux logiques P1, P2, P3 P4 commandant les circuits interrupteurs 6, 10, 11, 12, de la façon décri te par la suite. Il est également relié au compteur 16, pour commander l'intervalle de temps pendant lequel ce compteur compte les impulsions d'horloge du générateur 15. Tous les circuits interrupteurs, représentés pour simplifier sous forme de contacts, sont des interrupteurs électroniques. Le fonctionnement de ce codeur d'entrée, décrit dans le brevet précité, est brièvement rappelé ci-après. Sur la figure 2, on a représenté en fonction du temps la tension VC aux bornes du condensateur 8 du circuit intégrateur. L'instant to est le début d'un cycle de conversion quelconque dont la durée est T. Le condensateur 8 étant supposé initialement déchargé par la fermeture de l'interrupteur 12, à l'instant to l'interrupteur 6 se ferme pendant une durée fixe T7 qui est la durée d'échantillonnage du signal analogique, les autres interrupteurs 10, 11, 12 étant ouverts. Le condensateur 8 se charge et la tension Vç à ses bornes croît linéairement.A l'issue de la durée T1 l'interrupteur 6 est ouvert, l'interrupteur 10 est fermé, le condensateur 8 se décharge à courant constant, et la tension VC d'abord positive décrott linéairement en passant par zéro. La durée t de décroissance jusqutà zéro de la tension Vç est proportionnelle à l'amplitude de l'échantillon du signal analogique pendant la durée T1. Cette durée 2 est mesurée par le compteur binaire 16 qui, sous la commande du circuit 14, compte les impulsions d'horloge du générateur 15 à partir de la fin de la durée T1 > jusqu'à l'instant t1 de passage par zéro de la tension VC, passage par zéro détecté par le comparateur 13.Finalement le nombre binaire fourni par le compteur 16 represente la valeur codée de l'échantillon du signal analogique. La durée variable t a une valeur maximum correspondant à l'amplitude maximum du signal analogique et l'on réserve une durée fixe de codage T2 compatible avec la valeur maximum de t. Comme dans le brevet précité, on limite la fréquence des impulsions d'horloge à une valeur relativement faible (par exemple 2 MHz), compatible avec un faible coat de réalisation des circuits du compteur 16, de sorte que le compteur 16 fournit seulement P bits correspondant aux bits de plus fort poids des échantillons codés alors que l'on désire obtenir un codage à N bits : P Comme on l'a expliqué dans le brevet précité, ce signal résiduel est la tension aux bornes du condensateur 8 à l'instant t2 (voir figure 2) de l'impulsion d'horloge qui suit l'instant t1 où la tension Vc décroissante aux bornes de ce condensateur passe par zéro. A partir du signal de basculement du comparateur 13 à l'instant t1 et à partir du signal d'horloge du genérateur 15, le circuit 14 commande à l'instant t2, d'une part l'ouverture de l'interrupteur 10 qui arrente la décharge du condensateur 8 et d'autre part la fermeture de l'interrupteur 11.Le signal résiduel recherché est finalement la tension par rapport à zéro à la sortie de l'amplificateur 9 de l'intégrateur, et cette tension est conservée à partir de l'instant t2, (grâce au condensateur 8) tant que l'interrupteur Il est fermé. On a proposé précédemment de coder ce signal résiduel, après un traitement approprié, au moyen d'un second codeur, du type à double pente, fonctionnant de façon analogue au premier codeur pendant le reste du temps de chaque cycle de conversion T. il est avantageux dans ce cas, du point de vue de la réduction de la fréquence d'horloge nécessaire, que les deux codeurs fournissent le même nombre N de bits en travaillant chacun pendant la moitié 2 de 2 2 la durée de chaque cycle de conversion. Comme on l'a indiqué ci-dessus, lorsque la précision et la fréquence d'échantillonnage requises sont particulièrement élevées, ce système demande une fréquence d'horloge trop grande pour une réalisation économique. La présente invention fournit le moyen de résoudre ce problème et à cet effet le signal résiduel présent à la sortie de l'amplificateur 9 est appliqué, par l'intermédiaire du circuit interrupteur 17 commandé par un signal de commande P5 issu du circuit 14, à une entrée de l'amplificateur adaptateur 17 muni à cette entrée des deux résistances 19 et 20, cette dernière montée en cnntre-réaction étant variable pour faire varier le gain de l'amplificateur. L'autre entrée de l'amplificateur est reliée à la prise d'un pont de résistances 21 et 22 dont les deux extrémités sont au potentiel zéro et à un potentiel positif. La résistance 21 est variable pour déca ler la tension de sortie de l'amplificateur.Cette tension de sortie est appliquée, comme signal à coder, à un codeur 23 du type à pesée, agencé pour coder le signal à son entrée avec Q + 1 bits et pour fournir le complément du nombre résultant de ce codage. Le second codeur 23 qui peut être d'un type quelconque à pesée, est dans l'exemple de la figure 1, un codeur connu, du type à approximations successives. Il comporte essentiellement un comparateur 25 dont une entrée reçoit le signal à coder, un ensemble logique 26 qui, en fonction de la sortie du comparateur, commande successivement des sources de signaux de référence contenues dans le décodeur 27. La sortie de ce décodeur est connectée à l'autre entrée du comparateur 25. Les P bits fournis par le codeur 1 à double pente sont appliqués à l'additionneur 24 comme les bits de plus fort poids d'un nombre à N bits. Les Q + 1 bits fournis par le second codeur 23 à pesée sont appliqués à l'additionneur 24 comme les bits de plus faible poids d'un nombre à N bits. La sortie de l'additionneur 24 fournit les échantillons codés à N bits désirés. Le fonctionnement de cette seconde partie du converti s- seur de l'invention que lton vient de décrire est le suivant : le signal résiduel emmagasiné dans le condensateur 8 à l'instant t2, y reste en mémoire d'abord jusqu'à la fin de la durée T2 réservée au codage par le codeur à double pente 1, puis pendant la durée T3 réservée au codage par le codeur à approximations successives 23. Cette durée T3 de codage est produite par la fermeture de l'interrupteur 17. A la fin de la durée T3, les interrupteurs 17 et 17 sont ouverts tandis que l'interrupteur 12 est fermé pendant une durée T4 allant jusqutà la fin de la période T de conversion et suffisante pour décharger complètement le condensateur 8. Un autre cycle de conversion peut alors recommencer. Les deux réglages de l'amplificateur d'adaptation 18 auquel est appliqué le signal résiduel pendant la durée T3 sont effectués de la façon suivante : Dans la position de repos du convertisseur (signal à convertir égal à zéro), on règle par la résistance 21 le signal de sortie de l'amplificateur 18, de façon que le changement du bit de plus fort poids du codeur 23 se produise au milieu de l'échelle allant de O à 2Q+1 de ce codeur. On règle ensuite par la résistance 20, le gain de l'amplificateur 18, de façon que la varation maximum du signal résiduel qui correspond au bit de plus petit poids des P bits fournis par le codeur 1, produise un balayage de 2Q échelons dans le codeur 23.De cette manière le raccordement des échelles des deux codeurs est assuré (2Q échelons du codeur 23, entrent exactement dans un échelon du codeur 1), tandis qu'un certain glissement des deux échelles l'une par rapport à l'autre est toléré. Les P bits fournis par le codeur 1 et les Q + 1 bits fournis par le codeur 23 sont appliqués à l'additionneur 24, comme indiqué ci-dessous, de façon que l'additionneur burnisse les nombres à N bits désirés. On a supposé à titre d'exemple, un signal nul à l'entrée du convertisseur. Sortie codeur 1 : 0 1 1 1 ... 1 P bits Sortie codeur 2 : 0 1 1 1 ... 1 Q 4 1 bits Sortie additionneur 14 : 0 1 7 1 ... 1 1 1 1 ... 1 N bits Du fait qu'un codeur à pesée, tel que le codeur 2 a la propriété d'être rapide, la durée T3 de fonctionnement de ce codeur peut être relativement faible par rapport à la période complète T de conversion et lton peut attribuer au codage par le codeur à double pente 23 une durée relativement grande, ce qui permet de réduire la fréquence dthorloge nécessaire dans ce dernier codeur. Par exemple, pour coder un signal de radiodiffusion avec N = 14 bits et avec une fréquence d'échantillonnage de 32 KHz, on peut choisir P = 5, Q = 9, tandis que la période de conversion Tsr 31/uS peut être divisée ainsi . T1 = 8/uS, T2 = 16/uS, T3 = T = 2/uS. il en résulte que la fréquence d'horloge nécessaire dans le codeur à double pente est réduite à 2 MHz ce qui permet une integration aisée de ses circuits de comptage. En même temps le codeur à pesée pour Q + 1 = 10 bits est tout à fait standard et peut comporter des sources de signaux de référence réalisées sous forme d'un circuit monolithique. On obtient alors un ensemble convertisseur de coat réduit. La figure 3 montre un système conforme à l'invention qui est particulièrement économique pour convertir plusieurs signaux analogiques. Ces M signaux analogiques sont appliqués respectivement aux codeurs à double pente C1, C2 ... CM qui fournissent chacun, d'une part P bits correspondant au codage grossier des signaux analogiques et d'autre part des signaux résiduels qui sont appliqués aux amplificateurs adaptateurs A1, 4, ... ~, munis des mêmes ré- glages (non représentés) que l'amplificateur 18 de la figure 1. Les M signaux de sortie de ces amplificateurs sont répartis dans le temps à l'aide du circuit commutateur K à M positions et le signal multiplex résultant est appliqué à entrée du codeur à pesée C qui fournit ainsi au cours d'un cycle du circuit commutateur K, M nombres à Q + 1 bits, répartis dans le temps et correspondant au codage fin des signaux analogiques d'entrée. Après un démultiplexage correspondant au multiplexage effectué par le circuit commutateur K, ces M nombres peuvent être répartis à l'entrée de M additionneurs non représentés, auxquels on applique en même temps les M nombres à P bits fournis par les codeurs C1 à CM Ces additionneurs travaillant comme l'additionneur 24 de la figure 1 fournissent le résultat du codage complet des signaux analogiques d'entrée. REVENDICATIONS 1. Convertisseur analogique-numérique destiné à convertir un signal analogique en échantillons codés à N bits et comprenant à l'entrée un codeur à double pente opérant par conversion amplitudedurée et comptage d'impulsions d'horloge et fournissant un certain nombre P de bits de plus fort poids des échantillons codés, des moyens associés audit codeur étant prévus pour mettre en mémoire, après chaque durée de codage du codeur à double pente, un signal résiduel correspondant à l'erreur de quantification, caractérisé en ce que le signal résiduel est appliqué par l'intermédiaire d'un amplificateur d'adaptation à un second codeur du type à pesée, agencé pour fournir au moins les N - P bits de plus faible poids des échantillons codés. 2. Convertisseur selon la revendication 1, caractérisé en ce que le codeur à pesée est un codeur à (N - P + 1) bits, le gain de l'amplificateur d'adaptation étant réglé pour que la variation maximum du signal résiduel produise un balayage de la demi-échelle du codeur à pesée, les échantillons codés à N bits étant obtenus à la sortie d'un additionneur qui reçoit dune part les P bits du codeur à double pente comme les bits de plus fort poids d'un nombre à N bits, d'autre part les (N " P + 1) bits du codeur à pesée comme les bits de plus faible poids d'un nombre à N bits. 3. Convertisseur selon la revendication 2, caractérisé en ce que le signal de sortie de l'amplificateur d'adaptation est réglé, pour la position de repos du convertisseur, de façon que le changement du bit de plus fort poids du codeur à pesée, se produise au mi- lieu de son échelle. 4. Système convertisseur analogique-numérique destiné à convertir plusieurs signaux analogiques au moyen de convertisseurs selon l'une des revendications 1 à 3, ce système étant caractérisé en ce qu'il comporte des codeurs à double pente d'entrée recevant ces signaux analogiques et un seul codeur à pesée qui travaille en partage des temps pour coder les signaux résiduels fournis par les codeurs à double pente.