! 70 47134 1 2077369 La présente invention concerne un registre à décalage dynamique capable d'emmagasiner un grand nombre de données digitales, et qui peut être réalisé sous un faible volume à l'aide d'une technologie à l'état solide. Divers types de registres à aecalage sont connus dans l'art antérieur. 5 Un exemple de registre a décalage réalisé à l'aide d'une technologie à l'état solide est décrit dans le Drevet n° 1 5Ua 677 déposé par la demanderesse en France le 1B janvier 1id67. Ce brevet prévoit en particulier une disposition a double rangées des cellules de mémoire, dont le fonctionnement fait appel à l'utilisation d'impulsions de tension à deux phases. 10 Un grand nombre de dispositifs ont précédemment été utilises oans les registres a décalage, notamment des tores magnétiques et ues transistors bipolaires. D'autres dispositifs communément employés utilisent des condensateurs en tant qu'éléments d'emmagasinage, l'emmagasinage obtenu en pareil cas étant plus transitoire que celui fourni par les tores magnétiques ou par 15 les transistors bipolaires. L'un des types de dispositif d'emmag^inage tran-' sitoire récemment mis au point fait appel a l'emploi de transistors à effet de champ (FET3 dont les caractéristiques d'emmagasinage de charge sont utilisées aux fins de l'emmagasinage aes données. Un exemple de circuit d'emmagasinage de signaux utilisant les caractéristiques d'emmagasinage de 20 charge des FET est donné dans le brevet n° 1 459 332 déposé par la demanderesse en France le 12 octobre 1965, et permet de réaliser un registre à décalage d'un faible prix de revient et d'une capacité relativement élevée. Un étage au registre à décalage peut avantageusement être réalisé avec un très petit nombre de composants suivant des techniques de circuits intégrés. Fondamen-25 talement, le circuit d'emmagasinage de signaux du brevet mentionné ci-dessus utilise la capacité qui existe à un noeud du circuit et transfère par étapes successives la charge qui y est emmagasinéa En dépit des avantages évidents présentés par les types de registre à décalage qui peuvent être facilement réalisés à l'aide des techniques de 30 circuits intégrés récemment mises au point, il demeure nécessaire d'augmenter la densité des éléments de mémoire ou des cellules qui constituent les registres à décalage et les systèmes similaires. Par "densité", on entend ici le rapport du nombre de bits de donnée à la surface occupée, la surface étant celle de la pastille semi-conductrice dans laquelle sont formés les différents éléments. 35 La présente invention est basée sur la constatation qu'un grand nombre k des composants ou éléments précédemment employés dans les registres à décalage ne sont pas strictement indispensables et entraînent par conséquent un gaspillage de l'espace disponiDle sur les pastilles lors de leur fabrication en technologie à l'état solide. Dans le cas, par exemple, d'une cellule de 40 mémoire typique disposée de façon classique en vue d'un fonctionnement en deux K*D ORIGINAL ÎÉHUe,- 70 47134 phases, on constate que chaque cellule se compose de deux sous-cellules » identiques, chacune desquelles est associée à une phase d'horloge distincte, et que deux phases a'horloge sont nécessaires pour décaler les données de l'entrée, de la cellule complète à la sortie de celle-ci. Dans ces conditions, 5 un registre à décalage de ce type, dont une partie contient les données cependant que l'autre partie efface d'abord les données initiales puis reçoit les nouvelles données, exige deux demi-cellules pour emmagasiner un bit de donnée. La présente invention procède de l'idée que le principe fondamental de fonctionnement des registres à décalage n'exige pas réellement deux sous-10 cellules du type mentionné ci-dessus, et qu'une seule sous-cellule devrait suffire. En effet, seules les données qui sont effectivement décalées à un moment quelconque nécessitent deux sous-céllules. En conséquence, le principe fondamental de la présente invention réside dans la conception et la réalisation d'un registre à décalage tel que toutes 15 les données n'aient à occuper qu'une sous-cellule par bit, exception faite du bit que l'on est en train de décaler. C'est ainsi que pour donner un exemple constituant une réalisation préférée de la présente invention, un registre à décalage à quatre sous-cellules emmagasinera trois bits de données. En d'autres termes, trois sous-cellules sont pleinement utilisées pour emmagasiner 20 des données, la sous-cellule restante servant à décaler les données d'une cellule à l'autre. L'un des principaux objets de la présente invention est en conséquence de fournir un registre à décalage dans lequel la cellule de mémoire est conçue de telle sorte que, en ce qui concerne l'emmagasinage des données, le nombre 25 requis ds sous-cellules constituant la cellule de mémoire est réduit au minimum. De la sorte, l'emmagasinage d'un seul bit de donnée ne requiert qu'un nombre minimum de transistors ou de dispositifs similaires. Un autre objet de la présente invention est de permettre d'obtenir une densité optimum (une répartition plus dense des blocs] lors de la fabrication 30 des éléments de mémoire qui serviront à réaliser les registres à décalage. L'une des principales caractéristiques de la présente invention concerne la répartition des sous-cellules requises pour former un registre à décalage à phases multiples dans lequel chaque cellule est constituée par n sous-cellules qui emmagasinent n-1 bits de données. Conformément à cette répartition, 35 un nouveau bit de donnée apparaît à la sortie de chaque cellule complète à chacune des n phases de l'horloge. Le terme "horloge" est d'un usage commode et se rapporte à l'un quelconque des dispositifs de génération d'impulsions bien connus dans l'art antérieur. Une caractéristique plus spécifique de la présente invention réside dans 40 le fait que le fonctionnement d'une horloge s'effectue selon une séquence 2077269 BAD ORIGINAL 70 47134 3 2077369 chronologique classique de phases, mais que ces phases sont physiquement i / appliquées à la cellule en ordre inverse de leur application classique. Comme on pourra le constater, la charge sur chaque circuit de commande de phase est égale au nombre ae bits de données divisés par n-1. 5 Dans le cadre de ce qui précède, l'un des objets de la présente invention est de gagner le maximum de place à la surface de la pastille grâce à la nouvelle répartition mentionnée ci-dessus, tn d'autres termes le gain de place obtenu est proche du pourcentage idéal en raison ues caractéristiques spécifiques de la présente invention concernant la disposition du bloc ou de la 10 pastille. Idéalement, le gain de place obtenu grâce à cette nouvelle répartition devrait être de n-2/2n-2 x 100%. En pratique, cependant, le gain de place réalisé est toujours inférieur au pourcentage iuéal en raison de la place prise par les lignes supplémentaires d'horloge et par les interconnexions. » Dans ces conditions, le gain effectif de place est essentiellement fonction 15 de la configuration de la sous-cellule de base. Cette configuration est décrite ci-après, mais l'on peut aire d'ores-et-déjà qu'elle comprend un certain nombre de FET couplés de façon originale et utilisant la capacité inhérente au circuit aussi bien qu'une capacité introduite intentionnellement pour obtenir le type de fonctionnement qui permettra de réaliser le gain de place maximum 20 mentionné ci-dessus. □'autres objets, caractéristiques, et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préférée de celle-ci. La figure 1 représente de façon schématique un registre à décalage dynami-25 que à deux phases du type connu dans l'art antérieur, et un tableau indiquant la circulation des données en fonction des cycles de l'horloge. La figure 2 représente de façon schématique une réalisation selon la présente invention, de deux étages d'un registre à décalage dynamique à quatre phases et de densité élevée, et un taùlœu indiquant la circulation des données 30 par rapport aux cycles de l'horloga de façon à permettre une comparaison avec la figure 1 . La figure 3 représente de façon schématique une réalisation préférée d'une sous-cellule de base devant être utilisée dans le registre à décalage -de la présente invention. 35 La figure 4a représente de façon schématique six sous-cellules du registre à décalage de la présente invention, et en particulier, les noeuds ae tension aux entrées et aux sorties des sous-cellules. La figure 4b représente les formes particulières des impulsions du système d'horloge à quatre phases ainsi que les niveaux de tension particuliers 40 des noeuds de tension aux entrées et aux sorties des sous-cellules. BAD ORIGINAL 70 47134 2077369 La figure 5a représente de façon schématique un circuit intégré d'une cellule de mémoire typique comportant quatre sous-cellules. La figure 5b représente de façon schématique la cellule de mémoire de la figure 5a. 5 On a représenté sur la figure 1 au moyen d'un schéma synoptique un registre à décalage dynamique d'un type connu dans l'art antérieur. Lin tel registre peut prendre différentes formes, mais à titre d'exemple on a représenté un registre à décalage à deux phases comprenant six FET. Deux des FET sont utilisés en tant que portes de transmission entre les principaux 10 étages qui se composent d'inverseurs. Dans un tel système dynamique, les différents dispositifs, c'est-à-dire les portes de transmission et les étages inverseurs sont comnandés au moyen de deux phases d'horloge. En principe, les portes de transmission sont commandées de telle sorte qu'à la fin d'une impulsion d'horloge prédéterminée, la porte de transmission soit non conductri-15 ce et que la capacité de porte de i'un des FET de l'inverseur suivant soit conditionnée pour rendre le FET qui lui est associé conducteur ou non-conduc-teur, en fonction de l'entrée initialement appliquée. Lorsque l'inverseur suivant est excité, une porte" de transmission associée connectée à l'étage suivant du registre est excitée et selon l'état de la capacité de porte de 20 l'inverseur suivant, le premier inverseur de l'étage suivant est rendu conducteur ou non-conducteur, et cette action se propage à travers tous les inverseurs des différents étages du registre à décalage. Compte non tenu des formes spécifiques que peuvent prendre les registres à décalage dynamiques à deux phases actuellement connus, on peut constater que 25 la capacité d'emmagasinage du registre à décalage représenté sur la figure 1 est d'un bit par cellule, chaque cellule étant constituée par deux demi-cellules. De la sorte, la cellule 1 est composée des demi-cellules 1^ et 12-Deux phases d'horloge distinctes 0^ et 0^ sont respectivement appliquées aux demi-cellules, de telle sorte que pendant un même cycle. 0^ est appliquée 30 à la demi-cellule 1 , et 0^ à la demi-cellule 1^. De même, les autres cellules sont connectées en vue d'un tel fonctionnement à deux phases. Le tableau de la figure 1 indique la façon dont les bits de données circulent dans un registre à décalage du type connu dans l'art antérieur. La première colonne du tableau indique les trois cycles, chacun desquels comprend 35 l'application de deux impulsions d'horloge de phases 0^ et 0^. Comme on peut le constater en e reportant aux troisième et quatrième colonnes du tableau, le bit de donnée désigné est emmagasiné dans chacune des deux demi-cellules constituant la cellule 1 à la fin du premier cycle, c'est-à-dire à la fin d'un cycle comprenant l'application des impulsions d'horloge 0^ et 0^. Pendant 40 le cycle suivant, le bit de donnée désigné apparaît dans la cellule 1 70 47134 b 2077369 mais le bit de donnée 0^ a été décale et transféré dans la cellule 2. Ue la _ même façon, après la fin du troisième cycle, le bit de donnée apparaît dans la cellule 1, cependant que le bit se trouve maintenant dans la cellule 2 et U, a été décalé et transféré dans la cellule 3. 1 5 Comme on peut le constater en se reportant à la figure 2, la présente invention aborde le problème d'une façon complètement différente. Lin a représenté sur cette figure deux étages ou deux cellules complètes a'un système à quatre phases de densité élevée. Pour des raisons qui deviendront évidentes, les phases u'horloge sont physiquement appliquées aux sous-cellules individuelles 10 dans les étages du registre dans l'ordre inverse de celui normalement suivi dans l'art antérieur. Les données entrent dans le registre du côté gauche, comme dans le cas du registre représenté sur la figure 1, mais chaque cellule se compose à présent de quatre sous-cellules a chacune desquelles est appliquée une phase distincte d'une horloge à quatre phases. 15 II convient de noter quti conformément au système de la présente invention, chaque cellule' complète est capable d'emmagasiner trois bits. Par comparaison avec les systèmes de l'art antérieur, le nombre ue sous-cel-lules constituant chaque cellule a été douùlé, étant donné que le nombre de phases d'horloge a été lui aussi doublé. Cependant, 1'économie de composants 20 réalisée est manifeste, ùn peut exprimer ce qui précède sous une autre forme en disant que chaque sous-cellule peut maintenant emmagasiner les trois quarts d'un bit alors qu'une même sous-cellule ne pouvait précédemment emmagasiner qu'un demi-bit. Comme le montre le tableau de la figure 2 (circulation des données en 25 fonction des cycles d'horloge), chaque cycle se compose de quatre phases (0^, 0^, e** ^4' e^' CDrnme précédemment, les données sont initialement appliquées à l'entrée de la première sous-cellule, c'est-à-dire de la sous-cellule référencée 1^ dans la figure 2. Au cours de ce premier cycle, l'application de la phase d'horloge 0^ n'affecte que la ccellule 1^, de telle sorte que ce 30 n'est pas avant l'application de la phase d'horloge 0que la cellule 1 peut recevoir lès données entrantes sous la forme ou premier bit de donnée référencé 0.. 1 Lorsque le second cycle commence, et que les phases .0^ à 0^ sont appliquées, le bit L)^ avance dans la sous-cellule suivante, c'est-à-dire 35 le nouveau bit entrant □entra dans la sous-cellule 1^. Les données avancent de façon similaire au cours des cycles suivants, de telle sorte qu'après le quatrième cycle on se trouve en présence de la situation représentée par le tableau, c'est-à-oire que le bit est entré dans la sous-cellule 1^, U3 se trouve dans la cellyule 1^, dans la cellule 1 et dans la cellule 1^. 40 On notera qu'au même moment l)^ se trouve également emmagasiné dans la première bad original^ 70 47154 6 2077369 sous-cellule de la cellule 2, c'est-à-dire dans la sous-cellule 2_. Cela est 1 dû à l'application simultanée de la phase 0^ à la sous-cellule 2^ et à la sous-cellule 1„. 1 La nécessité de cette redondance est bien connue et s'explique par 5 le fait que les données déjà emmagasinées doivent être retirées avant que de nouvelles données puissent être emmagasinées, afin de ne pas détruire les anciennes données. Il ressort de la description ci-dessus que le concept d'un registre à décalage dynamique dans lequel les différentes phases d'horloge sont appliquées 10 inversement à la direction dans laquelle circulent les données permet d'emmagasiner ces dernières de façon extrêmement efficace. En général, n phases d'horloge ainsi appliquées, se traduisent par l'emmagasinage de n-1 bits de données. Nous allons maintenant étudier la façon dont le registre à décalage 15 dynamique de la présente invention peut être réalisé à l'aide de sous-cellules individuelles capables d'emmagasiner des données. Différents types existants de sous-cellules peuvent être choisis, mais on a constaté qu'une sous-cellule conçue expressément aux fins du registre de la présente invention est évidemment préférable. 20 On a représenté sur la figure 3 une réalisation préférée de la nouvelle sous-cellule de la présente invention. La sous-cellule 10 comprend, par exemple, des FET de polarité de type N, étant entendu que des FET du type de polarité opposé,eu type P, pourraientégalement être utilisés. Deux FET, 30 et 32, sont utilisés, et la tensiond'entrée représentant des données est appliquée comme 25 entrée à la porte au FET 30. La source de ce FET est connectée au potentiel de référence CV^^^Jque l'on prend ici égal à environ 2 volts. Le drain du FET 30 est monté en série par l'intermédiaire du noeud A avec la source du FET 32. L'horloge 34 à n phases (0^3 est connectée à la porte du FET 32 ainsi qu'à une borne d'un condensateur C^, lequel est introduit intentionnellement dans le 30 circuit. L'autre borne de ce condensateur est connectée au noeud A. L'autre condensateur, c'est-à-aire le condensateur C^, représente la capacité inhérente ou parasite par rapport à la masse à la sortie du circuit, laquelle est référencée Vg. Pour les besoins ue la présente description, on peut ne pas tenir compte de certaines capacités parasites qui existent dans le circuit. Supposons S a présent qu'un bit de donnée apparaisse à l'entrée du circuit de la figure 3 ; ce bit se présente sous la forme d'une impulsion en conséquence de quoi la tension à l'entrée du circuit monte et atteint un niveau haut, par exemple B volts, le niveau bas normal étant de 2 volts. Ce niveau de tension est sensiblement supérieur à la tension de seuil du FET qui est nécessaire 40 pour rendre ce dernier conducteur. L'application d'une telle tension à la porte bAui ORIGINAL 70 47134 7 2077369 au FET 30 rend celui-ci conducteur, de sorte que le noeud f\, du fait de la • présence du condensateur C , est amené à la tension de référence. Lorsque 1 l'horloge 34 est excitée et applique une impulsion à la porte du FET 32, ce transistor est rendu conducteur et le condensateur est chargé à la tension 5 de référence parce qu'il existe alors une voie complète à cette fin. Il convient de noter que l'impulsion appliquée à la porte du FET 32 pour rendre ce transistor conducteur a un niveau haut d'environ b volts et que cette impulsion n'apparaît qu'après l'augmentation du niveau de tension à l'entrée V du circuit. De plus, cette impulsion disparaît avant la disparition de l'impulsion à 10 l'entrée du circuit. Lorsque le niveau de l'impulsion appliquée par l'horloge 34 retourne à zéro, le FET 32 est bloqué. Comme il n'existe pas de voie de décharge pour le condensateur C^, le niveau de tension à la sortie V du circuit reste au potentiel de référence, lequel a une valeur de 2 volts. De la sorte, la donnée fournie à l'entrée de la sous-cellule 10 a été transférée à la sortie 15 de celle-ci. Supposons maintenant que la tension d'entrée soit revenue à son niveau bas, que l'on prend ici égal à celui de la tension de référencé, c'est-à-dire 2 volts. De ce fait, le FET 30 est bloqué. L'application de l'impulsion d'horloge de phase 0^ suivante provoque le chargement du condensateur C^ et de 20 ce fait le niveau de tension au noeud A augmente jusqu'à'ce qu'il atteigne presque le niveau de l'impulsion d'horloge de phase 0^. Au même moment, le FET 32 devient conducteur, le résultat ultérieur étant que la charge initiale est redistribuée en raison de la présence à la sortie du circuit du condensateur C^- Ln conséquence, le niveau de tension tant au noeud A qu'à la sortie 25 du circuit est d'environ B volts. Cependant, lorsque l'impulsion d'horloge de phase 0^ retourne au niveau bas qui est le niveau 0, le noeud A aevient négatif par rapport à V^, et par conséquent, une conduction inverse se produit a travers le FET 30, la tension au noeud A devenant alors égale à vre_p " Ue plus, le retour de l'impulsion d'horloge au niveau bas bloque le FET 32, 30 ce qui a pour effet de maintenir le niveau de tension à la sortie du circuit à 6 volts. Afin que le transfert de données dans une sous-cellule Cou opération d'écriture) présente une fiabilité complète, il est nécessaire que le FET 32 (figure 3) soit bloqué lorsque l'impulsion d'horloge retomoe à son niveau uas. 35 Autrement, la charge transférée à la capacité parasite C^ serait susceptible ae se décharger en raison du fait que le courant reflue à travers le FET 32 vers le noeud A. Lorsque l'impulsion d'horloge retombe à son niveau bas et que l'impulsion appliquée à l'entrée du circuit est à son niveau haut, c'est-à-dire B volts dans l'exemple choisi, l'état conducteur ou non conducteur des FET 40 30 et 32 est nettement' établi. En effet, à l'instant où l'impulsion d'horloge BAD ORIGINAL 70 47134 B 2077369 passe à son niveau bas, ïe FET 30 est conducteur du fait de l'impulsion de : niveau haut, soit 6 volts, appliquée à sa porte, et la tension au noeud A tend à rester constante, c'est-à-dire à une valeur d'environ 2 volts déterminée par le potentiel de référence s la tension appliquée au FtT 32 est donc maintenue 5 à une valeur très inférieure à sa tension de seuil et le FET 32 est en conséquence bloqué. On supprime ainsi une voie de décharge depuis vers le noeud A et l'on obtient le Dlocage désiré du FET 32 consécutivement à un transfert de données à C^. En revanche, lorsque l'impulsion appliquée à l'entrée du circuit est 1D à son niveau bas, il convient de veiller à ce que les états conducteur ou non-conducteur des FET 30 et 32 soient correctement établis lorsque l'impulsion a'horloge passe de son niveau haut â son niveau bas. En effet, lorsqu'une impulsion de niveau haut est appliquée à l'entrée V_ du circuit, une voie continue existe entre et en passant par les FET 30 et 32, et de ce fait 15 la tension au noeud A demeure essentiellement constante même lorsque l'impulsion d'horloge passe à son niveau bas. Mais lorsque l'impulsion appliquée à l'entrée ou circuit est à son niveau bas, soit 2 volts, le FET 30 est bloqué et c'est essentiellement la tension précédemment emmagasinée dans le condensateur qui détermine la charge ou la tension qui est transférée à la capacité parasite C^» 20 puisque le FET 32 est rendu conducteur par une impulsion d'horloge de niveau haut ; la tension au noeud A tend par conséquent à devenir négative lorsque 1'impulsion d'horloge est retombée à son niveau bas. Dans le cas des tensions prises à titre d'exemple, et par suite de l'action du condensateur, la tension au noeud A a tendance à passer à un niveau de - 2 volts parce que le niveau 25 de tension de l'une des plaques du condensateur tend à s'aligner sur celui de son autre plaque à l'instant où la tension cesse d'être appliquée à celle-ci c'est-à-dire à passer de o à 0 volts. Si la valeur ou niveau bas de l'impulsion appliquée à la porte du FET 30 était fixée à 0 volts, par exemple, il serait possible que les FET 30 et 32 conduisent au moment où l'impulsion d'horloge 30 passerait a son niveau bas ou zéro et fournirait ainsi une voie de décharge pour le condensateur Toutefois, le niveau bas de l'impulsion appliquée à l'entrée du circuit et la tension de référence étant tous deux maintenus à une valeur intermédiaire entre les deux niveaux des impulsions d'horloge toute conduction ou non-conduction simultanée des FET 30 et 32 est complètement 35 supprimée. Par exemple, la tension au noeud A devenant négative à -2 volts et la tension appliquée à la porte du FET 32 étant égale à zéro,volt, la tension ou FET 32 est maintenue à une valeur inférieure à sa tension de seuil, de sorte que le FET 32 est non-conducteur et bloque toute voie de décharge pour C. De même, la tension appliquée à la porte du FET 30 se trouve toujours à son niveau 40 bas de +2 volts et il existe par conséquent une tension de seuil de 4 volts g&D OKiOtNAL 70 47134 9 2077369 entre sa porte et le noeud A. Cette tension dépasse nettement la tension de seuil du FET 30, de sorte que ce dernier conduit et recharge le condensateur C^ si celui-ci s'est déchargé consécutivement à une opération d'écriture déclenchée par l'application d'une impulsion de niveau uas à l'entrée du circuit. 5 Un a représenté sur la figure 4A un groupe de sous-cellules dans un registre à décalage. Chacune des sous-cellules 100, 110, 120, 130, 140 et 150 est identique à la sous-cellule 10 représentée sur la figure 3 et décrite ci-dessus. Bien que six sous-cellules aient été choisies à titre d'exemple, on notera que les quatre sous-cellules 100, 110, 120 et 130 constituent une 10 cellule complète et correspondent par exemple, à la cellule n°1 représentée sur la figure 2. Toutes les sous-cellules contenues dans le registre à décalage sont groupées de façon similaire, c'est-a-dire par quatre, chaque sous-cellule étant physiquement connectée à l'une aes quatre phases de l'horloge. On notera en particulier que les phases sont connectées dans l'ordre inverse de la 15 progression des données d'une sous-cellule à l'autre, cette progression étant indiquée sur la figure par la flèche partant la mention "circulation des données". C'est ainsi que la phase d'horloge 0^ est connectée aux sous-cellules 100 et 140, les phases et 0^ étant respectivement connectées aux sous-cellules 120 et 130. 20 On comprendra que, puisque la sortie d.'une sous-cellule donnée représen te l'entrée de la sous-cellule suivante, les désignations V.,, V„, V., V. V„ et 2 3 4 5 o représentent a la fois et références utilisées à propos de la figure 3, indiquant l'entrée de la première sous-cellule. On a représenté sur la figure 4B les formes des impulsions relatives aux 25 quatre phases d'horloge, et celles relatives aux désignations à V^. On notera qu'une séquence de données 1101001 est censée comporter sept bits, - D^, et par conséquent sept cycles d'horloge. La valeur de chacun des bits 0^ - 0^ est indiquée dans la table intitulée "Données". Comme on peut le constater en se référant aux connexions physiques des 30 quatre phases a'horloge 0^, 0^, 0^, 0^» aux sous-cellules respectives 100, 110, 120, 130, 140 et 150,aucunedes sous-cellules ne sera affectée initialement c'est-à-dire au début d'une opération d'écriture, néanmoins, lorsque l'impulsion de la phase 0 ue l'horloge est appliquée à la sous-cellule 100, cette 4 dernière est capable d'accepter des données. L'impulsion appliquée à l'entrée 35 uu premier étage passe a son niveau haut, soit □ volts, lequel représente un "1", avant que l'impulsion ue la phase 0^ ne passe à son niveau haut. Comme on peut le voir, l'impulsion appliquée à reste à ce niveau de a volts plus longtemps que l'impulsion de la phase 0^. ne reste à son niveau haut, qui est de 6 volts. 40 La tension de sortie, qui est pour la sous-cellule particulière 100, BAD ORIGINAL 70 47134 10 2077369 tombe à un niveau de Z; volts et reste à ce niveau. La tension V représente . l'entrée de la sous-cellule suivant^ c'est-à-dire la sous-cellule 110. Un bit de donnée a donc été transféré de l'entrée à la sortie de la sous-cellule 1DÛ et est prêt à être transféré, à travers la sous-cellule 110, à l'étage suivant. 5 Le transfert à travers la sous-cellule 110 a lieu lorsque la phase 0^ de l'horloge passe à son niveau haut de 8 volts et provoque le passage de à son niveau naut de o volts. Le transfert des uonnées s'effectue de façon similaire à travers les sous-cellules restantes 120, 130, 140 et 150 par l'application répétitive des 10 phases d'horloge 0.-0. pendant les sept cycles représentés. Les différents 1 4 bits sont indiqués sur la représentation des formes des impulsions relatives à V - V afin de permettre de mieux suivre la progression des bits à travers 1 / les sous-cellules. Les différents bits sont référencés comme sur la 15 20 25 figure 2, et le symbole barre, par exemple ùj (0], est utilisé pour indiquer qu'à un moment particulier le complément est présent. Par exemple, pendant le premier cycle de l'horloge, lorsque la phase *5^ est atteinte, la tension \l a la sortie de la sous-cellule 100 passe à son niveau bas de 2 volts parce que est à son niveau haut de 5 volts, représentant un "1" à l'entrée. Afin de démontrer l'efficacité du registre à décalage de la présente invention du point de vue de sa capacité d'emmagasinage, on a représenté en pointillés sur la figure 4B une fenêtre de temps référencée X. Lors de ce cycle d'horloge particulier, trois Dits différents sont en train d'être emmagasinés en fonction aes niveaux de tension à V„, V„ et V_. Le niveau de tension au noeud 3 4b V3 représente le cinquième oit ou Dj.,qui a une valeur digitale de "0" ; le noeud V est en train d'emmagasiner le bit 0 , qui a une valeur de "0" (dans ce 4 b cas particulier, toutefois, l'emmagasinage s'effectue sous une forme complémentaire, c'est-à-dire Dn (1)] ; et au même moment le noeud V,_ est entrain b 5 d'emmagasiner le septième bit, ou D^, qui a une valeur de "1". Au même moment, le septième bit ou 0_ est également emmagasiné à V de / b 30 façon redondante. Comme on l'aura compris cette redondance est nécessaire afin de ne pas détruire le bit de donnée. On a représenté sur la figure 5a une cellule complète conforme à la présente invention, et disposée dans une partie d'une pastille ou d'un bloc semi-conducteur 500. La figure 5b représente de façon schématique le même circuit 35 intégré et, comme précédemment mentionné, chacune des sous-cellules que comprend ce dernier se compose d'une paire de FET connectés de façon appropriée, référencés respectivement 3 et Q , Q et Q , Q , et Q„, Q_, et Ç„. Les 1 Z 3 4 5 b / o condensateurs individuels qui sont montés en parallèle entre la source et la porte de l'un des FET de chaque paire sont référencés C^, C^, et C^ 40 respectivement. BAD ORIGINAL 70 47134 11 2077369 On notera en particulier que le type de circuit intégré représenté sur la figure 5a est un simple exemple et que d'autres circuits intégrés présentant des dispositions différentes peuvent être utilisés. Un notera également que les phases d'horloge 0^, lâ^, et 0^ sont appliquées aux portes des FET 5 désirés par l'intermédiaire d'une métallisation appropriée et que les lignes requises sont réalisées au moyen de régions appropriées enterrées dans la pastille suivant des techniques connues dans l'art antérieur. Le point important à noter à propos ou circuit intégré de la figure 5a est que la cellule complète, composée ues quatre sous-cellules individuelles, 1U est réalisée dans un espace extrêmement restreint et permet, comme on l'a déjà souligné, d'emmagasiner trois bits ue données. Conformément aux dimensions - portées sur la figure 5a, la surface tbtale requise par Dit de donnée est égale à 0,161 x 0,035 mm „ 2 par bit. Cette surface est nettement —. = b,(J019 mm. ^ inférieure aux surfaces précédemment requises pour la fabrication d'un registre 15 à decalage et de dispositifs similaires. Ce gain considérable de place peut être exprimé sous une autre forme en observant que la cellule complète représentée sur la figure 5a nécessite huit FET en tout et que la capacité d'emmagasinage totale est de trois bits s par conséquent,2,67 FET seulement par bit sont nécessaires. 20 II convient de noter également que la 'charge capacitive totale répartie sur toutes les phases de l'horloge est inférieure à la charge capacitive des cellules d'autres registres à décalage précédemment réalisés. ûien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques principales de l'invention, appliquées à un mode de 25 réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de. ladite invention. BAD ORIGINAL 70 47134 12 2077369 ■REVE N O I C AT I D N S 1. Registre à décalage comprenant plusieurs cellules de mémoire, chacune d'elles comprenant un groupe de sous-cellules, et des moyens pour appliquer des phases d'horloge distinctes aux sous-cellules de chaque groupe de sous-cellules caractérisé en ce que le nombre de sous-cellules est égal à n, n étant au 5 moins supérieur à 3, en ce que le nombre de bits de données pouvant être emmagasinés dans une cellule est égal à n-1, et en ce qu'il comprend des moyens pour appliquer les phases d'horloge en un ordre inverse de celui de la progression des données à travers les sous-cellules. 2. Registre à décalage selon la revendication 1, caractérisé en ce qu'il com-10 prend des moyens d'emmagasinage de charge à la sortie de chacune des sous- cellules, des moyens pour isoler la charge appliquée à la borne de sortie de chaque sous-cellule, et des moyens pour faire varier la charge appliquée à la borne de sortie de chaque sous-cellule selon qu'un 1 binaire ou un 0 binaire est appliqué à l'autre des sous-cellules. 15 3. Registre è décalage selon la revendication 2, caractérisé en ce qu'il comprend des moyens pour appliquer des signaux à l'entrée des sous-cellules simultanément à l'application d'une phase d'horloge prédéterminée de telle sorte qu'une tension prédéterminée apparaisse à la sortie des sous-cellules. 4. Registre à décalage selon la revendication 1, caractérisé en ce que les 20 sous-cellules sont formées sur une plaquette semi-conductrice monolithique. 5. Registre à décalage selon la revendication 1, caractérisé en ce que chaque sous-cellule comprend un premier et un second transistors à effet de champ reliés en série par un noeud de telle sorte que la tension présente à ce noeud soit transférée à la sortie de la sous-cellule. 25 6. Registre à décalage selon la revendication 5, caractérisé en ce qu'il comprend des moyens pour relier l'électrode de porte du premier transistor à effet de champ à une tension d'entrée représentative des données, un niveau de cette tension d'entrée étant effectif pour faire conduire ce premier transistor à effet de champ. 30 7. Registre à décalage selon la revendication B, caractérisé en ce que les phases d'horloge sont prévues pour rendre conducteur le second transistor à effet de champ. Bhu urviGINAL 70 47134 13 2077369 8. Registre à décalage selon la revendication B, caractérisé en ce qu'il comprend une source de tension de référence ayant une valeur intermédiaire entre les deux niveaux des phases d'horloge, reliée à une autre électrode du premier transistor à effet de champ. 5 à. Registre à décalage selon la revendication 5, caractérisé en ce qu'une phase d'horloge distincte est reliée à l'électrode de porte du second transistor à effet de champ, et en ce qii'il comprend une capacité dont une plaque est reliée à la phase d'horloge et l'autre plaque est reliée audit noeud. 10. Registre à décalage selon la revendication ci, caractérisé en ce qu'il comprend des moyens pour relier une autre, électrode du second transistor à effet de* champ à une borne de sortie, et une capacité parasite présente entre cette borne de sortie et la masse, la tension à cette borne de sortie due à la charge emmagasinée par cette seconde capacité étant représentative de l'état de la sous-cellule. 10 15 11. Registre à décalage selon la'revendication 5, caractérisé en ce que les données possédant un second niveau de tension qui coïncide avec le niveau de la source de tension de référence, en ce que les phases d'horloge retournent à un de leurs niveaux a un instant ultérieur au transfert des données 2ù vers la sortie des sous-cellules, et alors que les données sont à leurs seconds niveaux de manière à établir simultanément une première tension de seuil entre l'électrode de porte du premier transistor à effet de champ et une seconde tension de seuil entre l'électroue de porte du second transistor à effet de champ et ledit noeud, des première et seconde tensions de 25 seuil étant efficaces pour maintenir le premier transistor à effet de champ conoucteur et le second transistor à effet de champ non conducteur. BAD ORIGINAL L-