La présente invention concerne un système de traitement de données et particulièrement, les interactions entre les unités périphériques d'entree/sortie et un processeur central de système de traitement de données. Le contrôle du transfert des données entre la mémoire de l'unité centrale de traitement et les dispositifs périphériques d'E/S, qui s'effectue sur un bus d'entree/sortie, peut être réalisé sous diverses formes. Parmi les formes de commande d'entree/sortie dans le cadre du transfert de données, citons le contrôle direct par instructions de programme pour chaque transfert de données ou l'initialisation des transferts de données par un processeur central, après quoi le transfert de données ultérieur est réalisé sous le contrôle du dispositif périphérique sans recours au processeur central, et les demandes d'interruptions en provenance des unités périphériques afin d'informer le processeur central de l'état de ces dispositifs périphériques.Ces diverses conceptions se concrétisent par des mécanismes de contrôle permettant aux dispositifs périphériques d'initialiser le traitement des interruptions dans le processeur central en signalant directement a ce dernier le dispositif et l'état nécessitant une intervention; ou encore la demande d'interruption peut exiger que le processeur central envoie un signal d'interrogation sélective a tous les dispositifs connectés, en série, afin de permettre ultérieurement aux informations d'être transférées au processeur central et d'identifier le dispositif et l'état qui sont à l'origine de l'interruption. Dans les systèmes utilisant la commande directe par programme pour chaque transfert de données entre un dispositif périphérique et la mémoire principale, des interfaces sont généralement prevues, qui nécessitent en réponse a l'instruction du programme, le transfert séquentiel des instructions d'adressage des dispositifs et/ou des données au dispositif périphérique. Dans les systèmes de traitement de données qui non seulement assurent les transferts de données sous le contrôle direct du programme, mais aussi les transferts de données par vols de cycles, différentes formes d'instructions de programme sont normalement nécessaires. Même si différentes formes d'instructions d'initialisation ne sont pas nécessaires, différentes formes d'informations de commande de dispositifs périphériques sont requises et elles doivent être reconnues par l'unité de contrôle de dispositif périphérique et traitées de façon différente. En conséquence, chaque unité de contrôle de dispositif périphérique doit avoir une logique spécialisée.De plus, si le système de commande d'entrée/sortie est également nécessaire pour traiter des demandes asynchrones en vue du traitement des interruptions par le processeur, il faut également prévoir des circuits supplémentaires dans l'unité de contrôle de dispositifs périphériques. Au cours des vols de cycles pour le transfert de données, lorsqu'une unité de contrôle de dispositifs périphériques a reçu suffisamment d'informations pour initialiser et commander l'utilisation ultérieure du bus d'interface afin de commander l'unité de mémoire indépendamment du processeur, certaines conditions exceptionnelles peuvent apparaître avant la fin du transfert, et qui nécessitent un traitement spécial par le processeur central avant de ré-initialiser le transfert de données. Normalement, les systèmes de commande d'entrée/sortie conçus pour traiter la commande directe par programme, les transferts par vol de cycles ou par demandes d'interruptions sur une interface commune, doivent traiter chacune de ces situations exclusivement sur le bus d'interface empêchant le traitement de toute autre forme de demande. Dans les systèmes antérieurs, une logique d'interrogation a été prévue pour répondre à une demande d'interruption inconnue afin de signaler la priorité de la demande d'interruption. La logique de commande d'E/S répond par un signal d'interrogation sériel combiné à une identification en provenance du processeur central concernant la priorité de la demande d'interruption objet de l'interrogation, afin de provoquer la sélection au moyen d'une unité de contrôle de dispositif périphérique appropriée en vue de l'utilisation ultérieure du bus. La demande d'interruption prioritaire émise par une unité de contrôle de dispositif périphérique peut être modifiée par un processeur central.Toutefois, dans ces systèmes antérieurs, la modification du niveau de priorité d'une unité de contrôle de dispositif pênphérique ne peut être réalisée que lorsque le dispositif associé à l'unité de contrôle de dispositif périphérique n'est pas occupe par une instruction antérieure. De plus, les systèmes antérieurs qui associent les vols de cycles pour transferts de données, au traitement des demandes d'interruption ont dû prévoir à l'intérieur d'une unité de contrôle de dispositif périphérique une logique distincte de la logique d'entreelsortie du processeur central pour l'interrogation sélective nécessaire aux deux formes de communications requises. Les systèmes antérieurs qui prévoient un signal d'interrogation pour la sélection de l'une des nombreuses unités de contrôle de dispositifs périphériques émettant une demande d'intervention, doivent utiliser une logique dans chaque unité de contrôle de dispositif périphérique, pour propager le signal d'interrogation aux dispositifs suivants. Dans ces systèmes antérieurs, il est bien évident que si une unité de contrôle de dispositif périphérique particulière ou si un dispositif particulier était effectivement retiré du bus d'entrée/sortie, la propagation satisfaisante du signal d'interrogation deviendrait impossible. Compte tenu du manque de souplesse et du coût élevé découlant de la nécessité de prévoir des circuits séparés, la présente invention se propose de fournir un mécanisme d'interrogation sériel pour un bus d'E/S qui fonctionne normalement en parallèle, comportant une logique commune pour l'unité de de dispositif périphérique et pour la commande d'E/S du processeur central, et qui permette d'interroger plusieurs dispositifs, soit pour des demandes d'interruptions, soit pour des demandes de vols de cycles pour transferts de données. La présente invention a aussi pour objet de fournir un mécanisme d'interrogation sériel dans lequel la propagation correcte des signaux d'interrogation à toutes les unités de contrôle de dispositifs périphériques est réalisable même en retirant une unité de contrôle sur deux du bus d'interface. Ceci est réalisé en prévoyant un circuit commun à la logique de commande d'entrée/sortie du processeur central, et aux unités de contrôle de dispositifs périphériques.La logique contenue dans les circuits de commande d'entree/sortie reçoit des demandes d'interruption a niveaux de priorité distincts et des demandes de vols de cycles pour transferts de données, et elle choisit d'interroger soit pour une demande de vols de cycles, signalée sur une ligne de demande particulière en provenance des unités de contrôle de dispositifs périphériques, soit pour une demande d'interruption à un niveau d'interruption donné. Si la logique de commande d'E/S a déterminé que le signal d'interrogation qui doit être propagé concerne une demande d'interruption, le bus d'identification de l'interrogation reçoit des informations codées identifiant le niveau d'interruption objet de l'interrogation.Si, par contre, la logique de commande d'E/S détermine qu'une demande de vols de cycles pour transfert doit être sélectionnée, les lignes de signaux d'identification d'interrogation sont dotées d'un code prédéterminé qui identifie une interrogation pour des transferts par vols de cycles. A la suite de la réception du signal d'interrogation, et la reconnaissance d'une identification d'interrogation pour vols de cycles, ainsi qu'une demande de transfert par vol de cycle contenue dans l'unité de contrôle de dispositifs périphériques, la première unité de contrôle de dispositif périphérique recevant le signal d'interrogation capte l'interrogation empêchant la poursuite de sa propagation, et génère un signal de retour d'interrogation pour la logique de commande d'E/S, indiquant la capture du signal d'interrogation.L'arrêt de la poursuite de la propagation de l'interrogation, et la génération du signal de retour d'interrogation peuvent aussi se produire lorsque l'identification d'interrogation concernant une demande d'interruption concorde avec le niveau d'interruption actuel d'une unité de contrôle de dispositif périphérique, qui avait généré précédemment une demande d'interruption a destination de la logique de commande d'E/S. Le retrait physique d'autres unités de contrôle de dispositifs périphériques peut être effectué, en ordonnant à chaque unité de contrôle de dispositif périphérique de générer un signal de propagation d'interrogation vers les unités de contrôle de dispositifs périphériques suivantes, et ce signal d'interrogation-est en fait formé de deux signaux d'interrogation distincts. Le premier de ces signaux d'interrogation propagés est présenté à l'unité de contrôle de dispositifs périphériques suivant immédiatement la précédente. L'autre signal d'interrogation propagé est transféré à l'unité de contrôle de dispositifs périphériques suivant immédiatement cette dernière.Chaque unité de contrôle de dispositifs périphériques génère un signal d'interrogation interne lorsqu'elle reçoit ces deux signaux d'interrogation générés d'une première unité de contrôle de dispositifs périphériques antérieure, et un signal d'interrogation propagé de l'unité de controle de dispositifs périphériques Si l'on retire physiquement une unité de contrôle de dispositifs périphériques du bus d'interface, la ligne de signal de propagation d'interrogation qui a été éliminée provoque la fixation du mécanisme récepteur d'interrogation d'une unité de contrôle de dispositifs périphériques ultérieure a un niveau qui correspond a la réception normale d'un signal d'interrogation propage. Un autre objet de la présente invention est de fournir une logique a chaque extrémité du bus d'entrée/sortie, permettant la modification du niveau de priorité d'une unité de contrôle de dispositif périphérique, simultanément à l'exécution d'autres fonctions. La logique de commande d'entrée/sortie est telle qu'elle permet d'obtenir simultanément le transfert a une unité de contrôle de dispositifs périphériques d'informations pour la commande des dispositifs et le transfert de données.Ce transfert est assuré en utilisant les lignes de transfert de données de l'interface pour les données tout en utilisant un bus d'adresses séparé pour le transfert simultané à une unité de contrôle de dispositifs périphériques d'une adresse de dispositif a utiliser pour l'information de sélection et de commande impliquée dans le transfert. La logique prévue pour la commande d'entrée/sortie peut fonctionner indépendamment de toute information de commande précédente transférée au dispositif, ce qui permet l'utilisation du bus d'interface pour la modification d'un registre dans l'unité de contrôle destiné à enregistrer un niveau de priorité d'interruption. Cette logique permet également le -chevauchement des opérations de transfert de données sur le bus d'interface et de la séquence d'interrogation en réponse a des demandes d'interruption ou a des demandes de transfert par vols de cycles. D'autre part, afin de supprimer la nécessité d'interrompre l'unité centrale de traitement pendant les transferts de données par vols de cycles dans le but d'enregistrer des conditions inhabituelles, un autre objet de la présente invention est de fournir des informations spéciales dans le bloc de commande en cours d'utilisation par l'unité de contrôle de dispositifs périphériques pour commander les transferts de données. Ces informations permettent à l'unité de contrôle d'emmagasiner automatiquement des informations d'état dans l'unité mémoire puis de reprendre les transferts de données par vols de cycles commencés au paravant. L'information de commande transférée à une unité de contrôle pour permettre le déroulement de plusieurs transfert de données entre un dispositif périphérique et l'unité mémoire comprend des adresses mémoire ou emmagasine les données, des comptes de multiplets et des adresses autres blocs de commande de dispositifs. Dans le cadre de la présente invention, le bloc de commande de dispositifs contient également l'adresse dans l'unité mémoire, de l'information d'état a mettre à jour pendant le transfert par vols de cycles. Une information d'état à enregistrer pendant des opérations de transfert par vols de cycles dans lesquelles des blocs de commande de données sont chaînés les uns aux autres est le fait que la quantité de données spécifiée par un champ de compte de multiplets d'un bloc de commande de données particulier n'est en fait pas transférée.Le compte de multiplets résiduel est alors la cause d'une interruption du processeur central afin de provoquer l'initiation du transfert des informations d'état par le processeur. Selon la présente invention, on prévoit des moyens commandés par le programme pour conditionner un bit particulier dans l'information de commande envoyée à l'unité de contrôle de dispositifs périphériques. Lorsque l'unité de contrôle reconnait cette information elle n'amorce pas la demande d'interruption mais plutôt génère des commandes utilisant l'opération de transfert par vols de cycles pour transférer l'information d'adresse identifiant la zone de mémoire contenant l'état résiduel, afin de permettre a l'unité de contrôle d'emmagasiner un compte de multiplets résiduel dans la zone désignée avec d'autres informations d'état relatif au dispositif. Lorsque l'unité de contrôle a emmagasiné l'information d'état, un bloc de commande de données suivant, dans une série de blocs chaînés peut être extrait et d'autres transferts de données effectués. Ensuite, lorsque l'opération complète de transfert des données par vols de cycles a été achevée, cet achèvement est signalé au processeur central par le dispositif périphérique impliqué en utilisant la demande d'interruption normale. L'information concernant la quantité exacte de données transférées est alors disponible au processeur pour être analysée si on le désire. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés a ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 est un schéma il lustrant les composants principaux d'un système de traitement de données selon la présente invention. La figure 2 est une représentation de la configuration physique d'un système de traitement de données selon la présente invention. La figure 3 montre les lignes d'un bus d'interface d'entrée/sortie (E/S) interconnectant la logique de commande d'E/S (canal) d'une unité centrale de traitement (CPU) et une unité de contrôle de dispositif périphérique conforme à la présente Invention. la figure 4 est un schéma illustrant les principaux composants de la logique de commande d'E/S d'un système de traitement de données selon l'invention. La figure 5 montre certains registres et bus de données d'une unité centrale de traitement utilisés dans l'invention. La figure 6 montre certains registres et bus d'une unité centrale de traitement utilisés dans la présente invention pour traiter les informations d'adresse. La figure 7 est une représentation d'une instruction de programme de système de traitement de données et un bloc de commande de dispositif immédiat (IDCB) pour initialiser des opérations d'E/S conformément à la présente invention. La figure 8 est une représentation d'informations dans un bloc de commande de dispositif immédiat transférées a une unité de contrôle de dispositif périphérique ainsi que la synchronisation requise. La figure 9 représente les interactions et le contenu d'une instruction de mise en oeuvre d'E/S, d'un bloc de commande de données immédiates (IDCB), d'un bloc de commande de données (DCB) et le transfert de données conformément à la présente invention. La figure 10 est une représentation du contenu d'un bloc de commande de données et d'un mot de commande a l'intérieur d'un bloc de commande de données mémorisé dans la mémoire principale d'un système de traitement de données utilisé pour commander les opérations d'E/S conformément à la présente invention. La figure 11 est une représentation des lignes du bus d'interface et la chronologie correspondant au transfert des données par vols de cycles (C/S) entre une unité mémoire de système de traitement de données et l'unité de contrôle de dispositifs périphériques conformément a la présente invention. La figure 12 est une représentation des lignes du bus d'interface et de la chronologie correspondante pour interroger des unités de contrôle de dispositifs périphériques afin d'initialiser une autre communication sur le bus d'interface conformément a la présente invention. La figure 13 est une illustration globale du principe de la propagation d'un signal d'interrogation en série d'une unité de contrôle de dispositif périphérique à une autre unité de contrôle de dispositif périphérique en sélectionnant un dispositif pour utiliser le bus d'interface. La figure 14 représente les principaux composants de la présente invention servant a recevoir les signaux d'interrogation en provenance d'une unité de contrôle de dispositifs périphériques antérieure a la capture de l'interface, et à l'émission d'un signal en retour indiquant cette capture à la logique de commande d'E/S d'un système de traitement de données. La figure 15 représente les principaux composants d'une unité de contrôle de dispositifs périphériques reliée à un bus d'interface d'E/S conforme à la présente invention. La figure 16 est 1 'organigramme des composants principaux de la logique de jonction de canaux reliant le bus d'interface à l'unité de contrôle de dispositifs périphériques. La figure 17 représente les principaux composants d'un microprocesseur utilisé dans un mode de réalisation préféré de la présente invention comme élément d'une unité de contrôle de dispositif périphérique. La figure 18 est un schéma représentant l'interconnexion des divers bus de données d'un micro-processeur et l'interface d'E/S à l'intérieur de la logique de commande de dispositifs d'une unité de contrôle de dispositif périphérique conforme à la présente invention. La figure 19 est un schéma logique détaillé montrant comment une unité de contrôle de dispositifs périphériques envoie une demande d'interruption a une unité centrale de traitement utilisant le bus d'interface de la présente invention. La figure 20 montre comment les figures 20A et 20B doivent être disposées pour représenter un schéma logique détaillé montrant comment une unité de contrôle de dispositif périphérique excite l'une des nombreuses lignes d'entrée de demande d'interruption d'un bus d'E/S en fonction d'un niveau de priorité, et compare le niveau de priorité actuel d'un dispositif avec des signaux d'identification d'interrogation délivrés sur le bus d'E/S par une logique de commande d'E/S de l'unité centrale de traitement. La figure 21 montre comment il faut réunir les figures 21A et 21B pour obtenir un schéma logique détaillé du moyen de réception, de propagation et de capture d'interrogation d'une unité de contrôle de dispositifs périphériques, conformément a la présente invention. La figure 22-montre comment les figures 22A et 22B doivent être réunies pour former un schéma logique détaillé de la logique de détermination des interruptions prioritaires de la logique de commande d'E/S, conformément a la présente invention. La figure 23 montre comment il faut réunir les figures 23A et 23B pour obtenir un schéma logique détaillé de la commande de séquence d'interrogations de la logique de commande d'E/S, conformément a la présente invention. La figure 24 montre comment il faut assembler les figures 24A et 24B pour obtenir un schéma logique détaillé de la commande de porte de jonction de la logique de commande d'E/S de la présente invention. La figure 25 est un schéma logique détaillé des commandes générées par les conditions d'erreurs apparues dans la commande de porte de jonction de la logique de commande d'E/S de la présente invention. La figure 26 est un schéma logique détaillé de la commande de vérification de jonction de la logique de commande d'E/S de la présente ,invention. L'environnement global de l'invention est illustre à la figure 1. La présente invention est utilisée dans un système de traitement de données qui comporte une unité centrale de traitement (CPU) 30, une mémoire principale 31 pour le stockage des données, des instructions machine et des informations de commande d'entrée/sortie (E/S), ainsi qu'une logique de commande d'Entrée/Sortie (canal) (32). L'invention concerne la commande du transfert des données et des informations de commande aux dispositifs d'E/S 33, par l'intermédiaire des unités de contrôle de dispositifs périphériques ou liaisons d'E/S 34 utilisant un bus d'interface (I/F) d'entrée/sortie 35, qui connecte les différentes unités en parallèle pour le transfert des données, des informations d'adresse et des informations de commande.La figure montre également un signal d'interrogation délivré sur une ligne 36 qui interconnecte les unités de contrôle de dispositifs périphériques 34 en série, afin de sélectionner un dispositif d'E/S particulier 33 pour sa liaison au bus d'E/S 35 au cours d'un cycle de transfert particulier. Une représentation physique du système de traitement de données utilisant la présente invention est donnée à la figure 2.. Cette configuration physique comprend une alimentation 37, une baie d'enfichage ou fichier de cartes 38, et plusieurs cartes enfichables 39 contenant les circuits constitutifs des diverses unités du système de traitement de données. Trois cartes 40, 41 et 42 contiennent les circuits qui consituent le processeur 30. Les différentes parties de la logique de commande d'E/S 32 sont réparties sur les cartes du processeur . Plusieurs cartes de mémoire 43 dont le nombre est fonction de la capacité mémoire souhaitée, sont enfichées dans le fichier de cartes 38. L'unité de contrôle 34 Il lustrée à la figure 1 est représentée par chacune des cartes d'une série sélectionnée 44. Si l'on désire connecter des dispositifs d'E/S supplémentaires au système, on pourra inclure une carte de ré-alimentation et d'isolement 45. Cette carte de ré-alimentation 45 a pour fonction de ré-alimenter les lignes de jonction d'E/S 35 à une baie supplémentaire et dtisoler les composants de la figure 2 si des baies supplémentaires éventuelles cessent d'être alimentées et, de ce fait, rendent normalement la jonction d'E/S 35 inopérante. La carte 42 est une carte-mémoire inaltérable (ROS) contenant un mécanisme de commande par microprogramme pour le système de traitement de données. La carte d'adresse (ADDR) 41 contient tout l'équipement accessible au programme, notamment les registres de données et d'états, et forme les adresses utilisées pour accéder à l'unité-mémoire 31 et aux dispositifs d'E/S 33. La carte de DONNEES 40 accomplit toutes les opérations arithmétiques et logiques et assure la transmission des données entre la jonction d'E/S 35 et la mémoire 31. La figure 3 illustre la logique de commande d'E/S pour le canal 32 répartie entre la carte d'adresse 41, la carte de données 40 et la carte mémoire inaltérable 42. Le bus d'interface 35 conforme à la présente invention peut desservir n'importe quel nombre de dispositifs différents 33. Toutefois, selon un mode de réalisation préféré de l'invention, chaque carte 44, qui représente une unité de contrôle de dispositif périphérique, 34, possède des circuits communs qui se partagent la logique de canal 46 et un micro-processeur 47. A ces circuits communs est adjointe la logique de dispositif 48, qui est fonction du dispositif 33 particulier à commander. Dans notre description du fonctionnement d'une unité de contrôle de dispositif périphérique 34, conforme a un mode de réalisation préféré de la présente invention, nous aborderons le fonctionnement du microprocesseur 47. Toutefois, les circuits communs 46 et 47 peuvent être constitués exclusivement d'une logique combinatoire et séquentielle. il existe trois formes principales de communication entre un dispositif d'E/S 33 et la logique de commande d'E/S 32 qui, selon le type de dispositif 33 utilisé peut nécessiter l'emploi d'un maximum de 81 lignes sur le bus 35 Deux formes de communications sont initialisées par une instruction de programme appelée mise en oeuvre E/S (010). Ces deux formes de communications concernent essentiellement l'échange de données, et sont appelées transfert par commande de programme direct (DCP) ou transfert par vols de cycles (CS). Dans la forme DPC de transfert, chaque instruction 010 assure le transfert d'une unité d'information (un mot par exemple) entre l'unité mémoire 31 et le dispositif d'E/S 33 dans un sens ou dans l'autre.La forme de transfert par vols de cycles est commandée par le processeur 30, et implique le transfert des informations de contrôle d'E/S à l'unité de contrôle de dispositifs périphérique 34 pour utilisation ultérieure par l'unité de contrôle de dispositif périphérique 34, afin de commander le transfert de données entre l'unité mémoire 31 et le dispositif périphérique 33. Ce transfert est indépendant et se déroule en même temps que d'autres opérations du processeur 30. La troisième forme de communication entre le processeur 30 et le dispositif 33 est l'initialisation de séquences d'interruption de programme dans le processeur 30, en répo#nse aux demandes adressées au processeur par un dispositif périphérique 33. Les interactions entre la logique de commande d'E/S 32, le bus d'interface 35 et l'unité de contrôle de dispositif périphérique 34 pour réaliser ces formes de communication seront à présent décrites dans le détail. Chacune des 81 lignes du bus d'interface 35 sera à présent brièvement définie en référence a la figure 3. Il y a deux bus bi-directionnels indispensables à l'opération, à savoir un bus d'adresse bi-directionnel de 17 bits, 49, et un bus d'E/S de données 50 a 16 bits, plus deux bits de parité. Pour contrôler la communication sur le bus d'E/S 35 en réponse au décodage d'une instruction 010, afin de transférer des données ou des informations de commande d'E/S sur le bus de données 50, Il faut utiliser le bus d'adresse 49. D'autres lignes de jonction requises pour commander le transfert sont la porte d'adresse 51, le retour de porte d'adresse 52, le bus d'entrée de code de condition 53, et la ligne d'échantillonnage de données 54, qui seront excitées dans l'ordre requis afin de contrôler la communication. Au cours des communications par vols de cycles (CS), le transfert des données sur le bus de données 50 et des informations d'adresse de l'unité mémoire 31 sur le bus d'adresse 49 est assuré a partir de l'unité de contrôle de dispositifs 34. Des lignes supplémentaires sur le bus 35 requises pour ce type de transfert comprennent un signal de porte de service 55, un retour de porte de service 56, un indicateur d'entrée/sortie 57, un indicateur de mot 58, et un bus d'état de quatre bits 59 partagé par la carte mémoire inaltérable 42, et la carte d'adresse 41.Si le processeur central 30 et l'unité mémoire 31 comportent un mécanisme de protection de mémoire, le bus de code de condition 53 est utilisé pendant les opérations CS pour transférer une clé de protection de mémoire de l'unité de contrôle de périphérique 34 vers le mécanisme de protection de mémoire Normalement, le transfert des informations par vols de cycles entre la logique de commande d'E/S 32 et l'unité de contrôle de dispositifs 34 comporte une opération de transfert unique suivie de la sélection d'un autre dispositif pour des opérations ultérieures. Un type de transfert supplémentaire peut être réalisé, et il est identifié par un signal délivré sur une ligne appelée ligne de retour par paquets 60.Ce signal de retour par paquets 60 excite les commandes de l'unité de contrôle de dispositif 34 et de la logique de commande d'E/S 32 pour permettre, en réponse à une sélection du dispositif 33, plusieurs transferts par vols de cycles d'information sur le bus d'E/S 35 avant la sélection d'un autre dispositif. Une troisième forme principale de communication implique la nécessité de signaler à la logique de commande d'E/S 32 qu'un dispositif 33 particulier souhaite interrompre le processeur central 30. Les lignes du bus 35 intervenant sont essentiellement un bus d'entrée de demande 61 et un bus d'identification d'interrogation 62. Plus précisément, nous dirons qu'une unité de contrôle de dispositif 34 aura ete affectée à un niveau d'interruption prioritaire particulier au moyen d'uns instruction de préparation. Le niveau d'interruption attribué peut être choisi parmi quatre niveaux differents, bien qu'à cet égard l'invention dans son principe autorise jusqu'à 16 niveaux différents.Lorsqu'un dispositif 33 requiert une interruption, une portion de la logique de canal 46 de l'unité de contrôle de dispositif périphérique 34 excite l'une des quatre lignes du bus 61 indiquant une demande d'interruption. Celle des lignes de l'-omnibus 61 qui a été excitée est associée au niveau d'interruption prioritaire attribué. Une ligne supplémentaire du bus 61 appelée bit 16, est excitée pour informer la logique de commande d'E/S 32 de la nécessité d'un transfert par un dispositif 33 utilisant un transfert par vols de cycles. Lorsqu'un dispositif 33 particulier a fait connaître soit une demande d'interruption prioritaire, soit une demande de vols de cycles, sur le bus 61, la logique de commande d'interruption qui se trouve dans la logique de commande d'E/S 32 et le processeur 30, déterminent lequel des niveaux de priorité ou laquelle des demandes de vols de cycles peut être reconnu pour établir une connection entre la logique de commande d'E/S 32 et le dispositif 33. Le bus d'identification d'interrogation 61 est codé au moyen d'informations binaires pour indiquer le niveau de priorité d'interruption qui est reconnu, et envoie un code binaire particulier sur le bus d'identification d'interrogation 62 pour indiquer que n'importe quelle demande de vol de cycle est reconnue. Dans le cadre de la sélection d'un dispositif 33 autorisé a être connecté au bus d'E/S 35 en réponse a une demande d'interruption ou à une demande de vols de cycles, la logique de commande d'E/S 32 génère un signal d'interrogation 63, et un signal d'interrogation prime 63'. Les signaux d'interrogation 63 et 63' sont propagés en série à travers toutes les unités de contrôle de dispositifs 34 reliées au bus 35. Dans le cadre de la sélection du dispositif pour l'emploi du bus 35, les signaux d'interrogation et d'interrogation prime 63 et 63' coopèrent avec les informations codées sur le bus d'identification d'interrogation 62 pour permettre la sélection d'une unité de contrôle de dispositif particulier 34.Lorsqu'une unité de contrôle de dispositif périphérique 34 reconnait une identification d'interrogation sur le bus 62 qui correspond à son niveau d'interruption prioritaire actuel, ou si elle demande un transfert par vols de cycles, reconnait le code d'identification particulier et reçoit également les signaux d'interrogation et d'interrogation prime 63 et 63', la sélection est réalisée, et de ce fait est signalée en retour a la logique de commande d'E/S 32 sur une ligne de signal de retour d'interrogation 65. La réception par une unité de contrôle de dispositif 34, des signaux d'interrogation et d'interrogation prime 63 et 63' et la non-reconnaissance d'un code approprié sur le bus d'identification d'interrogation 62 entraîne la propagation par unité de commande de dispositif 34 des signaux d'interrogation et d'interrogation prime 63 et 63' aux unités de contrôle suivantes 34. Les lignes de signaux supplémentaires sur le bus d'interface 35 qui n'ont pas encore été examinées, et qui ne font pas partie de la présente invention, sont une ligne de signal d'arrêt ou de vérification machine 64 pour interrompre le fonctionnement d'un dispositif précédemment mis en route, deux lignes 66 servant a la commande et au transfert pendant un chargement de programme Rnitlal, d'un dispositif 33 a l'unité mémoire 31, la ligne de repositionnement 67 pour permettre à toute la logique des unités de contrôle 34 d'être repositionnée à un état antérieur, et une ligne de repositionnement de système 68 pour établir des conditions connues en réponse aux commandes du processeur. Au cours du reste de la discussion en référence aux schémas non encore examines, les références seront les mêmes que sur la figure 3. Toute référence à un bit particulier sur un bus sera désignée par le numéro du bus, un tiret, et le numéro du bit. Par exemple, la ligne 16 du bus 61 sera Identifiée 61-16. Description générale du CPU et de la logique de commande d'E/S Les principaux composants fonctionnels de la logique de commande d'E/S 32 représentés à la figure 1, apparaissent à la figure 4. Un mode de réalisation-préféré de la présente invention peut utiliser un processeur central 30 possédant un mécanisme logique pour indiquer le niveau d'importance d'un programme particulier en cours d'exécution dans le processeur 30. Toute demande d'exécution d'un programme d'importance supérieure ou inférieure au niveau en cours détermine alors la réponse du processeur 30 à ces demandes. La logique de commande d'E/S 32, comporte la logique d'interruption 69 qui sert à comparer l'importance d'une demande d'interruption émanant des dispositifs d'E/S signalée sur le bus 61 par rapport au niveau d'importance du programme en cours d'exécution dans le processeur 30, indiqué dans un registre de niveau en cours 70. Comme dans bien d'autres systèmes de traitement de données, l'existence d'une interruption particulière peut être modifiée par l'emploi d'un masque d'interruption contenu dans un registre 71. Le contenu du registre de niveau en cours 70 et le masque d'interruption 71 peuvent être modifiés par des données délivrées sur le bus de données de processeur 72, conformément à des instructions programmées.Selon les affichages du registre de niveau en cours 70, le masque 71 et le niveau de la demande d'interruption sur le bus 61, la commande de mémoire Inaltérable du processeur 30 peut être Informée sur une ligne 73 de la nécessité de commander le processeur 30 pour interrompre le fonctionnement au niveau en cours et initialiser une interruption. Après l'exécution des fonctions d'aménagement nécessaires dans le processeur 30, le mécanisme de commande de mémoire i nal térabl e reçoit renvoit un signal sur la ligne 74, indiquant qu'une demande d'interruption ou une demande de vols de cycles sur la ligne 61-16 peut être "reconnue". A ce stade, le processeur 30 et, par voie de conséquence, les programmes enregistres dans la mémoire 31 ne connaissent pas l'identité du dispositif qui a émis la demande en voie d'être "reconnue". En conséquence, la logique de commande 32 comporte aussi un mécanisme de commande de séquence d'interrogation 75 qui envoie un signal d'interrogation sur la ligne 63, ainsi que des informations codées sur le bus d'identification d'interrogation 62, indiquant si une demande de vols de cycles est honorée, ou identifie un niveau d'interruption prioritaire particulier en train d'être reconnu". En réponse à un signal sur la ligne de retour d'interrogation 65 indiquant qu'un dispositif 33 a capté le signal d'interrogation 63, la commande de séquence d'interrogation 75 initie l'échange nécessaire de signaux entre la logique de commande d'E/S 32 et l'unité de contrôle de dispositif périphérique 34. La commande du transfert des signaux, et leur réponse, dans la logique de commande d'E/S 32 est réalisée dans une logique appelée commande 76. Si, comme nous l'avons vu précédemment, une séquence d'interrogation a été déclenchée par suite d'interruption ou de vols de cycles, les principales lignes de signaux excitées bénéficient de réponses dans la commande d'interface 76, sont la porte de service 55, le retour de porte de service 56, et la ligne d'échantillonnage de données 54. SI la sélection a été réalisée pour des transferts par vols de cycles, diverses informations d'états de vols de cycles délivrées sur le bus 59 sont transférées a l'unité de contrôle de dispositif périphérique 34 pour indiquer diverses conditions de l'opération de vols de cycles. Si la commande d'interface jonction 76 doit initialiser et commander un transfert d'informations, un signal sur la ligne 77 est émis par le registre d'instructions du processeur 30 pour indiquer le décodage d'une instruction de mise en oeuvre d'E/S. La réponse au signal sur la ligne 77 nécessite l'excitation des lignes de porte d'adresse 51, de retour de porte d'adresse 52, et d'échantillonnage de données 54. De plus, la réponse à chaque instruction 010 par l'unité de cont,ailstS1#~s.t signalée par des informations sur le bus d'entrée de code de condition 53, informations qui sont entrées dans les bascules bistables 78 pour être présentées aux registres d'états de niveaux contenus dans le processeur 30, sur les trois lignes 79.En cas de transferts par vols de cycles, la clé de protection mémoire est envoyée au mécanisme de protection de mémoire sur les lignes 80. La logique de commande de vérification d'interface 81 répond et génère divers signaux indiquant l'exactitude de l'opération de la séquence de la logique de commande d'entrée/sortie sur une ligne 82, d'autres erreurs relatives aux dispositifs d'E/S sur la ligne de verification-d'E/S 83, et répond à un signal sur une ligne 84 pour indiquer qu'une erreur de parité a été détectée pendant un transfert de données par vols de cycles. La référence PSW désigne le mot d'état de processeur contenu dans le processeur 30. Le PSW peut être détecté par la commande de programme pour contrôler et signaler diverses erreurs et exceptions à l'intérieur du système de traitement de données. La commande de la chronologie entre la logique de commande d'E/S 32 et l'unité mémoire 31 est assurée généralement sur les lignes 85. L'achèvement d'une séquence d'E/S est signalé au processeur 30 sur une ligne 86, et la commande des portes à l'intérieur du processeur désignées par A, B et C, requises pour réaliser le transfert des données est signalée sur trois lignes 87. Le décodage d'une instruction d'arrêt E/S par le processeur 30 est signale à la commande de porte d'interface 76 sur une ligne 88, et toute demande de repositionnement du mécanisme de commande d'E/S est signalée sur une ligne 89 à partir du processeur 30. Au cours des opérations de vols de cycles, toute erreur de parité détectée sur l'interface pendant le transfert des données dans l'unité mémoire 31 est signalée sur une ligne 90.Diverses autres lignes issues de et aboutissant au processeur 30 ont été désignées a la figure 4, et leur rôle est suffisamment évident, de plus, leur description n'est pas nécessaire a la compréhension du fonctionnement de la présente invention. Les figures 5 et 6 représentent divers registres et bus contenus dans un processeur 30 pour accomplir des opérations d'E/S . Tous les bus et registres représentés contiennent 16 bits.Le bus processeur 72 comporte plusieurs autres unités qui lui sont reliées, telles que l'unité artihmétique et logique, la mémoire locale et des registres supplémentaires s'occupant essentiellement de fonctions de traitement de données. Les données en provenance de l'unité mémoire 31 sont transmises sur un bus 91 et celles transmises à l'unité mémoire 31 sur un bus 92. Les données provenant de l'unité mémoire 31, lorsqu'elles doivent être utilisées essentiellement à l'intérieur du processeur 30 sont reçues dans un registre de données de mémoire de CPU (CPU SDR) 93, et lorsque ces données sont transférées entre des dispositifs périphériques 33 et l'unité mémoire 31 au cours de transferts par vols de cycles, elles sont entrées dans un registre de données de mémoire de vol de cycle (CS SDR) 94. La figure 5 représente en outre un registre d'opération 95 qui reçoit des instructions de programme de l'unité mémoire 31 par le bus 91, et le CPU SDR 93 pour être décodées en vue de commander les opérations du système. L'invention est particulièrement concernée par le décodage d'une instruction appelée mise en oeuvre E/S (010). Lorsque l'instruction 010 doit effectuer un transfert de données sous contrôle direct du programme de l'unité mémoire 31 vers un dispositif périphérique 33, ces données sont émises par l'unité mémoire 31 sur le bus 91, entrées dans le CPU SDR 93, transférées au bus du processeur 72 sur un autre bus 96, entrées dans l'un des registres 97 du CPU, et envoyées par le bus de données d'E/S 50 sur un bus 98, en réponse à l'excitation de la porte A 99, en réponse aux ordres émanant de la logique de commande d'E/S 32.Le contrôle direct par programme des transferts de données d'un dispositif d'E/S 33 vers l'unité de mémoire 31, est réalisé en envoyant les données par le bus de données d'E/S 50 au bus du processeur 72, par excitation des portes représentées en 100, en entrant les données dans le registre CPU SDR 93 à partir d'un bus 101, et en transférant ces données a l'unité mémoire 31 par le bus 92. Le transfert des donnees par vols de cycles du dispositif d'E/S 33 à l'unité mémoire 31 comprend le transfert des données du bus de données d'E/S 50 dans le registre CS SDR 94 par le bus 102, par excitation de la porte B 103, suivi du transfert de ces données du registre CS SDR 94 vers l'unité mémoire 31, par le bus 92. Les transferts de sortie par vols de cycles comprennent le transfert des données à partir de l'unité mémoire 31 sur le bus 91, dans le registre CS SDR 94, suivi de l'excitation de la porte C 104, et les données sont envoyées par un bus 105 au bus de données d'E/S 50. La génération des bits de parité 106 inclus dans les données, en provenance du bus de données d'E/S 50, ou la signalisation des erreurs de parité sur la ligne 84, est accomplie dans le générateur/vérificateur de parité d'interface 107, au cours des opérations d'E/S. La figure 6 représente les bus et les registres de processeur 30 nécessaires au transfert des informations d'adresse entre les dispositifs d'E/S 33 et l'unité mémoire 31. Les adresses sont présentées à l'unité mémoire 31 sur un bus 108 soit à partir du registre d'adresse de mémoire du CPU (CPU SAR) 109, soit, pendant les transferts par vols de cycles, à partir d'un registre d'adresse de mémoire de vols de cycles (CSSAR) 110. Dans le cadre de la présente invention, la sélection d'un dispositif d'E/S donné 33, et la transmission d'instructions au dispositif 33 sont acccomplies par l'intermédiaire du bus d'adresse d'E/S 49. Ces informations sont présentées au bus d'adresse E/S 49 à partir d'un autre registre de CPU 111 qui reçoit lesdites informations du bus du processeur 72. La figure 7 montre l'instruction de mise en oeuvre d'E/S (OIO) de deux mots (32 bits) décodée dans le registre d'opération 95 de la figure 5 qui initialise toutes les opérations d'E/S a partir du processeur 30. C'est une instruction privilégiée et elle ne peut être recherchée qu'en état "superviseur". Si cette instruction est recherchée en état "problème11, une erreur programme pour violation de privilège est initiée et une interruption de classe est décidée. L'adresse effective, générée par cette instruction signale et adresse un bloc de commande de dispositif immédiat (ICDB) dans l'unité mémoire 31. L'ICDB contient une zone de commande (bits O à 7) une zone d'adresse de dispositif (bits 8 à 15), et la zone de données immédiates (bits 16 à 31). Dans la zone de commande, le premier chiffre héxadécimal (bits O à 3) identifie le type d'instruction, et le second chiffre héxadécimal (bits 4 à 7) est un modificateur. Les instructions sont des instructions de lecture, de lecture ID, de lecture d'état, d'écriture, de préparation, de commande, de repositionnement de dispositif, de debout, de début d'état de vol de cycle et d'arrêt d'E/S. La zone d'adresse de dispositif contient l'adresse du dispositif 33. Les adresses du dispositif 33 peuvent être sélectionnées par des commutateurs ou connexions sur chaque carte de liaison d'E/S 34. Pour les opérations sous contrôle direct de programme (DPC), la zone immédiate de l'IDCB contenue dans l'unité mémoire 31 contient le mot qui sera transféré de l'unité mémoire 31 vers le dispositif dlE/S 33, ou le mot transféré du-dispositif 33 qui doit être mémorisé dans l'unité 31. Pour les opérations par vols de-cycles, la zone Immédiate contient l'adresse d'un bloc de commande de dispositif (DCB) Inscrite dans l'unité-mémoire 31. L'instruction de lecture transfère un mot ou un multiplet du dispositif adressé 33 vers le mot de zone Immédiate de l'IDCB. Si un multiplet unique est transféré, il est placé aux positions de bits 24 à 31 du mot de données. L'instruction de lecture ID transfère un mot d'identification du dispositif 33 vers la zone immédiate de l'IDCB. Le mot d'identification du dispositif contient des informations physiques sur le dispositif et est utilisé pour le diagnostic, pour établir une table de configuration de système. Ce mot n'est pas lié au mot d'interruption ID associé au traitement de l'interruption. L'instruction de lecture d'Etat transfère un mot d'état de dispositif du dispositif 33 vers la zone immédiate de l'IDCB. Le contenu de mot d'état est fonction du dispositif. L'instruction d'Ecriture transfère un mot ou multiplet de données vers le dispositif adressé 33 à partir de la zone immédiate de l'IDC# Si un multiplet unique doit être transféré, il est placé aux positions de bits 24 à 31 du mot de données et les bits 16 a 23 sont ignorés. L'instruction de préparation transfère un mot vers le dispositif 33 adressé, qui commande son niveau d'interruption. Le mot est transféré a partir du second mot de l'IDCB ou les bits 16 a 26 sont des zéros, les bits 27 à 30 correspondent à une zone de niveau et le bit 31 à un bit-I. Un niveau d'interruption prioritaire est attribué au dispositif 33 par la zone de niveau. Le bit-I (masque de dispositif) indique la possibilité d'interruption du dispositif. Si le bit-I est un 1, le dispositif est autorisé à interrompre. L'instruction de commande initialise une action de commande dans le dispositif 33 adresse. Un transfert de mot ou de multiplet de la zone immédiate de l'IDCB vers le dispositif adressé peut se produire ou non, selon les caractéristiques du dispositif. L'instruction de repositionnement de dispositif reposltiotme le dispositif 33 adresse. Une interruption en attente provenant de ce dispositif est effacée. Le masque du dispositif (bit I) n'est pas ~Ddifié L'instruction de début initialise une opération de vols de cycles pour le dispositif 33 adressé. Le second mot, ou zone immédiate, de l'IDCB est transféré vers l'unité de contrôle 34. Il contient l'adresse de 16 bits dans l'unité mémoire 31 d'un bloc de commande de dispositif (DCB) qui est utilisé par l'unité de contrôle 34 pour commander d'autres opérations. L'instruction de début d'Etat de vol de cycle initialise une opérati-on de vol de cycle pour le dispositif adressé 33. Elle a pour fonction de recueillir des informations d'état relatives à l'opération de vol de cycle antérieure. La zone immédiate de l'tDCB est transférée vers l'unité de contrôle 34 et contient une adresse de 16 bits d'un DCB. L'instruction d'arrêt d'E/S est une instruction dirigée par la loqique de commande d'E/S 32 qui provoque l'arrêt de toute l'activité d'E/S de l'interface d'E/S 35. Aucune donnée n'est associée à cette instruction. Toutes les interruptions de dispositifs en attente sont effacées. Les affectations des niveaux d'interruptions prioritaires des dispositifs et les masques des dispositifs (bits1 demeurent inchangés. La fiqure 8 illustre le contenu du registre 97 de la fiqure 5 et du reqistre 111 de la fiqure 6 ainsi que la chronoloqie des siqnaux sur les différentes liqnes de l'interface 35. Cette fiqure représente l'action initiale lorsqu'une instruction 010- est décodée, que ce soit pour Ecriture ou Lecture de BPC, pour le transfert de l'adresse DCB pour les opérations de vols de cycles,-'ou oour le transfert des codes de niveaux d'interruption pour une instruction de préparation. Le bus de données 50 est excité, et les données sont transférées entre le dispositif 33 et la zone immédiate de l'IDCB dans l'unité mémoire 31 qui était adressée par l'instruction d'opération dlE/S. Le bus d'adresse 49, bits 0 a 15, contient le premier mot de IIIDCB. Le bus d'adresse 49 est actif avant l'excitation de la porte d'adresse 51 et jusqu'a la chute du retour de porte d'adresse 52. L'égalité entre l'adresse câblée du dispositif et les bits 8 à 15 du bus d'adresse 49, le bit 16 étant un constitue la sélection initiale d'une unité de contrôle du dispositif périphérique 34. Le bit 16 est ajouté au bus d'adresse 49 par la commande de porte d'interface 76 de la figure 4, à partir d'un décodeur 112, pour distinguer l'utilisation du bus dtadresse#49 pour les opérations d'E/S de ses autres utilisations. La porte d'adresse 51 est l'indicateur de sortie de limite servant à signaler au dispositif 33 qu'il doit répondre a la sélection initiale et entreprendre l'opération spécifiée par l'instruction (bus d'adresse bits 0 a 7). Le retour de porte d'adresse 52 est l'indicateur fourni par l'unité de contrôle de dispositif périphérique 34 pour signaler à la logique de commande d'E/S 32 qu'elle a reçu la porte d'adresse 51, a reconnu son adresse, et mis en oeuvre des informations d'état sur le bus d'entrée de code de condition 53. Cet indicateur doit apparaître avec un certain délai après l'activation de la porte d'adresse 51 telle qu'elle est vue à la sortie du canal. Dans le cas contraire, le code condition 0 est ramené a la logique de commande d'E/S 32 et la séquence se termine. Le signal de porte d'adresse 51 retombe et le bus d'adresse 49 est vidé. Le bus d'entrée de code de condition 53 est une zone de trois bits codée binaire. Le dispositif d'E/S 33 transmet l'état au canal sur ce bus pendant le temps d'activation de retour de porte. Ces bits de code de condition sont placés dans le registre d'état de niveau en cours (LSR) du CPU 30. Les valeurs de code de condition et leur signification sont illustrées sur le tableau 1. TABLEAU 1 Valeur du code de condition Signification O Dispositif non connecté 1 Occupé 2 Occupé après repositionnement 3 Rejet d'instruction 4 Intervention requise 5 Vérification des données de l'interface 6 Contrôleur occupé 7 Satisfaisant Le signal d'échantillonnage de données 54 est un signal hors limites généré par la logique de commande d'E/S 32, et il peut être utilisé par le dispositif pour enregistrer les données qui lui sont adressées. Le signal d'échantillonnage de données 54 retombe en même temps que le signal de porte d'adresse 51. Les figures 9, 10, et 11 vont servir à décrire de façon plus détaillée les opérations d'entrée/sortie de vols de cycles. A la figure 9, le décodage d'une instruction 010 avec l'adresse 200 permet au processeur 30 d'adresser les deux mots de 1'IDCB113 et d'y accéder a partir de la position 200 de l'unité-mémoire 31. L'IDCB est transféré à l'unité de contrôle de dispositif périphérique 34 sélectionnée par la portion d'adresse du dispositif de l'IDCB dans l'ordre indiqué à la figure 8. La zone immédiate de l'IDCB Identifie et fournit l'adresse de la position d'un bloc de commande de dispositif (DCB) 114 contenu dans l'unité mémoire 31.L'instruction début de vol de cycle ou début d'état de vol de cycle est décodée dans l'unité de contrôle de dispositif périphérique et initialise une première opération de vols de cycles en utilisant les informations d'adresse 500 délivrées à la mémoire 31 afin de transférer le DCB 114 a l'unité de contrôle 34. Le contenu du DCB Identifie l'dresse de l'unité mémoire 31 qui intervient dans le transfert de données et comme le montre la figure 9, cette adresse se trouve à la position d'adresse 800 de l'unité mémoire 31, définissant ainsi une zone de données 115 La quantité de données à transférer est spécifiée par une zone de comptage de multiplets. Au terme du transfert qui s'effectue sous le contrôle du DCB 114, un DCB supplémentaire identifié comme DCB chaîné 116, peut être transféré à l'unité de contrôle de dispositif périphérique 34 pour fournir un autre contrôle pour le dispositif périphérique 33 sélectionné précédemment. Comme le montre la figure 9, le DCB 114 contient des informations de commande fournissant l'adresse du DCB 116 channe qui se trouve dans l'unité mémoire 31 en partant de l'adresse 600. Au cours des opérations de vols de cycles, chacun des huit mots constitutifs d'un DCB est transféré a l'unité de contrôle sélectionnée sur la base d'une demande de vol de cycle. La figure 10 illustre le contenu d'un DCB, soit présent dans l'unité mémoire 31, soit reçu par une unité de contrôle de dispositif périphérique 34 en réponse à l'utilisation des informations de I'ICDB qui a leur tour ont été transférées en réponse a l'instruction 010. Le DCB est un bloc de commande de huit mots qui résident dans la zone de supervision de l'unité mémoire 31. Il décrit les paramètres spécifiques de l'opération de vols de cycles. L'unité de contrôle de dispositif périphérique 34 recherche le DCB en utilisant la clé de protection de mémoire zéro. Si le bit O du mot de commande du DCB est égal à un, une opération de chaînage de DCB est indiquée. Lorsque l'opération d'un DCB en cours a été correctement conduite, le dispositif n'est pas interrompu (à l'exception des interruptions de programme ) . Au contraire il recherche le DCB suivant de la channe. Si le bit 1 est égal à un, le dispositif présente une interruption sous contrôle de programme (PCI) au terme de la recherche du DCB. Un PCI en attente n'inhibe pas les transferts de données associés au DCB. SI le PCI est en attente lorsque le dispositif rencontre la condition suivante génératrice de l'interruption, la condition de PCI est éliminée par le dispositif et remplacée par la nouvelle condition d'interruption. Le positionnement du bit 2 indique au dispositif la direction du transfert de données : O = Sortie (mémoire principale vers dispositif) et I = Entrée (dispositif vers mémoire principale). Pour les transferts de données bidirectionnels au cours d'une opération de DCB, ce bit doit être positionne à un. Pour les opérations de commande n'impliquant aucun transfert de données, ce bit doit être positionne à zéro. Si le bit 3 est égal à un, le transfert de données se déroule par paquets. Ce mode affecte le canal et l'interface d'E/S au dispositif jusqu'à ce que le dernier transfert de données associé à ce DCB soit achevé. Si le bit 4 est égal a un, un enregistrement de longueur incorrecte n'est pas signale. Le dispositif continue l'opération. Les possibilités d'enregistrements de longueurs incorrectes sont: (1) les enregistrements plus longs que le comptage spécifié; et (2) les enregistrements plus courts que les comptages spécifiés. Le signalement d'enregistrements de longueurs incorrectes peut être supprime pour une possibilité ou pour les deux selon le dispositif considéré. Les bits 5 à 7 constituent la clé d'adresse de vols de cycles. Cette clé est présentée par le dispositif pendant les transferts de données. Elle est utilisée pour établir l'autorisation d'accès a la mémoire. Les bits 8 à 15 peuvent être utilisés pour décrire les fonctions particulières d'un dispositif déterminé. Les mots l å 3 sont des mots de commande dépendant du dispositif et sont mis en oeuvre selon les besoins. Si une suppression de longueur incorrecte (SIL) est utilisée par un dispositif, le mot 4 définit une adresse d'unité inêmoire de 16 bits appelée adresse d'état. Cette adresse désigne un bloc d'état résiduel qui est mémorisé lorsque les deux conditions suivantes sont remplies, à savoir : (1) le bit de SIL (bit 4 du mot de commande de DCB) est positionné a un, et (2) tous les transferts de données concernant le DCB en cours ont été réalisés sans erreur. La capacité du bloc d'état résiduel varie de un à trois mots selon le dispositif utilisé. Le premier mot contient le comptage de multiplets résiduel s. Des mots supplémentaires (deux maximum) contiennent des informations d'état relatives au dispositif. Si la suppression de longueur incorrecte n'est pas utilisée par un dispositif, la signification du mot 4 sera dépendante du dispositif, et sera la même que les mots 1 à 3. Si le bit de chaînage de DCB (bit O du mot de commande) est égal à un, le mot 5 spécifie une adresse de mémoire principale de 16 bits du DCB suivant de la channe. Si l'enchainement n'est pas indiqué, ce mot de paramètre dépend du dispositif. Le mot de comptage contient un nombre entier sans signe de 16 bits représentant le nombre de multiplets de données à transférer pour le DCB en cours. Le cottage est spécifié en multiplets dans une gamme de O à 65.535. Il doit également être pair pour l'opération de début d'état de vols de cycles. Le mot d'adresse de données contient l'adresse de début de ecoire principale correspondant au transfert de données. Le mécanisme de vols de cycles permet le service de données en direction ou à partir d'un dispositif d'E/S 33 tandis que le CPU 30 accomplit d'autres opérations de traitement. Cette opération en chevauchement permet l'initialisation de plusieurs transferts de données par une seule iinstruction d'opération d'E/S. La CPU exécute l'instruction de mise en oeuvre d'E/S. Puis elle fournit le traitement du train d'instructions, tandis que le dispositif d'E/S vole des cycles de données de la mémoire principale 31 si nécessaire. L'opération se termine toujours par une interruption prioritaire a partir du dispositif.Un indicateur d'interrogation 63 est généré par le canal pour résoudre le litige entre les multiples dispositifs demandant des transferts par vols de cycles. L'indicateur d'interrogation resoud également les litiges relatifs aux interruptions de priorité au même niveau. Toutes les opérations de vols de cycles comportent certaines possibilités fournies par les caractéristiques du dispositif. 1. Mode par paquets 2. Chatnage des instructions 3. Chainage des données 4. Interruption sous contrôle de programme (PCI) 5. Transferts d'adresses de mémoire et de données par multiplets ou par mots. Toutes les opérations de vols de cycles se terminent par une interruption prioritaire. L'instruction de début de vols de cycles a pour objet le transfert des données. L'instruction de début d'état de vols de cycles a pour fonction d'obtenir des paramètres résiduels en provenance du dispositif si l'opération de vols de cycles antérieure se termine a cause d'une erreur ou d'une condition d'exception. Le format du DCB est le même que pour une opération de vols de cycles normale, et les mots 1 à 5 sont positionnés à zéro. Au cours des opérations de début d'état de vols de cycles, les données sont transférées vers la mémoire principale 31 en commençant par l'adresse de données spécifiée dans le DCB. Ces données se composent des paramètres résiduels et d'informations d'états dépendantes du dispositif. Le premier mot transféré contient l'adresse en mémoire principale du dernier transfert par vols de cycles entrepris associé à une instruction de début. Si une erreur survient pendant une opération de début d'état de volsde cycles, cette adresse n'est pas modifiée. L'adresse résiduelle peut être une adresse de données, une adresse de DCB, ou une adresse d'état résiduel, et elle n'est effacée que par un repositionnement pour mise sous tension. Elle est mise à jour à l'adresse de mémoire de vols de cycles en cours après exécution des transferts par vols de cycles. En ce qui concerne les transferts de mots, l'adresse résiduelle indique le multiplet de rang supérieur du mot. Le repositionnement du dispositif, l'arrêt d'E/S, If erreur machine, et le repositionnement du système n'ont aucun effet sur T'adresse résiduelle contenue dans le dispositif. Le second mot d'état transféré contient le comptage de multiplets résiduels d'un dispositif. Le comptage de multiplets résiduels est initialise par la zone de comptage d'un DCB associé a une instruction de début, et il est mis a jour a mesure que chaque multiplet de données est transféré correctement via une opération de vols de cycles. Il n'est pas mis à jour par des transferts par vols de cycles dans le bloc d'état résiduel. Le comptage de multiplets résiduels n'est pas modifié si une erreur survient pendant une opération de début d'état de vols de cycles. Il est restaure pour (1) un repositionnement pour mise sous tension, (2) un repositionnement du système, (3) un repositionnement du dispositif, (4) un arrêt d'E/S et (5) une condition d'erreur machine. Le contenu du mot d'état de vols de cycles du dispositif 1 est dépendant du dispositif si ce dernier (1) ne réalise pas la suppression de longueur incorrecte (SIL), ou (2) mémorise un comptage de multiplets résiduels comme partie intégrante de son état de vols de cycles. D'autres mots d'état dépendant des dispositifs peuvent être transférés selon le type de dispositif utilisé. Deux conditions peuvent provoquer le positionnement de bits dans les mots d'état dépendant des dispositifs. 1. L'exécution d'une instruction d'E/S provoquant une interruption exceptionnelle. 2. Des conditions asynchrones dans le dispositif, indiquant une erreur ou une exception. Les bits sont repositionnés comme suit: 1. Pour la première condition indiquée ci-dessus, les bits sont repositionnés par l'acceptation de l'instruction d'E/S suivante (a l'exception de début d'état de vols de cycles) faisant suite a l'interruption exceptionnelle. Ces bits sont également repositionnés par un signal de repositionnement pour mise sous tension du système, ou l'exécution d'une instruction d'arrêt d'E/S. 2.-Pour la seconde condition, les bits sont repositionnés en fonction du dispositif. La figure Il illustre les lignes d'interface 35 et la chronologie des opératians de vols de cycles. Avant cette opération, le dispositif a envoyé une demande de vols de cycles (bit 16 sur le bus d'Entrée de demande 61), a la logique de commande d'E/S 32 qui a répondu par la séquence d'interrogation, et ce dispositif a capté cette interrogation. La porte de service 55 est excitée par la logique de commande d'E/S 32 pour indiquer au dispositif 33 qui a capte l'interrogation 64, et envoyé le retour de l'interrogation 65, que les transferts de données peuvent commencer. Lorsque le dispositif détecte la porte de service 55, il envoie le retour de porte de service 56 au canal 32 pour indiquer qu'il a placé les données et les informations de commande nécessaires sur l'interface d'E/S 35. Toutes les données fournies par le dispositif pour le transfert, sont mises en oeuvre au plus tard lors de l'excitation de cette ligne. Cette ligne ne peut pas retomber avant la chute de la ligne porte de service 55 et celle d'échantillonnage de données 54. Le bus d'adresse 49 contient l'adresse de l'unité mémoire 31 qui est utilisée pour le mot de données à transférer. Le contenu du bus d'adresse est transmis au registre SAR vols de cycles 110 sur la carte d'adresse 41. Un cycle de mémoire se déroule, et le mot est placé dans le SDR 94 de vols de cycles. Le bus de données 50 contient le mot faisant l'objet du transfert. Le bus d'entrée de code de condition 53 contient la clé d'adresse à utiliser pendant l'accès à l'unité mémoire 31. Les bits 0, 1, 2 d'entrée de code de condition correspondent aux bits 0, 1 et 2 de la clé d'adresse. Ce bus est activé par l'excitation du retour de porte de service 56, et il est maintenu dans cette condition jusqu'a la chute de la porte de service 55. L'échantillonnage de données 54 est un indicateur de sortie de limites qui peùt être utilisée par le dispositif pour enregistrer les données qui lui sont adressées. L'Echantillonnage de données 54 retombe en même temps que la porte de service 55. Le bus d'état 59 est utilisé par la logique de commande d'E/S 32 pour signaler à l'unité de contrôle de dispositif périphérique 34 la détection éventuelle d'une erreur au cours des opérations de vols de cycles. Les bits de ce bus ont la signification suivante: Bit O Vérification des données de mémoire Bit 1 Adresse de mémoire invalide Bit 2 Vérification de protection Bit 3 Vérification de données d'interface. Si ce bus est activé!# dispositif conserve les informations pour présentation dans un multiplet d'état d'interruption lors de l'interruption. L'opération de vols de cycles est alors terminée et le dispositif présente une interruption finale. Si le dispositif a déjà active une demande de vols de cycles pour le prochain transfert, ou qu'il se trouve en mode de transfert par paquets, il doit achever une intervention supplémentaire Cette intervention est un cycle factice ou aucun des paramètres contenus dans le dispositif n'a été mis à jour, ni aucun bit d'état n'a été accumulé. L'indicateur d'entrée/sortie 57 = O indique a la logique de commande d'E/S 32 que l'opération est une sortie 31 et sa valeur 1 indique une entrée dans la mémoire 31. L'indicateur 58 de Mot/Multiplet = 0 indique à la logique de commande d'E/S 32 qu'un transfert de mot doit avoir lieu, et sa valeur = 1 indique un transfert de multiplet. Interrogation Les figures 12 a 14 illustrent de façon générale le principe de l'interrogation selon la présente invention. La logique d'interrogation est commune a la sélection des unités de contrôle de dispositifs périphériques 34 en réponse soit à des demandes d'interruption, soit à des demandes de vols de cycles. Selon la séquence illustrée à la figure 12, le bus d'entrée de demande 61 est excité par n'importe quel dispositif périphérique 33 sur le bus d'interface 35 qui demande un traitement d'interruption ou l'utilisation du bus 35 pour des transferts de données par vols de cycles. La ligne appelée "bit 16" du bus d'entre de demande 61 est excitée chaque fois qu'un dispositif demande des transferts de données par vols de cycle.Les autres lignes du bus d'entrée de demande 61 sont associées chacune à un niveau d'interruption particulier. L'excitation des lignes sur le bus d'entrée de demande 61 se maintient a une valeur stable aussi longtemps qu'un dispositif a besoin d'intervention pour une interruption ou pour les transferts par vols de cycles. A l'instant ou la logique de commande d'E/S 32 établit que l'une quelconque des demandes délivrées sur le bus d'entrée de demande 61 doit être "reconnue", les lignes de signaux du bus d'identification d'interrogation 62 sont excitées de façon codée pour signaler à tous les dispositifs qu'un processus d'interrogation et de sélection est initialise, soit pour les transferts par vols de cycles soit pour le traitement d'une interruption à un niveau d'interruption particulier identifie par le bus d'identification d'interrogation 62.Lorsque le bus d'identification d'interrogation 62 a été excité, un signal d'interrogation 63 est appliqué de façon sérielle a toutes les unités de contrôle de dispositifs périphériques 34 sur le bus 35, afin de résoudre le litige existant entre des unités de contrôle de dispositifs périphériques 34 demandant des interruptions à un même niveau de priorité et des vols de cycles. Chaque unité de contrôle de dispositif périphérique 34 reçoit le signal d'interrogation 63, et propage ce signal vers l'unité de contrôle de dispositif périphérique 34 suivante, en envoyant un signal de propagation d'interruption si le dispositif ne capte pas l'interrogation.Si une unité de contrôle de dispositif particulière 34 a demandé une intervention du type identifié par le bus d'identification d'interrogation 62, elle répond par le signal de retour d'interrogation sur la ligne 65, et le signal d'interrogation 63 n'est propagé à aucune autre des unités de contrôle de dispositifs périphériques 34. La figure 13 illustre trois unités de contrôle de dispositifs périphériques ayant les interruptions en attente. Le premier dispositif indique une demande d'interruption au niveau 2, tandis que les autres dispositifs demandent des interruptions au niveau 1. Le bus d'identification d'interrogation 62 est codé en vue de spécifier une interrogation pour tout dispositif émettant une demande au niveau 1. Comme le bus d'identification d'interrogation 62 ne correspond pas à la demande au niveau 2 émise par le premier dispositif, le signal d'interrogation 63 est propagé vers le dispositif qui suit immédiatement.Le premier dispositif établissant une demande au niveau 1 capte l'interrogation, et empêche le signal de propagation d'interrogation de parvenir aux dispositifs qui suivent immediatement. Simultanément, le premier dispositif du niveau 1 génère le signal de retour d'interrogation 65 pour informer la logique de commande d'E/S 32 que l'interrogation a été captée. La logique de commande d'E/S 32 répond par le signal de porte de service 55, le dispositif répond à cette porte de service 55 par le retour de porte de service 56 et amorce l'utilisation du bus d'interface 35. Comme le montre la figure 13, le signal d'interrogation qui est propage de façon sérielle d'un dispositif à l'autre est, en fait, forme de deux signaux distincts appelés signal d'interrogation 63 et signal d'interrogation prime 63'. La logique interne pour chacune des unités de contrôle de dispositifs périphériques 34 génère un signal d'interrogation interne en réponse à la réception d'un signal délivré à la fois sur la ligne d'entrée d'interrogation 63 et sur la ligne d'entrée prime d'interrogation 63'. Cette caractéristique assure le bon fonctionnement du mécanisme d'interrogation, même si une unité de contrôle de dispositif périphérique particulière 34 est retirée physiquement du bus de jonction 35. Théoriquement on peut retirer une unité de contrôle sur deux. La figure 14 représente avec plus de détails la logique interne d'une unité de contrôle de dispositif périphérique 34 utilisée pour recevoir des signaux d'interrogation 63 et 63', et pour générer le signal de retour d'interrogation 65. Un circuit ET 117 reçoit le signal d'interrogation 63 et le signal "prime" d'interrogation 63' parvenant à la première et a la seconde entrées respectivement. La sortie du circuit ET 117 sur la ligne 118 est le signal d'interrogation interne. Un circuit ET 119 et un circuit de comparaison 120 déterminent a partir du présent niveau d'interruption de dispositif ou d'une indication de demande de vols de cycles délivrée sur une ligne 121, et des informations codées délivrées sur le bus d'identification d'interrogation 62, si oui ou non le dispositif particulier représenté doit capter l'interrogation 62, et générer un signal de retour d'interrogation 65 à partir du circuit ET 122. La sortie du circuit de comparaison 120 ou du circuit ET 119 est l'entrée du circuit ET 122, ainsi qu'un signal interne d'interrogation 118, pour générer le signal de retour d'interrogation 65 et empêcher la logique de propager I'interrogation au dispositif suivant. Le circuit ET 117 possède sur chacune de ses deux entrées, une résistance 123 connectée à une tension positive. La ligne d'interrogation 63 et la ligne prime d'interrogation 63' sont normalement maintenues à des niveaux négatifs, inopérants, en l'absence des différents signaux. Si l'unité de contrôle de dispositif périphérique immédiatement antérieure 34 est enlevée du bus d'interface 35, la résistance 123 connectée à l'alimentation de tension positive fixe la première entrée du circuit ET 117 à un niveau positif, indiquant la présence d'un signal d'interrogation normal sur la ligne 63. A cet instant, la réception du signal prime d'interrogation sur la ligne 63' en provenance d'une unité de contrôle de dispositif périphérique 34 précédant immédiatement l'unité de contrôle de dispositif périphérique 34 qui a été retirée du bus d'interface, se combine avec la première entrée du circuit ET 117, et a pour effet de vénérer l'interroqation interne sur la liqne de siqnal 118.Si c'est l'unité de contrôle de dispositif périphérique 34 qénérant le siqnal prime d'interroqation 63' qui est enlevée du bus 35, la seconde entrée du circuit ET 117 est fixée, et le circuit ET 117 répond au signal d'interroqation 63 en provenance de l'unité de contrôle 34 Immédiatement antérieure. Unité de contrôle de dispositif périphérique La figure 15 illustre la configuration des éléments principaux d'une unité de contrôle de dispositif périphérique 34 représentée à la figure 3. La logique d'interface canal 46 est connectée en parallèle avec l'autre logique d'interface canal, à l'interface 35, et reçoit également le signal d'interrogation 63 transmis en série. Dans certaines situations, la logique d'interface canal 46 pourrait contenir toute la logique combinatoire et séquentielle requise pour commander directement un dispositif 33. Toutefois, dans un mode de réalisation préféré de la présente invention, la commande principale de l'unité de contrôle de dispositif périphérique 34 est assurée par un micro-processeur 47 qui comporte sa propre mémoire 124 pour les programmes, les données, et les informations de commande de dispositifs périphériques.Le transfert des données, des commandes et des informations de détection est assuré par le bus de sortie de données 125 du microprocesseur 47, le bus d'entrée de données 126, et le bus d'adresses 127. Les instructions du microprocesseur 47 comportent des codes OP et des informations d'adresse délivres sur l'omnibus 127 pour identifier des registres, des déclencheurs, des bascules bistables et des portes particulières, contenus dans l'unité de contrôle de dispositif périphérique 34 qui doit être mise en oeuvre ou détectée. La figure 16 représente les principaux composants de la logique d'interface canal 46 connectes au bus d'interface 35 et aux bus du microprocesseur 47. Les éléments principaux sont le multiplet 0 du registre de données avec contrôle de parité et génération de parité, et le multiplet 1 du registre de données avec contrôle de parité et génération de parité. La mise en séquence des interruptions et des vols de cycles est commandée dans une logique qui comporte la vérification du niveau de priorité et l'IdentIfIcation de l'interrogation. Une autre logique comprend le multiplet O d'un registre d'adresse qui, comme indiqué précédemment contient l'instruction relative à un dispositif et également par voie de conséquence, un mécanisme de décodage d'instruction. Une autre logique reçoit le multiplet 1 de l'information d'adresse qui, comme indique précédemment, comporte l'adresse d'un dispositif particulier qui est comparée à une adresse câblée sur des connexions d'adresses. Il y a une logique qui comporte le registre d'état de vols de cycles, la génération de code de condition et d'autres commandes de repositionnement et d'interface. Il y a un décodeur pour les informations d'adresse en provenance du micro-processeur et qui a pour fonction de commander et de détecter diverses bascules bistables contenues dans l'unité de contrôle de dispositif périphérique 34. La figure 17 représente un organigramme des principaux composants d'un micro-processeur 47 utilisé dans l'unité de contrôle de dispositif périphérique 34. La mémoire précédemment citée 124, les bus de sortie et d'entrée de données 125 et 126 ainsi que le bus d'adresse 127 sont représentés. Le micro-processeur est commande par l'entrée d'instructions de 16 bits dans un registre OP 128, dont la portion réservée au code OP est utilisée par la commande de cycles 129 et une horloge de chronologie 130 pour générer les signaux de commande requis a l'intérieur du mirco-processeur. L'accès à la mémoire 124 est assuré par les informations d'adressage en provenance d'un registre d'adressage mémoire (SAR) 131 qui reçoit des informations d'adressage de plusieurs sources.Ces sources sont les instructions contenues dans le registre OP 128, un registre d'adresse d'instructions 132, un registre de liaison 133, et la pile 134 de registres d'adresse de données (DAR ) adressables par instructions. Associé au registre d'adresse d'instructions 132 et au registre de liaison 133, un registre auxiliaire 135 et un incrémenteur 136 incluent les commandes requises pour contrôler la séquence d'exécution des instructions programmées, à savoir les branchements, les branchements et retours, les branchements et liaisons. Une autre pile de registres adressables 137 et des données de la mémoire 124 présentées par l'intermédiaire d'un assembleur ou multiplexeur 138 peuvent être mémorisées dans un registre A 139 et/ou un registre B 140. Les registres 139 et 140 délivrent des entrées à l'unité arithmétique et logique 141, et ce sont les registres pour le transfert des données utilisant la sortie du bus de données 125 et l'entrée du bus de données 126. La figure 18 montre plus en détail la logique d'interface de canal 46 dont il a été brièvement question en référence à la figure 16. A la suite du décodage, dans le processeur 30, d'une instruction 010, la logique de commande d'E/S ou le canal 32 doivent communiquer avec les unités de contrle de dispositifs périphériques 34, en utilisant le bus d'interface 35 afin de transférer le bloc de commande de données immédiates (IDCB).La logique d'interface de canal 46 qu'elle soit commandée par un microprocesseur 47, conformément à un mode de réalisation Préféré, ou par une loqique cowbinaboire et séquentielle, doit comprendre plusieurs éléments de base, et ces éléments comprennent un reqistre de données de 16 bits 142, un reqistre d'adresse 143, un reqistre d'instructions 144, et un circuit de comparaison d'adresse de sélection de dispositif. Comme nous l'avons indiqué précédemment, lé bus d'adresse d'interface 49 transpo;rte le premier mot de l'IDCB qui comprend l'instruction de dispositif aux positions de bits 0 à 7, et l'adresse de dispositif aux positions de bits 8 à 15. Une sélection initiale de toutes les unités de contrôle de dispositifs périphériques 34 est effectuée par le bit 16 du bus d'adresse 49 afin-de distinguer l'utilisation du bus pour les opérations d'E/S par opposition aux autres opérations. La sélection initiale de dispositif ou de liaison est effectuée en comparant l'adresse du dispositif aux positions de bits 8 a 15 sur le bus d'adresse 49, avec l'adresse du dispositif cablée 133 contenue dans le circuit de comparaison d'adresse 145, pour fournir un signal de sélection initiale de dispositif ou de liaison.La reconnaissance de l'adresse du dispositif provoque la transmission des bits 1 a 7 délivrés sur le bus d'adresse 40, dans le registre d'instructions 144, pour présentation a un circuit de decodage-dlinstructions 147. Le bus d'adresse du micro-processeur 127 est décodé dans un circuit de décodage 148. La sortie du décodeur 148 est combinée a la sortie du décodeur 147 dans la logique de liaison 149. Pour les opérations de transfert de données, un premier ou un second signal de sortie sur les lignes 150 ou 151 indique un transfert par contrôle de programme direct ou un transfert par vols de cycles respectivement. Le signal de sélection initiale de dispositif 146 fournit un signal de conditionnement à un circuit ET 152 qui répond au signal de porte d'adresse 51 généré par la logique de commande d'E/S, pour produire un signal de retour de porte d'adresse 52. En réponse au signal de retour de porte d'adresse 52, la logique de commande d'E/S est informée de la sélection du dispositif. Le registre de données de 16 bits 142 est interconnecté au bus de données d'interface 50 par les bus 153 et 154. Le registre de données de 16 bits 142 communique avec -Te bus de sortie de données de microprocesseur de 8 bits 125 ou avec le bus d'entrée de données 126, en deux cycles distincts, en réponse a la commande émanant du microprocesseur. Dans le cas d'une opération de lecture par commande par programme direct, le registre de données 142 a reçu les données du bus de sortie de données du microprocesseur 125 pour présentation au bus de données d'interface 50 sur le bus 154. Si l'opération est une écriture de données, le contenu du bus de données d'interface 50 a été placé dans le registre de données 142 par le bus 153 pour présentation ultérieure, en deux cycles distincts, au bus d'entrée de données du microprocesseur 126. Si la portion d'instruction du bloc de commande de données immédiates appelle une opération de début de vols de cycles, le contenu du registre de données 142 reçues par le bus 153 est formé des informations d'adresse qui sont transférées sur le bus d'entrée de données de microprocesseur 126, vers la mémoire 124 du microprocesseur. De plus, en réponse au décodage d'une opération de début de vols de cycles, le contenu du registre d'instruction 124 est transféré par un bus 155 au bus d'entrée de données du microprocesseur 126 pour mémorisation dans la mémoire 124 du microprocesseur. En conséquence, la mémoire 124 du microprocesseur est utilisée comme mémoire d'instructions-et mémoire d'adresses de l'unité mémoire 31, afin de contrôler les opérations ultérieures de transfert de données par vols de cycles. Au cours des opérations de transfert par vols de cycles ultérieurs, le registre d'adresse 143 reçoit sur un bus 156, en deux cycles successifs, et en provenance de la mémoire du microprocesseur 124, les informations d'adresse préalablement mémorisées dans la mémoire 31. Ces informations d'adresse concernant les opérations de transfert de données par vols de cycles ultérieures sont transférées par un bus 157 vers le bus d'adresse d'interface 49, pour présentation au mécanisme d'adresse de l'unité mémoire 31. Le registre de données 142 contient les données d'un transfert par vols de cycles, que ce soit pour une opération de lecture ou pour une opération d'écriture. Un troisième type d'instructions reçues dans le bloc de commande de données immédiates est une instruction de préparation signale sur une ligne 158. En réponse a la commande de préparation signalée sur la ligne 158, les bits 11 a 14 sur le bus de données d'interface 50 sont mémorisés dans un registre de niveau de priorité 159, et le bit I 15 précédemment cite est mémorisé dans un déclencheur 160. Le contenu du registre de niveau de priorité 159 correspond au niveau de priorité du dispositif quand des demandes d'interruption doivent être émises. Un signal de demande d'interruption sur la ligne 161, initialisé par le microprocesseur connecte 47, passe par le circuit ET 162, si le bit I mémorisé dans 160 est un 1.Cela signifie que le dispositif peut provoquer une interruption a n'importe quel niveau. Si le dispositif peut provoquer une interruption et qu'une demande d'interruption a été émise sur la ligne 161, un décodeur de niveau 163 a pour effet d'exciter l'une des lignes de signaux sur le bus d'entrée de demande d'interruption 61. La ligne excitée est associée au niveau d'interruption de priorité mémorisé dans le registre de niveaux de priorité 159. Comme nous l'avons dit précédemment, en référence à la figure 14, la logique de commande d'E/S répond a n'importe quel signal délivré sur le bus d'entrée de demande 61, que ce soit pour une-demande d'interruption ou pour une demande de vols de cycles signalée sur une ligne 61-16, en initialisant une séquence d'interrogation. La séquence d'interrogation comprend la transmission de l'identification d'interrogation, sur le bus 62, a toutes les unités de contrôle de dispositifs périphériques 34 connectées, ainsi que le signal d'interrogation 63 transmis en série. Si l'identification d'interrogation sur le bus 62 indique une interrogation pour tout dispositif demandant un transfert par vols de cycles, un signal est généré sur la ligne 164.Ceci conditionne la porte ET 119, pour produire une sortie si le dispositif représenté à la figure 18 a demandé un transfert par vols de cycles indiqué sur la ligne 121. Si le bus d'ìdentification d'interrogation 62 est codé avec un niveau d'interruption prioritaire comparable au niveau attribué actuellement et mémorisé dans le registre 159, et que le dispositif représenté à la figure 18 a demande une interruption, indiquée par une sortie du circuit ET 162, un signal est généré à partir du circuit ET 165. Le circuit OU 166 gênèrera un signal de sortie en réponse à une sortie du circuit ET 119, ou a la sortie du circuit ET 165, pour inhiber la propagation de l'interrogation vers des unités de contrôle de dispositifs périphériques suivantes 34, ce signal étant illustre en 167. Les autres composants de la logique de l'unité de contrôle de la figure 18 sont avertis de la capture de l'interrogation sur une ligne 168.De plus, un circuit ET 169 est conditionné, afin de permettre à l'unité de contrôle de dispositif périphérique 34 de répondre au signal de porte de service 55 sur la jonction 35, en générant le signal de retour de porte de service 56, afin de commander un autre transfert sur le bus d'interface 35. Les figures 19, 20 et 21 illustrent d'autres détails de la logique d'interface canal 46 examinée en référence à la figure 18. Les lignes de signaux entrant dans un bloc logique particulier représentées par une flèche pleine indiquent que la fonction est effectuée quand la ligne est a un niveau de tension négatif . Au contraire, absence d'une flèche indique que la la fonction est effective ou vraie lorsque Ta ligne se trouve à un niveau positif. A la figure 19, la demande d'interruption 161 de la figure 18 est illustrée comme étant générée par un circuit OU 170 qui reçoit des entrées des dispositifs bistables 171 et 172. Un inverseur 173 fournit un signal inversé représentant la demande d'interruption adressée aux autres#élèments de la logique d'interface canal Un signal d'échantillonnage de commande émanant du microprocesseur 47 échantillonne une porte ET 174 et une porte ET 175 dont les sorties positionnent les dispositifs bistables 171 et 172 respectivement. L'entrée 176 de la porte ET 174 est une ligne de signal générée par le décodeur 148 de la figure 18, en réponse au bus d'adresse du microprocesseur 127 et indique que le dispositif connecté nécessite l'intervention du processeur 30. Comme indique précédemment, certains blocs de commande de données d'une chaîne de blocs de commande d'opérations de vols de cycles peuvent comporter un bit PCI indiquant une interruption commandée par programme pendant des opérations de chaînage pour permettre au processeur 30 de connaître l'eyqlution des opérations de vols de cycles. La détection par le microprocesseur du bit PCI provoque l'excitation d'une ligne de signal 177 conditionnant de la sorte la porte ET 175 pour positionner le dispositif 172.Ces deux cas exprimés correspondant aux portes ET 174 et 175 ont pour conséquence d'initialiser une demande d'interruption émise par l'unité de contrôle Un circuit OU 178 a pour effet de repositionner les dispositifs bistables 171 et 172, et reçoit en entrées les lignes de signaux génerées réponse à plusieurs conditions nécessitant le repositionnement de la demande d'interruption. Ces conditions incluent la retombée du signal de porte de service 55 sur le bus d'interface 35, montrant que la demande d'interruption precedemment "reconnue" a été satisfaisante ou que l'unité de contrôle a reçu certains autres signaux sur le bus 35, tels qu'Arrêt d'E/S, ou repositionnement du système. Les figures 20A et 20B disposées conformément à la figure 20 Il lustrent d'autres détails de la logique des blocs précédemment cites et representes sur la figure 18, relatifs a l'excitation de la demande d'interruption sur le bus 61, au chargement d'un niveau de priorité dans le registre de niveaux de priorité 159, et à la comparaison du contenu du registre de niveau de priorité 159 avec des informations codées sur le bus d'identification d'interrogation de jonction 62 dans le circuit de comparaison 120. Le registre de niveaux de priorité 159 de la figure 18 est représenté par les circuits de maintien de polarité 180 à 183.Des circuits ET associés 184 à 187, par l'intermédiaire d'inverseurs, transmettent dans les circuits de maintien de polarite 18G à 183, l'état binaire des bits du bus de données 50 aux positions de bits 11 à 14 représentant le niveau de priorité qui doit être place dans le registre de niveaux de priorité, en réponse à une instruction de préparation. Le signal délivré sur la ligne 158, est généré par le décodeur d'instructions 147 de la figure 18, lorsque l'instruction IDCB demande l'entrée de niveaux de priorité dans le registre de niveaux de priorité 159. Le signal d'échantillonnage de données 54 provenant du bus 35 est appliqué à un circuit ET 188 pour générer un signal sur la ligne 189, indiquant que le registre de priorité 159 doit être chargé. Une autre condition requise pour charger les informations de niveau de priorité est indiquée par une sortie du circuit OU 190, et des circuits ET 191 et 192. Cette condition stipule que l'instruction doit être une instruction d'écriture, que l'adresse du dispositif, au terme de la comparaison doit indiquer une sélection du dispositif, et que l'unité de contrôle ne doit pas être, dans l'instant considéré, impliquée dans un transfert de données par vols de cycles. Un Inverseur 193 et un circuit ET 194 reçoivent le bit 15 du bus d'E/S de donnees 50 qui est appliqué à la bascule bistable 160 précédemment mentionnée en référence a la figure 18. Cette position est le bit I, ou bit de validation d'interruption, à savoir le bit destiné à l'unité de contrôle de dispositif périphérique. La bascule 160 est d'abord repositionnée par un circuit OU 195 et ensuite positionnée à l'état O ou 1 selon le bit 15 du bus de données. Le circuit OU 195 reçoit aussi une entrée qui repositionne le bit I en réponse a un signal de repositionnement pour mise sous tension émanant du bus 35. Le circut ET 162, dont il a été déjà question en référence a la figure 18, est également représenté ourla figure 20, ou il reçoit l'état du bit I et le signal de demande d'interruption 161 généré à partir de la figure 19. En l'absence de signal sur la ligne 196, appelée bus d'entrée de demande de bloc, appliqué aux circuits ET 197 et 198 recevant chacun'les valeurs complémentaires du bit O du registre de niveau, un décodeur 199 présente au bus d'entrée de demande d'interruption 61, l'excitation de l'une des lignes choisie en fonction du niveau de priorité entré dans les circuits de maintien de polarité 180 à 183. C'est la transmission du bit 0 au décodeur 199 qui excite celui-ci. Le signal délivré sur la ligne 196, indiquant que le bus d'entrée de demande doit être désexcité ou bloque, apparait à la figure 21, qui sera examinée ultérieurement, et il signifie que l'unité de contrôle de dispositif périphérique 34 a réalisé une capture d'interrogation, en réponse à une demande d'interruption, ou une capture de signal porte de service, en réponse à une demande de voIs de cycles. En l'absence de ces deux signaux destinés a bloquer l'excitation du bus d'entrée de demande 61, ce dernier exprime une demande d'interruption poursuivie à un niveau particulier affecté.Comme un signal d'instruction de préparation et d'échantillonnage de données peut être reçu par une unité de contrôle entièrement sous le contrôle de la programmation du processeur 30, le contenu des circuits de maintien de polarité 180 à 183 peut être modifié à tout instant. S'il y avait eu excitation préalable du circuit ET 162 par une demande d'interruption, et en l'absence de la saisie préalable d'un signal d'interrogation ou de porte de service, le décodeur 199 demeure excité et est immédiatement modifié en fonction de toute nouvelle codification du niveau de priorité entré dans les circuits de maintien de polarité 180 à 183. La figure 20 illustre les circuits OU-EX 200 à 203 qui effectuent une comparaison entre les bits du registre de niveau de priorité 159 et les bits du bus d'identification d'interrogation 62, qui sont utilisés dans la logique de la figure 21 pour réaliser une capture de signal d'interrogation. Les figures 21A et 21B lorsqu'elles sont réunies pour former la figure 21, illustrent les éléments de la logique d'interface canal 46 d'une unité de contrôle de dispositif périphérique 34 chargée de recevoir les signaux d'interrogation 63 et 63' et les résultats de la comparaison des bits du bus d'identification d'interrogation 62 avec le contenu du registre de niveau 159. Cette logique sert a capturer les signaux d'interrogation 63 et 63' et à générer ensuite le signal de retour d'interrogation 65, ou à propager le signal d'interrogation aux autres unités de contrôle. 34. Le circuit ET 117 de la figure 14 est reproduit à la figure 21A et il reçoit sur sa première et sur sa seconde entrées, le signal d'interrogation 63 et l-e signal d'interrogation prime-63' pour générer en réponse à ces signaux, un signal interne d'interrogation sur la ligne 118. Le signal interne d'interrogation 118 réalimenté est appliqué à un dispositif bistable de maintien de polarité 204, dont l'état stable sert à commander un circuit ET 205 et un circuit ET 206 .Selon l'état du circuit 204, le circuit ET 205 génère le signal. de propagation d'interrogation, qui est le signal d'interrogation 63 des unités de contrôle successives, ou le circuit ET 206 a pour fonction de générer le signal de retour d'interrogation 65, et d'indiquer à la logique interne de l'unité de contrôle de dispositif périphérique la capture de l'interrogation, en positionnant la bascule bistable 207. L'état du circuit de maintien de polarité 204, qui est indiqué en réponse au signal interne d'interrogation réalimenté 118 est contrôle par un circuit ET 208 qui répond à ltétat du circuit de maintien de polarité 209 ou du circuit de maintien de polarité 210. En l'absence d'une sortie effective du circuit OU 211, qui indique qu'aucune capture d'interrogation ni de signal de porte de service n'a eu lieu, un circuit ET 212 et un circuit ET 213 sont conditionnés. Le circuit ET 212 répond à un signal de demande de vols de cycles délivré sur la ligne 214 par une bascule positionnée par le microprocesseur, pour armer le circuit de maintien de polarité 209. De même, en réponse à un signal délivré sur la ligne 215 par le circuit ET 162 /dta figure 20, le circuit ET 213 a pour fonction d'armer le circuit de maintien de polarité 210. La nécessité d'un transfert par vols de cycles, signalée sur la ligne 214, a également pour fonction d'exciter le bit 16 du bus d'entrée de demande 61, présenté à la logique de commande d'E/S 32. La logique de commande d'E/S 32 répond à la demande de vols de cycles en excitant le bus d'identification d'interrogation 62 avec une combinaison de code particulière. Cette combinaison de code est reconnue par un circuit ET 216 qui répond à l'état binaire 1 des positions de bits 0,3 et 4 du bus d'identification d'interrogation 62. L'indication de base d'une identification d'interrogation pour vols de cycles est la position de bit D du bus d'identification d'interrogation 62 qui doit être a l'état binaire 1.Lorsque la position de bit 0 du bus d'identification d'interrogation 62 se trouve a l'état 0, les autres positions de bits sont décodées pour indiquer un niveau de priorité particulier. Lorsque le signal ET 216 est rendu effectif en réponse a l'indication signalée sur le bus d'identification d'interrogation 62, d'une interrogation de vols de cycles, le circuit de maintien de polarité 209 est rendu effectif par un signal délivré sur la ligne 217 qui indique la présence d'une demande de vols de cycles sur la ligne 214, ainsi que la reconnaissance d'une interrogation concernant des opérations de vols de cycles. Le circuit de maintien de polarité 210 est conditionné par un signal délivré sur la ligne 218 lorsqu'un circuit ET 219 est devenu effectif. Le circuit ET 219 devient effectif en présence d'un 0 à la position de bit 0 du bus d'identification d'interrogation 62 et d'une sortie au circuit ET 220. Le circuit ET 220 est la logique qui reçoit les sorties des circuits OU Exclusifs 200 à 203 de la figure 20, et il devient effectif lorsque le code présent sur le bus d'identification d'interrogation 62 est égal au niveau de priorité indiqué au registre de niveau de priorité 159 de la figure 18. Une partie importante de la figure 21 illustre donc un moyen de réception d'interrogation qui, soit propage un signal d'interrogation reçu vers des unités de contrôle successives, soit capte l'interrogation en positionnant la bascule bistable 207 lorsqu'une demande de vols de cycles a été émise, que le bus d'identification d'interrogation indique une interrogation concernant une demande de vols de cycles, ou qu'une demande d'interruption été émise, et que le code présent sur le bus d'identification d'interrogation 62 est égal au niveau d'interruption de priorité de l'unité de contrôle de dispositif périphérique recevant le signal d'interrogation. La capture du signal d'interrogation dans la bascule bistable 207 a pour effet au circuit OU 211, de bloquer le bus d'entrée de demande 61 au moyen d'un signal 196. Le signal de capture d'interrogation 220 émanant de la bascule bistable 207 a pour effet d'armer un circuit de maintien de polarité 221. Le circuit de maintien de polarité 221 répond ultérieurement à un signal de validation émanant d'un circuit OU 222, en réponse a la réception d'un signal d'échantillonnage de données 54 ou d'un signal de porte de service 55. Le signal 223 émanant du circuit OU 222 a aussi pour effet, par le circuit ET 224 et par l'intermédiaire d'un circuit OU 225, de repositionner la bascule bistable de capture d'interrogation 207.La réception du signal 223, émanant du circuit OU 222, par le circuit de maintien de polarité 221, permet à ce dernier d'appliquer le signal de retour de porte de service 56 a la logique de commande d'E/S 32. Le circuit de maintien de polarité 221 délivre un signal 226 indiquant la capture du signal de porte de service qui est utilisée dans la logique illustrée a la figure 20, et a pour effet, par l'intermédiaire d'une série de circuits d'inversion, dont chacun provoque un retard, de produire un signal 228 appelé signal de porte de service retarde. Jusqu'a ce que le circuit de maintien de polarité 221 soit repositionne par l'inverseur 229, un signal délivré sur la ligne 230 a pour effet de maintenir le signal 196 au circuit OU 211, bloquant l'excitation de la ligne de signal appropriée du bus d'entrée de demande 61. Un circuit ET 231 fournit un signal sur la ligne 232 pour repositionner le déclencheur de demande de vols de cycles précédemment positionné, et qui finalement indique au microprocesseur, lors de sa détection, que le transfert par vols de cycles précédemment demandé a été réalisé, et qu'un autre cycle peut être initialise. En conséquence, un signal délivré sur la ligne 233 a partir du décodage d'une instruction de micro-processeur particulière, a pour effet de repositionner le circuit de maintien de polarité 204, 209 et 210 pour préparer les opérations d'interrogation ultérieures. Les circuits OU 234 et 235 reçoivent des signaux d'interface indiquant l'arrêt d'E/S 65, le repositionnement du système 68, ou le repositionnement pour mise sous tension 67, pour fournir des signaux de repositionnement à la logique de l'unité de contrôle, y compris un signal sur la ligne 236 qui a pour effet de repositionner, au circuit OU 195 de la figure 20, le bit I de l'unité de contrôle 34 empêchant toutes autres demandes d'interruption. Nous avons donc représenté aux figures 19, 20 et 21 une logique détaillée d'une unité de contrôle de dispositif périphérique. Cette logique a pour fonction de répondre et de réagir à un mécanisme d'interrogation soit pour des opérations de transfert de données par vols de cycles, soit pour le traitement d'interruptions. De plus, nous avons représenté la logique à l'intérieur d'une unité de contrôle, qui peut fonctionner indépendamment d'un bus d'interface illustré pour la commande directe par programme d'un transfert de données.Nous avons présenté en outre un bus d'interface grâce auquel la logique d'une unité de contrôle est capable d'intEragir avec les informations présentes sur le bus d'interface, afin de modifier le niveau d'interruption prioritaire du dispositif, indépendamment d'autres opérations susceptibles de se dérouler sur le bus d'interface, ou d'opérations initialisées en réponse à des instructions antérieures envoyées précédemment au dispositif connecté. Logique de commande d'E/S Nous décrirons a présent d'autres détails de la logique de commande d'E/S 32 en référence aux figures 22 à 26. Dans un processeur 30 qui peut fonctionner avec quatre niveaux de priorité différents, la logique des figures 22A et 22B dont la réunion forme la figure 22, détermine si une demande d'interruption présente sur le bus d'entrée de demande 61 correspond à une demande émise à un niveau de priorité supérieur ou inférieur, au niveau en cours dans le processeur 30. Le niveau opératoire en cours du processeur 30 est signale par les positions de bits 14 et 15 du bus du processeur 72, et il est transmis, dans les bascules bistables 237 et 238, par un signal commande par programme, et délivré sur la ligne 239. Le programme peut échantillonner le niveau en cours, pour d'autres fonctions, en excitant une ligne 240 afin d'échantillonner les circuits ET 241 et 242 donnant les positions de bits 14 et 15 du bus du processeur 72. Le niveau opératoire en cours est une représentation codée qui se trouve dans les bascules bistables 237 et 238, et qui est décodée par les circuits ET d'un décodeur 243, afin d'exciter l'une des quatre lignes de sortie du décodeur 243 identifiant le niveau opératoire en cours. La logique d'interruption 69 représentée à la figure 4 comprend les circuits ET 244 à 247, dont les sorties sont les entrées d'une bascule bistable correspondante de la série 248 à 251, en réponse à un signal généré par le processeur et délivré sur la ligne 252, pour indiquer que n'importe quelle demande de priorité peut à ce moment être échantillonnée. Un seul des circuits ET 244 à 247 a pour fonction de placer un 1 dans l'une des bascules bistables associée 248 à 251, à la période du signal de chronologie 252, selon la sortie du décodeur 243 et l'état d'excitation ou de désexcitation des bits 0 à 3 présents sur le bus d'entrée-de demande 61. Les sorties de niveau 253 à 256 indiquent à la logique de commande d'E/S 32 celui des niveaux d'interruption qui doit être interrogé. Le niveau à interroger peut être le niveau en cours mémorisé dans les bascules bistables 237 et 238 ou, si le bus d'entrée de demande est excite par une demande d'un niveau supérieur, la sortie des bascules bistables 248 a 251 signale la nécessité d'interrompre et d'interroger pour le niveau supérieur demandé. Un registre de masque composé des bascules bistables 257 à 260 peut être positionné au 1 ou au 0, à partir des positions de bits 12 à 15 du bus du processeur 72, en réponse à un signal généré par le processeur sur la ligne 261. Le contenu des bascules de masque 257 à 260 peut être échantillonné par l'intermédiaire de circuits ET associes, par un signal généré par le processeur sur la ligne 262 pour présentation au processeur sur le bus du processeur 72. Les bascules bistables de masque 257 à 260, ont pour fonction, par l'intermédiaire de commandes associées connectées au bus d'entrée de demande 61, d'annuler l'effet de tout signal de demande délivré sur la ligne associée du bus d'entrée de demande 61 . En conséquence, sous le contrôle du programme du processeur, toute demande d'interruption à un niveau particulier émanant d'un dispositif d'E/S peut être rendue inopérante. La commande de séquence d'interrogation 75 de la figure 4 est représentée de façon plus détaillée aux figures A et 23B dont la réunion forme la figure 23. Pendant une phase particulière d'exécution du processeur 30, la mémoire de commande inaltérable décode une microinstruction indiquant qu'une demande d'interruption doit être reconnue, et celle-ci est signalée sur une ligne 263. Le signal 263 est entre dans une bascule bistable 264, et il a pour effet de provoquer l'entrée d'une sortie d'encodeur 265 dans un couple de bascules bistables 266 et 267. Le contenu des bascules bistables 266 et 267 est constitué de la valeur codée binaire d'une des lignes de signal de niveau 253 à 256, excitée à partir de la logique de détermination de priorité d'interruption de la figure 22B. La sortie de la bascule bistable 264 sur la ligne de signal 268 est appliquée à l'entrée de la logique de résolution de litige 269. Quel que soit la décision du processeur 30 de "reconnaître" une demande d'interruption, la logique de résolution de litige 269 reçoit toute demande de vols de cycles émise sur lé bus d'entrée de demande 61, à la position de bit 16. Le signal d'interrogation 63 est généré par la condition de positionnement d'une bascule bistable d'interrogation 270. Si la basc#90/n'est pas positionnée, et que par conséquent elle ne génère pas de signal d'interrogation 63, un circuit ET 271 et un circuit ET 272 rendront efficace la logique de résolution de litige 269, ainsi qu'une bascule bistable de pré-cycle d'interruption 273 et une bascule bistable de précycle de vols de cycles 274. Si la bascule bistable 270 n'est pas active, la bascule bistable de pré-cycle appropriée 273 ou 274 est positionnée conformément à la logique de résolution de litige 269, et inhibe toute autre modification de cette dernière. Un circuit OU 275 est rendu effectif soit par un pré-cycle d'interruption soit par un pré-cycle de vols de cycles et fournit l'une des entrées d'un circuit ET 276, dont l'autre entrée est l'état inactif d'une bascule bistable 277 positionnée soit par un signal de retour d'interrogation 65, soit par un signal de retour par paquets 60, par l'intermédiaire d'un circuit OU 278. Lorsque le circuit ET 276 devient opérationnel, le signal de sortie positionne une bascule bistable de début d'interrogation 279 qui, après un délai approprié, a pour fonction de positionner la bascule 270 pour entreprendre la génération du signal d'interrogation 63. Avant que la sortie du circuit à retard 280 ne devienne opérationnelle pour la bascule 270, les informations présentes sur le bus d'identification d'interrogation 62 sont activées en fonction de la sortie d'un décodeur Le décodeur 281 reçoit des entrées à partir de la valeur encodée du niveau d'interruption enregistré dans les bascules bistables 266 et 267, et d'un signal sur la ligne 282, si un cycle de vols de cycles doit faire l'objet d'une interrogation. Comme indiqué précédemment, l'identification d'interrogation pour vols de cycles délivrée sur le bus 62 est un code prédéterminé qui est généré par l'encodeur 281 en cas d'interrogation pour vols de cycles.Sinon, l'encodeur 281 délivre une sortie codée sur l'omnibus d'identification d'interrogation 62 associé à celui des signaux de niveau d'interruption 233 à 256 qui a été activé si un cycle d'interruption est demande. Supposons que le signal de retour de porte de service 56 émanant d'une opération antérieure soit retombé, et que les bascules bistables n'aient pas été préalablement positionnées. Dans ce cas, soit une bascule bistable 283, soit une bascule bistable 284 est positionnée selon que la bascule bistable de pre-cycle d'interruption 273 ou la bascule bistable de recycle de vols de cycles 274 a été préalablement positionnée ou non. Le signal délivré sur la ligne 285 ou un signal délivré sur la ligne 286 est appliqué aux autres élements de la logique de commande d'E/S.En outre, la sortie d'un circuit OU 287, sur la ligne 288, est générée pour lancer une demande à la commande de porte d'interface 76 de la figure 4, afin d'appliquer le signal de porte de service 55 aux unités de contrôle de dispositifs 34 pour commander le reste d'une séquence d'interface afin de traiter soit une demande de vols de cycles soit une demande d'interruption. Lorsque le signal de retour d'interrogation 65 ou le signal de retour par paquets 60 sont reçus au circuit OU 278, la bascule de retour d'interrogation ou par paquets 277 est positionne. Ceci a pour effet d'activer un circuit OU 289 qui repositionne la bascule bistable d'interrogation 270. Le repositionnement de la bascule d'interrogation 270 et la disparition du signal de retour d'interrogation ou de retour par paquets, provoque le repositionnement de la bascule 277 par le circuit ET 290. La commande de vérification d'interface 81 de la figure 4 comprend des moyens pour signaler la mise en route d'une séquence d'interrogation qui ne s'acheve pas correctement au bout d'un certain temps. Un circuit OU 291 génère un signal sur la ligne 292 qui met en oeuvre une horloge de délia d'attente d'interrogation. L'une des entrées provient de la bascule bistable 279, positionnée par le circuit ET 176, indiquant le début d'-une séquence d'interrogation. Une autre entrée du circui-t OU 291 provient de la bascule bistable d'interrogation 270, qui lorsqu'elle est repositionnée, repositionne a son tour les éléments validant l'horloge de délai d'attente d'interrogation. Une troisième entrée du circuit OU 291 indique que le signal de retour d'interrogation 65 est demeuré actif pendant une période excessive.Il convient également de noter que le retour par paquets 60, qui signale qu'un dispositif a capte l'interface pendant une longue période pour plusieurs transferts de données, ne contribue pas à générer les signaux 292 de validation de délai d'attente d'interrogation puisqu'un vol de cycle par paquets peut être actif pendant une période indéfinie. Le positionnement de la bascule bistable de cycle d'interruption 283 ou de la bascule bistable de vols de cycles 284 a pour effet de positionner une bascule 293, par l'intermédiaire du circuit OU 287. Un circuit ET 294 en l'absence d'un signal de retour par paquets 60, a pour effet de repositionner les bascules bistables de pré-cycle 273 ou 274. Sinon, un retour par paquets sur un transfert par vols de cycles empêche le repositionnement des bascules bistables de pré-cycle 273 et 274 pour répondre à d'autres demandes. Un circuit ET 295 est rendu inopérant lorsque le signal de retour de porte de service 56 est reçu et que la bascule bistable génératrice du signal de porte de service 55 est bloquée, pour indiquer l'acceptation par un dispositif du signal de porte de service, afin d'initialiser l'achèvement du cycle. En conséquence la bascule bistable de cycle d'interruption 283 et la bascule bistable de cycle de vols de cycles 284 sont positionnées. Les figures 24A, 24B et 25 représentent d'autres détails logiques de la commande de porte d'interface 76 de la figure 4. La logique de litige 269 fournit les commandes nécessaires pour résoudre un conflit entre le signal de demande de porte de service 288, figure 23, indiquant la nécessité d'utiliser le bus d'interface 36 pour la gestion d'un vol de cycle ou d'une interruption, et le signal d'OIO 77 émanant du processeur 30. Lorsque ce litige est resolu, une sortie est présentée soit à la bascule bistable de conditionnement de porte de service 297, soit à la bascule bistable de validation d'OIO 298. Supposons-la bascule bistable 297 positionnée, un signal est présenté à la bascule de porte de service 299 comme entrée d'horloge.Ce positionnement est présenté à la jonction 35 comme repère de porte de service 55. Il est également présenté à un circuit ET 300 comme entrée conditionnelle d'une bascule bistable de fin d'interruption 301 en même temps que le cycle dtinterrupt,on 285 et le signal de repositionnement d'OIO 89 issu du processeur 30. La bascule bistable de porte de service 299 constitue l'une des entrées d'un circuit OU 302 qui reçoit aussi des entrées de la bascule bistable de conditionnement d'OIO 298 et le retour de porte de service 56, par l'intermediaire du circuit ET 355, sur la ligne 306, afin d'appliquer un signal de validation de délai d'attente de porte 303 aux commandes d'erreur.Lorsque la porte de service 55 a été présentée à l'interface, la bascule bistable de porte de service 299 se trouve alors en état d'attente pour l'arrivée du signal de retour de porte de service 56. La reconnaissance d'un retour de porte de service 56 ou d'un retour de porte d'adresse 52, est assurée par une bascule de retour 304. La logique de cette bascule de retour 304 est telle que le signal de retour de porte d'adresse 52 ainsi que le signal de retour de porte de service 56 doivent être inactifs, et alors l'un des deux signaux doit arriver. Cela permet de garantir qu'aucun des deux signaux n'a été actif en permanence sur l'interface, indiquant une situation d'erreur. Il y aura en conséquence une erreur de délai d'attente due à la non-reconnaissance du signal de retour de porte de service 56. La bascule de porte de service 299 ne peut être repositionnée et en conséquence le signal de validation de délai d'attente de porte 303 demeure actif jusqu'à ce que la période nécessaire au signalement d'une erreur se soit écoulée, positionnant une condition d'erreur de machine dans le processeur 30. Lorsque le signal de retour de porte de service 56 est à l'état logique 1, la bascule de retour 304 se positionne. Le signal de retour de porte de service 56 génère un signal de retour de porte de service interne 306, qui est appliqué en entrée du circuit OU 302 pour signaler au mécanisme de génération de délai d'attente sur la ligne 303 la réception du signal de retour de porte de service 56. La sortie de la bascule de retour 304 est appliquée à l'entrée d'un retard 307, dont la sortie sert à positionner une bascule bistable de porte retardée 308. La sortie de la bascule 304 et l'absence de sortie au retard 307 ont pour effet de permettre la génération par un circuit ET 309 d'un signal 310 qui transmet les informations présentes sur le bus d'entrée de code de condition 53 dans les bascules bistables de code de condition 78 représentées à la figure 4. Lorsque la bascule bistable de porte retardée 308 est positionnée, elle envoie un signal d'horloge à une bascule de demande de mémorisation de vols de cycles311. La bascule 311 délivre une sortie 312 qui est une demande de mémorisation de vols de cycles adressée à l'unité mémoire 31. La bascule 311 est repositionnee par un signal délivré par l'unité mémoire 31 sur la ligne 313 indiquant la fin de la séquence de mémorisation concernant l'opération de vols de cycles. La sortie inversée de la bascule bistable de porte retardée 308, et la sortie de la bascule de porte de service 299 sont appliquées à un circuit ET 314 qui sert à transmettre le contenu du bus d'adresse d'E/S 49 dans le regustre SAR 110 de vols de cycles, figure 6. Cela se produit de toutes façons, que la séquence concerne une interruption ou une opération de vols de cycles. La sortie du circuit ET 314 est également appliquée à un circuit OU 315 qui commande le transfert des informations dans le registre SDR de vols de cycles 94 de la figure 5. L'autre entrée du circuit OU 315 provient d'un circuit ET 316 qui reçoit un signal d'échantillonnage de données 317 de la commande de. mémoire, le signal de cycle de vols de cycles 286 et l'état binaire de l'indicateur de sortie/entrée 57 en provenance de l'interface. Le signal de cycle de vols de cycles 286 et un 1 sur l'indicateur de sortie/entrée 57 ont pour effet de permettre, par le circuit ET 318, l'activation de la porte d'interface C 103 de la figure 5 pour provoquerla transmission du contenu du registre SDR 94 de vols de cycles sur le bus d'E/S de données 50. Le circuit ET 319 devient opératoire lorsque l'indicateur de sortie/entrée 57 est un O pour générer un signal sur la ligne 320 afin d'indiquer un transfert d'écriture de données par vols de cycles. Le signal inversé 320génère un signal sur la ligne 321 pour indiquer à l'unité mémoire 31, une opération de lecture par vols de cycles.La sortie du circuit ET 319 est également présentée à un circuit OU 322 qui permet à la porte d'interface B 104 de la figure 5 de provoquer l'entrée, dans le registre SDR 94 de vols de cycles, des données présentes sur le bus d'E/S de données 50. Les autres entrées du circuit OU 322 sont un signal délivré sur la ligne de cycle d'interruption 285, et la sortie d'un circuit ET 323 qui a reçu sur la ligne 324 l'indication d'un décodage de lecture d'OIO en provenance du décodeur d'instructions, et la sortie de la bascule bistable d'OIO 298. Le signal de cycle de vols de cycles 286 est également appliqué à un circuit ET 325, ainsi que l'état binaire de l'indicateur de mot/multiplet 58, afin d'indiquer à l'unité mémoire 31, sur la ligne 326, si la mémoire accomplit un cycle pour un transfert de multiplet ou de mot entier. Lorsque la demande de mémorisation de vols de cycles 312 a été générée, la logique de commande d'E/S 32 attend une indication de la mémoire 31 signalant la fin de la séquence. Cette information est adressée à la logique de commande d'E/S 32 par l'activation de la ligne de signal de repositionnement de la demande de mémorisation de vols de cycles 313, ce qui positionne une bascule bistable de fin de vols de cycles 327. La bascule bistable 327 est repositionnée par le repositionnement de la bascule de porte de service 299. La bascule bistable de fin d'interruption 301, et la bascule bistable de fin de vols de cycles 327 délivrent des entrées à un circuit OU 328. La sortie du circuit OU 328 est appliquée à un circuit ET 329, en même temps que la sortie de la bascule de retour 304 pour repositionner la bascule de porte de service 299. La sortie du circuit OU 328 est également présentée à un circuit OU 330 qui délivre une sortie à un générateur d'impulsions 331, lequel génère le signal d'échantlîlennage de données 54. Ce signal d'échantillonnage 54 est appliqué à un circuit ET 332, en même temps que le signal de retour de porte de service interne 306, pour fournir une entrée au circuit OU 333, lequel génère le signal de porte de service 55 présenté au bus 35. L'autre entrée du circuit OU 333 est la bascule de porte de service 299. Lorsque le signal de repositionnement de demande de mémorisation de vols de cycles 313 parvient à la logique de commande d'E/S, en provenance de la mémoire, le signal d'échantillonnage de données 54 est généré et la bascule de porte de service 299 est repositionnée. Toutefois, le signal de porte de service 55 demeure actif jusqu'à la chute du signal d'échantillonnage de données 54. Le signal d'échantillonnage 54, ainsi que le signal de porte de service 55, retombent simultanément, signalant à l'unité de contrl3eequ'elle peut laisser retomber son signal de retour de porte de service 56. Lorsque le signal d'échantillonnage de données 54 et le signal de porte de service 55 ont été désexcités, la logique de commande d'E/S 32 attend à nouveau que l'unité de contrôle 34 laisse retomber son signal de retour de porte de service 56. Lorsque cela se produit, la logique de commande d'E/S est ramenée à un état normal, attendant que la prochaine sortie de la logique de litige 296 initialise une séquence de signalisation. Lorsque la logique de résolution de litige 296 répond à un signal de décodage d'instruction OIO délivré sur la ligne 77, et positionne la bascule bistable de validation d'OIO 298, la position de bit 16 du bus d'adresse 49 est excitée permettant la sélection initiale de toutes les unités de contrôle de dispositifs périphériques 34 sur le bus d'E/S 35. De plus, une bascule de départ 334 est positionnée, et après un certain temps, elle positionne une bascule bistable de porte d'adresse 335. La bascule bistable de porte d'adresse 335 initialise le signal de porte d'adresse 51, en l'-absence du décodage d'une instruction d'arrêt d'E/S transmise sur la ligne 88 à un circuit ET 336. La bascule bistable de porte d'adresse 335 est repositionnée lorsqu'un circuit OU 337 est rendu actif par l'échantillonnage de données 54 ou par la sortie d'un circuit ET 338. Un circuit à retard 339 conditionne le circuit ET 338 lorsque la bascule de retour 304 a reçu le signal de retour de porte d'adresse 52 afin de repositionner la bascule bistable de porte d'adresse 335. En réponse à une Instruction OIO, plusieurs lignes de signaux doivent être présentées au processeur- 30, comme le montrent les figures 5 et 6 afin de transférer les informations contenues dans l'IDCB sur le bus d'adresse d'E/S , et sur le bus d'E/S de données 50. En conséquence, la figure 24B illustre plusieurs lignes-de signaux présentées à divers registres du processeur 30-dans ce but. La figure 25 représente la logique qui permet d'exciter diverses positons de bits du bus d'état de vols de cycles 59. Les informations d'état de vols de cycles sont présentées aux unités de contrôle de dispositifs périphériques 34 au cours des opérations de vols de cycles et indiquées sur la ligne 286. Le signal présent sur la ligne 286 conditionne une série de bascules bistables 340 à 343, associées chacune à une position de bit de bus d'état de vobde cycles 59.SI des erreurs sont détectées par l'unité mémoire 31, par exemple une adresse de mémoire invalide 334, une erreur de parité de mémoire 345 ou un contrôle de protection mémoire 346, avant le signal de repositionnement de demande de mémorisation de vol de cycle 313, (figure 24), alors les lignes appropriées sont activées et conditionnent les bascules bistables d'état 340 à 343 pour transmission à l'interface sur le bus d'état de vols de cycles 59. Si la logique de commande d'E/S détecte une erreur de parité lors d'un cycle d'entrée de l'unité mémoire 31, la position de bit 3 est excitée et la génération de cette condition d'état entraîne un cycle de lecture dans l'unité mémoire 31. La partie relative à la chronologie de la figure 4, est illustrée de façon plus détaillée sur la figure 26. Chacun des deux compteurs de temps 347 et 348 forme une chaine de division binaire. Lorsque le signal de validation approprié n'est pas actif, la chaîne est maintenue au repos et l'incrementation est inhibée. Lorsqu'un signal de validation devient actif, le compteur peut commencer à compter. Les compteurs de temps comptent, en réponse aux signaux de chronologie, et un décodeur détecte l'accumulation d'un compte spécifié, et il place une condition de vérification d'E/S sur la ligne 83. Cette condition est mémorisée dans le mot d'état de programme du processeur 30.Si le signal de validation adresse à l'horloge revient à sa condition inactive avant que la période spécifiée ne se soit écoulée, le compteur est restauré sans signaler la condition d'erreur. Le compteur 347 vérifie la chronologie de la séquence d'interrogation, et le compteur 348 détecte la chronologie correcte du signal de porte de service et du signal de porte d'adresse. Un circuit ET 349 délivre un signal de vérification pour les erreurs de parité pendant les cycles d'interruption, et un circuit ET 350 fournit une indication de vérification ou d'erreur, lorsque les signaux de porte d'adresse et de porte de service ont été générés. Il faut noter que la quantité de données qui doivent être transférées sous le contrôle d'un DCB est spécifiée dans la zone de comptage en multiplets. Une condition d'erreur peut survenir si les données qu'un dispositif doit transféréer ne correspondent pas au comptage. Cette erreur est appelée enregistrement de longueur incorrecte (ILR). Certains dispositifs, tels que les lignes de téîé-traltement engendrent souvent une ILR. Le programme contenu dans le processeur 30, contrôlant ce dispositif, a besoin de connaître certaines informations relatives au transfert, notamment la quantité de données transférées. Cette détermination peut être effectuée lorsque l'ILR est détectée pour chaque DCB de la chaîne. Cela nécessite que le dispositif reconnaisse l'exception d'ILR, provoque une interruption du processeur, et initialise à partir de ce dernier, un transfert par vols de cycles. Cette opération consomme du temps et peu souhaitable si, comme nous l'avons indiqué précédemment, l'ILR est la condition normale et non l'exception dans le fonctionnement du dispositif. Lorsqu'une ILR est la norme et qu'elle apparaît fréquemment, le programme peut souhaiter supprimer sa détection et son signalement comme erreur. Ce résultat peut être obtenu, conformément à la présente invention, en utilisant l'indicateur de suppression de longueur incorrecte (SIL) se trouvant à la position de bit 4 du mot de commande de chaque DCB. Lorsque l'indicateur SIL est actif, le mot de paramètre 4 dépendant du dispositif dans le DCB est redéfini comme adresse d'état résiduel. Nous rappellerons que le DCB complet est transféré de l'unité mémoire 31 vers une unité de contrôle de dispositif périphérique 34; l'adresse d'état résiduel est enregistrée dans la mémoire 124 du microprocesseur 47 de l'unité de contrôle. Lorsque le dispositif 33 a fini ses transferts de données concernant le DCB particulier, il utilise l'adresse d'état résiduel au cours des opérations de transferts par vols de cycles ultérieures pour mémoriser son comptage résiduel (le comptage qui subsiste après le transfert de données) et un maximum de deux mots d'état supplémentaires dans la mémoire 31. Le bit de SIL étant un 1 a, en effet, défini l'ILR comme une condition non-exceptionnelle.Lorsqu'aucune condition d'exception n'est à signaler, le dispositif peut alors utiliser les informations d'adresses de channe du DCB (si cela est spécifié dans le DCB) pour obtenir le DCB suivant de la chaîne et poursuivre. Comme les informations requises par le programme sont automatiquement mémorisées, le programme n'est pas tenu d'exécuter un transfert par vols de cycles après chaque recherche et chaque exécution de DCB. Ce fonctionnement présente une caractéristique très avantageuse, a savoir la possibilité de mémoriser les informations d'état résiduel dans une position indépendante de la mémoire, définie par le programme et introduite dans chacun des DCB. Ainsi donc, le DCB peut demeurer un bloc inaltérable d'informations dans la mémoire principale, si le programmeur en décide ainsi. Ceci permet en outre de construire un bloc contigü d'informations d'état au cours des opérations de chaînage de DCB multiples, libérant ainsi le programmeur de l'obligation supplémentaire de trier les informations d'état parmi les différents blocs de commande de données. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentielles de la présente invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Système de traitement de données comprenant une unité centrale de traitement, une unité mémoire, une unité logique de commande d'E/S connectée à plusieurs unités de contrôle de d-ispositifs perfphériques et un bus d'interface comportant une série de lignes permettant de transférer des signaux de données d'instructions, de commande, d'adresse et d'état en parallèle entre les unités, certaines desdites lignes transférant aux unités de contrôle des signaux établissant les niveaux de priorité des dispositifs périphênques et des signaux d'identification d'interrogation et certaines desdites lignes étant des lignes de demande d'interruption, pour signaler à la logique de commande d'E/S une demande d'interruption sur l'une des lignes associée au niveau de priorité de l'interruption d'un dispositif périphérique, ledit système étant caractérisé en ce que: le bus d'interface comporte une ligne d'interrogation pour transmettre un signal d'interrogation en provenance de la logique de commande d'E/S aux unités de contrôle en série, chaque unité de contrôle de dispositifs périphériques comprend:: des premiers moyens d'état pour mémoriser un état de demande d'interruption; des premiers moyens d'activation pour activer la ligne de demande d'interruption associée au niveau de priorité de l'interruption en réponse auxdits premiers moyens d'état, des deuxièmes moyens d'état pour mémoriser un état de demande de transfert de données par un dispositif périphérique, des deuxièmes moyens d'activation pour activer une autre ligne dudit bus d'interface afin de signaler une demande de vols de cycles (CS) à ladite logique de commande d'E/S, en réponse auxdits deuxièmes moyens d'état, des moyens de comparaison pour comparer lesdits signaux d'identification d'interrogation avec ledit niveau de priorité et délivrer un signal d'égalité si la comparaison est positive, des moyens de décodage pour délivrer un signal de demande de vols de cycles ou signal CS en réponse auxdits -signaux d'identification d'interrogation et au signal d'interrogation des moyens d'indication qui, en réponse audit signal d'interrogation et à l'un ou l'autre desdits signaux d'égalité et CS, fournissent une indication de demande accordée. 2.- Système selon la revendication 1, dans lequel une des lignes dudit bus d'interface transfère un bit de masque d'interruption de valeur O ou l aux unités de contrôle, chaque unité de contrôle comprenant en outre: des moyens de mémorisation de bit de masque pour recevoir le bit de masque en provenance dudit bus d'interface; et des moyens d'inhibition, connectés auxdits moyens de mémorisation de bit de masque et auxdits premiers moyens d'état, pour empêcher l'activation des lignes de demande d'interruption lorsque ledit bit de masque a l'une des deux valeurs (0 ou 1). 3. Système selon la revendication 1 ou 2, dans lequel chaque unité de contrôle comporte en outre: des moyens de propagation d'interrogation pour transférer le signal d'interrogation reçu aux unités de contrôle suivantes, des moyens de retour d'interrogation pour signaler à ladite logique de commande d'E/S la capture du signal d'interrogation en réponse auxdits moyens d'indication, des moyens, connectés auxdits moyens d'indication et auxdits moyens de propagation d'interrogation pour Inhiber la génération dudit signal de propagation d'interrogation lorsque ledit signal d'interrogation a été capte par l'unité de contrôle 4.Système selon la revendication 2 dans lequel chaque unité de contrôle comporte en outre: une première et une seconde lignes d'entrée de signal d'interrogation et une ligne de sortie de signal d'interrogation; des moyens connectant ladite première ligne d'entrée de signal d'interrogation auxdits moyens de propagation d'interrogation d'une -premiere unité de contrôle adjacente à et précédant immédiatement l'unité de contrôle considérée, des moyens connectant ladite seconde ligne d'entrée de signal d'interrogation auxdits moyens de propagation d'interrogation d'une seconde unité de contrôle adjacente à, et précédant immédiatement ladite première unité de contrôle;; des moyens générant un signal d'interrogation sur ladite ligne de sortie de signal d'interrogation, en réponse à la présence d'un signal d'interrogation sur lesdites première et seconde lignes d'entrée; et des moyens qui, en réponse à l'absence d'interconnexion de l'unité de contrôle considérée auxdites première ou seconde unités de contrôle précédentes, forcent ladite première ou seconde ligne d'entrée de signal d'interrogation correspondante à prendre un état qui correspond à un signal d'interrogation reçu. 5. Système de traitement de données comprenant une unité centrale de traitement, une unité mémoire, une unité logique de commande d'E/S connectée à plusieurs unités de contrôle de dispositifs périphériques et un bus d'interface comportant une série de lignes pour l'interconnexion des unités en parallèle, avec des lignes de données et des lignes d'adresses pour le transfert des données et des adresses entre les unités de contrôle et l'unité mémoire, ainsi que des lignes de demande d'interruption, des lignes d'identification d'interrogation et une ligne d'interrogation connectant les unités de contrôle en série; ledit système étant caractérisé en ce que chaque unité de contrôle comprend un registre de données, un registre d'instruction, un moyen de sélection de dispositif comprenant une logique d'identification d'adresse de dispositif et un moyen de commande de dispositifs comprenant: un moyen connectant ledit registre de données aux lignes de données dudit bus d'interface, un moyen connectant ledit registre d'instruction à un premier groupe de lignes d'adresses dudit bus d'interface, un moyen connectant ledit moyen de sélection de dispositifs à un deuxième groupe de lignes d'adresses dudit bus d'interface, répondant aux signaux d'adresses de dispositifs transmis par le deuxième groupe de lignes d'adresses en générant un signal de sélection de dispositifs en cas de-correspondance avec ladite logique d'identification d'adresse, et un moyen répondant audit signal de sélection de dispositifs, pour conditionner ledit registre de données et ledit moyen connectant ledit registre d'instruction au premier groupe de lignes de données. 6.- Système selon la revendication 5 dans lequel ledit moyen de commande de dispositifs comporte en outre: un moyen de décodage répondant aux signaux emmagasinés dans ledit registre d'instruction pour générer au moins un premier ou un deuxième signal d'instruction, un moyen d'emmagasinage de données pour emmagasiner les données transférées entre l'unité mémoire et le dispositif périphérique, un moyen d'emmagasinage de commandes de dispositifs, comprenant une mémoire d'adresses mémoire, un premier moyen répondant audit premier signal d'instruction, pour connecter ledit registre de données audit moyen d'emmagasinage de données pour le transfert de données, et un deuxième moyen répondant audit deuxième signal d'instruction, pour connecter ledit registre de données et ledit moyen d'emmagasinage de commandes de dispositifs. 7.- Système selon la revendication 6 dans lequel ledit moyen de commande de dispositifs comporte en outre un moyen répondant audit deuxième signal de commande, pour connecter ledit registre d'instruction audit moyen d'emmagasinage de commandes de dispositifs. 8.- Système selon la revendication 7 dans lequel chaque unité de contrôle comporte un registre d'adresses, et ledit moyen de commande de dispositifs comporte en outre: un moyen connectant ledit registre d'adresses aux lignes d'adresses dudit bus d'interface et à ladite mémoire d'adresses mémoire dudit moyen d'emmagasinage de commandes de dispositifs, un moyen de demande de transfert indiquant une demande d'un dispositif pour le transfert de données vers ladite unité mémoire, un moyen de commande de transfert connecté audit moyen de demande de transfert pour transférer des adresses mémoire audit registre d'adresses, conditionner ledit moyen connectant ledit registre d'adresses et les lignes d'adresses dudit bus d'interface, transférer des données entre ledit registre d'adresses et ladite mémoire d'adresses mémoire et conditionner ledit moyen connectant ledit registre de données aux lignes de données dudit bus d'interface. 9.- Système selon la revendication 6 dans lequel chaque unité de contrôle comporte en outre: un moyen d'indication de niveaux de priorité connecté aux lignes de données dudit bus d'interface, aux lignes d'identification d'interrogation et aux lignes de demande d'interruption, un moyen dans ledit moyen de décodage dudit moyen de commande -pour la génération d'au moins un troisième signal de commande, et un troisième moyen, dans ledit moyen de commande, répondant audit troisième signal de commande pour conditionner la connexion entre ledit moyen d'indication de niveaux de priorité et les lignes de données dudit bus d'interface afin d'attribuer un niveau de priorité d'interruption au dispositif périphérique. 10.- Système selon la revendication 9 dans lequel ledit moyen de commande comporte en outre: un moyen d'indication de demande d'interruptions pour indiquer la nécessité pour le dispositif de transférer des informations d'état à l'unité centrale de traitement et, un moyen fonctionnant en réponse audit moyen d'indication de demande d'interruption pour activer l'une des lignes de demande d'interruption correspondant au niveau de priorité attribué au dispositif par ledit troisième signal de commande le plus récent 11.- Système selon la revendication 8 dans lequel chaque unité de contrôle comporte en outre:: un moyen d'indication de niveaux de priorité, un moyen d'interconnexion entre ledit moyen d'indication de niveaux de priorité et les lignes de données dudit bus d'interface, les lignes d'identification d'interrogations et les lignes de demandes d'interruption, un moyen dans ledit moyen de décodage dudit moyen de commande assurant la génération d'au moins un troisième signal de commande, un moyen dans ledit moyen de commande répondant audit troisième signal de commande pour conditionner ledit moyen d'interconnexion entre ledit moyen d'indication de niveaux de priorité et les lignes de données dudit bus d'interface afin d'attribuer ainsi un niveau d'interruption de priorité au dispositif périphérique. 12.- Système selon la revendication 11 dans lequel ledit moyen de commande de dispositifs comporte en outre: un moyen dtindication de demandes d'interruption indiquant la nécessité pour le dispos-i tif, de transférer des informations d'état à l'unité centrale de traitement et des moyens fonctionnant en réponse audit moyen d'indication de demandes d'interruption pour connecter ledit moyen d'indication à l'une des lignes de demande d'interruptions correspondant au niveau de priorité présent attribué au dispositif par ledit troisième signal le plus récent. 13. - Système de traitement de données comprenant une unité d'emmagasinage centrale de données, d'instructions de programme, d'instructions d'entrée/sortie et de blocs de commande de dispositifs périphériques formes de plusieurs champs de commande, au moins une unité de contrôle de dispositifs périphériques comportant une mémoire pour emmagasiner un bloc de commande de dispositif périphérique, une logique d'interface d'entrée/sortie comprenant un bus de données, un bus d'adresses et des lignes de signaux de commande interconnectant ladite unité d'emmagasinage centrale et la ou les unités de contrôle, et un processeur central répondant à chacune des instructions d'entrée/sortie pour amorcer le fonctionnement de ladite unité d'emmagasinage centrale et de ladite logique d'interface pour le transfert à une unité de contrôle de dispositif periphénque d'un bloc de commande de dispositif périphérique;; ledit système étant caractérisé en ce que ledit bloc de commande de dispositif périphérique comprend un premier champ formé de plusieurs bits de commande, un champ d'adresse de données indiquant un champ de données dans ladite unité d'emmagasinage centrale impliqué dans le transfert de données, un champ de compte indiquant la quantité de données à transférer et un champ d'adresses de blocs de commande de dispositif chaînés indiquant l'emplacement dans ladite unité d'emmagasinage centrale d'un bloc de commande de dispositif- suivant à transférer après utilisation du bloc de commande de dispositif en cours, chaque unité de contrôle comprend:: un moyen d'accès aux blocs de commande de dispositif répondant à un état prédéterminé de l'un desdits bits de commande et un premier moyen de signalisation indiquant l'achèvement normal de l'utilisation du bloc de commande en cours pour accéder à partir de ladite unité d'emmagasinage centrale au bloc de commande suivant, un moyen de commande d'interruption répondant à un deuxieme moyen de signalisation indiquant l'achèvement inhabituel de l'utilisation du bloc de commande en cours pour signaler une demande d'interruption audit processeur central, et un moyen de signalisation d'état répondant à un état prEdeterwine d'un autre desdits bits de commande, et audit deuxième moyen de signalisation pour interdire le fonctionnement dudit moyen de demande d'interruption, le transfert de l'information d'état à ladite unité d'emmagasjnage centrale et pour ensuite conditionner ledit moyen d'accès au bloc de commande de dispositif