La présente invention concerne les cellules de mémoire dynamiques utilisant des dispositifs semi-conducteurs,-et plus particulièrement une cellule de mémoire dynamique à un seul transistor comprenant un condensateur mémoire dont une plaque est reliée à une ligne de sélection d'une cellule de mémoire adjacente. Divers circuits de mémoire dynamique utilisant utilisant un seul transistor MOS ont été proposés pour la réalisation de mémoires à accès direct à haute densité en circuit intégré mono lithique. Un type de cellule de mémoire précédemment utilisé comprend un seul transistor MOS dont le drain est relié à une ligne de lecture-écriture, dont la grille est reliée à une ligne de sélection et dont la source est reliée à l'une des plaques du condensateur mémoire. t'autre plaque du condensateur est constituée par le substrat ou par une ligne d1alimen- tation. Pendant une opération de lecture, la charge du condensateur mémoire est transférée à la capacité de la ligne de lecture-écriture à travers le transistor MOS qui est rendu conducteur par un signal appliqué à la ligne de sélection. La capacité du condensateur mémoire n'étant généralement qu'une fraction de celle de la ligne de lecture-écriture,- la variation du potentiel de cette dernière est relativement faible. Pour augmenter l'amplitude du signal de lecture, on peut accroître la capacité du condensateur mémoire. Ceci implique une augmentation des dimensions de la cellule de mémoire, ctest à dire une diminution de la densité des composants sur la plaquette semi conductrice et une augmentation du coût par bit de mémoire. La présente invention permet de résoudre cet inconvénient dans une cellule de mémoire dynamique du type décrit ci-dessus dans laquelle l'une des plaques du condensateur mémoire est reliée à la ligne de sélection d'une cellule adjacente, ce qui permet de supprimer la ligne d'alimentation supplémentaire reliée à la seconde plaque du condensateur. L'invention a donc pour objet une cellule de mémoire dynamique comprenant un seul transistor et un condensateur dont la première plaque est reliée au transistor et dont la seconde plaque est reliée à une ligne de sélection d'une autre cellule de mémoire dynamique Le transistor est de préférence un disco a effet de champ; ;'inventAon est plus particuliêrement applicable à la fabrication d'une matrice de cellules de mémoire intégrées. Selon l'invention, une cellule de mémoire dynamique comprend un transistor- unique, un point de transfert de charges et un condensateur mémoire. te transistor a son électrode de commande reliée à une ligne de sélection, sa première électrode de conduction reliée à une ligne de lecture-écriture et sa seconde électrode de conduction reliée au point de#transfert de charges. Le condensateur est connecté entre le point de transfert et une seconde ligne de sélection qui est elie-meme reliée à l'électrode de commande du transistor d'une cellule de mémoire adJacente. Une matrice de M x N cellules de ce type peut être fabriquée en circuit intégré MOS. ta matrice est associée à des circuits classiques de lecture-écriture-réécriture et de sélection. D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui suit et des dessins annexés dont la figure 1 est un schéma électrique partiel d'une matrice de mémoire utilisant les cellules dynamiques# de la présente invention, la figure 2 illustre un groupe de formes- d'onde utiles pour comprendre le fonctionnement de la mémoire en mode écriture, la figure 3 illustre un groupe de formes d'onde utiles pour comprendre le fonctionnement de la mémoire én mode lectureréécriture. La figure 1 représente schématiquement une mémoire dynamique en circuit intégré monolithique dont quatre cellules 18, 24, 30 et 36 sont visibles. La mémoire 10 comprend également des circuits de lecture-écriture-réécriture 14 et de sélection 16 associés à la matrice de cellules 12. Toutes les cellules dynamiques de la matrice 12 ont la même structure à un seul-transistor MOS. Il est bien connu qu'un transistor a effet de champ travaillant en mode enrichissement est-un dispositif bilatéral, c'est à dire que ses électrodes de conduction peuvent- servir indifféremment de "source" ou de "drain". Dans ce qui suit, la désignation d'une électrode sous le nom de drain ou de source ne doit pas Etre considérée dans un sens limitatif quant à sa fonction précise. ! électrode de commande ou - "grille" de chaque transistor est reliée à une ligne de sélection et la première électrode de conduction, que l'on appellera source, est reliée à un point de transfert de charges. Chaque cellule de mémoire comprend également un condensateur mémoire connecté entre-le point de transfert et une seconde-ligne de sélection. Dans la mémoire 10, la cellule dynamique 18 comprend un transistor à effet de champ 20 dont le drain est relié à une ligne de lecture-écriture 50, dont la source est reliée au point de transfert 42 et dont la grille est reliée à une ligne de-sélection de colonne 56. Le condensateur 22 est connecté entre le point de transfert 42 et une seconde ligne de sélection de colonne 58.De même, la cellule dynamique 24 comprend un transistor 26 dont le drain est relié à la ligne de lecture- écriture 50, dont la source est reliée àu point de transfert 44 et dont la grille est reliée à une ligne de sélection de colonne 54, ainsi qu'un condensateur 28 connecté entre le point de transfert 44 et la ligne de sélection de colonne 56. La cellule dynamique 30 comprend un transistor 32 dont le drain est relié à une ligne de lectureécriture 52, dont la grille à la ligne de sélection de colonne 54 et dont la source est reliée au point de transfert 46.Le condensateur 34 de la cellule 30 est connecté entre le-point 46 et la ligne de sélection de colonne 56. enfin la cellule dynamique 36 comprend un transistor 38 dont le drain est relié à la ligne de lecture-écriture 52, dont la grille est reliée à la ligne de sélection de colonne 56 et dont la source est reliée au point de transfert 48. Le condensateur 40 de la cellule 36 est connecté entre le point 48 et la ligne de sélection de colonne 58. Il est évident que la matrice 12 comprend en réalité un beaucoup plus grand nombre de colonnes et de rangées, comme le suggèrent les flèches aux extrémités des lignes de lecture-écriture 50, 52 et des lignes de sélection 54, 56, 58. D'une manière plus générale, dans une matrice de M rangées et N colonnes, la seconde plaque du condensateur mémoire de chaque cellule d'une colonne n (n étant un entier inférieur à l'entier N) est reliée à la ligne de sélection de la colonne a + 1. Pour la colonne N de la matrice, il peut strie n satte de prévoir une ligne d'alimentation spéciale pour la connexion des condensateurs de cette colonne car, selon la disposition des composants de la cellule, il peut ne pas y-avoir de ligne de sélection de la colonne N + 1. Il est cependant clair que l'on peut s'arranger pour éviter cette ligne d'alimentation supplémentaire. Comme indiqué sur la figure 1, les lignes de lectureécriture 50 et 52 sont reliées au circuit de lecture-écritureréécriture 14 qui en association avec la cellule sélectionnée, fournit les formes d'onde A et 3 des figures 2 et 3, respectivement sur les lignes 50 et 52. Le circuit 14 peut également comprendre les circuits de déc-odage et de sélection de rangée. Les lignes de sélection de colonne 54, 56 et 58 sont de même reliées à un circuit de sélection de colonne 16 qui assure l'inversion des adresses, le décodage des colonnes et l#amplifi cation des signaux. Le circuit de-#sélection 16 fournit les formes d'onde C, D et E des figures 2 et 3, respectivement sur les lignes de sélection 54, 56 et 58. Le fonctionnement de la mémoire dynamique 10 va maintenant être décrit en regard des figures 2 et 3 pour l'inscription d'un état logique "un" ou "zéro" dans la cellule-18 qui est délimitée- sur la figure 1 par un carré pointillé. Les formes d'onde A, B, C, D, E, et F sont celles de signaux apparaissant respectivement aux points ou sur les lignes 50, 52, 54, 56, 58 et 42. On supposera que les transistors MOS de la mémoire 10 sont tous-à canal de type N et que les impulsions représentées sur les figures 2 et 3 sont positives. Sur toutes les formes d'onde, les temps sont portés en abscisse et les potentiels en ordonnée. On conviendra- que le niveau logique "un" est représenté par un potentiel d'environ~+15 volts et que le niveau logique t'zéro" est représenté par lè potentiel de la masse. L'inscription d'un 11un" dans la cellule 18 est précédée par l'application dssun potentiel correspondant (15 V) à la ligne de lecture-écriture 50, comme indiqué sur la forme d'onde A, et par le déclenchement de la conduction du transistor 20 par ltap- plication d'un signal positif à la ligne de sélection 56, comme indiqué sur la forme d'onde C. Les formes d'onde B, C et E restent au potentiel de la masse sur les lignes 52,- 54 et 58. Ainsi, au cours d'une opération d'écriture, la seconde plaque du condensateur 22 est au potentiel de la masse. Le potentiel d'écriture appliqué au point de transfert 42 est représenté par la forme d'onde F. Sur la forme d'onde A de la figure 2, on voit que le potentiel de la ligne 50 effectue une transition du point Ai au point A2 pour inscrire un "un" dans la cellule 18. Un potentiel positif est ensuite appliqué à la ligne de sélection 56 pour rendre conducteur le transistor 20, comme représenté par la transition D1-D2 de la forme d'onde D. Il est évident que la transition positive de la forme- d'onde D n'est pas obligatoirement postérieure à celle de la forme d'onde A, bien que ce soit le cas sur la figure 2. le potentiel du point de transfert 42, représenté par la forme d'onde F, correspond à une charge (inscription d'un "un") ou à une décharge (inscription d'un "zéro") selon l'information représentée par la-forme d'onde A. Sur cette forme d'onde, la partie en trait plein représente un état logique "un" et la partie en pointillé Al-A4- représente un état logique "zéro". De même, le potentiel du point de transfert représenté par la forme d'onde F suit la forme d'onde A, sa partie en trait plein correspondant à un état- logique "un" et sa partie en pointillé correspondant à un état logique "zéro". Lorsque l'état logique voulu a été enregistré par une charge ou une décharge du point 42, le transistor 20 doit etre rebloqué par une transition inverse du signal de commande (D3-D4- sur la forme d'onde D). Il est essentiel que cette transition précède la trasition A3-A4 de la forme d'onde A car, sinon, la forme d'onde F suivrait le potentiel de la forme d'onde A et l'information transcrite dans la cellule 18 serait détruite. Un cycle de lecture-réécriture de la mémoire dynamique 10 va maintenant Etre décrit en regard des formes d'onde de la figure 3. Comme sur la figure 2, les parties pleines des formes d'onde A et F représentent la détection et la reconstitution d'un état logique "un" et les parties pointillées représentent la détection et la reconstitution d'un état logique "zéro". Le potentiel initial du point de transfert 42 est représenté par le début de la forme d'onde F. Pendant la première partie du cycle de lecture-réécriture, c'est à dire avant le point D1, la ligne 50 est maintenue à un potentiel intermédiaire, par exemple 7t5 volts. Lorsque la cellule de mémoire 18 est sélectionnée par l'ouverture du transistor 20 (transitiOn D1-D2 de la forme d'onde D), la charge emmagasinEe par le condenssateur 22 est partiellement transférée à la capacité 7Q de la ligne de lectureécriture qui est de l'ordre de cinq à quinze fois celle du condensateur 22.Par conséquent, Si ltétat logique mémorisé est un "un", le niveau de la forme d'onde A monte légèrement au moment de la redistribution de la charge entre les capacités 22 et 70, comme indiqué par le segment A1-A2 de# la forme d'onde A. Inversement, si l'état logique mémorisé est un "zéro"7 le niveau de la forme d'onde A baisse légèrement, comme indiqué par le segment A1-A7 de la forme d'onde A. Il est donc apparent que le processus de détection détruit l'état logique initialement mémorisé au point 42, comme le montre la forme d'onde F de la figure -3. Ainsi, pour un état "un" mémorisé, le potentiel du point 42 baisse à une valeur légèrement supérieure au potentiel intermédiaire initial de la forme d'onde A (7,5 V), comme représenté par le segment F1-F2 de la forme d'onde F. De meme, pour un état "zéro" mémorisé, le potentiel du point 42 monte de O à une valeur légèrement inférieure au potentiel intermédiaire, comme représenté par le segment F5-F6. En conséquence, après chaque lecture de l'information mémorisée, le contenu de la cellule doit Qtre régénéré par une "réécriture'11 La variation du potentiel de la ligne de lectureécriture est détectée par le circuit 14, puis amplifiée et réécrite dans la meme cellule, comme indiqué par le segment A3-A4 (pour un état !'un") ou A8-A9 (pour un état "zéro") de la forme d'onde A. Le transistor 20 étant conducteur, le potentiel du point 42 (forme d'onde F) suit la forme d'onde A, comme indiqué par le segment F3-F4(pour un état "un") ou F7-F8 (pour un état "zéro"). Pour-éviter la destruction de l'informationkéécrite, le transistor 20 doit être rebloqué avant toute nouvelle transition, telle que A5-A6 dé la forme d'onde A. En conséquence, la forme d'#onde D3-D4 -de la forme d'onde D doit précéder la transition A5-A6. Les principes de l'invention sont applicables à des matrices intégrées dont les transistors à effet de champ sont soit à grille de métal, soit à grille de silicium. A certains égards, la technologie des grilles de métal est plus avantageuse car le-s lignes de lecture-écriture peuvent être des régions continues de semi-conducteurs dopés et les lignes de colonne peuvent Qtre des bandes métalliques continues. Dans ce cas il n'est pas nécessaire de prévoir des contacts préohmiques.La cellule de mémoire de ltinvention se distingue des cellules analogues dede-l'art antérieur par le fait que la seconde plaque de son condensateur mémoire ntest pas reliée à une ligne d'alimentation, mais à une seconde ligne de sélection associée à l'électrode de commande d'une cellule adjacente. Le principal avantage- de cette disposition dans une matrice de cellules de mémoire est la suppression des lignes d'alimentation supplémentaires qui forment ou auxquelles sont reliées les secondes plaques des condensateurs mémoire, sauf dans le cas d'une seule colonne de cellules.- La densité dtimplantation des cellules étant fortement influencée par le nombre de lignes formées, il est évident que l'invention permet à capacité égale une réduction des dimensions de la matrice. Les performances des circuits sont améliorées par la diminution de la longueur, et par conséquent de la capacité, des lignes de lecture-écriture qui permet d'obtenir des signaux de lecture de plus forte amplitude. La cellule de mémoire de l'invention peut donc avantageusement remplacer les cellules utilisées dans les matrices de mé- moire intégrées par la technologie MOS classique. L'amélioration des performances et de la densité d'implantation est encore plus nette pour des substrats isolants car la capacité des lignes de lecture-écriture est sensiblement réduite. En effet, plus les dimensions de la cellule sont petites et plus la ssurfa- ce occupée par le condensateur mémoire est réduite, plus le pourcentage de la surface du-substrat occupée par les diverses lignes devient important, dloù 1 'intér#t particulier de ltélimination des lignes d'alimentation supplémentaires associées au condensateur mémoire. En pratique on peut fabriquer la matrice de mémoire de la présente invention par la technologie MOS à canal N et grille métallique avec des paramétres permettant l'emploi de tensions de 15 Volts. Le rapport entre les capacités du condensateur mémoire et de la ligne de lecture-écriture peut varier entre environ 1:5 et 1:15 selon la sensibilité du circuit de lecture et le temps d'accès dEsiFé (le temps d'accès est le temps néces saire pour que le contenu d'une cellule partXculiere apparaisse sur les lignes de sortie de la mémoire après l'application d'un signal de lecture). Il va de soi que la description précédente nBest nullement limitative et qu'on pourra y ajouter diverses modifications ou variantes entrant dans le cadre et dans l'esprit de l'invention. R E V s N D I C A T I O N S 1. Cellule de mémoire dynamique comprenant un transistor ayant deux électrodes de conduction et une électrode de commande, la première électrode de. -conduction étant reliée à un point de transfert de chargesfl la seconde étant reliée à une ligne de lecture-écriture et l'électrode de commande étant reliée à à une première ligne de sélection, ladite cellule étant caractérisée en ce qu'elle comprend en outre-un condensateur mémoire connecté entre le point de transfert et une seconde ligne de sélection. 2. Cellule de mémoire selon la revendication 1, caractérisée en ce que le transistor est un transistor à effet de champ du type à#enrichissement dont la grille constitue l'électrode de commande. 3. Cellule de mémoire. selon la revendication 1, caractérisée en ce que la seconde ligne de sélection est aussi reliée à 11 électrode de commande d'une seconde cellule.de mémoire. 4. Mémoire dynamique à accès direct comprenant une matrice de M rangées et N colonnes de cellules de mémoire dynamiques, chaque cellule comportant un transistor à effet de champ, uncondensateur mémoire et un point de transfert de charges, le transistor ayant un première électrode de conduction reliée au point de transfert, une seconde électrode de conduction et une électrode de commande;M lignes de lecture-écriture; et N lignes de sélection, ladite mémoire étant caractérisée en ce que les secondes électrodes de conduction des cellules d'une même rangée m sont reliées à la m#ième ligne de lecture-écriture (m étant un entier inférieur ou égal à M désignant une rangée de la matrice); les électrodes de commande des cellules d'une même colonne n étant reliées à la nième ligne de sélection (n étant un entier inférieur ou égal à N désignant une colonne de la matrice); le condensateur mémoire de chaque cellule de la colonne n étant connecté entre le point de transfert de la cellule dont il fait partie et la ligne de sélection de la colonne n + 1 de la matrice. 5. Mémoire selon la revendication 4, caractérisée en ce qu'elle comprend en outre un circuit de lecture-écriture-réécriture auquel sont reliées les M lignes de-lecture-écriture, et un circuit de sélection de colonne auquel sont reliées les N lignes de sélection. 6. Mémoire selon la revendication 4 caractérisée en ce que les N lignes de sélection sont en métal et en ce que les M lignes de lecture-écriture sont des régions de silicium dopé. 7. Mémoire selon la revendication 6, caractérisée en ce que les régions de silicium dope sont formées sur un substrat isolant.