Les mémoires numériques sont utilisées, comme on le sait, pour stocker des signaux numériques. Les signaux numériques sont appliqués aux entrées de la mémoire et sont transférés dans celle-ci moyennant un ordre de positionnement appliqué à l'entrée de positionnement de la mémoire, de sorte qu'ils sont disponibles aux sorties de cette dernière, où ils peuvent etre recueillis, pour être appliqués à d'autres éléments de circuit requis faisant partie d'un montage global. Lorsquton emploie des mémoires, il est souhaitable de vérifier si celles-ci ont fonctionné d'une manière correcte. Ceci est important, par exemple, dans le cas de mémoires qui, dans la technique du studio, sont utilisées dans des matrices (panneaux de commutation croisés), en vue de l'attaque des points de couplage (des relais, par exemple} de celles-ci. A cet effet, et suivant la connexion que l'on désire établir entre une de plusieurs sources et un de plusieurs utilisateurs, une mémoire est positionnée par une information qui est affectée au point de couplage correspondant, en vue de l'établissement de cette connexion. Après le positionnement, le point de couplage est attaqué par la sortie de la mémoire et est rendu passant. Dans un montage connu (demande de brevet de la République Fédérale d'Allemagne publiée DAS No 2.238.030), où chaque point de couplage est attaqué par une mémoire à 1 bit qui lui est affecté exclusivement, il est pren > ffipue le signal de sortie de chaque mémoire est interrogé par une ligne de retour de signalisation distincte et est appliqué par cette dernière à un circuit logique. On peut ainsi disposer d'une information quant au point de couplage qui a été rendu passant. On obtient égaleme 6 de cette façon une information quant au point de couplage qui avait été positionné à la suite de l'état défectueux d'une mémoire.Un inconvénient de ce système réside cependant dans le fait qu'il ne permet pas de reconnaître aisément si le point de couplage a été débloqué à la suite d'un ordre visant à établir une connexion désirée ou en raison de la défectuosité de la mémoire. Comme, d'autre part, le montage connu exige une ligne de retour de signalisation pour chaque mémoire à un bit, on arrive à une dépense de câblage considérable, en particulier aussi dans le cas ou l'attaque des mémoires est effectuée à partir d'une unité d'attaque située à une distance relativement importante, comme c' est habituellement le cas pour les matrices. D'autre part, il est important de vérifier si les signaux requis ont été correctement transmis aux mémoires et si ces dernières fonctionnent correctement. L'invention a pour but d'établir un circuit de contrôle pour mémoires numériques, circuit qui ne comporte pas les inconvénients décrits ci-dessus et qui fournit une information sûre quant au fait, à savoir, si la mémoire a été positionnée de la manière voulue à la suite de l'ordre de positionnement. Dans une association de circuits telle que définie plus haut,ce but est atteint grâce à l'invention qui sera exposée dans la suite. L'invention permet donc de vérifier si les informations recueillies à partir des sorties de la mémoire sous l'effet de l'ordre de positionnement concordent avec celles appliquées aux entrées de cette mémoire (l'expression "mémoire" désigne aussi, dans un sens général, les cellules individuelles d'une mémoire à plusieurs bits). A cette fin, les différents signaux numériques appliqués à chacune des entrées sont comparés bit pour bit, à l'aide de comparateurs à un bit, avec les signaux qui, après le transfert, apparaissent aux sorties correspondantes. On prévoit donc autant de comparateurs à un bit qu'il existe d'entrées et donc de sorties. Lors de la comparaison bit pour bit, chaque bit est susceptible de fournir le résultat "correct" ou incorrect, Ces résultats sont rassemblés par une logique de commutation en une seule information binaire, qui peut s'énoncer :11tous les résultats sont corrects" ou "au moins une des comparaisons bit pour bit indique le résultat : incorrect". Cette information binaire peut être appliquée à l'unité d'attaque à l'aide d'une ligne unique. Il s'ensuit que l'unité d'attaque ne se voit communiquer un résultat positif de la com parai son que lorsque les informations aux entrées et aux sorties concordent, résultat qui suppose un fonctionnement impeccable de la mémoire. Si le résultat de la comparaison est négatif, cela signifie que la mémoire est défectueuse. Un avantage de l'invention réside dans le fait que, nonobstant la comparaison de plusieurs bits, la transmission du résultat de la comparaison n'exige qu'une seule ligne de retour de signalisation. En outre, et suivant une particularité favorable de l'invention, les informations recueillies à la sortie des mémoires peuvent être transmises au circuit compara teur, en vue de la comparaison bit pour bit avec les informa tions appliquées à l'entrée, par les memes lignes par lesquelles les entrées des mémoires sont attaquées par l'unité d'attaque (figure 3 > . Dans ce cas, le circuit comparateur est situé à proximité de l'unité d'attaque et reçoit de celle-ci les infor- mations requises pour la comparaison, par lesquelles la mémoire a été positionnée.Ceci est rendu possible par le fait que les signaux numériques à mémoriser sont appliqués a chacun ues entrées des mémoires à travers une première porte dite It2 trois états" (tri state gate), que chaque sortie est connectée à l'entrée correspondante de la mémoire par une seconde porte à trois états, et en ce que les portes à trois états sont com mandées de telle manière que soit uniquement les premières portes à trois états, soit uniquement les secondes portes à trois états sont débloquées en vue de la retransmission de signaux numériquels.Suivant une autre particularité avantageuse de l'invention, la commande, décrite ci-dessus, des portes à trois états est obtenue par le fait que les ensembles respectifs des entrées de blocage qui commandent le fonctionnement des premières et des secondes portes à trois états sont reliés entre eux au moyen d'un inverseur. L'invention sera décrite ci-après d'une manière plus détaillée, en se référant aux dessins annexes. Dans ces dessins : Les figures 1 à 3 représentent chacune un exemple de réalisation d'une association de circuits suivant l'invention. Pour une plus grande clarté de l'exposé, les éléments correspondants ont été désignés par les mêmes chiffres de référence dans les figures 1 à 3. Dans la figure 1 on a représenté une unité d'attaque 1, qui attaque une mémoire 2 L'unité d'attaque 1 peut attaquer encore d'autres mémoires, représentées. La mémoire numérique 2 présente des entrées D1, D2, ... Dx et des sorties Q1, Q2, ... Qx. La mémoire 2 présente autre une entrée de positionnement 5, connectée a l'unité d'atta- que 1. A la suite d'un ordre de positionnement appliqué à l'entrée de positionnement 5, les signaux numériques appliqués aux entrées D1, D2,...Dx de la mémoire 2 par l'unité d'attaque 1 peuvent être mémorisés et être transférés aux sorties Q1, Q2, ... Qx. On peut prévoir, à partir des sorties Qi, Q2,... Qx, des lignes aboutissant à un autre élément de circuit, non représenté dans la figure 1, où les signaux mémorisés sont requis et où ils peuvent être soumis à un nouveau traitement. Chacune des sorties Q1, Q2,... Qx est connectée à un circuit comparateur 3. De même, chacune des entrées Di, D2,...Dx est connectée par une ligne au circuit comparateur 3. Le circuit com- parateur 3 (par exemple du type Texas SN 7485 (à 4 bits)) comprend x comparateurs à 1 bit, dont chacun compare le signal appliqué à une entrée D1, D2,... x avec le signal qui, après le positionnement de la mémoire, apparat à la sortie correspondante Qi, Q2,... Qx. Le circuit comparateur 3 comprend en outre une logique de commutation, à l'aide de laquelle les résultats des comparaisons individuelles effectuées par les comparateurs à 1 bit sont rassemblés en une seule information binaire, qui indique si tous les résultats ont marqué une concordance ou si au moins une comparaison a été négative.Cette information binaire est communiquée à à l'unité d'attaque par le circuit de comparaison 3 au moyen d'une seule ligne de retour de signalisation 4. Ainsi, et bien que plusieurs bits soient chaque fois comparés individuellement entre eux, une seule ligne suffit pour la transmission.Lorsque,en raison d'une mémoire défectueuse, les signaux numériques fournis par l'unité d'attaque ne concordent pas avee les signaux sortis de mémoire, ce fait est constaté lors de la comparaison bit pour bit effectuée par le circuit de comparaison 3 et com;mullqué à l'unité d'attaque 1. Celle-ci peut alors attaquer, par exeflr & e, une autre mémoire, non représentée la figure 1, à laquelle est également affecté un circuit comparateur chargé de la comparaison. De cette façon, les commutations incorrectes survenant dans un montage comportant des mémoires numériques peuvent êtrereconnues avec certitude et corrigées. Dans la figure 2 on a représenté plusieurs un bit 2A, 2B, ... 2N, destinées, par exemple, à attaquer des points couplage, non représentés, d'une matrice. L'unité d'attaque comprend dans ce cas un système que l'on peut dénommer "gouverne de matrice", qui sélecte le point de couplage affecté à une connexion désirée. Chacune des mémoires 2A, ..... . 2N attaque un point de couplage. Lorsqu'il s'agit de débloquer le point de couplage affecté à la mémoire 2A, cette mémoire se voit appliquer par exemple un "1" logique par l'unité d'attaque 1, tandis que les entrées des autres mémoires 2B,. . .2N, auxquelles correspondent des points de couplage qui ne sont pas appelés à entre rendus passants, sont affectées d'un "0" logique.La mémoire 2A est positionnée au moyen d'un ordre de positionnement, de telle manière que le 1 logique apparaît à-la sortie de cette mémoire et débloque le point de couplage, un relais par exemple, pendant la durée du stockage, Ainsi, lorsque le fonctionnement est correct , l'entrée et la sortie de la mémoire 2A portent un "1" logique, tandis que les entrées et les sorties des autres mémoires 2B,... 2N portent un "0" logique, de sorte que l'ensemble intégré des comparaisonsindividuelles mentionnées plus haut, effectuées par le circuit de comparaison 3, est positif. Le résultat de la comparaison est communiqué à l'unité d'attaque 1 par l'entremise de l'unique ligne de retour de signalisation 4, en vue de la confirmation que l'attaque du point de couplage désiré a été effectuée d'une manière correcte.Par contre, dans le montage connu, mentionné au début de la presan e, on doit prévoir pour chacune des mémoires 2A, 2B,... 2N une ligne de retour de signalisation aboutissant à l'unité d'attaque l. Con- trairement au montage connu, le montage représenté dans la figure 2 permet en outre de reconnaitre si les mémoires 2A, 2B,... 2N ont restitué l'information désirée. Dans l'exemple de réalisation de l'invention représenté dans la figure 3, on prévoit une mémoire numérique 2 présentant quatre entrées D1-D4 et quatre sorties Q1-Q4. Les entrées D1-D4 de la mémoire 2 sont attaquées par l'intermédiaire d'un étage pilote 7, auquel les signaux numériques sont appliqués par l'unité d'attaque 1. L'étage pilote 7 comprend des portes dites "à trois états" (tri state gate) 7A, 7B, 7C et 7D (par exemple du type SN 74125, produit par la firme Texas Instruments), dont les sorties sont connectées respecti dément par des lignes 10, il, 12 et 13 aux entréés Dl-D4 de la mémoire 2. Les portes à trois états 7A à 7D présentent encore, en plus de leur entrée et de leur sortie, une entrée dite de blocage, qui permet de commander la marche de la porte à trois états.Le fonctionnement de portes à trois états est basé sur le fait que celles-ci ne sont activées et débloquées en vue de la retransmission de signaux numériques que lorsque, par exemple un "1" logique est présent à l'entrée de blocage précitée. Par contre, lorsqu'un 11011 logique est présent à l'entrée de blocage, la sortie d'une porte à trois états acquiert le caractère d'une résistance ohmique particulièrement élevée, indépendamment de l'entrée proprement dite de la porte, résistance qui n'influence pas la ligne raccordée à la sortie. Il est en outre prévu un système 6 d'autres portes à trois états 6A, 6B, 6C, 6D. Grâce à ce système 6, chacune des sorties Q1-Q4 de la mémoire 2 est connectée par une des portes à trois états 6A-6D à l'entrée correspondante D1-D4. Toutefois, ces connexions n'agissent en tant que connexions conductrices que lorsque les portes à trois états 6A-6D du système 6 sont "enclenchées" c > est-à-dire lorsque leurs entrées de blocage portent un "1" logique. Ainsi qu'on le voit dans la figure 3, les entrées de blocage des portes à trois états 6A-6D sont connectées dans leur ensemble à l'ensemble des entrées de blocage des portes à trois états 7A-7D par une seule ligne 14, à travers un inverseur 8. Comme les signaux numériques à l'entrée et à la sortie de l'inverseur 8 sont inverses entre eux, on obtient que soit seules les portes à trois états de l'étage pilote 7, soit uniquement celles du système 6, sont à même de transmettre des signaux numériques. En premier lieu, les signaux numériques à stocker sont appliqués à la mémoire 2 par l'entremise de l'étage pilote 7. Sous l'action de l'inverseur 8, attaqué d'une manière appropriée par l'unité d'attaque 1, les portes à trois états du système 6 sont inopérantes à ce moment, de sorte qu'une information présente aux sorties Q1-Q4 de la mémoire 2 ne peut pas parvenir aux entrées D1-D4. Après que l'ordre de positionnement a été appliqué à l'entrée de positionnement 5, les signaux sont mémorisés et sont disponibles aux sorties Q1-Q4. Puis, à la suite d'une attaque appropriée de l'inverseur 8 par l'unité d'attaque 1 a lieu une inversion des portes à trois états 6A-6D et 7A-7D, de sorte que les portes à trois états 6A-6D sont désormais débloquées. Par suite, les autres portes à trois états celles de l'étage pilote 7 sont inopérantes dans le même temps. Les signaux numériques présents aux sorties Q1-Q4 de la mémoire 2 peuvent désormais être transmis en retour, au moyen des lignes 10, 11, 12, 13, au circuit comparateur 3, dans lequel peut avoir lieu une comparaison avec les signaux initiaux émis par l'unité d'attaque 1. Le résultat de la comparaison est transmis à l'unité d'attaque 1. Etant donné que, pour la comparaison, on utilise directement les signaux fournis par 1 l'unité d'attaque l, on peut reconnaître les erreurs qui se produisent sur les lignes lors de l'attaque. Il s'ensuit que, grâce au montage décrit ci-dessus, les lignes 10-13 peuvent être utilisées tantôt pour l'attaque de la mémoire 2 et tantôt pour le retour des signaux numériques des sorties Ql-Q4 vers le comparateur en vue de la comparaison. Il suffit de prévoir une ligne supplémentaire 14, au moyen de laquelle les portes à trois états du système 6 et de l'étage pilote 7 sont commandées de la manière requise. L'unité d'attaque peut attaquer encore d'autres mémoires, non représentées dans la figure 3 et à chacune desquelles est affecté un système 6. Dans ce cas, les lignes 10,11,12, 13 et le système 7 sont utilisés d'une façon multiple. Le montage suivant lafir? 3 peut aussi être utilisé avantageusement en vue de l'attaque de points de couplage d'une matrice décrite d'une manière détaillée dans la demande de brevet déposée en République Fédérale d'Allemagne par la même demanderesse sous le No P 25 00 939.6, où les sorties de la mémoire 2'sont connectées à un décodeur. Celui-ci décode l'information stockée, laquelle comporte sous une forme cette le point de couplage désiré, et commande ce point de couplage partir d'une de ses sorties de décodage. Bien entendu diverses modifications peuvent être apportées par l'homme de l'art au procédé qui vient d'ers décrit uniquement à titre d'exemple non l1.r'itatif sans sortir du cadre de l'invention. REVENDICATIONS 1. Association de circuits pour la vérification du transfert de signaux présents aux entrées de mémoires numériques vers les sorties de la mémoire, les entrées de la mémoire étant attaquées, à partir d'une unité d'attaque, par des signaux numériques qui sont transférés dans la mémoire au moyen d'un ordre de positionnement et sont ensuite disponibles aux sorties de celle-ci, le résultat de la vérification étant communiqué à l'unité d'attaque, en particulier pour mémoires destinées à attaquer les points de couplage d'une matrice (panneau de commutation croisé), caractérisée en ce qu'il est prévu de comparer bit pour bit les signaux numériques présents aux différentes entrées (D1, D2, ...Dx) avec les signaux numériques qui, après lordre de positionnement, sont présents aux sorties (Ql,Q2,.Qx} correspondantes, à l'aide de comparateurs respectifs à un bit t en ce que les résultats des comparaisons de tous les comparateurs à un bit sont intégrés en une seule information binaire au moyen d'une logique de commutation, qui forme conjoin- tannent avec les comparateurs à un bit, un montage comparateur (3) t et en ce que l'information binaire unique est appliquée à l'unité d'attaque (1) au moyen d'une ligne unique (4). 2. Association de circuits suivant la revendication 1, caractérisée en ce que les signaux numériques à stocker sont appliqués aux entrées (D1-D4) de chacune des mémoires (2) par l'entremise d'une première porte à trois états (tri state gate) (7A-7D) et d'une ligne (10-13) t en ce que chaque sortie (Q1-Q4) des mémoires (2) est connectée à l'entrée correspondante par une seconde porte à trois états (6A-6D) à l'entrée correspondante (D1-D4) des mémoires (2) ; et en ce que les portes à trois états (6A-6D; 7A-7D) sont commandées de telle manière que les lignes (10-13) servent tantôt à l'acheminement des signaux à mémoriser vers les entrées (D1-D4) et tan dis à l'acheminement des signaux mémorisés depuis les sorties (Q2-Q4) jusqu'au circuit comparateur (3). 3. Association de circuits suivant la revendication 2, caractérisée en ce que les entrées de blocage qui commandent le fonctionnement des premières portes à trois états (7A-7D) sont connectées dans leur ensemble à l'ensemble des entrées de blocage qui commandent le fonctionnement des secondes portes à trois états (6A-6D), cette connexion étant assurée au moyen d'un inverseur (8) attaqué par l'unité d'attaque (1).