La présente invention se rapporte d'une façon générale à des systèmes de traitement de données et elle a trait plus particulièrement à un procédé et un dispositif pour transmettre un groupe de données précises d'une mémoire de commande d'unité d'exécution au'tampon d'instruction d'une unité centrale de traitement à l'aide de deux bus de transmission de données à trois états. Dans des systèmes de traitement de données où différents sous-systèmes doivent communiquer entre eux, des erreurs, par exemple causées par la présence de bruit, se traduisent parfois par la réception de données qui ne sont pas les me#mes que celles qui ont été transmises. Spécifiquement, des systèmes de traitement-de données utilisent généralement, comme moyens de communication, des signaux correspondants à un état de niveau haut et un état de niveau bas, souvent définis comme des états logiques "1" et "O". Des défauts dus au bruit ou à l'équipement #peuvent causer une réception d'un état logique "1" ou "0" lorsqu'en fait un "O" ou un "1" a été transmis. Un groupe de données ou mot se compose d'une pluralité de 1 ou de 0. Par exemple, le groupe codé 101 peut correctement représenter la quantité 5. Si une erreur est introduite en cours de transmission, le groupe codé peut être reçu comme le code binaire 100, correspondant à la quantité 4. Bien que des techniques de contrôle de parité bien connues fournissent un moyen commode de détection d'une erreur dans un seul bit, un tel contrôle de parité ne convient pas lorsque deux bits sont erronés. On a mis au point des codes cycliques qui représentent un progrès sensible par comparaison à la technique de contrôle de parité du fait qu'on peut détecter des erreurs multiples. On pourra trouver une description détaillée des techniques de correction d'erreurs dans l'article de Hamming, "Error Detecting and Error Correcting Codes", Bell System Technical Journal, Volume 29, 1950, pages 147-160. L'application des travaux de Hamming a permis de détecter et de corriger des erreurs se produisant de fa çon aléatoire dans un seul bit d'un mot codé reçu. On sait utiliser un dispositif de détection et de correction d'erreur (EDAC) pour contrôler et corriger des données extraites d'une mémoire principale en relation avec d'autres s#ous-systèmes des systèmes de traitement de données, par exemple l'unité centrale de traitement.Cependant,par le passé,on n'a pas utilisé de dispositifs de ce genre pour vérifier et corriger des microinstructions provenant de la mémoire de commande de 1'unité d'instruction existant à l'intérieur.de l-'unité;centrale de traitement, Si une erreur s'est produite dans les données de microinstructions qui sont transférées de la mémoire de commande dans un tampon d'exécution, l'opération est simplement arrêtée et réexécutée puisqu'on a détecté d'une façon générale que lter- reur était le résultat d'un défaut de transmission transitoire. En conséquence,l'invention a pour but de fournir, dans un système de traitement de données, un dispositif de détection et de correction d'erreur incorporé à l'unité centrale de traitement de façon que des groupes de données précises soient transférés de la mémoire de commande de l'unité d'exécution vers le tampon d'exécution. L'invention a en outre pour but de faire en sorte que la présence du dispositif de détection et de correction d'erreur ne retarde pas la transmission de groupes de données de la mémoire de commande vers le tampon d'exécution et ne nécessite également pas une quantité excessive de matériels supplémentaires. Selon l'invention, il est prévu, dans une mémoire de commande d'exécution d'un système de traitement de données du type comportant une horloge de système, un dispositif pour fournir un groupe de données précises au tampon d'instruction de ladite mémoire de commande d'exécution, dispositif caractérisé en ce qu'il comprend une mémoire reliée audit tampon d'instruction, un circuit de détection et de correction d'erreur relié au tampon d'instruction et à la mémoire, un premier moyen pour extraire un groupe de données de la mémoire et pour appliquer ce groupe de données audit tampon d'instruction et audit circuit de détection et de correction d'erreur en vue de déterminer s'il existe une erreur dans ledit groupe de données, et un second moyen pour appliquer des données corrigées audit tampon d'instruction si ladite erreur est corrigible. Selon un autre aspect de la présente invention, il est prévu un procédé pour fournir un groupe de données précises à un tampon d'instruction d'une mémoire de commande d'exécution d'un système de traitement de données, caractérisé en ce mulon extrait un groupe de données d'un élément de mémoire de ladite mémoire de commande d'exécution, en ce qu'on applique ce groupe de données audit tampon d'instruction, en ce qu'on applique ledit groupe de données à un circuit de détection et de correction d'erreur, en ce qu'on détermine s'il existe une erreur dans ledit groupe de données et si cette erreur est corrigible et en ce qu'on applique les données corrigées audit tampon d'instruction si ladite erreur est corrigible. D'autres avantages et caractéristiques de l'invention seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels la fig. 1 est un schéma synoptique d'un système de traitement de données; la fig. 2 est un schéma fonctionnel d'une partie de l'unité centrale de traitement; la fig. 3 est un schéma synoptique d'un agencement faisant intervenir un circuit EDAC opérant en cycle conformément au domaine connu; la fig. 4 est un schéma. synoptique d'un agencement utilisant un circuit EDAC opérant hors-cycle, conformément à la présente invention;; la fig. 5 est un schéma synoptique fonctionnel d'une partie de l'unité d'exécution agencée conformément à la présente invention, la fig. 6 et la fig. 7 sont des schémas plus détaillés des agencements représentés sur la fig. 3. La fig. 1 représente un schéma synoptique d'un système perfectionné de traitement -de données 10 auquel la présente invention est incorporée. Le système de traitement de données 10 comporte deux unités SIU 12a et 12b. Chaque unité SIU comprend 15 portes désignées. par les lettres A à K plus quatre portes de mémoire supplémentaires : une porte de mémoire locale 0 (LMO) 20a, 20c, une porte de mémoire locale 1 (lu1) 20b, 20d et deux portes de mémoire principale dans lesquelles la commande de mémoire principale fonctionne, ou bien des contrôleurs (lllllCO et lGllCl) 24a, 24c et 24b, 24d sont placés. On peut fixer deux processeurs d'entrée et de sortie verrouillés (IOP) 14a, 14b, 14c et 14d sur certaines paires de portes telles que G et H et E et F. Jusqu'à quatre unités-centrales de traitement (CPU) 16a, 16b, 16c et 16d, deux unités pour chaque unité SIU, peuvent être fixées sur l'une des paires de portes A, B, C, D, E, F, G, et H. Une mémoire locale (LMo) 18a, 18c et (LM1) 18b, 18d de chaque unité SIU 12 et une mémoire principale (dUO) 22a, 22c et (MU1) 22b, 22d peuvent être reliées respectivement aux portes de mémoires locales 0 et 1 et aux contrôleurs de mémoire principale (MUCo) 24a, 24c et (MMC1) 24b, 24d des unités SIU 12a et 12b. Chacune des mémoires principales 22a, 22c et 22b, 22d comporte également deux portes qui sont reliées en croix de façon à permettre une communication entre des disposit#ifs et des mémoires fixées sur les unités SIU 12 respectives. Chacun des contrôleurs de mémoire principale (MMCo) 24a, 24c, (MMC1) 24b, 24d des unités SIU 12a, 12b remplit, en plus de l'écriture de données dans une mémoire principale ( + ) 22a, 22c ou (MM1) 22b, 22d et de la lecture de données à partir de MMO ou MM1, certaines fonctions de commande de communications Des communications entre des unités SIU peuvent se faire d'un contrôleur de mémoire principale tel que MMCo 24a de 1'unité SIU 12a et la mémoire principale MMO 22c de l'unité SIU 12b. La mémoire MMo 22c communique ou transmet le message à son contrôleur de mémoire principale MMCo 24c de l'unité SIU 12b.Le contrôleur MMCo 24c dirige à son tour la communication à la porte désignée de l'unité SIU 12b sur laquelle est fixé un processeur tel que le processeur IOP 14c ou l'unité CPU 16c par exemple, de l'unité SIU 12b, ctest-à-dire le processeur vers lequel la communication est dirigée. Une unité CPU telle que 16a, en cours d'exécution d'un programme d'application, atteint un point où une opératiàn est nécessaire soit pour introduire en provenance d'un dispositif périphérique des données mémorisées dans ce dispositif, soit pour extraire de la mémoire des informations à transmettre à un dispositif périphérique. Lorsqu'il est nécessaire d'effectuer des opérations d'entrée/sortie, ou, d'une façon plus générale, à chaque fois qu'un processeur doit communiquer avec un autre processeur, y compris l-ui-même, le système d'exploitation du système de traitement de données 10 assure la transmission d'úne instruction à une unité CPU telle que 16a. Le contenu de la zone d'exploitation du mot d'instruction permet d'indiquer ou de désigner un type spécifique de communication à établir ou effec tuer.Le système d'exploitation fournit également à l'unité 16a un mot de données, dont une zone définie assure l'identification du processeur auquel. la communication doit etre adressée. La fig. 2 est un schema synoptique des éléments matériels d'une usité CPU 16 qui sera décrite dans la suite seulement dans la mesure où cela est nécessaire pour comprendre la structure de la présente invention. On pourra trouver une description plus détaillée dans la demande de brevet déposée aux Etats-Unis par la Demanderesse sous le numéro 746.444 le premier Décembre 1976. En référence à la fig. 2#, des instructions sont re çues par l'intermédiaire d'un tampon ZIB 26 en provenance d'un contrôleur de mémoire principale tel que ICo 24a et sont transmis par l'intermédiaire d'un commutateur 28 au registre RBIR 30 en vue d'une mémorisation dans ce dernier. Le mot de mémoire de commande d'unité de commande qui est mémorisé dans la mémoire de commande d'unité de commande CCS 32 comprend 32 bits. Une zone de 13 bits comportant les positions de bit de O à 12 définit 1'adresse de l'emplacement de départ du microprogramme spécifié par le code d'opération du mot d'instruction se trouvant dans le registre d'instruction RBIR 30 ou bien l'adresse de la microinstruction initiale du microprogramme.Quand le code d'opération d'une instruction est appliqué à la mémoire CCS 32 à partir du registre RBIR 30, le mot de commande d'unité de commande qui est mémorisé à l'adresse correspondant au code d'opération, c'est-àdire le contenu des positions de bits 0 à 12, est appliqué à la mémoire de commande d'unité d'exécution (ECS) 34 par l'intermédiaire du commutateur CCS-ADR 36. La réception de l'adresse de; la microinstruction par la mémoire ECS 34 provoque un transfert des microinstructions correspondant à cette adresse jusque dans le tampon d'exécution 38 où des zones sélectionnées de la microinstruction sont décodées par le décodeur 40 afin de produire les signaux nécessaires de commande ou les informations nécessaires pour les différents sous-systèmes ou composants d'une unité CPU telle que l'unité #CPU 16a. Pour éviter de donner des détails inutiles, on n'a pas représenté sur la fig. 2 l'horloge et les conducteurs qui transmettent les signaux d'horloge aux différents composants de l'unité CPU 16a. Quand la première microinstruction a été chargée dans le tampon d'exécution 38 et pendant la période d'horloge suivante, la microinstruction est décodée dans le décodeur 40 de façon à fournir les informations et. les signaux de commande nécessaires pour assurer l'adressage d'une mémoire interprète (non représentée) et pour assurer le transfert, la mise en mémoire et le traitement d'une partie de son contenu. La seconde microinstruction qui est produite en fonction de l'adresse de la première microinstruction mémorisée dans le registre UIC 42, augmentée d'une unité par l'additionneur 44 et transmise par l'intermédiaire du commutateur (UIC + 1) 46, assure le transfert de la seconde microinstruction -dans le tampon d'exécution 38. La fig. 3 montre l'agencement du circuit EDAC dans un système de traitement de données correspondant à l'art antérieur. Un signal de sortie de la mémoire 61 est appliqué à un commutateur de données 65 et au circuit EDAC 63. Le commutateur de données 65 décide alors si des données provenant de la mémoire 61 ou bien des données corrigées provenant du circuit EDAC 63 doivent être transmises à l'unité CPU. Dans l'agencement représenté sur la fig. 4, des données provenant de la mémoire 67 sont appliquées simultanément à l'unité CPU et au circuit EDAC 69. Si une erreur est détectée et n'est pas corrigible, l'opération en cours est arretée. Si aucune erreur n'est détectée, le traitement des données se déroule de façon ininterrompue. Cet agencement permet de réduire le temps d'accès à la mémoire de commande d'environ 40 % par rapport à un système EDAC opérant en cycle M (figure 3). Cela se traduit par une augmentation de 60 % de la fréquence d'horloge du système. Un système EDAC opérant hors-cycle permet des activités simultanées, c'est-à-dire que la demande de mémoire suivante peut être traitée pendant que la demande précédente est en train d'etre examinée par le système EDAC. On peut encore améliorer la vitesse opératoire à l'aide d'un système de transmission par bus à trois états qui va être décrit dans la suite. La fig. 5 est un schéma synoptique fonctionnel d'une partie de la mémoire de commande d'exécution (34 sur la fig. 2) qui fait l'objet de la présente invention. On utilise deux bus de transmission de données à trois états qui sont séparés mais en relation l'un avec l'autre. Le premier bus, appelé le bus de données de mémoire,est connecté entre la sortie d'un dispositif à trois états 50, l'entrée d'un dispositif à trois états 54, la sortie de la mémoire 52 et l'entrée du tampon d'exécution 38, (figure 2). Le~-second bus, appelé le bus de panneau arrière, est connecté entre la sortie des dispositifs à trois états 56, 62 et 54 et entre les entrées du registre de données 60, la porte Er 66 et le dispositif à trois états 50.Il va de soi que, bien que chacun desdits bus ait été représenté par une seule ligne, chaque bus est composé d'une. pluralité de lignes servant à la transmission en parallèle d'une pluralité de bits de données. Le circuit de détection et de correction d'erreur (EDAC) utilisé est- un système opérant une détection et une correction hors-cycle Pour obtenir ce résultat, des données transmises de la mémoire 52 au tampon d'exécution 38 sont supposées correctes pendant un cycle en cours et sont transférées dans le tampon d'exécution par l'horloge du système. Pendant le cycle suivant, ces mêmes données sont contrôlées en vue de la détection d'erreurs dans le circuit EDAC 58. Si une erreur corrigible est détectée, un signal est envoyé à une autre partie de l'unité CPU et les données corrigées sont placées dans le bus en vue d' être retransférées dans le tampon d'exécution pendant la période d'horloge suivante. Des erreurs incorrigibles provoquent l'arrêt du système. Deux voies de synchronisation critiques interviennent dans ce système. Il est d'abord nécessaire-de transmettre des données de la mémoire 52 au tampon d'exécution avant que le signal d'horloge de système se produise. La seconde condition nécessite qu'un signal et les données corrigées soient mis à la disposition du tampon d'exécution avant le signal d'horloge suivant. Le signal de sortie de la mémoire 52 est appliqué au tampon d'exécution 38.. Le même signal de sortie est également appliqué à l'entrée d'un tampon à trois états 54, par exemple du type fabriqué par Texas Instruments sous le numéro de pièce 74S240, en vue de la transmission des données au circuit EDAC .58 par l'intermédiaire du registre de données 60. Pendant ce temps, le tampon à trois états 54 est validé par un signal de lecture qui provient d'une autre partie de l'unité CPU. Simultanément les tampons à trois états 50, 56-et 62 sont invalidés et présentent une haute impédance pour leurs bus respectifs. Ainsi le tampon à trois états 62. est invalidé par l'absence d'un signal d'écriture à son entrée.De même, l'absence' d'un signal d'écriture à une seconde entrée de la porte ET 66 empêche des données destinées au circuit EDAC de repénétrer dans la mémoire 52 par l'intermédiaire de la porte ET 66. De même, les tampons à trois états 50, 56, sont invalidés par l'absence d'un signal de "données correctes émises" qui provient du circuit EDAC 58. En conséquence, des données peuvent être transmises; du tampon à trois états 54 au circuit EDAC sans difficulté. Pendant un cycle de correction, les deux mêmes bus bidirectionnels transmettent des données du tampon à trois états 56 au tampon d'exécution par l'intermédiaire du tampon à trois états 50. Pendant ce temps, le tampon 62 et la porte ET 66 sont invalidés par l'absence du signal d'écriture alors que le tam-# pon à trois états 54 et la mémoire 52 sont invalidés par l'absence d'un signal de lecture. Les tampons 50 et 56 sont validés par un signal de "données corrigé-es" et ils transmettent des données du circuit EDAC 58 au tampon d'exécution.Il est à noter que le bus de transmission de données de mémoire, qui relie les tampons 50, 54 et la mémoire 52 à l'unité d'exécution, évite d'avoir à prévoir un commutateur de données classique qui introduirait un retard supplémentaire dans le trajet de transmission des données vers le reste de l'unité CPU soit pour des données de mémoire soit pour des données corrigées. Pendant des-cycles d'écriture, des données provenant du tampon 64 sont transmises à la mémoire 52 par l'intermédiaire du tampon 62 et de la porte ET 66. Pendant cette opération, les tampons à trois états, 50, .54 et 56 sont invalidés comme décrit ci-dessus. L'agencement représenté sur la fig. 5 a été mis en évidence de façon plus'détaillée sur les figs. 6 et 7. Bien que la structure des figs. 6 et 7 ait été représentée comme pouvant traiter 8 bits de données, il va de soi que cet agencement est donné seulement à titre d'exemple et que la structure peut faire l'objet d'une extension de-façon à contenir un nombre de bits de données bien plus grand. Les tampons d'entrée de données 64 (sur la fig. 5) ont été représentés sous la forme des portes ET 70-77. Les tampons à trois états 62 (fig. 5) ont été représentés sous la- forme de portes à trois états 80 à 87 sur la fig. 6. Une porte à trois états est nécessaire pour chaque ligne de données. Comme décrit ci-dessus, le dispositif à trois états, lorsqu'il est validé, laisse passer les données qui sont appliquées à son entrée jus qutà leur destination. Ainsi, lorsque le signal d'écriture qui est appliqué à chacun des dispositifs à trois états 80-87 est validé, les données appliquées aux dispositifs à trois états 8087 par l'intermédiaire des portes ET 70-77 sont transmises par l'intermédiaire des dispositifs à trois états aux lignes de bus de données BO-B7.Lorsque le signal d'écriture est invalidé, les dispositifs à trois états 80-87 constituent un noeud de haute impédance. Pendant un cycle d'écriture, les données à écrire dans la mémoire sont appliquées à une entrée de chacune des portes ET 70-77. Ces données sont transmises par l'intermédiaire des portes ET 70-77 lorsqu'un signal de validation appliqué à une seconde entrée de chacune des portes ET 70-77 est établi. On va maintenant se référer à la fig. 7, où ce qui a été représenté sur la fig. 5 par une seule porte ET est maintenant indiqué par une pluralité de portes ET 90-97, qui sont chacune reliées par une entrée aux lignes de bus de données BO-B7 et dont une seconde entrée reçoit un sig#nal de validation d'écriture. Quand le signal de validation d'écriture est établi, les données transmises par les lignes de bus BO-B7 passent dans les portes ET 90-97 pour parvenir à la mémoire 52 où elles sont mémorisées par la commande d'écriture 51. Pendant un cycle. de lecture, le signal d'écriture est inva#lidé et il empêche alors le passage des données dans les tampons à trois états 80-87 et dans les portes ET 90-97. Lorsque la mémoire 52 reçoit un signal de commande de lecture 53 et un signal d'adresse, elle fournit les données contenues dans cette adresse. Ces données suivent deux trajets. Le premier aboutit au reste de l'unité CPU, comme indiqué par les lignes 100-107. Simultanément,les données provenant de la mémoire 52 sont appliquées aux dispositifs à trois états 110-117. Chacun des dispositifs à trois états 110-117 reçoit également à une entrée un signal de validation de lecture qui, lorsqutil est établi, permet le passage des données dans les dispositifs à trois états. Quand le signal de lecture est invalidé, les dispositifs à trois états 110-117 constituent un noeud de haute impédance. En supposant que le signal de lecture est validé et que le signal d'écriture est invalidé, des données provenant de la mémoire 52 traversent les dispositifs à trois états 110-117, et sont appliquées aux entrées des registres de données 60 (figure 6) par l'intermédiaire des lignes de bus de données BO-B7. Les données se trouvant dans le registre 60 sont appliquées au circuit EDAC 58 comme décrit ci-dessus, où est déterminé s'il existe une erreur dans les données et si cette erreur est corrigible ou non. Deux signaux sont fournis par le circuit EDAC a une autre partie de l'unité CPU. Ces signaux constituent un signal d'erreur et un signal d'erreur corrigible qui indique que, s'il existe une erreur, celle-ci est corrigible. Si l'erreur est corrigible, le même signal de "données correctes" est appliqué aux dispositifs à trois états 120-127. Les données corrigées sont également appliquées aux dispositifs à trois états 120-127 par lesquelles elles sont transmises aux entrées des dispositifs à trois états 130-137 par l'intermédiaire des lignes de bus BO-B7. Pendant cette période de temps, le signal d'écriture est invalidésce qui empêche les données de revenir par l'intermédiaire des portes ET 90-97 à la mémoire 52. Le même signal de "données correctes" que décrit précédemment est appliqué aux dispositifs à trois états 130-137 pour permettre aux données transmises par les lignes de bus BO B7 de parvenir à l'unité CPU par l'intermédiaire des lignes 100- 107. Pendant cette période de temps, le signal de lecture est invalidé de façon à empêcher les données corrigées de traverser les dispositifs à trois états 110-117. En conséquence, l'agencement décrit ci-dessus permet de remplir trois fonctions électriques dans une ligne appelée le bus de panneau arrière. Ces fonctions consistent dans la transmission de données de mémoire au circuit EDAC, dans la transmission de données corrigées du circuit EDAC au circuit de sortie de données et dans la transmission de données d'entrée à la mémoire. Le bus de données de mémoire permet la transmission de données à la fois à l'unité CPU et au circuit EDAC. En outre, le bus de données de mémoire assure la transmission des données corrigées du circuit EDAC à l'unité CPU. Les deux bus réduisent au minimum les besoins en portes ou commutateurs supplément ai- res et ils permettent par conséquent d'établir le plus rapidement possible les trajets de transmission de données lorsqutil existe des conditions critiques de synchronisation. REVENDICATIONS 1. Dispositif pour fournir un groupe de données précises au tampon d'instruction de la mémoire de commande d'exécution d'un système de traitement de données du type comprenant une horloge de système, caractérisé en ce qu'il comprend - une mémoire reliée au tampon d'instruction, - un circuit de détection et de correction d'erreur relié au tampon d'instruction et à la mémoire, - un premier moyen pour extraire un groupe de données de ladite mémoire et pour appliquer ce groupe de données audit tampon d'instruction et audit circuit de détection et correction d'erreur, afin de déterminer s'il existe une erreur dans-ledit groupe de données, - un second moyen pour appliquer des données corrigées audit tampon d'instruction si ladite erreur est corrigible. 2. Dispositif selon la revendication 1, caractérisé en ce que le groupe de données extraites de la mémoire est appliqué essentiellement simultanément audit tampon d'instruction et audit circuit de détection et de correction d'erreur. 3. Dispositif selon la revendication 2, caractérisé en ce que ledit groupe de données extraites de la mémoire est appui qué au tamp#on d'instruction lors de l'arrivée d'un premier signal d'horloge du systèmefet en ce que des données corrigées provenant du circuit de détection et de correction d'erreur sont appliquées au tampon d'exécution pendant le signal d'horloge de système suivant. 4. Dispositif selon la revendication 3, caractérisé en ce que ledit circuit de détection et de correction d'erreur engendre un signal d'arrêt si une erreur est détectée et si cette erreur n'est pas corrigible. 5. Dispositif selon la revendication 4, caractérisé en ce qu'il comprend un moyen pour mémoriser des données dans ladite mémoire. 6. Procédé pour fournir un groupe de données précises à une mémoire de commande d'exécution d'un système de traitement de données, caractérisé en ce que - on extrait un groupe de données d'un élément de mémoire de ladite mémoire d'exécution, - on applique ledit groupe de données audit tampon d' instruction, - on applique ledit groupe de données à un circuit de détection et de correction d'erreur, - on détermine s'il existe une erreur dans ledit groupe de données et si cette erreur est corrigible, - on applique les données corrigées au tampon d'instruction si ladite erreur est corrigible. 7. Procédé selon la revendication 6, caractérisé en ce que ledit groupe de données est appliqué essentiellement simultanément audit tampon d'instruction et audit circuit de détection et de correction d'erreur. 8. Procédé selon la revendication 7, caractérisé en ce que ledit groupe de données est appliqué au tampon d'instruction pendant un premier signal d'horloge de système et en ce que lesdites données corrigées sont appliquées audit tampon dtinstruc- tion pendant le signal d'horloge de système suivant si ladite erreur est corrigible. 9. Procédé selon la revendication 8, caractérisé en ce qu'on engendre un signal d'arrêt si ladite erreur n'est pas corrigible.