i 2011063 La présente invention est relative aux circuits intégrés et plus particulièrement à des agencements destinés à réduire la surface occupée par les circuits. Dans les circuits intégrés monolithiques, chaque circuit occupe 5 ordinairement une zone centrale située à la surface d'un substrat se mi-conducteur; un certain nombre de plots de connexions périphérique sont disposés autour de la zone centrale qui contient une sér^e d'éléments semiconducteurs actifs et passifs, les régions semiconductri ces des éléments choisis étant connectées aux: plots périphériques au 10 moyen d'une couche métallique déposée. Lee plots de connexions occupent une proportion notable de la superficie disponible du substrat. Comme la zone occupée par les plots de connexion n'est plus disponible pour former des éléments semiconducteurs, la superficie totale occupée par le circuit est nc-15 tablement plus grande que celle occupée par ces éléments actifs. Selon l'invention, il est fourni un circuit intégré comportant un substrat ayant des régions en matériau semiconducteur qui forment un certain nombre d'éléments semiconducteurs. Il est fourni des moy-loais interconnectant activement uniquement un nombre choisi d'élé-20 mente semi-conducteurs. Une couche métallique recouvre au moins un élément non choisi, cette couche métallique étant couplée électrique ment à au moins un élément choisi. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description suivante, donnée à titre d'exemple 25 et faite en référence aux dessins annexés, sur lesquels : la fig.l est un schéma de la disposition des éléments semiconducteurs qui peut être utilisée pour constituer un circuit intégré selon l'invention? les fig.2, 3 et 4 sont des schémas de divers circuits logiques 30 qui peuvent être obtenus en interconnectant convenablement les éléments représentés à la fig.l, la fig.5 représente de façon symbolique lê câblage d'interconnexion pour connecter les éléments de la fig.l afin d'obtenir le circuit de la fig.2, 35 la fig.6 représente de façon symbolique le câblage d'intercon nexion destiné à connecter les éléments de la fig.l suivant une réalisation partielle du circuit de la fig.2. 69 19922 2 2011063 la fig»7 représente les emplacements des plots de connexion et les interconnexions correspondant à l'agencement de câblage de la fig.6, la fig.8 est ime vue en coupe transversale de l'un des plots 5 de connexion représenté à la fig.7, la fig.9 représente de façon symbolique un câblage d'interconnexion pour un registre déclenché à 4 éléments binaires, la fig.10 est une vue en coupe transversale de l'un des croisements représentés à la fig.9. 10 lors de la fabrication des circuits intégrés, des considéra tions économiques, spécialement dans le cas des circuits intégrés d' importance moyenne et à grande échelle, conduisent à fournir un. certain nombre d'éléments semiconducteurs de manière à pouvoir les in-, terconnecter pour obtenir une variété de fonctions de circuit. 15 Les circuits intégrés de ce type sont fabriqués généralement en diffusant une série d'éléments semiconducteurs actifs et passifs dans une pastille semiconductrice (monolithique ou isolée diélec-triquement) pour constituer un réseau d'éléments semiconducteurs. Une couche métallique est déposée ensuite sur la pastille et est dé— 20 capée, suivant l'une quelconque d'un certain nombre de configurations d'interconnexion disponibles pour constituer ma fonction de circuit désirée® lorsqu'un rgseau d'éléments semiconducteurs donné doit être utilisé pour former une grande variété de fonctions de ciruit possi-25 bles, la plupart des fonctions de circuit n'utilisent pas tous les' éléments semiconducteurs. Jusqu'à maintenant, l'espace occupé par ces éléments inutilisés n'a pas été employé et a été gaspillé. Comme décrit ci-après, l'invention fournit une technique d'utilisation de cette zone de la pastille inutilisée jusqu'à mainte-30 nant tout en réduisant simultanément la zone occupée par les plots périphériques utilisés pour appliquer des connexions externes aux circuits intégrés. La fig.l représente un réseau d'éléments semiconducteurs typique dans lequel un certain nombre de transistors et de résistances sont 35 fournis. Le réseau d'éléments semiconducteurs 1 comprend un substrat semiconducteur, de préférence en silicium, dans lequel 9 transistors (désignés par le préfixe Q) et 6 régions de résistances 69 19922 3 2011063 (désignées par le préfixe R) ont été formés par des techniques de diffusion "planar". Les régions de résistance comprennent chacune un certain nombre de plots de contact rectangulaires, de sorte qu' un certain nombre de valeurs de résistances peuvent être obtenues 5 avec chaque zone de résistance diffusée. Les transistors indiqués Q2a à Q2d sont utilisés pour constituer un couplage d'entrée du réseau et les transistors indiqués Q1 et Q5 sont utilisés pour constituer un couplage de sortie. Chaque transistor comporte des zones de contact rectangulaires 10 d'émetteur, de base et d'émetteur, indiquées par les lettres S, B et C respectivement. Le réseau d'éléments semiconducteurs 1 est recouvert d'une couche isolante en bioxide de silicium 2. La couche isolante 2 comporte une série de trous pour mettre à découvert les diverses zones 15 de contact des éléments de résistance et de transistor. Les éléments du réseau 1 peuvent être interconnectés pour fournir (i) une porte logique présentant une oscillation de 0,4 V (ii) une porte logique présentant une variation de 0,8 V, (iii) un bascu-leur R-S (remise à zéro-déclenchement) présentant une oscillation de 20 0,8 V, (iv) un baaeuleur R-S présentant une oscillation de 0,4 V, ou (v) un circuit de direction J-K. A des fins d'illustration, seuls les trois premiers circuits seront décrits ici. La fig.2 représente un schéma de la porte de 0,4 Y. Les transistors Q2a à Q2d servent à coupler les signaux d'entrée appliqués 25 à leurs bases au reste du circuit. Le circuit peut fonctionner avee 1, 2, 3 ou les 4 entrées appliquées aux bases des transistors d'entrée. Dana beaucoup d'applications, il ne faut que 2 entrées et uns sortie. Les désignations des transistors et des résistances dans le 30 schéma de la fig.2 correspondent à celles des éléments de la fig.l. Les transistors Q1 et Q5 constituent des étages de sortie à charge d'émetteur pour le circuit de porte» Le transistor Q1 délivre une sortie lorsqu*aucun signal n'est présent sur l'une quelconque des bases des transistors d'entrée. Le transistor Q5 délivre une sortie 35 lorsqu'un signal est présent sur l'une quelconque des bases du transistor d'entrée. Le fonctionnement détaillé des circuits représentés aux fig.2 69 19922 4 2011063 à 4 apparaîtra facilement aux spécialistes et il n'est pas nécessaire de le décrire ici, étant donné qu'une telle description est inutile pour la bonne compréhensioh de l'invention» La fig.3 représente un schéma d'interconnexion des éléments 5 semiconducteurs du réseau 1 afin d'obtenir une porte logique de 0,8 V remplissant une fonction logique similaire à celle remplie . par le circuit de la fig.2. La fig.4 représente un schéma d'un basculeur R-S de 0,4V, les sorties du circuit étant désignées par les symboles A et Â et étant 10 recueillies sur les émetteurs de Q1 à Q5 respectivement. La fig.2 indique que, lorsque la porte de 0,4 V fonctionne a-vec 4 entrées et 2 sorties, le transistor Q6 n'est pas utilisé. De même, avec deux entrées et une sortie, les transistors Q2e, Q2d, Q1 et Q6 ne sont pas utilisés. Pour la porte de 0,87, les mêmes -15 transistors ne sont pas utilisés pour des configurations d'entrée et de sortie similaires. Les modes de réalisation ci-dessus sont simplement donnés à titre d'exemple. Lorsqu'on désire un signal de sortie et que sa polarité soit "NON OU", le transistor Q5 au lieu du transistor QL n! 20 est pas utilisé pour les circuits de porte logique. les éléments de transistor et de résistance du réseau 1 peuvent être interconnectés par une couche d'aluminium déposée et décapée convenablement pour former un circuit correspondant à l'un t quelconque de ceux représentés aux fig.2 à 4. Par exemple, les in-25 terconnexions correspondant à la porte logique de 0,4V de la fig.2, les quatre entrées et les deux sorties étant utilisées9 sont représentées à la fig.5. Comme ces interconnexions sont fournies par des parties d'une couche métallique déposée, elles doivent être disposées de manière telle qu'il n'y ait pas de croisement. Le schéma d' 30 interconnexion de la fig.5 satisfait à cette condition pour un agencement de câblage coplanaire. La structure de circuit intégré de la fig.5 est mise sous tension en établissant des connexions avec la barre de masse et la bar-re VgB. Chacune de ces barres a la forme d'une partie de bande mé-35 tallique de la couche d'aluminium déposée 3 qui est disposée sur la couche isolante 2. Le schéma d'interconnexion de la fig.5 montre que la zone du 69 19922 5 2011063 circuit située sur le transistor Q6 n'est pas utilisée. Cette zone peut donc être utilisée pour établir une connexion externe avec le circuit intégré. Comme toutefois, seul le transistor Q6 n'est pas utilisé, les autres connexions externes nécessaires pour le circuit 5 intégré de la fig.5 doivent être assurées au moyen de plots de connexion périphériques (non représéntés) disposés autour du circuit sur la pastille semiconductriee. Lorsqu'il ne faut que deux entrées et une sortie pour la fonction logique particulière à réaliser, un circuit intégré 4 fournis-10 saut la fonction de porte logique de 0,4 V peut .être fournie, ce qui correspond au schéma d'interconnexion représenté à. la fig.6. On voit que dans ce cas les zones non utilisées situées sur les transistors Q2c, Q2d, Q5 et Q6 sont disponibles pour les connexions externes. La manière dont ces connexions externes peuvent être réa-15 Usées pour le circuit intégré 4 de la fig.6 est représentée à la fig.7. Comme représenté à la fig.7 le circuit intégré 4 comporte une couche isolante 5 en dioxyde de silicium de second niveau recouvrant (i) fla couche d'interconnexion métallique 3 de premier niveau (non 20 représentée pour des raisons de clarté) et (ii) la couche isolante 2 de premier niveau. La couche isolante 5 de second niveau comporte des trous choisis qui sont en regard de trous correspondant de la couche isolante 2 du premier niveau, c'est à dire que les trous mettent à découvert les zones de contact des éléments de transistor et 25 de résistance devant être utilisées pour l'interconnexion du réseau. Une couche d'aluminium 6 est déposée sur la couche isolante 5 du second niveau. Des parties de la couche d'aluminium 6 recouvrent les transistors non utilisés Q2c, Q2d, Q5 et Q6 pour former des plots de connexion 7, 8 et 9 respectivement afin de recevoir, des connexions 30 externes destinées aux circuits intégrés 4. Comme les transistors d' entrée Q2c, Q2d (non représentés à l'échelle) sont notablement plus petits que les autres transistors du circuit, le plot 7 s'étend sur les deux transistors Qc et Qd pour fournir une superficie suffisante permettant de lui appliquer commodément une connexion. Une partie de 35 la couche d'aluminium 6 relie le plot de connexion 9 à -la base du transistor Q2a. De même le plot de connexion 7 est connecté à la zone de contact de base du transistor Q2b et le plot de connexion 8 69 19922 6 2011063 est reliée à la zone de contact d'émëtteur du transistor Ql. La structure détaillée de ces plots de connexion apparaît mieux sur la fig.8 qui représente une vue en coupe d'un plot de connexion 9. Il est représenté à la fig.8 la partie sous-jacente d'un morceau 5 de la pastille semiconductrice sur laquelle le circuit intégré 4 est formé. La pastille comprend un substrat de type P 10 comportant une couche épitaxiale de type ÎT 11 au voisinage de l'une de ses surfaces Une partie 12 de là couche épitaxiale 11 est entourée d'un anneau diffusé P+13 qui, en combinaison avec le substrat 10, isole la 10 partie de couche des autres parties de la pastille semiconductrice. La région isolée 12 sert de collecteur pour le transistor Q6. Une région de type P 14 est diffusée dans larrégion de collecteur 12 pour servir de région de base au transistor Q6 et est munie d'une zone de contact associée 15. De même, une région de type H 16 est 15 diffusée dans la région de base 14 pour fonner la région d'émetteur du transistor Q6 et est munie d'une zone de contact 17. On voit que le plot de connexion 9 comporte une couche d'aluminium court-circui-tant les régions d'émetteur, de base et de collecteur par l'intermédiaire de leurs zones de contact correspondantes. 20 Une connexion externe est appliquée aux plots 9 au moyen d'un fil é'or 19 qui est lié par thermocompression au plot 9» En fournissant des plots de connexions sur les transistors non utilisés, de la manière représentée à la fig.7, la nécessité de trois plots de connexion externes ordinairement requis est suppri-25 mée, ce qui économise de façon considérable la superficie d'une pastille à circuits intégrés. Les autre» connexions, pour l'alimentation par exemple, peuvent être fournies en liant des fils à des parties de barre de masse et Vgg mises à découvert par des trous correspondant de la couche isolante de second niveau 5« 30 L'économie de superficie de la pastille à circuits intégrés qui peut être ainsi réalisée devient très significative lorsque des circuits intégrés individuels, ou des cellules sont interconnectés pour constituer un réseau à circuits intégrés de moyenne ou grande importance. Un tel réseau par exemple est représenté à la fig.9 et rem-35 plit la fonction d'un registre déclenché à quatre éléments binaires. Le registre à quatre éléments binaires comprend un réseau de 16 cellules individuelles. Les lignes en pointillé indiquent des circuits 69 19922 7 2011063 individuels. Les lignes en tireté indiquent les interconnexions de la métallisation de premier niveau, tandis que les lignes en trait plein indiquent les interconnexions, de la métallisation de second niveau. Les zones rectangulaires ombrées indiquent les emplacements 5 des plots de connexion. Chacune des quatre cellules alignées verticalement dans la colonne de gauche du réseau de circuits intégrés 20 constitue une porte logique de 0,4V ayant deux entrées et une sortie, chaque porte présentant un schéma d'interconnexion similaire à celui représenté 10 à la fig.6. Les quatre cellules de la seconde colonne verticale à partir de la gauche du réseau"de circuits intégrés 20 sont inutilisées pour les fonctions logiques, mais sont utilisées pour fournir les croisements nécessaires du câblage. Chaque croisement est indiqué par l'in-15 tersection d'une ligne en tireté (premier niveau de métallisation) et d'une ligne en trait plein (seconiniveau de métallisation). Les cellules alignées verticalement de la troisième colonne à partir de la gauche du circuit intégré 20 sont interconnectées en basculeur E'S de 0,4 V, tandis que les cellules de la colonne verti-20 oale.de droite du réseau de circuits intégrés sont interconnectées en porte logique de 0,8 V. Les plots de connexion sont disposés sur divers transistors d' entrée et de sortie non utilisés, de sorte que toutes les connexions d'entrée et de sortie de signaux requises peuvent être effectuées 25 sans nécessiter de plots périphérique s qui occupent la superficie de la pastille semiconductrice et qui pourraient être utilisées autrement pour former des éléments de circuit actifs et (ou) passifs supplémentaires. La manière dont les cellules inutilisées sont employées pour 30 fournir des croisements est représentée à la fig.10. En se référant à la fig.10, il est représenté deux transistors inutilisés Q et Q de l'une des cellules non utilisées correspon-x y darit à la seconde à partir de la colonne verticale gauche du réseau de circuits intégrés 20. Les régions semiconductrices de chacune de 35 ces cellules correspondent à celles décrites pour le transistor Q6 examiné en relation avec la fig.8. ' Les zones de bornes métallisées 21 et 22 recouvrent chacun des 69 19922 8 2011063 transistors et Qy. Ces zones métallisées sont fournies par des parties de la première couche de métallisation 3. la seconde couche isolante 5 recouvre la première couche de métallisation 3 et comporte des trous mettant à découvert les zones métallisées 21 et 22. Les 5 zones 21 et 22 sont interconnectées électriquement au moyen d'une partie 23 de la première couche de métallisation 3. L'un des conducteurs métalliques de croisement comprenant une partie de la seconde couche de métallisation 6 comporte des parties d'extrémité 24 et 25 qui s'étendent dans les trous de la seconde 10 couche isolante 5 pour établir un contact électrique avec les zones de bornes 21 et 22 respectivement, ce qui fournit une connexion directe entre les parties d'extrémité 24 et 25. Le conducteur de croisement supérieur 26 est disposé sur* .une partie de la seconde couche isolante 25 au dessus de la partie 23 de 15 la première couche de métallisation 3 qui interconnecte les zones d« bornes 21 et 22. Ainsi, le conducteur 26 peut croiser le conducteur comportant les parties d'extrémité 24 et 25 sans en être isolé. Dans la description ci-dessus des plots de connexion montés sur des composants actifs non utilisés et de l'utilisation de tels com-20 posants pour des croisements de métallisation, aucun masque supplémentaire n'a été nécessaire en plus de ceux utilisés pour fournir les configurations de métallisation désirées. C'est à dire que chacune des couches isolantes 2 et 5 peut être déposée et décapée au moyen des mêmes masques ou de masques similaires pour constituer les 25 trous mettant à découvert les zones de contact des éléments de transistor et de résistance du réseau. Bien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits et représentés qui n'ont été donnés qu'à titre d'exemple. 69 19922 9 2011063 • fflVBffDICÀTIOHS 1.- Un circuit intégré caractérisé par le fait qu'il comprend un substrat comportant des régions en matériau semiconducteur qui forment un nombre prédéterminé d'éléments semiconducteurs, un moyen 5 fournissant des interconnexions électriques actives entre un nombre choisi d'éléments inférieur au nombre prédéterminé, et une couche métallique sur le substrat recouvrant au moins un élément non choisi5 la couche étant couplée électriquement à au moins un élément choisi» 2.- Un circuit intégré selon la revendication 1 comprenant on 10 outre un conducteur de borne lié à la couche métallique. 3.- Un circuit intégré selon la revendication 1, caractérisé par un substrat ayant des régions en matériau semiconducteur qui forment un nombre prédéterminé d'éléments semiconducteurs, chaque élément ayant un nombre donné de zones de contact au voisinage d'une 15 surface principale du substrat, une première couche isolante sur la surface, la couçhe comportant des trous mettant à découvert les zones de contact, une première couche métallique sur la couche isolants, la couche métallique fournissant des interconnexions électriques actives antre un noabre choisi seulement, inférieur au nombre prédé-20 terminé» d'éléments, une seconde couche isolante sur la couche métallique, la seconde couche comportant des trous disposés en regard d'ouvertures choisies, et une seconde couche .métallique sur la couche isolante, la seconde couche métallique ayant au moins une partie recouvrant au moins un élément semiconducteur non choisi, au moins 1' 25 une des couches métalliques ayant une partie destinée au couplage électrique d'au moins une partie de la seconde couche métallique à une zone de contact d'un élément semiconducteur choisi. - 4.- Un circuit intégré selon la revendication 3, dans lequel le circuit comporte au moins deux éléments non choisis, le circuit 30 comprenant un croisement comportant une partie spécifiée de la première couche métallique interconnectant électriquement une zone de contact particulière de l'un des éléments non choisis avec une zone de contact particulière de l'autre élément non choisi, une première et une seconde parties de la seconde couche métallique connectées é— 35 lectriquement à des zones de contact particulières respectives, ce qui fournit une connexion électrique entre la première et la seconde parties par l'intermédiaire de la première couche métallique, et une 19922 10 2011063 troisième partie de la seconde couche métallique but la seconde couche isolante recouvrant et croisant la partie spécifiée de la première couche métallique. ' - 5.- Un circuit intégré selon la revendication 3, dans lequel au moins une partie de la seconde couche métallique sert de plot de connexion. 6.- Un circuit intégré selon la revendication 5 comprenant en outre un conducteur de borne s'étendant vers l'extérieur, lié au plot de connexion.