Une méthode de transmission de données à modulation par déplacement de fréquence utilise, pour représenter l'information '.0" logique et 1 logique, deux fréquences transmises qui sont des multiples intégraux de la fréquence de la base de temps (ou d'horloge). Un discriminateur dans le système de réception reproduit le message d'origine sous forme d'une séquence denon- retour à zéro de niveaux de tension (par exemple O V et + 5 v) représentant respectivement "0" logique et "1" logique. Afin de déterminer le nombre de bits d'information présents dans un segment du signal reçu, il est nécessaire de reproduire, dans le récepteur, le débit binaire servant à la synchronisation des données dans le modulateur.Le débit binaire (signal d'horloge) doit en théorie être régénéré en n'utilisant que les données du message, car dans le cas contraire, il serait nécessaire de prévoir un canal séparé ou un signal de retour à zéro pour le signal de synchronisation. Selon l'invention, il est prévu un dispositif de rétablissement du débit de données à modulation par déplacement de fréquence, comprenant un circuit diviseur auquel le signal de la modulation par déplacement de fréquence sert d'entrée, le compteur étant programmable au moyen d'un circuit de commande pour diviser la fréquence du signal précité par un nombre entier approprié pour dériver la vitesse d'information, le circuit de commande obligeant le circuit diviseur à diviser initialement par le nombre entier immédiatement en dessous du nombre entier appro prié, à un changement de fréquence du signal de modulation par dé- placement de fréquence correspondant à un changement de l'infor- mation. Un mode de réalisation préféré de l'invention est décrit ci-après avec référence aux dessins annexés. La figure 1 est un ordinogramme montrant le principe de l'invention. Les figures 2a et 2b sont des diagrammes des ondes respectives de la sortie d'un discriminateur de commande et du signal de modulation par déplacement de fréquence. La figure 3 est un schéma montrant les connexions à une forme de diviseur programmable. La figure 4 est un schéma des connexions de la logique de commande du diviseur représenté sur la figure 3. La figure 5 est un schéma des connexions du circuit d'un discriminateur de changement de données. Le principe du dispositif de restauration du signal d'horloge est représenté figure 1. L'entrée en fréquence modulée, soit à la fréquence Fg de ttO" logique, soit à la fréquence F1 de "1" logique, est divisée par un nombre entier approprié dans un diviseur programmable 10 pour obtenir la vitesse d'information. Les données de non-retour à zéro entrent dans un circuit Il qui détecte leur fréquence, et donc leur niveau logique, et règle le diviseur 10 de manière à diviser par un nombre entier approprié. Les données entrent également dans un circuit de discrimination 12 du changement des données, lequel détecte tout changement des données et actionne le circuit Il pour régler de nouveau le diviseur 10 de façon qu'il divise par l'autre nombre entier correspondant à la nouvelle fréquence. Lorsqu'un changement des données de "O" à'1" se produit, il est détecté et maintenu par un monostable jusqu'à la montée suivante de l'onde de la modulation par déplacement de fréquence, où la présence d'un changement de données et d'une donnée à "1" logique provoque le nouveau réglage du compteur programmable 10 et le début de la division par l'autre nombre entier. La figure 2a représente la forme d'onde des données, telle qu'elle se présente à partir du discriminateur 12. On voit que la détection d'un changement des données se produit avec un retard d'environ 1 L'entrée correspondant sux données est représentée sur la figure 2 b . On voit que le retard du circuit de discrimination 12 signifie que la première impulsion d'entrée à la nouvelle fréquence n'est pas incluse dans le compte révisé par le diviseur 10; par conséquent, lors d'un changement de données, la logique doit être comprise pour permettre une division par le compteur programmable 10 par le nombre entier immédiatement en dessous du nombre approprié. Dans un exemple pratique, le système est destiné à fonctionner à une vitesse d'information de 1200 bauds et à transmettre l'information autour d'une fréquence mddiane de 64,8 kHz. La fréquence de "0" logique est de 62,4 kHz (2,4 kHz en dessous de la fréquence médiane), et la fréquence de "1" logique est de 67,2 kHz (2,4 kHz au-de sus de la fréquence médiane). Les différentes fréquences utilisées sont engendrées dans un modulateur par un oscillateur principal fonctionnant à 1,7472 MHz. Un cer tain nombre de procédés types sont disponibles pour permettre d'organiser le système autour d'autres jeux de fréquences. La vitesse d'information est donc de 1,2 kHz, et la fréquence de "0" logique B0, de 62,4 kHz, est 52 fois la vitesse d'information, tandis que Fi, de 67,2 kHz, est 56 fois la vitesse d'informations Les données à F0 sont donc divisées par 52 par le diviseur 10. Toutefois, lorsque les données changent à F1, la première impulsion d'entrée à la fréquence de "1" logique n'est pas comprise dans le compte, et il est donc nécessaire, lors dtun changement de données, d'englober la logique pour permettre au compteur programmable de diviser par le nombre entier immédiate- ment en-dessous du nombre approprié, c'est-à-dire 55 dans Ze cas présent.De façon analogue, lorsque les données changent de "1" à "0", le compteur doit d'abord diviser par 51. Ces résultats sont résumés ci-dessous Donnée (D) Changement de donnée (# (#D) Diviseur 0 0 52 0 1 51 1 0 56 1 1 55 Le compteur programmable représenté figure 3 est composé de deux registres à décalage gauche-droite en série ou en pa- rallèle, à4 bits, Fairchild type T-150-D1 à réinjection.Le ai viseur est déterminé par les niveaux logiques des entrées en pa- rallèle, lesquelles sont indiquées ci-dessous pour les nombres en question, c'est-à-dire 51, 52, 55 et 56 Diviseur Entrées parallèles P0@ P1 P2 P3 P4 P5 52 0 0 1 0 1 0 51 1 0 0 1 0 1 56 1 0 1 0 0 0 55 0 1 0 1 0 0 La logique de commande nécessaire est représentée figure 4 decri- te ci-après. La sortie du compteur programmable consiste en im- pulsions négatives étroites. Afin de les convertir de série à parallèle et obtenir une onde rectangulaire, la sortie passe par un bistable divisant par 2. Le changement de données est obtenu à partir des don nées au moyen du circuit de la figure 5 décrit ci-après. Des im pulsions négatives étroites produites aux bords ascendants et descendants des ondes des données sont combinées et maintenues dans un monostable pour fournir une onde rectangulaire de sortie dans laquelle " 1 "1" logique représente un changement de données et "O" logique représente l'absence de changement de données. Ce signal est ensuite utilisé pur régler le compteur à nouveau et pour changer le diviseur au moyen de la logique déjà mentionnée. La figure 3 représente un diviseur de fréquence digital programmable, utilisé pour obtenir une sortie à vitesse d'in- formation constante à partir de l'onde d'entrée de la modulation par déplacement de fréquence. Le circuit est capable de diviser par n'importe quel nombre entier de 2 à 63 inclus, mais il est en particulier utilisé pour diviser par 51, 52, 55 ou 56 en fonction de la présence de données et de changement de données. Le diviseur programmable comprend deux registres à décalage 13 à quatre bits utilisant une logique transistor-transistor (T.T.L.). Des Composants S.G.S. de type T-150-D: ont été utilisés pour le matériel prototype. les deux registres 13 sont reliés de façon à constituer un registre à décalage à huit bits. Toutefois, seuls les six pressiers étages sont utilisés (P0 à P5). Ce registre à décalage composé permet de faire entrer les données en série ou en parallèle, de décaler celles-ci de gauche à droite, et de les extraire en série, ou en parallèle. les fonctions sont commandées par le niveau logique appliqué à une broche externe sur le dispositif, désignée par "P.E." (validation d'entrée parallèle). Un 1" logique appliqué à cette broche permet le fonctionnement normal de gauche à droite du registre à décalage, décalant ainsi d'une position vers la droite les données présentes dans le dispositif à la réception de chaque impulsion d'horloge. Des données nouvelles peuvent être introduites en série depuis la gauche. La donnée qui se trouve dans le registre est disponible à l'extérieur par interrogation des niveaux logiques présents sur des broches QO, Q1, Q2 et Q3 du premier registre à décalage et Q4 et Q5 du deuxième. Un "O" logique sur "P.E." empêche le décalage de continuer et permet aux données présentes sur des broches r0, Pa, P2 et P3 du premier registre de décalage et P4 et r5 du deuxième d'entrer en parallèle dans le registre à la réception d'une impulsion d'horloge à une entrée Cp.L'entrée en série dans le registre à décalage est commandée par les niveaux logiques présents sur des broches J et IC. Celles-ci fonctionnent de manière analogue à un J.K. bistable. Un "O" logique présent sur J et "O" présent sur K font entrer un "0" dans le registre à la réception d'une impulsion d'horloge; "1" logique présent sur J et "1" présent sur E n'entraînent pas de changement du niveau logique de l'entrée; "1" présent sur J et "0" présent sur K provoquent un changement d'état de l'entrée, c'est-à-dire que "O" devient t1" ou nl" devient "O". Pour utilisation comme diviseur progranimable,la sortie de l'étage final (Q5 du deuxième registre) est reliée à la broche d'entrée , tandis que son inverse(obtenu au moyen d'une porte NON-ET 14) est relié à la broche d'entrée J. Ceci permet de faire commander l'entrée en série par la sortie en série. Un "0" logique sur Q3 entraine le changement d'état de l'entrée en série (à la réception d'une impulsion d'horloge), tandis qu'un "1" logique laisse l'entrée en série inchangée. Donc, à la réception d'un train d'impulsions d'horloge, le dispositif passera par une séquence de 63 états possibles. Si le registre ne contient que des "1", cet état demeurera, c'est-à-dire que le dispositif passera par une séquence composée d'un seul état.Pour permettre la division par les nombres entiers de 2 à 63 inclus, on utilise les entrées parallèles PO à P5. Les sorties Q1 à Q3 du premier registre et Q4 et Q5 du deuxième registre sont reliées à une porte NON -ET 15 à cinq entrées, laquelle comporte un "1" logique à sa sortie 16, à moins que toutes les cinq entrées ne soient à "1" logique, auquel cas la sortie tombe à "O" logique. La sortie 16 de la porte NON-ET est reliée aux broches "P.E." des registres 13 de manière à admettre des données en parallèle lorsque le registre contient 011111 (ou rien que des "1"). Le niveau logique sur la broche "P.E.' revient alors à "1", après quoi le registre fonctionne de façon cyclique jusqu'à ce que l'état 011111 soit de nouveau atteint. La séquence est alors répétée.Le nombre d'états par lesquels le registre à décalage passe avant d'être remis à l'état initial est ainsi déterminé par les données pr4- sentes aux entrées parallèles P. Dans l'exemple du protot pe, 100101 donne une division par 51, 001010 une division par 52, 010100 une division par 55 et 101000 une division par 56. Le diviseur approprié est décidé par la présence ou l'absence de "don née" et de "changement de données" (D etD D sur la figure 4). Une logique de décodage est en conséquence prévue pour permettre la commande des niveaux logiques des entrées parallèle à partir de cette information. Ceci est expliqué plus en détail dans la description de la figure 4. La sortie 17 du diviseur programmable, la vitesse de transmission d'information, est préleve à la sortie de la porte NON-ET 15 à cinq entrées et consiste en un train d'impulsions négatives à un 51ème, un 52ème, un 55ème ou un 56ème de la fréquence d'horloge à l'entrée suivant la donnée de commande. Pour produire une vitesse d'information constante (horloge restaurée) à partir du signal d'entrée, le diviseur programmable doit diviser par quatre nombres différents selon la pré- sence ou l'absence de donnée(D) et de changement de données (AD). Ceci est réalisé par les niveaux logiques présents aux broches P0 à P5 du diviseur programmable, d'après le tableau donné précédemment. Ce tableau est mis en application au moyen du circuit logique de décodage représenté sur la figure 4. On utilise huit portes NON-ET à logique transistortransistor (T.T.I.) à deux entrées 18 (a-h), dont la sortie reste au niveau de "1" logique à moins que les deux entrées ne soient à "1" logique, auquel cas la sortie tombe à "0" logique. Des portes à une seule entrée inversent le niveau logique à leurs entrées. Données (fi) et changement de données (dD) des entrées au réseau, leurs inverses # et ## sont obtenus au moyen d'inverseurs (non représentés). En considérant le tableau précite, i0 est donnée par l'équation de Boole P1 = (D + #D) D. #D. qui peut être transformée en Ceci peut tre réalisé en utilisant quatre porte@ 18a à 18e. La orte 18a a 'D' et AD comme entrées et produit la fonction D. AD. La torte 18e a D et ## comme entrées et produit la fonction # . ##. La porte 18 b reçoit les entrees constituees par les sorties (les portes 18a et 1be et produit la fonction (3 fi # r), qui est envoyée a l'entrée de la torte loc, laquelle l'inverse pour donner PO P1 est donnée par l'expression P1 = D .#D, et ceci est donné par les deux portes 18a et 18d; P2 = ## ; P3 = P4 =# .## - ceci est exécuté par les deux portes en cascade 18e et 18f P5 =# #D - ceci est réalisé par deux portes en cascade 18g et 18h, la porte 18g ayant # et AD comme entrées comme représenté. Les signaux correspondant à 4 = P5 sont appliqués aux broches d'entrée Po - P5 des deux registres 13 représentés figu- re 3. Pour produire une vitesse d'information constante à partir du signal de modulation par déplacement de fréquence d'en- trée, aussi bien le niveau des données (D) qu'une indication de changement du niveau des données (#D) sont nécessaires. Le signal de changement de données est dérivé du signal de données au moyen du circuit de la figure 5. Les données consistent en une séquence binaire de "O" et de "1" logiques (non-retour à zéro), de façon qu'un changement de données (@D) soit un bord positif (de O à 1), ou un bord négatif (de 1 à O). Un ensemble de portes NON-ET à deux entrées 19 montées en croix est utilisé pour détecter ces bords Les données d'entrée étant à "0" logique, la sortie de la porte NON-ET 19a est à "1" logique. Un bord positif (changement de donnée) inverse la porte 19a et fait tomber sa sortie à "0" logique. Ce changement de données se propage par les portes 19b et 19c et ramène la sortie de la porte 19a au niveau de "1" logique.Le résultat net est une séquence d'impulsions négatives brèves correspondant à chaque changement de donnée de "0" à nlll, les bords né- gatifs (c'est-à-dire les changements de données de "1" à "0") sont détectés par application de données inversées à un circuit identique composé des portes 19d, 19e et 19f, les données passant par un inverseur 20. Ces impulsions négatives brèves doivent être prolongées afin d'être présentes lorsque l'impulsion d'horloge suivante pro- venant des données de modulation par déplacement de la fréquence d'entrée est appliquée au diviseur programmable 10. Ce résultat est obtenu en utilisant un dispositif monostable simple com@or- tant une porte NON-ET 21 à trois entrées, une porte dinversion 22, une résistance 23 et un condensateur 24. Toutes les entres de la porte 21 sont normalement à "1" logique. Lorsqu'un changement de données se produit, une impulsion négative à l'entrée de la porte 21 fait invertir sa sortie à "1" logique. Le condensateur 24 se charge rapidement et inverse la porte 22 de manière à régler sa sortie à "0" logique. Ce niveau logique est réinåec- té à la porte 21, de manière que celle-ci demeure dans son état inversé mEme après le passage de l'impulsion d'entrée initiale. La charge du condensateur 24 est lentement éliminée vers la masse à travers la résistance 23, Jusqu'd ce qu'au bout d'un certain temps, qui dépend du produit de la valeur de la résistance et de la capacité, la porte 22 s'inverse et le monostable reprenne son état normal Le train d'impulsions résultant (#D) est inversé par une porte de sortie 25 et appliqué au circuit représenté figure 4. REVEEDICAXIONS t - Dispositif de rétablissement de la vitesse d'information à modulation par déplacement de fréquence, caractérisé en ce qu'il comprend un circuit diviseur auquel sert d'entrée un signal de modulation par déplacement de fréquence, à une première ou à une deuxième fréquence qui sont l'une et l'autre des multiples intégraux de la fréquence de la vitesse d'information, le diviseur étant programmable au moyen d'un circuit de commande pour diviser la fréquence du signal de modulation par déplacement de fréquence par un nombre entier approprié pour dériver la vitesse d'information, le circuit de commande faisant effectuer au circuit diviseur sa première division par le nombre entier immédiatement en dessous du nombre entier approprié à un changement de fréquence du signal de modulation par déplacement de fréquence correspondant à un changement de données. 2 - Dispositif suivant la revendication 1, caractérisé en ce que le circuit de commande comprend plusieurs portes NON ET logiques capables de recevoir les signaux d'entrée correspondant aux données et au changement de données et de produire une sortie commandant le diviseur programmable de manière que celuici divise par un nombre entier approprié. 3 - Dispositif suivant la revendication 2, caractérisé en ce qu'on prévoit des moyens pour détecter un changement de données et pour fournir un signal de sortie correspondant à ce changement de données. 4 - Dispositif suivant la revendication 2, caractérisé en ce que les première, deuxième et troisième portes NON-ET logiques à deux entrées sont montées de façon que la première et la troisième portes reçoivent les données à leur entrée, la sortie de la première porte constituant l'entrée de la deuxième, la sortie de la deuxième porte constituant la deuxième entrée de la troisième, la sortie de la troisième porte constituant la deuxième entrée de la première-et de la deuxième portes, et ut signal correspondant à un changement de données étant dérivé de la sortie de la première porte. S - Dispositif suivant la revendication 4, caractérisé en ce qu'un deuxième ensemble de trois portes NON-ET logiques, est disposé en parallèle avec le premier ensemble et que des données inversées alimentent sous forme d'entrée la première et la troisième portes précitées, grace à quoi le premier ensemble de portes fournit une sortie correspondant à un changement de données de "0" logique à "1" logique et le deuxième ensemble de portes fournit une sortie correspondant à un changement de données de "1" logique à "0" logique.