La présenté invention concerne un système de mémoire et, plus particulièrement, un système de mémoire perfectionné dans lequel un mot d'information est conditionné de manière que son inscription et sa lecture dans la mémoire ne nécessitent qu'une 5 consommation minimale de puissance. La plupart des ordinateurs numériques utilisent une mémoire centrale constituée de matrices de tores de ferrite ou d'autres éléments ferromagnétiques bistables, dans lesquels l'information est mémorisée sous la forme de plusieurs mots binaires ou séries 10 de bits, chaque bit correspondant à l'un de deux états magnétiques différents. Dans de tels systèmes de mémoire, il est courant d'introduire chaque mot dans un registre formé d'une chaîne de bascules appelées étages et dont le nombrre est égal au nombre de bits de n'importe quel mot, avant de le transférer dans la mémoire propre-15 ment dite. Selon la conception de chaque système, l'introduction des bits d'un mot dans les différents étages du registre est séquentielle ou simultanée. Dans les deux cas,lorsque l'on désire transférer un mot du registre d'entrée à la mémoire, chaque bit est transcrit d'un étage du registre à un élément bistable cor-20 respondant, tel qu'un tore de ferrite, de la mémoire du système En code binaire, les deux états possibles de chaque élément bistable qui sont également les deux valeurs binaires possibles de chaque bit d'information sont désignés arbitrairement comme l'état "un" et l'état "zéro". L'un de ces états, par exemple l'état "un", 25 est représenté par un certain niveau de tension ou par une impulsion de courant, alors que l'autre, dans ce cas l'état "zéro", est représenté par l'absence d'une telle impulsion à un instant particulier, bien que l'état "zéro" soit parfois représenté par la présence d'une telle impulsion sur une seconde ligne de trans- 30 mission. Une fois mémorisés, ces deux états sont représentés par des axes de magnétisation distincts d'un élément magnétique bistable. Un mot binaire d'information est dans le cas général une combinaison de bits "un" et "zéro", bien qu'un mot particulier puisse être uniquement constitué de bits "un" ou de bits "zéro". 35 Dans la plupart des systèmes de mémoire, la lecture du contenu d'un élément stable est destructive, c'est-à-dire qu'il un est remis à l'état "zéro", que le bit lu soit/"un" ou un "zéro"* 72 00538 2 2130074 Dans les organisations dites "à deux dimensions et demie", il n'est pas nécessaire de fournir d'énergie à la mémoire pour écrire un nouveau bit "zéro" dans l'élément qui vient d'être lu, car il est déjà à l'état "zéro". L'écriture d'un bit "un" dans 5 un tel élément de mémoire nécessite cependant la fourniture d'une certaine quantité d'énergie, généralement sous la forme d'une impulsion de courant, pour faire basculer l'élément vers son état "un". Dans une organisation dite "à trois dimensions", il n'est pas nécessaire pour écrire un bit "un" de fournir une énergie au-10 xiliaire "d'inhibition" à l'élément de mémoire. Par contre,pour écrire un bit "zéro", cette impulsion "d'inhibition" est nécessaire pour empêcher le basculement de l'élément de mémoire. Tous les systèmes de mémoire consomment donc une certaine puissance pour l'écriture et pour la lecture d'une information. 15 Comme on l'a fait remarquer plus haut, il arrive que le mot à enregistrer soit constitué exclusivement de bits de même valeur "zéro" ou "un", mais dans la majorité des cas, il comprend une combinaison de tels bits. Dans tous les systèmes de mémoire connus, l'alimentation électrique est calculée sur la base du cas le plus 20 défavorable, c'est-à-dire du traitement d'un mot dont tous les bits sont des "un", car la mémoire consomme un- maximum de puissance pour lire et écrire tous ces bits. Une telle alimentation électrique est évidemment lourde et encombrante. Dans de nombreuses applications, notamment dans les systèmes 25 de mémoire qui sont utilisés à bord d'aéronefs, de véhicules spatiaux ou autres, il est primordial que le volume et la masse soient réduits à un minimum. La réduction de l'encombrement et de la masse des composants de tels systèmes est souvent souhaitable, et parfois absolument nécessaire. Dans de nombreux ordinateurs, 30 l'alimentation électrique représente une part importante de la masse et du volume de l'ensemble, de sorte qu'il est particulièrement souhaitable de réduire la consommation saçis affecter la capacité de calcul du système. L'invention est d'une manière générale applicable à un 35 système de mémoire comprenant des matrices d'éléments ferromagnétiques bistables organisés en mot et qui consomment une puissance fixe pour enregistrer la représentation de l'une des deux valeurs 72 00538 3 2130074 ■binaires possibles. Le système de mémoire de l'invention comprend des circuits formant le complément bit par bit de la valeur d'un mot d'information mémorisé, en inversant les valeurs binaires de tous les bits de ce mot lorsque la puissance nécessaire à l'enre-5 gistrement des valeurs complémentaires est inférieure à la puissance nécessaire à l'enregistrement des valeurs normales. Les circuits de complément sont de préférence déclenchés lorsque le nombre de bits dont la mémorisation se traduit par une certaine consommation de puissance est supérieur au nombre de bits dont la 10 mémorisation ne nécessite pratiquement aucune puissance. D'une manière générale, les circuits formant le complément bit par bit d'un mot d'information sont mis en oeuvre lorsque le rapport entre le nombre de bits dont la mémorisation implique une consommation de puissance pour faire basculer l'élément bistable associé, et 15 le nombre total de bits dépasse une valeur prédéterminée. L'optimisation de la consommation correspond à une valeur de ce rapport représentant au moins la moitié du nombre total de bits d'un mot. Selon des aspects caractéristiques de l'invention décrite plus en détail par la suite, des circuits déterminent pour chaque 20 mot le nombre de bits dont la mémorisation entraîne une consommation de puissance, et des circuits mettant en Oeuvre les circuits de complément en fonction du nombre ainsi déterminé, ce nombre étant de préférence égal à la moitié du. nombre total de bits d'un mot. Plus généralement, le système de mémoire comprend un circuit 25 d'addition déterminant pour chaque mot le nombre de bits dont la mémorisation consomme de la puissance, le composant essentiel de ce circuit d'addition étant soit un compteur électronique auquel sont successivement appliqués les bits d'ui^iot, soit un réseau d'addition recevant simultanément tous les bits du mot, un cir-30 cuit comparateur recevant la sortie du réseau d'addition et une tension de référence fournie par une source. Pour inverser les valeurs binaires de tous les bits d'un mot, on peut utiliser un circuit de commande de complément comprenant un dispositif bistable qui est commandé par le signal de sortie du 35 circuit de détermination du nombre de bits dont la mémorisation consomme de la puissance. De plus, la mémoire peut comporter un 72 00538 4 2130074 élément "bistable supplémentaire associé à chaque mot pour l'enregistrement d'un signal de commande indiquant si la valeur du mot est normale ou complémentaire, les signaux de commande ainsi mémorisés provoquant ou non une seconde opération de formation du com-5 plément des bits avant l'application du mot à la sortie de la mémoire. Ensuite, le dispositif bistable applique aux éléments de mémoire supplémentaires des signaux indiquant que le complément a été formé. Selon une autre caractéristique de l'invention, les circuits 10 de formation des valeurs binaires d'un mot d'information comprennent une porte OTJ EXCLUSIF placé^sur la ligne de sortie de chaque cellule binaire de tous les mots de la mémoire et une autre porte OU exclusive sur chaque ligne de sortie de mot. On verra que dans le système de mémoire de l'invention, les 15 signaux d'entrée sont appliqués à un circuit d'addition ou de comptage déterminant le nombre de bits dont la mémorisation consomme de la puissance et fournissant un signal de commande lorsque ce nombre dépasse la moitié du nombre total de bits que comporte un mot. Le signal de sortie du circuit de comptage commande une porte 20 de complément qui reçoit le mot de la ligne d'entrée du système et forme son complément bit par bit, c'est-à-dire' que tous les bits "un" sont changés en bits "zéro" et vice versa, lorsque le signal de commande est appliqué à la porte de complément. Ainsi, dans le mot qui sort de la porte de complément, il n'y a jamais plus de 25 la moitié des bits dont la mémorisation consomme de la puissance. Le mot normal ou son complément est ensuite enregistré dans une mémoire classique, c'est-à-dire une matrice d'élémentsbistables tels que des tores ferromagnétiques, en même temps qu'un bit supplémentaire de commande qui sert à indiquer s'il s'agit du mot 30 normal ou de son complément. D'autres caractéristiques et avantages ressortiront au cours de la description qui va suivre faite en regard des dessins annexés sur lesquels : ... la figure 1 est une représentation schématique d'un système de mémoire classique ; la figure 2 est un schéma synoptique du système de mémoire de la présente invention ; 35 72 00538 5 2130074 la figure 3 est un schéma électrique d'une forme particulière du système de mémoire de la figure 2, dans laquelle les bits d'un mot sont reçus en série ; et la figure 4 est un circuit électrique d'une seconde forme 5 du système de mémoire de la figure 2 dans laquelle les bits d'un mot sont reçus en parallèle. La figure 1 représente s chématiquement et sous une forme simplifiée un système de mémoire connu comportant un registre d'entrée/sortie 10 et une mémoire proprement dite 12. Le registre 10 10 est conçu pour recevoir un mot à n bits et comprend n étages 14a' 14b • * • • 14n* Dans la suite de la description, les références numériques seront suivies des indices a» b ou n lorsqu'elles désignent les éléments individuels et d'aucun indice lorsqu'elles désignent l'en-15 semble des éléments correspondants. Chaque étage 14 du registre est un circuit bistable du type généralement appelé "bascule J K". Ces bascules ont cinq bornes d'entrée J, K, S, R et C et deux bornes de sortie Q et Q. Dans l'état conventionnel "un" que l'on fait arbitrairement correspon-20 dre à la valeur binaire "un" pour les besoins de la présente description, une bascule J K fournit un signal ou- un bit d'état "un" à sa sortie Q et aucun signal à sa sortie Q. Inversement, les étages qui sont à l'état "zéro" correspondant à la valeur binaire "zéro" ne fournissent aucun signal à leur sortie Q et un signal 25 à l'état "un" à leur sortie Q. Pour mettre une telle bascule à l'état "un" il faut soit appliquer un signal à l'entrée S, soit appliquer simultanément des signaux aux entrées J et C. Pour mettre une telle bascule à l'état "zéro", il faut soit appliquer un signal à l'entrée R, soit appliquer simultanément des signaux aux 30 entrées K et C. Le fonctionnement de ces bascules est bien connu des spécialistes et, dans la pratique, on peut utiliser le modèle MC 3050 de la Société Motorola. Les étages 14a» 14^ . . . . 14n du registre 10 sont associés en série pour former un registre à décalage. Pour ce faire, les 35 sorties Q et Q d'un étage, tel que 14 , sont respectivement reliées aux entrées J et K de l'étage suivant, tel que l'étage 14,0. Le mot binaire à mémoriser est tout d'abord: appliqué en série aux 72 00538 6 2130074 bornes d'entrée 16 et 18. Chaque bit "un" du mot est ainsi représenté par une impulsion appliquée à la borne d'entrée 16 et chaque bit "zéro" du mot est représenté par une impulsion appliquée à la borne d'entrée 18. Des impulsions d'horloge sont simultanément 5 appliquées à la borne de synchronisation 20, qui est directement reliée aux entrées C de chacune des bascules 14. Ainsi, les bits du mot, au fur et à mesure qu'ils sont appliqués aux bornes d'entrée 16 et 18, sont décalés en série dans les étages 14 » 14^, a D etc. jusqu'à ce que les n bits du mot aient été rangés, c'est-à-10 dire mémorisés temporairement, dans le registre 10. lorsque tous les bits d'un mot ont été chargés dans les divers étages 14 du registre 10, leurs valeurs binaires respectives peuvent être simultanément transférées dans la mémoire 12 qui, dans le système illustré, est une mémoire classique à tores 15 magnétiques. La sortie Q de chaque étage 14 est reliée à l'une des entrées d'un amplificateur déclenché 22 correspondant à un bit particulier du mot, ce circuit étant fréquemment appelé "amplificateur de courant d'inhibition synchronisé" et comprenant une porte ET NON associée à un amplificateur. Les entrées de commande 20 24 de tous les amplificateurs déclenchés 22 sont reliées à une borne commune 26 qui reçoit un signal "d'horloge d'inhibition" lorsque les amplificateurs 22 doivent laisser passer les signaux de sortie des étages 14 vers la mémoire 12 pour les " y enregistrer. Le signal de sortie de chaque amplificateur déclenché 22, 25 que l'on appelle également parfois "amplificateur de bit", apparaît sur un conducteur qui traverse plusieurs, tores magnétiques 28. L'aimantation des tores magnétiques de la série 28 repré- Q sente les premiers bits de chacun des mots que la mémoire 12 est capable d'enregistrer, l'aimantation des tores magnétiques 30 28, représente les seconds bits, et ainsi de suite. L'aimanta- TSElfi tion des tores magnétiques 28n représente le n et dernier bit de chaque mot. Les tores particuliers dans lesquels sont inscrits les bits au moment de l'application du signal d'horloge d'inhibi-. tion à la borne 26 sont adressés séparément par des circuits 35 (non représentés sur la figure 1) qui sont bien connus des spécialistes. La séquence des opérations décrite qui va de l'application d'un mot aux bornes d'entrée 16 et 18 du registre 10 à 72 00538 7 2130074 son inscription dans la mémoire 12, est généralement appelée cycle d'effacement-écriture de la mémoire. Pour lire un mot dans un emplacement particulier de la mémoire, c'est-à-dire à une adresse donnée, il faut appliquer un si-5 gnal ô? échantillonnage à une "borne 30 pour déclencher une série d'amplificateurs de détection 32q, 32^ .... 32^ qui laissent passer et amplifient les signaux de sortie des tores du mot adressé (les circuits d'adressage ne sont pas non plus représentés), les signaux de sortie des amplificateurs de détection 32 sont en-10 suite appliqués aux entrées S des bascules 14 pour transférer les bits du mot lu dans les étages correspondants du registre 10. Le registre 10 est ainsi utilisé pour l'écriture et la lecture des informations dans la mémoire et on l'appelle généralement "registre d'entrée/sortie". Lorsque le mot est rangé dans le re-15 gistre 10, le signal d'inhibition d'horloge est à nouveau appliqué à la borne 26 pour le récrire à la même adresse de façon que son contenu ne soit pas perdu. Après cette opération, une représentation du mot est cependant conservée dans le registre 10 et, sous l'effet d'impulsions d'horloge appliquées à la borne 20, les bits 20 du mot sont décalés dans le registre et apparaissent séquentiellement aux bornes de sortie 34 et 36. Ainsi, le mot qui est lu dans le registre 10 est réécrit dans la mémoire 12 au cours d'un cycle de lecture-réécriture. Le système de mémoire de la figure 1 possède généralement 25 une borne de remise à zéro 38 à laquelle est appliqué un signal de remise à zéro de tous les étages 14 du registre à décalage 10. Comme on l'a vu précédemment, l'écriture ou la lecture d'un bit "zéro" dans la mémoire 12 ne consomme pratiquement aucune puissance, alors que l'écriture ou l^ïecture d'un bit "un" con-30 somme une puissance fixe. De ce fait, si le mot binaire à écrire ou à lire dans la mémoire 12 comprend un grand nombre de bits "un", la consommation des amplificateurs de bits 22 ou des amplificateurs de détection 32 est importante. Les alimentations électriques de ces amplificateurs doivent donc être calculées de 35 façon à fournir une puissance suffisante pour la lecture ou l'écriture d'un mot dont tous les bits sont des "un". 72 00538 8 2130074 La figure 2 est un schéma synoptique du système de mémoire de la présente invention qui, à capacité égale, a une consommation réduite pratiquement de moitié par rapport à celle du système de mémoire de la figure 1, ce qui entraîne des économies importantes 5 sur l'encombrement et la masse des alimentations électriques nécessaires. Dans le système de la figure 2, un mot à n bits est appliqué à un registre d'entrée/sortie 50 semblable au registre de la figure 1. Les bits de ce mot sont également appliqués à un "compteur 52 qui peut être un circuit d'addition totalisant les 10 bits "un" du mot. Lorsque ce nombre de bits dépasse une valeur prédéterminée, et plus précisément lorsque le rapport entre le nombre de bits, dont la mémorisation entraîne une mémorisation de puissance pour faire basculer 1*élément de mémoire, et le nombre total de bits du mot, dépasse une valeur prédéterminée, de préfé-15 rence environ la moitié de n, le compteur 52 fournit un signal de sortie à un circuit de commande de complément 54. A la sortie du registre d'entrée/sortie, les bits du mot passent par une porte d'inversion d'entrée 56 avant d'être inscrits dans la mémoire 58. La porte d'inversion d'entrée 56 reçoit également un signal de com-20 mande du circuit de complément 54. Les caractéristiques de la porte d'inversion 56 sont telles que, lorsqu'elle reçoit le signal de commande, elle fournit des signaux de sortie inverses de ses signaux d'entrée, alors qu'en l'absence du signal de commande, les signaux de sortie sont identiques aux signaux d'entrée. Dans le 25 cadre de la présente description, l'opération de formation du complément ou d'inversion de la valeur binaire consiste à fournir un signal de sortie d'état "zéro" pour chaque signal d'entrée d'état "un" et vice versa. Les signaux de sortie de la porte d'inversion d'entrée 56, qui représentent soit le mot normal, soit son complé-30 ment, sont ensuite appliqués à la mémoire 58 pour y être enregistrés et, ultérieurement, lus de la même manière que dans la mémoire de la figure 1. Ainsi, quel que soit le nombre de bits "un" du mot qui est chargé dans le registre 50,- le mot qui est inscrit dans la mémoire 58 ne peut comporter plus de n/2 bits "un" et la 35 puissance nominale de l'alimentation électrique des amplificateurs de lecture et d'écriture de la mémoire 58 peut être sensiblement réduite de moitié. 72 00538 9 2130074 Le circuit de commande de complément 54 introduit en outre directement dans la mémoire 58 un bit de commande qui indique si la valeur du mot à la sortie de la porte d'inversion d'entrée 56 est normale ou inversée. Par exemple, le bit de commande peut être 5 un "un" dans le cas où le mot qui est inscrit dans la mémoire est le complément du mot initialement chargé dans le registre 50. A l'inverse, le bit de commande serait un "zéro" si le nombre de bits représentant un "un" dans le mot est suffisamment faible pour que la porte d'inversion d'entrée 56 ne soit pas ouverte et que le 10 mot soit inscrit dans la mémoire 58, tel que chargé dans le registre 50. Au cours d'un cycle de lecture-réécriture du système de mémoire de la figure 2, le mot extrait de la mémoire 58 dont la valeur est soit normale, soit inversée, est chargé dans le registre qui 15 50 comme dans le cas de la figure 1. Le bit de commande/est simultanément extrait de la mémoire 58 est appliqué au circuit de commande de complément 54. Le mot et son bit de commande associé sont ensuite réécrits sans modifications d'état dans la mémoire 58 en traversant la porte d'inversion d'entrée 56 qui ne reçoit aucun 20 signal de commande. Dans le cas où. le mot a été inversé avant d'être inscrit dans la mémoire 58, le circuit d'e complément 54 fournit un signal de commande à une porte d'inversion de sortie 60 qui reçoit le mot du registre 50 et en forme le complément bit par bit. Par contre, si le bit de commande reçu du circuit de com-25 plément 54 indique que le mot n'a pas été inversé avant son inscription dans la mémoire 58, le circuit de complément 54 ne fournit aucun signal à la porte d'inversion de sortie 60 et cette dernière laisse passer le mot sans modification, car il est identique au mot d'entrée. 30 La figure 3 est un schéma électrique d'une forme particulière du système de mémoire de la figure 2 adapté à la transmission des mots en série, c'est-à-dire selon une séquence synchrone, comme dans le cas de la figure 1. Le système de la figure 3 comprend un registre d'entrée/sortie 70 identique au registre 10 de la figure 35 1. Le registre 70 est formé d'une série d'étages de bascules J K 72&, 72fa .... 72n correspondant chacun à une position binaire particulière, c'est-à-dire à une adresse, dans chaque emplacement 72 00538 10 2130074 de mot de la mémoire. Les impulsions représentant le mot d'entrée sont appliquées à des bornes 74 et 76 qui sont directement reliées aux entrées J et K du premier étage 72 du registre 70. Une borne Si d'entrée d'horloge 78 est reliée à toutes les entrées C des éta-5 ges 72 et une borne de remise à zéro 80 est reliée à toutes les entrées R des étages 72. La borne 80 est également reliée à un compteur binaire à présélection 82 et un circuit de commande de complément 86, décrit plus loin, pour remettre simultanément à zéro tous les éléments du système de mémoire. 10 Le compteur binaire 82 est relié à la borne d'entrée 74 pour recevoir les bits "un" du mot d'entrée. Comme le savent les spécialistes, il existe différents types de compteurs à présélection et le rôle di/compteur 82 est de fournir un signai:*de" sortie sur une ligne 84 lorsque le nombre de bits "un" dépasse un nombre 15 programmé, généralement n/2, n étant le nombre total de bits d'un mot d'information. Le circuit de commande de complément 86 comporte une abs-cule 88 à deux entrées de mise à "un" et Sg et une entrée de mise à "zéro" R. Comme on le sait, ces bascules peuvent être mises 20 à l'état "un" par application d'un signal à l'une ou l'autre des entrées et S2, ce qui se traduit par 1'apparition d'un signal à leur sortie Q. L'application d'un signal à la borne R met la bascule 88 à l'état "zéro" pour lequel la sortie Q ne fournit aucun signal. Les autres bornes de la bascule ne sont pas représen-25 tées, car elles ne sont pas utilisées dans l'invention. Dans le circuit illustré, lorsque le nombre de bits "un" d'un mot d'entrée dépasse la moitié du nombre de bits du mot, le compteur 82 applique un signal par la ligne 84 à l'entrée de la bascule 88 qui passe à l'état "un" et fournit un signal à sa sortie Q. 30 Le système de mémoire de la figure 3 comprend également une porte d'inversion d'entrée 90 qui est formée de plusieurs portes OU EXCLUSIF 92 , 92, .... 92. associées individuellement à ci D II chaque étage du registre 70. Chacune des portes OU EXCLUSIF 92 a deux entrées 94 et 96. Les premières entrées 94 , 94,. ... 94 SI D 21 35 sont reliées ensemble à la sortie de signal de commande du circuit de complément 86. Chacune des entrées 96 , 96, . ... 96 ci d n est reliée individuellement à la sortie Q de l'étage associé 72 , Si 72 00538 11 2130074 72k .... 72& du registre 70. lorsqu'un mot d'entrée a été entièrement chargé dans le registre 70 pour être enregistré dans la mémoire 98 par un cycle d'effacement-écriture, un signal d'effacement-écriture est fourni 5 à une entrée 100 du circuit de commande de complément 86 dans lequel il est appliqué à l'une des entrées d'une porte ET 102. L'autre entrée de la porte 102 reçoit un signal de la sortie Q de la bascule 88. Si, à ce moment, la bascule 88 est à l'état "un", indiquant que plus de la moitié des bits du mot reçu sont des 10 "un", la porte 102 fournit un signal de sortie par une ligne 104 aux premières entrées 94 de toutes les portes OU EXCLUSIF 92 de la porte d'inversion d'entrée 90. Ces portes forment le complément, c'est-à-dire inversent, les signaux de sortie de tous les étages 72 du registre 70 et ces signaux inversés apparaissent à la sortie 15 de la porte d'inversion d'entrée 90. Un signal d'horloge d'inhibition est ensuite appliqué à l'entrée 106 pour déclencher tous les amplificateurs de bits 108 de façon à écrire le complément du mot d'entrée dans les tores magnétiques 110 convenablement adressés dans la mémoire 98. 20 Cependant, si la bascule 88 est à l'état "zéro" indiquant que moins de la moitié des bits du mot d'entrée reçu, aux bornes 74 et 76, sont des "un", la porte ET 102 est bloquée et n'applique pas de signal de commande à la ligne 104, de sorte que les premières entrées 94 de toutes les portes OU EXCLUSIF 92 25 reçoivent un signal d'état "zéro". Ces portes laissent passer sans inversion les sorties des étages 72 du registre 70 aux sorties de la porte d'inversion d'entrée 90 dont les signaux sont les mêmes que ceux du mot d'entrée appliqués aux bornes 74 et 76. Lorsque le signal d'horloge d'inhibition est appliqué à la borne 3® 106, les amplificateurs de bits 108 sont déclenchés et le mot d'entrée non inversé est inscrit dans une série de tores magnétiques convenablement adressés dans la mémoire, c'est-à-dire dans les tores qui se trouvent sur une ligne horizontale sur la figure 3. 35 Le signal de la sortie Q de la bascule 88 est également appliqué par une ligne 112 à une entrée d'un amplificateur de bit 108Q+^ de la mémoire 98, qui reçoit en outre le signal 72 00538 12 2130074 d'horloge d'inhibition de la borne 106. Le signal de la ligne 112 que l'on a appelé "bit de commande", est alors inscrit dans un tore 110 ^ convenablement adressé, en même temps que les signaux de sortie de la porte d'inversion d'entrée 90 sont ins-5 crits dans la mémoire 98. Ce bit de commande sert à indiquer l'état du mot qui est réellement inscrit dans la mémoire 98, c'est-à-dire s'il s'agit du mot d'entrée ou de son complément. On peut convenir arbitrairement que le bit de commande a la valeur "un" lorsque le mot réellement inscrit est le complément du mot 10 d'entrée, et la valeur "zéro" lorsque le mot inscrit est le même que le mot d'entrée. Pour lire un mot particulier de la mémoire 98 par un cycle de lecture-réécriture précédemment décrit, il faut adresser sélectivement les tores magnétiques 110 , 110, . . . . 110 , 110 ^ & d n n*r i 15 de l'emplacement du mot choisi, dans le cas de la figure 3» une série de tores alignés horizontalement. Une impulsion d'échantillonnage appliquée à la borne 114 déclenche des amplificateurs de détection 116 , 116, . . . . 116 , 116 Les sorties de ces a b n n+1 amplificateurs sont reliées aux entrées S respectives des étages 20 72 , 72, .... 72 du registre 70 pour y transcrire les états S D II correspondant aux valeurs binaires des bits du' mot adressé dans la mémoire 98. Le signal de sortie de l'amplificateur de détection 11^n+i représente l'état du bit de commande, est transmis par une ligne 118 à l'entrée S2 de la bascule 88 du circuit de commande 25 de complément 86. La bascule 88 prend alors un état fonction de celui du mot adressé (normal ou inversé) dans la mémoire 98. En même temps, une impulsion d'horloge d'inhibition est appliquée à la borne 106 pour déclencher la conduction des amplificateurs de bits 108. Etant donné que les premières entrées 94 des portes OU 30 EXCLUSIF 92 de la porte d'inversion d'entrée 90 ne reçoivent aucun signal, le mot. transféré de la mémoire 98 au registre 70 est réécrit tel quel dans les tores adressés 110 , 110, . . . . 110 , si D n le bit de commande représentant l'état du mot ainsi réécrit, étant lui-même réécrit dans son tore associé 110n+.j« 35 Un signal de lecture-réécriture est ensuite appliqué à la borne d'entrée 120 du circuit de commande de complément 86, c'est-à-dire à l'une des entrées de porte ET 122. La seconde entrée 72 00538 13 2130074 de la porte ET 122 est reliée à la sortie Q de la bascule 88. Si, à ce moment, la bascule est à l'état "un", indiquant que le mot que contient le registre 70 est à l'état inversé, la porte ET 122 fournit un signal de sortie d'état "un" sur une ligne 124. 5 Par contre, si à ce moment la bascule 88 est à l'état "zéro" indiquant que le mot que contient le registre 70 avait été normalement enregistrée (sans inversion) dans la mémoire 98, la sortie Q de la bascule 88 ne fournit aucun signal. La porte ET 122 ne recevant qu'un signal d'entrée ne fournit pas de signal 10 de sortie et la ligne 124 est à l'état "zéro". Le système de mémoire de la figure 3 comprend en outre une porte d'inversion de sortie 126 qui est représentée sous la forme de deux portes OU EXCLUSIF 128 et 130 ayant chacune deux entrées, respectivement 132, 136 et 134, 138. La ligne 124 est directement 15 reliée aux premières entrées 132 et 134 des portes OU EXCLUSIF 128 et 130. La sortie Q du dernier étage 72^ du registre 70 est reliée à la seconde entrée 136 de la porte OU EXCLUSIF 128. De plus, la sortie Q du dernier étage 72du registre 70 est reliée à la seconde entrée 138 de la porte OU EXCLUSIF 130. 20 Dans le déroulement du cycle de lecture-réécriture, des im pulsions d'horloge appliquées à l'entrée 78 du registre 70, provoquent le décalage des bits contenus dans les étages 72 hors du registre, comme dans le cas de la figure 1. Si, simultanément, la ligne 124 est à l'état "un" pour indiquer que le mot qui est 25 en train d'être décalé hors du registre 70 est en fait le complément de la valeur désirée, les portes OU EXCLUSIF 128 et 130 inversent les signaux que reçoivent leurs secondes entrées respectives 136 et 138 des sorties Q et Q du dernier étage 72q pour rétablir les valeurs binaires normales des bits du mot qui appa-30 raissent successivement aux bornes de sortie 140 et 142 du système. En outre, si la ligne 124 est à l'état "zéro", indiquant que le mot qui a été lu dans la mémoire 98 et transféré dans le registre 70 est dans son état d'origine, c'est-à-dire n'a pas été inversé au moment de l'écriture, les portes OU EXCLUSIF 128 et 130 ne 35 modifient en rien l'état des signaux des sorties Q et Q du dernier étage 72n du registre 70, et les bits du mot désiré apparaissent en série aux bornes de sortie 140 et 142 du système. 72 00538 14 2130074 la figure 4 est un schéma électrique d'un second mode de réalisation du système de mémoire de la figure 2 dans lequel les bits du mot d'entrée sont reçus simultanément ou en parallèle. Ce système comprend un registre d'entrée/sortie 150 formé d'une 5 série de bascules 152 , 152, , 152 .... 152 fonctionnant si- a b c n multanément. Chacune de ces bascules comporte des entrées S, R, D et C et une sortie Q. On les appelle généralement "bascules de type D" et l'application d'un signal à l'entrée S les fait passer à l'état "un" pour lequel la sortie Q fournit un signal. 10 L'application d'un signal à l'entrée R remet la bascule à l'état "zéro" et interrompt le signal de la sortie Q. (En pratique, un signal apparaît normalement à la sortie Q, mais cette dernière n'est pas représentée, car elle est Inutile dans le système de la figure 4). L'application simultanée de signaux aux entrées D et C 15 fait également passer la bascule à l'état "un" dans lequel elle fournit un signal à sa sortie Q. Un type de bascule D utilisable est vendu par la Société Motorola sous la référence Me 3060. Les n bits du mot d'entrée sont simultanément appliqués à des bornes d'entrée 154 , 154, , 154 .... 154M qui sont direc- Q. D O H 20 tement reliées aux entrées D des bascules correspondantes 152 du registre 150. En même temps que sont appliqués- les bits du mot aux bornes 154, un train d'impulsions d'horloge est appliqué à une borne d'entrée 156 qui est directement relié à l'entrée C de chacune des bascules 152. La présence simultanée des bits du 25 mot d'entrée sur les bornes 154 et des impulsions d'horloge sur la borne 156 modifie les états des divers étages du registre 150 de façon qu'ils correspondent aux valeurs binaires particulières constituant le mot d'entrée. Les divers bits du mot d'entrée reçu des bornes 154 sont 30 également appliqués à un compteur 158 qui fonctionne comme un circuit d'addition d'une manière assez semblable à celle du compteur 82 de la figure 3. Ce circuit d'addition fournit un signal de sortie lorsque le nombre de bits "un" du mot d'entrée dépasse n/2. Dans le mode de réalisation de la figure 4, tous les bits 35 sont appliqués à un additionneur à résistances 160 bien connu des spécialistes, qui fournit un signal analogique de sortie dont le potentiel est proportionnel au nombre de bits "un" du 72 00538 15 2130074 mot d'entrée. Une source de potentiel de référence 162 faisant partie du compteur 158 fournit un potentiel de sortie qui correspond au signal analogique que délivre l'additionneur 160 lorsque le mot d'entrée contient exactement n/2 bits "un". Les sorties de 5 l'additionneur 160 et de la source de référence 162 sont appliquées à un simple comparateur 164 qui ne fournit un signal de sortie sur une ligne 166 que lorsque le signal de sortie de l'additionneur 160 est supérieur au potentiel de référence de la source 162. La ligne 166 n'applique donc un signal à un circuit de com-10 mande de complément 168 que lorsque le nombre de bits "un" du mot d'entrée dépasse n/2. Le circuit de commande de complément 168 comprend une bascule D 170 de même type que les bascules du registre 150. La ligne 166 est reliée à l'entrée D de la bascule 170 qui est ainsi mise 15 à l'état "un" pour fournir un signal à sa sortie Q, lorsque le nombre de bits "un" du mot d'entrée dépasse n/2. Le circuit de complément 168 comprend également des portes ET 172 et 174 analogues aux portes ET 102 et 122 du circuit de complément 86 de la figure 3. 20 Le système de mémoire de la figure 4 comprend également une porte d'inversion d'entrée 176 analogue à la porte d'inversion d'entrée 90 du système de la figure 3» et une mémoire proprement dite 178 qui peut être identique à la mémoire 98 de la figure 3. De ce fait, les détails de la structure interne de ces éléments 25 ne seront pas à nouveau décrits. En mode effacement-écriture, le système de la figure 4 fonctionne de la même manière que le système de la figure 3. Les bits du mot sont appliqués des divers étages 152 du registre 150 à la porte d'inversion d'entrée 176. Si la bascule 170 est à l'état 30 "un" indiquant que la porte d'inversion 176 doit former le complément du mot d'entrée, la porte ET 172 applique le signal de commande nécessaire à la porte d'inversion 176 pour que celle-ci forme le complément bit par bit du1 mot d'entrée avant de le transférer à l'intérieur de la mémoire 178 en même temps qu'un bit de 35 commande issu de la bascule 170 qui'indique que le mot effectivement mémorisé est le complément de sa valeur normale. Inversement, s'il n'y a pas lieu de former le complément du mot, la porte ET 172 72 00538 16 2130074 n'applique pas de signal à la porte d'inversion d'entrée 176 et cette dernière laisse directement passer le mot normal, c'est-à-dire sans former son complément, dans la mémoire 178, la bascule 170 fournissant un bit de commande "zéro" à la mémoire 178 pour 5 indiquer que le mot réellement inscrit n'a pas été inversé. Le mode lecture-réécriture du système de la figure 4 ne diffère que légèrement de celui du système de la figure 3. Le mot adressé est lu dans la mémoire 178, puis transféré dans les étages correspondants du registre 150 de la même manière que dans le sys-10 tème de la figure 3. Cependant, les bits du mot devant être lus simultanément, la porte d'inversion de sortie 180 comprend en pratique une série de portes OU EXCLUSIF "182q, 182^, 182c .... 182n associées individuellement à chacun des étages 152 du registre 150. Chaque porte OU EXCLUSIF 182 de la porte d'inversion de sor-15 tie 180 possède deux entrées 184 et 186. Les premières entrées 184 , 184-^, 184 .... 184 de toutes les portes sont reliées ensem- EL D C 11 ble à la sortie de la porte ET de lecture-réécriture 174 du circuit de commande 168. Chacune des secondes entrées 186q, 186^, 186 . . . . 186 des portes 182:est reliée à la sortie Q de C Î1 20 l'étage correspondant 152 du registre 150. Si le mot temporaire- raen t/cl anse2îjDeregistre 150 que l'on désire faire apparaître aux bornes de sortie de mot 188 , 188, , 188 .... 188 est le com- a b c n plément de sa valeur initiale, la porte ET 174 fournit un signal à chacune des premières entrées 184 des portes OU EXCLUSIF 182. 25 Dans ces conditions, chaque porte inverse la valeur du bit qui est contenu dans l'étage associé 152 et les valeurs binaires qui apparaissent aux bornes de sortie de mot 188 correspondent à celles du mot initialement reçu. Par contre, si le circuit de complément 168 indique que le 30 mot temporairement rangé dans le registre 150 a sa valeur normale, c'est-à-dire la même que le mot initialement reçu, aucun signal de commande n'est appliqué aux premières entrées des portes OU EXCLUSIF 182 et ces dernières laissent passer sans aucune modification les bits des étages du registre 150 aux bornes de sortie 35 de mot 188. Il va de soi que l'invention n'a été décrite ci-dessus qu'à titre explicatif»:-mais nullement limitatif, et que l'on pourra y 72 00538 17 2130074 apporter toute variante entrant dans son cadre et son esprit. Par exemple, par une étude convenable des circuits, on peut combiner un grand nombre de composants des portes^1 inversion d'entrée et de sortie pour réduire encore le coût et la masse du système. 5 L'invention ne s'applique pas seulement aux mémoires à tores de ferrite, mais permet de réduire la consommation de tous les systèmes de mémoires dynamiques. v 72 00538 18 213007k REVENDICATIONS 1• Système de mémoire comprenant une mémoire organisée en mot formée d'une matrice d'éléments ferromagnétiques bistables qui consomme une puissance donnée pour enregistrer l'une des deux 5 valeurs possibles d'un bit d'un mot d'information, ledit système de mémoire étant caractérisé en ce qu'il comprend des circuits formant le complément bit par bit d'un mot d'information à mémoriser, par inversion de la valeur binaire de chacun de ses bits, lorsque la puissance consommée pour mémoriser les valeurs complé-10 mentaires et inférieures à la puissance consommée pour mémoriser les valeurs normales. 2. Système de mémoire selon la revendication 1, caractérisé en ce que les circuits de formation du complément des valeurs binaires sont mis en oeuvre dès que le nombre de bits dont la mémo- 15 risation entraîne une consommation de puissance pour actionner un élément bistable dépasse le nombxe de bits dont la mémorisation n'entraîne pratiquement aucune consommation de puissance pour actionner un élément bistable. 3. Système de mémoire selon la revendication 1 ou la reven-20 dication 2, caractérisé en ce que les circuits de formation du complément bit par bit d'un mot d'information sont mis en oeuvre dès que le rapport du nombre de bits dont la mémorisation entraîne une consommation de puissance pour actionner un élément bistable au nombre total de bits du mot dépasse une valeur prédéterminée. 25 4. Système de mémoire selon la revendication 3, caractérisé en ce que les circuits de formation du complément bit par bit d'un mot d'information sont mis en oeuvre dès que ledit rapport représente au moins la moitié du nombre total de bits d'un mot. 5. Système de mémoire selon l'une quelconque des revendica-30 tions 1 à 4, caractérisé en ce qu'il comprend un circuit déterminant pour chaque mot le nombre de bits dont la mémorisation entraîne une consommation de puissance, et un circuit mettant en oeuvre les circuits de formation du complément bit par bit du mot, d'après le nombre ainsi exterminé. 35 6. Système de mémoire selon la revendication 5, caractérisé en ce que ledit nombre est égal à la moitié du nombre total de bits d'un mot. 72 00538 19 2130074 7. Système de mémoire selon la revendication 5 ou la revendication 6, caractérisé en ce que le nombre de bits dont la mémorisation entraîne une consommation de puissance est déterminé pour chaque mot par un circuit de calcul de somme. 5 8. Système de mémoire selon la revendication 7» caractérisé en ce que le circuit de calcul de somme comprend un compteur électronique recevant successivement les bits d'un mot d'information. 9. Système de mémoire selon la revendication 7» caractérisé en ce que le circuit de calcul de somme comprend un réseau d'addi-10 tion auquel sont simultanéments appliqués les bits d'un mot, et une source de potentiel de référence, un circuit comparateur recevant les sorties du réseau d'addition et de la source de potentiel de référence. 10. Système de mémoire selon l'une quelconque des revendica-15 tions 5 à 9, caractérisé en ce qu'il comprend un circuit de commande de complément formé d'un dispositif bistable commandé par un signal de sortie du circuit de détermination du nombre de bits dont la mémorisation entraîne une consommation de puissance, le circuit de commande de complément assurant la mise en oeuvre sélective des 20 circuits de formation du complément bit par bit du mot d'information. 11. Système de mémoire selon l'une quelconque des revendications 1 à 10, caractérisé en ce que la matrice de mémoire comprend un élément bistable supplémentaire as&ocié à chaque emplacement de mot pour enregistrer des signaux de commande indiquant si ce sont 25 les valeurs binaires normales ou leur complément qui ont été enregistrés, les signaux de commande ainsi enregistrés provoquant dans ce dernier cas une seconde opération de formation du complément bit par bit du mot avant son transfert à la sortie du système de mémoire. 30 12. Système de mémoire selon la revendication 10 ou la reven dication 11, caractérisé en ce que le dispositif bistable applique aux éléments bistables supplémentaires de la mémoire les signaux à enregistrer pour indiquer sélectivement la formation du complément. 13. Système de mémoire selon l'une quelconque des revendi-35 cations 1 à 12, caractérisé en ce que les circuits de formation du complément bit par bit d'un mot d'information comprennent une porte OU EXCLUSIF reliée à la ligne d'entrée de chaque cellule 72 00538 20 2130074 binaire de tous les mots de la mémoire et une autre porte OU EXCLUSIF reliée à chaque ligne de sortie de mot. 14. Système de mémoire selon l'une quelconque des revendications 1 à 13» caractérisé en ce qu'un registre à plusieurs étages 5 bistables associés individuellement à chaque cellule binaire de tous les mots de la mémoire, reçoit temporairement les bits d'un mot avant qu'ils soient transcrits dans les éléments bistables de la mémoire et après qu'ils aient lus dans ces derniers. 15. Système de mémoire, caractérisé en ce qu'il comprend un 10 dispositif d'entrée recevant un mot binaire à mémoriser formé d'une série de bits d'un premier ou d'un second état, un dispositif de comptage fournissant un signal de sortie lorsque le mot comprend un mot de bits du premier état supérieur à un nombre prédéterminé, un dispositif de formation du complément d'entrée fournissant des 15 signaux de sortie complémentaires de ses signaux d'entrée lorsqu'il reçoit un signal de commande et fournissant des signaux de sortie identiques à ses signaux d'entrée lorsqu'il ne reçoit pas de signal de commande, un moyen d'appliquer le mot du dispositif d'entrée au dispositif de formation du complément d'entrée sous la forme de 20 signaux d'entrée de celui-ci, un moyen d'appliquer un signal de commande du dispositif de comptage au dispositif de. formation du complément d'entrée, une mémoire, un moyen d'appliquer les signaux de sortie du dispositif de formation du complément d'entrée à ladite mémoire, et un dispositif d'enregistrement d'un bit de commande dans 25 ladite mémoire pour indiquer si c'est le mot ou son complément qui a été enregistré. 16. Système de mémoire selon la revendication 15, caractérisé en ce qu'il comprend en outre un dispositif de formation du complément de sortie fournissant des signaux de sortie complémentaires de 30 ses signaux d'entrée, lorsqu'il reçoit un signal de commande, et fournissant des signaux de sortie identiques à ses signaux d'entrée lorsqu'il ne reçoit pas de signal de commande, un dispositif de sortie appliquant tel quel le mot extrait de la mémoire sous la forme de signaux d'entrée du dispositif de formation du complément 35 de sortie, et un moyen d'appliquer un signal de commande représentant l'état du bit de commande au dispositif de formation du complément de sortie. 72 00538 21 2130074 17. Système de mémoire selon la revendication 16» caractérisé en ce qu'il comprend en outre un dispositif de commande de formation du complément fournissant un signal de commande du dispositif de formation du complément d'entrée en réponse au signal 5 de sortie du dispositif de comptage et fournissant un signal de commande du dispositif de formation du complément de sortie en réponse à l'un des états du bit de commande. 18. Système de mémoire selon la revendication 17» caractérisé en ce que le dispositif de sortie comprend un registre à 10 plusieurs étages ayant chacun des entrées et des sorties» un moyen d'appliquer chaque bit du mot tel qu'il est enregistré dans la mémoire à une entrée d'un étage correspondant dudit registre, et un moyen d'appliquer les signaux de sortie du registre au dispositif de formation du complément de sortie. 15 19. Système de mémoire selon la revendication 18, carac térisé en ce que le dispositif d'entrée comprend ledit registre et un moyen d'appliquer chaque bit du mot tel qu'il est reçu à l'entrée du système de mémoire à l'entrée d'un étage correspondant dudit registre. 20 20. Système de mémoire selon la revendication 19» carac térisé en ce que le dispositif de formation dutomplément d'entrée comprend une série de portes OU EXCLUSIF à deux entrées et une sortie, un circuit reliant les premières entrées des portes OU EXCLUSIF à la sortie de signal de commande du dispositif de commande 25 de la formation du complément, et des circuitçkelianl/'ïa seconde entrée OU EXCLUSIF à une sortie d'un étage correspondant du registre. 21. Système de mémoire selon la revendication 20, caractérisé en ce que les bits du mot sont reçus en série, les étages du registre étant connectés en série pour former un registre à déca-30 lage et le mot étant appliqué aux entrées du premier étage dudit registre à décalage, le dispositif de formation du complément de sortie comprenant une porte OU EXCLUSIF à deux entrées et une sortie, un circuit reliant la première entrée de ladite porte à la sortie de signal de commande du dispositif de commande de la for-35 mation du complément, et un autre circuit reliant la seconde entrée de ladite porte à la sortie du dernier étage du registre à décalage. 72 00538 22 2130074 22. Système de mémoire selon la revendication 21, caractérisé en ce que le dispositif de comptage comprend un compteur binaire à présélection et un moyen d'appliquer audit compteur tous les bits du premier état que comprend le mot d'information. 5 23. Système de mémoire selon la revendication 20, carac térisé en ce que les bits du mot d'information sont reçus en parallèle et sont appliqués individuellement aux entrées respectives des étages du registre, le dispositif de formation du complément de sortie comprenant une série de portes OU EXCLUSIF à deux 10 entrées et une sortie, un circuit reliant les premières entrées desdites portes à la sortie de signal de commande du dispositif de commande de formation du complément, et des circuits reliant individuellement des secondes entrées desdites portes aux sorties des étages correspondants du registre. 15 24. Système de mémoire selon la revendication 23, carac térisé en ce que le dispositif de comptage comprend un circuit d'addition à résistances auquel sont appliqués tous les bits du mot reçu, un circuit fournissant un signal de commande lorsque la sortie du circuit d'addition dépasse une valeur prédéterminée.