La présente invention concerne un système de multiplexage et de démultiplexage avec justification entre des signaux numériques syn- chrones à bas débit et des signaux numériques plésiochrones à haut débit. Dans les réseaux de transmission numérique, on a normalisé plusieurs niveaux hiérachiques de multiplexage. Ainsi, le multiplex primaire européen regroupe 30 voies et a un débit binaire de 2,048 Mbit/s. Quand on regroupe 4 multiplex primaires, on obtient un multiplex du second ordre qui a un débit binaire de 8,448 Mbit/s. Quand on regroupe 16 multiplex du second ordre, on obtient un multiplex tertiaire, ou encore dit du quatrième ordre, qui a un débit binaire de 139,264 Mbit/s. Entre le multiplex du second ordre et le multiplex tertiaire, il existe encore un niveau dit du troisième ordre dont le débit est de 34,368 Mbit/s. On rappelle que, dans le cas simple du multiplexage de N signaux numériques de même débit et synchrones, si l'on appelle T la période élémentaire de ces signaux, l'opération de multiplexage tempo- rel consiste à, premièrement, affecter à chaque élément binaire de chaque signal un intervalle de temps t = T/N, et, deuxièmement, entrelacer les éléments binaires ainsi réduits de manière à obtenir un signal numérique multiplexé dans lequel le premier élément binaire ou eb provient du signal NO 1, le second eb du signal NI 2,..., le N eb du signal N0 N, le (N+1) eb du signal NO 1, le (N+2) eb du signal NO 2, etc. Actuellement, dans les réseaux réels, les multiplex, quels que soient leurs niveaux hiérarchiques, sont créés à partir d'oscilla- teurs indépendants. Ils ont un rythme situé dans une plage définie autour du débit nominal commun. Ils sont donc plésiochrones. Au cours d'un multiplexage, on est donc amené à effectuer des justifications. A titre d'exemple de système de multiplexage et de démultiplexage de signaux numériques plésiochrones à bas débit avec justification, on peut citer le système décrit dans le brevet français publié sous le NO 2 450 008. On pourra également se reporter aux articles ou brochures suivants: - Equipements de multiplexage numérique TNM 1-2 de deuxième gé- nération et équipements de surveillance associés, par J-F Por- tejoie et autres, paru dans la revue technique française 250024 0 "Câbles et Transmission", 32e année, n0 2, avril 1978, pp. 222 à 245, - Equipement multiplex numérique pour systèmes de lignes à 8 et 34 Mbit/s, par S. Karlsson et autre, paru dans la revue technique en français "Ericsson Review NO 2, 1978, pp. 76-83, - Digital Multiplex Unit DSMX2/8 for the conversion of 4x2048 kbit/s to 8448 kbit/s, et Digital Multiplex Unit DSMX8/34 for the conversion of 4x8448 kbit/s to 34368 kbit/s, distribué par la société Siemens. Un objet de la présente invention consiste à prévoir un système de multiplexage et de démultiplexage dans lequel les signaux numéri- ques à plus bas débit sont synchrones tandis que les signaux numéri- ques à plus haut débit sont plésiochrones. Suivant une caractéristique de l'invention, il est prévu un système de multiplexage avec justification entre des signaux numéri- ques synchrones à bas débit et des signaux numériques plésiochrones à haut débit, comprenant classiquement une base de temps, un multiple- xeur dont la sortie est reliée à la liaison à haut débit et des unités de synchronisation incluant des comparateurs de phase et reliée aux liaisons à bas débit, dans lequel est encore prévu un circuit de justification commun délivrant l'horloge de lecture desdi- tes unités de synchronisation, un circuit d'autorisation de justifica- tion commun dont l'entrée d'horloge est reliée à la sortie correspon- dante de la base de temps, dont l'entrée de commande est reliée à la sortie d'une porte OU dont les entrées sont reliées aux sorties correspondantes des comparateurs de phase dans les unités de synchro- nisation, dont une sortie de commande est reliée à l'entrée de commande du circuit de justification, et dont la sortie de données est reliée à l'entrée d'un circuit commun d'insertion des éléments binaires d'indication de justification, dont les entrées de données sont respectivement reliées aux sorties des unités de synchronisation et les sorties aux entrées dudit multiplexeur qui délivre les signaux numériques à haut débit. Suivant une autre caractéristique, au lieu de comparateurs de phase dans chaque unité de synchronisation et de la porte OU, le système comprend un circuit de détection de défaut d'horloge dont les entrées sont reliées aux entrées d'horloges d'écriture des unités de synchronisation, ledit circuit de détection comportant autant de sor- 3 2500240 ties que d'entrées et auxquelles il transmet les signaux d'entrée cor- respondants, un sélecteur de commutation d'une des sorties du circuit de détection vers l'entrée d'un comparateur de phase commun, le circuit de détection comprenant encore une sortie de commande reliée à l'entrée de commande du sélecteur, la seconde entrée dudit compara- teur de phase étant reliée à la sortie dudit circuit de justification et sa sortie à l'entrée de commande dudit circuit d'autorisation de justification. Suivant une autre caractéristique, il est prévu un système de démultiplexage avec déjustification entre des signaux numériques plé- siochrones à haut débit et des signaux numériques synchrones à bas débit, comprenant classiquement une base de temps, un démultiplexeur relié à la liaison à haut débit et des unités de désynchronisation reliées aux liaisons à bas débit, dans lequel il est encore prévu un circuit de déjustification commun dont l'entrée d'horloge est reliée à une sortie correspondante de la base de temps et dont la sortie délivre l'horloge d'écriture desdites unités de désynchronisation, un circuit de lecture des indications de justification ayant une entrée d'horloge reliée à une sortie correspondante de la base de temps, des entrées de données correspondant aux sorties dudit démultiplexeur, et une sortie de commande reliée à l'entrée de commande dudit circuit de déjustification, les entrées des unités de synchronisation étant reliées aux sorties correspondantes du démultiplexeur. Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la des- cription suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un bloc-diagramme schématique d'une unité de multiplexage faisant partie de l'état de la technique, la Fig. 2 est un bloc-diagramme schématique d'une unité de démultiplexage faisant partie de l'état de la technique, la Fig. 3 est un bloc-diagramme d'une unité de multiplexage sui- vant l'invention, la Fig. 4 est un bloc-diagramme d'une variante d'unité de multi- plexage suivant l'invention, et la Fig. 5 est un bloc-diagramme d'une variante d'unité de démul- tiplexage suivant l'invention. la 4 2500240 Dans l'unité de multiplexage de la Fig. 1, sont prévues quatre unités de synchronisation 1 à 4, une base de temps 5, associée à un oscillateur 6, et un circuit multiplexeur 7. Chaque unité de synchro- nisation I à 4 est respectivement associée à une voie d'entrée multiplex à bas débit Vel à Ve4. Chaque voie Vel à Ve4 comprend respectivement un fil d'entrée de signal numérique Del à De4 et un fil d'entrée d'horloge Fel à Fe4. Comme dans le brevet français 2 450 008, l'unité de synchronisa- tion 1 comprend deux mémoires FiFo 8 et 9, montées en série. L'entrée de données de la mémoire 8 est reliée à l'entrée de signal Del tandis que son entrée SIl est reliée à l'entrée d'horloge Fel. La sortie de données de la mémoire FiFo 8 est reliée à l'entrée de données de la mémoire FiFo 9, dont la sortie de données est reliée à l'entrée d'un circuit d'insertion des éléments binaires de justification 10. La sor- tie OR1 de la mémoire FiFo 8 est reliée à l'entrée SI2 de la mémoire FiFo 9 dont la sortie IR2 est reliée à l'entrée SO1 de la mémoire FiFo 8. L'entrée S02 de la mémoire FiFo 9 est reliée à la sortie d'un circuit d'horloge de lecture l1 dont l'entrée HL est reliée à une sortie de la base de temps 5. De plus, la sortie IR2 de la mémoire FiFo 9 est reliée à une entrée de la mémoire de demande de justifica- tion 12 dont une entrée de commande est reliée à la sortie Aj de la base de temps 5. Une sortie du circuit 12 est reliée à une entrée de commande du circuit d'insertion de justification 10 tandis qu'une autre sortie est reliée à une entrée de commande du circuit d'horloge 11. La sortie du circuit 10 est reliée à une entrée El du circuit multiplexeur 7 dont la sortie délivre le signal multiplexé à haut débit. Les autres unités de synchronisation 2 à 4 ont des structures identiques à celle de 1. Le signal Cph de la sortie IR2 de la mémoire FiFo 9 caractérise la variation de phase entre les horloges Fel et HL. HL est le signal d'horloge de synchronisation des quatre voies à multiplexer et de lecture des informations. Aj est le signal d'autorisation de la justification, qui indique aussi la position de la justification. Le multiplexeur 7 effectue le multiplexage synchrone des quatre sorties de 10 et insère les éléments binaires systématiques, tels que ceux des mots de verrouillage de trame, les ebs de réserve, etc. Dans le cas de la Fig. 1 o les signaux à multiplexer sont qb plésiochrones, il faut une unité de synchronisation par voie à multiplexer. Pour chacune des voies composantes, la justification s'effectue à la demande et est fonction des écarts de phase entre l'horloge de lecture fournie par 11 et l'horloge d'écriture des S données Fel à Fe4. Comme ces horloges Fel à Fe4 ne sont pas synchrones, les justifications sont indépendantes dans les unités de synchronisation 1 à 4. Dans l'unité de démultiplexage de la Fig. 2, sont prévues quatre unités de désynchronisation 13 à 16, une base de temps 17, et un circuit démultiplexeur 18. Chaque unité de désynchronisation 13 à 16 est respectivement associée à une voie de sortie multiplex à bas débit Vsl à Vs4. Chaque voie Vsl à Vs4 comprend respectivement un fil de sortie de signal numérique Dsl à Ds4 et un fil de sortie d'horloge Fsl à Fs4. Comme dans le brevet français 2 450 008, l'unité de désynchroni- sation 13 comprend deux mémoires FiFo 19 et 20, montées en série. L'entrée de données de la mémoire 19 est reliée à la sortie Si du démultiplexeur 18 tandis que son entrée SI3 est reliée à la sortie d'un circuit de déjustification 21. La sortie de données de la mémoire FiFo 19 est reliée à l'entrée de données de la mémoire FiFo , dont la sortie de données est reliée au fil Dsl. La sortie OR3 de la mémoire FiFo 19 est reliée à l'entrée SI4 de la mémoire FiFo 20 dont la sortie IR4 est reliée à l'entrée S03 de la mémoire FiFo 19. L'entrée S04 de la mémoire FiFo 20 est reliée à la sortie d'un oscillateur asservi 22 dont l'entrée de commande est reliée à la sortie d'un filtre passe-bas 23 dont l'entrée est reliée à la sortie IR4 de la mémoire FiFo 20. Une entrée du circuit de déjustification 21 est reliée à une sortie HE de la base de temps 17 tandis que son entrée de commande est reliée à la sortie d'un circuit de lecture des indications de justification 24. Une entrée d'horloge Pij du circuit 24 est reliée à une sortie correspondante de la base de temps 17 tandis que son entrée de données est reliée à la sortie Si du démultiplexeur 18. Les autres unités de désynchronisation 14 à 16 ont des structu- res identiques à celle de 13. Le signal Cph' de la sortie IR4 de la mémoire FiFo caractérise le résultat de la comparaison de phase entre l'horloge d'écriture 21 c, et l'horloge délivrée par l'oscillateur 22. Le circuit 21 reçoit de la base de temps 17 l'horloge d'écriture des données reçues et délivre à l'entrée SI3 l'horloge d'écriture de la voie VS1 déjusti- fiée. Le signal Pij délivré par la base de temps 17 indique les positions des indications de justification. La base de temps 17 est synchronisée en trame par le signal reçu et élabore les différents signaux nécessaires au démultiplexage. Le démultiplexeur 18 effectue un démultiplexage synchrone. La boucle de verrouillage de phase constituée par 20, 22 et 23 permet de lisser le rythme "à trous" obtenu après démultiplexage du signal résultant, déjustification et suppression des éléments binai- res de justification et des éléments binaires ayant servi à la formation de la trame. Comme on va le voir dans la suite, quand les voies à multiple- xer ou démultiplexer sont synchrones, on peut simplifier les équipe- ments et, par la même occasion, améliorer certaines de leurs perfor- mances. Dans l'unité de multiplexage de la Fig. 3, on retrouve les voies d'entrée multiplex à bas débit Vel à Ve4 qui sont maintenant supposées être synchrones. Les voies comportent respectivement des fils de transmission de données Del à De4 et des fils de transmission d'horloge Fel à Fe4. Dans l'unité de multiplexage, les voies Vel à Ve4 sont respectivement reliées aux entrées de mémoires tampons 25 à 28. L'unité de multiplexage comprend encore une base de temps 29, qui est pilotée par un oscillateur local 30 qui fournit le rythme du signal multiplexé, un multiplexeur 31, un circuit de justification 32, un circuit d'autorisation de justification 33, un circuit d'inser- tion des éléments binaires d'indication de justification 34 et un circuit OU 35. Chaque mémoire tampon 25 à 28 comprend deux mémoires FiFo 8 et 9 qui sont montées en série exactement de la même manière que les mémoires 8 et 9 de la Fig. 1. Ainsi dans la mémoire 25, l'entrée de données de la mémoire 8 est reliée à l'entrée de signal Del tandis que son entrée SIl est reliée à l'entrée d'horloge Fel. La sortie de données de la mémoire FiFo 9 est reliée à une entrée Jl du circuit 34 d'insertion des éléments binaires d'indication de justification. L'entrée S02 de la mémoire 9 est reliée à la sortie du circuit d'horloge de lecture 32. La sortie IR2 de la mémoire 9 est reliée à une entrée DF1 de la porte OU 35. En pratique, les mémoires tampons 25 à 28 sont capables d'absorber la gigue que peut présenter chaque signal composant, ainsi que les variations de phases entre leurs horloges d'écriture Fel à Fe4 et l'horloge de lecture délivrée par le circuit 32. Le circuit d'insertion des éléments binaires d'indications de justification 34 comporte quatre entrées de données Jl à J4 respecti- vement reliées aux sorties de données des mémoires tampons 25 à 28, quatre sorties de données respectivement reliées aux entrées El à E4 du multiplexeur 31, et une entrée de commande reliée à une sortie correspondante du circuit d'autorisation de justification 33. La porte OU 35 comporte quatre entrées DF1 à DF4 respectivement reliées aux sorties IR2 des mémoires 9 des mémoires tampons 25 à 28, et une sortie Cf reliée à l'entrée de commande du circuit d'autorisa- tion de justification 33. Le circuit d'horloge 32 comporte une entrée d'horloge HL reliée à la sortie correspondante de la base de temps 29, une entrée de commande reliée à la sortie correspondante du circuit 33 et quatre sorties en parallèle respectivement reliées aux entrées d'horloge de lecture des mémoires tampons 25 à 28. Une entrée du circuit 33 est encore reliée à la sortie AJ de la base de temps 29. Les signaux de comparaison de phase Cphl à Cph4 appliqués par les mémoires tampons 25 à 28 aux entrées DJ1 à DJ4 de la porte OU 35 traduisent les écarts de phase entre les horloges d'écriture synchro- nes Fel à Fe4 et l'horloge de lecture de 32. Le signal Cf de sortie de la porte OU 35 traduit une demande de justification effectuée sur l'une des voies entrantes. Le signal Cf est traité par le circuit 33, comme le signal Cph, Fig. 1, est traité par le circuit 12, et commande la justification qui se traduit par la suppression d'un temps d'horloge dans le circuit 32. Ainsi, la synchronisation entre les horloges d'écriture Fel à Fe4 et l'horloge de lecture s'effectue donc à l'aide d'une justification à la demande, mais commune aux quatre voies à multiplexer. Le tableau ci-dessous montre, à titre d'exemple, la structure d'une trame utilisée au débit de 8448 kbit/s normalisé, délivrée par un multiplexeur de signaux synchrones. t, Grl ebJ d'IJ mot de VT 121234 12341234 ebs secteur 1 secteur TABLEAU GR2 ebJ d'IJ GR3 ebJ d'IJ 2 secteur 3 secteur 4 Dans la trame, à la suite d'une demande de justification, les trois groupes GR1, GR2, GR3 d'indication de justification IJ prennent la même valeur binaire "1". Donc les quatre éléments binaires de o10 justification ebJ des voies 1 à 4 seront des éléments binaires de bourrage et les informations qu'ils. contiennent ne seront pas prises en compte lors du démultiplexage. Comme on l'a dit plus haut, chaque mémoire tampon 25 à 28 doit pouvoir absorber les écarts de phase entre les horloges d'écriture et de lecture. Ces écarts de phase sont dûs à la structure de la trame utilisée et à la gigue pouvant exister sur les signaux composants. A titre d'exemple, dans le cas du multiplexeur TNM 2-8 Mbit/s, l'écart de phase maximal correspond à 12/4 = 3 éléments binaires, ce qui correspond au passage du trou à l'emplacement du mot de verouillage VT. Si la gigue atteint 10 ebs mémoires FiFo 8 et 9 sera donc au éléments binaires, les deux derniers Dans l'unité de multiplexage voies d'entrée multiplex synchrones fils de transmission de données Del ge Fel à Fe4. Les voies Vel à Ve4 entrées de mémoires tampons 25' comprend encore une base de temps crête à crête, la capacité des moins égale à 3 + 10 + 2 = 15 ebs assurant une sécurité. de la Fig. 4, on retrouve les à bas débit Vel à Ve4, avec leurs à De4 et de transmission d'horlo- I sont respectivement reliées aux à 28'. L'unité de multiplexage 29, un oscillateur local 30, un multiplexeur 31, un circuit de justification 32, un circuit d'autori- sation de justification 33 et un circuit d'insertion des éléments binaires d'indication de justification 34. Les circuits 29 à 34 sont reliés entre eux et fonctionnent comme ceux de la Fig. 3. Les fils d'entrée Fel à Fe4 sont respectivement reliés aux quatre entrées correspondantes d'un circuit de détection de défaut d'horloge 36, qui comporte autant de sorties que d'entrées, plus une sortie de commande DH. Les sorties d'horloge du circuit 36 sont reliées aux entrées de signal d'un sélecteur 37, dont l'entrée de mot de VT commande est reliée à la sortie DH du circuit 36 et dont la sortie est reliée à une borne d'un inverseur 38 dont le contact mobile est relié à une première entrée d'un comparateur de phase 39. L'autre contact fixe de l'inverseur 38 est reliée à une source d'horloge 40. La seconde entrée du comparateur 39 est reliée à la sortie du circuit 32 tandis que sa sortie est reliée à l'entrée Cf du circuit 33. Les mémoires tampons 25' à 28' peuvent être des mémoires FiFo simples, au lieu de mémoires FiFo montées en série, comme dans l'exem- ple de réalisation de la Fig. 3. Le circuit 36 et le sélecteur 37 permettent d'obtenir, dans le multiplexeur, une horloge locale qui est synchrone des horloges des signaux composants, mais qui peut, par rapport à ces signaux, avoir des caractéristiques différentes en gigue. Le circuit 36 peut, en pratique, être un circuit de surveillance du genre de celui qui est décrit dans l'article de la revue "Câbles et Transmission" mentionné ci-dessus ou dans celui de la même revue de décembre 1975, pages 299 à 307, ou encore être un condensateur chargé par les impulsions d'horloge et dont la charge dépasse une certaine valeur quand l'horlo- ge est présente, et tombe au-dessous de cette valeur en cas d'absen- ce. Au lieu d'utiliser la sortie du sélecteur 37 qui délivre ainsi une horloge récupérée, on peut également utiliser la source locale 40 qui délivre un signal synchrone des horloges des signaux composants. Le choix entre les deux solutions, quand il existe, c'est à dire quand la source 40 existe, est fait en commutant, par exemple manuellement, le contact de l'inverseur 38. L'utilisation de la source locale 40 peut simplifier la réalisation des systèmes de récupération d'horloge propres à chaque signal composant. De plus, la source locale 40 peut encore être utilisée pour transmettre des signaux d'alarme particuliers, tels que l'émission du signal d'indica- tion d'alarme normalisé synchrone SIA de valeur binaire "tout 1", à la place du contenu d'une voie composante défaillante. Dans l'exemple de réalisation de la Fig. 4, le comparateur de phase 39 effectue une comparaison unique entre l'horloge locale transmise par 38 et de débit Fe et l'horloge de lecture délivrée par 32 et de débit Fl. Le signal délivré par le comparateur 39 correspond au signal Cf, qui était délivré par la porte OU 35 dans l'exemple de la Fig. 3. Les opérations de justification sont, à chaque signal Cf émis, effectuées comme dans l'exemple de la Fig. 3. Dans l'unité de démultiplexage de la Fig.5, sont prévus une base de temps 41, un démultiplexeur 42, un circuit de déjustification 43, un circuit de lecture simultanée des indications de justification de quatre voies à démultiplexer 44, quatre mémoires tampons 45 à 48, qui constituent les unités de désynchronisation, et une source d'hor- loge de lecture 49. Chaque unité de désynchronisation 45 à 48 est respectivement associée à une voie de sortie multiplex à bas débit Vsl à Vs4. Chaque voie Vsl à Vs4 comprend respectivement un fil de sortie de signal numérique Ds] à Ds4 et un fil de sortie d'horloge Fsl à Fs4. L'entrée de données de la mémoire 45 est reliée à la sortie SI du démultiplexeur 42 tandis que son entrée d'horloge d'écriture est reliée à la sortie du circuit de déjustification 43. La sortie de données de la mémoire 45 est reliée au fil DsI de la voie de sortie multiplex VsI. L'entrée d'horloge de lecture de la mémoire 45 est reliée à la source d'horloge 49, ainsi qu'au fil Fsl de la voie Vsl. Le circuit 44 est relié, par quatre entrées correspondantes, aux fils de liaison entre les sorties SI à S4 de 42 et les unités 45 à 48. Le circuit 44 lit ces entrées simultanément pour détecter les indics- tions de justifications, qui se trouvent à des emplacements bien déterminés de chaque trame. Des lectures simultanées, le circuit 44 prend une décision logique suivant un critère de majorité et la décision logique autorise ou non une déjustification qui affecte alors les quatres voies à démultiplexer. La décision majoritaire offre une protection supplémentaire contre les erreurs de transmis- sion. A noter que la base de temps 41 communique au circuit 44 les positions des indications de justification par la liaison Pij et que le circuit 44 est reliée au circuit 43 qui reçoit l'horloge de la base de temps 41 afin d'assurer que l'horloge délivrée par 43 correspond bien aux éléments binaires utiles démultiplexés. La source d'horloge de lecture 49 est, en pratique, constituée par le circuit 37 ou 40 de l'unité de multiplexage de la Fig. 4. En pratique, les mémoires 45 à 48 peuvent être constituées par des mémoires FiFo. Bien entendu, au lieu de la source 49, on peut utiliser, pour obtenir l'horloge de lecture des unités de désynchronisation, des boucles de verrouillage classiques. Toutefois, l'utilisation de la " 2500240 source disponible dans l'unité de multiplexage permet de réduire les moyens et donc de réduire la complexité et le coût. Les signaux de Dsl à Ds4, lus par l'horloge locale de la source 49, sont émis sans gigue résiduelle (en supposant l'horloge locale non giguée), ce qui représente un avantage par rapport aux démultiple- xeurs plésiochrones. Or on sait que, dans les systèmes plésiochrones, la gigue résiduelle basse fréquence, dite de temps d'attente, due aux déjustification, est cumulative au cours des multiplexages et démulti- plexages successifs. REVENDICATIONS 1) Système de multiplexage avec justification entre des signaux numériques synchrones à bas débit et des signaux numériques plésio- chrones à haut débit, comprenant classiquement une base de temps (29), un multiplexeur (31) dont la sortie est reliée à la liaison à haut débit et des unités de synchronisation (25 à 28) incluant des comparateurs de phase et reliée aux liaisons à bas débit (Vel à Ve4), caractérisé en ce qu'il comprend encore un circuit de justification commun (32) délivrant l'horloge de lecture desdites unités de synchro- nisation (25 à 28), un circuit d'autorisation de justification commun (33) dont l'entrée d'horloge (AJ) est reliée à la sortie correspon- dante de la base de temps, dont l'entrée de commande est reliée à la sortie d'une porte OU (35) dont les entrées sent reliées aux sorties correspondantes (Cphl à Cph4) des comparateurs de phase dans les unités de synchronisation (25 à 28), dont une sortie de commande est reliée à l'entrée de commande du circuit de justification (32), et dont la sortie de données est reliée à l'entrée d'un circuit commun (34) d'insertion des éléments binaires d'indication de justification, dont les entrées de données sont respectivement reliées aux sorties des unités de synchronisation (25 à 28) et les sorties aux entrées dudit multiplexeur (31) qui délivre les signaux numériques à haut débit. 2) Système suivant la revendication 1, caractérisé en ce qu'au lieu de comparateurs de phase dans chaque unité de synchronisation et de la porte OU, il comprend un circuit de détection de défaut d'horloge (36) dont les entrées sont reliées aux entrées d'horloges d'écriture (Fel à Fe4) des unités de synchronisation (25' à 28'), ledit circuit de détection comportant autant de sorties que dtenrtres et auxquelles il transmet les signaux d'entrée correspondants, un sélecteur (37) de commutation d'une des sorties du circuit de dé- tection vers l'entrée d'un comparateur de phase commun (39), le circuit de détection (36) comprenant encore une sortie de commande (DH) reliée à l'entrée de commande du sélecteur (37), la seconde entrée dudit comparateur de phase (39) étant reliée à la sortie dudit circuit de justification (32) et sa sortie à l'entrée de commande dudit circuit d'autorisation de justification (33). 3) Système de démultiplexage avec déJustification entre des signaux numériques plésiochrones à haut débit et des signaux numeri- ques synchrones à bas débit, comprenant classiquement une base de temps (41), un démultiplexeur (42) relié à la liaison à haut débit et des unités de désynchronisation (45 à 48) reliées aux liaisons à bas débit, caractérisé en ce qu'il comprend encore un circuit de déjusti- fication commun (43) dont l'entrée d'horloge est reliée à une sortie correspondante de la base de temps (41) et dont la sortie délivre l'horloge d'écriture desdites unités de désynchronisation (45 à 48), un circuit de lecture des indications de justification (44) ayant une entrée d'horloge reliée à une sortie correspondante de la base de temps (41), des entrées de données correspondant aux sorties dudit démultiplexeur (42) , et une sortie de commande reliée à l'entrée de commande dudit circuit de déjustification (43), les entrées des unités de synchronisation (45 à 48) étant reliées aux sorties corres- pondantes du démultiplexeur (42). 4) Système suivant la revendication 2, caractérisé en ce qu'au lieu du circuit de détection de défaut d'horloge et du sélecteur de commutation, il comprend une source d'horloge locale (40) dont la sortie est reliée à la première entrée dudit comparateur (39). ) Système suivant la revendication 3, caractérisé en ce que les unités de désynchronisation ont une entrée d'horloge de lecture qui est reliée à une source d'horloge locale. 6) Système suivant la revendication 5, caractérisé en ce que ladite source locale (40) est l'ensemble desdits circuit de détection et du sélecteur de commutation de la revendication 2. 7) Système suivant la revendication 5, caractérisé en ce que ladite source locale (40) est celle de la revendication 4. 8) Terminal de liaison numérique, caractérisé en ce qu'il com- prend pour le multiplexage de liaisons synchrones à bas débit, un système suivant la revendication I et, pour le démultiplexage de la liaison à haut débit retour, un système suivant la revendication 3 ou 5. 9) Convertisseur de liaison numérique, caractérisé en ce qu'il comprend pour le multiplexage de liaisons synchrones à bas débit vers une liaison à haut débit aller, un système suivant la revendication 2 et, pour le démultiplexage de la liaison à haut débit retour vers des liaisons synchrones à bas débit, un système suivant l'une des revendi- cations 3, 5, et 6. ) Convertisseur de liaison numérique, caractérisé en ce qu'il comprend, pour le multiplexage de liaisons synchrones à bas débit vers une liaison à haut débit aller, un système suivant la revendica- tion 4 et, pour le démultiplexage de la liaison à haut débit retour vers des liaisons synchrones à bas débit, un système suivant la revendication 7.