La présente invention concerne un circuit de mémoire à bistable S-R susceptible d'intégration monolithique, dans lequel les états non complémentaires ne sont pas fournis à la sortie, comme c1 est le cas lorsqu'il est utilisé comme circuit de comptage binaire. Cette technique est décrite par la publication "Valvo-Berichte" XIII, N05 (Décembre 1967), pages 149 à 188, et plus particulièrement page 151. Les caractéristiques d'un circuit de mémoire à bistable S-R sont données par la table de vérité suivante t t ~n RS QQ 00 un Ol 10 10 1 1 N.D. Q implique l'état irrégulier et N.D. l"'état indéfini" qui n'est pas fourni lorsque le circuit n'est pas utilisé comme circuit de comptage binaire. L'invention décrit donc un circuit de mémoire à bistable S-R susceptible d'intégration monolithique, comportant une cellule de mémoire composée d'une paire de transistors dans laquelle le collecteur de chacun desdits transistors est relié directement à la base de l'autre transistor, une information est appliquée à la base du premier transistor, l'autre information à la base du deuxième transistor, et les émetteurs des deux transistors sont portés à un potentiel commun. Un tel circuit de mémoire à bistable S-R comporte ltavantage de pouvoir être intégré avec des régions de collecteurs sur une face d'une pastille de matériau semi-conducteur et, par conséquent, selon une technique facilement réalisable, avec des transistors multicollecteurs. Cela permet l'exécution de montages qui ne seraient pas autrement réalisables, ou qui exigeraient des circuits considérables et coûteux, et une surface importante de matériau semi-conducteur. Techniquement, les transistors multicollecteurs peuvent être facilement réalisés en transistors à structure latérale (voir la publication "Solid-State Electronics" (1967), pages 225 à 234). Toutefois, l'invention concerne plus particulièrement un circuit de mémoire à bistable S-R susceptible d'intégration monolithique en logique à injection. Cette technique est décrite par les publications suivantes "Integrated Injection Logic (I2L)", Philips Technical Review 33, N03 (1973), pages 76 à 85, et est également connue comme "Merged Transistor Logis", voir "1972 IEEE International Solid-State Circuits Conference" Digest of Technical Papers, pages 90 à 93. La demande de brevet allemand 2 021 824 se rapporte à la même technique. Le principe de cette technique consiste en un injecteur qui, formant partie d'un transistor à structure latérale, fournit le courant qui circule dans un transistor vertical fonctionnant en inverse, c'est-à-dire dont le collecteur est disposé à la surface du semi-conducteur. Dans le schéma électrique du circuit, cet injecteur peut etre représenté comme un transistor dont la base est portée au potentiel de l'émetteur du transistor vertical c#orrespondant, et dont le collecteur est relié à la base de ce transistor vertical. La région de collecteur du transistor d'injection est en fait identique à la région de base du transistor vertical. Dans un but de simplification, les transistors qui constituent les injecteurs ne sont pas représentés, comme on le fait pour l'alimentation lorsqu'il s'agit d'une réalisation utilisant des transistors latéraux. Les avantages du principe précédemment décrit résident dans la surface relativement réduite de matériau semi-conducteur occupée par les circuits et dans la réalisation facile de circuits numériques utilisant des transistors multicollecteurs conformes à la technique normale de diffusion planaire sans résistances ni condensateurs. En outre, les transistors individuels n'exigent pas de sources de courant constant, car l'alimentation est faite par les injecteurs disponibles. Bien entendu, ce dernier avantage ne s'applique pas à une réalisation faite sous forme de circuit intégré monolithique utilisant des transistors latéraux. Comme le montre la table de vérité qui précède, un circuit de mémoire à bistable S-R comporte l'inconvénient suivant : les signaux appliqués aux deux entrées (S/R) ne doivent pas se chevaucher, sinon il en résulterait un déclenchement ou un comptage incorrect. L'objet de l'invention est de réaliser un circuit empêchant un déclenchement erroné ou un comptage erroné en cas de chevauchement des signaux appliqués aux entrées S et R. Selon l'invention, ce but est atteint par le fait qu'en plus de la première cellule de mémoire dont les transistors comportent chacun un autre collecteur, il existe une deuxième cellule de mémoire également constituée d'une paire de transistors dans laquelle le collecteur de chacun desdits transistors est relié directement à la base de l'autre transistor ; que le deuxième collecteur du premier transistor de la première cellule de mémoire est relié directement à la base du premier transistor de la deuxième cellule de mémoire ; que le deuxième collecteur du deuxième transistor de la première cellule de mémoire est relié directement au collecteur dudit premier transistor de la deuxième cellule de mémoire ; et que le signal de sortie et le signal de sortie inversé sont pris respectivement sur le collecteur du deuxième transistor de la deuxième cellule de mémoire et sur le collecteur du premier transistor de la deuxième cellule de mémoire. L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - la figure 1, un schéma fonctionnel d'une cellule de mémoire à bistable S-R composé de deux portes NON-OU ; - la figure 2, une cellule de mémoire à bistable S-R qui a servi de base à l'invention ; - la figure 3, -un circuit de mémoire à bistable S-R susceptible d'intégration monolithique en logique à injection conforme à l'invention. La réalisation d'une cellule de mémoire à bistable S-R, composée de deux portes NON-OU, conforme à la figure 1, peut être faite avec un circuit conforme à celui de la figure 2. Ce circuit comprend quatre transistors dont les émetteurs sont tous portés à un potentiel commun Le signal R est appliqué à la base du transistor Tl et le signal S à la base du transistor T2. En parallèle avec le circuit émetteur-collecteur de chacun des deux transistors T1 et T2, on dispose, conformément à la figure 2, le circuit émetteur collecteur d'un autre transistor, par lequel on réalise l'interconnexion de la figure 1. Il faut noter que l'interconnexion n'est ainsi pas réalisée avec les électrodes de base auxquelles le signal R ou S est appliqué. Le circuit de la figure 2 satisfait la table de vérité donnée ci-dessus et montre l'inconvénient déjà mentionné concernant le chevauchement à éviter aux deux entrées R et S. Son fonctionnement n'est donc parfait que lorsque les informations binaires sont non ambiguës à l'entrée R et à l'entrée S, c'est-à-dire lorsqu'il n'y a pas de chevauchement, ce qui signifie que lorsque, par exemple, la transition logique 0-1 s'accomplit à ltentrée R, la transition logique 1-0 doit s'accomplir en synchronisme total à l'entrée S. En pratique, ces opérations s'accomplissent par l'action de transistors de commutation et il est possible qu'une zone de chevauchement se manifeste à cause d'un déclenchement erroné provoqué par un circuit de relaxation, ou une channe de circuits. Ceci signifie que le 1 logique est déjà appliqué à l'entrée R, tandis que le 1 logique est encore présent à l'entrée S de la mémoire à bistable R-S. Dans un circuit conforme à la figure 2, l'information binaire serait dans ce cas effacée pendant la durée du chevauchement au cours du processus dynamique de commutation, tant à la sortie Q qu'à la sortie Q, ctest- à-dire qu'on obtiendrait le 0 logique. Cet inconvénient est pallié par le circuit conforme à l'invention. Dans le circuit conforme à l'invention et représenté par la figure 3, des éléments supplémentaires appropriés font que le chevauchement de l'information de l'entrée R avec l'information de l'entrée S ne provoque pas de suppression de l'information aux sorties Q ou Q. Ce circuit conforme à l'invention se compose de deux cellules de mémoire I et Il comprenant chacune deux transistors, respectivement T1-T2 et T3-T4, ayant chacun la base connectée directement au collecteur de l'autre transistor de la même cellule. Une différence appréciable avec le circuit représenté par la figure 2 réside dans le fait que, dans le circuit conforme à l'invention, il existe d'une part un couplage galvanique entre la base à laquelle est appliqué un signal R et le collecteur du transistor à la base duquel est appliqué un signal S et, d'autre part, entre la base recevant le signal S et le collecteur du transistor à la base duquel est appliqué un signal R.- En outre, cette cellule de mémoire I comprend des transistors T1 et T2 qui, en plus des premiers collecteurs 1, possèdent des deuxièmes collecteurs 2 A part la première cellule de mémoire I, le circuit de l'invention contient une deuxième cellule de mémoire Il comprenant un premier transistor T3 et un deuxième transistor T4, la base du premier étant reliée directement au collecteur du second et réciproquement. En outre, le deuxième collecteur 2 du premier transistor T1 de la première cellule de mémoire I est relié à la base du premier transistor T3 de la deuxième cellule de mémoire Il et le deuxième collecteur 2 du deuxième transistor T2 de la première cellule de mémoire I est relié au collecteur du premier transistor T3 de la deuxième cellule de mémoire Il. Tous les émetteurs sont portés à un potentiel commun. Le signal de sortie Q et le signal de sortie inversé Q sont pris respectivement sur le collecteur du deuxième transistor T4 de la deuxième cellule de mémoire Il et sur le collecteur du premier transistor T3 de la deuxième cellule de mémoire Il. Dans un circuit classique de mémoire à bistable S-R, et quand on utilise un circuit conforme à la figure 2, Iroccurrence simultanée du 1 logique à l'entrée R et à l'entrée S est considérée comme une combinaison inadmissible de valeurs d'entrée, d'après la table de vérité qui précède. Le bistable de mémoire S-R, qui utilise un circuit de l'invention représenté par la figure 3, a cependant la particularité suivante : une zone de chevauchement dynamique ne peut se manifester car les entrées R et S de la cellule de mémoire I sont reliées directement aux électrodes de base des transistors T1 et T2 et en même temps interconnectées au collecteur correspondant.Ainsi, tout 1 logique appliqué prématurément à l'entrée R ne fera changer le transistor T1 d'état que lorsque le 1 logique n'est plus appliqué à la sortie S car le transistor T2 ne sort de la saturation qu'à ce moment. Un transistor saturé T2 court-circuite en effet le 1 logique en R. Tout ce qui précède stapplique de la même façon au processus inverse se déroulant à l'entrée S. De même, le comportement de la cellule de mémoire Il est déterminé par tout ce qui précède dans la zone de chevauchement ijl. La cellule de mémoire Il est destinée à recevoir 1 'information binaire de la cellule de mémoire I et à la retenir dans le cas où le 0 logique, qui implique l'état de verrouillage, est appliqué tant à l'entrée R qu'à l'entrée S. Sinon, le zéro logique étant appliqué à l'entrée R ou à l'entrée S, l'information binaire serait effacée au niveau du collecteur #relié à la cellule de mémoire Il. Il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. REVENDICATION Circuit de mémoire à bistable S-R susceptible d'intégration monolithique en logique à injection, comportant une cellule de mémoire composée d'une paire de transistors dans laquelle le collecteur de chacun desdits transistors est relié directement à la base de l'autre transistor, une information est appliquée à la base du premier transistor, l'autre information à la base du deuxième transistor, et les émetteurs des deux transistors sont portés à un potentiel commun, caractérisé par le fait qu'en plus de la première cellule de mémoire dont les transistors comportent chacun un autre collecteur, il existe une deuxième cellule de mémoire également constituée d'une paire de transistors, dans laquelle le collecteur de chacun desdits transistors est relié directement à la base de l'autre transistor que le deuxième collecteur du premier transistor de la première cellule de mémoire est relié directement à la base du premier transistor de la deuxième cellule de mémoire ; que le deuxième collecteur du deuxième transistor de la première cellule de mémoire est relié directement au collecteur dudit premier transistor de la deuxième cellule de mémoire ; et que le signal de sortie et le signal de sortie inversé sont pris respectivement sur le collecteur du deuxième transistor de la deuxième cellule de mémoire et sur le collecteur du premier transistor de la deuxième cellule de mémoire.