La présente invention concerne une mémoire numérique et, plus particulièrement, un système intégré à mémoire permanente pouvant être modifié électriquement. On connaît les circuits à mémoire numérique construits 5 sous la forme de circuits intégrés. Dans ces dispositifs antérieirs chaque ligne de chiffres binaires ou bits doit être séparée des autres lignes de bits par une diffusion d'isolement. Cette dernière nécessite un- espace considérable et limite la densité des composants ou éléments constitutifs. De plus, un grand nombre de 10 ces dispositifs antérieurs nécessitent d'utiliser des impulsions d'inscription ou d'introduction en mémoire présentant des formes d'ondes contrôlées de façon précise. Ces deux facteurs rendent difficile la fabrication de tels dispositifs antérieurs de sorte que le pourcentage des appareils 15 acceptables est extrêmement réduit. L'invention a pour but de remédier à ces inconvénients et d'apporter une solution à ces problèmes. Par conséquent, l'invention a trait à l'utilisation de transistors à effet de champ, à électrode de commande isolée et 20 à seuil réglable en tant qu'éléments de mémoire prévus dans un réseau à mémoire constitué par des circuits intégrés et montés dans un circuit dans lequel les fonctions d'inscription ou d'introduction en mémoire, de lecture ou d'exploration de la mémoire et d'emmagasinage ou de stockage en mémoire sont parfaitement ré-25 alisées alors que le support de tous les transistors à mémoire est maintenu au même niveau de tension de façon à permettre l'isolement des divers canaux sans qu'il soit nécessaire de prévoir des dispositifs d'isolement supplémentaires. La description qui va suivre, faite en regard des dessins 30 annexés, donnés à titre non limitatif, permettra de mieux comprendre l'invention. Les fig. 1 à 3 sont des représentations schématiques permettant de comprendre le fonctionnement du dispositif selon l'inven-, tion, la fig. 1 correspondant au réglage d'un seuil positif, la 35 fig. 2 correspondant au réglage d'un seuil négatif et la fige 3 correspondant au réglage de blocage ou d'inhibition,, La fig. 4- est une représentation schématique d'un circuit particulier selon l'invention. Le brevet français N° 69 34- 70 16754 a 2042515 d'un transistor à effet de champ et à électrode de commande isolée. Dans ce dispositif, l'électrode de commande est séparée du support par un diélectrique constitué par au moins deux couches. Ces couches présentent des types de conductibilité différents» 5 Chaque couche présente également une caractéristique de résistance non linéaire. La modification brutale du type de conductibilité s'effectuant au sein du diélectrique composé permet l'obtention d'une accumulation de charges qui peut être utilisée pour réaliser des fonctions du type mémoire. On suppose que cette ac-10 cumulation de charges est Concentrée au niveau de la surface commune entre les couches de diélectrique. Si l'on se réfère aux fig. 1 à 3, celles-ci représentent le fonctionnement d'un tel transistor à seuil réglable lorsqu'il est monté dans un circuit utilisant les principes selon l'invention. 15 Selon le mode de réalisation préféré de l'invention, on uti lise un élément de mémoire constitué par un transistor à seuil réglable au niveau de chaque position de bit prévue dans la mémoire. La mémoire est d'abord pré-réglée ou pré-positionnée en 20 commutant chaque élément de mémoire de façon à le faire passer à une valeur de seuil positive comme le montre la fig. 1. Dans cet état, chaque élément de mémoire emmagasine effectivement tua. ZÉRO binaire. L'information binaire est ensuite introduite dans les élé-25 ments de mémoire comme le montrent les fig. 2 et 3. Un 1311 binaire est introduit dans les éléments de mémoire sélectionnés en appliquant une tension de commande d'inscription ou d'introduction en mémoire de façon à régler ou à positionner ces éléments à une valeur de seuil négative comme le montre la fig. 20 En même temps, 30 les éléments de mémoire qui doivent enregistrer un ZÉRO binaire sont soumis à la condition de ZERO bloqué ou inhibé qui est représentée sur la fig. 3 tandis que la tension d'inscription ou d'introduction est appliquée. On préfère utiliser ici comme éléments de mémoire des tran-3 5 sistors à canaux de type P comme le représentent les fig. 1 à 3.® Cependant, il est évident que l'on peut utiliser des transistors à canaux de type N, si désiré, en substituant des tensions de polarité inverse ou complémentaire lorsque cela est nécessaire. Si l'on se réfère plus particulièrement, à la fig. 1, un 40 transistor à seuil réglabl^êst formé sur ion support 11 à dopage 70 16754 2042515 de typB ÎT. Pour simplifier sa représentation, ce support peut ê-tre considéré comme étant connecté à un point de référence convenable tel qu'un point de mise à -la masse 13. Une première jonction 15 cle type P—U constitue une source et une seconde jonc-5 tion 17 de type P-1T constitue un élément de consommation ou de charge. Une électrode de commande 19 est séparée du support par un diélectrique à couches multiples 21 selon les principes du brevet précite |Ta 69-34.923. L'élément de consommation 17 peut être connecté par l'in-10 termédiaire d'un commutateur de consommation 22 et d'une résistance de consommation 23 à une source de tënsion convenable. La résistance de consommation présente une résistance plusieurs fois égale à celle de l'élément de mémoire lorsque ce dernier est à l'état conducteur. 15 La source 15 peut être connectée au support par l'inter médiaire d'un commutateur d'alimentation 25. La fig. 1 représente les conditions de tension lorsque ce transistor est réglé ou positionné à la valeur de seuil positive. Le commutateur d'alimentation 25 est fermé de façon à régler 20 ou à mettre l'électrode correspondant à la source au niveau de la masse. Le commutateur de consommation est ouvert de sorte qu'aucune tension n'est appliquée au circuit de consommation ou de charge. Une impulsion de tension de +50 volts est appliquée à l'électrode de commande. Il en résulte qu'un potentiel de 50 volts 25 est appliqué aux bornes du diélectrique à couches multiples. Cette tension est emmagasinée ou stockée dans le diélectrique et constitue un seuil positif. Les tensions qui sont appliquées ultérieurement entre l'électrode de commande et le support et qui sncfc inférieures à cette valeur n'affectent pas de façon importante 30 les charges appliquées au diélectrique à couches multiples. Lorsque le transistor a été positionné ou excité de cette façon jusqu'à la valeur de seuil positif, il peut être considéré comme étant à l'état binaire ZERO. Dans ces' conditions, il s'établiera une circulation du cou-35 rant depuis l'électrode d'alimentation ou de la source jusqu'à l'électrode de consommation ou de charge en réponse à une. tension de lecture ou d'exploration appliquée extérieurement et grâce à la charge accumulée dans le diélectrique 21. Un élément de mémoire est positionné ou excité à l'état bi-40 naire UN" comme le montre la fig. 2» Le transistor est excité à 70 16754 * 2042515 la valeur de seuil négatif par l'intermédiaire d'une impulsion d'inscription ou d'introduction négativa appliquée à l'électrode de commande 19» Pour obtenir cette fonction, le commutateur de consommation ou de charge 22 et le commutateur d'alimentation 5 ou de source 25 restent fermés. Une tension intermédiaire entre celle de la masse et celle qui est appliquée à l'électrode de commande est appliquée à l'électrode de consommation 17. Cette tension est typiquement de l'ordre de -40 volts. lorsqu'une tension négative de 50, volts est appliquée à 10 l'électrode de commande, il se forme un canal ou trajet de cheminement conducteur entre l'électrode d'alimentation et l'électrode de consommation d'une façon bien connue dans la technique des transistors à effet de champ. Cependant, ce canal reste au potentiel de la masse du fait qu'il est commuté à la masse par l'inter-15 médiaire du commutateur 25o Par conséquent, un potentiel de -50 volts est appliqué aux bornes du diélectrique à couches multiples 21. Le potentiel emmagasiné initialement est rapidement déchargé par l'intermédiaire du commutateur d'alimentation 25 et remplacé par une charge de -50 volts. L'élément de mémoire est réglé ou 20 positionné sur la valeur de seuil négative de façon à permettre l'emmagasinage d'une valeur binaire UN. Si une tension de lecture ou d'exploration est ensuite appliquée entre l'électrode d'alimentation et l1électrode de consommation tandis que l'élément de mémoire est en train d'emmagasiner 25 un chiffre binaire TIN", la circulation du courant entre ces électrodes est inhibée ou bloquée. En ce qui concerne les éléments de mémoire qui doivent rester à l'état binaire ZERO, le transistor est réglé à l'état de blocage ou d'inhibition visible sur la fig. 3 par la même impul-30 sion d'inscription ou d'introduction de -50 volts. Dans cette situation, l'électrode de consommation reste connectée à la source de -40 volts mais le commutateur d'alimentation est ouvert pendant la durée de l'application de l'impulsion d'inscription ou d'introduction à -50 volts. 35 Dans ces conditions, il se forme un canal ou trajet d'ache minement conducteur. Cependant, ce canal reste sensiblement au potentiel -40 volts. Lorsque l'impulsion d'inscription ou d'introduction de -50 volts est appliquée dans ce cas, il existe seulemènt une différen-40 ce de tension de 10 volts aux bornes du diélectrique à couches 70 16754 5 2042515 multiples 21» le canal fait écran par rapport au diélectrique vis-à-vis de la tension du support. Ce potentiel relativement faible ne provoque sensiblement aucune perturbation dans la charge emmagasinée initialement. Après l'achèvement de la fonction 5 d'inscription ou d'introduction, l'élément de mémoire revient à l'état binaire ZERO. La fig. 1 est une représentation schématique d'un réseau à mémoire utilisant les principes selon l'invention» Ce réseau utilise le schéma de commutation illustré dans les fige 1 à 3. 10 Tous les éléments de mémoire ainsi que les organes de com mutation nécessaires sont formés sur un support de mémoire commun 27» Dans le réseau de mémoire illustré, quatre mots peuvent être emmagasinés, chacun de ces mots contenant quatre chiffres binaires» Cette information est emmagasinée dans seize.éléments de 15 mémoire désignés par les nombres impairs 29 à 59» Chacun de ces éléments de mémoire est formé à partir d'un transistor à effet de champ, à électrode de commande isolée et à seuil réglable du type décrit précédemment en se référant aux fig 1 à 3» Les éléments de mémoire 29 à 35 sont agencés selon une 20 première rangée de mots et utilisés pour emmagasiner les bits dans le premier mot. Les électrodes de commande 19 de chacun de ces transistors sont connectées à la rangée de mots commune o D'une façon similaire, les éléments de mémoire 37 à 43 sont agencés selon une rangée de mots, leurs électrodes de commande 25 étant connectées à cette seconde rangée de motà W^. Des troisième et quatrième rangées de mots et sont connectées d'une façon similaire à chacune des électrodes de commande des éléments de mémoire constituant respectivement les troisième et quatrième rangées de mots des transistors à seuil régla-30 ble. Les éléments de mémoire sont également agencés selon des colonnes de chiffres binaires ou bits. Les éléments de mémoire se trouvant dans chacune de ces colonnes de bits ont leurs électrodes de consommation connectées ensemble et sorties de façon à ê-35 tre reliées aux bornes de sortie 60^, 6O2, 60^ et 60^» Une connexion commune permet la circulation du courant par l'un quelconque des transistors de charge 63^, 632» 6^4 -^S031 attein- dre une borne 61 correspondant à la tension de consommation de la mémoire. Ainsi, par exemple, les éléments de mémoire 29, 37» 40 45 et 53 ont leurs électrodes de consommation connectées par 70 16754 6 2042515 1 ' intermédiaire du transistor de charge 63^ à la "borne de consommation de tension 61. Les transistors de charge peuvent être des transistors à effet de champ et à électrode de commande isolée classiques. 5 Les transistors de charge sont actionnés ou commandés en parallèle du fait que leurs électrodes de consommation ou de charge sont toutes connectées à la "borne de consommation .commune 61 et que leurs électrodes de commande sont toutes connectées à une borne 64 de commande de charge commune. Les transistors de char-10 ge remplissent les fonctions des commutatéurs de consommation 22 visibles sur les fig. 1 à 3. Les résistances de ces transistors remplissent les fonctions des résistances de charge ou de consommation 23 visibles sur les fig. 1 à 3» Les électrodes d'alimentation des éléments de mémoire pré-15 sents dans une colonne de bits donnée sont également connectées ensemble. Ces électrodes doivent être connectées selon les besoins à une source de tension par l'intermédiaire de l'un des transistors d'acheminement ou de commande 67^ , 672 » 67 ^ ou 67^ et à' une tension de source ou d'alimentation de mémoire au niveau d'une 20 borne 65- Par exemple, les éléments de mémoire se trouvant dans la première colonne de bits sont représentés connectés à la tension par l'intermédiaire du transistor d'acheminement à effet de champ classique 67^ » Il est à noter que tous les éléments de mémoire ainsi que 25 tous les transistors de charge 63 et les transistora d'acheminement 67 sont formés sur le même support commun. Les transistors d'acheminement 67 peuvent être actionnés individuellement. Leurs électrodes d'alimentation sont toutes connectées à la borne d'alimentation de mémoire commune 65 mais 30 leurs électrodes de commande sont sorties et connectées à des bornes de commandes individuelles. La borne d'alimentation de mémoire 65 est connectée électriquement au support de mémoire commun0 Les transistors d'acheminement 67 remplissent les fonc-35 tions décrites et correspondant à celles du commutateur d'alimentation 25 visible sur les fig. 1 à 3» Une section d'adresse 68 est formée sur le support et est isolée par rapport au support de mémoire commun par l'intermédiaire d'une région ou zone d'isolement 69. La section d'adresse a-40 chemine ou oriente les signaux de commande vers les rangées de 70 16754 7 2042515 mots désirés dans la section de mémoire0 En pratique, à la fois les sections de support 27 et 68 peuvent être formées sur une seule pastille ou élément de matière et isolées par l'intermédiaire d'une diffusion profonde ou impor-5 tante pour former la région d'isolement 69» Cette façon d'isoler deux sections d'une seule pastille ou élément de matière est connue des spécialistes. la section d'adresse 68 comprend typiquement des paires de conditionneurs de réunion-négation ou portes NI classiques 71> 10 73» 75 et 77 correspondant à chacun des mots de la mémoire. En excitant les "bornes Y^ ou Yg et ou on peut sélectionner l'une quelconque des quatre rangées de mots dans la mémoire. Des transistors de commutation d'adresse 85, 87, 89 et 91 15 servent à commuter les tensions appliquées à une "borne 83 de consommation d'adresse pour les appliquer à une rangée de mots sélectionnés dans la section de mémoire par des portes NT eh réponse à une tension de commande d'adresse appliquée à une borne 92 de commande d'adresse. 20 Tous les transistors se trouvant dans la section d'adresse peuvent être des transistors à effet de champ et à électrode de commande isolée classiques. Ainsi, une tension Y^ peut être appliquée à l'une des électrodes de commande des portes NI 7-1 et 77. Concurremment, une 25 tension peut être appliquée à la borne d'adresse . On applique ainsi une tension aux portes UI 75 et 77» Du fait que,dans ces conditions, les deux transistors constituant la porte NI 77 reçoivent des signaux d'adresse, la quatrième rangée de mots est actionnée à ce moment. 30 Pour résumer, la section d'adresse 68 sélectionne une rangée de mots désirés, les transistors d'acheminement et de charge 67 et 63 coopèrent de façon à sélectionner une colonne de bits désirée. Tous ces éléments agissent de concert et forment un dispositif de sélection permettant de sélectionner l'un quel-35 conque des éléments de mémoire de façon à réaliser les fonctions d'exploration ou d'inscription. le cycle d'inscription ou d'introduction en mémoire est amorcé en appliquant d'abord aux éléments de mémoire des tensions qui les règlent sur la tension positive d'une façon similaire à 40 celle visible sur la fig. 1. 70 16754 8 2042515 Il y a lieu de se souvenir que dans le processus de positionnement à la valeur du seuil positif visible sur la fig. 1, le support et la source sont mis à la masse tandis qu'une impulsion de + 50 volts est appliquée à l'électrode de commande,. 5 Dans le circuit de mémoire particulier visible sur la fig. 4, il convient mieux d'obtenir le même résultat en connectant le support de mémoire commun et les bornes de source ou d'alimentation des transistors à mémoire à un potentiel de -50 volts, tandis que l'on maintient les électrodes de commande de ces transis-10 tors au potentiel de la masse. Effectivement, une charge équivalente à +50 volts est emmagasinée dans le diélectrique à couches multiples correspondant aux transistors à mémoire grâce à l'une ou l'autre de ces méthodes. Tous les éléments de mémoire sont positionnés sur la valeur 15 de seuil positive ou à l'état binaire ZÉRO par le premier réglage de la borne 83 de consommation et d'une borne d'alimentation%ans la section adresse mise à la masse. On prépare ainsi la section adresse de façon à pouvoir lui appliquer une tension au niveau du potentiel de la masse, cette tension étant appliquée aux élec-20 trodes de commande des transistors correspondant à chaque élément de mémoire. En même temps, une tension de -50 volts est appliquée à la borne de consommation 61 '■ et à la borne d'alimentation 65 dans la section de mémoire. 25 Des tensions sont ensuite appliquées à chacune des électro des de commande des transistors d'acheminement 67 de façon à provoquer la conduction de ces transistors. Le potentiel de -50 volts est par conséquent appliqué à l'électrode d'alimentation de chacun des éléments de mémoire. Dans ces conditions, les élec-30 trodes de commande des éléments de mémoire sont toutes au potentiel de la masse et le support de mémoire commun est à -50 volts. Effectivement, une tension positive d'une amplitude de 50 volts est appliquée à toutes les électrodes de commande et chaque élément de mémoire est positionné sur le seuil positif. 35 Des éléments de mémoire individuels sont ensuite réglés sur l'état binaire UN en fonction de l'information devant être emmagasinée. On obtient derésultat en appliquant des tensions à ces éléments de mémoire particuliers comme le montre la fig. 2« Un potentiel de -40 volts est appliqué à la borne de consom-40 mation 61 dans la section de mémoire et uil potentiel de -50 70 16754 9 2042515 •volts est appliqué à la 'borne de consommation 83 dans la section d'adresse, en même temps qu'une borne d'alimentation 84- dans la section d'adresse et une borne d'alimentation 65 dans la section de mémoire sont maintenues au potentiel de la masse» 5 On suppose qu'un UN binaire doit être positionné dans l'élé ment de mémoire 29 correspondant à la première rangée de mots et à la première colonne de bits. La première rangée de mots est sélectionnée en mettant à la masse les électrodes de commande des transistors de la porte ÏÏT 7^ et en appliquant une tension à l'é-10 lectrode de commande du transistor de commande ou d'acheminement 671 qui provoque la saturation ou la conduction de ce dernier. Une tension convenable appliquée aux électrodes de commande des transistors de charge sur la borne 64 permet également leur conduction par 1'intermédiaire dû transistor de charge 63^. 15 Le transistor d'acheminement ou de commande 67^ est effec tivement mis à la masse. L'élément de mémoire 29 est soumis aux conditions visibles sur la fig. 2 et il est commuté à l'état binaire UN. On suppose également qu'en même temps un ZERO binaire doit 20 être emmagasiné dans 1*élément de mémoire 31 de la première rangée de mots et de la seconde colonne de bits. On obtient ce résultat en maintenant le transistor d'acheminement ou de commande 67^ associé à la seconde colonne de bits dans l'état non conducteur, tandis que le transistor de charge 63g associé à cette même co-25 lonne de bits est amené à l'état de conduction. Dans ces conditions, un canal ou trajet d'acheminement conducteur est formé dans l'élément de mémoire 31 grâce au potentiel de -40 volts appliqué à la borne de consommation de mémoire 61. Cependant, du fait que le transistor d'acheminement correspondant reste non 30 conducteur, le canal conducteur existant dans l'élément de mémoire est maintenu au niveau de la tension appliquée sur la borne de consommation 61. Par conséquent, la charge positive initialement emmagasinée dans le.diélectrique à couches multiples de l'élément de mémoire 31 n'est pas modifiée ni perturbée du fait que le ca-35 nal conducteur constitue maintenant un écran pour elle dans le transistor. A la fin du cycle d'inscription ou d'introduction en mémoire, ce transistor reste à l'état binaire ZERO. D'une façon similaire, chaque élément de mémoire peut être positionné à l'état binaire désiré en actionnant les transistors 40 de commande ou d'acheminement IT1 sélectionnés et le transistor 70 16754 10 2042515 d' acheminement correspondant dans la section de mémoire0 L'exploration ou l'extraction est obtenue en rendant conducteurs les transistors de commande ou d'acheminement 67 présente dans la section de mémoire, en appliquant un potentiel de l'ordre 5 de -20 volts sur les bornes de consommation et de commande 83 et 92 dans la section d'adresse et sur les bornes de consommation et de commande de charge 61 et 64 dans la section de mémoire. En appliquant des impulsions sur la borne 84 de la section d'adresse, chaque élément de mémoire d'une rangée de mots sélectionnée 10 reçoit une impulsion similaire appliquée sous une tension comprise entre les valeurs de seuil. Les éléments de mémoire emmagasinant un chiffre binaire ZÉRO permettent le passage d'un courant correspondant. Ceux des éléments de mémoire qui emmagasiiment un chiffre binaire TIN ne laissent pas passer de courant. 15 Une rangée de mots entière peut être explorée simultanément ou bien les bits contenus dans ce mot peuvent être explorés individuellement si désiré. On suppose que l'élément de mémoire 29 emmagasine un ON ' binaire comme cela a été étudié précédemment. Dans ces conditions, 20 l'élément de mémoire aura une résistance interne élevée0 On suppose de plus que l'élément de mémoire 31 a emmagasiné un ZÉRO binaireo Oet élément de mémoire présente une résistance interne faible. Pendant l'extraction ou l'exploration, lorsqu'une impulsion 25 est appliquée à la rangée de mots , l'élément de mémoire 31 tente de consommer un courant important circulant dans la résistance relativement élevée du transistor de charge 632» Ce phénomène provoque l'apparition d'une impulsion de tension au niveau de la borne de sortie correspondante 60g de la section de mémoire. 30 Cependant, l'élément de mémoire 29 présente une résistance interne élevée de sorte que sensiblement aucun courant n'est consommé par l'intermédiaire du transistor de charge correspondant 63^. La tension apparaissant au niveau de la borne de sortie 60^ reste sensiblement constante ou non perturbée. 35 En utilisant le circuit de mémoire décrit, seule une diffu sion d'isolement profonde ou importante est nécessaire pour séparer la section d'adresse de la section de mémoire. A cause de cela, la fabrication de ce type de mémoire est simplifiée et le nombre d'éléments défectueux produits dans un cycle de fabrication don-40 né est réduit à une valeur minimale. 70 16754 11 2042515 Du fait que tous les éléments de mémoire sont formés sur lin support commun, les problèmes d'isolement sont réduits au minimum et on peut obtenir une grande densité de composants» Du fait que seule la tension de commande appliquée aux é-5 léments de mémoire doit se présenter sous la forme d'impulsions, la durée et la forme d'ondes des impulsions ne constituent pas un élément critique de l'invention. Des modifications peuvent être apportées aux modes de réalisation décrits, dans le domaine des équivalences techniques, 10 sans s'écarter de l'invention. 70 16754 12 2042515 REVENDICATIONS 1. Mémoire pour machine à calculer, comprenant plusieurs éléments de mémoire constitués par des transistors à seuil réglable destinés à emmagasiner des "bits de données respectifs, 5 chacun de ces éléments de mémoire étant du type comportant des électrodes d'alimentation, de consommation et de commande et présentant un seuil de conduction à valeur "binaire pouvant être commandé électriquement et établi en fonction de la polarité d'une différence de tension apparaissant entre l'élfcctrodê de com-10 mande et son support, caractérisée en ce que tous ces éléments de mémoire sont formés sur un support commun, et en ce qu'elle comprend des organes de liaison permettant d'exciter tous ces éléments de mémoire de façon à les faire passer à un premier état binaire en appliquant une première tension de seuil entre l'élec-15 trode de commande de chaque élément de mémoire et le support, cette tension présentant une polarité telle qu'elle bloque ou inhibe la formation d'un canal conducteur entre les électrodes d'alimentation et de consommation, des dispositifs de sélection connectés aux éléments de mémoire de façon à sélectionner ceux de ces 20 éléments qui doivent être excités ou positionnés à un second état binaire, des organes de connexion permettant d'exciter ou de positionner à ce second état binaire, les éléments de mémoire sélectionnés en leur appliquant' une seconde tension de seuil entre 1*électrode de commande faisant partie de chaque élément et le 25 support, cette seconde tension de seuil ayant une polarité inverse ou opposée à celle de la première tension de seuil, et des organes de liaison destinés à maintenir les électrodes d'alimentation et de consommation des éléments qui ne sont pas sélectionnés à un niveau de tension intermédiaire entre celui du support et la 30 seconde tension de seuil, et un dispositif d'exploration ou d'extraction destiné à appliquer une tension d'exploration entre les électrodes de commande des éléments de mémoire et le support, cette tension d'exploration ayant la même polarité que la seconde tension de seuil mais présentant une amplitude inférieure à celle 35 de cette seconde tension de seuil. 2. Mémoire pour machine à calculer suivant la revendication 1, caractérisée en ce que les éléments dé mémoire sont des transistors à canal de type P, la première tension de seuil ayant une polarité choisie de façon à amener les électrodes de commande des 40 éléments de mémoire à une valeur positive par rapport au support 70 16754 13 2042515 commun. 3. Mémoire pour machine à calculer suivant la revendication 1 ou 2, caractérisée en ce que les éléments de mémoire sont agencés en un réseau de rangées de mots et de colonnes de bits, les 5 éléments de mémoire de chaque rangée de mots ayant leurs électrodes de commande connectées ensemble et les éléments de mémoire de chaque colonne de bits ayant leurs électrodes d'alimentation connectées ensemble et leurs électrodes de consommation connectées ensemble. 10 4-. Mémoire pour machine à calculer suivant la revendication 3, caractérisée en ce que le dispositif de sélection comporte pour chaque colonne-de bits un transistor à effet de champ et à électrode de commande isolée formé sur ce support commun et est agencé de façon à connecter sélectivement au support l'électrode 15 d'alimentation des éléments de mémoire faisant partie de la colonne de bits associée. 5. Mémoire pour machine à calculer suivant la revendication 4, caractérisée en ce que le dispositif de sélection comprend des organes d'adressage destinés à appliquer sélectivement des ten- 20 sions de commande ou d'acheminement aux éléments de mémoire des rangées de mots individuelles. 6. Mémoire pour machine à calculer suivant la revendication 5» caractérisée en ce que les organes d'adressage comprennent des transistors à effet de champ et à électrode de commande isolée 25 formés sur un second support isolé électriquement du support commun, ces transistors étant agencés selon des circuits de commutation de façon à acheminer ou à orienter les tensions de commande vers des rangées de mots sélectionnées. 7. Mémoire pour machine à calculer suivant la revendication 30 6, caractérisée en ce que les circuits de commutation sont connectés de façon à recevoir des tensions de commande ou d'acheminement présentant des niveaux divers convenant bien pour remplir les fonctions d'exploration et d'introduction. 8. Mémoire pour machine à calculer suivant l'une quelcon-35 que des revendications 3 à 7, caractérisée en ce que le dispositif de lecture ou d'exploration comprend un transistor de charge à effet de champ et à électrode de commande isolée pour chaque colonne de bits, ce transistor étant formé sur le support commun et étant agencé de façon à connecter sélectivement les électrodes de consommation des éléments de mémoire cfe la colonne de bits asso-40 ciée à une source de tension.