La présente invention concerne un ensemble mémoire du type mémoire morte électriquement programmable, comportant une matrice Xi de points mémoires, répartis en lignes et en colonnes et constitués par des transistors bipolaires intégrés dans la couche superficielle d'un corps semiconducteur, les collecteurs des transistors de chaque ligne étant reliés entre eux et électriquement isolés des collecteurs des transistors des lignes voisines, et les émetteurs des transistors de chaque colonne étant reliés par un conducteur de surface. Dans le domaine des circuits intégrés semiconducteurs on connaît les ensembles mémoires morte" comportant une matrice XP de conducteurs de lignes et de colonnes isolés les uns des autres, aux croisements desquels sont situés des points mémoires constitués chacun par au moins un élément semiconducteur et dont l'impédance peut prendre deux valeurs nettement différentes0 Certaines mémoires sont programmables par ltutilisabe~r, les in- formations binai-res pouvant ttre inscrites depuis ltextdrieur du bottier contenant la mémoire, soit par la fusion d'un conducteur fusible, soit par le court-circuit d'une Jonction, en des points choisis selon un programme déterminé. fl est à noter que les termes de lignes et de colonnes ne pré#ugent en rien de l'ori#tation des groupes de points mémoires considérés, mi du nombre de points mémoires qu'ils comportent. points mémoires peuvent outre constitués par des ensembles de deux diodes montées en opposition. Ainsi, la mémoire décrite dans le brevet français N0 2 098 369 comporte des points mémoires dont chacun est un ensemble de deux diodes formant une structure analogue à celle d'un transistor dont les jonctions émetteur-base d'une part, collecteur-base d'autre part constituent lesdites deux diodes~ Les collecteurs des transistors d'une ligne sont pris dans une portion de couche superficielle isolée des collecteurs des transistors des lignes voisines au moyen de zones d'isolement diffuses depuis la surface Jusqu'au substrat, qui est de type de conductivité opposé à celui des collecteurs.Les bases et les émetteurs sont diffusés dans ladite couche superficielle, les émetteurs des transistors d'une mOrne colonne étant reliés au moyen d'un conducteur de surface. Une information est inscrite en provoquant par une surtension la formation d'un court-circuit au niveau de l'une des jonctions. Ceci requiert des tensions et des courants élevés car, bien que les diodes mises dos à dos aient une structure de transistor, l'effet transistor 'est pas utilisé. De plus, on sait que deux diodes dos à dos, lorsqutelles sont réalisées sous forme de transistor intégré, forment des élé- ment s actifs parasites, soit avec les régions servant à isoler le transistor, soit avec d'autres transistors lorsqu'ils sont compris dans la munie région isolée. Cette situation se présente notamment lorsque le procédé de réalisation des points mémoires ne comprend pas un dopage, par exemple à l'or, pour diminuer la durée de vie des porteurs dans le matériau semiconducteur. Les éléments actifs parasites sont de type PNP le plus souvent, les deux diodes situées dos à dos formant un transistor NPN dans la plupart des cas. Le transistor parasite PEP formé avec les régions d'isolement n'est pas aussi rapide que le serait la diode qui subsiste après le court-circuit de l'autre, si elle était seule, et il compromet la rapidité de la mémoire. L'autre type de transistor parasite est formé par les bases de deux transistors poin# mémoiroe voisins sur une même ligne et la région de collecteur commune. Si l'un des points mémoires au moins a été programmé, et que en fonctionnement on rende conduc- trisse la diode correspondante, le transistor PNP parasite crée un couplage indésirable entre les deux colonnes. En effet, lorsque la diode correspondant à la Jonction base-émetteur du transistor NPN est court-circuitée, et que l'on fait passer un courant dans la diode base-collecteur, le transistor parasite devient conduc teur. Les transistors parasites PNP ont d'autre part un gain non négligeable et le courant envoyé dans une ligne de la mémoire se retrouve dans une colonne multipliée par ledit gain, de même que le coran envoyé dans une colonne se retrouve dans une ligne, divisé par ce même gain. De ce fait, le courant dans la colonne ou dans la ligne considérée a une valeur mal définie. Ce défaut empoche l'utilisation d'une telle mémoire dans les ensembles de circuits logiques à couplage d'émetteurs ressortant de la technique dite ECL ( de l'anglais emitter coupled logic) mettant en oeuvre des commutations de courants d'intensités faibles et bien définis.Ces mémoires à isolement par zones diffusées exigent en outre une surface de plaquette semiconductrice assez grande en raison des distances dtisolemeet à respecter, notamment entre bases et zones de diffusion d'isolement, en raison des diffusions latérales et en raison des tolérances d'alignement des différentes surfaces diffusées entre elles, et aussi vis-à-vis des ouvertures de contact. La présente invention a notamment pour but de pallier les inconvénients des ensembles mémoires connus mentionnés cidessus et de fournir un ensemble mémoire de grande rapidité, de faible encombrement, utilisable notamment avec les circuits logiques dits ECL, et programmable à l'aide d'impulsions de tension relativement faible. Selon l'invention, l'ensemble mémoire programmable, comportant une matrice fl de points mémoires, répartis en lignes et en colonnes et constitués par des transistors bipolaires intégrés dans la couche superficielle d'un corps semiconducteur, les collecteurs des transistors de chaque ligne étant reliés entre eux et électriquement isolés des collecteurs des transistors des lignes voisines, et les émetteurs des transistors de chaque colonne étant reliés par un conducteur de surface, est remarquable principalement en ce que les jonctions superposées émetteurbase et base-collecteur de chaque transistor ont des surfaces sensiblement identiques, l'émetteur et la base d'un transistor étant limités latéralement par la m & e paroi d'un cordon d'isolement atteignant au moins le collecteur et les parois au moins des cordons étant faites d'un matériau isolant Le matériau isolant, par exemple un oxyde, forme un cordon entourant les bases et les émetteurs et procure ainsi un bon isolement électrique et supprime l'effet des transistors PNP parasites que provoquent les zones diffusées d'isolement. Le cordon d'isolement latéral permet en outre de diminuer la surface occupée par un point mémoire; en effet, la surface utile du point mémoire est déterminée par le cordon isolant, 1' étendue de la diffusion de la base et celle de la diffusion de l'émetteur pouvant déborder dans ledit cordon isolant; au contraire, dans les dispositifs connus 1' étendue de la région de base est plus importante que celle de la région d'émetteur, il y a lieu de pré- voir une distance minimale entre la base et une zone dtisolement, et les tolérances d'alignement des plages de diffusion obligent à augmenter encore les écartements et les dimensions. La mise en mémoire d'une information est obtenue en mettant en court-circuit une Jonction au point voulu. Le courtcircuit consiste en une destruction de la jonction provoquée par l'application d'une énergie suffisante en mettant à profit l'effet transistor. Les surfaces des jonctions émetteur-base et base-collecteur étant sensiblement identiques, le transistor qui constitue chaque point mémoire a un gain en inverse relativement élevé. De ce fait, la tension en inverse à appliquer entre émetteur et collecteur pour mettre en court-circuit une des deux Jonctions, en l'occurrence la jonction émetteur-base, est une tension de claquage BVECO (tension de claquage entre émetteur et collecteur dans le montre inversé avec la base en l'air) nettement Inférieure à la tension qui est la somme de la tension de claquage 3VETO (tension de claquage de la Jonction émetteurbase) et de la chute de tension en direct de la Jonction collecteur-base, alors que ces tensions sont sensiblement les mimes si le transistor n'a pas de gain appréciable, ce qui est le cas pour certaines mémoires mortes programmables connues dans lesquelles on a utilisé une diffusion d'or pour tenter de pallier le manque de rapidité, avec pour conséquence une diminution radicale du gain du transistor PNP parasite, mais aussi du gain en inverse du transistor EPN. Les collecteurs des transistors d'une même ligne sont avantageusement reliés entre eux au moyen d'une portion de couche enterrée fortement dopée, localisée en partie sous ces collecteurs et reliée à un conducteur de surface par une ou plusieurs zones diffusées, fortement dopées, dites puits de collecteur, iso lées des bases et des émetteurs par une dérivation du cordon isolant les transistors. Dans une autre forme de réalisation, les transistors sont intégrés isolément, chaque transistor étant isolé des autres transistors par des cordons isolants, chaque collecteur étant relié à un puits de collecteur particulier par une portion de couche enterrée fortement dopée. Les puits de collecteur des transistors d'une mtme ligne sont dans ce cas reliés entre eux par un conducteur de surface, isolé des conducteurs de colonne. Les cordons isolants qui limitent notamment l'étendue des régions de bases et d'émetteurs sont avantageusement des cordons formés entièrement d'oxyde, notamment d'oxyde de silicium, obtenus par exemple par décapage de gorges de profondeur adéquate et par oxydation du matériati de la couche superficielle du corps semiconducteur, à l'endroit de ces gorges. Il est possible égale- ment de creuser des gorges dont le fond et les parois au moins sont tapissés d'un matériau isolant et qui sont éventuellement ensuite remplies d'un autre matériau, isolant ou non, par exemple du silicium polycristallin. Le procédé de réalisation du dispositif selon l'invention utilise par ailleurs les techniques habituelles de fabrication de dispositifs semiconducteurs et notamment les techniques d' épitaxie, diffusion, implantation ionique, masquage, photogravure, dépit notamment. Pour la réalisation de cordons isolants, on utilise les techniques permettant d'obtenir les profondeurs et les propriétés d'isolement et de fiabilité nécessaires, par exemple les techni- ques auxquelles il est fait appel pour l'isolement latéral par oxyde des circuits intdgrés. La description qui va suivre en regard des dessins annexés fera bien comprendre comment l'invention peut titre réalisée. La figure 1 est un sohdma d'une matrice XX de mémoire morte programmable selon l'invention. La figure 2 est une coupe schématique transversale, selon la ligne li de la figure 3, d'un transistor point mémoire selon l'invention, et d'un puits de collecteurs qui en est voisin. La figure 3 est une vue schématique en plan d'une partie de matrice mémoire dont les points mémoires sont conformes à la coupe sehématique de la figure 2. La figure 4 est une coupe schématique partielle de deux transistors points mémoires d'un dispositif selon l'insentions dans une autre forme de réalisation0 La figure 5 est une coupe schématique partielle d'un tran sistor point mémoire selon l'invention, dans une autre forme de réalisation, avec un puits de collecteur voisin du transistor. Il est à noter que, sur les coupes des figures 2, 4, 5 les proportions n'ont pas été respectées, des dimensions surtout en épaisseur, ayant été fortement exagérées, afin de rendre les figures plus claires. La figure 1 représente un schéma de matrice mémoire ZE. La mémoire comprend plusieurs lignes de conducteurs X1X2 etc.. et plusieurs colonnes de conducteurs Y1Y2 etc... isolés les uns des autres. A chaque intersection, une structure N/P/IT compor- tant deux Jonctions montées dos à dos, relie la colonne et la ligne considérées0 Une information binaire, 0 ou 1 est mise en mémoire en réalisant ou non un court-circuit d'une des deux Jonctions, à l'intersection voulue, par exemple le court-circuit Q de la jonction émetteur-base au point mémoire X1-X3. Chaque structure N/P/N constitue un transistor, les émet- teurs sont connectés aux conducteurs de colonnes, les collecteurs sont connectés aux conducteurs de lignes et les bases ne sont pas connectées. La coupe schématique de la figure 2 est celle d'un transis- tor point mémoire constituant la structure N/P/N d'une intersec- tion entre un conducteur X et un conducteur Y dans un ensemble mémoire selon l'invention. La mémoire est réalisée sur une plaquette substrat 1, de silicium de type P par exemple, sur laquelle est une couche épitaxiale 2 de type N et une couche mince isolante 3. La couche 2 est compartimentée au moyen de cordons isolants 17, obtenus par exemple par creusage et oxydation du silicium. Les collec- teurs des transistors points mémoires sont constitués par des portions lia, llb**e de la couche 2 comprises dans des caissons formés par les cordons 17 et le substrat 1.Les collecteurs des transistors d'une même ligne sont reliés entre eux par une couche enterrée 15 fortement dopée, localisée en forme de bande, et sont reliés en bout de litre à un conducteur de surface 19 par ltin- termédiaire d'un puits de collecteur formé d'une portion 16 de couche 2 comprise dans un autre caisson et d'une zone de contact 20 fortement dopée. Pour diminuer la résistance série représentée par la liaison entre les collecteurs, ces derniers sont avantageusement reliés aux conducteurs de lignes, non seulement en bout de ligne, mais également en quelques points intermédiaires de la ligne0 Les bases des transistors points mémoires sont constituées par des portions 14a, 14b... d'une couche intermédiaire localisée, de type P, ces portions étant comprises dans les premiers caissons et limités par les cordons 17.Les émetteurs des transistors points mémoires sont constitues par les portions 15a, 15be d'une couche superficielWe localisée, fortement dopée de type N, ces portions étant également comprises dans les mêmes caissons et limitées par les cordons 17 aux mOrnes dimensions que les bases.Les émetteurs des transistors d'une même colonne sont reliés entre eux par un conducteur de surface 18a, 18b, Les conducteurs 18 ont une orientation perpendiculaire à celle des couches 13, comme il apparat sur la vue en plan de la figure 3 où apparaissent partiellement d'autres portions 25a, 25b de couche superficielle formant émetteurs des transistors voisins des précédents, ainsi que le contour d'une autre couche enterrée 23, parallèle à la couche 13 et reliée à un conducteur 29 par une zone fortement dopée 26. Entre un conducteur de colonne 18 et une couche 13 reliée à un conducteur d'extrémité de ligne, se trouve ainsi deux jonctions opposées l'une à l'autre, une jonction émetteur-base entre les zones 15 et 14, et une Jonction base-collecteur entre les zones 14 et 11. La mise en mémoire des informations est obtenue en appliquant une impulsion de courant, sous une tension suffisante, polarisant en inverse la jonction base-dmetteur à chaque point mémoire déterminé par le programme à inscrire0 En chacun de ces points la Jonction base-émetteur est détruite et le circuit entre ligne et colonne y est fermé par une simple diode qui est la jonction base-collecteur subsistant en ce point. La matrice de points mémoires qui vient d'ttre décrite peut être réalisée par exemple à partir d'une plaquette 1 de silicium de type de conductivité P, sur laquelle on effectue un dép8t localisé par prédiffusion d'arsenic ou d'antimoine selon le tracé des bandes 13 correspondant aux lignes. Une couche épitaxiale 2 dopée à l'arsenic est ensuite déposée sur une épaisseur de 1,4hum. On protège les surfaces de transistors et de zones de contact 16 au moyen d'un masque adéquat et on protide au décapage des gorges Jusqu'à une profondeur de 11 ordre des 2/3 de l'dpais- seur de la couche 2. On garnit alors les gorges ainsi creusées par une oxydation profonde qui provoque le remplissage des gorges et atteint en mOrne temps le substrat 1. Par les procédés habituels de masquage et photogravure on crée, en diffusant localement du bore jusqu'à une profondeur inférieure ou égale à 0,5juni, les bases de transistors 14 dopées à la concentration d'environ 1019 atomes par cm3 ; en diffusant localement du phosphore on crée également des zones de contact de collecteur 16 dopées à la concentration de 1020 atomes par cm3, et en diffusant de l'arsenic, les émetteurs de transistors 15 ayant une concentration de 5ego20 atomes par cm3 et une profondeur inférieure ou égale à 0,3jum. Après élimination de l'oxyde pouvant subsister sur les émetteurs et les zones de contact de collecteurs, les conducteurs d'nluminium-18 sont déposés par évaporation sous vide et photogravure. Outre la matrice de points mémoires, le dispositif comporte des moyens de décodage, de lecture et de programmation, L'ensemble est finalement mis sous bottier selon les procédés habituels. La programmation de la mémoire ainsi réalisée est obtenue en appliquant par exemple des impulsions de l'ordre de 100 XA sous 7 volts pendant quelques microsecondes, dans le cas de 2 points mémoires d'une surface de 200##m par exemple. La coupe schématique de la figure 4 représente deux transistors voisins sur une même ligne, dans une autre forme de réalisation de la mémoire. La matrice mémoire est rgalisés sur un substrat 31 de type P sur lequel a été déposée une couche dpitas le 32 de type P également. Les bases sont constituées par des portions 33 de la couche 32 et les émetteurs sont des régions 34 diffusées dans les régions 33. Les collecteurs sont constitués par des zones enterrées 35 reliées à un conducteur de surface 36 par des puits de collecteurs 37 diffusés profondément.Les transistors sont isolés les uns des autres par des cordons isolants 30 qui les entourent complètement, et les transistors sont traversés par des cordons isolants 38 qui isolent chaque puits de collecteur de 11 émetteur correspondant, les jonctions émetteurbase et base-collecteur étant ainsi limitées à des surfaces identiques. Des conducteurs de surface 39 relient entre eux les émetteurs d'une mtme colonne. Cette disposition nécessite deux couches de conducteurs de surface isolées l'une de l'autre aux intersections entre lignes et colonnes mais assure une moindre nosis- tance série dans les lignes de collecteurs. La coupe schématique de la figure 5 représente un transistor d'une matrice mémoire dont 1. isolement latéral notamment est obtenu par un procédé différent des précédents. La matrice mémoire est réalisée sur un substrat 41 de silicium de type P sur lequel a été déposée une couche épitaxiale 45 de type g et une couche épitaxiale 42 de type P. Les bases sont constituées par des portions 46 de la couche 42 et les émetteurs sont des régions 44 diffusées dans les régions 43. Les collecteurs sont constitués par des parties de couche 45 et sont reliés à un conducteur de surface 40 par des puits de collecteur diffusés 47.Les transis- tors sont isolés les uns des autres par des cordons 48 dont les parois 49 sont faites d'un matériau isolant, par exemple un oxyde de silicium, et dont le volume est rempli d'un matériau compatible avec celui du substrat et des couches épitaxiales, par exemple du Silicium polycristallin. Des parties de cordons isolants 43, moins profondes que les parties de cordons isolant les transistors, séparent les puits collecteurs des émetteurs et des bases, et limitent à des aires identiques les Jonctions émetteur-base et base-collecteur. Il va de soi que l'invention n'est pas limitée aux exemple#s de réalisation décrits ci-dessus, les moyens d'isolement, les con nexions entre les collecteurs des transistors d'une même ligne, les moyens de création de régions et de zones de types de conductivité déterminés, peuvent notamment faire appel aux techniques utilisées habituellement dans le domaine des semiconducteurs. - REVESDICA~IONS- 1.- Ensemble mémoire programmable comportant une matrice XY de points mémoires répartis en lignes et en colonnes et constitués par des transistors bipolaires intégrés dans la couche superficielle d'un corps semiconducteur, les collecteurs des transistors de chaque ligne étant reliés entre eux et électrique- ment isolés des collecteurs des transistors des lignes voisines, et les émetteurs des transistors de chaque colonne étant reliés par un conducteur de surface, caractérisé en ce que les jonctions superposées émetteur-base et base-collecteur de chaque transistor ont des surfaces sensiblement identiques, l'émetteur et la base d'un transistor étant limités latéralement par la même paroi d'un cordon d'isolement atteignant au moins le collecteur et les parois au moins des cordons étant faites d'un matériau isolant. 2.- Ensemble mémoire programmable selon la revendication 1, caractérisé en ce que ledit matériau isolant est un oxyde du matériau dudit corps semiconducteur, les cordons étant obtenus par creusage et oxydation. 3.- Ensemble mémoire programmable selon la revendication 1, caractérisé en ce que lesdits cordons comportent les parois et un fond de matériau isolant et sont remplis d'un autre matériau. 4.- Ensemble mémoire programmable selon la revendication 3, caractérisé en ce que lesdits cordons sont en silicium polycristallin, ledit corps semiconducteur étant en silicium monocristallin et les parois au moins des cordons étant en oxyde de silicium. 5.- Ensemble mémoire programmable selon l'une des revendications 1 à 4, caractérisé en ce que des collecteurs de transistors d'une mdme ligne seront reliés entre eux par une couche enterrée localisée et fortement dopée, s'étendant entre autre sous les bases des tranSistors et passant sous les cordons d'isolement, lesdits collecteurs étant reliés à Tul conducteur de surface par une zone diffusée profonde. 6.- Ensemble mémoire programmable selon l'une des revendications 1 à 4, caractérisé en ce que chaque transistor comporte un puits de collecteur isolé de la base et de l'émetteur par une dérivation de cordon d'isolement, les puits étant reliés entre eux par un conducteur de surface. 7.- Ensemble mémoire programmable selon l'une des revendications 1 à 6, caractérisé en ce que les bases des transistors sont constituées par des portions d'une couche épitaxiale, les émetteurs étant des zones diffusées occupant la partie superficielle desdites portions. 8.- Ensemble mémoire programmable selon l'une des revendications 1 à 6, caractérisé en ce que les bases et les émetteurs des transistors sont des régions diffusées à partir de la surface supérieure du corps semiconducteur.