z 2037245 La présente invention concerne les réseaux de communication et plus particulièrement les réseaux de coiamunication par satellites synchrones ou non synchrones, par exemple par satellites à altitude moyenne et satellites quasi-synchrones . 5 Dans le brevet n° 1489724 de la demanderesse,on a décrit de façon complète un arrangement pour la compensation du retard,particulièrement utile pour le transfert instantané d'informations à partir d'un satellite visible par deux stations terrestres,vers un second satellite visible des deux stations terrestres, sans perte de temps ou perte des données. La demande de brevet mentionnée 10 ci-dessus décrit les diverses techniques de transfert comprenant le transfert retardé, le transfert rapide et le transfert instantané, et fait ressortir que le transfert instantané constitue la meilleure forme de technique de transfert pour les transmissions de données à grande vitesse. Cette demande de brevet expose également les problèmes qu'on a dû résoudre pour permettre le transfert 15 instantané et un arrangement pour la compensation du retard qui solutionne ces prolalèmes et permet la mise en oeuvre du transfert instantané. La mise en eeuvre décrite dans cette demande de brevet est appelée "technique de mesure de distances", dans laquelle m flot de données doté d'une fréquence relativement élevée est appliqué à un registre d'échantillonnage avant d'Stre relié à une ligne à 20 retard à commande digitale, dont les signaux de sortie sont transmis à un satellite . Le satellite renvoie ce flot de données à la station terminale par l'intermédiaire d'un récepteur de contrôle. Les données,à la soiyfcie du registre d'échantillonnagessont comparées avec les données transmises et quand les données échantillonnées et les données transmises sont égales, l'équipement de mesure de 25 distance est mis en action. L'équipement de mesure de distance poursuit alors son fonctionnement jusqu'au moment où les mêmes données échantillonnées sont reçues du récepteur de contrôle; le comptage résultant est divisé par deux et un signal de commande digital est envoyé à la ligne à retard dans la voie de transmission et à une ligne à retard à commande digitale dans le récepteur 30 principal de la station terminale, de manière à établir des liaisons ascendante et descendante égales et constantes entre la station terminale et le satellite. Une autre station terminale, visible du satellite comme la première station terminale, comporte le même équipement de mesure de distance et assure le réglage d'un dispositif de compensation de retard identique,de sorte que le par-35 cours de point à point entre les deux stations terminales est réglé de façon appropriée en fonction de l'information de distance entre les stations terminales respectives et les satellites visibles. L'équipement de mesure de distance est commandé selon une fréquence donnée et ainsi,dans les limites de cette cadence assure un parcours de liaison ascendante et descendante constant 40 entre les stations terminales et le satellite. La duplication de l'équipement 70 10485 2 2037245 de mesure de distance et des lignes de transmission à commande digitale pour les parcours d'émission et de réception dans les deux stations terminales, permet un transfert instantané entre le premier satellite visible et un se cond satellite simultanément visible. Cette compensation de retard du type à me-5 sure de distance maintient à une valeur constante et égale les longueurs de parcours des liaisons ascendante et descendante entre chacun des satellites simultanément visibles, indépendante du déplacement du satellite et de l'effet Dop-pler, dans les limites de la fréquence de fonctionnement de l'équipement de mesure de distance. Par suite de la fréquence de l'équipement de mesure de dis-10 tance, on ne peut prétendre que les longueurs de parcours sont continuellement ajustées en fonction du déplacement du satellite, pas plus que les liaisons ascendante et descendante ne sont maintenues constantes, égales en longueur, et indépendantes du déplacement du satellite et de l'effet Doppler. La présente invention a pour objet de prévoir un ensemble de communica* 15 tion par satellite utilisant la compensation du retard dans la transmission des données, doté d'un fonctionnement réellement continu. Un autre objet de la présente invention consiste à .prévoir, dans un ensemble de communication par satellite, une compensation du retard dans la transmission des données ,maintenant constantes et égales,de façon continue, les 20 liaisors ascendante et descendante entre une station terrestre et un satellite en compensant le déplacement du satellite et l'effet Doppler. Un autre objet de la présente invention est de prévoir un ensemble de communication par satellite, utilisant la compensation du retard de transmission des données, permettant de maintenir à une longueur égale et constante les liai-25 sons ascendante et descendante entre la station terminale terrestre et le satellite, ledit ensemble, quand il est utilisé dans une série de stations terrestres, permettant de contrôler les longueurs des parcours de transmission et de réception afin de permettre l'accès multiple, à répartition dans le temps, au satellite par les différentes stations terminales terrestres. 30 Un autre objet de la présente invention est de prévoir un ensemble de communication par satellite utilisant des dispositifs doublés de compensation du retard de transmission des données pour station terrestre afin de faciliter le transfert instantané d'un satellite à un autre satellite. Un autre objet de l'invention est de prévoir un ensemble de communication 35 par satellite comprenant un équipement de compensation de retard de transmission des données dans au moins deux stations terrestres simultanément visibles par un premier satellite, pour permettre à chacune de ces stations terminales de disposer de liaisons ascendante et descendante de longueur constante et égale. Des équipements doublés de compensation de retard de transmission des données, dans 40 chacune des stations terminales, assurent a chacune de celles-ci des longueurs 70 10485 2037245 3 de liaisons ascendante et descendante égales et constantes avec un second satellite visible par chacune afin de permettre le transfert instantané du premier satellite visible au second satellite simultanément visible. Suivant l'une des caractéristiques de l'invention, il est prévu un ensemble 5 de communication par satellite comprenant au moins un premier satellite et au moins une première station terminale en liaison avec le premier satellite, établissant au moins un premier parcours de communication entre ladite première station terminale et le premier satellite ; la première station terminale comprend une première source engendrant un premier flot de bits de données digita-10 les, des premiers moyens reliés à la première source, capables de commanderla relation de temps du premier flot transmis au premier satellite, des seconds moyens couplés à la première source, capables de commander les rapports de temps du premier flot,et des troisièmes moyens couplés aux seconds moyens, aux premiers moyens et au premier satellite, sensibles au premier flot provenant des seconds 15 moyens et au premier flctreçu du premier satellite pour commander les premier et second moyens afin de maintenir à une valeur constante la longueur du premier parcours de liaison. Suivant une autre caractéristique de l'invention, il est prévu un ensemble de communication par satellite comprenant de plus, dans la première station ter-20 minale mentionnée ci-dessus, des quatrièmes moyens reliés au premier satellite, établissant ion second parcours de communication entre le premier satellite et la première station terminale pour un second flot de bits de données digitales, et des cinquièmes moyens couplés aux quatrièmes moyens et aux troisièmes moyens sensibles aux signaux de sortie des troisièmes moyens pour commander les rapports 25 de temps du second flot à la sortie des cinquièmes moyens pour maintenir la longueur des seconds parcours de communication constante et égale à la longueur du premier parcours de communication. Suivant une autre caractéristique de l'invention, il est prévu tin temporisateur à retard variable incorporé dans l'ensemble de communication par satel-30 lite comprenant une première source de flot de bits de données digitales, un moyen temporisateur digital à retard variable relié à la première source, une seconde source de flot de données présentant des rapports de temps différents par rapport au flot de données à la sortie de la première source, et des moyens autocorrélateurs digitaux-analogiques, reliés aux moyens temporisateurs et à la 35 seconde source, sensibles au flot de données provenant à la £ois des moyens temporisateurs et de la seconde source, pour commander le retard des moyens temporisateurs afin de maintenir le flot de données provenant des moyens temporisateurs^ en coïncidence dans le temps avec le flot de données provenant de la seconde sour7 Les objets et caractéristiques de la présente invention apparaîtront plus 40 clairement à la lecture do la description suivante d'exemples de réalisations, 70 10485 2037245 h ladite description étant faite en. relation, avec les dessins annexés dans lesquels : La figure 1 représente le schéma de principe d'un réseau de communication par satellite comprenant l'arrangement de compensation du retard de transmission 5 des données conçu selon les principes de la présente invention. La figure 2 est un schéma de principe sous forme de bloc du sous-ensemble de commande de retard de la figure 1. La figure 3 est un graphique de temps illustrant le fonctionnement des temporisateurs à retard fixe de la figure 2. 10 La figure 4 représente les tableaux de Boole relatifs à une porte ET, une porte OU exclusive et une porte OU exclusive négative susceptibles d'être utilisées dans le multiplicateur digital de la figure 2, La figure 5 est un graphique comparant la fonction d'auto-corrélation pouvant être obtenue avec un multiplicateur digital à porte ET et un multiplica-15 teur digital à porte OU exclusive négative dans le sous-ensenible de la figure 2. La figure 6 est une courbe illustrant la caractéristique de commande du sous-ensemble de commande de retard de la figure 2. La figure 7 représente le schéma de principe du générateur de base de temps de synchronisation de la figure 1. 20 La figure 8 représente le schéma de principe du sous-ensenible de mémoire intermédiaire de la figure 1, selon les principes de la présente invention. La figure 9 représente le code utilisé pour identifier et indiquer la fonction des signaux logiques des figures 8, 10, 13A-13J et 14B~14F« La figure 10 représente le schéma de principe de la source de commande 25 statique de la figure 8. La figure 11 illustre les symboles utilisés dans les schémas logiques des figures 13. La figure 12 représente schématiquement la disposition des figures 13 pour constituer le circuit logique du sous-ensenible de mémoire intermédiaire de la 30 figure 8. Les figures 13A à placées selon la figure 12, représentent le circuit logique du sous-ensenible de mémoire intermédiaire de la figure 8 et ; Les figures l4A h l4F sont des programmes montrant le fonctionnement du circuit logique des figures 13A à 13J. 35 La description du dispositif de compensation du retard de transmission des données, ou équipement tampon pour données,qui suit, utilise des valeurs numériques pour certaines fréquences, périodes et retard utilisés dans l'équipement. On comprendra que ces valeurs spécifiques ne sont données qu'à titre d'exemple et peuvent être modifiées de façon appropriée pour se conformer aux spécifi-40 cations d'autres équipements, lorsqu'on utilise les techniques prévues selon la présente invention. 70 10485 c 2037245 5 Se référant à la figure 1, il est représenté un ensemble de communication par satellite conçu selon les principes de la présente invention. L'ensemble comprend : la station terminale 1 qui est en liaison avec la station terminale 3 par l'intermédiaire du satellite 2. Le satellite 2 est un satellite répéteur. 5 Chacune des stations terminales 1 et 3 comprend lo dispositif de compensation de retard selon l'invention et elles maintiennent, indépendamment l'une de l'autre, les liaisons ascendante et descendante avec le satellite 2 à une longueur égale, indépendantes du déplacement du satellite et de l'effet Doppler. Une série de stations terminales terrestres, par exemple les stations terndna-10 les 1, 3 et 5 comprenant chacune le dispositif de compensation de retard selon' l'invention, commandent la transmission et la réception des signaux de manière que les stations terrestres puissent disposer d'un accès multiple à répartition dans le temps au satellite 2, les liaisons ascendantes et les liaisons descendantes entre les diverses stations terminales étant commandées indépendamment 15 par le dispositif de compensation de retard compris dans ces stations terminales, En doublant dans chacune des stations terminales 1.. 3 et 5 le dispositif de compensation de retard, il est possible d'obtenir un transfert de liaison instantané du satellite 2 vers le satellite 4. simultanément visibles.* à la suite de quoi le dispositif de compensation de retard maintient respective-20 ment les liaisons ascendantes et les liaisons descendantes du satellite 4 avec les diverses stations terminales, égales et constantes aux liaisons ascendantes et aux liaisons descendantes correspondantes entre ces stations terminales et le satellite 2 juste avant le transfert ; après ce transfert,le dispositif de retard maintient les liaisons ascendantes et les liaisons descen-25 danteSj entre les divers stations terminales et le satellite 4, constantes et égales quel que soit le déplacement du satellite 4 et l'effet Doppler qui résulte de ce déplacement. Dès que le transfert au satellite 4 a été réalisé, les diverses stations terminales peuvent être commandées pour disposer de l'accès multiple à répartition dans le temps au satellite 4. 30 On va maintenant considérer la station terminale 1„ La source 6 engendre un flot de données à 50 KB/S (kilobits par seconde) transmettant des informations, qui est envoyé par l'intermédiaire du commutateur 7* dans la position illustrée, au temporisateur à retard variable 8. Le temporisateur 8 comprend un sous-ensemble de mémoire intermédiaire 9 couplé à la source 6. La sortie du 35 sous-ensemble 9 est reliée à l'émetteur modulateur 10 pour transmettre le flot de données au satellite 2 par l'intermédiaire de l'antenne 11 à fréquence porteuse Pl. Le signal de sortie de la.source 6 est également transmis à l'équipement séparateur de données 12 qui comprend le sous-ensemble de mémoire intermédiaire 13 et le sous-ensemble de commande de retard 14. Le signal transmis par 40 1 ' émetteur 10 au satellite 2 est renvoyé par ce dernier, à une fréquence porteuse F2, au récepteur-démodulateur de contrôle 15, dont la sortie est reliée au sous-ensemble 14 70 10485 6 2037245 Le sous-ensemble 14 est en fait un auto-corrélateur qui engendre un signal de commande de retard destiné à être' transmis aux sous-ensembles 9 et 13 pour régler le retard de ceux-ci de manière opposée afin de maintenir à une valeur constante la longueur de la liaison ascendante entre la station terminale 1 et le satellite 2, et indépendante du déplacement du satellite et de l'effet Doppler. Le trafic transmis par la station terminale 3 à travers le satellite 2 est transmis par l'intermédiaire de celui-ci à une fréquence porteuse F4 -et il est reçu par l'intermédiaire de l'antenne 11 couplée au récepteur-démodulateur de trafic 16 dont la sortie est reliée au sous-ensemble de mémai^ intermédiaire 17. Le signal de sortie de commande de retard C** SOlÂkJ—Oiit-V Vu. l4 est envoyé aux sous-ensembles 9 et 17 pour maintenir la longueur de la liaison descendante entre le satellite 2 et la station terminale 1 constante et égale à la liaison ascendante entre la station terminale 1 et le satellite 2. Il convient de noter à ce point que le sous-ensemble 14- commande le re-barâ de^. sous-ensembles 9 et 17 de manière opposée à la commande de retard du sens** ensemble 13 de manière à maintenir égales et constantes la liaison ascendante et la liaison descendante entre la station terminale 1 et le satellite 2S ces liaisons restant indépendantes du déplacement de satellite et de l'effet Doppler qui en résulte. Le signal de sortie du sous-ensemble 17 est fourni par-l'intermédiaire du commutateur 18, dans les positions illustrées, au dispositif utilisateur 19, afin de reconstituer et d'utiliser les informations transmises par la station terminale 3. L'élément important du dispositif de compensation de retard conçu selon les principes de l'invention est l'équipement séparateur de données 12 qui aligne dynamiquement deux flots de données binaires identiques de 50 KB/S, l'un reçu de la source 6 et l'autre reçu du récepteur 15 à plus ou moins cinq pour cent de largeur de bit. Les signaux de commande de retard égaux et opposés engendrés par le sous-ensemble 14 de l'équipement 12, commandent les sous-ensembles 9 et 17 de manière égale et opposée à la coffimrJ;;-\: ^ vU-r -du sous-ensemble 13 de manière de maintenir la liaison ascendante et descendante entre la station terminale 1 et le satellite 2 égale et constante. Suivant les principes de la présente invention, on veut que : t^ + t = co:..-t^nte = T (l) t^ étant le retard introduit par les sous-ensembles 9 ou 17, t étant le retard de parcours aller entre la station terminale 1 et le satellite 2. Ceci doit être vérifié quelle que soit la valeur de t et en conséquence il faut que t± + dt + t + dt = T (la) où d est un changement d'incrément. Il est donc évident que : dt^ - -dt (2) le sous-ensemble de commande l4 maintient la relation suivante : BAD ORIGINAL 70 10485 2037245 7 tç + dtg = + dt^ + 2t + 2dt (3) où tQ est le retard introduit par le sous-ensenible 13 tQ » t^ + 2t (condition initiale) Ainsi, 5 dtQ= dt^ + 2dt (4) Si l'on introduit l'équation (2) dans l'équation (4) dtQ = dt Ainsi, pour satisfaire les équations (l) et (la) dtQ = dt = -dtx (5) 10 II est évident que la valeur de T est donnée par T = t + t, . " (6) max 1 min N ' La valeur de tQ est dérivée de t_ = T + t (7) 0 max max Ainsi qu'il est indiqué ci-dessus, la relation de l'équation 1 est mainte-15 nue par cet équipement pour la liaison ascendante et descendante si dtQ = dt = -dt^. Autrement dit, en décalant le retard des sous-équipements 9 et 17 d'une valeur égale et opposée au décalage du retard dans le sous-équipement 13, il est possible de maintenir une longueur de parcours de signal fixé. Il est évident que la possibilité de variation de retard des équipements secondaires S, 20 13 et 17 doit être au moins égale à la variation maximale de t.De plus, la valeur dp T telle qu'elle est donnéi- par l'équation (6) ci-dessus définit complètement T, en ce que t^ = 180 microsecondes pour le- sous-ensemble de mémoire intermédiaire utilisé dans cet exemple d'utilisation de l'équipement selon l'invention. Cette relation établit la valeur minimale d'un signal de 25 retard T déterminé pour un trajet simple pour un ensemble. A titre d'exemple particulier illustrant les .valeurs des retards requis des divers sous-ensembles de mémoire secondaire S, 13 et 17, on considérera le cas d'un satellite quasi-synchrone. Dans ce cas, "b œ = 130,0 millisecondes ; t . = 113,4 millisecondes ; et t. . = 0,180 millisecondes. Par conséquent, min 1min 30 en utilisant l'équation (6) T = 133,18 millisecondes. En utilisant l'équation (7) tQmax = 133*18 + 133,0 = 266,18 millisecondes. De même, dt = dt^ = -dt^ = 39,6 millisecondes, max. Pour obtenir un fonctionnement correct, il est nécessaire que deux signaux de fréquence soient fournis à chacun des sous ensembles S, 13 et 17, c'est-à-35 dire un signal de référence de deux mégahertz et un signal d'enregistrement de 50 kilohertz. Dans chacun des sous-ensembles, 9 et 13 et 17, le signal de 50 kilohertz est utilisé pour enregistrer les données dans le sous-ensemble et le signal de deux mégahertz est utilisé pour établir l'incrément de variation de retard de 0,5 microsecondes et la référence de retard absolu pour 40 l'équipement 12. Le signal de 2 mégahertz pour les sous-ensenibles 9, 13 et 17 70 10485 8 2037245 est extrait du flot de données de sortie de trafic de la source 6 du générateur 20. Les signaux d'enregistrement de 50 kilohertz pour les sous-ensembles de mémoire intermédiaire 9 et 13 proviennent également du flot de données de la source 6 dans le générateur 20. Cependant, le signal d'enregistrement de 50 ki-5 lohertz pour le sous-ensemble 17 provient de la sortie relative du flot de données du récepteur 16 dans le générateur 21 /De cette manière, le sous-ensemble 1? est capable d'enregistrer à la fréquence décalée par effet Doppler et d'effectuer la lecture à me fréquence qui comprend les corrections appropriées pour les variations de distance du satellite et de fréquence dtfes/son mouvement. 10 La précision de retard nécessaire est + 1 microsecondes. Du fait qu'un retard de référence d'environ 250 millisecondes doit être établi et que + 1 microseconde représente + 1 partie dans 250 x 10^ microsecondes, il est souhaitable que les données de sortie de trafic utilisées pour extraire le signal de 2 mégahertz Jj. de la source 6 présente une précision absolue de + 5 aartltedans 250 x 10 ou g 15 +2 dans 10 . Un signal synchrone de 2 mégahertz peut être extrait du signal de données de 50 kilohertz provenant de la source 6 en utilisant des techniques de calage en phase suivant lesquelles un oscillateur commandé par me tension de 2 mégahertz est calé en phase sur les données de 50 kilohertz par les signaux de commande engendrés par une comparaison de phase de 50 kilohertz ainsi qu'il 20 sera décrit plus en détail ci-dessous en référence à la figure 7. Les équipements secondaires 9» 13 et 1J sont pratiquement identiques et leur schéma de principe est représenté à la figure 8 et décrit en détail ci-dessous- Cependant, il convient de noter que le sous-ensemble doit satisfaire aux conditions ci-après. 25 Dans les sous-ensembles 9 et 17, t1maT = 39,6 + 0,l8 = 39,78 millisecondes et t^min = 0,18 millisecondes, tandis que dans le sous-ensemble 13, t = 266,18 millisecondes et t , = 226,58 millisecondes. Les sous-ensembles omax omin 9 et 17 sont identiques au sous-ensemble 13 aux exceptions suivantes. Le sous-30 ensemble 13 doit avoir une mémoire à noyau magnétique 22 (figure 8) d'une capacité de 2048 mots alors qu'une capacité de 256 mots suffit pour les sous-ensembles 9 et 17. Le nombre des bits par mot demeure le même, de sorte que les mémoires intermédiaires 23 et 24 et les circuits logiques de commande 25 restent essentiellement identiques. Les seules modifications résident dans le compteur 35 d'incrément de retard initial 26 et les enregistreurs d'adresse 27 et 28 pour l'équipement secondaire 13. Pour obtenir des retards initiaux de 226 à 267 microsecondes, le compteur 26 nécessite trois étages supplémentaires. Ceci augmente la variation de retard initial de 40 à 320 millisecondes, couvrant ainsi la plage voulue. Les enregistreurs d'adresse 27 et 28 nécessitent l'adjonction" 40 de trois étages supplémentaires pour accommoder la capacité de 2048 mots. Les 70 10485 9 2037245 sous-ensembles 9 et 17 peuvent partager en commun des compteurs à retard et des circuits d'enregistreurs d'adresse. Le sous-ensemble de commande 14 comporte une sortie de commande de retard pour augmenter ou diminuer le retard par fractions de 0,5 microseconde et il est 5 utilisé pour commander les trois sous-ensembles de mémoire intermédiaire 9» 13 et 17. En vue de la conformité avec le concept opérationnel de la présente invention , quand t est positif, dt sera positif , ce qui ajoute un retard dans le sous-ensemble à mémoire 13- et dt^ sera négatif*ce qui soustrait un retard dans les équipements secondaires 9 et 17. 10 La station terminale 3 comprend les mêmes éléments constituants que ceux décrits ci-dessus pour la station terminale 1. La source 6a fournit m flot de^ données de 50 KB/S, transmettant des informations, qui est transmis par l'intermédiaire du commutateur 7a, dans la position représentée figure 1, à l'équipement 8a et, de là, à l'émetteur-modulateur 10a en vue de la transmission par 15 l'antenne lia au satellite 2 à une fréquence porteuse de 53* Le satellite 2 retransmet ce flot de données, en vue de contrôler le démodulateur-récepteur 15a, à une fréquence porteuse F4 et également au récepteur 16. de la station terminale 1 pour établir une partie de la liaison bilatérale entre la station terminale 3 et la station terminale 1 par l'intermédiaire du satellite 2. L'autre partie 20 de liaison bilatérale est constituée par le démodulateur-récepteur de trafic 16a dans la station terminale 3 Qui reçoit le flot de données de l'émetteur 10 de la station terminale 1 par l'intermédiaire du satellite 2 qui retransmet ce flot de données à une fréquence porteuse F2 par l'intermédiaire de l'équipement 8a et du commutateur 18a au dispositif utilisateur 19a comme représenté figure 1. 25 L'équipement 8a comprend les mêmes éléments constituants que ceux qui ont été représentés pour la station terminale 1 et qui ont été décrits précédemment . pour maintenir la longueur de la liaison ascendante entre la station terminale 3 et le satellite 2 constante et égale à la longueur de la liaison descendante entre le satellite 2 et la station terminale 3,,indépendamment du déplacement du 30 satellite et de l'effet Doppler. L'exposé ci-dessus concerne naturellement le cas où le satellite 2 est visible des deux stations terminales 1 et 3- Dans les réseaux de satellites non synchrones, le satellite 2 sort éventuellement de la zone de visibilité simultanée des stations terminales 1 et 3 et il est nécessaire de rétablir la liaison 35 Par l'intermédiaire d'un autre satellite simultanément visible, par exemple le satellite 4 ; avec un satellite synchrone, il peut être nécessaire de passer à un autre satellite sans interrompre la transmission. Ceci peut être réalisé selon les principes de la présente invention en doublant l'équipement décrit ci-dessus pour les stations terminales 1 et 3 et en manipulant de façon appropriée certains 40 commutateurs ainsi qu'il sera décrit ci-dessous. 70 10485 10 2037245 On considérera tout d'abord la station terminale 1. Juste avant le changement de satellite, l'équipement à retard variable 8b doit être mis en service pour fournir les liaisons ascendante et descendante entre la station terminale 1 et le satellite 4 qui se trouve dans la zone de visibilité des stations terminales 5 1 et 5, et maintenir ces liaisons constantes et électriquement égales à la longueur des liaisons ascendante et descendante entre la station terminale 1 et le satellite 2. Ceci peut être réalisé dans un cas en plaçant le commutateur 29 à la position 30 de manière que le signal de sortie de la source 6 soit couplé à l'équipement 8b pour alimenter l'équipement 12 et contrôler les équipements se-10 condaires 9- 13 et 17 de manière que la longueur des liaisons ascendante et descendante entre la station terminale 1 et le satellite 4 soit constante et égale à celle de la liaison ascendante et descendante entre la station terminale 1 et le satellite 2. Dès que cette liaison est établie ce qui est indiqué par un appareil de mesure approprié ou par un circuit de comparaison approprié (non re-15 présenté),le commutateur 7 est alors déplacé à sa position 7b et le commutateur 29 est placé à sa position centrale de manière que le flot de données de la source 6 soit maintenant transmis par l'intermédiaire de la liaison comprenant la satellite 4. Le satellite 2 ne se trouve plus alors inséré dans le parcours de communication. 20 II est possible qu'éventuellement on souhaite qu'un autre satellite remplace le satellite 4 dans une voie de communication entre la station terminale 1 et la station terminale 3. Dans ce cas également, avant le transfert instantané,il est nécessaire de rétablir la liaison de communication ascendante et descendante constante et égale avec ce nouveau satellite et s'assurer que cette nouvelle 25 longueur de parcours entre la station terminale 1 et le nouveau satellite est constante et égale aux liaisons ascendante et descendante entre la station terminale 1 et le satellite 4. Ceci peut être réalisé, en considérant que le commutateur 7 est placé dans la position 7b, en plaçant le commutateur 29 dans la position 30b de manière que l'équipement 8 soit alimenté depuis la gçurce 6 pour 50 commander le retard dans les divers sous-ensembles 9= 13 et 17 afin7etablir la longueur de parcours voulue entre le nouveau satellite et la station terminale 1. Au moment du transfert, le commutateur 18 doit être correctement positionné dans la position l8b de manière que le dispositif utilisateur 19 soit relié à 1'équipement 8b 35 II est évident que là station terminale 3 doit comprendre un équipement semblable à celui de la station terminale 1 pour établir un transfert instantané entre le satellite (satellite 2) qui sort de la zone de visibilité simultanée et un nouveau satellite (satellite 4) qui pénètre dans la zone de visibilité simultanée- Dans ce cas également, le fait de placer le commutateur 29a dans la 40 position 30a permet au flot de données de la source 6 d'alimenter l'équipement 70 10485 u 2037245 8o pour établir la longueur voulue de liaison ascendante et descendante entre la station terminale 3 et le satellite 4 juste avant le transfert. Dès que la liaison ascendante et descendante entre la station terminale 3 et le satellite 4 est constante et égale à la longueur de la liaison ascendante et descendante entre 5 la station terminale 3 et le satellite 2, le commutateur Ja est placé dans la position 7c et le commutateur l8a est placé dans la position l8c*de manière que le flot de données de la source 6a soit transmis par l'intermédiaire de l'équipement 8c et de l'émetteur 10c, les données en retour étant reçues par le récepteur 15c pour commander le retard des équipements de compensation de retard. Le 10 flot de données transmio depuis l'émetteur 10c est également transmis du satellite 4 au récepteur l6b de la station terminale 1 pour être éventuellement utilisé dans le dispositif utilisateur 19 par l'intermédiaire du commutateur 18 placé dans la position l8b. Les données provenant de l'émetteur 10b de la station terminale 1 sont transmises par l'intermédiaire du satellite 4 et, de là, 15 reçues par le réeepteur l6c pour être appliquées à l'équipement 8c pour être utilisées dans le dispositif 19a quand le commutateur l8a .est placé dans la position l8c. Pour réta^ir la cemraunication par l'intermédiaire de l'équipement à retard variable 8a et7ses émetteurs et récepteurs associés et un nouveau satellite en-20 trant dans la zone de visibilité simultanée, il est nécessaire d'établir t«ut d'abord la longueur appropriée de parcours de communication ascendant et descendant entre la station terminale 3 et le nouveau satellite, préalablement au trans- * fert. Ceci est réalisé, en se souvenant que le commutateur 7a est en position 7c> en plaçant le commutateur 29a en position 30e de manière que l'équipement 8a 25 puisse fournir la compensation de retard convenable pour établir les conditions voulues pour les liaisons ascendante et descendante entre la station terminale 3 et le nouveau satellite. Dès que les longueurs appropriées de liaison de communication entre la station terminale 3 et le nouveau satellite ont été établies, l'équipement de commutation relie la source de données à l'équipement 8a 30 par l'intermédiaire du commutateur 7a dans la position représentée sur la figure 1, et le dispositif d'utilisation 19a à l'équipement 8a par l'intermédiaire du comnutateur l8a dans la position représentée sur cette même figure . La station terminale 5 comprend un équipement identique à celui décrit ci-dessus pour les stations terminales 1 et 3, à la fois pour permettre un trans-35 fert instantané entre deux satellites simultanément visibles, de même que pour maintenir à une valeur égale et constante la voie de liaison ascendante et descendante. De plus, le minutage est ajusté de manière à assurer l'accès multiple, des stations terminales 1 et 3j au satellite actif dans le réseau de communication. 4C La figure 2, représente sous forme de schéma de principe les éléments 70 10485 i2 2037245 constituants du sous-ensemble de commande de retard 14 de la figure 1» Le sous-ensemble 14 utilise un autocorrélateur quasi digital, ou analogique-digital combiné pour engendrer un signal de commande d'erreur pour une commande par boucle fermée. Le signal de commande est engendré en mesurant l'autocorrélation entre 5 deux flots de données normalement identiques, l'un en provenance du sous-ensemble 13 et l'autre du récepteur 15. L'expression "quasi digital" est utilisée ici en relation avec la procédé de multiplication digitale et d'intégration analogique continue utilisé poux1 engendrer le signal d'erreur de retard ou de commande. Le sous-ensemble 14 compare le flot de données provenant du sous-en-10 semble à mémoire intermédiaire 13 avec la version décalée dans le temps du même flot de données provenant du récepteur de contrôle 15. Il détecte l'amplitude ot le signe de la différence de retard entre ces deux flots de données et engendre un signal de commande qui est renvoyé au sous-ensemble à mémoire 13 et un signal de commande qui est utilisé pour commander les sous-ensembles 9 15 et 17. Ces signaux de commande amènent les sous-ensembles à mémoire intermédiaire à modifier leur retard de manière que la différence de retard entre les deux flots de données appliqués au sous-ensemble 14, tende vers zéro. Le sous-ensemble 14 est subdivisé en deux parties : un détecteur 35 qui détecte la différence de retard et vin incrémenteur intermédiaire 36 qui engen-20 dre les signaux de correction appropriés. Le détecteur 35 comprend une paire d'autocorrélateurs 37 et 38, une unité temporisatrice à retard fixe 39 ayant un retard-égal à tg, une unité temporisatrice à retard fixe 40 ayant un retard égal à 2t^ et un amplificateur différentiel 4l. La sortie du détecteur 35 est une tension analogique dont la polarité 25 indique le sens de la différence de retard et dont l'amplitude indique l'amplitude du retard. L'incrémenteur intermédiaire 36 est un dispositif à seuil avec deux seuils d'entrée, deux lignes de sortie conduisant au sous-ensemble 13 et deux lignes de sortie conduisant aux sous-ensembles 9 et 17. Un seuil est positif c4- l'autre 30 seuil est négatif. Quand le signal à l'entrée de 1!incrémenteur 36 est situé entre les deux seuils, aucune impulsion de correction n'est engendrée. Quand l'un des seuils est dépassé, des impulsions sont envoyées au sous-ensemble 13 par la ligne de sortie correspondant à ce seuil. Ce même signal de sortie résultant est envoyé aux sous-ensembles 9 et 17 par l'intermédiaire de la porte NON 42 35 ou ^3 reliée aux lignes de sortie de manière que les sous-ensembles 9 et 17 soient commandés de manière opposée à la commande du sous-en'semble 13. Les sous-ensembles 9, 13 et 17 sont conçus pour que les impulsions de correction sur une ligne de l'incrémenteur 36 commande l'addition d'un retard et que les impulsions de correction sur l'autre ligne commandent la soustration 40 d'un retard. De cette manière, la polarité du signal de sortie de 1'incrémenteur 70 10485 2037245 36 est utilisée pour déterminer le sens ou la direction de la correction de retard nécessaire. Les autocorrélateurs 37 et 38 comprennent chacun un multiplicateur digital 44 et un filtre passe-bas 45 qui y est couplé. Les signaux de sortie analogiques 5 des intégrateurs ou filtres 45 sont appliqués à l'amplificateur différentiel 4l qui soustrait le signal de sortie des autocorrélateurs 37 et 38 pour former le signal d'erreur. Les unités temporisatrices à retard fixes 39 et 40 sont utilisées pour fournir le sens de l'erreur. Les multiplicateurs digitaux 44 peuvent.comprendre un multiplicateur digi-10 tal sous la forme d'une porte ET en plaçant correctement les commutateurs 46. La figure 4 représente le tableau de Boole pour la porte ET. D'autre part, on peut utiliser un circuit logique plus•efficace comme multiplicateur digital sous la forme d'une porte OU EXCLUSIVE NEGATIVE 47 qui est constituée par une porte OU EXCLUSIVE 48 et une porte NON 49. Le tableau de Boole pour une porte 15 QU EXCLUSIVE et une porte OU EXCLUSIVE NEGATIVE est également représenté à la figure 4. La porte OU EXCLUSIVE NEGATIVE 47 peut etre mise en fonctionnement en positionnant correctement les commutateurs 46. Bien que la porte ET 50 constitue un multiplicateur digital parfaitement valable, la porte OU EXCLUSIVE NEGATIVE 47 augmente la sensibilité de l'équipement et réduit les effets du bruit. Le perfectionnement est illustré à la figure 5 dans lequel la ligne en 20 pointillé montre la fonction d'autocorrélation du multiplicateur digital ET et où la ligne en trait continu représente la fonction d'autocorrélation du multiplicateur digital OU EXCLUSIF NEGATIF. Comme le montre la figure 5» la fonction d'autocorrélation obtenue par la porte OU EXCLUSIVE NEGATIVE 47 présente deux avantages distincts sur la fonction d'autocorrélation ordinaire de 25 la porte ET 50. Ainsi, (l) la fonction d'autocorrélation figurée en trait continu est toujours plus grande ou, au pire égale à la fonction d'autocorrélation ordinaire. Ceci est dû au fait qu'elle comporte premièrement,le cas d'une coïncidence de "l" plus le cas de la coincidence de deux "0" ; et que (2) , il n'y a 30 pas de variations (bruits)dans le signal de sortie de 1'autocorrélateur représenté par le trait continu pour t^ = 0 du fait que la porte 47 ne distingue pas entre la coincidence de deux "l" et de deux "0". Ce fait peut être opposé au cas du signal de sortie d'autocorrélation produit par la porte ET 50 où la valeur t.j = 0 reflète la puissance do signal moyenne et, donc, est déterminée par le 35 nombre des "l" dans le signal. Par conséquent le remplacement de la porte 50 par la porte 47 comme multiplicateur digital permet d'obtenir un détecteur d'erreurs plus sensible. Les statistiques des signaux sont telles que,pour des différences de retard très grandes, les signaux de sortie de 1'autocorrélateur sont faibles et la com-40 mande n'est pas possible. Ainsi, si la différence de retard excède une valeur 70 10485 2037245 14 critique, l'équipement est incapable de parvenir à la position de retard égale et ne peut donc s'y caler. L'indication de retard de compensation initiale produite par le générateur 51 contenu dans les sous-ensembles 9»13 ot 17 (figureÔ) doit Ôtre suffisante pour amener le sous-ensemble 14 dans la plage de sensibilité 5 ou de commande. Si cependant, il n'en est pas ainsi, un circuit d'exploration et de calage automatique,non représenté,peut être utilisé. Ce circuit contrôle les signaux d'entrée de l'amplificateur différentiel 4l. Ainsi, il est capable de différencier entre ion signal nul véritable à la sortie de l'amplificateur 4l et une perte complète du signal de commande. Dans le cas où ce signal de commande 10 est perdu, l'équipement d'auto-exploration commence une exploration de temps symétrique autour du point où a été perdu le signal de commande. Quand le signal de commande est retrouvé, le dispositif d'auto-exploration se met automatiquement hors service. Les flots de bits de données traités par le sous-ensemble 14 sont des 15 ondes de 50 KB/S sans passage par valeur nulle. Par conséquent, la plus courte durée possible durant laquelle le signal demeure à un niveau est de 20 microsecondes. On peut tirer profit de ceci pour constituer un élément à retard qui détecte et retarde les transitions entre les niveaux de tension. Ainsi, les transitions retardées peuvent être recombinées pour constituer une onde retardée 20 Identique à l'onde d'origine. Les unités temporisatrices à retard fixe du détecteur 35 sont constituées suivant ce principe. L'unité temporisatrice 39 utilise deux multivibrateurs monostables 52 et 55 pour retarder Igs transitions et une bascule 5^ pour reconstituer la forme d'onde originale. L'inverseur 55 est indispensable du fait que le multivibrateur monostable 52 doit répondre à des 25 transitions négatives tandis que le multivibrateur monostable 53 doit répondre à des transitions positives. L'unité temporisatrice 40 comprend l'inverseur 55a et les multivibrateurs 52a et 53a, identiques aux éléments incorporés dans 1'imité temporisatrice 59« Cependant, du fait que le retard maximum qui peut être obtenu de ces deux multivibrateurs monostables est égal à la période minimale 30 entre deux transitions de même sens, c'est-à-dire dans cet exemple 40 microsecondes, on utilise une paire de multivibrateurs monostables supplémentaires 56,57 pour obtenir le retard supplémentaire de 40 microsecondes qui est souhaité dans l'unité à retard 40. On notera que le signal d'entrée de référence en provenance du sous-ensem-35 ble 15 est retardé par l'unité 59 et envoyé aux multiplicateurs digitaux 44 et 44a. Ceci procure une impulsion ou un temps de référence comme indiqué à la figure 3 par l'impulsion REF. La sortie du récepteur 15 est reliée directement au multiplicateur digital 44 pour fournir l'impulsion de donnée 59 représentée à la figure 3 et par l'intermédiaire de l'unité temporisatrice 40 pour fournir 40 le signal de données 60 de la figure J>. Le signal de sortie de l'unité tempori- 70 10485 2037245 15 satrico 40 est envoyé au multiplicateur digital 44a. Ainsi, comme le montre la figure 3* le multivibrateur digital 44a multiplie le signal do référence REF par le signal de données 60, tandis que le multiplicateur 44 multiplie le signal de référence REF par l'impulsion de données 59• Toute différence de tension entre 5 ces deux résultats est soustraite dans l'amplificateur 4l, entraînant un signal d'erreur qui est utilisé pour commander les sous-ensembles 9,13 et 17 de manière que la différence entre les deux signaux de sortie de l'autocorrélateur tende vers zéro. Plus précisément, les différences de temps entre le signal REF et l'impulsion de données 59 d'une part et,entre REF et l'impulsion de données 60 10 de l'autre,doivent être égales quand, le signal d'erreur est nul. Les filtres passe-bas 45 et 45a sont de simples filtres RC. La réponse de ces filtres détermine le rendement de l'ensemble. Il est indispensable que la constante de temps du filtre soit suffisamment grande pour que le signal de sortie de 1'autocorrélateur représente une moyenne sur ion nombre suffisamment 15 grand de bits. Si le nombre des bits sur lequel la moyenne est prise est trop petit le signal de sortie présente des bruits propres excessifs provoquant une dégradation de la précision de la commande par boucle fermée. Inversement, il est indispendable que la constante de temps du filtre soit suffisamment petite pour que les filtres 45 et 45a puissent répondre aux impul-20 sions de correction de façon suffisamment rapide, de manière à empêcher une correction excessive ou une instabilité. Cet ensemble est cop.çu pour faire coïncider deux flots de données à une microseconde près l'un de l'autre et, par conséquent, les corrrections effectuées par incréments de 0,5 microseconde sont convenables. Cette valeur d'incrément ayant été établie, la fréquence d'incré-25 mentation est prévue suffisamment importante pour que lè produit de la fréquence par la dimension d'incrément soit suffisante pour compenser la valeur maximale d'effet à laquelle on peut s'attendre. On prévoit une zone de seuil d'une largeur de deux microsecondes de manière à ce que la correction soit effectuée si la différence de.retard excède + 1 microseconde. La période de réponse du filtre 30 doit être suffisamment brève pour compenser l'effet Doppler maximal escompté avec un certain facteur de sécurité pour tenir compte des cas ou un processus d'exploration.et de calage est utilisé. Ce dernier procédé peut',en fait,augmenter l'effet Doppler reçu par l'équipement par suite de l'action d'exploration temporisée. 35 L'effet Doppler maximal escompté pour un satellite accomplissant un orbite circulaire de 9300 kilomètres est d'environ 15 microsecondes par seconde. Pour tenir compte du processus d'exploration, cette valeur est augmentée à 45 microsecondes par seconde. Ceci pour permettre que,dans les pires conditions,l'exploration puisse rattrapper le signal. Le taux de correction indispensable pour 40 suivre le cas le plus défavorable d'exploration supplémentaire Doppler est de 90 70 10485 2037245 impulsions par seconde. Du fait que chaque impulsion de correction provoque une modification de 0,5 microsecondes du retard et du fait que le seuil de correction est de + 1 microseconde,quatre impulsions de correction amènent le retard à parcourir la totalité de la zone seuil. A 90 impulsions par seconde, 5 cette action prend 44 millisecondes. Durant cette période,la tension continue croît . Pour prévenir l'instabilité,1a constante de temps du filtre devait être de l'ordre de 25 $ de 44 millisecondes, soit environ 10 millisecondes, cieci correspondant à une fréquence de coupure de 16 hertz. Du fait que le spectre 10 d'une onde de 50 KB/S sans passage par valeur nulle présente une énergie négligeable à 16 hertz, les impératifs de temps de réponse du filtre n'affectent en aucune manière les impératifs d'intégration. L'amplificateur différentiel 4l est un amplificateur opérationnel à forte réaction qui assure l'amplification requise et la stabilité en courant continu 15 voulue pour la présente application. L'incrémenteur intermédiaire contient l'horloge 6l qui engendre de façon continue un train d'impulsions capables de donner aux sous-ensenibles à mémoire intermédiaire 9,13 et 17 les instructions pour ajouter ou supprimer le retard. Lebistablede Schmitt 62 présente un seuil négatif commandé par 1'ampli-20 f icateur opérationnel inverseur 64 et le bistable de Schmitt 65 présente un seuil commandé par l'amplificateur 4l. Les niveaux de seuil sont prévus dans les limites des conditions exposées ci-dessus en relation avec les filtres 45. Les bistables de Schmitt 62 et 65 sont utilisés pour diriger le train d'impulsions du multivibrateur monostable 65 vers les lignes de sortie appropriées 25 aboutissant aux sous-ensembles 9» 13 et 17 par l'intermédiaire des portes ET 66 et 67. La polarité du signal de sortie du détecteur 35» c'est-à-dire le signal de sortie de l'amplificateur différentiel 4l, détennine à laquelle des lignes les impulsions provenant du multivibrateur 65 sont envoyées par les bistables 62 et 63. Si le signal de sortie de l'amplificateur 4l est au-dessous des 30 seuils de déclenchement des bistables 62 et 63 aucune impulsion de correction n'est envoyée. La fréquence de l'horloge 6l est choisie en conjonction avec la constante de temps des filtres passe-bas 45. Le signal de sortie de l'amplificateur 4l est un courant continu variable engendré dans les autocorrélateurs 3T et 38. Les bistables62 et 63 détectent l'apparition d'une tension au-dessus 35 ou au-dessous de leurs seuils appropriés. Quand ceci se produit, l'une ou l'autre des portes ET 66 et 67 est mise en service et les impulsions provenant du multivibrateur 65 apparaissent sur la ligne de commande de retard appropriée aboutissant au sous-ensemble 13. Les portes NON 42 et 4,5 fournissent les sigaaux de sortie aux sous-ensenibles 9 et 17. 40 La figure 6 représente la courbe de tension d'erreur de commande'Ve par 70 10485 2037245 17 rapport au temps, où t^ = 18 microsecondes pour le sous-ensemble 14. Il convient de noter que la portion rectiligne de la courbe présente l'écrétage du signal due à une paire de diodes Zenner montées tête-bêche à la sortie de l'amplificateur différentiel 41 pour protéger 1'incrémenteur 36 contre une tension d'en-5 trée excessive. Ainsi qu'il a été mentionné ci-dessus, le générateur d'indication de retard de compensation initiale 51 (figure 8) engendre des retards initiaux dans le compteur à retard 26 (figure 8) de manière à se trouver dans la plage de commande du sous-ensemble de commande 14. Les générateurs d'impulsions de synchronisation 20 et 21 se calent sur le 10 flot de bits de données reçu respectivement de la source 6 et du récepteur l6. Ces dispositifs sont nécessaires du fait que les flots de bits de données ne sont pas normalement accompagnés de leurs impulsions de synchronisation et il est nécessaire d'extraire l'impulsion de synchronisation du flot de bits lui-même. Sur la figure 7» on a représenté sous forme de schéma de principe les 15 éléments composants contenus dans le générateur dTimpulsions de synchronisation 20. L'horloge locale 68 est réglée à une fréquence égale à huit fois la fréquence nominale de 50 KB/S. Cette fréquence élevée est divisée d'un facteur de huit par les trois compteurs binaires flip-flop 69 pour engendrer la fréquence nomifcale correcte de 50 KHz extraite de la ligne A du diviseur 69. Le détecteur 20 de zéro 70 est relié à la source 6 (figure 1) et il engendre des impulsions à chaque passage par zéro dans les données. Ces impulsions de passage par zéro sont dirigées par les portes ET 71 et 72 vers les lignes de comptage de retard et d'addition par les sorties A et Â du diviseur 69. Les impulsions de sortie des portes ET 71 et 72 ont pour effet de décaler la phase du signal de sortie 25 du diviseur 69 en avant et en arrière de l/8 de bit. Il en résulte que le signal de sortie est amené en concordance de fréquence at de phase correcte avec les données et il y est maintenu à + l/8ème de bit près. En l'absence totale de passage par zéro, le signal de sortie du diviseur 69 maintient sa relation de phase • • ' les limites 30 de la stabilité de l'horloge 68. Pour cette raison, il est nécessaire de prévoir une horlage locale à haute stabilité réglée à la fréquence moyenne correcte. Si tous les passages par zéro possibles sont présents, cette unité est capable de compenser un taux dû à l'effet Doppler de 1/8 Vit par bit ou de 125 millisecondes par seconde. Dans le cas pratique, cette possibilité est réduite de façon directe-35 ment proportionnelle au rapport entre les passages par zéro présents et le nombre maximal de passagespar zéro possibles ,et aussi par un facteur qui est fonction de la stabilité de l'horloge locale, de la fréquence due à l'effet Doppler, et du nombre mnytmnl escompté de bits consécutifs sans passage par zéro. L'unité qui vient d'être décrite, identifiée comme étant l'horloge de données 40 synchrone 73» est le générateur de synchronisation 21. 70 10485 2037245 18 Du fait que le générateur synchrone 20 doit également fournir les impulsions d'horloge synchrones de 2 mégahertz, le signal de sortie A du diviseur 69 est envoyé par l'intermédiaire du filtre passe-bas 74 au détecteur de phase 75. L'autre signal d'entrée du détecteur de phase 75 est fourni par un oscil-5 lateur commandé par la tension 76 qui a une fréquence nominale de 2 mégahertz et dont le signal de sortie est envoyé au circuit de mise en forme des impulsions 77 qui fournit les impulsions synchrones à la fréquence de 2 mégahertz. La commande en fréquence de l'oscillateur 76 est obtenue en divisant sa fréquence de 2 mégahertz par un facteur de quarante dans le compteur diviseur 10 binaire 78 qui engendre une impulsion à la fréquence de 5° Kilohertz, impulsion transmise par l'intermédiaire du filtre passe-bas 79 à la seconde entrée du détecteur de phase 75 qui compare les deux impulsions à la fréquence de 50 kilohertz qu'il reçoit pour engendrer m signal de commande de tension destiné à l'oscillateur j6 pour caler celui-ci en phase correcte avec l'impulsion 15 de fréquence 50 kilohertz et engendrer,de ce fait,1'impulsion synchrone de fréquence de 2 mégahertz indispensable. Se référant à la figure 8, on a représenté sous forme de schéma de principe le sous-ensemble à mémoire intermédiaire qui peut être utilisé dans les sous-ensembles 9,13 et 17. Ces sous-ensembles à mémoiiè intermédiaire utilisent 20 des mémoires à noyaux magnétiques 22 capables d'emmagasiner 2000 bits et les équipements logiques associés d'enregistrement, de lecture et d'adresse logique. Ces sous-ensembles sont conçus pour permettre l'enregistrement et la lecture indépendamment à des fréquences de 50 KB/S. Des fréquences différentes peuvent être obtenues au prix de modifications mineures dans les circuits de fréquence 25 associés. L'adresse de lecture peut être pré-réglée pour engendrer un retard initial si nécessaire. La fréquence de lecture peut être maintenue à une valeur constante ou commandée par une boucle fermée pour établir la synchronisation avec un courant de données ou de références de temps. Les sous-ensembles de mémoire intermédiaire assemblent et emmagasinent les données entrantes durant une période 30 déterminée et récupèrent les données après qu'une période voulue du retard se soit écoulée. Les sous-ensembles à mémoire sont placés à une position zéro par le signal de sortie "l 31JZ" de la source de commande statique 80. Ensuite, l'information de retard initial du générateur 51 est introduite dans le compteur temporisateur 35 26. L'information de retard binaire comprenant 15 bits du générateur 51 représente la valeur du retard initial qui doit être appliqué au flot de données d'entrée et il est compris dans la plage allant de 2 microsecondes à 40 millisecondes. La durée exacte du retard initial à prévoir est fonction de l'information concernant l'orbite du satellite et elle est utilisée pour que le sous-ensenible 40 de commande 14 soit dans sa plage d'accrochage. Le retard initial particulier 70 10485 2037245 19 Introduit dans le compteur 6l est déterminé par la condition binaire des 15 bits du générateur de source 51 et il peut être fixé manuellement par un opérateur qui connait l'information orbitale prévue du satellite ou bien il peut être fourni automatiquement par un ordinateur qui est programmé pour suivre l'infor-5 mation de portée et de trajectoir en orbite du satellite en utilisation active ou en attente d'activation au cours du processus de transfert. Le signal d'entrée aux sous-ensembles de mémoire provenant de la source 6 ou du récepteur 16, est un flot de bits de données binaires à une fréquence normale de 50 KB/S (l LDV) et une impulsion synchrone de 50 kilohertz (1 ISV) 10 du générateur 20. Le signal 1 LDV est envoyé au circuit de valeur de données de ligne 8l. Quand le premier bit de données d'entrée est détecté par le bord ascendant de l'impulsion synchrone, le compteur temporisateur 26 est délesté dtun bit toutes les deux microsecondes. Tandis que le compteur temporisateur 26 se rapproche de zéro, la mémoire intermédiaire de données d'enregistrement 15 2J assemble les informations entrantes en mots avant de les introduire dans la mémoire 22. L'enregistreur d'adresse d'enregistrement 27, initialement ramené à zéro par la sortie OHîZ du circuit 96, précise où la donnée doit être placée dans la mémoire par les signaux d'adresse de mémoire 1MAD1 à 1MAD128. Ces signaux proviennent des circuits "NON - El" utilisés qui remplissent une 20 fonction OU logique. Ainsi, les signaux 1MAD1 à 1MAD128 représentent les signaux d'adresse d'enregistrement ou les signaux d'adresse de lecture. A mesure que chaque mot successif est introduit dans la mémoire 22, l'enregistreur d'adresse d'enregistrement 27 avance de un. Les données entrantes du circuit 8l sont,par conséquent,placées en ordre successif dans la mémoire 22 en commençant 25 à la position de mot zéro. Quand le compteur à retard 26 se rapproche de zéro, le retard initial est pratiquement venu à expiration et une récupération des données d'entrées d'origine débute. Les données dans la position de mot zéro, comme spécifié par l'enregistreur d'adresse de lecture 28 initialement remis à zéro, sont extraites 30 de la mémoire et placées dans la mémoire intermédiaire de données de lecture 24, Dix microsecondes avant l'expiration du retard initial dans le compteur 26,1e premier bit de données de sortie décalé est envoyé de la mémoire intermédiaire de données de lecture 24 à la bascule d'envoi de données 83 et, de là, à la ligne de sortie dont le signal est représenté par 1SIDV. Ce signal est appli-35 qué à l'émetteur 10 dans le cas du sous-ensemble 9 et au sous-ensenible 14 dans le cas du sous-ensemble 13 et au dispositif 19 dans le cas du sous-ensenible 17. Cette action assure que le centre du premier bit de données de sortie arrive quand le compteur à retard 26 parvient à zéro. Le reste du mot de données de sortie enregistré dans la mémoire intermédiaire 24 est alors subdivisé en un 40 flot de bits sériels et introduit dans la ligne de sortie à une fréquence 70 10485 2037245 20 de 50 KB/S. Le registre 23 détermine ensuite le mot de données de sortie suivant dans la mémoire par l'intermédiaire des signaux d'adresse de mémoire 1MD1 à 1MAD128. A mesure que chaque mot de données successif est lu dans la mémoire 22, le registre 28 progresse ae un. 5 Les circuits de commande de retard 25 règlent le flot de données en assu rant l'interaction correcte de toutes les parties des sous-ensembles de mémoire intermédiaire. Il contient la base de fréquence pour ces sous-ensembles qui commande l'assemblage et la subdivision des données, règle l'accès à la mémoire 22 et contrôle le réseau temporisateur. 10 Le décodeur 84 est relié au compteur à retard 26 pour fournir les informa tions destinées au circuit de commande 25 en ce qui concerne le comptage du compteur 26, particulièrement quand il se rapproche de z^ro. Quelques commentaires seront maintenant donnés concernant certains des éléments composants caractéristiques dans les sous-ensembles de mémoire de la 15 figure 8. La dimension minimale de la mémoire à noyaux 22 est déterminée par la quantité maximale do données à enregistrer. Pour une fréquence d'entrée de données de 50 KB/S et vin retard maximal de 40 millisecondes, une capacité de mémoire deg2000 bits est nécessaire. Pour cette application une capacité de 20 256 mots à/hits par mot constitue la mémoire satisfaisante la plus petite disponible. Elle enregistre 2048 bits pour fournir un retard maximum de 40,96 millisecondes. La durée de cycle maximale de la mémoire à noyau 22 est déterminée par le nombre des cycles de mémoire qui doivent être, accomplis durant un intervalle de 25 temps unitaire. Du fait que la mémoire à noyau 22 contient huit bits par mot, après que huit bits de données ont été assemblés dans la mémoire intermédiaire d'enregistrement 23, l'accès à la mémoire 22 doit être obtenu pour enregistrer les données assemblées avant qu'un nouveau bit de données puisse être accepté. Du fait qu'un cycle de libération de mémoire peut aussi être nécessaire simul-30 tanément pour introduire un mot de donnée dans la mémoire intermédiaire de lecture 24 pour y être déassemble, deux cycles de mémoire peuvent se produire durant une seule période de. bit. Pour un courant de données d'entrée de 50 KB/S la période de mémoire maximale doit être limitée à 10 microsecondes. Le retard maximal de sous-ensemble qui peut être appliqué au flot de 35 données d'entrée est déterminé par la capacité de mémoire. Pour la mémoire à 2048 bits, le retard est limité à 40,96 millisecondes. Pour déterminer le retard minimal, d'autres facteurs doivent être considérés. Une analyse de l'équipement de la figure 8 p. montré qu'avant l'introduction sur la ligne de sortie du premier bit de données de sortie, trois opérations doivent être réalisées : 40 - huit bits de données d'entrée doivent être assemblés dans la mémoire intor- 70 10485 2037245 21 médiaire d'enregistrement 23 ; - les données doivent être enregistrées dans la mémoire à noyau 22 ; ; - les données doivent être transférées de la mémoire 22 dans la mémoire intermédiaire de lecture 24. Pour ■une ligne d'entrée de données à 50 KB/S, avec des 5 périodes de bits de 20 microsecondes et un cycle de mémoire de huit microsecondes, ion retard minimal de 176 microsecondes est le plus favorable que l'on puisse escompter. Avec l'addition du facteur de retard minimal, la gamme de retard effective de l'équipement est de 176 microsecondes à 40,9 millisecondes. Les sous-enseiribles de mémoire intermédiaire contiennent également des mo-10 yens pour régler le retard de l'équipement. Comme le montre la figure 8, deux lignes de commande de l'équipement 14 sont reliées aux circuits de commande 25 pour fournir ce réglage du retard. A la fréquence fondamentale de l'équipement de 2 mégahertz, la mise en service de la ligne de commande de réglage d'adjonction de retard (1ADA) augmente le retard total de l'équipement de 0,5 micro-15 secondes et, inversement, la mise en service de la ligne de commande de réglage de déduction de retard (1DDA) réduit le retard de l'équipement de 0,5 microseconde . La technique utilisée pour augmenter ou diminuer le retard effectif de l'équipement consiste à allonger ou à raccourcir un bit de données individuel d'incréments de 0,5 microseonnde., dans la bascule d'envoi de données 83. De 20 cette manière, il est possible de maintenir une définition de bit de +0,5 microsecondes. Mis à part la faible variation de la cadence de données résultant de la variation du retard incrémental, la cadence de données de sortie de la bascule 83 est constante. Pour assurer un fonctionnement fiable de l'équipement temporisateur à 25 mémoire à noyau, des vérifications de parité sur le flot de données sont effectuées par l'intermédiaire des sous-ensembles à mémoire. Un fonctionnement défectueux de l'équipement peut être décelé et isolé dès que possible, A mesure que chaque bit de données entrant est assemblé dans la mémoire intermédiaire d'enregistrement 23,un bit de parité impair pour la mémoire intermédiaire est 30 engendré. Pour chaque bit de données logique "l" assemblé, la bascule de parité de mémoire intermédiaire d'enregistrement de données située dans le circuit 8l, réglée initialement à la position "l", est complémentée. De ce fait, lorsque 8 bits de données d'entrée ont été assemblés dans la mémoire intermédiaire d'enregistrement 23,1a bascule de parité contient le bit de parité impair 35 correct» Le bit de parité est alors mis en mémoire avec sa donnée correspondante dans l'emplacement de mémoire suivant de la mémoire 22. Après la lecture de chaque mot de données en succession dans la mémoire 22, sa parité correcte est contrôlée tandis qu'il est de^issemblé et placé sur la ligne de sortie. Si une erreur de parité de données est découverte, le signal d'erreur de l'équipement 40 est déclenché. Il est prévu dans la source 80 des moyens pour rétablir ou effacer 70 10485 » 2037245 l'indication d'erreur de parité, et ces moyens sont Identifiés par 1 PARU. Ainsi que le montre la figure 8, et comme il a été mentionné ci-dessus, certains symboles sont utilisés pour identifier les signaux et leur fonction et ces symboles sont connus sous le nom de code mnémonique. Le code mnémonique 5 sert à identifier le signal et donne simultanément une indication de sa fonction. La figure 9 représente le code mnémonique et la référence à celui-ci s'explique d'elle même et sera utilisée comme le montre la figure 8 dans l'ensemble du schéma logique des circuits logiques de l'équipement secondaire de mémoire des figures 13A - 13J et les programmes logiques des figures l4B - 14F 10 pour identifier les signaux et donner une indication de leurs fonctions. Ainsi qu'il a été mentionné précédemment, la figure 9 représente le code mnémonique et le tableau ci-dessous identifie la base mémonique et sa fonction. TABIEAU CODE PONCTION 15 ADA Réglage de retard d'addition ADAP (N) Bascule (N) de réglage de retard d'addition CIK Entrée de fréquence de l'équipement DC (N) Comptage de retard (N) DC Compteur de retard 20 DCAF (N) Bascule (N) d'arrivée de comptage de retard DCDB (N) Bit d'indication de compensation initiale de retard (N) DCDC (N) Report de décrément de comptage de retard DCFF (N) Bascule de compteur de retard (N) DCP Indication de compensation initiale de retard présente 25 DCR Bascule de fonctionnement de compteur de retard DDA Réglage du retard en diminution DDAP (N) Bascule de réglage du retard en diminution (N) DSFF Bascule d'envoi de données GRD Terre de l'équipement 50 ICF (N) Bascule de compteur d'intervalle IKTZ Déclenchement de l'équipement LDV Ligne de données d'entrée à 50 KB/S LSV ûitrée de Synchronisation de données 50 KHz LSVF (N) Bascule de synchronisation de ligne (N) 35 MA33 (N) Bit d'adresse de mémoire MBSY Mémoire occupée MTDR (N) Bit de donnée d'entrée de mémoire (N) MOUB (N) Bit de donnée de sortie de mémoire (N) MSP Démarrage de mémoire 40 MAC Cycle d'enregistrement mémoire j 70 10485 23 2037245 FONCTION Erreur de parité Remise en position d'erreur de parité Bascule de compteur d'adresse de lecture (N) Bascule de mise en service de cycle de lecture Bascule de demande de cycle de lecture Mémoire intermédiaire de données de lecture Bascule de mémoire intermédiaire de données de lecture Mémoire intermédiaire de données de lecture vide Bascule signal de mémoire intermédiaire de données de lecture Bascule de parité de mémoire intermédiaire de données d. lecture Bascule d'erreur de parité de mémoire intermédiaire de données de lecture Compteur Synchrone Mise en service du compteur synchrone Bascule de fonctionnement de compteur synchrone Bascule de compteur synchrone (N) Envoi de valeur de donnée de ligne Bascule d'envoi synchrone T (N) Comptage de temps (N) TCPF (N) Bascule de compteur de temps (N) WAC (N) Bascule de compteur d'adresse d'enregistrement (N) 25 WCE Bascule de mise en service de cycle d'enregistrement WCR Bascule de demande de cycle d'enregistrement WDB Bascule de mémoire intermédiaire de donnée d!enregistrement Y1IBP Bascule de parité de mémoire intermédiaire de donnée d'enregistrement 50 La figure 10 représente les éléments constituants de la source de commande statique 80 de la figure 8. La source 80 engendre les signaux de commande statiques 1DCP, ÎDTZ, et 1PARR. Chacun de ces signaux est engendré en manoeuvrant le bouton-poussoir correspondant parmi les boutons-poussoir 85, 86 et 87. Quand le bouton-poussoir 85 est manoeuvré le bistrble de Schmitt 88 est mis on 35 fonctionnement pour engendrer un signal de sortie qui est envoyé à un multivi-bratc .r monostable 90 qui engendre un signal de sortie négatif d'une largeur donnée. Le signal de sortie du multivibrateur 90 est utilisé par l'intermédiaire de 3 porte NON 91 pour engendrer le signal 1DCP qui est envoyé au compteur 26 de la figure 8 pour permettre l'introduction dans le compteur 26 du comptage de 40 retard de compensation initial. Le signal 1ETZ est engendré en manoeuvrant le CODE PARE PARR RAC (N) 5 RCE RCR RIE RDB (N) RDBE 10 Rrsp RDBP RDBPE 15 SC SCE SCR SCF (N) 20 SIDV 70 10485 2037245 24 bouton-poussoir 86 qui, à son tour, met en service le bistàble de Schmitt 93 qui engendre un signal de sortie négatif qui est inversé par la porte électronique NON 94. Ce signal est envoyé au circuit de mise en marche de l'équipement 96 de la figure 8 dont le signal de sortie est utilisé pour assurer que 5 les divers éléments des sous-ensembles à mémoire sont remis à zéro. Le signal de remise en position d'erreur de parité 1PAKR est engendré en manoeuvrant le bouton-poussoir 87 qui actionne le bistable de Schmitt 97 qui engendre de nouveau un signal de sortie négatif qui est inversé dans la porte NON 98. Le signal 1PARR est envoyé aux circuits 25. 10 La figure 11 représente les symboles des composants logiques utilisés dans les circuits logiques des figures 13A. à 13J quand les dessins comprenant ces figures sont disposés suivant la figure 12. Les figures 13A - 13J, quand les dessins sont disposés couine le montre la figure 12, représentent les divers éléments composants logiques utilisés dans 15 les divers circuits des sous-ensenibles à mémoire illustrés à la figure 8, à 1'exception de la mémoire à noyau magnétique 22 et de la' souroe de commande statique 80 qui ont été illustrées séparément à la figure 10. Le fonctionnement des équipements des figures l^A et 13J apparaîtra clairement à l'homme de l'art et 11 est décrit dans les programmes des figures l4A - 14F. Si l'on utilise les 20 schémas logiques des figures 1JA- 13J et les programmes des figures l4A - 14F il sera aisément possible de reconstituer les équipements à mémoire intermédiaire indispensables pour l'exploitation de l'équipement de la figure 1, Les circuits logiques pour les circuits de commande de retard 25 sont illustrés aux figures lj5D, 13E, 13?, et 13G et comprennent le circuit de valeur 25 de synchronisation de ligne 108, la porte électronique d'adresse de mémoire 100, le circuit de commande d'enregistrement 101, le circuit de conmande de lecture enregistrement 102, le circuit de commande de lecture 103, le compteur de temps 104, le décodeur de compteur de temps 105, les bascules de réglage de retard 106 et le compteur synchrone 107. On attachera une attention toute particulière 30 à la porte d'adresse de mémoire 100 (figure 13D) qui effectivement, par l'utilisation des circuits NAHD illustrés, exerce une fonction OU sur les signaux d'enregistrement 1WAC1 - 1WAC128, et sur les signaux de commande de lecture IRACl - 1RAC128. Ainsi, les signaux d'adresse de mémoire 1MAD1 - 1MAD128 comprennent les signaux d'adresse de lecture ou d'enregistrement en fonction 35 cLu temps de réponse des portes NAND. comandœs par le signal de commande d'enregistrement 1WCE et le signal de commande de lecture 1RCE. Le fonctionnement des circuits logiques du sous-ensembles à mémoire tel qu':T. est montré aux figures 13A - 13J est décrit par les programmes des figures 14A - 14F et la brève description ci-après. La figure l4A représente sous 40 forme de bloc la fonction logique qui est remplie par les équipements des fi 70 10485 2037245 gures 13A. - 15J et la relation entre eux. Les figures l4B à 14F décrivent en détail les fonctions logiques qui sont représentées à la figure l4A. La figure l4B décrit la mesure du retard initial des équipements. Ainsi, qu'il est montré3après alimentation, l'équipement est remis à zéro par OINZ 5 et demeure dans cette position jusqu'au moment où l'information ooncernant le retard initial est reçue du générateur 51. La détection d'une impulsion de présence de comptage de retard 1DCP provenant de la source 80 (figure 10) déclenche l'acceptation de l'information de retard. Avec la réception de l'impulsion de présence de comptage de retard 1DCP, l'information de retard pro-10 venant du générateur 51 est transférée au compteur à retard 26, figures 15A-15C et le front arrière de l'impulsion est utilisé pour mettre en service la bascule d'arrivée de comptage de retard 109 de la figure IJC. Après réception de l'information concernant le retard initial, le circuit logique d'assemblage de bit est mis en service et l'équipement attend 1'arrivée 15 du premier bit de donnée de la source 6 ou du récepteur 16. Quand le premier bit de donnée est détecté et assemblé,1a bascule de fonctionnement de compteur de retard 110, figure 15C est mise en service et le compteur de retard 26 est réduit d'un incrément toutes les deux microsecondes jusqu'au moment où le retard spécifié est écoulé. Ainsi que le montre le programme, deux valeurs 20 décodées du compteur à retard 26 sont détectées par le décodeur 84, figure 1JC, tandis que le comptage du compteur 26 est diminué. La première, 20 microsecondes avant l'expiration du retard,est utilisée pour commander le cycle de libération de la première mémoire en préparation du découpage des bits. La seconde valeur décodée du détecteur 84, 10 microsecondes avant l'expiration du retard, est 25 utilisée pour placer le premier bit de données sur la ligne de sortie. Le premier bit de données est placé sur la ligne de sortie dix microsecondes après que le retard préétabli du compteur 26 a expiré de sorte que le sens de l'impulsion de sortie coïncide avec le retour à zéro du compteur 26 lorsque le retard préétabli expire. 30 Avec l'assemblage du premier bit de données dans la mémoire intermédiaire d'enregistrement 25, figure 15H, la bascule de fonctionnement de compteur de retard 110, figure lj5C, est mise en service et les bascules de compteur d'intervalle 115 et 114 sont mises en service. Le compteur d'intervalle, qui est un . compteur binaire K deux étages, réduit à 50 kilohertz la fréquence fondamentale 55 d'équipement de deux mégahertz et gouverne la décrémentation du compteur 26 à intervalles de deux microsecondes par 1D/DC. La figure l4C décrit le processus d'assemblage de bit du sous-ensenible. Ains: qu'il a été décrit précéderaient, dès que le sous-ensemble a reçu son information initiale de retard, le circuit logique d'assemblage des données 40 est déclenché. L'horloge synchrone de données d'entrée est échantillonnée de 70 10485 2037245 26 façon continue par la fréquence fondamentale de 2 mégahertz des équipements. Quand une variation d'une valeur de l'impulsion de fréquence de donnée d'entrée est détectée, la nouvelle valeur est enregistrée dans une bascule à mé-moir 114 figure 13D. Si la nouvelle valeur de l'impulsion de fréquence de donnée est un "l" logique, les données sur la ligne de données d'entrée des équipements sont échantillonnées par le circuit 8l et sont décalées dans la mémoire Intermédiaire d'enregistrement 2J. L'assemblage des bits de données supplémentaires se poursuit de la même manière jusqu'au moment oîi huit bits de données ont été assemblés et où la mémoire intermédiaire d'enregistrement de données 23 est remplie. En coïncidence avec le décalage de chaque bit de donnée détecté dans la mémoire intermédiaire 23 J-a bascule de parité de mémoire intermédiaire d'enregistrement de données 116, figure 131, est complémentée pour char que bit de donnée "l" assemblé. Du fait que la bascule de parité est initialement placée à la position "l", elle contient la Valeur de parité correcte pour la mémoire intermédiaire d'enregistrement 23 après que huit bits de données ont été assemblés. Initialement, la mémoire intermédiaire d'enregistrement 23 est ramenée à la position générale "0" sauf pour la position de bits 07 qui contient le bit de marquage utilisé pour détecter le fait que la mémoire intermédiaire d'enregistrement de données est remplie. Comme chaque bit d'entrée de donnée est détecté et décalé dans la mémoire intermédiaire d'enregistrement 23, le bit avertisseur est également décalé. Lorsque huit bits de données ont été assemblés, le bit de marquage est extrait de la position 00, de la mémoire intermédiaire d'enregistrement 23 et la bascule de demande de cycle d'enregistrement 118,.figure 13E, est mise en service. Un cycle d1 enregistrement en mémoire est exécuté dès que la mémoire est libre. Le minutage de l'équipement est calculé pour que le cycle d'enregistrement en mémoire se produise avant qu'un nouveau bit de donnée d'entrée ne soit détecté. La figure l4D décrit le cycle d'enregistrement en mémoire. Ainsi qu'il a déjà été montré à la figure l4C, quand un mot complet a été assemblé dans la mémoire intermédiaire d'enregistrement 23, tin cycle de mise en mémoire est demandé en mettant en service la bascule de demande de cycle d'enregistrement 118. Si le circuit logique de commande de mémoire n'est pas coupé à un cycle de lecture, la demande d'enregistrement est immédiatement honorée. Si, cependant le circuit de commande de mémoire est engagé dans un cycle de lecture, le démarrage du cycle d'enregistrement doit attendre que la mémoire soit de nouveau libre. Dans l'un ou l'autre cas, quand la mémoire n'est pas occupée, la bascule d'enregistrement 119, de la figure rjE^t mise en service et le cycle d'enregistrement est déclenché. Avec le démarrage du cycle de mise en mémoire, le signal d'occupation de mémoire est déclenché. Le compteur de temps 104 de la figure 13F 70 10485 2037245 est alors déclenché pour fournir des impulsions de cadence pour le fonctionnement du cycle de mise en mémoire et l'adresse de mémoire contenue dns l'enregistreur d'adresse d'enregistrement 27,do la figure 131,est transmise à la mémoire 22 pr.r la porte d'adresse de mémoire 100, figure 13D. Dans le cycle d'enregistrement 5 mémoire, durant le comptage de temps 01, le signal d'enregistrement en mémoire IWCE est mis en service et la bascule de demande de cycle d'enregistrement llS est remise en position. Durant le comptage de temps 05, la mémoire intermédiaire d'enregistrement 23 est remise en position et la position de bit 07 de la mémoire intermédiaire 23, c'est-à-dire le bit de marquage,est positionnée à un "l" 10 logique en préparation de l'assemblage du mot de suivant. Le bit de marquage est utilisé pour indiquer le moment où la mémoire intermédiaire d'enregistrement 23 est remplie. Sur le front arrière du comptage de temps 05,1e registre 27 avance d'une postion qui est l'adresse du cycle d'enregistrement suivant et la bascule de cycle d'enregistrement 119 est remise en position. Avec la remise en position 15 de la bascule de cycle d'enregistrement, le signal d'occupation de mémoire est mis hors service, de même que le compteur de temps 104, et le dispositif de commande de mémoire peut alors de nouveau exécuter tout cycle demandé. La figure l4E décrit le processus de réglage du découpage et du retardement des bits des sous-ensembles. Ainsi qu'il a déjà été décrit, le second signal de 20 sortie décodé du décodeur 84, 10 microsecondes après l'expiration du retard préréglé dans le compteur 26, est utilisé .pour placer le premier bit de donnée sur la ligne de sortie et provoquer le démarrage du processus de découpage des bits. Avec la réception de l'impulsion de sortie décodée, du décodeur 84, la bascule de fonctionnement de compteur synchrone 121, figure 13G, est réglée 25 pour indiquer un processus de découpage des bits,le eoupteur synchrone 107, figure 13G est déclenché, la mémoire intermédiaire de lecture 24 est décalée d'une position et le premier bit de sortie est placé dans la bascule de données de sortie 83# (bascule 122, figure 13J). Quand le compteur synchrone a compté dix microsecondes,la moitié de l'impulsion de données de sortie à 50 KB/S a 30 été engendrée, et la bascule d'horloge synchrone de données de sortie 123 (figure 13J) est mise en position. Le compteur synchrone 107- est alors vidé et remis en fonctionnement pour minuter la seconde moitié de l'impulsion de sortie. Tout réglage de retard de l'ensemble qui peut être nécessaire se produit durant la seconde moitié "Le la période de données de sortie. Si le retard du sous-cn-35 semble doit être augmenté, la période de bit de données de sortie est allongée d'une .ériode d'équipement (0,5 microseconde-- ). De la même manière, si le retard du sous-ensemble doit être réduit, la période de bit de sortie est raiour--cie r'!une période d'équipement (0,5 microseconde- ). Dans le cas où le rt%lace du retard du sous-ensemble n'est pas nécessaire, la seconde moitié de la périod1 40 de bit de sortie est la période normale de 10 microsecondes déterminée par le BAD ORIGINAL 70 10485 2037245 28 compteur synchrone 107. Dans tous les cas, quand la période de bit de sortie est entière, la bascule d'horloge synchrone de données de sortie 123 est remise en position et le compteur synchrone 107 est vidé. Quand le premier bit est achevé, le compteur synchrone 107 est remis en fonctionnement et le second bit 5 est introduit dans la bascule 122. Le découpage des bits de données supplémentaires se poursuit de la même manière jusqu'au moment où huit bits de données ont été découpés et que la mémoire intermédiaire de lecture 24 est vide. Lorsque les huit bits de données ont tous été introduits dans la bascule 123, la bascule de demande de cycle de lecture 128, figure 1JE est mise en service et un 10 cycle de lecture de mémoire est accompli dès que la mémoire est libre. Le minutage de l'équipement est prévu pour qu'un cycle de lecture se produise avant qu'un autre bit de données soit nécessaire pour le découpage. En synchronisme avec le décalage de chaque bit de donnée dans la bascule de sortie 122, la bascule de parité intermédiaire de lecture de données 124, figure ljffi, est complé-15 aentée pour chaque bit de donnée "l" logique découpé. Du fait que la bascule de parité 124 contenait à l'origine la parité impaire extraite de la mémoire 22, elle doit se trouver dans la position en service quand tous les huit bits de données de la mémoire intermédiaire de lecture 24 ont été découpés. Cependant, si la bascule de parité 124 demeure dans la position de remise en position aprèr 20 que la mémoire intermédiaire de lecture 24 a été vidée, une erreur de parité s'est produite et la bascule d'erreur de parité des sous-ensembles 129, figure 1JE, est mise en service. La figure 14F décrit le cycle de lecture de mémoire. Ainsi qu'il a déjà été décrit, un cycle de lecture de mémoire peut être demandé de deux manières, 25 Le premier cycle de lecture de mémoire ' a été déclenché par le décodeur 84, 20 microsecondes avant que le retard préréglé du compteur 26 se soit écoulé. Ce cycle de lecture est exécuté pour assurer que les données sont disponibles dans la mémoire intermédiaire de lecture 25 pour le découpage du premier bit. Après le premier cycle, chaque cycle de lecture de mémoire suivant est demandé par le 30 circuit logique de découpage de bit; quand la mémoire intermédiaire de lecture 24 a été vidée. Dans les deux cas, quand la mémoire n'est pas occupée, la bascule de cycle de lecture 130, figure 13E, est mise en service et le cycle de lecture est déclenché. Au début du cycle de lecture, le signal d'occupation de mémoire est mis en service, le compteur de temps 104, figure 133?, est déclenché et 35 l'adresse de mémoire contenue dans l'enregistreur de lecture 28 est envoyée à la mémoire 22 par la porte d'adresse de mémoire 100, figure 13D. Durant le comptage de temps 01, le signal de lecture de mémoire est mis en service, la mémoire intermédiaire de lecture 24 est '-vidée et la bascule de demande de cycle de lecture 128, figure 13E est remise en position. Durant le comptage de temps 05, 40 les données en mémoire sont tranférées à la mémoire intermédiaire de lecture 24 70 10485 2037245 29 et le bit de marquage est mis en service. Sur le front arrière du comptage de temps05> l'enregistreur d'adresse de lecture 20 est avancé de un, l'adresse du cycle de lecture suivant est remis en position avec la remise en position de la bascule de cyle de lecture 130, le signal d'occupation de mémoire est supprimé, 5 le compteur de temps 104 est mis hors service et le dispositif de commande de mémoire est de nouveau libre pour l'exécution de tout cycle nécessaire. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec des exemples particuliers de réalisations, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite 10 pas la portée de l'invention. 70 10485 _ 2037245 REVENDICATIONS 1. Réseau de communication par satellites, caractérisé en ce qu'il comprend au moins un premier satellite et au moins une première station terminale en communication avec ledit premier satellite, établissant au moins un premier parcours de communication entre ladite première station terminale et ledit 5 premier satellite, ladite première station terminale comprenant : - une première source d'un premier flot de bits de données digitales, - des premiers moyens couplés à ladite première source, capables de contrôler la relation dans le temps dudit premier flot transmis par rapport au premier satellite, 10 - des seconds moyens couplés à ladite première source, capables de comman der la relation dans le temps du premier flot, - des troisièmes moyens couplés aux seconds moyens, aux premiers moyens et au premier satellite, sensibles au premier flot des seconds moyens et au premier flot reçu du premier satellite pour comnander les premiers et se- 15 conds moyens pour maintenir à une valeur constante la longueur du premier parcours de communication, - des quatrièmes moyens reliés au premier satellite, établissant un second parcours de communication entre le premier satellite et la première station terminale pour vin second flot de bits de données digitales et, 20 - des cinquièmes moyens reliés aux quatrièmes moyens et aux troisièmes moyens, sensibles à la sortie des troisièmes moyens, pour commander la relation dans le temps du second flot à la sortie des cinquièmes moyens pour maintenir la longueur du second parcours de communication constante et égale à la. longueur du premier parcours de communication. 25 2, Réseau de communication par satellites selon la revendication 1, ca ractérisé en ce que les premiers et seconds moyens comprennent chacun : - des moyens temporisateurs à retard variable dits "premiers moyens temporisateurs" pour les premiers moyens et "accords moyens temporisateurs" pour les seconds moyens, ces premiers et seconds^moyens temporisateurs 30 étant commandés en sens opposé par des troisièmes moyens et comportant des moyens de mise en mémoire à noyaux magnétiques, - un dispositif bistable couplé aux moyens de mise en mémoire et aux troisièmes moyens pour engendrer, à leur sortie,le premier flot dont la largeur des bits de données est modifiée pour commander la relation dans 55 le temps du premier flot et maintenir h une valeur constante la longueur du premier parcours de communication. 3. Réseau de communication par satellites selon la revendication 1," caractérisé en ce que les troisièmes moyens comprennent des moyens d'autocorré 70 10485 _ 2037245 51 lation sensibles au premier faisceau des seconds moyens et au premier faisceau reçu du satellite pour commander les premiers et seconds moyens pour maintenir à une valeur constante la longueur du premier parcours de communication, composés par : 5 - des moyens temporisateurs à retard donné, dits premiers moyens tempo risateurs à retard fixe, reliés à la sortie du dispositif bistable des seconds moyens, - des seconds moyens temporisateurs à retard fixe ayant m retard égal à deux fois les retards donnés, reliés au premier satellite, 10 - un premier multiplicateur digital comprenant un circuit ET et un cir cuit OU EXCLUSIF NEGATIF, relié aux premiers et seconds moyens à retard fixe, - un second multiplicateur digital comprenant un circuit ET et un circuit OU EXCLUSIF NEGATIF relié aux premiers moyens temporisateurs à re- 15 tard fixe et au .premier satellite, - un premier intégrateur analogique relié au premier multiplicateur, - un second intégrateur analogique relié au second multiplicateur, - des moyens différentiels reliés aux premier et second intégrateurs et des moyens à seuil positif et négatif reliés aux moyens différentiels 20 pour engendrer un signal de sortie pour commander les premiers et se conds moyens. 4. Réseau de communication par satellites selon la revendication 1, caractérisé en ce que les cinquièmes moyens comportent des moyens temporisateurs à retard variable qui comprennent : 25 - des moyens d'enregistrement à noyau magnétique reliés aux quatrièmes moyens, - un dispositif bistable couplé aux moyens d'enregistrement et aux troisièmes moyens pour engendrer à leur sortie leéecond flot dont la largeur des bits de données est modifiée pour commander la relation dans 50 le temps du second flot et maintenir à me valeur constante la lon gueur du second parcours de communication. 5. Réseau de communication par satellites selon la revendication 1, caractérisé en ce qu'il comprend un second satellite en communication avec la première station terminale, établissant vin second parcours de communication 55 entre la première station' terminale et le second satellite, la première station terminale comprenant de plus : - des sixièmes moyens pour engendrer m second flot de bits de données digitales, - des septièmes moyens reliés aux sixièmes moyens , capables de contrôler 70 10485 ^ 2037245 la relation dans le temps du second flot transmis au second satellite, - des huitièmes moyens reliés aux quatrièmes moyens, capables de contrôler la relation dans, le temps du second flot, - des neuvièmes moyens reliés aux huitièmes moyens, aux septièmes moyens 5 et au second satellite, sensibles au second flot des huitièmes moyens et au second flot reçu du second satellite pour commander les septièmes et huitièmes moyens pour maintenir la longueur du second parcours de communication constante et égale à la longueur du premier chemin de communication, 10 - des dixièmes moyens reliés à la seconde source, les premiers et seconds moyens et les septièmes et huitièmes moyens pour transférer le premier flot du premier parcours de communication au second parcours de conaira-nication. 6. Réseau de communication par satellites selon la revendication 5» ca« 15 ractérisé en ce que les quatrièmes moyens sont constitués par la première source et le second flot est le premier flot. 7. Réseau de communication par satellites selon la. revendication 4, caractérisé en ce que la première station terminale comprend de plus : - un premier dispositif utilisateur, 20 - des onzièmes moyens couplés au premier satellite, établissant un troi sième parcours de communication entre le premier satellite et la première station terminale pour un troisième flot de bits de données digitales, - des douzièmes moyens reliés aux onzièmes moyens et aux troisièmes moyens 25 sensibles à la sortie des troisièmes moyens pour commander la relation dans le temps du troisième flot à la sortie des douzièmes moyens peur maintenir la longueur du troisième parcours de communication constante et égale à la longueur du premier parcours de communication, - des treizièmes moyens reliés au second satellite établissant un quatrième 30 parcours de communication entre le second satellite et la première sta^ic terminale pour le troisième flot, - des quatorzièmes moyens reliés aux treizièmes moyens et aux neuvièmes moyens, sensibles au signal de sortie des neuvièmes moyens pour connEX-der la relation dans le temps du troisième flot à la sortie des quato?- 55 zièmes moyens pour maintenir la longueur du quatrième parcours de com munication constante et égale au troisième parcours dé cominunication5 lesdits dixièmes moyens étant reliés aux dixièmes et quatorzièmes moyens et au premier dispositif utilisateur pour transférer le signal d'entrée au premier dispositif utilisateur des douzièmes moyens aux quatorzièmes 40 moyens, simultanément avec le transfert du premier faisceau du premieî' BAH ORIGINAL 1 70 10485 3j 2037245 parcours de communication au second parcours dr communication. 8. Réseau de communication par satellites selon la revendication 7, caractérisé en ce qu'il comprend une seconde station terminale comprenant une seconde source du troisième flot, un second dispositif utilisateur et des 5 moyens identiques aux premiers, seconds, troisièmes, quatrièmes, cinquièmes, sixièmes, septièmes, huitièmes, neuvièmes, dixièmes, onzièmes, douzièmes, treizièmes et quatorzièmes moyens pour permettre une liaison bilatérale avec la première station terminale par l'intermédiaire de l'un des premier ou second satellite, et en ce que les premiers et seconds n.oyens comprennent chacun des 10 moyens de comptage digital comptant à rebours et des moyens reliés aux moyens de comptage pour prérégler les moyens de comptage à me valeur ayant> avec la portée entre le premier satellite et la première station terminale, une relation propre à amener les deux premiers flots dans les troisièmes moyens, dans la plage de commande des troisièmes moyens. 15 9. Dans un réseau de communicàtion par satellite, -un équipement tempo- est risateur à retard variable,/caractérisé en ce qu'il comprend : - une première source d'un flot de bits de données digitales, - des moyens temporisateurs digitaux à retard variable couplés à la première source, 20 - une seconde source du flot de données ayant, par rapport au premier flot de données,à la sortie de la première source, une relation dans le temps variable, - des moyens d'autocorrélation digitaux, analogiques, cotiplés aux moyens temporisateurs et à la seconde source, sensibles au flot de données des 25 deux moyens temporisateurs et de la seconde source pour commander le retard des moyens temporisateurs afin de maintenir le flot de données des moyens temporisateurs en coïncidence dans le temps avec le flot de données provenant de la socondc source.