Procédé et appareil de test de circuits intégrés complexes et de mémoires la présente invention concerne le test de circuits intégrés complexes et de mémoires, par l'injection de signaux de test et la comparaison des signaux de sortie résultants avec des références. Dans le test de circuits intégrés complexes, des si- gnaux de test appropriés, des références et une information de format et de synchronisation associée, pour chaque broche du circuit, sont chargés au préalable dans une mémoire vive-af- fectée en propre à la broche considérée Pendant le test, un générateur d'adresse applique des signaux d'adresse à la mé- moire pour produire la séquence désirée d'injections et de comparaisons. Au contraire, dans le test des mémoires, le généra- teur d'adresse procède simultanément à l'application de si- gnaux d'adresse aux broches "d'adresse" de la mémoire (qui reçoivent ainsi les signaux d'adresse en tant que signaux de test) et à l'activation d'un générateur séparé qui applique des signaux de test de "données" aux broches de données de la mémoire Des signaux de sortie apparaissent uniquement sur les broches de données et sont comparés aux signaux de don- nées injectés précédemment Bien qu'une mémoire vive soit af- fectée à chaque broche, cette mémoire n'enregistre qu'une in- formation de format et de synchronisation (qui, de façon ca- ractéristique, demeure constante pendant de longues séquences de signaux de test) et, dans certains modes de réalisation, une information de désembrouillage d'adresse. De façon générale, un aspect de l'invention porte sur un appareil destiné à tester des circuits intégrés com- plexes et des mémoires par l'injection de signaux de test et la comparaison de signaux de sortie résultants avec des réfé- rences Chaque circuit intégré complexe et chaque mémoire comporte un certain nombre de broches et les broches des mé- moires comprennent des broches d'adresse et des broches de données L'appareil comprend un contr 6 leur de séquence desti- né à séquencer les injections et les comparaisons, un élément d'enregistrement destiné à enregistrer les signaux de test et les références pour les circuits intégrés complexes, un géné- rateur destiné à générer les signaux de test et les référen- ces pour les mémoires, et un circuit de commutation de source qui fonctionne sous la dépendance du contrôleur de séquence et qui est connecté de façon à acheminer sélectivement les si- gnaux de test et les références pour les circuits intégrés complexes de l'élément de mémoire vers les broches, ou les signaux de test et les références pour les mémoires du géné- rateur vers les broches de données. Un autre aspect de l'invention porte de façon géné- rale sur un appareil qui comprend un contrôleur de séquence destiné à séquencer les injections et les comparaisons, un générateur de format et de synchronisation destiné à générer une information de format et de synchronisation qui corres- pondeaux signaux de test et aux références, un générateur de séquence destiné à faire en sorte que le générateur de format et de synchronisation fournisse une information de format et de synchronisation mise à jour qui correspondeà chaque signal de test et à chaque référence, pour tester les circuits inté- grés complexes, un générateur de séquence de groupe destiné à faire en sorte que le générateur-de format et de synchronisa- tion fournisse une information de format et de synchronisa-' tion mise à jour qui correspondeà des groupes des signaux de test et de références, pour tester les mémoires, et un con- trôleur de mode qui fonctionne sous la dépendance du contr 6- leur de séquence de façon à activer sélectivement soit le générateur de séquence, soit le générateur de séquence de groupe, pour tester respectivement les circuits intégrés com- plexes ou les mémoires. Dans des modes de réalisation préférés, le généra- teur de format et de synchronisation comprend une mémoire de format destinée à enregistrer une information de format, et une mémoire d'adresse de format qui fonctionne sous la dépen- dance du contrôleur de séquence de façon à enregistrer des adresses qui correspondent aux positions dans la mémoire de format; une mémoire de synchronisation destinée à enregis- trer une information de synchronisation; un générateur de synchronisation destiné à fournir des impulsions de synchro- nisation conformément à l'information de synchronisation; et une mémoire d'adresse de synchronisation qui fonctionne sous la dépendance du contrôleur de séquence de façon à enregis- trer des adresses qui correspondent aux positions dans la mé- moire de synchronisation L'appareil comprend en outre un comparateur destiné à produire des signaux d'erreur lorsque les signaux de sortie diffèrent des références, un processeur de défaut qui fonctionne sous la dépendance du comparateur, une mémoire de séquence de défaut qui fonctionne sous la dé- pendance du contrôleur de séquence et du processeur de défaut de façon à enregistrer des séquences des signaux d'erreur et des signaux de test correspondant aux broches des circuits intégrés complexes, et une mémoire de plan de défauts qui fonctionne sous la dépendance du processeur de défaut et du contr 8 leur de séquence de façon à enregistrer les signaux d'erreur sous la forme d'un plan correspondant aux positions de mémoire dans les mémoires. Un autre aspect de l'invention porte sur un procédé de test de circuits intégrés complexes ayant des parties de type mémoire et des parties de type autre que mémoire, dans lequel on enregistre les signaux de test et los références pour les parties de type autre que mémoire dans un premier élément d'enregistrement; on enregistre une information de format et de synchronisation correspondant à chacun des si- gnaux de test et des références pour les parties de type au- tre que mémoire dans un second élément d'enregistrement; on enregistre une information de format et de synchronisation correspondant à des groupes de signaux de test et de référen- ces pour les parties de type mémoire dans le second élément d'enregistrement; on déclenche un sélecteur pour acheminer les signaux de test et les références depuis le premier élé- ment d'enregistrement vers les broches des parties de type autre que mémoire; on génère une adresse correspondant à chacun des signaux de tést et des références pour les parties de type autre que mémoire et on déclenche simultanément un sélecteur pour acheminer chaque adresse vers le second élé- ment d'enregistrement; on commande ul générateur de façon qu'il génère les signaux de test et les références pour les parties de type mémoire, et on déclenche simultanément le sé- lecteur pour acheminer les signaux de test et les références vers les broches de données des parties de type mémoire; et on génère une adresse correspondant à chacun des groupes de signaux de test et de références pour les parties de type mé- moire, et on déclenche simultanément un sélecteur pour ache- miner chaque adresse vers le second élément d'enregistrement. L'invention permet de tester de façon souple, éco- nomique et efficace des circuits intégrés complexes et des mémoires (ainsi que des circuits intégrés complexes ayant des parties de type mémoire) l'un après l'autre, dans n'im- porte quel ordre, et elle permet de traiter avec souplesse n'importe quelle broche du dispositif testé comme une broche de circuit intégré complexe, une broche de données d'une mé- moire ou une broche d'adresse d'une mémoire, pour n'importe quel cycle des signaux de test. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif La suite de la description se réfère aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique des composants d'un appareil de test conforme à l'invention la figure 2 est un schéma synoptique de la mémoire vive de commande et d'autres composants du contrôleur de sé- quence de configurations de test représenté sur la figure 1. Structure En considérant la figure 1, on voit que chaque bro- che 10 d'un dispositif 12 est connectée par un poste de test 14 (contenant des circuits de détection des signaux de sortie des broches et des circuits d'attaque de broches classiques) et par une ligne bidirectionnelle 16 à un système de défini- tion de format 18 (qui contient des éléments logiques en cir- cuit intégré parmi lesquels figurent dles multiplexeurs desti- nés à définir le format et les caractéristiques temporelles des injections et des comparaisons des signaux de test) Les entrées du système de définition de format 18 sont respecti- vement connectées au circuit de génération de signaux de test 22 par la ligne de signaux de test 20; au circuit de généra- tion de format 26 par la ligne de format 24; et au circuit de génération de synchronisation 30 par la ligne de synchro- nisation 28 Une sortie du système de définition de format 18 est connectée par la ligne d'erreur 31 au circuit de traite- ment de défaut 32. lie circuit de génération de signaux de test 12 est connecté au contr 8 leur de séquence de configurations de test par la ligne de sélection de source 52, la ligne de re- chargement 53 et les lignes de commande de mémoire de signal de test 54, 56 et 57 (les lignes 54 et 56, avec les lignes d'interruption et de commande 58 et 59 du circuit de traite- ment de défaut, connectent également le contrôleur de séquen- ce de configurations de test 50 au circuit de traitement de défaut 32) La ligne de sélection de source 52, la ligne de rechargement 53, la ligne de commande 57 et les lignes de commande de mémoire de format et de synchronisation 60 et 62 connectent le contrôleur de séquence de configurations de test 50 aux circuits de génération de format et de synchroni- sation 26 et 30. Dans le circuit de génération de signal de test 22, le sélecteur de source de signal de test 70 est connecté à la mémoire de sélection de source de signal de test 72 (d'une capacité de 256 multiplets par broche) et à cinq sources po- sibles de signaux de test: des mémoires de signal de test A ou B 74, 76 (qui enregistrent des signaux de test de circuits intégrés complexes pour chaque broche 10 ou une information de désembrouillage d'adresse de mémoire pour des broches d'adresse de mémoire); une mémoire de signal de test C 78 (par l'intermédiaire du circuit de commande de rechargement 138) ; un générateur de signal de test de mémoire 80 (qui contient un générateur algorithmique fonctionnant sous la dé- pendance-d'adresses qui est constitué par des éléments logi- ques, et un générateur de table à consulter, fonctionnant sous la dépendance d'adresses, qui est constitué par des élé- ments de mémoire); et une ligne de source de remplacement 82. De façon similaire, dans le circuit de génération d'adresse de format 26, le sélecteur de source de données de format 90 est connecté à la mémoire de sélection de source de format 94 (d'une capacité de 256 multiplets par broche), et à quatre sources possibles d'adresses de format: des mémoires de format A ou B 96, 98; une mémoire de format C 100 (par l'intermédiaire du circuit de commande de rechargement 136); et une ligne de source de remplacement 122 Une sortie du sé- lecteur de source de format 90 est connectée à la mémoire de format 92 (d'une capacité de 256 multiplets par broche). Dans le circuit de génération de synchronisation , le sélecteur de source de synchronisation 110 est connec- té à la mémoire de sélection de source de synchronisation 114 (d'une capacité de 256 multiplets par broche) et à quatre sources possibles d'adresses d'information de synchronisation: des mémoires de synchronisation A ou B 116, 118; une mémoire de synchronisation O 120 (par l'intermédiaire du circuit de commande de rechargement 134); et une ligne de source de remplacement 122 lia sortie du sélecteur de source de synchro- nisation 110 est connectée par l'intermédiaire de la mémoire de synchronisation 124 (qui est une mémoire vive d'une capa- cité de 256 multiplets par broche) au système de synchroni- sation 126, qui contient des générateurs de synchronisation programmables. Les mémoires A 74, 96 et 116 et les mémoires B 76, 98 et 118 sont des parties respectives de deux mémoires -vi- ves statiques identiques de 4 K,et les mémoires C 78, 100 et sont des parties d'une mémoire vive dynamique de 64 K à 256 K Les sélecteurs 70, 90, 110 sont des multiplexeurs classiques Les circuits de commande de rechargement 134, 136, 138 (qui contiennent des multiplexeurs classiques)ont des en- trées connectées à la ligne de rechargement 53 et connectées respectivement aux mémoires a 78, 100 et 120, et ils ont des sorties qui sont connectées respectivement aux mémoires A 74, 96 et 116 et aux mémoires B 76, 98 et 118. Dans le circuit de traitement de défaut 32, le pro- cesseur de défaut 250 (qui contient des éléments logiques en circuit intégré destinsà analyser et à acheminer les signaux d'erreur) est connecté par la ligne d'erreur de mémoire 252 à la mémoire de plan de défauts 254 (qui est une mémoire fonc- tionnant en temps réel qui est destinée à enregistrer des signaux d'erreur et à laquelle on peut donner une configura- tion 16 x 64 K, 8 x 128 K ou 1 K x 1 K, pour conserver des si- gnaux d'erreur de mémoire) Le processeur de défaut 250 est également connecté par la ligne de séquence de défaut 258 à la mémoire de séquence de défaut 260, qui est une mémoire vi- ve qui enregistre les signaux de défaut et l'information de bloc et de cycle associée. On va maintenant considérer la figure 2 sur laquel- le on voit que les générateurs d'adresse de signal de test A et B 310, 312 (contenant chacun respectivement trois compteurs d'adresse à 12 bits 314, 316, des sélecteurs d'adresse 318, 320 et des portes OU-EXCLUSIF de blocage d'adresse 322, 324) sont respectivement connectés par les lignes de bit de com- mande 326, 328 et les lignes de blocage de générateur 330, 332 à la mémoire vive de commande 333 (qui consiste en un mi- croprocesseur programmable ayant une capacité 4 K mots d'ins- truction de 112 bits chacun) La mémoire vive 333 est égale- ment connectée aux éléments suivants: à la ligne de commande 57 et à la ligne de rechargement 53 par l'intermédiaire du générateur d'adresse C et compteur de commande 322 (qui con- tient des circuits logiques et de synchronisation consistant en circuits intégrés, destinés à l'adressage et à la commande des mémoires C 78, 100, 120); à la ligne de sélection de source 52; aux sélecteurs de mode circuit intégré complexe/ mémoire 334, 336 (qui sont également connectés aux généra- teurs d'adresse de signal de test A et B 310, 312), par l'in- termédiaire de la ligne d'adresse de format et de synchroni- sation de mémoire, 325; par la ligne de commande de séquence 338 à des circuits, non représentés, destinés à déterminer l'adresse dans la mémoire vive 333 de l'instruction de comman- de suivante à exécuter; et à des circuits de commande de test non représentés, par l'intermédiaire de la ligne de commande de test 340 - Les sélecteurs 350 et 352 ont des entrées de don- nées qui sont connectées à la ligne d'adresse C 57 et sont respectivement connectéesaux générateurs d'adresse de signal de test A et B, 310 et 312, et ils ont des entrées de comman- de qui sont connectées par la ligne 323 au générateur d'adres- se C et compteur de commande 322. les sélecteurs 354 et 356 ont de façon similaire des entrées connectées à la ligne d'adresse C 57 et connectées respectivement aux sélecteurs de mode circuit intégré ccmple- xe/mémoire, 334 et 336, et ils ont des entrées de commande connectées au générateur d'adresse C et compteur de commande 322 Les entrées de commande des sélecteurs de mode circuit intégré complexe/mémoire 334 et 336 sont respectivement con- nectées aux registres 335 et 337. Les sélecteurs 318, 320, 334, 336, 350, 352, 354 et 356 sont des multiplexeurs en circuit intégré classiques. Fonctionnement L'appareil de test peut être commuté alternative- ment entre le test de circuits intégrés complexes et le test de mémoires, selon n'importe quelle séquence, et il peut tes- ter des circuits intégrés complexes ayant des parties de type mémoire et des parties de type autre que mémoire On commute le mode de test entre le mode "circuit intégré complexe" et le mode "mémoire" en changeant les valeurs dans les registres 335 et 337 pour commander respectivement les sélecteurs 334 et 336 de façon à déterminer la source des adresses pour les mémoires de synchronisation et de format A et B, 96, 98, 116 et 118; et en changeant les bits de commande qui passent par la ligne 52 vers les mémoires de sélection de source 72, 94 et 114, pour déterminer la source des signaux de test. Test de circuits intégrés complexes Dans le test de circuits intégrés complexes, le sys- tème de définition de format 18 applique des séquences de si- gnaux de test pour toutes les broches 10 au poste de test 14, et ces séquences proviennent alternativement de la mémoire de signal de test A ou B 74 ou 76, le choix étant effectué par le sélecteur de source de signal de test 70, de la manière imposée par la mémoire de sélection de source de signal de test 72, sous la commande du contrôleur de séquence de confi- gurations de test 50. Lorsque la mémoire de signal de test A 74 est sé- lectionnée par le sélecteur de source de signal de test 70, elle fournit des signaux de test à partir d'une séquence de ses positions de mémoire qui est définie par les adresses ap- pliquées sur la ligne d'adresse A 54 Simultanément, la mé- moire de signal de test B 76 est rechargée à partir d'un en- semble commun plus grand de signaux de test enregistrés dans la mémoire de signal de test 78 Une fois que la mémoire de signal de test A 74 a épuisé sa provision de données de test, le sélecteur de source de signal de test 70 commande immédia- tement la mémoire de signal de test B 76 de façon qu'elle fournisse les données correspondant à sa provision qui vient d'gtre reconstituée, et la mémoire de signal de test A 74 est rechargée à partir de la mémoire de signal de test C 78. le rechargement est commandé par le générateur d'adresse C et compteur de commande 322, qui émet un signal "chargement A" ou"chargement B" sur la ligne 53 dirigée vers le circuit de commande de rechargement 124, et qui émet des adresses a sur la ligne 57, de la manière décrite dans la de- mande de brevet française déposée le même jour par la deman- resse sous le titre "Dispositif générateur de séquence de données de test pour circuits intégrés complexes", et en uti- lisant le dispositif décrit dans la demande précitée. Chaque signal de test de circuit intégré complexe est appliqué à un instant déterminé par le système de syn- chronisation 126, conformément à l'information de synchroni- sation qui est enregistrée dans la mémoire de synchronisation 114, et avec un format (par exemple non retour à zéro (NRZ), retour à zéro (RZ), retour à un (RU) ou retour au compléement (Ré)) qui est déterminé par l'information de format enregis- trée dans la mémoire de format 92 La mémoire de synchronisa- tion 114 et la mémoire de format 92 sont respectivement adres- sées alternativement à partir des mémoires de synchronisation et de format A 116, 96 et des mémoires de synchronisation et de format B 118, 98 (dans le même ordre que celui correspon- dant à l'alternance entre les mémoires de signal de test A et B 74, 76), sous la commande respective des mémoires de sélec- tion de source de synchronisation et de format 114, 94, par l'intermédiaire des sélecteurs de source de données de syn- chronisation et de données de format, 110, 90 L'alternance est déclenchée sur les lignes 60 et 62 ( par des adresses A et B identiques à celles qui sont appliquées sur les lignes 54 et 56), par l'action des sélecteurs de mode circuit inté- gré complexe/mémoire, 334, 336, qui sont commandés par les registres 335, 337 de façon à fonctionner dans le mode de 1 1 test "circuit intégré complexe" Pendant que l'une ou l'autre des mémoires de synchronisation et de format A ou B n'appli- que pas de signaux, elle est rechargée à partir d'un ensemble commun plus grand de signaux de synchronisation et de format, enregistré dans les mémoires de synchronisation et de format C 110, 120. les signaux de sortie provenant des broches 10 qui sont reçus par le système de définition de format 18 sont comparés (par des circuits comparateurs classiques réalisés en circuits intégrés, dans le système de définition de format 18) avec des références (appliquées sur la ligne 20 de la mè- me manière que les signaux de test), et des signaux d'erreur correspondants sont émis par le processeur de défaut 250 vers la mémoire de séquence de défaut 260, sous la dépendance du contrôleur de séquence de configurations de test 50 En cas d'apparition de séquences de défaut prédéterminées, le proces- seur de défaut 250 émet un signal d'interruption vers le con- trôleur de séquence de configurations de test 50, qui peut alors modifier la séquence de test. Test de mémoires Dans le test de mémoires, des signaux de test sont appliqués à une broche de données de la mémoire à partir du générateur de signal de test de mémoire 80 (sur la base de signaux appliqués sur les lignes 56 et 58), par l'intermédiai- re du sélecteur de source de test 70; et des signaux de test "d'adresse" destinés aux broches d'adresse X et Y de la mé- moire sont appliqués directement à partir des générateurs d'adresse de mémoire de signal de test A et B 310, 312, par l'intermédiaire des mémoires de signal de test A et B 74, 76 (dans lesquelles ces signaux peuvent ttre désembrouillés pour se conformer à la configuration de mémoire du dispositif 12). L'information de format et de synchronisation (qui, de façon caractéristique, demeure inchangée pour des groupes de signaux de test de mémoire) est déterminée par les circuits de génération d'adresse de format et de synchronisation, 26 et 30, sur la base d'adresses qui sont appliquées directement à partir de la mémoire vive de commande 333, par la ligne 325 et les sélecteurs de mode circuit intégré complexe/mémoire, 334, 536, qui sont positionnés par les registres 335, 337 dans le mode de test "mémoire". Des signaux d'erreur sont émispar le processeur de défaut 250 vers la mémoire de plan de défauts 254, qui en,- registre les erreurs (sous la commande des signaux d'adresse sur les lignes 54, 56) dans des positions homologues aux po- sitions défectueuses dans le dispositif 12, pour fournir un plan de ces positions de mémoire défectueuses. La partie de la description qui concerne le rechar- gement des mémoires A et B à partir d'un ensemble commun de signaux de test et d'information de format et de synchronisa- tion, enregistrés dans les mémoires C, fait l'objet de la demande de brevet française déposée le même jour par la de- manderesse sous le titre "Dispositif générateur de séquence de données de test pour circuits intégrés complexes". Il va de soi que de nombreuses modifications peu- vent être apportées à l'appareil et au procédé décrits et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1 Appareil destiné à tester des dispositifs com- prenant des circuits intégrés complexes et des mémoires, par l'injection de signaux de test et la comparaison des signaux de sortie résultants avec des références, chacun de ces dis- positifs ( 12) comportant un certain nombre de broches ( 10) et les broches des mémoires comprenant des broches d'adresse et des broches de données, caractérisé en ce qu'il comprend: un contrôleur de séquence ( 50) destiné à séquencer les injec- tions des signaux de test et les comparaisons des signaux de sortie résultants avec les références; un élément d'enregis- trement ( 74, 76, 78) destiné à enregistrer les signaux de test et les références pour les circuits intégrés complexes un générateur ( 22) destiné à générer les signaux de test et les références pour les mémoires; et un circuit de commuta- tion de source ( 78) qui fonctionne sous la dépendance du con- trôleur de séquence et qui est connecté de façon à acheminer sélectivement les signaux de test et les références pour les circuits intégrés complexes de l'élément d'enregistrement vers les broches, ou les signaux de test et les références pour les mémoires du générateur ( 80) vers les broches de don- nées. 2 Appareil destiné à tester des dispositifs com- prenant des circuits intégrés complexes et des mémoires, par l'injection de signaux de test et la comparaison des signaux de sortie résultants avec des références, chacun de ces dis- positifscomportant un certain nombre de broches et les bro- ches des mémoires comprenant des broches d'adresse et des broches de données, caractérisé en ce qu'il comprend: un contrôleur de séquence ( 50) destiné à séquencer les injections de signaux de test et les comparaisons des signaux de sortie résultants avec les références; un générateur de format et de synchronisation ( 26, 30) destiné à générer une information de format et de synchronisation qui corresponde aux signaux de test et aux références; un générateur de séquence destiné à faire en sorte que le générateur de format et de synchronisa- tion fournisse une information de format et de synchronisa- tion mise à jour qui correspondeà chacun des signaux de test et à chacune des références, pour tester les circuits inté- grés complexes; un générateur de séquence de groupe destiné à faire en sorte que le générateur de format et de synchroni- sation fournisse une information de format et de synchronisa- tion mise à jour qui corresponde à des groupes de signaux de test et de références, pour tester les mémoires; et un con- tr 8 leur de mode qui fonctionne sous la dépendance du contr 6- leur de séquence ( 50) pour actionner sélectivement soit le générateur de séquence, soit le générateur de séquence de groupe, pour tester respectivement les circuits intégrés com- plexes ou les mémoires. 3 Appareil selon la revendication 1, caractérisé en ce qu'il comprend en outre: un générateur de format et de synchronisation ( 26, 30) destiné à générer une information de format et de synchronisation correspondant aux signaux de test et aux références; un générateur de séquence destiné à faire en sorte que le générateur de format et de synchronisa- tion fournisse une information de format et de synchronisation mise à jour qui corresponde à chacun des signaux de test et à chacune des références, pour tester les circuits intégrés complexes; un générateur de séquence de groupe destiné à faire en sorte que le générateur de format et de synchronisa- tion fournisse une information de format et de synchronisation mise à jour qui corresponde à des groupes des signaux de test et des références, pour tester les mémoires; et un contrôleur de mode qui fonctionne sous la dépendance du contrôleur de séquence ( 50) de façon à actionner sélectivement soit le gé- nérateur de séquence, soit le générateur de séquence de grou- pe, pour tester respectivement les circuits intégrés complexes ou les mémoires. 4 Appareil selon l'une quelconque des revendica- tions 2 ou 3, caractérisé en ce que le générateur de format et de synchronisation ( 26, 30) comprend: une mémoire de for- mat ( 92) destinée à enregistrer une information de format; et une mémoire d'adresse de format ( 96, 98, 100) qui fonction ne sous la dépendance du contrôleur de séquence ( 50) pour en- registrer des adresses qui correspondent aux positions dans la mémoire de format. Appareil selon l'une quelconque des revendica- tions 2 ou 3, caractérisé en ce que le générateur de format et de synchronisation ( 26, 30) comprend: une mémoire de syn- chronisation ( 124) destinée à enregistrer une information de synchronisation; un générateur de synchronisation ( 126) des- tiné à produire des impulsions de synchronisation en confor- mité avec l'information de synchronisation; et une mémoire d'adresse de synchronisation ( 116, 118, 120) qui fonctionne sous la dépendance du contrôleur de séquence ( 50) pour enre- gistrer des adresses qui correspondent aux positions dans la mémoire de synchronisation ( 124). 6 Appareil selon l'une quelconque des revendica- tions 1 à 3, caractérisé en ce qu'il comprend en outre un com- parateur qui est destiné à produire des signaux d'erreur lors- que les signaux de sortie diffèrent des références; et un circuit de traitement d'erreur ( 32) qui est connecté de façon à enregistrer sélectivement les signaux d'erreur sous la for- me d'un plan correspondant aux positions de mémoire dans les- dites mémoires, ou sous la forme de séquences de signaux d'er- reur et des signaux de test correspondant aux broches des circuits intégrés complexes. 7 Appareil selon la revendication 8, caractérisé en ce que le circuit de traitement d'erreur ( 32) comprend: un processeur de défaut ( 250) qui fonctionne sous la dépen- dance du comparateur; une mémoire de séquence de défaut( 260) qui fonctionne sous la dépendance du contrôleur de séquence et du processeur de défaut de façon à enregistrer lesdites séquences; et une mémoire de plan de défauts ( 254) qui fonc- tionne sous la dépendance du processeur de défaut et du con- tr 8 leur de séquence de façon à enregistrer ledit plan. 8 Procédé de test de dispositifs comprenant des circuits intégrés complexes et des mémoires, par l'injection de signaux de test et la comparaison de signaux de sortie ré- sultants avec des références, chacun de ces dispositifs com- portant un certain nombre de broches et les broches des mé- moires comprenant des broches d'adresse et des broches de données, caractérisé en ce que: on enregistre les signaux de test et les références pour les circuits intégrés complexes dans un élément d'enregistrement ( 74, 76, 78); lorsque le dispositif est un circuit intégré complexe, on déclenche un sélecteur ( 70) pour acheminer les signaux de test et les ré- férences _de l'élément d'enregistrement vers les broches; et lorsque le dispositif est une mémoire, on commande un généra- teur ( 80) de façon qu'il génère les signaux de test et les références, et on déclenche simultanément le sélecteur ( 70) pour qu'il achemine les signaux de test et les références vers les broches de données, le déclenchement du sélecteur pour tester des circuits intégrés complexes et des mémoires s'effectuant dans n'importe quel ordre désiré. 9 Procédé de test de dispositifs comprenant des circuits intégrés complexes et des mémoires, par l'injection de signaux de test et la comparaison des signaux de sortie résultants avec des références, chacun de ces dispositifs ( 12) comprenant un certain nombre de broches ( 10), caractéri- sé en ce que: on enregistre dans un élément d'enregistrement une information de format et de synchronisation qui corres- pond à chacun des signaux de test et à chacune des références pour les circuits intégrés complexes; on enregistre dans l'élément d'enregistrement une information de format et de synchronisation qui correspond à des groupes de signaux de test et de références pour les mémoires; lorsque le disposi- tif est un circuit intégré complexe, on génère une adresse correspondant à chacun des signaux de test et à chacune des références, et on déclenche simultanément un sélecteur pour diriger chaque adresse vers l'élément d'enregistrement; et lorsque le dispositif est une mémoire, on génère une adresse correspondant à chacun des groupes de signaux de test et de références, et on déclenche simultanément le sélecteur pour acheminer chaque adresse vers l'élément d'enregistrement, la génération des adresses et le déclenchement du sélecteur pour tester des circuits intégrés complexes et des mémoires s'effectuant dans n'importe quel ordre. Procédé selon la revendication 8, caractérisé en ce qu'on enregistre dans un élément d'enregistrement sup- plémentaire une information de format et de synchronisation correspondant à chacun des signaux de test et à chacune des références pour les circuits intégrés complexes; on enre- gistre dans cet élément d'enregistrement supplémentaire une information de format et de synchronisation correspondant à des groupes de signaux de test et de références pour les mé- moires; lorsque le dispositif est un circuit intégré comple- xe, on génère une adresse correspondant à chacun des signaux de test et à chacune des références, et on déclenche simul- tanément un sélecteur pour acheminer chacune de ces adresses vers l'élément d'enregistrement supplémentaire; et lorsque le dispositif est une mémoire, on génère une adresse corres- pondant à chacun des groupes de signaux de test et de réfé- rences, et on déclenche simultanément un sélecteur pour ache- miner chacune des adresses vers l'élément d'enregistrement supplémentaire, la génération des adresses et le déclenche- ment du sélecteur pour tester les circuits intégrés complexes et les mémoires s'effectuant dans n'importe quel ordre. 11 Procédé de test de circuits intégrés complexes ayant des parties de type mémoire et des parties de type au- tre que mémoire, par l'injection de signaux dé test et la comparaison des signaux de sortie résultants avec des réfé- rences, chacun de ces circuits intégrés complexes ( 12) com- prenant un certain nombre de broches ( 10), caractérisé en ce que: on enregistre les signaux de test et les références pour les parties de type autre que mémoire dans un premier élément d'enregistrement; on enregistre dans un second élé- ment d'enregistrement une information de format et de syn- chronisation correspondant à chacun des signaux de test et à chacune des références pour les parties de type autre que mé- moire; on enregistre dans le second élément d'enregistrement une information de format et de synchronisation corrrespondant à des groupes de signaux de test et de références, pour les parties de type mémoire; on déclenche un sélecteur pour ache- miner les signaux de test et les références depuis le premier élément d'enregistrement vers les broches des parties de type autre que mémoire; on génère une adresse correspondant à chacun des signaux de test et à chacune des références pour les parties de type autre que mémoire, et on déclenche simul- tanément un sélecteur pour acheminer chacune de ces adresses vers le second élément d'enregistrement; on commande un gé- nérateur de façon qu'il génère les signaux de test et les ré- férences pour les parties de type mémoire, et on déclenche simultanément ledit sélecteur pour acheminer les signaux de test et les références vers les broches de données des parties de type mémoire; et on génère une adresse correspondant à chacun des groupes de signaux de test et de références pour les parties de type mémoire, et on déclenche simultanément un sélecteur pour acheminer chacune de ces adresses vers le se- cond élément d'enregistrement.