La présente invention concerne des systèmes de détection de données et, plus particulièrement, des systèmes pour détecter les données numériques représentées par les transitions d'un signal de données placées dans une succession d'intervalles de cellules de bits. 5 Le traitement de données et les opérations apparentées actuellement con nus nécessitent fréquemment que les données numériques soient codées, par exemple, par modulation d'un signal électrique à des fins d'emmagasinage, de transmission ou de tout autre traitement des données. Les données peuvent être rétablies en utilisant des circuits de détection appropriés qui répondent au 10 signal alors transmis ou dérivé d'un support d'emmagasinage. Lorsque les données doivent être emmagasinées par enregistrement sur un support magnétique, un certain nombre de techniques d'enregistrement classiques peut Stre utilisé, comprenant les codages de non retour à zéro CNRZ), de non retour à zéro modifié (NRZI), les codages à modulation de phase et les 15 codages en fréquence double. Ces techniques impliquent la génération d'un signal de données dans lequel les données sont représentées par des transitions dans une succession d'intervalles de cellules de bits. Une tête d'écriture répond à chaque transition du signal de données pour inverser le sens de magnétisation du support d'enregistrement sur une de ses pistes. Le signal de 20 données peut être efficacement rétabli ou régénéré afin d'être soumis è tout autre traitement ou détection des données en utilisant une tête de lecture pour détecter la valeur et la polarité de l'enregistrement magnétique. Un procédé couramment utilisé pour détecter les données utilise un oscillateur à fréquence variable pour engendrer un signal d'horloge de référence 25 en relation de phase bloquée avec les impulsions dérivées des transitions du signal de données. L'impulsion d'horloge de référence qui peut être une onde en dents de scie est appliquée à une bascule binaire pour ouvrir et fermer alternativement une porte associée durant différentes portions de chaque intervalle séparant les cellules de bits. Les impulsions de données ou "un" au 30 centre des intervalles des cellules de bits sont envoyées sur la sortie en tant qu'impulsions "un" tandis que les impulsions d'horloge ou "zéro" aux bords (ou fronts) des intervalles binaires sont bloquées. Des agencements de détection classiques, par exemple du type à impulsions d'horloge qui vient juste d'être décrit, détectent les données sous forme gé-35 néralement analogique et sont, en conséquence, de souplesse limitée. Lors de la détection au moyen d'impulsions d'horloge, la seule détermination à faire est celle de savoir si une impulsion tombe dans une "fenêtre un" ou dans une "fenêtre zéro" fourniees par la porte. Chaque intervalle de cellule de bits est observé séparément sans tenir compte du contenu en information des inter-40 valles adjacents. Ceci est particulièrement important lors d'un décalage de 70 01478 2 2030253 bits ou de tout autre problème étant donné que la tête de lecture affecte de façon caractéristique la position dans le temps de plus d'une transition durant la détection. Ainsi, le décalage de bits d'une transition donnée dépend des valeurs relatives des intervalles de temps entre la transition et les tran-5 sitions adjacentes. En conséquence, un système de détection qui considère la relation entre une succession de cellules de bits plutôt que chaque cellule séparément serait avantageux du moins à cet égard. Ce système, en outre, serait avantageux du point de vue de la détection et de la correction des erreurs dans le procédé de détection. 10 Les agencements conformes à la présente invention détectent les données en utilisant un algorithme inverse du procédé de codage et la nature prévisible des erreurs qui peuvent êtEe introduitent par le support de traitement duquel est dérivé le signal de données. L'algorithme inverse est assuré par des circuits logiques afin de fournir un procédé de décodage du type numéri-15 que dans lequel sont considérées les valeurs de données détectées préalablement . Dans un premier mode de réalisation d'un système de détection conforme à la présente invention, l'intervalle de temps entre deux transitions adjacentes d'un signal de données dérivé d'un support d'enregistrement magnéti-20 que est mesuré en utilisant un générateur d'impulsions et un compteur de remise à zéro associé. Le compte des impulsions représentant chaque mesure d'intervalle de temps est multiplié par un facteur de correction remis à jour périodiquement afin de compenser les variations à long terme de la vitesse du support d'enregistrement magnétique par rapport à une tête de lecture qui en 25 dérive le signal de données. Chaque compte d'impulsions réglé par le facteur de correction est classé conformément à la nature prévisible du décalage de bits qui peut être introduit par la tête de lecture en déterminant la gamme particulière choisie parmi une pluralité de gammes de valeurs prédéterminées, dans laquelle le compte doit tomber. Les circuits logiques séquentiels répon-30 dent à la place particulière choisie pour l'intervalle de temps mesuré afin de déterminer la valeur des données qu'il est susceptible d'indiquer en fonction des données détectées à partir de l'intervalle de temps immédiatement préalable. Les circuits logiques comprennent plusieurs états différents dont chacun représente une valeur de données particulière en fonction de la posi-35 tion dans le temps de la transition au front arrière de l'intervalle de temps qui va produire la valeur, transition qui peut être en avance, à temps, ou en retard. Un état particulier de ces états est sélectionné en réponse à chaque intervalle de temps et l'état sélectionné pour chaque intervalle est utilisé pour déterminer les données les plus susceptibles d'indiquer l'intervalle 40 immédiatement suivant. 70 01478 3 2030253 D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente un diagramme de fonctionnement général d'un agen-5 cernent utilisant un système de détection de données conformément à la présente invention. La figure 2 représente un diagramme de fonctionnement général d'un canal d'enregistrement magnétique avec lequel peuvent être utilisés les systèmes de détection conformes à la présente invention. 10 La figure 3 représente un diagramme de fonctionnement général d'un systè me de détection de l'art antérieur du type utilisé dans un agencement tel que celui représenté sur la figure 2. Les figures 4A-4G sont des ondes utiles pour comprendre le fonctionnement et les différences entre le système de la figure 3 et les systèmes conformes 15 à la présente invention. La figure 5 représente un diagramme de fonctionnement général d'une forme de système de détection conforme à la présente invention qui peut être utilisé dans un agencement tel que celui représenté sur la figure 2. La figure 6 représente un diagramme des temps utile pour expliquer le 20 fonctionnement du système de la figure 5. La figure 7 représente un tableau logique séquentiel illustrant les différentes opérations logiques accomplies par le système de la figure 5. La figure B représente un diagramme de fonctionnement général d'un autre mode de réalisation de système de détection conforme à la présente invention 25 qui peut être utilisé dans un agencement tel que celui représenté sur la figure 2 et qui est utile pour expliquer les différentes opérations logiques décrites dans le tableau de la figure 7. Les agencements conformes à la présente invention, comme ceux représentés de façon générale sur la figure 1, fournissent l'enregistrement, la transmis-30 sion ou tout autre traitement approprié des données numériques en commandant les intervalles de temps entre les différentes transitions d'un signal de données engendré conformément à un algorithme de codage prédéterminé, puis en détectant les données après leur traitement par mesure des intervalles de temps en utilisant l'inverse de l'algorithme de codage. Les données à coder sont 35 appliquées à un codeur d'intervalles de temps commandé par algorithme 10 afin de moduler les positions dans le temps des transitions successives d'un signal de données engendré. Le signal de données engendré est appliqué à un support de traitement 12 où les données peuvent être emmagasinées, par exemple au moyen d'un support d'emmagasinage magnétique, transmises, ou soumises à tout au-40 tre traitement voulu. Le signal de données en provenance du support de traite 70 01478 4 2030253 ment 12 est appliqué à un décodeur d'intervalles de temps 14 commandé par un algorithme inverse où les intervalles de temps entre les transitions de signal de données sont mesurés pour détecter les données qu'il porte en utilisant une forme rigoureusement inverse de l'algorithme employé par le codeur 10. 5 Les erreurs du type ordinairement introduit dans le signal de données par le support de traitement 12, sont considérées par le décodeur 14 qui détecte les données en fonction des caractéristiques connues du support de traitement 12 ainsi que de l'algorithme de codage particulier utilisé. La figure 2 montre un exemple d'une forme que l'agencement de la figure 10 1 peut prendre et dans laquelle le support de traitement 12 est un support d'enregistrement magnétique. Tandis que l'invention est décrite en regard de la figure 2, et ensuite en fonction de son utilisation avec un enregistrement magnétique, il est hien compris que le signal de données portant les données à détecter peut être dérivé de tout autre type de support de traitement tel 15 qu'un canal de communication. Sur la figure 2, les données de l'agencement qui doivent être emmagasinées magnétiquement sont appliquées à un codeur 16 qui correspond au codeur 10 de la figure 1 et qui module la génération d'un signal de données conformément aux données utilisant un algorithme de codage approprié. Le signal de données engendré est appliqué à une tête d'écriture 20 magnétique 18 par un organe d'entraînement de tête 20 afin d'enregistrer une représentation du signal de données sur un support magnétique 22. Le support 22 peut être une bande, une portion de bande, un disque ou un tambour, sa forme particulière n'étant pas importante dans la présente invention. Lorsque les données emmagasinées doivent être rétablies et détectées, 25 une tête de lecture magnétique 24 est utilisée pour dériver ou regénérer le signal de données provenant de l'enregistrement magnétique. Le signal de données dérivé est mis sous forme d'onde carrée par les amplificateurs 26 et est envoyé à un circuit de détection 28 afin de retrouver les données qu'il porte. Le circuit de détection 28 correspond au décodeur 14 de la figure 1 dans la 30 mesure où il peut détecter les données conformément à la présente invention en utilisant l'inverse de l'algorithme de codage. Une meilleure appréciation de la présente invention peut cependant être donnée en considérant un système de l'art antérieur typiquement utilisé sous forme de circuit de détection de données 28 de la -figure 2, et qui est représenté schématiquement sur la figure 35 3. Le fonctionnement du système de détection de l'art antérieur représenté sur la figure 3 et le fonctionnement des systèmes conformes à la présente invention sont décrits ci-après en utilisant un signal de données qui a été codé en utilisant une modulation de fréquence modifiée et qui est représentée sur la fi-40 gure 4A. Cependant, il est bien compris que le codage du type à fréquence 70 01478 5 2030253 modifiée n'est donné qu'à titre d'illustration et que tout autre type de codage tel que les codages en fréquence double, NRZ, NRZI ou à modulation de fréquences, peut également être utilisé conformément à la présente invention. Dans un codage à fréquence modifiée, qui est décrit dans le brevet 1 576 635 5 déposé par la deman -deresse en France le 19 Juin 1968, une transition de données ou "un" est inscrite au centre de chaque intervalle de cellules de bits qui doit représenter un "un". Les transitions d'horloge ou "zéro" sont écrites au front avant de chaque bit représentant un "zéro" sauf lorsque la cellule particulière en question est immédiatement précédée par une cellule 10 dans laquelle est écrit un "un". En conséquence, comme le montre la figure 4A, les intervalles de cellules de bits 40, 44, 46 et 54 qui représentent un "un" ont respectivement des transitions de données 56, 58, 60 et 62 en leur centre. Les intervalles de cellules de bits 50 et 52 qui représentent des "zéros" ont respectivement des transitions d'horloge 64 et 66 à leur front avant. 15 Cependant, les intervalles de cellules de bits "zéro" 42 et 48 n'ont pas de transition d'horloge à leur front avant étant donné que chacun d'eux est précédé par une cellule "un". Il est à noter que le codage en fréquence modifiée est semblable aux types de codage NRZI et en fréquence double en ce sens qu'une transition est présente au centre de chaque intervalle de cellule de bits re-20 présentant un "un". Ce fait peut être utilisé par le mode de réalisation de l'art antérieur de la figure 3 afin de détecter les données portées par le signal de la figure 4A. Un générateur d'impulsions de crêtB 13 (non représenté sur la figure 3] répond aux différentes transitions de données et d'horloge du signal de don-25 nées de la figure 4A pour engendrer les impulsions crête correspondantes représentées sur la figure 4B. Les impulsions 68 peuvent être considérées comme étant des impulsions "un" puisqu'elles doivent être envoyées à la sortie de 1'agencement de la figure 3 à l'exclusion des impulsions "zéro" 70. Un oscillateur à fréquence variable 80 répond aux impulsions crête 68 et 70 pour engen-30 drer une horloge de référence dont la forme est une ondB en dents de scie en relation de phase bloquée avec ces impulsions, comme le montre la figure 4C. L'oscillateur 80 comprend un générateur de signaux 82 pour fournir l'onde en dents ds scie et un détecteur d'erreurs 84 qui maintient la relation de phase requise entra les impulsions et l'onde en dents de scie en réglant la fré-35 quence de la dent de scie, de sorte que chaque impulsion crête coïncide avec un point de passage par zéro de l'onde en dent de scie. Dans le cas où une impulsion crête précéda le point de passage par zéro correspondant de l'onde en dents de scie, le détecteur d'erreurs 84 engendre un signal de correction de valeur appropriée et ayant une polarité qui va augmenter la fréquence 40 de l'onde en dents de scie. De façon semblable, une impulsion crête qui suit 70 01478 6 2030253 le point de passage par zéro correspondant de l'onde en dents de scie provoque la génération d'un signal de correction afin de diminuer la fréquence de l'onde en dents de scie d'une valeur appropriée. Une bascule binaire 88 répond à chaque excursion de pente négative de 5 l'onde en dents de scie en provenance du générateur 82 afin d'engendrer une séquence d'impulsions porte comme le montre la figure 4D. La sortie à deux niveaux de la bascule 86 passe à un niveau "haut" en réponse à la première excursion de pente négative de l'onde en dents de scie dans chaque intervalle de cellules de bits et passe à un niveau "bas" en réponse à la seconde excur-10 sion de pente négative de l'onde en dents de scie dans chaque intervalle. La sortie de la bascule binaire 66 conditionne une des entrées d'une porte ayant la forme d'un circuit ET 88 chaque fois que la sortie est au niveau "haut". L'autre entrée du circuit ET 88 est couplée pour recevoir les impulsions crête au circuit à retard 90 qui compense le retard provoqué par le générateur 82, 15 au détecteur d'erreurs 84 et à la bascule 86, et à un dispositif de mise en forme d'impulsions 92 qui met en forme les impulsions crête. Les impulsions de conditionnement (ou porte) provenant de la bascule 86 ouvrent la porte fournie par le circuit ET 88 aux impulsions crête entrantes durant la moitié de chaque intervalle de cellules de bits en commençant en 20 un point situé à un quart de la distance de l'intervalle et se terminant en un point placé au trois quart de la distance de l'intervalle. Les impulsions crête qui apparaissent à la seconde entrée du circuit ET 88 en présence d'une impulsion de conditionnement sont en conséquence envoyées à la sortie tandis que toutes les autres impulsions sont exclues. La sortie .du circuit ET 88 est 25 représentée sur la figure 4E. Comme le montre cette figure, les impulsions de données 68 apparaissent en présence d'une impulsion de conditionnement et sont envoyées à la sortie en tant qu'impulsions "un". Les impulsions d'horloge, ou "zéro", 70 n'apparaissent pas en présence d'impulsions de conditionnement et sont bloquées à partir de la sortie. 30 Le signal de données représenté sur la figure 4A est idéal du moins en ce sens que les différentes transitions de données et d'horloge sont représentées comme apparaissant rigourement au centre et au front avant respectif des différents intervalles de cellules de bits. En pratique, les différente^ transitions sont typiquement décalées dans le temps par rapport à leur posi-35 tion requise ou idéale pour des raisons dues entre autre au phénomène de superposition connu communément sous le nom de décalage de bits ou décalage de crête. Ce décalage de crête est couramment introduit par la tête de transduction magnétique utilisée pour détecter l'enregistrement sur le support magnétique et résulte du fait que les données sont très rapprochées sur le support d'en-40 registrement. En conséquence, la tête parcourt au moins plusieurs intervalles 70 01478 7 2030253 de cellules de bits adjacents au fur et à mesure que le support se déplace par rapport à ladite tête et les transitions magnétiques se déplacent dans le temps de manière à tendre à égaliser les intervalles de temps entre les transitions au fur et à mesure qu'elles sont détectées. La nature du décalage 5 dépend de façon type des caractéristiques particulières de la tête de lecture utilisée et de la longueur relative des intervalles de temps entre chaque transition et les transistions adjacentes. La plus grande valeur de décalage a lieu normalement à une transition ayant des intervalles de temps adjacents de valeur très différente tandis que peu ou pas de décalage n'a lieu lorsque 10 les intervalles de temps adjacents sont sensiblement de valeur égale. Le décalage des crêtes qui pourrait apparaître dans le signal de données de la figure 4A lors de l'usage d'une tête de lecture particulière est représenté sur cette figure par une ligne en pointillés. La transition de données 56 dans le premier intervalle de cellules de bits 40 est supposé dans cet 15 exemple ne pas avoir subi de décalage. La transition de données 58 est représentée par la ligne en pointillés correspondante 58' comme ayant été décalée sur la gauche d'une valeur importante due à l'existence d'intervalles de temps sur sa droite et sur sa gauche qui sont approximativement et respectivement égaux à la longueur d'un intervalle de cellules de bits et à deux fois la lon-20 gueur d'un intervalle de cellules de bits. L'intervalle de temps entre les transitions de données et d'horloge 60 et 64 de valeur égale approximativement une fois et demi la longueur d'un intervalle de cellules de bits, donne finalement les transitions 60 et 64 qui sont respectivement décalSes vers la droi te et vers la gauche comme le montrent les lignes en pointillés 60' et 64'. 25 Les transitions d'horloge et de données 66 et 62 sont supposées être soumises à des décalages semblables comme le montrent les lignes en pointillés 66' et 62'. Les nouvelles impulsions horloge 68' et 70' qui correspondent respectivement aux impulsions de donnée et d'horloge décalées de la figure 4A sont représentées sur la figure 4B. 30 L'impulsion de données 68 apparaissant dans le premier intervalle de cel lules de bits 40 est envoyée à la sortie, comme précédemment, sans aucun problème. L'impulsion de données 68' apparaissant dans le troisième intervalle de cellules de bits 44 a cependant été décalé vers la gauche de plus du quart de la longueur de l'intervalle binaire de manière à se trouver hors de l'im-35 pulsion de conditionnement correspondante dans l'intervalle. L'absence d'une impulsion à la sortie durant le troisième intervalle de cellules de bits 44 représente en conséquence une erreur dans la détection des données codées. L'impulsion de données 68' dans le quatrième intervalle de cellules de bits 46 qui a été décalée seulement légèrement, tombe dans l'impulsion de condition-40 nement correspondante à partir de la bascule 76 et, en conséquence, apparaît 70 01478 8 2030253 à la sortie. Un autre problème est soulevé lors de la génération de l'impulsion horloge 70' dans le cinquième intervalle de cellules de bits 48 comme résultant du décalage relativement important de la transition d'horloge 64. L'impulsion d'horloge 70' a été décalée de plus du quart de la longueur d'un 5 intervalle de bits et, en conséquence, tombe dans l'impulsion de conditionnement de manière à passer de façon erronée.sur la sortie en tant qu'impulsion "un". L'impulsion de données 68' dans le dernier intervalle de cellules de bits 54 se trouve toujours dans l'impulsion de conditionnement de cet intervalle et, en conséquence, est envoyée à la sortie en tant qu'impulsion "un". 10 Les systèmes qui détectent les données codées par conditionnement d'im pulsions, tel que cela est décrit ci-dessus, fournissent un type de codage rigoureusement analogique dans lequel chaque intervalle de cellules de bits est séparément examiné pour déterminer uniquement si une impulsion crête se trouve à l'intérieur ou hors de la "fenêtre un" fournie par les impulsions 15 de conditionnement. Bien que le contenu des données des intervalles de cellules de bits adjacents soit considéré durant le procédé de codage, particulièrement lorsqu'il est fait usage de système de codage en fréquence modifiée ou tout autre système semblable, il n'est fait aucun essai durant la détection pour considérer les intervalles adjacents. Aucun essai n'est également tenté 20 durant la détection pour considérer les intervalles adjacents quant/la nature possible du décalage de bits ou des configurations des décalages de bits qui sont susceptibles de résulter de la tête de lecture particulièrement utilisée, bien que le contenu des données des intervalles de cellules de bits adjacents détermine nettement le sens et la valeur du décalage de bits qui peut se pro-25 duire dans un intervalle de cellules de bits donné. La souplesse plutôt limitée de ces systèmes de détection classiques est importante non seulement du point de vue du procédé de détection lui-même mais également du point de vue de la possibilité de détecter et de corriger des erreurs une fois qu'elles sont apparues. 30 Conformément à la présente invention, les données codées de la manière décrite sur la figure 4, sont détectées de façon numérique en utilisant un algorithme inverse du procédé de codage et la nature prévisible des erreurs, telles qu'un décalage binaire, qui peuvent être introduites par une tête de lecture ayant des caractéristiques connues. La forme antérieure du circuit 35 de détection de données 28 représenté sur la figure 2 et qui est représentée sur la figure 3 est remplacée par un système du type représenté schématique-ment sur la figure 5 qui mesure les intervalles de temps entre les transitions adjacentes du signal de données. Chaque mesure d'intervalle de temps est de préférence réglée par exemple par un circuit logique de correction de vitesse 40 81, représenté sur la figure 5, avant d'être envoyés à un circuit logique sé 70 01478 9 2030253 quentiel 83 pour détecter les données indiquées par celui-ci. Comme cela est décrit de façon détaillée ci-après, le circuit logique séquentiel 83 de la figure 5 classifie chaque mesure d'intervalle de temps en fonction des configurations prévisibles du décalage de bits introduit par la tête de lecture 5 magnétique. La mesure classifiée de l'intervalle de temps est ensuite examinée en fonction de sa valeur ainsi qu'en fonction de l'état préalablement sélectionné parmi les différents états pour sélectionner l'un des états représentant la valeur de données indiquées très probablement par l'intervalle de temps mesuré. 10 Suivant la figure 5, les impulsions de données brutes sous la forme d'im pulsions crête dérivées du signal de données et qui correspondent dans le temps aux différentes transitions du signal de données, sont appliquées à un compteur d'impulsions 85. Le compteur 85 mesure chaque intervalle de temps entre les transitions adjacentes du signal de données en comptant le nombre des-impulsions 15 engendrées par un générateur d'impulsions associé 87 durant l'intervalle de temps séparant deux impulsions crête. L'impulsion crête au front arrière de chaque intervalle de temps à mesurer restaure le compteur d'impulsions 05, transférant le compte qui y est emmagasiné à un registre de temps 89 et conditionnant le compteur d'impulsions 85 de manière è commencer le compte des im-20 pulsions provenant du générateur 87 durant le prochain intervalle de temps. Le compte total Représentant chaque intervalle de temps mesuré emmagasiné dans le registre de temps 89 est appliqué au circuit logique d'une unité logique arithmétique 91 pour être multiplié par un facteur de correction périodiquement mis à jour qui y est emmagasiné afin de compenser les variations de vitesse 25 à long terme dans le support d'enregistrement. Le compte réglé par le facteur de correction est ensuite réinséré dans le registre de temps 09 et transféré au circuit logique séquentiel 83 afin dé détecter les données indiquées par celui-ci. Les différents bits de données détectés par le circuit logique séquentiel 83 sont appliqués pour faire avancer un compteur de temps binaire 93 30 et sont assemblés en mots à huit bits, ou multiplets, dans le registre de données 94. Le compteur de temps de bits 93 compte le nombre de bits détectés par le circuit logique séquentiel 83 jusqu'à un niveau de compte prédéterminé, par exemple, 40. Lorsque le niveau du compte prédéterminé est atteint, une indica-35 tion de sortie est fournie à l'unité logique arithmétique 91 et le compteur 93 est restauré de manière à recompter le nombre de bits de données détecté jusqu'à ce que soit atteint le niveau de compte prédéterminé. Au fur et à mesure que le compteur de temps de bits 93 compte les bits dé données détectés, un registre de temps total 95 additionne les comptes d'impulsions en provenan-40 ce du registre de temps 89 au fur et à mesure qu'ils sont traités par l'unité 70 01478 10 2030253 logique arithmique 91. Chaque fois que le compteur de temps des bits 93 atteint le compte prédéterminé pour fournir une indication de sortie à l'unité logique arithmétique 91, le registre de temps total 95 est simultanément restauré et le compte qui y est accumulé est transféré à l'unité logique arithmique 5 91. Le registre de temps total 95 fournit en conséquence une représentation périodique de la longueur d'un nombre prédéterminé d'intervalles de cellules de bits du signal de données. Les circuits logiques dans l'unité logique arithmétique 91 répondent à chaque indication de sortie provenant du compteur de temps dé bits 93 pour diviser le compte de bits prédéterminé par le compte 10 accumulé dans le registre de temps total 95. Le quotient qui représente le rapport des bits avec la mesure des intervalles de temps, est appliqué à un circuit de facteur de correction de vitesse 96 afin de remettre à jour l'ancien facteur de correction et de fournir un nouveau facteur de correction à l'unité logique arithmétique 91. 15 Le circuit logique de correction de vitesse 96 de la figure 5 régie chaque mesure d'intervalle de temps pour compenser les variations à long terme de la vitesse du support d'enregistrement magnétique. La correction des variations momentanées dans un autre système relativement stable est évitée en échantillonnant les mesures des intervalles de temps sur plusieurs intervalles de cel-20 Iules binaires afin d'arriver à un chiffre moyen relatif aux mesures des intervalles de temps. Le nouveau facteur de correction est ensuite déterminé en comparant le chiffre moyen avec un chiffre représentant la vitesse requise ou nominale du support d'enregistrement magnétique. Ainsi, si le compte total fourni par le compteur d'impulsions 85 sur le nombre prédéterminé d'intervalles 25 de bits dépasse le compte nominal ou requis sur le même nombre d'intervalles, il est fourni un facteur de correction pour diminuer chaque compte d'intervalles de temps d'une valeur appropriée. De façon semblable, lorsque la vitesse du support d'enregistrement est supérieure à ce qu'elle devrait être, le facteur de correction est tel qu'il diminue chaque mesure d'intervalle de temps 30 d'une valeur appropriée. En observant le signal de données codé en fréquence modifiée de la figure 4A, il est à noter que si la longueur de chaque intervalle de cellules de bits est représenté par T, trois intervalles de temps différents sont alors possibles, à savoir, 1Tj 1,5T; et 2T. Il est en outre à noter que ces intervalles 35 de temps qui ont une valeur idéale de 1T sont presques jamais inférieurs à cette valeur mais peuvent être supérieurs par suite du décalage des bits d'une ou des deux transitions définissant-l'intervalle. De façon semblable, les intervalles de temps qui, de façon idéale, ont une valeur de 2T sont rarement et pour ainsi dire jamais supérieurs à cette valeur et ne peuvent être infé-40 rieurs par suite du décalage des bits. Les intervalles de temps qui ont de 70 01478 n 2030253 façon idéale pour valeur 1,5T peuvent être supérieurs à cette valeur par suite du décalage des bits mais sont généralement inférieurs à cette valeur. Ces observations sont utilisées conformément à l'invention pour établir un diagramme des temps représenté sur la figure 6. Ce diagramme des temps en-5 globe toutes les valeurs possibles des intervalles de temps mesurés et est divisé en différentes gammes ou catégories de valeurs possibles en utilisant les caractéristiques connues de la tête de lecture magnétique. Dans le cas de la tête de lecture particulière représentée par le diagramme de la figure 6, un intervalle de temps qui a, de façon idéale, une valeur 1T, va être me-10 suré de manière à tomber dans une gamme de 1T- 1,04T si virtuellement aucun décalage de bits n'est présent. De façon semblable, un intervalle de temps de valeur idéale de 1,5T va tomber dans une gamme de 1,46T-1,54T, et un intervalle de temps de valeur idéale de 2T va tomber dans une gamme de 1,90T-2,T. Si un décalage de bits a lieu, la nature du décalage et, en conséquence, la 15 valeur de données particulière que l'intervalle de temps mesuré est fort susceptible de représenter, peuvent être rigoureusement déterminées en fonction de la gamme particulière parmi les différentes gammes d'intervalles de temps dans laquelle la mesure de l'intervalle de temps est déterminée être incluse. Ce fait est utilisé conformément à la présente invention pour détecter les 20 données indiquées par chaque mesure d'intervalles de temps en fonction des données détectées à partir de l'intervalle de temps immédiatement précédent et de la catégorie particulière de la gamme d'intervalles de temps qui est déterminée inclure la mesure d'intervalle de temps. Le procédé de détection est largement simplifié si peu ou pas de décalage 25 d'impulsions crête ne se présente. Dans ce cas, il est seulement nécessaire que les données détectées préalablement soient connues et que chaque intervalle de temps soit déterminé comme étant de valeur 1T, 1,5T ou 2T. En se reportant au signal de données de la figure 4A, par exemple, le contenu en données des intervalles de bits 42 et 44 peut être déterminé comme un "zéro-un" en 30 sachant que le premier intervalle 40 représentait un "un" et que l'intervalle de temps mesuré a comme valeur 2T comme le montre la partie supérieure de la figure 4B. La présence d'un "un" dans l'intervalle 44 plus la mesure d'un intervalle de temps entre les transitions 58 et 60 de valeur 1T, déterminent qu'un "un" est présent dans l'intervalle de cellules de bits 46. Le prochain 35 intervalle de temps mesuré de valeur 1,5T plus la connaissance que l'intervalle binaire 46 contenait un "un", déterminent que l'intervalle de cellules de bits 48 contient un "zéro". Les intervalles de temps suivants de valeur 1T et 1,5T peuvent être utilisés de façon semblable pour déterminer que l'intervalle de cellules de bits 50 représente un "zéro" et que les intervalles 52 40 et 54 représentent respectivement un "zéro" et un "un". 70 01478 12 2030253 En conséquence, en l'absence d'un décalage de bits quelconque, les intervalles de temps mesurés sont limités à trois valeurs différentes et ces valeurs peuvent être considérées en fonction des données détectées préalablement pour déterminer les données utilisant une logique relativement simple. 5 Ainsi, si l'intervalle de temps en question est déterminé comme ayant une valeur de 1T, les données sont déterminées comme étant un "un" si l'intervalle de cellules de bits préalable contenait un "un", ou un "zéro" si l'intervalle de cellules de bits préalable contenait un "zéro". Si l'intervalle de temps mesuré a une valeur de 1,5T, le contenu en données est déterminé comme étant 10 un "zéro" si un "un" a été préalablement détecté et, un "zéro un" si un "zéro" a été préalablement détecté. Une mesure d'intervalle de temps de 2T indique toujours qu'un "zéro un" est présent. Le procédé de détection devient cependant nettement plus utilisé lorsqu' il est possible d'avoir un décalage de bits des transitions de signal de don-15 nées différentes. Dans ces conditions, chaque mesure d'intervalle de temps doit Stre considérée en fonction de la nature de l'intervalle immédiatement précédent et du contenu en données possible de l'intervalle immédiatement suivant. La détection des données est alors nettement facilitée si chaque intervalle de temps mesuré est représenté en fonction de la valeur de données dé-20 tectée ainsi qu'en fonction du fait que le front arrière de l'intervalle était dans le temps, en avance, à temps, ou en retard. La figure 7 représente une table de vérité dérivée simultanément du diagramme des temps de la figure 6 pour détecter les données codées en fréquence modifiée soumises à un décalage d'impulsions crête. La table logique de la 25 figure 7 comprend les états A, B et C pour l'amorçage du système de détection de la figure 5. Ensuite, il est fait usage des états 1-9, dont chacun représente une valeur de données particulière en fonction de la position dans le temps du front arrière de l'intervalle de temps qui a produit cette valeur, à savoir, s'il est en avance, à temps (normal) ou en retard. Le contenu en 30 données de chaque mesure d'intervalle de temps est déterminé en considérant la classe ou la gamme particulière de la mesure déterminée conformément au diagramme de la figure 6 et l'état particulier sélectionné an réponse à la mesure de l'intervalle de temps immédiatement précédent. Les différentes catégories d'intervalles de temps sont identifiées comme étant T^- sur la 35 figure 7, et ce, afin de faciliter la description. Le circuit séquentiel 33 représenté sur la figure 5 réalise la table de la figure 7 qui classifie chaque mesure d'intervalle de temps conformément au diagramme de la figure 6 et fournit plusieurs états différents et les circuits logiques associés sensibles à chaque catégorie sélectionnée et à l'état 40 préalablement sélectionné afin de sélectionner un nouvel état. Le fonctionne 70 01478 13 2030253 ment du système de détection commence par l'état A qu'assume le circuit logique séquentiel. Les données à détecter sont normalement précédées par un train de "un" ou de "zéro" afin de faciliter la synchroninisation initiale du système avec le signal de données d'entrée. Dans le cas d'un train initial de 5 "un", le signal de donnée a une transition de données au centre de chacun de ces intervalles de cellules de bits, et le système de détection mesure une séquence d'intervalles dans le temps de valeurs 1T. En se reportant à la table logique séquentielle de la figure 7, le système répond a la première mesure d'intervalle de temps de 1T pour passer de l'état A à l'état B. Le prochain 10 intervalle de temps de 1T entraîne le passage à l'état C et l'intervalle de temps suivant de 1T entraîne le passage à l'état 2. Les intervalles de temps restants de 1T dans le train de synchronisation initiale font que le système reste à l'état 2. S'il est supposé que la transition de données 56 dans le premier inter-15 valle de cellules de bits 40 représenté sur la figure 4A, représente le dernier "un" dans le train de synchronisation initiale, le circuit logique séquentiel est alors à l'état 2 lorsque l'intervalle de 2T est mesuré entre la transition de données 56 et la transition dB données suivante 58. Le circuit logique séquentiel répond à l'intsrvalle de 2T en passant à l'état 8 afin d'indi-20 quer que la transition de données 58 était normale et qu'un "zéro un" a été détecté. En réponse à l'intervalle de 1T entre les transitions de données 58 et 60, le circuit logique séquentiel passe à l'état 2, indiquant quB la transition de données 60 était normale et qu'un "un" a été lu. L'intervalle de temps suivant de 1.5T fait que les circuits logiques séquentiels passent à 25 l'état 5 pour indiquer que la transition d'horloge 64 était normale et qu'un "zéro" est présent dans l'intervalle de cellulss de bits 48. Le circuit logique séquentiel répond au prochain intervalle de temps de 1T en restant à l'état 5 pour indiquer que la transition d'horloge 66 était normale et que l'intervalle 50 contient un "zéro". En réponse au prochain intervalle de tsmps 30 1.5T, le circuit logique séquentisl passe de l'état 5 à l'état 8, indiquant que la transition de données 62 est normale et qu'un "zéro un" est présent dans les intervalles binaires 52 st 54. On peut voir d'après la description ci-dessus que le circuit logique séquentiel passe aux états 2, 5 et 8 en l'absence d'un décalage de bits. Lorsque 35 le décalage de bits se présents, cornms cela est montré par les lignes en pointillés de la figure 4A, il est fait usage d'états supplémentaires. Les intervalles de temps mesurés sont représentés par la portion inférieure de la figure 4B, et les étabfc qui en sont sélectionnés et les valeurs de donnée représentées par ces états, sont respectivement représentés par les figures 4F et 40 4G. Il est à nouveau supposé que le circuit logique séquentiel se trouve à 70 01478 14 2030253 à l'état 2 lors de jl'apparition de la transition de données 56 dans le premier intervalle de cellules de bits 40. Le circuit logique séquentiel répond à l'ancien état 2 et à la mesure de l'intervalle de temps de 1,73T représenté sur la figure 4B en passant à l'état 7 afin d'indiquer qu'un "zéro un" a été détec-5 té et que la transition de données décalée 58' est en avance par rapport au temps nominal. La prochaine mesure d'intervalle de temps de 1,301 provoque le passage à l'état 3 pour indiquer qu'un "un" est présent et que la transi- . tion de données décalée 60' est en retard." L'intervalle de temps suivant de 1,19T fait passer le circuit logique séquentiel à l'état 4 afin de lire un 10 "zéro" et d'indiquer que la transition d'horloge 64' est en avance. L'intervalle de temps suivant de 1,32T fait passer le circuit logique séquentiel à l'état 6 pour révéler qu'un "zéro" est présent et que la transition d'horloge décalée 66* est en retard. L'intervalle de tenps final de 1,27T fait que le circuit logique séquentiel passe à l'état 7, indiquant qu'un "zéro un" est 15 présent et que la transition de données décalées 62' est en avance par rapport au temps nominal. Les intervalles représentés par "IMP" dans la table logique séquentielle de la figure 7 sont les états que le circuit logique ne peut pas assumer à moins qu'il ne se présente une erreur. Ces états peuvent Stre réalisés pour 20 fournir une indication de la présence d'erreurs si ces états sont utilisés. Le système de détection de la figure 5 mesure et classifie les intervalles de temps entre les transitions des signaux de données utilisant un générateur d'impulsions et un compteur de remise à jour associé. Une autre technique pour mesurer et classifier les intervalles de temps et qui utilise alors 25 un générateur de signaux rampe et plusieurs comparateurs de tension, est représentée par le circuit de détection de la figure 8. Les impulsions de données à l'état brut engendrées Bn réponse aux différentes transitions de données et d'horloge du signal de données, sont appliquées à un multivibrateur monocoup 100 afin de restaurer un générateur de signaux rampe associé 102 et d'amorcer, 30 dans ce générateur, la génération d'une tension croissante. La tension à la sortie du générateur de signaux rampe 102, lors de la restauration, sst fonction directe de 1'intervalle de temps qui est apparu depuis la restauration immédiatement précédente et, en conséquence, fournit une représentation, ou mesure, de chaque intervalle de temps du signal de données. Cette tension est 35 mise à la terre par plusieurs résistances couplées en série 104, 106, 108, 110 et 112 de manière à fournir des tensions de différentes valeurs aux différents noeuds 114, 116, 118 et 120 entre les résistances. Les tensions aux noeuds 114, 116, 118 et 120 sont comparées aux tensions de référence de valeurs sélectionnées par plusieurs comparateurs de tension 122, 124, 126 et 40 128. Les comparateurs sont du type qui fournit une sortie chaque fois que 70 01478 15 2030253 la tension aux noeuds associés dépasse la tension de référence associée. La sortie haute du comparateur 122 comprend la catégorie d'intervalle de temps q C1.90T -2.QT) tandis que les sorties inférieurs des autres comparateurs sont respectivement les entrées de plusieurs circuits ET 130, 132 et 134. Les 5 entrées supérieures des afiircuits ET 130, 132 et 134, sont respectivement couplées, par les inverseurs 136, 130 et 140, aux comparateurs 122, 124 et 126. Il est à noter que les circuits sensibles aux intervalles de temps qui tombent dans les catégories T^- Tg ont été omis afin de rendre la description plus simple. 10 Les différentes tensions de référence sont choisies de sorte que les en trées appliquées aux comparateurs deviennent successivement et séquentiellement égales en commençant avec le comparateur le plus bas 128 et en remontant au comparateur le plus haut 122 au fur et à mesure que la tension du générateur de signaux rampe 102 passe de zéro à sa valeur maximale. Ainsi, au fur et à 15 mesure que la tension du générateur de signaux rampe s'élève après restauration, la tension au noeud 120 devient égale à ^ au temps 1T suivant. La sortie obtenue finalement à partir du comparateur 128 conditionne l'entrée inférieure du circuit ET 134, qui reste conditionnée aussi longtemps que la tension au noeud 120 est au moins égale à VREp ^ • Si le générateur de signaux 20 rampe 102 est restauré en un temps inférieur à 1, 04T après la restauration immédiatement précédente, la tension au noeud 118 reste inférieure à 2 et l'absence d'une sortie du comparateur 126 est inversée par l'inverseur 140 afin de conditionner l'entrée supérieure sur le circuit ET 134 et d'indiquer qu'un intervalle de temps de catégorie T^ (1T-1.04T3 a été mesuré. Cependant, 25 si le générateur de signaux rampe 102 n'est pas restauré après un certain temps suivant le temps 1,04T, la tension 118 assume une valeur au moins égale à VpEp2' et la sortie obtenue finalement au comparateur 126 est inversée pour déconditionner l'entrée supérieure du circuit ET 134 et, partant, pour empêcher une indication T^ pour le reste de l'intervalle de temps mesuré. Les inverseurs 30 136, 138 et 140 empêchent, en conséquence, une sortie par le circuit ET associé chaque fois que la tension du noeud à l'entrée du comparateur associé devient au moins égale à la tension de référence à l'autre entrée du comparateur. Les différents circuits ET 130, 132 et 134 sont successivement conditionnés et déconditionnés de bas en haut au fur et à mesure que la tension du générateur 35 de signaux rampe 102 augmente jusqu'à ce que le générateur de signaux rampe soit restauré par la prochaine transition de signal de données, le circuit ET particulier qui est conditionné par la restauration fournissant alors une indication de la catégorie dans laquelle tombe l'intervalle de temps mesuré. Si l'intervalle mesuré tombe dans la gamme 1,90T-2T, la sortie du comparateur 40 122 fournit directement l'indication requise T^q^ 70 01478 16 2030253 Les opérations logiques décrites sur la table de la figure 7 sont réalisées par le circuit logique séquentiel 83 représenté sur la figure 5 comme cela été mentionné préalablement. Les circuits qui peuvent être utilisés pour réaliser une partie du circuit logique séquentiel 83 et qui sont représentés 5 sur la figure 8, comprennent plusieurs dispositifs bistables électroniques, tels des bascules à verrouillage ou des circuits flip-flop, dont chacun représente un état différent parmi les états possibles. Dans l'agencement représenté sur la figure 8, les états A, B et C sont fournis par les bascules à verrouillage 150, 152 et 154 tandis que les états 1, 2, 8 et 9 (les états d'in-10 tervention 3-7 ont été omis pour plus de simplicité) sont fournis par les bascules à verrouillage 156, 158, 160 et 162. Les états impossibles apparaissant sur la figure 7, sont représentés par un circuit ET 164 dont une sortie est envoyée sur un réseau de détection d'erreurs 166. Les bascules à verrouillage d'état sont couplées pour être restaurées (condition inactive) par l'impulsion 15 du multivibrateur 100 retardée par un circuit 168 et pour être enclenchées (condition active) par les différentes combinaisons de catégories d'intervalles de temps et d'états représentés sur la table de la figure 7. Les combinaisons qui vont enclencher la bascule à verrouillage 162 de l'état 9, par exemple, sont représentées sur la figure 8, les différentes combinaisons pour les bas-20 cules à verrouillage restantes étant omises pour des raisons de clarté. Ainsi, l'état 5 et la catégorie T^ ou l'état 5 et la catégorie Tfl vont provoquer finalement l'enclenchement de la bascule 162. Chacune des différentes autres combinaisons décrites sur le tableau de la figure 7 va sélectionner l'état approprié en enclenchant la bascule à verrouillage représentant cet état. La sortie de 25 chaque bascule à verrouillage enclenchée est envoyée au registre de données 94, l'impulsion provenant du multivibrateur 100 étant retardée par le circuit 168 et par un autre circuit à retard 170 pour assembler les bits détectés en mots, ou multiplets, à 8 bits. Outre les différentes bascules à verrouillage d'état, le circuit logique 30 séquentiel 83 (représenté sur la figure 5) comprend des circuits logiques appropriés (non représentés sur la figure 8) pour enclencher une bascule appropriée parmi les bascules en réponse à l'état préalablement sélectionné et à la catégorie de l'intervalle de temps mesuré. Ces circuits peuvent assumer une forme quelconque appropriée et, par exemple, comprennent plusieurs circuits 35 ET et OU. Chaque circuit ET représente une des combinaisons possibles décrites sur la figure 7 dont une entrée est couplée à la sortie de la bascula à verrouillage représentant l'état de la combinaison et dont une autre entrée est couplée auxcircuits ET 130, 132 ou 134 ou au comparateur 122 représentant la catégorie de l'intervalle de temps de la combinaison. Le conditionnement simul-40 tané des deux entrées d'un des circuits ET donne finalement une sortie qui 70 01478 17 2030253 passe par un circuit OU pour enclencher la bascule à verrouillage représentant le nouvel état à sélectionner. Le circuit à retard 168 permet à la bascule à verrouillage représentant l'état préalablement sélectionné de rester enclenchés tandis que les circuits dans la partie gauche de la figure 8 engen-5 drent une représentation de la catégorie de l'intervalle de temps mesuré. Les circuits logiques répondent ensuite à la bascule à verrouillage enclenchée et à la représentation de la catégorie alors que les bascules à verrouillage sont restaurées; pour enclencher la bascule à verrouillage représentant le nouvel état immédiatement suivant. Les impulsions du multivibrateur 100 qui 10 sont également utilisées par le registre de données 94, sont en outre retardées par le circuit 170 pour tenir compte du temps requis pour enclencher la nouvelle bascule d'état et faire passer sa sortie sur le registre de données. Il est à noter que dans les systèmes de détection conformes à la présente invention, le contenu en information de chaque intervalle de cellules de bits 15 et le décalage de bits possible qui peut apparaître dans cet intervalle, sont considérés en fonction des intervalles de cellules de bits asjacents ainsi que de l'intervalle lui-même. En se reportant à la figure 4B, par exemple, il est à_noter qu'un intervalle de temps de 1.73T est mesuré entre les transitions de données 68 et 68'. Il est bien connu que la transition de données 20 68 dans le premier intervalle de cellules de bits 40 représente un "un" et que cette transition est dans les temps. Il est en outre connu que l'impulsion crête suivant immédiatement l'impulsion 58 dans l'intervalle 40 ne va pas y être déplacée de plus de 2T et qu'elle peut être inférieure si le décalage de bits est présent. En mesurant un intervalle de 1,73T qui est véritablement 25 plus proche de 1,5T que de 2T, le circuit logique séquentiel doit déterminer si l'intervalle a été diminué à partir d'un intervalle de 2T représentant un "zéro-un" ou augmenté à partir d'un intervalle de 1,5T représentant un "zéro". Lors de cette détermination, le circuit logique détermine la nature probable du décalage de bits dans 1'intervalle de cellules de bits 44 en fonction des 30 données qui pourraient suivre. Si l'impulsion crête 68' dans l'intervalle de bits 44 appartient convenablement au bord avant de l'intervalle 44 pour indiquer qu'un "zéro" est présent dans l'intervalle de bits 42, l'impulsion crête suivante apparaît alors au bord avant de l'intervalle 46 pour indiquer que des "zéros" sont présents dans 35 les intervalles 44 et 46 ou au centre de l'intervalle 46 pour indiquer que l'intervalle 46 représente un "un" et que l'intervalle 44 représente "zéro". Dans l'un ou l'autre de ces cas, l'intervalle de temps entre l'impulsion crête 68' dans l'intervalle de bits 44 et l'impulsion crête immédiatement suivante ne serait pas plus grande que l'intervalle de temps entre l'impulsion crête 40 68' et l'impulsion précédente 68 dans l'intervalle de bits 40, et l'impulsion 70 01478 18 2030253 68' serait supposée se trouver au bord avant de l'intervalle 44 ou à sa gauche. Dans ce cas, l'intervalle de temps mesuré entre l'impulsion crête 68 dans l'intervalle 40 et l'impulsion suivante 68' devrait être 1,5T ou moins. Etant donné que l'intervalle mesuré est, au contraire, de 1,73T, le circuit logique 5 séquentiel élimine la possiblité de déplacement de l'impulsion crête 68' vers la droite à partir du bord avant de l'intervalle 44. Etant donné que les valeurs de données "zéro" et "un" dans les intervalles 42 et 44 placeraient l'impulsion crête 68' au centre de l'intervalle 44 ou à sa gauche pour fournir une mesure d'intervalle de temps de 2T au moins, le circuit logique séquentiel 10 conclut que l'impulsion crête 68* est en avance et que les intervalles 42 et 44 représentent respectivement un "zéro" et un "un". Dans le système de détection de la figure 5, la cadence des données ou la cadence à laquelle les intervalles de temps successifs du signal de données peut se présenter pour la détection, est fonction de la fréquence d'impulsions 15 la plus grande qui peut être obtenue à partir du générateur 87 ainsi que du nombre d'impulsions qui doit être engendré pour chaque intervalle de temps minimal de valeurs 1T afin de réaliser une résolution acceptable. Tandis que les générateurs d'impulsions ayant une fréquence de l'ordre de 100 à 150 mégahertz sont généralement envisagés, des impulsions de 200 mégahertz peuvent 20 également être envisagées. Une fréquence d'impulsions de 200 mégahertz fournit la génération de 50 à 100 impulsions par intervalle de cellules de bits ou un intervalle de temps minimal de 1T tout en permettant en même temps une cadence de données telle que chaque intervalle de cellules de bits soit considérablement inférieur à une microseconde. 25 Les circuits logiques séquentiels conformes à la présente invention ont été représentés et décrits en fonction de la détection de données codées par une modulation en fréquence modifiée. Il est bien connu de l'homme de l'art que les données codées de toute autre façon, par exemple, en utilisant un codage en fréquence double, un codage du type NRZ, NRZI, un codage par modula-30 tion de phase ou mSme un codage ternaire, peuvent être détectées en utilisant un système conforme à la présente invention en modifiant de façon appropriée les circuits logiques séquentiels. Dans le cas d'un codage en fréquence double ou par modulation de phase, les circuits logique requis sont quelque peu simplifiés par comparaison avec celui requis pour la modulation en fréquence mo-35 difiée. Le codage du type ternaire, par ailleurs, nécessite des circuits logiques plus complexes. Les codages du type NRZ et NRZI nécessitent des circuits logiques relativement simples, mais, en même temps, un système d'horlogerie artificiel est nécessaire. Il reste bien entendu que la description qui précède n'a été donnée qu'à 40 titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre et de la portée de la présente invention. 70 01478 19 2030253 REVENDICATIONS 1.- Système de détection de données représentées par les transitions du signal de données, ce dernier étant fourni par des moyens de traitement de données, caractérisé en ce qu'il comprend: 5 - des moyens de mesure sensibles au signal de données et fournissant la valeur de l'intervalle de temps entre les transitions voisines du signal de données, - des moyens actifs pouvant prendre plusieurs états différents, chacun de ces états correspondant à une valeur de donnée particulière, et comprenant 10 des moyens de sélection sensibles aux valeurs des intervalles de temps entre transitions voisines pour sélectionner l'état correspondant à la valeur de donnée que la valeur de l'intervalle de temps mesuré indique la plus probable en fonction3a l'état présélectionné et de sa propre valeur mesurée. 2.- Système de détection de données représentées par les transitions d'un 15 signal de données selon la revendication 1, caractérisé en ce que les moyens de sélection sont sensibles à l'état sélectionné précédemment et a'une des valeurs d'une gamme de valeurs prédéterminées dans laquelle la valeur de l'intervalle de temps mesuré doit tomber, la gamme de valeurs étant établie en fonction des décalages caractéristiques des positions dans le temps des tran-20 sitions du signal de données engendrées par les moyens de traitement de données, et chacun des états occupés par les moyens actifs représentant une valeur de données particulière en fonction de la relation existant entre la valeur de l'intervalle de temps mesuré et celle de l'intervalle de temps idéale, relation qui fournit la valeur de la donnée. 25 3.- Système de détection de données représentées par les transitions du signal de données selon l'une des revendications 1 et 2 caractérisé en ce que les moyens de mesure de l'intervalle de temps entre les transitions voisines du signal de données comprennent des moyens compensateurs pour ajuster la valeur mesurée de chaque intervalle de temps afin de compenser les variations 30 de la vitesse d'apparition des transitions par référence à la vitesse nominale. 4.- Système de détection de données représentées par les transitions du signal de données selon la revendication 3 caractérisé en ce que les moyens compensateurs comprennent des moyens pour multiplier la valeur mesurée de 35 chaque intervalle de temps par un facteur de correction pour engendrer une valeur ajustée, et des moyens sensibles aux valeurs d'intervalles de temps 70 01478 20 2030253 ajustées et au nombre des valeurs de données représentées pour mettre à jour de façon périodique le facteur de correction en accord avec le nombre de bits par unité ée mesure d'intervalle de temps. 5.- Système dans lequel des bits de données numériques sont détectés par une 5 mesure des intervalles de temps entre les transitions successives d'un signal de données, et qui utilise un dispositif compensateur pour ajuster les valeurs d'intervalle de temps mesurées afin de compenser les variations à long terme de la vitesse d'apparition des transitions par référence à la vitesse nominale caractérisé en ce qu'il comprend 10 - des moyens multiplicateur sensibles aux intervalles de temps mesurés pour multiplier la valeur mesurée de chaque intervalle par un facteur de correction pour engendrer une valeur ajustée d'intervalle de temps, - des moyens calculateur sensibles à la détection d'un nombre prédéterminé de bits de données et aux valeurs ajustées des mesures d'intervalles de 15 temps à partir de quoi le nombre prédéterminé de bits est détecté pour le calcul du rapport de bits de données détectées aux unités de mesure d'intervalle de temps ajusté, - et des moyens multiplicateur sensibles à chaque résultat du calcul dudit rapport pour multiplier la fonction de correction par ledit rapport et fournir 20 un facteur de correction mis à jour. 6.- Système utilisant un dispositif compensateur selon la revendication 5 caractérisé en ce que les moyens calculateur comprennent: - un compteur monté de façon à être incrémenté par chaque détection d'un bit de donnée, et remis à zéro chaque fois que le contenu atteint une valeur prédéterminée, - un sommateur pour additionner les valeurs ajustées des mesures d'in- v sa tervalle de temps jusqu'à/ternis a zéro, et - un diviseur sensible à chaque sortie du compteur pour diviser la valeur prédéterminée du contenu du compteur par la somme des valeurs ajustées présente daas le sommateur pour fournir ledit rapport et remettre le sommateur à zéro. 7.- Système de traitement de données digitales caractérisé en ce qu'il comprend: - des moyens générateur sensibles à des données digitales à traiter qui 35 engendrent un signal de données, les espacements dans le temps Ses portions successives identifiables dudit signal de données étant déterminées selon un algorithme de codage. 25 30 70 01478 21 2030253 - des moyens de traitement sensibles au signal de données pour traiter ledit signal, - et des moyens premiers de détection sensibles au signal de données traité pour détecter les données digitales qu'il transporte, et comprenant 5 des moyens de mesure pour mesurer les espacements dans le temps des portions identifiables du signal de données et des seconds moyens de détection sensibles aux valeurs des espacements mesurées pour détecter les données digitales présentes en fonction d'un algorithme de décodage qui est l'inverse de l'algorithme de codage. 10 8.- Système de traitement de données digitales selon la revendication 7 caractérisé en ce que les seconds moyens de détection comprennent: - des moyens d'emmagasinage pour conserver de façon temporaire une représentation des données détectées à partir de chaque espacement dans le temps 15 du signal de données, - et dBs moyens de détermination des données fournies par chaque espacement dans le temps mesuré, en fonction de la valeur de l'espacement dans le temps et de la représentation des données emmagasinées détectée à partir de la mesure de l'espacement dans le temps immédiatement précédente. 20 9.- Système de traitement de données digitales selon la revendication.7 ou la revendication 8 caractérisé en ce que: - les moyens de traitement altèrent au hasard l'un des espacements de temps du signal de données d'une façon que l'on peut prévoir en raison des caractéristiques connues desdits moyens de traitement, 25 - les seconds moyens de détection sensibles aux valeurs des espacements mesurés comprennent des moyens de classement pour cataloguer chaque espacement de temps mesurés en fonction de la nature prévisible des altérations introduites par les moyens de traitement. 10.- Système de traitement de données digitales selon l'une des revendications 30 7, 8 et 9 caractérisé en ce que: - les moyens de traitement comprennent des moyens d'enregistrement pour enregistrer magnétiquement le signal de données et des moyens de transduction électromagnétique pour détecter le signal enregistré, lesdits moyens de transduction engendrant un décalage variable dans le temps de certaines portions 35 du signal de données, décalage prévisible en fonction des caractéristiques des moyens de transduction - et les seconds moyens de détection sensibles aux valeurs des espacements de temps mesurées comprennent des moyens pour ajuster la valeur mesurée de 70 01478 » 22 2030253 chaque espacement de temps afin de compenser les variations de vitesse des moyens d'enregistrement relativement aux moyens de transduction.