La présente invention concerne un circuit de détec- tion d'erreur pour un dispositif de mémoire dans un systè- me informatique, le système comprenant un processeur des- tiné à produire des mots de données comprenant plusieurs multiplets ayant chacun plusieurs bits de données et plu- sieurs bits de contrôle, à produire des signaux d'adresse définissant des positions de mot de données en mémoire, et à produire des signaux d'écriture de multiplet identi- fiant des multiplets particuliers des mots de données, un circuit décodeur d'écriture qui réagit aux signaux d'écri- ture de multiplet en produisant sélectivement un signal de commande d'écriture pour chaque multiplet qui est iden- tifié par les signaux d'écriture de multiplet., un dispo- sitif de mémoire comprenant plusieurs positions de mots de données en mémoire, chacune d'elles comportant plu- sieurs parties de multiplets et réagissant aux signaux d'adresse et aux signaux de commande d'écriture en enregis- trant les multiplets dans l'une des positions de mot de données en mémoire, des supports de transmission inter- connectant le processeur, le décodeur d'écriture et le dispositif de mémoire de façon à transmettre les mots de données, les signaux d'adresse et les signaux d'écriture de multiplet, et un circuit de contrôle connecté aux sup- ports de transmission defaçon'à produire un premier si- gnal de sortie pour chacun des multiplets dont les bits ont une relation logique ou arithmétique prédéterminée, et à produire un second signal de sortie pour chacun des multiplets dont les bits ont une certaine relation autre que la relation logique ou arithmétique prédéterminée. Les systèmes informatiques qui écrivent sélec- tivement des multiplets dans une position de mot de mé- moire à plusieurs multiplets dans un système de mémoire sont connus. Le brevet US 4 075 781 décrit un exemple d'un tel système.Ce brevet indique l'utilisation de si- gnaux de commande et des deux bits de moindre poids de l'adresse pour l'écriture sélective de multiplets dans une position de mots de mémoire qui est adressée par les bits restants de l'adresse. Le brevet indique en outre que ces signaux peuvent être décodés et transmis par un décodeur d'écriture au système de mémoire avec des bits de parité, pour permettre la détection d'erreurs produi- tes par un mauvais fonctionnement du système de mémoire. Le fait qu'un multilplet erroné soit écrit et ne soit pas détecté peut avoir des conséquences graves dans les sys- tèmes informatiques. Dans un système informatique qui né- cessite une fiabilité élevée, il est nécessaire d'être ca- pable de détecter toute écriture d'un multiplet erroné. Cependant, il n'existe pas dans l'art antérieur de pro- cédé pour détecter des erreurs soit dans la voie de trans- mission, soit dans le décodeur d'écriture. En outrè, on ne trouve pas dans l'art antérieur de procédé destiné à détecter un mauvais fonctionnement d'un système de mé- moire qui provoque l'écriture d'un multiplet non sélec- tionné. Le problème est résolu conformément à l'inven- tion par le fait que le circuit de détection d'erreur compiend un codeur qui réagit aux signaux d'écriture de multiplet en produisant des bits de contr8le tels que pour chaque multiplet identifié par les signaux d'écri- ture de multiplet, les bits aient la relation logique ou arithmétique prédéterminée, et que pour tous les au- tres multiplets, les bits aient une certaine relation autre que la relation prédéterminée; et un circuit com- parateur qui est connecté au circuit de contr8le et au circuit décodeur d'écriture et qui réagit aux signaux de commande d'écriture et aux signaux de sortie en produi- sant un signal d'erreur d'écriture en mémoire si le si- gnal de commande d'écriture et le second signal de sor- tie sont produits simultanément pour l'un des multiplets. Conformément à l'invention, on détecte l'écri- ture de multiplets non sélectionnés en produisant des bits de contrôle tels que les bits de chaque multiplet à écrire aient une relation logique ou arithmétique prédéterminée et que les bits de chaque multiplet qui n'est pas à écrire aient une certaine relation autre que la relation prédéterminée. En cas d'écriture d'un multiplet quelconque dont les bits n'ont pas la relation prédéterminée, il y a une erreur et un signal d'erreur d'écriture en mémoire est produit. Un processeur produit un mot de données à plusieurs multiplets dans lequel cha- que multiplet comprend des bits de données et des bits de contrôle, des signaux d'écriture.de multiplet qui définis- sent les multiplets à écrire, et des signaux d'adresse qui définissent des positions de mot de données en mémoire. Un générateur de bits de contrtle, encore appelé codeurq appartenant au processeur,-produit les bits de contrble pour chaque multiplet de façon que les bits de chaque mul- tiplet sélectionné pour l'écriture aient une relation lo- gique ou arithmétique prédéterminée et que les bits de chaque multiplet qui n'est pas sélectionné pour lfécri- ture aient une certaine relation autre que la relation prédéterminée. Un décodeur d'écriture réagit aux signaux d'écriture de multiplet en produisant un signal de com- mande d'écriture pour chaque multiplet à écri'e.- Un dis- positif de mémoire réagit aux signaux d'adresse et à l'un des signaux de commande d'écriture en enregistrant un multiplet dans la position de mot sélectionnée. Un circuit de contrôle de parité associé au dispositif de mémoire contrôle chacun des multiplets d'un mot de don- nées à plusieurs multiplets. Il produit un premier si- gnal de sortie pour chaque multiplet ayant la relation prédéterminée et un second signal de sortie pour cha- que multiplet ayant une certaine relation autre que la relation prédéterminée. Pour chaque multiplet, un compa- rateur compare les signaux de sortie du décodeur d'écri- ture et du circuit de contrôle de parité et il produit un signal d'erreur de parité d'écriture pour tout mul- tiplet auquel sont associés un signal de commande d'écriture et un second signal de sortie0 Un autre aspect de l'invention consiste en ce qu'un défaut de fonctionnement de mémoire résultant de l'écriture d'un multiplet non sélectionné est détec- té par un circuit d'erreur de lecture qui est associé au circuit de contrôle et qui produit un signal d'erreur de parité de lecture lorsque le processeur lit le mul- tiplet qui a été écrit par erreur. Le circuit de contrôle contrôle également les multiplets des mots lus dans la mé- moire et il produit un premier signal de sortie pour cha- que multiplet dont les bits ont la relation prédéterminées Du fait que seuls les multiplets ayant la relation prédé- terminée auraient dû être écrits en mémoire, tout multi- plet pour lequel il n'apparait pas un premier signal de sor- tie a nécessairement été écrit par erreur. Le circuit d'er- reur de lecture produit le signal d'erreur de parité de lecture lorsqu'un multiplet est lu et que le premier si- gnal de sortie n'est pas produit. Le générateur de bits de contrôle, encore appelé codeur, peut avantageusement comprendre un circuit déco- deur et plusieurs circuits générateurs de parité, chaque circuit générateur étant associé à un multiplet du mot de données. Le circuit décodeur décode les signaux d'écriture de multiplet et il transmet un signal de sortie au circuit générateur de parité qui est associé à chaque multiplet à écrire. Chaque circuit générateur de parité produit la relation prédéterminée entre les bits de données et les bits de contrôle en produisant les bits de contrôle cor- rects si le signal de sortie est présent, et il produit une certaine relation autre que la relation prédéterminée si le signal de sortie n'est pas présent. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique d'un exem- ple de système informatique qui comprend un circuit codeur et un circuit d'écritur.e/contrôle conformes à l'invention, en association avec une unité centrale et un système de mémoire; La figure 2 est un schéma synoptique montrant des détails supplémentaires du circuit codeur qui est uti- lisé sur la figure 1; La figure 3 est un schéma synoptique du circuit d'écriture/contrôle qui est utilisé sur la figure 1; et La figure 4 est un schéma synoptique du système de mémoire qui est utilisé sur la figure 1. La figure 1 représente un exemple de réalisation d'un système informatique qui comporte une détection d'er- reur relative à l'écriture de multiplets individuels dans une position de mot de mémoire. Le circuit d'écriture/con- trôle 100 et le circuit codeur 106 effectuent la détection d'erreur conformément à l'invention. Le système informati- que comprend un processeur 109, le circuit dtécriture/con- trôle 100 et une mémoire 102. Le processeur 109 comprend une unité centrale 101 et le circuit codeur 106. Chaque po- sition de mot de la mémoire 102, qui peut être n'importe quel système de mémoire classique, est constituée par quatre multiplets, chaque multiplet comprenant un bit de parité et huit bits de données. N'importe quel multiplet parti- culier d'une position-de mot de-mémoire peut être écrit sans affecter les autres multiplets de cette position de mot de mémoire particulière. L'unité centrale 101 peut être constituée par n'importe quel type de processeur clas- sique conçu de façon à lire des mots et à écrire sélec- tivement des multiplets dans un système de mémoire. L'uni- té centrale 101 est connectée à la mémoire 102 par un bus d'adresse 103, un bus de données 104 et un bus de commande 105. L'unité centrale 101 écrit un ou plusieurs multiplets dans une position de mot de mémoire particulière dans la mémoire 102 en transmettant l'adresse par le bus d'adres- se 103, l'information de commande par le bus de commande et les données par le bus de données 104. Seuls les multiplets à écrire qui sont désignés par l'information transmise par le bus d'adresse et le bus de commande sont modifiés au moment de l'exécution d'une instruction d'éc- riture en mémoire. Les multiplets non désignés de la po- sition de mot de mémoire demeurent inchangés. Les mul- tiplets qui doivent être écrits sont désignés par les deux bits de moindre poids de l'adresse qui est transmi- se par le bus d'adresse 103 et par deux signaux de com- mahde qui sont transmis par le bus de commande 105. Le circuit codeur 106 qui est connecté aux bus 103, 104 et 105 utilise l'information'transmise par ces trois bus pour produire une parité impaire pour chacun des multiplets à écrire, et pour produire une parité pai- re pour chacun des multiplets qui ne sont pas à écrire. Le circuit d'écriture/contrôle 100 décode les deux bits d'adresse de moindre poids et les deux signaux de comman- de pour déterminer quels sont les multiplets à écrire et pour produire des impulsions d'écriture qui-sont trans- mises à la mémoire 102. Une impulsion d'écriture est ap- pliquée pour chaque multiplet à écrire. Le circuit d'écri- ture/contrôle 100 contrôle la parité de chaque multiplet qui est transmis par le bus de données 104 et il compare cette parité avec le fait qu'une impulsion d'écriture a été produite ou non, pour chaque multiplet. Si un multi- plet ayant une parité paire est désigné comme étant à écrire, le circuit d'écriture/contrôle 100 émet un si- gnal d'erreur vers l'unité centrale 101 par un conduc- teur 107. Si un multiplet qui a été désigné comme n'étant pas à écrire est écrit du fait d'un mauvais fonctionne- ment de la mémoire 102,une erreur de parité apparaît pour ce multiplet particulier lorsque l'unité centra- le 101 lit ultérieurement cette position de mot de mé- moire particulière. La combinaison du circuit codeur 106 et du circuit d'écriture/contrôle 100 détecte non seulement les erreurs apparaissant dans le bus de don- nées 104, le bus d'adresse 103, le bus de commande 105 et le décodeur d'écriture 100-c, mais également les er- reurs résultant de défauts de fonctionnement de la mé- moire qui ont entraîné l'écriture d'un multiplet erro- né d'une position de mot de mémoire donnée. Le circuit codeur 106 est représenté de façon plus détaillée sur la figure 2. Le circuit codeur 106 a pour but de produire un bit de parité pour chaque mul- tiplet qui est transmis de l'unité centrale 101 vers la mémoire 102 par l'intermédiaire du bus de données 104. Si un multiplet doit être écrit dans la mémoire 102, le circuit codeur 106 produit un bit de parité tel qu'il en' résulte une parité impaire pour ce multipleto Si un multiplet ne doit pas être écrit dans la mémoire 102, le circuit codeur 106 produit un bit de parité tel qu'il en résulte une parité paire pour ce multipleto Les deux bits de moindre poids de l'adresse transmise par le bus d'adresse 103 sont les bits A00 et A01 qui sont res- pectivement transmis par les conducteurs 211 et 212. Les conducteurs 211 et 212 connectent le codeur 106 au bus d'adresse 103o Les deux signaux de commande qui sont utilisés dans le bus de commande 105 sont les signaux SHALF0 et BYTE0 qui sont respectivement transmis par les conducteurs 209 et 210. Les conducteurs 209 et 210 con- nectent le codeur 106 au bus de commande 1050 Si le si- gnal SHALF0 est un"0" deux multiplets doivent être écrits dans la mémoire. Les deux multiplets ne peuvent être cons- titués que par les bits de données D00 à D15 ou les bits de données D16 à D31. Si deux multiplets doivent être écrits, le signal A01O présent sur le conducteur 212 dé- signe si ce sont les deux multiplets de plus fort poids ou les deux multiplets de plus faible poids qui doivent être écrits. Si un seul multiplet doit être écrit, le signal SHALF0 est un "1" et le signal BYTEO est un "0". Dans ce cas, le multiplet a écrire est déterminé par les signaux A00 et A01. Si quatre multiplets (un mot com- plet)doivent être écrits, les deux signaux SHALF0 et BYTEO sont à "1". En décodant les signaux qui apparaissent sur les conducteurs 209 à 212, le décodeur 106-a produit des signaux de sortie qui apparaissent sur les bornes de sor- tie 01 à 04 et qui sont transmis respectivement par les conducteurs 214, 206, 205, et 204 vers les circuits gé- nérateurs de parité 208-a à 208-d. Un tel circuit de dé- codage peut être construit d'une manière bien connue à partir de portes logiques classiques. Les signaux de sortie 01 à 04 du décodeur 106-a sont indiqués de fa- çon précise en fonction des signaux d'entrée dans le tableau 1, ci-dessous. Comme on le voit, si par exem- ple seul le multiplet associé aux bits de données DOO à D07 doit écrit (BYTE0 est un "0" et A00, A01 et SHALF0 sont des "1"), un "1" est émis à partir de la bor- ne de sortie 01 par le conducteur 214, vers la borne d'en- trée I du circuit générateur de parité 208-d, et des "0" sont émis à partir des bornes de sortie 02 à 04. Le cir- cuit générateur de parité 208-d produit et émet de façon correcte un "1" ou un "0" par le conducteur 213 (signal DP0) de façon qu'il y ait un nombre impair de bits dans la combinaison de DP0 et D00 à D07. Les générateurs de parité 208-a à 208-c produisent et émettent de façon cor- recte des "1" ou "0" par les conducteurs respectifs 220 à 222 de façon qu'il y ait un nombre pair de bits dans chaque multiplet qui est associé à ces générateurs de pa- rité. TABLEAU 1 SHALF0 BYTE0 A01 A00 01 02 03 0o4 0 X O X O 0 1 1 0 X X 1 1 0 0 1 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 0 1 0 1 1 1 0 0 0 1 1 X X 1 1 1 1 X = indifférent Le circuit d'écriture/contr8le 100 produit les signaux WRT0, WRT1, WRT2 et WRT3 et il les émet vers la mémoire 102 par le câble 108. Chacun des signaux WRT0 à WRT3 est associé à un multiplet particulier qui est trans- mis par le bus de données 104 du processeur 109 vers la mémoire 102 et il est utilisé pour commander l'écritture de ce multiplet dans la mémoire 102. Si par exemple le circuit d'écriture/contr8le 100 émet le signal WRT0 vers la mémoire 102, cette dernière enregistre le multiplet qui est constitué par les bits de données D00 à D07 et par le bit de parité DP0. Les signaux WRT0 à WRT3 sont émis vers la mémoire 102 par l'intermédiaire des conduc- teurs 305 à 307 et 322 qui constituent le câble 108 sur les figures 1, 3 et 4. On utilise le décodeur d'écriture 100-c pour pro- duire les signaux de sortie BO à B3 qui sont émis à partir des bornes de sortie 00 à 03. Les signaux BO à B3 sont transmis vers des portes NON-ET 318 à 321 par des conduc- teurs respectifs 308 à 311. Le décodeur d'écriture 100-c produit les signaux BO à B3 en décodant les signaux A01 et AOO provenant du bus d'adresse 103 et les signaux SHALFO et BYTEO provenant du bus de commande 105o Ce circuit de décodage peut être construit d'une manière bien connue à partir de portes logiques classiques. Les signaux de sor- tie BO à B3 du décodeur d'écriture 100-c sont définis de manière précise en fonction des signaux d'entrée,dans le tableau 2. Comme on peut le voir, lorsque par exemple le signal SHALFO est un '11" alors que les signaux BYTEO A01 et AOO sont des "0", le signal de sortie B3 est un "1" et les signaux B restants sont des "O". Les portes NON -ET 318 à 321 accomplissent une opération NON-ET sur le signal B approprié et sur le signal WRITEO qui est transmis à partir du processeur 109 au cours d'une opé- ration d'écriture en mémoire. Si par exemple le signal B3 est un"1" et si les signaux B restants sont des "O", le signal WRT3 est émis sous laforme d'un "O" par la por- te NON-ET 321 par l'intermédiaire du ccnducteur 322, lors- que le signal WRITEO est transmis sous la forme d'un "1" par le bus de commande 105, et les portes NON-ET res- tantes transmettent des "1". Le circuit d'écriture/contrôle 100 effectue une détection d'erreur en comparant le signal de sortie de chaque circuit de contrôle de parité individuel 312, 327, 328 ou 329, et le signal BO à B3 correspondant. En cas d'une détection d'une discordance pendant une opé- ration d'écriture en mémoire, l'erreur de parité d'écri- ture est transmise vers l'unité centrale 101 par le con- ducteur 107 et le bus de commande 105. TABLEAU 2 SHALF0 BYTEO A01 A00 BO Bl B2 B3 0 X 0 X 0 0 1 1 0 X 1 X 1 1 0 0 1 o 0 o0 0 0 0 1 1 0 0 1 0 0 1 0 I1 0 0 1 0 0 o o 1 0 I 1 1 o 0 o 1 I x X I I I 1 X = indifférent Le circuit de contrôle de parité produit un "1" sur sa borne de sortie si les neuf bits reçus sur ses bornes d'entrée contiennent un nombre impair de "1". Les bornes de sortie des quatre contrôleurs de parité, qui t5 transmettent des signaux par les conducteurs 323, 324, 325 et 326, sont comparées par un comparateur 100-b avec les signaux B0, B1, B2 et B3 associés qui sont respecti- vement transmis par les conducteurs 308, 309, 310 et 311. Par exemple, le signal de sortie du circuit compa- rateur de parité 312, qui est transmis par le conducteur 323, est comparé par le comparateur 100-b avec le signal B0 qui est transmis par le conducteur 308. Si un compa- rateur 100-b détecte une discordance, il transmet un "1" de sa borne de sortie vers la porte 315, par l'intermé- diaire du conducteur 314. Si une discordance est apparue, la porte 315 transmet un "1" vers l'unité centrale 101, par l'intermédiaire du conducteur 107 (signal d'erreur de parité d'écriture), en coïncidence avec le signal WRITE0. Le signal d'erreur de parité d'écriture infor- me l'unité centrale 101 qu'une erreur s'est produite dans l'opération d'écriture de la mémoire 102o La mémoire 102 est représentée de façon plus détaillée sur la figure 4 qui montre qu'elle comprend plusieurs modules de mémoire. Des mémoires telles que la mémoire 102 sont bien connues. Chaque module de mémoire est capable d'enregistrer huit bits de données et un bit de parité, et il comprend neuf circuits intégrés de mé- moire vive. Le module de mémoire 403 est représenté de façon plus détaillée et les autres modules ont une struc- ture identique. Les mémoires vives 405-a à 405-i compren- * nent les circuits nécessaires pour décoder les bits d'adres- se A2 à Ail qui sont reçus par les bornes d'entrée AO à A9, par l'intermédiaire du bus 103 et les bits d'adresse restants (A12 à A15) transmis par le bus d'adresse 103 sont décodés par le décodeur d'adresse 404. Si la mémoire 102 est adressée par l'unité centrale 101, le décodeur d'adresse 404 transmet par le conducteur 407 un "0" qui valide les modules de mémoire 400, 401, 402 et 403, pour permettre la lecture ou l'écriture à la position de mot de mémoire qui est adressée par les bits d'adresse A2 à Aii. Comme on l'a indiqué précédemment, l'écriture des données dans la mémoire 102 est commandée par les signaux WRTO à WRT3. L'opération d'écriture n'est décri- te que pour la mémoire vive 405-a du module de mémoire 403, mais les autres mémoires vives fonctionnent d'une manière similaire. Lorsque le conducteur 407 est à l'état "0" (l'unité centrale 101 est en train d'adresser la mé- moire 102) et lorsque le conducteur 322 (signal WRT3) est à "0", la mémoire vive 405-a enregistre l'état du con- ducteur 409 (bit D24) dans la position de bit qui est adressée par les bits d'adresse A2 à Ail présents sur les bornes d'entrée AO à A9. Le conducteur 322 est con- necté à la borne d'entrée de données (DIN) de la mémoi- re vive 405-a. Comme le montre la figure 4, le signal WRT3 est également émis par le conducteur 322 vers les mémoires vives 405-b à 405-i, grâce à quoi ces mémoires vives enregistrent également l'état de leurs bornes DIN, simultanément à l'accomplissement de cette opération par la mémoire vive 405-a. D'une manière similaire, les si- gnaux WRTO, WRT1 et VRT2 provoquent l'écriture de don- nées dans les modules respectifs 400, 401 et 402. La lecture de données dans la mémoire 102 par le processeur 109 est commandée par l'adresse qui est trans- mise par le bus d'adresse 103, et par le signal de lectu- re qui est transmis par le bus de commande 105. Du fait que le processeur 109 ne peut pas lire sélectivement des multiplets, la mémoire 102 réagit au-signal de lecture et à l'adresse en transmettant un mot de données vers le pro- cesseur 109 par le--bus de données 104. Ce mot de données est contrôlé par le contrôleur de parité 100-a pour s'as- surer que chaque multiplet contient un nombre impair de bits (parité impaire). Si un ou plusieurs multiplets ont une parité paire, le circuit d'écriture/contr8le 100 transmet un signal d'erreur de parité de lecture vers le processeur 109 par le bus de commande 105. En contr8- lant le mot de données qui est lu dans la mémoire 102 pour vérifier qu'il a une parité paire, le circuit d'é- criture/contr8le 100 assure la détection de tout défaut de fonctionnement de la mémoire 102 ayant permis l'écri- ture incorrecte d'un multiplet. On comprendra mieux l'opération de lecture d'un mot dans la mémoire 102 en se référant à la figure -4. Comme on l'a indiqué précédemment, la lecture de don- nées dans la mémoire 102 est commandée par le signal de lecture qui est transmis par le bus de commande 105 et par l'adresse qui est transmise par le bus d'adresse 103. L'opération de lecture n'est décrite que pour la mémoire vive 405-a du module de-mémoire 403, mais les autres mémoires vives des modules de mémoire fonctionnent d'une manière similaire. Lorsque l'état du conducteur 407 est un "0" (le processeur 109 adresse la mémoire 102) et lorsque l'état du conducteur 408 (signal de lecture) est un "1" la mémoire vive 405-a transfère le bit enregistré dans la position de bit adressée vers la borne de sor- tie de données (DOUT). Lorsque le signal de lecture est un "1", la porte ET 406-a transmet l'état de la borne DOUJT vers le bus de données 104 par le conducteur 409. La détection d'erreur s'effectue en contrôlant les multiplets qui sont transmis par le bus de données 104 à partir de la mémoire 102, pour vérifier qu'ils ont une parité impaire, au moyen du contrôleur de parité 100-ao Dans le cas d'une parité impaire, chacun des circuits de contrble de parité 312, 327, 328 et 329 de la figure 3 transmet un "1" sur un conducteur respectif 323, 324, 325 et 326. Si l'un quelconque des circuits de contrôle de pa- rité détecte une parité paire, il transmet un "0" sur le conducteur approprié. Si un "0" est transmis par les con- ducteurs 323, 324, 325 ou 326 la porte NON-ET 331 trans- met un "1" à la porte ET 330. Si la porte ET 330 reçoit un "1" à partir de la porte NON-ET 331 pendant qu'une opération de lecture se déroule (le signal de lecture est un "1"t) la porte ET 330 transmet le signal d'erreur de parité de lecture vers le processeur 109, par l'in- termédiaire du conducteur 332 et du bus de commande 105o Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et repré- sente, sans sortir du cadre de l'invention. î4 REVENDICATIONS 1. Circuit de détection d'erreur pour un disposi- tif de mémoire dans un système informatique, le système comprenant: un processeur (109) destiné à produire des mots de données comprenant plusieurs multiplets ayant chacun plusieurs bits de données et plusieurs bits de con- trôle, à produire des signaux d'adresse définissant des positions de mot de données en mémoire, et à produire des signaux d'écriture de multiplet identifiant des mul- tiplets particuliers des mots de données; un circuit dé- codeur d'écriture (100-c) qui réagit aux signaux d'écri- ture de multiplet en produisant sélectivement un signal de commande d'écriture pour chaque multiplet qui est iden- tifié par les signaux d'écriture de mutliplet; un dispo- sitif de mémoire (102) comprenant plusieurs positions de mot de données en mémoire, chacune d'elles ayant plu- sieurs parties de multiplet, et réagissant aux signaux d'adresse et aux signaux de commande d'écriture en en- registrant les multiplets dans l'une des positions de mot de données en mémoire; des supports de transmis- sion (103, 104, 105) qui interconnectent le processeur, le décodeur d'écriture et le dispositif de mémoire pour transmettre les mots de données, les signaux d'adresse et les signaux d'écriture de multiplet; et un circuit de contr8le (100-a) qui est connecté aux supports de transmission et qui est destiné à produire un premier signal de sortie pour chacun des multiplets dont les bits ont une relation logique ou arithmétique prédéter- minée et à produire un second signal de sortie pour cha- cun des multiplets dont les bits ont une certaine rela- tion autre que la relation logique ou arithmétique pré- déterminée; caractérisé en ce qu'il comprend: un co- deur (106) qui réagit aux signaux d'écriture de multi- plet en produisant des bits de contrôle tels que pour chaque multiplet identifié par les signaux d'écriture de multiplet, les bits aient la relation logique ou arithmétique prédéterminée, et que pour tous les autres multiplets, les bits aient une certaine relation autre que la relation prédéterminée, et un circuit comparateur (100-b) qui est connecté au circuit de contrôle et au circuit dé- codeur d'écriture et qui réagit aux signaux de commande d'écriture et aux signaux de sortie en produisant un si- gnal d'erreur d'écriture en mémoire si le signal de comman- de d'écriture et le second signal de sortie sont produits pour l'un des multiplets. 2. Circuit de détection d'erreur selon la reven- dication 1, caractérisé en ce que le codeur et le circuit de contrôle sont respectivement des générateurs de pari- té et des contrôleurs de parité, et la relation logique ou arithmétique prédéterminée consiste en une parité pai- re ou une parité impaire. 3. Circuit de détection d'erreur selon la reven- dication 1, dans lequel le processeur est en outre conçu de façon à produire des signaux d'adresse de lecture et un signal de commande de lecture; dans lequel les sup- ports de transmission sont en outre conçus de façon à transmettre les signaux d'adresse de lecture et les si- gnaux de commande de lecture; et dans lequel le dispo- sitif de mémoire réagit au signal de commande de lectu- re en accédant aux positions de mot de données en mémoi- re qui sont désignées par les signaux:d'adresse de lec- ture et en transmettant par les supports de transmission les mots de données enregistrés à ces positions; carac- térisé en ce que le circuit décodeur d'écriture com- prend en outre un circuit d'erreur de lecture (331, 330) destiné à produire et à transmettre un signal d'erreur de lecture si le circuit contrôleur produit le second signal de sortie pour n'importe quel multiplet lu dans le dispositif de mémoire. 4. Circuit de détection d'erreur selon la re- vendication 1, caractérisé en ce que le codeur (106) comprend en outre: un circuit décodeur (106-a) compor- tant plusieurs bornes de sortie, chacune d'elles cor- respondant à un multiplet spécifié, et réagissant aux signaux d'écriture de multiplet en produisant un premier signal de sortie de décodeur sur des bornes de sortie qui correspondent aux-multiplets qui sont identifiés par les signaux d'écriture de multiplet, et en produisant un se- cond signal de sortie de décodeur sur les bornes de sor- tie correspondant aux multiplets qui ne sont pas identi- fiés par les signaux d'écriture de multiplet; et plusieurs circuits générateurs, chacun d'eux étant associé à un mul- tiplet particulier et réagissant aux bits de données du multiplet associé en produisant des bits de contrôle tels que lesbits de données et les bits de contrôle aient une relation logique ou arithmétique prédéterminée si le premier signal de sortie de décodeur est produit sur la borne de sortie correspondant au multiplet associé, et tels que les bits de données et les bits de contrble du multiplet associé aient une certaine relation autre que la relation logique ou arithmétique prédéterminée si le second signal de sortie de décodeur est produit sur -la borne de sortie correspondant au multiplet associé.