La présente invention concerne un dispositif logique 8 trois états de sortie et s'applique plus particulièrement å un tel dispositif destine å entre réalisé en technologie MOS complémentaire. La sortie d'un élément logique standard présente deux états stables et définis : un état logique 1 et un état logique 0. Ces deux états peuvent être obtenus par l'intermédiaire d'un circuit å basse impédance couplé respectivement å la tension d'alimentation-la plus positive (état 1) et å la tension d'alimentation la moins positive (état o). Un élément logique à trois états présente un troisième état de sortie qui permet, quei-que soit l'état de l'entrée de cowsande, de mettre la sortie dudit élément logique å haute impédance.Les dispositifs logiques à trois etats sont particulièrement bien adaptés pour être utilisés dans les applications de transmission sur des lignes de type "bus". En effet, plusieurs dispositifs peuvent être connectés à un bus coin et une information doit pouvoir être transmise sur ce bus par un seul circuit émetteur tandis que tous les autres circuits émetteurs sont inhibés. La possibilité de mettre les sorties à haute impédance permet d'augmenter le nombre de circuits émetteurs connectés à un meme bus.~Un dispositif pouvant présenter deux états logiques de sortie à basse impédance et un troisième état à haute impédance est décrit dans le recueil "HcMOS integrated circuits Data Book" édité par Notorola Inc. en décembre 1973 au chapitre 2 pages 25 à 27.Dans le dispositif représenté notamment à la figure 2-35(c) de ce recueil, on trouve deux paires de transistors coaplémentaires connectés en série entre les tensions d'alimentation. Les transistors d'une paire ont leur grille reliée a l'entrée de commande tandis que les transistors de l'autre paire reçoivent sur leur grille des signaux opposés et ils constituent ainsi des commutateurs alternativement ouverts et fermés. Le circuit de sortie du dispositif mentionné ci-dessus comprend donc quatre transistors qui, pour des raisons de puissance dissipée, doivent être largement dimensionnés.Or, on sait l'importance que peut présenter la taille des éléments dans la réali- sation des circuits intégrés ; cela joue sur la densité d'intégration des circuits et sur leur facilité d'implantation. Aussi, un objet de la présente invention est-un dispositif logique à trois états stables adapté à être intégré en technologie MOS complémentaire et occupant une surface plus petite que le dispositif précité. Selon une caractéristique de l'invention, le dispositif logique à trois états stables comprend une seule paire de transistors complémentaires P1 et Ni connectés en série entre les tensions d'alimentation, la grille et la source de chaque transistor étant reliées par l'intermédiaire de transistors de meme type, respectivement p2 et N2.La grille des transistors Fl et N1 est reliée h une entrée de co-ande par l'intermédiaire de transistors de même type respectivement P3 et N3 La grille des transistors P2 et N3 est reliée directement à une entrée d'activation tandis que la grille des transistors P3 et N2 est reliée à l'entrée d'activation par l'intermédiaire d'un circuit inverseur. D'autres objets, caractéristiques et avantages- de la présente invention apparattront mieux a la lecture de la description suivante d'un exemple de réalisation préfdré, ladite description étant faite å titre d'exemple non limitatif et en relation avec les dessins joints dans lesquels - la figure 1 représente un dispositif à trois états d'un type connu en technologie MOS complémentaire ; et - la figure 2 montre un dispositif à trois états selon la technologie MOS com plémentaire et en accord avec les principes de l'invention. Sur les figures 1 et 2, les transistors en canal P sont référencés par la lettre P et les transistors en canal N sont référencés par la lettre N et tous les transistors utilisés sont du type à enrichissement, c'est-à-dire qu'ils sont bloqués lorsque la tension-entre la grille et la source est nulle. La figure 1 est une représentation schématique d'un dispositif connu d'après la référence précédemment citée. On trouve une paire de transistors complémentaires PQ1 et NQ1, connectés entre la masse et la tension d'alimentation positive VD, qui sont commandés par la tension appliquée sur l'entrée VE. Deux autres transistors complémentaires PQ2 et XQ2 sont connectés en série avec les deux premiers et sont commandés, l'un (NQ2) par le signal logique présent sur l'entrée d'activation VA, l'autre (PQ2) par le signal inverse. L'inverseur est constitué par deux transistors complémentaires PQ3 et NQ3 connectés en série entre la masse et la tension d'alimentation VD et commandés par ledit signal logique présent sur l'entrée d'activation VA. Les transistors PQ2 et NQ2 agissent comme des commutateurs.En effet, lorsque l'entrée d'activation est dans ltétat o, le transistor NQ2 est bloqué car sa grille est à une tension inférieure à la tension de sa source et le transistor PQ2 est également bloqué car sa grille est portée à un potentiel voisin de la tension d'alimentation VD par l'intermédiaire du transistor PQ3. Par contre, lorsque l'entrée d'activation est dans l'état 1, le transistor NQ2 est rendu passant de meme que le transistor PQ2 dont la grille est portée à un potentiel voisin de zéro par l'intermédiaire du transistor NQ3.Dans le premier cas (entrée d'activation dans l'état o), la sortie VS du dispositif est à haute impédance et dans le deuxième cas (entrée d'activation dans l'état 1), la sortie VS est à basse impédance et son état est déterminé par l'état da l'entrée de commande VE. Si les deux transistors PQ2 et NQ2 sont dans l'état passant, le dispositif se comporte alors comme un circuit inverseur constitué par les transistors PQ1 et NQ1 et commandé par la tension appliquée à l'entrée de commande VE. Lorsque l'entrée de commande est en le transistor PQl est bloqué et le transistor NQ1 est rendu passant appliquant ainsi une tension voisine de zéro sur la sortie VS.Lorsque l'entrée de commande est en o, le transistor NQ1 est bloqué et le transistor PQ1 est rendu passant appliquant ainsi une tension voisine de la tension d'alimentation sur la sortie VS. Le dispositif décrit ci-dessus comporte quatre transistors PQl, PQ2, NQ1 et NQ2 dans le circuit de sortie. Ces transistors doivent être largement dimensionnés pour pouvoir dissiper une puissance suffisante. Cela présente l'inconvénient d'occuper une part importante de la surface du circuit intégré et en outre de rendre l'implantation de tels éléments particulièrement délicate. Ces inconvénients sont amoindris dans le dispositif représenté à la figure 2 et qui est en accord avec les principes -de l'invention. Dans le dispositif de l'invention, le circuit de sortie ne comporte qu'une paire de transistors complémentaires Fl et N1 connectés en série entre la masse et la tension d'alimentation positive VD. La grille et la source de chaque transistor sont reliées par l'intermédiaire d'un transistor de même type soient le transistor P2 pour le transistor P1 et le transistor N2 pour le transistor NI. La grille des transistors Fl et Nl est reliée à l'entrée de commande VE par l'intermédiaire de transistors de même type, respectivement les transistors P3 et N3.La grille des transistors P2 et N3 est reliée directement à l'entrée d'activation VA tandis que la grille des transistors N2 et P3 est reliée a ladite entrée d'activation VA par l'intermédiaire d'un circuit inverseur. Ce circuit inverseur 2st constitué par une paire dc transistors complémentaires P4 et N4 qui sont connectés en série entre la masse et ladite tension d'alimentation positive VD. Lorsque l'entrée d'activation VA est dans l'état o, le transistor P2 est passant, ce qui a pour effet de maintenir le transistor Fl dans l'état bloqué ; le transistor N2 est également passant puisqu'une tension voisine de la tension VD est appliquée sur sa grille par l'intermédiaire du transistor P4 et le transistor N1 est également bloqué. La sortie VS du dispositif est alors dans l'état haute impédance et l'état de l'entrée de commande VE ntintervient pas ; les transistors P3 et N3 sont d'ailleurs bloqués puisque la différence de tension entre leur grille et leur source est voisine de zéro. Par contre, lorsque l'entrée d'activation VA est dans l'état 1, les deux transistors P2 et N2 sont bloqués, les transistors P3 et N3 sont rendus passants et le dispositif se comporte alors comme un circuit inverseur vis-à-vis de l'entrée de commande VE. Les transistors P3 et N3 assurent l'isolement de l'entrée VE lorsque entrée d'activation VA est dans ltétat 0. Une telle configuration permet utiliser des transistors P2, N2, P3 et N3 de faibles dimensions. Lorsque l'entrée d'activation VA est dans l'état 1, les transistors P3 et N3 sont passants, toutefois il peut etre avantageux de remplacer chacun d-'eux par une porte de transmission qui est constituée d'une paire de transistors complémentaires connectés en parallèle. De cette manière, la rapidité de fonctionnement du dispositif est accrue, surtout lorsque les états O ou 1 présents sur l'entrée VE sont très proches respectivement de la masse et de la tension d'alimentation VD. Comme on l'a vu précédemment, le dispositif de l'invention occupe une surface plus petite ; dans une application donnée, cette surface est par exemple égale à 315 x 243 CL pour le circuit de l'invention alors qu'elle est égale à 535 x 225 W pour le circuit de la figure 1. De plus, il est préfé- rable de n'avoir qu'un transistor passant dans le circuit de sortie car la tension de seuil est alors bien définie de mtme que la résistance passante du transistor luiwmEme. Bien que la présente invention ait été décrite dans le cadre d'une application particulière, il est clair qu'elle est susceptible de variantes ou modifications sans sortir de son domaine. REVENDICATION Dispositif logique a trois états stables, destiné à être intégré en technologie MOS complémentaire, et comportant une entrée de commande, une entrée d'activation et une sortie qui peut être soit à haute impédance, soit basse impédance selon l'état de ladite entrée d'activation, ledit dispositif étant caractérisé en ce qu'il comprend une paire de premiers transistors complémentaires connectés en série entre la masse et une tension d'alimentation positive, et en ce que la grille et la source de chacun des premiers transistros sont reliées par l'intermédiaire de deuxièmes transistors de même type que lesdits premiers transistors, la grille desdits premiers transistors est reliée à une entrée de commande par l'intermédiaire de troisièmes transistors de même type que lesdits premiers transistors et la grille d'un desdits deuxièmes transistors et d'un desdits troisièmes transistors est reliée directement à l'entrée d'activation tandis que la grille du second desdits deuxièmes transistors et du second desdits troisièmes transistors est reliée à ladite entrée d'activation par l'intermédiaire d'un circuit inverseur de telle sorte que l'état de ladite entrée d'activation permette de placer la sortie du dispositif à haute impédance quel que soit l'état logique à l'entrée de commande.