La présente invention concerne la technique des ordinateurs électroniques et plus particulièrement un appareil destiné à l'exploration de plusieurs canaux de transfert des informations, sous la commande d'un appareil de traitement des communications. AU début de l'industrie des ordinateurs, on s'ést préoccupé principalement de la mise au point de machines de plus en plus puissantes destinées au traitement des informations par lots. Les fabricants et les utilisateurs ont eu alors pour but l'ingestion de masses de données d'entrée, l'exécution de traitements mathématiques extrêmement complexes et l'impression de rapports volumineux. Â mesure que le traitement par lots s'est perfectionné, les utilisateur' se sont rendus compte des avantages que présentaient des possibilités d'accès à des emplacements éloignés, pendant toute leurs opérations.Les opérations de recueil et de dissémination initiales des données ont démontré rapidement l'efficacité des communications d'informations pour la réduction des cycles de report et l'amélioration de la circulation des informations. Cette amélioration a été suivie par des progrès encore plus évolués permettant 1'introduction, le traitement et le retour rapides des données à la sortie, d'une manière continue. Dans la plupart des cas, le procédé utilisé a été et est encore de réaliser les dispositifs de communication comme éléments secondaires de l'ensemble de traitement par lots. Il en est résulté une certaine g#ne pour le traitement par lots et des solutions moins qu'optimales pour le problème posé par la transmission ou les communications des données. Une solution plus efficace a consisté à utiliser un équipement autonome de traitement des communications des données. L'appareil de traitement des communications prend la responsabilité des connexions ou interfaces avec divers canaux de communications et équipements d'extrémité, de manière à soulager l'ordinateur central des opérations de communication et de manière à lui permettre de se consacrer entièrement aux tâches auxquelles il convient le mieux. La rapidité avec laquelle un appareil de traitement des communications peut explorer et traiter des canaux de transfert des informations constitue un facteur principal leur permettant de remplir sa fonction d'ensemble d'une manière satisfaisante. En général, les appareils de traitement des communications antérieurs exploraient des mémoires intermédiaires à une vitesse prédéterminée. Si une mémoire intermédiaire explorée nécessitait un traitement, l'exploration était interrompue et le canal était traité complètement avant que l'exploration ne recommence.Par exemple, le processus consistait à charger un registre de l'appareil de traitement avec l'identification du premier canal à explorer, à interroger ce dernier, à déterminer si un-traitement était nécessaire, et dans ce cas, quel type de traitement,à se brancher sur unprogramme approprié si un traitement était nécessaire, à déterminer si tous les canaux avaient été explorés, à avancer d'un incrément l'adresse du canal et à répéter le processus. L'interrogation de chaque canal inactif nécessitait la durée de plusieurs mots dans les appareils de traitement des communications antérieurs et il est évident pour les spécialistes que l'interrogation et le traitement d'un canal demandaient beaucoup de temps. En conséquence, la présente invention concerne un appareil de traitement des communications qui est capable d'explorer et de traiter des canaux de transfert d'informations avec une très grande rapidité. Elle concerne également un appareil sensible à certaines commandes et qui fait commencer et achever l'exploration de plusieurs canaux de transfert des informations pendant la durée d'un seul mot. La présente invention concerne également un appareil sensible à certaines commandes et qui eMibite au traite certains canaux actifs par une coordination du transfert des informations entre certains canaux actifs et certains mots de commande, par l'utilisation d'une file d'attente de l'ensemble de programmation ou "software". A titre d'exemple, on a décrit ci-dessous et représenté aux dessins annexés une forme de réalisation de l'appareil selon l'invention. Sur ces dessins, Les figures la et lb, considérées ensemble, constituent un schéma de blocs d'un exemple d'appareil de traitement auquel la présente invention peut entre appliquée. La figure 2 représente la structure d'un mot de données, indiqué comme entrée d'une file d'attente de programme ou software et elle comprend un tableau qui présente les divers codes qui peuvent être placés dans une entrée de fIJe d'attente de programme pendant l'exécution d'une instruction par mot de commande d'exploration des bits (BSCN), ou par mot de commande d'exploration des caractères (OISON). La figure 3 est un schéma symbolique représentant la structure des divers mots de commande utilisés pour l'exécu- tion d'une commande BSCN. La figure 4 est un schéma symbolique représentant la structure des divers mots de commande utilisés pour l'exécution du mot de commande CSCN. Les figures Sa - 5s, inclusivement, doivent être considérées ensemble et représentent un ordinogramme illustrant la séquence logique d'opérations effectuées pendant l'exécution des commandes BSCN, CSCN, et QJMP (commandes de saut de la file d'attente) dans diverses conditions qui peuvent se présenter pendant leur exécution. Les figures 6a1 - 6x représentent un diagramme des temps illustrant les séquences dans le temps des signaux qui produisent les mouvements d'information indiqués d'une manière générale dans l'ordinogramme des figures Sa - 5s. Les figures la et lb, qui doivent être considérées comme une seule figure, représentent l'organisation des registres de l'appareil de traitement, des circuits destinés aux données, des réseaux de vérification et des conducteurs omnibus de transfert de celles-ci. le registre A,20, est un registre accumulateur index universel, accessible par programme, de 20 bits (18 bits de donnée et 2 bits de parité). Le registre X,21, est un accumulateur universel ou registre d'index, accessible par programme, de 20 bits (18 bits de donnée et 2 bits de parité). Le registre X,21, peut être utilisé avec le registre A,20, pour des opérations de longueur double. Le registre A contient alors les 18 bits les plus significatifs de l'opérande des données et le registre X contient les 18 bits de données les moins significatifs. Le registre C,22, est un registre accessible par programme, à 20 bits (18 bits de donnée et 2 bits de parité) qui est utilisé principalement pour indiquer l'adresse d'un canal particulier dans les sous-ensembles de communication ou d'entrée/sortie. Il peut également être utilisé corme accumulateur universel ou registre d'index dont la capacité arithmétique est limitée. Le registre P,23, est un registre à bits (18 bits de donnée et 2 bits de parité) utilisé pour le maintien de la séquence de traitement des instructions (qui contient lfiadresse de l'instruction suivante qui doit être exécutée). Le registre T,24, est une minuterie d'intervalle, accessible par programme, à 18 bits (16 bits de données et 2 bits de parité). Il contient un registre de comptage qui augmente de "un" toutes les 10 microsecondes et un registre de limite qui, lorsque la valeur enregistrée dans le registre de comptage est égale à la valeur qu'il contient, émet une demande d'interruption de priorité, remet le registre de comptage à zéro et commence le comptage de l'intervalle de temps suivant. Les registres de comptage et de limitation ne sont pas représentés sur les figures. le registre 1,25, est un registre à 19 bits (18 bits de donnée et 1 bit de parité) qui conserve chaque instruction pendant son cycle d'exécution. il connecte également le conducteur omnibus de données supérieur aux ensembles arithmétiques afin d'y transférer la valeur immédiate des opérandes et il comprend un trajet décalé spécial de 5 bits vers le conducteur omnibus de données inférieur qui est destiné à être utilisé pour l'adressage du tableau des canaux. Les ensembles arithmétiques 26 et 27 sont des réseaux redondants à 18 bits et à fonctionnement indépendant. Ils sont utilisés pour les transformations de données (arithmétiques, logiques et décalages). Les entrées en parallèle de chaque ensemble arithmétique 26 ou 27 proviennent du conducteur omnibus supérieur 28 et du conducteur omnibus intérieur 29. Les ensembles aritméthiques 26 et 27 contiennent des registres R à 18 bits, 30 et 31, ainsi que des additionneurs 32 et 33, respectivement. Les sorties des ensembles arithmétiques 26 et 27 sont transmises à un réseau de comparaison et d'addition 34, afin de les vérifier, et de plus, les sorties de l'ensemble arithmétique 26 sont transmises au conducteur omnibus inférieur 29. Le registre M,35, est un registre à 16 bits qui reçoit du conducteur omnibus inférieur chaque adresse d'une mémoire à noyau et qui, en liaison avec son circuit logique associé, transforme la parité et lui donne la valeur nécessaire, par les ensembles de mémoire à noyaux (1 bit de parité impair pour les 15 bits de chaque donnée). il transmet l'adresse à l'ensemble de mémoire à noyaux approprié. Le réseau 34 compare les sorties des deux ensembles arithmétiques et vérifie qu'elles sont égales. Le réseau de zéro, 51, vérifie la sortie de tous les zéros vers le conducteur omnibus inférieur. Le réseau 36 de changement des caractères exécute des changements de position des caractères à 9 bits, pendant l'exécution des instructions adressables par caractères, avant l'introduction d'un caractère reçu d'un mot de la mémoire à noyaux, dans un registre, ou l'inscription d'un caractère dans un mot d'une mémoire à noyaux. Le sous-ensemble interface 37 des communications (COMM) est utilisé pour la transmission des données et des informations d'adresse des canaux au sous-ensemble de communication , et pour la réception de ce dernier des données destiné à un conducteur omnibus 38 d'entrée des données. le sous-ensemble interface 19 d'entrée/sortie (IOS) est utilisé pour transmettre les données et l'information d'adresse d'un dispositif d'entrée/sortie au sous-ensemble d'entrée/sortie et pour recevoir du sous-ensemble d' entrée/sortie les données destinées au conducteur omnibus d'entrée 38. Les interfaces 40 et 41 (CSU) de l'ensemble de mémoire à noyaux sont utilisées pour la transmission des données et des informations d'adresse à l'ensemble de mémoire à noyaux choisi et pour la réception de données provenant de ce dernier et destinées au conducteur omnibus d'entrée 38. La mémoire 42 de lecture seule peut être utilisée pour l'introduction d'un programme de chargement. Ensuite, elle transmet la donnée à la mémoire et elle fait commencer l'exécu- tion du programme de chargement spécifié. Le conducteur omnibus 28 est utilisé pour le transfert de l'information (donnée et parité) du registre A,20, du registre X,21, du registre C,22, du registre P,23, du registre I,25, et du registre ,24, vers les ensembles arithmétiques 26 et 27, l'interface du sous-ensemble de communication 37 et l'interface du sous-ensemble d'entrée et de sortie, 39. Toute l'information qui est transférée par le conducteur omnibus supérieur est vérifiée automatiquement, afin de déterminer si sa parité est correcte par un réseau 43 de vérification de parité du conducteur omnibus supérieur. Le conducteur omnibus inférieur 29 est utilisé pour la transmission des données du registre I,25, de l'ensemble arithmétique N01,26, et du conducteur omnibus d'entrée 38 plus les bits de parité provenant du réseau de production et de vérification des bits de parité du conducteur omnibus inférieur, intérieurement vers le registre A,20, le registre X,21, le registre C,22, le registre P,23, le registre I,25, les registres R,30 et 31, le registre M,35, et le registre X,24, ou bien extérieurement vers le conducteur omnibus de sortie des données de l'ensemble de mémoire à noyaux choisi. Le réseau 43 reçoit l'information de l'ensemble arithmétique F 1,26, et du conducteur omnibus d'entrée 38, par le réseau de changement de caractère, 36. Le conducteur omnibus d'entrée 38 est utilisé pour le transfert des informations (donnée et parité) provenant du sous-ensemble de communication, du sous-ensemble d'entrée| sortie, de la mémoire 42, du panneau 44 de l'opérateur et des entrées spéciales 45 du conducteur omnibus inférieur, vers le conducteur omnibus inférieur 29 et le réseau générateur et vérificateur de parité, 43. Le réseau omnibus de sortie 46 (CSU) de l'ensem- ble de mémoire à noyaux est utilisé pour la transmission des informations (donnée et parité) du conducteur omnibus vers l'ensemble de mémoire à noyaux approprié. Le conducteur omnibus 47 d'adresse (CSU) de l'ensemble de mémoire à noyaux est utilisé pour la transmission d'une adresse du registre M 35 à l'ensemble de mémoire approprié. Le conducteur omnibus d'adresse COMM/IOS,48, est utilisé pour le transfert des adresses du canal de communication ou du dispositif d'entrée/sortie, provenant du registre C,22, à l'interface 37 ou à l'interface 39. Les entrées directes 45 du conducteur omnibus inférieur sont utilisées par le circuit logique de commande pour introduire une information spéciale de donnée et d'adresse dans le conducteur omnibus d'entrée 38 (par exemple des seconds éléments de modification d'adresse vectorielle de transfert des interruptions, provenant des commandes d'exploration). Le registre I et le réseau 49 sont utilisés pendant l'exécution des instructions BSCN, CSCN et FNDC afin de comparer le contenu du registre I,25 (adresse du dernier canal, aux positions de bits 1 à 8) avec le contenu du conducteur omnibus inférieur 29 de données (adresse du canal suivant dans les positions de bits 1 à 8). Le circuit logique de commande 50 remplit les fonctions de synchronisation, de commande et de conditionnement qui sont nécessaires pour le traitement des instructions. il comprend également des indicateurs accessibles par software destinés aux opérations de commande de l'ensemble, des indicateurs d'état de données accessibles par software destinés à tester des opérandes des données, et des indicateurs d'erreurs qui affichent les erreurs et qui mémorisent leurs conditions dans une mémoire d'erreur. Le panneau 44 de l'opérateur comporte un affichage visuel et des dispositifs de commande à manoeuvre manuelle. Pour obtenir les mouvements significatifs et ordonnés des informations parmi les divers registres et les autres éléments de l'appareil de traitement et après détermination de la nécessité de mouvements particuliers et de combinaisons de tels mouvements, il faut que des signaux de conditionnement soient produits ou émis afin de permettre les mouvements prescrits des informations aux moments voulus et d'empe- cher tout mouvement indésirable des informations aux mêmes moments. La manière exacte permettant la production d'un signal de conditionnement particulier conforme à des conditions définies avec précision dans un appareil de traitement et à certains moments déterminés par une horloge, est connue couramment dans la technique.En conséquence, la description qui va suivre est destinée à expliquer l'invention telle qu'elle peut être incorporée à l'exemple d'appareils de traitement décrit plus haut, en liaison avec les figures la et lb, sans qu'aucune tentative ne soit effectuée pour la description en détail de l'origine des signaux logiques qui provoquent le mouvement de chaque information. Cependant, il convient de prêter attention, ciaprès, à la séquence des mouvements des informations par les quels la présente invention est mise en oeuvre dans l'exemple d'appareil de traitement et qu'on estime suffisante pour la description de l'invention aux spécialistes. En bref, un dialogue est établi entre une mémoire et plusieurs canaux de communication, sous la commande d'un mot de commande (BSCN) d'exploration de bits ou d'un mot de commande (CSCN) d'exploration de caractères. Pendant l'exécu- tion de l'une ou l'autre commande BSCN ou CSCE, plusieurs canaux de communication indiqués sont explorés et, en cas de besoin, sont traités. De plus, une file d'attente de software à temps de réserve est produite de manière que le software puisse, sur la base d'un temps de réserve, exécuter les opérations nécessaires pour que l'information continue à circuler. La tâche du software à temps de réserve, consiste à maintenir les mots de commande dans la mémoire autant que cela est nécessaire pour poursuivre l'exécution des commandes et des sousprogrammes appropriés qui commencent aux adresses produites par les entrées de la file d'attente du software introduites à des positions prédéterminées de la mémoire, pendant l'exécution des commandes BSCE et CSCK. La figure 2 représente la structure d'une entrée de la file d'attente d'un software pour les instructions BSCN et C-SCN ainsi que des tableaux qui énumèrent les codes types qui peuvent être introduits dans la file d'attente du software pendant l'exécution des commandes BSCN et CSCE. Lorsque le temps de réserve d'un software est suffisant pour l'exécution d'une entrée de file d'attente de software, une commande de saut de file d'attente (QJMP) est exécutée et, pendant son exécution, la file d'attente du software est adressée par le contenu du registre X. Le contenu de la zone de code type est ajouté au contenu du registre P,23, après incrémentation afin de donner l'adresse d'un sousprogramme approprié pour l'exécution de l'entrée de la file d'attente du software. L'exécution de la commande QJMP sera décrite plus en détail plus loin, après la description détaillée de l'exécution des commandes BSCN et CSCN. L'exécution d'une commande BSCN est effectuée en liaison avec deux mots de commande tampon de transmission, désignés par TBCW1 et TBCW2 et deux mots de commande tampon de réception désignés par RBCW1 et RBCW2. les mots de commande sont mémorisés à des adresses prédéterminées de la mémoire, suivant le numéro du canal. Comme on le voit sur la figure 3, TBCWI contient le caractère en cours de traitement aux positions de bits 11-1 et tous les zéros aux positions de bits 18-12. DBCW2 peut avoir l'une ou l'autre de deux formes comme expliqué plus complètement ci-après, c'est-à-dire que soit le caractère suivant à traiter est contenu dans les positions de bits 11-1 et tous les zéros dans les positions de bits 18-12, soit tous les uns à toutes les positions de bits. RBCW1 contient le caractire qui est en cours d'assemblage depuis les bits intermédiaires des positions 9-1. Les positions de bits 12-10 contiennent une zone de niveau du code qui spécifie le nombre de bits d'un caractère et les bits 17-1) sont tous des zéros, tandis que le bit 18 est un élément qui, s'il est un "un", indique que l'indicateur reçu doit titre négligé.RBCW2 contient. le dernier caractère assemblé qui a été chargé de RBCW1 dans les positions de bits 9-1 et les positions de bits 18-10 contiennent toutes des zéros. Le mode de fonctionnement d'uneocommande BSCN sera compris en particulier par l'examen simultané de l'ordinogramme fonctionnel des figures Sa - s, du diagramme des temps 6a1-x et du schéma synoptique de l'appareil de traitement des figures la et b. Avant l'exécution d'une commande BSCN, un software est nécessaire pour charger dans le registre C,22, un mot de donnée qui indique le numéro du premier canal de la série qui doit entre traité et le registre X,21, avec l'adresse de lto- rigine de la file d'attente du software. Le mot de commande BSCN lui-m#me, contient, en plus du code d'opération, une zone qui indique le numéro du dernier canal qui doit être exploré. Lorsque le registre a, 22 a été chargé avec le numéro du premier canal et le registre X,21 avec l'adresse de l'origine de la file d'attente du software, le mot de commande BSCN est récupéré sur la mémoire sous la commande du registre P,23, et il est transféré dans le registre I,25, afin d'être décodé. Le circuit logique de décodage de eommande ducircuit logique de commande 50 est sensible à la partie code d'opération du mot de commande BSCN et il coordonne le transfert de l'information parmi les divers registres et les autres éléments de l'appareil de traitement, par l'émission des signaux nécessaires, suivant la séquence appropriée, permettant la combinaison des mouvements de l'information représentée sur le diagramme des temps des figures 6a1 - 6x. Si on commence la séquence par le stade 1, en 112, pour l'exécution de la commande BSCN, le contenu du regis C,22 est transmis au conducteur omnibus d'adresse de communica- tions, 48, un "un" est introduit dans les additionneurs 32 et 33 afin qu'ils contiennent une retenue des ensembles arithmétiques 26 et 27, un signal de sélection des communications est émis, et un jeu de bascules indicatrices sont remises à zéro. En X2, pendant le stade 1 de la séquence, l'information du conducteur omnibus de communications, 38, est transmise au conducteur omnibus inférieur, 29, afin de mettre l'information d'arrivée provenant du canal interrogé sur le conducteur omnibus inférieur. En 16, un signal de lecture est émis afin de préparer une opération de lecture (sur le canal) si une telle opération se montre nécessaire. De plus, en 16, les indicateurss les#indicateurs provenant du canal de communication interrogé sont excités en synchronisme afin de déterminer s'il existe une erreur de canal, que ce soit un indicateur de réception qui est excité et/ou un indicateur de transmission. Si on suppose qu'aucun des indicateurs n'est excité et qu'aucun d'eux n'indique un canal inactif à ce moment, le contenu du registre C,22 est transmis au conducteur omnibus supérieur, 28, et les sorties des ensembles arithmétiques qui proviennent du conducteur omnibus supérieur 28 sont transmises au conducteur omnibus# inférieur 29 afin d'incrémenter le compte du registre C par la retenue qui est maintenue continuellement dans les additionneurs 32 et 33.En T11, le registre C reçoit une impulsion d'horloge qui commande l'introduction du numéro du canal mis à jour et la bascule correspondant au dernier canal du circuit logique de commande 50 reçoit une impulsion et est excitée si le compte mis à jour du registre C et l'identification du dernier canal du registre I,25 sont égaux et indiquent que le canal suivant est le canal final du groupe exploré sous la commande du mot de commande BSCN. Cependant, si la bascule qui indique le dernier canal a été excitée pendant l'exploration du canal précédent, son interrogation en T9 se traduit par une condition de sortie qui correspond à la mise en oeuvre du stade 24 de la Séquence.Pendant le stade 24, les indicateurs sont transmis au conducteur omnibus inférieur 29,eten T4 les registres R,30 et 31 reçoivent des impulsions d'horloge qui remettent leurs contenus à zéro. Ensuite, l'information du conducteur omnibus 29 qui est due à l'addition du contenu du registre P,23 et des contenus des registres R (qui sont égales à zéro) est transmise en synchronisme au registre M,35, afin de trouver la commande suivante du programme qui doit être exécutée à la suite de l'achèvement de la commande BSCN. Dans des conditions qui seront décrites plus loin au cours de l'explication de la commande QJMP, les contenus des registres R ne sont pas à zéro lorsqu'ils sont additionnés au contenu du registre P, de sorte que le registre P est indexé. Si un indicateur d'erreur de canal est excité, le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28 dont l'information est transmise au conducteur omnibus inférieur 29 avec un modificateur du conducteur omnibus (110 aux positions de bits 9-11) représentant RBCW1 de manière à produire une adresse telle qu'en T11 l'information du conducteur omnibus inférieur est transmise au registre M,35, afin de récupérer RBCW1. Auparavant, en T10, le fait que l'indicateur d'erreur de canal a été excité a provoqué la production d'une demande de lecturqiodification/inscription, et à la fin du stade 1 de la Séquence, une entrée est faite dans le stade 21 de la Séquence afin de mettre hors service le canal, par l'insertion d'un indicateur (bit 18 de RBCW1) tel que les interrogations suivantes du canal puissent être traitées rapidement aussi longtemps qu'il est hors service. Pendant le stade 21, le contenu d'une cellule de mémoire adressée est transmis au conducteur omnibus inférieur 29 et il est introduit dans le registre A,20. En T13, pendant la partie de modification du cycle, le contenu du registre A est transmis au conducteur omnibus supérieur 28 dont l'information est transmise au conducteur omnibus inférieur et un modificateur du conducteur omnibus inférieur (bit 18 égal à 1) est également transmis au conducteur omnibus inférieur, de sorte que l'information qui apparat sur ce derny représente le RBCW? modifié qui est inscrit à nouveau dans la mémoire. Pendant la période T18 du stade 21, on détermine si la bascule dubit 18 a été excitée avant la modification (par l'examen de l'indicateur du bit 18) et dans ce cas, le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28 et la sortie de l'ensemble arithmétique est transmise au conducteur inférieur 29 afin de préparer son introduction dans le registre C et dans la bascule correspondant au dernier canal, en Titi. En conséquence, le contenu du registre C avance d'un incrément de "un" et si le canal suivant est le dernier canal de la série à explorer (c'est-à-dire si le contenu du registre C égal au numéro du dernier canal spécifié dans le registre I,25), la bascule correspondant au dernier canal est excitée.Si au contraire la bascule. du dernier canal est déjà excitée et indique cette condition, une interrogation de la bascule correspondant au dernier canal, effectuée en T9, se traduit par une sortie de l'exécution de la commande BSCN par le stade 24. Si l'indicateur du bit 18 est remis à zéro, le contenu du registre X,21, (qui contient l'adresse de ltempla- cement disponible de mémorisation suivant dans la file d'attente du software) est transmis au conducteur omnibus supérieur 28, et de ce dernier, au conducteur omnibus inférieur 29. En !10, une demande de vidage/inscription est effectuée afin de préparer une entrée dans la file d'attente du software. En TII, l'adresse du conducteur omnibus inférieur est transmise au registre M,35 et le stade 22 de la Séquence est mis en oeuvre de manière à effectuer l'entrée de la file d'attente du software.Pendant le stade 22, le contenu du registre X,21 continue à être transmis au conducteur omnibus 28 et pendant TI et T2, les sorties de l'ensemble arithmétique sont introduites dans le conducteur omnibus inférieur 29. Pendant T2, le registre X reçoit une impulsion d'horloge afin de l'incrémenter jusqu'à l'adresse de la file d'attente du software qui est utilisée ensuite. Si on commence en T3 le stade 22, le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28 dont le contenu est transmis au conducteur omnibus inférieur 29 avec un code de type 111 (erreur de canal) aux positions de bits 12-10. Du fait que le registre M,35 contient l'adresse où doit titre inscrite l'entrée de la file d'attente du software et que le signal de vidage/inscription reste à une valeur élevée, cette information est inscrite dans la file d'attente du software à l'emplacement de mémorisation approprié. En commençant en 28, le contenu du registre C,22 est avancé par incréments de la manière indiquée précédemment, et la bascule correspondant au dernier canal est interrogée, afin de déterminer si le canal suivant doit être exploré ou si on doit sortir la commande BSCN qui a été achevée. On suppose maintenant que pendant le stade 1 de la Séquence, ni l'indicateur d'erreur de canal, ni l'indicateur de réception ne sont excités, mais que l'indicateur de transmission l'est. Dans ce cas le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur 29 avec une constante de modification du conducteur omnibus inférieur (100 aux bits 11-9) afin de former l'adresse du 3CW1 du canal qui est exploré. Cette adresse est transmise au registre M,35 en T11 et le stade 2 de la Séquence est alors mis en oeuvre.Du fait qu'une demande de mémoire a été émise pendant la période T10 du stade 1, le TBCW1 peut être placé sur le conducteur omnibus inférieur en commençant en T5 du stade 2, et il peut entre transmis au registre A,20, en T13, dudit stade 2. De plus, en 113, les indicateurs recoivent des impulsions d'horloge ainsi que toutes les bascules de zéro du circuit logique de commande 50 qui sont excitées si l'information du conducteur omnibus inférieur 29 (BCW1) est, en fait, constituée entièrement de zéros. Entre T14 et la période T7 suivante du stade 2, le contenu du registre A,20 est transmis par le conducteur omnibus supérieur 28 à l'interface 37 afin de transmettre les bits de donnée au canal adressé.Pendant la même période, le contenu du registre A est décalé vers la droite d'une position de bit, il est placé sur le conducteur omnibus inférieur 29, et en commençant en T17, le mot de la donnée est inscrit à nouveau à l'emplacement de la mémoire qui correspond au B^W1 du canal qui est traité. Si la bascule n'est pas excitée, le bit est échantillonné vers le canal de communication en T7 et l'échan- tillonnage est également utilisé pour remettre à zéro l'indication de transmission. Ensuite le registre, C,22, est mis à jour et la bascule correspondant au dernier canal et vérifiée de la manière déjà décrite. En conséquence, après le stade 2, la commande revient au stade 1 afin d'explorer le canal suivant ou au stade 24 afin de préparer la recherche de la commande suivante à exécuter. Si la bascule qui indique que tous les bits sont des zéros est excitée en T13 de manière à indiquer que tous les bits de TCBW1 sont des zéros, le contenu du registre C,22 et du modificateur du TBCW2 sont mélangés de manière à former l'adresse du TBCW2 du canal qui est exploré, et cette adresse est transmise au registre M,35 en T11 après qu'une demande de mémoire a été émise en T10. Le stade 3 de la séquence est alors mis en oeuvre et le TBCW2 est récupéré sur la mémoire puis placé sur le conducteur omnibus inférieur 29~en commençant à T5. En T13, le TBCW2 est introduit dans le registre A,20 et les indicateurs sont interrogés.Si le bit 18 du TBCW2 est un zéro, il indique que le caractère suivant est disponible aux positions de bits 11-1 du TBCW2 qui se trouve dans le registre A. Tous les "uns" sont repoussés sur le conducteur omnibus inférieur 29 et en T16, tous les 'uns" sont inscrits dans TBCW2 et dans la mémoire afin d'indiquer au software qu'un autre caractère doit être préparé et introduit dans TBCW2 pour ce canal. Ensuite, en commençant à T8, l'adresse du TBAW1 est produite, une demande de mémoire de vidage/insoription est émise et l'adresse produite est transmise au registre M,35. Le stade 4 de la Séquence commence ensuite et pendant ce stade, l'information récupérée sur le TBCW2 du registre A,20 passe par le conducteur omnibus 28, et de ce dernier à l'interface 37 (COMM), tandis qu'en même temps, le contenu du registre A est transmis au conducteur inférieur 29, décalé d'une position vers la droite et est inscrit dans TBCW1. A la période T7 du stade 4, le canal de communication est échantillonné, de manière à transmettre le premier bit du nouveau caractère au canal choisi et de manière à remettre à zéro l'indicateur de transmission. En commençant à la période T8 du stade 4, le contenu du registre X,21 est transmis au conducteur omnibus supérieur 28 et, de ce dernier, au conducteur omnibus inférieur 29, puis introduit ensuite dans le registre M,35 comme adresse appropriée de l'entrée delafile d'attente. Une demande de mémoire est émise en T10 afin de permettre un accès en temps voulu. A la suite de la période T12 du stade 4, le stade 5 de la Séquence est mis en oeuvre. Pendant les périodes T1 et T2 du stade 5, le contenu du registre X plus nunn est produit et est placé sur le conducteur omnibus inférieur du fait de la retenue introduite de force dans les additionneurs 32 et 33, puis il est renvoyé en T2 au registre X-27 comme nouvelle adresse de l'entrée de la file d'attente du software.En commençant en U3, une entrée de file d'attente de type 001 est introduit dans le conducteur omnibus inférieur 29 avec le numéro du canal, et cette information est mise en mémoire dans l'adresse de la file d'attente de software spécifiée par le registre X,21, avant tout modification. Ensuite, le registre C est incrémenté et la bascule correspondant au dernier canal est interrogée comme décrit précédemment, de sorte que la commande revient au stade 1 pour l'exploration du canal immédiatement suivant, ou au stade 24 pour la sortie de la commande BSCN. Si on revient au stade 3 de la Séquence et au cas où le bit 18 du TBCW2 est un "un" qui indique que le software n'a pas encore placé un caractère immédiatement suivant dans le TBCW2, le contenu du registre A,20 est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur oMnibus inférieur 29 afin de remettre le TBCW2 qui est constitué entièrement de "uns" dans la mémoire.Une impulsion d'échantillonnage en T7 remet à zéro une bascule de conditionnement de l'indicateur de transmission du canal afin de supprimer de l'exploration détaillée, l'opération de transmission du canal jusqu'à ce que le software introduise le caractère immédiatement suivant à l'emplacement de mémoire du TBCW2 et excite la bascule de conditionnement de l'indicateur de transmission. Ensuite, le registre C,22 est avancé d'un incrément, et la bascule correspondant au dernier canal est vérifiée de la manière décrite précédemment, de sorte que la commande revient au stade 1 pour l'exploration du canal immédiatement suivant, ou au stade 24 pour la sortie de la commande BSCN. Si pendant le stade 1 de la Séquence, l'interrogation des indicateurs du canal a montré qu'il n'y a aucune erreur de canal, mais qu'un indicateur de réception a été excité (que l'indicateur de transmission soit également excité ou non), le contenu du registre G,22 est transmis au conducteur omnibus supérieur 28 et ce dernier est mélangé avec une constante de modification du conducteur omnibus inférieur (110) puis introduit dans le conducteur omnibus inférieur 29 afin de produire l'adresse du RBCW1. En T10, une demande de mémoire est émise et, en Tîl, l'adresse produite pour le RBOW1 est introduite dans le registre M,35.A la suite du stade 1, le stade 6 est mis en oeuvre, et pendant ce stade, l'information du conducteur omnibus d'entrées 38 (c'est-à-dire le bit qui est introduit) est placée sur le conducteur omnibus inférieur 29, tandis que la bascule de réception du circuit logique de commande 50 est excitée. RBCW1 est introduit ensuite dans le registre A,20, et les indicateurs sont interrogés afin de déterminer l'état des divers bits de RBCW1 extraits de la mémoire. Si le bit 18 est égal à 1, l'indicateur du circuit logique de commande 50 est excité et indique que l'indicateur de réception doit être négligé, le RBCWI du registre A,20 est transféré au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur 29 afin d'être introduit à nouveau sans être modifié, dans la mémoire.En T18, l'indicateur de transmission est vérifié, et s'il est excité, le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28 et, de ce dernier, au conducteur omnibus inférieur 29 où il est mélangé avec une constante 100 de modification du conducteur omnibus inférieur afin de produire l'adresse du TBCWI. L'adresse ainsi produite est introduite ensuite dans le registre M,35, et le stade 2 de la Séquence est mis en oeuvre afin de traiter l'indicateur de transmission de la manière décrite précédemment.Si l'indicateur de transmission n'est pas excité, le registre C avance d'un incrément et la bascule correspondant au dernier canal est vérifiée afin de déterminer si la commande doit être transmise au stade 1 pour l'exploration du canal suivant ou au stade 24 pour la sortie de la commande BSCN. A la période T13 du stade 6 de la Séquence, et en supposant que l'indicateur d'annulation du bit 18 n'est pas excité de sorte que l'indicateur de réception doit être traité, il faut déterminer si le bit qui doit être reçu est un bit de départ, un dernier bit d'une donnée, ou un bit intermédiaire d'une donnée. On suppose que le bit qui doit être reçu n'est pas un bit de départ (c'est-à-dire que les bits 1 à 9 ne sont pas égaux à zéro) et qu'il ntest pas un dernier bit d'une donnée (le bit 2 est égal à zéro), l'information de la bascule de données de réception est transmise au conducteur omnibus inférieur en la modifiant suivant le niveau du code qui apparait aux bits 10 et 11 dans lesquels le code 11 indique un niveau 8, le code 10 un niveau 7, le code Ol un niveau 6 et le code 00 un niveau 5.Conformément au niveau du code, le bit qui vient d'être reçu est introduit dans le conducteur omnibus inférieur 29 par une combinaison "par mélange" avec l'information provenant du registre A,20 décalé vers la droite d'une position de bit, afin de mettre le bit reçu à la position d'or- dre le plus élevé appropriée du caractère qui est assemblé. Ensuite, les indicateurs de transmission sont vérifiés de la manière décrite précédemment, le registre 0,22 est mis à jour si aucun indicateur de transmission n'est présent, de sorte que la commande revient au stade 1 de la Séquence afin de continuer l'exécution de la commande BSCN ou au stade 24 afin d'achever l'exécution de ladite commande et de préparer la recherche de la commande suivante qui doit être exécutée. Si l'indicateur de transmission est excité, l'adresse de TBGWI dans la mémoire est produite à partir du contenu du registre C,22, de la manière décrite précédemment, et la commande est renvoyée au stade 2 de la Séquence afin de traiter l'indicateur de transmission. Cependant, avant que le registre C ne soit avancé d'un incrément ou avant que l'indicateur de transmission ne soit traité, le RBCW1 révisé du conducteur omnibus inférieur 29 est réintroduit dans la mémoire avec l'addition du nouveau bit dans le caractère assemblé. En revenant à nouveau à la période 213 stade 6 de la Séquence, Si le bit 2 est égal à 1 et le bit 1 est égal à 0, ils indiquent que le bit de donnée qui est reçu est le dernier bit de donnée d'un caractère qui est assemblé dans RCEWI et une bascule de commande d'horloge de réception du canal ainsi que l'indicateur de réception sont remis à zéro lorsque le canal de communication est échantillonné en 17. Ensuite, le bit de réception est transmis à la position de bit appropriée du conducteur omnibus inférieur 29 de la marnière décrite précédemment. On prend alors la décision habituelle, soit dé revenir au stade 1 de la Séquence pour explorer le canal suivant, soit au stade 24 pour sortir la commande BSCN. En revenant à nouveau à la période T13 du stade 6 de la Séquence, si le bit 1 est égal à 1 et le bit 18 est égal à 0 afin d'indiquer un bit d'arrêt à la suite du bit final de la donnée, en commençant en T8, l'adresse du RBCW2 du canal qui est traitée est produite à partir du contenu du registre C,22 et de la constante de modification appropriée du conducteur omnibus inférieur. Cette adresse ainsi produite est introduite dans le registre M,35 et le stade 7 de la Séquence est mis en oeuvre de manière à placer le contenu du registre A,20 (bits 0-9) sur le conducteur omnibus supérieur 28 et il est décalé vers la droite d'une position de manière à extraire le bit de départ et à l'introduire dans le conducteur omnibus inférieur 29 afin de l'emmagasiner dans RBCW2 comme caractère complet reçu.Ensuite, pendant le stade 7 de la Séquence, le contenu du regiEtre X,21 est transmis au conducteur omnibus supérieur, et de ce dernier au conducteur omnibus inférieur, puis il est introduit dans le registre M,35 afin de permettre d'accéder à la file d'attente du software, après quoi le stade 8 de la Séquence est mis en oeuvre afin d'avancer d'un incrément le registre X et d'emmagasiner dans ladite file d'attente du software le code de type 110 qui indique un bit d'arrêt non valable ou le type 010 qui indique un bit d'arrêt valable déterminé par l'état de la bascule des données de réception.L'indicateur de transmission et la bascule correspondant au dernier canal sont ensuite vérifiés et le registre C,22 peut être avancé d'un incrément afin de déterminer si la commande est renvoyée au stade 1 de la Séquence pour l'exploration du canal suivant, au stade 24 pour la sortie de la commande BSCN ou au stade 2 afin de traiter l'indicateur de transmission d'un canal. En revenant à nouveau à la période T13 du stade 6, pendant le traitement d'un indicateur de réception, si les bits 1-9 sont égaux à 0 et indiquent un nouveau caractère, le complément de 11 information de la bascule de donnée de lecture est introduit à la position de bit appropriée sur le conducteur omnibus inférieur 29 comme bit de départ inversé, puis la commande est renvoyée au stade 1, au stade 24, ou au stade 2 de la Séquence, de la manière indiquée dans la descrIption précédente. L'exécution d'une commande CSCN s'effectue en liaison avec deux mots de commande tampon de transmission, indiqués par TBCW1 et TBCW2 et deux mots de commande tampon de réception indiqués par RBCW1 et RBCW2. les mots de commande sont mémorisés à des adresses prédéterminées de la mémoire, en fonction du numéro du canal. Comme on le voit sur la figure 4, les mots de commande utilisés pour la commande CSCN ont des formes différentes des mots de commande correspondants qui sont utilisés pendant l'exécution d'une commande BSCN. TBCW1 indique le nombre de caractères de donnée restants et qui doivent être transmis. le contenu de IBCWI est diminué par incréments de "un" et il est rétabli avant le chargement de la mémoire intermédiaire de transmission du canal de sortie associé.Lorsque le contenu diminué par incréments devient zéro, une entrée de file d'attente software, de type 001, est effectuée de sorte que le software peut être affecté à un nouveau groupe de caractères qui doivent être transmis. L'indicateur de conditionnement de la transmission du canal est remis à zéro afin d'indiquer que le dernier caractère disponible à ce moment a été chargé. Les entrées de ECW2 spécifient ltemplacement dans la mémoire du caractère suivant qui doit être transmis. lie contenu de BCW1 est avancé par incréments de "un" et il est rétabli après la transmission de chaque caractère. Les entrées de RBCW1 indiquent le nombre d'emplacements de caractères restants qui sont disponibles à ce moment pour la réception de données provenant du canal de communication associé. Le contenu de RBCW1 est diminué par incréments de "un" et il est rétabli avant la mise en mémoire du caractère reçu. Lorsque le contenu diminué par incréments de RBCWI devient zéro, une entrée de file d'attente de software, de type 003, est effectuée de manière qu'une nouvelle zone de mémoire puisse être affectée. L'indicateur "ignorer" (I) (position de bit 18) peut 8tre excité de manière à supprimer le traitement d'une donnée arrivant d'un canal d'entrée. Les entrées RBCW2 indiquent l'emplacement dans la mémoire, du caractère suivant qui doit être mémorisé. Le contenu de RBCW2 est avancé par incréments de "un" et il est rétabli après mise en mémoire du caratère. Avant 11 exécution d'une commande CSCN, le software doit charger le registre C,22, avec un mot de donnée qui spécifie le numéro du premier canal de la série qui doit être traitée, et le registre X,21 doit être chargé avec l'adresse de l'emplacement disponible suivant de la file d'attente du software. Le mot de commande CSCN lui-même contient, en plus du code d'opération, le numéro de dernier canal qui doit entre exploré. En revenant à nouveau à l'ordinogramme des figures Sa - s, au diagramme des temps des figures 6a1 - x, et au schéma synoptique de l'appareil de traitement des figures la et b, on comprendra mieux le mode de fonctionnement de la commande CSCN d'après la description qui va suivre. Comme la commande BSCN, l'exécution commence par le stade 1 de la Séquence pendant lequel le contenu du registre C,22 est transmis au conducteur omnibus d'adresses de communication 48, un "un" est introduit par les entrées de retenue des additionneurs 32 et 33 qui contiennent un compte correspondant au conducteur omnibus supérieur 28 plus "un", apparaissant à leurs sorties, un signal de sélection des communications est émis, et un jeu de bascules essai est remis à zéro. #En commençant à 22y l'information du conducteur omnibus de données est rendue disponible pour le conducteur omnibus inférieur 29 et en T6 les indicateurs sont excités. En supposant qu'aucun indicateur n'est excité, ce qui indique un canal inactif à ce moment, le contenu du registre G,22 est transmis au conducteur omnibus supérieur 28 et les sorties des ensembles arithmétiques qui proviennent du conducteur omnibus supérieur 28 sont transmises au cpnducteur omnibus inférieur 29 afin d'avancer d'un incrément le compte du registre C par la retenue maintenue continuellement dans les additionneurs 32 et 33.En Tîl, le registre C reçoit le numéro du canal mis à jour et une bascule correspondant au dernier canal du circuit logique de commande 50 reçoit une impulsion d'horloge et est excitée si le compte mis à jour du registre C et l'identification du dernier canal dans le registre I,25 sont égaux et indiquent que le canal suivant est le canal final du groupe exploré sous la commande du mot de commande CSCN. Cependant, si la bascule correspondant au dernier canal a été excitée pendant l'exploration du canal précédent, son interrogation en T9 se traduit par une condition de sortie qui provoque la mise en oeuvre du stade 24 de la Séquence. Pendant le stade 24, les indicateurs sont transmis au conducteur omnibus inférieur 29 et les registres R,30 et 31 reçoivent des impulsions d'horloge en T4 de manière à revenir à zéro.Ensuite, l'information du conducteur omnibus inférieur 29 qui provient de l'addition du contenu du registre P,23 et des registres R (dont les contenus sont égaux à zéro) est transmise au registre M,35 afin de rechercher la commande suivante du programme qui doit être exécutée, à la suite de l'achèvement de la commande CSCN. Dans des conditions qui seront décrites plus loin, au cours de la description de la commande QJMP, le contenu des registres R n'est pas zéro lorsqu'il est additionné au contenu du registre P, de sorte que ce dernier est indexé. Si un indicateur d'erreur est détecté et indique une erreur dans le canal lui-même, une sortie est faite vers le stade 1 de la Séquence, de la manière précise décrite pour la commande BECN. On suppose maintenant que pendant le stade 1 de la Séquence, aucun indicateur d'erreur de canal, ni aucun indicateur de réception n'est excité, tandis que l'indicateur de transmission l'est. Dans ce cas, le contenu du registre C,22 est transmis au conducteur omnibus supérieur 28 et de la au conducteur omnibus inférieur 29 où il est traité par réunion avec une constante de modification du conducteur omnibus inférieur afin de former l'adresse du TBCW1 du canal qui est exploré. Cette adresse ainsi produite est transmise au registre M,35 en 11 et le stade 9 de la Séquence est ensuite mis en oeuvre. Du fait qu'une demande de mémoire a été émise à la période 10 du stade 1, UBCW1 peut être placé sur le conducteur omnibus inférieur en 25 du stade 9 et il peut etre transmis au registre A,20 en 13 du même stade. En commençant à la période T14 du stade 9, le contenu du registre A,20 est transmis au conducteur omnibus supérieur et tous les "uns" sont introduits de force dans les additionneurs 32 et 33, de manière à diminuer d'un incrément de "un" le compte de TECWI à la sortie de l'additionneur.Le TBCW1 diminué d'un incrément est ensuite renvoyé à la mémoire et en 17 une bascule tampon libre du circuit logique de commande 50 reçoit une impulsion d'horloge et est excitée si le compte diminué par incréments de UBCW1 est égal à zéro. En commençant en T8, l'adresse de TBCW2 est produite à partir du numéro du canal que contient le registre C,22 et de la constante de modification appropriée du conducteur omnibus inférieur. L'adresse ainsi produite est transmise au registre M,35 en U11, de manière à récupérer TBCW2 et le stade 10 de la Séquence est mis en oeuvre afin de poursuivre l'exécution de la commande. Pendant le stade 10, TBCW2 est extrait de la mémoire, et en 13 il est introduit dans le registre A,20. Pendant la période 213, les bascules-des indicateurs reçoivent également des impulsions d'horloge. lie registre A contient alors l'adresse du caractère suivant qui doit être transmis. En commençant à 214, le contenu du registre A est transmis au conducteur omnibus supérieur 28 dont le contenu est avancé d'un incrément de "un" du fait de la retenue que contiennent les additionneurs pendant toute ltexécution de la commande. En conséquence, le TBCW2 avancé par incréments et qui apparatt sur le conducteur omnibus inférieur 29, représente l'adresse du caractère qui sera transmis la prochaine fois que le canal traité sera exploré.Le TBCW2 avancé par incréments est ensuite introduit à nouveau dans la mémoire. Du fait que le bit d'ordre le plus faible de l'adresse du caractère restante dans le registre A,20 indique celui des deux caractères d'un mot de donnée mis en mémoire qui doit être traité, le contenu du registre A placé sur le conducteur omnibus supérieur est décalé vers la droite d'une position de bit, afin de produire l'adresse du mot qui est ensuite introduite dans le registre M,35 pour récupérer le mot de donnée qui contient le caractère qui doit être transmis. Le stade 11 de la-séquence est ensuite mis en oeuvre et en T2 de ce stade, la bascule BlFF (indicateur du bit 1) est interrogée pour indiquer si c'est le caractère B ou le caractère A du mot récupéré qui doit être transmis. Cette information est tirée du bit d'ordre le plus faible de l'adresse complète du caractère suivant.En commençant en T5, le mot de donnée est extrait de la mémoire, et en T7 le caractère indiqué est introduit dans le registre A,24 puis le stade 11.5 de la.Séquence est mis en oeuvre. Pendant le stade 11.5, le caractère approprié du registre A,20 est placé, suivant l'état We l'indicateur du bit 1, sur le conducteur omnibus supérieur 28 et, de ce dernier, il est transmis à l'interface de communication 37, puis en T6, il est échantillonné dans le canal. Il convient de se souvenir qu'un essai antérieur a été effectué pour déterminer dans la bascule intermédiaire vide, si TBCWI est devenu entièrement des zéros ce qui indique qu'il ne reste aucun caractère disponible qui doit être transmis de la source dans la mémoire. Si la bascule intermédiaire libre n'a pas été excitée à ce moment, le registre C,22 a été avancé d'un incrément et la bascule correspondant au dernier canal a été vérifiée de la manière décrite précédemment, afin de déterminer si la commande doit être envoyée au stade 1 pour continuer l'exploration, ou au stade 24 pour sortir la commande CSCN.Cependant, si la bascule intermédiaire libre a été excitée, le contenu du registre X,21 qui représente l'adresse de l'entrée disponible suivante de la file d'attente du software est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur, en commençant en T8, et cette adresse est introduite dans le registre M,35 en T11 afin d'exécuter un cycle de mémoire dans la file d'attente du software. lie stade 12 de la Séquence est ensuite mis en oeuvre, et pendant ce stade, le contenu du registre X,21 reste disponible sur le conducteur omnibus supérieur et les sorties des additionneurs, le contenu du registre X plus "un" sont renvoyés au registre X afin dtincrémenter l'adresse de la file d'attente de software nouvellement disponible. Une entrée de la file d'attente de software est ensuite produite à l'aide du contenu du registre C,22 et d'une constante de modification de type 001 du conducteur omnibus inférieur, de manière à indiquer que le dernier caractère disponible à ce moment a été transmis. L'indicateur de transmission est également remis à zéro par l'impulsion d'échantillonnage en T7.Ensuite, le registre G,22 est avancé d'un incrément, et la bascule correspondant au dernier canal est vérifiée afin de déterminer si la commande doit être envoyée au stade 1 pour la poursuite de l'exploration ou au stade 2 pour la sortie de la commande OISON. Si pendant le stade 1, l'interrogation des indicateurs des canaux a indiqué qutil nty a aucune erreur de canal, mais qu'un indicateur de réception a été excité (que l'indicateur de transmission soit excité ou non), le contenu du registre C,22 est transmis au conducteur omnibus supé rieur 28, il est traité par réunion avec une constante de modification du conducteur omnibus inférieur, puis il est transmis à ce dernier afin de produire l'adresse de RBCW1. En T10, une demande de mémoire est émise, et en Tîl l'adresse produite pour RBCW1 est introduite dans le registre M,35. A la suite du stade 1 de la Séquence, le stade 13 est mis en oeuvre et pendant ce stade, RBCW1 est introduit dans le registre A,20, en T13. De plus, en T13, la bascule indiquant que tous les bits sont des zéros ainsi que les autres indicateurs reçoivent des impulsions d'horloge et ladite bascule est excitée si, en fait RBCW1 est constitué entièrement de zéros. La bascule indicatrice du bit 18 est interrogée pour déterminer si le bit indicateur d'annulation est excité dans RBCW1. Si le bit 18 est un "un", le contenu du registre A,20 est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur 29, afin que RBCW1 soit introduit à nouveau dans la mémoire, sans être modifié.L'indicateur de transmission est ensuite vérifié et s'il est excité, le contenu du registre C,22 est combiné avec une constante de modification du conducteur omnibus inférieur afin de produire l'adresse de TBCW1 qui est introduite dans le registre M en T11 et la commande est transmise au stade 9 de la Séquence afin de traiter l'indicateur de transmission. Si l'indicateur de transmission n'est pas excité, le registre C est avancé d'un incrément et la bascule correspondant au dernier canal est vérifiée pour déterminer Si le canal suivant doit être exploré ou si l'on doit sortir de l'exécution de la commande CSCN. Si l'indicateur d'annulation du bit 18 n'est pas excité, la bascule indiquant que tous les bits sont des zéros est vérifiée, et si elle est excitée, elle donne une indication que RBCW1 est constitué entièrement de zéros ce qui indique un état de débordement; S'il existe un état de débordement, la constante de modification du conducteur omnibus inférieur qui modifie le bit 18 et lui donne la valeur "un" est introduite dans le conducteur omnibus inférieur 29, de sorte que RBCW1 peut être inscrit à nouveau dans la mémoire avec l'indicateur d'annulation excité jusqu'à ce que le software fasse exécuter le traitement nécessaire et la révision correspondante de RBCW1 afin de permettre la poursuite de la réception des informations du canal.En commençant en T8, le contenu du registre X,21, qui indique la position de mémorisation disponible suivante dans la file d'attente du software, est transmis au conducteur omnibus supérieur, et de ce dernier au conducteur omnibus inférieur, puis cette adresse est introduite dans le registre M,35 en Tîl, la commande passant au stade 17 de la Séquence. Pendant le stade 17, le registre X est avancé d'un incrément et le compte ainsi avancé d'un incrément est renvoyé dans le registre X, en T2. En commençant à T3, l'adresse du canal qui se trouve dans le registre C,22 est transmise au conducteur omnibus supérieur, et de ce dernier au conducteur omnibus inférieur, où elle est traitée par réunion avec une constante de modification du conducteur omnibus inférieur afin de produire une entrée de type 100 de la file d'attente du software qui est emmagasinée dans la mémoire. L'indicateur de transmission est ensuite vérifié afin de déterminer si TBCW1 doit être recherché et si un trai tement de l'indicateur de transmission doit commencer ou si le registre C doit être avancé immédiatement d'un incrément, puis la bascule correspondant au dernier canal est vérifiée afin de déterminer si l'exploration se poursuit avec le canal suivant ou Si une sortie doit être effectuée à partir de l'exécution de la commande USCN. En revenant au stade 13, et en supposant que ni la bascule indiquant que tous les bits sont des zéros, ni que l'indicateur d'annulation du bit 18 ne sont excités, le contenu du registre A,20 est transmis au conducteur omnibus supérieur, et tous les "uns" sont introduits dans les additionneurs 32 et 33, de sorte que la sortie des additionneurs vers le conducteur omnibus inférieur 29 comprend le RBCW1 initial que contient le registre A diminué d'un incrément de un. En T7, la bascule intermédiaire libre reçoit une impulsion d'horloge et elle est excitée si RBCWI diminué d'un incrément a atteint la valeur zéro.En commençant en T8, le contenu du registre C,22 est combiné avec une constante de modification du conducteur omnibus inférieur afin de produire l'adresse de RBCW2 qui est introduite dans le registre M,35 en TII, et la commande est transmise au stade 14 de la Séquence pendant laquelle RBCW2 est introduit dans le registre A,20 et les indicateurs reçoivent des impulsions d'horloge. Le contenu du registre A est ensuite transmis au conducteur omnibus supérieur 28 et il est combiné dans l'additionneur avec la retenue qui y a été introduite au préalable afin d'avancer RBCW2 d'un incrément de "un" et de le transmettre au conducteur omnibus inférieur. Cette information est introduite à nouveau dans la mémoire comme RBCW2 remis à jour.En commen çant en T8, le contenu du registre A (c'est-à-dire le RBCW2 initial) est transmis au conducteur omnibus supérieur et il est décalé vers la droite d'une position de bit afin d'être transmis au conducteur omnibus inférieur dans b but de former l'adresse du mot dans laquelle le caractère arrivant doit être mis en mémoire. Cette adresse est introduite dans b registre M,35, en Titi, et du fait qu'un signal de lecture a été émis et a débuté en 26 du stade 14, le caractère d'information provenant du canal exploré devient disponible plus tôt dans le stade 15 de la Séquence et est dirigé vers le réseau 36 de changement de caractère, puis il est introduit dans le registre A pendant la dernière moitié de T4.En même temps, l'impulsion d'échantillon nage de communication remet à zéro l'indicateur de réception. Pendant le stade 14, lorsque les indicateurs reçoivent des impulsions d'horloge en T13, l'indicateur de changement de caractère est excité par le bit 1 de RBCW2 afin d'indiquer si l'adresse spécifie le caractère supérieur ou le caractère inférieur du mot et le réseau de changement de carac- tère 36 dirige le caractère arrivant d'une manière correspondante. lie mot est extrait de la mémoire, puis il est introduit dans les registres R,30 et 31, en T13, de sorte que le caractère arrivant est présent et est disposé d'une manière appropriée dans le registre A,20, le mot de donnée qui doit être mis à jour par l'introduction d'un nouveau caractère se trouve dans loeregistres R et l'information indiquant Si le nouveau caractère doit être introduit à la position supérieure ou à la position inférieure du mot est disponible dans le réseau de changement de caractère. Ensuite, et en commençant en T14, les informations que contiennent le registre A,20 et les registres R,30 et 31, sont mélangées et sont introduites dans le conducteur omnibus inférieur afin de produire le nouveau mot de donnée qui est rétabli dans la mémoire. En commençant en 8, le contenu du registre X,21 est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur 29 comme adresse de l'entrée actuelle de la file d'attente du software.Cette adresse est introduite dans le registre M, 35, en Tîî,et la commande est transmise au stade 16 de la Séquence pendant lequel le contenu du registre X est avancé d'un incrément de "un" et est renvoyé dans le registre X comme nouvelle adresse de l'entrée de la file d'attente du software.En commençant en T3 du stade 16, une entrée de la file d'attente du software est produite par l'utilisation du contenu du registre C,22 et de la constante de modification du conducteur omnibus inférieur qui est 011 si la bascule intermédiaire libre a été excitée à la période T7 du stade 13 ou 010 si la bascule n'a pas été excitée, afin que l'entrée de la file d'attente du software indique à ce dernier soit que le caractère a été reçu et que la zone de la mémoire intermédiaire est pleine, ou bien que le caractère a été reçu et que la zone de la mémoire intermédiaire n'est pas pleine. li'indicateur de transmission du canal traité est alors vérifié afin de déterminer si l'opération de transmission doit être exécutée ou s'il faut déterminer que l'exploration continue par le canal suivant ou s'il faut exécuter une sortie depuis l'exécution de la commande OISON. L'exécution des commandes BSCN ou CSCN se traduit par la production des files d'attente de software décrites précédemment, au cours desquelles chaque entrée de la file d'attente du software indique les opérations nécessaires qui peuvent être exécutées pendant le temps de réserve du software. ma file d'attente du software est mise en oeuvre par l'exécution d'une commande QJMP. Avant le début de l'exécution d'une commande QJMP, le registre X,21 est chargé avec l'adresse de l'origine de la file d'attente du software. En bref, l'entrée de la file d'attente du software qui est adressée depuis le contenu du registre X est récupérée sur la mémoire et le contenu du registre X est avancé d'un incrément de un. Le contenu de la zone du numéro du canal de l'entrée de la file d'attente du software est chargé dans le registre C,22 et le contenu de la zone du code type est ajouté au contenu du registre P plus "un", puis l'instruction suivante est récupérée à cet emplacement de la mémoire. L'instruction suivante récupérée est par exemple une dérivation inconditionnelle vers un sous-programme destiné à répondre aux besoins spécifiés par la zone du code type. En se reportant à nouveau aux figures 5s et 6w, il convient d'observer que l'exécution de l'instruction QJMP commence pendant le cycle de recherche et avant l'entrée dans le stade 23 de la Séquence. Lorsque la commande QJMP a été introduite dans le registre I,25, le contenu du registre X,21 est transmis au conducteur omnibus supérieur 28, et de ce dernier au conducteur omnibus inférieur 29, puis il est introduit dans le registre M,35 en Ili, avant l'entrée dans le stade 23 de la Séquence. Pendant Ti et T2 du stade 23, le contenu du registre X est avancé d'un incrément de "un" par la retenue forcée des additionneurs 32 et 33 dont les sorties sont transmises au conducteur omnibus inférieur et introduites à nouveau dans le registre X pendant T2. 3n T7 du stade 23, les indicateurs sont excités par le contenu de la zone de code type et le registre C,22 reçoit le contenu de la zone du numéro de canal de l'entrée de la file d'attente du software. lie stade 24 est alors mis en oeuvre, et pendant ce stade, le contenu de la zone de code type justifié est introduit dans le conducteur omnibus inférieur 29 et dans les registres R,30 et 31, puis il est ajouté au registre P,23, le résultat étant renvoyé au conducteur omnibus inférieur 29.L'information du conducteur omnibus inférieur représente alors l'adresse d'une instruction de dérivation inconditionnelle vers le sous-programme approprié destinée à desservir de entrée de la file d'attente du software. Cette adresse est introduite dans le registre M,35 afin de rechercher l'instruction de dérivation inconditionnelle et elle est également renvoyée dans le registre P,23. On sort alors de la commande QJMP et on passe à l'exécution de la commande de dérivation inconditionnelle qui est récupérée. Le principe de l'invention étant maintenant rendu bien clair par la description de la forme de réalisation il sera évident aux spécialistes que de nombreuses modifications peuvent etre apportées à la structure, à l'agencement, aux proportions, aux éléments, aux matières et aux composants utilisés pour la mise en pratique de l'invention et qui sont destinés particulièrement à des environnements particuliers ainsi qu'à des exigences de fonctionnement particulières, sans sortir du cadre de l'invention. -REVENDICATIONS le Appareil de traitement des informations destiné à effectuer un transfert d'informations entre plusieurs canaux de communication qui doivent être explorés et traités et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration qui doit être décodé et exécuté, le mot de commande d'exploration comprenant une zone de code d'opération qui indique le type de transfert d'information à exécuter et une zone qui indique le dernier canal d'une série de canaux qui doivent être explorés, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux qui doivent être explorés, avant que ne commence l'exploration et à indiquer le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software ou ensemble de programmation avant le début des explorations et indiquant l'adresse de l'emplacement de mémoire disponible suivant afin de permettre une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comportant un indicateur indiquant un premier état dans lequel le canal ne demande pas l'exécution d'un transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande un transfert d'information entre lui et la mémoire, un moyen sensible à la détection du premier état d'un canal de communication avançant d'un incrément le numéro du canal dans le second registre, un moyen déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal se trouvant dans le second registre et le numéro du canal se trouvant dans le premier sont égaux et emmagasinant temporairement une indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement les données en mémoire, des moyens sensibles au second état d'un canal de communication établissant un premier trajet de communication entre la mémoire et le quatrième registre, ainsi qu'un second trajet de communication entre le canal exploré et le quatrième registre, de sorte que les données peuvent être transférées entre la mémoire et le canal de communication exploré, des moyens sensibles au second état et à l'achèvement du transfert de l'information entre la mémoire et le canal de communication exploré avançant d'un incrément le numéro du canal dans le second registre et déterminant, après 11 avance d'un incrément du second registre, si le numéro du canal se trouvant dans ce dernier et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée. 2. Appareil de traitement des informations, destiné à effectuer un transfert d'informations, bit par bit, entre plusieurs canaux-de communication à explorer et à traiter et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration, par bits, destiné à être décodé et à titre exécuté, le mot de commande comprenant une zone de code d'opération indiquant que le transfert de l'information doit etre exécuté bit par bit et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de l'exploration et indiquant l'adresse de l'em- placement de mémoire disponible suivant afin d'effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas un transfert d'information entre lui et la mémoire et un second étant dans lequel le canal demande qu'un bit d'information disponible soit transféré du canal vers la mémoire, des moyens sensibles à la détection du premier état d'un canal avançant d'un incrément le numéro du canal dans le second registre, des moyens déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal dans le second registre et le numéro du canal dans le premier sont égaux et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal produisant une adresse de mémoire à partir du numéro du canal se trouvant dans le second registre afin de récupérer et d'introduire dans le quatrième registre un mot de donnée emmagasiné à l'adresse produite, ce mot de donnée comprenant un mot de commande comportant une zone de caractères destinée à l'assemblage d'un caractère complet, bit par bit, et une zone de niveau du code indiquant le nombre de bits d'un caractère, un moyen sensible à la forme de la zone du niveau du code introduisant un bit reçu à sa position de bit appropriée dans la zone de caractères du mot de commande, un moyen sensible à la-modification du mot de commande renvoyant ce dernier dans la mémoire à l'adresse où il a été récupéré, et un moyen sensible au rétablissement du mot de commande dans la mémoire avançant d'un incrément le numéro du canal se trouvant dans le second registre puis déterminant après l'avance d'un incrément du second registre si le numéro du canal se trouvant dans ce dernier et le numéro du canal se trouvant dans le premier registre sont égaux, et emmagasinant temporairement une indication de cette égalité si elle est détectée. 3. Appareil de traitement des informations, destiné à effectuer un transfert d'information, bit par bit, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par bits qui doit être décodé et exécuté, ledit mot de commande d'exploration comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué bit par bit et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux qui doivent être explorés, avant que ne commence l'exploration et indiquant le canal suivant qui doit titre exploré avant l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de l'exploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant, afin d'effectuer une entrée de la file d'attente du software après achèvement de chaque cycle d'exploration, chaque canal comportant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire et un second- état dans lequel le canal demande qu'un bit d'information disponible soit transféré du canal vers la mémoire, un-moyen sensible à la détection du premier état d'un canal avançant d'un incrément le numéro du canal dans le second registre, des moyens déterminant, après l'avance d'un incrément du second registre, si le numéro du canal dans ce dernier et le numéro de canal dans le premier registre sont égaux, et mettant temporairement en mémoire une indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans ce dernier un mot de donnée mis en mémoire à l'adresse introduite, ce mot de donnée comprenant un premier mode de commande comportant une zone de caractère destinée à l'assemblage d'un caractère complet, bit par bit, et une zone de niveau de code indiquant le nombre de bits d'un caractère, des moyens sensibles à la forme de la zone du niveau de code étant destiné à introduire un bit reçu à sa position de bit appropriée de la zone de caractère du premier mot de commande, des moyens sensibles au nombre de bits introduits dans ladite zone de caractère déterminant si un bit reçu est le dernier bit du caractère qui est assemblé, des moyens réagissant à la détermination qu'un bit reçu est le dernier bit d'un caractère assemblé produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et renvoyant le mot de commande dans la mémoire à la seconde adresse, et des moyens sensibles à la mise en mémoire du mot de commande avançant d'un incrément le numéro du canal dans le second registre et déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal se trouvant dans ce dernier et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée. 4. Appareil de traitement des informations, destiné à effectuer un transfert d'information, bit par bit, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par bits comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué bit par bit, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux qui doivent être explorés, avant que ne commence l'exploration, et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de l'exploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant, afin d'effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comportant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'infannation entre lui et la mémoire et un second état dans lequel le canal demande qu'un bit d'information soit transféré de la mémoire vers le canal, des moyens sensibles à la détection d'un premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal qui s'y trouve et le numéro du canal qui se trouve dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre emmagasinant temporairement les données, des moyens sensibles au second état d'un canal produisant une adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans le quatrième registre un mot de donnée emmagasiné à l'adresse produite, ce mot de donnée comprenant un mot de commande comportant une zone de caractère destinée à décomposer un caractère complet, bit par bit, un moyen transférant le bit initial d'or- dre le plus faible se trouvant dans le quatrième registre, dans le canal, les moyens décalant le mot de commande d'une position de bit de sorte que le second bit d'ordre le plus faible se trouvant dans la #one du caractère devient le nouveau bit d'ordre le plus faible, des moyens sensibles au transfert du bit d'ordre le plus faible initial et au décalage du mot de commande, renvoyant ce dernier dans la mémoire à l'adresse à laquelle il a été récupéré, et des moyens sensibles à la remise en mémoire du mot de commande avançant d'un incrément le numéro du canal se trouvant dans le second registre et déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal se trouvant dans ce dernier et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant tempo rairement en mémoire l'indication de cette égalité si elle est détectée. 5. Appareil de traitement destiné à effectuer un transfert d'information, bit par bit, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par bits destiné à être décodé et à être exécuté, le mot de commande d'exploration par bits comprenant une zone de code d'opérations indiquant que le transfert d'information doit titre effectué bit par bit et une zone indiquant le dernier canal dune série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de l'exploration et indiquant l'adresse de ltem- placement de mémoire disponible suivant pour effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comportant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire et un second état dans lequel le canal demande qu'un bit d'information soit transféré de la mémoire vers le canal, des moyens sensibles à la détection du premier état d'un canal avançant le numéro de ce dernier d'un incrément dans le second registre, des moyens déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux et emmagasinant temporairement l'indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal de communication produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le-second registre et récupérant et introduisant dans le quatrième registre un premier mot de donnée emmagasinée à l'adresse ainsi produite, le premier mot de donnée comprenant un premier mot de commande comportant une zone de caractère destinée à la décomposition d'un caractère complet bit par bit, des moyens transférant le bit d'ordre le plus faible se trouvant dans le quatrième registre dans le canal, des moyens décalant le mot de commande d'une position de bit, de sorte que le second bit d'ordre le plus faible de la zone de caractères devient le nouveau bit d'ordre le plus faible, un moyen déterminant si la zone de caractère devient zéro lorsque le mot de commande a été décalé d'une position de bit, des moyens sensibles à la détection d'une condition dans laquelle tous les bits sont des zéros dans la zone de caractère après que le mot de commande a été décalé, produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à la seconde adresse produite, le second mot de donnée comprenant un second mot de commande comportant une nouvelle zone de caractère, des moyens sensibles à la récupération du second mot de commande renvoyant ce dernier dans la mémoire à la première adresse de mémoire produite, et des moyens sensibles au renvoi du second mot de commande avançant d'un incrément le numéro du canal se trouvant dans le second registre et déterminant, après que ce dernier a été avancé d'un incrément, si le numero du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée. 6. Appareil de traitement des informations, destiné à effectuer un transfert d'information, bit par bit, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par bits, qui doit être décodé et exécuté, ce mot de commande d'exploration par bits comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué bit par bit, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre étant destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de ltex- ploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant destiné à ltexécution d'une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comportant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, ainsi qu'un second état dans lequel le canal demande qu'un bit d'information disponible soit transféré du canal dans la mémoire, et un troisième état dans lequel le canal demande qu'un bit d'information soit transféré de la mémoire dans le canal, des moyens sensibles à la détection du premier état d'un canal de communication avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairetent en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal de communication produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans ce dernier un premier mot de donnée mis en mémoire à l'adresse produite, le premier mot de donnée comprenant un premier mode de commande comprenant une zone de caractère destinée à l'assemblage d'un caractère complet, bit par bit, et une zone de niveau de code indiquant le nombre de bits d'un caractère, des moyens sensibles à la forme de la zone du niveau de code introduisant un bit reçu à sa position de bit appropriée dans la zone de caractère du premier mot de commande, des moyens sensibles au nombre de bits introduits dans la zone de caractère déterminant si un bit reçu est le dernier bit d'un caractère en cours d'assemblage, des moyens sensibles à la détermination qu'un bit reçu est le dernier bit d'un caractère assemblé produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et renvoyant le mot de commande dans la mémoire à ladite seconde adresse, des moyens sensibles au renvoi du mot de commande et au troisième état du canal produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récurant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à la seconde adresse produite, le second mot de donnée comprenant un second mot de commande comportant une zone de caractère des tinée à la décomposition bit par bit d'un caractère complet, des moyens transférant le bit initial d'ordre le plus faible se trouvant dans le quatrième registre, dans le canal, des moyens décalant le mot de commande d'une position de bit de sorte que le second bit d'ordre le plus faible de la zone de caractère devient le nouveau bit d'ordre le plus faible, des moyens déterminant si la zone de caractère devient zéro après que le mot de commande a été décalé d'une position de bit, des moyens sensibles à la détection d'un état dans lequel tous les bits de la zone de caractère sont des zéros lorsque le mot de commande a été décalé, produisant une troisième adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un troisième mot de donnée mis en mémoire à la seconde adresse produite, le troisième mot de donnée comprenant un troisième mot de commande comportant une zone de caractère suivante, des moyens sensibles à la récupération du second mot de-commande le renvoyant dans la mémoire à ladite première adresse produite, et des moyens sensibles au renvoi du second mot de commande avançant d'un incrément le numéro du canal se trouvant dans le second registre et déterminant après l'avance d'un incrément du second registre si le numéro du canal qui s'y trouve et le numéro du canal qui se trouve dans le premier registre sont égaux et mettant temporairement en mémoire l1indi- cation de cette égalité si elle est détectée. 7. Appareil de traitement des informations, destiné à effectuer un transfert d'information, bit par bit, entre plusieurs canaux de communication à explorer et traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par bits, qui doit être décodé et exécuté, ce mot de commande comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué bit par bit, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence 11 exploration, et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software avant le début de l'exploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant, afin d'effectuer une entrée de la file d'attente du software après l'achbvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande un transfert d'information entre lui et la mémoire, un moyen sensible à la détection du premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qui s'y trouve et le numéro du canal qui se trouve dans le premier registre sont égaux, et mettant temporairement en mémoire une indication de cette égalité Si elle est détectée, un quatrième registre mettant provisoirement en mémoire les données, des moyens sensibles au second état d'un canal établissant un premier trajet de communication entre la mémoire et le quatrième registre, ainsi qu'un second trajet de communication entre le canal exploré et le quatrième registre, de sorte que la donnée peut être transférée bit par bit entre la mémoire et le canal de communication exploré, des moyens détectant le transfert du dernier bit d'un caractère, et des moyens sensibles à la détection du transfert du dernier bit d'un caractère produisant un premier type d'entrée de la file d'attente d'un software et mettant en mémoire ce premier type d'entrée à l'adresse de la mémoire contenue dans le troisième registre, des moyens déterminant la validité d'un bit d'arrêt de transfert entre la mémoire et le-canal, des moyens sensibles Ç la détection d'un bit d'arrêt valable produisant un second type d'entrée de la file d'attente du software et mettant en mémoire ce second type d'entrée à l'adresse de la mémoire que convient le troisième registre, des moyens sensibles à la détection d'un bit d'arrêt non valable produisant un troisième type d'entrée de la file d'attente du software et mettant en mémoire ce troisième type d'entrée à l'adresse de la mémoire que contient le troisième registre, des moyens sensibles au second état et à l'achèvement du transfert du bit entre la mémoire et le canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, et déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire 11 indication de cette égalité si elle est détectée. 8. Appareil de traitement des informations destiné à effectuer un transfert d'information, caractère par caractère, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par caractères, qui doit être décodé et être exécuté, le premier mot de commande d'exploration par caractères comprenant une zone de code d'opération indiquant que le transfert de l'information doit être exécuté caractère par caractère et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir .un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration, et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente du software, avant le début de l'exploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant afin d'effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande qu'un caractère d'information disponible soit transféré entre lui et la mémoire, des moyens sensibles à la détection du premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, apure l'avance d'un incrément du second registre, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatri bme registre un premier mot de donnée mis en mémoire à la première adresse produite, e premier mot de donnée comprenant un premier mot de commande comportant une zone indiquant le nombre de caractères restants qui peuvent être reçus, des moyens diminuant d'un incrément de "un" le premier mot de commande, un moyen testant le premier mot de commande ainsi diminué d'un incrément, afin de déterminer si le nombre de caractères restant dans la zone est zéro, et des moyens mettant temporairement en mémoire l'indication de cet état de zéro si il est détecté, des moyens sensibles à la diminution d'un incrément du premier mot de commande renvoyant ce dernier dans la mémoire à la première adresse où il a été récupéré, des moyens sensibles, au renvoi du premier mot de commande produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à la seconde adresse produite, le second mot de donnée comprenant un second mot de commande comportant une zone indiquant l'adresse de la mémoire dans laquelle doit entre emmagasiné le caractère suivant reçu, des moyens maintenant simultanément le second mot de commande sous une forme non modifiée dans le quatrième registre et avan çant d'un incrément de un " ledit second mot de commande, ces mêmes moyens renvoyant le second mot de commande avancé d'un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens adressant la mémoire à partir du quatrième registre, et des moyens établissant un trajet de transfert des données entre le canal et l'adresse de la mémoire spécifiée par le second mot de commande non modifié se trouvant dans le quatrième registre, fin d'introduire le caractère du canal dans la mémoire, des moyes sensibles au second état et au transfert du caractère reçu dans la mémoire avançant d'un incrément le numéro du canal se troF- vant dans le second registre et déterminant, après cette avarice du second registre si le numéro du canal qui s'y trouve et le numéro du canal qui se trouve dans le premier registre sont égaur, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée. 9. Appareil de traitement des informations, destiné à effectuer un transfert d'information, caractère par caractère, entre plusieurs canaux de communication à explorer et traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'explo ration par caractères, qui doit être décodé et être exécuté, le mot de commande d'exploration par caractères comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué caractère par caractère et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre ##destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer avant que ne commence l'exploration, et indiquant le canal suivant à explorer après l'achèvement de chqaue cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software, avant le début de l'exploration , et indiquant l'adresse de l'emplacement de mémoire disponible suivant destiné à 1'exécution d'une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande qu'un caractère d'informtion disponible soit transféré du canal dans la mémoire, des moyens sensibles à la détection du premier état d'un canal avançant d'un increment le numéro du canal se trouvant dans le second registre, des moyens déterminant, après que le second registre a été avançé d'un incrément, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre emmagasinant temporairement les données, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans le quatrième registre un premier mot de donnée mis en mémoire à la première adresse produite, le premier mot de donnée comprenant un premier mot de commande comportant une zone indiquant le nombre de caractères restants qui peuvent entre reçus, des moyens diminuant d'un incrément de "un" le premier mot de commande, des moyens testant le premier mot de commande ainsi diminué afin de déterminer si le nombre de caractères restant dans le champ est zéro, et des moyens mettant temporairement en mémoire l'indication de cet état de zéro s'il est détecté, un moyen sensible à la diminution d'un incrément du premier mot de commande renvoyant ce mot de commande ainsi diminué d'un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens sensibles au renvoi du premier mot de commande produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à la seconde adresse produite, ce second mot de donnée comprenant un second mot de commande comportant une zone indiquant l'adresse de la mémoire dans laquelle doit être emmagasiné le caractère suivant reçu, des moyens maintenant simultanément le second mot de commande sous une forme non-modifiée dans le quatrième registre et avançant d'un incrément de "un" ce second mot de commande ces moyens renvoyant le second mot de commande ainsi avancé d' un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens décalant le contenu du quatrième registre d'une position de bit, de sorte que le second bit d'ordre le plus faible devient le nouveau bit d'ordre le plus faible, les moyens de décalage comprenant un moyen mettant temporairement en mémoire le bit d'ordre le plus faible initial, l'appareil comportant un cinquième registre, des moyens adressant la mémoire à partir du contenu décalé du quatrième registre et transférant le mot d'information récupéré dans le cinquième registre, des moyens établissant un trajet de transfert entre le canal et le quatrième registre, le trajet de transfert comprenant des moyens sensibles au bit d'ordre le plus faible initial et dirigeant le caractère reçu vers une position prédéterminée du quatrième regsitre , des moyens traitant à la réunion le contenu du quatrième registre et le contenu du cinquième registre afinbie produire un mot d'information à deux caractères, comprenant le caractère reçu du canal, des moyens sensibles à la production du mo*..dtin- formation à deux caractères renvoyant ce mot d'information à deux caractères dans la mémoire à l'adresse où le contenu du cinquième registre a été récupéré, et des moyens sensibles au renvoi du mot d'information à deux caractères avançant d'un incrément le numéro du canal se trouvant dans le second registre, et déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qui s'y trouve et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire cette égalité si elle est détectée. 10. Appareil de traitement des informations, des tiné à effectuer un transfert d'information, caractère par caractère, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par caractères qui doit être décodé et être exécuté, le mot de commande d'exploration par caractères comprenant une zone de code d'opération indiquant que le transfert de l'information doit être effectué caractère par caractère, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration, et indiquant le canal suivant qui doit être exploré après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d'attente de software, avant le début de l'exploration et indiquant 1' adresse de l'emplacement de mémoire disponible suivant pour effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire et un second état dans lequel le canal demande qu'un caractère d' information disponible soit transféré de la mémoire dans le canal, des moyens sensibles à la détection du premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qui sty trouve et le numéro du canal se trouvant dans le premier registre sont égaux et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire les données, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un premier mot de donnée mis en mémoire à l'adresse produite, ce premier mot de donnée comprenant un premier mot de commande comportant une zone indiquant le nombre de caractères restants qui peuvent être transmis,des moyens diminuant d'un incrément de "un" le premier mot de commande, des moyens testant le premier mot de commande ainsi diminué d'un incrément afin de déterminer si le nombre de caractères restants de la zone est zéro, et des moyens mettant temporairement en mémoire l'indication de cet état de zéro s'il est détecté, des moyens sensibles à la diminution d'un incrément du premier mot de commande le renvoyant dans la mémoire à l'adresse où il a été recupéré, des moyens sensibles au renvoi du premier mot de commande, produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à seconde adresse produite, le second mot de donnée comprenant un second mot de commande comportant une zone indiquant l'adresse de la mémoire où le caractère suivant doit être transmis, des moyens maintenant simultanément le second mot de commande, sous une forme non midifiée, dans le quatrième registre et avançant d'un incrément de "un" le second mot de commande, ces mêmes moyens renvoyant le second mot de commande avançé d'un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens adressant la mémoire à partir du quatrième registre, et des moyens établissant un trajet de transfert des données entre 1' adresse de mémoire spécifiée par le second mot de commande non modifié se trouvant dans le quatrième registre et le canal afin de transféré le caractère de la mémoire dans le canal, des moyens sensibles au second état ainsi qu'au transfert du caractère dans le canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, et déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l indi- cation de cette égalité si elle détectée. 11. Appareil de traitement des informations, destiné à effectuer un transfert d'information, caractère par caractère, entre plusieurs canaux de communication à explorer et à traiter et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par caractères qui doit être décodé et être exécuté, le mot de commande d'exploration par caractères comprenant une zone de code d'opération indiquant que le transfret de l'information doit être effectué caractère par caractère et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration, et à indiquer le canal suivant qui doit être exploré après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible de la file d'attente d' un software, avant le début de l'exploration et indiquant 1' adresse de l'emplacement de mémoire disponible suivant, afin d'effectuer une entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande qu'un caractère d'information disponible soit transféré de la mémoire dans le canal, des moyens sensibles à la détection du premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le registre, des moyens déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qui s'y trouve et le numéro du canal qui se trouve dans le premier registre sont égaux, et mettant temporairement#en mémoire l'indication de cette égalité Si elle est détectée, un quatrième registre emmagasinant temporairement les données, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un premier mot de donnée mis en mémoire à la première adresse produite, le premier mot de donnée comprenant un premier mot de commande comportant une zone indiquant le nombre de caractères restants qui peuvent être reçus, des moyens diminuant d'un incrément de "un" le premier mot de commande, des moyens testant le premier mot de commande ainsi diminué d'un incrément afin de déterminer si la zone du nombre de caractères restants est égale à zéro, et des moyens mettant temporairement en mémoire l'indication de cet état de zéro s'il est détecté, des moyens sensibles à la diminution d'un incrément du premier mot de commande renvoyant le premier mot de commande diminué d'un incrément dans la mémoire à l'adresse où il a été récupéré,, des moyens sensibles au renvoi du premier mot de commande produisant une seconde adresse de la mémoire à partir du numéro du canal se trouvant dans le second registre, et récupérant et introduisant dans le quatrième registre un mot de donnée mis en mémoire à la secon de adresse produite, le second mot de donnée comprenant un second mot de commande comportant une zone indiquant l'adresse de la mémoire où le caractère su#ivant doit être transmis, des moyens maintenant simultanément le second mot de commande, sous une forme non modifiée, dans le quatrième registre et avançant d'un incrément de "un" le second mot de commande, ces mêmes moyens renvoyant le second mot de commande avancé d'un incrément dans la mémoire à l'adresse où il.a été récupéré, des moyens décalant le contenu du quatrième registre d'une position de bit de sorte que le second bit d'ordre le plus faible devient le nouveau bit d'ordre le plus faible, des moyens de décalage comprenant un dispositif mettant temporairement en mémoire le bit initial d' ordre le plus faible, des moyens adressant la mémoire à partir du contenu décalé du quatrième registre, des moyens établissant un trajet de transfert des données entre la mémoire et le quatrième registre, ce trajet comprenant un dispositif sensible au bit d'ordre le plus faible initial et dirigeant le caractère récupéré vers une position prédéterminée du quatrième registre, des moyens établissant un trajet de transfert des données entre le quatrième registre et le canal afin de transférer le caractère de la mémoire dans le canal, des moyens sensibles au second état et au transfert du caractère dans le canal, avançant d'un incrément le numéro du canal se trouvant dans le second registre, et déterminant, après que le second registre a été avancé d'un incrément, si le numéro du canal qu'il contient, et le numéro du canal qui se trouve dans le premier registre sont égaux, et mettant temporairement en mémoire 11 indication de cette égalité si elle détectée. 12. Appareil de traitement des informations, destiné à effectuer un transfert d'information, caractère par..caractère, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par caractères qui doit titre décodé et entre exécuté, le mot de commande d'exploration par caractères comprenant une zone de code d'opération indiquant que le transfert de linformation doit entre effectué caractère par caractère, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration, et indiquant le canal suivant à explorer après l'achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible de la file d'attente d'un software, avant le début de l'exploration, et indiquant l'adresse de l'emplacement de mémoire disponible suivant, afin d'effectuer une entrée de la file d'attente du software après l'achévement de chaque cycle d'exploration, chaque canal comportant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, un secend état dans lequel le canal demande qu'un bit d'information disponible soit transféré du canal dans la mémoire et un troisième état dans lequel le canal demande qu'un bit d'information soit transféré de la mémoire dans le canal, des moyens sensibles au second état d'un canal produisant une première adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dans le quatrième registre un premier mot de donnée mis en mémoire à la première adresse produite, le premier mot de donnée comprenant un premier mot de commande comportant une zone indiquant le nombre de caractères restants qui peuvent ere reçus, des moyens diminuant d'un incrément de "un" le premier mot de commande, des moyens testant le premier mot de commande ainsi diminué d'un incrément afin de déterminer si la zone du nombre de caractères restants est égale à zéro, et des moyens mettant temporairement en mémoire l'indication de cet état de zéro s'il est détecté, des moyens sensibles à la diminution d'un incrément du premier mot de commande le premier mot de commande ainsi diminué dans la mémoire à l'adresse où il a été recupéré, des moyens sensibles au renvoi du premier mot de commande produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre et récupérant et introduisant dam le quatrième registre un second de donnée mis en mémoire à la seconde adresse produite, le second mot de donnée comprenant un second mot de commande compor tant une zone indiquant l'adresse de la mémoire où le caractère suivant reçu doit être emmegasiné, des moyens maintenant simultanément le second mot de commande, sc;us une forme non modidiée, dans le quatrième registre et avançant d'un incrément de "un" le second mot de commande, ces mimes iI~Tije::1S renvoyant le second mot de commande ainsi avancé d'un incrément dans la mémoire à l'adresse où il a dté récupéré, des moyens décalant le contenu du quatrième registre d'une position de bit, de sorte que le second bit d'ordre le plus faible devient le nouveau bit d'ordre le plus faible, les moyens de décalage comprenant un dispositif mettant temporairement en mémoire le bit d'ordre le plus faible initial, l'appareil comprenant un cinquième registre, les moyens adressant la mémoire à partir du contenu décalé du quatrième registre et transférant le mot d'information récupéré dans le cinquième registre, les moyens établissant un trajet de transfert des données entre le canal et le quatrième registre, ce trajet comprenant des moyens sensibles au bit d'ordre le plus faible initial et dirigeant le caractère reçu vers une position prédéterminée du quatrième registre, des moyens traitant à la réunion le contenu du quatrième registre et le contenu du cinquième registre afin de produire un mot d'information à deux caractères, comprenant le caractère reçu du canal, des moyens sensibles à la production du mot d'information à deux caractères le renvoyant dans la mémoire à l'adresse à laquelle le contenu du cinquième registre a été récupéré, aes moyens sensibles au troisième état d'un canal produisant une troisième adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, ces mêmes moyens récupérant et introduisant dans lr quatrième registre un second mot de donnée mis en mémoire à la troisième adresse produite, le second mot de donnée comprenant un second mot de commande une zone indiquant le nombre de caractères restants qui peuvent être transmis, des moyens diminuant d' un incrément de "un" le second mot de commande, un moyen testant le second mot de commande ainsi diminué d'un incrément, afin de déterminer si la zone du nombre de caractères restants est le à zéro, et des moyens mettant temporairement en mémoire ls dication de cet état de zéro s'il est détecté, des moyens sen -bles à la diminution d'un incrément du second mot de commande renvoyant le second mot de commande diminué d'un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens sensibles au renvoi du second mot de commande produisant une seconde adresse de mémoire à partir du numéro du canal se trouvant dans le second registre, ces mêmes moyens récupérant et introduisant dans le quatrième registre un second mot de donnée mis en mémoire à la seconde adresse produite, le second mot de donnée comprenant un second mot de commande comportant une zone indique + l'adresse de la mémoire où le caractère suivant doit entre transmis, des moyens maintenant simultanément le second mot de commande, sous une forme non modifiée, dans le quatrième registre et avançant d'un incrément de "un" le second mot de commande afin de renvoyer le second mot de commande ainsi avancé d'un incrément dans la mémoire à l'adresse où il a été récupéré, des moyens décalant le contenu du quatrième registre d'une position de bit de sorte que le second bit d'ordres le plus faible devient le nouveau bit d'ordre le plus faible, les moyens de décalage comprenant un dispositif mettant temporairement en mémoire le bit d'ordre le plus faible initial, des moyens adressant la mémoire à partir du contenu décalé du quatrième registre, des moyens établissant un trajet de transfert des données entre la mémoire et le quatrième registre, ce trajet comprenant un dispositif sensible au bit d'ordre le plus faible initial et emmagasinant le caractère récupéré à une position prédéterminée du quatrième registre, des moyens établissant un trajet de transfert des données entre le quatrième registre et le canal afin de transférer le caractère de la moire dans le canal, et des moyens sensibles au second état et au transfert du caractère dans le registre avançant d'un incrément le numéro du canal se trouvant dans le second registre et déterminant, après l'avance d' un incrément de ce dernier, si le numéro canal qu'il contient et le numéro du canal qui se trouve dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication de cette égalité si elle est détectée. 13. Appareil de traitement des informations, destiné à effectuer un transfert d'information, caractère par caractère, entre plusieurs canaux de communication à explorer et à traiter, et une mémoire, caractérisé en ce qu'il comprend un premier registre destiné à recevoir un mot de commande d'exploration par caractères qui doit entre décodé et entre exécuté le mot de commande d'exploration par caractères comportant une zone de code d'opération indiquant que le transfert d'information doit entre effectué caractère par caractère, et une zone indiquant le dernier canal d'une série de canaux à explorer, un second registre destiné à recevoir un mot de donnée indiquant le premier canal d'une série de canaux à explorer, avant que ne commence l'exploration, et indiquant le canal suivant qui doit entre exploré après achèvement de chaque cycle d'exploration, un troisième registre destiné à recevoir un mot de donnée indiquant la première adresse de mémoire disponible d'une file d' attente de software, avant le début de l'exploration et indiquant l'adresse de l'emplacement de mémoire disponible suivant pour effectuer l'entrée de la file d'attente du software après l'achèvement de chaque cycle d'exploration, chaque canal comprenant des indicateurs indiquant un premier état dans lequel le canal ne demande pas de transfert d'information entre lui et la mémoire, et un second état dans lequel le canal demande un transfert d''information entre lui et la mémoire, des moyens sensibles à la détection d'un premier état d'un canal avançant d'un incrément le numéro du canal se trouvant dans le second registre, des moyens déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qu'il contient et le numéro du canal se trouvant dans le premier registre sont égaux, et mettant temporairement en mémoire l'indication d'une telle égalité si elle est détectée, un quatrième registre mettant temporairement en mémoire des données, des moyens sensibles au second état d'un canal de communication établissant un trajet de communication entre la mémoire et le canal, de manière que les données puissent être transférées, caractère par caractère, entre la mémoire et le canal, des moyens détectant le transfert du dernier caractère disponible, et des moyens sensibles à la détection du transfert du dernier caractère disponible produisant un premier type d'entrée de la file d'attente du software et mettant en mémoire ce premier type d'entrée dans l'adresse de la mémoire que contient le troisième registre, des moyens déterminant si une zone de la mémoire destinée à la réception des caractères d'un canal est pleine, et des moyens sensibles à la détermina- tion du fait que cette zone de mémoire est pleine, produisant un second type d'entrée de la queue du software et mettant en mémoire ce second type d'entrée à l'adresse de la mémoire que contient le troisième registre, des moyens déterminant si ladite zone de la menDire a débordé et des moyens sensibles à la détermination que ladite zone de la mémoire a débordé produisant un troisième type d'entrée de la file d'attente du software et mettant en mémoire ce premier type d'entrée dans l'adresse de la mémoire que contient le troisième registre, des moyens sensibles au second état et à l'achévement du transfert d'un caractère entre la mémoire et le canal avançant d'un incrément le numéro du canal se trouvant dans le second registre et déterminant, après l'avance d'un incrément du second registre, si le numéro du canal qu'il contient et le numéro du canal du premier registre sont égaux, et mettant temporairement en mémoire l'inditation de cette égalité si elle est détectée.