-i 2059664 L'invention se rapporte à une mémoire d'accès erratique comprenant plusieurs éléments de mémoire "flip-flop" qui comportent des éléments de mémoire "IviOSFET". Dans certaines mémoires "KOSFET" (transistor à effet 5 de champ, semi-conducteur en oxyde métallique) de ce type, les cellules-mémoire sont fondées sur la rétention d'une charge capacitive sur l'électrode porte de commande d'un "MOSFET" de la cellule ou sur un élément capacitif spécial compris dans la cellule. Les charges capacitives, cependant, ont tendance à dispa-10 raître si la cellule n'est pas soumise à des opérations de lecture ou d'écriture pendant un nombre important de cycles opératoires, et il est par conséquent nécessaire de régénérer l'état de toutes les cellules de la mémoire, d'une manière répétée. Toutes les cellules d'une mémoire connue de ce genre comportent 15 des éléments de circuit séparés pour régénérer l'état de la cellule, et pour rendre la cellule accessible pendant les opérations de lecture et d'écriture. La présente invention concerne des cellules de mémoire dans lesquelles il n'est pas "besoin de tels éléments de circuit 20 séparés et permet d'obtenir une réduction du nombre de composants des cellules. Selon l'invention, on réalise une mémoire d'accès erratique caractérisée par : a) plusieurs cellules de mémoire bistables; 25 b) une première et une seconde lignes conductrices com munes aux cellules; c) dans chaque cellule, deux branches qui raccordent respectivement la première et la seconde lignes conductrices à un point à potentiel fixe, chaque branche comprenant reliés en 30 série des portes de commande et un élément de mémoire "M0S3?ET", les éléments de mémoire "iaOSî'EŒ1" de la cellule étant en connexion croisée; d) des moyens pour établir une différence de potentiel entre chacune des lignes conductrices et les points à potentiel 35 fixe; ces différences de potentiel donnant naissance à un courant dans aine ramification de chaque cellule; e) des moyens d'adressage pour fermer sélectivement les portes de commande dans chacune des branches de toutes les 70 30894 -2- 2059664 cellules-mémoire sauf la cellule adressée, de manière à maintenir le courant dans la cellule adressée, en bloquant le courant dans les autres cellules} f) un moyen associé aux lignes conductrices communes 5 pour indiquer dans quelle branche de la cellule de mémoire adressée circule le courant. Dans cette mémoire, toutes les cellules sont parcourues par un courant dans -une de leurs branches lorsqU1aucune cellule choisie n'est adressée. La première ligne conductrice 'véhicule 10 les courants réunis de toutes les cellules qui sont dans un des états stables tandis que les courants réuni s des autres cellules, qui sont dans l'autre état stable sont véhiculés par la seconde ligne conductrice. Au cours de l'opération d'adressage, seul le courant parcourant la cellule adressée demeure et l'état de 15 - cette cellule est représenté par l'identité de la ligne conductrice dans laquelle ce courant circule. Cette identité est décelée par un dispositif sensible. Pendant l'opération d'adressage une cellule pour la lecture ou l'écriture, l'état des cellules non adressées est conservé par rétention de la charge capacitive. 20 Pendant les périodes où aucune cellule sélectionnée n'est adressée, les portes de commande dans les branches de toutes les cellules sont ouvertes et toutes les cellules sont continuellement régénérées. L'inscription dans la cellule peut être effectuée à 25 1'aide de moyens pour éliminer la différence de potentiel entre une ligne conductrice sélectionnée parmi des lignes conductrices et ledit point de potentiel fixe. Si ce point est mis à la masse, cela peut être effectué en mettant simplement à la masse l'une ou l'autre des lignes conductrices. 30 De préférence, les deux lignes conductrices sont re liées par des impédances de charge individuelles (par exemple des résistances) à une source de potentiel différente de celle à potentiel fixe. Par indication de la chute de potentiel aux bornes de la résistance de charge conduisant le courant de cel-35 Iule d'une cellule adressée, l'état de cette cellule peut être déterminé. L'invention est décrite ci-après en référence à une figure unique qui représente un schéma de montage d'une cellule 70. 30894 -3- 2059664 d'un agencement de mémoire construit selon l'invention, et l'ensemble des circuits de lecture et d'écriture qui sont associés à elle. Sur le dessin, une cellule de mémoire de l'agencement 5 est incluse dans le rectangle en traits tiretés "10. La cellule de mémoire 10 est un circuit "flip-flop" se composant de deux ■branches 12 et 14. La branche 12 comprend trois "MOSEET" reliés en série : la porte 16 pour adresse X, la porte 18 d'adresse Y, et le "MOSFET" de mémoire 20. De même, la ramification 14 com-10 prend une porte 22 d'adresse X, une porte 24 d'adresse Y, et un "M0SFET" de mémoire 26. L'agencement de la mémoire comprend plusieurs cellules analogues à la cellule 10. Les cellules ayant des adresses X identiques ont les électrodes porte de leur "MOSFET" porte d'adresse X reliés à une ligne d'adresse X com-15 mune. Pareillement, les électrodes porte des "MOSEET" porte d'adresse Y des cellules ayant une adresse Y identique sont reliés à une ligne d'adresse Y commune. La ligne d'adresse X et la ligne d'adresse Y de la cellule 10 sont indiquées par les références 42 et 40 respectivement. 20 Pendant lè fonctionnement, une tension négative stable -Yjjq est appliquée à une borne d'alimentation comme indiqué. Ce potentiel est transmis par les résistances de charge 28 et 30 à des lignes conductrices 3-2 et 34, respectivement. Ces lignes sorfc dénommées "ligne de DONNEES" 32 et "ligne de DONNEES" 34 en rai-25 son de leurs fonctions pendant la lecture et l'écriture des données. Il est bien entendu que la ligne de DONNEES 32 et la ligne de DONNEIS 34 sont communes à certaines des cellules 10 ou à la totalité des cellules 10 dans un agencement donné. L'impédance des résistances de charge 28 et 30 est suf-30 fisamment faible pour maintenir la ligne de DOOTEES 32 et la ligne de DONNEES 34 à un niveau nettement négatif, même si toutes les cellules dans cet agencement sont parcourues par un courant. La cellule 10 représentée sur le dessin comporte deux états stables. Dans l'un de ces états, l'état logique "1", un courant 35 (négatif) circule depuis l'alimentation ~VDC dans la résistance de charge 28 et la ligne de DONNEES 32 vers la branche 12 de la cellule 10. Dans la branche 12 de la cellule 10, les MOSI'EŒ 16, 18 et 20 sont^freliés en série entre la ligne de DONNEES' 32 et la 70 30894 2059664 terre. Dans cette description, le symbole terre désigne le potentiel de substrat fixe des MQSFETS ou du support sur lequel les MOSFETS sont réalisés dans un circuit intégré. Les résistances de conduction relatives des MOSFETS 16, 5 18 et 20, sont déterminées de façon que, lorsque le courant circule dans la branche 12, l'action du diviseur de tension constitué par les MOSFETS 16, 18 et 20 maintient le point 36 à un potentiel qui est moins négatif que la tension de seuil de l'électrode porte du "MOSFET" de mémoire 26. 10 Le MOSFET de mémoire 26 est ainsi bloqué et, par consé quent, il ne peut y avoir de circulation de courant dans la branche 14, et le point 38 prend le potentiel négatif de la ligne de DOMINEES 34. Cet état du point 38, évidemment, maintient la porte du MOSFET de mémoire 20 à un potentiel plus négatif que 15 le seuil et permet au MOSFET de mémoire 20 de conduire le coursait. Inversement, l'état logique "0" de la cellule 10 est exprimé d'une manière similaire par une circulation de courant dans la branche 14 et non dans la 'branche 12. 20 II est à remarquer que la description précédente pré suppose qu'à la fois la ligne 40 d'adresse Y et la ligne 42 d'adresse X sont excitées à tous moments, de manière que les MOSFET 16, 18, 22 et 24 puissent conduire le courant. Cependant, l'état permanent de l'agencement de cette invention est l'état dans 25 leqtaiel toutes les lignes d'adresse Y et toutes les lignes d'adresse X sont excitées*. Si l'on désire effectuer la lecture d'une cellule particulière telle que la cellule 10 représentée sur le dessin, toutes les lignes d'adresse Y excepté la ligne 40 et toutes les 30 lignes d'adresse X excepté la ligne 42, sont mises à la masse. Cela interrompt le circuit entre la ligne de DONNEES 32 et la ramification 36, et entre la ligne de DONNEES 34 et la ramification 38 dans toutes les cellules, excepté la cellule adressée 10. Dans cet état, la circulation de courant dans les lignes 35 communes 32 et 34 est déterminée uniquement par la condition de la cellule adressée 10. Si, comme il est supposé précédemment, la cellule 10 est à l'état logique "1", le courant circulera dans la résis 70 30894 -5- 2059664 tance 28, la ligne de DONNEES 32, et la "branche 12, mais ne circulera pas dans la résistance 30, la ligne de DONNEES 34 et la "branche 14. En conséquence, une chute de potentiel aura lieu à travers la résistance de charge 38, mais non pas à travers la 5 résistance 30. En conséquence, la "borne de DONNEES 44 sera à -Vjjq tandis que la "borne de DONNEES 46 établira Tin potentiel plus près de la masse que celui de -VDC Cette différence de potentiel peut être détectée par un appareillage de lecture approprié (non représenté) et constitue le signal de lecture de la 10 cellule 10. Si l'on désire inscrire un "0" logique dans la cellule 10, le MOSFET porte d'écriture 48 est momentanément actionné - en appliquant une impulsion à son électrode porte - tandis que la cellule 10 est encore adressée. Cela provoque la mise à la 15 terre de la ligne DONNEES 34, et du fait que les portes 22 et 24 sont actionnées à ce moment-là, le point 38 est aussi mis à la terre. Dès que le point 38 devient moins négatif que la tension de seuil du MOSFET de mémoire 20, le MOSFET 20 devient moins conducteur et la circulation de courant dans la branche 12 cesse. 20 Le point 36 passe alors au potentiel négatif de la ligne de DONNEES 32 et le MOSFET de mémoire 26 devient disponible. Si le MOSFET porte d'inscription 48 est bloqué, la ligne de DONNEES 34 revient à son potentiel négatif normal, mais alors le courant circulera dans la ligne de DONNEES 34 et la branche 14 au lieu 25 de la ligne de DONNEES 32 et la branche 12. L'action du diviseur de tension constitué des MOSFET 22, 24 et 26 maintient le point 38 à un potentiel moins négatif que la tension de seuil du MOSFET 20, et il s'établit de nouveau un état stable de la cellule. 30 Si l'on désire inscrire tin "1" sur la cellule adressée 10, l'impulsion d'écriture est simplement appliquée à la porte d'écriture 50 au lieu de la porte d'écriture 48. Comme les cellules non adressées dans l'agencement, leurs MOSFETS 16 et 22 portes d'adresse X et/ou leurs MOSFETS 35 18 et 24, portes d'adresse Y sont fermés pendant l'opération d'écriture-lecture sur la cellule 10 en raison de la mise à la masse des lignes d'adresse X et/ou Y. Leur état est alors maintenu par le fait que (par exemple dans line cellule qui est à l'é- 70 30894 -6- 2059664 tat logique "1") le point 36 devient plus proche de la mise à la masse à travers le MOSFET de mémoire 20, mais le point 38 ne peut être mis à la masse en raison du "blocage du MOSFET de mémoire 26 et il est maintenu à son potentiel négatif par la char-5 ge capacitive sur l'électrode porte du MOSFET de mémoire 20. Après l'opération d'inscription-lecture sur la cellule 10, l'agencement total, est renvoyé à son état de régime permanent en excitant toutes les lignes d'adresses Y et toutes les lignes d'adresses X de l'agencement. 10 Bien que l'invention ait été décrite en se référant à des cellules de mémoire 10 comprenant des MOSFET du type à mode d'enrichissement par canal p, les cellules comprenant d'autres types de MOSFET ou IGFET peuvent être utilisées sans se départir du cadre de la présente invention. 70 30894 -7- 2059664 - REVENDICATIONS - 1 - Mémoire d'accès erratique, caractérisée par : a) plusieurs cellules de mémoire bistables; b) une première et une seconde lignes conductrices com-5 mimes aux cellules; c) dans chaque cellule deux tranches qui relient respectivement la première et la seconde lignes conductrices à un point à potentiel fixe, chaque branche comprenant reliés en série des portes de commande et un élément de mémoire MOSFET, les 10 éléments de mémoire MOSFET de la cellule étant reliés en connexion croisée; d) des moyens pour établir une différence de potentiel entre chacune des deux lignes conductrices et ledit point de potentiel fixe, ces différences de potentiel produisant un cou- 15 rant dans chacune des branches de chaque cellule; e) un moyen d'adressage pour fermer sélectivement la porte de commande dans chacune des branches de toutes les cellules-mémoire sauf la cellule adressée, de manière à maintenir le courant dans la cellule adressée, en bloquant le courant 20 dans les autres cellules; et f) des moyens associés aux lignes conductrices communes pour indiquer dans quelle branche de la cellule de mémoire adressée circule le courant. 2 - Mémoire d'accès erratique selon la revendication 1, 25 caractérisée en ce que les lignes conductrices communes sont re- j liées par des impédances de charge individuelles à une source de potentiel différente dudit potentiel fixe. 3 - Mémoire d'accès erratique selon l'une des revendications 1 et 2, caractérisée par des moyens pour supprimer la 30 différence de potentiel entre une ligne choisie parmi les deux lignes conductrices et le point à potentiel fixe pour effectuer une opération de lecture. 4- - Mémoire d'accès erratique selon l'une des revendications 1, 2 et 3, caractérisée en ce que la porte de commande 35 de chaque branche comprend une porte d'adresse X et une porte d'adresse Y, ces portes étant en série, l'un par rapport à l'autre, et par rapport à l'élément de mémoire MOSFET de chaque branche. 70 30894 -8- 2059664 5 - Mémoire d'accès erï-atique selon l'une des revendications 1 à 4, caractérisée en ce que l'électrode porte de chaque élément de mémoire MOSIEŒ est reliée à la "branche opposée de la même cellule au point situé entre l'élément de mémoire 5 et la porte de commande dans la tranche opposée.