-'2508255 La présente invention concerne à la fois un dispositif à circuits intégrés à semiconducteurs (qui sera dénommé ci-après de façon abrégée sous le terme de ("circuit intégré IC"), qui comporte une cellule unité ou cellule de base destinée à former une partie de circuit d'entrée/sortie qui soit apte à réaliser la sélection de l'urequelconque parmi plusieurs fonctions différentes d'entrée et de sortie en modifiant un réseau de câblage, et un procédé de fabrication de ce dispositif à circuits intégrés Plus particulièrement la présente invention con- cerne un circuit intégré logique du type réalisé à partir d'une matrice standard. Par exemple on adopte pour un circuit intégré logique destiné à un ordinateur, une conception dite "ob- tenue à partir d'une matrice standard", étant donné qu'il est nécessaire de réaliser un petit nombre-de-circuits in- tégrés, mais de types multiples, en un bref intervalle de temps Le circuit intégré réalisé conformément à la solu- tion dite "à matrice standard" présente l'avantage consis- tant en ce qu'il réalise une multiplicité de fonctions lo- giques par modification non pas de l'agencement ou de la conception de base (c'est-à-dire la matrice), mais seule- ment du réseau de câblage Afin de tirer parti de cet avantage, il est nécessaire que les fonctions de broches (ou conducteurs) respectives puissent être choisies ou mo- difiées de façon arbitraire de manière à satisfaire aux différentesexigences requises De façon spécifique on de- mande aux fonctions des broches ou des fils respectifs qu'elles soient établies ou réglées conformément à une structure réaliséeà partir d'une nratr Ace standard, et ce conformément à une fonction quelconque qui est choisie ar- bitrairement parmi les fonctions respectives d'une entrée, d'une sortie et, de façon bidirectionnelle, de l'entrée et de la sortie. Afin de satisfaire à cette exigence, conformé- ment à l'art antérieur, des moyens avaient été adoptés de 2508255- manière à prévoir une cellule I/O pour chacun des plots de jonction ou de liaisons,qui sont prévus pour chaque broche. Ici la cellule I/O est une cellule (c'est-à-dire une partie de circuit unité ou de base) qui est conçue (ou modélisée) fondamentalement de manière à pouvoir constituer simultané- ment des circuits requérant le nombre maximum des éléments pour les circuits respectifs d'entrée et de sortie Dans le cas o les exigences requises mentionnées précédemment doivent être satisfaites en aménageant une telle cellule I/O, cette cellule I/O est formée de telle manière qu'elle peut établir la fonction d'un plot (ou d'une broche) soit pour l'entrée, soit pour la sortie, soit de façon bidirec- tionnelle pour l'entrée et la sortie de manière à consti- tuer le circuit intégré faisant appel à la solution réa- lisée à partir d'une matrice standard Il en résulte que l'élément servant à réaliser la fonction autre que la fonc- tion sélectionnée n'est pas utilisé, mais qu'une cellule I/O n'effectue rien d'autre qu'une fonction sélectionnée. En outre, dans la relation d'agencement entre le plot de jonction classique et la cellule I/O conformément à l'art antérieur, bien que le circuit d'entrée et le circuit de sortie puissent naturellement être constitués simultané- ment par une cellule I/O indépendamment de chaque autre cellule, on ne peut pas extraire le signal d'entrée et le signal de sortie séparément et de façon indépendante l'un de l'autre, mais seulement l'un de ces signaux à partir de la cellule I/O unique Compte tenu de la connaissance de ce fait, les inventeurs à l'origine de la présente de- mande de brevet ont effectué des recherches et se sont aperçus que la solution décrite jusqu'à présent, à sa- voir la solution classique de réalisation d'un circuit intégré à partir d'une matrice standardselon laquelle 1 ' exigence requise de réglage des fonctions des broches doit être satisfaite en prévoyant une cellule I/O pour un plot de jonction, ne permettrait pas d'accroître les fonc- tions multiples et les types multiples sans une modifica- t 5 08255 tion de la conception de base du système. C'est pourquoi un premier but de la présente invention est de fournir à la fois un circuit intégré, qui est destiné à résoudre le problème de l'accroissement des types multiples grâce à un accroissement du degré de li- berté de la conception d'un circuit intégré du typeréalisé à partir d'une matrice standard, de sorte qu'une entrée, une sortie ou, de façon bidirectionnelle, l'entrée et la sortie, et une entrée et une sortie indépendantes puis- sent être sélectionnées d'une façon arbitraire en tant que fonction d'une cellule I/a, ainsi qu'un procédé de fabrica- tion d'un tel circuit intégré. Un second but de la présente invention est d'uti- liser effectivement la cellule I/O sans aucune modification de la conception de base, qui est identique à celle de 1 ' art antérieur, en particulier dans le circuit intégré lo- gique fabriqué conformément à la solution du circuit in- E * tégré obtenu à partir d'une matrice standard. Conformément à une caractéristique de la présen- te invention la région, qui est adjacente à une cellule I/O (c'est-à-dire une partie de circuit unité ou de base d'entrée/sortie> et qui doit être équipée avec un plot de jonction, est subdivisée de façon imaginaire en plu- sieurs régions partielles qui sont respectivement équipées de plusieurs plots de jonction séparés et indépendants de sorte que ces régions peuvent être utilisées pour extrai- re différentes fonctions à partir de cette cellule I/O, ou bien qui sont réalisées sur cette dernière avec un plot de jonction de manière à permettre l'extraction uni- quement d'une fonction à partir de bette cellule I/O ou bien de manière à fournir une fonction bidirectionnelle d'entrée et de sortie. Ci-après on va décrire la présente invention de façon détaillée en se référant aux dessins annexés, pris en référence à des formes de réalisation dans lesquelles la présente invention est appliquée à un circuit logique t SO 8255 à haute densité d'intégration du type réalisé à partir d' une matrice standard, par exemple un circuit intégré logi- que du type CMOS (c'est-à-dire un circuit désigné sous 1 ' appellation anglaiseclassique Complementary Metal Oxyde Semiconductor, c'est-à-dire un circuit métal-oxyde-semi- conducteur complémentaire), possédant plusieurs milliers de portes logiques. A titre d'exemple on a décrit ci-dessous et il- lustré schématiquement aux dessins annexés plusieurs for- mes de réalisation de l'objet de l'invention. La figure 1 est une vue en plan en plan repré- sentant schématiquement l'agencement d'un circuit intégré logique de type CMOS selon une première forme de réalisa- tion: la figure 2 A est une vue en plan montrant la cellule unité ou cellule de base du circuit logique; la figure 2 B est un schéma montrant un circuit équivalent de la cellule unité ou cellule de base; la figure 3 A est une vue en plan montrant une cellule I/O; la figure 3 B est une vue en plan montrant le cas o un câblage d'aluminium déposé de manière à former une première couche est appliqué à l'ensemble de la cellu- le I/O représentée sur la figure 3 A; la figure 3 C est une vue en plan montrant le cas o un câblage d'aluminium déposé de manière à former une seconde couche est appliqué à l'ensemble de la cellu- le I/O représentée sur la figure 3 B; la figure 4 est une vue en coupe montrant une partie essentielle de la figure 3 C;' I la figure 5 A est un schéma montrant un circuit équivalent de la cellule I/O de la figure 3 C; la figure 5 B est un schéma montrant le circuit équivalent sous la forme d'éléments de bloc symbolisant les circuits; lès figures 6 A, 6 B, 6 C sont des schémas montrant respectivement une seconde, une troisième et une quatriè- me forme de réalisation d'une cellule I/O; la figure 7 est une vue en coupe montrant une partie essentielle de la figure 6 A. Les figures 1 à 5 B concernent une forme de réa- lisation dans laquelle la présente invention est appliquée à un circuit de type CMOS à haute densité d'intégration. La figure 1 représente schématiquement l'agence- ment d'une microplaquette à semiconducteurs 1, qui cons- titue un circuit intégré logique Dans cette microplaquet- te 1 se trouve disposées transversalement, suivant une centaine et plusieurs dizaines de rangées, un certain nom- bre de cellules unités ou cellules de base 2, qui sont utilisées pour constituer le circuit logique de manière à former des rangées 3 de cellules, qui, en un nombre de plusieurs dizaines, sont disposées longitudinalement à un intervalle prédéterminé Bien que plusieurs cellules unités soient représentées de façon spécifique sur les dessins, les parties présentes dans les autres rangées 3 de cellules unités sont absolument similaires et on n' a pas représenté lesdites cellules Par ailleurs, bien que seulement quatre rangées de cellules unités soient - représentées, les autres rangées de cellules unités sont également similaires et, de façon analogue, on ne les a pas représentées Les espaces entre deux rangées quelcon- ques voisines de cellules unités sont utilisés en tant que voies de câblage 4, dont chacune possède une largeur telle qu'elle peut être formée sur les surfaces d'une pellicule de champ en Si O 2, avec plusieurs dizaines de câbles d'aluminium s'étendant suivantfla direction longi- tudinale Dans la partie périphérique de la microplaquet- te 1 se trouvent disposées un certain nombre de cellules I/O 5 servant à réaliser des circuits d'entrée et de sor- tie Chacune de ces cellules I/O est réalisée de manière à posséder une variété de fonctions telles que celles d' un circuit d'entrée, d'un circuit de sortie, d'un circuit d'entrée de signaux d'horloge, d'un circuit tampon bidi- rectionnel, etc, au moyen d'un câblage d'aluminium du type décrit claprès En outre dans une position voisine de chaque cellule I/O se trouvent formés pour chaque cel- lule, deux plots de jonction 6 a et 6 b qui sont disposés à un écartement régulier prédéterminé Le fait de prévoir deux plots de jonction pour chaque cellule joue un rôle important pour l'extraction (ou la sélection) des diffé- rentes fonctions de circuit, mentionnées précédemment. 1-0 On va maintenant décrire ci-après la procédu- re permettant de réaliser ce circuit intégré logique conformément à la solution de formation d'un circuit in- tégré à partir d'une matrice standard Tout d'abord, on forme les éléments de circuit des cellules unités 2 et des cellules I/O 5, c'est-à-dire des transistors à effet de champ du type MIS (abréviation venant de l'appelation anglaise "Metal Insulator Semiconductor" signifiant métal- isolant-semiconducteur), des résistances, des conducteurs de grille en polysilicium, etc, conformément à la concep- tion d'agencement de base (c'est-à-dire le modèle ou la matrice) Cet agencement de base n'est pas modifié, mais subsiste sous la forme d'un réseau identique pour tous les types de circuits intégrés Ensuite, après que 1 ' ensemble de la surface ait été recouverte par une pelli- cule de verre auxphosphosilicates (que l'on désignera ci-après sous le terme abrégé de "pellicule PSG") servant de pellicule isolante entrecouches, on aménage des trous de contact respectifs dans cette pellicule isolante Après cette phase opératoire des trous de contact, on met en oeu- vre différentes modifications en fonction des fonctions lo- giques désirées, de manière à réaliser lesdites fonctions. Ensuite on applique sur la surface supérieure de l'ensemble une première couche de câblage d'aluminium (désignée ci- après sous le terme de "câblage AZ-I") Ce câble AZ-I inclut les câbles servant à réaliser les circuits logiques dans les cellules unités 2, les câblages des sources d'alimen- ZSO Bt 55 tation en énergie (VDD et VSS) (qui sont de touttype et réaliséespar un réseau identique) pour les cellules uni- tés 2, les câbles pour la réalisation des circuitsd'entrée/ sortie dans les cellules I/O 5 et les câblages s'étendant suivant la direction longitudinale sur les voies de câbla- ge 4 de manière à relier les cellules unités 2 En outre la surface située au-dessus des deux plots de jonction 6 a et 6 b prévus pour chaque cellule I/O 5 est constituée par le câblage AZ-I Ensuite, une fois que l'ensemble a été équipé d'une seconde couche formant pellicule isolante entre-couches (c'est-à-dire une pellicule de PSG), on forme dans cette pellicule des trous traversants, et on appose une seconde couche de câblage en aluminium (qui sera désignée ci-après sous le terme abrégé de "câblage AZ-II") Ce câblage AZ- II inclut les câblages des sources d'alimentation en énergie (qui sont de tout type et réali- séesavec un réseau identique) pour les cellules I/O 5, les câblages s'étendant sur les cellules unités 2 suivant une direction telle qu'ils intersectent les voies de câblage 4 de manière à raccorder les différents cellules unités 2, de manière à constituer ainsi les circuits logiques, et les couches des plots de jonction recouvrant selon un ré- seau identique le câblage AZ-I mentionné précédemment, de manière à former une couche supérieure recouvrant les plots de jonction 6 a et 6 b. Les cellules unités 2 sont fondamentalement con- çues de manière que chacune d'elles puisse constituer au maximum des portes NON/ET du type CMOS à trois entrées, et chacune d'elle est équipée à cet effet de trois transis- tors à effet de champ MISFET à canal 6 et de trois tran- sistorsà effet de champ MISFET à canal N. A titre d'exemple de constitution d'un circuit logique obtenu moyennant l'utilisation de ces cellules unités, on a représenté sur la figure 2 A l 'agencement ob- tenu dans le cas de la réalisation de portes NON/ET à trois entrées, et, sur la figure 2 B, le schéma du circuit 5082 s S obtenu Afin de réaliser l'agencement du circuit conformé- ment à la réalisation d'un circuit intégré à partir d'une matrice standard, on forme six transistors à effet de champ MISFET pour réaliser la structure de base (c'est-à-dire la matrice) De façon spécifique on aménage un puits 7 de type P'à l'intérieur d'un substrat semiconducteur 1 ' en silicium de type N, une pellicule de champ en Si O 2 8, des couches de polysilicium 71 à 78, et des régions semicon- ductrices de type N+ 81 à 84 et des régions semiconductri- ces de type P+ 91 à 94, qui sont formées en étant auto- alignées au moyen d'une technique d'implantation d'ions ou de diffusion d'ions utilisant la pellicule de champ en Sio 2 8 et les couches de polysilicium 71 à 76, servant à former des électrodes de grille, en tant que masques de manière à former ainsi des régions de source ou de drain. On forme en outre une région de type N 95 et une région de type P 85 servant à polariser le substrat de type N 1 ' et le puits de type P 7 Ensuite, on forme le câblage AX-I sur la première pellicule isolante entre-couches (non représentée) qui est forméesur toute la surface de manière à recouvrir la structure de l'agencement de base mentionnée précédemment (c'est-à-dire la matrice) Ainsi se trouvent formés des câblages d'entrée A, B et C et un câblage de sortie X pour la réalisation du circuit logi- que dans la cellule unité 2, par exemple des portes NON/ ET à trois entrées En outre à la fois le câblage de sour- ce d'alimentation VDD servant à relier la source d'alimen- tation (VDD) à la cellule unité 2 et un câblage de liai- son à la masse GND sont formés sur letcâblage AL-I Bien que ceci ne soit pas représenté, les câblages A, B, C et X sont raccordés par l'intermédiaire du câblage AM-II aux portes logiques, qui sont constituées respectivement par d'autres cellules unités Eventuellement ces inter- connexions peuvent être réalisées au moyen du câblage AM-I, dans le cas o elles peuvent être réalisées unique- ment sur les voies de câblage 4. t SO 8255 Les cellules I/O 5 sont conçues fondamentalement de telle manière qu'un circuit MOS requérant le nombre d' éléments pour chacun des circuits d'entrée et de sortie peut être constitué par une cellule I/O Dans le présent exemple, afin de permettre une interchangeabilité avec un élément LSTTL (c'est-à-dire un élément TTL Schottky à bas- se puissance), les éléments constituant un convertisseur permettant la conversion réciproque du niveau logique du circuit CMOS et du niveau de l'organe LSTTL sont incorpo- rés dans cette cellule I/O Cependant, sur les dessins, que l'on va décrire ci-après, une partie de la cellule I/O est représentée, mais la partie du circuit mentionné ci-dessus de conversion de niveaux n'a pas été représen- tée. On va décrire en référence aux figures 3 A à 5 B un exemple, dans lequel des-circuits d'entrée et de sor- tie sont constitués, indépendamment l'un de l'autre, par la seule cellule I/O Dans l'art antérieur, il était im- possible que des circuits indépendants d'entrée et de sortie soient construits et utilisés de cette manière, à l'aide de la seule cellule I/5. Le procédé de fabrication de la cellule I/O est illustré conformément aux phases opératoires repré- sentées sur la figure 3 A à 3 C, parmi lesquelles la fi- gure 3 A représente l'aménagement au niveau de la phase opératoire de l'agencement de base (la matrice) De fa- çon spécifique on forme un puits de forme P 10, une pel- licule de champ de Si O 2 8, une couche de polysilicium 11 agissant en tant qu'électrode de grille, une couche de polysilici um 12 agissant en tant qu) résistance de protection d'entrée et une région semiconductrice de type P'17 ainsi qu'une région semiconductrice de type P+ 18, qui sont formées avec auto-alignement au moyen d' une technique d'implantation ou de diffusion d'ions moyennant l'utilisation-de la couche de polysilicium 11 et de la pellicule de champ en Si O 2 8 en tant que mas- ques de manière à obtenir une région de source ou une ré- gion de drain Le fait important concernant la construction de la forme de réalisation décrite réside dans le fait que les plots de jonction formés au voisinage de la cellule I/O 5 sont pourvus d'un nombre de fonctions correspondant ou supérieur au nombre desfonctions devant être effectuées par cette cellule I/O, par exemple deux fonctions. On va décrire ci-après la partie principale de la structure incluant ces plots de jonction en se réfé- rant aux figures 3 B, 3 C et 4. Après que la cellule conforme à l'agencement de base ait été construite, comme représenté sur la figure 3 A, on-appose ensuite des câblages respectifs en alumi- nium 19 au-moyen du câblage AZ-I, comme représenté sur la figure 3 B, de telle manière qu'un circuit de protection d'entrée constitué par la résistance en polysilicium 12 et une diode 14, un circuit d'entrée constitué par une circuit inverseur CMOS 15 et un circuit de sortie à trois états 16 peuvent avoir des fonctions indépendantes Les régions hachurées sur le dessin indiquant les câblages d' aluminium 19, et l'interconnexion avec la région de dif- fusion sous-jacente ou la couche de polysilicium est réa- lisée soit dans la partie de câblage la plus large, soit en un emplacement de la partie repérée par "X", telle que la région réalisée avec une forme d'os pour chien. En même temps que cette phase opératoire de mise en place du câblage Aú-I, on forme respectivement des plots de jonction 6 a-1 et 6 b-1 du câblage AZ-I pour l'extraction du signal d'entrée et du signal de-sortie pour la cellu le I/O 5, indépendants l'un de l'autre Ces plots 6 a-1 et 6 b-1 ont leurs câblages conçus de telle manière qu' ils sont raccordés à-la résistance de protection d'en- trée 12 et au circuit de sortie 16 respectivement au moyen des câblages en aluminium 19. Après le dépôt de la seconde pellicule isolante entre-couches,on forme le câblage Aú-II, comme représenté sur la figure 3 C Ce câblage AL-II constitue le câblage d'aluminium reliant la cellule unité 2 et la cellule I/O décrite ci-dessus, le câblage VDD de la source d'ali- mentation en énergie servant à relier la source d'alimen- tation en énergie (VDD) à la cellule I/O 5, et le câbla- ge liaison à la masse GND, et d'autres plots en aluminium 6 a-2 et 6 b-2 situés juste au-dessuset possédant la mime forme que les plots mentionnés précédemment 6 a-1 et 6 b-1. Lesparties repérées par "X" sur le dessin désignent les parties dans lesquelles le câblage AZ-II est racccordé au câblage AZ-I par l'intermédiaire de trous traversantsmé- nagés dans le câblage AZ-I contactant la région de diffu- sion sur la figure 3 B Dans ce cas, les parties de contact entre le câblage AZ-I et la région de diffusion ou la couche polysilicium ne sont pas représentées. Par conséquent au voisinage de la cellule I/O se trouvent formés, avec une isolation réciproque de l'un par rapport à l'autre, le plot de jonction d'entrée 6 a, qui est constitué par le plot d'aluminium 6 a-1 du câblage AX-I et le plot en aluminium 6 a-2 du câblage AZ-II, et le plot de jonction de sortie 6 b qui est constitué du plot d'aluminium 6 b-1 du câblage AX-I et du plot d'alumi- nium 6 b-2 du câblage Aú-II. Cet état est représenté clairement sur la figu- re 4 Cette figure 4 est une vue en coupe montrant une partie incluant le plot de sortie 6 b, le plot d'entrée 6 a, le câblage 19, la résistance de protection d'entrée 12, le câblage 19 et le circuit de protection de grille 14. Sur le dessin, le chiffre de référence 20 désigne un sub- strat en silicium de type N, la référence 21 une pellicu- le champ en Si O 2, la référence 22 la pellicule de Si O 2 si- tuée à la surface de la couche de polysilicium, la réfé- rence 23 une première pellicule de PSG, la référence 24 une seconde pellicule de PSG et la référence 25 une troi- sième pellicule de PSG Eventuellement la construction 25082 t 5 en soi du dispositif de la figure 4 peut être réalisée en utilisant la technique bien connue telle que l'oscilla- tion thermique usuelle, l'implantation ionique, la photo- gravure, la croissance chimique en phase vapeur et 1 ' évaporation sous vide, la description précédente ne com- portant aucune indication détaillée des conditions de fa- brication. Le circuit de la figure 3 C est représentée, sous une forme équivalente, sur les figures SA et 5 B, parmi lesquelles la figure 5 A représente un circuit équivalent, tandis que la figure 5 B est un schéma réalisé au moyen de représentations symboliques des circuits. Comme cela est représenté sur la figure SA, le circuit d'entrée est constitué par le circuit de protec- tion d'entrée 14, se composant de la résistance de protec- tion d'entrée 12 et de la diode 14, et de l'inverseur CMOS à deux étages 15 En outre le signal envoyé par le plot 6 a est introduit dans le circuit sur la borne ENTREE et est transmis par l'intermédiaire du convertisseur de niveaux LSTTL-CMOS mentionné précédemment au circuit logi- que constitué par la cellule unité 2 D'autre part le circuit de sortie est constitué par l'inverseur CMOS, la porte NON/ET, la porte NON/OU et le tampon de sortie à trois états constitués de six circuits MOS En outre deux signaux EN et OUT, qui sont envoyés par le circuit logique constitué de la cellule unité 2, sont introduitspar l'in- termédiaire du convertisseur de niveaux CMOS-LSTTL respec- tivement jusqu'à l'inverseur CMOS et à la porte NON/OU, mentionnés précédemment, le signal, qu 1 i est obtenu à par- tir de ces deux signaux EN et OUT, pilote le tampon de sortie à trois états, dont le signal de sortie est envo- yé à partir du plot 6 b La figure 5 B est un schéma-bloc montrant le circuit mentionné précédemment moyennant 1 ' utilisation de symboles des circuits. Les figures 6 A, 6 B et 6 C, dont on va donner ci- après la description, montrent la cellule I/O réalisée d' une-manière similaire à celle illustrée sur la figure 5 B. Dans le cas de la réalisation représentée sur les figures 3 C et 4, le circuit d'entrée et le circuit de sortie de la cellule I/O 5 peuvent être raccordés sé- parément à des conducteurs extérieurs par des câbles de liaison à compression 26 et 27 entre des conducteurs ex- térieurs et les plots de jonction respectifs 6 a et 6 b. En d'autres termes-à la fois les fonctions d'entrée et de sortie associées à la cellule I/O peuvent être sélec- tionnées simultanément- Ceci est dû au fait que les plots de jonction 6 a et 6 b sontprévus pour la cellule I/ô unique et sont utilisés séparément l'un de l'autre. * Cette conception n'existait pas dans les systèmes de l'art antérieur qui ne comportaient queune cellule I/O et un plot. Les figures 6 A, 6 B et 6 C montrent une seconde, une troisième et une quatrième forme de réalisation de la présente invention Ces seconde, troisième et quatrième formes de réalisation sont celles, dans lesquelles au moins l'un des couples 5 b des cellules I/O 5 repérées par des lignes formées de tirets sur le schéma d'agence- ment général de la microplaquette représentée sur la fi- gure 1 et lesdeux plots correspondants 6 a et 6 b sont remplacés par les couples des cellules I/O et les plots représentés sur les figures respectives, 6 A, 6 B et 6 C. L'agencement de base (c'est-à-dire la matrice) des cellu- les I/O et des cellules unités de ces formes de réalisa- tion est semblableà celui de la première forme de réalisa- tion et on ne va pas à nouveau l'expliquer ici En outre il va sans dire que les seconde, troisième et quatrième formes de réalisation sont obtenues grâce à la mise en oeuvre de phases opératoires analogues à celles qui ont été décrites en liaison avec la première forme de réalisa- tion. Ces formes de réalisation sont respectivement la forme de réalisation (représentée sur la figure 6 A), dans laquelle seule la partie du circuit d'entrée est ex- traite de la cellule I/O 5, la forme de réalisation,(tel- le que représentée sur la figure 6 B) dans laquelle seule la partie du circuit de sortie est sélectionnée,et la forme de réalisation (telle que représentée sur la figure 5 C), dans laquelle à la fois les parties de circuit d'entrée et de sortie sont sélectionnées tant qu'entrée et sortiébidirectionnelles Les parties de circuit, qui ne sont pas sélectionéessont repérées par des lignes formées de traits interrompus Le câblage At-I constituant les câ- blages correspondant aux parties repérées par des lignes formées de traits interrompus, n'est naturellement pas formé. La différence existant entre ces formes de réa- lisation et la première forme de réalisation réside dans le fait que le plot de jonction pour la seule cellule I/U est réalisée comme si les deux plots de jonction décr Lts dans la première forme de réalisation précédente étaient court-circuités. De façon spécifique, conformément aux lignes formées de traits interrompus apparaissant dans les plots de jonction des figures 6 A et 6 C, ces plots de jonction 6 sont conformés de telle manière que les ré- gions 6 a' et 6 b' correspondent à des subdivisions ima- ginaires par deux des plots de jonction Les positions et les tailles de ces deux régions 6 a' et 6 b' ainsi ob- tenues par subdivision sont respectivement identiques à celles des plots 6 a et 6 b de la première forme de réa- lisation antérieure. La constitution de ces plots 6 est représentée sur la figure 7 Cette figure représente une coupe de la forme de réalisation 6 A et est une vue en coupe montrant la partie correspondant à la figure 4 Le plot 6 possède une structure stratifiée composée du câblage AM-I et du câblage M-Il En outre le câblage AM-I est conçu de tel- le manière qu'il est raccordé, pendant la phase opératoi- re de sa formation,à l'entrée de la cellule I/O 5 Il en résulte que le plot 6 ainsi obtenu est raccordé au cir- cuit d'entrée de la cellule I/O 5 Comme cela ressort à l'évidence d'une comparaison avec la figure 4, le plot 6 est formé sur toutes les régions 6 a' et 6 b', qui à leur tour doivent être équipées des plots 6 a et 6 b. De plus le fil de jonction 26 est relié par compression au plot 6 de manière à raccorder le circuit d'entrée de la cellule I/O et les conducteurs extérieurs On ne donne pas d'explicationsconcernant les vues en coupe des formes de réalisation des figures 6 B et 6 C, étant donné que 1 ' on peut aisément se les représenter à partir de la figure 7 Si on réalisait le plot 6 plus large-que dans ces formes de réalisation, ceci permettrait d'améliorer plus facilement la fiabilité du processus de jonction. Dans les formes de réalisation des figures 6 A et 6 B, il est naturellement éventuellement possible de former seulement un plot 6 a ou 6 b dans les positions des deux régions 6 a' et 6 b' correspondant aux plots mention- nés précédemment et de relier ce plot 6 a ou 6 b et le cir- cuit d'entrée et de sortie. Les formes de réalisation, que l'on vient de décrire, peuvent être obtenues en tant que variantes li- bres de la première forme de réalisation, dans le cas o l'on se trouve dans des conditions dans lesquelles il n'est pas nécessaire que les deux plots soient disposés pour chaque cellule I/O conformément aux nombres desbro- ches et des fils de jonction et conformément au circuit recherché En outre le nombre de typesdu circuit intégré que l'on peut obtenir en utilisant le Iême agencement de base (c'est-à-dire la matrice) est accru par rapport à 1 ' art antérieur. Dans le cas de cette forme de réalisation, le rapport entre la partie formée par les deux plots pour une cellule I/O et la partie formée avec un plot peut être modifié de façon variable conformément aux différen- 250855. tes conditions incluant le nombre mentionné précédemment des broches Dans ce cas, éventuellement si deux plots sont prévus pour la cellule I/O dans la partie centrale de la microplaquette, tandis qu'un plot est prévu pour la cellule I/O dans la partie d'extrémité, en prenant en compte les conditions de la jonction, c'est-à- dire le fait que le fil de jonction est disposé perpen- diculairement à la face de la microplaquette dans la par- tie centrale mentionnée précédemment, tout en étant dis- posé plus obliquement par rapport à la face de la micro- plaquette lorsqu'il se rapproche de la partie d'extrémi- té de cette face de telle manière que le processus de jonction devient plus difficile, il est possible d'amé- liorer l'aptitude de mise en oeuvre et la fiabilité du processus de jonction. Bien que la présente invention ait été décri- te ici même sur des exemples, les formes de réalisation respectives indiquées précédemment peuvent être en outre modifiées conformément au concept technique de la présen- te invention. A titre de modification des seconde, troisième et quatrième formesde réalisation indiquées précédemment, par exemple même si la couche de câblage AL-I est pr 4 vue en étantséparée par rapport aux plots 6 a et 6 b de la première forme de réalisation indiquée précédemment de telle sorte que ces plots 6 a et 6 b sont court-circuités de manière à fournir le plot 6 grâce à l'utilisation de la seconde couche de câblage Aú-II, il est possible de sélectionner seulement l'entrée, la sortie ou bien l'en- trée et la sortie bidirectionnelles Dans cette variante de réalisation, le réseau du câblage sous-jacent AZ-I n' a aucunement besoin d'être modifié, de sorte que le mas- que servant à former le plot sous-jacent peut être réa- lisé d'une manière plus aisée La structure de court-c r- cuit ainsi obtenue peut être prévue dans la cellule d' une partie de l'ensemble de la cellule I/O, mais le nom- bre de telles structures peut être modifié de façon appro- priée conformément aux diverses conditions telles que le nombre mentionné précédemment de broches. En outre tous les plots respectifs de jonction n'ont pas besoin d'être réalisés avec une forme rectan- gulaire identique, mais peuvent être agencés d'une maniè- re plus générale sous la forme d'un parallélogramme con- formément à la direction de jonction par compression du fil de jonction par exemple lorsque ces plots sont situés dans des positions plus proches des deux extrémités des rangées de plots. En outre, dans la première forme de réalisation, le nombre des plots de jonction devant être prévus pour chaque cellule I/O peut être égal ou inférieur au nombre des fonctions de sortie effectuées par cette cellule I/O par exemple être égal à deux;-ou plus Selon une variante, il est possible de prévoir un nombre de plots plus impor- tant que le nombre des fonctions d'entrée et de sortie, par exemple trois plots Dans ce cas on peut s'attendre à ce que le degré de liberté dans la sélection des plots soit accru de façon supplémentaire conformément au nom- bre mentionné précédemment des fonctions d'entrée et de scrtie. Eventuellement on pourrait imaginer que la pré- sente invention puisse être appliquée à d'autres circuits que le circuit intégré logique de type CMOS. Comme cela ressortira à l'évidence de la des- cription précédente, le dispositif à circuits intégrés à semiconducteurs conforme à la présente invention peut tirer parti des avantages remarquables suivants, tels que répertoriés ci-après: ( 1) En particulier dans l'agencement du circuit intégré conformément à une matrice standard, les plots de jonction peuvent être sélectionnés arbitrairement et con- formés au nombre (c'est-à-dire le nombre des fonctions ef- fectuées par les cellules I/O) des signaux d'entrée et de sortie devant être choisis, sans aucune modification de l' agencement de base (c'est-àdire la matrice), de sorte que le degré de liberté de la structure du circuit intégré peut être augmenté Etant donné que les plots de jonction peuvent être réalisés de manière à satisfaire à toutes les fonctions respectives de la cellules I/s, les plots de jonction peuvent être choisis arbitrairement conformément à la réalisation du circuit intégré à partir d'une matri- ce standard. ( 2) Il en résulte que la limitation imposée au nombre de signaux devant être extraitspeut être réduite de façon remarquable sans aucune modification de l'agen- cement de base, de sorte que le nombre des broches peut être accru (par exemple nombre de broches doublé) bien au-delà de ce qui existait dans l'art antérieur. ( 3) Etant donné que deux fonctions indépendan- tes sous la forme de circuits d'entrée et de sortie peu- vent être imparties à la cellule I/5, le rendement d'uti- lisation de la cellule I/O peut être amené à un niveau excellent. REVENDICATIONS 1 Dispositif à circuits intégrés à semiconduc- teurs, caractérisé en ce qu'il comporte un substrat se- miconducteur ( 1; 1 '; 20), plusieurs cellules unités ( 2) formées sur ledit substrat semiconducteur et comprenant chacune des éléments de circuit prédéterminés aptes à être interconnectés pour fournir au moins les fonctions d'un circuit d'entrée, d'un circuit de sortie et d'un circuit d'entrée/sortie, plusieurs plots de jonction ( 6 a, 6 b) formés sur ledit substrat semiconducteur ( 1; 1 '; 20) et correspondant auxdites cellules unités respectives ( 2), et un réseau de câblage (Aú-I,At-II) pour fournit à cha- cune desdites cellules unités ( 2) au moins deux fonctions sélectionnées desdits circuits d'entrée, de sortie et d' entrée/sortie (A,B,C,X), ledit réseau de câblage incluant une interconnexion servant à relier électriquement chacu- ne desdites cellules unités ( 2) à au moins deux desdits plots de jonction correspondant ( 6 a,6 b) de manière à ex- traire lesdites deux fonctions sélectionnées de circuit dans chaque cellule unité ( 2). 2 Dispositif à circuitsintégrés à semiconduc- teurs selon la revendication 1, caractérisé en ce que l'un des deux plots de jonction ( 6 a,6 b), qui sont prévus pour chacune desdites cellules unités ( 2), est apte à envoyer un signal au circuit d'entrée de la cellule uni- té ( 2), tandis que l'autre desdits plots de jonction est apte à tirer un signal à partir du circuit de sortie de la cellule unité ( 2). 3 Dispositif à circuits intégrés à semiconduc- teurs selon l'une quelconque des reve 4 dications 1 et 2, caractérisé en ce que chacun desdits plots de jonction ( 6 a,6 b) est constitué par une pellicule conductriceinfé- rieure ( 6 a-1,6 b-1) et une pellicule conductrice supérieu- re ( 6 a-2,6 b-2) disposée au-dessus de et en contact avec la précédente. 4 Procédé de fabrication d'un dispositif à circuits intégrés à semiconducteurs constitué par plusieurs cellules unités ( 2) incluant chacune un nombre prédéterminé d'éléments de circuit ( 7,8,71 à 78, 81 à 84, 91 à 94),aptes à être interconnectés de manière à fournir au moins une fonction prédéterminée d'un circuit d'entrée, d'un circuit de sortie et d'un circuit d'entrée/sortie, caractérisé en ce qu'il comprend les phases opératoires suivantes, à sa- voir la phase opératoire de formation des éléments de cir- cuit ( 7,8,71 à 78, 81 à 84, 91 à 94) et chacune desdites cellules unités ( 2) selon un agencement prédéterminé des éléments sur un substrat semiconducteur ( 1 '; 20), et la phase opératoire d'interconnexion d'au moins certains des éléments de circuit de chacune desdites cellules unités ( 2) sous la forme d'un réseau de manière à obtenir ladite fonction prédéterminée de circuit à former un plot de jonction ( 6 a, 6 b) pour chacune desdites cellules unités ( 2) suivant un réseau sélectionné parmi plusieurs réseaux prédéterminés de plots de jonction ( 6 à, 6 b), cette plu- ralité de réseaux prédéterminés de plots de jonction in- cluant un premier réseau apte à définir au moins deux plots de jonction séparés de manière à conférer à chacune desdites cellules unités ( 2) au moins deux desdites fonc- tion de circuit. Procédé de fabrication selon la revendication 4, caractérisé en ce que chacune des cellules unités ( 2) est raccordée à deux plots de jonction séparés ( 6 a,6 b) faisantpartie du réseau sélectionné de plots de jonction et est pourvuedes deux fonctions desdits circuits d'en- trée et de sortie ( 5). 6 Procédé de fabrication se Lon la revendication 4, caractérisé en ce que lesdits réseaux prédéterminés de plots de jonction ( 6 a, 6 b) incluent en outre un second ré- seau servant à réaliser un plot de jonction devant être formé de manière à s'étendre entre deux régions situées sur un substrat semiconducteur ( 1; 1 '; 20) et qui doivent être équipées de deux plots de jonction définis par le- dit premier réseau. 7 Procédé de fabrication selon la revendication 4, caractérisé en ce que chacun des éléments de circuits de chacune desdites cellules unités ( 2) est un dispositif MOS qui possède une électrode de grille constituée par une pellicule de silicium polycristallin ( 71-76) et que les éléments de circuits sélectionnés de chacune des- dites cellules unités ( 2) sont interconnectés par des conducteurs en aluminium (Aú-I), et que chacun desdits plots de jonction ( 6 a,6 b) est réalisé en aluminium.