La présents invention concerne un dispositif à impédance d'interconnexion et plus particulièrement un dispositif à impédance d'interconnexion diffusée dans un substrat semiconducteur. Jusqu'à présent, on formait des impédances diffusées, par exemple, des 5 résistances, dans le substrat d'un circuit intégré en y diffusant une région ayant une résistivlté uniforme ou constante et avec des dimensions uniformes de largeur et de profondeur. En contrôlant la valeur de la résistivité et la longueur de la région diffusée, l'impédance ou la résistance présentait une valeur de résistance désirée. 10 Dans certains cas les impédances diffusées ainsi formées ne se sont pas montrées satisfaisantes. Par exemple, dans certains cas on désire obtenir deux trajets conducteurs ayant des valeurs de résistance égales. Si la distance spatiale entre les points à relier par un trajet est égale à la distance spatiale des points à relier par l'autre trajet alors les résistances diffusées 15 déjà mentionnées de l'art antérieur peuvent être utilisées. Cependant, lorsque ces distances spatiales ne sont pas égales, l'habitude dans l'art antérieur est de former la région diffusée du trajet le plus court en augmentant sa longueur effective afin qu'elle soit équivalente à la longueur effective de la région diffusée de l'autre trajet. On réalise cela en formant par exemple la région 20 diffusée du trajet le plus court, sous forme sinueuse. Cependant, les deux régions diffusées des trajets longs et courts possèdent encore une résistivité uniforme ou constante et des dimensions de largeur et profondeur uniformes. Avec l'apparition de l'intégration à grande échelle, l'espace utilisable sur le substrat de circuit intégré pour la réalisation des interconnexions d'impédances 25 diffusées se réduit de plus en plus et par conséquent, les interconnexions diffusées de l'art antérieur déjà cité, telles que sous forme sinueuse ne s'adaptent plus facilement aux nécessités de l'intégration à grande échelle. En outre, on a trouvé préférable dans la fabrication des circuits intégrés du type monolithique de n'utiliser qu'une couche de métalllsation pour réaliser 30 des connexions sur blocs, c'est-à-dire avec le substrat. Bien que l'on ait considéré deux ou plusieurs couches de métalllsation avec des couches interfor liées d'isolant, du point de vue de prix et de rendement, il est préférable de n'utiliser qu'une seule couche de métal. Cependant, dans la fabrication des blocs de circuit intégré monolithique compliqués, dont chacun contient plu-35 sieurs circuits, il existe une limite finie du nombre de connexions intercircuit que l'on peut réaliser avec une seule couche de métalllsation. Lorsque l'on utilise qu'une seule couche de métalllsation, jusqu'à présent la technique de réalisation de connexions croisées est habituellement de former une région inférieure à conductivité élevée sous forme d'une bande ayant une caractéris-40 tique de résistivité élevée uniforme et des dimensions de largeur et de profon- 6930682 2 2020369 1 deur uiiformes que l'on diffuse dans la pastille ou substrat et que l'on isole électriquement du reste de la pastille par la jonction PN ainsi formée et de la configuration de métalllsation par une couche isolante. En d'autres termes, on diffuse une région P dans un substrat N> ou une région N dans un substrat P. 5 Malheureusement, on ne peut pas étendre facilement cette technique pour obtenir des connexions croisées de longueurs appréciables du fait de la résistivité élevée de la bande diffusée. Par conséquent, la technique mentionnée ci-dessus, n'est pas adaptable facilement â l'intégration à échelle élevée où des interconnexions diffusées prolongées peuvent être nécessaires entre divers points dis-1Q tribués dans le bloc de circuit intégré monolithique. Cela est particulièrement vrai pour les circuits intégrés monolithiques qui comprennent des dispositifs bipolaires diffusés tels que des transistors bipolaires qui nécessitent en général un couplage à basse impédance ou, lorsque l'on utilise des résistances d'entrée, qui nécessitent une valeur de résistance déterminée. 15 Un objet de cette invention est de fournir un dispositif à impédance d'in terconnexions qui comprenne au moins deux trajets conducteurs de valeurs d'impédance égales, dont chacun comprend une région diffusée dans un substrat semiconducteur, chaque région comprenant des caractéristiques différentes de résistivité et/ou de structures. 20 Un autre objet de cette invention est de fournir un circuit intégré utili sant les dispositifs d'impédance d'interconnexion, et particulièrement des dispositifs intégrés du type bipolaire monolithique. Un autre objet de cette invention est de fournir les dispositifs à impédance d'interconnexion diffusée mentionnés ci-dessus, comme niveau d'une grll-25 le d'interconnexion à multi-niveaux et une configuration de métalllsation prédéterminée comme autre niveau. Un autre objet de cette invention est de fournir les trajets conducteurs d'égale Impédance mentionnée ci-dessus entre divers points d'une structure de circuits intégrés ces trajets ayant des distances spatiales variables entre 30 les points. D'après un aspect de l'invention un dispositif à impédance d'interconnexion comprend un substrat semiconducteur ayant au moins une région d'un type de conductivité prédéterminé, et au moins un premier et un second trajet conducteur ayant des valeurs d'impédance égales. Chacun des trajets comprend au 35 moins une région de type de conductivité opposée diffusée dans les régions du substrat ayant le type de conductivité prédéterminée. Chacune des régions du trajet a une caractéristique respective de résistivité prédéterminée et une caractéristique de coupe transversale prédéterminée. Au moins l'une de ces dernières caractéristiques mentionnées de la région d'un trajet est différente 40 de la caractéristique correspondante de la région de l'autre trajet. 6930682 3 2020369 D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte et qui représentent des modes de réalisation préférée de l'invention. Las figures 1' - 5' sont des vues de dessus partielles d'un substrat semi-5 conducteur d'une réalisation structurale préférée du dispositif d'impédance d'interconnexion de la présente invention illustrant diverses étapes de sa fabrication. Les figures 1A - 1C, 2A - 2B, 3A, 4A - 4B, 4C, 5A - 5B, et 5C sont des vues en coupe partielles du substrat de la figure 1' prises respectivement se-10 Ion les axes 1-1 de la figure 1', 2-2 de la figure 2', 3-3 de la figure 3', 4-4 de la figure 4', 4C-4C de la figure 4', 5-5 de la figure 5', et 5C-5C de la figure 5', illustrant diverses étapes de la réalisation du procédé de fabrication montré dans les figures 1' - 5'; La figure 6A - 6B est une vue de dessus du substrat des figures V - 5' 15 après la formation de la configuration de métallisation, afin d'obtenir la dernière réalisation structurelle du dispositif de circuit intégré monolithique de la présente invention; La figure 7' est une vue de dessus partielle agrandie d'une partie du substrat de la figure 6A- BBj 20 Les figures 7A - 7B sont des vues en coupe partielle du substrat de la figure 7' prises selon l'axe 7-7 de la figure 7 montrant les étapes diverses ultérieures de la réalisation du procédé de fabrication: La figure S est une vue schématique d'une cellule caractéristique à trois transistors bipolaires et de ses entrées et circuits de polarisation associés 25 utilisés dans l'un des circuits intégrés associés avec le dispositif de circuit intégré monolithique de la figure 6A - 6B; La figure 9 est une vue schématique montrée sous forme de bloc de l'un des circuits intégrés de la figure 6A - 6B où chacun des blocs illustrés correspond au circuit de la figure 8j 30 La figure 10 est une vue de dessus partielle et agrandie du substrat dé la figure 6A - 6B qui montre schématiquement l'un de ces circuits comme montré dans la figure 9, les éléments diffusés du circuit étant illustrés dans la figure 10 sous forme pointillée dans des buts de clarté; La figure 11 est une vue de dessus partielle d'une autre réalisation d'un 35 /: dispositif à impédance d'interconnexion diffusée de la présente invention; La figure 12 est une vue en coupe partielle prise selon l'axe 12-12 de la figure 11; . La figure 13 est une vue partielle de dessus d'une autre réalisation du dispositif à impédance d'interconnexion diffusée de la présente invention; 40 La figure 14 est une vue de dessus partielle d'une autre réalisation du 6930682 4 2020369 dispositif à impédance d'interconnexion diffusée de la présente invention; La figure 15 est une vue de dessus partielle d'une autre réalisation du dispositif à impédance d'interconnexion diffusée de la présente invention; La figure 16 est une vue en coupe partielle prise selon l'axe 16-16 de la 5 figure 15. La figure 17 est une vue de dessus partielle d'une autre réalisation du dispositif à impédance d'interconnexion diffusée de la présente invention; et La figure 10 est une vue partielle en coupe prise selon l'axe 18-18 de la 10 figure 17. Dans les figures, des éléments similaires sont désignés avec les mêmes numéros de référence. Description des réalisations préférées. Dans les figures 1' à 10 inclus, on montre un procédé préféré et des réa-15 lisations structurelles du dispositif à impédance d'interconnexion diffusée selon la présente invention, ainsi que des réalisations d'une grille d'interconnexion et du dispositif de circuit intégré de l'invention. Plus spécifiquement, en se référant aux figures 1' à 10, on décrit un dispositif de circuit intégré du type monolithique comprenant plusieurs éléments actifs et passifs,et 20 dans lequel les éléments actifs sont du type à transistor bipolaire. Une caractéristique des transistors bipolaires est qu'ils nécessitent un couplage d'entrée à basse impédance, le couplage étant généralement une résistance, et, dans ce cas, on se réfère au circuit intégré comme circuits logiques à résistances et transistors ou simplement RTL. Dans de tels circuits, les résis-25 tances d'entrée nécessitent des valeurs de résistance constantes, c'est-à-dire égales. En conséquence, dans les figures 1', 1A - 1C, on utilise un substrat 10 semiconducteur. Le substrat 10 est de préférence une structure planaire mono-cristalline de silicium fabriquée d'une façon-bien connue aux hommes de l'art 30 et il est d'un type de conductivité prédéterminé, par exemple, du type P. Dans la figure 1A, un revêtement d'oxyde ou couche, par exemple, une couche 11 de dioxyde de silicium, est ensuite formée sur la surface supérieure du substrat 10. Dn peut faire croître thermiquement la couche 11 sur la surface supérieure du substrat 10 d'une manière bien connue aux hommes de l'art. 35 Ensuite, comme on le montre dans la figure 1B, on utilise des techniques de masque et de décapage conventionnelles pour obtenir les ouvertures 12 dans la couche 11 qui exposent des parties prédéterminées de la surface supérieure du substrat 10. Ensuite, on réalise une opération de diffusion vers le bas de la surface supérieure du substrat 10. Comme cela est bien connu aux hommes 40 de l'art, la diffusion est inhibée ou évitée dans la région du substrat 10 qui 6930682 5 2020369 est sous ou recouverte par la couche 11; alors que les régions du substrat 10 qui sont exposées, c'est-à-dire, non recouvertes par la couche 11, subissent une diffusion. On commande la diffusion jusqu'à ce qu'elle atteigne une profondeur prédéterminée. A la fin de l'opération de diffusion, les régions 5 diffusées 13 sont formées,elles présentent un type de conductivité opposée, par exemple, du type N+, à celle de la région de base, du substrat 10. Chacune des régions 13 fournit une région isolante collectrice pour les transistors bipolaires du circuit intégré que l'on forme dans le substrat 10. Plus particulièrement, dans l'exemple particulier montré dans la figure 1, chaque région 10 13 forme une région isolante commune N+ pour les trois transistors bipolaires auxquels on se réfère ci-après quelques fois comme cellule à trois transistors bipolaires ou simplement comme une cellule. Après cela, la couche d'oxyde 11 est éliminée par exemple, par un décapant, comme on le montre dans la figure 1C. 15 Maintenant en référence aux figures 2', 2A - 2B, on forme ensuite sur la surface supérieure du substrat 10 une couche épitaxiale 14, cf. figure 2A, en utilisant des techniques classiques, bien connues aux hommes de l'art. La couche 14 obtenue par croissance épitaxiale fournit une région d'un type de conductivité prédéterminé. Par exemple, type N, dans la substrat 10. Après la 20 formation de la couche épitaxiale 14, on oxyde la surface supérieure de la couche 14 pour former la couche oxydée 15 montrée sous forme hachurée dans la figure 2A dans des buts de clarté. En conséquence, la couche d'oxydation, par exeaple, la oouche de dioxyde de silicium 15, recouvre complètement la surface supérieure de la couche épitaxiale 14. Ensuite, en utilisant les tech-25 niques classiques de masque de décapage, on obtient les ouvertures interconnectées, par exemple, les ouvertures 16, dans la couche 15, figure 2B, qui exposent les parties interconnectées de la surface supérieure de la couche 14. Ensuite, on réalise une procédure de diffusion vers le bas à une profondeur prédéterminée à partir de la surface supérieure du substrat 10, qui diffuse 30 une région 17 d'un type de conductivité opposé, par exemple, du type P+ au type de conductivité de la couche épitaxiale, cette diffusion se faisant à travers les parties exposées de la surface supérieure de la couche épitaxiale N ou région 14 et partiellement dans "les régions P du substrat 10. Pour les raisons déjà données, seules les régions du substrat qui ont des surfaces 35 supérieures exposées, sont diffusées. En conséquence, la région N 14 est subdivisée par les régions P1*- 17 en partie isolées, par exemple, les sous régions 14a - 14e, c.f. figure 2B. Les sous régions 14a, 14c, et 14e sont chacune des sous régions individuelles singulières et forment les régions Isolantes de base pour les éléments d'impédance diffusés de la présente in-40 vention qui y seront formés subséquemment comme on l'explique ensuite. Chacune 6930682 6 2020369 des nombreuses sous réglons 14b et 14d forme les régions communes au collecteur des cellules de transistor bipolaire que l'on forme dans le substrat 10 et qui, pour l'exemple donné de type de conductivité, seront des transistors du type NPN. 5 En se référant maintenant aux figures 3' et 3A, les parties supérieures de la surface exposée interconnectée de la région P+ 17 sont de nouveau oxydées afin de former un revêtement oxydé ou couche 15', c.f. figure 3A, sur la surfa-. ce supérieure entière du substrat 10. Dans des buts de clarté, toute la couche 15' n'est pas montrée. Ensuite, on utilise des techniques classiques de 10 masque et de décapage pour fournir les ouvertures, par exemple, l'ouverture 18 de la figure 3A, dans la couche 15', ouvertures qui exposent les parties présélectionnées de la surface supérieure de la sous région de la couche épitaxiale N 14c. Ensuite, on réalise une opération de diffusion vers le bas et à travers ces dernières ouvertures mentionnées par exemple, l'ouverture 16, 15 pour diffuser des régions, par exemple les régions 19a, 19b, etc... d'un type de conductivité opposé, par exemple du type P+, à celui de la région épitaxiale N, cette diffusion se faisant dans la couche épitaxiale et à une profondeur prédéterminée. Une où plusieurs de ces dernières régions diffusées, par exemple région 19a, etc.. sont utilisées dans le dispositif à impédance d'in-20 terconnexion diffusée de la réalisation préférée de la présente invention, comme on l'explique avec plus de détails ci-après. Chacune de ces régions, par exemple région 19a, etc.., à une résistivité prédéterminée ou résistance de surface carrée,(c'est-à-dire la résistance d'un corps possédant une surface plane carrée et ayant une épaisseur déterminée et constante, la valeur de la 25 résistance étant calculée entre deux points situés sur des câtés latéraux et opposés du carré)telle que, par exemple 5 ohms par carré. Dans la réalisation préférée, les régions P+ 19a, etc.. sont formées sous forme d'éléments linéaires et sont disposées symétriquement en rangées et colonnes parallèles horizontales. Dans 1'exemple particulier des dispositifs de circuit intégré montrés 30 dans la figure 3', il y a sept colonnes verticales de ces régions P+ dont les emplacements de colonne sont désignés en séquence de gauche à droite, C1 à C7, seuls les cinq premiers emplacements de colonne C1 à C5 étant montrés dans la figure 3' dans des buts d'explication. Pour des raisons qui apparaîtront dans la description suivante, les rangées verticales sont disposées en jeux de 35 quatre, la rangée du sommet horizontale de chaque jeu comprenant 7 des régions P+ 19a à 19g localisées respectivement dans l'emplacement de colonne C1 à C7, Les trois autres rangées de chaque jeu sont situées uniquement dans cinq de ces régions P+, 19b à 19f > elles correspondent, et sont localisées dans leurs emplacements de colonne respectifs C2 à C6. Dans la figure 3', les emplacements 40 de rangées verticales sont désignés comme R1, R2, etc.. Dans l'exemple par- 6930682 7 2020369 ticulier de la figure 3' que l'on décrit, un total de quarante huit cellules bipolaires à trois transistors sont disposées symétriquement en deux colonnes verticales de 24 cellules chacune. Ces deux colonnes de cellule sont localisées sur les bords gauche et droit du substrat comme on peut le voir sur la figure 5 3". Pour l'arrangement particulier de la figure 3', on obtient un total de quatre vingt seize (24 x ] rangées R1 - R96 de régions P+ déjà citées qui sont diffusées dans la sous région 14c. Dans la réalisation montrée dans les figures 3', 3A, les dimensions de profondeur et de largeur de chacune de ces régions P+ sont uniformes. Similairement, les longueurs respectives L' de chacune des 10 régions 19b à 19f sont égales et les longueurs respectives L" des régions 19a et 19g sont égales. Cependant, la longueur L" est inférieure à la longueur Lr, c.f. régions 19a et 19b de la figure 3', par exemple. Dans des buts d'explication, la valeur d'impédance de chacune des régions 19a et 19g, est par exemple, vingt cinq ohms alors que celle de chacune dBS régions 19b à 19f est, 15 par exemple, cinquante ohms. Maintenant, en se référant aux figures 4', 4A - 4C, on peut voir; notamment sur la figure 4A, que les parties de surface supérieures exposées de la région 14c sont de nouveau oxydées afin de former une nouvelle couche désignée par le numéro de référence 15" . La couche 15" couvre ainsi toute la surface 2o supérieure du substrat 10 et on y forme ensuite des ouvertures, telles que les ouvertures 20, 21-23 et 24 montrées sur la figure 4B, dans le but d'exposer certaines parties de la surface supérieure des sous régions N, 14a - 14e, telles que les sous régions 14a, 14b, 14c, comme représentées sur la figure 4B. Ensuite, on réalise une autre opération de diffusion vers le bas et sous les 25 parties de surface exposées mentionnées les dernières, on forme ainsi dans les sous régions N 14a - 14e, les nouvelles régions diffusées de conductivité opposée, comme les régions P 25-29, cf. figure 4B. Ces régions P sont diffusées à une profondeur uniforme et présentant une résistivité ou résistance de surface par carré différente de celle des régions P+ précédemment diffu-3q sées, par exemple les régions 19a, 19b etc... qui se trouvent dans la sous région 14c. Par exemple, la résistivité des régions P, telles que les régions 25-29, peut être de 150 ohms par carré. Une ou plusieurs de ses régions P formées dans les sous-régions 14a, 14c, 14e, telles les régions P 25 et 29 formées respectivement dans les sous-régions 14a et 14c, représentées dans 35 la figure 4B sont utilisées dans l'appareil à impédance par interconnexion de la présente invention, comme on l'explique avec plus de détails ci-après. A titre d'exemple, les dimensions de profondeur uniforme précédemment mentionnées de ces régions P formées les dernières, par exemple, les régions 25, 29, sont choisies de façon à être plus larges que celles des régions P+, par exemple, 40 les régions 19a, 19b etc... La profondeur des régions 25,"29 est choisie judi 6930682 8 2020369 cieusement de telle sorte que les régions 26-26 formées simultanément avec elles soient également suffisante pour la diffusion ultérieure des régions N+ décrite ci-après. Dans la réalisation préférée, les régions P 29 forméeesexclusivement dans 5 la sous-région N centrale 14c, sont linéaires et ont des longueurs L*' égales. De plus, les régions P 29 sont symétriquement et horizontalement disposées en parallèle à des emplacements correspondant aux deux endroits de fin de colonne, c'est-à-dire C1 et C7 aux emplacements des rangées qui n'ont seulement que 5 régions P+ 19b à 19F par rangée, par exemple, les rangées R2, R3, R4, R6, R7 10 R8, R10, R11, R12 etc... Les axes longitudinaux des régions P 29 d'une rangée particulière sont alignés avec les axes longitudinaux des régions P+ 19b à 19f de la rangée particulière et les dimensions de largeur des régions P 29 sont égales à celles des régions P+ 19a, 19b, etc. Pour la résistivité et des dimensions de coupe uniforme donnée, c'est-à-dire les dimensions de largeur et de 15 profondeur, les longueurs L''' des régions P 29 sont choisies judicieusement de telle sorte que l'impédance totale de chaque région P soit la même, et soit égale pour des buts d'explications de l'exemple donné, à 1000 ohms. Les configurations des régions P formées dans les deux sous régions d'extrémité N 14 et 14b, telles que les régions P 25 de la sous région 14a, sont 20 choisies judicieusement de telle sorte que chacune de ces régions particulières P ait la même impédance totale, qui est dans des buts d'explications de l'exemple donné de 975 ohms. Comme représentées dans la figure 4, il y a seulement quatre des régions P 25 localisées dans la sous régions 14a. La partie supérieure de la région 25 25 montrée dans la figure 4' a une configuration non linéaire et a deux dimensions de largeur différentes Wy et Wx comme on le montre avec plus de détail dans la figure 7, où Wy est supérieur à Wx. La partie inférieure de la région 25 montrée dans la figure 4' a aussi une configuration non linéaire qui est en forme de L. Les autres parties de la région 25 montrées dans la figure 4' ont 30 des configurations linéaires horizontales et sont disposées parallèlement et symétriquement . Les trois régions P, telles que les régions 26 - 28, qui sont formées dans chacune des sous régions N 14b et 14d, forment la région base des trois transistors bipolaires de la cellule particulière avec laquelle la sous région N 35 particulière 14b ou 14d est associée. Maintenant en se référant aux figures 5', 5A - 5C, les surfaces supérieures exposées des régions P actuelles, par exemple les régions 25 - 29, sont ensuite oxydées et l'on obtient la couche d'oxyde 15''', montrée sur la figure 5A. Ensuite, comme on le montre dans la figure 5B, des ouvertures, par exemple des 40 ouvertures 30 - 32, sont obtenues dans la couche 15'". Chacune de ces ouver- 6930682 9 2020369 tures mentionnées les dernières expose une certaine partie de la surfece supérieure des régions P formées les dernières, par exemple, les régions 26 - 28 qui sont situées dans les sous régions N 14b et 14d. On forme simultanément une ouverture, par exemple, l'ouverture 33, dans chacune des sous régions N 5 14b et 14d, c.f. figure 5C. Subséquemment, on réalise une autre opération de diffusion vers le bas et sous les ouvertures, telles que les ouvertures 30 - 33, et on forme dans le substrat 10 des régions N+, telles que les régions N+ 34 - 37, respectivement, cf. figures 5', 5B et 5C. Chacune des régions N+, par exemple, les ré-10 gions 34 - 36, qui est formée dans l'une des régions P, par exemple les régions P 26 - 28, disposée dans les sous régions N 14b et 14d est une région émetteur d'un transistor formé dans le substrat 10. Chacune des régions N+, par exemple la région 37, qui est formée dans les sous régions N 14b ou 14d, est une région de contact de collecteur commun pour les trois transistors bipolai-15 res d'une cellule particulière. Maintenant, en se référant aux figures 6A - 6B, 7', 7A - 7B, après la diffusion des régions N+, par exemple, les régions 34 - 37, on oxyde les surfaces exposées supérieures de ces régions N+ ce qui forme la nouvelle couche de type 15a, c.f. figure 7A. La nouvelle couche 15a, qui est aussi un isolant 20 électrique, comme cela est bien connu des hommes de l'art, recouvre la surface supérieure entière du substrat 10. Ensuite, les ouvertures, par exemple les ouvertures 38-44 sont obtenues dans la couche 15a, c.f. figure 7B, par utilisation des techniques convenables de masque et de décapage. Plus spécifiquement, pour chaque transistor de chacune des cellules à 3 transistors bipo-25 laires, on obtient une paire d'ouvertures, par exemple la paire d'ouvertures 38 et 39, qui expose respectivement les régions émetteur N+ et base P, par exemple les réglons 34 et 26 respectivement. Aussi pour chacune des cellules à trois transistors bipolaires, on obtient une ouverture, non montrée, dans la couche 15a qui expose la région de contact collecteur commune N+, par 30 exemple la région 37. Au même moment, on obtient dans les sous régions N 14a, 14c et 14e pour chacune des régions diffusées 19a -19g, 25, 29 une paire d'ouvertures de la région diffusée particulière en deux endroits, l'écartemBnt S entre les ouvertures de la paire étant choisi d'une façon décrite ôi-après. Dans la figure 7B, l'ouverture 44 représente l'une des paires d'ouvertures 35 associée avec la résistance 29, qui y est partiellement illustrée. Ensuite, on forme nie configuration d'interconnexion métallique prédéterminée, par exemple en aluminium, sur la surface supérieure de la couche 15a, telle que la configuration métallique indiquée en général par le numéro de référence 45 dans la figure 6A -6B. La configuration d'interconnexion 45 est formée d'une 40 façon bien connue aux hommes de l'art telle que, par exemple, par dépôt sous 6930682 10 2020369 vide d'un mince revêtement d'aluminium sur la surface supérieure entière de la couche 15a et sur les surfaces supérieures exposées du substrat 10, qui sont exposées par les ouvertures se trouvant dans la couche 15a. La configuration de l'interconnexion entre les composants du circuit ou éléments du circuit 5 monolithique est alors formée d'une façon bien connue aux hommes de l'art, tel que par utilisation des techniques utilisant des photo-résistants. Plus particulièrement, les zones d'aluniniun non désirées sont décapées laissant une configuration prédéterminée d'interconnexion entre des éléments de circuit diffusés présélectionnés, à savoir; les transistors diffusés et les résistances 10 diffusées du circuit monolithique. Dans l'exemple particulier montré dans la figure 6A - 6B, on représente un circuit monolithique comme étant formé de six sous circuits identiques fonc-tionnellement et non reliés entre eux, indiqués en général par les numéros de référence I - VI. La configuration de métallisation 45 comprend plusieurs con-15 ducteurs métalliques, par exemple de l'aluminium, tels que les conducteurs 45 - 106 montrés sur la figure 6A ou 10, et plusieurs bornes d'entrée/sortie localisées sur la périphérie du substrat 10 et numérotées dans le sens des aiguilles d'une montre par les caractères de référence P1 - P38 dans des buts de clarté. La configuration de métallisation 45 de la figure 6A - 6B comprend 20 aussi une paire de bornes de maà'ss et une paire de bornes dB polarisation indiquées en général par les légendes MAS et PLS respectivement, et leur conducteur associé 25A, 25B, 25A', 25B'. Nous allons maintenant réaliser une description plus détaillée de chacune des cellules à trois transistors bipolaires et de ses circuits passifs associés, et de chacun des sous circuits I - VI en 25 référence aux figures 8 - 10. Comme on le montre schématiquement dans la figure 8, chaque cellule à trois transistors bipolaires 14b' comprend trois transistors bipolaires NPN TA, TB, TC ayant les électrodes de base respectives 26a, 26b, 26c, les électrodes émettrices 34a, 34b, 34c, et les électrodes collectrices 37a, 37b, 37c. 30 Les transistors TA - TC ont une configuration d'amplificateur usuel à émetteurs reliés en parallèle, à la masse. Plus particulièrement, une sortie commune SORTIE est reliée aux trois électrodes collectrices de sortie des transistors. La sortie commune SORTIE est montrée schématiquement comme étant terminée par une borne désignée par la lettre de référence 0. Les transistors sont polarisés 35 par l'intermédiaire d'une résistance commune de polarisation R qui correspond à l'une des régions P diffusée 25 localisée dans la sous région 14a ou 14e suivant le cas. La résistance R est reliée à une borne de polarisation PLS et la résistance R est montrée dans la figure 8 dans le bloc 14a' dans des buts de clarté. On relie chaque électrode de base à l'une des résistances d'entrée 40 égalesRa - Rc montrée dans le bloc 14c'. Chacune des résistances d'entrée Ra 6930682 n 2020369 - Rc est montrée schématiquement comme étant reliée à son tour à l'une des bornes d'entrée respective ENTREE qui sont référencées individuellement comme la, Ib et le. Chacune des résistances Ra - Rc est formée en général d'une région individuelle 29, soit seule soit en combinaison avec une ou plusieurs des 5 régions 19a à 19g de la façon décrite ci-après. Dans certains cas, quelques unes des résistances Ra - Rc peuvent être formées individuellement d'une région P, qui est localisée dans l'une des sous régions N 14a ou 14e, telle que la région 25', figure 10, décrite ci-après. Le circuit particulier montré dans la figure 8 a en outre une configuration de circuit bascule T du type RTL dé-10 jà mentionné. Chacun des sous circuits I - VI, comme, on le montre avec plus de détails par le sous circuit I dans la figure 9, comprend six circuits bascules T1 - T6. Chaque circuit bascule T1 - T6 a une configuration similaire au circuit bascule T de la figure 8. Chacun des sous circuits I - VI comprend quatre entrées, 15 Iw, Ix, Iy, Iz et une paire de sortie OA, OB. L'entrée Iw est connectée aux entrées respectives la des bascules T1 et T5. L'entrée Ix est connectée aux entrées le de la bascule T2 et Ib de la bascule T3. L'entrée Iy est reliée à l'entrée Ib de la bascule T4. L'entrée Iz est reliée à l'entrée Ib de la bascule T2 et aux entrées respectives le des bascules T4 et T6. La sortie 0 de 20 la bascule T1 est reliée à l'entrée la de la bascule T2; et la sortie 0 dB la bascule T2 est reliée à l'entrée le de la bascule T1, l'entrée la de la bascule T3 et l'entrée Ib de la bascule T5. La sortie 0 de la bascule T3 est connectée à l'entrée la de la bascule T4 et l'entrée Ib de la bascule T6. La sortie 0 de la bascule T4 est reliée à l'entrée Ib de la bascule T1 et à l'entrée le de la 25 bascule T3. La sortie 0 de la bascule T5 est reliée à l'entrée la de la bascule T6 et à la borne de sortie OA. La sortie 0 de la bascule T6 est connectée à l'entrée le de la bascule T5 et la borne de sortie OB. Les numéros de référence 25A, 25B, P1-P4, P37 et P38 montrés dans la figure 9 correspondent aux numéros de référence montrés dans les figures BA et 10 avec référence au 30 sous-circuit I. Avant d'expliqusr la figurs 10, on suppossra que les transistors des circuits I - VI ont des chemins conducteurs d'entrée de valeur d'impédance égale de, par exemple, 1000 ohms chacun. Comme on l'a déjà mentionné, dans les circuits du type RTL il est critique que l'impédance d'entrée associée avec chacun 35 des transistors soit égale. On supposera aussi que les cellulss de transistor des cellules I - VI ont des chemins conducteurs de polarisation de valeurs d'impédance égales, par exemple 1000 ohms chacun aussi. Il est désirable dans les circuits RTL qus la valsur d'impédance associée avec l'impédance de polarisation de chacun des transistors soit égale, bien que ce ne soit pas aussi 40 critique que dans le cas de leurs impédances d'entrée, comme déjà mentionné. 6930682 12 2020369 Dans des buts d'explication, on supposera que la valeur d'impédance de chacun des conducteurs métalliques de la configuration conductrice 45 est aussi négligeable et que la valeur d'impédance de chacune des bornes P1, etc.. et de chacune des bornes PLS et NAS sont égales et, par exemple, ont chacune une va-5 leur de 25 ohms. Comme on le montre avec plus de détails dans la figure 10, le sous circuit I comprend les six bascules déjà mentionnées qui sont disposées verticalement de haut en bas comme suit: T6, T2, T1, T5, T4, et T3. De plus, on doit remarquer que pour chacune des bascules T1 - T6 la séquence des transistors TA - TC 10 de gauche à droite, n'est pas la même. Pour la bascule T6, la séquence est TB, TA, TC; pour la bascule T2 la séquence est TA, TC, TB; pour la bascule T1 la séquence est TB, TA, TCj pour la bascule T5 la séquence est TA, TC, TB; pour la bascule T4 la séquence est TB, TA, TC; et pour la bascule T3 la séquence est TB, TC, TA. Chacun des circuits de bascule T1 - T6 est associé avec l'un 15 des conducteurs 46 - 51. Chaque conducteur 46 - 51 connecte une région diffusée P 25 à la région commune de contact collectrice, par exemple la région 37, de la cellule à transistor bipolaire qui fait partie du circuit de bascule avec laquelle le conducteur particulier 46 - 51 est associé.Les régions P 25 sont connectées à la borne PLS par un conducteur métallique convenable tel que, 20 par exemple, le conducteur 25A. Chacun des conducteurs 52 - 57 est relié à la borne de masse MAS par le conducteur métallique 25B et est associé avec l'un des circuits de bascule T1 - T6. Chacun des conducteurs 52 - 57 est aussi relié de façon habituelle aux trois régions émettrices, par exemple les régions 34 -36 de la cellule à transistor bipolaire qui fait partie du circuit de bascule 25 avec laquelle le conducteur particulier des conducteurs 52 - 57 est associé. Ainsi, comme on le montre dans la figure 10, chaque chemin conducteur de polarisation se termine dans une région commune collectrice d'une cellule à transistor et comprend une région diffusée 25 et la borne de polarisation commune PLS, cette région 25 et cette borne PLS fournissant collectivement la valeur 30 d'impédance désirée du chemin qui, dans l'exemple donné, est un total de 1000 ohms et comprend la valeur d'impédance de 975 ohms de la région 25 et la valeur d'impédance de 25 ohms du terminal commun PLS. Chacun des conducteurs 58 - 75 de la configuration 45 est connecté exclusivement à l'une des région base, par exemple la région 28, des transistors 35 des circuits T1 - T6 à l'exception du conducteur 72. Chacun des conducteurs 58 - 75 à l'exception du conducteur 72 est connecté d'une façon décrite ci-après à son autre extrémité à la région 29 qui est adjacente au conducteur particulier. Le conducteur 72 est relié à son autre extrémité à une région diffusée 25' qui est formée simultanément dans la sous-région N 14a avec les 40 autres régions 25 et qui a, comme déjà dit, les mêmes valeurs d'impédance que 13 2020369 les régions 25 qui, dans l'exemple, donné est de 975 ohms. La région 25' est connectée par le conducteur 72a à la borne d'entrée P37 qui correspond à l'entrée Iy montrée dans la figure 9. Ainsi, pour l'exemple donné, les valeurs d'impédance individuelles de 25 et 975 ohms de la borne P37 et de la région 25', forment le chemin conducteur d'entrée du transistor TB de la bascule T4 avec la valeur d'impédance déjà mentionnée de 1000 ohms. On peut montrer facilement à partir du tableau I développé ci-après, que les chemins conducteurs d'entrée associés avec les autres transistors du circuit T1 - T6 comprennent similairement la même valeur d'impédance d'entrée qui dans l'exemple donné, comme déjà dit, est de 1000 ohms. Dans le tableau I on indique pour chaque chemin d'entrée de chaque transistor TA, TB, TC de chaque bascule T1 - T6; le terminus du chemin d'entrée particulier; le caractère de référence de l'élément diffusé ou les éléments inclus dans le chemin particulier; les emplacements de coordonnées de colonne et rangée de l'élément ou des éléments diffusés du chemin; les éléments métalliques de la configuration conductrice 45, incluse dans le chemin particulier, ces éléments métalliques étant supposés avoir une impédance négligeable montrés entre parenthèses dans des buts de clarté; et pour chaque chemin les valeurs d'impédance indivudelles des éléments diffusés et de ces éléments métalliques que l'on a supposé avoir des valeurs d'impédance en accord avec les valeurs choisies pour l'exemple donné. TABLEAU I Chemin Terminus Eléments Coordonnées Eléments Résistance d'entrée diffusés des métalliques éléments ohms Bascule 6: TC P2 2QCS1J C1, R2 (58,761 975 P2 + 25 1000 TA 0-T5C49) 29(SO) Cl, R3 (59,77) 1000 TB 0-T3(51) 29(S1) C1, R4 . (60,78) 975 19a C1, R21 + 25 1000 Bascule T2: TB P2 29(S3) C1, R6 (61,79,80, 875 19b C2, R6 81, 82,76) 50 19b C2, R2 50 P2 + 25 1000 TC P3 29(S2) C1, R7 (62,83,84, 925 6930682 14 2020369 TABLEAU I (suite) TA Bascule T1: TC 0-T1(48) TA 0-T2(47) P4 TB 0-T4(50) Bascule T5: TB TC 0-T2(47) Q-TB(4B) TA P4 Bascule T4: TC P2 Sb 29(S1) 19a 29(S1) 19a 29(S3) 19b 19c 29(S3) 19b 19b 19a 29(S1) 19a 29(S4) 19b 19c 19c 19b 19a 29(S3) 19b 19c 29(S3) C2, R7 C1, R8 C1, R9 C1, RIO C1, R5 C1, R11 C2, R11 C3, R11 C1, R12 C2, R12 C2, R17 C1, R17 C1, R14 C1, R5 C1. R15 C2, R15 C3, R15 C3, R1 C2, R1 C1, R1 C1, R16 C2, R16 C3. R16 C1. R18 85) P3 (63,86) (64,87,88) (65,89,90, 91,92) P4 (66,93, 94,95) (67,96,8î}) (68,97, 98,99, 100,101) (69,102, 103,92) P4 (70,104, 50 » 25 1000 975 25 1000 975 + 25 1000 875 50 50 » 25 1000 875 50 50 + 25 1000 975 » 25 1000 725 50 50 50 50 + 25 1000 875 50 50 + 25 1000 875 6930682 15 2020369 TABLEAU I Csuite 2) 19b C2, R18 81,82,76 50 | 19b C2. R2 50 î P2 + 25 S 1000 ; TA 0-T3I51) 29(S1) C1. R19 (71,105,78) 975 | 19a C1, R21 + 25 | 1000 | TB P37 25' sous-région (72,72a) 975 | 14a P37 + 25 J 1000 i Bascule T3 : TA 0-T2C47) 29 (SU C1, R22 (73,88) 975 ! C1. R5 + 25 | 1000 î TC 0-T4(50) 29(S0) C1, R23 (74,106) 1000 î TB P3 29(S1) C1, R24 (75,85) 975 j P3 + 25 1000 ! Dans le tableau I, les sorties des diverses bascules ont pour référence Q-T suivie par le numéro du circuit particulier de la bascule. Exprimé entre parenthèse à côté de ces désignations 0-T1, etc.. se trouve le numéro de référence de l'élément métallique considéré de la configuration 45 qui forme le terminus 5 du chemin. Montré à côté de chacun des éléments 29 se trouve l'espacement utilisé entre les deux conducteurs métalliques qui sont connectés à la région particulière 29. Les écartements ont pour référence SO, S1, S2, S3, et S4 comme on le montre dans la figure 10, et ils représentent une partie prédéterminée d'une longueur L''' des régions P 29. On doit comprendre que l'échelle relative 10 des écartements SO, S1, etc.. n'est pas respecté volontairement dans la figure 10 dans des buts de clarté. Les régions diffusées comprenant l'écartement SO permet l'inclusion de la valeur entière de l'impédance de la région 29 dans le chemin d'impédance d'entrée du transistor auquel il est relié. Les régions diffusées comprenant l'écartement S1 permettent l'inclusion d'une plus petite par-15 tle de la valeur d'impédance dans le chemin d'entrée et pour lequel dans l'exemple donné cette partie est équivalente à 975 ohms. Les valeurs d'impédance de cette partie des régions diffusées 29 ayant les écartements SO - S4 pour l'exemple que l'on décrit sont montrées dans le tableau II ci-dessous. 6930682 16 2020369 TABLEAU II Ecart «tient Résistance (ohms) 1000 SO S1 975 925 875 725 S2 S3 S4 10 15 20 25 Ainsi, comme on le montre dans la figure 10, on utilise au moins deux chemins conducteurs d'entrée qui ont des valeurs d'impédance égales et qui sont formées d'éléments diffusés ayant des caractéristiques de résistivité différentes, par exemple, le chemin d'entrée associé au transistor TA de la bascule T6 et le chemin d'entrée conducteur associé au transistor TB de la bascule T2. Plus particulièrement, comme on le montre dans le tableau I, le chemin d'entrée du transistor TA de la bascule T6 ne comprend qu'une seule région diffusée 29 ayant la résistivité mentionnée ci-dessus de 150 ohms par carré. D'autre part, le chemin d'entrée du transistor TB de la bascule T2 comprend une partie de la région 29 et deux des régions diffusées 19b, ces deux dernières régions ayant une caractéristique de résistivité inférieure et égale à 5 ohms par carré. Similairement, comme on le montre dans la figure 10 on utilise deux chemins conducteurs qui ont au moins deux configurations en coupe différentes, telle que, par exemple, le chemin de polarisation associé au transistor de la bascule T6 et le chemin dB polarisation associé au transistor de la bascule T2. Dans ce dernier exemple, la région 25 du trajet conducteur de polarisation de la bascule T6 comprend une partie avec une largeur Wy supérieure à la largeur de la région 25 associée au trajet de polarisation de la bascule T2. Dans les cas où la valeur d'impédance d'un conducteur métallique ou des conducteurs contenus dans un chemin particulier est importante, alors l'écartement de la paire de conducteurs métalliques associés avec les régions diffusées 25, 25' ou 29 contenues dans le chemin particulier peuvent être de plus choisies judicieusement pour compenser la valeur d'impédance du ou des conducteurs. Plus spécifiquement, l'écartement pour les régions diffusées particulières 25, 25', ou 29 durant l'opération de décapage déjà décrite du masque 15a, c.f. figure 7B, est choisi de telle sorte que les valeurs d'impédance de la région diffusée 25, 25', ou 29 et de la région diffusée ou des régions 19a-19g, s'il s'en trouve, et des bornes, par exemple les bornes P1-P38 ou PLS, s'il s'en trouve, et du conducteur métallique ou des conducteurs qui sont contenus dans le chemin fournissent collectivement la valeur d'impédance décrite, par exemple 1000 ohms. 6930682 17 2020369 On doit comprendre que dans la fabrication du dispositif de circuit imprimé du type décrit dans les figures 1-10, l'emplacement des diverses régions actives et passivesdlffusée dans le bloc du substrat 10 sont standardisées, ainsi, seul le caractère de la configuration de métallisation 45 varie selon le circuit par-5 ticuller formé dans le substrat et que l'on désire obtenir. En conséquence, les masques de décapage utilisés pour les diverses opérations de diffusion déjà décrites sont standardisés et il est nécessaire d'utiliser un seul masque différent de décapage pour contact et métallisation pour une fonction de circuit, une configuration et/ou configuration d'interconnexion différentes. 10 On doit aussi comprendre en outre qu'il n'est pas nécessaire d'utiliser, canne montré dans les figures 6A-6B ou 10, tous les éléments actifs ou passifs fornés dans le substrat 10, et/et ou que les sous circuits particuliers I-VI peuvent être en outre interconnectés par d'autres circuits logiques utilisant les éléments actifs et/ou passifs non utilisés. 15 Comme on le montre dans la figure 10, les régions diffusées individuelles, 29, sont isolées des autres régions diffusées 19a-19g par le matériau de la sous région N 14c. Dans les cas où l'interconnexion entre une région diffusée 29 ou l'une de ses parties et l'une des régions 19a-19g doit être réalisée, on utilise un conducteur métallique de la configuration 45 tel que le conduc-20 teur métallique 83, c.f. figure 6A ou figure 10. Cependant, comme on le montre dans la réalisation de la figure 11 et avec plus de détails dans la figure 12, les régions diffusées 29' et 19' peuvent être formées de telle sorte qu'elles se recouvrent comme on le montre par la zône hachurée 107. On peut calculer algébriquement les impédances d'entrée combinées des deux régions 29', 19*. 25 8n montre sur la figure 13, une autre réalisation du dispositif d'inter connexion diffusé de la présente invention où chacune des régions diffusées 19a, 19b, 19c a la même résistivité ou résistance par carré RSQ désignée par la constante K1. On forme les régions 19A-19C simultanément dans la région 14c" du substrat semiconducteur 10", montré partiellement, et elles ont des dimen-30 sions de profondeur uniformes mais ont des dimensions de largeur différentes W1, W2, W3 et des dimensions de longueur différentes L1, L2, L3. Les dimensions de largeur et de longueur des régions 19A-19C sont choisies judicieusement, de telle sorte que chaque région ait "la même valeur d'impédance. Autrement, comme la réalisation de la figure 14 le montre, on utilise deux 35 régions diffusées 29A et 29B. On forme les régions 29A et 29B simultanément dans la région 14C"' du substrat semiconducteur 10"', montré partiellement, et elles ont des dimensions de structure et de section, uniformes, la dimension de largeur W ayant pour référence la constante K.2. La région 29A comprend une résistivité élevée ou résistance par carré élevée et égale à RSQi.une longueur 40 11. La région 29B a une résistivité ou résistance par carré RSCJo inférieure à 6930682 18 2020369 RSQi et une longueur 12 qui est supérieure à la longueur 11. Les résistivités des régions 29A et 29B et leurs longueurs respectives 11, 12 sont choisies judicieusement de telle sorte que chacune des régions 29A et 29B ait des valeurs d'impédance égales. 5 Dans la réalisation montrée dans les figures 15-16, on forme une région de basse résistivité 19A' et une région 29A' de résistivité plus élevée dans la région 140 du substrat semiconducteur 10A, montré partiellement. Chacune des régions 19A* et 29A' ont des dimensions différentes de largeur et de profondeur aussi bien que des résistivités différentes. Si on le désire, les dimensions de 10 largeur et de profondeur des régions 19A* et 29A* peuvent être choisies judicieusement de telle sorte qu'en considération de leurs dimensions données de longueur et résistivité respectives les valeurs d'impédance des régions 19A' et 29* soient égales l'une à l'autre. La réalisation des figures 17-18 est similaire à celle de la réalisation 15 de la figure 15 sauf que les régions 19A" et 29A" sont formées de telle sorte qu'elles se recouvrent comme montré par la zône hachurée 107' au lieu du conducteur métallique 1QB qui interconnecte les régions 19A et 29A* de la figure 15. D'après un autre aspect de la présente invention, on utilise une grille 20 d'interconnexion qui utilise les régions diffusées déjà mentionnées, par exemple, les régions 25, 29, 19A-19G de la figure 10, comme un premier niveau et les éléments conducteurs, par exemple les conducteurs 25a, 25b, 46-106 de la configuration de métallisation, par exemple la configuration 45, comme autre niveau. Dans la réalisation préférée des régions présélectionnées de ces rê-25 gions diffusées agissent comme éléments d'impédance passifs des chemins conducteurs d'égale impédance, par exemple, les chemins de polarisation ou d'entrée, comme le cas peut se produire, des éléments diffusés actifs, c'est-à-dire les transistors TA, TB, TC. Ces régions diffusées jouent aussi le rôle de passage inférieur pour les conducteurs de la configuration 45. Dans la réali-30 sation préférée, les éléments diffusés sont en général disposés dans une direction horizontale en plusieurs rangées parallèles, telles que les rangées déjà mentionnées R1-R96, par exemple. De plus, les bornes d'entrée-sortie telles que les pattes P1-P38 aussi bien que les bornes de mise à la masse et terminaux sont localisées sur les bords du substrat 10, comme déjà mentionné. Ainsi, les 35 interconnexions obtenues par la configuration de métallisation 45 et les régions diffusées, par exemple, les régions 19A-19G, 20, 25 sont obtenues vers l'intérieur à partir des bords du substrat 10 et les éléments métalliques les plus longs, c'est-à-dire les conducteurs 81 ou 92, par exemple, de la configuration 45 passent au-dessus des éléments diffusés dans une direction verti-40 cale afin d'obtenir une grille d'interconnexion ayant une configuration rec 6930682 19 2020369 tangulaire. On doit comprendra que dans la figure 10, quelques uns des éléments conducteurs horizontaux ou quelques unes des parties horizontales des éléments conducteurs de la configuration 45 sont montrés comme se trouvant entre des 5 rangées adjacentes d'éléments d'impédance diffusés principalement dans des buts de clarté afin d= montrer les parties inutilisées des régions 29 et/ou régions diffusées non utilisées 19A, etc..Ic.f. la partie d'extrémité droite horizontale du conducteur 58 en rapport avec la région 29, colonne C1, rangée R2 dans la figure 10, par exemple]. Cependant, on doit comprendre qu'en 10 pratique ces éléments conducteurs horizontaux, ou parties, se trouvent en alignement au-dessus de la partie non utilisée particulière de la région diffusée comme on l'indique en général dans les figures 6A-6B et comme montré avec plus de détails dans les figures 7', 7B. Ainsi, les régions diffusées, telles que la région 29 par exemple, agissent aussi comme passage inférieur 15 diffusé pour quelques uns des éléments conducteurs horizontaux de la configuration 45. On doit comprendre que bien que l'invention a été décrite avec un type d'élé-. ment actif particulier diffusé, c'est-à-dire un transistor bipolaire NPN, et/ou un circuit logique particulier, c'est-à-dire un circuit bascule, l'in-20 ventlon peut être utilisée avec des circuits intégrés ayant d'autres types de dispositifs actifs, par exemple, les diodes, et/ou des parties conductrices, par exemple des transistors PNP, et/ou des circuits logiques ayant d'autres fonctions, telles que des portes de circuit et ou les similaires. De plus, on doit en outre comprendre que bien que le dispositif d'impédance 25 diffusée de l'invention ait été décrit avec des configurations particulières en coupe et/ou des configuration longitudinales comprenant des configurations symétriques aussi bien qu'asymétriques, d'autres puissent être employées, et que l'on peut utiliser trois ou plus résistivités différentes. Bien que l'on ait décrit dans ce qui précède et représenté sur 30 les caractéristiques principales de l'invention appliquées à des réalisations préférés de celle-ci, il est évident que l'homme de y apporter toutes modifications de forme et de détail qu'il juge pour autant sortir du cadre de ladite invention. les dessins modes de l'art peut utiles, sans 6930682 20 2020369 REVENDICATIONS 1.- Dispositif d'impédancs d'interconnexion du genre comprenant un substrat semiconducteur ayant au moins une première région d'un type de conductivité déterminé, caractérisé en ce qu'il comprend: - au moins un premier et un second chemin conducteur ayant des valeurs d'im- 5 pédances égales, ledit premier chemin ayant au moins une seconde région du type de conductivité opposée, diffusée dans la première région, ledit second chemin ayant au moins une troisième région du type de conductivité opposée, diffusée dans la première région, ladite seconde région ayant une première caractéristique de résistivité déterminée et, une seconde caractéristique de 10 section et de structure déterminée, ladite troisième région ayant une troisième caractéristique de résistivité déterminée et une quatrième caractéristique de section et de structure déterminée, et au moins une desdites première et seconde caractéristiques de la seconde région étant différents de la troisième ou quatrième caractéristique correspondante de la troisième région. 15 2. Dispositif de circuit intégré du genre comprenant: - un substrat semiconducteur ayant uns première région d'un type de conductivité déterminé, - plusieurs éléments de circuits actifs diffusés dans le substrat, 28 - chacun des éléments actifs ayant des électrodes d'entrée et de sortie qui lui sont couplées, \ - plusieurs bornes d'entrée et de sortie disposées sur ledit substrat> - plusieurs chemins conducteurs qui interconnectent un nombre prédéterminé d'une part de bornes d'entrée et de sortie et d'autre part, d'électrodes 25 d'entrée et de sortie d'un nombre prédéterminé d'éléments de circuit et ce, d'une manière prédéterminée* Le dispositif de circuit intégré étant caractérisé en ce qu'il comprend: - au moins un premier et un second chemin conducteur ayant des valeurs d'impédance égales, le premier chemin ayant au moins une seconde région du type 30 de conductivité opposée diffusée dans ladite première région, le second chemin ayant au moins une troisème région du type de conductivité opposé et diffusée dans la première région, la seconde région ayant une première caractéristique de résistivité déterminée et une seconde caractéristique de section et de structure déterminée, la troisième région ayant une troisième caractéristique 35 de résistivlté prédéterminée et une quatrième caractéristique de section et de structure déterminée, et au moins 1'une desdites première et seconde caractéristiques de la seconde région étant différente de la troisième ou qua 6930682 21 2020369 trième caractéristique correspondante de la troisième région. 3.- Dispositif selon l'une quelconque des revendications 1 ou 2, dans lequel au moins un des premier et second chemins conducteurs comporte en outre au moins une quatrième région du type de conductivité opposé et diffusée dans la première 5 région, ladite quatrième région ayant une cinquième caractéristique de résistivité déterminée et une sixième caractéristique de section et de structure déterminée, et au moins une des cinquième et sixième caractéristiques de la qua-trième région étant différente de la caractéristique correspondante pour au moins une des seconde et troisième, région du chemin conducteur qui lui est associé. 1Q 4.- Dispositif selon l'une quelconque des revendications 1 ou 2 dans lequel à chacune des caractéristiques de section et de structure est associée une dimension de profonde^* et une dimension de largeur,.et dans lequel au moins la dimension de largeur de la seconde caractéristique de section et de structure de la seconde région est différente de la dimension de largeur de la quatrième 15 caractéristique de section et de structure de la troisième région. » 5.- Dispositif selon l'une quelconque des revendications 1 ou 2 dans lequel la première région comprend au rribins deux première et seconde sous régions, et au moins une desdites secondes régions diffusées est localisée dans la première 2Q sous région, et au moins l'une des troisièmes régions diffusée est située dans ladite seconde sous région. 6.- Circuit intégré monolithique caractérise.en..ce- qu'il comprend : - un substrat semiconducteur ayant au moins une face plane. - plusieurs transistors,' chacun de ces transistors ayant des régions d'entrée 25 de sortie et d'électrodes communes diffusées, formées dans le substrat à partir de ladite face, - plusieurs bornes d'entrée et de sortie et des bornes d'alimentation de terre et de polarisation situées autour et isolées dé:ladite"face. - plusieurs chemins conducteurs de polarisation, chacun de ces chemins conduc-3q teurs couplant la région de sortie d'un transistor présélectionné à une borne d'alimentation. - plusieurs chemins de signaux d'entrée, chacun de ces êftsftîns ayant la mfime valeur d'impédance, un certain nombre prédéterminé de ces chemins couplant la région d'entrée d'un transistor présélectionné à une région de sortie 35 respective d'un autre transistor, et un nombre prédéterminé de ces chemins couplant la région d'entrée d'un transistor présélectionné à certaines bornes d'entrée et de sortie présélectionnées. 6930682 22 2020369 - un conducteur métallique positionné sur ladite face ayant des éléments de conduction métalliques pour coupler les régions communes des transistors aux autres bornes d'alimentation, - plusieurs premières régions résistantes, diffusées et de haute résistivité, 5 formées dans ledit substrat à partir de ladite face, - plusieurs secondes régions résistantes, diffusées, de haute résistivité et formées dans le substrat à partir de ladite face, - plusieurs troisièmes régions résistantes, diffusées, de faible résistivité et formées dans le substrat à partir de la dite face, 10 - chacun desdits chemins conducteurs de polarisation comprenant line des premières régions de haute réistivité, chacun desdits 15 conducteur métallique ayant en outre plusieurs éléments de conduction métalliques compris dans les chemins de signaux d'entrée et dans les chemins conducteurs de polarisation, les éléments de conduction métalliques ' des chemins conducteurs de polarisation étant connectés aux premières régions, de telle manière qu'ils couplent les régions de sortie des transistors à l'une des 20 bornes d'alimentation^ et les éléments de conduction métalliques des chemins de signaux d'entrée étant connectés aux secondes régions et aux troisièmes régions pour coupler les régions d'entrée de certains transistors et les régions de sortie des autres transistors aux bornes d'entrée et- de sortie présélectionnées, 25 - un dispositif pour isoler de ladite face chacun des éléments de conduction pour toutes les parties de ces éléments de conduction qui ne sont pas en contact avec une région diffusée du substrat. 7.- Circuit intégré monolithique selon la revendication G dans lequel les régions d'entrée, de sortie, et communes de chacun des transistors sont res- 30 pectivement, la base, le collecteur et l'émetteur, pour chacun de ces transistors. 8.- Circuit intégré monolithique selon la revendication 6 dans lequel les transistors sont du type bipolaire. 35 9.- Circuit intégré monolithique selon la revendication 6 dans lequel au moins les seconde et troisième régions sont disposées parallèlement à un premier système de coordonnées présélectionné, et au moins certains des éléments de conduction métalliques sont disposés parallèlement à un deuxième système de 6930682 23 2020369 coordonnées présélectionné, les seconde et troisième régions fournissant des passages inférieurs pour les éléments de conduction métalliques présélectionnés. 10.- Grille d'interconnexion ayant un système de coordonnées prédéterminé, ladite grille étant caractérisé en ce qu'elle comprend: 5 - un substrat semiconducteur ayant au moins une face plane, - plusieurs régions diffusées formées dans le substrat à partir de ladite face, ces régions diffusées étant disposées parallèlement à un premier axe de coordonnées dudit système de coordonnées, 10 - plusieurs conducteurs métalliques positionnés sur ladite face, certains de ces conducteurs métalliques étant disposés parallèlement à un deuxième axe de coordonnées dudit système de coordonnées, - les conducteurs métalliques étant connectés aux régions diffusées pour fournir plusieurs chemins conducteurs d'interconnexion, chacun de ces chemins 15 ayant au moins une des régions diffusées et chacune de ces régions fournissant une partie prédéterminée de l'impédance dudit chemin, - et un dispositif pour isoler les parties des conducteurs qui ne sont pas en contact avec les régions diffusées, les régions diffusées fournissant en outre dBs passages inférieurs pour certains conducteurs métalliques prédéter- 20 minés. 11.- Grille d'interconnexion selon la revendication 10, dans laquelle les chemins d'interconnexion ont des valeurs d'impédance égales. 12.- Dispositif selon l'une quelconque des revendication 9 ou 10 dans lequel le système de coordonnées est du type orthogonal. 25 13.- Procédé de fabrication de plusieurs chemins conducteurs d'impédance égale caractérisé en ce qu'il comprend: - la formation d'un substrat semiconducteur ayant une surface plane, - la formation d'une couche épitaxiale d'un type de conductivité donné sur ladite surface, ladite couche ayant sa face externe plane, 30 - la formation de plusieurs régions d'impédance, du type de conductivité opposé, et diffusées dans ledit substrat et ce, à partir de ladite face, - la formation de plusieurs conducteurs métalliques sur ladite face et en contact avec lesdites régions diffusées, chacun des chemins conducteurs d'égale impédance comprenant au moins un de ces dits conducteurs et une de ces 35 dites régions diffusées, - et l'isolation de ladite face et des parties de conducteur métallique qui 6930682 24 2020369 ne sont pas en contact avec les réglons diffusées, au moins certaines des régions diffusées fournissant un passage inférieur diffusé pour certains des conducteurs métalliques. 14.- Procédé de fabrication selon la revendication 13, dans lequel les régions 5 d'impédance diffusées sont disposées dans le substrat parallèlement à un premier axe de coordonnées d'un système de coordonnées présélectionné, et au moins certains des conducteurs métalliques sont disposés parallèlement à un deuxième axe de coordonnées du système de coordonnées présélectionnées. 15.- Procédé de fabrication de circuit Intégré monolithique ayant des éléments 1Q de circuit à résistance et à transistor diffusés, ledit procédé étant caractérisé en ce que: - on prend un substrat semiconducteur ayant une surface plane d'un premier type de conductivité donné, - on forme une première couche d'oxyde sur ladite surface, 15 - on masque sélectivement certaines parties de la première couche d'oxyde et on enlève les parties non masquées de cette couche d'oxyde, - on diffuse dans le substrat, à partir de ladite surface, et à travers chacune des parties non masquées de la première couche d'oxyde, une première région d'un type de conductivité opposé, chacune desdites premières régions 20 diffusées définissant une sous région de collecteur pour au moins un des éléments à transistor, - on enlève la première couche d'oxyde du substrat, - on forme sur ladite surface une couche épitaxiale ayant une face externe, - on forme sur cette face une seconde couche d'oxyde, 25 - on masque sélectivement certaines parties de la seconde couche d'oxyde et on enlève les parties non masquées de cette seconde couche d'oxyde, - on diffuse dans le substrat, à partir de ladite face, et à travers chacune des parties non masquées de la seconde couche d'oxyde, une seconde région du premier type de conductivité donné, de façon à ce que la couche épitaxiale 30 forme des sous régions isolées du type de conductivité opposé, au moins certaines des sous régions isolées étant chacune disposées au-dessus d'une seule des régions du substrat définissant les dites sous régions de collecteur, et les autres sous régions isolées étant disposées au-dessus des régions du substrat ne définissant pas les sous régions de collecteur, 35 - on forme sur ladite face une troisième couche d'oxyde, - on masque sélectivement certaines parties de la troisième couche d'oxyde et on enlève les parties non masquées de cette couche d'oxyde, - on diffuse à partir de ladite face, dans la couche épitaxiale, et à tra 6930682 25 2020369 vers chacune des parties non masquées de la troisième couche d'oxyde, une quatrième région du premier type de conductivité donné, chacune des quatrième régions ayant des caractéristiques de résistivité, de section et de structure prédéterminées, lesdites quatrièmes régions étant diffusées exclusivement dans 5 au moins une desdites autres sous-régions isolées et définissant certains éléments de résistance, - on forme sur ladite face une quatrième couche d'oxyde, - on masque sélectivement certaines parties de cette quatrième couche d'oxyde et on enlève les parties non masquées de cette quatrième couche d'oxyde, 10 - on diffuse à partir de ladite face, dans la couche épitaxiale, à travers chacune des parties non masquées de la quatrième couche d'oxyde, au moins une cinquième région du premier type de conductivité donné, chacune desdites cinquièmes régions ayant des caractéristiques de résistivité de section et de structure prédéterminées, au moins une des cinquièmes régions étant diffusée 15 dans au moins une des sous réglons isolées disposées au-dessus des sous-régions de collecteur de manière à définir une région de base pour au moins un des éléments à transistor, chacune des cinquièmes régions formées dans les autres sous-régions isolées définissant d'autres éléments à résistances, - on forme sur ladite face une cinquième couche d'oxyde, 20 ~ on masqu8 sélectivement certaines parties de la cinquième couche d'oxyde et on enlève les parties non masquées de cette cinquième couche d'oxyde, - on diffuse à partir de ladite face, dans les sous régions isolées disposées au-dessus des sous régions de collecteur, à travers chacune des parties non masquées de la cinquième couche d'oxyde, au moins une sixième et septième ré- 25 glons du second type de conductivité opposé, chacune des sixièmes régions étant en outre diffusées dans une des cinquièmes régions, chacune des sixièmes régions définissant une région d'émetteur pour au moins un des éléments à transistors, et chacune des septième réglons définissant, une région de contact de collecteur pour au moins un des éléments à transistor, 30 - on forme sur ladite face une sixième couche d'oxyde, - on masque sélectivement certaines parties de la sixième couche d'oxyde et on enlève les parties non masquées de la sixième couche d'oxyde pour exposer d'une part les parties prédéterminées de base d'émetteur et des contacts de collecteur et d'autre part, les régions diffusées définissant ainsi les élé- 35 ments à transistor et à résistance. - et on fournit une configuration de métallisation ayant plusieurs éléments conducteurs, certaines parties prédéterminées de ces éléments étant en contact avec les parties exposées des régions de collecteur, d'émetteur et de base présélectionnées et des régions à résistances diffusées des éléments à résistance 40 et à transistor, les autres parties des conducteurs métalliques étant isolées 6930682 26 2020369 de ladite face par la sixième couche d'oxyde. 16.- Procédé de fabrication de circuit intégré monolithique selon la revendication 15 dans lequel ladite configuration dB métallisation conductrice et les éléments à résistance diffusée définissent au moins deux chemins conducteurs 5 d'impédance égale. 17.- Procédé ds fabrication de circuits intégrés monolithiques SBlon la revendication 15 dans lequel au moins certains des éléments à résistance diffusée sont disposés parallèlement à un premier axe de coordonnées d'un système de coordonnées présélectionné et au moins certains des éléments conducteurs 10 métalliques sont disposés parallèlement à un deuxième axe du système de coordonnées présélectionné. 18.- Procédé de fabrication selon l'une quelconque des revencications 14 et 17 dans lequel ledit système de coordonnées présélectionné est du type orthogonal.