2Î0517* De nombreux efforts ont été entrepris, pour la production., sur un substrat semiconducteur monolithique commun, de paires de transistors complémentaires possédant des caractéristiques appariées. En général, du fait de la mobilité inférieure des trous par rapport à celle des électrons; dans l'art antérieur les caractéristiques des transistors pnp obtenues ont été quelque peu inférieures à celles des transistors npn. Bien que l'on dispose de techniques pour ajuster les profils d'impureté dans les régions émetteur, base et collecteur respectivement des transistors afin d'obtenir un fonctionnement désiré, ces techniques doivent être utilisées en combinaison correcte, pour éviter un impact indésirable d'un transistor sur l'autre lorsque l'on désire produire une paire de transistors complémentaire appariée sur le même substrat semiconducteur monolithique. De plus, il est important que le procédé par lequel la paire de transistors complémentaire est produite soit compatible au maximum avec la technologie existante, sans compromettre les caractéristiques de fonctionnement désirables des transistors npn et pnp réalisés indépendamment ni augmenter le nombre des étapes des procédés de diffusion avec les coûts supérieurs y afférants. La présente invention concerne un procédé pour la fabrication de transistors pnp à fonctionnement amélioré et npn à performance élevée, appariés sur le même substrat semiconducteur monolithique. On dépose une couche épitaxiale d'un premier type de conductivité sur un substrat du type de conductivité opposé. Les parois d'isolement et un subcollecteur sont formés dans la région couche épitaxiale dans laquelle le transistor npn doit être produit en même tempq qu'une région isolée est produite pour le transistor pnp. La concentration d'impûretés de la couche épitaxiale originale est utilisée comme région collecteur du transistor non mais ne fait pas partie du transistor npn en soit. Après la diffusion de la région base dans le transistor npn, un oxyde dopé de type n (de préférence un oxyde dopé à l'arsenic] est disposé sur les zones émetteur du transistor npn, et base du transistor pnp, désirées. La structure est alors soumise à un traitement thermique de diffusion durant lequel l'impureté est entraînée simultanément dans la région émetteur du transistor npn et dans la région base du transistor pnp. L'oxyde dopé est retiré de la région base du transistor pnn et on le laisse sur la région émetteur du transistor npn. Une seconde étape de diffusion d'étalement entraîne la redistribution de l'impureté dans la région base du transistor pnp Cce par quoi la concentration d'impureté de surface est abaissée et le gradient d'impureté à la jonction collecteur base augmenté] alors que la concentration totale d'impureté émetteur du transistor npn est augmentée. On utilise des étapes de diffusion et de masquage conventionnelles pour former l'émetteur du transistor pnp ainsi que de métallisation pour former 71 26002 2 2105174 les contacts nécessaires et terminer les dispositifs. Un fait important de la présente invention est que le dopage émetteur du transistor npn est renforcé jusqu'à une concentration élevée désirée sans nécessiter le positionnement d'un masque de diffusion supplémentaire. La 5 bonne complémentarité entre l'arsenic et le réseau cristallin du silicium facilite la diffusion d'une concentration relativement élevée d'arsenic qui est nécessaire à la fois pour une concentration d'impureté totale élevée dans la région base du transistor pnp et dans la région émetteur du transistor npn. Ainsi, on produit un transistor pnp possédant des caractéristiques de 10 performances améliorées, s'accordant avec celles d'un transistor npn à performances élevées utilisant une technologie de traitement établie et disponible. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. 15 Les figures 1 à_B représentent des vues en coupe simplifiées d'une paire de transistors complémentaires lors.des étapes successives du procédé de fabrication de la présente invention; La figure 7 représente le tracé d'un profil d'impureté caractéristique du transistor npn de la figure 6 et 20 La figure 8 représente le tracé de profil d'impureté caractéristique du transistor pnp de la figure 6. Les figures 1 à B seront décrites en rapport abec les valeurs paramétriques du procédé type dont les tracés de profils d'impuretés caractéristiques » des figures 7 et 8 sont représentatifs. On se réfère à la figure 1, on utilise 25 un substrat P 1 possédant une résistivité comprise dans le domaine de 10 à 20 ohms-cm. On oxyde le substrat 1 pour produire une épaisseur de 5000 A d'oxyde de silicium [non représenté) qui est ensuite masqué pour fournir des fenêtres pour les diffusions P 4 et 5. Les diffusions P peuvent être effectuées, par exemple, à l'aide d'un procédé de diffusion de bore en capsule 30 à 1000°C durant 120 minutes et donnent une concentration de surface de bore 20 3 de CQ= 2 x 10 atomes par cm , une résistance de feuille de 12,7 fl/D et une profondeur de jonction initiale de 1,1 microns. La diffusion de bore est suivie par un second cycle de masquage d'oxydation comprenant, par exemple, une séquence oxygène-vapeur-oxygène sec de 5 minutes-60 minutes-5 minutes, 35 respectivement, à 970°C. Après cette étape d'oxydation, la résistance de feuille de la diffusion de bore dans les zones 4 et 5 est augmentée jusqu'à 25,5 ohms/ u, la profondeur de jonction est diminuée jusqu'à 1,035 microns 19 3 et la concentration de surface est réduite jusqu'à 4,84 x 10 at/cm . On obtient la croissance approximative de 4800 A de dioxyde de silicium sur 40 le substrat 1 dans les conditions que l'on vient de donner. 71 26002 3 2105174 On ouvre les fenêtres de diffusion dans la couche d'oxyde de 4800 A [non représentée) pour les diffusions i\l+ 2 et 3. La diffusion 2 sert de sous collecteur pour le transistor npn qui sera forma plus tard alors que la diffusion 3 sert à isoler la région collecteur du transistor pnn qui sera produit plus S tard. Les diffusions N+ dans les surfaces 2 et 3 peuvent être réalisées, par exemple, par un procédé de diffusion d'arsenic en caosula à 1050°C durant 20 215 minutes pour produire une concentration de surface de 2,5 x 10 atomes/ 3 cm , une résistance de feuille de 9,83 ohms/.j et une profondeur de jonction initiale de 1 micron. Durant le temps de la diffusion arsenic, les irnoûretés 10 de bore précédemment diffusées se redistribuent dout donner une résistance de feuille de bore de 24,7 ohms/u et augmenter la profondeur de jonction à 2,2 microns. La diffusion de bore dans la région 5 ne réduit que très faiblement la concentration de la diffusion d'arsenic de recouvrement dans la région 6. 15 Le substrat 1 est de nouveau oxydé en utilisant, par exemple», un cycle oxygène-vapeur-oxygène de 5yB0-5 minutes, respectivement, pour créer une marche (non représentée) sur la zone de diffusion arsenic dans un but d'alignement de masque. Les profils de bore et d'arsenic se redistribuent encore durant ce traitement thermique d'oxydation. 20 Les oxydes (non représentés) sont alors retirés et une couche épitaxiale 7 de conductivité de type i\l (figure 2?/^ormée sur le substrat 1 à 1210°C durant 3,6 minutes avec une épaisseur de 2,36 microns et elle possède une résistivité de 0,5 ohm/cm. La couche épitaxiale 7 est alors recouverte ôar une couche d'oxyde (non représentée) provenant d'un traitement d'oxydation 25 à 970°C effectuée avec un cycle oxygène-vaDeur-oxygène de respectivement 5760-5 minutes, pour donner une épaisseur d'oxyde de 4800 A. On ouvre dLes fenêtres de diffusion dans la couche d'oxyde pour former la zone d'isolement 9, la région base 8 du transistor non et la zone de contact collecteur 10 pour le transistor onp. Dans un cas caractéristique, les diffusions P sont 30 effectuées en utilisant du bore à 1000°C durant 30 minutes pour produire 19 3 une concentration d'impureté de surface de 5 x 10 atomes/cm , une résistance de feuille de 112 ohms/U et une orofondeur de jonction initiale de 0,54 micron. La diffusion d'isolement 3 rejoint la région rétrodiffusée 4 pour former les parois d'isolement à travers la couche épitaxiale 7 et elle atteint ainsi le 35 substrat 1. La zone diffusée P 5 de la figure 1 poursuit sa rétrodiffusion dans la couche épitaxiale 7 durant les traitements thermiques d'oxydation décrits ci-dessus pour former la région collecteur 11 pour le transistor pnp et traverse complètement la couche épitaxiale 7 jusqu'à sa surface supérieure. La diffusion relativement lente de l'arsenic disnosé originellement 40 dans les régions 2 et 3 de la figure 1 fait qu'il conserve approximativement 71 26002 " 2105174 les mêmes positions dans la figure 2. Selon le procédé de la présente invention, les caractéristiques de fonctionnement du transistor pnp sont améliorées pour valoir celles d'un transistor npn à performance élevée du fait de l'apport d'une quantité maximale 5 d'impureté totale dans la région base du transistor pnp avec un gradient d'impureté relativement élevé dans la partie de la région base contigûe à la jonction base-collecteur. On obtient cela simultanément avec la diffusion émetteur du transistor npn en utilisant une couche d'oxyde dopée à l'arsenic 12 recouvrant la couche de masquage de dioxyde de silicium 13 comme il est 10 représenté dans la figure 3. La couche de dioxyde de silicium 13, dans l'exemple considéré, est obtenue à 970°C en utilisant un cycle oxygène-vapeur d'eau durant 4 minutes chacup pour faire croître environ 433 A d'oxyde thermique suivi par le dépôt d6 4000 A d'oxyde pyrolithique. Les fenêtres de diffusion 14, 15 et 30"'sont 15 ouvertes dans la couche composite de dioxyde de silicium 13 pour former respectivement l'émetteur du transistor npn, la base du transistor pnp et la zone de contact collecteur pour le transistor npn, La couche d'oxyde dopée à l'arsenic 12 est déposée et l'on fait diffuser l'arsenic à une température de 1000°C durant 10 minutes pour obtenir uns concentration de surface de 20 3 20 1,75 x 10 atomes/cm , une résistance de feuille de 115 ohms/D et des profondeurs initiales de jonction émetteur-base de 0,2 micron. La couche d'oxyde dopée à l'arsenic 12 est alors retirée dans la région 16 recouvrant la base du transistor pnD comme on le montre dans la figure 4, La couche d'oxyde de masquage 17 de la figura 5 est formée sur la zone de 25 base du transistor pnD oour les diffusions émetteur ultérieures du transistor pnp. La coucne d'oxyde 17 peut être formée par la croissance de 433 A d'oxyde en utilisant un cycle cxygène-vapeur durant 4 minutes chacun à 970°C puis en déposant uns couche d'oxyde pyrolithique de recouvrement d'environ 4000 A. Durant une étape de diffusion d'impureté ultérieure, les impuretés d'arsenic 30 déjà présentes dans la région base 18 du transistor pnp se redistribuent ce qui abaissa la concentration de surface tout en augmentant le gradient d'impureté à la jonction base-collecteur 19 et durant le même terras l'oxyde dopé à l'arsenic 12 continue à agir comme source d'inoureté émetteur maintenant 20 une concentration de surface d'impureté émetteur d'environ 1,75 x 10 atomes/ 3 - 35 cm . La diffusion d'i~:oûreté ultérieure déjà mentionnée est réalisee dans une atmosorere inerte telle que l'argon ou l'azote à 1000°C durant 600 minutes, Après la redistribution des impuretés de base dans le transistor nnD et après 1= renforcement des impuretés d'émetteur dans le transistor pnp, on obtient les valeurs paramétriques suivantes: 40 Copy 71 26002 5 2105174 Région base pno Arsenic Région émetteur npn - Arsenic Concentration d'impûreté de surface 19 "3 3 x 10 at/cm 7D 3 1,75 x 10 at/cm Résistance de feuille 91 fl/fj • 15,7 J2/0 Profondeur de jonction 0,6 micron 0,8 micron On ouvre alors une fenêtre de diffusion 20 dans la couche d'oxyde 17 pour réaliser l'émetteur du transistor pnp comme on le montre dans la figure 6. L'émetteur 21 est formé par la diffusion de bore durant 12 minutes à 1000°C ■ 20 3 i 10 et l'on obtient une concentration de surface de 3 x 10 atomes/cm , une ; . ' résistance de feuille de 22 ohms/D et une profondeur de jonction de 0,45 micron. Les structures complémentaires de transistors npn et pnp peuvent alors être complétées en utilisant les techniques classiques pour obtenir les contacts de métallisation appropriés. 15 Les valeurs caractéristiques citées dans la réalisation précédente préférée de la présente invention, permettent d'obtenir les profils d'impureté des transistors npn et pnp représentés par les figures 7 et 8, respectivement. Lesdits profils peuvent être modifiés quelque peu pour obtenir d'autres formes désirées par des ajustements convenables des valeurs paramétriques du procédé 20 en modifiant, par exemple, les concentrations d'impuretés de surface, les temps de diffusion et les températures, etc... comme un spécialiste de l'art le comprendra. On remarquera à partir du profil émetteur 22 de la figure 7 et le profil base 23 de la figure 8 que des profils relativement peu profonds et brutaux (gradient élevé) ont été obtenus sous la forme caractértistique 25 de l'utilisation de l'arsenic. Le profil base relativement brutal 23 abouti à une région base relativement mince-pour le transistor pnp (la distance dans la couche épitaxiale entre la jonction émetteur 24 et la jonction collecteur 25) qui compense la mobilité inférieure des porteurs minoritaires traversant la région base. Comme on l'a déjà mentionné, le bon accord de l'arsenic 30 avec le réseau cristallin du silicium augmente la quantité totale d'impureté dans la région base du transistor pno facilitant une réduction de la largeur de base pour une résistance de base donnée. Ces caractéristiques coooènnt ensembles pour améliorer le fonctionnement du transistor Dnn pour reioindre le fonctionnement du transistor non représenté par les profils de diffusion 35 de la figure 7. On voit en outre cela dans la table suivante des valeurs paramétriques des transistors comDlémentaires obtenus à l'aide de la réalisation oréférée décrite de la présente invention. La table est fondée sur des géo^e-tries caractéristiques identiques, c'est-^-dire, des émetteurs de OO h' { 71 26002 6 2105174 2,5 y x 12,7 y avec un écartement de 5,1 y à la fois Dour les transistors npn et pnp: 10 15 20 On doit remarquer que les transistors npn et pnp provenant des valeurs paramétriques zs l'exemple de la réalisation préférée décrite de l'invention sont limités =-= tension de claquage par avalanche. En conséquence, il peut 25 être pratique zs réduire les valeurs de potentiel de perçage indiquées dans la table en altérant les paramètres de diffusion pour produire une largeur de base réduite dans les transistors. Une largeur de base réduite, peut à son tour donner des valeurs supérieures pour f ce qui entraîne une amélioration du fonctionnement des deux transistors. 30 Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, i les caractéristiques essentielles de l'invention appliquées à un mode de réalisation tréféré de celle-ci, il est évident que l'homme de l'art peut y apporter te-tes modifications de forme ou de détail qu'il jupe utiles, sans pour autant sortir du cadre de ladite invention. Profondeur de jonction émetteur (micron) Profondeur de jonction collecteur (micron) Potentiel de perçage Potentiel de claquage, par avalanche du collecteur Résistance de feuille de la bande tn/D) Résistance en forme d'haltères en ohms f_ (at 5 ma, V =0) T en GHZ CB rb Cc (at 5 ma VCQ=0) en picosecondes Capacitance de transistion émetteur (picofaracs/cm2) Capacitance de transition collecteur (picofaracs:cm2) NPN 0,632 1,03 1,32 12 240 2270 1,37 25,6 2,74 x 105 1,17 x 105 PNP 0,365 0,525 68,1 8,4 91 2500" 1,63 21,6 3,6 x 105 1,28 x 10E ( COPY 71 26002 7 2105174 REVENDICATIONS 1.- Procédé pour fabriquer uns paire conolunentaire de transistors sur un matériau semiconducteur monolithique commun, caractérisé en ce qu'il comprend les étaoes suivantes: 5 la réalisation d'une région collecteur pour l'un desdits transistors complémentaires et d'une région collecteur pour l'autre desdits transistors complémentaires dans le même matériau semiconducteur monolithique, lesdites régions collecteur étant isolées électriquement l'une de l'autre, diffusion d'une région base dans ladite région collecteur dudit premier transistor; formation d'une couche de masquage possédant des fenêtres de diffusion' émetteur sur ladite région base d'un transistor et sur ladite région collecteur dudit autre transistor, ... formation d'une couche dooée du même type de conductivité que ladite 15 région collecteur dudit premier transistor recouvrant ladite couche de masquage au moins aux emolacements desdites fenêtres de diffusion, diffusion de l'impureté à partir de ladite couche dopée dans ladite région base dudit premier transistor et dans ladite région collecteur dudit autre transistor pour former l'émetteur dudit premier transistor et la base 20 dudit autre transistor, respectivement, élimination de ladite couche dooée de ladite fenêtre de diffusion de région base dudit autre transistor, poursuite de la diffusion de ladite impureté à partir de ladite ccuche dopée dans ledit émetteur dudit premier transistor, et 25 diffusion d'impureté du même type de conductivité que ledit collecteur dudit autre transistor dans ladite base dudit autre transistor pour former un émetteur. 2.- Procédé selon la revendication 1 caractérisé en ce que ledit premier transistor et ledit autre transistor sont respectivement des transistors 30 npn et pnp. 3.- Procédé défini selon la revendication 1 caractérisé en ce aue ledit matériau semiconducteur est une couche épitaxiale formée sur un suostrat, ladite paire complémentaire de transistors étant fermée dans ladite couche énitaxiale. 4.- Procédé selon la revendication 3 caractérisé en ce que ladite couche 35 éoitaxiale et ledit substrat sont de type de conductivité opppsée, ladite couche épitaxiale étant du même t»oe rie conductivité que ledit collecteur ' Copy ?1 26002 0 2105174 dudit premier transistor. 5.- Procédé selon la revendication 2 caractérisé en ce que ladite couche recouvrant ladite couche de masquage est dopée avec de l'arsenic.