La présente invention concerne un procédé de fabrication d'un dispositif semi-conducteur et, plus particulièrement, un procédé de fabrication d'un dispositif semi-conducteur comportant des éléments semi-conducteurs prédéterminés sur un substrat isolant. Le procédé classique de fabrication d'un dispositif semi-conducteur comportant des éléments semi-conducteurs prédéter- minés sur un substrat isolant ou un dispositif silicium-sur-saphir (qui sera désigné ci-après sous l'appellation dispositif SSS) dans lequel des éléments semi-conducteurs au silicium sont formes sur le substrat de saphir comprend une opération consistant a déposer une couche monocristalline de silicium sur le substrat de saphir, une opération consistant a transformer une région voulue de la couche monocristalline de silicium en une structure amorphe, et une opé- ration consistant à chauffer la couche monocristalline de silicium à structure amorphe jusqu'à 9000 G ou 1000 C et à la faire recristal- liser. Une fois terminées ces opérations, on forme des éléments pré= déterminés ou des transistors MOS (métal-oxyde-semi-conducteur) par exemple sur la couche monocristalline de silicium. Toutefois, la mobilité de trous du dispositif SSS ainsi formé selon le procédé classique n'est pas modifiée, tandis que la mobilité d'électrons est réduite. Le mobilité d'effet de champ ?fe d'un transistor MOS a canal N formé sur le plan (100) du corps de silicium du type P possédant une concentration en accepteurs d'envi- 016 -32 ron 5 x 1016 cm, par exemple, est comprise de 900 cm 2/(Vos) à 1000 cm /(V.s), tandis que celle d'un transistor MOS de canal N formée sur le dispositif SSS comportant une couche monocristalline de silicium dont l'épaisseur est de 0,7 a 1 micron n'est que de 600 cm2/(V.s) environ. Pour expliquer les raisons de cet inconvénient, on peut avancer que le saphir utilisé comme substrat isolant a un coefficient de dilatation thermique deux fois plus grand que celui du silicium et, lorsque le dispositif SSS revient à la température ambiante une fois terminé son processus de croissance, le substrat de saphir se contracte de façon plus importante que la couche de silicium. Ainsi, la couche de silicium est soumise à un effort de compression s'exer- çant en direction de son plan principal lorsque le substrat de sa phir se contracte, ce qui entraîne une contrainte de compres- sion. L'extrémité inférieure de la bande de conduction existant dans la structure des bandes énergétiques du silicium se trouve dans une direction de l'axe principal de l'espace des vecteurs d'onde, c'est- à-dire de l'axe [100], et le plan isoénergétique d'électrons voisins de cette région est un ellipsoïde de révolution ayant la direction de l'axe principal comme axe longitudinal. Ainsi, dans des conditions normales ou en l'absence d'effort de compression, il n'apparaît aucune anisotropie dans la mobilité électronique. Toutefois, lorsqu'une contrainte de compression apparaît du fait de la contraction du substrat de saphir dans le plan principal ou plan XY de la couche de silicium, l'énergie de l'ellipsoîde de révolution dans la direc- tion Kzi c'est-à-dire le plan iscénergêtique, devient plus élevée que celles des plans isoênergétiques dans les directions K. et K x y Ainsi, les électrons de la vallée Kz migrent vers les vallées K et Ky, si bien que la-mobilité électronique dans le plan principal de la couche de silicium dépend de V'accroiseerxent du nombre d'électrons dans les vallées Kx et Ky qui ont une masse comparativement grande et subit donc une réduction. Le but de l'invention est de proposer un procédé 0-' fabrication d'un dispositif semi conducteur (ans lequel des élOments actifs formés sur un substrat isolant ont une mobilité électronique élevée. Le procédé de fabrication d'un dispositif semi-conducteur selon l'invention comprend une première opération consistant à former une couche semi-conductrice monocristalline sur un premier plan cris- tallin d'un substrat isolant présentant un premier taux de dilata- tion thermique, ladite couche semi-conductrice monocristalline ayant un deuxième taux de dilatation thermique et un deuxième plan cris- tallin comme plan principal; une deuxième opération consistant à injecter des ions choisis dans une région choisie de la couche semi- conductrice monocristalline et à transformer celle-ci en une partie amorphe; et une troisième opération consistant à faire recristalliser la partie amorphe formée par la deuxième opération en maintenant la couche semi-conductrice monocristalline et la partie amorphe à une première température tout en maintenant le substrat isolant à une deuxième température inférieurt à la première. Ainsi, la dilatation 2 48312 7 thermique du substrat isolant est supprimée pendant la recristallisa- tion de la couche amorphe, si bien que la couche semi-conductrice monocristalline qui se trouve sur le substrat isolant après retour à la température ambiante peut voir diminuer ou empêcher l'existence d'une contrainte de compression s'exerçant dans une direction de son plan principal et peut présenter une contrainte de traction s'exerçant dans la direction de son plan principal, ce qui permet une très impor- tante augmentation de la mobilité électronique -dans la couche Semi- conductrice monocristalline. La description suivante, conçue a titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexes, parmi lesquels: - les figures LA à lD présentent des vues en coupe simplifiées de quelques-unes des opérations principales d'un premier mode de réalisation de procédé de fabrication de dispositif semi- conducteur selon l'invention; - la figure 2 est un graphe montrant le rendement de rétrodiffusion, ou rétrorêflexion, de l'hélium d'un dispositif semi- conducteur fabriqué selon les opérations présentées sur la figure 1 - la figure 3 est un graphe montrant la relation existant entre la tension de grille et la mobilité d'effet de champ d'un dispositif semiconducteur fabriqué selon les opérations présentées sur la figure 1; - les figures 4A à 4D montrent des vues en coupe simpli- fiées de quelques-unes des principales opérations d'un deuxième mode de réalisation de procédé de fabrication de dispositif semi-conduc- teur selon l'invention; - les figures 5A à 5D montrent les opérations principales qui sont effectuées après celles présentées sur les figures 4A et 4D et après lesquelles un élément de canal X et un élément de canal P sont formés sur le substrat isolant; - les figures 6A à 6D montrent d'autres opérations prin- cipales correspondant à celles présentées sur les figures 5A à 5D; et - les figures 7A à 7D présentent encore d'autres opé- rations principales correspondant & celles présentées sur les figures 5A à 5D. 2 48312 7 Sur les figures lA à 1D, sont présentées des vues en section droite simplifiées d'un semi-conducteur fabriqué selon un premier mode de réalisation du procédé de fabrication de l'inven- tion. Sur la figure LA, un substrat isolant, par exemple un substrat de saphir 10, est poli jusqu'à avoir une épaisseur d'environ 320 /um. On choisit le p lan cristallin *(1012) par exemple comme plan prin- cipal du substrat de saphir 10. On forme sur le plan principal du substrat de saphir 10 une couche monocristalline de silicium 12 ayant une épaisseur de 0,7pm par exemple. On fait croître par épitaxie la couche monocristalline de silicium 12 au moyen d'une thermodécomposition de silane (SiR4) dilué par de l'hydrogène (H2) dans une atmosphère à 9500C par exemple. Ainsi, cette couche mono- cristalline de silicium 12 a le plan principal (100). Comme le montre la figure 1B,;la pastille SSS formée sur la figure LA est maintenue à moins de 200C tandis qu'on implante des ions de silicium (Si + ) 14, par exemple dans toutes les aires de la couche monocristalline de silicium 12. On effectue cette implan- tation d'ions Si -en accélérant successivement son énergie d'implan- tation à 140 keV, 250 keV, 400 keV, 550 keV et 700 keV, et on fixe la dose d'implantation d'ions Si+ pour chaque énergie d'implantation à 1 x 10 5 cm 2 par exemple. En résultat, la structure cristalline de la couche monocristalline de silicium 12 commence à prendre une structure amorphe à partir de sa région de frontière avec le substrat de saphir 10. Et une couche de silicium 16 est modifiée de manière qu'elle présente une structure cristalline amorphe à l'exception d'une partie superficielle monocristalline 17 d'une épaisseur prédéterminée valant 300 A, ou au moins plus grande que A, ce qui forme une partie amorphe 18. Comme cela est montré sur la figure 1C, on place dans un four 24 une pastille SSS 20 formée selon le processus de la figure lB. Un élément 28 est disposé dans la paroi externe 26 du four 24 et de l'azote gazeux (N2) par exemple est envoyé dans le four 24 suivant la direction indiquée par une flèche 30. Une plaque de refroidissement 32 est disposée dans le four24. La plaque de refroidissement 32 est faite en acier inoxydable et loge un tube de refroidissement 34. Le gaz de refroidissement, par exemple de l'hélium gazeux (He), passe dans le tube de refroidissement 34 dans la direction indiquée par des flèches 36, 37 et 38, et l'on peut établir une température voulue en ajustant la concentration en hélium gazeux qui circule. Après avoir lié la pastille SSS 20 à la plaque de refroidissement 32 au moyen d'un métal à bas point de fusion, par exemple de l'indium,40, on fait circuler l'azote gazeux dans le four 24 afin de maintenir l'intérieur du four 24 à une température de 900C par exemple. On refroidit le substrat de saphir 10 de la pastille SSS 20 liée à la plaque de refroidis- sement 32 jusqu'à une température inférieure à 4000C, à savoir 300C par exemple, en faisant encore circuler de l'hélium gazeux dans le tube de refroidissement 34. Pour être encore plus précis, on dira qu'il est nécessaire que, à la température intérieure du four, soit 900C, pendant 30 min par exemple, soit maintenue une région (non représentée) adjacente à l'interface entre la partie amorphe 18 et le substrat de saphir 10, à savoir une région d'inter- face correspondant à une profondeur qui est au moins supérieure à , soit 1 1um, par exemple, à partir de l'interface de la partie amorphe 18 et du substrat de saphir 10. Ceci est dû au fait qu'il faut que la couche monocristalline de silicium 42 et le substrat de saphir 10 aient été antérieurement et de manière très étroite liés l'un à l'autre de façon que la dilatation de la couche monocristal' line de silicium 42 puisse être supprimée par le substrat de saphir 10 au moment o la pastille SSS revient à la température ambiante à la fin du traitement thermique. Il a été montré à l'aide d'essais que la structure amorphe est partiellement maintenue dans la couche monocristalline de silicium 42 même après la fin du processus de la figure 1C lorsque la profondeur de la région d'interface du substrat de saphir 10 est fixée à une valeur plus petite que 100 . Telles sont les raisons pour lesquelles on refroidit l'intérieur de la pastille SSS 20 liée à la plaque de refroidissement 32 jusqu'à 3000C à l'exception de la région d'interface mentionne ci-dessus du subs- trat de saphir 10. En résultat, il y a diminution de la dilatation thermique du substrat de saphir 10 tandis que la partie amorphe 18 de la couche de silicium 16 chauffée à 9000C croît de manière épitaxiale en phase solide en utilisant comme germe initial la 2 48 312 7 partie superficielle monocristalline 17 laissée à la surface de la partie amorphe 18. En d'autres termes, la partie amorphe 18 formée selon le processus de la figure lB disparaît et la couche de sili- cium 16 se transformedans toute sa région atteignant le substrat de saphiren la couche monocristalline de silicium 42 ayant une struc- ture monocristalline. On choisit la température intérieure du four sur la base des considérations suivantes. Il a été découvert à l'aide d'essais que la partie amorphe 18 de la couche de silicium 16 commence à croltre de manière épitaxiale en phase solide à une tem- pérature supérieure à 450C et cristalline de manière satisfaisante en un monocristal jusqu'à atteindre le substrat de saphir 10 pour une température supérieure à 550C dans le processus de la figure IC. Ainsi, on a fixé à 900C la température interne du four 24 pour ce mode de réalisation de l'invention. On peut confirmer la formation de la couche monocristalline de silicium 42 en mesurant la pastille SSS après le traitement ther- mique de la figure 1C au moyen du spectre de rétrodiffusion d'ions d'hélium. La figure 2 est un graphe montrant la relation existant entre le nombre N de canaux et le rendement de diffusion S de la pastille SSS telle qu'elle résulte de la mesure du spectre de rétro- diffusion d'ions d'hélium. Le nombre N de canaux correspond à la pro- fondeur de la couche de silicium. La courbe 50 présente une réparti- tion spectrale aléatoire avant que des ions soient implantés dans la couche monocristalline de silicium 12 de la figure LA, tandis que, pour la courbe 52, c'est-après que des-ions ont été implantés dans la couche de silicium 16 de la figure lB, et, pour la courbe 54, après le traitement thermique du monocristal de silicium 42 de la figure MD. Pour être plus précis, on peut dire que la profondeur de la partie superficielle monocristalline 17'de la couche de sili- cium 16 est fixée à 300 A dans le processus de la figure lB sur la base des considérations suivantes. Lorsqu'on augmente la dose d'implantation d'ions de silicium 14 jusqu'à faire que la profondeur de la partie superficielle soit plus petite que 20 X, la partie amorphe 18 ne cristallise pas en monocristal même si elle est ultérieurement soumise à n'importe quel type de traitement thermique. Il est donc nécessaire, dans-le but d'obtenir la couche monocristal- Une de silicium 42 reformée par croissance à l'état solide, que la dose d'implantation ionique soit établie de manière à laisser une épaisseur d'au moins 20 A pour la partie superficielle monocristal- line 17. Lorsqu'on la mesure, la constante de réseau de la pas- tille SSS ainsi formée, est, en direction de la profondeur de la couche monocristalline de silicium 42 (figure ID), de 5420 A, ce qui est plus petit que celle du silicium massif ordinaire. D'après. une mesure par spectre de Raman, le phonon optique de la couche monocristalline de silicium 42 est de 518 cm, ce qui est plus petit que la valeur 520,4 em correspondant au silicium massif. Sur la base de ces résultats de mesure, il devient évident que l'effort de traction s'exerce sur la couche monocristafine de silicium 42 en direction de son plan principal (100). A la suite des opérations présentées sur les figures lA à lD, on traite la pastille SSS par-la technique de fabrication bien connue consistant à former sur elle un transistor MOS à canal N. La figure 3 est un graphe montrant la variation de la mobilité /ufe en présence d'effet de champ par rapport à la tension de grille VG (en volts) de ce transistor MOS à canal N. La courbe 60 représente la va- riation de /ufe du transistor IOS à canal N formé sur la pastille SSS qui est fabriquée de manière classique, et sa valeur maximale est d'environ 600 cm /(V.s). La valeur marimale de e pour un transistor MOS à canal N formâ sur le substrat de silicium massif ordinaire est d'environ l000 cm /(V.s), comme le montre la courbe 62. Au contraire, la mobilité /ufe du transistor NOS à canal M formé sur la pastille SSS qui est réalisée selon le procédé de fabrication de l'invention présente une valeur maximale de 1200 cm /(V.s), ainsi que le montre la courbe 64, cette valeur étant visiblement plus grande que toutes les autres valeurs mentionnées cidessus, Selon le procédé de fabrication d'un dispositif semi- conducteur de l'invention tel que décrit ci-dessus, on maintient à une température de 3000C inférieure à la température interne du four le substrat de saphir 10 lié à la plaque de refroidissement 32 2 483127 à l'aide d'un métal à bas point de fusion, par exemple de l'indium,40, lorsqu'on chauffe à 900C dans le four 24 la partie amorphe 18 de la couche de silicium 16 de manière à produire la croissance en phase solide. Ainsi, on supprime la dilation thermique du substrat de saphir 10 qui présente un coefficient de dilatation thermique supérieur à celui de la couche de silicium. Lorsqu'on ramène la pastille SSS thermiquement traitée à la température ambiante, le taux de contraction du substrat de saphir 10 devient inférieur à celui de la couche de silicium monocristalline 42 formée sur le substrat de saphir 10. Ainsi, le taux de contraction de la couche monocristalline de silicium 42 est plus grand que celui du subs- trat de saphir 10. Ainsi, lorsque la pastille SSS revient à la tem- pérature ambiante, la couche monocristalline de silicium 42 se contracte vers son plan principal dans une proportion plus grande que le substrat de saphir 10, si bien qu'il est possible d'empêcher ou de limiter l'application à la couche monocristalline de sili- cium 42 d'un effort de compression s'exerçant en direction de son plan principal suivant la contraction du substrat de saphir 10. On peut faire en sorte que la couche monocristalline de silicium 42 ne soit affectée que par un effort de traction correspondant à la dif- férence entre les t au x de contraction de la couche monocristal- line de silicium 42 et du substrat de saphir 10, ce qui empgche qu'une contrainte de compression ne survienne dans la couche mono- cristalline de silicium 42 et aide à l'apparition d'une contrainte de traction dans la couche monocristalline de silicium 42 en corres- pondance avec l'effort de traction. Ainsi, la mobilité électronique de la couche monocristalline de silicium 42 formée sur le substrat de saphir 10 et s'exerçant en direction de son plan principal peut être sensiblement augmentée. De plus, il est possible d'augmenter la 3o vitesse de fonctionnement d'éléments actifs semi-conducteurs ou de transistors MOS réalisés suivant la manière bien connue une fois terminés les processus décrits par le premier mode de réalisation de l'invention. Dans le cas o l'on fabrique des éléments actifs - selon l'invention de manière qu'ils aient une même vitesse de fonc- tionnement que celle d'éléments actifs de dispositifs-semi-conducteurs réalisés suivant la manière classique, on peut-augmenter le degré 2 483 127 auquel les éléments actifs sont intégrés puisque l'aire qu'occupent des éléments actifs de dispositifs semi-conducteurs fabriqués selon l'invention peut être plus petite. On peut modifier librement la mobilité électronique en ajustant la température de refroidissement du substrat de saphir 10 de la pastille SSS 20. Ainsi, on peut fixer à une valeur voulue la mobilité électronique de la couche monocristalline de silicium 42 thermiquement traitée s'exerçant en direction de son plan principal en ajustant la quantité d'hélium gazeux qui circule dans le tuyau de refroidissement 34 ménagé dans la plaque de refroidissement 32: Lorsqu'on désire que l'effort apparaissant dans la couche monocris- talline de silicium 42 ne soit pas transformé de la forme de compres- sion à la forme de traction et également lorsqu'on désire réduire l'intensité de l'effort de compression ou réduire à zéro l'effort de compression à l'état d'absence d'effort, on peut rendre plus petite la différence de température entre la couche de silicium 20 et le substrat de saphir 10 en élevant la température d'entretien de la plaque de refroidissement 32 jusqu'à une valeur supérieure à 300C ou en abaissant la température interne du four 24. Un deuxième mode de réalisation de procédé de fabrication de dispositif semi-conducteur selon l'invention va maintenant être décrit. Sur la figure 4A, une couche masquante 70 est formée sur la couche monocristalline de silicium 12 elle-même formée sur le substrat de saphir 10 de manière à avoir une épaisseur de 0,5,r, par exemple. On forme la couche masquante 70 par le processus bien connu de dépôt de vapeur par voie chimique de dioxyde de silicium' (SiO2) par exemple. La partie de la couche masquante 70 qui corres- pond à l'aire prédéterminée (ou aire ouverte) dans laquelle les éléments à canal N doivent être formés est retirée par le processus présenté sur la figure 4B. La couche masquante qui reste est l'aire dans laquelle des éléments à canal P doivent être formés et est appelée aire masquante 74. On implante des ions Si+ 14, comme le montre la figure 4C, dans une pastille SSS 75 ainsi formée. L'implan- tation ionique est analogue à celle du premier mode de réalisation, présentée en particulier sur la figure 1B, si bien que l'on se passera d'en faire une description détaillée. Par suite de l'implantation 2 483 12 7 ionique, une partie amorphe 76 est formée au niveau d'une région prédéterminée dans la couche monocristalline de silicium d'aire ouverte 72. La partie amorphe 76 se forme, à l'exception de la région prédéterminée (ou partie superficielle) 78 ayant une épais- seur ou une profondeur d'au moins plus que 20 Aou de 300'C par exemple, à partir de la surface de la couche monocristalline de silicium et atteint l'interface avec le substrat de saphir 10. La couche masquante 70 correspondant à l'aire masquante 74 empêche l'implantation de la plupart des ions Si +14 dans la couche mono- cristalline de silicium 12. Toutefois, une partie des ions de silicium 14 traverse la couche masquante 70, ce qui amène la for- mation d'une autre partie amorphe 80 dans la couche monocristalline de silicium de l'aire masquante 74. La surface de la partie amorphe 80 est en contact avec la couche masquante 70. On effectue le traitement thermique d'une pastille SSS formée par le processus présenté sur la figure 4C. Ainsi, on place la pastille SSS 82 dans le four 24 (fi- gure 1C) et on chauffe la couche de silicium tandis qu'on maintient le substrat de saphir 10 à une tempCrature inférieure à la tempé- rature à laquelle la couche de silicium est ch.uffée. Ce traitement thermique est analogue à celui du premier mode de réalisation, représenté en particulier sur la figure IC, et c'est pou--quoi on en omettra la description détaillée. Par suite du traitement thermique, les parties amorphes 76 et 80 existant au niveau de l'aire ouverte 72 et de l'aire masquante 74 sont transformées en une structure monocristalline par le processus dit de recristalli- sation épitaxiale en phase solide. Ainsi> on forme une couche mono- cristalline de silicium 86 sur le substrat de saphir 10, comme le montre la figure 4D. Le numéro de référence 88 représente une pas- tille SSS ainsi formée, de laquelle la couche masquante 70 a été éliminée par un moyen bien connu. Une mesure de la constante de réseau de la pastille SSS 88 a montré que la constante de réseau en direction de la profondeur de la couche monocristalline de silicium thermiquement traitée au niveau de l'aire ouverte est de 5,420 X. Elle est plus petite que la constante de réseau du silicium massif ordinaire et révèle donc qu'une contrainte de traction est induite dans la couche mono- 2 483 12 7 Il cristalline de silicium de l'aire ouverte 72 en direction de son plan principal (100). On montre que la constante de réseau en direction de la profondeur de la couche monocristalline de silicium au niveau de l'aire masquante 74 est de 5,440 À, ce qui révèle qu'une contrainte de compression est encore induite en direction du plan principal de cette couche de silicium. Ainsi, sur la base des mêmes raisons que celles indiquées ci-dessus, il est possible d'augmenter la mobilité électronique au niveau de l'aire ouverte 72 dans laquelle des élé- ments à canal N utilisant des électrons comme porteurs doivent être formés. Il est également possible d'augmenter la mobilité des trous au niveau de l'aire masquante 74 dans laquelle des éléments de canal P utilisant des trous comme porteurs doivent être formés, puisque la mobilité de trous devient plus grande du fait de l'effort de compression exercé en direction du plan principal dela couche de silicium par comparaison avec celle du silicium massif pour le cas de porteurs du type trous qui est l'inverse du cas des porteurs électroniques. Selon les processus présentés sur les figures 5A à 5C, on forme des éléments à canal N et à canal P sur la pastille SSS qui est obtenue après achèvement des processus présentés sur les figures 4A à 4C. On forme ensuite sur la couche monocristalline de silicium 86 (figure 4D) se trouvant sur le substrat de saphir 10 une mince pellicule thermiquement oxydée 90 et une couche 92 de SiO obtenue par dépôt de vapeur par voie chimique (ou de silicium polycristallin obtenu par dépôt de vapeur par voie chimique), puis on décape chimiquement lai'pastille SSS 88. Comme le montre la figure 5A, une couche de silicium 98 correspondant à l'aire.ouverte 72 dans laquelle des éléments à canal N doivent être formés (cette aire sera appelée ci-après aire d'éléments à canal N)est séparée d'une couche de silicium 100 correspondant à l'aire masquante 74 dans laquelle des éléments à canal P doivent être formés (cette aire sera appelée ci-après aire d'éléments à canal P). On peut appliquer l'implantation ionique aux couches de silicium 98 et 100 avant ou après ce processus de séparation dans le but d'empêcher la formation d'un transistor MOS parasite non voulu sur lescôtés notamment des couches de silicium 98 et 100 en forme d'îles. On forme une couche 2483 127 photorésistante 102 au niveau de l'aire d'éléments à canal N 72. Ensuite, on implante des ions de phosphore (P) 99 par exemple jusqu'à 13 -3 une quantité de 1 x 10 cm à un potentiel de 50 kV dans l'aire 74 d'éléments à canal P. Dans le cas d'une implantation d'ions de bore (B+) jusqu'à la quantité de 1 x 101 cm sous 30 kV dans le côté de la couche de silicium 98 en forme d'îles au niveau de l'aire 72 d'éléments à canal N. on forme une couche photorésistante non représentée au niveau de l'aire 74 d'éléments à canal P. On retire alors la pellicule thermiquement oxydée 90 et la couche 92 de SiO2 formée par dépôt de vapeur par voie chimique. On forme respectivement des pellicules d'oxyde 104 et 106 selon le processus présenté sur la figure 5B à la surface de chacune des couches de silicium 98 et en forme d'îles au niveau des aires 72 et 74 d'éléments à canal N et P. On forme ces couches d'oxyde 104 et 106 de manière qu'elles aient une épaisseur d'environ 800 X à l'aide d'oxygène anhydre (02) Une fois l'aire d'éléments à canal P 74 revêtue par une couche photo- résistante (non représentée), on implante des ions de bore (B+) par exemple dans l'aire 72 d'éléments à canal N. On fixe toutefois la doseionique et la tension d'accélération de telle manière que la tension de seuil des éléments à canal N devienne +1V. Après avoir retiré la couche photorésistante, on revêt l'aire 72 d'éléments à canal N au moyen d'une couche-photorésistante 108 tandis que l'on implante des ions P 110 dans l'aire 74 d'éléments à canal P. On ajuste la tension de seuil des éléments à canal P de manière qu'elle soit cette fois de -1 V. Sur la figure 5C, des couches de silicium polycristallin 112 et 114 ayant chacune une épaisseur d'environ 3500 A sont respectivement forméesau niveau des aires 72 et 74 d'éléments à canal N et P par la technique bien connue de dépôt de vapeur par voie chimique à l'aide de la thermodécomposition du silane (SiH4). Onrevêt d'une couche 116 de dioxyde de silicium dopé-au phosphore (PSG) la couche de silicium 98 en forme d'île de l'aire 72 d'éléments à canal N, la couche d'oxyde 104 et la couche de silicium polycristal- lin 112, et on injecte des ions de bore (B +) 118 dans l'aire 74 d'éléments à canal B. Ainsi, on injecte des ions de bore jusqu'à la quantité de 1 x 10 6 cm 3 sous un potentiel de 30 IzV dans la source de drain et la couche de silicium polycristallin 114 de l'aire 74 d'élêmentsà canal P afin de former un transistor MOS à canal P 120 (figure 5D). Après le traitement thermique, le phosphore de la couche de dioxyde de silicium (PSG) 116 dope la source et le drain de la couche de silicium 98 en forme d'iles et la couche de silicium polycristallin 112 au niveau de l'aire 72 d'éléments à canal N de manière former un transistor MOS à canal N 122 (figure 5D). On forme ensuite, comme le montre la figure 5D, une couche de dioxyde de silicium 124 par la technique bien connue de dép8t de vapeur par voie chimique sur les transistors MOS 120 et 122 à canal N et à canal P. Enfin, on forme des électrodes d'aluminium 126 de la manière classique et on les câble les unes avec les autres dans chacun des transistors. En plus du processus de séparation des éléments présenté sur la figure 5A, il existe un autre processus dans lequel les aires 72 et 74 d'éléments à canal N et à canal P sont séparées l'une de l'autre par une couche isolante de séparation 130e Comme le montrent les figures 6A et 6B. une pellicule anti-oxydation 132, qui est faite par exemple de platine (Pt), d'alumine (A1203) ou de nitrure de silicium (SiN), est directement formée sur la couche de silicium 86 au niveau de chacune des aires 72 et 74 ou formée sur la couche de silicium 86 via une pellicule d'oxyde mince (non représentée). On forme la couche de séparation 130 par oxydation entre les aires 72 et 74 jusqu'au point d'atteindre le substrat de saphir 10. Les processus présentés sur les figures 6C et 6D sont les mêmes que ceux présentés sur les figures 5C et 5D. Comme le montrent les figures 7A et 7B, on peut combiner entre eux les deux types de processus de séparation. Après que la pellicule antioxydation a été formée sur la couche de silicium 86 au cours du processus présenté sur la figure 7A, on retire par décapage une région 134 de la couche de silicium correspondant à la partie de frontière entre les aires 72 et 74 de manière à former un évidement dont la profondeur est de 3000 A par exemple à sa sur- face. On forme alors dans cette région 134 la couche isolante de séparation 130 représentée sur la figure 7B par un processus iden- tique à celui de la figure 6B. Les processus présentés sur les figures 7C et 7D sont identiques à ceux présentés sur les figures 5C et 5D et ne sont donc pas décrits de façon détaillée. 2 48312 7 On combine pour former un inverseur CMOS le transistor MOS à canal N 104 et le transistor MOS à canal P 106 ainsi formés sur l'unique substrat de saphir 10. La longueur et la largeur de canal du transistor MOS à canal N 106 de cet inverseur CMOS sont respec- tivement fixées à 6 P m et 4,5 pm. Le retard temporel mesuré par l'oscillateur en anneau pour chaque étage de l'inverseur CMOS est d'environ 1,5 ns, ce qui correspond à celui d8un inverseur CMOS formé sur la pastille SSS classique dont la longueur et la largeur de canal sont respectivement de 6 /Pm et 8 /um. Selon le deuxième mode de réalisation de l'invention décrit ci-dessus, on ne forme la partie amorphe 76 qu'au niveau de l'aire voulue du substrat de saphir 10 ou de l'aire o des éléments à canal N doivent être formés. On fait crottre en phase solide cette partie amorphe 76 par un traitement thermique de manière à former la couche monocristalline de silicium 86, ainsi que cela a été décrit ci-dessus. Donc, on ne provoque aucun effort de compression (c'est-à-dire on provoque un effort de traction) dans la couche de silicium correspondant à l'aire 72 d'éléments à canal N de manière à ainsi accroître la mobilité électronique dans cette couche de silicium. On peut librement commander la mobilité électronique en modifiant la différence entre la température interne du four 24 au cours du traitement thermique de la partie amorphe 76 et la température de la plaque de refroidissement 32 permettant de refroidir le substrat de saphir 10. D'autre part, la mobilité des trous de la couche de silicium correspondant à l'aire 74 d'éléments à canal P n'est pas affectée par des processus tels que décrits ci-dessus, et la vitesse de fonctionnement du transistor MOS à canal P 120 ainsi formé n'est pas réduite. Donc, on peut obtenir une grande mobilité des porteurs et l'on peut aisément former n'importe quel type de transistor MOS sur l'unique substrat de saphir 10, ce qui permet de fabriquer aisément des dispositifs CMOS (dispositif MOS complémentaire) à structure SSS. De plus, alors que la mobilité de porteurs des éléments peut être aussi élevée que celle de dispositifs classiques, on peut donner aux éléments une taille plus réduite en permettant ainsi d'obtenir aisément des dispositifs CMOS de haute intégration. 2 483127 Ainsi, alors que l'on a formé la partie amorphe à tempé- rature ambiante par implantation ionique dans la couche monocristal- line de silicium pour le cas des modes de réalisation mentionnés cidessus, il est également possible d'utiliser une injection d'ions de silicium (Si+) par pénétration préférentielle en maintenant la pastille SSS à une température de 770K, par exemple. On peut faire appel à une irradiation par un faisceau énergétique au moment o l'on chauffe la pastille SSS après la formation de la partie amorphe. On fixe à demeure la pastille SSS sur la plaque de refroidissement qui est maintenue à -2îeC et l'irradie à l'aide d'un faisceau laser, qui est par exemple un laser à argon (Ar) de 10 W. On focalise le faisceau du laser à argon par une lentille jusqu'à un diamètre d'envi- ron 120 Um, on le déplace à la surface de la couche de silicium à une vitesse d'environ 1 cm/s et on le déplace latéralement après chaque déplacement de 10 pn. La mobilité /ufe en présence d2effet de champ du transistor MOS à canal N formé sur la pastille SSS par traite- ment thermique à l'aide du faisceau laser est encore améliorée et a une valeur de 1300 cm 2/(V/s). On ne limite pas aux ions de silicium lié les ions qui sont injectés dans la couche monocristalline de silicium pour former la partie amorphe, mais ceux-ci peuvent être choisis parmi d'autres éléments du groupe IV. De même, la couche de silicium peut être du type N ou du type P. On la choisira donc librement selon que la couche de silicium sur laquelle les éléments à canal N doivent être formas à une conductivité de type P ou de type N. De plus, la couche dite couche de silicium peut être formée de GaP au lieu de silicium, et le traitement thermique peut être réalisé au moyen d'un faisceau électronique continu ou par impulsions, ce faisceau étant destiné a permettre la croissance en phase solide de la partie amorphe. Pour être plus précis, on note qu'il n'est pas nécessaire que la pastille SSS soit refroidie dans le cas ou un rayonnement d'un laser continu à argon ou d'un faisceau électronique continu de 20 kV et 3 mA lui est appliqué après formation de la partie amorphe, et l'on dispose alors la pastille SSS sur un bloc de cuivre ayant une forte capacité thermique. La constante de réseau de la couche monocristalline de silicium de la pastille SSS 2 483127 que l'on obtient en faisant croître en phase solide la partie amorphe de la manière décrite ci-dessus est de 5,433 A. Le retard temporel de l'inverseur CMOS qui est constitué d'un transistor à canal N formé selon le processus mentionné ci-dessus et présentant une largeur de canal de 5 p est de 1,5 ns. Bien entendu, l'homme de l'art sera en mesure d'imaginer à partir des procédés dont la description vient d'être donnée simple- ment illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention. 2483 127 R E V E N D I C A T I 0 N S 1. Procédé de fabrication d'un dispositif semi-conducteur, comprenant une première opération qui consiste a former une couche semi-conductrice monocristalline (12) sur un premier plan cristallin d'un substrat isolant (10) présentant un premier taux de dilatation thermique, ladite couche semi-conductrice monocristalline (12) ayant un deuxième taux de dilatation thermique et un deuxième plan cristallin comme plan principal, une deuxième opération qui consiste à transfor- mer une région voulue de la couche semi-conductrice monocristalline (12) en une partie amorphe (18, 76), et une troisième opération qui consiste à faire recristalliser la partie amorphe (18, 76), le pro- cédé étant caractérisé en ce que la partie amorphe (18, 76) est une couche qui est transformée dans la deuxième opération A partir de la couche semi-conductrice monocristalline (12) par injection d'ions choisis dans la région voulue de la couche semi-conductrice mono= cristalline, et en ce que la recristallisation de la partie amorphe s'effectue dans la troisième Èpération dans des conditions telles que la couche semi- conductrice monocristalline et la partie amorphe sont maintenues a une première température tandis que le substrat isolant (10) est maintenu A une deuxième température inférieure à la première. 2. Procédé selon la revendication 1, caractérisé en ce que la recristallisation de la partie amorphe dans la troisième opé- ration se développe en phase solide en utilisant comme germe une partie (17, 78) de la couche semi-conductrice monocristalline dans laquelle aucun ion n'est injecté et qui possède encore une structure monocristalline, et en ce que la partie amorphe (18, 76) est trans- formée par la croissance en phase solide en une couche monocristal- line (42, 86). 3. Procédé selon la revendication 2, caractérisé en ce que la couche semiconductrice monocristalline (42, 86) transformée à partir de la partie amorphe (18, 76) par croissance en phase solide présente un effort de traction d'intensité prédéterminée qui s'exerce- vers le deuxième plan cristallin de la couche semi-conductrice mono- cristalline (42, 86). 2 48 312 7 4. Procédé selon la revendication 3, caractérisé en ce qu'on fixe l'intensité de l'effort de traction en modifiant la première et la deuxième température. 5. Procédé selon la revendication 1, caractérisé en ce que le substrat isolant (10) est fixé à un moyen de refroidissement (32, 34) disposé dans un four (24) et est maintenu à la deuxième tem- pérature par le moyen de refroidissement (32, 34) tandis que la couche semi-conductrice monocristalline (17, 78) et la partie amorphe (18, 76) se trouvant sur le substrat isolant (10) sont maintenues à la première température par le four (24). 6. Procédé selon la revendication 5, caractérisé en ce que le moyen de refroidissement comporte une plaque de refroidisse- ment (32) et un tuyau de refroidissement (34) qui est ménagé dans la plaque de refroidissement (32) et dans lequel passe un gaz de refroi- dissement, et en ce que le substrat isolant (10) est lié à la plaque de refroidissement à l'aide d'un matériau prédéterminé (40). 7. Procédé selon la revendication 6, caractérisé en ce que ledit matériau (40) est un métal à bas point de fusion. 8. Procédé selon la revendication 6, caractérisé en ce qu'on modifie la deuxième température du substrat isolant (10) fixé à la plaque de refroidissement (32) en ajustant la quantité de gaz de refroidissement qui passe dans le tuyau de refroidissement (34). 9. Procédé selon la revendication 1, caractérisé en ce que la partie amorphe (18) se transforme en couche amorphe dans une région de la couche semi-conductrice monocristalline (12) jusqu'à ce qu'elle atteigne l'interface du substrat isolant et à l'exception d'une région superficielle (17) présentant une profondeur prédéter- minée par rapport à la surface de la couche semi-conductrice mono- cristalline (12). 10. Procédé selon la revendication 9, caractérisé en ce que l'on fixe l'épaisseur de la région superficielle (17) de la couche semi-conductrice monocristalline (12) de manière qu'elle soit supérieure a au moins 20 A. 11. Procédé selon la revendication 1, caractérisé en ce que le substrat isolant (10) est fait de saphir et en ce qu'on choisit le plan (1012) dudit saphir comme premier plan cristallin. 12. Procédé selon la revendication 1, caractérisé en ce que la couche semi-conductrice monocristalline (12) se présente sous la forme d'une couche monocristalline de silicium et en ce qu'on choisit le plan (100) de ladite couche de silicium comme deuxième plan cristallin. 13. Procédé selon la revendication 12, caractérisé en ce qu'on choisit les ions injectés dans la couche monocristalline de sili- cium (12) au cours de la deuxième opération au moins parmi des élé- ments du groupe IV. 14. Procédé selon la revendication 1, caractérisé en ce que ladite deuxième opération comporte: une étape de formation d'une pellicule mince (70) sur la couche semi-conductrice monocristalline (12) visa nt a empêcher la pénétration des ions; une étape d'enlè- vement de la pellicule mince (70) d'une aire de la couche semi-con- ductrice monocristalline (12) dans laquelle les ions sont injectés et une étape d'irradiation par les ions choisis et de transformation d'une région voulue de la couche semi-conductrice monocristalline (12) en une partie amorphe (76) à l'exception de la région au-dessus de laquelle la pellicule mince (70) est laissée. 15. Procédé selon la revendication 14, caractérisé en ce qu'un premier élément actif (122) destiné à provoquer sensiblement le transport d'électrons est formé en une aire (72) de la couche semi-conductrice monocristalline (86) dans laquelle les ions sont injectés, et un deuxième élément actif (120) destiné à provoquer sensiblement le transport de trous est forme en une aire (74) de la couche semi-conductrice monocristalline (86) pour laquelle l'injec- tion d'ions est empêchée par la pellicule mince (70). 16. Procédé selon la revendication 15, caractérisé en ce que le premier et le deuxième élément actifs sont respectivement des transistors à effet de champ à canal N (122) et V canal P (120).