La présente invention se rapporte d'une façon générale au domaine des systèmes de traitement de données numériques et elle a trait plus particulièrement à une unité centrale de traitement destinée à être reliée à des systèmes de traitement de données comportant des lignes omnibus de système ayant diverses caractéristiques. Un système de traitement de données numériques comprend d'une façon générale trois éléments fondamentaux un élément de mémoire, un élément d'entrée/sortie et un élément de traitement reliés par une ou plusieurs lignes omnibus, qui seront désignées dans la suite par le terme " bus ". L'élément de mémoire emmagasine des informations dans des emplacements adressables. Ces informations con- tiennent à la fois des données et des instructions de trai- tement de données. L'élément de traitement assure le transfert d'une information entre lui et l'élément de mémoire, il interprète l'information d'entrée comme des données ou des instructions et il traite les données en concordance avec les instructions. Un élément d'entrée/ sortie communique également avec l'élément de mémoire de façon à transférer une information dans le système et à obtenir l'information traitée à partir de celui-ci. Les éléments d'entrée/sortie fonctionnent normalement en concor- dance avec une information de commande qui leur est fournie par l'élément de traitement. Les éléments d'entrée/sortie peuvent comprendre des pupitres d'opérateur, des imprimantes ou des téléscripteurs, ou bien ils peuvent également compor- ter des unités formant des mémoires secondaires, comme des appareils à disques ou des appareils à bandes. Un système de traitement de données peut être conçu pour transférer une information par l'intermédiaire d'un bus de système auquel tous les éléments sont reliés. Le bus de système proprement dit est conçu de façon à avoir certaines caractéristiques logiques et électriques prédéterminées. Les trajets de transmission de signaux d'informations et de transmission de signaux de commande qui assurent la commande du fonctionnement des éléments en relation avec les signaux d'informations sont des facteurs logiques qui déterminent les caractéristiques logiques des bus. Les composants sélectionnés pour être utilisés dans la structure physique du système déterminent les caractéristiques électriques. Bien que les caractéris- tiques électriques des composants soient raisonnablement normalisées, les caractéristiques logiques ne sont pas normalisées mais elles sont généralement déterminées par la conception du système. Un élément de traitement est typiquement conçu pour fonctionner dans un système de traitement de données comportant des caractéristiques logiques particulières de bus. Ces caractéristiques déterminent, entre autres, si un bus comporte des voies de transmission de signaux permet- tant de transférer soit un octet soit plusieurs octets en parallèle, quels signaux de commande de bus se produisent à des instants particuliers, quel est le nombre maximal d'emplacements de mémoire adressables qui peuvent être prévus dans la mémoire, la séquence de fourniture des signaux d'adresses et s'il se produit des signaux de minutage définissant des cycles de minutage d'une durée particulière. Par exemple, dans un système de traitement de données comportant un bus pourvu de voies de transmission de signaux permettant le transfert d'octets individuels d'information en parallèle vers et à partir d'une mémoire, il serait nécessaire de mettre au point des agencements complexes pour faciliter le transfert par un élément de traitement conçu pour fonctionner dans un système dans lequel deux octets constituant un mot sont transmis en parallèle. Ces agencements comporteraient des circuits permettant de répartir les octets séparés de chaque mot dans la mémoire. En variante, l'élément de traitement pourrait ignorer un des octets de chaque mot en cours de traitement si seulement un octet d'information est transféré en parallèle mais cela pourrait être préjudiciable dans un élément de traitement conçu pour opérer sur des mots d'information. Comme autre exemple, la capacité maximale de l'élément de mémoire détermine le nombre des bits d'adres- ses qui sont nécessaires pour assurer l'adressage physique d'un emplacement particulier de mémorisation. Un élément de mémoire comportant 65 536 emplacements de mémoire séparément adressables ( typiquement appelé une mémoire "64K") nécessite seize bits d'adresses tandis qu'une mémoire comportant 32 768 emplacements de mémoire séparé- ment adressables ( une méoiree "32K") nécessite seulement quinze bits d'adresses. Un élément de traitement ou processeur conçu pour opérer dans un système comportant au plus une mémoire 32K ne pourrait par conséquent pas opérer avec une mémoire 64K sans faire intervenir un certain type de processus d'extension des adresses de mémorisation. De même, différents éléments de mémoire peuvent nécessiter que des signaux d'adresses soient établis dans différents modèles ou motifs. Certains éléments de mémoire doivent recevoir tous les bits d'adresses simultanément tandis que d'autres éléments de mémoire peuvent nécessiter que les bits soient divisés en parties appelées des bits d'adresses de rangées et des bits d'adresses de colonnes, ces bits étant transmis séquentiellement. Le premier agen- cement est typiquement une caractéristique d'une mémoire statique tandis que le second agencement est typiquement une caractéristique d'une mémoire dynamique. Une autre différence entre les mémoires statiques et dynamiques consiste en ce que les contenus des emplacements de mémori- sation des mémoires dynamiques peuvent s'atténuer au cours du temps alors que ceux des mémoires statiques restent constants. Pour empêcher une perte des contenus des emplace- ments d'une mémoire dynamique, on effectue dans le système des opérations de remise à jour. Ces opérations de remise à jour peuvent être amorcées par la mémoire proprement dite mais cependant elles sont souvent amorcées par le processeur. Différents systèmes de traitement de données définissent également le minutage de certains signaux de commande de bus, par exemple une direction de transfert ou un signal de commande de " lecture/écriture ". Certains systèmes nécessitent que le signal de commande de lecture/ écriture soit fourni en même temps que l'adresse. D'autres nécessitent que le signal de commande de lecture/écriture soit fourni seulement après que les signaux d'adresses ont été transférés. Normalement un processeur ne produit pas des signaux de commande comportant les deux minutages. Les différents éléments d'un système de traitement de données sont souvent conçus pour opérer en réponse à des signaux internes de minutage qui sont en relation particu- lière avec des signaux de minutage engendrés dans le système et transmis par l'intermédiaire du bus. Par exemple, dans certains systèmes de traitement de données, des signaux de minutage engendrés par le processeur commandent tous le minutage dans le système. Dans d'autres systèmes de traitement de données, un élément standard de minutage qui est extérieur au processeur produit des signaux de minutage que le processeur et d'autres éléments reçoivent et conver- tissent en leurs signaux internes de minutage. Enfin un processeur, en particulier un processeur conçu pour opérer avec un bus synchrone, est usuellement agencé pour opérer avec un intervalle ou cycle de minutage caractéristique ayant une durée maximale particulière. Dans un bus synchrone, les signaux transmis par l'inter. màédiaire du bus sont en relation particulière avec certains signaux de minutage qui définissent les intervalles ou cycles de minutage. La durée des signaux ou intervalles de minutage est normalement déterminée pour représenter la vitesse à laquelle un élément de mémoire incorporé au système peut normalement transmettre une information vers un emplacement adressé ou bien extraire une information de cet emplacement adressé. Typiquement, un processeur ayant un long cycle de minutage interne n'est pas relié à un système comportant des mémoires plus rapides, du fait que ces mémoires sont habi- tuellement plus coûteuses que les mémoires lentes et qu'une mémoire rapide n'est pas nécessaire dans un système ayant un long cycle de minutage interne. D'autre part un processeur comportant un court cycle de minutage interne ne serait normalement pas relié à une mémoire nécessitant de plus longs cycles de minutage sans une modification importante. L'invention a en conséquence pour but de fournir une unité centrale de traitement agencée pour être reliée à des systèmes de traitement de données présentant diverses caractéristiques logiques. L'invention a en outre pour but de fournir une unité centrale de traitement pouvant être reliée à des systèmes de traitement de données ayant diverses tailles et comportant différents types d'éléments de mémoire. L'invention a également pour but de fournir une unité centrale de traitement pouvant être reliée à des systèmes de traitement de données comportant des bus de système qui sont capables de transférer un ou plusieurs octets d'informations en parallèle. L'invention a en outre pour but de fournir une unité centrale de traitement capable de fournir des signaux de minutage qui définissent des intervalles de minutage de diverses durées. L'invention a également pour but de fournir une unité centrale de traitement qui fournit les signaux de minutage présentant diverses relations par rapport à des signaux de minutage interne qui sont engendrés par l'unité centrale de traitement. L'invention a en outre pour but de fournir une unité centrale de traitement pouvant fournir des signaux de commande de transfert à différents moments au cours d'un transfert. En résumé, la présente invention concerne une unité centrale de traitement comportant un registre de mode opératoire qui contient des étages conditionnés indépendam- ment et identifiant chacun une caractéristique logique du système de traitement de données. L'unité centrale de traitement modifie l'opération en réponse à cette informa- tion de mode. Dans un mode spécifique de réalisation, le registre de mode opératoire indique si un bus comporte des voies de passage de signaux pour transférer en parallèle un ou deux octets d'information, si la mémoire est statique ou dynamique, quelle est la capacité de la mémoire, quel est le minutage relatif d'un signal de commande de bus, quelle est la longueur d'un intervalle de minutage, etc. Le registre de mode opératoire spécifie également une adresse à laquelle le processeur commence une opération. D'autres avantages et caractéristiques de l'inven- tion seront mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la fig. 1 est un schéma à blocs d'un système de traitement de données numériques comportant une unité centrale de traitement conforme à la présente invention, la fig. 2 est un schéma à blocs d'une unité centrale de traitement conforme à l'invention, la figure donnant en outre des détails concernant des lignes de transfert de signaux et des signaux correspondants qui constituent un bus de système tel que celui représenté sur la fig. 1, la fig. 3 est un diagramme détaillant les différents étages du registre de mode opératoire représenté sur la fig. 2, la fig. 4, se composant des figures 4A et 4B, est un diagramme de minutage détaillant des signaux de minutage fournis par la logique de minutage de l'unité centrale de traitement, représentée sous la forme d'un schéma à blocs sur la fig. 2, en fonction de la condition de l'état (1) du registre de mode, la fig. 5 est un tableau identifiant la condition des lignes de sélection de fonction du bus de système, comme déterminé par l'unité centrale de traitement de la fig. 2, en fonction de la nature d'un transfert associé, les fig. 6 à 13 sont des diagrammes de minutage détaillant les signaux produits par l'unité centrale de traitement représentée sur la fig. 2 et servant à effectuer des transferts d'informations par l'intermédiaire du bus de système représenté sur la fig. 1, la fig. 14, se composant des fig. 14A à 14E, est un diagramme de minutage détaillant les signaux produits par l'unité centrale de traitement de la fig. 2 pour effectuer une opération de remise à jour dans l'unité de mémoire représentée sur la fig. 1, cette unité de mémoire est une mémoire dynamique, la fig. 15 est un schéma montrant une partie du circuit intervenant dans l'unité centrale de traitement pour charger le registre de mode représenté sur la fig. 3, la fig. 16 est un organigramme détaillant la séquence des opérations effectuées par l'unité centrale de traite- *ent pour assurer un chargement du registre de mode repré- senté sur la fig. 3, en utilisant le circuit représenté sur la fig. 15, la fig. 17 est un schéma de détail du circuit intervenant dans la logique de minutage représentée sur la fig. 2, la fig. 18 est un schéma à blocs représentant un circuit intervenant dans la logique de commande de l'unité centrale de traitement représentée sur la fig. 2, la fig. 19 est un schéma à blocs donnant d'autres détails du circuit intervenant dans la logique de commande, la fig. 20 est un schéma de détail du circuit intervenant dans la logique d'état temporel représentée sur la fig. 18, la fig. 21 est un schéma de détail du circuit qui est relié au registre d'adresse de l'unité centrale de traitement de la fig. 2, la fig. 22 est un schéma de détail du circuit associé au multiplexeur d'adresses intervenant dans l'unité centrale de traitement de la fig. 2, la fig. 23 est un schéma de détail d'une partie du circuit intervenant dans l'interface de bus de l'unité centrale de traitement de la fig. 2, la fig. 24 est un tableau précisant en détail les priorités relatives d'interruption des différents signaux codés de priorité d'interruption qui peuvent être reçus par l'unité centrale de traitement de la fig. 2, la fig. 25 est un schéma de détail du circuit de la logique de commande représentée sur la fig. 18, la fig. 26, qui se compose des figures 26A à 26E, est un diagramme de minutage donnant des précisions sur les signaux transférés pendant une opération de reconnaissance d'inter- ruption IACK par l'intermédiaire du bus de système représen- té sur les fig. 1 et 2, et la fig. 27, se composant des fig. 27A à 27C, est un organigramme donnant une séquence d'opérations effectuées par l'unité centrale de traitement-de la fig. 2 en relation avec des routines d'interruption de traitement. On va d'abord donner des généralités sur un système de traitement de données. Comme le montre la fig. 1, les éléments fondamentaux d'un système de traitement de données comprennent une unité centrale de traitement 10 conforme à la présente invention, des unités de mémoire Il et des unités d'entrée/sortie (I/O) 12. Les unités d'entrée/ sortie 12 peuvent comprendre une ou plusieurs mémoires secon- daizres 13. L'unité centrale de traitement 10, les unités de mémoire 11 et les unités d'entrée/sortie 12 sont toutes reliées par un bus de système 14. L'unité centrale de traitement 10 comprend une interface de bus 16 et d'autres circuits classiques, qui sont normalement physiquement positionnés dans l'unité centrale de traitement 10. Toutes les communications entre 2-O l'unité centrale de traitement 10 et le bus 14 sont établies par l'intermédiaire de l'interface de bus 16. L'unité de mémoire 11 comporte une commande de mémoire 20 qui est reliée à plusieurs ensembles de mémori- sation 21. Chaque ensemble de mémorisation contient des emplacements de mémorisation adressables et la commande 20 comprend un circuit permettant d'obtenir un accès à un emplacement particulier spécifié par le processeur ou bien par un autre élément essayant d'effectuer un transfert avec l'unité de mémoire 11. La commande 20 comprend également un circuit pour extraire les contenus d'un emplacement adressé et pour enregistrer une information dans celui-ci. Un mode spécifique de réalisation d'une unité de mémoire 11 a été décrit dans le brevet US n0 4 236 207 délivré à la Deman- deresse. On connaît plusieurs types d'unités d'entrée! sortie 12. Plusieurs dispositifs d'entrée/sortie 23, comme par exemple des imprimantes ou des terminaux d'affichage vidéo, peuvent être reliés au bus 14. Un pupitre d'opérateur peut également être relié au bus d'entrée/sortie 25. Le pupitre d'opérateur 15 permet à l'opérateur d'examiner et de déposer des données, d'arrêter le fonctionnement de l'unité centrale de traitement 10, ou bien de faire exécu- ter à l'unité centrale de traitement une séquence d'instruc- tions de programme. Il permet également à un opérateur d'initialiser le système par l'intermédiaire de l'introduc- tion d'une séquence d'appel et d'effectuer différents contrôles de diagnostic sur l'ensemble du système de traitement de données. Les mémoires secondaires 13 peuvent comprendre un adaptateur de bus de mémorisation secondaire 26 et plusieurs appareils à disques 27. En outre un autre adap- tateur de bus de mémorisation secondaire 28 peut être relié à un ou plusieurs appareils à bandes 29. L'interconnexion des adaptateurs de bus de mémorisation secondaire 26 et 28 avec les appareils à disques 27 et les appareils à bandes 29 respectifs a été décrite, dans un mode de réalisation particulier, dans le brevet US n' 3 999 163 délivré à la Demanderesse, les adaptateurs de bus de mémorisation secon- daire 26 et 28 constituant les commandes respectives des appareils à disques 27 et des appareils à bandes 29. Le bus 14 assure l'interconnexion des différentes unités ou éléments du système de traitement de données. Typiquement, un bus comprend plusieurs conducteurs en parallèle. Certains conducteurs transfèrent des signaux d'information entre les éléments du système. D'autres conducteurs transfèrent des signaux qui commandent le transfert des signaux d'informations. Le bus peut également comporter des conducteurs qui transfèrent certains signaux de commande de système qui indiquent que certains évènements se produisent dans les différents éléments du système et nécessitent une attention de la part du processeur. Les signaux d'informations constituent les contenus des différents emplacements adressables de l'unité de mémoire 11 ou bien d'autres éléments du système. Les signaux de commande de transfert comprennent des signaux d'adresses qui identifient l'emplacement de mémoire dont le contenu doit être transféré et d'autres signaux de commande qui assurent la commande de diverses opérations dans un transfert. Les signaux d'informations peuvent constituer des données,qui font l'objet d'un traitement ou résultent S de celui-ci, ou bien des instructions qui indiquent au processeur comment la donnée doit être traitée. Le bus 14 ne nécessite pas une correspondance univoque entre tous les signaux d'information et de commande devant être transférés et les conducteurs consti- tuant le bus. Dans un mode spécifique de réalisation de l'invention, les signaux d'adresses sont multiplexés danele même conducteur qui transmet les signaux d'informations, et également sur d'autres conducteurs qui transfèrent les signaux de commande de système. Cependant le multiplexage nécessite d'autres conducteurs qui transmettent des signaux de commande servant à identifier la nature des signaux transférés par les conducteurs à un moment donné. La dimi- nution du nombre de conducteurs qui est permise par le multiplexage se traduit cependant par une augmentation des conducteurs nécessaires pour l'identification de la nature des signaux multiplexés dans un conducteur. On va maintenant décrire l'unité centrale de traitement 10. La fig. 2 est un schéma à blocs représentant une unité centrale de traitement, ou processeur 10 conforme à la présente invention, la figure donnant également les connexions entre l'interface de bus 16 et le bus 14. Le bus 14 comprend un certain nombre de conduc- teurs destinés à transférer des signaux d'information et de commande entre le processeur 10 et le reste du système de traitement de données représenté sur la fig. 1, notamment: Des lignes d'adresses/données DAL (15:0) 30, qui transmettent à différents moments des signaux d'informa- tion et des signaux d'adresse. Les lignes d'adresses/ données DAL(15:0) sont divisées en un octet supérieur DAL (15:8) 31 et un octet inférieur (7:0) 32. Des lignes d'adresses/interruptions AI (7:0) 33 transmettent à différents moments des signaux d'adresse et à d'autres moments des signaux de commande de système comprenant des signaux de demande d'interruption et des signaux de demande de bus transmis par des éléments autres que le processeur 10. Les signaux de demande d'interruption reçus en provenance des lignes d'adresses/interruptions AI (7:0) comprennent des signaux de demande d'interruption tels que HALT et PF ( panne de courant) provenant des lignes d'adresses/interruptions AI (7:6), ainsi que les signaux de demande d'interruption codés provenant des lignes d'adresses/interruptions AI (5:1), qui transmettent un signal de commande de.vecteur VEC et un signal de priorité de commande CP (3:0). Un signal de demande de bus, reçu en provenance d'une ligne d'adresse/interruption AI(0) est utilisé par un élément désirant amorcer un transfert par l'intermédiaire du bus 14. Le processeur 10 peut également utiliser des lignes d'adresses/interruptions AI(7:0) pour transmettre une information d'adresse en relation avec des opérations de transfert effectuées avec certaines mémoires, comme cela sera expliqué dans la suite, et il peut également utiliser les lignes d'adresses/interrup- tions AI (7:0) en relation avec des opérations de remise à jour. Une ligne R/WHB (lecture/écriture d'octet supérieur) 34 et une ligne R/WLB ( lecture/écriture d'octet inférieur) 35 transmettent des signaux de commande de lecture/écriture qui sont émis par le processeur 10 pour indiquer la direc- tion d'un transfert d'information dans les lignes de données/adresses 30. Un transfert "lecture" se rapporte à un transfert d'une information depuis un emplacement de mémoire jusqu'au processeur; un transfert " écriture " se rapporte à un transfert d'une information à partir du processeur. Une ligne de signal d'adresse de rangée (RAS) 36, une ligne de signal d'adresse de colonne (CAS) 37 et une ligne d'entrée de priorité (PI) 40 transmettent respective- ment des signaux d'adresse de rangée RAS, d'adresse de colonne CAS et d'entrée de priorité qui proviennent du processeur 10. Le bord avant du signal d'adresse de rangée RAS indique que des signaux d'adresses qui ont été envoyés par le processeur 10 dans les lignes respectives de données/adresses DAL (15: O) 30 ont été stalilisés et peuvent être verrouillés et décodés. Comme cela sera décrit dans la suite en référence aux figures 6 à 14 et 26, le processeur 10 envoie dans certains cas des signaux d'adresse et de commande dans les lignes d'adresses/interruptions AI (7:0). Le bord avant du signal d'adresse de rangée RAS indique que les signaux sont stabilisés dans les lignes d'adresses/ inter- ruptions AI (7:0) et qu'ils peuvent être verrouillés et décodés. Les signaux d'adresses qui sont envoyés dans les lignes d'interruptions/adresses AI(7:0) sur le bord avant du signal d'adresse de rangée RAS seront appelés dans la suite l'adresse de rangée. Le signal d'adresse de colonne CAS, lorsqu'il est confirmé, indique que le processeur, lors de l'envoi des signaux d'adresse et de commande dans les lignes d'adresses/informations AI(7:0), a transmis la seconde partie des signaux d'adresse et de commande dans lesdites lignes. Les signaux d'adresse seront appelés dans la suite l'adresse de colonne. Le bord avant du signal d'adresse de colonne CAS indique que l'adresse de colonne, et éventuel- lement des signaux de commande transmis simultanément, ont été stabilisés dans les lignes d'adresses/interruptions AI (7:0) et qu'ils peuvent être verrouillés ou décodés. Le signal d'entrée de priorité PI remplit plusieurs fonctions. En premier lieu, le signal d'entrée de priorité PI indique à des éléments de mémoire ll et à des éléments d'entrée/sortie 12 qu'ils peuvent envoyer des signaux d'informations dans les lignes d'adresses/données. En second lieu, le signal d'entrée de priorité PI indique que des signaux de demande de bus ou de demande d'interruption peuvent être envoyés dans les lignes d'interruptions/ adresses AI(7:0). En troisième lieu le signal d'entrée de priorité PI indique que des signaux d'informations d'écriture qui sont envoyés par le processeur 10 dans les lignes d'adresses/données ont été stabilisés et peuvent être échantillonnés. Les signaux d'informations peuvent être verrouillés soit sur le bord arrière du signal d'adresse de colonne CAS, soit sur le bord arrière du signal d'entrée de priorité PI. Les signaux de demande de bus et de demande d'interruption sont verrouillés par le processeur 10 sur le bord arrière du signal d'entrée de priorité PI. Les lignes SEL 41 transmettent des signaux de sélection de fonction de transfert SEL (1:0) qui sont codés comme indiqué sur la fig. 5 pour identifier certains types d'opérations de transfert dans le bus 14. Une ligne READY 42 transmet un signal de commande de bus READY qui est émis par une unité qui nécessite plus de temps que celui ordinairement prévu par les signaux de minutage du système pour terminer un transfert. Une émission du signal READY empêche le processeur de changer l'état d'un signal quelconque transmis par le bus 14, excepté un signal de minutage de synchronisation COUT. Une ligne de synchronisation COUT 43 transmet le signal de minutage de synchronisation COUT provenant du processeur 10 de façon à permettre à des éléments de mémoire ll et à des éléments d'entrée/sortie 12 de synchroniser leurs opérations avec le processeur ou bien d'effectuer d'autres opérations de minutage. Une ligne BCLR 44 transmet un signal de libération de bus BCLR qui initialise ou remet à zéro le système de traitement de données en réponse à une alimentation initiale en courant du système ou bien après l'exécution d'une opération de remise à zéro par le processeur. En addition aux connexions précitées avec le bus 14, le processeur 10 comporte une connexion XTAL qui assure une connexion avec un cristal assurant à son tour la comman- de du minutage d'une horloge interne du processeur. Une connexion d'alimentation en courant 46 fournit un signal d'alimentation en courant PUP lorsque du courant est initialement fourni au processeur 10. Après avoir décrit les connexions externes avec le processeur 10, on va maintenant décrire brièvement la structure interne et les voies de transmission de signaux du processeur 10. Des signaux sont reçus enprovenance de et transmis vers des lignes d'adresses /données DAL (15:0) par un tampon d'adresses/données 60. Spécifiquement, le tampon d'adresses/données 60 comprend un tampon DAL (octet supérieur)61, qui transmet des signaux à partir de et vers des lignes d'adresses/données DAL (15:8) 32, et un tampon DAL ( octet inférieur) 62 qui-transmet des signaux à partir de et vers des lignes d'adresses/données DAL (7:0) 31. Le tampon d'adresses/données fonctionne sous la commande de signaux provenant d'une commande de lignes de données/adresses 63 en concordance avec les signaux de minutage et d'autres signaux de commande provenant d'une logique de commande 64. Une information contenue dans le tampon de données/ adresses 60 est transférée par l'intermédiaire d'un permu- tateur d'octets 66 au reste du processeur 10 par l'intermé- diaire d'un bus interne 65. Dans un mode particulier de réalisation, le bus interne 65 comprend des conducteurs servant à transférer un mot ( deux octets ou seize bits) à la fois. L'information provenant du tampon de données/ adresses 60 peut être transmise à un registre d'instruction , à un registre d'état 71, à un registre de mode opéra- toire 72 ou à un fichier de registres 73 qui comprend huit registres adressables individuellement RO-R7. Le registre R7 (74) d'un mode de réalisation est le compteur de programme qui identifie l'adresse de l'instruction suivante à exécuter tandis que le registre R6 (75) peut être utilisé comme un pointeur de pile destiné à identifier des emplace- ments d'adresses dans lesquels des contenus de différents registres sont transférés pendant des opérations d'interrup- tion. Le fichier de registre 73 contient également trois registres de travail, à savoir un registre RX 80, un regis- tre RY 81 et un registre RZ 82. Les contenus de l'un quelconque des registres du fichier 73 peuvent être transmis directement à une unité logique arithmétique d'entrée 83. En variante, les contenus de l'un quelconque des registres du fichier 73 peuvent être appliqués à une entrée de l'unité t500187 logique arithmétique par l'intermédiaire d'un bus interne 65. Une sortie de l'unité logique arithmétique transmet les signaux par l'intermédiaire du permutateur d'octets 66 au bus interne 65 tandis qu'une seconde sortie transmet certains signaux d'état aux registres d'état 71. Les contenus d'un registre d'adresses 84 peuvent également être transférés dans le tampon de données/adresses par l'intermédiaire du bus interne 65. Les contenus du registre d'adresses 84 peuvent également être transmis par l'intermédiaire d'une entrée d'un multiplexeur d'adresses et de tampons d'adresses/interruptions 86 de façon à être appliqués aux lignes d'adresses/interruptions AI (7:0) 33. Une autre entrée du multiplexeur d'adresses 85 reçoit également des signaux provenant d'un compteur de remise à jour 87 qui engendre une adresse de rangée pour la remise à jour de mémoires dynamiques. Le processeur 10 est commandé par une logique de commande 64 qui reçoit des signaux provenant du registrede mode opératoire 72, du registre d'état 71 et du registre d'instruction 70, ainsi que des signaux de demande d'inter- ruption et de bus provenant des tampons d'adresses/inter- ruptions 86, et qui engendre des signaux établissant les voies nécessaires de transmission permettant l'exécution des opérations indiquées. Le registre d'état 71 contient des étages qui indiquent le niveau de priorité de fonctionnement existant à ce moment pour le processeur 10 ainsi que des étages qui contiennent des codes de condition se rapportant à des opérations effectuées par l'unité arithmétique 76, en définissant notamment si certains résultats correspondent à un zéro ou à une valeur négative ou bien s'ils ont établi une condition de report ou de débordement. Le registre d'état 71 comprend également un étage dont la condition détermine si certaines opérations d'interruption doivent être effectuées. En référence à la fig. 3, le registre de mode opératoire 72 comprend un certain nombre d'étages qui sont mis à 1 ou remis à 0 pour définir certaines caractéristiques opératoires logiques du système de traitement de données auquel le processeur 10 est relié. Spécifiquement, les étages (0) et (1) du registre de mode opératoire agissent sur les signaux de minutage qui sont engendrés par le processeur 10 et transmis par le bus 14. L'étage MDdu registre de mode opératoire commande la longueur d'un cycle de minutage ( appelé dans la suite un " microcycle "), engendré par la logique de minutage 88 ( fig. 2), en permettant ainsi la liaison du processeur 10 avec des systèmes de traitement de données nécessitant des cycles de minutage de différentes durées. Lorsque l'étage (1) du registre de mode opératoire est mis à 1, le processeur 10 établit normalement un microcycle court comportant trois phases d'horloge comme indiqué sur la fig. 4A. Un microcycle court comprend trois signaux de minutage séquentiels comprenant un signal de minutage de phase 1, un signal de minutage de phase 2 et un signal de minutage de phase W. Lorsque l'étage (1) du registre de mode opératoire est remis à 0, la logique de minutage engendre normalement un microcycle long, comme indiqué sur la fig. 4B, dans lequel un quatrième signal de minutage, à savoir un signal de minutage de-phase D, est engendré à la suite du signal de minutage de phase 2. Le signal de minutage de phase W est engendré à la suite du signal de minutage de phase D. Lorsque l'étage (1) du registre de mode opératoire est mis à 1, le microcycle court engendré autorise la liaison du processeur 10 avec une mémoire relativement rapide, c'est-à-dire une mémoire qui peut typiquement répondre à des demandes de transfert amorcées par le processeur 10 dans le temps imposé par le microcycle court. Lorsque l'étage (1) du registre de mode opératoire est remis à 0, d'autre part, le microcycle long permet au processeur 10 d'être relié à une mémoire relativement lente qui peut nécessiter le temps supplémentaire, établi par le signal de minutage de phase D, pour terminer un transfert. Si un temps supérieur est nécessaire pour terminer un transfert qui est établi par le fait que l'étage (1) du registre de mode opératoire se trouve dans la condition de mise à 1 ou de remise à 0, la mémoire peut faire intervenir la ligne READY 42, qui établit un temps plus long que celui correspondant au microcycle court ou au microcycle long. L'étage (0) du registre de mode opératoire, lorsqu'il est mis à 1, oblige le processeur 10 à confirmer le signal de sortie de minutage COUT lorsque la logique de minutage confirme le signal de minutage de phase W. Lorsque l'étage (0) du registre de mode opératoire est remis à 0, cela signifie un libre fonctionnement d'une sortie de signaux de minutage qui est contrôlée par le signal d'entrée de cristal XTAL. L'état (0) du registre de mode opératoire autorise par conséquent le processeur 10 à être relié à des systèmes de traitement de données nécessitant l'un ou l'autre type de signaux de minutage. L'étage (8) du registre de mode opératoire, lorsqu'il est remis à 0, autorise la logique de commande 64 (fig. 2) à émettre les signaux de commande de lecture/ écriture R/WHB et R/WLB en coïncidence avec la transmission de l'adresse par les lignes de données/adresses DAL 15:-0. Lorsque l'étage (8) du registre de mode opératoire est mis à 1, les signaux de commande de lecture/écriture R/WHB et R/WLB sont retardés et transmis en coïncidence avec les signaux d'adresses de colonnes CAS. L'étage (8) du registre de mode opératoire permet par conséquent au processeur 10 d'être relié à des systèmes de traitement de données qui nécessitent les signaux de commande de transfert de bus de lecture/écriture R/WHB et R/WLB à un moment ou à un autre au cours d'un transfert. L'étage (9) du registre de mode opératoire est mis à 1 quand l'élément de mémoire 20 (fig. 1) est une mémoire statique et il est remis à O quand l'élément de mémoire est une mémoire dynamique. Lorsque l'étage(9)du registre de mode opératoire est remis à 0, la logique de commande 64 est autorisée à amorcer des opérations de remise à jour. Lorsque l'étage (9) du registre de mode opératoire est remis à 0, le processeur 10 assure alors une transmission séquentielle des adresses de rangée et de colonne dans les lignes d'adresses/interruptions AI (7:0). L'étage (9) du registre de mode opératoire permet par conséquent au processeur 10 d'être relié à des systèmes de traitement de données comportant des éléments de mémoire nécessitant la transmission séquentielle de l'adresse de rangée et de l'adresse de colonne et également à des systèmes de traitement de données comportant des éléments de mémoire nécessitant une adresse de rangée pour amorcer une opération de remise à jour. L'étage (10) du registre de mode opératoire indique la capacité descircuis de mémoire auxquels le processeur 10 est relié. L'étage (10) du registre de mode opératoire est mis à 1 quand la processeur 10 est relié à une mémoire ll ayant une capacité maximale de 32K emplacements de mémorisa- tion adressables, comprenant des groupes de circuits intégrés 4K ou 16K couramment disponibles. Inversement, l'étage 10) du registre de mode opératoire est remis à O si le processeur est relié à une mémoire ll ayant une capacité maximale de 64K emplacements de mémorisation adressables comprenant des groupes de circuits intégrés couramment disponibles. L'état de l'étage(l0) du registre de mode opératoire fait également varier le codage des lignes de sélection de fonction SEL (1:0) 41 comme indiqué sur la fig. 5. L'étage (10) du registre de mode opératoire permet par conséquent la liaison du processeur 10 avec des systèmes de traitement de données ayant différents impératifs concernant les signaux d'adresses et de commande. L'étage (11) du registre de mode opératoire est mis à 1 quand le bus de données auquel le processeur 10 est relié comporte huit conducteurs pour transférer des informa- tions, c'est-à-dire un bus d'informations qui peut transmet- tre un octet d'information en parallèle. Inversement l'étage (11) du registre de mode opératoire est remis à O si le bus de données est capable de transférer deux octets ( un mot) de données en parallèle. La condition de l'étage (11) du registre de mode opératoire détermine la nature des signaux transférés par le processeur 10 sur les lignes de données/ adresses DAL (15:0) 30 et sur les lignes d'adresses/ interruptions AI (7:0) 33. L'étage (11) du registre de mode opératoire autorise le processeur 10 à être relié à des systèmes de traitement de données comportant un bus de données capable de transmettre différentes quantités d'informations en parallèle. La mise à 1 de l'étage (12) du registre de mode opératoire oblige le processeur 10 à fonctionner dans un mode d'utilisateur tandis que la remise à O de l'étage (12) du registre de mode opératoire oblige le processeur à fonctionner dans un mode de contrôle. L'étage (15:13) du registre de mode opératoire contient des informations codées d'adresses de démarrage/ redémarrage. L'utilisateur peut sélectionner l'une de huit adresses initiales auxquelles le processeur de données commence des opérations suivant une alimentation initiale en courant ou bien une reprise d'opérations à la suite d'un arrêt (HALT) ou bien une interruption pour panne de courant (PF). On va maintenant décrire les différents transferts. Les étages (11:8) du registre de mode opératoire commandent certaines séquences de signaux pour transférer une information par le bus 14. Les différents transferts d'informations vont être décrits dans la suite en référence aux figures 6 à 13 et un transfert de mise à jour va être décrit en référence à la fig. 14. De façon succincte, les fig. 6 à 9 se rapportent à des transferts d'informations effectués par l'intermédiaire d'un bus d'informations capable de transférer deux octets d'information en parallèle tandis que les fig 10 à 13 se rapportent à des transferts d'informations effectués par l'intermédiaire d'un bus d'informations capable de transférer un octet de données en parallèle. Les figures 6, 7, 10 et 11 se rapportent à des transferts de lecture et d'écriture dans lesquels des signaux d'adresses ne sont pas transférés dans les lignes d'adresses/ interruptions AI (7:0) tandis que les figures 8, 9, 12 et 13 se rapportent à des transferts de lecture et d'écriture dans lesquels les signaux d'adresses sont transférés par les lignes d'adresses/interruptions AI (7:0). A. Transferts de deux octets d'information en parallèle. (i) Des lignes d'adresses /interruptions ne transfèrent pas des signaux d'adresses. (a) Opération de lecture. Les figures 6A-6I représentent collectivement des diagrammes de minutage mettant en évidence des signaux permettant d'effectuer une opération de lecture amorcée par le processeur 10 pour extraire une information d'une unité de mémoire 11, par exemple (fig. 1), par l'intermédiaire d'un bus d'informations capable de transférer un mot d'information (deux octets > en parallèle et dans lequel les signaux d'adresses sont transmis par l'intermédiaire des lignes de données/adresses DAL (15:0) mais non par l'intermédiaire des lignes d'adresses/interruptions AI(7:0). Cet agencement est caractéristique d'un système dans lequel le processeur 10 est relié à une mémoire statique. L'opération de lecture comprend plusieurs trans- ferts. Pendant un premier transfert, le processeur adresse l'emplacement de mémorisation de la mémoire dont le contenu doit être transféré par la commande de mémoire. La commande de mémoire fait alors en sorte que la donnée soit transférée vers le processeur pendant un second transfert. Pour un système de traitement de données comportant une mémoire statique et un bus d'informations à seize conducteurs, l'étage (11) du registre de mode opératoire est remis à O tandis que l'étage (9) est mis à 1. Le signal de minutage COUT représenté sur la fig. 6A correspond à une impulsion de synchronisation de mode (PMC), l'étage (0) du registre de mode opératoire étant mis à 1. Au début de l'opération, la logique de commande 64 déplace l'adresse, qui est située dans un des registres RO-R7 (73, fig. 2) ou bien dans un des registres de travail RX-RZ 80-82, vers le registre d'adresses 84 et le tampon de données/adresses 60. Les signaux d'adresses sont appliqués seulement aux lignes de données/adresses DAL(15:0). Après que les signaux d'adresses ont été stabilisés dans les lignes de données/adresses DAL (15:0), la logique de commande 64 excite en premier lieu la liane d'adresses de rangée 36 (fig. 2) pour confirmer le signal d'adresse de rangée RAS et en second lieu la ligne d'adresses de colonne 37 ( fig. 2) pour confirmer le signal d'adresse de colonne CAS. La ligne d'entrée de priorité (PI) 40 est alors excitée pour confirmer le signal d'entrée de priorité PI. Comme cela est montré à titre d'exemple sur les fig. 6G et 6H, la logique de commande 64 maintient les deux lignes de lecture/écriture 34 et 45 dans une condition désexcitée pendant la totalité de l'opération de lecture pour indiquer une opération de lecture tandis que les lignes de sélection de fonction 41 sont excitées ou désexcitées de façon variable pour produire des signaux de sélection de fonction SEL (1:0) présentant le codage indiqué sur la fig. 5, en fonction de la nature du transfert. Les unités reliées au bus 14, par exemple les unités de mémoire 11, réagissent à la confirmation du signal d'entrée de priorité PI par une indication précisant que les signaux d'informations demandés doivent être maintenus stables dans les lignes de données/adresses et également qu'une information de demande d'interruption et de demande de bus doit être maintenue stable dans les lignes respectives d'adresses/interruptions AI (7:0). La logique de commande 64 change le signal d'adresse de colonne CAS en le faisant passer dans un état non confirmé et simultanément elle verrouille les signaux d'informations transmis par les lignes de données/adresses DAL (15:0) dans un registre interne, par exemple le registre d'instruction , le registre de mode opératoire 72 ou bien un registre du fichier 73. Dans cet exemple, les signaux transmis par les lignes de données/adresses DAL (15:0) sont reçus par le tampon DAL respectif ( octet supérieur) 61 et le tampon DAL ( octet inférieur) 62 et ils sont transférés vers le registre respectif. La logique de commande 64 permet alors aux signaux de demande d'interruption et de bus transmis par les lignes d'adresses/interruptions AI (7:0) d'être verrouil- lés dans les tampons d'adresses/interruptions 86 et elle fait passer le signal d'entrée de priorité PI dans un état non confirmé. La logique de commande 64 fait alors passer le signal d'adresse de rangée RAS dans un état non confirmé pour terminer le transfert. (b) Opération d'écriture. Les fig. 7A à 7I représentent dans leur ensemble des diagrammes de minutage mettant en évidence les signaux d'exécution d'une opération d'écriture, les étages du registre de mode opératoire se trouvant dans la meme condition que pour le transfert de lecture représenté sur les fig. 6A à 6I. Les diagrammes de minutage des signaux représentés sur les fig. 7A à 7P sont identiques à ceux représentés sur les fig. 6A à 61, excepté que le processeur applique l'information à transférer aux lignes de données/ adresses DAL (15:0). La logique de commande 64 maintient les signaux de sélection de fonction SEL(1:O) dans des états non confirmés pendant l'opération. La logique de commande 64 confirme les signaux de commande de lecture! écriture R/WLB et R/WHB représentés sur les fig. 7G et 71 - pbur indiquer qu'une opération d'écriture s'effectue pendant le transfert. Le temps particulier o , au cours du transfert, les signaux de commande de lecture/écriture sont confirmés, est défini par la condition de l'étage (8) du registre de mode opératoire (fig. 3). Si l'étage (8) du registre de mode opératoire est remis à O, comme indiqué sur la fig. 7G, la logique de commande 64 confirme les signaux de comnmande de lecture/écriture R/WLB et R/WHB lorsqu'elle applique l'adresse aux lignes de données/adresses DAL (15:0), et elle les maintient à un niveau confirmé jusqu'à ce que l'information d'écriture soit enlevée. En variante, si l'étage (8) du registre de mode opératoire est mis à 1 comme indiqué sur la fig. 7H, la condition de chacun des signaux de commande de lecture/écriture R/WHB et R/WLB passe d'un état non confirmé dans un état confirmé puis revient dans un état non confirmé, en même temps que se produit le change- ment correspondant de la condition du signal d'adresse de colonne CAS. (ii) Des lignes d'adresses/interruptions transfèrent des signaux d'adresses. (a) Opération de lecture. Les fig. 8A à 8I représentent collectivement les diagrammes de minutage mettant en évidence un transfert de lecture entre le processeur 10 et une unité de mémoire h1 par l'intermédiaire d'un bus d'informations capable de transférer un mot (deux octets) d'information en parallèle et dans lequel la mémoire nécessite que les signaux d'adresses soient transférés dans la séquence établie par les lignes d'adresses/interruptions AI (7:0). Cet agence- ment est typique de systèmes de traitement de données dans lesquels le processeur 10 est relié à une mémoire dynamique. Dans un tel agencement, les étages (9) et (11) du registre * de mode opératoire sont tous deux remis à 0. En référence aux figures 8A à 8I, la logique de commande 64 applique l'adresse provenant du tampon -- de données/adresses 60 à la ligne de données/adresses DAL (15:0) 31 (fig. 2). Simultanément, la logique de commande 64 applique l'adresse de rangée provenant du registre d'adresses 84, c'est-à-dire les contenus des étages (..15, 13, 11,...,l) du registre d'adresses, par l'inter- médiaire du multiplexeur d'adresses 85 et des tampons d'adresses/interruptions 86 (fig. 2), aux lignes d'adresses/ interruptions AI (7:0) 33. Après un temps permettant la stabilisation des signaux d'adresses, la logique de commande 64 confirme le signal d'adresse de rangée RAS. La logique de commande 64 enlève alors l'adresse de rangée des lignes d'adresses/interruptions AI (7:0) et elle applique l'adresse de colonne, c'est-à-dire les contenus des étages (..14, 12, ,... ,O) du registre d'adresses 84, par l'intermédiaire du multiplexeur d'adresses 85 et des tampons d'adresses/ interruptions 86, aux lignes d'adresses /interruptions AI (7:0) 33 ( fig. 2). Après un temps permettant la stabilisa- tion de l'adresse de colonne dans les lignes d'adresses/ interruptions AI(7:0), la logique de commande 64 confirme le signal d'adresse de colonne CAS par excitation de la ligne d'adresses de colonne 37 (fig. 2). La logique de commande enlève également les signaux d'adresses des lignes de données/adresses DAL (15:0) en préparation à la réception de l'information de lecture. Un moment après que le signal d'adresse de colonne CAS a été confirmé, les signaux d'adresses de colonne sont enlevés des lignes d'adresses/interruptions AI (7:0) en préparation à la réception d'une information de demande d'interruption et de bus. Quand le signal d'interruption de-priorité PI représenté sur la fig. 8F est confirmé, le processeur a enlevé l'adresse de colonne des lignes d'adresses/interrup- tions AI (7:0) 33. Les lignes d'adresses/interruptions AI (7:0) sont disponibles pour d'autres unités par l'intermé- diaire du bus 14 pour transférer des signaux de demande d'interruption ou de bus au processeur 10. Le reste - de l'opération de lecture est identique à l'opération de lecture décrite ci-dessus en référence aux figures 6A à 6I. (b) Opération d'écriture Les fig. 9A à 9I contiennent des diagrammes de minutage mettant en-évidence les signaux permettant d'exécuter une opération de lecture dans un système de traitement de données comportant le processeur 10, par l'intermédiaire d'un bus de données à seize conducteurs et dans une mémoire dynamique. Les signaux d'adresse= et de commande des fig. 9B à 9F sont identiques à ceux représentés sur les fig. 8B à 8F, excepté que les signaux de commande de lecture/écriture R/WHB et R/WLB sont confirmés et non- confirmés avec les minutages indiqués sur les fig. 9G (c'est- à dire avec le bit (8) du registre de mode opératoire mis à 1) et 9H (c'est-à-dire avec le bit (8)du registre djO4Qratoire remis à O), ce qui correspond à une condition identique à celle des signaux de commande de lecture/écriture représen- tés sur les fig. 7G et 7H. En outre des signaux de demande d'interruption transmis par les lignes d'adresses/interrup- tions AI (7:0) ne sont pas reçus par le processeur 10 pendant une opération d'écriture. B. Transfert d'un octet d'information en parallèle. (i) Des lignes d'adresses/interruptions ne transfèrent pas des signaux d'adresses. (a) Opération de lecture Les fig. 10A à lOJ représentent collectivement des diagrammes de minutage mettant en évidence les signaux servant à l'exécution d'une opération de lecture amorcée par le processeur 10 pour extraire une information d'une unité de mémoire 11 par l'intermédiaire d'un bus d'informa- tions capable de transférer un octet de données en parallè- le et dans lequel des signaux d'adresses sont transmis par l'intermédiaire des lignes de données/adresses DAL (15:0) et non par l'intermédiaire des lignes d'adresses/interrup- tions AI (7:0). Cet agencement est caractéristique d'un système dans lequel le processeur 10 est relié à une mémoire statique. Dans un tel agencement, les étages (11) et (9) du registre de mode opératoire sont tous deux mis à 1. Un transfert se produisant dans le système de traitement de données entre le processeur 10 et une unité de mémoire 11 nécessite un transfert d'un mot entier, c'est- à dire de deux octets d'information. Dans ce cas, un transfert complet par l'intermédiaire d'un bus d'informa- tionscapable de transférer seulement un octet de données en parallèle nécessite que le processeur effectue des transferts successifs d'un octet pour obtenir le mot d'information complet. Les fig. lOA à lOJ mettent en évidence les deux transferts nécessaires qui sont amorcés par le processeur pour extraire un mot ( deux octets) de données par l'intermédiaire du bus d'informationsde transmission d'un octet. Pendant le premier transfert, l'octet le moins signi- ficatif du mot est transféré et, pendant le second transfert, l'octet le plus significatif du mot est transféré. Les deux octets d'information sont successivement transférés par l'intermédiaire des mêmes lignes de données, spécifiquement les lignes de données/adresses DAL (7:0), et le processeur 10 effectue certaines opérations pour aligner correctement les deux octets à l'intérieur après qu'ils ont été tous deux extraits. Spécifiquement, pendant le premier transfert, la logique de commande 64 applique les bits les plus significatifs du signal d'adresse aux lignes de données/ adresses DAL (15:8), et les bits les moins significatifs du signal d'adresse aux lignes de données/adresses DAL (7:0). La logique de commande confirme les signaux d'adresse de rangée RAS, d'adresse de colonne CAS et de commande d'entrée de priorité PI avec le même minutage que dans un transfert effectué par l'intermédiaire d'un bus d'informations pour transmission de deux octets, comne indiqué sur les fig. 6D à 6F. Le signal de commande de lecture/écriture R/WHB est confirmé comme un signal de lecture RD. Le minutage de la confirmation du signal de lecture RD dépend de la condition de l'étage (8) du registre de mode opératoire. La logique de commande enlève les bits d'adresse les moins significatifs des lignes de données/ adresses DAL (7:0) 31 ( fig. 2) avant la confirmation du signal d'adresse de colonne CAS afin de permettre à une information d'être transférée par l'intermédiaire des lignes de données/adresses DAL (7:0). Les bits d'adresse les plus significatifs restent appliqués aux lignes de données! adresses DAL (15:8) 32 pendant les deux transferts interve- nant dans l'opération de lecture. Les lignes de données! adresses DAL (15:8) 32 ne transmettent pas de données pendant cette opération. Les signaux de sélection de fonction SEL (1:0) sont validés pendant le premier transfert comme indiqué sur la fig. lOJ. Les lignes d'adresses/ interruptions AI (7:0) sont surveillées de manière à rece- voir l'information de demande d'interruption et de bus qui est verrouillée lorsque le signal de priorité PI passe dans un état non-confirmé. Les signaux d'informations sont reçus dans le tampon DAL ( octet inférieur) 62 ( Fig. 2) et ils sont transmis à un registre de travail, spécifiquement en ce qui concerne l'octet le moins significatif du registre à deux octets. Le processeur 10 amorce alors un second transfert de lecture pour extraire l'octet supérieur ou le plus significatif du mot en train d'être extrait. Le processeur 2500 187 obtient l'adresse de l'octet le plus significatif du mot en train d'êtreextrait. Dans un mode spécifique de réalisation, une information est mémorisée dans une mémoire suivant une disposition à alignement de mots dans laquelle le bit le moins significatif de l'adresse de mot est un " zéro ". Dans cet agencement, l'adresse de mot constitue l'adresse de l'octet le moins significatif du mot. L'octet le plus significatif contient également une adresse, qui est l'adresse de l'octet le moins significatif, augmentée de "un". Pour obtenir l'adresse de l'octet le plus significatif, le processeur 10 augmente de "un" l'adresse qui a été précédemment transférée pour extraire l'octet le moins significatif. En outre, puisque le bit le moins significatif de l'adresse précédemment transférée était un "zéro", le processeur augmente l'adresse en mettant à 1 le bit le moins significatif de l'adresse pour obtenir la nouvelle adresse. Les deux octets supérieur et inférieur de l'adresse sont transférés par l'intermédiaire des lignes de données/adresses respectives comme dans la première opération, les lignes de données/adresses DAL (15:8) 31 transmettant encore l'octet le plus significatif de l'adresse tandis que les lignes de données/adresses DAL (7:0) 32 transmettent l'octet le moins significatif de l'adresse, y compris le bit d'adresse le moins significatif " mis à 1". Les signaux d'adresse de rangée RAS, d'adresse de colonne CAS, d'entrée de priorité PI et de commande d'octet supérieur de lecture/écriture R/WHB sont confirmés et non-confirméscomme dans le précédent transfert. Les signaux de sélection de fonction SEL (1:0) ne sont pas validés pendant le second transfert. Les lignes d'adresses/ interruptions AI (7:0) sont contrôlées pour recevoir des signaux de demande de bus et d'interruption qui sont verrouillés lorsque le signal d'entrée de priorité PI passe dans un état non-confirmé. Lorsque l'octet le plus significatif du mot d'information est reçu par le processeur 10, le commutateur d'octet 66 le transfère vers les lignes les plus significa- tives du bus interne 65 et assure son transfert vers l'octet le plus significatif du registre de travail dans lequel l'octet le moins significatif du mot d'information a été précédemment transféré. Les deux octets d'informa- tion sont ainsi correctement disposés dans le registre approprié. (b) Opération d'écriture Les fig. 1lA à llJ représentent collectivement des diagrammes de minutage mettant en évidence une opéra- tion d'écriture entre le processeur 10 et une mémoire statique par l'intermédiaire d'un bus d'informations capable de transférer un octet d'information en parallèle. Les signaux sont identiques à ceux d'une opération de lecture excepté que le signal de commande de lecture! écriture R/WHB n'est pas confirmé et que les tampons d'adresses/interruptions 86 verrouillent seulement des signaux de demande de bus mais non des signaux de demande d'interruption. La ligne de commande de lecture/écriture R/WLB 35 est confirmée à l'aide d'un signal de commande d'écriture WT. Le minutage du signal de commande d'écriture WT représenté sur les fig. 11H et 11I est défini par la condition de l'étage (8) du registre de mode opératoire et il correspond au minutage du signal de lecture RD des fig. 10H et lOI. (ii) Des lignes d'adresses/interruptions transfèrent des signaux d'adresses. Les fig. 12A à 12J et 13A à 13J représentent collectivement des diagrammes de minutage mettant en évidence des opérations de transfert de lecture et d'écri- ture respectivement amorcées par le processeur 10 lorsque l'étage(ll)du registre de mode opératoire est mis à 1 et lorsque l'étage (9) est remis à O. Les étages (9) et (11) du registre de mode opératoire sont conditionnés ainsi quand le processeur 10 est relié à un système de traite- ment de données comportant une mémoire qui nécessite que les signaux d'adresses soient fournis dans une séquence transmise par les lignes d'adresses/interruptions AI(7:0) et lorsque le bus d'informations transfère un octet d'information en parallèle. Lors de l'exécution de tels transferts, comme pour les transferts représentés sur les fig. lOA à lOI et llA à 11I, deux transferts d'un octet d'information sont nécessaires pour transférer un mot entier d'information. Des signaux d'adresses et d'informa- -ticn sont transférés par l'intermédiaire des lignes de données/adresses DAL (15:0), comme indiqué sur les fig. 12B, 12C, 13B et 13C, de la même manière que pour les figures lOB, 1OC, llB et llC. Cependant, pour chaque transfert d'octet, une information d'adresse de rangée et d'adresse de colonne est transmise par les lignes d'adresses/interrup- tions AI(7:0) comme pour des transferts à une mémoire dynamique par l'intermédiaire d'un bus d'informations qui assure le transfert de deux octets d'information en parallèle, comme indiqué sur les fig. 8C et 9C. Les signaux d'adresse de rangée RAS, d'adresse de colonne CAS, d'entrée de priorité PI, de commande de lecture RD et de commande d'écriture WT sont tous confirmés puis ils sont commutés dans les états non-confirmés, comme cela a été indiqué sur les fig. 10E à lOI et 1lE à 11I. C. Opérations de remise à jour. Si l'étage (9) du registre de mode opératoire est mis à 1, le processeur 10 n'effectue pas de transferts de remise à jour pour amorcer les opérations de remise à jour dans la mémoire 11. Cependant, si l'étage (9) du registre de de mode opératoire est remis à 0, le processeur 10 effectue des transferts de remise à jour pour amorcer des opérations. de remise à jour. Les fig. 14A à 14E contiennent des diagramme de minutage mettant en évidence un transfert de remise à jour par l'intermédiaire du bus 14. La logique de commande 64 envoie une adresse de remise à jour depuis le compteur de remise à jour 87, par l'intermédiaire du multi- plexeur d'adresse 65 et des tampons d'adresses/interruptions , dans les lignes d'adresses/interruptions AI(7:0) 33 (fig. 2). Le signal d'adresse de rangée RAS est alors confir- mé. Les lignes de sélection de fonction SEL (1:0) sont codées avec le codage de remise à jour représenté sur la fig. 5. Après chaque transfert de remise à jour, les contenus du compteur de remise à jour 87 sont augmentés en préparation à un transfert de remise à jour suivant. On va maintenant décrire le registre de mode opératoire. Le chargement et l'interaction des différents étages du registre de mode opératoire 72 vont être mainte- nant décrits avec les différents circuits du processeur 10 intervenant dans un mode spécifique de réalisation de l'invention. Le registre de mode opératoire 72 est chargé quand le processeur 10 est initialement alimenté en courant et quand il exécute une instruction de remise à zéro. Le registre de mode opératoire comprend des étages qui identifient certaines caractéristiques logiques du système de traitement de données dans lequel intervient le proces- seur 10. Les signaux qui sont chargés dans le registre de mode opératoire ne sont pas changés à moins que les carac- téristiques logiques du système de traitement de données soient modifiées. Les éléments de chargement du registre de mode opératoire peuvent par conséquent être incorporés au système de traitement de données. On a représenté sur la fig. 15 une structure de génération de signaux et de chargement du registre de mode opératoire. En référence à la fig.15, en réponse à la confirma- tion d'un signal PUP d'alimentation en courant ou bien à la réception d'un signal de remise à zéro qui a été confirmé pendant l'exécution d'une instruction de remise à zérola logique de commande 64 confirme un signal de libération de bus interne IBCLR, qui est transmis par l'intermédiaire d'un élément-pilote 101 sous la forme d'un signal de libération de bus BCLR. Le signal de libération de bus BCLR permet à un élément pilote 102 d'exciter des lignes sélec- tionnées parmi les lignes de données/adresses DAL (15:0) en correspondance à des étages du registre de mode opératoire qui doivent être mis à 1. Les signaux sont-reçus par le tampon de données/adresses 60 et sont transférés dans le registre de mode opératoire en réponse à la coïncidence de la confirmation d'un signal de chargement de registre de mode opératoire LDMRL et de la confirmation du signal de minutage de phase W. La séquence de chargement du registre de mode opératoire a été mise en évidence par l'organigramme représenté sur la fig. 16. Si l.e signal d'alimentation en courant PUP est confirmé ou bien si une commande de remise à zéro est reçue ( étape 110), un numéro d'index "12" (octal) est chargé dans le registre de travail RX 80 (étape 112). Les contenus du registre RX 80 sont alors réduits d'une unité ( étape 114) et le signal IBCLR est confirmé de manière à produire ainsi une confirmation du signal BCLR par l'intermédiaire de l'élément pilote 101 ( étape 115). Le contenu du registre RX 80 est contrôlé ( étape 116) et, s'il est égal à zéro, le signal IBCLR n'est pas confirmé ( étape 117) et la séquence s'arrête ( étape 118). Si, dans l'étape 116, le contenu du registre de travail RX 80 n'est pas égal à zéro, les signaux transmis par les lignes de données/adresses DAL (15:0) sont reçus par le tampon de données/adresses 60 ( étape 120) et ils sont transférés par l'intermédiaire du bus interne dans le registre de mode opératoire 72. La routine revient ensuite à l'état 114 o le contenu du registre RX 80 est diminué d'une unité. La routine se poursuit jusqu'à ce que le contenu du registre RX 80 soit égal à zéro et à ce moment la séquence de chargement du registre de mode opératoire s'arrête. La fig. 17 représente, dans un mode particulier de réalisation, l'interconnexion entre deux étages du registre de mode opératoire 72 et certains circuits du processeur 10 ( fig. 2). La fig. 17 représente un schéma d'un circuit de la logique de minutage 88 ( fig. 2) servant à établir soit la séquence de microcycles courts de signaux de minutage représentée sur la fig. 4A, soit la séquence de microcybles longs de signaux de minutage représentée sur la fig. 4B, en réponse à la condition de l'étage (1) du registre de mode opératoire. La fig. 17 représente également un circuit servant à engendrer le signal de sortie de synchronisation COUT en réponse à la condition de l'étage (O) du registre de mode opératoire. Spécifiquement, lorsque l'étage (1) du registre de mode opératoire est mis à 1, un signal de microcycle long LMC est confirmé et le circuit représenté sur la fig. 17 engendre le microcycle court comprenant les signaux de minutage de phase 1, de phase 2 et de phase W. Le signal de minutage de phase D n'est pas engendré si le signal de microcycle long LMC est confirmé. Cependant, si l'étage (1) du registre de mode opératoire est remis à zéro, le signal de microcycle long LMC n'est pas confirmé et le circuit représenté sur la fig. 17 engendre le signal de minutage de phase D après le signal de minutage de phase 2 et avant le signal de minutage de phase W. Dans un mode spécifique de réalisation de l'invention, tous les signaux de minutage de phase ont des longueurs égales, qui sont commandées par la fréquence d'un signal de minutage de cristal XTAL prove- nant du processeur extérieur 10. En conséquence un micro- cycle long engendré lorsque l'étage (1) du registre de mode opératoire est remis à zéro a une longueur supérieure d'un tiers à un microcycle court correspondant engendre lorsque l'étage (1) du registre de mode opératoire es% mis à 1, comme le montrent les fig. 4A et 4B. De même, lorsque l'étage (0) du registre de mode opératoire est mis à 1, un signal de synchronisation de mode pulsatoire PMC est confirmé de manière à appliquer un signal de minutage représentant le signal de minutage de phase W comme signal de minutage de synchronisation COUT. Si l'étage (0) du registre de mode opératoire est remis à zéro, le signal de synchronisation de mode pulsatoire PMC n'est pas confirmé et un signal de minutage représentant le signal de minutage par cristal XTAL est transmis comme signal de minutage de synchronisation COUT. En se référant plus particulièrement au circuit représenté sur la fig. 17, on voit qu'il est prévu quatre bascules 120-123 pour engendrer respectivement les signaux de minutage de phase 1, de phase 2, de phase D et de phase W. Si l'étage (1) du registre de mode opératoire est is à 1, le signal LMC est confirmé par l'intermédiaire d'une porte OU 128. Une porte ET 124 assure alors la transmission d'un signal de conditionnement provenant de la bascule 121 de génération de signal de minutage de phase 2, par l'intermédiaire d'une porte OU 125 qui conditionne la bascule 123 de façon qu'elle soit remise à zéro quand le signal de minutage par cristal XTAL est confirmé dans la suite. Le signal de conditionnement est confirmé lorsque le signal de minutage de phase 2 est confirmé. Le signal de minutage de phase W est ainsi confirmé immédiatement après le signal de minutage de phase 2, ce qui se traduit par le microcycle court représenté sur la fig. 4A. Inversement, si l'étage(l) du registre de mode opératoire est remis à zéro, le complément du signal de microcycle long LMC non confirmé permet à une porte ET 126 d'appliquer le signal de conditionnement provenant de la bascule 121 de signal de minutage de phase 2 à l'entrée de la bascule 122. Le signal de conditionnement assure la mise à 1 de la bascule 122 lors de la confirmation du signal de minutage par cristal XTAL suivant, qui confirme le signal de minutage de phase D. Une porte OU 125 assure alors l'application d'un signal de conditionnement provenant de la bascule 122 de signal de minutage de phase D pour remet- tre à zéro la bascule 123 lors de la confirmation du signal de minutage par cristal XTAL suivant et pour valider ainsi la confirmation du signal de minutage de phase W. La nature du signal de minutage de synchronisation COUT, c'est-à-dire définir s'il représente le signal de minutage de phase W ou le signal de minutage par cristal XTAL, est déterminée par une bascule DL 131. La condition de l'étage (0) du registre de mode opératoire contrôle la condition de la bascule DL 131. Si l'étage (0) du registre de mode opératoire est mis à 1, un signal de synchronisa- tion de mode pulsatoire PMC est confirmé de manière à conditionner la bascule 131 pour la mettre à 1 quand le signal de minutage de phase W est confirmé. Lorsque la bascule DL 131 est mise à 1, une porte ET 132 est ouverte pour transmettre le signal de minutage de phase W provenant de la bascule 123, par l'intermédiaire d'une porte OU 133, comme le signal de minutage de synchronisation COUT. Inver- sement, si l'étage (O) du registre de mode opératoire est remis à zéro et si le signal de synchronisation de mode pulsatoire n'est pas confirmé, ou bien lorsque le signal de synchronisation de phase W n'est pas confirmé, la bascule DL 131 est conditionnée de manière à être remise à zéro. Quand la bascule 131 est remise à z-ro, une porte ET 134 transmet le signal provenant d'une bascule 130, qui reçoit de façon continue le signal de minutage par cristal XTAL provenant de la porte OU 133, sous la forme du signal de minutage de synchronisation COUT. La fig. 18 montre à titre d'exemple, sous la forme d'un schéma à blocs, une logique de commande 64 comportant une mémoire de commande 140 servant à établir des voies de transmission de données pour l'exécution d'opérations telles que celles indiquées par des signaux provenant du registre d'instruction 70 (fig. 1), de la logique de demande d'interruption et de bus 141 et d'une logique d'état temporel 142. Un mode spécifique de réalisation d'une mémoire de commande 140 comprend une partie d'adressage 143 et une partie de décodage et deéverrouillage 144 ( fig. 19). La partie d'adressage reçoit des signaux provenant du registre d'instruction 70 et de la logique de demande d'interruption et de bus 141, ainsi que de la logique de minutage et de la logique d'état temporel 142, et elle assure la commande de la partie de décodage et de verrouillage 144, d'une manière connue, pour engendrer des signaux de commande autorisant le processeur 10 à exécuter chaque opération. La logique d'état temporel 142, qui correspond à un circuit représenté sur la fig. 20, engendre des signaux TS2, TS3, TS4 qui autorisent le processeur 10 à effectuer une seconde opération de transfert si l'étage (11) du registre de mode opératoire est mis à 1, c'est-à-dire lorsque le processeur 10 est relié à un bus d'informations qui transfère un octet d'information en parallèle. Les signaux d'état temporel TS2 et TS3 sont appliqués à la partie d'adressage 143 de la mémoire de commande et, lorsqu'ils sont confirmés, ils empêchent une modification de l'adressage de cette partie de décodage et de verrouil- lage 144 de la mémoire de commande. Ainsi les signaux d'état temporel TS2 et TS3 empêchent des signaux de commande résultant d'un adressage-de la mémoire de commande d'influencer la partie de verrouillage et de décodage 143 de cette mémoire par l'intermédiaire des lignes de commande 145. En référence à la fig. 20, si l'étage (11) du registre de mode opératoire est mis à 1, et si une opéra- tion de transfert a été amorcée par l'intermédiaire du bus 14, et en outre si les signaux d'état temporel TS3 et TS4 ne sont pas confirmés, une porte ET 150 confirme un signal d'état temporel TS2. Le signal d'état temporel TS2 condi- tionne une bascule 151 de"façon à la mettre à 1 lors de la confirmation suivante du signal de minutage de phase 2, ce qui provoque la mise à 1 d'une bascule 152 par le signal de minutage de phase W suivant. La mise à 1 de la bascule 152 rend conducteur un transistor 153 et bloque un transistor 154, ce qui confirme ainsi le signal d'état temporel TS3. Le signal d'état temporel TS3 est appliqué à la logique d'adressage de mémoire de commande 143 ( fig. 19) de façon à l'empêcher de modifier lessignaux de commande transmis par les lignes de commande 145, et il conditionne également la partie de décodage et de verrouillage 144 de la mémoire de commande pour amorcer un second transfert d'adresse en vue du commencement d'une seconde opération par l'intermédiaire du bus 14. Comme indiqué sur la fig.21, le signal d'état temporel TS3 assure également la mise à 1 du bit d'adresse le moins significatif du registre d'adresses 84 de façon à fournir l'adresse de l'octet le plus signifi- catif du mot d'information qui est transféré pendant le second bit d'information. La partie de verrouillage et de décodage 144 de la mémoire de commande amorce également, sous la commande du signal d'état temporel TS3, le transfert d'une information par l'intermédiaire du bus 14 à la suite du transfert d'adresse. Le signal d'état temporel TS3 conditionne également la bascule 155 de façon à valider la confirmation du signal d'état temporel TS4 par la bascule 156 et les transistors 157 et 158 de la même manière Vue le signal d'état temporel TS3 a été confirmé par la bascule 152 et les transistors 153 et 154. Si l'opération est une - opération de lecture, le signal d'état temporel TS4 conditionne l'octet irférieur 62 du tampon DAL de manière à recevoir l'octet d'information et il conditionne le commu- tateur d'octets 66 de façon à assurer son transfert dans l'octet le plus significatif du registre de travail dans lequel le premier octet d'information a été emmagasiné. Dans le cas d'une opération de lecture, le signal d'état temporel TS4 autorise le commutateur d'octet 66 à transférer les signaux d'informations depuis l'octet le plus significa- tif d'un registre sélectionné, par l'intermédiaire de l'octet inférieur 62 du tampon DAL, danslles lignes de données/adresses DAL (15:O). La fig. 22 représente un exemple d'un circuit d'utilisation des étages (10) et (9) du registre de mode opératoire. Spécifiquement, l'étage {10) du registre de mode opératoire sélectionne soit un signal d'adresse, soit un signal d'extraction en vue de leur transfert par l'inter- médiaire d'une ligne d'adresses/interruptions AI - rendant certaines opérations. L'étage (10) du registre de mode opératoire effectue également le codage de la ligne de sélection de fonction SEL (O) 41 co, me indiqué sur la fig. 5. Spécifiquement, l'étage (10) du registre de mode opératoire, lorsqu'il est mis à 1, assure]a -onfiration du signal de sélection de fonction SEL (0) seulement pendant un transfert de mise à jour. Si l'étage (10) du registre de mode opératoire est remis à zéro, le signal de sélection de fonction SEL (0) est confirme seulement pendant une opération d'extraction in cest dire pendant une opération de lecture danss '-_ e - l'information transférée est une insuti'. En ce qui concerne le signal tra.fé o.a!nt-r médiaire de la ligne d'adresses/interrupticns.%20, si 2500 1 87 l'étage (10) du registre de mode opératoire est mis à 1, un signal MD64R est confirmé de manière à transmettre séquentiellement les deux bits d'adresses les plus signifi- catifs ( bits d'adresses 15 et 14) par la ligne d'adresses / interruptions AI(O). Si l'étage (10) du registre de mode opératoire est remis à zéro, le signal rID64R n'est pas confirmé et un signal d'extraction, ainsi que le bit d'adresse le plus significatif ( bit d'adresse 14) sont sélectivement appliqués à la ligne d'adresses/interruptions AI(O) par le multiplexeur d'adresses 85. En ce qui concerne l'influence de l'étage (10) du registre de mode opératoire sur les signaux de sélection de fonction SEL, si l'étage (10) du registre de mode opéra- toire est remis à zéro, la non-confirmation du signal MD64R conditionne le signal de sélection de fonction SEL(O) de façon qu'il soit confirmé lorsque la confirmation d'un signal d'extraction. Au contraire, si l'étage (10) du registre de mode opératoire est mis à 1, la confirmation du signal MD64R conditionne le signal de sélection de fonction SEL (0) de façon qu'il soit confirmé lorsqu'un signal d'opération de remise à jour ALREF est confirmé par la partie de décodage et de verrouillage 144 ( fig. 19) de la mémoire de commande en vue d'amorcer une opération de remise à jour. L'étage (9) du registre de mode opératoire, lorsqu'il est remis à zéro, permet à la mémoire de commande ( fig. 18) d'amorcer une opération de remise à jour et de confirmer le signal ALREF en réponse à cette condition. La confirmation du signal ALREF autorise le multiplexeur d'adresses 85 à appliquer l'adresse de remise à jour au compteur de remise à jour 87 par l'intermédiaire des lignes d'adresses/interruptions AI(7:0) et elle autorise la confir- mation du signal de sélection de fonction SEL (0) à moins que l'étage (10) du registre de mode opératoire ne soit remis à zéro. Chaque signal de commande de bus est en relation avec au moins un des signaux de minutage de phase 1, de phase 2 ou de phase W. Certains signaux de commande de bus sont confirmés en même temps que la confirmation d'un signal de minutage de phase. Par exemple, le signal d'adresse de rangée RAS est confirmé en même temps que le signal de minutage de phase W. D'autres signaux de commande de bus sont confirmés à des instants prédéterminés après la confirmation des signaux de minutage particuliers. Par exemple le signal d'adresse de colonne CAS est confirmé après la confirmation du signal de minutage de phase 1 et avant la confirmation du signal de minutage de phase 2. Encore d'autres signaux de commande de bus peuvent être confirmés soit en même temps que la confirmation d'un signal de minutage particulier soit au bout d'un temps prédéterminé après la confirmation d'un signal de minutage particulier. Des exemples des signaux de commande de bus cités en dernier sont constitués par les signaux R/WlHB et R/WLB, qui sont confirmés en même temps que la confirma- tion du signal de minutage de phase 2 si l'étage (8) du registre de mode opératoire 72 (fig. 3) est remis à zéro, ou bien au bout d'un temps prédéterminé après la confirma- tion du signal de minutage de phase 1 si l'étage (8) du registre de mode opératoire est mis à 1. La fig. 23 représente un circuit pour autoriser la confirmation du signal R/WHB, ce circuit comportant une partie de commande et génération de signaux 170 et une partie de retardement de signal de minutage 171. La partie de retardement de signal de minutage confirme un signal de minutage de phase 1 retardé DEL en réponse à la confirma- tion du signal de minutage de phase 1. La partie de retardement de signal de minutage 171 comprend une partie de déclenchement à seuil 172 qui est commandée par une partie de réflexion de courant 173. La partie de réflexion de courant est commandée à son tour par une partie de référence 174 qui règle le courant passant dans la partie de réflexion 173. La partie de déclenchement -à seuil 172, qui est un déclencheur de Schmitt dans un mode spécifique de réalisation, peut être déclenchée pour confirmer le signal de minutage de phase 1 DEL lorsque la charge appliquée au condensateur 175 de la partie de réflexion de courant 173 atteint une valeur prédéterminée. Le condensateur 175 est chargé par un courant provenant d'une source de tension et réglé par un transistor 176 intervenant dans la partie de réflexion de courant 173. Le condensateur est déchargé par l'intermédiaire d'un transistor 177 dans la partie de commande et génération de signaux 170. Le transistor 177 est commandé à son tour par le complément du signal de minutage de phase 1. Quand le signal de minutage de phase 1 n'est pas confirmé, le transistor 177 est rendu conducteur, ce qui permet la décharge du condensateur. Quand le signal de minutage de phase 1 est confirmé, le transistor 177 est cependant bloqué, ce qui permet le passage d'un courant dans le transistor 176 pour charger le condensateur et déclencher le déclencheur de Schmitt pour la confirmation du signal de minutage de phase 1 retardé DEL lorsque le niveau de tension au condensateur atteint sa tension de déclenche- ment. Le déclenchement du déclencheur de Schmitt confirme le signal de minutage de phase 1 retardé DEL. La quantité de courant passant dans le transistor 176 détermine le temps mis par le condensateur 175 pour se charger jusqu'au seuil de déclenchement du déclencheur de Schmitt après la confirmation du signal de minutage de phase 1. Le courant passant dans le transistor 176 est défini par le niveau de tension d'un signal de sortie VDB provenant d'un amplificateur opérationnel 178. La niveau de tension du signal VDB est à son tour commandé par un signal de tension de référence V-REF et par le complément d'un signal de correction de réaction VF. Le signal VF est engendré par un circuit de réaction comprenant un transistor et une résistance 181, en étant spécifiquement constitué par la tension apparaissant à la jonction entre le transis- tor 180 et la résistance 181. Le courant passant par le transistor 180 est égale- ment commandé par le signal VDB provenant de l'amplificateur 178. Si la tension du signal VDB tombe en dessous de son niveau sélectionné, lecourant passant dans le transistor diminue. Le niveau de tension du signal de correction de réaction VF diminue et en conséquence le niveau de tension du signal VDB augmente à nouveau. Au contraire, si la tension du signal VDB augmente au delà de son niveau sélectionné, le courant passant dans le transistor 180 augmente, le niveau de tension du signal de correction VF augmente et le niveau du signal VDB diminue. En se référant à nouveau à la partie de commande et de génération de signaux 170 du circuit représenté sur la fig. 23, on voit que, si l'étage (8) du registre de mode opératoire est mis à 1, en indiquant que le signal de commande de lecture/écriture R/WHB doit être transmis avec un retard ( comme indiqué sur la fig. 6H), un signal NORM est confirmé. Lorsqu'un signal de commande de validation R/WHB EN est confirmé par la logique de signal de commande de bus 170 ( fig. 18), une por.te ET 182 autorise une seconde porte ET 183 à mettre à 1 un verrou 184 quand le signal de phase 1 retardé DEL est confirmé par le déclen- cheur de Schmitt. La mise à 1 du verrou 189 permet à un élément-pilote 185 de confirmer le signal de commande de lecture/écriture R/WHB jusqu'à ce qu'un signal d'invalida- tion DIS soit reçu. En conséquence le verrou 134 facilite le maintien du signal de lecture/écriture R/WlI-B à un niveau confirmé après que le signal de minutage de phase 1 retardé DEL a été commuté dans un état non confirmé. Si l'étage (8) du registre de mode opératoire n'est pas mis à 1, en indiquant que le signal de commande de lecture/écriture R/WHB doit être confirmé en même temps que le signal de minutage de phase 2 ( comme indiqué sur la fig. 6G), le signal NORM n'est pas confirmé. Le signal de validation R/WHB EN est transmis par l'intermédiaire d'une porte ET 186 pour valider la porte ET 187 quand le signal de minutage de phase 2 est confirmé, ce qui provoque alors la mise à 1 du verrou 184 pour autoriser l'élément-pfote 185 à confirmer le signal de commande de lecture/écriture R/WHB. On va maintenant décrire les interruptions. Si, pendant un transfert de lecture, l'une quelconque des lignes d'adresses/interruptions AI(7:1) est excitée au moment du chargement du tampon d'adresses/ interruptions AI 86, une demande d'interruption est reçue par le processeur 10 et il en résulte une condition de demande d'interruption qui indique qu'il existe dans le système de traitement de données extérieur au processeur 10 une condition nécessitant une prise en considération par le processeur 10. Le temps au bout duquel le processeur répond à une demande d'interruption dépend de la priorité de la demande. Si les lignes d'adresses/interruptions AI (6:7) sont excitées, l'interruption est une interruption causée par un arrêt HALT ou bien par une panne de courant PF correspondant aux priorités d'ordres les plus élevés. Si les lignes d'adresses/interruptions AI (4:1) sont excitées, un signal de demande d'interruption est reçu et il présente une priorité d'interruption qui dépend des conditions des lignes d'adresses/interruptions AI(4:1). Ces lignes transmettent des signaux de priorité codés CP (3:0) à la logique de demande d'interruption et de bus 141. Le codage des signaux de priorité codés CP (3:0) identifie un des quinze niveaux de priorité d'interruption, représentés sur la fig. 4 et qui correspondent à leur tour à quatre niveaux de priorité de fonctionnement de proces- seur. Le processeur 10 maintientun niveau de priorité de fonctionnement interne dans le registre d'état 71 (fig.2). Si un niveau de priorité d'interruption dépasse le niveau de priorité de fonctionnement en cours du processeur, le processeur reconnaît l'interruption ayant la priorité la plus élevée et il exécute une routine de service d'inter- ruption pour satisfaire à cette interruption. Les routines de service d'interruption sont des programmes qui sont placés dans la mémoire en commençant à une adresse qui est appelée le vecteur d'interruption. Dans un mode particulier de réalisation, le vecteur d'interruption peut être déterminé par le processeur par le codage des signaux de priorité codés CP (3:0), ou bien il peut être obtenu à partir de l'unité d'interruption pendant une opération de reconnaissance d'interruption IACK. La détermination de ce que le processeur peut engendrer le vecteur d'interruption à l'intérieur ou le recevoir pendant une opération de reconnaissance d'interruption IACK est influencée par la condition des lignes d'adresses/ interruptions AI (5) lorsque les signaux de priorité codés CP (3: 0) correspondants sont verrouillés. Si la ligne d'adresses/interruptions AI(5) est excitée, un signal de vecteur VEC est confirmé et le processeur peut recevoir un vecteur d'interruption pendant l'opération IACK. Si la ligne d'adresses/interruptions AI (5) n'est pas excitée, le signal de vecteur VEC n'est pas confirmé et le processeur doit déterminer intérieurement un vecteur d'interruption par décodage des signaux de priorité codés CP (3:0). Le processeur 10 effectue une opération IACK même s'il doit déterminer intérieurement le vecteur d'interruption. En référence à la fig. 25, les signaux provenant des lignes d'adresses/interruptions AI(4:1) sont reçus dans les tampons d'adresses/interruptions 86 et sont transmis comme des signaux de priorité CP (3:0) à un comparateur de priorité 200 prévu dans la logique de commande 64. La priorité de fonctionnement du processsur 10 qui est contenue dans le registre d'état 71 est également appliquée au comparateur de priorité 200. Si l'interruption a une priorité plus élevée que la priorité de fonctionnement, un signal de priorité d'interruption INT PRI OK est confirmé de manière à assurer la transmission du complément du signal de vecteur VEC provenant de la ligne d'adresses/interruptions AI (5) par l'intermédiaire d'une porte ET 201 sous la forme d'un signal de vecteur interne INTVEC. Si le signal VEC est confirmé lorsque le signal de priorité d'interruption INT PRI OK est confirmé, un signal de vecteur externe EXTVEC est confirmé par la porte ET 202. Si le signal de vecteur interne INTVEC est confirmé, un générateur de vecteur 203 est validé de manière à engendrer un vecteur d'interruption en réponse aux signaux de priorité codés CP (3:0). Lors de la confirmation soit du signal de vecteur interne INTVEC soit du signal de vecteur externe EXTVEC, la logique de commande 64 amorce une opération de reconnais- sance d'interruption IACK dans le bus 14. Un diagramme de minutage mettant en évidence l'opération de reconnaissance d'interruption IACK a été indiqué sur la fig. 26. Le processeur 10 transmet d'abord l'information de demande d'interruption qui est reçue en provenance des lignes d'adresses/interruptions AI(5:1) par les lignes de données/ adresses DAL sance d'interruption, en transmettant spécifiquement les signaux de priorité codés CP (3:0) par les lignes DAl (11:8) et le signal de vecteur VEC par la ligne de données/adresses DAL (12). Le processeur 10 excite égale- ment la ligne de sélection de fonction SEL (1) pour indiquer un transfert de reconnaissance d'interruption IACK (fig. 5). La ligne de sélection de fonction SEL (0) est maintenue dans un état désexcité. Le signal d'adresse de rangée RAS est alors confirmé. Les unités qui ont transféré la demande d'interruption comparent l'information existant dans les lignes de données/adresses DAL (12:8) avec les signaux qui ont été précédemment transférés par les lignes d'adres- ses/interruptions AI(5:1) de façon à déterminer s'ils ont amorcé l'interruption reconnue. Si la ligne de données / adresses DAL (12) est confirmée, l'unité qui a amorcé l'interruption reconnue transmet alors un vecteur d'inter- ruption dans les lignes de données/adresses DAL (7:2). Si le signal EXTVEC est confirmé par la porte ET 202 (fig. 25), le processeur 10 verrouille alors les signaux de vecteur d'interruption provenant des lignes de données/ adresses DAL (7:2) dans le registre de travail RY. Les fig. 27A à 27C donnent des organigrammes représentant une partie d'une séquence d'opérations amorcées si une demande d'interruption est reçue avec une priorité suffisante pour amorcer une interruption. En référence à la fig. 27A, si la ligne d'adresses/ interruptions AI (7) est excitée, en indiquant la confirma- * tion d'un signal d'arrêt HALT ( étape 201), un numéro d'index "1" est chargé dans le registre de travail RZ (80, fig. 2) ( étape 202) et la séquence passe à une séquence MTRAP représentée sur les fig. 27B et 27C. Si la ligne d'adresses/ interruptions AI (7) n'est pas excitée, la condition du signal de coupure de courant PF transmis par la ligne d'adresses/interruptions AI (6) est déterminée. Si le signal de panne de courant PF est confirmé (étape 203), une adresse:'24" est chargée dans le registre de travail RY 81 ( étape 204) et la séquence progresse à la séquence MTRAP. Si aucun des signaux HALT ou de panne de courant PF n'a été confirmé, la séquence examine l'état du signal de vecteur externe EXTVEC ( étape 205). Si le signal EXTVEC est confirmé, en indiquant qu'une interruption a été demandée avec une priorité suffisante pour nécessiter une intervention du processeur, et que le vecteur d'inter- ruption doit être extrait de l'unité d'interruption par l'intermédiaire des lignes de données/adresses DAL (7:2), après que le processeur a effectué une opération de reconnaissance d'interruption IACK par l'intermédiaire du bus 14, le vecteur d'interruption est extrait par l'intur- médiaire du tampon de données/ adresses 60 et il est chargé dans le registre de travail RY 81 ( étape 206. Des bits non valables sont masqués ( étape 207) en soumet- tant à une combinaison logique ET le contenu de RY avec "374" ( nombre octal) pour faire en sorte que les deux bits les moins significatifs du vecteur prennent' l'état zéro et en renvoyant le résultat dans le registre >Y. La séquence passe alors à la séquence MTRAP. Si le signal de vecteur externe EXTVEC n'est pas confirmé ( étape 205), la condition du signal de vecteur interne INTVEC est examinée ( étape 21O) . Si le signal de vecteur interne INTVEC est confirmé, le vecteur d'interrup- tion est transmis à partir du générateur de vecteur interne 203 ( fig. 25) au registre de travail RY ( étape 211). La séquence passe alors à la séquence MTRAP représentée sur la fig. 27B. La séquence MTRAP a été mise en. évidence sur les fig. 27B et 27C. Les contenus du compteur de programme provenant du registre R7 (74, fig. 2) et du registre d'état 71 sont d'abord transférés dans des emplacements de mémoire qui sont identifiés par le pointeur de pile R6 (75, fig. 2). Un nouveau mot d'état et un nouveau compte de programme ( c'est-à-dire l'adresse de l'instruction suivante à exécuter) sont extraits d'un emplacement déterminé par le vecteur d'interruption et sont chargés dans le registre d'état 71 et le registre de compteur de programme R7 (74, fig. 2). En conséquence, dans les séquences 220 et 221, les contenus du registre d'état en cours 71 et du compteur de programme 74 sont transférés dans les emplacements de mémoire qui sont indiqués par le registre de pointeur de pile R6 ( 75, fig. 2). Les contenus du registre RZ sont alors contrôlés ( étape 230), et s'ils sont égaux à "un", une adresse d'alimentation en courant/redémarrage, qui est déterminée par la condition des étages (15:13) du registre de mode opératoire (fig.3) est chargée dans le registre de compteur de programme R7 de la pile de registres70. Les contenus du registre de pointeur de pile R6 (75, fig. 2) sont alors initialisés ( étape 231), des interruptions sont vérifiées ( étape 232), le registre de travail RZ est remis à zéro ( étape 233) et la séquence MTRAP est sortie. Si les contenus du registre RZ ne sont pas égaux à "un" dans l'étape 230, c'est-à-dire si le signal HALT n'a pas été confirmé dans l'étape 202, il se produit alors, dans l'étape suivante 221, une utilisation du vecteur d'interruption contenu dans le registre RY pour extraire le nouveau compte de programme et le nouveau mot d'état de processeur de la routine d'exécution d'interruption (étape 241). La séquence MTRAP est alors sortie et la routine d'exécution d'interruption est amorcée. La description faite ci-dessus est limitée à un mode spécifique de réalisation de l'invention. Le mode spécifique de réalisation en question a été décrit sous la forme d'un système logique à niveau de commande. Cependant un mode préféré de réalisation comporte des circuits se présentant sous la forme de circuits du type MOS ( métal- oxyde-semiconducteur). La correspondance entre la logique à niveau de commande qui a été décrite ci-dessus et des circuits"MOS" apparaîtra tout à fait évidente pour les spécialistes en la matière. Il va de soi que la présente invention peut être mise en pratique dans des unités centrales de traitement comportant diverses structures fondamentales ou bien dans des unités centrales de traitement qui utilisent des circuits internes différents de ceux qui ont été décrits cidessus, tout en permettant d'atteindre certains ou la totalité des objectifs et avantages de la présente inven- tion qui ont été mis en évidence plus haut. REVENDICATION Unité centrale de traitement (10) destinée à être reliée à un système de traitement de données comprenant au moins une autre unité (11) comportant une pluralité d'emplacements de mémoire adressables et des moyens de transmission de signaux de demande d'interruption, ainsi qu'un ensemble d'interconnexion de système comprenant des moyens pour transmettre des signaux d'informations et d'adresses et des moyens pour transmettre des signaux de demande d'interruptions, ladite unité centrale de traitement étant caractérisée en ce qu'elle comprend: A. un ensemble à registre de mode opératoire (72) comprenant un premier moyen d'indication présentant une première condition et une seconde condition; B. un moyen connecté auxdits moyens de transmission de signaux d'informations et d'adresses pour amorcer séquentiellement des transferts de signaux d'adresses et de signaux d'informations par l'intermédiaire desdits moyens de transmission de signaux d'informations et d'adresses C. un troisième moyen relié audit moyen à registre de mode opératoire (72), audit moyen d'amorçage de transfert et auxditg moyens de transfert de signaux de demande d'interruption pour transférer des signaux d'adresses par l'intermédiaire desdits moyens de transfert de signaux de demande d'interruption quand ledit moyen d'amorçage de transfert assure le transfert de signaux d'adresses par l'intermédiaire desdits moyens de transfert de signaux d'adresses et d'informations, si ledit premier moyen d'indication se trouve dans ladite première condi- tion, et pour recevoir des signaux de demande d'interrup- tion quand ledit moyen de transfert séquentiel amorce des transferts de signaux d'informations, ledit troisième moyen réagissant à la prise de ladite seconde condition par ledit premier moyen d'indication pour ne pas trans- férer des signaux d'adresses quand ledit moyen de transfert séquentiel transfère les signaux d'adresses.