La présente invention concerne un circuit logique de base comprenant au moins deux étages de transistors connectes en série par rapport au flux de signaux binaires de façon que le collecteur d'un transistor d'un premier étage est couplé directement à la base d'un transistor d'un second étage, et qu'un composant fournissant du courant à partir d'une première source de tension est connecté à chaque jonction base-collecteur. Ce circuit fonctionne de façon que le courant de base circulant dans le second transistor est soit à un niveau faible JL soit à un niveau élevé JH selon l'e'tat binaire haut R ou bas L. Les circuits logiques dans lesquels deux étages de transistors sont connectés en série par rapport au flux de signaux binaires sont, par exemple, les circuits dénommés "DCTL", c1 est-à-dire des circuits logiques à transistors à couplage direct utilisant des transistors bipolaires, et les circuits intégrés en logique à injection, ou nI2L", également réalisés avec des transistors bipolaires mais selon une technique d'intégration monolithique spéciale, qui assure une densité particulièrement élevée des composants. Le niveau de courant faible JL correspond à zéro (absence de courant). Dans les circuits logiques de base de ce genre, la vitesse de commutation des différents étages et, par conséquent, la valeur maximale de la fréquence du signal à traiter dépendent essentiellement des fluctuations de tension des signaux binaires A U, c'est-àdire de la différence entre la tension de signal UH attribuée à un état logique haut H et la tension de signal UL attribuée à l'autre état logique L. La relation entre la vitesse de commutation et les fluctuations de tension des signaux binaires U est essentiellement due au fait que les différents étages du circuit représentent des condensateurs qui doivent. être chargés, déchargés ou rechargés par les tensions de signaux.Les capacités de ces condensateurs sont constituées partiellement par les capacités d'entrée et de sortie des transistors utilisés, mais aussi par des capacités de fuite et de circuit. On connais la méthode permettant d'augmenter la vitesse de commutation des circuits I2L en réduisant les fluctuations de tension des signaux binaires au moyen de diodes Schottky insérées soit dans le circuit de base, soit dans le circuit descollecteur d'un transistor inverseur, ou reliant la base et le collecteur d'un tel transistor. La vitesse de commutation peut ainsi être doublée par rapport à celle de circuits sans diodes Schottky. L'objet de l'invention est de réaliser une autre augmentation substantielle de la vitesse de commutation des circuits logiques de base notamment de type I2L. Selon la caractéristique principale de l'invention, la source de courant fournit une intensité supérieure à la différence - L JL et une deuxième source comprenant un composant semi-conducteur avec barrière de potentiel ou de surface fournit, au moins en partie, le courant collecteur nécessaire pour les deux états logiques des transistors de commutation. Une vitesse de commutation maximale est ainsi atteinte puisque les transistors ne sont plus saturés ni bloqués comme dans la technique intérieure. L'invention sera mieux comprise à la lecture de la description détaillée qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux figures annexées qui représentent - les figures 1 à 4, des schémas de circuit de quatre variantes différentes d'un premier exemple de réalisation de l'invention - la figure 5, un schéma de circuit d'un deuxième exemple de réalisation de l'invention - les figures 6 à 8, des schémas de circuit de trois variantes d'un troisième exemple de réalisation de l'invention - la figure 9, un schéma de principe d'une application de l'invention à un circuit L - la figure 10, deux courtes courant-tension expliquant le fonctionnement de l'intention à l'aide du schéma de principe de la figure 9. On va d'abord décrire les composants et les connexions représentés par les figures 1 à 9. Les transistors 1 et 2 sont communs à tous les exemples de réalisation ; le composant de circuit 4 est représenté dans les figures i à 8 par le symbole d'une source de courant constant Celle-ci peut naturellement autre réalisée par une résistance ou un autre composant quelconque connecté comme une résistance, par exemple, un transistor à effet de champ. Le collecteur du transistor 1, qui constitue une partie d'un premier étage, est couplé directement à la base du transistor 2, qui constitue une partie d'un second étage relié en série au premier étage par rapport au flux de signaux binaires. Dans tous les exemples de réalisation, les émetteurs des transistors t,2 sont à la masse, tandis que la base du transistor 1 représente l'entrée par rapport au flux de signaux binaires. Le transistor 2 est représenté avec trois collecteurs agissant comme sorties différentes par rapport au flux de signaux binaires.Le composant de circuit 4 fournit au point de jonction du collecteur du transistor 1 avec 1a base du transistor 2, à partir d'une premiere source de tension d'alimentation U1, un courant (couran-ts J41' J42' J47 de la figure 9) qui, conformément à l'invention, est plus élevé que la différence dJ existant entre le niveau de courant élevé JR et le niveau de courant faible JL :J4 > # J @ JH En outre, les quatre variantes du premier exemple de réalisation de l'invention, représentées par les figures 1 à 4, comprennent un composant 3 ayant au moins une barrière de potentiel ou une barrière de surface et connecté de façon à fournir, au moins en partie, le courant de collecteur nécessaire pour les états logiques haut H, ou bas L des transistors 1 et 2 des premier et deuxième étages. Dans la première variante, représentée par la figure 1, une borne du composant 3 est connectée à la base du transistor 2 et donc au collecteur du transistor 1. Sa borne d'alimentation est reliée à la deuxième source de tension d'alimentation U2, et sa borne de commande à une troisième source de tension d'alimentation U3. Dans la deuxième variante, représentée par la figure 2, la borne d'alimentation du composant 3 est connectée à la première source de tension d'alimentation U1, et la borne de commande à la troisième source de tension d'alimentation U3. Dans la troisième variante, représentée par la figure 3, la borne d'alimentation du composant 3 est de nouveau connectee à la première source d'alimentation U1, de même que la borne de commande.Dans la quatrième variante, représentée par la figure 4, la borne d'alimentation du composant 3 est à la masse, et la borne de commande est connectée à la troisième source d'alimentation U3. Dans le deuxième exemple de réalisation, représenté par la figure 5, le composant 3 ayant au moins une barrière de potentiel ou de surface est une diode Schottky 5 dont la cathode est couplée à la base du transistor 2 et au collecteur du transistor 1, et l'a- node à une source supplémentaire de tension d'alimentation U4. Si, dans le dispositif de la figure 5, les transistors npn 1, 2, repré- sentés dans tous les exemples de réalisation, sont remplacés par des transistors pnp, la diode Schottky 5 doit etre connectée dans le sens opposé. Dans les trois variantes du troisième exemple de réalisation, représentées par les figures 6 à 8, le composant 3 ayant au moins une barrière de potentiel est un transistor supplémentaire 6 qui est du même type de conductivité que les transistors 1, 2. Son émetteur est connecté au collecteur du transistor 1 et à la base du transistor 2. La première variante, représentée par la figure 6, correspond au dispositif de la figure 7 ;la deuxième variante, représentée par la figure 7, au dispositif de la figure 2 ; la troisiège variante, représentée par la figure 8, au dispositif de la figure 3. Dans la figure 6, le collecteur du transistor supplémentaire 6, est donc relié à la deuxième source de tension d'alimentation U2 ; dans les figures 7 et 8, il est connecté à la première source de tension d'alimentation U1.La base du transistor supplémentaire 6, est connectée à la troisième source de tension d'alimentation U3 dans les figures 6 et 7, et à la première source de tension d1alimentation U1 dans la figure 8. La figure 9 est schéma d'une application de l'invention aux circuits I2L illustrant en même temps le principe de l'invention en conjonction avec les figures 10a, 1Ob. Dans ce but, les tensions et courants nécessaires sont indiqués à la figure 9. Le schéma de principe de la figure 9 représente, en plus des transistors 1 et 2 des figurés 1 à 8, un transistor7 dont la base est connectée au collecteur du transistor 2, et émetteur mis à la masse. Dans la figure 9, le composant d'alimentation en courant 4 des figures 1 à 8 est un transistor multicollecteur constatant en transistors partiels 41, 42, 47 dont le type de conductivité est complémentaire de celui des transistors i, 2, 7. Les émetteurs des transistors partiels 41, 42 et 47 sont reliés à la première source de tension d'alimentation U1 ; les bases sont à la masse, et les collecteurs sont respectivement couplés aux bases des transistors 1, 2 et 7. Si le circuit est réalisé en technologie I2L, les transistors partiels 41, 42, 47 tiennent lieu d'injecteurs. Dans les circuits classiques d'intégration monolithique en logique à injection (I2L), chaque injecteur fournit un courant constant qui devient dans sa totalité soit le courant de base du transistor associé (dans le cas présent, le transistor 2) lorsque ce transistor est conducteur et que, par conséquent, le transistor précédent (dans le cas présent, le transistor 1) est bloqué, soit le courant de collecteur du transistor précédent (transistor 1) lorsque ce transistor est conducteur et que, par conséquent, le transistor suivant (transistor 2) est bloqué. Dans les circuits I2L connus, le courant constant d'injecteur fournit ainsi soit un courant de base, soit un courant de collecteur, selon l'état binaire. Le trajet du courant fourni par un injecteur donné change ainsi d'un état binaire à l'autre. Dans la figure 9, les transistors supplémentaires nécessaires 6 des figures 6 à 8 sont combinés en un transistor multi-émetteur 60 dont les émetteurs sont connectés aux bases des transistors 1, 2, 7. Ces émetteurs sont parcourus par les courants J61' J62, J63. Les collecteurs des transistors partiels 41, 42, 47 sont parcourus par les courants J41, J42, J47. La tension élevé de signal binaire UH est appliquée à la base du transistor 1 ; le courant de base de ce transistor égale donc le niveau de courant élevé JR. Les mêmes conditions s'appliquent au transistor 7.La tension faible de signal binaire UL est donc présente aux collecteurs des transistors 1 et 7 et, par conséquent,- à la base du transistor 2 ; le courant de base du transistor 2 est donc égal au niveau faible de courant Les Les collecteurs des transistors 1, 2 et 7 sont ainsi parcourus par des courants ayant respectivement les grandeurs B1JH, B2JL ou B7JH, dans lesquelles B1, B2 et B7 sont les rapports de transfert de courant des transistors 1, 2, 7 dans une configuration à émetteur commun. Pour illustrer la description suivante du fonctionnement du circuit, on suppose que les transistors t, 2, 7, les zones d'émetteur du transistor multi-émetteur60 et les collecteurs du transistor multi-collecteur sont respectivement identiques d'où J61 = J62 = J63 = J6 J41 = J42 = J47 = J4 B1 = B2 = B7 = B On peut maintenant expliquer plus en détail le fonctionnement du circuit logique binaire de base en se reportant aux courbes courant-tension des figures 10a et 10b. Dans ces figures, les abeisses représentent la tension de collecteur U du transistor 1, qui est aussi la tension de base du transistor 2. L'ordonnée de la figure 10a représente un des courants d'émetteur J6 du transistor multiémetteur 60, et celle de la figure 10b représente le courant d'émetteur I1 du transistor 1. La courbe 9 de la figure 10a est une caractéristique d'entrée du transistor multi-émetteur 60 comme elle peut être mesurée au niveau des transistors 1, 2 supposés à l'état bloqué et avec une tension U appliquée aux émetteurs respectifs du transistor multiémetteur 60, c'est-à-dire qu'elle est une des caractéristiques de la jonction émetteur-base. En raison. du circuit sélectionné et du dispositif de mesure, cette caractéristique commence à la tension U3 et s'élève à gauche comme représenté par la figure 10a. La courbe 10 de la figure 10b est la caractéristique d'entrée correspondante du transistor 1, c'est-à-dire sa caractéristique de jonction base-émetteur. Dans cette figure, le point de fonctionnement indiqué sur la courbe 10 correspond à l'état binaire expliqué précédemment, c'est-à-dire l'état dans lequel la tension élevée de signal UR est appliquée à la base du transistor 1. Le transistor i est alors parcouru par le courant de base H' le courant de collecteur BJH, et le courant d'émetteur J1 JH (B + 1). Ainsi, selon la loi de Kirchhoff, le courant à la jonction de la base du transistor et du collecteur du transistor 1 est + J6 = JL + BJH J6 = JL + BJH - J4 (la) D'autre part, les équations suivantes valent pour cette jonction + J6 = JH + BJL J6 = JH + BJL - J4 (lb) Les points de fonctionnement ÙL / J6 et UH / J6 sont indiqués dans la figure 10a. L'emplacement de ces points de fonctionnement peut Qtre déplacé parallèlement à l'abcisse avec la courbe 9 par choix judicieux de la troisième tension d'alimentation U3. En sélectionnant le courant J4 en tenant compte de la condition J4 > # i = -conformement à l'invention, les points de fonctionnement peuvent être déplacés sur la caractéristique 9. Ceci se fait par exemple, en modifiant la résistance commune 8, au moyen de laquelle on obtient la première tension d'alimentation U1 à partir de la tension d'alimentation du secteur U, comme représenté par la figure 9. Dans un but de précision, on mentionne que, dans la figure 10b, les points de fonctionnement correspondant aux points de fonctionnement UL / (JL + BJH J4) et UH / ( JH + BJL j4) sont les in- -tersections de la courbe 10 et des droites en lignes tiretées parallèles à l'axe des ordonnées d'abcisses respectives UL et UH.De même, dans la figuré 10a, les points de fonctionnement correspondant aux points de fonctionnement UH / JH (B + 1) et UL / JL ( B + 1) de la figure 10 b sont les intersections de la courbe 9 et des droites parallèles à l'axe des ordonnées, d'abcisses respectives UH et Les figures 10 a et b démontrent que- l'invention abandonne délibérement le mode de fonctionnement, décrit précédemment, des circuits I2L classiques avec ou sans diodes Schottky, à savoir qu'un transistor est non conducteur dans un état binaire et conducteur dans l'autre il en résulte que l'avantage principal du circuit logique binaire de base conforme à l'invention est de fournir un dispositif déjà opérationnel à partir d'une variation de tension #U du signal binaire correspondant au seuil de température UT du transistor utilisé, ctest-à-dire qu'avec des transistors au silicium, il répond à une variation de tension d'un signal binaire aussi réduite que 25 mV. La suite de cette description montrera qu'avec une variation aussi réduite que 25 m V dans les deux états binaires, les courants de collecteur BJH, BJL des transistors différent d'un facteur d'environ 3, ce qui est largement suffisant pour faire fonctionner ce circuit logique binaire de base. Selon les équations connues de la théorie des transistors, les tensions de signal binaire UH et UL sont UH = UT In JH (B+1) (2) lo JL (B+1) UL = UT In (3) Io dans lesquelles 10 est une constante correspondant à un courant résiduel à l'état bloqué.D'où JH (B+1) JL (B+1) # U = UH - UL = UT (In - In = UT In JH/JL (4) Io Io Ainsi, pour # U / UT = 1, c'est-à-dire #U # 25 mV, JH / JL = e # 3. (5) La tension élevée de signal binaire UH déjà mentionnée est affectée du niveau de courant élevé H' qui est fonction des autres courants et tensions comme suit J6 + J4 - BJL (6) Cependant, pour I6, par analogie avec (2) ou (3), l'équation suivante s'applique J6 = Jo exp U3-UH (7) UT De même JL = Jo exp UL (8) B+I UT D'où JH = Jo (exp U3-UH -B exp UL) + J4 (9) UT B+1 UT Pour être complet, on doit noter que le gain en courant de chaque étage doit évidemment dépasser l'unité pour qu'une variation de la tension d'entrée puisse provoquer une variation de la tension de sortie d'au moins la même grandeur ; en pratique, cette condition est presque toujours remplie a Bien que le circuit logique binaire de base conforme à l'in- vention convienne particulièrement aux circuits utilisant la technique des circuits logiquesDCTL ou I2L, ce principe est également applicable aux circuits TTL connus dans la mesure où il concerne la circulation de signaux binaires dans les différents circuits in tégrés. Le fonctionnement sans incident des circuits intégrés, c'est-à-dire dans le cristal semi-conducteur concerné, ne nécessite pas la variation importante de tension des signaux binaires généralement utilisée dans les circuits TTL car les perturbations qui rendaient généralement indispensable cette importante variation dans les circuits TTL ne se produisent pas jusqutà ce que ces signaux aient quitté le circuit intégré. L'invention modifie donc les circuits TTL connus de façon à réduire dans la mesure convenable la variation de tension des signaux binaires dans le circuit intégré, et à fournir les étages voulus permettant d'élever la variation de tension des signaux binaires à la valeur habituelle, lors du passage aux composants externes. Les caractéristiques des figures IOa et lOb et leur application expliquée précédemment démontrent clairement que le transistor supplémentaire 6 des figures 6 à 8 ou la diode Schottky de -la figure 5peuvent être remplacés par d'autres composants ayant une barrière de potentiel ou une barrière de surface comparable. Ces circuits logiques binaires étant généralement réalisés par une technique de circuit intégré, comme mentionné précédemment, le choix du composant supplémentaire dépendra de la technique de circuit utilisée, c'est-à-dire que le composant choisi devra être compatible avec la technique adoptée. Il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre de l'invention. REVENDIGATIONS 1- Circuit logique de base comprenant au moins deux étages de transistors connectés en série par rapport au flux de signaux binaires de façon que le collecteur d'un transistor d'un pre mier étage est couplé directement à la base d'un transistor d'un second étage, et qu'un composant fournissant du courant à partir d'une première source de tension est connecté à chaque jonction base-collecteur, dans lequel le courant de base cir culant dans un transistor est soit à un niveau faible, soit à un niveau élevé, selon l'état binaire, caractérisé par le fait que le composant d'alimentation fournit un courant qui est plus grand que la différence entre le niveau de courant élevé et le niveau de courant faible et qu'en plus du composant d'alimenta tion il comprend un composant ayant au moins une barrière de potentiel ou une barrière de surface et connecté de façon à fournir, au moins en partie, le courant de collecteur néces saire pour l'état binaire haut ou bas des transistors des premier et deuxième étages. 2- Circuit logique de base conforme à la revendication 1, caracté risé par le fait que le composant supplémentaire est une diode Schottky. 3- Circuit logique de base conforme à la revendication 2, caracté risé par le fait que la borne de cette diode Schottky non couplée à la base du transistor dudeuxième étage est connectée à une source additionnelle de tension d'alimentation. 4- Circuit logique de base conforme à la revendication 3, caracté risé par le fait que la prémière source de tension d'alimenta tion sert de tension d'alimentation à la diode Schottky. 5- Circuit logique de base conforme à la revendication 1, caracté risé par le fait que le composant supplémentaire est un transis tor. 6- Circuit logique de base conforme à la revendication 5, caracté risé par le fait que l'émetteur du transistor supplémentaire est connecté à la base du transistor du second étage, tandis que son collecteur est connecté à une deuxième tension d'ali mentation et que sa base est connectée à une troisième tension d'alimentation. 7 - Circuit logique de base conforme à la revendication 6, caracté risé par le fait que la base et le collecteur du transistor additionnel sont connectées à la même tension dtalimentation. 8 - Circuit comprenant un ensemble de circuits logiques de base connectés en série par rapport au flux de signaux binaires conformément à la revendication 1 et à l'une quelconque des revendications 5 à 7, caractérisé par le fait que les transis tors supplémentaires couplés à chaque base sont combinés en un transistor multi-émetteur. 9-Circuit intégré monolithique en logique à injection (I2L) carac térisé par le fait qu'il utilise des circuits de base conformes à l'une quelconque des revendications I à 8.