la présente invention concerne et a essentiellement pour objet un système de traitement de l'information ou analogue et plus particulièrement mais non exclusivement un appareil de contrôle de parité ou analogue pour usage dans des systèmes d'identification 5 ou de repérage de véhicules codés, ainsi que les diverses applications et utilisations résultant de sa mise en oeuvre et les systèmes, ensembles, circuits, dispositifs, équipements et installations pourvus de tels systèmes et/ou appareils. Dans des systèmes existants d'identification de véhicules 10 codés, il est souvent nécessaire ou désirable de prévoir certains moyens pour vérifier si -l'information codée a été correctement lue ou détectée sur un véhicule à identifier en un emplacement particulier ou transmise par ce véhicule. Une large variété d'appareils est actuellement disponible pour déterminer l'exac-15 titude de l'information codée reçue d'un véhicule codé ou détectée sur celui-ci.Un tel appareil comprend des appareils de comptage d'impulsions et de chiffres binaires, des appareils de détection de redondance, des appareils directeurs ou pilotes pour reconnaître des codes d'un format prédéterminé,-(par exemple m codes parmi 20 & codes), des appareils de contrôle de parité de codes algébriques, et des appareils de contrôle de parité de codes arithmétiques. la présente invention se rapporte principalement à des appareils de contrôle de parité et plus particulièrement à des appareils de contrôle de parité du type à code arithmétique.Un 25 type bien connu de code arithmétique, connu sous le nom de code détecteur d'erreur arithmétique "à puissances de deux modulo onze", a été décrit en détail dans une demande de brevet américain en instance au nom de Henry ÏT. Weiss, déposée le 4 Décembre 1967 sous le numéro de série 687-774 et intitulée "Appareil de contrôle 30 Comme cela est révélé dans chacune des demandes de brevet 69 45439 2 2027381 précitées, une étiquette, destinée à-être fixée ou apposée sur un véhicule à identifier- en un emplacement particulier de lecture d'étiquette, est codée pour représenter une série de chiffres aQ,...., a^, chacun des chiffres a^, , a^ ayant une valeur 5 comprise entre 0 et 9 et un nombre entier de contrôle de parité ayant une valeur liée aux valeurs de la série de chiffres a^,...., afl. La valeur du nombre enfer de contrôle de parité à coder dans l'étiquette est déterminée conformément au code précité détecteur d'erreurs de"puissance de deux modulo onze"en multipliant les 10 valeurs des chiffres aQ,...., a par des puissances croissantes de deux, en additionnant les produits individuels et en divisant la somme par 11. le reste, résultant de la division des produits additionnée,par 11, représente la valeur du nombre entier de contrôle de parité correspondant auxvaleurs particulières des 15 chiffres aQ, ,a.^. le code arithmétique de détection d'erreur à puissances de deux modulo onze, décrit ci-dessus, s'est avéré être très satisfaisant pour l'emploi dans des appareils de contrôle d'erreur pour des systèmes d'identification de véhicules codés puisque, quand il est mis en oeuvre au moyen d'appareils de 20 contrôle de parité appropriés, des erreurs compensatrices et des erreurs de transposition dans un message codé à plusieurs chiffres peuvent être facilement décelées. Il a été constaté cependant qu'un autre code détecteur d'erreur arithmétique, dénommé ci-après "code arithmétique UIC" à cause de 25 son acceptation pour l'emploi dans des systèmes d'identification de véhicules codés en Europe Occidentale par l'Union Internationale des Chemins de Fer, peut aussi être utilisé efficacement dans des buts de contrôle d'erreur dans des systèmes d'identification de véhicules codés.En bref, conformément au code arithmétique 30 UIC, la valeur d'un nombre entier de contrôle de parité à coder dans un message ensemble avec une série de chiffres aQ, ,aa ayant chacun une valeur comprise entre 0 et 9, est déterminée comme suit : —(a) les chiffres dans les rangs pairs (en comptant à partir de la droite)sont pris avec leurs valeurs 35 décimales réelles (équivalent à multiplier par 1) ; (b) les valeurs des chiffres dans les rangs impairs(de nouveau en comptant à partir de la droite) sont multipliées par 2; (c) une 69 45439 3 2027381 somme des valeurs des chiffres dans les rangs pairs et des chiffras des unités et des dizaines des produits obtenus en multipliant les valeurs des chiffres dans les rangs impairs par 2, est ensuite obtenue; et (d) la valeur du chiffre des unités de la somm§êst 5 soustraite de 10 pour déterminer la valeur du nombre entier de contrôle de parité IL,. Mathématiquement, on peut donner Des expressions suivantes aux opérations arithmétiques précitées (a) à (d) : Opérations (a) à (b) 10 K.a ^ + 2a- 0 + a . + 2a ; n-3 n-2 n-.1 n ' où K = aç pour un "nombre pair de chiffres ou K - 2a^ pour un nombre impair de chiffres ; Opération Ce) i_j = . + a _+...+ (somme des valeurs des chiffres *—* n-1 n-3 15 des unités et des dizaines, s'il y en a, du produit 2a ) + (somme des valeurs des chiffres des unités et des dizaines, s'il y en a, du produit 2a g) + = 10T + U où U est la vaDsur du chiffre des unités de la somme et T est la valeur du chiffre des dizaines de la somme ; et 20 Opération (d) 10 - U = Rc La présente invention envisage par conséquent et c'est un but principal de la présente invention de créer un appareil de contrôle de parité pour des systèmes d'identification de véhicules 25 codés qui soit capable d'établir ou de vérifier si des signaux codés, représentatifs d'une série de chiffres codés aQ, ,a et un nombre entier de contrôle de parité R^ satisfont aux exigences ou conditions de la parité du système, de base conformé- mént au code arithmétique TJIO précité. 30 En bref, la présente invention se rapporte à un système pour traiter des informations relatives à un objet, par exemple un. véhicule roulant de chemin de fer. Conformément à la présente invention, plusieurs éléments de code sont associés à l'objet et disposés suivant une image ou configuration codée prédéterminée 35 de façon à représenter une série de nombre entiers aQ, ,an relatifs à l'objet, chaque nombre entier ayant une valeur donnée et un nombre entier de contrôle de parite^une valeur reliée 69 45439 4 2027381 aux valeurs des nombres entiers ag,... ..,a . Des moyens sont prévus pour détecter chacun des nombres entiers aQ,....,a et le nombre entier de contrôle de parité codé dans une série d'éléments de code et pour produire un signal représentatif de 5 ceux-ci, chacun des signaux ayant une valeur correspondant à la valeur du nombre entier associé. Pour déterminer si les signaux, représentatifs des nombres entiers .a^,......,a^ et le nombre entier de contrôle de parité ont été correctement déduits de la série d'éléments de code, un appareil de contrôle de parité est 10 prévu conformément à la présente invention pour opérer sur les signaux. L'appareil de contrôle de parité comprend un moyen de contrôle ou de commande qui est actif ou fonctionne pour produire des premiers signaux de contrôle correspondant à des signaux 15 prédéterminés parmi les signaux représentatifs des nombres entiers aQ, ,a et des seconds signaux de contrôle correspondant aux signaux restants des signaux représentatifs des nombres entiers aQ, ja^. Chacun des signaux représentatifs d'un nombre entier aQ, ,an et un premier ou second signal de contrôle 20 correspondant, provenant des moyens de contrôle, est appliqué à un moyen formant circuit. Le moyen formant circuit fonctionne en réponse à la réception de chaque premier signal de contrôle provenant des moyens de contrôle et d'un signal prédéterminé correspondant parmi les signaux représentatifs des nombres entiers 25 aQ, a^ pour produire un signal de sortie d'une valeur ayant une première corrélation prédéterminée avec la valeur du signal correspondant et en réponse à la réception de chaque second signal de contrôle provenant des moyens de contrôle et d'un signal restant correspondant parmi les signaux représentatifs des 30 nombres entiers aQ, ,a pour produire un signal de sortie d'une valeur ayant une seconde corrélation prédéterminée avec la valeur du signal correspondant. Chaque signal de sortie, crée par le moyen formant circuit, est reçu par un moyen'arithmétique connecté au moyen formant 35 circuit et additionné dans celui-ci à un signal alors présent dans un moyen formant mémoire ou analogue connecté au moyen arithmétique. Un signal de sortie est ensuite émis par le moyen 69 45439 5 2027381 arithmétique vers le moyen formant mémoire, ayant une valeur portant une corrélation prédéterminée avec la somme des valeurs du signal de sortie produit par le moyen formant circuit et du signal emmagasiné dans le moyen formant mémoire. Chaque signal 5 de sortie, produit par le moyen arithmétique, est appliqué successivement au moyen formant mémoire et emmagasiné successivement dans celui-ci. Pour conclure de cette détermination, si les signaux représentatifs des nombres entiers a„, ,a et le nombre entier de Q n 1o contrôle de parité ont été correctement déduits des éléments de code, la valeur du dernier signal emmagasiné dans le moyen formant mémoire après traitement des signaux représentatifs des nombres entiers a^, a , est contrôlée par des moyens inclus dans l'appareil de contrôle de parité par comparaison avec la valeur du 15 signal représentatif avec le nombre entier de contrôle de parité. Si les valeurs des signaux portent une corrélation prédéterminée entre elles, un état de sortie prédéterminé est produit,indiquant que les conditions de parité du système ont été satisfaites. L'invention sera mieux comprise et d'autres buts, carac-20 téristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre, en se reportant aux dessins schématiques annexés, donnés uniquement à titre d'exemple illustrant un mode de réalisation de l'invention et dans lesquels : 25 - la figure 1 représente, sous forme d'un schéma synoptique 'fonctionnel ou organigramme, un système d'identification de véhicules codés employant un appareil de contrôle de parité conforme àjla présente invention ; et - la figure 2 est une vue plus détaillée de l'appareil de 30 contrôle de parité selon la figure 1 . En se reportant à la figure 1, il y est représenté, sous forme d'un schéma synoptique fonctionnel, un système d'identification de véhicules codés 1 employant un appareil de contrôle de parité 7 conforme à la présente invention. Comme cela est repré-35 senté sur la figure 1, le système d'identification de véhicules codés 1 comprend un appareil d'exploration, de balayage ou d'analyse 2 destiné à balayer verticalement une étiquette codée 69 45439 6 2027381 3 apposée ou^ixée sur un véhicule Y et à produire des signaux représentatifs des articles ou détails d'information, codés dans l'étiquette 3. Comme cela est représenté sous forme figurative explosée ou éclatée sur la figure 1, les articles ou détails 5 d'information codés dans l'étiquette 3 comprennent typiquement un mot de contrôle de DEMARRAGE, dix chiffres de code aQ,....,ag, un mot de contrôle d'ARRET et un nombre entier de contrôle de parité R^. 10 reil de balayage 2, fonctionne pour convertir les signaux, provenant de l'appareil de balayage 2, en des signaux ayant une amplitude normalisée, et une unité 6 formant convertisseur de logique et de code, connectée au normaliseur 4, fonctionne pour 15 en des signaux codés dans le système binaire qui sont successivement appliqués à une série de registres de mémoire 8 et emmagasinés successivement dans ceux-ci . Différents signaux, parmi les signaux codés du système binaire produits par l'unité de conversion de logique et de code 6, à savoir les signaux codés reprësen-20 tatifs des chiffres a^,......et le nombre entier de contrôle de parité R^, sont également appliqués successivement à ,l'appareil de contrôle de parité 7- Des signaux de DECALAGE, correspondant aux signaux codés, sont également engendrés par l'unité 6 formant convertisseur de logique et de code et appliquée à l'appareil de 25 contrôle de parité 7- Comme cela sera expliqué en détail ci-après, l'appareil de contrôle de parité 7 fonctionne sous le. contrôle des signaux de DECALAGE engendrés par le convertisseur de logique et de code 6 et d'un signal de "DEMARRAGE" provenant de la série de registres 30 à mémoire 8 pour déterminer l'exactitude ou l'inexactitude de l'information codée déduite de l'étiquette 3 par l'appareil de balayage 2. Si l'information déduite de l'étiquette codée 3 est déterminée par l'appareil de contrôle de parité 7 comme étant correcte, un signal de sortie est produit par celui-ci et appliqué 35 à un circuit de porte.ET 9 ou circuit conditionneur à coïncidences. Un second signal d'entrée est reçu par le circuit de porte ET 9 provenant d'un dispositif de reconnaissance de données d'étiquette Un dispositif normaliseur ou analogue 4, connecté à l'appa- transformer les provenant du normaliseur 4, 69 45439 7 2027381 10 lors .l'une détermination effectuée -par le dispositif de reconnaissance de dionnées d'étiquette 10 à la conclusion d'une opération de lecture d'étiquette que le contenu des registres à mémoire 8 appartient à des données d'étiquette valables par oppo-5 sibion au "bruit". Quand les deux signaux d'entrée sont reçus par le circuit de porte ET 9, un signal de TRANSFERT est produit par le circuit de porte ET 9 et appliqué à la série de registres à mémoire 8 pour transférer les signaux codés représentatifs des chiffres a^,» ..., a^ et le nombre entier de contrôle de parité R^ dans un 10 convertisseur de code 11. Si aucun signal de TRANSFERT n'est produit par le circuit de porte- ET 9, le transfert des signaux codés est empêché. Le convertisseur de code 11 sert à convertir les signaux codés du .système binaire, provenant de la série des registres à 15 mémoire 8, en des signaux convenant au traitement ultérieur. Un dispositif metteur en série 12, connecté au convertissëur de cocle 11, traduit les signaux, provenant du convertisseur 11, en une forme en série, lesquels signaux sont ensuite appliqués à un appareil de sortie approprié 14. 20 L'étiquette codée 3 de la figure 1 est de préférence du type rétroréflecteur ou réflectorisé, tel que décrit en détail dans le brevet américain ÏT° 3.225.177 aux noms de Francis H. STITES et de Raymond Alexander ou, en variante, dans une demande de brevet américain en instance aux noms de Francis H. Stites et de Bradstreet 25 J. Yachon, numéro 745.585 déposée le 17 Juillet 1968 et intitulée "Système détecteur de marques", les brevet et demande de brevet précités ayant été cédés au même cessionnaire que la présente demande de brevet. En bref, l'étiquette codée 3 est fabriquée à partir de bandes 30 rectangulaires rétroréfléchissantes oranges , bleues et blanches et de bandes non rétroréfléchissarfcœ noires4 Les bandes rétro-réfléchissantes oranges > bleues et blanches ont le pouvoir de réfléchir un faisceau lumineux incident pour le renvoyer le long de la trajectoire d'incidence. Les bandes ou raies noires 35 sont effectivement dépourvues d'une telle aptitude à la rétro-réflexion. L'étiquette 3 est convenablement codée par exemple dans un code à deux rangs ou positions de base quatre par 69 45439 8 2027381 diverses combinaisons de deux bandes ou raies des bandes ou raies rétroréflectrices oranges, bleues et blanches et des bandes ou mes non rétroréflectrices noires, pour représenter, dans un format ou une structure séquentiel, les articles ou détails 5 précités d'information, à savoir, le mot de contrôle de DEMARRAGE, la série de chiffres aQ à a^ , le mot de contrôle d'ARRET et le nombre entier de contrôle de parité Rq. De façon typique, chacun des chiffres codés aQ, ,a^ peut avoir une valeur décimale comprise entre 0 et 9. Les bandes ou raies d'étiquette rectangu-10 laires sont montées en -une succession ou suite verticale, chaque bande ou raie ayant une orientation horizontale, sur le côté du véhicule Y. La valeur décimale du nombre entier de contrôle de parité Rq codé dans l'étiquette 3 de la figure 1, est déterminée à partir 15 du code arithmétique-UIC précité en accomplissant les opérations requises sur les valeurs de chiffres a„> ,an de la manière u y précédemment indiquée.' Ainsi, conformément à la description précédente du code arithmétique UIC, les chiffres aQ , a^, a^»ag et ag (c'est-à-dire les chiffres de rang "pair", en comptant à 20 partir de la droite) sont pris avec leurs valeurs décimales réelles et les valeurs des chiffres a^ , a^, a^,a^ et a^ (c'est-à-dire les chiffres de rang "impair" en comptant à partir de la droite) sont multipliées par 2. La somme de a^, ag et ag et des chiffres des unités et de dizaines (s'il y en a) des 25 produits 2a^, 2a^, 2a^, 2a^ et 2a^ est ensuite déterminé, La valeur du chiffre des unités de la somme est ensuite soustraite de 10 pour déterminer la valeur du nombre entier de contrôle de parité ï^, correspondant aux valeurs particulières choisies pour les chiffres a0 ag ' 30 Le mode détaillé de fonctionnement du système d'identifica tion de véhicules codés 1 selon la figure 1 est le suivant. Quand le véhicule Y, portant l'étiquette codée rétroréflectrice 3,passe devant l'appareil de balayage, d'analyse ou d'exploration 2, l'appareil de balayage 2 balaie les bandes ou raies multiples de 35 1'.étiquette 3 en succession et produit unesérie de signaux d'impulsion successifs représentatifs de l'information de l'étiquette codée, c'est-à-dire le mot de contrôle de DEMARRAGE, 69 45439 9 2027381 l'information constituée par les chiffres a^, , a^, le mot de contrôle d'AEEET et l'information relative au nombre entier de contrôle de parité R_. Bien que cela ne soit pas représenté sur la figure 1, 1'appareil de balayage 2 comprend typiquement 5 une source de lumière et une roue tournante ayant une série de miroirs montés sur sa périphérie, lorsque le tambour tourne, les miroirs obligent un faisceau lumineux à balayer verticalement l'étiquette codée 3 de bas en haut, la lumière réfléchie par les bandes ou raies de l'étiquette 3 étant renvoyée aux miroirs 10 et ensuite divisée par un système optique dichroïque (non représenté) en des "canaux" .oranges et bleus en vue de l'application à des détecteurs ou capteurs respectifs, les signaux d'impulsion de sortie provenant de ceux-ci étant appliqués au normaliseur 4. Pour des détails supplémentaires ou plus spécifiques concernant 15 l'appareil de balayage 2,on. se référera au brevet américain-précité' aux noms de STITE et AIiEXAPTDER. le normaliseur 4 peut être d'un type décrit en détail dans le brevet américain N° 3.299.271 au nom de Francis H. Stites également cédé au cessioiinaire de la présente demande de brevet. 20 Bien que l'on puisse se référer au brevet américain précité au nom de Stites pour des détails spécifiques, le normaliseur 4 jbnctionne de façon à mesurer les largeurs des points de demi-amplitude des signaux d'impulsion individuels reçus en succession de l'appareil de balayage 2, au fur et à mesure que les bandes 25 ou raies rétroréfléchissantes de l'étiquette codée 3 sont successivement balayées et à convertir les signaux d'impulsion, mesurés aux points de demi-amplitude, en des signaux ayant une amplitude uniforme normalisée. les signaux traités par le normaliseur 4, représentatifs 30 du mot de contrôle de" DEMARRAGE, l'information relative aux chiffres a^, , a^, le mot de contrôle d'ARRET et l'information relative au nombre entier de contrôle de parité R^ sont appliqués à l'unité 6 formant convertisseur de logique et de code dans lequel chaque bloc d'information (dans le code à deux rangs ou 35 positions de base quatre) est converti d'une manière décrite en détail dans le brevet américain précité aux noms de Stites et Alexander en un signal codé dans le système binaire comprenant 69 45439 10 2027381 quatre chiffres binaires. Les signaux codés à quatre chiffres binaires, provenant de l'unité 6 formant convertisseur de logique et de code, sont appliqués successivement à la série de registres à mémoire 8, des registres individuels étant utilisés pour emmaga- 5 siner les codes à quatre chiffres binaires représentatifs du mot de contrôle de DEMARRAGE, les chiffres a^, 'agr -'-e mo^ contrôle d'ARRET et le nombre entier de contrôle de parité R^. De plus, les signaux codés, représentatifs des chiffres an,....,an u y et du nombre entier de contrôle de parité Rn ensemble avec les 10 signaux de DECALAGE correspondants sont également appliqués par l'unité 6 formant convertisseur de logique et de code successivement à l'appareil de contrôle de parité 7- Pour déterminer la validité de l'information déduite de l'étiquette codée 3, c'est-à-dire si l'information déduite de. 15 l'étiquette codée 3 par l'appareil de balayage 2 est correcte, un signal de "DEMARRAGE", représentatif du signal de DEMARRAGE codé emmagasiné dans le premier registre de la série de registres à mémoire 8, est appliqué à l'appareil de contrôle de parité 7 pour amorcer le fonctionnement de celui-ci et les signaux codés 20 à quatre chiffres binaires, représentatifs des chiffres a ......,a.g et du nombre entier de contrôle de parité R^ , sont ensuite appliqués individuellement et successivement par l'unité 6 formant convertisseur de logique et de code à l'appareil de contrôle de parité 7 ensemble avec les signaux de DECALAGE correspondants. 25 Les signaux de DECALAGE, provenant de l'unité 6 formant convertisseur de logique et de code, servent à obliger l'appareil de contrôle de parité 7 à multiplier alternativement les valeurs des signaux codés entrants par 1 et par 2. Plus particulièrement, les valeurs des signaux codés, correspondant aux chiffres a^, a^, 30 a4>ag e"k ag au nombre entier de contrôle de parité Rsont multipliées dans l'appareil de contrôle de parité 7 par 1 ( en d'autres mots, en prenant les signaux précités avec leurs valeurs réelles) et les valeurs des signaux codés, correspondant aux chiffres a^, a^, a,_, a^ et a^, sont multipliées par 2. Comme cela 55 apparaîtra plus clairement de la description détaillée de la figure 2, l'qpareil de contrôle de parité 7 détermine en outre une valeur résultante des produits obtenus par les opérations précé 69 45439 2027381 dentes, comprenant l'addition des valeurs des chiffres individuels comportant tout produit ayant une valeur égale ou.supérieure à 10. là valeur du chiffre dans le rang cfes unités de la somme est établie et contrôlée par rapport à la valeur du signal codé représentatif 5 du nombre entier de contrôle de parité R^. Si la somme du chiffre dans le rang des unités et de la valeur du signalcodé représentatif du nombre entier de contrôle de parité R^ est égale à 10, en indiquant ainsi que les signaux codés, déduits par l'appareil de balayage 2 de l'étiquette 3, sont corrects, un signal de sortie •)0 est produit par l'appareil de contrôle de parité 7 et appliqué en tant que premier sigp.al d'entrée à la première entrée du circuit de porte ET 9. En même temps que l'appareil de contrôle de parité 7 fonctionne, pour déterminer si les signaux codés représentatifs 15 des chiffres a^, ,a^ et le nombre entier de contrôle de parité R^ sont corrects, le contenu de la série de registres à uémoire 8 est examiné par le système de-reconnaissance, des données d'étiquette 10 pour déterminer si le contenu appartient à l'information d'étiquette seulement et non à de faux signaux de 20 "bruit" qui peuvent ressembler à des signaux d'étiquette valables. TJn appareil approprié, qui peut être employé pour accomplir l'examen précité du contenu des registres 8, est révélé en détail dans une demande de brevet américain en instance aux noms de Francis H. Stites et Bradstreet J. Vachon, U° 386.328 déposée -le 25 30 Juillet 1964 et intitulée "Système détecteur de marques" ou - en variante dans une demande de brevet Américain 'en instance . nom de la demanderesse, ÏT° 7,67j2l'3cLéposée le 14 Octobre 1968 et intitulée "Dispositifs de traitement de l'information, notamment pour systèmes d'identification de véhicules", les deux demandes 30 de brevets précitées étant cédées au même cessionnaire que la présente demande de brevet. Si, à la terminaison de l'opération de lecture d'étiquette, le contenu des registres à mémoire 8 est déterminé par le système de reconnaissance d'information d'étiquette 10 comme appartenant 35 aux informations d'étiquette seulement, un signal de sortie est produitjar celui-ci et appliqué en tant qu'un second signal d'entrée au circuit de porte ET 9. Un signal de TRANSFERT de 45439 12 2027381 sortie est ensuite produit par le circuit de porte ET 9 pour transférer les signaux codés, représentatifs des chiffres aQ,....,ag et du nombre entier de contrôle de parité R^, au convertisseur de code 11. Dans le cas où le contenu des registres 8 est déterminé par le système de reconnaissance cfes informations d'étiquette 10 comme n'appartenant pas aux informations d'étiquette seulement, aucun signal de sortie n'est produit par celui-ci et par conséquent aucun signal de TRANSFERT de sortie n'est produit par le circuit de porte ET 9 pour transférer le contenu des 0 registres 8 dans le convertisseur de code 11. le convertisseur de code 11 sert à convertir les signaux codés à quatre chiffres binaires dans la série des registres à mémoire 8, comme cela est vérifié par l'appareil de contrôle de parité 7, en tout système de code approprié, par exemple un code 5 de téléscripteur à cinq niveaux. Le dispositif metteur en série 12 convertit les signaux codés, provenant du convertisseur de code 11, en un train d'impulsions en sétie qui sont ensuite appliquées, par l'intermédiaire d'une ligne de communication directe ou de tout autre ligne de communication appropriée, à 20 des appareils de sortie locaux ou éloignés appropriés 14, par exemple à un dispositif calculateur ou imprimeur. l'appareil de contrôle de parité 7 selon la figure 1 est représenté en plus grand détail sur la figure 2. Comme cela y est représenté, l'appareil de contrôle de parité 7 comprend un 25 circuit flip-flop ou multivibrateur bistable ou étage basculeur ou compteur binaire, de contrôle impair-pair ou analogue 20 comportant une première ligne d'entrée 21 pour recevoir le signal de "DEMARRAGE" provenant des registres à mémoire 8, une seconde ligne d'entrée 22 pour recevoir les signaux de DECALAGE 50 provenant en succession de l'unité 6 formant convertisseur de logique et de code et une paire de lignes de sortie 23 et 24. Le circuit flip-flop ou multivibrateur bistable de contrôle impair-pair 20, en réponse à la réception de signaux successifs de DECALAGE par l'intermédiaire de la ligne d'entrée 22, commute 35 alternativement entre ses deux états stables et produit des signax de contrôle de sortie alternés, dénommés"impairs" et "pairs" sur la figure 2, sur les lignes de sortie 23 et 24 pour les 69 45439 13 2027381 diriger vers un convertisseur de code 25 connecté aux lignes de sortie 23 et 24. Comme cela apparaîtra pleinement ci-après, le circuit flip-flop^ impair-pair 20 est initialement réglé 'préalablement "• gur un premier état prédéterminé (son état "impair") par le 5 signal de "DEMARRAGE" provenant des registres à mémoire 8, de façon que le premier signal de DEMARRAGE, appliqué au circuit flip-flop impair-pair 20 (correspondant au signal codé représentatif du chiffre a^^ ) provoque la production d'un signal de contrôle "uair" et son application au convertisseur de code 25. 10 le convertisseur de code 25, qui reçoit les signaux codés repr-ésentatifs des nombres aq, ,a^ et du nombre entier de contrôle de parité Rq par l'intermédiaire d'une ligne d'entrée 26 , fonctionne en réponse au signaux de contrôle"impairs" et "pairs" produit par le circuit flip-flop impair-pair 20 pour ^5 multiplier alternativement les valeurs des signaux codés, représentatifs des chiffres aQ, a^ et du nombre entier de contrôle de parité Rq, par 1 et par 2. Plus particulièrement, le convertisseur de code 25 multiplie la valeur d'un signal codé par 1 (c'est-à-dire en prenant le signal codé avec sa valeur 20 réelle) en réponse à un signal de contrôle "pair" provenant du circuit flip-flop de contrôle impair-pair 20, ou par 2 en réponse à un signal de contrôle "impair" provenant du circuit flip-flop de contrôle impair-pair 20, ces opérations correspondant aux expressions générales désignant les "opérations-(a) et (b)" 25 précédemment exposées dans la partie de la description cnncernant le principe de l1invention, le convertisseur de code 25 fonctionne en outre pour additionner^ensemble, d'une manière binaire, les valeurs des chiffres individuels comprenant un produit ayant une valeur égale ou supérieure à 10. Cette opération satisfait 30 en partie à l'expression générale désignant 1' "opération (c)" précédemment exposée dans la partie de la description concernant le principe de l'invention. les opérations précitées du convertisseur de code 25 peuvent être exécutées par divers types d'appareils. Un appareil parti-35 culièrement approprié -est cependant un appareil de conversion de code, par .exemple du type câblé qui est capable de convertir un signal d'entrée codé dans le système binaire coïncidant avec 69 45439 14 2027381 un premier signal (par exemple un signal "pair") directement en un sigpal de sortie codé dans le système binaire de la même valeur que le signal d'entrée codé dans le système binaire et de convertir un signal d'entrée codé dans le .système binaire coïnci-5 dant avec un second signal (par exemple un signal "impair") en un signal de sortie codé dans le^ystème binaire ayant une valeur égale à la somme des valeurs des chiffres indifiduels des unités et des dizaines d'une quantité représentant une valeur double de celle du signal d'entrée codé dans le système binaire. 10 Bien qu'un tel appareil de conversion de code ne soit pas représenté ici, une table de fonction est donnée ci-dessous pour un tel appareil. ; valeurs de sortie de l'appa- ; : reil de conversion de code : : Valeur du signal : codé d'entrée Pair Impair : 0000 (0) : 0001 (1) : 0010 (2) : 0011 (3) : 0100 (4) : 0101 (5) : 0110 (6) : 0111 (7) : 1000 (8) : 1001 (9) 0000 (0) 0001 . (1 ) 0010 (2) 0011 (3) 0100 (4) 0101 (5) 0110 (6) 0111 (7) 1000 (8) 1001 (9) 0000 (0) - : 0010 (2) : 0100 (4) : 0110 (6) : 1000 (8) : 0001 (1) : 0011 (3) : 0101 (5) 0111 (7) : 1001 (9) Les signaux de sortie codés sous une forme binaire, produits par le convertisseur de code 25, sont appliqués à une première entrée d'un additionneur binaire 27, l'additionneur binaire 27, ■*n ^ d'un type classique, fonctionne pour additionner ou totaliser ensemble, d'une manière binaire, la valeur de chaque signal codé individuel reçu du convertisseur de code 25 à une première entrée de celui-ci et d'un signal codé reçu à une seconde entrée de celui-ci et ensuite présent dans un accumulateur 29. Comme cela "55 sera mis en évidence ci-après, une commande ou un commandement ou ordre (ADD), pour commencer chaque opération d'addition dans l'additionneur binaire 27, est prévu sur le flanc arrière ou descendant de chaque signal de DECALAGE produit par 1' unit® 6 69 45439 15 2027381 formant convertisseur de logique et de code. Initialement, c'est-à-dire avant que les signaux codés, représentatifs des chiffres a^, , a^ et du nombre entier de contrôle de parité R^, soient traités par le convertisseur de code 5 25, l'accumulateur 29 est remis ou ramené à une position de comptage de ZERO par le signal de "DEMARRAGE" provenant des registres à né moire 8. Cette remise à zéro débarasse l'accumulateur 29 de tout comptage emmagasiné qui peut avoir été présent en tant que résultat d'une opération précédente du système. L'accumu-10 lateur 29 peut être un registre à mémoire classique ou tout autre moyen à mémoire ayant une capacité pour emmagasiner un signal unique codé sous forme binaire. Chaque signal de sortie codé sous forme, binaire, produit par l'additionneur 27, est appliqué à un extracteur ou analogue 28 de 15 chiffres des unités. l'extracteur 28 de chiffres des unités fonctionne de façon à "extraire" la valeur du chiffre des unités dans chaque signal codé sous forme binaire, produit par l'additionneur binaire 27. Par exemple, si un signal codé sous forme binaire est appliqué à l'extracteur 28 de chiffres des unités ayant une valeurcfe • 20 10, un signal codé sous forme binaire est produit par l'extracteur de chiffres des unités 28 ayant une valeur de 0 ; si un signal codé sous forme binaire est appliqué à l'extracteur de chiffres des unités 28 ayant une valeur de 3, un signal de sortie codé sous forme bôcaire est produit par l'extracteur de chiffres des unités 25 28 ayant une valeur de 3, etc.. Comme cela sera pleinement mis en évidence ci-après, la plus grande valeur qu'un signal puisse avoir dans le présent système est 9• Par conséquent, la valeur maximale d'un signal codé, qui puisse être appliquée par l'additionneur binaire 27 à l'extracteur de chiffres des unités 28,est 18 30 (9 + g = 18). Quoique l'opération de l'extracteur de chiffres des unités 28 puisse être accomplie par beaucoup de types d'appareils, un appareil de conversion de code câblé en fils métalliques durs est considéré comme étant particulièrement approprié. Une table de fonction pour un tel' appareil est donnée ci-dessous. 69 45439 16 2027381 : Valeur du signal Valeur de sortie de l'ex- : : de sortie codé tracteur de chiffres des unités : ;oooo à 1001 (0 à 9) 0000 à 1001 (0 à 9) ! : 01010 (10) 0000 (0) : 01011 (11) 0001 (1) : : 01100 (12) 0010 (2) : : 01101 (13) : 0011 (3) : : 01110 (14) 0100 (4) : : 01111 (15) 0101 (5) : : 10000 (16) 0110 (6) : : 10001 (17) 0111 (7) : 10010 (18) 1000 (8) : Chaque signal de sortie codé sous forme "binaire, produit par .l'extracteur de chiffres des unités 28, est appliqué à 15 l'accumulateur 29 et y est mis en mémoire ou emmagsâné. Comme cela a été indiqué précédemment, quand un ordre d'addition ADD est donné à l'accumulateur 29, le signal codé, mis en mémoire dans celui-ci, est transféré à l'additionneur binaire 27 et y est additionné à un signal codé provenant du convertisseur de 20 code 25. Comme cela sera expliqué ci-après, le contenu de l'accumulateur 29 est décelé ou lu par des circuits de porte de lecture ou de détection de zéro 32 qui produisent un signal de sortie émis vers le circuit de porte ET 9 (figure 1 ) quand un comptage de 0 est lu ou détecté dans l'accumulateur 29-25 Le mode de fonctionnement détaillé de l'appareil de contrôle de parité 7 selon la figure 2 sera maintenant décrit. Les valeurs suivantes des chiffres a^, telles que reçues de l'unité 6 formant convertisseur de logique et de code, seront admises arbitrairement : 33 aQ = 4 (pair) a1 = 8 (impair) — 2 (pair) a~ = 6 (impair) 3 yan a, a_ a_ a. a & a a_ 35 a = 7 (valr) 01 .2 345678 4 VPair; = 4326798135 a,- = 9 (impair) y ag = 8 (pair) aj = 1 (impair) 69 45439 17 2027381 ag = 3 (pair) Bg = 5 (impair) Pour déduire une valeur pour le nombre entier de contrôle de parité R^ correspondant aux valeurs ci-dessus de a^, •>ag> 5 les chiffres pairs sont pris avec leur valeur réelle,actuelle ou instantanée (multipliée par 1) et les chiffres impairs sont multipliés par 2, les chiffres des unités et des dizaines de tout produit égal ou supérieur à 10 étant additionnés ensemble. Ainsi : 4 X 1 = 4 8 X 2 = 16 2 X 1 = 2- 6 X 2 = 12 7 X 1 - 7 9 X 2 = 18 8 X 1 = 8 1 X 2 - 2 3 X 1 = 3 5 X 2 = 10 Ensuite, les chiffres individuels sont additionnés ensemble : 20 4+4 ^2+.1+2+7+J +8+8+2+3+.1 +0. = 46 16 12 18 10 Pour déterminer la valeur de R^ , le chiffre des unités 6 de la somme 46 précitée est soustrait de 10 pour donner R_, = 4. Le fonctionnement de l'appareil de contrôle.de parité 7 avec les valeurs ci-dessus des chiffres a^,...., a^ et du nombre 25 entier de contrôle de parité R^, est déclenché ou mis en marche par le signal de "DEMARRAGE" provenant des registres à mémoire 8. Le signal de "DEMARRAGE" remet l'accumulateur 29 à 0 (0000) sur le flanc avant ou ascendant dudit signal et règle préalablement, également sur le * flanc avant ou ascendant, le circuit flip-flop 50 impair-pair 20 sur un état par lequel un signal "IMPAIR" est produit sur la ligne de sortie 23- Gomme aucun signal codé n'est présent sur la ligne d'entrée 26 du convertisseur de code 25 à '• ae moment, le signal "IMPAIR"n'a aucun effet sur le convertisseur de code 25 et aucune opération n' est exécutée par le convertisseur 35 de code 25. Après que le fonctionnement de l'appareil de contrôle de 45439 18 2027381 parité 7 a commencé ou a été amorcé, un signal codé, représentatif du premier chiffre a^ = 4. = (0100), est appliqué au convertisseur de code 25. Un premier signal de DECALAGE (correspondant au signal codé représentatif du chiffre a^) est produit par l'unité 6 5 formant convertisseur de logique et de code et, sur le flanc avant ou ascendant dudit signal, le circuit flip-flop impair-pair 20 est actionné pour être amené à' un état par lequel un signal "PAIR"est produit sur la ligne 24. La valeur du signal codé (a^ =4 = 0100) est ensuite convertie par le convertisseur de code 10 25 en un signal de sortie codé ayant ia même valeur et le signal de sortie codé est appliqué à l'additionneur binaire 27. Sur le flanc arrière ou descendant du premier signal de DECALAGE, un ordre ou commandement d'addition ADD est donné à l'accumulateur 29 et le contenu de celui-ci (0 = 0000) est 15 transféré de celui-ci. et ajouté au contenu (aç = 4 = 0100) de l'additionneur binaire 27. L'addition dans l'additionneur binaire 27 donne une somme 4 (0100) qui est appliquée, sous la forme d'un signal/Sodé sous forme binaire, à l'extracteur de chiffres des unités 28, Un signal codé sous forme binaire, représentatif 20 d'un comptage de 4, est appliqué par l'extracteur de chiffres des unités 28 à l'accumulateur 29 et y est mis en mémoire ou emmagasiné. Un signal codé, représentatif du second chiffre a^ --8 (1000) est ensuite appliqué par l'unité 6 formant convertisseur de logique 25 e"t de code au convertisseur de code 25 et un second signal de DECALAGE (correspondant au signal codé représentatif du chiffre a^) est produit par l'unité 6 formant convertisseur de logique et de code et appliqué au circuit flip-flop impair-pair 20 et à • l'accumulateur 29. Sur le flanc avant ou ascendant du second signal 30 de DECALAGE, un signal"IKPAIR'n est produit par le circuit flip-flop impair-pair 20 et le convertisseur de code 25 est actionné pour •produire un signal de sortie codé émis vers l'additionneur binaire 27, ayant une valeur de 7 (2x8=16, 1 +6 =7 =0111). Sur le flanc arrière ou descendant du second signal de DECALAGE (ordre 35 d'addition ADD), le contenu existant de l'accumulateur 29 (4 =0100) est ajouté au contenu de l'additionneur binaire 27 pour produire 69 45439 9 2027381 un signal de somme ayant une valeur de 11 (7 + 4 = 11 = 01 011 ) . Le signal de somme dans 1'additionneur binaire.27 d'une valeur de 11 est appliqué à l'extracteur de .chiffres d'unités 28, le chiffre des unités 1 est extrait de la somme de 11 et appliqué à 5 l'accumulateur 29 et y est emmagasine ou mis en mémoire. De la même manière que celle décrite ci-dessus, les signaux codés, représentatifs des chiffres a^,.......,ag, sont appliqués successivement au convertisseur de code 25 et des signaux de DECALAGE sont appliqués au circuit flip-flop impair-pair 20 et 10 l'accumulateur 29 pour provoquer l'accomplissement d'autres opérations de la nature décrite ci-dessus. Bien que le fonctionnement de l'appareil de contrôle de parité 7 de la figure 2 ne soit pas décrit en détail pour les chiffres restants a0,.,., ..., an, le y tableau suivant, indiquant les valeurs de sortie du convertisseur 15 de code 25» de l'additionneur binaire 27, de l'extracteur de chiffres des unités 28 et du contenu de l'accumulateur' 29 après traitement de chacun des signaux codés représentatifs des chiffres ag,..- ,ag, peut être établi. 20 Chiffre : Valeur de :sortie du : convertisseur de ;code 25 : Valeur de" : sortie de : 1'addition-: neur binaire : 27 Valeur de : contenu de sortie- de :1'accumula-1 ' extracteur: t eur 29 de chiffres : des unités 28: a2~ =2(0010) :2x 1=2(0010) :2+1=3(001l) 3(0011) 3(0011) 25 =6(0110) :6xum :7x 1=7(0111) : 3+3=6(0110) 6(0110) 6(0110) V =7(0111) : 7+6=13(01101 ) 3(0011) 3(0011) 4 =9(1001) : 9X2=18=9 (1001) : 9+3=12( 01100) 2(0010) 2(0010) V =8(1000) .8X1=8(1000) .8+2=10(01010) 0(0000) 0(0000) V aff =1(0001) : 1x2=2(0010) : 2+0=2(0010) 2(0010) 2(0010) 30 =3(0011) :3x1=3(0011) .3+2=5(0101 ) 5(0101) 5(0101) a9= =5(0101 ) : 5X2=10+1 (0001) : 1+5=6(0110) 6(0110) 6(0110) On peut noter d'après le tableau ci-dessus qu'après que les signaux codés, représentatifs des chiffres a^, , aont été traités par l'appareil de conMie de parité 7, .1 'accumulateur 35 29 emmagasine ou met en mémoire ur^éomptage de 6 (0110). Pour vérifier l'information déduite de l'étiquette codée 3, le signal 69 45439 20 2027381 codé, provenant de l'unité 6 formant convertisseur de logique et de code, représentatif du nombre entier de contrôle de parité Rn ' -G (R =4 = 0100), est ensuite appliqué au convertisseur de code 25 et un signal de DECALAGE (correspondant au signal codé représenta-5 tif du nombre" entier de contrôle de parité R^) est produit et appliqué au circuit flip-flop de contrôle impair-pair 20 et à l'accumulateur 29. Sur le flanc ayant ou ascendant du signal de DECA1AG-E, un signal de contrôle "PAIR" est produit par le circuit flip-flop impair-pair 20 (le signal de DECALAGE précédent corres-10 pondant au signal codé représentatif du chiffre a ) et le œnvertis- y seur de code 25 est actionné pour émettre un signal de sortie codé vers l'additionneur binaire 27 ayant une valeur de 4 (4x1=4 = 0100). Sur le flanc arrière ou descendant du signal de DECALAGE (ordre d'addition ADD), le contenu existant de l'accumulateur 29 >15 (6 = 0110) est additionné au contenu de l'additionneur binaire 27 pour donner une somme de 10 (6 + 4 = 10 =501010). Le chiffre des unités 0 est ensuite extrait de la somme de 10 par l'extracteur de chiffres des unités 28 et un comptage de 0 (0000) est appliqué à l'accumulateur 29. Le comptage .0 dans lfaccumulateur 29 après 20 le fonctionnement final de l'appareil de contrôle de parité 7, qui constitue une indication que 1'infornâtion codée déduite de l'étiquette 3 a satisfait aux conditions de parité du système, est détecté ou lu par les circuits de porté de lecture ou de détection de zéro 32 et un signal de sortie est produit par ceux-ci 25 et appliqué au circuit de porte ET 9 (figure 1) en vue du traitement ultérieur de la manière précédemment décrite. Bien qu'un appareil de contrôle de parité 7 ait été décrit, qui emploie des circuits de porte de lecture ou de détection de zéro 32 pour lire ou détecter le contenu de l'accumulateur 29, 30 orL peut se rendre compte que diverses modifications et variantes de l'appareil de contrôle de parité 7 sont possibles. Par exemple, au lieu de lire ou de déceler le contenu de l'accumulateur 29 après que le signal codé, représentatif' du nombre entier de contrôle de parité R^,, a été traité par la combinaison d'appareils comprenant le convertisseur de code 25, l'additionneur binaire 27, l'extracteur de chiffres des unités 28 et l'accumulateur 29, il 69 45439 21 2027381 est possible de lire ou de détecter le contenu ou la valeur de sortie de lradditionneur binaire 27 ou de l'extracteur de chiffres des unités 28 seulement et, si un tel contenu ou une tëELe valeur de sortie possède une valeur correcte prédéterminée, de fournir 5 une indication au circuit de porte ET 9 que les conditions de parité ont été satisfaites. En outre, il est pœible, pour le signalcodé représentatif du nombre entier de contrôle de parité Rq, d'être directement contrôlé ou vérifié par rapport au dernier signal mis en mémoire dans l'accumulateur 29 à la conclusion du 10 traitement des signaux codés représentatifs des chiffres a_,....,an u y et, si les valeurs des signaux portent une corrélation mutuelle prédéterminée entre eux, de fournir une indication au circuit de porte ET 9 que les conditions de parité ont été satisfaites. Il est à noter par ailleurs que si un nombre impair de chiffres 15 a^, est employé dans l'étiquette codée du système, le circuit flip-flop IMPAIR-PAIR 20 est .réglé préalablement sur "PAIR", de telle façon que le signal suivant, produit par celui-ci et correspondant au premier signalcodé représentatif du chiffre a^, soit un signal "IMPAIR". : 20 II est à noter également qu'il est possible pour les signaux de DECALAGE d'être appliqués à l'appareil de contrôle de parité 7 pour être engendrés après que chacun des signaux codés représentatifs des chiffres a^, ,a ait été traité dans le convertis- 0 n - . seur de code 25, chaque signal de DECALAGE servant simultanément à 25 fournit un ordre ou commandement d'addition ADD à l'accumulateur 29 et réglant le circuit flip-flop IMPAIR-PAIR 20 sur l'état correspondant au signal codé suivant à traiter dans le convertisseur de code 25. Dans ce cas, le signal de "DEMARRâGE", provenant des registres à mémoire 8, réglerait préalablement le circuit flip-flop 30 IMPAIR-PAIR 20 sur son état "PAIR" pour fournir un signal "PAIR" correspondant au signal codé représentatif du chiffre a^. D'autres modifications et changements seront évidents à ceux qui sont spécialisés dans la technique sans sortir du cadre de l'invention. Bien entendu, 1.'invention n'est nullement limitée au mode de réalisation décrit et représenté qui n'a été donné qu'à titre d'exemple. En particulier elle comprend tous les moyens constituant des équivalents techniques des moyens décrits, ainsi que leurs com"binaisons ai celles-ci sont exécutées selon l'esprit de l'invention. 45439 22 2027381 REVENDICATIONS 1. Dispositif de traitement des informations relatives à un objet, caractérisé en ce qu'il comprend en combinaison : une série d'éléments de code associés audit objet et disposés suivant un dessin ou une configuration codé prédéterminé pour représenter une série de nombres entiers a^,........,a^ relatifs audit objet, chaque nombre entier ayant une valeur donnée, et un nombre entier de contrôle de parité ayant une valeur liée aux valeurs desdits nombres entiers an, ,a ; Q n. des moyens destinés à lire ou à détecter chacun des nombres entiers a^, et le nombre entier de contrôle de parité codé dans ladite série d'éléments de code et à produire un signal représentatif de ceux-ci, chacun desdits signaux ayant une valeur correspondant à la valeur du nombre entier associé ; et un appareil de contrôle de parité comportant : des moyens de contrôle agissant de façon à produire des premiers et seconds signaux de contrôle, les premiers signaux de contrôle correspondant à des signaux prédéterminés parmi les signaux représentatifs des nombres entiers aQ, ,a et les seconds signaux de contrôle correspondant aux signaux restants des signaux représentatifs des nombres entiers a^, ,a^ ; des moyens formant circuit fonctionnant de façon à recevoir chacun des signaux représentatifs d'uqâ.ombre entier aQ, , a^ et un premier ou second signal de contrôle correspondant en provenance desdits moyens de contrôle, lesdits moyens formant circuit étant actifs en réponse à la réception de chaque premier signal de contrôle provenant desdits moyens de contrôle et d'un signal prédéterminé correspondant parmi les signaux représentatifs des nombres entiers aQ,....,a^ pour produire un signal de sortie d'une valeur portant une première corrélation prédéterminée avec la valeur du signal correspondant et étant actifs en réponse à la réception de chaque second signal de contrôle provenant desdits moyens de contrôle et d'un signal restant correspondant parnriyies signaux représentatifs des nombres entiers a^, ,a^ pour produire un signal de sortie d'une valeur portant une seconde corrélation prédéterminée avec la valeur du signal correspondant * 69 45439 23 2027381 des moyens formant mémoire pour emmagasiner ou mettre en mémoire des signaux ; des moyens arithmétiques connectés aux moyens formant circuit et aux moyens formant mémoire et fonctionnant de façon à addition-- 5 ner la valeur de chaque signalcè sortie produit par les moyens formant circuit et un signal emmagasiné dans les moyens.formant mémoire et à produire un signal de sortie émis vers les moyens "formant mémoire et ayant une valeur portant une corrélation prédéterminée avec la somme des valeurs du signal de sortie produit 10 par les moyens formant circuit et du signal emmagasiné dans les moyens formant mémoire-, lesdits moyens formant mémoire étant susceptibles d'être actionnés pour emmagasiner le signal de sortie produit par les moyens arithmétiques ; et des moyens susceptibles d'être actionnés pour contrôler la 15 valeur du dernier signal emmagasiné dans les moyens formant mémoire après traitement des signaux représentatifs des nombres entiers aQ,... a^ en comparaison avec la valeur du signal repréëentàMf du nombre entier de contrôlé de parité et pour produire un état de sortie prédéterminé si les valeurs des signaux portent une 20 corrélation prédéterminée entre elles. 2. Dispositif selon la -revendication 1, caractérisé en ce que : les nombres entiers a„, ,a ont chacun une valeur 0 n comprise entre 0 et 9 ; le nombre entier de contrôle de parité possède une "valeur 25 compise entre 0 et 9 ; le moyen, de contrôle précité fonctionne de façon à produire des premiers signaux de contrôle correspondant à des signaux alternés parmi les signaux représentatifs des nombres entiers a-Q, , a^ et à produire des seconds signaux de contrôle 30 correspondant aux signaux restant des signaux représentatifs des nombres entiers a_, ,a . : et 0 n le nombre précité formant circuit est actif en réponse à la réception d'un premier signal de contrôle provenant dudifc moyen de contrôle et d'un signal alterné correspondant parmi 35 les signaux représentatifs des nombres entiers aQ, , a^ pour produire un signal de sortie de même valeur que la valeur du signal alterné correspondant, et actif en réponse iMa 45439 24 2027381 réception d'un second signal de contrôle- provenant dudit moyen de contrôle et d'un signal restant correspondant parmi les signaux représentatifs des nombres entiers a^,......,a pour produire un signal de sortie d'une valeur égale à la somme des valeurs des chiffres individuelles unités et des dizaines d'une quantité représentant une valeur double de celle du signal restant correspondant. 3. Dispositif selon la revendication 2, caractérisé en ce que: la corrélation prédéterminée, entre la valeur du signal de sortie produit par les moyens arithmétiques précités et la somme des valeurs du signal de sortie produit par le moyen précité formant circuit et du signal emmagasiné dans les moyens^récités formant mémoire, est Mie que la valeur du signal de sortie produit par lesdits moyens arithmétiques est égale à la valeur du chiffre des unités de la valeur de la somme des valeurs du signal de sortie produit par lesdits moyens formant circuit èt du .signal emmagasiné dans lesdits moyens f ormant mémoire ; et la corrélation prédéterminée, entre la valeur du dernier signal emmagasiné dans les moyens formant mémoire et la valeur du signal représentatif du nombre entier de contrôle de parité, est telle que le chiffre des unitéla somme des signaux possède une valeur: égale à 0. 4. Dispositif selon la revendication 2, caractérisé en ce que le moyen de contrôle précité comprend un circuit flip-flop ou analogue. 5. Système de traitement d'informations relatives à un objet, caractérisé en ce qu'il comprend en combinaison : une série d'éléments de code assoôiés audit objet et disposés suivant une configuration ou un dessin codé prédéterminé pour représenter une série de nombres entiers a^, aQ relatifs audit objet, chaque nombre entier ayant une valeur donnée , et un nombre entier de contrôle de parité ayant une valeur liée aux valeurs des nombres entiers a_> a : 0 n ' des moyens destinés à lire ou à détecter chacun des nombres entiers aQ, a^ et le nombre entier de contrôle de parité codé dans la série des éléments de code et à produire un signal représentatif de ceux-ci, chacun des signaux ayant une valeur 69 45439 25 2027381 correspondant à la valeur du nombre entier associé ; et un appareil de contrôle de parité comportant : des moyens de contrôle fonctionnant ds manière à produire des premiers et seconds signaux de contrôle, les premiers sgnaux 5 d£contrôle correspondant à des signaux prédéterminés parmi des signaux représentatifs des nombres entiers a^, a^ et les seconds signaux de contrôle correspondant aux signaux restants des signaux représentatifs des nombres entiers a^, ,a^ ; des moyens formant circuit fonctionnant de manière à recevoir •jq chacun des signaux représentatifs d'un nombre entier a^,....... ,a et un premier ou second signal de contrôle correspondant en provenance desdits moyens- de contrôle, lesdits moyens formant circuit étant actifs en réponse à la réception de chaque premier signal de contrôleprovenant desdits moyens de contrôle et d'un •j ^ signal prédéterminé correspondant parmi les signaux représentatifs des nombres entiers a^, ,a pour produire un signal de sortie d'une valeur portant une première corrélation prédéterminée avec la valeur du signal correspondant et étant actifs en réponse à la^-éception de chaque second signal de contrôle provenant desdits 2Q moyens dè contrôle et d'un.signal restant correspondant des signaux représentatifs des nombres entiers a^,....... a^ pour produire un signal de sortie d'une valeur portant une seoonde corrélation prédéterminée avec la valeur du signal correspondant ; des moyens formant mémoire destinés à emmagasiner ou à mettre 25 .e» mémoire des signaux ; des moyens additionneurs connectés aux moyens formant circuit et aux moyens formant mémoire et fonctionnant de façon à additionner la valeur de chaque signal de sortie produit par les moyens formant circuit et un signal emmagasiné dans les moyens formant mémoire 30 et a produire un signal de somme ayant une valeur égale à la somme ; des moyens extracteurs connectés aux moyens additionneurs et aux moyens formant mémoire et obstinés à recevoir chaque signal de somme produit par lesdits moyens additionneurs et à produire 35 un signal de sortie émis ws lesdits moyens formant mémoire, ayant une -«leur égale à la valeur du chiffre des unités de la valeur du signal de somme, lesdits moyens formant mémoire étant 69 45439 26 2027381 susceptibles d'être actionnés pour emmagasiner le signal de sortie produit par lesdits moyens extracteurs ; et des moyens fonctionnant de façon à contrôler la valeur du dernier signal emmagasiné dans lesdits moyens formant mémoire après 5 traitement des signaux représentatifs des nombres entiers a^,...^^ en comparaison avec la valeur du signal représentatif du nombre entier de contrôle de parité et à produire un état de sortie prédéterminée si les valeurs des signaux portent une corrélation prédéterminée entre elles. 10 6. Système d'identification de véhiaules codés, du type comprenant un véhicule sur lequel est disposée une étiquette codée; ladite étiquette étant codée de façon à représenter une série de nombres entiers a^, , chaque nombre entier ayant une valeur donnée ; et un nombre entier de contrôle de •] 5 parité ayant une valeur liée aux valeurs de la série de nombres entiers aQ, a^, ainsi qu'un appareillage comportant : des moyens d'acquisition destinés à acquérir, de ladite étiquette codée, une série de signaux successifs représentatifs de la série de nombres entiers a_ ,a , chacun desdits . 0 ' n 20 signaux ayant une valeur correspondant à la valeur du nombre entier associé, et un signal de parité représentatif du nombre entier de contrôle de parité, ledit signal de parité ayant une valeur correspondant à la valeur du nombre entier de contrôle de parité ; et 25 un appareil de contrôle de parité comprenant : des moyens de contrôle agissant de façon à produire des premiers et seoonds signaux de contrôle, les premiers signaux de contrôle correspondant à des signaux prédéterminés parmi les signaux représentatifs de la série de nombres entiers aQ,....,a 30 et du nombre entier de contrôle de parité et les seconds signaux de contrôle correspondant aux signaux restants des signaux représentatifs des nombres entiers a„, a et du nombre entier de 0 n contrôle de parité ; des moyens formant circuit fonctionnant de manière à recevoir 35 chacun des signaux représentatifs d'un nombre entier a^, ,a et du nombre entier de contrôle de parité et un premier ou second | signal de contrôle correspondant en provenance desdits moyens de 45439 27 2027381 contrôle, lesdits moyens formant circuit agissant ai réponse à la réception de chaque premier signal de contrôle provenant desdits moyens de contrôle et d'un signal prédéterminé correspondant parmi les signaux; représentatifs dés- nombres entiers a^, ,an 5 et du nombre entier de contrôle de parité pour produire un signal de sortie d'une valeur portant une première corrélation prédéterminée avec la valeur du signal correspondant et agissant en réponse à la réception de chaque second signal de contrôle provenant desdits moyens de contrôle et d'un signal restant 10 correspondant parmi les signaux représentatifs des nombres' entiers a^, a^.et du nombre entier de contrôle de parité pour produire un signal de sortie d'une valeur portant une seconde corrélation prédéterminée avec la valeur du signal correspondant ; des moyens formant mémoire destinés à emmagasiner ou à mettre 15 en mémoire des signaux ; des moyens additionneurs connectés auxdits moyens formant circuit et auxdits moyens formant mémoire et agissant de façon à additionner la valeur de chaque signal de sortie produit par lesdits moyens formant circuit et un signal "emmagasiné dans 20 lesdits moyens formant mémoire et à produire un signal de somme ayant une valeur égale à la somme ; des moyens extracteurs connectés; auxdits moyens additionneurs et auxdits moyens formant mémoire et destinés à recevoir chaque signal de somme produit par lesdits moyens additionneurs, lesdits 25 moyens extracteurs agissant en réponse à chaque signal de somme produit par lesdits moyens additionneurs pour produire un signal de sortie émis vers lesdits moyens formant mémoire et ayant une valeur égale à la valeur du chiffre des unités de la valeur du signal de somme, lesdits moyens formant mémoire étant susceptibles 2Q d'être actionnés pour emmagasiner le signal de sortie produit par lesdits moyens extracteurs ; et des moyens de lecture ou de détection de signaux connectés auxdits moyens formant mémoire et susceptibles d'être actionnés pour lire ou détecter les signaux emmagasinés dans lesdits moyens 35 formant mémoire et en réponse à la lecture ou détection d'un signal emmagasiné dans lesdits moyens formant mémoire et ayant 69 45439 28 2027381 une valeur prédéterminée pour produire un signal de sortie. 7. Système selon la revendication 6, caractérisé en ce que : les nombres entiers a^, a^ ont/éhacun une valeur 5 comprise entre 0 et 9 ; le nombre entier de contrôle de parité a une valeur comprise entre O et 9 ; le moyen de contrôle précité agit de façon à produire des premiers signaux de contrôle correspondant aux signaux représen- 1n tatifs des nombres entiers ....a a _ et a ,, et. du nombre lu icl-5 r n-3 n-1' entier de contrôle de parité, et à produire des seconds signaux de contrôle correspondant aux signaux représentatifs des nombres entiers a ,.a „ et a : et n-4 n- 2 n ' le moyen précité formant circuit agit en réponse à la 15 réception d'un premier signal : de contrôle provenant desdits moyens de contrôle et d'un signal correspondant parmi les signaux représentatifs des nombres entiers a a , et a ,, et * n-5 n-3 n-1 du nombre entier dé contrôle de jarité pour produire un signal de sortie de la même valeur que la valeur du signal correspondant, 20 et agissant en réponse à la réception d'un second signal de contrôle provenant desdits moyens de/éontrôle et d'un signal correspondant parmi les signaux représentatifs des nombres entiers an-4' an-2 an ï)0'ur Produire un signal de sortie d'une valeur égale à la somme des valeurs des chiffres individuels 25 des unités et des dizaines d'une quantité représentant une valeur double de celle du signal correspondant. 8. Système, selon la revendication 7, caractérisé en ce que le moyen précité de lecture ou de détection de signaux produit un signal de sortie quand un- signal, ayant une valeur égale à 0, 30 est emmagasiné dans les moyens formant mémoire. 9«Système selon.la revendication 7 ou 8, caractérisé en ce que le moyen de contrôle précité comprend un circuit flip-flop. 10. Système selon la revendication?, caractérisé en ce qu'il comprend en outre : 35 des moyens formant circuit de porte ET ayant une première borne d'entrée connectée aux moyens précités de lecture ou de détection de signaux, une seconde borne d'entrée-et une borne de 69 45439 29 2027381 sortie ; une série de moyens d'emmagasinage ou de mise en mémoire de données couplés aux/ioyens d'acquisition précités et à la borne de sortie des moyens formant circuit de porte ET pour recevoir 5 et conserver la série de signaux représentatifs des nombres entiers a^, >,an nom^):re entier de contrôle de parité ; des moyens de reconnaissance des données d'étiquette couplés à la série des moyens d'emmagasinage ou de mise en mémoire de données et à Ha seconde borne d'entrée desdits moyens formant 10 circuit de porte ET et agissant de manière à examiner le contenu des moyens d'emmagasinage de données et à produire un signal de sortie émis vers la seoonde borne d'entrée des moyens formant circuit de porte ET si le contenu des moyens d'emmagasinage ou formant mémoire pour les données est déterminé comme appartenant 15 aux données d'étiquette ; lesdits moyens formant circuit de porte ET agissant en réponse à la réception d'un signal de sortie provenant desdits moyens de lecture ou de détection de signaux à la première borne d'entrée de ceux-ci et d'un signal de sortie provenant desdits moyens de 20 reconnaissance de données d'étiquette à la seconde borne d'entrée de ceux-ci pour produire un signal de sortie à la borne de sortie de ceux-ci ;et ladite série de moyens formant mémoire pour les données étant susceptibles d'être actionnés de façon à transférer de ceux-ci la 25 série de agnaux représentatifs des nombres entiers,a^,.....,a^ et du nombre entier de contrôle de parité en réponse à un signal de sortie provenant desdits moyens formant circuit de porte ET. ît. Appareil de contrôle de parité pour traiter une série de signaux d'entrée successifs ayant chacun une valeur donnée 2Q et un signal de parité ayant une valeur donnée, caractérisé en ce qu'il comprend en combinaison : des moyens de contrôle agissant de manière à produire des premiers et seconds signaux de contrôle, les premiers signaux, de contrôle correspondant à des signaux prédéterminés parmi les 35 signaux d'entrée et les seconds signaux de contrôle correspondant aux signaux restants des signaux d'entrée ; des moyens formant circuit agissant de façon à recevoir 69 45439 3« 2027381 chacun des signaux d'entrée et un premier ou second signal de contrôle correspondant en provenance desdits moyens de contrôle, lesdits moyens formant circuit agissant en réponse à la réception de chaque premier signal de contrôle en provenance desdits moyens 5 de contrôle et d'un signal prédéterminé correspondant parmi les signaux d'entrée pour produire un signal de sortie d'une valeur portant une première corrélation prédéterminée avec la valeur du signal d'entrée correspondant et agissant en réponse à la réception de chaque second signal de contrôle provenant desdits '10 moyens de contrôle et d'un signal restant correspondant des signaux d'entrée pour produire un signal de sortie d'une valeur portant une seconde corrélation prédéterminée avec la valeur du signal d'entrée correspondant ; des moyens formant mémoire destinés à emmagasiner ou à mettre 15 en mémoire des signaux ; des moyens arithmétiques connectés auxdits moyens formant circuit et auxdits moyens formant mémoire et agissant de façon à additionner la valeur de chaque signal de sortie produit par lesdits moyens formant circuit et d'un signal emmagasiné dans 20 lesdits moyens formant mémoire et à produire un signal de sortie émis vers lesdits moyens formant mémoire et ayant une valeur portant une corrélation prédéterminée avec la somme des valeurs du signal de sortie produit par lesdits moyens formant circuit et du signal emmagasiné dans lesdits moyens formant mémoire, : 25 lesdits moyens formant mémoire étant susceptibles d'être actionnés pour emmagasiner le signal de sortie produit par lesdits moyens arithmétiques ; et des moyens susceptibles d'être actionnés pour contrôler la valeur du dernier signal emmagasiné dans lesdits moyens formant 20 mémoire après traitement des signaux d'entrée en comparaison avec la valeur du signal de parité et pour produire un état de sortie prédéterminé- si- les valeurs des signaux portent une corrélation prédéterminée entre elles. 12. Appareil selon la revendication il, caractérisé en ce que : 35 les signaux d'entrée précités ont chacun une valeur comprise entre 0 et 9 ; le signal dé parité précité a une valeur comprise entre 0 et 9 69 45439 3J 2027381 le moyen, de contrôle précité agit pour produire des premiers signaux de contrôle correspondant à des signaux alternés parmi les signaux d'entrée et pour produire des seconds signaux de contrôle correspondant aux signaux restants-des signaux d'entrée ; 5 et le moyen précité formant circuit agit en réponse à la réception de chaque premier signal de contrôle provenant desdits moyens de contrôle et d'un signal alterné correspondant parmi les signaux d'entrée pour produire un signal de sortie de la '10 même valeur que la valeur du signal d'.entrée alterné correspondant, et agissant en .réponse à la réception de chaque seoond signal •do&ontrôle provenant desdits moyens de contrôle et d'un signal restant correspondant des signaux d'entrée pour produire un signal de sortie d'une valeur égale à la somme des valeurs des chiffres 15 individuels des unités et des dizaines, d'une quantité représentant une valeur double de celle du signal d'entrée restant correspondant. 13. Appareil selon la revendication12,caractérisé en ce que : la corrélation prédéterminée précitée, entre la valeur du 20 signal produit par les moyens arithmétiques précités et la somme des valeurs du signal de sortie produit par le moyen précité formant circuit et le signal emmagasiné dans le moyen précité formant mémoire, est telle que la valeur du signal de sortie produit par lesdits moyens arithmétiques est égale à la valeur 25 du chiffre des unités de la valeur de.la somme des valeurs du signal de sortie produit par lesdits moyens formant circuit et du signal emmagasiné dans les moyens précités formant mémoire ; et la corrélation prédéterminée, entre la valeur du dernier . signal emmagasiné dans lesdits moyens formant mémoire et la 30 valeur du signal de parité, est telle que le chiffre des unités de la somme des signaux a une valeur égale à 0. 14. Appareil de contrôle de parité pour traiter une série de signaux d'entrée successifs ayant chacun une. valeur donnée et un signal de parité ayant une valeur donnéie, caractérisé en 25 ce qu'il comprend en combinaison : des moyens de contrôle agissant pour produire des premiers et seconds signaux de contrôle, les premiers signaux de contrôle, correspondant à des signaux prédéterminés parmi les signaux 45439 M 2027381 d'entrée et le signal de parité, et les seconds signaux de contrôle correspondant aux signaux restants des signaux d'entrée ; des moyens formant circuit agissant pour recevoir chacun des signaux d'entrée et le signal de parité et un premier ou 5 second signal de contrôle correspondant en provenance desdits moyens de contrôle, lesdits moyens formant circuit étant actifs en réponse à la réception de chaque premier signal de contrôle en provenance desdits moyens de contrôle et d'un signal prédéterminé correspondant parmi les signaux d'entrée et le signal de parité 10 pour produire un signal de sortie d'une valeur portant une première corrélation prédéterminée avec la valeur du signal correspondant, et étant actifs en réponse à la réception de chaque second signal de contrôle en provenance desdits moyens de contrôle et d'un signal restant correspondant des signaux 15 d'entrée pour produire un signal de sortie d'une valeur portant une seconde corrélation prédéterminée avec la valeur du signal correspondant ; des moyens formant mémoire destinés à emmagasiner des signaux des moyens additionneurs ou analogues connectés auxdits 20 moyens formant circuit et auxdits moyens formant mémoire et agissant pour additionner la valeur de chaque signal de sortie produit par lesdits moyens formant circuit et un signal emmagasiné dans lesdits moyens formant mémoire et pour produire un signal de somme ayant une valeur égale à la somme ; 25 des moyens extracteurs connectés auxdits moyens additionneurs et auxdits moyens formant mémoire et destinés à recevoir chaque signal de somme produit par lesdits moyens additionneurs, lesdits moyens extracteurs agissant en réponse à chaque signal de somme produit par lesdits moyens additionneurs pour produire un signal 30 de sortie émis vers lesdits moyens formant mémoire et ayant une valeur égale à la valeur du chiffre des unités de la valeur du signal de somme, lesdits moyens formant mémoire étant susceptibles d'être actionnés pour emmagasiner le signal de sortie profit par lesdits moyens extracteurs ; et ,35 . des moyens de lecture ou de détection de signaux connectés auxdits moyens formant mémoire et agissant pour lire ou détecter les signaux emmagasinés dans lesdits moyens formant mémoire et 45439 33 2027381 en réponse à la lecture ou détection d'un signal emmagasiné dans lesdits moyens formant mémoire et ayant une valeur prédéterminée pour produire un signal de sortie. 15. Appareil selon la revendication 14, caractérisé en ce que le moyen précité de lecture ou de détection de signaux produit un signal de sortie quand un signal, ayant une valeur égale à O est emmagasiné dans les moyens précités formant mémoire. 16. Appareil de contrôle de parité pour traiter une série de signaux d'entrée ayant chacun une valeur donnée, caractérisé en ce qu'il comprend en combinaison : des moyens de contrôle agissant pour produire des premiers et seconds signaux de contrôle; les premiers signaux de contrôle correspondant à des signaux prédéterminés parmi les signaux d'entrée et les seconds signaux de contrôle correspondant aux signaux restants des signaux d'entrée ; des moyens formant circuit agissant pour recevoir chacun des signaux d'entrée et un premier ou second signal de contrôle correspondant en provenance desdits moyens de contrôle; lesdits moyens formant circuit agissant en réponse à la réception de O chaque premier signal de contrôle en provenance desdits moyens de conJqfôl|r|t d'un signal prédéterminé correspondant parmi les signaux/pour multiplier la valeur du signal d'entrée correspondant par une première quantité prédéterminée et agissant en réponse à la réception de chaque second signal de contrôl 5 provenant desdits moyens de contrôle et d'un signal restant correspondant parmi les signaux d'entrée pour multiplier la valeur du signal d'entrée correspondant par une seconde quantité prédéterminée, lesdits moyens formant circuit additionnant en outre ensemble les valeurs des chiffres des unités et des dizaines 0 de chaque produit et produisant un signal de sortie ayant une valeur égale à la somme ; des moyens formant mémoire pour emmagasiner des signaux ; des moyens additionneurs ou analogues connectés auxdits moyens formant circuit et auxdits moyens formant mémoire et 35 agissant pour additionner la valeur de chaque signal de sortie produit par ],esdits moyens formant circuit et d'un signal A „ emmagasiné dans lesdits moyens formant mémoire et pour produire un signal de somme ayant une valeur égale à la somme ; 69 45439 .}♦ 2027381 des moyens extracteurs connectés auxdits moyens additionneurs et auxdits moyens formant mémoire et destinés à recevoir chaque signal de somme produit par lesdits moyens additionneurs, lesdits moyens extracteurs étant actifs en réponse à chaque signal de 5 somme produit par lesdits moyens additionneurs pour produire un signal de sortie en direction dudit moyen formant mémoire, ayant une valeur égale à la valeur du chiffre des unités de la valeur du signal de somme, lesdits moyens formant mémoire étant susceptibles d'être actionnés pour emmagasiner le signal de sortie 10 produit par lesdits moyens extracteurs ; et des moyens de lecture ou de détection de signaux connectés auxdits moyens formant mémoire et fonctionnant de manière à lire ou à détecter les signaux emmagasinés dans lesdits moyens formant mémoire et en réponse à la lecture ou détection d'un signal 15 emmagasiné dans lesdits moyens formant mémoire et ayant une valeur prédéterminée pour produire un signal de sortie. 17. Appareil selon la revendicationl6, caractérisé en ce que: les signaux d'entrée précités ont chacun une valeur comprise entre 0 et 9 ; . 20 première quantité prédéterminée précitée est 1 ; la seconde quantité prédéterminée" précitée est 2 ; et la valeurprédéterminée d'un-signal emmagasiné dans les moyens précités formant mémoire est 0.