La présente invention concerne un dispositif et un pro- cédé d'ordonnancement (opération qui est également désignée dans de nombreux textes sous le nom de "inapping") permettant d'ordonner un sousensemble choisi d'un premier ensemble en un second ensemble et, plus particulièrement, à un traducteur (ou dispositif de transposition) d'adresses pour grande mémoire à tores. Les dispositifs d'ordonnancement antérieurement connus subdivisent l'ensemble d'états d'entrée-en petits groupes et assurent sélectivement un ordonnancement pour chaque groupe. Cela représente une perte relative de capacité en ce sens qu' un nombre aussi grand que possible de possibilités d'ordonnan- cement doivent être prévues pour chaque groupe, même si la majeure partie de ces possibilités ne sont pas utilisées Par exemple, 512 K états d'entrée pourraient être subdivisés en 512 groupes de lk états chacun Si le nombre moyen d'ordonnan- cements était de quatre par groupe, une capacité d'ordonnan- cement de l'ordre de 40 ou plus serait nécessaire pour chaque groupe pour tenir compte des conditions correspondant aux cas les plus défavorables Cela se traduit par une capacité d'ordonnancement totale de 20 000, bien que 2000 états seule- ment puissent être effectivement ordonnés En outre, plus 1 ' ensemble d'entrée est grand, plus forte est la probabilité pour que la capacité maximale soit dépassée dans l'un des groupes. L'invention permet d'ordonner économiquement l'intégralité de l'ensemble d'entrée comme un tout Plus l'ensemble d'en- trée est important, plus le matériel est efficace et plus faible est la probabilité pour que le nombre d'états à ordon- ner dépasse le nombre maximal d'états prévu. Le dispositif suivant l'invention offre un avantage parti- culier en tant que traducteur d'adresses pour des adresses d'entrée d'une grande mémoire Jusqu'à présent, il était né- cessaire, chaque fois qu'un défaut de mémoire de produisait, de réparer ou de remplacer la section de mémoire contenant le défaut Dans le cas d'une mémoire à semi-conducteurs, cela peut se traduire par la perte d'un grand nombre de milliers de bits de capacité de mémoire sur une "puce" de mémoire pour un unique défaut Dans le cas d'une mémoire à tores, il est nécessaire de retirer des fils minuscules traversant des centaines de to- res, de remplacer le tore défectueux et de remettre les fils en place Non seulement ce remaniement est très coûteux, mais encore le processus de retrait des fils et de réenfilage des tores peut infliger un endommagement supplémentaire à la mé- moire Pour réduire au minimum le remaniement, chaque tore est préalablement inspecté ou évalué Cette inspection est coûteu- se et la manipulation supplémentaire qu'elle exige provoque un endommagement additionnel de certains des tores. L'invention a permis de construire une grande mémoire à tores de 512 K mots x 18 bits sans évaluation des tores avant 1 ' assemblage des piles et sans aucun remaniement après cet assem- blage L'élimination du remaniement des piles a, en outre, facilité une disposition avantageuse de piles de forte densité qui ne conviendrait pas si un remaniement était nécessaire. Un dispositif d'ordonnancement sélectif suivant l'inven- tion ordonne un sous-ensemble prédéterminé d'un premier ensem- ble en un second ensemble, les états des premier et second ensembles étant représentés spécifiquement par des indices codés composés de plusieurs parties, dits ci-après "composites", tels que des adresses codées binaires multibits Les indices codés sont séparés en deux groupes orthogonaux mutuellement exclusifs et un premier traducteur est couplé de manière à recevoir le premier groupe d'indices codés et à engendrer, pour chaque code de ce premier groupe qui identifie un élément du sous- ensemble, une première partie d'un indice codé composite qui identifie spécifiquement l'élément dans le second ensemble Un second traducteur est couplé d'une manière analogue de manière à rece- voir le second groupe d'indices codés et à engendrer, pour chaque code de ce second groupe qui identifie un élément du sous-ensemble, le reste de l'indice codé composite qui, en com- binaison, identifie spécifiquement l'élément dans le second ensemble Un détecteur de relation est couplé de manière à recevoir au moins une partie des indices codés composites iden- tifiant des éléments du second ensemble et à engendrer un si- gnal d'ordre lorsqu'un code reçu identifie un élément du sous- ensemble Un multiplexeur est couplé de manière à recevoir les indices codés composites du premier ensemble, les indices com- posites identifiant les éléments du second ensemble et le signal d'ordre, et à sortir les indices codés composites du premier ensemble en l'absence du signal d'ordre et les indices codés composites identifiant les éléments du second ensemble en ré- ponse au signal d-'ordre. Plus précisément, le dispositif comprend une première mémoire de traduction ou de transposition couplée de manière à recevoir le premier groupe d'indices codés d'éléments du pre- mier ensemble et à sortir un code de traduction qui est la pre- mière partie des indices codés composites identifiant les élé- ments du second ensemble, une première mémoire de clé couplée de manière à recevoir le premier groupe d'indices codés d'éléments du premier ensemble et à sortir un premier code de clé qui est un indice codé composite qui, en combinaison avec le premier code de traduction, assure un ordonnancement biunivoque spéci- fique d'éléments du premier groupe d'indices codés du premier ensemble Une seconde mémoire de traduction est couplée de manière à recevoir le second groupe d'indices codés d'éléments du premier ensemble et à sortir un code de traduction qui est la partie restante des indices codés composites identifiant les éléments du second ensemble, et une seconde mémoire de clé est couplée de manière à recevoir le second groupe d'indices codés d'éléments du premier ensemble et à sortir un deuxième code de clé qui est un indice codé composite qui, en combinai- son avec le second code de traduction, assure un ordonnancement spécifique d'éléments du second groupe d'indices codés du pre- mier ensemble Le dispositif comprend en outre un détecteur de relation réalisé sous la forme d'une mémoire PROM (mémoire morte programmable) de faute ou d'erreur et d'un comparateur. La mémoire PROM de faute comprend des emplacements d'adresse adressés par les premier et second codes de traduction et stocke à chaque emplacement d'adresse des troisième et quatrième codes de clé, correspondant respectivement aux premier et deuxième codes de clé, et qui identifient un élément du sous-ensemble qui doit être ordonné en un élément du second ensemble indiqué par les premier et second codes de traduction Le comparateur reçoit les premier, deuxième, troisième et quatrième codes de clé et sort un signal d'ordre lorsque le premier code de clé concorde avec le troisième et que le deuxième code de clé con- corde avec le quatrième Le dispositif peut comprendre en outre un multiplexeur couplé de manière à sortir les premier et se- cond groupes d'indices codés identifiant les éléments du pre- mier ensemble en l'absence du signal d'ordre et les premier et second codes de traduction en réponse au signal d'ordre. L'invention sera mieux comprise à la lecture de la des- cription détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemples non limitatifs, des modes de réalisation. Sur ces dessins-: la figure 1 est un schéma fonctionnel d'un dispositif de traitement de données utilisant une mémoire de données avec un traducteur d'adresses suivant l'invention la figure 2 est une représentation schématique d'un dis- positif d'ordonnancement sélectif suivant l'invention réalisé sous la forme d'un traducteur d'adresses de mémoire; la figure 3 est une représentation schématique d'un mode de réalisation de variante d'un traducteur d'adresses de mémoi- re suivant l'invention; la figure 4 est une représentation schématique d'un au- tre mode de réalisation de variante d'un traducteur d'adresses de mémoire suivant l'invention; la figure 5 est une représentation schématique d'un autre-mode de réalisation de variante d'un traducteur d'adres- ses de mémoire suivant l'invention; la figure 6 est une représentation schématique d'un mode de réalisation de variante tridimensionnel d'un traducteur d'adresses de mémoire suivant l'invention; la figure 7 est un topogramme de mémoire bidimensionnel représentant des adresses à traduire ou à transposer pour un exemple suivant l'invention la figure 8 est un topogramme bidimensionnel de données de clé B et de données de traduction B pour l'exemple suivant l'invention; la figure 9 est un topogramme bidimensionnel de données de clé A et de données de traduction A pour l'exemple suivant l'invention, et la figure 10 est un organigramme représentant un algo- rithme permettant d'affecter des états de données à des mémoi- res de données dans le dispositif d'ordonnancement représenté sur la figure 2. On va tout d'abord se référer à la figure 1, sur la- quelle on peut voir qu'un dispositif de traitement de données suivant l'invention, comprend une unité centrale (U C) 12, connectée par un bus d'U C 14 à un dispositif de commande 16. Le dispositif de commande 16 est à son tour connecté par un bus périphérique 18 à une mémoire de données 20 D'une manière classique, le bus d'U C 14 peut également être relié à des dispositifs de commande supplémentaires, ou à des dispositifs périphériques, des dispositifs I/O (d'entrée-sortie), ou des unités de mémoire D'une manière analogue, le bus périphérique 18 peut être relié classiquement à d'autres unités de stockage de données telles qu'une unité de disques ou à une autre mémoi- re de données analogue à la mémoire de données 20. En général, la mémoire de données 20 n'est pas nécessai- rement connectée, par l'intermédiaire d'un dispositif de com- mande, au bus d'U C mais pourrait être reliée directement à celui-ci ou encore directement à l'U C 12, ou bien à celle-ci par l'intermédiaire d'une anti-mémoire Toutefois, la caracté- ristique de traduction d'adresse de la présente invention est particulièrement avantageuse lorsqu'elle est utilisée avec une très grande mémoire de données telle qu'une grande mémoire à tores fabriquée par Ampex Corporation et vendue sous la marque de fabrique "MEGASTORE" et qui est destinée à être utilisée en remplacement des mémoires à disques à têtes fixes (à une tête par piste) Lorsqu'elle est utilisée de cette manière, la mé- moire de données 20 est couplée par l'intermédiaire d'un bus périphérique tel que le bus 18 à un dispositif de commande d'unité de disques tel que le dispositif de commande 16 La mémoire de données comprend alors un circuit de jonction de bus 22, qui adapte particulièrement la mémoire de données 20 à une connexion à la configuration particulière et aux exigences de signaux du bus périphérique 18 Des modes de réalisation avantageux de la mémoire de données 20 sont décrits dans le brevet U S. 4 238 838 et dans le brevet U S 4 096 583 qui a été réédité en brevet RE 30 395 Un autre perfectionnement a été décrit dans la demande de brevet France n' 82 09482 déposée par la demanderesse en date du ler Juin 1982 pour "Empilage de tores magnétiques de faible masse, robuste, résistant aux vibrations". La mémoire de données 20 comprend en outre une jonction de bus 22, un module de stockage de données 23 comprenant un module de stockage principal 24 de 512 K mots x 18 bits et un module de stockage objet 26 de 4 K mots x 18 bits, un traducteur d'adresses 28 et un circuit de temporisation et de commande Les modules de stockage principal et objet 24, 26 sont avantageusement fabriqués sous la forme d'une unique mémoire à tores ou sous une autre forme de mémoire de données avec un 20 ème conducteur d'adresse A 19 assurant la sélection d'empla- cements d'adresse à l'intérieur du module de stockage principal 24 lorsqu'il est à l'état logique 0 et la sélection d'emplace- ments d'adresse à l'intérieur de la partie module de stockage objet 26 lorsqu'il est à l'état logique 1 La partie module de stockage principal 24 du module de stockage de données 23 ré- pond à 19 entrées d'adresse codées binaires désignées respecti- vement par AO A 18 en sélectant l'un des 512 K mots en réponse à un adressage'de la mémoire D'une manière analogue, lorsque l'entrée d'adresse A 19 provoque la sélection de la partie mo- dule de stockage objet 26 du module de stockage de données 23, les entrées d'adresse AO-A 18 provoquent la sélection de l'un de 4 K mots à l'intérieur du module de stockage objet 26 On comprendra aisément que les bits d'adressé A 12-A 18 sont rendus faux et que seules les douze entrées d'adresse de bit de plus faible poids AO-All plus A 19 sont efficaces pour l'adressage du module de stockage objet 26, étant donné que c'est tout ce qui est nécessaire pour sélecter un mot parmi 4 K mots Le modu- le de stockage de données 23 et le circuit de temporisation et de commande 30 sont essentiellement de nature classique et ré- pondent à des signaux provenant du bus périphérique 18 trans- mis par l'intermédiaire du circuit de jonction de bus 22 en effectuant des opérations de stockage et d'extraction de don- nées aux emplacements d'adresse indiqués par les bits de don- nées d'adresse AO-A 19. Le circuit de jonction de bus 22 est de nature classique et en particulier, dépend de la configuration du bus périphé- rique 18 Il a pour fonction d'assurer les relations de si- gnaux et de temporisation nécessaires pour assurer la hiérar- chie de bus qu'exige la transmission sur le bus 18 et également pour transmettre des signaux d'adressage de la mémoire de don- nées reçus sur le bus périphérique 18 à des parties appropriées de la mémoire de données 20. En fonctionnement normal, la mémoire de données 20 ap- paraît au dispositif de commande 16 comme une mémoire de don- nées de 512 K x 18 bits directement accessible en réponse à 19 bits d'adresse d'entrée AI 0-AI 18 Le traducteur d'adresses 28 reçoit ces 19 bits ou signaux d'adresse d'entrée et, en répon- se à ceux-ci, sort 20 bits d'adresse de mémoire AO-AI 9 La majeure partie du traducteur d'adresses temporel 28 a simplement pour fonction de convertir des adresses d'entrée AIO-AI 18 en adresses de mémoire correspondantes A 0-A 18 avec le conducteur d'adresse A 19 à l'état logique O pour adresser un mot indiqué à l'intérieur du module de stockage principal 24 Toutefois, le traducteur d'adresses 28 est agencé de manière à provoquer la transposition d'adresses identifiant des emplacements choi- sis dans le module de stockage de données 24-à des adresses identifiant des emplacements d'adresse traduite correspondants à l'intérieur du module de stockage objet 26, le conducteur de sortie d'adresse A 19 étant à l'état logique 1 pour indiquer la sélection du module de stockage objet 26. Le traducteur d'adresses 28 est ainsi avantageusement utilisé pour transposerdes adresses, sélectant un emplacement de mot défectueux ou erroné dans la partie module de stockage principal 24, à un emplacement de mot non erroné correspondant à l'intérieur du module de stockage objet 26 La correspondance entre les emplacements erronés à l'intérieur du module de sto- ckage principal 24 et les emplacements non erronés à l'inté- rieur du module de stockage objet 26 est pré-établie dans le traducteur d'adresses 28, la traduction étant évidente pour le dispositif de commande 16 et 1 'U C 12 Du moins, il en est ainsi dans la mesure o le dispositif de commande 16 est cons- cient du fait qu'il a transmis à la mémoire de données 20 une adresse relative à un emplacement situé à l'intérieur du module de stockage principal 24 avec adressage des données correspon- dantes Le dispositif de commande 16 ne "sait pas" que l'adres- se effective a été traduite, ou transposée à un emplacement de stockage actif à l'intérieur du module de stockage objet 26. Bien que la mémoire de données 20 ne réponde qu'à 19 conducteurs d'adresse d'entrée AIO-AI 18 en fonctionnement nor- mal, le 20 ème conducteur d'adresse d'entrée AI 19 correspon- dant au conducteur de sortie A 19 est également connecté au cir- cuit de jonction de bus 22, de sorte qu'il peut être excité par un dispositif extérieur Ce 20 ème conducteur d'adresse d'entrée et le signal qu'il porte sont utilisés principalement, conjoin- tement avec un signal d'outrepassement de faute' (FAULT OVERRIDE) ( indique un niveau de signal longiquement inversé) qui est également présenté à des composants extérieurs, par 1 ' intermédiaire du circuit de jonction de bus 22, pour permettre l'adressage sélectif de toutes les adresses contenues dans le module de stockage de données 23 C'est-à-dire que, lorsque le signal d'outrepassement de faute * est à l'état logique 0, le traducteur d'adresses 28 est effectivement outrepassé pour produire une correspondance directe entre les entrées d'adres- se AIO-AI 19 et A 0-A 19 Le module de stockage de donnée 23 apparaît ainsi comme une mémoire de 516 K mots x 18 bits, l'un quelconque des mots qu'il contient étant adressable par les 20 bits d' adresse Au cours de la phase d'essai, il devient ainsi possi- ble à chaque mot du module de stockage de données 23 d'être écrit et lu à des fins de test sans que le traducteur d' adresses 28 introduise une incertitude quant à l'emplacement de mot exact qui est adressé dans le module de stockage de données 23 Des emplacements de mot erronés à l'intérieur du module de stockage principal 24 peuvent ainsi être enregistrés conjointement avec les emplacements de mot erronés suscepti- bles d'apparaître dans le module de stockage objet 26 Cette détection non ambiguë d'emplacements de mot erronés permet ainsi d'agencer le traducteur d'adresses 28 de façon qu'il traduise ou transpose des adresses d'emplacements de mot erro- nés, situés à l'intérieur du module de stockage principal 24, en emplacements de mot d'adresse valables à l'intérieur du mo- dule de stockageobjet 26, tout en évitant des emplacements de mot d'adresse erronée à l'intérieur de celui-ci. Le module de stockage de données 23 peut être testé d' une manière classique pour détecter et enregistrer les empla- cements de mot erronés ainsi que pour établir un courant d' excitation optimal et des points-de fonctionnement de seuil d'amplificateur de détection correspondants Une fois que la mémoire de données 20 est accordée ou réglée aux conditions de fonctionnement optimales, tous les emplacements de mot erronés sont notés ou enregistrés en vue d'être utilisés pour agencer le traducteur d'adresses 28 de façon qu'il transpose des adresses d'emplacements de mot erronés, situées à l'inté- rieur du module de stockage principal 24, à des adresses d' emplacements de mot valables situées à l'intérieur du module de stockage objet 26. Dans un exemple particulier utilisant des tores d'envi- ron 0,23 mm non évalués sans remaniement après le câblage, on a trouvé que le seuil nominal optimal était de 3,05 millivolts avec un courant de lecture "Y" ajusté à 180 milliampères et tous les autres courants d'excitation à 200 milliampères Avec les marges de seuil de détection établies entre 2,2 millivolts et 3,9 milli- volts, il y avait environ 2262 emplacements de mot erronés à l'intérieur du module de stockage principal 24, qui exigeaient une traduction ou un ordonnancement en emplacements de mot valables à l'intérieur du module de stockage objet 26 En d' autres termes, lorsqu'on faisait varier le seuil de détection -effectif entre les limites supérieure et inférieure, il y avait 2262 adresses auxquelles, ou bien un 1 était stocké et était relu comme s'il s'agissait d'un 0, ou bien un O était stocké et relu comme s'il agissait d'un 1, dans les conditions de configuration correspondant au cas le plus défavorable Il advient bien entendu que, lorsqu'on abaisse la limite inférieu- re, ou lorsqu'on élève la limite supérieure, des emplacements de stockage supplémentaires ne fonctionnement pas correctement. On a constaté que l'exemple considéré assure un compromis acceptable entre un nombre raisonnable d'erreurs et des marges de fonctionnement adéquates pour compenser le vieillissement, les variations de température et autres facteurs susceptibles d'affecter le fonctionnement de la mémoire. Deux signaux PP Ul et PPU 2 de déverrouillage de mémoires PROM à la mise sous tension sont engendrés par le circuit de temporisation et de commande 30 en réponse à un signal de sélec- tion de module classique qui indique l'adressage du module de stockage principal 24 particulier Ces signaux sont périphéri- ques par rapport au fonctionnement effectif du traducteur d' adresses 28 et assurent simplement son déverrouillage au cours de périodes pendant lesquelles il reçoit et traduit ou trans- met effectivement des adresses d'entrée, tout en verrouillant les mémoires PROM contenues dans le traducteur dradresses 28 lorsqu'elles ne sont pas effectivement utilisées, afin de réduire la consommation d'énergie Au prix d'une plus grande consommation d'énergie, lesniémoires PROM pourraient être con- tinuellement déverrouillées, les signaux PPU 1 et PPU 2 étant alors éliminés. On va maintenant se référer à la figure 2, sur laquel- le on peut voir que le traducteur d'adresses 28 comprend une mémoire PROM 40 de clé A de 1 K mots x 4 bits, une mémoire PROM 42 de traduction A de 1 K mots x 6 bits, une mémoire PROM 44 de traduction B de 512 mots x 6 bits, une mémoire PROM 46 de clé B de 512 mots x 3 bits et une mémoire PROM 48 d'erreurs ou de fautes de 4 K mots x 8 bits Ces mémoires PROM 40- 48 stockent les données nécessaires pour détecter l'apparition d'une adresse incidente pour un emplacement de mot erroné dans le module de stockage principal 24, ainsi que les données nécessaires à la traduction ou transposition de l'adresse en une adresse d'emplacement de mot valable dans le module de stockage objet 26 Etant donné que les données sont spécifi- ques à chaque mémoire de données 20 et doivent être conser- vées pendant toute la durée de vie active de celle-ci, les mémoires PROM constituent un appareil commode et relativement peu coûteux permettant de recevoir et de conserver ces don- nées de façon permanente On comprendra aisément que, compte tenu de considérations de coût ou d'application du dispositif, d'autres formes de mémoire de données telles que des mémoires E-PROM (mémoires mortes reprogrammables), ROM (mémoires mor- tes) et RAM (mémoires à accès direct) pourraient être substi- tuées aux mémoires PROM 40-48 Dans le cas o l'on utilise un type de mémoire non rémanente, il est clair qu'il est né- cessaire de prévoir un moyen pour préserver les données au cours des temps d'arrêt de la mémoire de données 20 ou d'écri- * 35 re les données voulues dans les mémoires remplaçant les mé- moires PROM dans le cadre de la procédure d'initialisâtion lors de la remise en action de la mémoire de données 20 après un arrêt Bien entendu, on évite ce problème en utilisant les caractéristiques de stockage permanent et rémanent d'une mé- moire PROM. Un premier multiplexeur 50 reçoit les signaux d'adres- se d'entrée de plus faible poids AIO-AI 5 à son entrée B et les six bits de données de sortie d'adresse traduite ATO-AT 5 de la mémoire PROM 42 à son entrée A D'une manière analogue, le multiplexeur 52 reçoit les six signaux d'adresse d'entrée AI 6- A Ill à son entrée B et les six bits de données d'adresse tra- duite BT 0-BT 5 de sortie de la mémoire PROM de traduction 44 à son entrée A Un signal d'ordre de traduction TRANSEN* est normalement haut pour exciter les entrées B de sélection des multiplexeurs 50 et 52, afin de provoquer la sortie des si- gnaux d'adresse incidente AIO-AI 5 sous la forme de signaux d' adresse de mémoire A 0-A 5 et la sortie des signaux d'adresse incidente AI 6-A Ill sous la forme de signaux d'adresse de mé- moire A 6-All Lors de l'apparition d'un signal bas actif d' ordre de traduction TRANSEN, les entrées A des multiplexeurs , 52 sont activées pour provoquer l'excitation par les don- nées stockées dans la mémoire PROM de traduction A, 42 des bits d'adresse de mémoire de plus faible poids AO-A 5 et 1 ' excitation par les données stockées dans la mémoire PROM de traduction B, 44 des bits d'adresse de mémoire A 6-All Une porte ET 54 à entrées multiples reçoit les signaux d'entrée d' adresse AI 12-AI 18 et les sort sous la forme A 12-A 18 en répon- se à un état logique 1 du signal TRANSEN, état qui se pro- duit lorsqu'aucune traduction ne doit avoir lieu En consé- quence,en l'absence de traduction, les signaux d'adresse d' entrée AI 12AI 18 sont transmis sous la forme de signaux d' adresse de mémoire A 12-A 18 correspondants et, dans le cas o une adresse est traduite, les adresses traduites A 12-A 18 sont sorties à l'état logique 0 Ces bits d'adresse à l'état logi- que 0, conjointement avec le bit d'adresse A 19, pointent cor- rectement vers le module de stockage objet 26 de 4 K mots et seuls les 12 bits de plus faible poids sont nécessaires pour identifier un emplacement de mot dans le module 26. On voit donc que, dans le cas o une traduction d' adresse doit se produire, les six bits de donnée sortis par la mémoire PROM de traduction A, 42 et les six bits de don- née sortis par la mémoire PROM de traduction B, 44 se combi- nent pour former les douze bits d'adresse de mémoire AO-All nécessaires pour sélecter un emplacement de mot déterminé dans le module de stockage objet 26 En même temps, ces 12 bits d'adresse sont communiqués sous la forme d'entrées d' adresse à la mémoire PROM de fautes 48 pour sélecter l'un de 4 K emplacements de mot à l'intérieur de la mémoire PROM de fautes 48 Chaque mot contenu dans la mémoire PROM 48 corres- pond ainsi de façon biunivoque à un mot contenu das le module de stockage objet 26 Les huit bits d'un mot de donnée adressé dans la mémoire PROM de fautes 48 sont communiqués à un ensemble particulier d'entrées d'un comparateur 56, les quatre bits désignés par FKO-FK 3 étant comparés avec les qua- tre bits de données désignés par AKO-AK 3 sortis par la mémoire PROM de clé A, 40, les trois bits de donnée désignés par FK 4- FX 6 étant comparés avec trois bits de donnée désignés par BKO-BK 2 sortispar la mémoire PROM de clé B, 46 et le huitième bit de donnée désigné par FK 7 étant comparé avec un niveau de tension d'état logique 1 de + 5 V Lors de l'occurrence d'une identité parmi les huit paires de bits de donnée, le compara- teur 56 engendre un signal de sortie dénommé "Faute" qui in- dique que l'adresse incidente a choisi un emplacement défec- tueux dans le module de stockage principal 24 et qu'une tra- duction d'adresse doit être effectuée. Etant donné que, dans une mémoire de données 20 quel- conque, il est peu probable qu'on trouve 4 K emplacements de mot tous défectueux dans le module de stockage principal 24, les 4 K emplacements de mot de la mémoire PROM de fautes 48 et du module de stockage objet 26 ne seront généralement pas tous utilisés Le huitième bit de la mémoire PROM de fautes 48 désigné par FK 7 est en conséquence utilisé pour indiquer si un emplacement de mot adressé dans la mémoire PROM de fautes 48 est ou non une adresse effectivement utilisée pour la traduction Lorsqu'une entrée d'adresse de la mémoire PROM de fautes 48 est une entrée qui correspond à un emplacement de mot de traduction effectif, le huitième bit de donnée FK 7 est mis à l'état logique 1 de façon qu'il puisse être comparé avec succès avec l'entrée logique 1 correspondante du compa- rateur 56 Cela suppose que la mémoire PROM de fautes 48 est fabriquée avec des sorties "sans données" ou de données toon marquées' ne comprenant que des 0 Pour d'autres types de mémoires PROM qui sont fabriquées avec un état de données initial ne comprenant que des 1, il serait désirable de chan- ger le huitième bit en un O pour indiquer un état d'adresse défectueux de façon qu'un changement positif dans les données de la mémoire PROM soit nécessaire pour indiquer un état d' adresse défectueux exigeant une traduction. Etant donné que la méoire PROM de traduction A, 42 reçoit dix bits d'adresse codés binaires correspondant à 1 K mots ou états et sort seulement six bits de donnée traduite codés binaires, il y a seize états d'adresse (quatre bits codés binaires) qui correspondent à chaque sortie d'état d'adresse traduite par la mémoire PROM de traduction A, 42 La mémoire PROM de clé A, 40 reçoit les dix adresses d'entrée et, en réponse, engendre quatre bits de donnée de clé codés binaires qui définissent seize états pour permettre l'affec- tation de chacune des seize adresses d'entrée correspondant à chaque état d'adresse traduite par la mémoire PROM de tra- duction A, 42 à l'un des seize états définissables par la mémoire PROM de clé A, 40 Entre elles, la mémoire PROM de clé A, 40 et la mémoire PROM de traduction A, 42 reçoivent ainsi dix bits d'adresse d'entrée codés binaires et sortent dix bits codés binaires qui permettent un ordonnancement bi- univoque spécifique et transposé des 1024 états définis par les bits d'adresse d'entrée AIO-AI 9 en 1024 états définis par les bits de donnée de sortie codés binaires AKO-AK 3 et ATO-AT 5 de la mémoire PROM de clé A, 40 et de la mémoire PROM de traduction A, 42. D'une manière analogue, la mémoire PROM de traduction B, 44 et la mémoire PROM de clé B, 46 reçoivent neuf bits d'adresse d'entrée codés binaires AI 10-AI 18 et assurent un ordonnancement biunivoque spécifique et transposé de 512 états définis par ces bits d'adresse d'entrée en 512 états définis par neuf bits de sortie codés binaires désignés par BTO-BT 5 et BKO-BK 2 On voit donc que les mémoires PROM de traduction 42-44 assurent une traduction des dix-neuf adres- ses d'entrée AIO-AI 18 en douze bits d'adresse de sortie AO- All En d'autres termes, parmi l'ensemble d'états définis * par les adresses d'entrée, le sous-ensemble d'états ou d'em- placements de mot correspondant à des défauts de la mémoire, est traduit, transposé-ou ordonnancé en un second ensemble d'état correspondant à des emplacements de mot dans le module de stockage objet 26 On voit également qu'il y a 128 états d'adresse d'entrée (sept bits) pour chacun des 4 K états d' adresse ( 12 bits) contenus dans la mémoire PROM de fautes 48 et le module de stockage objet 26 Les mémoires PROM de clé A et de clé B, 40, 46 stockent sept bits de donnée de clé qui permettent l'identification spécifique d'un des 128 états d' adresse correspondant à chaque sortie combinée des mémoires PROM de traduction à sélecter comme emplacement d'adresse dé- fectueux et à transposer dans le module de stockage objet 26. Par exemple, si l'adresse O est une adresse défectueu- se, et doit être traduite en adresse de plus faible poids dans le module de stockage objet 26, les mémoires PROM de traduction A et B, 42, 44 stockent des zéros partout dans les mots d'adresse d'entrée O de ce module Douze bits d'adresse traduite 0 provoquent ainsi une transposition à l'emplacement de mot de plus faible poids à l'intérieur du module de stocka- ge objet 26 ainsi que dans la mémoire PROM de fautes 48 127 emplacements d'adresse d'entrée non défectueux sont également attribués à l'état d'adresse traduite ne comprenant que des zéros des mémoires PROM de traduction 42, 44 Toutefois, à chacune de ces 127 adresses non défectueuses plus l'unique adresse défectueuse est affectée une combinaison spécifique de codes de données de clé parmi les mémoires PROM de clés A et B, 40, 46 Dans le mot O de la mémoire PROM de fautes 48 est alors stockéç la combinaison spécifique de sept bits de donnée de clé de faute qui concorde avec la combinaison de sept bits de donnée de clé stockée dans les mémoires PROM de clés A et B, 40, 46 correspondant à celui des 128 emplace- ments d'adresse qui correspond à l'état d'adresse traduite ne comprenant que des zéros des mémoires PROM de traduction qui représente en fait un emplacement de stockage défectueux. Lors de l'apparition de cette adresse, le comparateur 56 dé- tecte une concordance entre la totalité des huit paires d' entrées et engendre le signal de sortie de faute. Ce signal de faute est appliqué à l'une des entrées d'une porte NON ET 60, dont la sortie engendre le signal d'or- dre de traduction TRANSEN* qui excite les entrées B de sélec- tion des multiplexeurs 50 et 52 Ce signal est également transmis à une porte NON ET 62, dont la sortie engendre le vingtième signal d'adresse A 19 qui détermine la sélection soit du module de stockage principal 24 si ce signal est à 1 ' état logique 0, soit du module de stockage objet 26, s'il est à l'état logique 1. Le signal FAULT OVERRIDE (outrepassement de faute est reçu de la jonction de bus associée à la mémoire de don- nées 20 et est appliqué à la porte NON ET 60 pour la verrouil ler sélectivement s'il est à l'état logique 0 Ce signal est en outre inversé et appliqué à une porte NON ET 64, qui re- çoit à une seconde entrée le signal d'adresse d'entrée AI 19 provenant de la jonction de bus La sortie de la porte NON ET 64 est couplée avec une seconde entrée de la porte NON ET 62, de sorte que, lors de l'apparition d'un état logique O pour le signal FAULT OVERRIDE*, le signal d'adresse de mémoire A 19 est engendré en correspondance directe avec le signal d'adres- se d'entrée AI 19 reçu dans le circuit de jonction de bus 22. On comprendra aisément que l'apparition du signal FAULT OVERRIDE à l'état logique O provoque celle d'un signal TRANSEN* à l'état logique 1, ce qui provoque en outre la génération des bits d'adresse de mémoire AO-A 18 en correspon- dance directe avec les signaux d'adresse incidente AIO-AI 18 pour permettre l'adressage de tous les emplacements du module de stockage de données 23 sans interférence de la part du- traducteur d'adresses 28. Bien que le traducteur d'adresses 28 puisse théorique- ment traiter 4 K erreurs, certaines restrictions sont imposées à la manière dont des adresses de traduction peuvent être attribuées à des adresses incidentes ayant des emplacements défectueux En conséquence, la probabilité pour qu'on puisse convenablement attribuer des traductiorsd'adresse permettant de traiter toutes les erreurs diminue considérablement lors- que le nombre d'erreurs dépasse environ 3500 sur 4096 Cela est dû au fait qu'un certain nombre de restrictions sont im- posées à la manière de laquelle des adresses de mots effectifs dans le module de stockage principal 24 sont traduites en adresses de mot dans le module de stockage objet 26 Par exemple, la répartition des adresses d'entrée AIO-AI 9 en un en un groupe A et des adresses d'entrée AI 10-AI 18 en un groupe B peut être considérée comme la création d'une matrice bidimensionnelle d'emplacements de mot o les adresses A représentent une première dimension et les adresses B la se- conde dimension Pour chaque état d'adresse de la dimension A, il existe neuf bits ou 512 états d'adresse de la dimension B et les états d'adresse de la dimension A peuvent être consi- dérés comme 1024 lignes représentant chacune un état d'adres- se A intersectant 512 lignes s'étendant suivant la dimension 8 et représentant chacune un état d'adresse B spécifique dif- férent Certaines de ces lignes correspondent aux conducteurs A et B précédemment mentionnés Il est ainsi possible d'asso- cier jusqu'à 512 erreurs à chaque adresse de la dimension A. En revanche, à chaque adresse de la dimension A doit être affecté par la mémoire PROM de traduction A, 42 une unique adresse de traduction spécifique de six bits et les emplace- ments de mot défectueux multiples qui peuvent être associés à cette adresse unique doivent être spécifiquement distin- gués en affectant à chacun d'eux une adresse de traduction différente dans la mémoire PROM de traduction B, 44 Par exemple, si six emplacements de mot défectueux sont associés à une adresse de la dimension A donnée, la mémoire PROM de traduction A, 42 peut stocker des données affectant l'adres- se traduite formée exclusivement de zéros à cette adresse de la dimension A En revanche, à chacune des adresses de la dimension B associées qui représentent des emplacements de mot défectueux, doit être affectée une adresse de traduction B différente dans la mémoire PROM 44 Par exemple, si les adresses défectueuses de la dimension B associées à l'adresse de la dimension A donnée sont 1, 10, 20, 33, 44 et 56, alors on attribue aux emplacements de mot correspondants dans la mémoire PROM de traduction B, 44 les états de donnée respec- tifs 0, 1, 2, 3, 4 et 5 Il est donc évident que bien que des emplacements erronés multiples puissent être associés à une adresse donnée de la dimension A, en attribuant des états de donnée différents dans la mémoire PROM de traduction B,44 aux différentes adresses associées de la dimension B, on peut effectuer une transition biunivoque spécifique de chaque adresse incidente identificant un emplacement de mot défec- tueux en une adresse traduite dans le module de stockage objet 26 Toutefois, la mémoire PROM de traduction B, 44 ne sort que six bits qui définissent 64 états spécifiques Il n'est donc possible de traiter qu'un maximum de 64 emplace- ments de mot défectueux associés à une ligne d'adresse donnée de la dimension A En outre, à chaque adresse traduite de la dimension B présente dans la mémoire PROM de traduction B, 44 peuvent être associées seulement huit adresses différentes de la dimension B qui sont distinguées les unes des autres par les trois bits de la mémoire PROM de clé B, 46 En conséquence, à mesure que le nombre total d'emplacements de mot défectueux croît vers la capacité maximale de 4096, la probabilité pour qu'il y ait des états disponibles dans les mémoires PROM B,44 et 46 pour traiter des erreurs multiples associées à une adresse donnée de la dimension A diminue D'une manière ana- logue, la probabilité de disposer d'états disponibles dans les mémoires PROM de la dimension A, 44,42 pour traiter des emplacements de mot défectueux multiples associés à une adres- se donnée de la dimension A diminue Une étude statistique a indiqué que, pour la disposition représentée sur la figure 2, la probabilité pour qu'on puisse effectuer uen traduction de tous les emplacements de mot défectueux décroît brusquement lorsque le nombre d'emplacements de mot défectueux s'approche de 3500. Il existe un certain nombre de restrictions à l'affec- tation d'états de donnée aux mémoires PROM A et B, 40-46,qui affectent le traitement du nombre maximal théorique d'erreurs. Ces restrictions résident en ce que 1 On ne peut pas associer plus de 64 erreurs à chaque état de traduction de la dimension A ou au code d'adresse de traduction correspondant. 2 On ne peut pas associer plus de 64 erreurs à chaque état de traduction de la dimension B ou au code d'adresse cor- respondant. 3 L'affectation d'un code d'adresse de la dimension A, associé à un emplacement de mot défectueux, à une adresse traduite dans les mémoires PROM A, 40, 42 doit être un ordon- nancement biunivoque. 4 L'affectation d'un code d'adresse de la dimension 2508675- B, associé à un emplacement de mot défectueux, à une adresse traduite dans les mémoires PROM B, 44,46 doit être un ordon- nancement binunivoque. L'affectation d'adresses traduites dans la mémoire PROM de traduction A, 42 aux adresses de dimension A et des adresses traduites dans la mémoire PROM de traduction B, 44 à des adresses de la dimension B doit s'effectuer de telle ma- nière qu'une seule adresse d'entrée définissant un emplace- ment de mot défectueux soit associée à chaque combinaison d'un état de donnée de la mémoire PROM de traduction A, 42 et d'un état de donnée de la mémoire PROM de traduction B, 44. Une disposition de variante d'un traducteur d'adresses , qui permet de plus de souplesse dans l'affectation d' adresses de traduction à des adresses d'entrée pour des empla- cements de mot défectueux est représentée sur la figure 3. Bien qu'il soit représenté sous une forme légèrement simpli- fiée,le traducteur d'adresses 70 est essentiellement identique au traducteur d'adresses 20 représenté sur la figure 2, à cela près que la mémoire de données adressable désigné ici sous le nom de mémoire PROM d'intersection 72 est insérée entre quel- ques-unes des sorties de donnée de la mémoire PROM de traduc- tion A, 42 et de la mémoire PROM de traduction B, 44 et six des entrées d'adresse de la mémoire PROM de fautes 48 La mémoire PROM d'intersection 72 est une mémoire PROM de fautes 48 La mémoire PROM d'intersection 72 est une mémoire de 128 mots x 6 bits qui reçoit quatre des bits de donnée de sortie désignés par AT 3-AT 6 de la mémoire PROM de traduction A, 42 en tant qu'entrées d'adresse de première partie et trois des bits de donnée de sortie désignés par BTO-BT 2 de la mémoire PROM de traduction B, 44 comme entrées d'adresse de seconde partie Les autres bits de données de sortie BT 3-BT 5 sont appliqués en tant qu'entrées d'adresse à la mémoire PROM de fautes 48 La mémoire PROM d'intersection 72 reçoit ainsi un total de sept bits d'entrée d'adresse qui permettent la sélec- tion spécifique des 128 mots qui y sont stockés, dont la moitié seulement seront effectivement utilisés. L'entrée à douze bits et la sortie à sept bits de la mémoire PROM de fautes 48 forment essentiellement une matrice bidimensionnelle de 4 K x 128 Sur chacun des 4 K états ou mots d'adresse d'entrée doivent être ordonnancés 128 des états d' adresse d'entrée du système de 513 K, dont un seul doit être traduit La sortie de données de clé à sept bits détermine le- quel doit être traduit. Toutefois, le groupement des bits d'adresse d'entrée en un groupe A (AIOAI 9) et en un groupe B (AI 10-AI 19), tout en réduisant la dimension ou capacité des mémoires PROM d'affec- tation de code de premier étage 40, 42, 44, 46 impose des restrictions à l'affectation d'états ou mots d'adresse d'en- trée aux états ou mots d'adresse de mémoire La disposition de la figure 2 crée en fait deux matrices bidimensionnelles (AKO-AK 3) x (ATO-AT 5) et (BKO-BK 2) x (BTO-BT 5) Par ailleurs, les états d'adresse d'entrée correspondant à des emplacements de mot défectueux ne peuvent pas être affectés librement et arbitrairement à l'une quelconque de 4 K adresses ou états de traduction, mais le groupe A doit être affecté à une matrice de 64 x 16 et le groupe B à une matrice de 64 x 8 La préser- vation de la spécificité exige que les 64 états AT (ATO-AT 5) correspondent à un maximum de 64 défauts qui doivent être dis- tingués les uns des autres en affectant chacun d'eux à un état différent parmi 64 états (BTO-BT 5) D'une manière analo- gue, les 64 états BT (BT 0-BT 5) doivent correspondre respecti- vement à un maximum de 64 défauts qui doivent être distingués les uns des autres en affectant chacun d'eux à un état diffé- rent parmi les 64 états AT (ATO-AT 5) Ces restrictions ont pour effet qu'il est difficile d'affecter effectivement plus de 3500 erreurs sur une capacité totale de 4096. L'utilisation de la mémoire PROM d'intersection 72 de la figure 3 ajoute une dimension ou degré de liberté supplé- mentaire à l'affectation d'adresses d'entrée à des adresses de faute, ce qui allège ces restrictions La probabilité statistique indique que presque toute la capacité d'erreurs peut être ordonnancée à partir du groupe d'adresses d'entrée B dans la matrice de second étage (BTO-BT 5) x (BKO-BK 2) La limite imposée à un ordonnancement réussi apparaîtra très pro- bablement lors de l'ordonnancement subséquent du groupe d' adresses A dans la matrice de second étage (ATO-AT 5) x (AKO-AK 3). Dans la disposition de la figure 3, un septième bit de sortie est ajouté à la mémoire PROM de traduction A, 42, ce qui crée une matrice de 128 x 16 (AT 0-AT 6) x (AK 0-AK 2) dans laquelle les lignes ou états d'entrée A peuvent être ordonnancés avec une facilité statistique relative en lais- sant la moitié des états de sortie non remplis. La mémoire PROM d'intersection 72 crée un jeu de cinq matrices ou dimensions de troisième étage (AK 0-AK 3), (AT 0-AT 2), (CT 0-CT 5), (BT 0-BT 5) et (BK 0-BK 2). Chaque état d'adresse d'entrée A correspondant à un emplacement de mémoire défectueux doit être définissable par une combinaison spécifique de (AK 0-AK 3), (AT 0-AT 2) et (CT 0- CT 5), tandis que chaque état d'adresse d'entrée B correspon- dant à un emplacement de mémoire défectueux doit être simul- tanément définissable par une combinaison spécifique de (CT 0- CT 5), (BT 3-BT 5) et (BK 0-BK 2) La mémoire PROM d'intersection 72 élimine ainsi la stricte nécessité d'une matrice de 64 x 64 définie par l'adresse de traduction (AT 0-AT 5) x (BT 0-BT 5) et ajoute une souplesse d'emploi supplémentaire qui permet à un état d'entrée A ou B donné de correspondre à plus de 64 emplacements de faute ou qui permet l'affectation d'états d' entrée à des emplacements de mot défectueux, affectation qui autrement pourrait être impossible en raison de restrictions. La figure 4 représente le montage d'un traducteur d' adresses 80, dans lequel une mémoire PROM de fautes 82 de 512 K x 1 reçoit la totalité des 19 bits d'information d'adres- se d'entrée AI 0-AI 18, et sort un unique bit définissant le bit d'adresse traduite AT 19 et commandant un multiplexeur 84. Une sortie de donnée à l'état logique 1 de la mémoire PROM de fautes 82 adresse le module de stockage objet 26 et provo- que la sélection par le multiplexeur 84 des entrées A consis- tant en bits d'adresse traduite AT 0-AT 5 provenant de la mémoi- re PROM de traduction A, 42 et en bits d'adresse traduite BT 0-BT 5 provenant de la mémoire PROM de traduction B, 44 Les autres entrées A correspondant aux sorties A 12,A 18 sont pré- sumées être à l'état logique 0 Le multiplexeur 84 sort les 19 bits de plus faible poids de l'adresse traduite, A 0-A 18. Dans ce montage, la mémoire PROM de fautes 82 stocke un mot d'un seul bit pour chaque mot adressable de la mémoire de don- mées Si le mot est défectueux, une adresse traduite lui est affectée par les mémoires PROM de traduction 42, 44 et un 1 est stocké par la mémoire PROM de fautes 82 Si l'emplacement -d'une adresse d'entrée donnée n'est pas défectueux, un O est stocké par la mémoire PROM de fautes 82 Ce montage est plus souple que ceux des figures 2 et 3, en ce sens-qu'il n'impose aucune contrainte à l'affectation d'adresses traduites à des adresses d'entrée correspondant à des emplacements de mot défectueux Toute la capacité de 4 k mots de données stockées traduites du module de stockage objet 26 peut toujours être utilisée En même temps, la séparation des adresses d'entrée en deux dimensions réduit considérablement la taille des mémoires PROM de traduction A et B, 42, 44 L'inconvénient du montage de la figure 4 est, bien entendu, la grande dimension de la mémoire PROM de fautes 82 Les prix de revient de 1981 des éléments de stockage de données constituant la mémoi- re PROM de fautes 82 rendentle montage de la figure 4 moins économique que ceux des figures 2 et 3. La figure 5 représente un traducteur d'adresses 90 qui constitue une autre variante de traducteur d'adresses suivant -20 l'invention, qui sépare les signaux d'adresse incidente en zones multidimensionnelles Dans le montage de la figure 5, les adresses incidentes associées à un emplacement de mot défectueux sont traduites, ou transposées à un emplacement dans le module de stockage objet 26 par les mémoires PROM de traduction A et B, 42, 44 Une mémoire PROM de fautes 92 de 4 K x 19 stocke la totalité des dix-neuf bits des adresses d'en- trée correspondant à des emplacements de mot défectueux qui sont traduites Un comparateur 94 reçoit les dix-neuf bits ou signaux d'adresse d'entrée ainsi que les dix-neuf bits de donnée provenant de la mémoire PROM de fautes 92 et, lors- qu'une comparaison complète est obtenue, il engendre un signal de sortie dit "de faute" qui excite le bit de plus fort poids A 19 de l'adresse traduite et transmet en outre un si- gnal d'entrée A de sélection à un multiplexeur 96 Le multi- plexeur 96 reçoit les bits d'adresse traduite ATO-5 de la mémoire PROM de traduction A, 42 et les signaux d'adresse traduite BTO-BT 5 de la mémoire PROM de traduction B, 44 à ses entrées A, ainsi que les signaux d'adresse d'entrée AIO-AI 18 à son entrée B. En conséquence, chaque fois que la sortie d'adresse traduite des mémoires PROM de traduction A et B, 42, 44 adresse un emplacement de mot dans la mémoire PROM de fautes 92 qui stocke l'adresse d'entrée actuelle, le comparateur 94 engendre un signal de sortie indiquant qu'une traduction d' adresse doit être effectuée et provoque la substitution par le multiplexeur 96 de la sortie à douze bits des mémoires PROM de traduction A et B, 42, 44 à l'adresse d'entrée Il devient ainsi possible de traiter toutes les adresses en affec- tant 128 états d'adresse à chacun des 4 K états de traduction stockés par les mémoires PROM de traduction A et B, 42, 44, la mémoire PROM de fautes 92 indiquant laquelle des 128 adres- ses correspond à un emplacement de mot défectueux à transpo- ser, tandis que les 127 autres adresses traversent le multi- plexeur 96 en restant inchangées. La figure 6 représente un traducteur d'adresses 100 fonctionnellement analogue au traducteur d'adresses 20 repré- senté sur la figure 2, dont il ne diffère que par le fait que les adresses d'entrée sont séparées en trois dimensions ou groupes respectivement désignés par A, B et C Les adresses d'entrée AIO-AI 6 sont transmises à une mémoire PROM de clé A, 102 de 128 mots x 3 bits ainsi qu'à une mémoire PROM de tra- duction A, 104 de 128 mots x 4 bits Les sept bits de donnée stockés par les mémoires PROM A, 102, 104 assurant un ordon- nancement biunivoque spécifique et transposé des bits d'adres- se d'entrée AIO-A 16 en états de donnée définis par les sept bits de donnée des mémoires PROM A. Les bits d'adresse d'entrée AI 7-AI 12 sont appliqués aux entrées d'adresse d'une mémoire PROM de clé B, 106 de 64 mots x 2 bits et à une mémoire PROM de traduction B, 108 de 64 mots x 4 bits Les six bits de donnée des mémoires PROM de clé B et de traduction B, 106, 108 assurent un ordonnancement biunivoque spécifique et transposé des six bits d'adresse d' entrée AI 7-AI 12 en états définis par les six bits de donnée stockés dans les mémoires PROM B D'une manière analogue, une mémoire PROM de clé C, 110 et une mémoire PROM de traduction C, 112 reçoivent les six autres bits d'adresse d'entrée AI 13- AI 18. Comme dans le montage de la figure 2, les douze bits de donnée stockés dans les mémoires PROM de traduction A, B et C, 104, 108 et 112 sont combinés pour engendrer les signaux d' adresse traduite ATO-A T 11 qui sont transmis à une mémoire PROM de fautes 114 de 4 k x 8. A chaque emplacement de mot dans la mémoire PROM de fautes 114 sont stockés sept bits de donnée identifiant les états de clé particuliers, c'est-à-dire identifiant l'état de clé qui, parmi une pluralité d'états de clé associés à 1 ' adresse d'entrée défectueuse qui est traduite en l'adresse de mot particulière dans la mémoire PROM de fautes 114 Plus précisément, trois des sept bits de donnée correspondent à trois bits stockés par la mémoire PROM de clé A, 102, deux autres des bits de donnée sont associés aux deux bits de don- née stockés par la mémoire PROM de clé B, 106 et les deux derniers des sept bits de donnée correspondent aux deux bits de donnée stockés par la mémoire PROM de clé C, 110 La mémoi- re PROM de fautes 114 stocke également un huitième bit de donnée à chaque emplacement de mot, bit qui indique si le mot particulièrement adressé dans la mémoire PROM de fautes 114 représente une adresse de traduction ou simplement une adresse inutilisée Ce huitième bit est transmis en tant que signal de déverrouillage à un comparateur 116 Le comparateur 116, lorsqu'il est déverrouillé par une indication d'une adresse de faute fournie par le huitième bit de la mémoire PROM de fautes 114 compare les sept bits provenant de celle- ci avec les sept bits correspondant provenant des mémoires PROM de clé 102, 106 et 110 et engendre à sa sortie le signal de traduction d'adresse de plus fort poids AT 19 Ce huitème bit est également transmis à l'entrée de sélection B d'un multiplexeur (non représenté) qui répond en sortant les douze bits de donnée provenant des mémoires PROM de traduction sous la forme des signaux d'adresse de mémoire AO-All En l'absence d'un signal de sortie logique 1 du comparateur 116, le multiplexeur transmet simplement les signaux d'adresse d' entrée AIO-AI 18 sous la forme des signaux d'adresse de mémoi- re AO-A 18, respectivement. La séparation des adresses d'entrée en trois dimensions au lieu de deux nemodifie pas le fonctionnement de base du traducteur 100, mais réduit en revanche la capacité cumulée totale des mémoires PROM de traduction et de clé en influe sur l'affectation d'adresses de traduction Par exemple, dans la disposition bidimensionnelle telle que représentée sur la figure 2, un conducteur d'adresse A peut porter un maximum de 64 emplacements de mot défectueux sur un total possible de 512 Dans le montage représenté sur la figure 6, la dimension A doit être considérée comme se combinant séparément et indé- pendamment avec la dimension B et avec la dimension C pour définir un de 128 plans BC Chaque plan BC représentant un emplacement d'adresse défectueux doit être affecté à l'un de seize plans BT CT de 16 x 16, ce qui permet de loger jusqu'à 256 erreurs dans un unique plan BC parmi 4096 états d'adresse d'entrée D'une manière analogue, chaque plan AB de 128 x 64 représentant un emplacement d'adresse défectueux doit être affecté à l'un de seize plans AT BT et chaque plan AC de 128 x 64 représentant un emplacement d'adresse défectueux doit être affecté à l'un de seize plans AT CT. La manière dont des états de donnée sont affectés aux emplacements d'adresse de mot des mémoires PROM pour le mode de réalisation de l'invention représenté sur la figure 2 sera mieux comprise en se référant aux figures 7-9 La figure 7 représente la conception de la séparation des adresses inci- dentes en un groupe A s'étendant suivant une première dimen- sion et en un groupe B s'étendant suivant une seconde dimen- sion Le résultat est un plan dans lequel les adresses du groupe A croissent horizontalement de gauche à droite et dans lequel les adresses du groupe B croissent verticalement de haut en bas Chaque ligne d'adresse du groupe A intersecte chaque ligne d'adresse du groupe B et, de même, chaque ligne d'adresse du groupe B intersecte chaque ligne d'adresse du groupe A Chacun de ces points d'intersection représente un état ou emplacement de mot d'entrée dans le module de stockage principal 24 Une partie de ces emplacements de mot sont supposés être défectueux et ont été marqués d'un astérique (X) Par commodité de représentation, les adresses de mot défectueuses ont été concentrées dans le coin supérieur de gauche du plan AB Toutefois, en général, on peut s'attendre à ce que les emplacements d'adresse défecteux soient répartis au hasard dans toute l'étendue du plan AB. Pour faciliter l'affectation d'états de donnée de clé et de traduction à des adresses d'entrée des mémoires PROM A et des mémoires PROM B, il est commode de dresser une liste des lignes intersectant les emplacements de mot défectueux comme dans le tableau I et le tableau II Dans le tableau I, chacune des lignes B qui intersecte un emplacement de mot défectueux est indiquée sur une liste dans la colonne Bi En regard de chaque ligne de la liste, on a indiqué dans la colonne N (Bi) (ci-après dénommée SB) le nombre total d'empla- cements-de mot défectueux intersectés par la ligne en question. Dans la colonne suivante, désignée par A Bi, on a dressé une ligne des intersections de lignes Ade chacun des emplacements de mot défectueux intersectés par la ligne B considérée C' est-à-dire que, par exemple, la ligne-B, B 4 correspondant à 1 ' adresse d'entrée codée binaire 000000100 pour les conducteurs d'adresse AI 10-AI 18, respectivement, présente une intersec- tion avec quatre emplacements de mot défectueux qui apparais- sent sur les lignes A, A 4, A 25, A 30 et A 35 La dernière colon- ne intitulée "Ordre du topogramme" donne une liste des li- gnes B énumérées successivement dans l'ordre des nombres d' emplacements de mot défectueux intersectés par elles, les lignes B intersectant le plus d'emplacements de mot défectueux étant classées les premières. Dans le tableau II, la colonne Ai donne une liste des lignes s'étendant suivant la dimension A qui intersectent des emplacements de mot défectueux, tandis que la colonne N (Ai) (désignée ci-après par SA) donne une liste des nombres d'em- placements de mot défectueux intersectés par les lignes cor- respondantes de la colonne Ai La colonne B Ai donne une liste des intersections avec les lignes s'étendant suivant la dimen- sion B o apparaissent des emplacements de mot défectueux La colonne intitulée "Ordre du topogramme" donne une liste numé- rique séquentielle des lignes A qui intersectent des emplace- ments de mot défectueux dans l'odre des nombres d'emplacements de mot défectueux intersectés, les lignes A qui intersectent le plus grand nombre de ces emplacements étant classées les premières. Il est également commode d'utiliser les matrices ou topogrammes représentés sur la figure 8 et la figure 9 pour affecter des états de donnée aux mémoires PROM A et B Ces figures répartissent les contenus en données des mémoires PROM en une dimension de données de traduction s'étendant le long de l'axe horizontal et en une dimension de données de clé orthogonale s'étendant le long de l'axe vertical Les mémoires PROM B représentées sur la figure 8 présentent une configu- ration de 64 x 8 et sont représentées en deux sections dis- posées l'une au-dessus de l'autre pour mieux adapter la matri- ce à la forme de l'espace disponible pour le dessin La figure 9 représente la matrice d'états de donnée de 64 x 16 pour la mémoire PROM de traduction A, 42 et la mémoire PROM de clé A, 40. Dans le présent exemple, des états de donnée seront affectés aux mémoires PROM de traduction et de clé avec un groupement uniforme pour les mémoires PROM B et un groupement serré pour les mémoires PROM A C'est-à- dire que, si l'on considère la figure 8, on tentera de remplir les 64 emplace- ments d'erreur possibles associés à chacun des 64 bits de traduction B uniformément, de façon que tous les états de traduction B soient remplis sensiblement dans la même mesure lors de l'afffectation des lignes B au topogramme B de la figure 8 Par exemple, la ligne B 4 est affectée à BKO, BTO et intersecte quatre emplacements de faute aux lignes A, A 4, A 25, A 30 et A 35 Quatre des 64 états de faute disponibles sont ain- si utilisés par cette affectation Tant qu'au moins quatre états de faute ne sont pas ordonnés dans tous les autres états de traduction B, B Tl-BT 63, il n'y aura pas d'autre première tentative d'ordonnancement d'une seconde ligne B dans l'état de traduction B, BT O Le programme d'ordonnancement de mémoi- res PROM discuté plus loin retrancherait les quatre fautes affectées du maximum de 64 pour indiquer 60 états disponibles. Des lignes B supplémentaires sont alors ordonnées dans les états de traduction B sur la base des plus grands nombres d' états de faute disponibles Si une incompatibilité empêche l'ordonnancement dans l'état de traduction B ayant le plus d'états de faute disponibles, on essaie l'état de traduction B ayant le nombre immédiatement inférieur d'états de faute disponibles, et ainsi de suite. Au lieu d'un groupement uniforme, on préfère utiliser un groupement serré ou maximal pour affecter les lignes A au topogramme A, comme représenté sur la figure 9 On essaie tout d'abord de remplir la totalité des 64 états de faute de l'état ATO de tranduction A, puis ceux de l'état AT 1, puis ceux de l'état AT 2 et ainsi de suite Si une incompatibilité empêche l'ordonnancement d'une ligne dans ATO, on tente de 1 ' ordonner dans AT 1, puis dans AT 2, et ainsi de suite L'affec- tation de fautes la plus dense aux états de traduction A correspond donc aux états portant les numéros les plus bas avec une possibilité pour qu'aucune faute ne soit affectée aux états portant les numéros plus élevés Les bits de tra- duction A codés deviennent alors les signaux d'entrée d'adres- se de plus fort poids appliqués au module de stockage objet * 26 et à la mémoire PROM de faute 48 Si, par exemple, les huit états de traduction A supérieure AT 56-AT 63 restent vi- des, alors les 512 derniers mots de la mémoire PROM de fautes -48 ne seront jamais adressés et n'ont pas besoin d'être maté- rialisés, ce qui réduit le coût du traducteur 28, qui est réa- lisé avec des modules de 512 mots x 8 bits En général, la fraction de la mémoire PROM de fautes 48 qui peut être élimi- née, s'il y en a une, sera fonction du nombre d'états d'adres- se d'entrée qui doivent être traduits et de l'efficacité avec laquelle ils peuvent être affectés aux états de traduction A d'ordre inférieur sarsincompatibilité Si les seize derniers états de traduction A, AT 48-AT 63, peuvent rester vides, alors les 1 K derniers mots de la mémoire PROM de fautes 48 peuvent ne pas être matérialisés En plus de la réduction possible des coûts de la mémoire PROM de fautes 48, on estime qu'un groupement uniforme des lignes B dans le topogramme B augmente le nombre de lignes A pouvant être affectées au topogramme A sans incompatibilité, l'ordonnancement de lignes A possible sans incompatililité représentant la limite la plus probable au nombre maximal d'états de faute pouvant être ordonnés. Bien que les lignes des dimensions A et B qui n'inter- sectent aucun emplacement de mot défectueux ne soient pas explicitement représentées dans les tableaux et sur les des- sins, on leur affecte également des états dans les matrices * A et B suivant l'ordonnancement biunivoque et transposé. Toutefois, étant donné qu'il ne se pose pas de problème pour éviter des lignes B multiples associées à des lignes A et des lignes A multiples associées à des lignes B dans l'affectation d'adresses non défectueuses ou non erronées (du fait qu'il n'y a pas d'affectation d'un état de clé correspondant à la mémoire PROM de fautes 48) il n'y aura jamais de problème pour affecter des lignes A ou B, qui n'intersectent pas d' emplacement de mot défectueux, à leurs états de donnée respec- tifs dans les matrices A ou B On peut simplement affecter ces lignes en dernier lieu(elles intersectent O emplacement de mot) à un état de donnée quelconque disponible après 1 ' affectation de lignes d'adresse qui, elles, intersectent des emplacements de mot défectueux. Les lignes d'adresse A et B qui n'intersectent pas d' emplacement de mot défectueux représentent en fait une situa- tion dont il n'y a pas lieu de tenir compte et, selon une variante, toutes les adresses A de ce type pourraient être affectées à un unique état de donnée dans la matrice A et toutes les adresses B de ce type pourraient être affectées à un unique état de donnée dans la matrice B Il est simplement nécessaire de s'assurer que, lors de la programmation de la mémoire PROJ 4 de faute 48, l'emplacement de mot correspondant de celle-ci est programmé de manière à éviter que le compara- teur 56 ne produise une adaptation de façon qu'aucune traduc- tion d'adresse ne soit effectuée pour les lignes A et B qui n'intersectent aucun emplacement d'adresse défectueux. Dans le présent exemple, une fois que toutes les lignes d'adresse B ont été affectées à la matrice B de la figure 8, les lignes d'adresse A sont affectées à la matrice A de la figure 9 Bien que le processus ci-dessus soit décrit comme une affectation des lignes A au topogramme A, AK x AT et des lignes B au topogramme BK x BT, il faut garder présent à l'es- prit le fait qu'en réalité, les lignes A sont des emplacements de mot ou états d'adresse d'entrée pour les mémoires PROM A, 40, 42 et que les états AK et AT sont les données affectées aux emplacements de mot correspondants sous forme codée D'une manière analogue, les lignes B représentent des emplacements de mot ou états d'adresse d'entrée pour les mémoires PROM B, 44, 46 et les états BK et BT représentent les données stockées aux emplacements de mot correspondants sous forme codée. On va maintenant se référer au tableau I dans lequel la colonne "Ordre du topogramme" indique que la ligne B 4 de la dimension B est la première à être affectée Comme il s'agit de la première entrée, il n'y a pas d'incompatibilité possible et la ligne B 4 est affectée à l'état de donnée 00 C'est-à- dire que la donnée de clé B, BK est égale à O et que la don- née de traduction B, BT est aussi égale à 0 La ligne B 4 intersecte quatre emplacements d'adresse de mot défectueux correspondant aux lignes A, A 4, A 25, A 30 et A 35 Ces données, conjointement avec le nombre total d'erreurs, sont indiquées dans l'espace de matrice prévu sur la figure 8 pour la matrice B à l'emplacement 0,0. La seconde entrée du tableau I dans l'ordre du topo- gramme est la ligne B, B 17, qui intersecte quatre emplacements de mot défectueux aux lignes A, A 16, A 29, A 30 et A 31 La ligne B, B 17 est facilement affectée à l'état de donnée 0,1 dans la matrice représentée sur la figure 8 et les nombres totaux associés d'emplacements de mot défectueux et d'inter- sections correspondantes de lignes A sont indiqués Etant donné qu'il s'agit de la première entrée dans BT 1, il n'y a pas d'incompatibilité possible due à l'affectation à BT 1 d'une même ligne A associée à deux reprises. A la ligne B 18 sont associés quatre emplacements de mot défectueux, aux intersections avec les lignes A 29, A 30, A 31, et A 35 Conformément au principe préétabli consistant à rem- plir uniformément les 64 états de faute pour chaque état de traduction B, la ligne B 18 est introduite à l'emplacement 0,2 du topogramme B Les quatre emplacements de mot défectueux et les intersections de lignes A correspondantes sont indiqués dans l'espace disponible Ici encore, la première entrée dans un état de traduction donné ne donne lieu à aucune incompati- bilité, à moins que le nombre de fautes associées à une liane B dépasse 64. Le tableau I indique que la ligne B suivante à affec- ter est la ligne B 19 A la ligne B 19 sont associés quatre emplacements de mot défectueux, à l'intersection avec les lignes A 27, A 29, A 30 et A 31 On peut affecter la ligne B 19 à l'état de donnée 0,3 de la matrice B représentée sur la figure 8 D'une manière analogue, on peut affecter toutes les lignes B dont la liste est donnée darile tableau II à un état de donnée de la matrice B représentée sur la figure 8, des précautions étant prises pour que la ligne B ne soit pas affectée à une colonne BT telle que les lignes A associées à celle-ci soient également associée à une ligne B antérieure- ment affectée à la même colonne. Dans le présent exemple, il n'y a pas eu un nombre suffisant d'erreurs pour produire des entrées dans toutes les colonnes BT En revanche, dans une mémoire réelle, on peut s'attendre à ce qu'au moins une faute soit associée à la ma- jeure partie des 512 lignes B Après l'ordonnancement des 64 premières lignes B sur le topogramme B,il sera nécessaire d' ordonner la soixante cinquième ligne B dans une colonne BT déjà occupée par une ligne B La colonne BT à laquelle sont affectés le plus petit nombre d'états de faute est sélectée la première et, très probablement, ce sera la colonne BT 63. En s'écartant du présent exemple pour mettre en évidence ce point particulier, on supposera qu'à la colonne BT 63 a été. affectée la ligne B 14 comportant quatre intersections de faute en Alû, A 75, A 76 et A 200 A la colonne BT 62 pourrait être affectée la ligne B 510 comportant cinq intersections de faute en A 10, A 35, A 501,A 729 et A 1023 Dans toutes les autres colonnes BT serait ordonnée une ligne B avec au moins cinq fautes associées La ligne B suivante ou soixante- cinquième ligne B à ordonner pourrait être la ligne B 485 comportant quatre inter- sections de faute en A 25, A 75, A 501 et A 842 La colonne BT 63 serait l'objet de la première tentative d'ordonnancement étant donné que c'est dans cette colonne que sont ordonnés le plus petit nombre d'états de faute Toutefois, la faute A 75 asso- ciée à la ligne B 485 est incompatible avec la faute A 75 asso- ciée à la ligne B 14 précédemment ordonnée La colonne BT sui- vante dans l'ordre des degrés d'occupation croissants est alors sélectée; ce pourrait être la colonne 62 Toutefois, la faute A 501 associée à la ligne B 510 est incompatible avec la faute A 501 associée la ligne B 485, de sorte que la colonne B 62 ne peut pas être utilisée On essaie ensuite d'autres co- lonnes telles que BT 61, jusqu'à ce que la ligne B 485 puisse être ordonnée sans donner lieu à une incompatibilité avec les fautes associées Une incompatibilité équivaudrait à affec- ter une même adresse traduite à deux adresses d'entrée diffé- rentes identifiant des emplacements de stockage défectueux. Une fois que le topogramme B est complet, les lignes A sont affectées au topogramme A, comme représenté sur la figure 9 Le processus est sensiblement le même, à cela près que chaque ligne A est affectée à un état AT comportant un nombre aussi petit que possible d'emplacements de faute dis- ponibles et non plus uniformément à l'état AT comportant le plus grand nombre d'emplacements de faute disponibles parmi les 64 emplacements possibles. En se référant au tableau II, on peut voir que la li- gne A 27 est la première à affecter avec quatre fautes en B 19, B 20, B 21 et B 22 Elle est affectée sans incompatibilité à V' emplacement 0,0 Vient ensuite la ligne A 30, qui comporte quatre fautes en B 4, B 17, B 18 et B 19 La faute B 19 est incom- patible avec la faute B 19 de la ligne A 27, ce qui force 1 ' affectation à l'emplacement 0,1 La troisième ligne à affecter est A 35 avec trois intersections de faute aux lignes B 4, B 6 et B 18 La ligne A 35 peut être affectée à l'emplacement 1,0, qui est le premier emplacement essayé Ensuite, A 29 est affec- tée à l'emplacement 0,2 et le processus se poursuit, chaque ligne étant affectée à l'état AT sans incompatibilité portant le plus petit numéro, jusqu'à ce que toutes les lignes A aient été affectées au topogramme A, comme représenté. Une fois que toutes les lignes A associées à des fautes ont été ordonnées, les autres lignes, telles que AO, peuvent être ordonnées dans les états AK, AT encore disponibles. Les matrices représentées sur les figures 8 et 9 défi- nissent maintenant les données qui doivent être introduites dans les mémoires PROM A et B En se référant à la figure 8, on peut voir que l'adresse B 4 est affectée à l'état de donnée 0,0 (modulo 64) Le mot d'adresse 4 contenu dans la mémoire PROM de traduction B, 44 est ainsi chargé avec O (modulo 64) et le mot d'adresse 4 contenu dans la mémoire PROM de clé B, 46 est également chargé avec l'état de donnée O (modulo 8). En poursuivant l'examen de la matrice B, on peut voir que le mot d'adresse 17 de la mémoire PROM de traduction B, 44 est chargé avec l'état de donnée 1 (modulo 64), tandis que 1 ' emplacement de mot d'adresse 17 de la mémoire PROM de clé B, 46 est chargé avec l'état de donnée 0 D'une manière analogue, on peut voir que les emplacements d'adresse 18, 19, 6, 3, 27 et 5 de la mémoire PROM de traduction B, 44 sont chargés avec- les états de donnée 2, 3, 4, 5, 6 et 7 (modulo 64), respec- tivement L'état de donnée 0 est chargé dans la mémoire PROM de clé B, 46 pour tous ces emplacements d'adresse D'une ma- nière analogue, la matrice A de la figure 9 représente les états de donnée pour la mémoire PROM de traduction A le long de l'axe horizontal et les états de donnée pour la mémoire PROM de clé A, 40 le long de l'axe vertical, les adresses d' entrée A correspondantes étant indiquées dans les zones d'intersection C'est-à-dire que l'état de donnée 0,0 est chargé dans la mémoire PROM de clé A, 40 et dans la mémoire PROM de traduction A, 42 à l'emplacement d'adresse 27 A l'adresse d'entrée A, 30, l'état de donnée 1 (modulo 64) est chargé dans la mémoire PROM de traduction A, 42 et l'état de donnée O est chargé dans la mémoire PROM de clé A, 40 D' une manière analogue, l'état de donnée convenable est chargé aux emplacements de mot d'adresse dans les mémoires PROM A, , 42 pour chaque adresse d'entrée. Le contenu en données de la mémoire PROM de fautes 48 peut être tiré des matrices A et B représentées, respective- ment, sur la figure 9 et sur la figure 8 Par exemple, 1 ' adresse 0,0 de la mémoire PROM de fautes correspond à la co- lonne ATO de la matrice A et à la colonne BTO de la matrice B Cela correspond à l'emplacement d'erreur défectueux A 35, B 4 Dans la matrice A, l'adresse A 35 correspond à la donnée 1 de la clé A, de sorte qu'un 1 (modulo 16) doit être chargé dans les quatre premières positions binaires de l'adresse 0,0 de la mémoire PROM de fautes D'une manière analogue, dans la matrice B, la ligne B 4 correspond à BK = 0, de sorte qu'un O (modulo 8) doit être chargé dans les trois positions binaires de donnée suivantes de l'adresse 0,0 Enfin, un 1 est chargé dans la huitième position binaire pour indiquer que cette adresse correspond à un emplacement de mot défectueux qui exige une transposition dans le module de stockage objet 26. Pour des mémoires PROM comportant un état "non marqué" ne comprenant que des 1, un O serait probablement utilisé pour indiquer un état de traduction valable. D'une manière analogue, l'adresse 0,1 de la mémoire PROM de fautes correspond à la colonne ATO de la matrice A et à la colonne BT 1 de la matrice B L'emplacement d'afesse dé- fectueux A 16, B 17 est commun à ces colonnes L'adresse A 16 est affectée à l'état de donnée de clé A, AK 1, de sorte que 0001 doit être chargé dans les quatre premiers bits de l'em- placement d'adresse 0,1 (modulo 64) de la mémoire PROM de fautes La ligne d'adresse B 17 correspond à l'état de donnée de clé B, BK,-de sorte 000 est chargé dans les trois bits suivants de l'emplacement de mot 0,1 (modula 64) dans la mé- moire PROM de fautes 48 Le huitième bit de cet emplacement de mot est chargé avec un 1 pour indiquer qu'il représente un emplacement d'adresse défectueux exigeant une transposition dans le module de stockage objet 26 D'une manière analogue, chaque emplacement de mot défectueux correspond à une combi- naison spécifique d'une colonne AT de la matrice A et d'une colonne BT de la matrice B Cette combinaison définit une adresse dans la mémoire PROM de fautes 48, la donnée située à cette adresse étant chargée avec les quatre bits correspon- dants de la donnée de clé A, trois bits de la donnée de clé B et un 1 pour indiquer la correspondance avec une adresse d'un emplacement de mot défectueux qui exige une traduction, ou une transposition dans le module de stockage objet 26 Les 4 K emplacements disponibles de la mémoire PROM de fautes 48 ne sont pas tous utilisés et les emplacements inutilisés tels que l'adresse 0,8 (modulo 64) sont chargés avec un O dans le bit numéro 8 pour indiquer qu'une traduction d'adresse ne doit pas être effectuée et pour empêcher une sortie de faute à partir du comparateur 56 Le tableau III représente le con- tenu en données de la mémoire PROM de fautes 48 pour chacune des adresses actives dans le présent exemple La colonne in- titulée "adresse défectueuse" indique l'intersection de ligne A et de ligne B à laquelle correspond l'emplacement de mot défectueux pour l'adresse traduite. Lors du fonctionnement du traducteur d'adresses 28, on supposera que l'adresse 0000000100 000000100 correspondant à l'adresse bidimensionnelle A 4, B 4 est reçue par la mémoire de données 20 à partir du dispositif de commande 16, conjoin- tement avec un ordre de lecture ou d'écriture approprié Cela provoque l'adressage de l'emplacement d'adresse 4 dans la mémoire PROM de clé A, 40 et la mémoire PROM de traduction A, 42 Ces mémoires PROM stockent, respectivement, 0001 et 000010 à ces emplacements D'une manière analogue, cette adresse d'entrée provoque l'adressage de l'emplacement 4 dans la mémoire PROM de clé B, 46 et la mémoire PROM de traduction B, 44 Ces emplacements stockent également 000 et 000000 respectivement En conséquence, la mémoire PROM de traduction A, 42 présente les six bits 000010 à la mémoire PROM de faute 48 et à l'entrée A du multiplexeur 50 D'une manière analogue, la mémoire PROM de traduction B, 44 présente les six bits 000000 à la mémoire PROM de fautes 48 ainsi qu'à l'entrée A du multiplexeur 52 En même temps, la mémoire PROM de clé A, 40 présente les quatre bits 0001 au comparateur 56, tandis que la mémoire PROM de clé B, 46 présente les trois bits 000 au comparateur 56 Les douze bits de donnée appliqués à 1 ' entrée d'adresse de la mémoire PROM de fautes 48 provoquent l'adressage de l'emplacement d'adresse 2,0 (modulo 64) et, comme représenté dans le tableau III, la mémoire PROM de fau- tes 48 répond en présentant les huit bits 1 000 0001 au comparateur 56 Ces huit bits de donnée concordent avec les huit autres bits de donnée reçus par le comparateur 56, ce qui provoque la génération par le comparateur 56 d'un signal de faute à l'état logique 1 à sa sortie Ce signal est inversé par la porte NON ET 60 à un niveau logique O pour provoquer la sélection par les multiplexeurs 50 et 52 de leurs entrées A et la sortie par ces multiplexeurs de ces entrées sous la forme de signaux d'adresse de mémoire traduite AO-A 5 et A 6-All, respectivement La sortie logique O de la porte NON ET 60 est en outre inversée par la porte NON ET 62 pour en- gendrer le vingtième signal d'adresse de mémoire A 19 à un niveau logique 1 pour provoquer la sélection par le module de stockage de données de sa partie module de stockage objet 26 L'adresse d'entrée A 4, B 4 est ainsi transposée à l'empla- cement d'adresse de mémoire traduite 2,0 (modulo 64) dans le module de stockage objet 26, qui procède alors à la lecture ou à l'écriture de données à cet emplacement d'adresse d'une manière qui apparaît clairement au dispositif de commande 16, à l'exception d'un léger délai d'environ 1/4 de microseconde nécessaire pour effectuer la traduction d'adresse. Programme d'affectation de données Le programme d'affectation de données doit opérer de manière à affecter les états des lignes d'entrée A au topogramme A (figure 9) et les états des lignes d'entrée B au topogramme B (figure 8) Une fois que ces affectations ont été effectuées, les contenus en données des mémoires PROM A, B et de fautes sont définis par inhérence et les listes né- cessaires pour programmer ces mémoires PROM sont faciles à obtenir L'affectation des états d'entrée A et B aux topogram- mes A et B doit respecter les règles suivantes: 1 On ne peut pas associer plus de 64 erreurs (NBT) (élément ordonné) à chaque code d'entrée A Cela est dû au fait qu'un unique code d'entrée A doit être affecté à une uni- que colonne AT dans le topogramme A et au fait que des erreurs multiples associées doivent être distinguées par une affec- tation des états de lignes d'entrée B correspondants à des colonnes BT différentes dans le topogramme BT Dans la dis- position décrite, il existe 64 colonnes BT dans le topogram- me B. 2 On ne peut pas associer plus de 64 erreurs (NAT) (élément ordonné) à chaque code B Il s'agit là simplement de la réciproque du point 1 ci-dessus. 3 L'affectation d'un état de ligne d'entrée A, auquel sont associés une faute ou un élément ordonné, au topogramme A doit être un ordonnancement biunivoque. 4 L'affectation d'un état de ligne d'entrée B, auquel sont associés une faute ou un élément ordonné, au topogramme B doit être un ordonnancement biunivoque. Les affectations de lignes d'entrée A et de lignes d'entrée B aux topogrammes A et B doivent s'effectuer de telle manière qu'une seule faute ou un seul élément ordonné soient associés à chaque combinaison d'une colonne BT et d'une co- lonne AT. Une étude statistique a indiqué que ces restrictions limitent le nombre effectif d'états pouvant être traduits à une certaine valeur inférieure à la capacité effective du ma- tériel ( 4096 dans le présent exemple) Un algorithme pouvant ordonner environ 3500 éléments sur une capacité maximale de 4096 avec une probabilité supérieure à 99 % est représenté par l'organigramme de la figure 10 Un listage d'un programme correspondant rédigé en langage de programmation BASIC est donné dans le tableau V ci-après Le tableau IV donne une définition de termes importants utilisés dans l'organigramme de l'algorithme, tandis que le tableau VI établit une corré- lation entre les termes définis dans le tableau IV et les termes utilisés dans le programme décrit dans le tableau V. Des limitations à l'utilisation de noms de variables inhérents au langage de programmation BASIC ont nécessité une substi- tution de termes dans de nombreux cas. L'algorithme représenté sur la figure 19 affecte tout d'abord les codes d'entrée B au topogramme B dans l'ordre décroissant du nombre d'états de faute ou d'éléments ordonnés associés à chaque code B L'algorithme affecte ensuite les codes d'entrée A au topogramme A dans l'ordre décroissant du nombre d'états de faute ou d'éléments ordonnés associés à chaque code d'entrée A Etant donné qu'il y a deux fois moins de lignes d'entrée B que de lignes d'entrée A, il y a deux fois plus d'états de faute par ligne et la probabilité d'un ordonnancement réussi d'un grand nombre d'erreurs est en con- séquence diminuée Le fait d'ordonner tout d'abord les lignes B élimine des restrictions qui pourraient autrement être impo- sées par l'ordonnancement antérieur des lignes A et augmente ainsi la probabilité d'un ordonnancement réussi d'unnombre donné de lignes B Les lignes B sont ordonnées avec un groupe- ment uniforme, dans lequel chaque nouvelle ligne B est affec- tée de façon préférentielle à un état de colonne BT du topo- gramme B correspondant au plus grand nombre d'états de faute disponibles au moment considéré, états qui sont au nombre total de 64 Les colonnes BT sont classées en ordre séquentiel par nombre d'états de faute disponibles et si une incompatibi- lité empêche un ordonnancement dans la colonne BT contenant le plus'grand nombre d'états de faute, on essaie successive- ment les autres colonnes BT dans l'ordre séquentiel et cela jusqu'à ce qu'un ordonnancement réussi soit obtenu,ou jusqu'à ce qu'on ait essayé toutes les colonnes BT. Après l'ordonnancement des lignes d'entrée B, les li- 0 a 6 t j gnes d'entrée A sont ordonnées avec un groupement serré Les lignes d'entrée A sont également ordonnées dans l'ordre allant du plus grand au plus petit nombre d'états ordonnés associés. Les lignes d'entrée A sont ordonnées dans un ordre de groupe- ment serré, dans lequel on s'efforce de remplir tout d'abord l'état ATO, puis l'état AT 1, puis l'état AT 2, et ainsi de suite Ce groupement serré est considéré comme propre à optimaliser la probabilité d'affectation réussie de toutes les lignes A au topogramme A dans le cas o un grand nombre d'états ordonnés sont impliqués Le groupement serré offre en outre l'avantage de ne laisser pratiquement aucun vide dans les affectations d'élément ordonné ou de faute dans les états AT de numéro élevé dansle cas o un nombre d'états inférieur à la capacité totale d'ordonnancement sont ordonnés Il peut alors devenir possible de réduire le coût du traducteur 28, du fait qu'il n'est pas nécessaire de matérialiser les empla- cement d'adresse de fort poids de la mémoire PROM de fautes 48. On peut loger avec une facilité relative unrombre total de 2300 éléments ordonnés et le programme comprend une dispo- sition permettant de réduire le temps d'exécution en traitant simplement les éléments AT dans l'ordre séquentiel de ATO à AT 63 si le nombre total d'erreurs à ordonner est inférieur à 2300 En revanche, si le nombre total d'erreurs dépasse 2300, l'ordre séquentiel des éléments AT est initialisé de ATO à AT 63 et est modifié pour refléter les fautes contenues dans la mémoire objet 26, mais il est mis à jour après chaque en- trée de ligne A pour maintenir l'ordre séquentiel allant du plus grand nombre d'états de faute ou d'éléments ordonnés au plus petit nombre d'états de faute ou d'éléments ordonnés disponibles La première variante est en fait une approxima- tion de la seconde variante préférée, qui réduit le temps d' *exécution du programme. Dans le cas o le programme est incapable d'affecter une ligne B donnée au topogramme B ou une ligne A donnée au topogramme A, en raison d'une incompatibilité, la ligne d' entrée précédente est éliminée de l'affectation au topogramme et intervertie dans l'ordre séquentiel avec la ligne d'entrée non affectée Si la ligne d'entrée non affectée ne peut tou- jours pas être affectée, l'avant dernière ligne d'entrée est désaffectée de son topogramme correspodant et intervertie dans l'ordre séquentiel d'affectations avec la ligne d'entrée non affectée Ce processus se poursuit jusqu'à ce que la ligne d'entrée non affectée puisse être affectée sans incompatibili- té Le processus d'affectation normal reprend ensuite, les lignes d'entrée qui ont été désaffectées étant réaffectées au topogramme correspondant. Le numéro de chaque ligne qu'on n'a pas réussi à affec- ter est stocké dans une matrice El(I) pour exclure une boucle sans fin o chacune de deux lignes ne peut être affectée qu' après désaffectation de l'autre. Si l'on se réfère maintenant à la figure 10, on peut voir que le programme d'affectation de données est subdivisé en trois parties principales désignées par ADTRAN I, II et III L'utilisation de trois parties n'est pas imposée par 1 ' algorithme mais a simplement pour but de tenir compte des restrictions imposées par l'ordinateur particulier dans lequel le programme a été exécuté Les trois parties sont simplement enchaînées pour former un unique programme d'ensemble. Le programme commence par un adressage du fichier d' entrée désigné par ADDR U qui contient la liste d'adresses ou éléments ordonnés défectueux qui doivent être ordonnés à par- tir de l'ensemble d'entrée d'adresses en ensemble de sortie d'adresses Cette liste est utilisée pour engendrer un premier fichier pour le groupe B d'adresses d'entrée, fichier qui est désigné par B FREQ DAT (case 1) et un second fichier, pour les adresses d'entrée du groupe A, désigné par A FREQ DAT (case 2) Ces fichiers présentent la forme générale des trois premières colonnes du tableau I et du tableau II et pour cha- que enregistrement, indiquent sous forme de liste le numéro de ligne d'entrée (qu'un emplacement d'adresse défectueux soit associé ou non à cette ligne), le nombre d'emplacements d' adresse ou éléments ordonnés défectueux associés à cette li- gne, et les intersections de lignes d'entrée A avec la ligne d'entrée B donnée à chaque emplacement d'adresse défectueux. Le programme engendre ensuite le fichier de travail BSEQ DAT (case 3) qui est tiré du fichier B FREQ DAT et qui donne une liste des lignes d'adresse d'entrée en ordre séquen- tiel allant du plus grand au plus petit nombre d'adresses défectueuses associées En d'autre termes, une ligne inter- sectant quatre emplacements d'adresse défectueux, telle que la ligne B 4 de la figure 7, figurerait sur la liste avant une ligne intersectant trois emplacements d'adresse défectueux, telle que la ligne B 6 Cela complète la première partie du programme désignée par ADTRAN I. Le programme enchaîne alors sur ADTRAN II qui assure l'affectation du groupe B d'adresses d'entrée au topogramme B, une table TB(I,J) stockant des données analogues à la figure 8 Le programme extrait la ligne B d'entrée suivante de l'in- formation de B SEQ DAT et l'état BT suivant d'une liste en- chaînée FPBC(I) qui maintient les états BT dans l'ordre dé- croissant du nombre d'emplacements disponibles propres à recevoir des éléments ordonnés ou des fautes (case 4) Après une vérification permettant de s'assurer que le nombre d' emplacements d'adresse défectueux-associés à la ligne B ac- tuelle ne dépasse pas le nombre maximal pouvant être ordonné ( 64), le programme vérifie s'il y a ou non des incompatibili- tés avec des affectations précédentes (case 5) C'est-à-dire que la ligne B actuelle ne peut pas être ordonnée dans l'état BT actuel si un emplacement de faute associé à ladite ligne B actuelle correspond à un emplacement de faute associé à une ligne B qui a été précédemment ordonnée dans le même état BT. S'il existe une incompatibilité, le programme retourne au point B o un état BT suivant est obtenu dans la liste enchaî- née FPBC(I) (case 4) et cet état BT est à son tour testé au point de vue incompatibilités (case 5). Lorsqu'on a trouvé un état BT sans incompatibilité, la ligne d'entrée B actuelle est affectée à cet état BT, à un état de clé KB indiqué par une variable IBR(J) qui indique la ran- gée BK disponible suivante dans le topogramme B pour chaque colonne BT, J (case 6) Après affectation au topogramme B, la variable IBR(J) est mise à jour (case 6) par incrémentation de l'élément correspondant à la colonne BT à laquelle la ligne d'entrée B a été affectée Une seconde variable, MBC(J), sto- cke le nombre d'emplacements disponibles pour recevoir des fau- tes ou des états ordonnés associés à chaque colonne BT Cette variable est initialisée à 64 et, lors de l'entrée d'une ligne B dans le topogramme B, elle est mise à jour (case 6) en re- tranchant le nombre d'emplacements de fauteassociés à la li- gne B affectée de l'élément de MBC correspondant à la colonne BT dans laquelle la ligne B a été ordonnée La liste enchai- née FPBC(I) est ensuite mise à jour (case 7) pour maintenir les colonnes BT dans l'ordre allant du plus grand nombre d' emplacements disponibles pour recevoir des fautes (MBC) au plus petit nombre d'emplacements disponibles pour recevoir des fautes et le programme retourne au point A o la ligne B suivante est extraite (case 4) et testée au point de vue in- compatibilités (case 5). Dans le cas o le programme ne réussit pas à affecter une ligne d'entrée B donnée à l'une quelconque des 64 colon- nes BT, il se branche de manière à localiser la ligne B le plus récemment affectée dans le topogramme B, TB(I,J) (case 12) Une fois que cette ligne B la plus récemment affectée est localisép, elle est désaffectée tandis que les variables associées telles que IBR et MBC sont mises à jour pour reflé- ter la désaffectation (case 13) et l'ordre de la ligne désaf- fectée est interverti avec celui de la ligne B qui n'a pu être affectée dans le fichier BSEQ DAT (case 14) Le programme retourne alors au point A pour recommencer sa tentative d' affectation de la ligne B qui n'a pu être affectée, tandis que l'ordre séquentiel de la ligne B non affectée est incré- menté d'une unité Après achèvement de l'affectation de tou- tes les lignes B au topogramme B, le programme passe au point 3 o les fichiers de mémoire PROM, BK(I) et BT(J) sont écrits- (case 8) Le fichier BK fournit simplement une liste séquen- tielle d'affectations de rangée de clé dans le topogramme B, TB(I,J) dans l'ordre des numéros des lignes d'entrée B Le fichier BT fournit une liste séquentielle des affectations dans des colonnes BT des diverses lignes d'entrée B dans l'or- dre de leurs numéros La seconde partie dupngramme se termine alors par la génération d'un fichier ASEQ DAT à partir de l'information du fichier A FREG DAT (case 9). La partie III commence par l'extraction de la rangée d'entrée A suivante, de la colonne AT suivante dans le topo- gramme A et de la colonne B et BT associée pour chaque faute associée à la ligne d'entrée A actuelle (case 10) Cette in- formation est utilisée pour adresser les fichiers de données d'entrée en vue de déterminer si la colonne AT comporte un état de rangée BK disponible et un nombre suffisant d'empla- cements non attribués de réception d'états de faute, MAC(J), pour recevoir l'entrée de ligne A, et si l'entrée de ligne A entraînerait une transposition à une adresse du module de stockage objet 26 qui est défectueuse Si l'adresse est dé- fectueuse, la colonne AT suivante est sélectée Un test est également effectué pour déterminer s'il existe des incompa- tibilités entre les lignes B associées à la ligne A actuelle et les lignes B associées à des lignes A précédemment affec- -tées à la colonne AT proposée Si le test indique qu'il n'y a pas d'incompatibilités, le fichier de rangées B (BK) est lu pour chaque ligne B qui intersecte la ligne A à un emplacement de faute, la ligne A est affectée au topogramme A et, pour chaque combinaison de AT, BT correspondant à une erreur sur la ligne d'entrée A, les termes 1, BR et AR sont écrits dans la matrice de fautes F (case 11) Le 1 indique que l'adresse associée correspond à un élément ordonné ou à un état de faute et doit être traduite, BR est l'état de rangée BK au- quel la ligne B est affectée, et AR est l'état de rangée AK auquel la ligne A est affectée La matrice F définit ainsi le contenu de la mémoire PROM de fautes 48. Le programme se poursuit alors au point 4 o la liste enchaînée FPAC(I) est mise à jour pour refléter l'affectation de ligne A la plus récente et un test est effectué pour déter- miner si toutes les lignes A ont été affectées (case 15). * Dans la négative, le programme retourne au début de ADTRAN III pour affecter la ligne A suivante Si la dernière ligne A a été affectée, le programme se poursuit par l'écriture des fichiers de mémoire PROM, AK, AT, de faute et de statistiques. Les fichiers AK et AT correspondent aux fichiers BK et BT et définissent les contenus de la mémoire PROM de clé A, 40 et de la mémoire PROM de traduction A, 42 Le fichier de fautes correspond au contenu de la matrice de fautes et définit les données, pour la mémoire PROM de fautes 48 Le fichier de statistiques stocke simplement des données relatives à l'exé- cution du programme et ne fait pas partie matériellement de l'algorithme d'affectation de données. Dans le cas o une incompatibilité exclut l'affectation d'une ligne A à l'un des 64 emplacements de colonne AT dans le topogramme A, le programme se branche pour désaffecter la li- gne A le plus récemment affectée et l'intervertit dans 1 ' ordre séquentiel avec la ligne A qui n'a pu être affectée (cases 17 à 20) Cette procédure est essentiellement la même que dans le cas d'une ligne B qui n'a pu être affectée et, par conséquent, ne sera pas décrite ici de façon détaillée. Les dispositions décrites ci-dessus fonctionnent en tra- duisant l'adresse d'un mot complet de dix-huit bits chaque fois qu'un défaut se produit dans un ou plusieurs des bits de ce mot dans le module de stockage principal 24 Cela entraîne une certaine inefficacité en ce sens que 18 bits doivent être réaffectés ou traduits chaque fois que même un seul des 18 bits de l'emplacement de mot original est défectueux Il se- rait bien entendu possible de subdiviser chaque mot adressé en groupes d'un ou plusieurs bits avec des lignes ou bits d' adresse supplémentaires affectés pour sélecter un seul de ces groupes pour la traduction d'adresse afin d'éviter d'avoir à prévoir 18 bits de réserve pour traiter un unique bit défec- tueux Toutefois, dans le présent exemple d'une mémoire à to- res, il s'est avéré pratique et économique de traduire un mot complet de données stockées chaque fois qu'on constate qu'un seul bit de ce mot est défectueux Cela est particulièrement vrai dans le cas d'une mémoire à tores o les données sont adressées sur la base d'un mot à la fois et o la séparation de données pour un unique mot de sortie en deux mots internes exigerait deux cycles de mémoire pour engendrer l'unique mot de sortie Cela ralentirait notablement le fonctionnement cy- clique de la mémoire On comprendra en outre aisément que, même si un retard d'un quart de microseconde est associé au traducteur d'adresses 28, lorsqu'une pluralité de cycles de mémoire doivent se dérouler successivement, le retard d'un cycle de mémire donné peut chevaucher la durée du cycle de mémoire précédent Avec un arrangement approprié, le retard d' un quart de microseconde affecte ainsi seulement le temps d' adressage et non pas la vitesse de transfert des données. Bien qu'on ait représenté et décrit ci-dessus divers agencements de dispositifs, permettant d'ordonner sélective- ment un sous-ensemble d'un premier ensemble en un second en- semble, sous la forme de traducteurs d'adresses de mémoire, il est bien entendu que l'invention n'est nullement limitée aux modes de réalisation représentés et décrits; elle sus- ceptible de nombreuses variantes sans qu'on s'écarte pour cela de l'esprit ni du domaine de l'invention. O 8675 n (Bi) ou SE i i i i i i i i i TABLEAU I TABLE DE LA DIMENSION B A Bi Ordre du tomooramme A 4, A 25, A 30, A 35 i Ai 14 8 A 6, A 20, A 35 5 A 25 S 9 Ai 13 10 A 4 A 10, A 23 6 A 36 A 16, A 29, A 30, A 31 A 29, A 30, A 31, A 35 A 27, A 29, A 30, A 31 A 27 A 27 A 27 A 36 AS A 17, A 18, A 19 il Bi B 4 ES B 6 B 7 Bl O Bul Bi 5 B 17 E 118 E 119 B 20 B 21 B 22 B 23 B 26 B 27 BO TABLE n (Ai) ou SA i i i i i i i TABLEAU II DE LA DIMENSION A B Ai Ordre du topogranmm B 4, 1311 6 B 26 9 136 10 1311 il B 310 12 BS 13 B 317 14 B 27 15 B 27 16 B 27 17 B 6 18 Bu l 19 B 4, B 7 7 1319, 1320, B 21, B 22 i 134, 1317, 1318, B 319 2 B 4, 136, 1318 3 1315, 1323 8 1317, 1318, B 19 4 1317, 1318, 1319 5 Ai A 4 AS A 6 Ai O Ai 13 A 14 A 16 Ai 17 Ai 8 Ai 19 A 20 O A 23 A 25 A 27 A 30 O A 35 2 0 A 36 A 29 A 31 AO TABLEAU III MEMOIRE PROM DE FAUTES Adresse défectueuse A 35, B 4 A 16, B 17 A 35, B 18 A 27, B 19 A 35, B 6 Al 0, Bll A 17, B 27 A 14, B 5 Données binaires 1 000 0001 0 000 0111 1 000 0001 1 000 0000 1 000 0001 1 000 0100 1 000 1000 1 000 0110 1 000 0101 1 000 0010 1 000 0000 1 000 0000 1 000 0000 1 000 0010 1 000 0011 Adresse 0,0 O 'l 0,2 0,3 0,4 0,5 0,6 0,7 0,8 O'q 0, 10 is 0,11 0, 12 0,13 0, 14 0,15 0, 16 (Modulo 64) Al 3, B 10 A 36, B 15 A 27, B 20 A 27, B 21 A 27, B 22 A 36, B 23 A 5, B 26 0, 63 1, O 1, 1 1, 2 1, 3 1, 4 1, 5 11-6 1, 7 1, 8 1, 9 1, 10 1. A 30, B 4 A 30, B 17 A 30, B 18 A 30,; 319 A 6, B 6 A 23, Bll A 185, B 27 Adresse (Modulo 64) 1,63 2, O 2,1 2, 2 2, 3 2, 4 2,5 2, 6 2, 7 TABLEAU III (suite) Adresse défectueuse A 4, B 4 A 29, B 17 A 29, B 18 A 29, B 19 A 20, B 6 A 4, Bll A 19, B 27 Données binaires o 0 o O 2, 63 3, O 3, 1 3, 2 3, 3 3, 4 3, 5 3, 6 3, 7 3, 8 3, 9 A 25, A 31, A 31, A 31, B 4 B 17 BI 8 B 19 A 25, B 7 3, 63 63 63 1 000 0001 1 000 0000 I 000 0000 I 000 0000 o o a G 1 Goa 0001 a I A FREQ DAT - B FREQ DAT - ASEQ DAT - BSEQ DAT - FPAC(I) - IPAC - PPAC- FPBC (J) - IPBC - PPBC - TABLEAU IV DEFINITIONS DU PROGRAMME Fichier dans lequel sont stockés, à chaque en- registrement, un n' de ligne A correspondant, le nombre total d'emplacements de faute sur la ligne A, SA, et toutes les intersections de li- gnes B aux emplacements de faute, BA(J). Fichier dans lequel sont stockés, à chaque en- registrement, un no de ligne B correspondant, le nombre total d'emplacements de faute sur la ligne B, SB, et toutes les intersections de li- gnes A aux emplacements de faute, AB(J). Liste de toutes les lignes A dans l'ordre allait de celle qui comprend le plus grand nombre de fautes à celle qui comprend le plus petit nom- bre de fautes. Liste de toutes les lignes B dans l'ordre allait de celle qui comprend le plus grand nombre de fautes à celle qui comprend le plus petit nom- bre de fautes. Liste enchaînée de colonnes AT(AC) dans l'ordre allant du plus petit nombre d'états de faute disponibles au plus grand nombre d'états de faute disponibles L'adresse 64 (NAC) pointe vers la tête de la liste, avec un pointage sé- quentiel vers la queue de la liste, qui pointe vers l'adresse 64 Initialisée par ATO à la tête et AT 63 à la queue. Pointeur actuel vers FPAC(I) Pointeur antérieur le plus récent vers FPAC(I) Liste enchaînée de colonnes BT (BC) dans l'or- dre allant du plus grand nombre d'états de fau- te disponibles au plus petit nombre d'états de faute disponibles L'adresse 64 (NBC) pointe vers la tête de la liste, avec un pointage sé- quentiel vers la queue de la liste, qui pointe vers l'adresse 64 Initialisée par BTO à la tête et BT 63 à la queue. Pointeur actuel vers FPBC(I). Pointeur antérieur le plus récent vers FPBC(I) IBR(J) - MAC(J) - Etat de clé AK affectable disponible suivant pour une colonne AT donnée Initialisé à O pour chacune de 64 colonnes AT. Etat de clé BK affectable disponible suivant pour une colonne BT donnée Initialisé à O pour chacune de 64 colonnes BT. Nombre d'emplacements non affectés disconibles pouvant recevoir des états de faute pour une colonne AT donnée Initialisé à 64 pour chacune de 64 colonnes AT. Nombre d'emplacements non affectés disponibles pouvant recevoir des états de faute pour une colonne ET donnée Initialisé à 64 pour chacune de 64 colonnes AT. IAR(J) MBC (J) A ROW FILE - A COL FILE - B ROW FILE - -B COL FILE - TA(I,J) - Fichier adressable par un numéro de ligne A et contenant l'emplacement de rangée AK affecté dans le topogramme A (Figure 9) pour chaque numéro de ligne A Stocke les données à "mar- quer" dans la mémoire PROM de clé A, 40. Fichier adressable par un numéro de ligne A et contenant l'emplacement de colonne AT affecté dans le topogramme A (figure 9) pour chaque numéro de ligne A Stocke les données à "mar- quer" dans la mémoire PROM de traduction A, 42. Fichier adressable par un numéro de ligne B et contenant les emplacements de rangée BK affec- tés dans le topogramme B (figure 8) pour chaque numéro de ligne B Stocke les données à "mar- quer" dans la mémoire PROM de clé B 46. Fichier adressable par un numéro de ligne B et contenant les emplacements de colonne BT affec- tés dans le topogramme B (figure 8) pour chaque numéro de ligne B Stocke les données à "mar- quer" dans la mémoire PROM de traduction B,44. Table bidimensionnelle correspondant à la figu- re 9 et stockant les numéros de ligne A affec- tés à l'emplacement d'adresse AK attribué, AT. Initialisée à -1 pour indiquer des espacés vi- des. TB (I, J) F (BC,AC) FAULT DE FILE STAT - ADDR U - Table bidimensionnelle correspondant à la figu- re 8 et stockant les numéros de ligne B affec- tés à l'emplacement d'adresse BK attribué, BT. Initialisée à -1 pour indiquer des espaces vi- des. b Matrice de détection de fautes contenant des adresses correspondant aux emplacements d'adres- se dans la mémoire PROM de fautes 48 et dans le module de stockage objet 25 Initialement, sto- cke les indications d'emplacements de mot défec- tueux dans le module de stockage objet 26 et est mise à zéro à chaque adresse correspondant à un défaut Sinon, initialisée à -1 A la fin du programme, elle stocke à chaque adresse de traduction BT,AT un 1 indiquant l'adresse de traduction, trois bits de clé BK et quatre bits de clé AK Les autres emplacements d'adresse sont mis à zéro pour des mémoires PROM présen- tant à leur état de fabrication des zéros partout. ETECT (Fichier de détection de fautes) Fichier sto- ckant le contenu de F(BCAC). Fichier de statistiques périphériques par rap- port à l'algorithme du programme et qui stocke les statistiques intéressantes. Fichier d'adresses d'erreur contenant le numéro d'adresse d'entrée de tous les emplacements du module de stockage 23 qui sont défectueux. NERR - NA - NB - NAT - NBT - NX - LAC (J) LBC(I) MAC(J) MBC (J) IAR (J) *IBR (J) NT - NAR - NBR - SA(I) - SB(I) - QA(I) - QB(I) ERR IN 2 IB - Nombre actuel d'erreurs Nombre de lignes d'adresse d'entrée AI ( 1024) Nombre de lignes d'adresse d'entrée Bl ( 512) Nombre de colonnes AT ( 64) Nombre de colonnes BT ( 64) Nombre d'emplacements d'adresse défectueux dans le module de stockage objet 26. Nombre maximal d'états de faute pouvant être affectés à une colonne AT donnée, AC(J) ( 64). Nombre maximal d'états de faute pouvant être affectés à une colonne BT donnée, BC(I) ( 64). Nombre actuel d'états de faute non affectés dans la colonne AT, J Initialement LAC(J). Nombre actuel d'états de faute non affectés dans la colonne BT, J Initialement LBC(J). Etat de rangée AK suivante à affecter à la co- lonne AT, J Initialement O. Etat de rangée BK suivante à affecter à la co- lonne BT,J Initialement O. Nombre d'adresses traduites. Nombre de rangées AK du topogramme A ( 16) Nombre de rangées BK du topogramme B ( 8) Nombre d'adresses de faute sur une ligne A d' entrée n I. Nombre d'adresses de faute sur une ligne B d' entrée n I. Table donnant la liste du nombre d'erreurs SA sur chaque ligne AI d'entrée n I. Table donnant la liste du nombre d'erreurs SB sur chaque ligne BI d'entrée n I. DAT Fichier d'entrée donnant la liste des emplace- ments d'adresse défectueux du module de stocka- ge objet 26. Ligne d'entrée B n BI. (TABLEAU V page suivante)TABLEAU V REM TRADUCTION D'ADRESSES (PHASE 1) REM PROGRMIME DE GENERA 4 TION DE FICHIERS DE TRAVAIL LET Z Jl= SPC ( 2) 30 LET Z 2 = SPC ( 3) DIM 1 %,T 1 11631,Ql 511 l,Alr 631 READ N 1,Ni 2,N 4,N 5 OPEI' #1,"l/ADDR u" OPEN #2," 1/B FPEQ DAT" 112 OPEN #3," 1/ERR 1 N 2 DAT" IF ERR O GOTO 290 LET I= O READ #1;B,A LET S= O 160 IF B 7 É 1 GOTO 210 IF S ≥N 4 GOTO 8000 LET AllSl=A LET S=S+l READ #1;B,A 200 GOTO 160 210 IF S>N 4 GOTO 8000 220 WRITE #2,1,0;I,S 230 MAT WRITE #2,-2,4;Al 240 LET I=I+l 250 IF I 265 LET H=(B-N 2)* 1024 +A 270 LET C 2 = INT (H/N 4) 275 LET C 1 =H-(C 2 *N 4) 280 WRITE #3;C 2,Cl 282 READ #1;B,A 285 GOTO 265 290 IF SPC ( 8)3 52 GOTO 9000 292 IF ERR O GOTO 9000 295 IF SPC ( 10)= 282 GOTO 370 300 IF S>N 4 GOTO 8000 310 WRITE #2,1,0;I,S 320 MAT WRITE #2, 2,4;Al 330 LET S= O 340 FOR, J=I+l TO N 2-1 350 WRITE #2,J,0;J,S 360 NEXT J 5370 CLOSE #1,#2, 13 380 IMPRIMER "++* TABLE DE FREQ B COMPLETEE * 390 REM GENERER TABLE DE FREQ A 400 OPEN #1,"l/ADDR U- 410 OPEN #3,"l/A FIREQ DAT'" 430 LET T= O 432 FOR I= O TO N 5-1 434 LET T 11 l= 0- 436 NEXT I 440 FOR I= O TO Ni-i 450 WRITE #3,I;I,T 460 MAT WRITE #3,-2,4;T 1 470 NEXT I 490 IF ERR O COTO 600 500 READ #1;B,A 505 IF B≥N 2 GOTO 500 510 READ #3,A,2;S 511 IF S≥N 5 GOTO 8000 512 MAT PEAD) #3,-2,4;Tl 514 LET Tll 52 =B 516 LET S=S+l 520 WRI Tfl #3,2,2;S 530 MAT WRITE #3,-2,4;T 1 540 GOTO 500 600 IF SPC ( 8)y/52 GOTO 9000 605 IF ERR O 610 CLOSE #1-,#3 612 IMPRIMER "* TABLE DE FREQ A COMPLETEE * 1980 REM GENERER SEQUENCE CLASSEE B 1985 OPEN #i 2," 1/B FREQ DA Tl" 1990 OPEN #4,"l/BSEQ DAT" 2000 FOR I= O TO N 2-1 2010 READ #2,1,2;Qr I Il CINS OZ 66 z Xrdia V/Tia NIVHD T=D JI OT 66 -(OT/(zz-(E) DCIS "+ 009 ú* -lZ-(Z) Dc IS (Sa GNOMS NU) S'MODE 1 Sd WS Ji USWI Ud WI 0066 OZ Suflqu-un uswi Udwi 0006 0066 010 D OT 08 SND Iq S'ifias mfi uns surinu-d S Cl cloui, *Iq ulqwilldwl 0008 t,9 't,9 'ZTS't ZOT VIVC OOOC 0066 010 E) OOEZ 91 T=D islri OTZZ tu,,lz# Ersorm OOZZ OSOZ 0-10 D OETZ 1 + 1 x=S 121 ri OZTZ Z 010 E) O= 16 T-I=I Ils"I OOTZ OOZZ 010 E) O>U JI 060 Z T-U=E iis'l OSOZ I O Il u Il - Ir, silium OLOZ 00 TE 010 E) SélIlo éli Ogoz 9 T-ZN=I 197 OSOZ O=S lari Ote O z T-Ztz=u 1 si OCOZ I lxg-Nl OZOZ SZ 9809 Z REM TRADUCTION D'ADRESSES (PHASE II) LET Zl= SPC ( 2) 16 LET Z 2 = SPC ( 3) DIM 1 %,M 2 l 63 l,R 211631 22 DIM Ql 1023 l 30.DIM T 2 l 7,633,L 2 l 63 l,P 6 l 64 l,All 631 DIM A 2 l 63 l,Ell 63 l IMPRIMER TRADUCTION D'ADRESSE PHASE 2 READ N 1,N 2,N 3,N 4,N 5,N 6 100 REM INITIALISATION TABLE DE DECISION OPEN #2," 1/ERR IN 2 DAT- FOR J= O TO N 4-l. LET L 2 lJl=N 3 '0 FOR I= O TO N 6-1 210 LETT 2 lI,Jl=-1 220 NEXT I 230 NEXT J 240 IF ERR O GOTO 350 300 READ #2;C 2,Cl 320 LET -L 2 lC 2 l=L 2 r C 2 l-l 340 GOTO 300 350 IF SPC ( 8)y 652 GOTO 9100 360 IF ERR O GOTO 9100 370 CLOSE #2 2.5 380 IMPRIMER "INITIALISER LISTE ENCRAINEE 390 REM 400 FOR I= O TO N 4-1 410 LET M 2 r Il =L 2 (IJ -420 NEXT I 500 REM CL 1 ASSER LISTE ENCHAJINEE BC DANS L 'ORDROE DECROISSANT DE M 2 (I) 510 LET P 5 =N 4 520 LET I 1 =N 3 530 LET 1 = 0 540 IF 1 X 42 lIl#Il GOTO 580 550 LET P 6 lP 51 =I 560 LET P 5 =I 580 LET I=I+l 590 IF I 600 LET Il=Il-l 610 IF I 1 ≥ O GOTO 530 620 LET P 6 lP 5 l=N 4 830 REM INITIALISER NUMERO)S DE RANGEE 840 FOR I= O TO N 4-1 850 LET R 2 lIl=O 860 NEXT I 910 IMPRIMER "' L'ATTRIBUTION RA 1 NGEES/COLONNES COMMENCE* 1000 RELI ATTRIBUTION RANGEES, COLONNES 1005 IMPRIMER "B","BC","BR", "N (BC) ","SB 3 " 1010 OPEN #3,"l/B FREQ DAT" 1030 OPEN #W 5,-" 1/BSEQ DAT' 1035 FOR X= O TO N 2-1 1040 READ #5,X;B 1050 READ #3,B,2; 52 1060 REN AFFECTER B 1070 MAT READ #3,-2,4;A 1 1100 LET P 4 =N 4 1110 LET P 5 =P 4 1120 LET P 4 =P 6 lP 4 l 1130 IF P 4 ≥N 4 GOTO 7000 1190 IF M 2 lP 4 l 1204 FOR I= O TO N 4-1 1208 LET E=T 2 lI,P 4 l 1210 IF E=-l GOTO 1300 1212 READ #3,E,2; 53 1214 MAT READ 3,-2,4;A 2 1216 FOR J 1 = 0 TO 52-1 1232 FOR K 1 = 0 TO 53-1 1234 IF AllJll=A 2 IIK 1 l GOTO1110 1236 NEXT Kl 1280 NEXT Jl 1290 NEXT I 1300 REM CONFIRMER AFFECTATION B 1810 LET R 4 =R 2 lP 4 l 1820 LET T 2 lR 4,P 4 l=B 1840 LET R 2 r P 4 l=R 2 lP 4 l+l 1850 LET M 2 lP 4 l=M 12 lP 4 l-52 1852 IMPRIMER B,P 4,R 4,M 2 r P 4 l 52 1860 LET P 7 =P 4 1870 LET I=P 6 lP 4 l 1880 IF I=N 4 GOTO 1920 1890 IF 142 lP 4 l≥M 2 lIl GOTO 1920 1900 LET P 7 =I 1910 LET I=P 6 lI 3 1915 GOTO 1880 1920 IF P 7 =P 4 GOTO 2020 1922 LET P 6 lP 5 l=P 6 lP 4 l 1925 LET P 6 lP 7 l=P 4 1930 LET P 6 lP 41 =I 2020 NEXT X 2200 CLOSE #3,#5 2210 REM ECRIRE A PARTIR DE FICHIERS 2212 IMPRIMER,***ECRIRE A PARTIR DE FICHIERS***" 2240 OPEN #1 i;" 1/B ROW" 2250 OPEN #2,"l/B COL" 2330 FOR 1 = 0 TO N 6-1 2340 FOR J= O TO N 4-1 2350 WRITE #1,T 2 lI,JJ;I 2360 WRITE #2,T 2 lI,Jl;j 2370 NEXT J 2380 NEXT I 3000 CLOSE #1,#2 3990 REM GENERER TABLE DE SEQUENCE A 4000 OPEN #7," 1/ASEQ DAT" 4005 OPEN #4,"l/A FREQ DAT" 4010 FOR I= O TO Ni-i 4020 READ #4,1,2;QlIII 4030 NEXT I 4040 LET R=Nl-l 4050 LET E= O 4060 LET I=N 1-l 40.70 IF lIr GOTO 4110 4080 WRITE #7,R;I 4090 LET -T=R-1 4100 IF 1 R 4110 LET 1 =I-1 4120 IF I≥ O GOTO 4070 4130 LET E=E+l 4140 GOTO 4060 4200 CLOSE #4,#u 7 4210 LET C=l 4300 GOTO 9900 7000 REM DESAFFECTER B PRECEDENT 7001 IF 55 = 0 GOTO 7005 7002 FOR I= O TO 55-1 7003 IF EllIl=B GOTO 7008 7004 NEXT I 7005 IF 55 = 64 GOTO 8000 7006 LET E 1 l I 55 l=B 7007 LET 55 = 55 + 1 7008 IF X= O GOTO 8000 7010 LET Xl=X-1 7020 READ #e 5,X 1;D 7025 READ #3,D,2; 54 7027 IVPRIMER "'AFFECIPATION NON REUSSIE DANS B-&'B,'; DESAFFECIER B "D 7030 FOR I=N 6-1 TO O STEP -1 7040 LET P 4 =N 4 7042 LET P 5 =P 4 7044 LET P 4 =P 6 lP 4 l 7046 IF P 4 =N 4 GOTO 7070 7050 IF T 2 lI,P'4 l=D GOTO 7080 7060 GOTO 7042 7070 NEXT I 7080 LET T 2 lI,P 411 =-1 7085 LET R 2 lP 4 l=R 2 lP 41-l 7090 LET M 2 lP 41 =M 2 lP 4 l+ 54 7100 REM RECLASSER LISTE ENCHAINEE BC 7110 LET P 7 =N 4 7120 LET I=P 6 lN 14 l 7170 7310 7334 8020 8070 9000 911 C 980 C 991 ( 992 C IF I=P 4 GOTO 7300 IF M 2 lP 4 l≥M 2 lIl GOTO 7180 LET P 7 =I LET I=P 6 lIl GOTO 7130 LET P 6 lP 5 l=P 6 lP 4 l LET P 6 lP 7 l=P 4 LET P 6 lP 4 l=I REM INTERVERTIR ORDRE DANS "BSEQ DAT" WRITE #5,X 1;B WRITE #5,X;D LET X=X-1 IF 55 = 0 GOTO 1040 FOR I= O TO 55-1 *IF E 1 lIl=D GOTO 7008 NEXT I GOTO 1040 IMPRIMER "AFFECTATION B NON REUSSIE ll" IMPRIMER "M 2 (I)=" FOR I= O TO N 4-1 IMPRIMER M 1 lIl NEXT I IMPRIMER "T 2 (I,J)=" FOR I= 0 TO N 6-1 FOR J= O TO N 4-1 IMPRIMER T 2 tlI,Jl; NEXT J NEXT I GOTO 9900 REM SOUS-PROGRAMME DE TRAITEMENT D'ERREUR IMPRIMER " ERREUR =" SPC( 8) IMPRIMER "SUR LA LIGNE" SPC ( 10) DATA 1024,512,64,64,16,8 IMPRIMER *TEMPS ECOULE=" ( SPC ( 2)-Z 1) 3600 +(( SPC ( 3)-Z 2)/10) IF C= 1 CHAIN " 1/ADTRAN 3 " END 1 Malq O t 9 T+I=lIlEd lau OE 9 T-M O' O=I EOJ OZ 9 SE 0 =lEllllECI isri OT 9 s Els Siq D NON DV Sq NIVHDKS SIS Irl USS Ir IVIJINI WSU 009 c SEOM 571 r à OOL 010 E) LN= -*" uswiddwi -OH Sz Z# SSOUD OLE OOTG 0109 O HUS JI 09 ú OOT 6 7- ZS "( 8) Dd S JI OSE OU OIOD Otlú T-lTDlTfl=ITDITU ITI OEC O Z T-ITD'ZDI Iq 197 OU TZ)IZDIZ# mmu Oos OSú Oi JOD O EU 21 Ji Ot 7 z 2 JJXSN OLT I ixalz 09 T 51 T-=l C'IITI 1 M OST T-SN 01 O=I UOJ 05,T t N= LCI TU ISU O ET T-EN Ol O=-C EOJ OZT J VCI'Z Lr I"JU'-J/T "Zir NE Ic TO OTT OT NOISIOSG SC gr ISVJ, NOII-'d SIUVIIINI WM OOT luz,191 VSK'N'EWZK'TN CIVSU 09 e SSVHCI - -52 Esssa Gvtc I NOIIDúICII UI -**+" uswiuiwi os LUI T Sr lú:91 ZU WICI O P l E 91 Ta " 1 E 91 TS " 1 t, 91 E cl E 91 Trl l ú 9 J ST 1 T-1 W Ia Oú 9 1 E 9 " C 91 T J 1 E 91 TU l E 91 Tk F T kr ICI OZ (E) DES =ZZ IS-1 9 T (Z) Dc IS =TZ I Sr I ST SSV Hd) SSSSSU(IV,(I NOIJ Dfl(IVUJ, NZE OT SZ 98092 650 GOTO 830 700 REM CLASSER LISTE ENCHAINEE AC DANS L' ORDRE CROJISSMT DE 710 LET P 2 =N 3 720 'LET 11 =N 4 730 LET I=N 3-1 740 IF MllI 15 Il GOTO 780 750 LET P 3 lIl=P 2 755 LET P 2 =I 770 LET P 3 lN 311 =I 780 LET I=I-1 790 IF I≥ O GOTO 740 800 LET I 1 =Il-l 810 IF Il≥ O GOTO 730 830 REM INITIALISER NUMEROS DE RANGEE 880 FOR 1 = 0 TO N 3-1 890 LET RllI 3 = O 900 NEXT I 910 Y IMP Rr ER II""L 'ATTRI Bt TION DES RANC /CO It DMNNES A Cc"MMECGE*" 1000 REM AFFECTATION A 1005 PRINT "A"#,"AC"j,"AR","N(AC) " "SA","BC"y 1010 OPEN #1," 1 l/B ROW' 1015 OPEN #2,"l/B COL" 1020 OPEN #4,"l/A FREQ DAT"v 1030 OPEN #5,"l/ASEQ DAT" 1035 FOR X 01 TO Ni-i 1040 READ #5,X;A 1050 READ #4,A,2;Sl 1070 MAT READ #4,-2,4;Bl 1100 LET P 1 =N 3 1110 LET P 2 =Pl 1120 LET Pl=P 3 lPl J 1130 IF P 1 ≥N 3 GOTO 7000 1190 IF M 1 l I Pll 1300 REM VERIFIER SI INCOMPATIBILITE 1310 FOR J= O TO 51-1 1320 READ '#2,Blljl;B 2 lJl LET P 4 =B 2 lJl IF FllP 4,P 1 il/0 GOTO 1110 NEXT J REM CONFIRMER AFFECTATION A LET R 3 =RllPil LET TllR 3,Pll=A- FOR J= O TO Si-i LET P 4 =B 2 lJl READ #1,BllJl;R 4 LET Fllf P 4,P 1 l =R 4 * 16 +R 3 + 128 NEXT J LET RllPll=RllPl I+l LET M 11 lPil =M 1 lPli-Si IF E 7 #ERR -' N 7 LET P 7 =N 3 LET I=P 3 lN 3 l IF I=Pl GOTO 1940 IF M 1 l I Pll≤M 1 lIl GOTO 1720 LET P 7 =I LET I=P 3 lIl GOTO 1680 LET P 3 lP 2 l=P 3 lPll LET P 3 lP 7 l=Pl LET P 3 lPlf=l NEXT X CLOSE #1,#2,#4,#5 REM EC Ri RE A PARTIR DE FICHIER S IMPRIMER 1 *ECRIRE A PARTIR DE FCIR OPEN #1, "l/A ROWV" OPEN #2, "'i/A COL" OPEN #3,"l/FAULT DETECT" OPEN #4, "l/STAT" FOR I= O TO NS-i FOR J= O TO N 3-1 WRITE #1 r,TIlI,JII S 1500 1620 1655 1690 1725 2212 2270 WRITE #2,T 1 lI,Jl;J NEXT J NEXT I FOR J= O TO N 3-1 FOR I= O TO N 4-1 IF FllI,Jl=-1 LET F 1 lI,Jl= O WRITE #3;F 1 lI,Jl NEXT I NEXT J REM METTRE A JOUR A PARTIR DE MOT DE COMMANDE DE SCHEMA DE "MARQUAGE" ET DE TRADUCTION D'ADRESSES LET J= 1 FOR I= 32 TO 36 WRITE #4,0,I;J NEXT I FOR I= 0 TO N 3 *N 4-1 READ #3,I;F IF F= O GOTO 2570 ' UNBURNED STATE = 0 LET I 1 = INT (I/N 2) WRITE #4,0,I 1 + 37;J LET I=I 1 *N 2 +N 2-1 NEXT I LET J= 3 l 4 K ADDRESS SCHEME WRITE #4,0,46;J CLOSE #1,#2,#3,#4 IMPRIMER "I'* ATTRIBUTION TERMINEE " LET C= 1 GOTO 9900 REM DESAFFECTER A PRECEDENT IF 55 = 0 GOTO 7005 FOR I= O TO SS-1 IF E 1 lIl=A GOTO 7008 NEXT I IF 55 = 64 GOTO 8000 LET E 1 l 55 l=A LET 55 = 55 + 1 IF X= O GOTO 8000 2410 2490 2530 2560 3000 7001 7006 7027 7046 7077 7094 7120 7170 7300 LET Xl=X-1 READ #15,Xl;D READ #4,D,2; 54 MAT READ #-4,-2,4;Dl IM 1 PR Ih ER " AITECIEATICN NON REUSSIE DANS A="A,; DESAMEC=R A&D FOR I=N 5-1 TO, O STEP -1 LET P 1 =N 3 LET P 2 =Pl LET Pl=P 3 lPil IF P 1 =N 3 GOTO 7070 IF TllI,Pll=D GOTO 7080 GOTO 7042 NEXT I IMPRIMER I*-ERREUR DANS AFFECTATION A PRECEDENT*ft GOTO 8000 LET TllI,Pll=-l LET RllP 21 =R 1 lPll-1 LET Ml lP 1 l=M 1 llP"l + 54 FOR J= O TO 54-1 READ #2,D 1 lJl;P 4 LET FllP 4,P 1 l= 255 NEXT J REM RECLASSER LISTE ENCHAINEE AC LET P 7 =Pl LET I=P 3 lPil IF I=N 3 GOTO 7180 IF MllP 1 l≤M 11 lIl GOTO 7180 LET P 7 =I LET I=P 3 lIl GOTO 7130 IF P 7 =Pl GOTO 7300 LET P 3 lP 2 l=P 3 lPll LET P 3 lP 7 l=Pl LET P 3 lPll=I REM INTERVERTIR ORDRE DANS "ASEQ DAT" WRITE #'r 5,X 1;A WR ITE '75,X;D 7335 8022 8035 8040 8045 9110 9910 LET X=X-1 IF 55 = 0 GOTO 1040 FOR I= O TO 55-1 IF E 1 lIl=D GOTO 7008 NEXT I GOTO 1040 PRINT IMPRIMER " *ECHEC D'ATTRIBUTION*" IMPRIMER "M 1 (I)="; FOR I= O TO N 3-1 IMPRIMER M 1 I NEXT I PRINT IMPRIMER F 1 (I,J); FOR I= O TO N 4-1 FOR J= O TO N 3-1 IMPRIMER F 1 lI,Jl; NEXT J NEXT I PRINT IMPRIMER "T 1 (I,J); FOR I= O TO N 5-1 FOR J= O TO N 3-1 -IMPRIMER T 1 lI,JJ; NEXT J NEXT I PRINT GOTO 9900 IMPRIMER "*ERREUR=h' SPC ( 8) IMPRIMER "SUR LIGNE" SPC ( 10) DATA 1024,512,64,64,16,8,2300 PRINT IMPRIMER " TEMPS ECOULE =" ( SPC ( 2)-Z 1) 3600 +(( SPC ( 3)-Z 2)/10) IF C= 1 CHAIN " 1/CLOSE PH 2 " END TABLEAU VI TERMES UTILISES DANS LE TABLEAU V Ni NA 1024 N 2 NB 512 N 3 NAT 64 N 4 NBT 64 N 5 NAR 16 N 6 NBR 8 N 7 Nombre d'adresses défectueuses au-dessous duquel la L O liste enchaînée FPAC(I) ne sera pas mise à jour ( 2300) s SB 54 SD nombre d'erreurs sur ligne A désaffectée Nombre de lignes A désaffectées Z 1 Valeur temporelle initiale au début de l'exécution du programme Adtran II Z 2 Valeur temporelle initiale au début de l'exécution du programme Adtran III SPC Fonction IRIS spéciale SPC( 8) Fournit le nombre d'erreurs pour un message d'erreurs A n de ligne A d'entrée B n de ligne B d'entrée T,R,E,H I,J Ai A 2 T 1 T 2 Q 1 Ri R 2 R 3 R 4 R Ll L 2 Mi - M 2 E El(I) Variables temporaires AB(I) BA(I) Table TA(I,T) Table TB(I,J) Nombre d'erreurs sur chaque ligne d'entrée B IAR(J) IBR(J) AR BR n d'enregistrement temporaire pour le classement du fichier BSEQ DAT LAC(I) 64 LBC(I) 64 MAC(I) MBC(I) Nombre d'erreurs sur ligne B Lignes A précédemment désaffectées et non encore réaffebtées E 7 Nombre total d'erreurs dans le module de stockage 23 de 516 K Pl PPAC P 2 IPAC P 3 Liste enchaînée FPAC(I) P 4 IPBC P 5 PPBC P 6 Liste enchaînée FPBC(I) F 1 F(BC,AC) Bl(I) B 2 (I) D Dl(I) Cl C 2 Variable temporaire pour n de ligne A désaffectée Lignes B associées à un n de ligne A désaffectée Adresse AT Adresse BT REVENDICATIONS 1 Procédé d'ordonnancement d'un s'us-ensemble d'un pre- mier ensemble en un second ensemble, caractérisé en ce qu'il comprend les opérations consistant: à affecter spécifiquement une première désignation co- dée multichiffre à chaque élément du premier ensemble; à affecter spécifiquement une seconde désignation co- dée multichiffre à chaque élément du second ensemble à grouper les premières désignations codées en une pluralité de groupes, chaque groupe comprenant au moins un chiffre des désignations codées, et tous les chiffres d'un groupe donné quelconque étant mutuellement exclusifs des chif- fres d'un autre groupe quelconque à stocker, pour chaque état définissable de chaque groupe de chiffres associé à au moins un élément du sous- ensemble, au moins un chiffre de la seconde désignation codée, tous les chiffres stockés de la seconde désignation codée définissant spécifiquement un élément du sous-ensemble; à détecter l'occurrence d'une première désignation codée multichiffre représentant un élément du sousensemble; et à retrouver le -chiffre stocké de la seconde désignation codée qui correspond à la première désignation codée multi- chiffre détectée. 2 Procédé d'ordonnancement suivant la revendication 1, caractérisé en ce qu'il comprend en outre les opérations consistant: à sortir en tant que premier sous-ensemble du second ensemble toute première désignation codée multichiffre reçue qui n'est pas détectée comme étant un élément du sousensemble du premier ensemble; et à sortir le chiffre stocké retrouvé de la seconde désignation codée en tant que second sous-ensem- ble du second ensemble en réponse à la détection d'un élément du sousensemble du premier ensemble, le second sous-ensemble du second ensemble étant mutuellement exclusif du premier sous-ensemble du second ensemble. 3 Procédé d'ordonnancement d'un sous-ensemble d'élé- ments d'un premier ensemble en un second ensemble, caractérisé en ce qu'il comprend les opérations consistant à affecter chaque élément du premier ensemble à un point spécifique d'une matrice multidimensionelle comportant, pour chaque dimension, une pluralité de lignes avec une plu- ralité de points sur chaque ligne; et à stocker séparément, pour chaque dimension de la ma- trice et pour chaque ligne de cette dimension passant par un point auquel un élément du sous-ensemble est affecté, un code identifiant partiellement un élément du second ensemble, une combinaison de codes étant stockée pour les dimensions de la matrice. 4 Dispositif d'ordonnancement d'un sous-ensemble d' éléments d'un premier ensemble, qui sont identifiés par un indice codé composite, en un second ensemble, dans lequel les éléments sont représentés par un indice codé composite, ledit dispositif étant caractérisé en ce qu'il comprend: un premier traducteur ( 42) couplé de manière à recevoir une première partie de l'indice codé composite identifiant des éléments du premier ensemble et à engendrer, pour chaque code de première partie qui identifie un élément du sous- ensemble, une première partie d'un indice codé composite qui identifie spécifiquement l'élément dans le second ensemble un second traducteur ( 44) couplé de manière à recevoir une seconde partie de l'indice codé composite identifiant des éléments du premier ensemble et à engendrer, pour chaque code de seconde partie qui identifie un élément du sousensemble, le reste de l'indice codé composite qui identifie spécifique- ment l'élément dans le second ensemble; et un détecteur de sous-ensemble ( 48-56), couplé de maniè- re à recevoir au moins une partie de l'indice codé composite identifiant des éléments du second ensemble, et à engendrer un signal d'ordre lorsqu'un code reçu identifie un élément du sous-ensemble. Dispositif suivant la revendication 4, caractérisé en ce qu'il comprend en outre un multiplexeur ( 50,52), cou- plé de manière à transmettre l'indice codé composite identi- fiant un élément du premier ensemble en l'absence de signal de faute, et couplé de manière à transmettre l'indice compo- site identifiant l'élément du second ensemble en réponse au signal d'ordre de traduction. 6 Procédé d'ordonnancement d'éléments sélectés d'un premier ensemble en un second ensemble, caractérisé en ce qu'il comprend les opérations consistant: à grouper des signaux codés représentant des éléments du premier ensemble en une pluralité de groupes; à ordonner sur une base biunivoque les états de chaque groupe en codes de clé et de traduction orthogonaux; et à traduire ou transposer un élément du premier ensem- ble en un élément du second ensemble défini par les codes de traduction lors de la détection de codes de clé qui cor- respondent à des éléments du premier ensemble devant être ordonnés en éléments du second ensemble. 7 Procédé d'ordonnancement d'un sous-ensemble d'élé- ments d'un premier ensemble en un second ensemble, caractérisé en ce qu'il comprend les opérations consistant: à représenter les éléments du premier ensemble par des termes d'entrée codés multichiffres définissant spécifique- ment chaque élément du premier ensemble; à grouper les termes d'entrée codés multichiffres en une pluralité de groupes différents, les termes codés d'un groupe donné définissant une pluralité d'états de groupe différents; à ordonner les états de groupe de chaque groupe en les transposant sur une matrice multidimensionnelle comprenant au moins une dimension de traduction et au moins une dimension de clé; à détecter une relation prédéterminée dans au moins une dimension de clé pour chaque état de groupe correspondant à un élément du sous-ensemble; et à définir un élément du sous-ensemble comme élément du second ensemble au moyen de la ou des dimensions de tra- duction de chaque groupe en réponse à la détection de ladite relation prédéterminée. 3 Procédé d'ordonnancement suivant la revendication 7, caractérisé en ce que l'opération de détection comprend les étapes consistant à stocker dans une mémoire de fautes des codes de dimension de clé correspondant à des états de groupe ordonnés à des emplacements d'adresse définis par la dimension de traduction pour chaque état de groupe correspondant à un élément du sous-ensemble, et à comparer les codes de dimension de clé stockés dans la mémoire de fautes avec des codes de dimension de clé en lesquels les états de groupe correspondant à l'état du sous-ensemble sont ordonnés, pour détecter la relation prédéterminée lorsque la comparaison indique une égalité. 9 Procédé d'ordonnancement suivant l'une quelconque des revendications 7 et 8, caractérisé en ce qu'il y a exacte- -ment deux groupes différents de termes codés. 10 Procédé d'ordonnancement suivant l'une quelconque des revendications 7 et 8, caractérisé en ce qu'il y a exac- tement trois groupes différents de termes codés. 11 Procédé d'ordonnancement d'un élément d'un premier' ensemble en un élément d'un second ensemble, caractérisé en ce qu'il comprend les opérations consistant: à représenter l'élément du premier ensemble par un si- gnal d'entrée codé multichiffre définissant spécifiquement l'élément dans le premier ensemble; à grouper les chiffres du signal d'entrée codé multi- chiffre en une pluralité de groupes différents, les chiffres d'un groupe donné formant un signal dé groupe codé multichif- fre correspondant à l'élément à ordonner le signal de groupe codé multichiffre de chaque groupe en une matrice multidimensionnelle différente ayant au moins une dimension de traduction à états multiples et au moins une dimension de clé à états multiples; à détecter une relation prédéterminée parmi les états de clé des différentes matrices en lesquelles les signaux de groupe sont ordonnés; et à définir l'élément du second ensemble en lequel 1 ' élément du premier ensemble est ordonné par les états de tra- duction en lesquels les signaux de groupe sont ordonnés en réponse à la détection de la relation prédéterminée. 12 Procédé d'ordonnancement suivant la revendication 11, caractérisé en ce que l'opération de détection comprend les étapes consistant: à stocker les états de clé des différents groupes en lesquels les signaux de groupe de chaque groupe sont ordonnés à des emplacements d'adresse adressables par les états de traduction en lesquels les signaux de groupe de chaque groupe sont ordonnés, et à comparer les états de clé stockés avec les états de clé ordonnés pour déterminer si la relation pré- déterminée existe. 13 Procédé d'ordonnancement suivant la revendication 12, caractérisé en ce que l'élément du premier ensemble est une adresse de mémoire et en ce que l'élément du second en- semble est une adresse de mémoire et est différent de l'élé- ment du premier ensemble. 14 Procédé d'ordonnancement suivant la revendication 13, caractérisé en ce que l'opération de détection comprend en outre une étape consistant à engendrer un signal d'adresse supplémentaire définissant partiellement l'élément du second ensemble et présentant un premier état lorsque la relation prédéterminée est détectée et un second état différent du premier lorsque la relation prédéterminée n'est pas détectée. Dispositif d'ordonnancement d'un sous-ensemble d'éléments d'un premier ensemble en un second ensemble, ca- ractérisé en ce qu'il comprend: une mémoire de traduction A 42, couplée de manière à être adressée par un groupe A de signaux codés définissant partiellement un élément du premier ensemble et comportant un emplacement de stockage adressable correspondant à chaque état du groupe A, chaque emplacement adressable stockant un code de traduction, qui est sorti lorsque ladite mémoire ( 42) est adressée par un état codé correspondant du groupe A, et qui définit partiellement un élément du second ensemble en lequel l'état codé du groupe A doit être ordonné; une mémoire de clé A ( 40), couplée de manière à être adressée par le groupe A de signaux codés et comportant un emplacement adressable correspondant à chaque état du groupe A, chaque emplacement adressable stockant un code de clé A, qui distingue spécifiquement un état de groupe A correspondant parmi d'autres états de groupes A ayant un code de traduction commun; une mémoire de traduction B ( 44), couplée de manière à être adressée par un groupe B de signaux codés définissant partiellement un élément du premier ensembleet comportant un emplacement de stockage adressable correspondant à chaque état du groupe B, chaque emplacement adressable stockant un code de traduction, qui est sorti lorsque ladite mémoire ( 44) est adressée par un état codé correspondant du groupe B, et qui définit partiellement un élément du second ensemble en lequel l'état codé du groupe B doit être ordonné; une mémoire de clé B ( 46), couplée de manière à être adressée par un groupe B de signaux codés et comportant un emplacement adressable correspondant à chaque état du groupe B, chaque emplacement adressable stockant un code de clé B, qui distingue spécifiquement un état de groupe B correspondant parmi d'autres états de groupe B ayant un code de traduction commun; et un détecteur de relation ( 48-56), couplé de manière à répondre aux codes de clé A et B en engendrant un signal d'or- dre qui provoque l'ordonnancement d'un élément du premier en- semble en un élément du second ensemble au moins partielle- ment défini par les codes de traduction A et B lorsque les codes de clé A et B indiquent que les états de groupes A et B correspondent tous deux à un état d'entrée qui doit être or- donné en ledit élément au moins partiellement défini du se- cond ensemble. 16 Dispositif suivant la revendication 15, caractérisé en ce que les codes de traduction A et B définirent, en com- binaison, un élément du second ensemble en lequel un élément du premier ensemble doit être ordonné. 17 Dispositif suivant la revendication 15, caractérisé en ce que les codes de traduction A et B définissent, en com- binaison avec le signal d'ordre, un élément du second ensemble en lequel un élément du premier ensemble doit être ordonné. 18 Dispositif suivant l'une des revendications 15, 16 et 17, caractérisé en ce que le détecteur de relation ( 48-56) comprend une mémoire de fautes adressable ( 48) ayant des en- trées d'adresse couplées avec les codes de traduction A et B et stockant, à chaque emplacement adressable, des codes de clé A et B correspondant aux codes de clé A et B stockés par les mémoires de clé A et B ( 40,46) et aux emplacements adres- sés par l'état de groupe A et l'état de groupe B à ordonner en l'élément du second ensemble, qui est au moins partielle- ment défini par les codes de traduction A et B, et un compa- rateur ( 56), couplé de manière à comparer les codes de clé A et B respectivement stockés par les mémoires de clé ( 40,46) et par la mémoire de fautes ( 48) et à engendrer un ordre d' ordonnancement lorsqu'une concordance est constatée. 19 Dispositif d'ordonnancement d'éléments d'un sous- ensemble d'un premier ensemble en un second ensemble, caracté- risé en ce qu 'il comprend: des mémoires de clé A et de traduction A ( 40,42), cou- plées de manière à pouvoir être adressées par un groupe A de signaux codés définissant partiellement un élément du sous-ensemble, et stockant à chaque emplacement d'adresse un code de clé A et un code de traduction A, respectivement, qui assurent, en combinaison, un ordonnancement biunivoque spé- cifique de chaque état du groupe A correspondant au sous- ensemble en un état de topogramme A défini par les codes de clé A et de traduction A des mémoires de clé B et de traduction B ( 46,44) cou- plées de manière à pouvoir être adressées par un groupe B de signaux codés définissant partiellement un élément du sous- ensemble, et stockant, à chaque emplacement d'adresse, un code de clé B et un code de traduction B, respectivement, qui assurent, en combinaison, un ordonnancement biunivoque spéci- fique de chaque état du groupe B correspondant au sous-ensem- ble en un état de topogramme B défini par les codes de clé B et de traduction B; et un détecteur de relation ( 48-56), couplé de manière à répondre aux codes de clé A et B en engendrant un ordre d' ordonnancement comme signal de sortie lorsque les codes de clé indiquent que les mémoires de clé A et B ( 40,46) sont adressés par des signaux codés des groupes A et B, respecti- vement, définissant un élément du sous-ensemble. Dispositif permettant la traduction d'une adresse d'entrée définissant un emplacement de mémoire défectueux en une adresse de sortie définissant un emplacement d'adresse exempt d'erreur, ledit dispositif étant caractérisé en ce qu'il comprend: des mémoires de clé A et de traduction A ( 40,42) cou- plées de manière à pouvoir être adressées par un groupe A de signaux d'adresse d'entrée codés, lesdites mémoires de clé et de traduction A ( 40,42) comportant un emplacement de stockage pour chaque état de groupe A qui correspond à un emplacement d'adresse défectueux, et stockant audit emplacement de sto- ckage un code de clé A et un code de traduction A, respecti- vement, qui, en combinaison, assurent un ordonnancement bi- univoque spécifique d'un état de groupe A; des mémoires de clé B et de traduction B ( 46,44), cou- plées de manière à pouvoir être adressées par un groupe B de signaux d'adresse d'entrée codés, lesdites mémoires de clé et de traduction B comportant un emplacement de stockage pour chaque état de groupe B qui correspond à un emplacement d' adresse défectueux, et stockant, audit emplacement de stocka- ge, un code de clé B et un code de traduction B, respective- ment, qui, en combinaison, assurent un ordonnancement biuni- voque spécifique d'un état de groupe B; et un détecteur de relation ( 4856), couplé de manière à recevoir les codes de clé A et B et à engendrer un signal d' ordre à sa sortie lorsque les codes de clé indiquent que les états d'entrée A et B correspondent tous deux à un emplace- ment d'adresse défectueux. 21 Dispositif suivant la revendication 20, caractérisé en ce que les signaux d'adresse d'entrée du groupe A sont mutuellement exclusifs des signaux d'adresse d'entrée du groupe B. 22 Dispositif suivant l'une des revendications 20 et 21, caractérisé en ce que le détecteur de relation ( 48-56) comprend une mémoire de fautes ( 48), couplée de manière à pouvoir être adressée par les codes de traduction A et B, chaque emplacement adressable correspondant à un emplacement d'adresse exempt d'erreur et stockant les états de clé des mémoires de clé A et B ( 40,46) pour l'état d'adresse d'entrée à traduire ou à transposer audit emplacement d'adresse, et un comparateur ( 56), couplé de manière à engendrer le signal d'ordre lorsque les codes de clé stockés par la mémoire de fautes ( 48) à un emplacement d'adresse défini par les codes de traduction A et B correspondent à des codes de clé A et B stockés par les mémoires de clé A et B ( 40,46) à des emplace- ments d'adresse adressés par des états de groupe d'entrée A et B respectivement, correspondant à l'adresse d'entrée qui doit être transposée à l'emplacement d'adresse exempt d' erreur. 23 Dispositif suivant la revendication 22, caractérisé en ce que les mémoires de clé A et B ( 40,46), les mémoires de traduction A et B ( 42,44) et la mémoire de fautes ( 48) sont toutes réalisées sous la forme de mémoires mortes programma- bles. 24 Mémoire de données, caractérisée en ce qu'elle comprend: un module de stockage principal adressable ( 24) conte- nant des emplacements d'adresse valables et des emplacements d'adresse défectueux une mémoire objet adressable ( 26); et un traducteur d'adresses ( 28), couplé de manière à re- cevoir des signaux d'adresse d'entrée définissant des empla- cements d'adresse dans la mémoire principale ( 24), ledit traducteur d'adresses ( 28) transmettant sans modification des signaux d'adresse définissant des emplacements d'adresse va- lables de la mémoire principale ( 24) et traduisant des signaux d'adresse définissant des emplacements défectueux de la mémoi- re principale ( 24) en signaux d'adresse définissant des empla- cements de la mémoire objet ( 26), ledit traducteur d'adresses ( 28) étant capable de traduire un signal d'adresse d'entrée quelconque en un signal d'adresse définissant un emplacement d'adresse sélecté quelconque de la mémoireobjet ( 26). Mémoire de données suivant la revendication 24, caractérisée en ce que la mémoire principale ( 24) contient au moins 512 K emplacements d'adresse différents. 26 Dispositif d'ordonnancement conditionnel, caracté- risé en ce qu'il comprend: une mémoire de clé A ( 40), couplée de manière à rece- voir, comme entrées d'adresse, un groupe A de signaux codés et à sortir, en réponse à celui-ci, des signaux de code de clé A; une mémoire de traduction A ( 42), couplée de manière à recevoir, comme entrées d'adresse, le groupe A de signaux codés et à sortir, en réponse à celui-ci, des premier et se- cond groupes de signaux de code de traduction A; une mémoire de clé B ( 46),couplée de manière à recevoir, comme entrées d'adresse, un groupe B de signaux codés et à sortir, en réponse à celui-ci, des signaux de code de clé B une mémoire de traduction B ( 44), couplée de manière à recevoir, comme entrées d'adresse, le groupe B de signaux codés et à sortir, en réponse à celui-ci, des premier et se- cond groupes de signaux de code de traduction B; une mémoire d'intersection ( 72), couplée de manière à recevoir, comme entrées d'adresse, le premier groupe de si- gnaux de code de traduction A et B et à sortir, en réponse à celui-ci, des signaux de code d'intersection; une mémoire de fautes ( 48), couplée de manière à rece- voir les signaux de code d'intersection et le second groupe de signaux de code de traduction A et B et à sortir, en ré- ponse à ces signaux reçus, des codes de clé de faute 4 et des codes de clé de faute B; un comparateur ( 56), couplé de manière à comparer le code de clé A avec le code de clé de faute A, à comparer le code de clé B avec le code de clé de faute B, et à engendrer un signal d'ordre lorsque ces comparaisons indiquent une relation prédéterminée; et un montage multiplexeur ( 74) couplé de manière à rece- voir et à sortir les groupes A et B de signaux codés en 1 ' absence du signal d'ordre et à recevoir et à sortir le second groupe de signaux de code de traduction A et B et les signaux de code d'intersection en réponse au signal d'ordre. 27 Dispositif d'ordonnancement, caractérisé en ce qu'il comprend: une mémoire de traduction A ( 42) couplée de manière à recevoir, comme entrées d'adresse, un groupe A de signaux de code et à sortir, en réponse à celui-ci, un code de traduc- tion A; une mémoire de traduction B ( 44), couplée de manière à recevoir, comme entrées d'adresse, un groupe B de signaux de code et à sortir, en réponse à celui-ci, un code de traduc- tion B; une mémoire de fautes ( 82),couplée de manière à rece- voir les groupes A et B de signaux de code comme entrées d' adresse, et à sortir, en réponse à ceux-ci, un signal d'ordre lorsque les groupes A et B de signaux de code définissent un état qui doit être ordonné; et un multiplexeur ( 84), couplé de manière à recevoir, comme entrées, les groupes A et B de signaux de code, les co- des de traduction A et B et le signal d'ordre, ledit multi- plexeur ( 84) sortant les groupes A et B de signaux de code en l'absence du signal d'ordre et les codes de traduction A et B en présence du signal d'ordre. 28 Dispositif d'ordonnancement, caractérisé en ce qu il comprend: une mémoire de traduction A ( 42), couplée de manière à recevoir, comme entrées d'adresse, un groupe A de signaux code et à sortir, en réponse à celui-ci, un code de traductic A; une mémoire de traduction B ( 44), couplée à recevoir, comme entrées d'adresse, un groupe B code et à sortir, en réponse à celui-ci, un code B; de manière de signaux de de traduction une mémoire de fautes ( 92), couplée de manière à rece- voir, comme entrées d'adresse, les codes de traduction A et B, et à sortir, en réponse à ceux-ci, des signaux de code de groupe de faute A et B correspondant à des états de code de groupe A et B qui doivent être ordonnés en états définis par les codes de traduction A et B correspondants; un comparateur ( 94), couplé de manière à engendrer un signal d'ordre lorsque les signaux de code de groupes A et B correspondent aux signaux de code de groupes de faute A et B, respectivement; et un multiplexeur ( 96), couplé de manière à recevoir les signaux de code de groupes A et B, les signaux de traduction A et B et le signal d'ordre, et à sortir, en l'absence du signal d'ordre, les signaux de code de groupes A et B ou à sortir, en réponse au signal d'ordre, les signaux de code de traduction A et B. 29 Dispositif d'ordonnancement,-caractérisé en ce qu' il comprend: des mémoires de clé A, B et C ( 102, 106, 110), cou- plées de manière à recevoir respectivement, comme entrées d' adresse, des groupes A, B et C de signaux d'entrée codés, et à sortir, respectivement, en réponse à ceux-ci, des signaux y le on de code de clé A, B et C des mémoires de traduction A, B et C ( 104,108, 112), couplées de manière à recevoir, respectivement, comme entrées d'adresse, les groupes A, B et C de signaux d'entrée codés et à sortir, respectivement, en réponse à ceuxci, des signaux de code de traduction A, B et C; une mémoire de fautes ( 114), couplée de manière à re- cevoir, comme entrées d'adresse, les signaux de code de tra- duction A, B et C et à sortir, en réponse à ceux-ci, des signaux de code de clé de faute A, B et C; un comparateur ( 116), couplé de manière à recevoir les signaux de code de clé A, B et C et les signaux de code de clé de faute A, B et C, et à engendrer un signal d'ordre lors- que ces signaux respectifs sont dans une relation prédéter- minée, les signaux de code de groupes A, B et C étant engen- drés en tant que signaux de sortie du dispositif en l'absence du signal d'ordre, et les signaux de code de traduction A, B et C étant engendrés en tant que signaux de sortie du dispo- sitif en réponse au signal d'ordre.