La présente invention concerne un circuit PLL ou circuit a boucle à verrouillage de phase et en particulier un circuit applicable à un démodulateur pour un récepteur stéréo- phonique à modulation d'amplitude (récepteur stéréophonique AM). Dans un circuit à boucle à verrouillage de phase (appelé ci-après en abrégé "circuit PLL") utilisé pour la dé- tection orthogonale et synchrone, par exemple un circuit PLL pour démoduler un signal stéréophonique AM, comme il faut suffi- samment atténuer la composante de bande latérale contenue dans le signal d'entrée pour obtenir une composante de porteuse pure, la fréquence de réponse de la boucle est généralement réglée à la limite inférieure d'une fréquence de modulation c'est-à-dire dans une plage comprise entre 20 et 50 Hz Ainsi étant donné la plage de capture du circuit PLL, ou encore lorsque la fréquence du signal d'entrée varie d'un premier état pour lequel le circuit PLL n'est pas verrouillé, la plage variable de la fréquence d'oscillation fournie par un oscillateur commandé en tension (encore appelé en abrégé "oscillateur VC O ") dans le circuit PLL, qui peut se verrouiller sur ce signal d'entrée devient une plage extrêmement réduite Il en résulte l'inconvénient que la mise en accord sur le signal stéréophonique AM par une commande ma- nuelle est une opération très délicate et le verrouillage se perd par suite d'un changement de température,d'une vibration ou autre Pour cette raison, un récepteur stéréophonique AM avec un circuit PLL selon l'art antérieur, comporte un détecteur de verrouillage habituel pour donner un signal de sortie de dé- tection qui commande un circuit PLL constant pour commuter le circuit PLL afin que celui-ci présente d'une part une plage de capture relativement importante de l'ordre de 5 à 10 K Hz lors- que le verrouillage a disparu, et qu'il présente d'autre part une plage de capture étroite d'une bande prédéterminée, comme celle donnée ci-dessus lorsque le verrouillage existe. La figure 1 montre schématiquement un exemple de circuit PLL tel que celui décrit ci-dessus. Selon la figure 1, un signal d'entrée de fréquence intermédiaire fourni par l'étage de fréquence intermédiaire d'un récepteur stéréophonique (non représenté) à la borne d'entrée 1 est appliqué à un détecteur d'enveloppe 2 qui assure la détec- tion de l'enveloppe et donne le signal de somme (L+R) Par ail- leurs, le signal d'entrée de fréquence intermédiaire est égale- ment appliqué à un limiteur d'amplitude 3 qui en supprime la composante à modulation d'amplitude AM Ce signal d'entrée de fréquence intermédiaire dont la composante AM a été supprimée, subit une détection de phase dans le circuit PLL 4 qui donne un signal de différence (L R) Les signaux (L + R) et (L R) sont tous deux appliqués à un circuit en matrice 5 faisant partie de l'étage suivant. Le circuit PLL 4 se compose d'un multiplicateur 6 pour la comparaison de phase, d'un oscillateur VCO 7, d'un fil- tre passe-bas 8 monté en filtre actif passe-bas, un commutateur 9 pour commuter la bande et les résistances 10, 11; dans ce circuit, le signal dont la composante AM a été supprimée et qui est fourni par le limiteur d'amplitude 3 est multiplié avec le signal fourni par l'oscillateur VCO 7; cette multiplication consiste à verrouiller en phase le signal précédent avec une différence de phase de 900 à l'aide du multiplicateur 6 pour obtenir le signal de différence (L R). Le signal de somme (L + R) et le signal de diffé- rence (L R) sont mélangés l'un à l'autre dans la matrice 5 de façon à obtenir un signal de canal gauche L et un signal de sous-canal c'est-àdire un signal de canal droit R sur les bornes de sortie 12 et 13 respectives du circuit en matrice 5. Le signal de sortie du limiteur d'amplitude 3 est également appliqué à une borne d'entrée du multiplicateur 15 qui assure la comparaison de phase L'autre borne d'entrée de ce multiplicateur 15 reçoit un signal qui est le signal à la sortie de l'oscillateur VCO 7 dévié en phase de 90 par rapport au signal d'entrée de fréquence intermédiaire, puis déphasé par le déphaseur 14 pour donner de nouveau un signal qui est en phase avec le signal d'entrée de fréquence intermédiaire. Le multiplicateur 15 assure la comparaison de phase du signal du limiteur d'amplitude 3 et du signal qui lui est fourni par le déphaseur 14 pour appliquer le signal de sortie de comparaison à un filtre passe-bas 16 qui donne alors un signal continu à l'état verrouillé tout en interdisant l'émis- sion du signal continu à la sortie du filtre passe-bas 16 lors- que l'état de verrouillage disparaît. Le signal de sortie du filtre passe-bas 16 est appliqué à un détecteur de verrouillage 17 Ce détecteur 17 fonctionne de façon que lorsque le signal continu apparaît à la sortie du filtre passe-bas 16 c'est-à-dire à l'état de verrouil- lage, la sortie du détecteur 17 fait passer le commutateur 9 sur le contact a pour brancher la résistance 10 sur l'entrée du filtre passe-bas 8 et réduire l'amplitude de la plage de capture du signal PLL 4 à la bande prédéterminée; par contre, lorsque le signal continu n'apparaît plus à la sortie du filtre passe- bas 16, c'est-à-dire à la disparition du verrouillage, le dé- tecteur de verrouillage 17 commute le commutateur 9 du contact a sur le contact b pour introduire la résistance 11 (dont la valeur est inférieure à celle de la résistance 10) dans le cir- cuit d'entrée du filtre passe-bas 8 pour étendre la plage de capture du circuit PLL 4. Si le signal d'entrée appliqué par le commutateur 9 au filtre passe-bas 8 est égal à Vi et que son signal de sor- tie est égal à Vo, la fonction de transfert F(S) du filtre passe-bas 8 est donnée par l'équation suivante R + 1 Vo 1 Cs F(S) = = ( 1) Vi R 2 Dans l'équation ( 1) ci-dessus, la référence R 1 est la valeur de la résistance Sa; C est la capacité du condensateur 8 b; R 2 est la valeur de la résistance 10 ou 11 et S est une fréquence complexe. Il découle clairement de l'équation ( 1) ci-dessus que si la valeur de la résistance 10 ou 11 change, la fonction de transfert F(S) du filtre passebas 8 change, si bien que la bande de fréquence peut être modifiée par commutation suivant que le circuit PLL 4 est verrouillé ou est déverrouillé. Le rapport des résistances 10 et 11 est réglé sensiblement à 500 pour avoir une fréquence de réponse de la boucle qui commute de 20 Hz à 10 K Hz comme indiqué. La description ci-dessus montre que le récepteur stéréophonique AM doit modifier le gain de la boucle dans une plage très étendue dans le cas du circuit de la figure 1, ce qui constitue une condition très stricte pour la valeur de la résistance série au niveau du commutateur 9 et de la résistance de fuite En outre, si le commutateur 9 a un décalage en série et si le temps de commutation n'est pas bon, le verrouillage peut se libérer à la commutation Pour cette raison, il est extrêmement difficile de réaliser un commutateur analogique tel qu'un commutateur linéaire bipolaire en circuit intégré. Pour remédier à cette difficulté, il faut utiliser un transis- tor MOSFET (transistor à effet de champ métal-oxyde) à la sortie du circuit intégré, ce qui aboutit à un circuit PLL de fabrica- tion coûteuse. La présente invention a pour but de créer un cir- cuit PLL permettant de remédier aux inconvénients des circuits connus, qui puisse se réaliser sous la forme d'un circuit inté- gré linéaire bipolaire, permette de modifier facilement et en continu le gain en boucle dans une plage étendue, et qui se fabrique à faible coût. A cet effet, l'invention concerne un circuit PLL dont le détecteur de phase reçoit les signaux de sortie d'une source de signal de référence et un oscillateur commandé en tension qui détecte la différence de phase entre les deux si- gnaux de sortie, un filtre passe-bas qui reçoit le signal de sortie du détecteur de phase pour appliquer un signal à un os- cillateur commandé en tension et verrouiller la fréquence d'os- cillation de celui-ci sur la fréquence du signal d'entrée fourni par la source de signal de référence, ainsi qu'un circuit qui reçoit les signaux de sortie de la source de signal de réfé- rence et de l'oscillateur commandé en tension pour vérifier si le circuit PLL est verrouillé, le filtre passe-bas ayant un amplificateur différentiel formé d'au moins une paire de tran- sistors, une source d'alimentation de courant variable étant prévue du côté des émetteurs des transistors, les bases de la paire de transistors recevant le signal de sortie du détecteur de phase, un filtre étant relié à l'un des collecteurs des deux transistors et une source d'alimentation de courant variable étant commandée par le détecteur de verrouillage de phase de façon que lorsque le circuit PLL est verrouillé, la plage de prise du circuit PLL soit réduite alors que si le verrouillage disparaît, sa plage soit étendue. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: la figure 1 est un schéma-bloc d'un circuit PLL connu. la figure 2 est un schéma d'un mode de réalisa- tion d'un circuit PLL selon l'invention, appliqué à un démodulateur d'un récepteur stéréophonique AM. les figures 3 à 7 sont des schémas de montage de différents modes de réalisation d'un circuit PLL selon l'in- vention. DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS Un mode de réalisation de l'invention sera décrit ci-après à l'aide de la figure 2 dans laquelle les mêmes élé- ments que ceux du circuit de la figure 1 portent les mêmes réfé- rences et leur description ne sera pas reprise. Selon la figure 2, la référence 20 s'applique de façon générale à un circuit PLL formé d'un multiplicateur 21 assurant la comparaison de phase, d'un filtre passe-bas 22 qui supprime la porteuse, d'un filtre passe-bas 23 permettant de changer de bande par commutation, d'un circuit-tampon 24 et d'un oscillateur commandé en tension (oscillateur VCO) 25. Le multiplicateur 21 de cet exemple est un multi- plicateur équilibré double qui reçoit le signal de sortie du limiteur d'amplitude 3 sur la base de l'un des transistors 21 a, 21 b formant un amplificateur différentiel (par exemple 21 a); le signal de sortie de l'oscillateur VCO 25 est appliqué sur les bases des deux transistors 21 c et 21 d et des transistors 21 e, 21 f qui forment chacun également un amplificateur diffé- rentiel (par exemple le transistor 21 d, 21 c) pour obtenir un courant proportionnel à la différence de phase entre les deux signaux de sortie passant dans les résistances 21 g et 21 h bran- chées sur les collecteurs des transistors 21 c et 21 e et 21 d, 21 f, pour obtenir une tension d'erreur de phase Le filtre passe-bas 22 de l'étage suivant de ce multiplicateur 21 est formé des résistances 22 a, 22 b et d'un condensateur 22 c; l'une des bornes des résistances 22 a, 22 b est reliée respectivement au point de jonction commun des collecteurs des transistors 21 c, 21 e et au point de jonction commun des collecteurs des transis- tors 21 d, 21 f; les autres bornes des résistances 22 a, 22 b sont reliées respectivement aux bases des transistors-tampons 23 a, 23 b montés en émetteurs communs dans le filtre passe-bas 23; le condensateur 22 c est relié aux autres bornes respectives des résistances 22 a, 22 b. Les collecteurs respectifs des transistors 23 a, 23 b du filtre passe-bas 23 sont réunis à une borne d'alimenta- tion +Vcc fournissant une tension positive; les émetteurs res- pectifs de ces transistors sont tous deux reliés à la masse par les résistances 23 c, 23 d ainsi que sur les bases des transistors 23 e, 23 f formant un amplificateur différentiel Les collecteurs des transistors 23 e, 23 f sont reliés à la masse par le chemin collecteur-émetteur des transistors 23 g, 23 h formant un miroir de courant; les émetteurs respectifs des transistors 23 e, 23 f sont reliés l'un à l'autre et forment un point commun Ce point commun est relié par une source d'alimentation fournissant un courant constant 23 i à la borne d'alimentation de tension posi- tive +Vcc ainsi que par le chemin collecteur-émetteur du tran- sistor 23 j à cette même source de tension positive La base du transistor 23 j est reliée d'une part par une diode 23 k à la borne fournissant la tension d'alimentation positive +Vcc et d'autre part sur le collecteur du transistor 23 t L'émetteur du transistor 234 est mis à la masse par la résistance 23 m; sa base est reliée à la sortie du détecteur de verrouillage 17. Le point de jonction commun des collecteurs des transistors 23 f, 23 h est relié à l'entrée du circuit-tampon 24 ainsi qu'à la masse par l'intermédiaire d'une résistance 23 N et d'un conden- sateur 23 o servant de charge pour les transistors 23 e, 23 f. Lorsque le circuit PLL 20 est verrouillé, le dé- tecteur de verrouillage 17 donne un signal négatif à sa sortie: ce signal négatif est appliqué à la base du transistor 23 L qui se bloque, ce qui entraîne le blocage du transistor 23 j Le courant constant fourni par la source de courant constant 23 i traverse ainsi les transistors 23 e, 23 f. Par ailleurs, lorsque le circuit PLL 20 est dé- verrouillé, le détecteur de verrouillage 17 donne un signal positif à sa sortie, ce qui débloque le transistor 23 t ainsi que le transistor 23 j; le courant de sortie passe du transistor 23 j sur les transistors 23 e, 23 f En résumé, la source d'ali- mentation de courant constant 23 i, les transistors 23 j, 23 t forment une source de courant variable Le courant de sortie du transistor 23 j est dans ces conditions déterminé par la résis- tance 23 m qui est branchée sur l'émetteur du transistor 232 y. La fonction de transfert F(S) de ce filtre passe- bas 23 est donnée approximativement par l'équation suivante si l'on prend le signal d'entrée égal à Vi et le signal de sortie égal à Vo, à savoir F(S) Vi R CS ( 2) Dans l'équation ( 2) ci-dessus, R est la valeur de la résistance 23 N; C est la capacité du condensateur 23 o et re est la résis- tance d'émetteur des transistors 23 e, 23 f La résistance d'émet- teur re est liée au courant d'émetteur ie par la formule sui- vante = 0026 Ainsi lorsque les intensités traversant les transistors 23 e et 23 f varient suivant que le circuit PLL 20 est verrouillé ou est déverrouillé pour permettre le modifier la valeur de la résistance d'émetteur re, on obtient de façon équivalente le même fonctionnement que celui consistant à com- muter les valeurs des résistances 10 et 11 dans le circuit de la figure 1 A titre d'exemple, si le courant constant io de la source de courant constant 23 i est égal à l A (à l'état verrouillé) et si le courant traversant le transistor 23 j lors- que les transistors 23 L, 23 j sont tous deux conducteurs, est égal à 500 s A(à l'état déverrouillé) chacune des résistances d'émetteur re des transistors 23 e, 23 f varie de 500 fois en passant de 26 Kf L à 52-SL Suivant les variations des résistances d'émetteur re des transistors 23 e, 23 f, le gain du filtre passe-bas 23 devient faible lorsque le circuit PLL 20 est verrouillé; ce gain devient important lorsque le circuit est déverrouillé; cela permet de réduire l'amplitude de la plage de capture du circuit PLL lorsqu'il est bloqué et d'étendre cette plage de capture lorsqu'il est déverrouillé. La description ne portera pas sur la façon d'obtenir les signaux des canaux gauche et droit L et R puisque ces signaux s'obtiennent de-la même manière qu'à la figure 1. Comme indiqué, dans ce mode de réalisation, lors- que le signal de sortie du détecteur de verrouillage 17 varie en continu, lorsque le circuit PLL 20 est verrouillé ou est déverrouillé, les intensités des courants traversant les tran- sistors 236 et 23 j varient en conséquence Ainsi contrairement au commutateur 9 du circuit PLL 4 de la figure 1 qui commute brusquement, il n'y a pas de choc appliqué au circuit PLL 20 ou à l'amplificateur différentiel formé des transistors 23 e, 23 f; le circuit de courant constant 23 i évite que les variations d'intensité ne soient transmises au circuit-tampon 24, si bien que le verrouillage en phase lors de la commutation du courant ne disparatt jamais même s'il subsiste un léger décalage de tension continue De même, le gain commute doucement, ce qui permet une mise en accord relativement facile. Les figures 3 à 7 montrent schématiquement l'autre mode de réalisation du circuit PLL selon l'invention, circuit dans lequel le montage du filtre passe-bas 23 diffère suivant les cas. De façon plus détaillée, le mode de réalisation de la figure 3 correspond à l'utilisation de transistors 23 e', 23 f' à émetteurs multiples à la place des transistors 23 e, 23 f de la figure 2 Dans ce cas, on a des émetteurs de grande sur- face pour les transistors 23 e', 23 f' qui sont reliés l'un à l'autre et à l'électrode de sortie ou collecteur du transistor 23 j Les émetteurs de faible surface des transistors 23 e', 23 f' sont reliés l'un à l'autre et à la source de courant constant 23 i. Dans ce montage, on a un circuit équivalent au circuit ci-dessous dans lequel les transistors de faible capa- cité sont prévus pour un courant de faible niveau de la source d'alimentation de courant constant 23 i et des transistors de forte capacité sont branchés pour fournir un courant de sortie de niveau important pour le transistor 23 j de façon que les transistors 23 e', 23 f' travaillent respectivement dans la plage linéaire de leur caractéristique. Dans le mode de réalisation de la figure 4, les autres transistors 23 p, 23 q sont branchés en parallèle sur les transistors 23 e, 23 f respectifs; les collecteurs des transis- tors 23 e, 23 p et des transistors 23 f, 23 q sont reliés et une borne de la source de courant constant 23 i est reliée au point de jonction commun des émetteurs respectifs des transistors 23 e, 23 f; le collecteur du transistor 23 j est relié au point de jonction commun des émetteurs des transistors 23 p et 23 q Dans le montage ainsi réalisé, le circuit PLL peut également recevoir un courant important comme le circuit PLL de la figure 3. Dans le mode de réalisation de la figure 5, les diodes 23 r, 23 S sont branchées dans les cotés d'émetteurs res- pectifs des transistors 23 e, 23 f pour améliorer la linéarité en fonction du niveau du signal d'entrée et augmenter ainsi la plage dynamique. Dans le mode de réalisation de la figure 6, les résistances 23 t, 23 u sont branchées en parallèle sur les diodes 23 r, 23 S (comme dans le circuit de la figure 5), ce qui corres- pond à l'addition d'une résistance fixe à la valeur de la résis- tance d'émetteur re des transistors 23 e, 23 f Cela diminue la plage de variation du courant et donne une variation importante de la résistance. Dans le mode de réalisation de la figure 7, les résistances 23 t, 23 u sont introduites dans les côtés émetteurs des transistors 23 p et 23 q du circuit de la figure 4 Ces ré- sistances 23 t, 23 u peuvent être introduites dans les émetteurs des transistors 23 e, 23 f ou point de jonction commun de la source d'alimentation de courant constant 23 i et du transistor 23 j; les points de connexion commune entre les émetteurs respectifs des transistors 23 e, 23 f et le point de connexion commune des émetteurs respectifs des transistors 23 p, 23 q peuvent atre prévus comme à la figure 4 Ainsi, le schéma du circuit PLL de la figure 7, mime si le courant n'est pas important, permet d'avoir une variation relativement importante de la résistance, comme le circuit de la figure 6. Comme indiqué, selon l'invention, comme la source fournissant un courant de polarisation à l'amplificateur diffé- rentiel ayant un moyen à caractéristique passe-bas tel qu'un condensateur, une résistance ou autre, la charge est commandée par le signal de détection de verrouillage de phase pour modi- fier la vitesse de réponse de la boucle verrouillée en phase et le circuit PLL selon l'invention peut se réaliser sous forme de circuit intégré, linéaire, bipolaire Cela permet de ne pas utiliser de composant MOSFET, coûteux comme moyen de commutation tel que celui prévu dans le circuit PLL classique, ce qui donne un circuit PLL de faible coût. De même, comme la constante du circuit varie séquentiellement grâce à la résistance d'émetteur des transis- tors formant l'amplificateur différentiel, la bande commute en douceur et même s'il y a une légère tension continue de décalage, le signal n'est que faiblement influencé par cette tension con- tinue de décalage, ce qui n'entraîne jamais le déverrouillage du circuit PLL lors de la commutation. En outre selon l'invention, on peut modifier en douceur et facilement le gain dans une plage étendue, ce qui améliore la caractéristique de fonctionnement du récepteur stéréophonique AM lors de la mise en accord. Bien que les différents modes de réalisation de circuits PLL selon l'invention, tels que décrits ci-dessus, aient été appliqués à un circuit de démodulation d'un récepteur stéréophonique AM, de tels circuits PLL selon l'invention peu- vent également être appliqués à d'autres circuits ou appareils électroniques fonctionnant dans les mêmes conditions. il R E V E N D I C A T I O N S 1 ) Circuit PLL comportant un détecteur de phase qui reçoit les signaux de sortie d'une source de signaux de référence et d'un oscillateur commandé en tension pour détecter la différence de phase entre les deux signaux, un filtre passe- bas qui reçoit le signal de sortie du détecteur de phase et donne un signal à un oscillateur commandé en tension, pour verrouiller sa fréquence d'oscillation sur la fréquence du signal de sortie de la source de signal de référence, ainsi qu'un moyen qui reçoit les signaux de sortie de la source de signal de référence et de l'oscillateur commandé en tension pour détecter le verrouillage du circuit PLL, circuit caractérisé en ce que le filtre passe-bas ( 23) est formé d'un amplificateur différentiel composé d'au moins une paire de transistors ( 23 e, 23 f), dont les émetteurs sont reliés à une source de courant variable ( 23 j), et les bases reçoivent le signal de sortie du détecteur de phase ( 21), un élément ( 231 t) relié à l'un des collecteurs de la paire de transistors et à la source de cou- rant variable ( 23 j) étant commandé par le détecteur de verrouil- lage de phase ( 17) de façon que lorsque le circuit PLL est verrouillé, la plage de capture du circuit PLL soit réduite ( 23 i) alors que pour un état déverrouillé, sa plage de capture est étendue ( 23 j). ) Circuit PLL selon la revendication 1, caracté- risé en ce qu'un miroir de courant( 23 g, 23 h) est relié aux collecteurs respectifs de la paire de transistors ( 23 e, 23 f) formant l'amplificateur différentiel ( 23). ) Circuit PLL selon la revendication 1, caracté- risé en ce que la paire de transistors formant l'amplificateur différentiel ( 23) est constituée par des transistors ( 23 e', 23 f') à émetteurs multiples, les émetteurs de surface faible étant reliés à une source de courant constant ( 23 i) et les émet- teurs de grande surface étant reliés à un collecteur d'un transistor ( 23 j) commandé par le signal de détection de verrouil- lage de phase ( 17, 23 e,). ) Circuit PLL selon la revendication 1, caracté- risé en ce que l'amplificateur différentiel est formé d'une première paire d'un premier et d'un second transistors et d'une seconde paire d'un troisième et d'un quatrième transistors, les bases des premier et troisième transistors étant reliées en commun et les collecteurs étant également réunis, les bases du second et du quatrième transistors étant reliées en commun ainsi que leurs collecteurs, les émetteurs du troisième et du quatrième transistors étant reliés à une source de courant f ai- ble, les émetteurs du premier et du second transistors étant reliés à un collecteur d'un cinquième transistor formant une source de courant variable.