-1- 2030123 La présente invention concerne un système de mémoire permanente utilisant des dispositifs à effet de champ et plus particulièrement un système de mémoire adressable dans lequel les fonctions logiques de certaines variables d'adressage (les bits de 5 rang inférieur de l'adresse) . sont réalisées au moyen de lignes d'entrée commandées représentant ces fonctions. Diverses solutions ont été essayées pour mécaniser les systèmes de mémoire permanente. On,a,par exemple,suggéré l'emploi dans de tels systèmes d'éléments de mémorisation,tels que des dis-10 positifs semiconducteurs, des matrices de diodes à semiconducteur, de résistances, de transistors et de transistors à effet de champ du type oxyde métallique-silicium (MOS). La mécanisation d'une mémoire permanente nécessite généralement la présence ou l'absence d'un élément semiconducteur consti-15 tuant la cellule d'enregistrement d'une information. Dans une matrice à diodes, une connexion à une diode représente, par exemple, un état logique 1. Si la diode n'est pas connectée, l'information est représentée par un état logique 0. Pour mémoriser 2.000 bits d'infor-20 mation, la matrice doit comporter au moins 2.000 emplacements de diodes. Des diodes supplémentaires sont nécessaires pour la sélection de l'emplacement du mot de donnée que l'on désire lire. Chaque bit de sortie d'une mémoire permanente a une fonction logique dont les variables indépendantes sont les bits de l'adres-25 se. On peut donc écrire pour chaque bit de sortie une équation logique dépendant des bits de son adresse en mémoire. Par exemple, dans le cas d'une mémoire à 2.048 bits, les adresses seront à 11 bits. A partir d'une borne commune de sortie, on peut réaliser une matrice d'adressage ou "arbre" de sélection" progressant comme 30 les puissances binaires jusquJà obtenir 2.048 bornes représentant individuellement les 2.048 bits de mémoire. Les bornes peuvent être reliées à une ligne commune d'entrée pour indiquer un état logique 1 et l'absence de connexion représente dans ce cas Ieétat logique 0. Lorsque le 10ème emplacement d'adresse est sélectionné, 35 la 10ème borne est connectée électriquement à travers la matrice d'adressage binaire à la borne de sortie. Toutes les autres bornes d'adressage sont isolées de la borne de sortie. 70 00258 2030123 Une matrice d'adressage binaire ou "arbre de sélection" peut être réalisée en reliant à une borne commune de sortie pour toutes les adresses une ligne qui se subdivise en deux-lignes. La première ligne comporte un transistor à effet de type oxyde métallique-5 silicium qui est déclenché par le premier bit de l'adresse et la seconde ligne comporte un transistor à effet de champ de même type qui est déclenché par le complément du premier bit de l'adresse. Chacune des lignes se subdivise ensuite en deux lignes qui sont respectivement commandées par l'un des bits de l'adresse et son 10 complément.Les lignes continuent à se subdiviser jusqu'à ce que les 11 bits de l'adresse aient été utilisés ce qui correspond à 2.048 bornes d'adresse nécessaires à la mémorisation des données. Bien que la matrice d'adressage donnée à titre d*exemple soit basée sur une progression binaire, il va de soi que l'on peut 15 utiliser pour l'adressage d'autres codes numériques. Une caractéristique essentielle du système de la présente invention et de réaliser une mécanisation nouvelle d'un nombre choisi de variables d'adressage d'une mémoire permettant de réduire le nombre de bornes d'adresse et de dispositifs de sélection 20 nécessaires pour une capacité donnée de la mémoire permanente. Par exemple, les deux derniers bits de l'adresse d'une matrice d'adressage à 11 bits peuvent être remplacés par 16 lignes d'entrée commandées représentant les 16 fonctions "logiques des deux variables que constituent ces bits de l*adresse. La matrice d'à-25 dressage des autres bits de l2adresse ne subit pas de modification. Les dispositifs de commande interposés entre chacune des 16 lignes et une borne commune d'entrée correspondent aux 16 fonctions possibles des deux variables d'adresse. Dans l'exemple décrit, les deux derniers bits de l'adresse 30 étant remplacés par 16 lignes adréssables individuellement, la connexion à ces 16 lignes ne nécessite qu'une matrice d'adressage à 512 bornes. Si les deux derniers bits n'étaient pas réalisés de cette manière, le système exigerait 2.048 bornes et des dispositifs de sélection supplémentaires. 35 La géométrie d'une plaquette utilisée pour la réalisation des dispositifs de sélection, tels que les transistors de type MOS, est déterminée jusqu'à un certain point par le nombre de bornes d'adres 70 00258 -3- 2030123 se en entrée de la matrice d'adressage,, de sorte que la réduction du nombre de lignes permet d'améliorer cette géométrie. Outre la réduction des dimensions d'une plaquette, ce mode de réalisation permet de réduire le nombre de portes (transistors à effets 5 de champ) et de points de contact d'une mémoire permanente particulière . Bien que l'exemple ci-dessus ne concerne que le remplacement de deux bits d'adresse par des lignes de commande, il va de soi que ce nombre n'est qu'illustratif et que l'on peut réaliser 10 le système d'autre manière. Par exemple, trois bits correspondent à 256 variables soit, dans l'exemple ci-dessus, 256 lignes au lieu des 16 indiquées. Il va de soi que le nombre de lignes nécessaires augmente avec le nombre de bits d1adresse remplacés, de sorte que les avantages du système de la présente invention sont 15 vite compensés par l'accroissement du nombre de lignes pour le remplacement de plusieurs bits de l'adresse. La présente invention a donc pour objet un système permettant de réduire le nombre de contacts nécessaires à la réalisation d'une mémoire permanente en remplaçant par des lignes de commande 20 un certain nombre de variables d'adressage de ladite mémoire. Une telle mémoire comporte un nombre maximal de bits dé mémoire réa-lisés^u moyen d'un, nombre réduit de connexions d'adresse. Cette disposition permet la réduction du nombre de lignes d'adresse de la matrice et du nombre de dispositifs de sélection" d'adresse pour 25 diminuer la consommation du système de mémoire. Dans un tel système un certain nombre de dispositifs à effet de champ et remplacés par une combinaison nouvelle de lignes d'entrée commandées. L'avantage de la réduction du nombre de connexions nécessaires à l'adressage d'un emplacement de bits donnés et d'augmenter la den-30 sité de bits que l'on peut enregistrer par unité de surface de la mémoire. D'autres caractéristiques et avantages ressortiront de la description qui va suivre, faite en regard du dessin annexé sur lequel la figure unique représente une.forme de réalisation d'un 35 système de mémoire permanente dans lequel les deux variables d'adressage de rang inférieur-sont remplacés par des lignes d'entrée commandées. 70 00258 -4- 2030123 La mémoire fixe 1 comprend, une matrice d'adressage 2 pour les bits les plus significatifs des variables d'adresse a^ à a^ et a^ a a^. La partie 3 de la matrice d'adressage des bits ag à aii» y compris ag à a^ est représentée en détail alors que l'autre 5 partie 4 de la matrice, a^ à a^. n'est représentée que sous forme synoptique. Les variables d'adresse a^ et a^ à a^. et a^. ne sont représentée§4ue Par u11® seule ligne. Le reste de la matrice d'adressage constitue en fait la continuation du circuit représenté pour les bits d'adresse ag à a^ (et ag à a^ ^ ). 10 La matrice d'adressage 2 de la mémoire 1 est réalisée selon un code binaire. En partant de la borne de sortie 10, chaque ligne d'adresse de la matrice se divise successivement en deux jusqu'à obtenir les bornes correspondant à tous les emplacements d'adresse . Dans la forme particulière représentée la matrice ne comporte 15 que 512 bornes grâce à la disposition décrite brièvement dans les paragrapheprécèdent et plus en détail dans la suite du texte. Bien que la forme présente soit décrite à l'aide d'un code binaire, il va de soi que d'autres codes numériques sont utilisables sans sortir du cadre de l'invention. 20 La partie 3 de la matrice d'adressage 2 représente trois arbres de sélection 5» 6 et 7- Un quatrième arbre de sélection n'est pas représenté pour la clarté du dessin, mais il est évident que cet arbre est similaire à l'arbre de sélection 6 connecté au point 9 de l'arbre de sélection 7j sauf qu'il est relié à l'arbre 5 au 25 point 8. La matrice d'adressage 2 comporte des bornes numérotées 1 à 512 en nombre égal aux états des variables a^ à a^. Seules les bornes - extérieures 1, 2, 3»... 510, 511 et 512 sont représentées, les autres étant simplement indiquées par des points. 30 Les variables d'adresse choisies a^ , a^, a^ et a^ sont re présentées par 16 lignes d'entrée groupées sur la référence 11. Ces lignes correspondent à des fonctions logiques des bits d'adresse a^, a^, a^ et a^. Comme indiqué précédemment, le nombre de variables d'adresse représentées par des lignes peut être différent 35 de celui de la forme décrite dans laquelle les bits choisis :sont les deux bits de rang le plus bas des variables d'adresse a^ à a^ et a^ à a^. La mémoii* 1 est donc complètement adressée par les 70 00258 -5- 2030123 lignes d'entrée 11 et la matrice 2. Le choix du nombre particulier de "bits constituant l'adresse dépend du nombre d'emplacements de la mémoire. Lorsque le nombre d'emplacements augmente, il est possible de mécaniser de la ma-5 nière décrite précédemment un nombre plus grand de bits de l'adresse. Cependant, lorsque le nombre d'emplacements de la mémoire augmente, il devient moins pratique de mécaniser un grand nombre de bits d'adresse. Par exemple, dans la mémoire à 11 bits représentée, l'emploi de 16 lignes représentant les emplacements d'adresse des 10 deux bits de rang inférieur permet de réduire de 2.04-8 à 512 le nombre de connexions possibles. La mécanisation de trois bits nécessiterait 256 lignes et le nombre de connexions possibles serait encore plus réduit. Cependant, il est évident que l'accroissement du nombre de lignes est important. La mécanisation de quatre bits 15 d'adresse nécessiterait 6.500 lignes, de sorte que les avantages du système de l'invention disparaissent complètement lorsque le nombre de bits mécanisés augmente au delà d'une certaine limite. Un ensemble unique de quatre adresses est donc associé à chacune des bornes 1 à 512 de la matrice. Les ensembles sont re-20 présentés par les états des variables d'adresse les plus significatives et les quatre adresses associées à chaque borne sont définies par les deux bits les moins significatifs de l'adresse, a^, a^, a^ et a^. A chaque ensemble de quatre adresses correspondent quatre bits enregistrés dans la mémoire 1. Pour une borne donnée 25 de la matrice, les quatre bits de donnée sont une fonction logique des deux bits les moins significatifs de l'adresse. Une ligne d'entrée est mécanisée pour chacune des 16 fonctions logiques possibles des deux bits les moins significatifs de l'adresse. Les données sont enregistrées à la mémoire 1 en connectant chaque 30 borne de la matrice à lsune des lignes d8entx"ée en fonction de la donnée à enregistrer dans l'ensemble correspondant de quatre adresses. Par exemple, la borne 512 est connectée à la 12ème ligne d'entrée qui représente la fonction logique a^ et a^. Lorsque les variables a^ à a^ sont vraies, la borne 512 de la matrice est 35 reliée à la borne de sortie 10. Un seul bit de donnée (0 ou 1 logique) peut être lu pour chaque adresse (a^ - a^ ^). Les quatre adresses mémoires correspondantes à la borne 512 70 00258 -6- 2030123 ont pour fonction logique de leurs bits les moins significatifs : a^2> a^a^» a^a^ et a^a^. La fonction mécanisée par la 12ème ligne d'entrée est fausse pour a. a*,,3 a.-a. et a. a.,, mais elle est vrais 1 d \ Ù I d pour a^a^. La donnée enregistrés à cette adresse est donc formée 5 de trois 0 logiques et d'un 1 logique,, Les 16 lignes d'entrée 11 sont connectées à la borne d'entrée 13 par des circuits de commande 14 à transistors MO^.Cu peut considérer que la donnée est enregistrée sous la forme d'une continuité électrique entre les bornes d'entrée et de sortie ou sous 10. la forme d'une tension apparaissant à la borne de sortie 10 pour un 1 logique, lorsque la borne d'entrée est connectée à uxl potentiel correspondant au 1 logique. La configuration du circuit de commande 14 est telle'qu'il puisse mécaniser les 16 fonctions possibles des deux variables 15 d'adresse les moins significatives. Ces deux variables ont quatre états et chaque fonction est vraie ou fausse selon l'état spécifié dans l'emplacement de la mémoire. Les 16 fonctions mécanisées par les lignes d'entrée ne sont pas mutuellement exclusives, en fait pour chaque état 8 lignes sont vraies et 8 lignes sont fausses. 20 Pour réaliser certaines des fonctions logiques de a^, a^, a^ et a2» il est nécessaire de disposer de lignes parallèles entre la borne d'entrée 13 et les 16 entrées des lignes 11. Par exemple5 la fonction a^ + a^ nécessite deux lignes de commande 15 et 16. Ainsi, si l'une ou l'autre des variables a^ et devient vraie 25 pour une adresse particulière, la, 4ème ligne d'entrée passe à l'état haut (vraie). Sur la figure les cercles représentent les transistors MOS dont les électrodes de commande sont indiquées par les lignes traversant les cercles verticalement. Lorsque la ligne représen-30 tant l'électrode de commande est haute, c'est-à-dire dépasse le seuil du transistor, ce dernier devient conducteur et lsune de ses électrodes est portée au potentiel qui apparaît sur l'autre électrode, à la chute ohmique interne près. On comprendra que le niveau de la masse représente dans la 35 présente description le niveau logique faux. Dans d'autres formes de réalisation, les niveaux logiques faux peuvent être représentés par des potentiels positifs ou négatifs. Dans le cas présent, les 70 00258 -7- 2030123 potentiels vrais apparaissant aux bornes de sortie doivent avoir une valeur relativement différente. Il est évident que,bien que des dispositifs de commutation de type oxyde métallique-silicium ait été représenté sur les fi-5 gures et mentionné dans la description, d'autres dispositifs de commutation tels que les dispositifs nitrure métallique-silicium, nitrure -oxyde métallique-silicium, ou autres dispositifs à effet de champ du type à enrichissement peuvent également être utilisés. Il va de soi que la présente invention n'a été décrite et 10 représentée qu'à titre explicatif, mais nullement limitatif, et qu'elle est susceptible de diverses variantes rentrant dans son cadre. 70 00258 -8- 2030123 REVENDICATIONS 1. Système mémoire dont les adresses sont représentées par une série de "bits d'adresse, ledit système étant caractérisé en ce qu'il comprend une borne commune d'entrée et une borne commune 5 de sortie, des lignes d'entrée en nombre égal au nombre de fonctions logiques de certaines variables d'adressage choisies desdits bits de l'adresse, une matrice d'adressage dont le nombre de bornes est égal au nombre de variables d'adressage restantes desdits bits d'adresse, lesdites bornes étant reliées à la borne com-10 mune de sortie en fonction d'une adresse particulière, des dispositifs connectant certaines desdites bornes de la matrice à certaines desdites lignes d'entrée pour enregistrer une donnée, et des dispositifs de commande représentant les fonctions logiques desdites variables d'adresse choisies étant connectés entre les-15 dites lignes d'entrée et la borne commune d'entrée. 2. Système mémoire selon la revendication 1, caractérisé en ce qu'il comprend un circuit d'actionnement sélectif desdits dispositifs de commande en fonction d'une adresse particulière pour connecter l'état logique de la borne d9.entrée par au 20 moins l'une desdites lignes d'entrée à la borne de sortie. 3. Système mémoire selon la revendication 1, caractérisé en ce que le nombre de lignes d'entrée est inférieur au nombre de bornes de la matrice d'adressage. 4. Système mémoire selon la revendication 1, caractérisé 25 en ce que les dispositifs de commande comprennent des dispositifs de commutation interposés entre la borne commune d'entrée et certaines des lignes d'entrée de manière à réaliser les fonctions logiques desdites variables d'adressage choisies. 5. Système mémoire selon la revendication 4, caractérisé 30 en ce que les dispositifs de commutation sont des dispositifs du type oxyde métallique-silicium dont la conduction est déterminée par l'état d'une électrode de commande en fonction d'une adresse choisie. 6. Système mémoire selon la revendication 1,caractérisé en 35 ce qu'il comprend une matrice d'adressage représentant les états des variables d'adressage restantes. 70 00258 -9- 2030123 7• Système mémoire selon la revendication 6, caractérisé en ce que la matrice d'adressage est constituée par des lignes de commande partant de la "borne commune de sortie pour aboutir aux "bornes de la matrice en fonction d'un code numérique donné, cha-5 cune des lignes de commandé comportant des dispositifs de commutation dont la conduction est déterminée par l'état de leurs élea trodes de commande en fonction d'une adresse choisie.