La présente invention concerne les synthétiseurs de fréquence. Selon une caractéristique essentielle de l'invention, un générateur de fréquence synthétique comprend un synthétiseur capable de fournir une fréquence intermédiaire réglable, un 5 diviseur de fréquence recevant et divisant ladite fréquence intermédiaire par un facteur réglable pour produire une fréquence de sortie, un ensemble sélecteur fixant la valpur désirée de la fréquence de sortie et une logique de commande automatique actionnée par l'ensemble sélecteur pour régler le synthétiseur et le diviseur 10 de telle manière que la division par le facteur choôsi. de la fréquence intermédiaire donne la fréquence de sortie voulue.- Selon une autre caractéristique de l'invention, on réalise la synthèse d'une fréquence par un procédé qui consiste à faire la synthèse d'une fréquence intermédiaire, puis à la diviser par 15 un facteur "donné pour obtenir la fréquence de sortie voulue. Le facteur de division est automa;fciquementchoisi d'après un programme prédéterminé qui lie ses valeurs à celles de la fréquence de sortie désirée, la fréquence intermédiaire étant automatiquement choisie en fonction du produit du facteur de division et de la fréquence 20 de sortie désirée de façon que la fréquence intermédiaire, lorsqu'elle est divisée par ledit facteur, donne la fréquence de sortie désirée. D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui suit et des dessins sur lesquels s 25 La figure 1 est un schéma synoptique de l'ensemble du système de l'invention. Les figures 2, 3 et 4 sont des schémas syn optiques plus détaillés de certaines parties du système de la figure 1. La figure 5 est un diagramme de synchronisation de diffé-30 rentes formes d'onde qui apparaissent dans le système. D'une manière générale, le système de l'invention comprend des blocs synthétiseurs de fréquence 10, 12, 14 et 16 qu'un opérateur peut prérégler de la manière décrite ci-après pour produire une fréquence de sortie F1 sur une ligne 18. La. fréquence F1 est 35 appliquée à l'entrée d'un circuit diviseur 20 dont le facteur variable est automatiquement réglé pour produire sur la ligne de sortie 22 la fréquence synthétique désirée F0. Dans l'exemple 71 35564 2 2110,197 considéré, le circuit diviseur 20 comprend deux chaînes de division de fréquence en série, la première chaîne correspondant à un facteur de division de 10m et la seconde chaîne correspondant à un facteur de division de 2n, m étant,0, 1 ou 2 et n étant 0, 1 5 2 ou 3. Le facteur total de division du circuit 20 est donc Q = 10m.2n. Le système synthétiseur comprend un panneau de commande 24 qui porte par exemple cinq commutateurs manuels 24A à 24E au moyen desquels l'opérateur peut afficher décade ppr décade la vaJsur de la fréquence F0. Dans l'exemple décrit, la 10 plage de fréquence du synthétiseur de l'invention va de 0 à 160 MHz (plus précisément de 0,1 à 159,99 M_Hz). Les commutateurs 24A à 24D ont dix positions chacun (0 à 9) et correspondent respectivement aux dizaines de kHz, aux centaines de kHz, au MHz et aux dizaines de MHz de la fréquence de sortie désirée. Le commutateur 15 24E permet de choisir le nombre de centaines de MHz et ne comporte que deux positions s 0 et 1. Le panneau de commande 24 conditionne un sélecteur d'exposants 26 qui, pour chaque valeur affichée de la fréquence désirée, choisit les valeurs particulières des exposants m et n (c'est-à-dire en fait le facteur de division Q du circuit 20 20). De plus, le panneau de commande 24 (en association avec le sélecteur d'exposants 26) conditionne un circuit multiplicateur 28. Le multiplicateur 28 commande les blocs synthétiseurs 10 à 16 de façon que la valeur de la fréquence F1 sur la ligne 18 soit, après division par le facteur Q dans le diviseur 20, égale à la valeur 25 ' désirée de la fréquence de sortie F0. Une forme particulière du système synthétiseur de l'invention va maintenant être décrite en détail. Comme on le verra, les blocs synthétiseurs 10, 12 et 14 sont réglables de manière à fournir sur la ligne 18 une fréquence 30 F1 variabie entre 80 et 160 MHz (en pratique 80 à 159,99MHz), c'est-à-dire sur un octave. F1 peut être représentée de la manière suivante s F1 = 80 + 10A + B + C/10 + D/100 (en MHz) (1) Q étant le facteur total de division du circuit diviseur 20, 35 F0 ? F1/Q. Q est variable de 1 (lorsque m et n sont tous deux égaux à zéro) a. 800 (lorsque m = 2 et n = 3), de sorte que F0 est variable entre 0,1 MHz et 159,99 MHz. 71 35564 2110197 3 Le bloc synthétiseur 10 fournit le premier chiffre D (de l'équation 1 ci-dessus). Ce bloc est relié à une lig. - 40 par laquelle il reçoit une fréquence fixe Fr, par exemple 0,6 MHz, et à une ligne 42 par laquelle il reçoit une fréquence 5 variable F^. La ligne 42 est reliée à un commutateur 44 à dix positions numérotées 0, 1, 2, ..... 9. Les dix entrées du commutateur 44 sont reliées à des souces de fréquences différentes. Ainsi, lorsque le commutateur est dans sa position 0, la ligne 42 reçoit une fréquence d'entrée de 5,4 MHz, cette fréquence d'ertrée 10 croissant de 0,1 MHz par pas du commutateur jusqu'à 6,3 MHz pour la position 9. La représentation du commutateur 44 est purement schématique et, dans la pratique, il s'agit d'un commutateur électronique. Comme représenté, le commutateur 44 est commandé par une logique 46 qui est elle-même reliée par un canal 48 au circuit 15 multiplicateur 28. Le canal 48 comprend quatre lignes qui fournissent en forme décimale codée binaire (DCB), des signaux représentatifs de la position du commutateur 44, déterminée par le multiplicateur 28, qui permet d'obtenir la valeur voulue- du chiffre D dans l'équation de la fréquence F1. Si le multiplicateur 28 20 détermine que la valeur requise est par exemple D = 2, il fournit en forme DCB un signal représentant le chiffre 2 aux lignes du canal 48 et la logiquB 46 met le commutateur 44 dans sa position 2-dans laquelle il fournit une fréquence F^ = 5,6 MHz s le processus étant-le même pour les autres valeurs de D. On voit donc que les 25 différentes Valeurs possibles de F^ (de 5,4 à 6,3 MHz) correspondent Le bloc synthétiseur 10 peut prendre diverses formes pratiques, dont l'une est décrite plus en détail dans la suite, 30 mais son r81e est de fournir sur une ligne 43 une fréquence de sortie F2 telle que t inl'8qùàtion t Ffl = 5,4 + D/10 (3) (4) F2 = 6 + D/10 (5) 35 La fréquence de sortie F2 est divisée par dix dans un diviseur fixe 50 pour produire une fréquence de sortie F3. F3 = 0,6 + D/100 (6) 71 35564 4 2110197 La fréquence F3 est l'une des entrées du bloc synthétiseur 12 qui œfc similaire, du point de vue construction et fonctionnement, au bloc synthétiseur 10, et qui reçoit une seconde entré? sur une ligne 52. Le bloc 10 fournit sur une ligne 53 une sortie F4 telle que s F4 = F3 + Fc (7) La ligne 52 est reliée à un commutateur 54 qui est semblable au commutateur 44 et dont les dix positions 0,1, 2, ... 9 correspondent respectivement à des fréquences de 5,4, 5,5, 5,6 ... 6,3 MHz sur la ligne 52. Le commutateur 54 est commandé par une logique 56 qui est reliée par un canal 58 au multiplicateur 28. Le canal 58 comporte quatre lignes qui fournissent sous une forme DCB, la valeur requise du chiffre C déterminée par le multiplicateur 28. Ainsi, si le multiplicateur 28 détermine par exemple que la valeur du chiffre C est 6, il applique au canal 58 des signaux DCB représentant le chiffre 6 pour commander la logique 56 de manière qu'elle mette le commutateur 54 dans sa position 6 qui correspond à une valeur de 6,0 MHz pour Fj, % de même pour les autres valeurs de C. On voit que les différentes valeurs possibles de F^ (5,4 à 6,3 MHz) sont telles que s Fc = 5,4 + C/10 (8) Des équations 6, 7 et 8, on peut déduire que s F 4 = 6 + C/10 + D/100 (9) Le bloc synthétiseur 14 est semblable aix blocs 10 et 12 du point de vue construction et fonctionnement. Il reçoit une première fréquence d'entrée F^ sur une ligne 60 et une seconde fréquence d'entrée Fg sur une ligne 62 et fournit sur une ligne 64 une fréquence de sortie F5 telle que s F5 = Fa + Fb (10) La fréquence F g est déterminée par un commutateur 66 à dix positions 0, 1, 2, ... 9. Les dix entrées du commutateur 66 correspondent respectivement à des fréquences fixes de 4, 5, 6, ... 13 MHz. Le commutateur 66 (qui, comme les commutateurs 44 Bt 54 n'est représenté que schématiquement) est commandé par une logique 68 qui est reliée au multiplicateur 28 par un canal 70. Le canal 70 comporte quatre lignes qui fournissent en forme DCB 71 35564 5 2110197 la valeur requise du chiffre B déterminée par le multiplicateur 28. Si le multiplicateur 28 détermine par exemple que la valeur requise de B est 6, il applique au canal 70 des signaux iJLB représentant le chiffre 6 et la logique 68 met le commutateur 66 5 dans sa position 6 pour fournir une fréquence Fg de 10 MHz ; de même pour les autres valeurs de B. Ainsi, Fg = 4 + B (11) La fréquence F^ est commandée par up commutateur 72 à huit positions 0, 1, 2, ....7. Les huit entrées du commutateur 72 10 reçoivent respectivement des fréquences de 70, 80, ... 140 MHz. Le commutateur 72 (qui, comme les autres commutateurs, n'est représenté que schématiquement) est commandé par une logique 74 qui est reliée au multiplicateur 28 par un canal 76. La logique 74 répond aux signaux du canal 76 par une sortie correspondant à la 15 valeur désirée du chiffre A pour positionner le commutateur 72. Ainsi, si la valeur désirée de A est 6, le commutateur 72 est mis dans sa position 6, et ainsi de suite. On voit que les valeurs possibles de la fréquence F^ sont telles que s Fft = 70 + 10 A (12) 20 La logique 74 diffère des autres logiques 46, 56 et 68 par le fait que le numéro de la position du commutateur n'est pas numériquement égal à la valeur décimale du signal qui est reçu du canal 76. L'explication de cette différence géra donnée par la suite. 25 La table I ci-dessous indique les positions du commutateur que commande la logique 74, pour chaque signal du canal 76. TABLE I Valeur requise Valeur tlécimal"e Sortie de la logique 74 du chiffre A du signal dans et position correspondante le canal 76 du commutateur 72 0 8 0 1 9 1 2 0 2 3 1 3 4 2 4 5 3 5 6 4 6 7 5 7 71 35564 6 2110197 Des équations 10, 11 et 12 on peut déduire que s F5 = 74 + 10A + B (13) Le bloc synthétiseur 1 éj semblable aux autres blocs synthétiseur du point de vue construction et fonctionnement reçoit 5 les deux fréquences F4 et F5 et fournit une fréquence de sortie F1 telle que i 10 qui est l'expression recherchée. Le sélecteur d'exposants 26 est relié au panneau de commande 24 par quatre canaux 90, 92, 94, 96 et 98. Chaque canal 90 à 96 comporte quatre lignes qui transmettent en forme DCB les signaux représentant les positions respectives des commutateurs 24A à 24D. 15 Le canal 98 ne comprend qu'une seule ligne qui transmet un 0 ou un 1 selon que la position du commutateur 24E est un 0 ou un 1. Le sélecteur d'exposants 26 est relié à un canal de sortie 100 qui comprend sept lignes transmettant respectivement des signaux binaires mO, m1, m2, n0, rçl, n2, n3. Le sélecteur 26 utilise les 20 signaux reçus sur les canaux 92 à 98 pour déterminer la valeur du diviseur Q (Q = 10™.2n) nécessaire au circuit 20 et applique un code correspondant sur les sept lignes du canal 100. Ainsi, si le sélecteur 26 détermine par exemple que la valeur du diviseur Q est 8, les valeurs correspondantes de m et n sont respectivement 0 et 3, 25 et il applique des "unjf binaires sur les lignes mO et n3 et des "zéros" sur les cinq lignes restantes du canal 100. Les autres valeurs du diviseur sont codées d'une manière analogue sur les lignes m et n. La table II ci=après indique les valeurs de Q et de F0 (en MHz) pour les différents états des lignes m et n, dans le cas où F1 est 30 variable entre 80 et 160 (plus précisément 159,99 MHz), F1 = F5 + F 6 Des équations 9, 13 et 14, on peut déduire que : F1 = 80 + 10A + B + C/10 + D/100 (14) 71 35564 7 2110197 TABLE II 5 10 n = 0 n = 1 n = 2 M = 3 m = 0 Q = 1 F0= 80 à 159,99 Q = 2 F 0= 40 à 79,99 Q = 4 F0 = 20 à 39,99 Q = 8 F0= 10 à 19,99 m = 1 Q = 10 F0= 8 à 9,99 * Q = 20 F0= 4 à 7,99 Q = 40 F0= 2 à 3,99 Q = 80 F0= 1 à 1,99 (M II e Q = 100 F0= 0,8 à 0,99 * Q = 200 F0= 0,4 à 0,79 Q = 400 F0= 0,2 à 0,39 d = 800 F0= 0,1 à 0,19 15 20 25 30 35 Les valeurs marquées d'une astérisque seraientthéoriquement de 15,99 et dB 1,59, mais le système œt conçu pour les limiter aux fréquences indiquées pour éviter un chevauchement entre les plages correspondant àm=0, n = 3, et m = 1 , n = 0 d'une part et m = 1,e^-n=3etm=2, n=0 d'autre part. En représentant par , K^, K^, et Kg les valeurs décimales des chiffres de FO respectivement affichées sur les commutateurs 24E à 24A, la table III ci-après schématise la logique nécessaire à l'élaboration des signaux mO, m1, m2, nO, n1, n2 et n3. La troisième colonne de la table indique entre parenthèses les valeurs décimales des chiffres à Kg..Pour un électronicien, il va de soi que le sélecteur d'exposants 26 contient la logique nécessaire pour satisfaire aux équations de la table III et pour produire les signaux mO à n3 voulus pour chaque valeur de F0« La figure 2 représente le circuit diviseur 20 qui comprend trois portes ET à deux entrées 102, 104 et 106 qui sont respectivement validées par les signaux mO, m1 et m2. La seconde entrée de la porte 102 est directement reliée à la ligne 18 (figure 1). La seconde entrée de la porte 104 est reliée à la ligne 18 à travers un diviseur de fréquence 108 ayant un facteur de division fixe de dix, alors que la seconde entrée de la porte 106 est reliée à la ligne 18 à travers le diviseur 108 et un second diviseur de fréquence 110 ayant également un facteur de division fixe de dix. Les sorties des portes 102 à 106 sont réunies par une porte OU 112 dont la sortie alimente une chaîne de trois diviseurs binaires ou bascules 114, 116 et 118. La sortie"de la porte OU 112 est également reliée à l'une TABLE III Fonction à réaliser Conditions pour que la fonction soit vraie Fonction logique mO Si K1 est 1 ou K2 est 1-9 (10 - 159,99 MHz) K1 (1) + K2 (1 - 9) m1 Si K1 est 0 et K2 Bst 0 et K3 est 1-9 1 - 9 (1 - 9,99 MHz) K1(0).K2(0).K3{1-9) m2 Si Kl est 0 et K2 est 0 et K3 est 0, et K4 est 1 - 9 (0,1 - 0,99 MHz) K1 (D).K2(0).K3(0ji.J nO Si mO et K1 sont 1 ; ou si mO et K2 sont 6-9 ;ou Si ml et K2 sont 1 ; ou si mû et K3 sont 8-9 ; au Si m2 et K3 sont 1 } ou si mO et K4 sont 8-9 mO m1 m2 [K1(1) + K2 (8-9)J + rK2(1) + K3 (8-9)3 + K3(1) + K4 (8-9)] n1 Si mO est 1 et K2 est 4-7 ; ou Si m1 est 1 et K3 est 4-7 { ou Si m2 est 1 et K4 est 4-7 mP L K2 (4-7)J + m1 [K3 (4-7) J + m2 [K4 (4-7)J n2 Si mO est 1 et K2 est 2-3 ; ou Si m1 est 1 et K3 est 2-3 ; ou Si m2 est 1 et K4 est 2-3 mO [ K2 (2-3)J + m1 [K3 (2-3)] + m2 [K4 (2-3)] n3 Si mO et K2 sont 1 ; ou Si m1 et K3 sont 1 ; ou Si m2 et K4 sont 1 mO [K2 (1) J + m1 [_K3 (1) ] + m2 [K4 (1)3 (autrement dit n0.n1.n2) 71 35564 9 2110197 des entrées d'une porte ET à deux entrées 120 §t les sorties des bascules 114 à 118 sont respectivement reliées à l'une des entrées de trois autres portes ET à deux entrées 122, 124 et 126» La seconde entrée de chacune des partes ET 120 à 126 est fournie par les lignes respectives nO, n1, n2 et n3. Les sorties des portes ET 120 à 126 sont réunies par une porte OU 128 dont la sortie est transmise à la ligne 22 (figure 1). La figure 2 indique clairement la manière dont le facteur total de division Q appliqué entre les lignes 13 et 22, est déterminé par les valeurs des signaux mO à n3. Comme on l'a vu précédemment, le multiplicateur 28 détermine la valeur que doit avoir la fréquence F1 pour produire la fréquence de sortie voulue F0 après division par le facteur choisi Q. Le circuit du multiplicateur 28 va maintenant Stre décrit en détails. Sur la figure 3, le multiplicateur 28 comprend un diviseur d'horloge synchrone 126 qui est commandé par les signaux mO à n3 du canal 100 et qui reçoit également des signaux d'horloge à 10 MHz par une ligne 124, Le diviseur 126 fournit sur une ligne 128 une première sortie qui est un train d'impulsions à fréquence de récurrence fixe égale à 10/800 MHz, chaque impulsion ayant ainsi une période T de 80 yus. Ces impulsions sont appliquées à une entrée d'un générateur d'horloge à cinq phases, 130, et également-à un générateur d'impulsions 132. Le diviseur 126 fournit sur une ligne 134 une seconde sortie comprenant des impulsions dont la fréquence est 10Q/800 MHz, Q étant déterminé d'après les valeurs des signaux du canal 100. La ligne 134 est reliée à un multiplicateur dynamique série DCB 136. Le générateur d'horloge 130 a cinq lignes desortie qui correspondent respectivement aux signaux 01 à 05. Les formes d'onde de ces sorties sont illustrées sur le diagramme de la figure 5. Chaque sortie comprend une succession d'impulsions négatives de 800^us, les sorties étant déphasées les unes par rapport aux autres. Le générateur d'impulsions 132 est commandé par les signaux DCB reçus du panneau de commande 24 sur les canaux 90 à 96 et comprend quatre lignes de sortie 138, 140, 142 et 144 dont les signaux sont respectivement P2, P3-, P4 et P5. Un signal P2 est 71 35564 2110197 10 appliqué à la ligne 138 sous contrôle des signaux DCB reçus sur le canal 90. Ainsi, comme le montre la figure 5, le signal P2 est une série d'impulsions positives dont les fronts arriéres sont en phase avec les impulsions du signal 02, mais dont les 5 durées sont, par multiples de 80yus, directement proportionnelles à la valeur des signaux DCB du canal 90. Ainsi, si la valeur DCB du canal 90 est 1, chaque impulsion du signal P2 a une largeur de BO^us (c'est-à-dire une fois 80^us). Si le signal DCB du canal 90 est par exemple 6, chaque impulsion du signal P2 a une largeur de 10 480yus (c'est-à-dire 6 fois 80yus ou six largeurs d'impulsion du signal d'horloge 02), et ainsi de suite. Les signaux P3 à P5 dépendent de la même manière des signaux DCB que fournissent respectivement les canaux 92 à 96 et, comme indiqué sur la figure 5, les signaux P3 à P5 comprennent des trains d'impulsions dont les 15 fronts arrières sont en phase avec les signaux 03 à 0 5, les largeurs des impulsions étant directement proportionnelles aux signaux DCB reçus des canaux correspondants 92 à 96. En conséquence, le multiplicateur série 136 reçoit successivement les impulsions des signaux P2 à P5, dans cet ordre. 20 Le multiplicateur 136 (voir figure 4) comprend quatre portes ET 148 à 151 qui reçoivent toutes les signaux d'horloge de la ligne 134 à leur première entrée et les signaux respectifs P2 à P5 à leur seconde entrée. Les sorties des portes ET 148 à 151 sont reliées aux entrées de décades respectives de comptage 25 153 à 156. Les sorties des décades sont respectivement reliées à dès codeurs DCB 158 à 164. Ces derniers alimentent les canaux respectifs 48, 58, 70 et 76. Chaque signal P2 ouvre la porte 148 et laisse passer les impulsions d'horloge de la ligne 134 vers la décade 153. Le nombre 30 d'impulsions d'horloge que compte la décade pendant la durée de chaque impulsion du signal P2 est proportionnel à la largeur de cette dernière et par conséquent directement proportionnel à la valeur présentée sur le canal 90. En d'autres termes, le nombre d'impulsions d'horloge comptées par la décade 153 pendant chaque 35 impulsion du signal P2 est égal au produit de la valeur décimale affichée sur le commutateur 24A et du facteur de di/ision Q choisi par le sélecteur d'exposants 26. 71 35564 11 2110197 Une impulsion du signal P3 arrive ensuite à la porte 149 qui laisse passer un certain nombre d'impulsions d'horloge de la ligne 134 à la décade 154. Le contenu de la décade 154 est donc égal au produit de la valeur affichée sur le commutateur 24B et 5 du facteur de division Q. De la même manière, les impulsions P4 et P5 ouvrent les portes 150 et 151 et font apparaître dans les décades 155 et 156 des nombres égaux aux produits du diviseur Q et des valeurs qui sont respectivement affichées sur les commutateurs 24C et 24D. Etant donné que les décades sont en cascade, 10 leurs sorties établissent un report décimal continu des quatre derniers chiffres du produit du diviseur Q et du nombre qui est affiché sur les commutateurs 24A à 24D. Les codeurs DCB 158 à 164 convertissent les signaux décimaux en forme DCB et alimentent les canaux respectifs 48, 58, 70 et 76. Les décades sont remises 15 à zéro pendant chaque impulsion 01 par une ligne 165 et les compteurs sont mis à jour pendant chaque impulsion 01 (avant la remise à zéro des décades) par une ligne 166. On remarque que le produit fournit par 1b multiplicateur 28 n'est pas directement affecté par la position du commutateur 24E. 20 La valeur affichée sur le commutateur 24E modifie le facteur de division Q, ce qui affecte indirectement la valeur du produit du multiplicateur 28. On notera également que la sortie du multiplicateur 28 n'indique pas la valeur du premier chiffre significatif de la 25 fréquence F1. Cependant, étant donné que F1 ne peut dépasser 159, 99 MHz, son premier chiffre décimal est un 1 ou un 0. En outre, F1 ne peut être inférieur à 80 MHz. Ainsi, Iprsque la valeur décimale du chiffre du canal 76 est 8 ou 9, le premier chiffre significatif de F1 est obligatoirement nul et lorsque la valeur 30 décimale du chiffre du canal 76 est 0, 1, 2, 3, 4 ou 5 (les valeurs 6 et 7 étant exclues), le premier chiffre significatif de F1 est obligatoirement un 1. La sortie du multiplicateur 28 indique donc implicitement la valeur du premier chiffre significatif de F1. La valeur décimale de la sortie appliquée au canal 76 35 représente donc le nombre de dizaines de mégahertz de la valeur de FI. Ce nombre doit être compris entre 8 et 15 (F1 étant au minimum de 80 MHz et au maximum de 159,99 MHz). Si le nombre de 71 35564 ■2110197 12 dizaines de mégahertz est 8 ou 9, la valeur de F1 correspond directement à la valeur des signaux du canal 76. Si le nombre de dizaines de mégahertz est 10, 11, .... 15, le canal 76 indique respectivement un nombre de 0, 1, 2, 3, 4 ou 5. La valeur minimale 5 de F1 étant 80 MHz dans le système synthétiseur de l'invention, il en découle que la valeur de A (voir équation 1) est inférieure de 8 unités au nombre de dizaines représenté par la valeur décimale de la sortie du canal 76. Ce décodage est assuré par la logique 74 de la manière indiquée précédemment, en regard de la 10 table I» Le fonctionnement d'ensemble du synthétiseur de l'invention va maintenent Être décrit dans le cadre d'un exemple numérique. On suppose que la fréquence de sortie désirée, F0, œfc 29*43 MHz. L'opérateur affiche sur les commutateurs 24A à 24E 15 les valeurs décimales 3, 4, 9, 2 et 0 et leur transposition DCB est présentée au sélecteur d'exposants 26 par les canaux 90 à 98. En outre, les valeurs DCB correspondant aux positions des commutateurs 24A à 24D sont présentées par les canaux 90 à 96 au multiplicateur 28. 20 Comme expliqué précédemment au regarfd des tables II et III, le sélecteur d'exposants 26 détermine que la valeur de m est 0 et que celle de n est 2, ce qui correspond à Q = 4. Le sélecteur 26 applique donc un signal binaire 1 sur les lignes mO et n2 du canal 100, validant les portes ET 102 et 124 (figure 2) du diviseur 25 20, les autres lignes du canal 100 étant maintenues au niveau binaire 0» Comme on l'a vu précédemment, le multiplicateur 28 fait le produit de la valeur décimale de l'ensemble des signaux qui sont présentés par les canaux 90 à 96 et du facteur de division Q. Le 30 produit résultant est 117,72 dont seuls les quatre derniers chiffres apparai*sent sur les canaux de sortie 48, 58, 70 et 76. Le canal 48 reçoit ainsi le chiffre décimal 2, le canal 58 le chiffre décimal 7, le canal 70 le chiffre décimal 7 et le canal 76 la chiffre décimal 1, tous ces chiffres étant évidemment en forme 35 DCB. La logique 46 commande ainsi le commutateur 44 (figure 1) de façon qu'il prenne la position 2 pour donner une fréquence F^ 71 35564 211Ô197 égale à 5,6 MHz. Dans les équations 4 et 5, F2 pst donc 6,2 MHz et F3 0,62 MHz. De même, la logique 56 commande le commutateur 54 de façon qu'il prenne la position 7 pour donner une fréquence F^ de' 6,1 MHz. 5 De ce fait, dans l'équation 7, F4 est 6j72 MHz. La logique 60 détermine que la valeur requise du paramètre B est 7, et fait passer le commutateur 66 dans sa position 7 pour fournir un signal F^ de 11 MHz. La logique 74 détermine d'après le signal du canal 76 (1 décimal) que la valeur 10 requise du paramètre A est 3 (voir table I) et fait passer le commutateur 72 dans sa position 3 pour fournir un signal F^ de 100 MHz. En portant ces valeurs dans l'équation 10, on voit que le bloc synthétiseur 14 fournit une fréquence de sortie F5 de 111 MHz. 15 L'équation 14 indique que la fréquence de sortie F1 produite sur la ligne 18 est : F1 = 6,72 + 111 MHz - 117, 72 MHz. La fréquence de sortie F0 qui apparaît sur la ligne 22 est 20 donc F0/Q = 117,72/4 = 29,43 MHz, c'est-à-dire la valeur initialement choisie. Comme le montre la description précédente, le système synthétiseur de l'invention permet d'obtenir des fréquences de sortie dans une large plage (de 0 à 160 MHz, soit plus d'uheûctave), 25 sans utiliser de très hautes fréquences qui posent des problèmes de blindage électrique et de niveau de bruit relativement élevé. Le synthétiseur décrit utilise des fréquences relativement basses qui ne posent pas de problème particulier de blindage et n'introduisent pas des niveaux de bruit exagérés (en pratique, le diviseur 20 réduit le bruit lorsque le facteur Q est relativement élevé). Les avantages du synthétiseur de 1'invention découlent principalement de l'emploi du diviseur 20. Le sélecteur d'exposants 26 et le multiplicateur 28 permettent de faciliter la mise en oeuvre du synthétiseur, en dépit de la présence du diviseur 20. 35 En l'absence de tels dispositifs, il faudrait régler manuellement le diviseur 20,ce qui nécessiterait une détermination préalable du facteur de division voulu correspondant à la fréquence de sortie 71 35564 i4 2110197 désirés, puis un calcul ds la valeur correspondante de F1f et ea_fin l'affichage des valeurs désirées de Qet de FI. Ces calculs seraient relativement longs et il ne serait en outre pas possible de déduire directement la fréquence de sortie FO de l'affichage 5 des commutateurs manuels* Ces inconvénients sont éliminés par le sélecteur d'exposants 26 et le multiplicateur 213. Chaque bloc synthétiseur 10 à 16 peut comprendre par exemple un mélangeur simple équipé d'un filtre permettant de neconserver que la bande latérale supérieure comme fréquence de sortie. 10 En variante, on pourrait utiliser un circuit mâangeant l'une des fréquences d'entrée avec la sortie d'un oscillateur variable commandé par une tension et utiliser un détecteur de phase pour comparer la bande latérale inférieure de la sortie du mélangeur avec l'autre des deux fréquences d'entrée, le détecteur dB phase 15 commandant l'oscillateur variable de manière à maintenir nulle la différence entre les deux fréquences comparées. Bien que le diviseur 20 utilise un facteur 10m.2n dans lequel m et n sont variables, il est évident que l'on pourrait utiliser tout autre facteur de division de forme mathématique 20 différente. En variante, le système peut Être équipé d'un sélecteur de plage permettant de choisir entre les différentes plages de fréquence de sortie F0. La plage 1 correspondrait par exemple à F0 comprise entre 10 et 159,99 MHz, la plage 2 correspondrait à 25 F0 comprise entre 1 et 15,999 MHz et la plage 3 correspondrait à F0 comprise entre 0,1 et 1,5999 MHz. Pour obtenir ces différentes plages, il suffirait que la sélection des diviseurs par dix du circuit divieeur 20 soit commandée par le sélecteur de plage et indépendante du sélecteur d'exposants 26 qui ne servirait plus 30 qu'à la détermination de la valeur du signal n. Dans sa première position, le sélecteur de plage ne choisirait aucun des diviseurs par dix 108, 110. Dans sa seconde position, il choisirait le diviseur 108 seul et dans sa troisième position les diviseurs 108 et 110. Le multiplicateur 28 ne répondrait qu'aux variations du 35 signal n et ne serait pas affecté par le sélecteur de plage* Ce procédé de changement de plag^4st avantageux car il permet de limiter à 8 au maximum le facteur de multiplication du 71 3556k 15 2110197 multiplicateur 28. Le multiplicateur étant de type dynamique, son temps de calcul est proportionnel à la valeur du facteur de multiplication, de sorte qu'en limitant ce dernier on réduit les retards. Ce mode de réalisation n'a été décrit qu'à titre illustratif' et nullement limitatif et l'on pourra y apporter diverses variantes ou modifications entrant dans le cadre et dans l'esprit de l'invention. 71 35564 16 2110197 Revendications 1. Système synthétiseur de fréquence caractérisé en ce qu'il comprend un dispositif de synthèse de fréquence (1P, 12, 14, 16) fournissant une fréquence intermédiaire réglable (F1), 5 un diviseur de fréquence (20) divisant la fréquence intermédiaire par un facteur réglable (Q) pour produire une fréquence de sorti (FQ), un dispositif d'affichage (24) permettant de fixer la valeur désirée de la fréquence de sortie (F0) et un dispositif de commande automatique (26, 28) relié au dispositif d'affichage 10 (24) et destiné à régler le dispositif de synthèse (10, 12, 14, 16) et le diviseur de fréquence (20) de telle manière que la fréquence intermédiaire (F1) que produit le premier dispositif donne, après division par le facteur (Q), la fréquence de sortie désirée (F0). 15 2. Système selon la revendication 1, caractérisé en ce que le dispositif de commande comprend une unité de commande 26 destinée è fournir, pour chaque valeur désirée de la fréquence de sortie (F0) fixée au moyen du dispositif d'affichage (24), une première sortie de commande différente et prédéterminée 20 (m1 n0..,) représentant une valeur particulière du facteur de division (Q), et un multiplicateur (28) sensible à la-valeur désirée de la fréquence de sortie (F0) fixée par le dispositif d'affichage (24) et à ladite première sortie de commande (m1 ... n0 ....) pour fournir une seconde sortie de commande (48, 58, 70, 25 76) proportionnelle à leur produit et déterminant la valeur de la fréquence intermédiaire (F1). 3. Système selon la revendication 2 caractérisé en ce que le diviseur (20) divise la fréquence intermédiaire (F1) par le facteur de division (Q) qui est de la forme Xx, X étant un entier 30 fixe et x un entier variable en fonction de la valeur de la première sortie de commande (m1 n0 ....) de façon à modifier la valeur du facteur de division (Q). 4. Système selon la revendication 3 caractérisé en ce que le diviseur (20) divise également la fréquence intermédiaire (F1) 35 par un autre facteur Yy, Y étant un entier fixe et y un entier modifiable manuellement pour changer la plage de la fréquence de sortie (F0). 71 35564 2110197 17 5. SystèmB selon la revendication 2 caractérisé en ce que le diviseur(20)divise la fréquence intermédiaire par un facteur de division Xx. Yy, X et Y étant des entiers fixes et x est y étant des entiers variables en fonction de la valeur de la première sortie de commande (m1 .... nO ....) de façon à modifier la valeur du factBur de division (Q). 6. Système selon la revendication 4 ou la revendication 5 caractérisé en ce que X est 2 et Y est 10. 7. Système selon l'une quelconque des revendications 1 à 6 caractérisé en ce que le dispositif de synthèse de fréquence comprend plusieurs circuits synthétiseurs (10, 12, 14) fournissant chacun une fréquence séparée (F3, F4, F5) dont la somme constitue la fréquence intermédiaire (F1) , chaque circqit synthétiseur (10, 12, 14) étant réglable de façon que la fréquence qu'il produit détermine la valeur de l'une dBS décades de la fréquence intermédiaire. 8. SystèmB SBlon l'une quelconque des revendications 2 à 6 caractérisé en ce que le dispositif de synthèse de fréquence comprend plusieurs circuits synthétiseurs (10, 12, 14) fournissant chacun une fréquence séparée (F3, F4, F5) et un additionneur (16) faisant la somme de ces fréquences pour fournir la fréquence intermédiaire (FI), chaque circuit (10, 12, 14) comprenant un additionneur pour faire la somme de deux fréquencss dont au moins l'une (Fq* F^, F^) Bst variable par paliers à partir d'une valeur de référence, l'autre étant soit variable de la mSme manièrs (F3, Fg), soit fixe et égals à uns fréquence de référence (F )» le système comprenant également un dispositif de commutation (44, 54, 66, 72) modifiant les fréquences variables d'après la seconde sortie de commande (48, 58, 70, 76), la fréquence de référence çt les incréments de variation des fréquences variables étant tels que la fréquence (F3, F4, F5) que produit chaque circuit synthétiseur détermine respectivement l'une des décades de la fréquence intermédiaire (F1). 9. Système selon la revendication 8 caractérisé en ce que la fréquence intermédiaire F1 est la somme d'une fréquence fixe et d'une fréquence variable, cette dernièrs ayant quatre décades, le ayatème comprenant trois circuits synthétiseurs (10, 12, 14) dont le premier (10) est connecté de manière à faire la aùmme 71 35564 18 2110197 d'une première .fréquence fixe (F ) égale à une valeur de référence, ét d'une première fréquence (Fg) variable par incréments à partir d'une vaJair de référence, le premier circuit synthétiseur comprenant un commutateur (44) sensible à la seconde sortie de commande 5 pour faire varier de manière discontinue la valeur de la première fréquence variable de façon à produire un e première fréquence synthétique (F3), le second circuit synthétiseur (12) étant connecté de manière à faire la somme de la première fréquence synthétique (F3) et d'une seconde fréquence (Fç) variable par 10 incrément à partir d'une valeur de référence, le second circuit synthétiseur comprenant un commutateur (54) sensible à la seconde sortie de commande pour modifier de manière discontinue la valeur de la seconde fréquence variable (Fç) de manière à produire une seconde fréquencë synthétique (F4), le troisième circuit synthé-15 tiseur (14) étant connecté de façon à faire la somme d'une troisième et d'une quatrième fréquence (Fg, F^) variables à partir de valeurs de référence respectives, ledit troisième circuit synthétiseur comprenant des commutateurs (66, 72) sensibles à la seconde sortie de commande pour faire varier de manière discontinue 20 les troisième et quatrième fréquences variables (Fg, F^) de façon à produire une troisième fréquence synthétique (F5), un circuit additionneur (16) étant connecté pour faire la somme des seconde et troisième fréquences synthétique» (F4, F5) et produire la fréquence intermédiaire (F1) , les valeurs de référence de la 25 première fréquence fixe (F ) et des quatre fréquences variables (Fq, Fc, Fg, F^), de raSme que la valeur des incréments de variation de ces dernières fréquences, étant tels que les variations de la première fréquence (FD) n'affectent que la valeur de la décade de plus bas rang de la fréquence intermédiaire (F1), les variations 3D de la seconde fréquence (Fq) affectant la valeur de la décade suivante et les variations des troisième (Fg) et quatrième fF^) fréquences affectant respectivement les valeurs des deux premières décades de la fréquence intermédiaire (F1),