La presente invention concerne des réseaux de commutation multiplex à division du temps et, plus particulièrement, des réseaux de commutation à mémoires tampons bidirectionnelles et à mémoires de commande à pile. La demande de brevet NO 78-19638 du 30 Juin 1978 a décrit un réseau de commutation multiplex à division du temps à deux étages du type temporel-temporel comprenant dans un étage d'entrée une pluralité de P groupes de chacun N voies multiplex entrantes et des supermultiplexeurs d'entrée multiplexant en P voies supermultiplex entrantes les voies multiplex des groupes de voies multiplex entrantes, dans un étage de sortie P voies supermultiplex sortantes et des superdémultiplexeurs de sortie démultiplexant ces voies supermultiplex sortantes en une pluralité de P groupes de chacun N voies multiplex sortantes, des mémoires tampons respectivement associées aux voies supermultiplex entrantes et sortantes, et P mémoires de commande respectivement associées aux mémoirestampons, caractérisé en ce que Les mémoires tampons sont bidirectionnelles et au nombre de P (P + 1)/2 Les P voies supermultiplex entrantes sont multiplexées deux à deux et avec elles mêmes en P (P + l)/2 voies doubles supermultiplex entrant respectivement dans les P (P + 1)/2 mémoires tampons Les P voies supermultiplex sortantes sont obtenues par démultiplexage en deux voies supermultiplex, de chacune des P (P + 1)/2 voies doubles supermultiplex sortant respectivement des P (P + 1)/2 mémoires tampons Chaque mémoire de commande comprend des moyens pour transférer dans la mémoire tampon associée à ladite mémoire de commande les mots situés dans un intervalle de temps a d'une voie double supermultiplex entrant dans cette mémoire tampon dans un emplace ment de mot d'adresse 8 de ladite mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot . d'adresse y et les transférer dans un intervalle de temps ss d'une voie double super multiplex sortant de ladite mémoire tampon et des moyens pour transférer dans la mémoire tampon les mots situés dans un intervalle de temps ss de ladite voie double supermultiplex entrante dans l'emplacement de mot d'adresse h' de la mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot d'adresse t et les transférer dans un intervalle de temps a de ladite voie double supermult iplex sortante. Pour fixer les idées, on supposera que les voies supermultiplex ont 32N fentes temporelles et les voies doubles multiplex ont64N fentes temporelles. Pour ne pas alourdir la présentation, on supposera par la suite, que les réseaux de commutation ne comportent aucune expansion, c'est-à-dire que le nombre de mailles internes est rigoureusement égal'au nombre de voies entrantes et sortantes. En conséquence, le nombre de mots de mémoire tampon virtuellement disponibles est égal à 32NP. Dans la réalité, le repliage des modules de commutation permet de ramener le nombre de mots tampons effectivement installés à 16N (P +1). On comprendra que l'invention s'applique aussi à un réseau à expansion, comportant 32 N k mots par module P de commutation et 16 N (P + 1) k mots tampons au total, avec k 1. Par suite de la formation des voies doubles supermultiplex, la voie double supermultiplex d'entrée comporte des voies multiplex composantes al, &alpha;2,... ar venant d'une première voie supermultiplex entrante et des voies multiplex composantes ss1, ss2 .... ssr venant de la seconde voie supermultiplex entrante et la voie double supermultiplex de sortie comporte des voies multiplex composantes ss1, ss2, ... ssr allant vers une première voie supermultiplex sortante et des voies multiplex composantes &alpha;1, &alpha;2, ... &alpha; r allant vers la seconde voie supermultiplex sortante. pour ét@blir les @@mmutations bidir@@ti@nnelles &alpha; # 6 1' &alpha;2 # ss2,... ae , les mémoires de commande font correspondre aux voies &alpha;1, &alpha;2,... &alpha;r, ss1, ss2,... ssr des emplacements &gamma;(&alpha;1), &gamma;(&alpha;2),... &gamma;(&alpha; r),... &gamma;(ss1), &gamma;(ss2), &gamma;(ss r). ces adresses sont des mots de la mémoire de commande inscrits aux adresses &alpha; et ss . Comme, pour une commutation bidirectionnelle ao-Rss le même emplacement de mémoire tampon est affecté aux deux sens de la communication, il y a donc 32 (N/P) emplacements de mot dans la mémoire tampon relative à une voie double supermultiplex et 32 N emplacements de mot dans la mémoire de commande.Chaque mémoire de commande a un champ relatif aux modules de commutation variable entre 1 et P, P étant le nombre de groupes de N voies multiplex et un champ relatif aux fentes temporelles d'un double supermultiplex compris entre 0 et 32 (N/P) - Dans l'art antérieur, les mémoires tampons et les mémoires de commande sont réalisées sous forme de modules, modul';sde commutation pour les mémoires tampons, modules de commande pour les mémoires de commande.Un réseau de l'art antérieur comporte un grand nombre de liaisons entre modules. L'invention a pour objectif de diminuer la taille, voire supprimer les liaisons entre modules de commutation et modules de commande. L'invention va être maintenant décrite en détail en relation avec les dessins annexés dans lesquels - les Figs 1 à 4 représentent un réseau-de commutation multiplex à division du temps de l'art antérieur - la Fig. 5 représente les modules de commande associés aux modules de commutation conformément à 11 invention - les Figs 6A et 6B représentent le module de commutation comportant une mémoire de commande à pile, conforme à l'invention ; ; - la Fig. 7 représente le dispositif de marquage associé à la mémoire de commande à pile, conforme à l'invention - la Fig. 8 représente une variante de l'invention, ne comportant plus de modules de commande associés aux modules de commutation - les Figs 9A et 9B représentent le module de commutation conforme à la variante de la Fig. 8,comportant une mémoire de commande à pile; - les Figs lOA et lOB représentent une deuxième- réalisati- du module de commutation, conforme à la variante de l'invention et comportant une mémoire de commande de type associatif. En se référant à la Fig. 1 qui rappelle un réseau de commutation multiplex à division du temps à mémoires tampons bidirectionnelles de l'art antérieur, la voie supermultiplex 310 est reliée à P mémoires tampons 600,0 à 600 (P-1)' par l'intermédiaire de p sélecteurs de multiplex à deux entrées 610,0 à 610 (P-1). On écrit ci-dessous entre paranthèses le sélecteur de multiplex associé aux différentes mémoires tampons 600,0 (610,0) ; . . . ; 600,p (610,p) ; 600,q (610,p); . . . 600, (P-1) (610,P-1)). La voie supermultiplex 31 p est reliée à P mémoires tampons, par l'intermédiaire de P sélecteurs de multiplex à deux entrées 600,p (610,p) ; . . . ; 60p,p (61p,p) ; . . . ;60p,q (61p,q) . . . ; 60p, (P-1) (61p, (P-1)). La voie supermultiplex 31q est reliée à P mémoires tampons, par l'intermédiaire de P sélecteurs de multiplex à deux entrées : 600,q (610,q); . . . 60p,q (61 p,q) ; . . . ; 60p,q (61q,q) ; . . . 60 q,(P-1) (61 (P-1)' La voie supermultiplex 31(P-1) est reliée à P mémoires tampons, par l'intermédiaire de P sélecteurs de multiplex à deux entrées 600, (P-1) (610, (P-1)) ; . . . ; 60 (P-1), (P-1) (61(P-1), (P-1)). On a supposé q > p et en conséquence la mémoire tampon 60p,q existe mais la mémoire tampon 60q,p n'existe pas. On voit que le nombre de mémoires tampons est égal à la somme des nombres entiers de 1 jusqu'à P soit P (P + 1)/2. Les P (P + 1) /2 sélecteurs de multiplex 61 0 à 610 61p,q à 61 p, (P-1), . . . 61p,q à 61 q, (P-1) , . . . 61(P-1), (P-1) sont commandés simultanément par l'horloge centrale du réseau de commutation, c'est-à-dire que leur fonctionnement est cyclique. Ainsi les P(P+1)/2 doubles supermultiplex sortant des sélecteurs de multiplex 32 ,y avec 0 # x # (P-1) et y # x contiennent chacun 64 N intervalles de temps par trame. Il en résulte qu'au cours de chaque trame, les mots situés dans les intervalles de temps d contenus dans la voie multiplex entrante 31 et les P mots situés dans les intervalles de temps ss contenus dans la voie multiplex entrante 31q sont tous compris dans la voie double supermultiplex entrante 32p,q, et intercalés. D'une façon similaire, les voies doubles supermultiplex sortantes, à 64 N intervalles de temps 42 t où 0 # z # (P-1) et t 2 z sont démultiplexés par les sélecteurs de multiplex à deux sorties 62z,t, de façon à former deux voies supermultiplex sortantes à 32 N intervalles de temps 41 z et 41 t. Les mémoires tampons 60 x,y comportent chacune deux accès d'adressage, 63x,y et 64x,y utilisés alternativement pour la commande d'opérations d'écriture ou de lecture. La mémoire de commande 111 est ainsi reliée aux accès d'adressage p 63 ; ... 63 ; ... 63 et aux accès d'adressage p,p p,q, p(p-q) 0,p ... 64p,p.La mémoire de commande 111q est elle-même reliée aux accès d'adressaqe 63@ @; ... 63 (@-@) et aux accès d'adressage q(P-l) 640,q; ... 64p,q; ... 64 q,q. La figure 2 donne une représentation plus synthétique de l'organisation du réseau de commutation de la figure 1 pour laquelle on a regroupé les dispositifs 60x,y, 61x,y et 62x,y en un seul module 6 x,y On voit que les modules 6x,y forment un arrangement qui est dérivé d'une matrice carrée de P lignes et P colonnes en coupant cette dernière par une droite parallèle à la diagonale de la ma trice, laissant subsister les termes diagonaux 6 . Les modules x.x occupant les termes diagonaux sont connectés à un supermultiplex entrant et à un supermultiplex sortant tandis que les modules autres que diagonaux sont connectés à deux supermultiplex entrants formant un double supermultiplex entrant et à deux supermultiplex sortants formant un double supermultiplex sortant. Chaque supermultiplex entrant 31 est connecté à p modules p 60,p; ... 6(p-1),p situés sur une ligne de la matrice, à un module diagonal 6p,p et à (P-p-1) modules 6p, (p+1); ... 6p,q; ... 6 (p 1) situés sur une colonne de la matrice. I1 est donc relié à P modules au total. Chaque supermultiplex sortant 41 est connecté à q modules q 60,q; ... 6p,q; ... 6 (q-1),q, situés sur une ligne de la matrice à un module diagonal 6q,q et à (P-q-1) modules 6q,(q+1); ... 6q(P-1) situés sur une colonne de la matrice. Pour les mémoires tampons 60 la trame contient 64 N instants p,q de fonctionnement réservés aux opérations d'écriture dans la mémoire tampon, et 64 N instants de fonctionnement réservés aux opérations de lecture de la mémoire tampon. Les intervalles de temps réservés à la lecture et à l'écriture sont intercalés ; la réunion d'un intervalle de temps de lecture &alpha;L, et d'un intervalle de temps d'écriture oE correspond à un intervalle de temps a, sur les supermultiplex 32p,q et 42p,q. Durant l'intervalle de temps a le contenu de la voie entrante a du supermultiplex 32 est présent en entrée de la mémoire p,q 60p,q et l'accès d'adressage 63p,q est validé. Le contenu du mot tampon d'adresse &gamma; est émis sur le supermultiplex sortant 42 P,q pendant l'instant de fonctionnement &alpha;L. Puis le contenu de la voie &alpha; est inscrit dans le mot tampon d'adresse &gamma; de la mémoire 60p,q pendant l'instant de fonctionnement a Durant l'intervalle de temps ss, le contenu de la voie entrante ss du supermultiplex est présent en entrée de la mémoire 60 p,q et l'accès d'adressage 64p,q est validé. Le contenu du mot tampon i est émis sur le supermultiplex sortant 42 pendant l'instant p,q de fonctionnement ssL.Puis le contenu de la voie ss est inscrit dans le mot tampon d'adresse d de la mémoire 60p q, pendant l'instant de fonctionnement ssE. On voit donc que le mot de mémoire tampon d'adres se &gamma; est utilisé pour les deux sens de la connexion entre les voies a et ss, ce qui est rendu possible par le fait que les deux périodes de stockage en mémoire sont disjointes. La figure 3 représente les périodes d'écriture et de lecture des mots des voies # et ss dans la trame 64 N intervalles de temps. Un module de mémoire tampon bidirectionnelle 6 conforme à l'art antérieur , peut être représenté comme indiqué sur la figure 4. I1 comprend deux entrées de voies supermultiplex à 32 N intervalles de temps 31 et 31 , deux sorties de voies supermultiplex à p q 32 N intervalles de temps 41 et 41 et deux commandes 63 et p q p,q 64p,q donnant les ordres et les adresses d'écriture et de lecture. En se reportant à la figure 2 on constate que le réseau conforme à l'art antérieur comporte principalement P(P + 2) modules dont , P (P + 1) modules tampons et P modules de commande les liaisons entre modules sont donc nombreuses et l'objectif de l'invention consiste à diminuer les liaisons entre modules tampons et modules de commande, au prix d'une légère augmentation de la taille des mémoires de commande. En se référant maintenant à la Fig. 5, chaque module de commande 111, 111 ne comporte qu'un seul champ relatif aux modules de commu q tation, variable entre 0 et (P-1) , P étant le nombre de groupes de N voies multiplex. Les liaisons entre les modules de commande 111p et 111 et les modules de commutation 6 sont du type point à point et q p,p sont des multiplex à 32 N voies comportant un seul bit Vp,q par voie. La signification de ce bit est la suivante * si la valeur de V est égale à p,q 1, la voie &alpha; présente sur le supermultiplex bidirectionnel (31p + 41p) doit être commutée par le module 6p,q. La signification du bit Vq,p (liaison entre 6p,q et 111q) est la suivante : si Vq,p est égal à 1, la voie ss présente sur le supermultiplex bidirectionnel (31q + 41q) doit etre commutée par le module de commutation 6 P.q La Fig. 5 représente les modules de commande 111 et 111 p q conforme à l'invention. Le module 111 comporte une mémoire de com p mande 1110 , analogue à celle de l'art antérieur, à 32 N mots de log2P p bits, qui contient le champ d'adressage en p relatif aux modules de commutation. Les P voies Vp,q sont générées par un décodeur à P sorties 111p. La figure 6A représente un module de commutation 6p,q conforme à l'invention. Ce module comporte : - le double supermultiplexeur 61p,q, le double superdémultiexeur 62p,q, la mémoire tampon 60p,q et les doubles supermultiplex 32p,q et 42p,q tous conformes à l'art antérieur - deux mémoires tampons 121p,q et 122p,q associées respectivement aux supermultiplex bidirectionnels (31 + 41 ) et(31 + 41 ) et contenant p p q q chacune 32 (N/P) mots de (5 + log2 N ) bits P - deux compteurs 123 et 124 adressant les mémoires 121 et P.q P,q P,q 122p,q' - deux circuits de marquage 125p,q et 126p,q , associés respective ment aux mémoires de commande 121p,q et 122p,q et qui ne jouent un rôle qu'au moment de l'établissement ou de la rupture des connexions. La figure 6B représente un module de commutation 6p,p conforme à l'invention. Ce module comporte : - le supermultiplexeur 61p,q' le superdémultiplexeur 62p,q, la mémoire tampon 60p,q et les double supermultiplex 32p,q et 42p,q' tous conformes à l'art antérieur. - une mémoire tampon 121 contenant 32N mots de (5 + log2N/@ ) bits, - un compteur 123p,p adressant la mémoire 121p,p - un dispositif de marquage Le fonctionnement des modules de commande 121 et 122 P.q P.q va maintenant être exposé. Ces modules ont pour fonction de fournir les mêmes informations de commande aux accès 63p,q et 64 p,q que dans le réseau de connexion de l'art antérieur : I'adressage de la voie entrante ou sortante en mémoire tampon, avec une adresse comprise entre 0 et(32 N- 1) P Chaque mot du module de commande 121p,q (122p,q) est associé à une voie du supermultiplex bidirectionnel 31p + 41p (31q + 41q). 32 N voies de chaque supermultiplex bidirectionnel peuvent au maximum P traverser le module de commutation 60p,q et ceci correspond bien à la capacité maximale du module de commande 121p,q (122p,q). Toutefois le nombre de voies du supermultiplex (31 + 41 ) est égal à 32 N. I1 p p n'est donc pas possible d'affecter rigidement un mot mémoire du module de commande 121 (122 ) à une voie donnée. L'affectation devra être p,q p,q dynamique, effectuée en fonction des connexions établies. La règle retenue, la plus simple possible, consiste à gérer la mémoire de commande comme une pile. Un exemple, en fera comprendre aisément le fonctionnement. Pour fixer les idées, supposons que N = 32. Les doubles supermultiplex auront alors 2048 fentes temporelles ou intervalles de temps. Supposons que les communications suivante s aient été établies par les @ @@@@@ @@@@@@ @@@ @@@@lies par les doubles supermultiplex 32p,q et 42p,q et le module de mémoire tampon 60p,q : &alpha;1 = 100 ss1 = 40 par la maille (ou emplacement de mémoire tampon) &gamma;1 = 10 &alpha;2 = 200#ss2 = 20 par &gamma;2 = 0 &alpha;3 = 1000#ss3 = 10 par &gamma;3 = 120 Le contenu de la mémoire de commande 121p,q associée au supermultiplex bidirectionnel (31p + 41p) et le suivant :: mot 0 contient la valeur 10 (connexion &alpha;1 = 100#ss1 = 40) mot 1 contient la valeur 0 (connexion &alpha;2 = 200#ss2 = 20) mot 2 contient la valeur 120 (connexion &alpha;3 = 1000#ss3 = 10) Le contenu de la mémoire de commande 122p,q associée au supermultiplex bidirectionnel (31q + 41q) est le suivant :: mot 0 contient la valeur 120(connexion &alpha;3 = 1000#ss3 = 10) mot 1 contient la valeur 0 (connexion &alpha;2 = 200#ss2 = 20) mot 2 contient la valeur 10 (connexion &alpha;1 = 100# > ss 1 = 40) L'adressage en lecture de la mémoire de commande 121p,q (122p,q est commandé par un compteur binaire 123p,q (124p,q) qui progresse d'une unitéchaque fois que Vp,q (Vq,p) a la valeur 1, et qui est remis à zéro au début de chaque trame. L'arrangement décrit présente quelques complications lorsque une. nouvelle connexion doit. être établie et des dispositifs de marquage 125p,q et 126p,q, que l'on va maintenant décrire, sont alors nécessaires au niveau des modules de commande 121 et 122 p,q P,q Supposons que l'on veuille établir la nouvelle commutation bidirectionnelle de la voie &alpha;4@150 à la voie ss ss4=8 par la maille 5. Il faut inscrire les informations suivantes en 121 p,q mot 0 contient la valeur 10 (connexion &alpha;1 = 100#ss1 = 40) mot 1 contient la valeur 5 (connexion &alpha;4 = 150#ss4 = 8) mot 2 contient la valeur 0 (connexion &alpha;2 = 200#ss2 = 20) mot 3 contient la valeur 120 (connexion &alpha;3 = 1000#ss3 = 10) Les mots dans 121p,q sont dans l'ordre des &alpha; . Les informations suivantes doivent aussi être inscrites en mémoire 122 P,q mot 0 contient la valeur 5 (connexion &alpha;4 = 150#ss4 = 8) mot 1 contient la valeur 120 (connexion a3 = 1000#ss3 = 10) mot 2 contient la valeur O (connexion a2 = 200#ss2 = 20) mot 3 contient la valeur 10 (connexion a1 = 100#ss1 z = 40) Les mots dans 122 sont dans l'ordre des ss. p,q On constate, par cet exemple, que le marquage d'une nouvelle connexion impose en général de décaler d'un cran une partie des informations de commande inscrites en 121p,q ou 122p,q' et relatives à d'autres connexions préalablement établies. Le dispositif de marquage 125p,q est représenté sur la figure 7. Le dispositif de marquage 126p,q lui est identique. Le dispositif de marquage 125 comprend p,q - deux registres S52 et 1253 P,q p,q - un additionneur, 1250p,q permettant de décrémenter la valeur du commpteur 123p,q de deux unités, et dont la sortie commande la mémoire 121 en écriture p,q - une logique combinatoire 1251p,q commandant l'ensemble, En se reportant à l'exemple précédent on va décrire le mar quage de la nouvelle connexion a = 150 # #ss ss = 8 (par la maille 5). 4 4 a) La valeur 5 est préalablement inscrite dans le registre 1253 p,q b) Durant les intervalles de temps 0 à 199, des supermultiplex (31,41), le fonctionnement de la mémoire de commande 121p,q est identique à ce qui a été décrit précédemment. c) Pendant l'intervalle de temps 200, le contenu de 121p,q (c'està-dire "O") est chargé en 1252 et adresse 60 . Puis le conte p,q p,q nu de 1253 (c'est-à-dire "5") est inscrit en 121 , à une p,q p,q adresse indiquée par 123p,q (c'est-à-dire "1"). d) Pendant les autres intervalles de temps, la mémoire de commande 121 fournit des informations d'adressage de 60 puis est ef p,q p,q facée et la nouvelle valeur inscrite est fournie par 1253 p,q Cette procédure permet de décaler toutes les informations, préalablement inscrites en 121 à partir du mot d'adresse 1, sans p,q perturber les connexions établies. Pour effacer la connexion &alpha;r = 150 # ss4 = 8, la procédure suivie est pratiquement identique. Toutefois, à partir de la phase (c) l'adresse d'écriture en 121p,q est égale à l'adresse de lec ture moins 2. Ceci permet d'effectuer le décalage inverse des informations préalablement inscrites, en 121p,q' à partir du mot d'adresse 2. Pour établir la connexion bidirectionnelle entre &alpha;4 et ss4' la mEme opération est effectuée par le circuit de marquage 126p,q' pour la mémoire de commande 122 p,q Le fonctionnement du module de commutation 6q,p est identique. Toutefois, les deux opérations de marquage pour les voies &alpha; et ss seront effectuées par le même circuit de marquage, 125p,q pour la même mémoire de commande 121 P,P Une variante du réseau de commutation conforme à l'invention est représentée sur la Fig. 8. Dans cette variante, les modules de commande 111p,q associés au multiplex et contenant les champs relatifs aux-modules de commutation ont disparu, ainsi évidemment que les liaisons associées, V p,q Les modules de commutation 8 conformes à cette variante de l'invention peuvent être organisées de deux façons, représentées par les Figs 9A et 9B d'une part, lOA et 10B d'autre part. Le module de commutation 8p,q de la Fig. 9A comporte tous les éléments du modules 6 précédemment décrit plus deux mémoires p,q de commande 127p,q et 128p,q de 32 N mots de 1 bit, qui génèrent de façon purement locale les informations Vp,q et Vq,p. Le fonctionnement du reste du module 8p,q est en tous points identique à celui du module 6p,q Le module de commutation 8p,q de la Fig. 9B comporte tous les éléments du module 6p,q, plus une mémoire de commande 127 p,p à 32 N mots de l bit, générant les informations Vp,q. Le module de commutation 8'p,q de la Fig. 10A comprend - la mémoire tampon 60p,q, le double supermultiplexeur 61p,q et le double superdémultiplexeur 62p,q conformes à l'art antérieur - deux mémoires de commande de type associatif 131 et 132 p,q p,q comportant 32 N mots chacune et associées respectivement aux supermultiplex bidirectionnels (31 + 41 ) et (31 + 41 ). p p q q Le principe d'une mémoire associative est d'être adressée par son contenu. De façon plus précise, la mémoire 131p,q (132p,q) est adressée par le numéro de l'intervalle de temps a( ss) sur les doubles supermultiplex fourni par l'horloge locale, et contient deux champs - un champ de(5 + log2 N)bits comparé à l'adressage, valide la sortie du deuxième champ sur la sortie 63 . I1 contient le numé p,q ro de la voie &alpha;(ss), - un champ de(5 + log2 F) bits indique l'adresse X (d) d'écriture lecture en mémoire tampon 60p,q. Le module de commutation 8p,q de la figure 10B ne contient qu'une seule mémoire de commande de type associatif 131 dont P,P le fonctionnement est identique à celui de 131p,q et 132p,q. Le tableau suivant résume les caractéristiques principales du réseau conforme à l'invention ainsi que de ses deux variantes, comparées à celles du réseau de l'art antérieur. Taille des mémoires Taille des mémoires Débit numérique des tampon (en bits) de commande (en bits) entrées, sorties d'un modulesde commutation 6p,q ancien ou nouveau ou 8p,q en Mbits Art antérieur 128 N (P + 1) 32 NP (5 + log2N) (44+log2N) 0,256 N (Fig 4) Invention 128 N (P + 1) 32 NP (5+log2N)+32N(5 + log2N/P) 34 x 0,256 N (Fig. 5) Première variante 128 N (P + 1) 32 NP (5+log2N) + 32N[5+P(P+1) 32 x 0,256 N (Figs 9A et 9B) + 1og2N/P] Deuxième variante 128 N (P + 1) 32 N (P+1) [10+log2 N2/P] 32 x 0,256 N (Figs 10A et 10B) REVENDICATIONS 1. - Réseau de commutation à division du temps du type temporel-temporel comprenant dans un étage d'entrée une pluralité de P groupes de chacun N voies multiplex entrantes, des supermultiplexeurs d'entrée multiplexant en P voies supermultiplex entrantes les voies multiplex des groupes de voies multiplex entrantes et des doubles supermultiplexeurs d'entrée multiplexant deux à deux, et avec elles-mêmes lesdites P voies supermultiplex entrantes de façon à former P (P + 1)/2 voies doubles supermultiplex entrantes dans un étage de sortie P (P + 1)/2 voies doubles supermultiplex sortantes, des doubles superdémultiplexeurs de sortie démultiplexant deux à deux et à partir d'elles-mêmes les P (P + 1)/2 voies doubles supermultiplex sortantes de façon à fournir P voies supermultiplex sortantes et des superdémultiplexeurs de sortie démultiplexant lesdites P voies supermultiplex sortantes en une pluralité de P groupes de chacun N voies multiplex sortantes P (P + 1)/2 mémoires tampons bidirectionnelles reliées auxdites au total voies doubles supermultiplex entrantes et sortantes, et ayant/un nombre d'emplacements de mémoire égal à la moitié du nombre de fentes temporelles comprises dans l'ensemble des Voies supermultiplex entrante ou sortante des mémoires de commande associées aux mémoires tampons compre nant des moyens pour écrire dans la mémoire tampon associée à la dite mémoire de commande les mots situés dans une fente temporelle d'une voie double supermultiplex entrant dans cette mémoire tampon dans un emplacement de mot d'adresse Y de ladite mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot d'adres se g et les transférer dans un intervalle de temps ss d'une voie double supermultiplex sortant de ladite mémoire tampon et des moyens pour écrire dans la mémoire tampon les mots situés dans un inter valle de temps 5 de ladite voie double supermultiplex entrante dans le même emplacement de mot d'adresse X de la mémoire tampon et pour lire les mots inscrits dans cet emplacement de mot d'adresses et les transférer dans un intervalle de temps sde ladite voie double supermultiplex sortante. caractérisé en ce que les mémoires de commande associées à une mémoire tampon sont généralement au nombre de deux respectivement associées à l'un et l'autre des supermultiplex qui forment le double supermultiplex relatif à cette mémoire tampon et que les mémoires de commande sont des mémoires à pile dont la première comprend des moyens d'envoyer les adresses g à la mémoire tampon dans l'ordre des croissants et dont le second comprend des moyens d'envoyer les adresses z à la mémoire tampon dans l'ordre des~5 croissants.