La présente invention concerne un système de multiplexage de données numériques pouvant être radiodiffusées par satellites et/ou par réseaux terrestres. Plus généralement, le système peut être utilisé avec tout support de transmission et/ou d'enregistrement. L'émission d'informations sonores sous forme numérique et l'émission de données numériques destinées à des services divers, utilisant les moyens de la radiodiffusion par satellite ou les réseaux de diffusion terrestres constituent un nouveau service de diffusion qui conduit à prévoir un nouveau système de diffusion, dont la mise en oeuvre ne doit pas perturber le fonctionnement des récepteurs existants et ceci, jusqu'à leur remplacement complet par des récepteurs à de nouvelles normes. Certains de ces nouveaux services requièrent des canaux à forte capacité, notamment pour la transmission, sous forme numérique, d'au moins quatre voies "son" de haute qualité monophonique, ou de toute autre combinaison équivalente de sons de qualités diverses de haute qualité stéréophonique ou monophonique. D'autres services ne nécessi- tent que des canaux de débit moindre, notamment pour la transmission de données relatives au télétexte, au sous-titrage, à la télécopie, etc. En pratique, on est donc conduit à prévoir un canal de capacité de l'ordre de 2 Mbit/s et une procédure de multiplexage simple et souple des différents services utilisant le canal. Pour un tel canal, on connaît bien deux types de structures: premièrement, les canaux à débit continu transmettant les multiplex sur les réseaux numériques et plus particulièrement les multiplex du niveau TN1 à 2,048 Mbit/s définis par l'avis G732 du CCITT; deuxième- ment, les canaux à transmission par paquets. Ces deux structures présentent des avantages et des inconvénients dans les applications à la diffusion. Elles ont un avantage commun qui est celui d'avoir subi des tests et celui d'avoir été exploitées depuis plusieurs années. Les canaux à débits continus, bien connus dans le domaine des transmissions, sont utilisés pour la transmission de signaux sonores. La capacité de tel canaux à 2,048 Mbit/s est de cinq à six voies de haute qualité monophonique, selon le codage utilisé. Ils présentent deux inconvénients. D'une part, ils n'assurent aisément que le multi- plexage de signaux à débits particuliers multiples de 64 kbit/s. D'autre part, le débit minimal d'insertion directe sans création d'un nouveau niveau de multiplexage est de 64 kbit/s. 2487 1 46 La diffusion par paquets présente les avantages suivants. Elle est simple à mettre en oeuvre. Elle permet aisément l'insertion de ca- naux asynchrones. Elle n'impose pas de valeurs particulières aux débits incidents et, notamment, aucune limite inférieure à ceux-ci. Le multiplexage étant basé sur l'identification des paquets diffusés, le récepteur effectué l'opération de démultiplexage très simplement. Le partage de la ressource est programmable et évolutif sans imposer de contraintes au récepteur. Le démultiplexage et la liaison avec les terminaux peuvent êtres réalisés en utilisant des circuits intégrés. Par contre, la diffusion par paquets présente les inconvénients suivants. La procédure de sélection des paquets à la réception entraî- ne, quand les signaux sont dégradés, la perte de paquets qui se traduit par une dégradation majeure de la qualité du service. L'expé- rience a montré que le taux de perte de paquets est généralement faible en diffusion par satellite, comme en diffusion terrestre, dans les conditions habituelles de propagation. Néanmoins, un tel phénomè- ne, lorsqu'il se produit, ne doit pas entraîner une dégradation sensible du service. C'est pourquoi l'utilisation d'une telle procédu- re en diffusion sonore limite la capacité utile d'un canal de 2,048 Mbit/s à l'équivalent de quatre sons de haute qualité monophonique. On connaSt déjà un système de transmission par paquets qui sert à diffuser des données dans un canal de télévision. Un tel système est notamment décrit dans le brevet français 2 313 825. A la Fig. 1, on a montré une suite de paquets de données Pl à P4, etc., qui sont conformes à la structure des paquets décrits dans le brevet français 2 313 825. Chaque paquet Pi comprend un en-tête Ekj et un bloc de données Dkj, avec i représentant le numéro du paquet diffusé par le système, k le numéro de la source d'information et i le numéro du paquet émis par une source. Dans chaque en-tête et chaque bloc, les informations sont groupées en octets. L'en-tête comprend les huit premiers octets du paquet et le bloc de données peut comporter jusqu'à 32 octets au maximum, dans le -standard de télévision français. Dans l'en-tête, les deux octets 1 et 2 sont réservés à la. synchronisation "éléments binaires" du paquet et se composent chacun de la séquence d'éléments binaires 10101010; l'octet 3 est réservé à la synchronisation "octets" du paquet et correspond à la séquence 11100111; les octets 4, 5 et 6 sont réservés à l'identification du Le4487 1 46 service, c'est à dire de la source; l'octet 7 constitue l'indice du paquet et permet à l'équipement de réception de reconnaître si un paquet d'un message a été perdu; enfin, l'octet 8 indique le format du bloc de données du paquet, c'est à dire la longueur du bloc de données sous la forme du numéro du dernier octet ayant une significa- tion. Chaque paquet de la Fig. 1 est porté par une ligne d'image de télévision d'un canal de télévision. Les paquets peuvent être trans- mis sur toutes les lignes d'image du canal de télévision ou seulement sur quelques unes, comme cela est bien connu. Autrement dit, la diffusion de données par paquets du système décrit dans le brevet 2 313 825 utilise un multiplexage par réparti- tion dans le temps que l'on peut décomposer en deux niveaux. Comme le montre la Fig. 1, il y a un multiplexage des données provenant de plusieurs sources, dont chacune est repérée par le contenu des octets 4 à 6, ce qui crée autant de voies numériques que de source. Les paquets sont insérés dans toutes les lignes du canal ou seulement dans quelques unes. Bien entendu, les lignes de télévision portant des données numériques ne sont pas visibles sur l'écran du récepteur. Dans le système du brevet 2 313 825, comme le montrent les Figs. 1 et 6 accompagnant la description de ce brevet, les circuits de réception comprennent un récepteur de télévision qui transmet, par sa sortie vidéo, les signaux vidéo à l'équipement de traitement de données proprement dit, lequel comprend un démodulateur (ou partie démodulation 61) et un démultiplexeur (ou partie logique 62). Le démodulateur extrait le multiplex numérique du signal vidéo et déli- vre au démultiplexeur les données numériques DS en série, l'horloge d'éléments binaires HD convenablement phasée et un signal de valida- tion VAL indiquant au multiplexeur la présence d'un paquet de données dans la ligne traitée, Le démultiplexeur sélectionne, à partir des informations des en-têtes, une voie numérique et délivre les données utiles à un circuit d'utilisation. Il faut noter que, dans ce système connu, le début de chaque paquet est précédé par le signal de synchronisation ligne du signal de télévision. Il n'y donc pas d'ambiguïté sur l'identification des premiers octets de chaque paquet. Un objet de l'invention consiste à prévoir un système de 4 8 7 ? 4 6 transmission sur un support de transmission continu, par opposition au signal de télévision qui est un support à impulsions, dans lequel on utilise une organisation des paquets analogues à celle du brevet français 2 313 825 et une modulation adaptée au support de transmis- sion. Suivant une caractéristique de l'invention, il est prévu un sys- tème de transmission de données numériques par paquets sur un support de transmission continu dans lequel les paquets de données sont émis périodiquement, avec des paquets de bourrage si nécessaire, par exemple sur une porteuse modulée à 2,048 Mbit/s en modulation MSK, la période d'émission des paquets, toutes les I impulsions d'horloge, étant exacte- ment égale ou légèrement supérieure à la longueur maximale d'un paquet de données, le début de chaque paquet comprenant un motif de synchroni- sation constitué par un octet de synchronisation "élément binaire" et un octet de synchronisation "octet". La valeur numérique du débit indi- quée ci-dessus ainsi que le type de modulation ne sont, bien entendu, cités qu'à titre d'exemple. Dans le système suivant l'invention, la structure des paquets étant identique à celle des paquets du brevet 2 313 825, chaque ré- cepteur comporte également un démodulateur, adapté par exemple à la modulation MSK utilisée et fournissant les signaux DS, HD et VAL, et un démultiplexeur tel que décrit dans le brevet 2 313 825. Dans la suite, on distinguera, dans le démodulateur, les circuits de démodulation proprement dits et l'adaptateur qui fournit les signaux DS, HD et VAL. Le r6le principal de l'adaptateur consiste à détecter le motif de synchronisation de chaque en-tête qui est constitué par l'octet de synchronisation "élément binaire" et l'octet de synchronisation "oc- tet" et à délivrer le signal VAL au démultiplexeur qui l'utilise pour rechercher la synchronisation "octet". En pratique, le motif de synchronisation sert de référence tempo- relle pour le traitement des paquets. Autrement dit, le motif de syn- chronisation remplace le signal de synchronisation de ligne du signal de télévision du système décrit dans le brevet 2 313 825. Il faut noter que l'octet de synchronisation "octet" ne peut constituer à lui seul le motif de synchronisation car il pourrait être confondu avec un autre octet du bloc de données ou de l'en-tête. La confusion avec un octet du bloc de données n'est pas trop 2 4 8 7 1 4 6 gênante. En effet, la nature changeante des données évite une fausse synchronisation permanente. Par contre, une telle confusion avec un octet de l'en-tête peut fausser entièrement la communication. En effet, dans un en-tête, les données sont beaucoup moins changeantes que dans le bloc, en particulier dans le cas d'un multiplex réduit à une ou quelques voies numériques. Dans une suite de deux octets du code de Hamming, il suffit de choisir indépendamment les quatre derniers éléments binaires du premier octet et les quatre premiers éléments binaires du second octet pour reconstruire l'octet de syn- chronisation et donc provoquer cette confusion. Certaines configura- tions d'identificateurs X, Y, Z provoquent de fausses synchroni- sations qui peuvent demeurer stables. Suivant l'invention, on prévoit d'utiliser, au lieu de l'octet de synchronisation "octet" seul, une séquence de 16 éléments binaires comprenant le dernier octet de synchronisation "élément binaire" suivi de l'octet de synchronisation "octet". Pour que de fausses synchronisations ne puissent se produire dans l'en-tête de paquet, on a examiné toutes les configurations des triplets d'octets de synchro- nisation compatibles, représentés en notation hexadécimale par E7, 21, B4 et E7, 2D, 84. Chaque motif de synchronisation, composé de l'octet 10101010 suivi de l'octet de synchronisation, a été successi- vement comparé aux 16 premières configurations obtenues par décalage de la séquence de 32 éléments binaires composée des: - trois derniers éléments binaires de l'octet de synchronisa- tion, directs ou inversés, - seize configurations pour chacun des trois octets suivants appartenant au code de Hamming, soit en hexadécimal: A8, 40, 92, 7A, 26, CE, IC, F4, OB, E3, 31, D9, 85, 6D, BF, 57 - cinq éléments binaires choisis de façon quelconque pour constituer trente deux configurations. Dans le tableau ci-après, on a indiqué les listes des séquences qui pouvaient conduire à au moins une égalité avec la séquence recherchée. Aucune égalité n'a été observée pour les octets B4 et 2D. Pour qu'un octet soit inutilisable dans le motif de synchronisa- tion, il suffit qu'il se produise au moins une égalité avec le dernier octet nul. En effet, dans ce cas, l'égalité est rencontrée dans les trois premiers octets et l'emploi de certaines configura- tions d'adresses peut conduire à une mauvaise synchronisation de paquet. 21 84 E7 DIRECT A8855738 A86D5738 406D5738 926D5738 7A855738 7A6D5738 266D5738 CE855738 CE6D5738 1C855738 1C6D5738 F4855738 F46D5738 B855738 B6D5738 E3855738 E36D5738 316D5738 D9855738 D96D5738 856D5738 6D855738 6D6D5738 BF855738 BF6D5738 576D5738 INVERSE DIRECT INVERSE DIRECT INVERSE A8855738 A86D5738 406D5738 926D5738 7A855738 7A6D5738 266D5738 CE855738 CE6D5738 1C855738 1C6D5738 F4855738 F46D5738 B855738 B6D5738 E3855738 E36D5738 316D5738 D9855738 D96D5738 856D5738 6D855738 6D6D5738 BF855738 BF6D5738 576D5738 92A88500 A885X'80 7AA88500 A8854000 26A88500 A8859200 CEA88500 A8857AO$ A8852600 A885CE0O A8851000 A885F400 A885 BO0 A885E300 A8853100 A885D900 A8858500 A8856D00 A885BF00 A8855700 92A88500 7AA88500 26A88500 CEA88500 A87AA840 A87AA840 407AA840 407AA840 927AA840 927AA840 7AA84000 7AA84000 7A7AA840 7A7AA840 267AA840 267AA840 CE7AA840 CE7AA840 lC7AA840 1C7AA840 F47AA840 F47AA840 B7AA840 B7AA840 E37AA840 E37AA840 317AA840 317AA840 D97AA840 D97AA840 857AA840 857AA840 6D7AA840 6D7AA840 BF7AA840 BF7AA840 577AA840 577AA840 a0 :, oo O0N te.487 1 46 Ainsi, les octets 21 et 84 ne sont pas utilisables. Par contre, les octets E7, B4 et 2D le sont. Associés à un octet de synchronisa- tion "élément binaire", ils peuvent être utilisés comme motif de synchronisation. Pour certaines catégories de démodulateurs, comme les démodula- teurs différentiels ou les démodulateurs cohérents, une ambiguïté de signe apparaît systématiquement sur le signal démodulé. Dans les systèmes connus, on utilise, pour lever cette ambiguïté, un codage particulier. Suivant une caractéristique de l'invention, pour lever l'ambiguïté de signe, le signe de l'octet de synchronisation "octet" est détecté et utilisé pour, selon la valeur du signe détecté, inverser ou non les polarités des données dans le récepteur. Suivant une autre caractéristique, dans un récepteur de paquets de données utilisable dans le système de l'invention, il est prévu une mémoire permanente de motif de synchronisation, un registre à décalage d'une capacité de deux octets à l'entrée duquel sont appli- qués les signaux binaires démodulés, un comparateur dont les premiè- res entrées sont reliées aux sortie de la mémoire permanente et les secondes entrées aux sorties parallèles du registre à décalage, la sortie du comparateur étant reliée à une entrée d'une porte OU, un premier compteur d'une capacité égale à (I - 1) éléments binaires dont l'entrée de comptage est reliée à la sortie de l'horloge "élément binaire" et dont la sortie de débordement est reliée, d'une part, à la seconde entrée de la porte OU et, d'autre part, à l'entrée d'initialisation d'un second compteur d'une capacité de l'ordre de deux octets dont l'entrée de comptage est reliée à l'entrée d'activa- tion du comparateur, la sortie de la porte OU étant reliée à l'entrée d'initialisation du premier compteur, la sortie du second compteur délivrant le signal de validation de la transmission. Suivant une autre caractéristique, la mémoire est formée d'une première et d'une seconde mémoire, le comparateur est formé d'un premier et d'un second comparateur, et le registre à décalage d'un premier et d'un second registre reliés en série, la première mémoire contenant l'octet 10101010 et la seconde l'octet de synchronisation "octet", le récepteur comprenant encore un troisième comparateur dont les premières entrées sont reliées, à travers des inverseurs, aux sorties de la seconde mémoire et dont les secondes entrées sont reliées aux sorties parallèles du second registre, avec l'entrée L487 4 46 d'activation reliée à la sortie du second compteur, les sorties des premier et second comparateurs étant reliées aux entrées d'une porte ET dont la sortie est reliée à la première entrée de la porte OU, la sortie du troisième comparateur étant reliée à l'entrée d'un circuit d'inversion de polarité des éléments binaires reçus dont la sortie est reliée à l'entrée série du premier registre à décalage. Les caractéristiques de l'invention mentionnées ci-dessus, ain- si que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: la Fig. 1 est un diagramme schématique montrant, en fonction du temps, une succession de paquets du système connu du brevet 2 313 825, la Fig. 2 est un diagramme schématique montrant une succession, dans le temps, de paquets, suivant le système de l'invention, la Fig. 3 est un blocdiagramme d'un équipement d'émission utilisable dans le système suivant l'invention, associé à un système connu d'après le brevet 2 313 825, la Fig. 4 est le bloc-diagramme d'un équipement de réception utilisable dans le système suivant l'invention, associé à un système connu d'après le brevet 2 313 825, la Fig. 5 est le schéma de l'adaptateur de la Fig. 4, et la Fig. 6 montre des formes d'ondes illustrant le fonctionne- ment de l'adaptateur de la Fig. 5. L'équipement d'émission de la Fig. 3 comprend un gérant 11, une pluralité de coupleurs 12.1 à 12.n alimentés à partir d'une pluralité de sources 13. 1 à 13.n, un interface 14, un circuit 15, un émetteur 16, un coupleur d'antenne 17 et une antenne 18. Tous ces équipements peuvent être strictement identiques à ceux qui sont décrits dans les Figs. 3 et 4 du brevet 2 313 825. L'équipement de la Fig. 3 comprend encore un gérant 18, une pluralité de coupleurs 20.1 à 20.n alimentés par une pluralité de sources 21.1 à 21.n, un coupleur 22 alimenté par une source 23, un interface 24, une base de temps 25, un modulateur 26, un transposeur de fréquence 27, un amplificateur 28 dont la sortie est reliée à une entrée du coupleur 17. La modulation effectuée dans le modulateur 26 est une modula- tion du type MSK et le modulateur 26 peut être du type du modulateur décrit dans le brevet français 78 17419 déposé le 6 juin 1978 et L 4 8 7 1 4 6 intitulé "Modulateur pour modulation cohérente par déplacement de fréquence d'indice 1/2 avec continuité de la phase du signal modulé". La fréquence de la porteuse peut être de 10 MHz environ. Cette porteuse est transposée à la fréquence d'émission de l'émetteur 16 par le transposeur 27 et amplifiée en puissance dans l'amplificateur 28. Les circuits 26, 27 et 28 sont connus et ne seront pas décrits en détail. Le circuit 15 a une entrée reliée à une source de signaux d'image de télévision 46. La source 23 est un générateur de signaux de bourrage. Il est constitué par une mémoire qui contient une séquence fixe d'éléments binaires, laquelle est choisie en fonction de la modulation utilisée de façon à faciliter la récupération d'horloge d'éléments binaires. * La base de temps 25 délivre les signaux d'horloge d'éléments binaires au gérant 18, vers 24 et les coupleurs, et au modulateur 26. Elle délivre également au gérant 18 le signal périodique de période I de début de paquet. L'équipement de réception de la Fig. 4 comprend une antenne 29 reliée à l'entrée d'un circuit de changement de fréquence 30 compor- tant deux sorties dont la première est reliée à l'entrée d'un amplificateur de fréquence intermédiaire 31 et la seconde à l'entrée d'un amplificateur de son 32. La sortie de l'amplificateur 31 est reliée à l'entrée d'un détecteur 33 dont la sortie vidéo est reliée, d'une part, à un circuit de décodage et de visualisation 34 et, d'autre part, à un démodulateur 35 dont la sortie est reliée en parallèle aux entrées de démultiplexeurs 36 et 37. Le démodulateur 35 et les démultiplexeurs 36 et 37 forment ensemble un équipement de réception tel que décrit dans le brevet français 2 313 825. Les démultiplexeurs 36 et 37 peuvent être associés à des organes, non montrés, tels que des terminaux ANTIOPE et EPEOS. La sortie de l'amplificateur 32 est reliée à l'entrée d'un détecteur 38 dont la sortie son est reliée à l'entrée d'un démodula- teur numérique 39, qui délivre le signal d'horloge d'éléments binai- res et les données. La sortie du démodulateur 39 est reliée à l'entrée d'un adapta- teur 40 dont la sortie est reliée, en parallèle, aux entrées corres- pondantes de démultiplexeurs 41.1 à 41.n, lesquels peuvent être 2 4 8 7 1 4 6 également associés à des terminaux ANTIOPE et EPEOS, ou encore des terminaux sonores. L'equipement de réception de la Fig. 4 comprend encore un clavier 42, à la disposition de l'utilisateur, dont la sortie est reliée à l'entrée d'un circuit de commande 43 dont la sortie est reliée aux entrée de commande des démultiplexeurs 36, 37 et 41.1 à 41.n. Le démodulateur de signaux MSK 39 comprend, en pratique, deux sorties 44 et 45, la première délivrant un signal à la fréquence d'horloge du train binaire et la seconde délivrant le train binaire des données. Comme le montre le schéma détaillé de la Fig. 5, la sortie 44 de 39 est reliée, en parallèle aux entrées d'horloge de deux compteurs 46 et 47, montés en décompteurs. La sortie "0" du compteur 46 est reliée, d'une part, à l'entrée de chargement du compteur 47 et, d'autre part, à une entrée d'une porte OU 48 à deux entrées. Les entrées parallèles du compteur 46 sont reliées aux sorties parallèles d'une mémoire 49 contenant, exprimée en nombre d'impulsions d'horloge, la période I, diminuée d'une -unité. Les entrées parallèles du compteur 47 sont reliées aux sorties parallèles d'une mémoire 50 contenant la valeur de n impulsions. La sortie "0" du compteur 47 est reliée à l'entrée d'un inverseur 51 dont la sortie est reliée, d'une part, par le fil 52, aux entrées de validation des démultiplexeurs 41.1 à 41.n et, d'autre part, aux entrées de valida- tion de comparateurs 53, 54 et 55. La sortie 45 de 39 est reliée à une entrée d'une porte OU-- exclusif dont la sortie est reliée à l'entrée d'un registre à décala- ge 57 dont la sortie est reliée à l'entrée d'un registre à décalage 58 dont la sortie est reliée par le fil 59, en parallèle, aux entrées de données des démultiplexeurs 41.1 à 41.n. Le registre 57 a une capacité d'un octet, comme le registre 58. Les huit sorties parallè- les du registre 58 sont reliées aux huit premières entrées parallèles du comparateur 53. Les huit sorties parallèles du registre 57 sont reliées aux huit premières entrées des comparateurs 54 et 55, respec- tivement. Les huit secondes entrées du comparateur 53 sont reliées aux huit sorties d'une mémoire d'octet 60. Les huit secondes entrées du comparateur 54 sont reliées aux sorties d'une mémoire d'octet 61 et les huit secondes entrées du comparateur 55 sont reliées aux L487 1 46 sorties de huit inverseurs 62 dont les entrées sont respectivement reliées aux sorties de la mémoire 61. La sortie du comparateur 53 est reliée à une entrée d'un porte ET à deux entrées 63 dont la seconde entrée est reliée à la sortie du comparateur 54 et dont la sortie est reliée à la seconde entrée de la porte OU 48. La sortie du comparateur 55 est reliée à l'entrée "H" d'une bascule *D 64 dont la sortie Q est reliée à la seconde entrée de la porte OU-exclusif 56 et dont la sortie Q est reliée à son entrée "DO'. La sortie de la porte OU 48 est reliée à l'entrée de commande de chargement du compteur 46. Si l'on considère que la -période d'émission des paquets est égale à I impulsions d'horloge, le compteur 46 est donc prévupour décompter cycliquement de (I-1) à zéro, à moins qu'il ne soit rechargé plus tôt par la sortie de 48. Le compteur 47 est prévu pour compter cycliquement n impul- sions, soit par exemple 2 impulsions. A la Fig. 6, on a représenté en A la forme d'onde du signal de sortie-de l'inverseur 51 et qui constitue le signal de validation VAL. En pratique, la sortie du compteur 47 est au niveau "1" tant que ce compteur décompte, ce qui indique que le signal VAL a une largeur égale à n impulsions. A la Fig. 6, en B, on a représenté le signal de sortie du compteur 46, lequel est en avance sur le début de chaque période puisque le compteur ne compte que I-1 impulsions. A la Fig. 6, en C on a représenté la forme d'onde du signal de sortie de la porte ET 63. Pour obtenir ce signal C, il faut que les sorties respectives des comparateurs 53 et 54 coïncident en indiquant une comparaison positive, ce qui a lieu quand les deux octets du motif de synchronisation sont reconnus simultanément dans 53 et 54. Il en résulte que, quand le motif de synchronisation est reconnu juste après le signal B. le compteur 46 est de nouveau remis à zéro. Il apparaît donc que, quand la synchronisation est assurée normalement, le compteur 46 émet un signal de sortie vers 47 toutes les I impulsions. En D, à la Fig. 7, on a représenté le signal VAL émis à la période suivant l'émission du signal A, en supposant que l'on a reconnu correctement le motif de synchronisation. Le signal D est donc identique au signal A. On suppose qu'au cours de la nouvelle L487 1 46 période, on n'a pas la coïncidence attendue dans 53 et 54. Comme la Fig. 6 le montre en E, le signal Val suivant est alors en avance d'une impulsion par rapport au signal A. En F et G, on a supposé que le motif de synchronisation n'était pas non plus reconnu au paquet précédent respectif, ce qui entraîne un glissement en avance d'une impulsion à chaque période. Si la coÂncidence se retrouve avant que le signal VAL n'ait glissé de n impulsions, on retrouve l'état des signaux A, B et C. Dans le cas contraire, elle s'effectue au bout d'un paquet. On pourrait montrer que la largeur n de la fenêtre du signal VAL peut être déterminée en fonction d'une probabilité donnée de désynchronisation en un temps déterminé. Si l'octet correspondant à l'octet de synchronisation "octet" mais avec polarité inverse apparaît dans le registre 57, alors que le signal VAL est émis par 47, à travers 51, le comparateur 55 délivre un signal de comparaison positive qui est appliqué à l'entrée H de la bascule 64 dont la sortie Q change d'état. Il en résulte qu'à la sortie de la porte OU-exclusif 56, -on a une inversion de polarité. Cette inversion de polarité permet d'espérer une comparaison positive au début de la période suivante. REVENDICATIONS 1) Système de multiplexage de données numériques par paquets sur un support de transmission continu caractérisé en ce que les paquets de données sont émis périodiquement, avec des paquets de bourrage si nécessaire, sur une porteuse modulée numériquement, la période d'émission des paquets, toutes les- I impulsions d'horloge, étant exactement égale ou légèrement supérieure à la longueur maxima- le d'un paquet de données, le début de chaque paquet comprenant un motif de synchronisation constitué par un octet de synchronisation "élément binaire" et un octet de synchronisation "octet". 2) Système suivant la revendication 1, dans lequel l'octet de synchronisation "élément binaire" est 10101010, caractérisé en ce que l'octet de synchronisation "octet" correspond, en notation hexadécima- le, à E7, B4 ou 2D. 3) Système suivant la revendication 1 ou 2, dans lequel on utilise à la réception une démodulation cohérente ou différentielle, caractérisé en ce que le signe de l'octet de synchronisation "octet" est détecté et utilisé pour, selon la valeur du signe détecté, inverser ou non les polarités des données dans le récepteur. 4) Récepteur de paquets de données utilisable dans le système suivant la revendication 1 ou 2, caractérisé en ce qu'il comprend une mémoire permanente de motif de synchronisation, un registre à décala- ge d'une capacité de deux octets à l'entrée duquel sont appliqués les signaux binaires démodulés, un comparateur dont les première entrées sont reliées aux sorties de la mémoire permanente et les secondes en- trées aux sorties parallèles du registre à décalage, la sortie du comparateur étant reliée à une entrée d'une porte OU, un premier compteur d'une capacité égale à (I - 1) éléments binaires dont l'entrée de comptage est reliée à la sortie de l'horloge "élément binaire" et dont la sortie de débordement est reliée à la seconde entrée de la porte OU et, d'autre part, à l'entrée d'initialisation d'un second compteur d'une capacité de l'ordre de deux octets dont l'entrée de comptage est reliée à l'horloge élément binaire et dont la sortie de débordement est reliée à l'entrée d'activation du comparateur, la sortie de la porte OU étant reliée à l'entrée d'initialisation du premier compteur, la sortie du second compteur délivrant le signal de validation de la transmission. ) Récepteur suivant la revendication 3 ou 4, caractérisé en ce ú487 1 46 que la mémoire est formée d'une première et d'une seconde mémoire, le comparateur est formé d'un premier et un second comparateur, et le registre à décalage d'un premier et d'un second registre reliés en série, la première mémoire contenant l'octet 10101010 et la seconde l'octet de synchronisation "octet", le récepteur comprenant encore un troisième comparateur dont les premières entrées sont reliées, à travers des inverseurs, aux sortie de la seconde mémoire et dont les secondes entrées sont -reliées aux second registre, avec l'entrée d'activation reliée à la sortie du second compteur, les sorties des premier et second comparateurs étant reliées aux entrées d'une porte ET dont la sortie est reliée à la première entrée de la porte OU, la sortie du troisième comparateur étant reliée à l'entrée d'un circuit d'inversion de polarité des éléments binaires reçus. 2487 1 46 ABREGE DESCRIPTIF Système de multiplexage numérique sur canal à débit continu Le système de multiplexage de données numériques est prévu pour transmettre, diffuser ou enregistrer des paquets sur un support de transmission continu. Les paquets de données sont émis périodiquement, avec des paquets de bourrage si nécessaire, sur une porteuse modulée numériquement. La période d'émission des paquets, toutes les I impulsions d'horloge, est égale ou légèrement supérieure à la longueur maximale d'un paquet de données. Le début de chaque paquet comprend un motif de synchronisation constitué par un octet de synchronisation "élément binaire" et un octet de synchro- nisation "octet". L'octet de synchronisation "élément binaire" est 10101010. L'octet de synchronisation "octet" correspond, en notation hexadécimale, à E7, B4 ou 2D. Quand on utilise à la réception une démodulation cohérente ou différentielle, le signe de l'octet de synchronisation "octet" est détecté et utilisé pour, selon la valeur du signe détecté, inverser ou non les polarités des données dans le récepteur. Fig. 5