L'invention concerne une unité de commande destinée a équiper notamment un centre de télécommunications. Les unités de commande destinées a un tel usage comportent généralement au moins deux calculateurs centraux. Dans certaines unités de commande, les deux calculateurs se partagent la charge de trafic en permanence ; une telle unité de commande est décrite pages 386 à 390 du livre intitulé "La commutation électronique" tome 1, écrit par GRINSEC et publié aux éditions Eyrolles. Dans d'autres unités de commande, les deux calculateurs centraux effectuent simultanément les mêmes opérations et comparent leurs résultats, mais à un instant donné un seul calculateur contribue effectivement à l'écoulement du trafic. Ce mode de fonctionnement appelé microsynchronisme est décrit pages 382 a 386 du livre cité ci-dessus. t'unité de commande, conforme a l'invention, fonctionne en microsynchronisme et sa structure particulière permet d'accroître la sécurité et la fiabilité par rapport aux unités de commande connues. Selon une caractéristique de l'invention, l'unité de commande comporte un premier demi-système comprenant - un premier calculateur - une première ligne omnibus à laquelle est relié le premier calculateur ; - une première interface demi-système connectée au premier calculateur via la première ligne omnibus ; - un premier coupleur de périphériques informatiques relié d'une part à la première ligne omnibus et d'autre part a des péri phériques informatiques ;; - une première interface de commande reliée d'une part à la première ligne omnibus et d'autre part au réseau de commutation d'un centre de télécommunications un second demi-système comprenant - un second calculateur travaillant en microsynchronisme avec le premier calculateur - une deuxième ligne omnibus a laquelle est relié le second calculateur - une seconde interface demi-système connectée d'une part au second calculateur via la deuxième ligne omnibus, et d'autre part a la première interface demi-système via une troisième ligne omnibus - un second coupleur de périphériques informatiques relié d'une part à la deuxième ligne omnibus et d'autre part aux périphé riques informatiques - une seconde interface de commande reliée d'une part à la deuxième ligne omnibus et d'autre part au réseau de commutation du centre de télécommunications et un circuit de contrôle du microsynchronisme entre les deux calculateurs relié d'une part à la première interface demi-système et d'autre part à la seconde interface demi-système. Selon une autre caractéristique de l'invention, chacune des interfaces de commande comprend un registre de masquage qui comporte un élément binaire de masque par circuit terminal (abonné, joncteur, auxi- liaire,...) relié au réseau de commutation, l'état de ces éléments binaires de masque déterminant la répartition du trafic entre les deux interfaces de commande et cette répartition pouvant évoluer, par démasquage, du partage total de charge entre les deux interfaces de commande jusqu'a l'état où les deux interfaces de commande sont reliées chacune a toutes les unités terminales du réseau de commutation. Les objets et caractéristiques de la présente invention apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, cette description étant faite en relation avec les figures ci-annexées dans lesquelles - la figure 1 représente lé schéma synoptique d'une unité de commande conforme à l'invention ; - les figures 2a et 2b juxtaposées représentent de façon détaillée le circuit de contrôle de microsynchronisme et les interfaces demi-système ; - la figure 3 représente schématiquement le fonctionnement normal de l'unité de commande ;; - la figure 4 représente schématiquement le fonctionnement de l'unité de commande lorsque l'un des calculateurs est effectif et l'autre est arrêté - la figure 5 représente schématiquement le fonctionnement de l'unité de commande lorsque l'un des calculateurs est effectif et l'autre est séparé ; - la figure 6 représente schématiquement le fonctionnement de l'unité de commande lorsque l'un des calculateurs est effectif et l'autre est en mise a jour. A la figure 1, on a représenté les deux demi-systèmes 1 et 2 de l'unité de commande ainsi que des périphériques informatiques 3 et un réseau de connexion 4, qu'elle commande. Le premier demi-système - 1comporte un calculateur 11 qui comprend une unité centrale 111, une mémoire principale 112, et un contrôleur de mémoire 113. Les éléments 111, 112 et 113 du calculateur sont reliés par des liaisons bidirectionnelles à une ligne omnibus 12 qui est appelée bus 12 dans la suite, et qui comprend, en pratique, un bus de données et un bus d'adresses et de commandes. Le premier demi-système 1 comporte, egalement, un coupleur 13 de périphériques informatiques, relié d'une part au bus 12 et d'autre part aux périphériques informatiques 3, et une interface de commande 14, relié d'une part au bus 12 et d'autre part au réseau de commutation 4. Le premier demi-système 1 comporte une interface demisystème 15 qui comprend un circuit de régénération 151 connecté sur le bus 12 et un circuit d'interface 152 relié au bus 12. Enfin, le premier demi-système 1 comporte une source d'alimentation 16 à laquelle sont reliées les entrées d'alimentation de chacun des éléments du premier demi-système, et une horloge 17 ou distributeur des temps à laquelle sont reliées les entrées d'horloge de chacun des éléments du demi-système 1. Le second demi-système 2 comporte des éléments identiques à ceux du premier demi-système 2, et de plus il comporte un circuit de contrôle de microsynchronisme 28. Le second demi-système 2 comporte un calculateur 21 qui comprend une unité centrale 211, une mémoire principale 212, et un controleur de mémoire 213. Les éléments 211, 212 et 213 du calculateur sont reliés par des liaisons bidirectionnelles à une ligne omnibus 22 qui est appelée bus 22 dans la suite et qui comprend, en pratique, un bus de données et un bus d'adresses et de commandes. Le second demi-système 2 comporte, également, un coupleur 23 de périphériques informatiques relié d'une part au bus 22 et d'autre part aux périphériques informatiques 3, et une interface de commande 24, reliée d'une part au bus 22 et d'autre part au réseau de commutation 4. Le second demi-système 2 comporte une interface demisystème 25 qui comprend un circuit de régénération 251 connecté sur le bus 22 et relié au circuit de régénération 151 via un bus 29, et un circuit d'interface 252 relié au bus 22. De plus, le second demi-système 2 comporte le circuit de contrôle de microsynchronisme 28 relié d'une part au circuit d'interface 252 et d'autre part au circuit d'interface 152. Enfin, le second demi-système 2 comporte une source d'alimentation 26 à laquelle sont reliées les entrées d'alimentation de chacun des éléments du second demi-système, et une horloge 27 ou distributeur de temps dont entrée de synchronisation est reliée à l'horloge 17 du premier demi-système 1 et à laquelle sont reliées les entrées d'horloge de chacun des éléments du second demi-système 2 y compris le circuit de contrôle de microsynchronisme 28. L'organisation générale de l'unité de commande étant décrite, on décrit de façon détaillée les interfaces demi-système 15 et 25 et le circuit de contrôle de microsynchronisme 28 en relation avec les figures 2a et 2b juxtaposées. On a représenté de façon détaillée l'interface 15 sur la figure 2a, le circuit 28 et l'interface 25 sur la figure 2b. L'interface 25 se déduisant de l'interface 15 par symétrie n'a pas été dessinée et dans la description les éléments de 25 sont désignés par les mêmes numéros que ceux de 15, mais ce numéro étant suivi du signe prime ('). L'interface 15 comporte le circuit de régénération 151 constitué par un premier ensemble 30 de portes à sortie trois états dont les entrées sont reliées aux fils du bus 12 et dont les sorties sont reliées aux fils correspondants du bus 29, par un second ensemble 31 de portes à sorties trois états connectées tête-bêche par rapport aux portes de l'ensemble 30, par une logique de commande 32 à base de mémoire programmable et, enfin par un circuit de comparaison 33. Une partie des entrées de la logique 32 est reliée au bus 12, une première partie de ses sorties est reliée aux entrées de commande des portes à sortie trois états de l'ensemble 30 et une deuxième partie de ses sorties est reliée aux entrées de commande des portes à sortie trois-états de l'ensemble 31. Le circuit de comparaison 33 comportant premièrement un ensemble de comparateurs dont la première partie des entrées est reliée aux points communs aux entrées de l'ensemble 30 et aux sorties de l'ensemble 31 et dont la seconde partie des entrées est reliée aux points communs aux sorties de l'ensemble 30 et aux entrées de l'ensemble 31, et deuxièmement un circuit logique dont les entrées sont reliées d'une part aux sorties des comparateurs et d'autre part à des sorties de la logique de commande 32, et dont les sorties constituent les sorties du circuit de comparaison 33. Une première sortie du circuit de comparaison 33 fournit un signal de résultat de comparaison sur les fils d'adresse, désigné par ECOMI, une deuxième sortie fournit un signal de résultat de comparaison sur les fils de données, désigné par ECOMDI, une troisième sortie fournit un signal de faute du circuit de régénération REG1. D'autre part, une sortie de la logique de commande 32 fournit un signal d'indication d'ouverture du circuit de régénération 151 vers le calculateur 21 pour les adresses, qui est désigné par EFFCI, et un signal d'indication d'ouverture du circuit de régé nération 151 vers le calculateur 21 pour les données, qui est désigné par SORTI. L'interface 15 comporte également le circuit d'interface 152 qui est relié au bus 12 et qui comprend notamment un registre 34 de test du circuit de contrôle du microsynchronisme 28, un circuit 35 d'échanges bidirectionnels entre le calculateur 11 et le circuit de contrôle de microsynchronisme 28, et une logique 36 de décodage des états des calculateurs Il et 21. Le registre 34 est relié au bus 12, duquel il reçoit les informations concernant le test du circuit 28 par le calculateur 11, c'est-à-dire un signal TCCM1 d'indication de test, un signal FLAG1 d'échange direct de 34 vers 34' et 36' après un test du circuit 28, un signal INHC1 d'inhibition de comparaison et neuf signaux de simulation de fautes. Le registre 34 est relié directement au registre de test 34', faisant partie du circuit d'interface 252, qui lui fournit un signal TCCM2 d'indication de test et un signal FLAG2 d'échange direct de 34' vers 34 et 36 après un test de circuit 28. La logique 36 de décodage des états comporte une mémoire 37 programmable dont une entrée d'adressage est reliée à la sortie d'une porte logique "ET" 38 dont une entrée reçoit le signal TCCM1 et l'autre le signal TCCM2 et dont la sortie fournit un signal TCCM d'indication de test du circuit 28. Une entrée d'adressage de la mémoire 37 est reliée à la sortie d'une porte logique "ET" 39 dont une première entrée reçoit le signal FLAGI, dont la seconde entrée reçoit le signal FLAG2 et dont la sortie fournit un signal CCMI d'indication d'isolement du circuit 28. Une autre entrée d'adressage de la mémoire 37 est reliée à à la sortie d'une porte logique "OU" 42 dont l'une des entrées reçoit un signal PAL2 d'indication de panne de l'alimentation 26 et dont l'autre entre reçoit un signal PDT2 d'indication de panne du distributeur de temps 27. Les autres entrées d'adressage de la mémoire 37 sont reliées à à des sorties du circuit 28 qui indiquent d'une part l'état des calculateurs Il et 21, d'autre part l'état du circuit 28. Les sorties de la mémoire 37 sont reliées au bus 12 auquel elles fournissent un signal d'interruption confirmé SICC et trois signaux d'indication d'état confirmé EFFC, INEFCO et INEFCI, qui d'autre part sont transmis à la mémoire 32 de commande du circuit 151 de régénération. Le circuit de contrôle de microsynchronisme 28 comprend une ligne omnibus 50, plusieurs registres reliés d'une part au bus 50 et d'autre part aux interfaces 15 et 25, et une logique 51 de contrôle et de gestion, comportant un microprocesseur. Le circuit 28 comporte un premier registre 52 à trois bascules 53, 54, 55 dont les sorties sont reliées à des entrées d'adressage des mémoires programmables (37 et 37') des logiques de décodage (36 et 36') de chacune des interfaces demi-système (15 et 25) auxquelles la bascule 53 fournit un signal EFFA, la bascule 54 un signal INEFO, et la bascule 55 un signal INEFI. A un instant donné, soit les entrées des bascules 53, 54 et 55, soit leurs sorties sont reliées au bus 50 sous la commande de la logique 51. D'autre part l'entrée de forçage à "O" de la bascule 53, et les entrées de forçage à "1" des bascules 54 et 55, sont reliées à la sortie d'une porte "OU" 42' située dans l'interface 25 et correspondant à la porte "OU" 42 de l'interface 15. Cette porte "OU" 42' reçoit sur l'une de ses entrées un signal PALI d'indicateur de panne de l'alimentation 16 et sur l'autre entrée un signal PDTI d'indication de panne du distributeur de temps 17. La sortie de la porte 42' est également reliée à l'une des entrées d'adressage de la mémoire 37' de l'interface 25 correspondant à la mémoire 37 de l'interface 15. Le circuit 28 comporte un registre 56, à huit bascules, d'indication de fautes venant du calculateur 11, l'une des entrées recevant via l'interface 15 un signal DSYI d'indication de désynchronisation, issu du distributeur de temps 17, et les sept autres entrées étant reliées aux sorties d'un multiplexeur 43 de l'interface 15. Une première partie des entrées du multiplexeur 43 est reliée aux sorties de sept bascules du registre 34 de test du circuit de contrôle qui fournissent des signaux de simulation de fautes et la seconde partie des entrées du multiplexeur 43 est reliée d'une part à la sortie du circuit de comparaison 33 qui fournit le signal FREGI et d'autre part au contrôleur de memoire 113 qui fournit six signaux de faute indiquant, par exemple, une faute de parité mémoire, une tentative de viol mémoire, des fautes détectées par l'un des chiens de garde mémoire, périphérique ou logiciel, etc etc Le circuit 28 comporte symétriquement un registre 57 d'indi- cation de fautes venant du calculateur 21, dont les entrées sont reliées à l'interface 25. Le circuit 28 comporte un registre 58, à deux bascules, d'erreur de comparaison dont les entrées sont reliées aux deux sorties d'un circuit logique 59, qui fournissent respectivement un signal ECOM et un signal ECOMD. Le circuit 59 comprend une porte logique "NON ET" 60 dont l'une des entrées reçoit le signal INHCI du circuit 34 et l'autre le signal INHC2 de 34', un multiplexeur 61 à quatre entrées et deux sorties, et trois portes logiques "ET" 62, 63 et 74. Le multiplexeur 61 a deux entrées reliées aux sorties d'un multiplexeur 44 de l'interface 15, a les deux autres entrées reliées aux sorties d'un multiplexeur 44' de l'interface 25 et a son entrée de commande reliée à la sortie de la bascule 53 qui fournit le signal EFFA. Le multiplexeur 44 a deux entrées reliées aux sorties du circuit de comparaison 33 qui fournissent les signaux ECOM1 et ECOMDI et a les deux autres entrées reliées à deux sorties du registre 34 de test qui fournissent des signaux de simulation de fautes. De même, dans l'interface 25, le multiplexeur 44' a deux entrées reliées aux sorties du circuit de comparaison 33' qui fournissent les signaux ECOM2 et EC0MD2 et a les deux autres entrées reliées à deux sorties du registre 34' de test. La porte "ET" 62 a une entrée reliée à la sortie de la portes "ET" 74, à l'autre entrée reliée à la sortie du multiplexeur 61 correspondant à l'erreur sur les fils de données, et a sa sortie reliée au registre 58 auquel elle fournit le signal ECOM. La porte "ET" 63 a une entrée reliée à la sortie de la porte "ET" 74, a l'autre entrée reliée à la sortie du multiplexeur 61 correspondant à l'erreur sur les fils d'adresse, et a sa sortie reliée au registre 58 auquel elle fournit le signal ESCOTS. La porte "ET" 74 a une entrée reliée à la sortie de la porte "NON ET" 60 et les deux autres entrées reçoivent respectivement l'inverse du signal INEFO et l'inverse du signal INEFI, issus du registre 52. Le circuit 28 comporte un registre 64, à deux bascules de contrôle des circuits de régénérations, l'une des entrées de 64 étant reliée à la sortie d'une porte "ET" 66 dont l'une des entrées reçoit le signal EFFC1 et l'autre le signal EFFC2, et l'autre entrée de 64 étant reliée à la sortie d'une porte "ET" 67 dont l'une des entrées reçoit le signal SORTI et l'autre SORT2. Les sorties des registres de contrôles 56, 57, 58 et 64 sont reliées au bus 50. Le circuit de contrôle de microsynchronisme 28 comporte des registres 68 d'échanges bidirectionnels entre lui-même et le calculateur il via l'interface 15. Le circuit 28 comporte symétriquement un registre 69 d'échanges entre lui-même et le calculateur 21 via l'interface 25. Enfin, le circuit 28 comporte un registre 70, à trois bascules 71, 72, 73 d'échanges de signaux d'interruption et de validation provenant de la logique 51 via le bus 50 à destination des calculateurs 11 et 21. La bascule 71 a son entrée reliée au bus 50 et sa sortie, fournissant un signal SICI, reliée au circuit 36. La bascule 73 a son entrée reliée au bus 50 et sa sortie, fournissant un signal SIC2, reliée au circuit 36'. La bascule 72 a son entrée reliée au bus 50 et sa sortie, fournissant un signal VCCM de validation, reliée aux circuits 36 et 36'. Après avoir décrit l'unité de commande, on aborde maintenant son fonctionnement et l'on commence par définir les quatre états possible de fonctionnement. En fonctionnement normal, les deux calculateurs sont en microsynchronisme et déroulent en parallèle les programmes opérationnels ; l'un d'eux est "effectif" et l'autre est ineffectif et synchronise En fonctionnement anormal, l'un des calculateurs est effectif et déroule normalement les programmes opérationnels, l'autre calculateur est ineffectif. Le calculateur ineffectif peut être soit "arrête" après détection d'une panne, soit "séparé" ce qui permet d'effectuer tests et réparations, soit "en mise à jour" après réparation et en vue d'une remise en synchronisme ultérieure. Les différents états de fonctionnement sont codés sur les trois éléments binaires du registre 52 ; EFFA indique le demisystème effectif, INEFO et INEFI indiquent l'état du demi-système ineffectif. Le tableau suivant indique le codage en fonction des états de fonctionnement. EFFA INEFI INEFO état de 11 état de 21 O 0 O ineffectif synchronisé effectif O O i - I ineffectif en mise à effectif jour O 1 O ineffectif arrêté effectif O 1 1 ineffectif séparé effectif 1 0 0 effectif ineffectif synchronisé 1 0 1 effectif ineffectif en mise à jour 1 1 0 effectif ineffectif arrêté I 1 1 effectif ineffectif séparé On décrit maintenant le rôle et le fonctionnement du circuit de contrôle de microsynchronisme 28 et des interfaces demi-système 15 et 25 dans chacun des états de fonctionnement. Le circuit de contrôle de microsynchronisme 28 a pour fonctions de superviser et comparer les deux calculateurs il et 21 en vue de détecter les fautes et leur nature, de réagir aux fautes par émission vers le calculateur de signaux appropries, de gérer les états des calculateurs et d'effectuer leur mise à jour. chaque interface demi-système a pour fonctions principales premièrement d'élaborer (36) les états de l'unité de commande à partir des états déclarés par le circuit de contôle de microsynchronisme 28 et des conditions spéciales, telles que le test du circuit de contrôle de microsynchronisme 28 ; deuxièmement d'assurer les échanges de messages (35) entre le circuit de contrôle de microsynchronisme 28 et le calculateur ; troisièmement de prolonger (30, 31) le bus 12 du demi-système pour accéder aux ressources de l'autre demi-système, de comparer (33) les informations fournies par chacun des demi-systèmes, et de transmettre les résultats de comparaison au circuit de contrôle de microsynchronisme 28. On commence par décrire le fonctionnement normal de l'unité de commande. La figure 3 représente schématiquement les échanges de signaux lorsque le demi-système 1 est effectif et le demisystème 2 est ineffectif synchronise, ce qui correspond à EFFA = 1, INEFO = O et INEFI = O. Le signal LO et le signal EO sont respectivement un signal de lecture et un signal d'écriture de la mémoire principale (112 ou 212) ou du contrôleur mémoire (113 ou 213) de l'un des calculateurs (11 ou 21). Le signal Li et le signal El sont respectivement un signal de lecture et un signal d'écriture de l'interface de commande 14 ou du coupleur de périphériques 13 du demi-système 1. Le signal L2 et le signal E2 sont respectivement un signal de lecture et un signal d'écriture de l'interface de commande 24 ou du coupleur de périphériques 23. L'unité centrale 111 et l'unité centrale 211 contiennent les memes programmes et traitent les mêmes données. Ils reçoivent tous deux les signaux LO, L1, t2 et fournissent les signaux EO, El et E2. Les circuits de régénération 151 et 251 sont positionnés par les logiques respectives 32 et 32' de façon à assurer le transfert du signal L1 du bus 12 au bus 22 via le bus 29, le transfert des signaux EO, LO, El, E2 du bus 12 au bus 29 et leur blocage par le circuit 251, le transfert du signal L2 du bus 22 au bus !2 et le blocage des signaux EO, LO, El, E2 du bus 22 par le circuit 251. Par conséquent, les deux unités centrales reçoivent les informations L1 et L2 provenant des coupleurs et des interfaces de commande, ce qui leur permet d'exécuter les instructions simultanément. D'autre part, le circuit de comparaison 33 effectue les comparaisons entre les signaux LO, EO, El, E2 provenant du calculateur 11, via les bus 12 et 29, et les signaux correspondants LO, EO, El, E2 provenant du calculateur 21 via le bus 22. Ceci a été schématisé sur la figure 3, pour plus de rigueur on se reportera à l'ensemble des figures 2a et 2b. Les résultats des comparaisons (ECOM2 > ECOMD2) sont transmis au circuit de contrôle 28, et plus précisément au registre 58 via la logique 59. En effet, le signal EFFA étant égal à 1, le multiplexeur 61 sélectionne les signaux ECOM2 et ECOMD2, et, les signaux INEFO et INEF1 étant égaux à O, la porte 74 valide le transfert des signaux ACON2 et ECOMD2 vers le registre 58. Si tout est normal c'est-à-dire si les registres 56, 57, 58 et 64 ne signalent pas d'erreur ou de faute et s'il n'y a pas de panne d'alimentation (PALI) et pas de panne de distributeur de temps (PDT1) dans le demi-système 1, le registre d'état n'est pas modifié et l'état est confirmé. Par contre si l'un des registres 56, 57, 58 ou 64 indiquent une faute de calculateur ou une erreur de comparaison, il y a fonctionnement anormal et le circuit de contrôle de microsynchronisme 28 commence par déterminer la nature de la faute en fonction des renseignements qui figurent dans ses registres. S'il s'agit d'une faute matérielle dans un calculateur qui n'apparaît donc que dans un seul calculateur à la fois et qui est signaléeau circuit 28 par un signal de faute, la logique 51 va réagir en émettant vers le calculateur valide une interruption (SIC1 via 71 pour le calculateur 11, SIC2 via 73 pour le calculateur 21) accompagné d'un message d'indication du type de faute de l'autre calculateur ; d'autre part la logique 51 modifie le registre d'état 52 de façon à positionner le calculateur en faute dans l'état ineffectif arrêté ou séparé et l'autre calculateur dans l'état effectif. S'il s'agit d'une faute logicielle, c'est-à-dire si la même faute est apparue simultanément dans les deux calculateurs, il y a "redémarrage" du système qui peut aller de la simple annulation d'un traitement jusqu'à un rechargement suivant la gravité de la faute. Enfin, s'il s'agit d'une erreur de comparaison, c'est-à-dire lorsqu'il n'y a pas de fautes détectées par chacun des demisystèmes, et lorsque, simultanément les calculateurs effectuent des traitements différents, le circuit de contrôle 28 émet vers chacun des calculateurs une inte#rruption (SIC1 et SiC2) et un message afin de déclencher une procédure de maintenance qui permet de déterminer le calculateur en faute et qui entraîne l'arret du calculateur en faute comme dans le cas d'une faute matérielle déclarée. Si l'on suppose qu'une faute s'est produite dans le calculateur 21, cela va entraîner l'état suivant : 1 effectif - 2 ineffectif arrêté, qui est schématisé à la figure 4. Tout se passe comme si le calculateur 21 (211, 212, 213) n'était plus relié au bus 22, les écritures et lectures dans les coupleurs 13 et 23 et dans les interfaces de commande 14 et 24 sont réalisées par le calculateur 11 (111, 112, 113) via les circuits de régénérations 151 et 251 qui permettent le passage des signaux E2 et L2. Après avoir arrêté le calculateur 21 en faute, on le sépare et l'on passe à l'état suivant : 1 effectif - 2 ineffectif séparé, qui est schématisé à la figure 5. Les circuits de régénération 151 et 251 ne permettent le passage d'aucun signal. Seul le calculateur 11 effectif est relié aux périphériques 3 et aux unités terminales du réseau 4 respectivement via le coupleur 13 et via l'interface de commande 14. Les circuits 23 et 24 sont isolés des périphériques qu'ils commandent et le calculateur 21 peut effectuer séparément des programmes de test et de maintenance, avant et après réparation d'une panne. La panne étant réparée et le calculateur 21 étant à nouveau en état de fonctionner, on effectue sa remise en service en commençant par une mise à jour en vue d'une remise en synchronisme ultérieure. L'unité de commande est alors en l'état : 1 effectif 2 ineffectif en mise à jour, qui est schématisée à la figure 6. L'unité centrale 211 du calculateur 21 est toujours horsservice (non connectée au bus 22), mais la mémoire principale 212 et le contrôleur de mémoire 213 sont connectés ainsi que le coupleur 23 et l'interface 24. Les circuits de régénération 151 et 251 permettent le passage de signaux EO, E2 et L2 de et vers le calculateur 11. Le calculateur 11 effectue un programme de mise à jour qui consiste en une lecture et réécriture totales de sa propre mémoire. Toute écriture mémoire EO dans le calculateur effectif Il est également effectuée dans le calculateur 21. Les mémoires, les unités centrales et les organes périphériques des deux demi-systèmes étant identiques, on effectue alors la remise en synchronisme et lton passe à nouveau à l'état 1 effectif - 2 ineffectif synchronisé. Pour tester le circuit de contrôle 28 TCCM1 et TCCM2 sont égaux à "1"), on force le demi-système 1 à l'état effectif et le demi-système 2 à l'état ineffectif synchro nisé, on inhibe les fautes et interruption réelles éventuelles, et l'on positionne les multiplexeurs 43 et 44 de façon à avoir en sortie les signaux de fautes simulées. Dans la réalisation décrite ci-dessus, on a choisi, pour des raisons de simplification, de synchroniser l'un sur l'autre les distributeurs de temps 17 et 27 (voir figure 1), c'est-à-dire que l'oscillateur de l'un 27 est synchronisé par un signal issu de l'oscillateur de l'autre 17. D'autre part, on a associé le circuit de contrôle de microsynchronisme 28 au demi-système 2 au point de vue alimentation et horloge, ce qui crée une dissymétrie entre les deux demisystèmes, mais comme le demi-système 1 peut fonctionner seul et sans le circuit de contrôle de microsynchronisme en cas de panne du calculateur 21, ce choix simplifie la réalisation sans nuire à la sécurité. Enfin, les interfaces de commande sont dupliquées par sécurité et sont accessibles par les deux calculateurs. Un élément binaire de masque par circuit terminal permet à chaque interface de commande de traiter ou non la signalisation (exploration, distribution) relative à ce circuit terminal. De cette structure, il ressort deux avantages majeurs - premièrement la possibilité de travailler en répartissant le traitement des circuits terminaux entre les deux interfaces de commande ; en cas de reprise des abonnés de l'une par l'autre à la suite d'une panne, il suffit de démasquer l'interface valide - deuxièmement l'amélioration de la fiabilité, de la sécurité et de la disponibilité de l'unité de commande puisqu'une panne sur l'un quelconque des calculateurs et une panne simultanée sur l'une quelconque des interfaces de commande n engendrent pas l'arret total du système. Par exemple, si le calculateur 11 et l'interface 24 sont en panne, l'unité de commande continue de fonctionner puisque le calculateur 21 peut commander le réseau via l'inter face 14. REVENDICATIONS 1. Unité de commande comportant deux calculateurs (f(11, 21) travaillant en microsynchronisme, caractérisée en ce qu'elle comporte : un premier demi-système (1) comprenant - le premier calculateur (11) ; - une première ligne omnibus (12) à laquelle est relié le premier calculateur - une première interface demi-système (15) connectée au premier calculateur via la première ligne cmnibus ; - un premier coupleur (13) de périphériques informatiques (3) relié d'une part à la première ligne omnibus et d'autre part à des périphériques informatiques ; - une première interface de commande (14) reliée d'une part à la première ligne omnibus et d'autre part au réseau de commutation (4) d'un centre de télecommunications ;; un second demi-système comprenant - le second calculateur (21) travaillant en microsynchronisme avec le premier calculateur ; - une deuxième ligne omnibus (22) à laquelle est reliée le second calculateur - une seconde interface demi-système (25) connectée d'une part au second calculateur via la deuxième ligne omnibus, et d'autre part à la première interface demi-système via une troisième ligne omnibus (29) - un second coupleur (23) de périphériques informatiques (3) relié d'une part à la deuxième ligne omnibus et d'autre part aux périphériques informatiques ; - une seconde interface de commande (24) reliée d'une part à la deuxième ligne omnibus et d'autre part au réseau de commutation du centre de télécommunications ;; et un circuit de contrôle du microsynchronisme (28) entre les deux calculateurs relié d'une part à la première interface demi système et d'autre part à la seconde interface demi-système 2. Unité de commande selon la revendication 1 dont le premier demi-système comporte une première horloge ou distributeur de temps (17) à laquelle sont reliées les entrées d'horloge des différents éléments du premier demi-système, et dont le second demi-système comporte une seconde horloge ou distributeur de temps (27) à laquelle sont reliées les entrées d'horloge des différents éléments du second demi-système, caractérisée en ce que l'entrée de synchronisation de la seconde horloge est reliée à la première. 3. Unité de commande selon l'une quelconque des revendications 1 et 2, dont chaque demi-système comporte sa propre source d'alimentation (16, 26), caractérisée en ce que le circuit de contrôle de microsynchronisme (28) est relié au distributeur de temps (27) et la source d'alimentation (26) du second demi-système. 4. Unité de commande selon l'une quelconque des revendications 1 à 3, caractérisée en ce que chacune des interfaces de commande comprend un registre de masquage qui comporte un élément binaire de masque par circuit terminal relié au réseau de commutation, l'état de ces éléments binaires de masque déterminant la répartition du trafic entre les deux interfaces de commande et cette répartition pouvant évoluer, par démasquage, du partage total de charge entre les deux interfaces de commande jusqu'à l'état où les deux interfaces de commande sont reliées chacune à toutes les unités terminales du réseau de commutation. 5. Unité de commande selon l1une quelconque des revendications 1 à 4, caractérisée en ce que chacune (15) des interfaces demisystème comporte - des moyens de régénération (30, 31) reliés d'une part à la ligne omnibus (12) du demi-système auquel elle appartient et d'autre part à la troisième ligne omnibus (29) - des moyens de comparaison (32, 33) dont les entrées sont connectées aux bornes des moyens de régénération, et dont les sorties sont reliées au circuit de contrôle de microsynchronisme 28 - des moyens d'échange (35) de messages bidirectionnels entre calculateur et circuit de contrôle de microsynchronisme - des moyens de décodage (36) des états de l'unité de commande dont les entrées sont reliées au circuit de contrôle de microsyn chronisme et dont les sorties sont reliées à la ligne omnibus (12) du demi-système ;; - et des moyens de test (34) du circuit de contrôle de microsyn chronisme reliés d'une part à la ligne omnibus (12) du demi système et d'autre part au circuit de contrôle de microsynchro nisme (28). 6. Unité de commande selon l'une quelconque des revendications 1 et 5, caractérisée en ce que le circuit de contrôle de microsynchronisme (28) comporte - une logique de gestion (51) ; - un registre ~52) d'état à trois éléments binaires indiquant un état parmi les huit états possibles de l'unité de commande - des registres (56, 57) de fautes contenant les informations de fautes matérielle, logicielle ou de comparaison provenant des calculateurs via les interfaces demi-système ; - des registres (71, 73) d'interruption ; - des registres (68, 69) d'échange de messages entre les calcu lateurs et la logique de gestion ; - des registres (58, 64)#de contrôle des circuits de régénération, les interconnexions entre les registres et la logique de gestion étant réalisées par l'intermédiaire d'une quatrième ligne omnibus (50). 7. Centre de télécommunications, caractérisé en ce qu'il comporte une unité de commande selon l'une quelconque des revendications 1 à 6.