La présente invention concerne les assemblages de circuits permettant d'assurer l'interface entre des circuits à logique à couplage d'émetteur et des circuits à logique d'injec- tion intégrée. Les circuits à logique à injection intégrée (I 2L) ont une densité d'assemblage élevée et une faible consommation. Un inverseur I L fondamental comprend un transistor injecteur latéral connecté de façon à produire un courant injecteur à travers la jonction base-émetteur d'un transistor de commutation vertical. L'inverseur commute entre niveaux logiques par le fait qu'on laisse le courant injecteur passer dans la jonction base-émetteur du transistor de commutation ou qu'on dérive le courant injecteur sur l'ëlectrode d'émetteur du transistor de commutation. Un circuit I2L typique demande une différence de potentiel de fonctionnement approchée de 0,7 volt seulement pour un courant sensiblement constant. Ainsi, il est courant d'empiler des circuits logiques I2L en plusieurs rangs qui sont connectés en série de façon à recevoir un potentiel de fonctionnement beau- coup plus important (par exemple 5,0 volts) par lequel d'autres types de logiques utilisés en même temps que la logique I L sont alimentés. Ceci évite de faire appel à deux potentiels de fonc- tionnement différents, à savoir un pour chaque type de logique utilisée. Une résistance ou une alimentation en courant régulé sert à injecter un courant sensiblement constant dans les injecteurs de courant de rang supérieur'de la pile. Le cou- rant passant dans un rang sert à faire fonctionner les tran- sistors injecteurs et les transistors de commutation du niveau suivant. Les circuits à logique à couplage d'émetteur (ECL), qui utilisent une logique à commutation de courant non saturée, assurent une vitesse de fonctionnement élevée, par comparaison avec celle qui peut ttre obtenue avec les circuits I L actuels. Un inverseur ECL typique comprend une source de courant constant direct tement connectée à un premier potentiel de fonctionnement d'une alimentation électriques un premier et un deuxième transistor connectés en amplificateur différentiel à couplage d'émetteur afin 24837 1 1 de commuter le courant fourni par la source de courant constant, et des charges respectivement connectées entre les collecteurs des premier et deuxième transistors et un deuxième potentiel de fonc- tionnement de l'alimentation électrique. Un signal d'entrée ECL est appliqué à l'électrode de base du premier transistor. L'électrode de base du deuxième transistor peut recevoir le complément du signal d'entrée ECL ou un potentiel de référence approximativement fixé au niveau moyen entre les niveaux logiques ECL correspondant au "0" logique et au "1" logique. Le signal de sortie est produit à l'électrode de collecteur du premier ou du deuxième transistor, ou peut être repris par un troisième transistor monté en amplificateur à émetteur suiveur afin de délivrer le signal de sortie ECL sous une faible impédance de source en vue d'un facteur de charge de sortie approprié à un nombre supérieur de portes logiques ECL consécutives. L'électrode de base du troisième transistor est connectée à l'électrode de collecteur du premier ou du deuxième transistor selon que l'on désire obtenir un signal de sortie inversé ou non inversé. Dans certaines applications, qui nécessitent un traitement de signaux numériques à la fois à une vitesse relati- vement élevée et à une vitesse relativement lente dans le mênie dispositif, il est avantageux de combiner des circuits I L et ECL. La logique ECL assure la vitesse de commutation relativement élevée, tandis que la logique I L à vitesse moins élevée offre des possibilités de densité élevée et de faible puissance à une vitesse de commutation moins rapide. Un exemple de la combinaison avantageuse d'un cir- cuit ECL et d'un circuit I L est donné par un synthétiseur de fré- quences numériques utilisé pour commander l'oscillateur local accordable dans des récepteurs de radiodiffusion et de télévision. Le circuit ECL est employé lorsqu'une vitesse élevée est demandée, par exemple pour un prédémultiplicateur, ou compteur rapide se trouvant en tête d'un diviseur, pour la division en fréquence du signal de haute fréquence produit par l'oscillateur local du récep- teur. Le circuit I L.est utilisé pour réduire la consommation et augmenter la densité du circuit lorsqu'une vitesse élevée n'est pas particulièrement intéressante, par exemple pour les étages 24837 11 diviseurs faisant suite au prédémultiplicateur ou pour la logique de commande. Toutefois, le fait d'utiliser des circuit ECL et I L ensemble nécessite de faire appel à divers circuits de décalage de niveaux pour servir d'interface entre les deux formes de cir- cuits logiques. A titre d'exemple particulier, on supposera que l'alimentation électrique du système produit un premier potentiel de fonctionnement de -5,0 volts et un deuxième potentiel de fonc- tionnement de 0 volt, que les sources de courant alimentant les circuits ECL sont connectées à la borne d'alimentation de -5,0.volts et que les sources de courant alimentant les circuits I 2L sont directement connectées à la borne d'alimentation de 0 volt. Dans ces conditions, les niveaux des signaux ECL sont d'environ.-0,8 et -1,6 volt, correspondant respectivement à des signaux logiques "1" et "0" tandis que les niveauxdes signaux I L correspondants sont d'environ -4,3 et -5,0 volts respectivement. Ainsi, il faut réaliser une translation de signal d'environ 3,5 volts; à la fois vers le haut et vers le bas. L'invention propose des assemblages de circuits ECL et I2L permettant de réduire la différence de niveau des circuits logiques entre les circuits ECL et I L, ce qui permet des circuits d'interface plus simples et plus rapides pour transférer des signaux logiques d'une forme de circuit logique à l'autre. Selon un aspect de l'invention, des sources de cou- rant particulières sont relocalisées de manière à réduire la diffé- rence de potentiel entre les niveaux des signaux ECL et I L. En particulier, lorsque les circuits ECL et I 2L fonctionnent entre un premier et un deuxième potentiel de fonctionnement, et que les circuits I2L peuvent être empilés en plusieurs rangs, les sources de courant associées aux circuits I L ou les sources de courant associées aux circuits ECL sont relocalisées de manière que toutes ces sources de courant soient connectées au même potentiel de fonc- tionnement. Dans le mode de réalisation décrit> les sources de courant respectives qui sont associées aux circuits ECL et I L sont toutes deux connectées au premier potentiel de fonctionnement, et les dispositifs de charge des circuits ECL et des transistors injecteurs des circuits 12L sont tous deux connectés au deuxième potentiel de fonctionnement. Cet assemblage réduit la différence de potentiel entre les niveaux logiques respectifs des circuits ECL et des circuits I L. D'autres aspects de l'invention concernent des modes de réalisation particuliers de circuits d'interface servant à transférer des signaux logiques d'une sortie ECL à une entrée I L, et à transférer des signaux logiques d'une sortie I L à une entrée ECL. Selon un aspect plus particulier de l'invention, il est proposé un circuit d'interface effectuant le transfert entre une sortie I L de rang supérieur et une entrée I L de rang infé- rieur, ce circuit d'interface utilisant un circuit ECL pour effec- tuer le décalage de niveau logique rapidement. La description suivante, conçue à titre d'illustra- tion de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: - la figure la technique antérieure; - la figure I L constituant un mode de - la figure I2L constituant un mode de - la figure ECL constituant un mode de - la figure lisant un circuit ECL pour supérieur à une sortie I2 L l'invention; 1 est une combinaison ECL et I2L selon 2 est un assemblage de circuits ECL et réalisation de l'invention; 3 est un circuit d'interface de ECL à réalisation de l'invention; 4 est un circuit d'interface de I L à réalisation de l'invention; illustre un circuit d'interface uti- le transfert d'une sortie I L de rang de rang inférieur selon un aspect de - la figure 6 montre une technique connue de circuit d'interface permettant le décalage de niveau d'une sortie I2L de rang inférieur à une entrée I2L de rang supérieur; et - la figure 7 est un schéma de principe illustrant une application de l'invention a un appareil d'accord de fréquence de radiodiffusion utilisant une boucle à verrouillage de phase pour commander l'oscillateur local accordable d'un récepteur de radiodiffusion à modulation d'amplitude. Un assemblage de circuits de type connu combinant des circuits ECL et I L est présenté sur la figure 1. Un circuit logique ECL typique comprend deux transistors à couplage d'émetteur Q22, Q23, une source de courant 34, des résistances de charge R3, R4 et un étage à émetteur suiveur comprenant un transistor Q24 et une source de courant 36. L'électrode de base du transistor Q22 reçoit un signal logique ECL, tandis que l'électrode de base du transistor Q23 est connectée à une source de potentiel de polari- sation VR3 ajustée entre les niveaux de tension ECL correspondant respectivement aux niveaux logiques 11"0"1 et "1". Les résistances de charge R3 et R4 sont chacune choisies de manière à produire une chute de tension d'environ 0,8 volt à leurs bornes lorsqu'elles conduisent le courant venant de la source 34. Si l'on suppose que les bornes V1 et V2 sont respectivement connectées à des potentiels de fonctionnement de 0 volt et de -5,0 volts et que la tension base-émetteur en sens passant (VBE) du transistor ECL Q24 est de 0,8 volt, alors les niveaux logiques ECL de l'électrode d'émetteur du transistor Q21 sont de moins -0,8 et -1, 6 volt en correspondance respective avec les niveaux logiques "1" et "0". Un circuit logique 12L typique également présenté sur la figure 1 comprend une source de courant 16 et un transistor injecteur Q62 disposes de manière à produire un courant sensiblement constant à destination de l'électrode de base d'un transistor de commutation q64. Lorsque l'électrode de base du transistor Q64 n'est pas shunté, le courant venant du transistor Q63 est injecté dans la jonction base-émetteur du transistor Q64, ce qui produit un signal de sortie sous faible impédance au niveau de l'électrode collecteur du transistor Q64. Si l'on suppose que la tension VBE du transistor injecteur Q63 peut être estimée à 0,7 volt, alors les niveaux logiques I 2L sont d'environ -4,3 et -5,0 volts en correspondance respective avec les niveaux logiques "1' et "0". Les transistors Q61 et Q62 sont disposes de la même façon que la porte 12L comprenant les transistors Q63 et Q64. Ainsi, un circuit 10 de décalage de niveau entre la sortie du montage ECL de l'lectrode d'émetteur de Q24 et l'entrée du circuit 1 L comprenant Q61 et Q62 doit produire une 2 24837 11 translation de signal d'environ -3,5 volts. De même, un circuit 11 de décalage de niveau doit produire une translation de signal d'environ +3,5 volts entre la sortie de la porte I L Q63, Q64 et l'entrée de Q22 de la porte ECL. L'assemblage de circuits de la technique antérieure que représente la figure 1 comporte une source de courant 16 con- nectée entre la borne V2 et le circuit I L du rang le plus élevé. On comparera le montage de la technique antérieure présenté sur la figure 1 avec le montage de l'invention présenté sur la figure 2, o la source de courant 26 est relocalisée dans une position comprise entre la borne Vl et le circuit I L de rang le plus bas. La relocalisation de cette source de courant déplace les niveaux du signal I2L vers les niveaux du signal ECL, ce qui facilite la réalisation de l'interface I L/ECL. Plus précisément, les niveaux logiques ECL respectifs sont de -0,8 et -1,6 volt comme précédem- ment, mais les niveaux logiques I L sont maintenant de O volt et de -0,7 volt. L'assemblage selon l'invention produit des niveaux de signaux logiques ECL et I2L respectifs qui diffèrent d'environ 0,7 volt, c'est-àdire d'environ une valeur de tension VBE d'une jonction semi-conductrice. Ceci doit être comparé avec le montage de la technique antérieure, dans lequel les niveaux des signaux logiques ECL et I2L diffèrent d'environ 3,5 volts. Le circuit 12 de décalage de niveau translate un signal d'une sortie Q24 ECL à une porte *2L Q52, Q53 de rang supé- rieur. Le circuit 13 de décalage de niveau translate un signal d'une porte I2L Q54 de rang supérieur à une entrée ECL Q22. Le circuit 14 de décalage de niveau translate un signal d'une porte I2L Q54 de rang supérieur à une porte I 2L Q56, Q57 de rang infé- rieur. Le circuit 15 de décalage de niveau translate un signal d'une porte I2L Q58 de rang inférieur à une porte I2L Q54, Q55 de rang supérieur. Des modes de réalisation particuliers des circuits 12, 13, 14 et 15 de décalage de niveau sont illustrés respective- ment sur les figures 3, 4, 5 et 6. La figure 3 présente un circuit d'interface conçu pour effectuer le décalage de niveau d'un signal logique d'un circuit ECL (non représenté) à un circuit I L Q13, Q14. Les portes I L Q13, Q14, Q15, Q16 sont disposées suivant plusieurs rangs, 24837 1 1 plus précisément deux, en série avec une source de courant 32. Il faut comprendre que l'expression "source de courant" vise présen- tement à désigner un générateur de courant constant produisant un courant de sortie sensiblement constant qui ne varie sensiblement pas avec la tension d'alimentation. La source de courant 32 peut être une résistance fixe, ou bien un dispositif d transistor qui reçoit un potentiel de polarisation par son électrode de base de façon à Etre conditionné à conduire un courant de sortie constant. D'autres montages de sources de courant, que l'homme de l'art connaet, sont également possibles. Le circuit de décalage de niveau de la figure 3 comprend un amplificateur différentiel à couplage d'émetteur Q10, Qll, une source de courant 31, et un transistor connecté en diode Q12. L'électrode de base de QO10 reçoit le signal d'entrée ECL, tandis que l'électrode de base de Qll est connectée à une source de potentiel de polarisation VRl, fixé entre des niveaux logiques correspondant aux niveaux logiques I"oi et "1"' (par exemple -1,2 volt si les tensions d'alimentation sont de O volt et -5,0 volt. L'élec- trose de base du transistorQll peut aussi bien être connectée au complément logique du signal d'entrée ECL. En fonctionnement, lorsque l'électrode de base du transistor Q10 vaut -0,8 volt, alors le transistor QO10 est con- ducteur et Qll n'est pas conducteur. Le signal de sortie présent sur l'électrode de collecteur du transistor Qll est 0 volt du fait de la conduction du transistor Q13 de tirage vers le haut. Lorsque l'électrode de base du transistor QlO vaut -1,6 volt, le transis- tor QlO est non conducteur et le transistor Qll est conducteur, tandis que le transistor connecté en diode Q12 est polarisé en sens passant et est donc conducteur. La chute de tension aux bornes de Q12 produit un signal de sortie d'environ -0,8 volt sur l'électrode de collecteur du transistor Qll. Un courant 12 est dérivé du tran- sistor Q14 du fait de la conduction de Qll. Le transistor connecté en diode Q12 tend à empOcher le transistor Qll d'aller trop profondément dans sa région de satu- ration, ce qui aurait pour effet de ralentir la vitesse de commuta- tion du circuit d'interfaceo De façon souhaitable, le courant I1 24837 11 de la source 31 est supérieur A I2 venant de la source Q13 afin d'assurer que tout le courant injecteur I2 est dérivé du transis- tor Q14. A cet effet, on fixe, par exemple, de façon souhaitable, le courant Ià à une valeur deux ou trois fois supérieure à celle du -courant I2 afin de rendre plus rapidement non conducteur le transistor Q14. La figure 4 présente un circuit d'interface destiné à assurer le décalage de niveau d'un signal logique d'un circuit I2L Q30, Q31 de rang supérieur à un circuit ECL Q22, Q23, R3, R4, 34. Le circuit I L Q30, Q31 apparalt empilé en série avec un autre circuit I2L Q32, Q33 et une source de courant 38. Le transistor injecteur Q20 fait fonction de transistor de tirage vers le haut actif pour la sortie de collecteur du transistor Q31. Le circuit de décalage de niveau de la figure 4 comprend un transistor Q21 et une source de courant-30 qui sont montés en amplificateur à émetteur suiveur, dont la sortie est décalée d'une valeur de VBE (du transistor Q21) par rapport à son entrée. Lorsque l'électrode de base du transistor Q21 vaut 0 volt, l'électrode d'émetteur est à -0,8 volt. Lorsque l'électrode de base vaut -0,7 volt, l'électrode d'émetteur est à -1,5 volt. La figure 5 présente un circuit d'interface destiné à assurer le décalage de niveau d'un signal logique d'un circuit logique 12L de rang supérieur à un circuit logique 12L de rang inférieur. On utilise un circuit'ECL pour assurer le décalage de -niveau à vitesse élevée du rang inférieur au rang supérieur. Le circuit logique 1 L de rang supérieur Q34, Q34 s'empile en série avec une porte I L Q36, Q37 et une source de courant 40. Le circuit logique I L de rang inférieur Q38, Q42 s'empile en série avec une porte I2L Q41, Q40 et une source de courant 42. Le circuit d'interface de décalage de niveau de la figure 5 comporte un amplificateur différentiel à couplage d'émet- teur Q5, Q6, une source de courant 43, un transistor connecté en diode Q7 et un réseau d'entrée comportant des transistors Ql, Q2, Q3 et Q4. L'électrode de base du transistor Q6 est connectée à une source de potentiel de polarisation fixée à un potentiel, par exemple de -1,1 volt, compris entre les niveaux logiques "0" et "1' correspondant aux signaux I2L sur le niveau inférieur. Les 2483 7 1 1 résistances Ri, R2 forment un réseau diviseur de tension qui pro- duit ce potentiel de polarisation à destination du transistor Q6. L'électrode de base du transistor Q5 est connectée au réseau d'entrée QI, Q2, Q3, Q4 lequel soustrait environ 0,7 volt (V) au signal logique I L de rang supérieur. Les transistors QI et Q4 sont montés respectivement en sources de courant et produisent des courantsel E I respectifs. Le transistor Q2 est connecté couant il1 12 en diode et est polarisé en sens passant conducteur via les tran- sistors QI et Q4. En fonctionnement, lorsque le transistor Q35 est non conducteur, son électrode de collecteur se trouve à 0 volt du fait de la conduction du transistor QI. Le potentiel présent sur l'électrode de base du transistor Q5 est le potentiel V2 (ceci étant également dû à la conduction du transistor QI) avec un déca- lage de la valeur VBE du transistor Q2 à -0,8 volt. Puisque l'électrode de base du transistor Q6 vaut -1,1 volte Q5 est conduc- teur et Q6 n'est pas conducteur. Le signal de sortie de l'électrode de collecteur du transistor Q6 est à -0,7 volt du fait de la conduc- tion du transistor de tirage vers le haut Q36. Lorsque le transis- tor Q35 est conducteur, son électrode de collecteur est à -0,7 volt. Le courant Il circule dans le transistor Q35. L'électrode de base du transistor Q5 passe à environ -1,4 volt (le potentiel infé- rieur de la ligne commune d'alimentation 45 du rang inférieur I 2L) du fait de la conduction du transistor Q4. Par conséquent, le tran- sistor Q5 est non conducteur et le transistor Q6 est conducteur, tandis que le transistor Q7 connecté en diode est polarisé en sens passant et est conducteur. le courant 114 est dérivé du transistor Q42 du fait de la conduction de Q6. Le transistor connecté en diode Q7 tend à empocher le transistor Q6 d'aller trop profondément dans sa région de satu- ration. Le courant 113 de la source 43 est au moins supérieur au courant 114 de la source Q38. De façon souhaitable, 113 vaut deux à trois fois Ili afin de rendre rapidement non conducteur le transis- tor Q42. Le courant Ill venant de la source de courant QI doit être suffisamment plus élevé que celui venant de la source de cou- rant Q4 afin de commander en courant de base le transistor Q5. 248371 1 Un circuit destiné à assurer le décalage de niveau d'un signal logique d'un circuit I L de rang inférieur à un circuit I L de rang supérieur est présenté sur la figure 6. La diode Dl produit une chute de tension telle que l'électrode de base du tran- sistor Q48 ne commute pas via une importante différence de potentiel. Dans l'application particulière de l'invention qui est décrite en détail ci-après, tous les décalages de niveau de signal de l'interface se produisent entre les circuits ECL vers,et à partir 2 2 de, le rang plus élevé I L ou entre le rang le plus élevé I L vers, et à partir de, le rang inférieur I 2L. Pour passer entre des circuits ECL verset à partir de, des circuits I L de rang infé- rieur, le signal est acheminé à travers les circuits I L de rang le plus élevé. Toutefois, il faut noter que l'on peut établir l'in- terface directement entre les circuits I L de rang inférieur vers, ou à partir de, les circuits ECL. La figure 7 illustre une application de l'invention à un appareil d'accord de fréquence radiophonique destiné à com- mander l'oscillateur local accordable dans un récepteur radiopho- nique à modulation d'amplitude. Le récepteur comprend une antenne 50, un amplificateur de haute fréquence 52, un oscillateur local 64 à commande de tension, un mélangeur 54, un amplificateur 56 de fré- quence intermédiaire, un démodulateur 58, un amplificateur 60 d'audio- fréquence, et un haut-parleur 62. L'oscillateur local 64 et un circuit intégré de commande d'accord 51 forment une boucle à ver- rouillage de phase qui maintient le signal de sortie de l'oscil- lateur local à une fréquence choisie par l'auditeur via un appa- reil 66 de commande et de visualisation. L'information concernant la fréquence de la station émettrice est transmise à un registre à décalage et à verrouillage de 15 bits désigné par la référence 74 en provenance de l'appareil 66 de commande et de visualisation via une ligne commune de données 53. Le circuit intégré 51 de commande d'accord utilise en même temps des circuits ECL et des circuits I L. Le circuit ECL est utilisé dans un prédémultiplicateur 68, un oscillateur à cris- tal 78, et un premier diviseur de fréquence 80. Le reste du circuit intégré 51 est matérialisé dans le circuit I L. Comme le montrent 1,1 les lignes en trait interrompu de la figure 7, le rang. supérieur I2L est utilisé pour une partie 70a d'un compteur de division par N, un dispositif comparateur de phase et intégrateur 72, et un registre d'état de division de fréquence 92. Le rang inférieur I2L est utilisé pour la partie 70b restante du compteur de division par N, les étages diviseurs de fréquence restants 84, 86, 88, 90 et le dispositif d'entrée 74 fai- sant fonction de registre à décalage et de circuit de verrouillage de données. Des circuits d'interface appropriés sont utilisés aux poin ts o des connexions sont indiquées entre les. divers circuits ECL, I2L de rang supérieur et I2L de rang inférieur. Le fonctionnement de la boucle a verrouillage de phase et l'utilisation du prédémultiplicateur que présente la figure 7 sont bien connus de l'homme de l'art. Pour une description de ces techniques appliquée à un système d'accord de télévision, on se reportera à l'article de Steve Hilliker publié dans IEEE Transactions on Consumer Electronics, février 1976, pages 61 à 68. D'autres fonctions réalisées par le circuit intégré 51 comportent la production d'un signal d'horloge interne SH la sortie du diviseur de fréquence 82 en vue de son utilisation par l'appareil 66 de commande de visualisation, dont la partie de com- mande peut être un microprocesseur programmé. Un signal garde-temps STest également fourni. la sortie du diviseur 86 pour être utilisé a des fonctions telles que celles de faire marcher continûment l'horloge numérique. Des diviseuzs programmables 88, 90 et 92 pro- posent respectivement une sélection entre les modes modulation d'amplitude (MA) et modulation de fréquence (MF), une sélection de la fréquence de la boucle de verrouillage de phase, et une sélec- tion de l'écartement entre canaux pour les Etats-Unis d'Amérique (US) et les canaux internationaux. L'homme de l'art est capable de sélec- tionner facilement la fréquence appropriée du cristal 76 et les rap- ports des diviseurs 80, 82, 84, 88, 90, 92 pour obtenir A la sortie du diviseur 92 la fréquence de référence nécessaire.pour que la boucle L verrouillage de phase oscille à la fréquence appropriée. On comprendre que l'utilisation de l'invention, dans un appareil d'accord de fréquence radiophonique, ne se limite pas 24837 1 1 aux récepteurs radiophoniques mais s'applique également à d'autres appareils a fréquences radio accordables. De plus, l'assemblage de circuits de l'invention peut être appliqué à chaque fois qu'il est souhaitable de combiner des circuit ECL à vitesse élevée et des circuits I L à densité élevée ou faible puissance. Par exemple, dans une application à,un récepteur de télécommunications numérique, o un message numérique est multiplexé dans le temps à vitesse élevée dans un milieu de transmission a bande large, il est avantageux d'utiliser un circuit ECL dans la partie antérieure afin de traiter les signaux de haute vitesse reçus, et un circuit I L partout ail- leurs pour effectuer les fonctions de commande à vitesse faible après réception du message. Bien entendu, l'homme-de l'art sera en mesure d'imaginer, à partir des dispositifs dont la description vient d'être donnée à titre simplement illustratif et nullement limita- tif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention. 3 37 11 R E V E N D I C A T IONS 1 - Assemblage de circuits comprenant une première et une deuxième borne (V1, V2) recevant un potentiel de fonction- nement entre elles, des circuits ECL, des circuits I 2L, et des circuits d'interface (12, 13, 14, 15) permettant de décaler le niveau de signaux logiques entre les circuits ECL et I L, o les circuits ECL sont associés à un premier moyen (34) faisant fonc- tion de source de courant, et les circuits 2L sont associés à un deuxième moyen (26) faisant fonction de source de courant, carac- têrisé en ce que le premier moyen (34) faisant fonction de source de courant qui correspond aux circuits ECL et le deuxième moyen (26) faisant fonction de source de courant qui correspond aux circuits I2Lt sont connectés à la première borne de potentiel de fonctionnement (VI). 2 - Assemblage de circuits selon la revendication 1, caractérise par: un circuit ECL comportant ledit premier moyen (34) faisant fonc- tion de source de courant destiné à produire un premier courant directement connecté à ladite premiêra borne (V1), un premier et un deuxième transistor (Q23, Q22) connectés en amplificateur diffé- rentiel à couplage d'émetteur pour commuter ledit premier courant via l'un des trajets collecteur-émetteur des premier et deuxième transistors (Q23, Q22), les électrodes de base des premier et deuxième transistors (Q23, Q22) étant destinées à recevoir un poten- tiel d'entrée différentiel correspondant à un signal ECL, des premier et deuxième moyens de charge respectifs (R4, R3) connectés entre chaque électrode de collecteur respective des premier et deuxième transistors (Q23, Q22) et ladite deuxième borne (V2) et un moyen (Q24, 36) connecté à l'électrode de collecteur du premier transistor (Q23) afin de produire un signal ECL; un circuitI2, comportant ledit deuzxième moyen (26)faisant fonction de soure de courant afin de produire un deuxi.ème courant directement connecté à la pre- mière borne (VI), un transistor de commutation (Q53), et un transistor 248371 1 injecteur (Q52) d'un type de conductivité opposé à celui du tran- sistor de commutation (Q53), l'électrode d'émetteur du transistor injecteur (Q52) étant connectée à ladite deuxième borne (V2), l'électrode de collecteur du transistor injecteur (Q52) étant connectée à l'électrode de base du transistor de commutation (Q53) et étant destinée à recevoir un potentiel d'entrée correspondant à un signal I L, l'électrode de base du transistor injecteur (Q52) et l'électrode d'émetteur du transistor de commutation (Q53) étant connectées à ladite deuxième source de courant (26), le collecteur dudit transistor de commutation (Q53) produisant un signal I L; et un moyen d'interface (12) destiné à coupler des signaux entre ledit circuit ECL et ledit circuit I2L. 3 - Assemblage de circuitsselon la revendication 2, caractérisé en ce que ledit moyen d'interface (12) qui couple des signaux entre le circuit ECL et le circuit I 2L comprend un circuit d'interface permettant de translater des niveaux de signaux ECL à des niveaux de signaux I2L, ledit circuit d'interface comportant un troisième moyen (31) faisant fonction de source de cou- rant destiné à produire un troisième courant directement con- necté à ladite première borne (Vl); un troisième et un quatrième transistor (QIO, Qll) connecté en amplificateur différentiel à couplage d'émetteur afin de commuter le courant produit par ladite troisième source de courant (31) via l'un des trajets collecteur-émetteur des troisième et quatrième transistors (Q10, Qll), les électrodes de base des troisième et quatrième transistors (Qlo, Qll) étant destinées à recevoir un potentiel d'entrée différentiel correspondant au signal ECL, l'élec- trode de collecteur du troisième transistor (Q10) étant connectée à la deuxième borne (V2); un moyen (Q12) faisant fonction de diode qui connecte l'électrode de collecteur du quatrième transistor (Q1l) avec la deuxième borne (V2), ledit moyen (Q12) faisant fonction de diode étant polarisé de façon à conduire ledit troisième courant; et un moyen (Q13, Ql4, Q15, Q16, 32) connecté à l'électrode de collec- teur du quatrième transistor afin de fournir ledit signal I L à partir dudit circuit d'interface. 4837 1 1 4 Assemblage de circuitsselon la revendication 2, caractérise en ce que ledit moyen d'interface destine à coupler des signaux entre ledit circuit ECL et ledit circuit I L comprend un circuit d'interface qui translate des niveaux de signaux I 2L à des niveaux de signaux ECL, ledit circuit d'interface comportant en outre: des bornes d'entrée.et de sortie; et un moyen (Q21, 30) qui introduit entre lesdites bornes d'entrée et de sortie une dif frence de tension sensiblement égale à la chute de tension en sens passant d'une jonction semi-conductrice. 5 - Assemblage de circuitsàelon la revendication 4, caractérise en ce que le moyen qui introduit une différence de ten- sion entre lesdites bornes d'entrée et de sortie comporte un ampli- ficateur à émetteur suiveur (Q21, 30), l'amplificateur émetteur suiveur comprenant un troisième moyen (20) faisant fonction de source de courant qui produit un troisième courant connecta entre ladite deuxième borne (V2) et ladite borne d'entrée; un troisième transistor (Q21) connecta par son électrode de base à ladite borne d'entrée, par son électrode de collecteur à ladite deuxième borne (V2), et par son électrode d'émetteur à ladite borne de sortie; et un quatrième moyen (30) faisant fonction de source de courant qui produit un quatrième courant connecté entre ladite borne de sortie et ladite première borne. 6 - Assemblage de circuits selqn l'une quelconque des revendications 1 à 5, caractérisé en ce que lesdits circuits ECL et lesdits circuit 12L effectuent des fonctions de circuit dans un appareil d'accord de fréquence radiophonique en réponse à la fréquence d'un signal de sortie venant d'un oscillateur local à commande de tension afin.de produire une tension de sortie permet- tant de commander la fréquence de l'oscillateur local, lesdites fonctions de circuit correspondant à un circuit de preddmultîplica- tion, un circuit diviseur programmable, un circuit oscillateur qui produit un signal de référence de fréquence sensiblement constante, un circuit comparateur de phase et un circuit intégrateur.