La présente invention concerne des circuits de mémoire semiconducteurs intégrés et, plus particulièrement, les circuits de mémoire qui utilisent un condensateur pour emmagasiner des éléments d'information binaires. Les circuits de mémoire semiconducteurs intégrés, particulièrement ceux qui utilisent des cellules comprenant essentiellement une capacité d'emmagasinage, ou condensateur, et un commutateur, donnent des densités de cellules de mémoire élevées. Un des circuits les plus simples et fournissant de petites cellules de mémoire, est décrit dans le brevet des E.U.A. 3.387.286. Dans ce brevet, chacune des cellules emploie une capacité d'emmagasinage et un transistor à effet de champ jouant le rôle de commutateur pour connecter sélectivement la capacité à la ligne de bits/détection. Le brevet des E.U.A. 3 811 076 décrit également une cellule de mémoire à transistor à effet de champ à dispositif unique du type décrit dans le brevet mentionné précédemment, cellule qui est faite dans une couche de silicium polycristallin dopé séparée par un support diélectrique disposé sur la surface d'un substrat semiconducteur afin de former une capacité d'emmagasinage. Ces deux brevets révèlent également un procédé qui utilise très efficacement une couche d'isolement double faite dans du bioxyde de silicium et du nitrure de silicium. L'art antérieur révèle également un réseau de mémoire fait de petites cellules qui emploient des capacités d'emmagasinage et des transistors bipolaires. Dans ce réseau, qui est organise en mots, chaque capacité d'emmagasinage de ces cellules a simplement une borne capacitive connectée à une ligne de bits/détection distincte tandis que l'on a simultanément accès -aux cellules sélectionnées formant un mot en utilisant une impulsion de mot qui va être couplée à l'autre borne des capacités d'emmagasinage de ce mot. En ayant simultanément accès à l'autre borne de toutes les capacités d'emmagasinage d'un mot particulier, l'isolement entre les cellules du mot n'est pas nécessaire. Un article intitulé "Linearjty of Electrical Charge Injection Into Charge-Coupled Devices", de C.Ht Sequin et A.M. Mohen, dans la revue IEEE Journal oP Solid State Circuits, Vol. SC-10, NQ2, Avril 1975, pages 81-92, décrit un dispositif à charges couplées qui utilise une injection de charges par impulsions et un écoulement pour le drainage des charges excédentaires. Un objet de la présente invention est une cellule de mémoire perfectionnée de très petite superficie qui utilise une seule capacité d'emmagasinage et un dispositif de commutation simplifié. Un autre objet de la présente invention est un réseau de mémoire de densité très élevée, de fabrication simple et peu coutetse. Un autre objet de la présente invention est un réseau de mémoire perfectionné dans lequel la dimension de chaque cellule représente seulement quatre fois la superficie de l'intersection d'une ligne de mot et d'une ligne de bitsçdétection. un autre objet de la présente invention est un réseau de mémoire perfectionné organisé en mots auquel on a accès par un agencement de commutation très simple faisant appel à la technologie unipolaire. Un autre objet de la présente invention est un réseau de mémoire de densité élevée, perfectionné dont les cellules sont organisées en mots, ces cellules ne comprenant que des capacités d'emmagasinage formées à la surface d'un substrat semiconducteur sans que les cellules de chaque mot dans le substrat aient besoin d'être isolées. Un autre objet de la présente invention est-un reseau de mémoire perfectionné à densite élavée et dans lequel les cellules portent de plus forts signaux. Un autre objet de la présente invention est un réseau de mémoire perfectionné dans lequel les cellules reçoivent de forts signaux indépendamment de leur position dans le réseau. Un autre objet de la présente invention est un réseau de mémoire de mots perfectionné de grande densité avec réduction de l'interférence des bits. Conformément aux principes de la présente invention, une cellule de mémoire est créée dans un substrat semiconducteur de type de conductivité donné en produisant une source d'impulsions de charges à la surface du substrat et en utilisant des première et seconde plaques conductrices, un support diélectrique étant placé entre le substrat et les plaques. Une ligne de mots est connectée à la première plaque et une ligne de bits est connectée à la seconde plaque. Des tensions sur les lignes de mots et de bits produisent des couches d'inversion à la surface du substrat pour former,-avec les plaques, des capacités d'inversion. Les première et seconde plaques sont disposées de sorte qu'il y ait formation d'une couche d'inversion continue à partir de la source de charges jusqu'à l'une des capacités d'inversion, par l'intermédiaire de la couche d'inversion de l'autre capacité. L'information est emmagasinée dans la cellule par emmagasinage de quantités de charges prédéterminées, de préférence, des électrons, à partir de la source de charges dans des puits d'appauvrissement produits par la tension apparaissant sur la ligne de bits. Conformément à un aspect de la présente invention, la source de charges est pulsée et les impulsions de charge provenant de la source sont synchronisées pour qu'une impulsion commence au moins lors de l'apparition de l'impulsion de mot et se termine avant la disparition de l'impulsion de mot. En outre, une fois l'impulsion de charge terminée et avant la disparition de l'impulsion de mot, la tension à la source de charges est fixée de manière à former un écoulement de surcharges excédentaires. Conformément à un autre aspect de la présente invention, un réseau de mémoire à circuits semiconducteurs intégrés obtenu par une technologie unipolaire est pourvu -de très petites cellules, chacune d'elles comprenant seulement une capacité d'emmagasinage ayant une ligne de bits/détection connectée à une borne de la capacité, et une ligne de mots assurant un couplage à l'autre borne de la capacité. Dans un mode de réalisation de la présente invention, une source de charges est produite à la surface d'un substrat semiconducteur et plusieurs capacités d'inversion sont également formées à la surface du substrat semiconducteur tout en étant séparées de la source de charges.L'information est écrite dans les capacités par application d'impulsions de tension binaire sur une borne de capacités alors qu'une impulsion de mot produit des couches d'inversion à la surface du substrat pour interconnecter en série la source de charges à chacune des capacités. Les impulsions de tension binaires ont des amplitudes différentes suivant qu'il s'agit de représenter un "Q" ou un 'W1" binaire Les différentes amplitudes de tension produisent dans le substrat des puits d'appauvrissement de profondeur correspondante. Lorsqu'une impulsion de mot connecte les capacités à la source de charges, les puits les plus profonds emmagasinent plus de charge, charge qui peut alors être détectée en déterminant la charge se trouvant dans les capacités d'invarsion lorsqu'une impulsion de mot connecte à nouveau la source de charges à chacune des capacités, et lorsque les lignes de bits/détection sont maintenues à des potentiels égaux. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de #elle-ci. La fi-gure 1 représente une vue-en coupe d'un réseau de mémoire semiconducteur conformément à la présente invention. La figure 2 représente un schéma électrique simplifié du réseau de mémoire représenté sur la figure 1. La figure 3A représente une vue plane du réseau de mémoire de la figure 1, montrant les cellules couplées a deux lignes de mots. La figure 3B représente une vue en coupe prise suivant la ligne 3B3B de la figure 3A. La figure 3C représente une vue en coupe prise suivant la ligne 3C-3C de la figure 3A. La figure 4 représente une vue en coupe semblable à celle de la figure 3B mais pour un autre mode de réalisation de réseau de mémoire semiconducteur conforme à la prése#nte invention. La figure 5 représente schématiquement la circulation des charges dans les puits d'appauvrissement en différents instants, lorsque la source de charge délivre des impulsions. La figure 6 represente un programme d'impulsions utilisé pour actionner le réseau de mémoire utilisant le procédé de la figure 5. La figure 1 montre de façon plus détaillée une coupe du réseau de mémoire de la présente invention qui comprend un substrat semiconducteur 10 dans lequel sont formées les régions de diffusion 12 et 14. Le substrat 10 peut être du type de conductivité p, du bore, par exemple, les régions de diffusion 12 et 14 étant du type de conductivite n+, dopées par exemple à l'arsenic ou au phosphore. Les bornes 16 et 18 sont connectées respectivement aux régions de diffusion 12 et 14 afin de fournir des tensions de polarisation appropriees à la production d'une source de charges. Une première couche d'isolement 20 est placée sur la surface du substrat semiconducteur 10, couche qui est de préférence faite dans du bioxyde de silicium.Une seconde couche d'isolement 22, de préférence, du nitrure de silicium, est formée sur la première couche d'isolement 20. L'épaisseur de la couche de bioxyde de silicium 20 peut être, par exemple, de 500 Angstroëms et l'épaisseur de la couche de nitrure de silicium 22 peut être, par exemple, de 200 Angstroëms. Plusieurs lignes conductrices 24, 26, 28 et 30, parallèles entre elles, sont placées sur les couches d'isolement 20 et 22 entre les régions de diffusion 12 et 14. Les lignes conductrices 24, 26 , 28 et 30 qui sont de préférence faites dans du silicium polycristallin sont respectivement revêtues de couches d'isolement 32, 34, 36 et 38, couches qui sont faites dans du silicium polycristallin oxydé.Une ligne métallique 40 est placée sur les lignes conductrices 24, 26, 28 et 30 dans une direction perpendiculaire à celle des lignes conductrices 24, 26, 28 et 30. Les lignes conductrices et la ligne métallique sont isolées entre elles par les couches d'isolement 32, 34, 36 et 38. Les lignes conductrices 24, 26, 28 et 30 sont des portions des lignes de bits/détection B1, B2, B3 et B4, et la ligne métallique 40 est une portion de la ligne de mots W1. Pour le fonctionnement du réseau représenté sur la figure 1, une tension appropriée est appliquée aux bornes 16 et 18 afin de fournir une source de charges, de préférence des électrons, à partir des régions de diffusion 12 et 14. Des tensions représentant les éléments d'information binaires ou bits sont appliquées aux lignes de bits/détection B1, B2, B3 et B4. Les tensions appliquées à ces lignes de bits/détection produisent des puits d'appauvrissement dans le substrat semiconducteur 10, comme le montrent les lignes en pointillés 42, 44, 46 et 48. La profondeur de chacun de ces puits d'appauvrissement dépend de l'amplitude de la tension appliquée aux lignes conductrices respectives 24, 26, 28 et 30.Ces lignes conductrices ainsi que les puits d'appauvrissement et les deux couches dtisolement 20 et 22 forment les capacités d'emmagasinage 50, 52, 54 et 56 d'une ligne de mots Wl définie par la ligne métallique 40.La figure I montre que les puits d'appauvrissement 42 et 46 associés aux capacités d'emmagasinage 50 et 54, sont plus profonds que les puits de potentiel 44 et 48 associés aux capacités 52 et 56 Dans le réseau représenté sur la figure 1, on peut supposer que les puits d'appauvrissement plus profonds 42 et 46 vont représenter un élément d'information binaire, ou bit "1" tandis que les puits moins profonds 44 et 48 sont représenter un bit "0".Pour l'emmagasinage de l'information dans les capacités 50, 52, 54 et 56, il est nécessaire d'introduire des charges dans les puits de potentiel de ces condensateurs à partir des régions de diffusion 12 et 14. Pour l'introduction de charges à partir des sources 12 et 14 dans les puits d'appauvrissement 42, 44, 46 et 48, un trajet conducteur est sélectivement produit entre les sources 12 et 14 et chacun des puits d'appauvrissement 426, 48. Ce trajet est produit en créant des régions d'appauvrissement supplémentaires 58 à la surface du substrat semiconducteur 10 entre les régions de diffusion 12 et 14 et les régions dgppauvrissement 42 et 48 et également entre les régions d'appauvrissement 42 et 44, 44 et 46, et 46 et 48.Ces régions d'appauvrissement 58 sont produites par une impulsion de mot de polarité positive appliquée à la ligne de mots Wl. Comme cela est bien connu, les charges circulent à partir des régions de diffusion 12 et 14, au travers des régions d'appauvrissement 58, dans les puits de potentiel qui sont à un potentiel initialement plus positif que le potentiel appliqué aux bornes 16 et 18 afin de former une couche d'inversion à la surface du substrat 10. Une fois les puits d'appauvrissement 42, 44, 46 et 48 remplis de charges, l'impulsion de mot se termine et les régions d'appauvrissement 42, 44, 46 et 48 formant alors des couches d'inversion, sont isolées non seulement des sources de charges 12 et 14 mais également les unes des autres.La tension sur les lignes de bits B1, B2, B3 et B4 représentant l'information binaire, est bloquée après disparition de l'impulsion de la ligne de mots et des paquets de charges ayant deux amplitudes différentes, se maintiennent dans le substrat 10 pour représenter les bits emmagasinés. Dans un réseau préféré de la présente invention, un potentiel de repos de 5 volts environ est envoyé à toutes les lignes de bits à un moment donné quelconque. Suivant les données à écrire dans les capacités d'emmagasinage 50, 52, 54 et 56 pour ltemmagasinage d'un mot donné, les lignes de bits sélectionnées B1, B2, B3 et B4 ont leur tension qui passe de +5 volts à +10 volts, et une impulsion de mot d'environ +5 volts est appliquée à la ligne de mots W1. Pour lire l'information emmagasinée dans les capacités 50, 52, 54 et 56, la ligne de mots W1 reçoit nouveau une impulsion de +5volts, les lignes de bits restant au potentiel de repos afin de connecter tous les condensateurs à la tension de référence aux bornes 16 et 18. Les lignes de bits qui avaient été soumises à une tension de 10 volts lors de l'écriture, c'est-à-dire, celles qui emmagasinent un bit "1", vont recevoir un signal de décharge positif relativement fort tandis que les autres lignes de bits représentant un bit "0" vont recevoir un signal d'amplitude nulle.En alternative, Si besoin est, le potentiel de repos sur les lignes de bits peut être de +10 volts alors que la tension de commande de bit peut être abaissée à +5 volts lors de ltemmagasinage d'information dans, par exemple, les capacités d'emmagasinage qui doivent emmagasiner des bits "0". De manière & mieux comprendre la présente invention, la figure 2 montre un schéma électrique simplifié du réseau de mémoire représenté sur la figure 1; sur ces figures, les éléments semblables ont la même référence. Les éléments principaux du réseau illustré sur la figure 1 sont représentés sur la figure 2 comme étant les lignes de bits B1, 82, B3, 84 connectées respectivement aux plaques 24, 26, 28 et 30. Ces plaques 24, 26, 28 et 30 ainsi que les plaques 42, 44, 46 et 48 identifiées comme étant des régions d'appauvrissement ou des couches d'inversion au regard de la figure 1, fournissent respectivement les capacités d'emmagasinage 50, 52, 54 et 56. Les plaques 42, 44, 46 et 48 sont connectées à un potentiel de référence Vref par les commutateurs 58, plaques qui, en référence à la figure 1 sont indiquées également comme étant des régions d'appauvrissement ou des couches d'inversion, lorsque l'impulsion de mot est appliquée à la ligne de mots W1 de la figure 1 pour actionner simultanément les commutateurs 58. Les commutateurs 58 fonctionnent simultanément puisque la ligne de mots W1 qui comprend la ligne métallique 40, comme le montre la figure 1 est en contact intime avec la couche de nitrure de silicium 22 entre les zones séparant les condensateurs 50, 52, 54 et 56 et séparant les condensateurs 50 et 56 et les régions de diffusion 12 et 14, pour produire les régions d'appauvrissement d'interconnexion 58. On peut observer que, par application de tensions de plus grande amplitude sur, par exemple, les lignes de bits B1 et 83 alors que les commutateurs 58 sont fermés, il r a emmagasinage d'une plus grande charge dans les condensateurs 50 et 54 que dans les condensateurs 52 et 56. La différence de tension dans ces condensateurs peut alors être facilement détectée au moyen de techniques de mesure de tension bien connues. La figure 3A représente une vue plane du réseau de mémoire montrant deux lignes de mots Wl et W2 La ligne de mots Wl est la ligne de mots illustrée en coupe sur la figure 1. La coupe de la figure 1 est indiquée sur la figure 3A comme se faisant à partir de celle-ci, suivant la ligne 1-1. La ligne de mots W2 est semblable à la ligne de mot Wl et comporte la ligne métallique 60 qui est semblable à la ligne métallique 40 de la ligne de mots Wl. Les lignes de mots Wl et W2 sont connectées à un organe de commande de mots 62 qui produit les impulsions de mot nécessaires aux lignes de mots W1 et W2 Les lignes de mots Wl et W2 recouvrent les lignes de bits B1, 82, B3 et 84 qui sont connectées à l'organe 64.L'organe 64 peut être un organe quelconque approprie comportant ,par exemple, des dispositifs de commande de bits, des amplificateurs de détection et une source de polarisation. En des temps appropries, l'organe 64 produit des impulsions de bits pour l'écriture de l'information dans les capacités d'emmagasinage 50, 52, 54 et 56, impulsions qui coopèrent avec une impulsion sur la ligne de mots sélectionnée parmi les deux lignes de mots Wl et W2.Lors de la lecture de l1information à partir des capacités d'emmagasinage 50, 52, 54 et 56, les organes de commande de bits sont déconnectés des lignes de bits 81, 82, B3 et B4 et les amplificateurs de détection sont connectés à ces lignes de bits, de la façon bien connue dans lJart antérieur Etant donné que les lignes de bits comportant les lignes conductrices 24, 26, 28 et 30 ont de préférence un potentiel de repos d'environ +5 volts, l'organe 64 peut être utilisé pour fournir la tension de polarisation de +5 volts à ces lignes conductrices.Bien que les condensateurs 50, 52, 54 et 56 le long d'une ligne de mots ne nécessitent pas d'être isolees-entre eux, les condensateurs associés à une des lignes de mots Wl et W2 doivent être isolés des condensateurs de l'autre ligne de mots Wl ou N2. En conséquence, comme le montrent la figure 3A, la figure 3B, qui représente une vue en coupe suivant la ligne 3g-3B de la figure 3A, et la figure 3C, qui est une vue en coupe suivant la ligne 3C-3C de la figure 3A, des banes d'oxyde épaisses sont utilisées pour assurer l'isolement des lignes de mots entre elles.Il est bien compris que le réseau de mémoire représenté sur les figures 3A, 3B et 3C et qui a deux lignes de mots Wl et W2 fonctionne de la même manière que le réseau représenté sur la figure 1 si ce n'est que l'organe de commande de mots 62 est sensible à des circuits connus, non représentés, et qu'il sélectionne uniquement une ligne de mots à la fois. En conséquence, il y a sélection soit de la ligne de mots W1 associée aux capacités d'emmagasinage 50, 52, 54 et 56, soit de la ligne de mots W2 associée aux capacités d'emmagasinage 50, 52, 54 et 56.Les capacités d'emmagasinage associées à la ligne de mots W2 sont placées à l'intersection des lignes conductrices 24, 26, 28 et 30 et de la ligne métallique 60 de la ligne de mots W2. Lorsque le réseau de mémoire de la présente invention est mis en fonctionnement avec deux ou plusieurs lignes de mots, la tension appliquée aux régions de diffusion 12 et 14 doit avoir une valeur telle qu'il n'y aura pas, ou peu, d'interférence dans les cellules d'emmagasinage des lignes de mots non sélectionnées. Il est à noter que la tenson appliquée aux bornes 16 et 18 pour l'introduction de charges dans le substrat 10 doit-avoir une valeur telle que les régions de diffusion N+12 et 14 produisent suffisamment d'électrons pour alimenter les puits en un court instant. Un exemple d'amplitude et de polarité de tension appropriées au réseau représente sur les figures 3A, 38 et 3C donne une tension de 3,0 volts appliquée au substrat 10 et environ des tensions de +3,5 volts à 4,0 volts appliquées sur chacune des bornes 16 et 18 lorsque la tension appliquée sur la ligne de mot est de O +Eà#+5 volts et lorsque la tension appliquée à la ligne de bits se trouve entre +5 et t10 volts.Il est également à noter que, puisque ce reseau de mémoire utilise des cellules dynamiques, celles-ci doivent être ragraichies à des intervalles de temps prédéterminées de manière à éviter toute perte de l'information emmagasinée. Une technique de rafraichissement quelconque appropriée peut autre utilisée. La figure 4 représente une coupe semblable a celle représentée sur la figure 3B mais qui s'applique à un autre mode de réalisation du réseau de mémoire de la présente invention. Un certain nombre des éléments représentés sur la figure 4 sont semblables à ceux représentés sur la figure 3 et, par voie de conséquence, gardent la même référence numérique. Cependant, le mode de réalisation de la figure 4 diffère de celui représenté sur la figure 38 en ce sens que l'oxyde épais 66 représenté sur les figures 3A, 3B et 3C a été supprimé et qu'une zone d'interruption du canal d'implantation ionique 68 apparat entre les lignes de mots et à l'exterieur de celles-ci, comme indiquées par les lignes conductrices 40 et 60. La zone d'interruption du canal implantation ionique 68, qui peut être produite par introduction de bore dans le substrat 10, comme le montre la figure, assure l'isolement entre les lignes de mots Wl et W2, isolement qui a été assuré sur la figure 38 par l'oxyde épais 66.Le mode de réalisation de la figure 4 diffère également de celui représenté sur la figure 2B en ce sens que le mode de réalisation de la figure 4 comprend des régions de diffusion 7Q qui forment, avec les lignes conductrices 24, 26, 28 et 30, les capacités d'emmagasinage du réseau. Le dopage# au phosphore ou à l'arsenic peut être utilisé pour former les régions de diffusion -70 sous les lignes conductrices 24, 26, 28 et 30 là ou elles font intersection avec les lignes métalliques 40 et 60.Le mode de réalisation du réseau de mémoire représenté sur la figure 4 fonctionne de la même manière que le mode de réalisation de la figure 38 si ce n'est que le potentiel de repos de 5 volts, par exemple, n'est pas nécessaire sur les lignes conductrices 24, 26, 28 et 30, et que les éléments d'information binaire peuvent être simplement représentés par O et +5 volts pour les bits respectîfs 11011 et "1" par suite de l'utilisation des régions de diffusion 70. Un important aspect du mode de réalisation représenté sur la figure 4 se trouve dans ce que le réseau soit fait de façon plus planaire, à llexception des lignes métalliques 40 et 60.Lors de la fabrication de ce mode de réalisation, la zone d'interruption du canal 68 peut être formée par implantation ionique une fois formation des lignes métalliques 4Q et 6Q de manière à aligner correctement la zone d'interruption du cRnal 68 dans le substrat 10. Le réseau de mémoire représenté sur les figures 3A, 38 et 3C se fabrique selon le même procede que celui utilisé pour la fabrication des dispositifs à charges couplees decrits par exemple dans le brevet des E.U.A. 3.819,959, Après que les lignes de tension de référence diffusées indiquées sur les figures comme étant les régions de diffusion 12 et 14, ont été formées, l'oxyde épais 66 ou, Si besoin est, le mélange oxyde/aluminium est obtenu par croissance sur la surface du substrat 10. Une ligne est formée par attaque chimique dans la ligne attaquée. Une mince couche de nitrure 22 est alors deposee sur toute la surface.Du silicium polycristallin dopé est ensuite déposé et attaqué chimiquement pour former les lignes conductrices 24, 26, 28 et 30L Les noeuds ou capacités d'emmagasinage sont définis par l'intersection des lignes de silicium polycristallin dopé et de la bande d'oxyde mince. Il est à remarquer que ce procédé de fabrication est très simple et ne nécessite que deux masques qui, même mal alignés, définissent la superficte des cellules du réseau. On peut observer que, conformément à la présente invention, il a été produit un réseau de mémoire de fabrication simple et très dense, comme le montre plus partiçulièrement la figure 3A. La dimension de chaque cellule ne représente que quatre fois environ la superficie de l'intersection de la ligne de mots Wl ou W2 et, plus particulièrement, de la mince couche d'oxyde ou de bioxyde de silicium 20 avec l'une des lignes conductrices ou de bits 24, 26, 28 et 30. On peut également observer que, conformément à la présente invention, les lignes de métal 40 et 60 peuvent, si besoin est, être des lignes de silicium polycristallin dopé semblables aux lignes conductrices 24, 26, 28 et 30. En outre, les lignes conductrices 24, 26, 28 et 30 peuvent être des lignes métalliques conductrices, telles que des lignes en aluminium. Si besoin est, les couches doubles 20 et 22 disposées sur le substrat 10 entre les bandes d'oxyde épais 66 des figures 3A, 38 et 3C peuvent être remplacées par une seule couche d'isolement faite dans un matériau dielectrique connu, par exemple du bioxyde de silicium.En outre, dans quelques cas, lorsqu'il est souhaite d'avoir des diffusions au-dessous des lignes conductrices 24, 26, 28 et 30 afin d'éliminer le besoin de maintenir un potentiel de repos de 5 volts sur les lignes de bits, il peut également être souhaitable d'utiliser les bandes d'oxyde épaisses 66 pour assurer l'isolement nécessaire entre les lignes de mots. Dans une application particulière du réseau de la présente invention, les bornes 16 et 18 sont reliées à des sources d'impulsions non représentées. Le fonctionnement du réseau de mémoire dans cette application est expliqué en se référant aux figures 5 et 6. La figure 5 représente schématiquement une série de diagrammes montrant la circulation des charges à partir des sources de charges pulsées 16 et 18 en des temps différents indiqués dans le programme d'impulsions de la figure 6 utilisé dans le fonctionnement du réseau de mémoire conformément à une application particulière de~la présente invention. Comme le montre ce programme d'impulsions, les sources d'impulsions 16 et 18 produisent une impulsion d'injection de charge qui est normalement à +8,0 volts mais qui est abaissée à 0 volt en des temps prédéterminés. Le substrat 10 est, de préférence, polarisé à 3,0 volts. L'impulsion de mot appliquée sélectivement à la ligne de mots Wl et à la ligne de mots W2 varie entre 2,0 et +4,5 volts et l'ìmpulsion de bit utilisée pour écrire l'information dans les cellules a un potentiel de repos de +8,5 volts et un potentiel de 4,5 volts pour l'écriture, par exemple, d'un bit "1" . Lorsque, par exemple, un bit "1" est lu à partir d'une cellule, les lignes de bits, qui ont un bit "1" emmagasiné, sont soumises à un signal de charges positives relativement fort, indiqué sur la figure 6 comme étant le signal de détection, alors que les autres lignes de bits représentant un bit "0" reçoivent seulement un signal d'amplitude nulle.Avant l'écriture d'information dans les cellules, toutes les lignes de bits sont à +8,5 volts et les puits de potentiel ont une amplitude égale à celle des puits 42 et 46. En se reportant de façon plus détaillée aux figures #5 et 6, on peut observer qu'au temps tl, lorsque un bit "1" est écrit dans les lignes de bits B2 et B4, la tension dtimpulsion de btt décroît à 4,5 volts, l'impulsion d'injection de charge étant +8 volts, ce qui empêche les sources d'impulsions 16 et 18- de fournir une charge au substrat 10. En outre, l'impulsion de mots, qui est à 2,0 volts ne va pas produire de pui:ts-d'appauvrissement 58.En conséquence, comme le montre la figure 5, au temps tl, il y a eu formation des puits d'appauvrissement 42, 44 et -48 dans le substrat la mais aucune charge n'a été introduite dans ces puits à partir des sources d'impulsions 16 et 18. Au temps t2, l'impulsion d'injection de charge est abaissée à Q voIt ce qui provoque une grande alimentation de charges qui circulent alors dans les puits de potenti#el 42, 44, 46 et 48 aussitôt que l'impulsion de mot est élevée à +4,5 volts afin de produire les puits de potentiel 58. Les puits de potentiel 58 fournissent un trajet conducteur entre les sources d'impulsions 16 et 18 et les puits de potenttel 42, 44, 46 et 48. Les charges sont indiquées sur la figure 5 par des lignes hachurées.En abaissant la tension de la source d'impulsi-ons à Q volt, il y a création d'une surcharge importante ce qui fait que les puits 42, 44 46 et 48 reçoivent rapidement une charge, comme le montre la figure 5 au temps t2. Au temps t3, une fois les puits remplis, l'impulsion d'injection de charge passe à nouveau à +8 volts, valeur qui permet alors aux sources d'impulsions 16 et 18 de jouer le rôle de drains qui attirent toutes les charges dans les puits d'appauvrissement 42, 44, 46 et 48 au-dessus du niveau de coupure produit par les puits d'appauvrissement 58, comme l'indique la figure 5 au temps t3.Une fois toutes les charges excédentaires drainées dans les sources d'impulsions 16 et 18, la tension d'impulsion de mot est abaissée à 2,0 volts afin de piéger de façon très sûre les charges restantes dans les puits 42, 44, 46 et 48 La figure 5 montre, en t3, qu'il reste éventuellement très peu de charges dans les puits de potentiel 44 et 46 étant donné que ces puits ont le même potentiel que les puits de potentiel 58, le potentiel de ces puits étant produit par application de la tension de 4,5 volts au support d'isolement double 20,22. Par ailleurs, les puits 42, 44, 46 et 48 sont alors isolés et la tension dtimpulsion de bit est ramenée au potentiel de repos de t8,5volts, des paquets de charges relativement importantes restant dans les puits d'appauvrissement 42 et 48, et aucune charge, voire très peu, n'étant emmagasinée dans les puits d'appauvrissement 44 et 46, comme le montre la figure 5 au temps t4. Il est à noter, d'après la figure 6, que, lorsqu'un bit "1" doit être écrit dans une cellule, la tension d'impulsion de bit reste simplement au potentiel de repos de +8,5 volts.Durant l'opération de lecture, la tension d'impulsion de bits sur toutes les lignes de bits flotte et se trouve connectée aux amplificateurs de détection et, l'impulsion d'injection de charges et l'impulsion de mot sont fixées, comme l'indique la figure 6, aux temps tl à t4, le signal de détection produisant une décharge positive relativement grande pour les bits "1" et peu ou pas de charge sur les lignes de bits B1, 82, 83 et B4 pour les bits "O". ll est à noter quten utilisant, conformément aux principes de la présente invention, une injection de charges par impulsions, les puits de potentiel peuvent être rapidement surexcites par les charges, les charges excedentaires étant alors rapidement drainées dans un écoulement. En utilisant cette technique, tous les puits des cellules se trouvant sur une ligne de mots peuvent être très précisément remplis en un temps très court indépendamment de la position des bits et des configurations de bits afin de réduire le cycle de mémoire sans perturber les informations emmagasinees dans des cellules associées à d'autres lignes de mots qui partagent les lignes de bits communes. Il est à noter plus particulièrement que, en maintenant la tension d'impulsions de mots à 2,0 volts sur toutes les lignes de mots à l'exception de la ligne de mots sélectionnée, les cellules des autres lignes de mots, c'est-à-dire > les lignes de mots non sélectionnées, sont protégées contre# la faible tension, àsavoir, la tension de +4,5 volts, qui peut être appliquée sur une ligne de bits utilisée pour emmagasiner un bit "1" dans le mot sélectionné En outre, en élevant la tension des sources d'impulsions à t8yoltsw après injection des charges dans les puits, toutes charges excédentares qui pourraient provoquer une détérioration rapide de l'information emmagasìnee, sont supprimées du réseau de mémoire. La détérioration pourrait être provoquée en permettant aux charges excédentaires de déborder dans les puits de potentiel représentant un bit "1" diminuant ainsi la différence de la quantité des charges emmagasinées dans les puits de bits "1 "et dans les puits de bits "0". Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins, les caractéristiques essentalles de la présente invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de liard peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention REVENDICATIONS 1#. Mémoire capacitive du genre de celle comportant un substrat semiconducteur, un support diélectrique situé sur le substrat, cette mémoire étant caractérisée en ce qu'elle comprend en outre: des moyens conducteurs placés sur le support diélectrique et définissant un noeud d'emmagasinage en une région définie de la surface dudit substrat, des moyens d'application de signaux de données sur les moyens conducteurs, une source de potentiel de référence disposée à la surface dudit substrat, à une distance determinee de ladite région définie et, des moyens pour coupler selectivement la source de potentiel de référence à ladite région définie. 2. Mémoire capacitive selon la revendication 1, caractérisée en ce que lesdits moyens conducteurs forment une capacité d'inversion avec couche d'fnversfon, et lesdits moyens de couplage sélectifs couple ladite source à ladite couche d'inversion. 3. Mémoire capacitive selon l'une des revendications 1 ou 2 caractérisée en ce que les moyens de couplage sélectifs comportent un support conducteur recevant une impulsion de mot. 4. Mémoire capacitive selon l'une quelconque des revendications la 3 caractérisé en ce que les moyens conducteurs et les moyens de couplage sélectif comportent chacun une capacité d'inversion. 5. Mémoire capacitive selon la revendication 4 caractérisée en ce que la capacité d'inversion des moyens de couplage sélectifs forme un chemin conducteur entre-ladite source de potentiel de référence et la capacité d'inversion des moyens conducteurs. 6. Mémoire capacitive caractérisée en ce qu'elle comporte: un substrat semiconducteur d'un premier type de conductivité comportant une région définie d'un type de conductivité opposé au premier type de conducti vi té, des moyens d'application d'une tension de référence à la région définie, afin de définir une source de charge, un support d'isolement situé sur le substrat, un premier support conducteur situé sur une première zone du support isolant, un second support conducteur disposé sur une seconde zone du support isolant, ladi-te seconde zone étant interposée entre la première zone et ladite région définie, des moyens d'application de signaux de tension de données auxdits premiers supports conducteurs afin de former une région d'appauvrissement dans le substrat, et des moyens d'applications sélectifs d'une impulsion de tension de commande au second support conducteur afin de coupler ladite source de charge à la région d'appauvrissement. 7. Mémoire capacitive caractérisée en ce qu'elle comporte un substrat semiconducteur d'un premier type de conductivité comportant une région définie d'un type de conductivité opposé au premier type de conductivi té, des moyens d'application d'une tension de référence à la région définie, afin de définir une source de charge, un support isolant situé sur le substrat, plusieurs lignes conductrices espacées les unes des autres et disposées sur le support isolant, une ligne de commande conductrice située sur le support isolant et au-dessus desdites lignes conductrices, et perpendiculaire à ces dernières, cette ligne commande s'étendant depuis la source de charges jusqu'à chacune des lignes conductrices, des moyens d'application d'impulsions de tension de données aux lignes conductrices, et des moyens d'application d'une impulsion de tension de commande à la ligne de commande afin de coupler la source de charge à chacune desdites lignes conductrices. 8. Mémoire capacitive selon la revendication 7 caractérisée en ce que les moyens d'application des impulsions de tension de données comportent des moyens pour appliquer, auxdites lignes conductrices, une tension de polarisation et des tensions représentatives des informations binaires, afin d'accumuler dans le substrat et sous les lignes conductrices des quantités prédéterminées de charge. 9. Mémoire capacitive selon la revendication 8 caractérisée en ce qu'elle comporte en outre des moyens pour détecter les quantités de charge accumulées sous chacune desdites lignes conductrices espacées. 10. Mémoire capacitive selon l'une des revendications 8 ou 9 caractérisée en ce que le support isolant est constitué d'une double couche d'isolation comportant une couche de bioxyde de silicium et une couche de nitrure de silicium, et en ce que lesdites lignes conductrices espacées sont constituées par du silicium polycristallin dopé et la ligne de commande est faite d'aluminium. 11. Mémoire-capacitive#caractérisée en ce qu'elle comporte: un substrat semiconducteur du type de conductivité P comportant une région définie du type de condùctivité N+, plusieurs capacités d'inversion espacées les unes des autres chacune comportant des première et seconde électrodes, une source de charge située dans la région définie, des moyens pour appliquer des tensions représentatives des données aux premières électrodes desdites capacités, et, des moyens pour appliquer des charges à partir de la source de charges jusqu'aulx secondes électrodes de chacune des capacités d'inversion. 12. Mémoire capacitive selon la revendicatipn 11 caractérisée en ce que les capacités d'inversion sont alignées et en ce que la charge passe à travers au moins une desdites électrodes avant d'être appliquée à une autre électrode des capacités d'inversion. 13. Mémoire capacitive selon la revendication 12 caractérisée en ce que chacune desdites premières électrodes-est une ligne conductrice et chacune desdites secondes électrodes est une couche d'inversion réalisée dans le substrat. 14. Mémoire capacitive caractérisée en ce qu'elle comporte: un substrat semiconducteur d'un premier type de conducti vi té et comportant plusieurs régions définies et espacées situées a la surface de ce substrat, ces régions-étant d'un type de conductivité opposé à celui du substrat, une source de potentiel de référence située à la surface du substrat et espacée desdites régions, un milieu isolant situe sur le substrat, plusieurs lignes conductrices disposées sur le milieu isolant et au-dessus desdites régions espacées, une ligne de commande conductrice situee sur le milieu isolant perpendiculairement aux lignes conductrices et placée au-dessus de celles-ci, la ligne de commande s'étendant depuis la source à chacune des lignes conductrices espacées, des moyens pour appliquer des impulsions de tension de données auxdites lignes conductrices espacées, et des moyens pour appliquer une impulsion de tension de commande à ladite ligne de commande afin de coupler la source à chacune desdites régions définies et espacées. 15. Mémoire capacitive seTon la revendication 14 caractérisée en ce que lesdites régions espacées sont des régions de diffusion. 16.- Mémoire capacitive selon l'une quelconque des revendications 1 a 5 caractérisée en ce que: la source de potentiel de référence délivre sélectivement des premier et second niveaux de tension, ladite source injectant des charges dans le substrat au premier niveau de tension et attirant les charges au second niveau de tension, le couplage sélectif de ladite source de potentiel de référence à ladite région définie s'effectue en des intervalles de temps prédéterminés, la ' source de potentiel se trouvant alternativement aux premier et second niveaux de tension durant chacun des intervalles de temps prédéterminés. 17-.- Mémoire capacitive selon la revendication 16 caractérisée en ce que ladite source délivre le premier niveau de tension avant le second niveau et en ce que lesdits moyens d'application de signaux de données appliquent des signaux auxdits moyens conducteurs au moins pendant lesdits intervalles de temps prédéterminés. 18. Mémoire capacitive selon la revendication 7, caractérisée en ce que: lesdits moyens d'application d'une tension de référence délivrent des premier et second niveaux de tension, ladite source de charge injectant des charges dans ledit substrat au premier niveau de tension et attirant les charges au second niveau de tension, l'application des impulsions de tensions de données aux lignes conductrices-s'effectuant pendant un intervalle de temps prédéterminé dotant lequel les impulsions de tension de commande sont appliquées à ladite ligne de commande, la source de charge injectant des charges pendant une première partie de cet intervalle de temps et attirant des- charges devant une seconde partie de cet intervalle. 19.- Mémoire capacitive selon la revendication 18 caractérisée en ce que les moyens d'application d'impulsions de tension de données appliquent des premier et second-niveaux de tension aux lignes conductrices, le niveau de la tension de commande étant égal au premier niveau de la tension de données 20.- Mémoire capacitive selon la revendication 19 caractérisée en ce que: l'application du second niveau de la tension de donnée s'effectue après la fin de l'impulsion de tension#de#commande et, des- moyens, couplés aux lignes conductrices, detectent les charges lors de l'application de l'impulsion de commande. 21.- Mémoire capacitive selon la revendication 19 caractérisée en ce que les moyens d'application d'impulsions de tension de commande délivrent un premier niveau de tension pour créer un puits de potentiel dans ledit substrat et un second niveau de tension pour supprimer -un puits de potentiel.