E364541 La présente invention se rapporte aux mémoires à semi-conducteurs et leurs procédés de fabrication, et concerne plus particulièrement une cellule de mémoire à accès direct à métal-oxyde-semi-conducteur ou MOS, à grille de silicium et canal N. 5 Des cellules de mémoire à semi-conducteurs du type à un seul transistor sont utilisées dans des mémoires à accès direct MOS à grille de silicium et à canal N,. comme le décrivent le brevet des Etats-Unis d'Amérique n° 3 909 631 et la revue "Electronics" du 13 septembre 1973 à la page 116. Le dispositif de ce genre le 1? 10 plus largement fabriqué contient 4096 ou 2 bits, et il est appelé dans l'industrie une "mémoire à accès direct 4K". Les prix de fabrication de ces dispositifs à semi-conducteurs sont tels que la plus grosse dépense réside dans le soudage, la mise sous boîtier, le contrôle, la manipulation et autres, plutôt 15 que dans le prix de la petite pastille de silicium qui porte les circuits réels. Ainsi, un circuit qui peut être réalisé sur une pastille d'une dimension donnée, par exemple 18 mm, coûte à peu près le même prix que n'importe quelle autre. En réalisant 'MôlC* ou 16384 (2^) cellules de mémoire ou bits sur une pas-20 tille, de grosses économies de prix par bit peuvent être faites si des rendements raisonnables sont obtenus. Quand la dimension de la pastille augmente, le rendement diminue et,à des dimensions qui dépassent environ 4,5 mm de côté, les avantages sont contrebalancés par une réduction de rendement. Il est donc souhaitable 25 de réduire la surface occupée par chaque bit ou cellule dans une mémoire à accès direct. Un type de cellule de mémoire à un seul transistor MOS à canal N utilisant du silicium polycristallin à double niveau est décrit dans la demande de brevet des Etats-Unis d'Amérique 30 n° 648 594 déposée le 12 janvier 1976 au nom de la Demanderesse. L'invention a pour but de perfectionner la cellule décrite dans cette demande. Des cellules à un seul transistor dans des circuits intégrés MOS utilisent des condensateurs d'emmagasinage avec un diélec-35 trique en oxyde de silicium, comme le décrit le brevet des Etats-Unis d'Amérique n° 3 350 760. Ces cellules peuvent être du type à grille, c'est-à-dire dépendantes de la tension et peuvent comporter des régions à ions implantés au-dessous, comme le décrit la demande de brevet des Etats-Unis d'Amérique n° 645 171 déposée 2 2364541 le 29 décembre 1975 au nom de Gerald D. Rogers. Dans une mémoire à accès direct dynamique utilisant des cellules à un seul transistor, la fiabilité du condensateur d'emmagasinage est plus critique car les condensateurs constituent 5 une majeure partie de la surface totale d'oxyde mince de la pastille. D'une façon générale, la fiabilité et le rendement d'un disposif varient à l'inverse de la surface de la pastille occupée par leur oxyde. Les surfaces de diélectrique des condensateurs sont plus critiques que les surfaces des grilles des transistors 10 car elles sont plus grandes et subissent en permanence une contrainte potentielle élevée. Des essais de durée sur des mémoires dynamiques à accès direct MOS à canal N ont montré que 80 à 90 $ des dérangements liés à la fiabilité sont dus à des défauta d'oxyde dans les.condensateurs d'emmagasinage. Si l'intensité du 15 champ électrique dans le diélectrique du condensateur d'emmagasinage peut être réduite, la fiabilité peut être augmentée. La fiabilité d'un diélectrique en oxyde de silicium mince dans un condensateur dépend considérablement de l'intensité du champ é~ lectrique dans l'oxyde. Par ailleurs, en réduisant l'intensité 20 du champ, l'épaisseur d'oxyde peut être réduite, ce qui augmente la capacité par unité de surface, permettant ainsi de réduire l'ensemble de la surface d'oxyde mince. L'invention concerne donc essentiellement une cellule de mémoire à accès direct de plus grande fiabilité, de plus petites 25 dimensions et/ou de rendement plus élevé. L'invention concerne également un procédé de réalisation de mémoire à accès direct à porte de silicium et à canal N. Selon un mode de réalisation de l'invention, un condensateur d'emmagasinage pour une cellule de mémoire MOS à grille de sili-30 cium et canal N utilise deux niveaux de silicium polycristallin. Le premier niveau constitue l'armature supérieure des condensateurs d'emmagasinage des cellules d'une colonne et, au-dessous de cette armature, se trouve une région d'ions implantés dont la fonction consiste à abaisser la tension nécessaire pour inverser 35 cette surface. Ce premier niveau est connecté à une source de tension de polarisation dont la valeur est plus faible que celle précédemment utilisée, abaissant ainsi l'intensité du champ électrique dans îe- diélectrique du condensateur. Le second niveau de silicium polycristallin constitue les grilles des transistors MOS 3 2364541 et également la connexion entre les grilles et une bande de métal supérieure qui est le conducteur d'adresse X. La zone de contact entre la bande de métal et le second niveau polycristallin peut recouvrir une partie du premier niveau polycristallin. La région 5 implantée se prolonge au-delà du premier niveau polycristallin, vers le transistor MOS pour former un circuit de faible impédance. Dans ce mode de réalisation, l'oxyde de silicium qui forme le diélectrique du condensateur peut être plus mince que celui qui foime l'isolant de grille du transistor, de sorte que la capacité 10 est augmentée. Dans un autre mode de réalisation, un seul niveau polycristallin constitue à la fois la grille du transistor et l'armature supérieure du condensateur. Dans ce cas, la région implantée a-baisse l'intensité du champ électrique dans le diélectrique du 15 condensateur, ce qui augmente la fiabilité. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemples nullement limitatifs : 20 La fig. 1 est une vue en plan à très grande échelle d'une très petite partie d'une pastille semi-conductrice, et montre deux cellules de mémoire à accès direct réalisée selon l'invention, La fig. 2 est un schéma électrique des cellules de la fig. 1, 25 Les fig. 3a à 3d sont des coupes du dispositif de la fig. 1, respectivement le long des lignes a-a, b-b, c-e et d-d, La fig. 4a à 4g sont dea.coupes de la cellule de la fig. 1 suivant la ligne a-a, à différentes phases de sa fabrication, La fig. 5 est une vue en plan à très grande échelle d'une 30 petite partie d'une pastille semi-conductrice et montre une cellule de mémoire selon un autre mode de réalisation de l'invention, Les fig. 6a et 6b sont des coupes de la pastille de la fig. 5 suivant les lignes a-a et b-b, La fig. 7 est un schéma électrique de la cellule de mémoire 35 de la fig. 5, Les fig. 8a et 8b sont des représentations graphiques des tensions correspondant à différentes conditions de fonctionnement d'une cellule de mémoire antérieure, et dltne cellule de mémoire selon l'invention, et 4 2364541 La fig. 9 est un schéma électrique d'une source de tension sur pastille pour la cellule selon l'invention. La fig. 1 représente donc des cellules de mémoire à accès direct MOS selon l'invention, dans leur disposition réelle. Cha-5 que cellule comporte un transistor MOS d'accès 10 et un condensateur d'emmagasinage 11 qui sont également représentés sous forme d'un schéma électrique sur la fig. 2. Les conducteurs de lecture 12 comporte des régions diffusées N+ ; ces conducteurs sont les conducteurs Y qui sont connectés à un grand nombre de 10 cellules d'une colonne. Par exemple * une colonne peut comporter 128 cellules comportant chacune un transistor 10 et un condensateur 11 connecté à un conducteur de lecture 12. La demande de brevet des Etats-Unis d'Amérique n° 691 734 déposée le 1er juin 1976 au nom de White et Kitagawa décrit un amplificateur de 15 lecture qui peut être placé au centre de chaque colonne ou de chaque conducteur de lecture. Une bande métallique constitue le conducteur d'adresse X ou de sélection de rangée 13 et ce conducteur est connecté à toutes les grilles de tous les transistors d'une rangée, par exemple au nombre de 128 dans une mémoire à accès 20 direct 16K. La surface occupée par les deux cellules de la fig. 1 2 2 ne dépasse pas environ 0,0006 mm , c'est-à-dire 0,0003 mm par cellule. Gomme le montrent particulièrement les fig. 3a à 3d, ainsi que la fig. 1, chaque transistor MOS 10 comporte une région 14 25 diffusée N+ qui forme la source, ou le drain. La région N+ 14 fait partie du conducteur de lecture 12 qui est une région diffusée N+ continue et allongée. Par ailleurs, le transistor 10 comporte une grille 15 formée par le second niveau de silicium polycristallin, comme cela sera expliqué par la suite. Le drain 16 30 du transistor MOS est formé par le bord d'une région d'inversion implantée 17 au-dessous du condensateur 11. La région implantée 17 constitue une caractéristique essentielle de l'invention en ce que la tension nécessaire pour inverser cette région est très inférieure à celle qui était nécessaire auparavant. Une mince 35 couche 18 d'oxyde de silicium remplit la fonction d'isolant de grille pour le transistor MOS 10 et une mince couche séparée 19 d'oxyde constitue le diélectrique du condensateur 11. Selon une caractéristique de l'invention, les épaisseurs des"couches d'oxyde 18 et 19 peuvent être différentes. L'armature supérieure du conden- 5 2364541 sateur 11 est formée par le premier niveau de silicium polycristallin consistant en une bande allongée 20 connectée à une source de tension Vc qui peut être de l'ordre de la moitié de Ydd, selon un aspect de l'invention. Il importe de noter que la région im-5 plantée 17 se prolonge au-delà du bord du premier niveau polycristallin 20 pour éviter un intervalle de forte résistance dans la position 16 ; cela apparaîtra au cours de l'explication du procédé de fabrication. Une couche 21 d'oxyde de silicium sépare les premier et second niveaux de polysilicium 20 et 25 et une couche 10 épaisse 22 d'oxyde de silicium recouvre les deux couches de polysilicium ainsi que l'ensemble de la pastille. Comme le montre la fig. 3b, une bande métallique constituant le conducteur 13 d'adresse de rangée se trouve au-dessus de la couche 22 et descend pour entrer en contact avec le second niveau polycristallin 15 15 dans une région de contact 23. Un procédé de réalisation de la cellule de la fig. 1 sera maintenant décrit en regard des fig. 4a à 4g. la matière de départ est une tranche monocristalline de silicium semi-conducteur, d'un diamètre de l'ordre de 75 mm et d'une épaisseur de l'ordre de 20 1,3 mm ; seule une très petite barrette 30 de la tranche de silicium est représentée sur la fig. 4a et les dimensions de cette barrette sont considérablement distordues. La petite surface de la barrette 30 apparaissant sur les fig. 4a-4e contient une cellule (ou deux cellules voisines de la fig. 1) et la largeur de 25 cette surface est inférieure à 0,025 mm. La surface occupée par 16K ou 16 384 cellules, avec les amplificateurs de lecture, les circuits de décodage, les tampons d'entrée/sortie, les surfaces p de contact et autres est de préférence inférieure à 18 mm . Dans p ce cas, la surface par cellule est inférieure à 0,0006 mm , de 30 préférence de l'ordre de 0,0003 mm^. A l'échelle réelle, les différentes couches et régions des fig. 4a-4e seraient très minces comparativement à leur largeur. La tranche de silicium est d'abord oxydée en la plaçant dans un four, dans une atmosphère oxydante, à environ 100°C pendant 35 une période suffisante pour former une mince couche 31 d'oxyde de silicium d'une épaisseur de l'ordre de 1000 A. Une couche 32 de nitrure de silicium Si^N^ est ensuite appliquée sur l'oxyde en exposant la tranche à une atmosphère de silane et d'ammoniac 6 13*45*1 dans une décharge de plasma à haute fréquence. L'épaisseur de la couche de nitrure est également de l'ordre de 1000 A. Une couche 33 de substance photosensible est appliquée sur le nitrure ; cette couche peut être en produit KMEE (Kodak Métal Etch Eesist). La 5 couche 33 est exposée à la lumière ultraviolette à travers un masque qui est préparé de manière à définir la forme voulue des "rainures" ou régions d'oxyde de champ. La substance photosensible 33 est développée, laissant des régions 34 en position comme le montre la fig. 4b. La tranche est soumise à une attaque 10 sélective, par exemple selon un procédé de gravure au plasma, qui élimine le nitrure de silicium mais sans attaquer les régions 34 ou la couche d'oxude de silicium 31. la tranche est ensuite soumise à une opération d'implantation d'ions au cours de laquelle des atomes de bore sont implantés par un faisceau d'environ 100 keV 12 2 15 avec un dosage d'environ 1,x 10 atomes par cm , de manière à former une région P+ 35 peu profonde dans les parties non masquées par les îlots 34 et le nitrure 32. La tranche est ensuite soumise à une opération d'oxydation prolongée, plusieurs heures à 900°0 dans de la vapeur de manière à former des régions épaisses 20 36 d'oxyde de champ, comme le montre la fig. 4c. La couche de nitrure 32 masque l'oxydation s'il y a lieu mais, dans les régions exposées, la surface de silicium est attaquée jusqu'à une o profondeur d'environ 5 000 A, en formant une couche 36 d'environ o 10 000 A. La région P+ 35 initiale est consommée mais du bore est 25 diffusé en avant du front d'oxydation pour créer des régions P+ 37 au-dessous de toutes les régions 36 d'oxyde de champ. Ces régions 37 se comportent comme des arrêts de canal, évitant la formation de transistors parasites. Les parties de la couche de nitrure 32 sont ensuite enlevées dans de l.'aeide phosphorique 30 chaud et l'oxyde 31 est éliminé dans l'acide fluorhydrique. La mince couche 19 d'oxyde diélectrique subit une croissance ther- o mique à une épaisseur d'environ 500 A sur toute la surface exposée de la tranche, sans masquage. La fig. 4d montre que la tranche est recouverte d'une couche 38 de substance photosensible, qui 35 est exposée à la lumière ultraviolette à travers un masque qui cache les régions 39 au-dessus desquelles doivent se trouver les régions implantées 17. Ensuite, du phosphore est implanté à 12 2 environ 150 keV avec un dosage de 1 x 10 par cm , en utilisant la surface photosensible comme masque, ce dont il résulte des 7 2364541 régions implantées 17 qui ont la même forme que celles utilisées pour des transistors de charge appauvris, la substance photosensible qui subsiste est éliminée et du silicium polycristallin est déposé sur toute la tranche, en utilisant une opération de décom-5 position de silane dans un réacteur, jusqu'à une épaisseur d'environ 0,5 micron. Cette couche polycristalline est soumise à une diffusion de phosphore pour abaisser sa résistance et elle est mise en forme comme le montre la fig. 4e en utilisant une technique de masquage par substance photosensible et de gravure pour 10 définir des régions 20 de premier niveau de silicium polycristallin. le masque utilisé dans cette opération est réalisé de manière à définir le conducteur Vc de premier niveau polycristallin de la fig. 1. C'est le côté gauche de la région 17» et non le bord gauche du niveau polycristallin,qui définit le drain 16 15 du transistor MOS des cellules de mémoire de la fig. 3a. Il importe que la surface 16 de la région implantée 17 se prolonge au-delà du bord gauche de la couche poly cristalline 20. la fig. 4f montre que la couche d'oxyde de grillel8 est ensuite formée, soit par élimination de la partie exposée de la couche 19 soit par crois- 20 sance thermique supplémentaire d'oxyde, pour former un oxyde de o grlUed'une épaisseur de l'ordre de 1000 A, contrairement à la couche 19 du diélectrique du condensateur dont l'épaisseur n'est que de moitié. Pendant la croissance de la couche supplémentaire d'oxyde, un revêtement 21 d'oxyde est formé sur la surface supé-25 rieure exposée de la couche polycristalline 20. Il n'est pas nécessaire que cet oxyde thermique soit en forme, ce qui élimine les problèmes d'alignement de jnasque, l'opération suivante est le dépôt du second niveau polycristallin 15. A cet effet, toute la tranche est recouverte de sili-30 cium polycristallin, par exemple sous une épaisseur d'environ 10 000 A, dans un réacteur comme précédemment, la tranche est ensuite revêtue à nouveau de substance photosensible et elle est exposée à travers un masque qui définit la forme du second niveau polycristallin, c'est-à-dire les grilles des transistors MOS- et 35 les connexions a^ec le contact 22. La partie indésirable de la couche 15 est ensuite éliminée en utilisant la surface photosensible développée comme masque, avec un produit qui attaque le silicium mais non son oxyde. Ensuite, la tranche est soumise à une courte opération d'attaque pour éliminer les restes de la 8 2364541 couche d'oxyde de grille 18 sur les régions exposées de la surface du silicium, où. des régions diffusées N+ doivent être formées. la tranche est à nouveau soumise à une diffusion de phosphore selon les techniques classiques, de manière à produire des 5 régions N+ 12 et 14. La couche 15 de polysilicium exposée est également fortement dopée par cette opération. La profondeur de cette diffusion est de l'ordre de 8 000 Â. Le bord de l'oxyde de grille 18 définit le bord du canal du transistor M)S. Après la diffusion N+, toute la tranche est recouverte d'une couche épaisse 22 d'o-10 xyde de silicium, dans une opération de dépôt à basse température afin d'éviter toute autre diffusion d'impuretés dans les régions 12, 14 et 37» La couche épaisse d'oxyde 22 est mise en forme, par photogravure, de manière à former les ouvertures pour les sones de contact 239 puis une mince couche d'aluminium est déposée 15 sur toute la tranche et mise sn forme par photogravure pour laisser la bande métallique 13» Ceci termine l'opération de fabrication, étant bien entendu que les tranches doivent être revêtues d'une coueh© de protection,, Ôtra rayées pour être cassées en pastilles individuelles, puis être montées dans des boîtiers selon la pra-20 tique courante dans l9 inâtistris® Etant donné que la sone de contact 23 se trouve au-dessus du conducteur Vc 20 ou premier niveau, polycristallin, la surface de la cellule est plus petite que cela est possible avec des cellules à un seul niveau polycristallin» La réduction de dimensions 25 de la cellule est également autorisée par le fait que la surface du condensateur se trouve au-dessous de la surface de contact 23. Sn outre , grâce à la disposition représentée, le positionnement du masque n'est pas critique pour certaines couches. Il importe peu que le masque qui définit le premier niveau polycristallin 20 30 ne soit pas aux bords de la rainure qui délimite le condensateur 11, dans un sens ou dans l'autre. Le masque qui définit le second niveau polycristallin 15 peut recouvrir le premier niveau dans la région N+ 14, sans inconvénient. Le positionnement de l'ouverture 23 n'est pas critique de même que celui du masque qui défi-35 nit la bande métallique 13. La fig. 5 représente un mode de réalisation de l'invention comportant un seul niveau polycristallin dans une cellule de mémoire à accès direct. La cellule comporte un transistor MOS 40, un condensateur d'emmagasinage 41, un conducteur de données ou 9 2364541 de bits 42, et un conducteur d'adresse ou de mot 43 qui sont tous représentés sur le schéma électrique de la fig, 7. Le transistor comporte une source 44 qui fait partie de la région diffusée N+ formant le conducteur de bit 12 et une grille 45 qui est 5 une surface de silicium polycristallin. Une région de drain 46 est formée par une région diffusée M+ entre la grille 45 et le condensateur 41. Selon l'invention, une région d'ions implantés 47 constitue l'armature inférieure du condensateur, comme cela apparaît mieux sur la coupe de la fig. 6a. Une couche d'oxyde de 10 silicium 48 constitue l'isolant de grille du transistor 40 et une couche 49, de même épaisseur, formée en même temps que la couche 48, constitue le diélectrique du condensateur. Une bande allongée 50 de polysilicium forme l'armature supérieure du condensateur 41 et elle est connectée à une source de tension Vc. Comme 15 précédemment, Vc peut être la moitié de Vdd, c'est-à-dire environ 5 à 6 volts comparativement aux 10 à 12 volts de Vdd. La couche de polysilicium qui forme la grille 45 se prolonge sur l'oxyde de champ 51, d'une surface 52 et une ouverture dans le revêtement d'oxyde 53 assure le contact 54 avec la bande d'aluminium consti-20 tuant le conducteur d'adresse 43 comme le montre la fig. 6b. Le procédé de réalisation du dispositif des fig. 5 à 7 est le même que celui des fig. 1 à 4 à l'exception près qu'un seul niveau polycristallin est formé. L'opération d'implantation d'ions pour former la région 47 met en oeuvre un masque de photogravure, comme 25 précédemment ; 1'implantation est faite après la croissance de l'oxyde de champ 51 et avant le dépôt de la couche de polysilicium formant la grille 45 et le conducteur Vd 50. Dans une cellule classique à un seul transistor, l'électrode correspondant au conducteur 50 doit être connectée à Vdd (généra-30 lement +12 volts) pour former une couche d'inversion sur la surface du silicium pouvant accepter une tension d'emmagasinage «1» allant jusqu'à 1 Vt au-dessous de Vdd. Dans la cellule selon l'invention, le condensateur d'emmagasinage est implanté avec le type approprié de dopant pour présenter des caractéristiques de mode 35 d'appauvrissement, par exemple, du phosphore pour l'opération du canal N. Ainsi, une tension inférieure à Vdd peut être connectée à l'électrode polycristalline du condensateur d'emmagasinage pour recevoir la même tension de niveau *1n. La tension de pincement ou le dosage d'implantation nécessaire pour le condensateur d'em 10 2364541 magasinage MOS doit être suffisant pour que, à toute valeur choisie de Vx, le canal ne soit pas pincé pour toute tension d'emmagasinage Vs. Vx est la tension sur la couche polycristalline 50 ou 20 du condensateur. 5 La réduction de l'intensité du champ électrique dans la mince couche d'oxyde du condensateur d'emmagasinage sera illustrée avec les exemples de tension suivants. Il sera supposé que Vdd = +12 Vdd = +12 volts, Vc = +5 volts, "1" ou V(1) emmagasiné est +10 volts et "0" ou V(0) emmagasiné est 0 volt. Dans ce cas, la 10 tension maximale aux bornes de l'oxyde du condensateur d'emmagasinage d'une cellule classique est 12 volts lorsqu'un "0" est mémorisé. La tension maximale pour les cellules selon l'invention n'est que 5 volts lorsqu'un "l" ou un "0" est emmagasiné, ce qui réduit de 58 i» la tension ou l'intensité du champ électrique, 15 comme le montrent les fig. 8a et 8b. Dans le cas présent, Avi est la tension aux bornes de la couche d'oxyde du condensateur d'emmagasinage quand la donnée mémorisée est un "1" et /\V0 quand la donnée mémorisée est un "O". Lorsque la petite dimension des cellules importe davantage, 20 la réduction d'intensité du champ obtenue selon l'invention peut être mise à profit pour réduire la surface de la cellule car l'épaisseur de l'oxyde peut être réduite de 58 ?£, dans l'exemple ci-dessus, tout en maintenant la même intensité du champ. Ceci veut dire que la capacité d'emmagasinage par unité de surface est 25 58 fS supérieure ou que la surface du condensateur est 58 $ inférieure pour la même capacité d'emmagasinage et la même intensité du champ. Dans un exemple, cela permet de réduire la surface par cellule de 0,00045 mm^ à 0,00033 mm^. Dans l'exemple ci-dessus, la tension Vx était égale à Vcc 30 pour des raisons de commodité. Cependant Vx peut être réglé à tout niveau entre Vss ou 0 volt et Vdd dans la mesure où le seuil d'appauvrissement est réglé correctement par implantation d'ions pour obtenir la capacité maximale d'emmagasinage de charge. Dans la plupart des applications des mémoires dynamiques 35 à accès direct, il est souhaitable que la source Vcc soit interrompue pendant le fonctionnement en mode d'attente à faible puissance. Pour répondre à cette condition, la tension Vx peut être produite à partir de Vdd avec un circuit MOS représenté sur la fig. 9, réalisé sur la même pastille que la matrice de mémoire. 11 2564541 Ge circuit peut être programmé pour différentes tensions Vx par un changement de masque métallique pour sélectionner l'une parmi plusieurs tensions possibles, y compris Vdd, Vcc, Vss et Vx produites à partir de Vdd. la tension Vx produite à partir de Vdd 5 présente un autre avantage en ce que les fortes tensions transitoires sur les conducteurs d'alimentation qui peuvent apparaître accidentellement sont isolées des diélectriques des condensateurs. Une pointe de tension peut détruire une mémoire, par amorçage du diélectrique d'un condensateur. 10 Bien entendu, diverses modifications peuvent être apportées aux modes de réalisation décrits et illustrés sans sortir du cadre ni de l'esprit de l'invention. 12 2364541 REVENDICATIONS 1 — Cellule de mémoire à accès direct à métal—oxyde-semiconducteur à grille de silicium et canal N, caractérisée en ce qu'elle comporte un corps de silicium du type P avec une face principale, une région du type N+ définie dans ladite face prin-5 cipale, une région de condensateur dans ladite face principale, espacée de la région du type N+, la région de condensateur étant implantée d'ions avec une impureté déterminant une conductibilité N, une mince couche diélectrique d'oxyde recouvrant ladite région de condensateur, une première couche de silicium polycristallin 10 recouvrant ladite couche diélectrique, un revêtement isolant sur ladite première couche de silicium polycristallin, une région de eaoal de transistor à métal-oxyde-semi-conducteur dans ladite face principale entre ladite région du type N+ et ladite région de condensateur, une mince couche d'oxyde de grille recouvrant 15 ladite région de canal, ladite mince couche d'oxyde de grille é-iant nettement plas épaisse que la mince couche diélectrique d'oxyde, une seconde couche de silicium polycristallin recouvrant la couche d'oxyde de grille et recouvrant aussi partiellement la première couche de silicium polycristallin mais en en étant isolée 20 par ledit revêtement isolant, une couche isolante recouvrant la seconde couche d® silicium polycristallin, une couche conductrice recouvrant la couche isolante et en contact avec la seconde couche de silicium polycristallin par une ouverture dans la couche isolante, dans une surface de contact, un dispositif destiné à 25 fournir des signaux logiques à ladite région du type N+, à au moins deux niveaux, l'un des niveaux étant un potentiel de référence et l'autre étant une tension positive par rapport au potentiel de référence, et un dispositif d'application d*une tension de polarisation à la seconde couche de silicium polycristallin, 30 la valeur de ladite tension de polarisation étant environ la moitié de ladite tension positive. • 2 - Cellule selon la revendication 1, caractérisée en ce que ladite région de condensateur se prolonge au-delà de ladite première couche de silicium polycristallin dans la direction de 35 la région de canal du transistor à métal-oxyde-semi—conducteur. 13 2364541 3 - Cellule selon la revendication 2, caractérisée en ce que la région de condensateur est implantée d'ions avec du phosphore. 4 - Cellule selon la revendication 2, caractérisée en ce 5 qu'une région apparente de source ou de drain d'un transistor à métal-oxyde-semi-conducteur est définie sur un bord de ladite région de canal par la région de condensateur implantée d'ions. 5 - Cellule de mémoire à métal-oxyde-semi-conducteur du type comportant un transistor et un condensateur d'emmagasinage, le- 10 transistor comportant une région de canal voisine d'un bord d'une région semi-conductrice du condensateur, cellule caractérisée en ce que ladite région semi-conductrice est implantée d'ions pour obtenir une tension seuil nettement inférieure à celle du transistor. 15 6 - Cellule selon la revendication 5, caractérisée en ce que ladite région de canal est contiguë dudit bord de ladite région semi-conductrice. 7 - Cellule selon la revendication 5, caractérisée en ce qutelle comporte une première couche conductrice recouvrant un pre- 20 mier revêtement mince d'oxyde constituant la grille du transistor et une seconde couche conductrice recouvrant un second revêtement mince d'oxyde et constituant l'armature supérieure du condensateur d'emmagasinage. 8 - Cellule selon la revendication 7» caractérisée en ce 25 que lesdites première et seconde couches conductrices sont en silicium polycristallin, l'une recouvrant partiellement l'autre. 9 - Cellule selon la revendication 8, caractérisée en ce que la région semi-conductrice se prolonge au-delà de la seconde couche conductrice dans la direction de la région de canal. 30 10 - Cellule selon la revendication 5» caractérisée en ce qu'elle comporte un dispositif destiné à appliquer des tensions logiques au condensateur d'emmagasinage par l'intermédiaire de la région du canal du transistor, et un dispositif destiné à appliquer une tension de polarisation au condensateur, la valeur 35 de cette tension de polarisation étant nettement inférieure à la valeur maximale des tensions logiques. 11 - Cellule selon larevendication 7, caractérisée en ce que le second revêtement mince d'oxyde est nettement plus mince que le premier revêtement mince d'oxyde. 14 2384541i 12 - Procédé de réalisation d'une cellule de mémoire à métal-oxyde-semi-conducteur, caractérisé en ce qu'il consiste essentiellement à masquer une face d'une plaquette semi-conductrice pour exposer une région de condensateur, à implanter des ions 5 d'une impureté déterminant un type de conductibilité dans ladite région de condensateur, du type opposé à celui de la face de la plaquette semi-conductrice exposée par le masquage dans ladite région de condensateur, à appliquer une couche de silicium polycristallin au-dessus de la région de condensateur, isolée de 10 cette dernière par un diélectrique, et à appliquer une couche de silicium polycristallin sur une région de canal de transistor, isolée de cette dernière par un isolant de grille de manière à former un transistor à . métal-oxyde-semi-conducteur. 13 - Procédé selon la revendication 12, caractérisé en ce 15 que le diélectrique du condensateur et l'isolant de grille sont réalisés en même temps par une opération d'oxydation thermique. 14 - Procédé selon la revendication 12, caractérisé en ce que le diélectrique du condensateur et l'isolant de grille sont formés à des moments différents et sous des épaisseurs diffé- 20 rentes par des opérations d'oxydation thermique. 15 - Procédé selon la revendication 12, caractérisé en ce que la plaquette semi-conductrice est du type P prédominant, l'impureté implantée étant du phosphore. 16 - Procédé selon la revendication 12, caractérisé en ce 25 que la région de condensateur implantée avec ladite impureté se prolonge au-delà du diélectrique de condensateur dans la direction du canal du transistor. 17 - Procédé selon la revendication 12, caractérisé en ce qu'une tension est appliquée à la couche de silicium polycris— 30 tallin au-dessus du condensateur, avec une amplitude inférieure à celle des tensions mémorisées dans la cellule de mémoire.