La présente invention concerne les dispositifs d'écriture de cellules de mémoire et, plus particulièrement, un dispositif d'écriture rapide pour cellules de mémoire monolithiques à diodes couplées et à transistors bipolaires. Les cellules de mémoire à transistors bipolaires et couplées par diodes sont bien connues dans l'art antérieur et ont été décrites, par exemple, dans la demande de brevet français No. 70 06058 déposée par la demanderesse le 19 février 1970. Ces cellules ont deux états différents qui peuvent être soit commandées de l'exterieur (procédé d'écriture) soit interrogées de façon non destructive (procédé de lecture). Ces cellules comportent une bascule constituée de deux transistors bipolaires dont les collecteurs et bases sont couplés en croix, les émetteurs de ces transistors étant directement reliés à la ligne de mots. Des éléments de charge a impédance relativement élevée tels que des résistances, ou des transistors complémentaires, sont connectes aux collecteurs des transistors de la bascule. Lorsqu'un des transistors de la bascule est conducteur, l'autre transistor est bloqué du fait que sa tension de base est très faible. Ces cellules comportent en outre deux diodes de commutation qui connectent respectivement les noeuds de la cellule aux lignes de bit. Lors de la lecture de l'information d'une telle cellule, le potentiel de la ligne de mot, donc celui des émetteurs des transistors de la bascule, est abaissé de telle sorte que les deux diodes, qui sont dans leur état non conducteur, deviennent conductrices. Les deux- lignes de bit fournissent alors respectivement un courant dans les noeuds de la cellule, ces courants fixant des tensions différentes sur les lignes de bit selon l'état de la cellule. La détection de la valeur de ces tensions permet de déduire l'état dans lequel la cellule se trouve. Lors du cycle d'écriture d'une information dans une telle cellule de mémoire, le potentiel de la ligne de mot, et par conséquent celui des émetteurs de la bascule de la cellule, est à nouveau abaissé. Les potentiels présents aux collecteurs de ces transistors sont alors abaissés d'une quantité approximativement identique. Pour écrire l'information désirée, il faut amener un des transistors de la bascule à l'état conducteur, l'autre devant être bloqué. Ceci est réalisé en augmentant le potentiel de la ligne de bit relié à la base du transistor qui doit conduire, et en maintenant le potentiel de l'autre ligne de bit au niveau bas, les impulsions transmises sur la ligne de bit étant concommittantes à celle transmise sur la ligne de mot. Ce cycle d'écriture est assez lent du fait des capacités qui existent aux noeuds des cellules qui sont chargées au début du cycle d'écriture et qui vont se décharger lors de l'opération d'écriture, augmentant notamment le courant de base du transistor conducteur de la cellule et, par là même, augmentant le courant d'écriture nécessaire pour écrire 1 'infor- mation dans la cellule, ce courant d'écriture servant d'une part de courant de collecteur pour le transistor conducteur et d'autre part à recharger les capacités existant aux noeuds des cellules. Afin de montrer l'inertie d'un tel cycle d'écriture dans une cellule de mémoire, le processus d'écriture d'une information, avec les éléments de circuits de la cellule d'emmagasinage et les tensions et courants nécessaires est décrit en détail ci-dessous (figures 1 et 2). On suppose qu'une cellule d'emmagasinage est sélectionnée dans la mémoire, c'est-à-dire que le potentiel de la ligne de mots est abaissé à environ -4 volts, qu'un transistor, ici le transistor T1, est conducteur et que la ligne de bit BL1, est également a un potentiel bas, c'est -dire, dans le cas présent, à environ -4 volts. Un courant IS de 3 microampères s'écoule respectivement des transistors bipolaires T3 et T4 qui jouent le rôle de résistance de charge. Pour écrire dans la cellule, un courant d'écriture IW est fourni par la ligne de bit BLO et s'écoule, par l'intermédiaire de la diode D1, dans le collecteur du transistor T1 dont le potentiel augmente jusqu'à ce que le transistor T2 devienne conducteur. Le transistor T1 doit être amené dans sa zone linéaire.Le courant de collecteur minimum nécessaire est donc Ic 2 ss X Ib. Dans ce circuit, un courant de collecteur Ic de 0,45 à 0,50 mA est nécessaire lorsque l'on suppose un courant de base Ib = 3vA et une amplification de courant ffi de 140. Un effet indésirable, tel que décrit cidessous, affecte l'opération d'écriture et la retarde. La capacité parasite CS, la capacité base-collecteur CBC du transistor T1 et la capacité base-collecteur CC du transistor PNP T3 sont appliquels au collecteur du transistor T1 (figure 2). La ligne de bits a la capacité CBLO. Outre la capacité base-collecteur Cbc, le courant d'écriture IW, fourni par la ligne de bit, devra recharger, par environ 0,5 volt (tension d'immunité de la cellule), la capacité définie comme suit: C = CBLO + CC + CS La loi de Kirschoff, appliquée au noeud A ayant un potentiel VA s 'écrit: C dVA = IW. ISA - ICbc - Ic dt Le courant de collecteur Ic étant égal a BIb, on obtient C dVA = 1W t ISA - ICbc - ssIb (1) dt Dans les systèmes d'écriture classique, le potentiel au noeud B reste constant avant la commutation de la cellule.Le courant ICS est par conséquent nul et l'équation (1) peut s'écrire, avec Ib = ICbc + ISB C dVA = IN + ISA - Cbc dVA - ss (Cbc dVA + ISB) dt dt - dt soit dVA E C + (ss+l) Cbc ] = 1W + ISA - ssISB (2) dt En fait, l'écriture de la cellule comporte la charge d'une capacité C + (B+1) Cbc par un courant (1W + ISA - ssISB) jusqu'à ce que le potentiel au noeud A soit égal au potentiel du noeud B, ce qui correspond à un dV d'environ 0,5 volt. Le temps d'écriture sera de: T = L C + (ss+1) Cbc i 1W 0,5 (3) ISA ISA - ssISB Cette formule laisse apparaître que le temps d'écriture dépend directement du courant ISB envoyé sur la base du transistor T1. En diminuant ce courant, il sera possible de diminuer le temps d'écriture et, également, de diminuer le courant Ic = ssIb du transistor T1 et, par conséquent, de diminuer le courant 1W d'écriture. Les procédés d'écriture classiques nécessitent non seulement des courants élevés mais impliquent également des périodes de temps très longues. En effet, si on utilise les valeurs de capacité suivantes se rencontrant habituellement dans les circuits de cellules: CBLO = 1,5pF CC = 0,02pF CS = 0,48 pF Cbc = 0,20pF et ss = 140 on obtient comme valeur pour la capacité c , c = 2,0pF. Le temps de recharge, pour un courant IW de 0,8mA, un courant ISB ou ISA d'environ 3,5A (soit un courant Ic de 0,5mA) est alors égal à 50 nanosecondes. L'objet de la présente invention consiste à fournir un procédé d 'écri- ture rapide et un circuit pour écrire des données dans des cellules d'emma- gasinage å diodes couplées comportant des transistors bipolaires montés en croix, ce procédé permettant de réduire les courants d'écriture et, par conséquent, la dissipation de puissance lors de l'ecriture, ainsi que les temps d'ecnture. Un autre objet de l'invention consiste a écrire en parallèle un grand nombre de cellules d'emmagasinage, en utilisant un procédé d'écriture rapide à faible dissipation de puissance. Un objet particulier de l'invention consiste à fournir un procédé d'écriture rapide pour cellules d'emmagasinage dans lequel, pour écrire une information, l'impulsion de sélection de la cellule est envoyée à un premier instant T1 et l'impulsion d'écriture des données est envoyée à un second instant T2 retardé par rapport à l'instant T1. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés a ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente une cellule d'emmagasinage connue, à diodes couplées, comportant des transistors bipolaires montés en croix et des transistors de charge bipolaires. La figure 2 représente un diagramme de circuit équivalent conformément à la figure 1. La figure 3 représente un circuit conformément a la présente invention, connecté a la cellule d'emmagasinage de la figure 1 et permettant d'accroi- tre la vitesse d'écriture. Les figures 4A et 4B représentent respectivement les diagrammes de tensions dans une cellule d'emmagasinage pour un procédé d'écriture classique et pour le procédé conforme à la présente invention. La figure 5 représente un agencement de cellules d'emmagasinage, selon la présente invention, ces cellules pouvant être écrites en parallèle. La figure 1 représente une cellule classique d'emmagasinage à diodes couplées, ayant des transistors bipolaires montés en croix et des transistors de charge bipolaires. La vitesse d"êcriture de cette cellule est accrue et ses courants d'écriture diminués en utilisant le procédé d'ecriture et l'agencement de circuits de la présente invention. La cellule d'emmagasinage de la figure 1 comporte deux transistors bipolaires montés en croix T1 et T2 dont les émetteurs sont tous deux appliqués à la ligne de mots WL. Les collecteurs de ces deux transistors sont respectivement reliés aux noeuds A et B de la cellule. La base du transistor T2 et le collecteur du transistor de charge T3 sont également connectés au noeud A, ainsi que la diode de Schottky D1 dont l'autre électrode est connectée a la ligne de bits BLO. Au noeud B sont appliqués le collecteur du transistor de charge T4, la base du transistor Il et la diode de Schottky D2 dont l'électrode libre est connectée à la ligne de bits BL1.En outre, une diode est placée, dans le montage en croix, entre le collecteur et la base de chaque transistor T1 et T2. Les bases de chaque transistor T3 et T4 sont interconnectées ainsi que leurs émetteurs qui sont reliés, par l'intermédiaire d'une résistance, à un potentiel prédéterminé. La figure 2 montre un diagramme de circuit équivalent à celui de la cellule d'emmagasinage de la figure 1. Ce circuit équivalent montre en particulier les capacités parasites CS et CSB, la capacité de collecteur Cbc des transistors Il et T2, la capacité de collecteur CC des transistors de charge T3 et T4, et les capacités des lignes de bit CBLO et CBL1. Le fonctionnement de telles cellules est bien connu et a été rappelé ci-dessus. On précisera dans ce qui suit, au moyen des figures 2 à 5 une méthode d'écriture conforme a la présente invention et, d'après les figures 3 et 5, un agencement de circuits pour mettre à exécution cette nouvelle méthode d'écriture. Bien que la description du fonctionnement sera faite en se référant aux figures 3 et 5, une référence réitérée sera faite au diagramme de circuits équivalents de la figure 2, puisqu'il montre les capacités intéressantes de la cellule d'emmagasinage. La figure 3 représente une réalisation préférée de la présente invention dans laquelle la cellule d'emmagasinage CEL a été représentée schématiquement avec ses deux diodes de couplage D1 et D2 et sa connexion 11 à la ligne de mots WL. Le potentiel de cette dernière est commandé, de façon bien connue, par le transistor T5 dont la base est reliée à la borne E qui recoit les impulsions de sélection et dont l'émetteur est relie à la borne F, au potentiel VS. Les deux diodes D3 et D4, placées en série entre la ligne de mots et la borne F fixent le potentiel de la ligne de mots lorsque le transistor T5 ne conduit pas. La ligne de mots, par l'intermédiaire de la diode d'isolation D5 de la ligne de mot et du conducteur 12, est reliée au bloc diagramme 10 dont la sortie 13-controle l'envoi des données sur les lignes de bits BLO et BL1 par l'intermédiaire de portes ET classiques 14 et 15. Le conducteur 12, dans le bloc 10, est connecté, par l'intermédiaire d'une résistance, à la ligne 16, soumise à -un potentiel V1 et, par 1 'inter- mediaire de la diode D6, a la base du transistor T6. Le collecteur du transistor T6 est relié à la base du transistor T7 dont le collecteur est relié à la base du transistor T8. Les émetteurs des transistors T6 et T7 sont reliés à la ligne 14 soumise au potentiel VS et leurs collecteurs à la ligne 16 par l'intermédiaire des résistances R2 et R3 respectivement. La résistance R1 relie la base du transistor T6 a la ligne 14.Le collecteur et l'émetteur du transistor T8 sont respectivement reliés au collecteur et à l'émetteur du transistor T9. Leurs émetteurs attaquent la base du transistor T11 dont l'émetteur est relié a la ligne 14, et leurs collecteurs sont reliés a la base du transistor T10 et, via la résistance R5, au potentiel V2. La base du transistor T9 est reliée, via la résistance R4, à la ligne 16 et, via la diode D8, a la borne G. Le collecteur de T10 est relié au potentiel V2 et son émetteur, via la diode D7, au collecteur de T11 et a la ligne 13 de sortie du bloc 10. La résistance R6 est placée entre la ligne 13 et la ligne 14. On admettra, pour expliquer le fonctionnement de ce circuit, que la tension VS est d'environ -4 volts, la tension V1 de -1,5 volts et la tension V2 de O volt. Dans l'état d'attente de la cellule, la ligne de mot WL est à un niveau haut, la borne E étant à un niveau bas qui bloque le transistor T5. Ce niveau haut, via la diode D6, rend le transistor T6 conducteur. Le transistor T7 se trouve dans l'état de non conduction et le transistor T8 est conducteur. Le transistor T11, qui est monté en Darlington avec T8, est alors conducteur et la ligne 13 reste toujours a son niveau bas, quelque soit l'état de conduction de T9. La ligne 13 étant basse, les portes 14 et 15 sont bloquées et aucune information ne peut être écrite dans la cellule. Lorsque l'on veut écrire une information dans la cellule, une impulsion de sélection est envoyée sur la borne E de telle sorte que le transistor T5 soit conducteur et que la ligne de mots WL se trouve a un niveau bas. Le transistor T6 se bloque et le transistor T7 devient conducteur bloquant ainsi le transistor T8. Le transistor T9, qui était conducteur (niveau de la borne G haut), est bloqué par l'application d'une impulsion de commande d'écriture sur la borne G, cette impulsion apparaissant en même temps que l'impulsion de sélection E. Le transistor T9 reste conducteur a tout autre instant du fonctionnement de la cellule, notamment pendant les cycles de lecture, de telle sorte que la ligne 13 est a un niveau bas, bloquant ainsi les portes 14 et 15 et empêchant les données d'être envoyées à la cellule. Les deux transistors T8 et T9 étant bloques, le transistor 111 l'est aussi et la ligne d'impulsion d'écriture 13 passe à un niveau haut, conditionnant les portes 14 et 15 pour l'envoi des données dans la cellule et l'écriture de cette dernière. Les transistors T8 et T9 étant bloqués, le transistor T10 conduit, ce qui permet d'obtenir une remontée rapide du niveau de la ligne 13. Le bloc 10 joue, dans ce procédé d'écriture, le rôle d'une ligne à retard qui retarde l'application des données à la cellule par rapport au temps ou la ligne de mots est sélectionnée. Les figures 4A et 4B montrent les variations de tension apparaissant aux noeuds A et B d'une cellule d'emmagasinage soumise à une opération d'écriture classique et selon l'invention. Dans une opération d'écriture classique, figure 4A, les tensions existant aux noeuds A et B et sur la ligne de mots WL, dans la position d'attente, sont représentées en T1. Au temps T2, le potentiel de la ligne de mots est abaissé, ce qui provoque une chute du potentiel des noeuds A et B. Au temps T3, le potentiel au noeud A remonte à cause du fort courant d'écriture qui lui est appliqué, jusqu'a ce que la cellule commute, le potentiel au noeud B chutant alors brusquement. Ainsi que cela a été vu précédemment, cette opération d'écriture est assez longue, le temps T3 étant approximativement égal à 50 nanosecondes. Dans une opération d'écriture selon la présente invention, figure 4B, les tensions des noeuds A et B et de la ligne de mots aux temps T1 et T2 sont identiques à ceux de la figure 4A. Au temps T'3, aucun courant n'est injecté dans la cellule, car les portes 14 et 15 sont inhibées, et les tensions aux noeuds A et B restent constantes. L'impulsion d'ecri- ture WP est au niveau bas et, à l'instant 61, le bloc 10 délivre un niveau haut sur le conducteur 13, ce qui se traduit par une élévation rapide de la tension de l'impulsion WP. Les portes 14 et 15 sont alors rendues passantes et à l'instant 62 qui termine le temps T'3 le courant IW est injecté dans la cellule.Pendant le temps T'4, le courant IW fournit un courant IC important dans le transistor TI dont la tension Vbe augmente d'une quantité AVbe qui apparaît sur le noeud B. Simultanément, la tension au noeud A augmente du fait de l'existence du courant d'écriture 1W important qui lui est appliqué, jusqu'à ce que la cellule bascule. La tension au noeud B chute alors brusquement comme représenté sur la figure 4B. Cette opération d'écriture est très rapide, le cycle T'3+T'4 ne durant qu'environ 20 nanosecondes au lieu de 50 nanosecondes du cycle d'écriture classique. Afin de montrer que le cycle d'écriture est réduit lorsque l'on applique à la cellule le courant d'écriture IW à un instant qui est retardé par rapport à celui ou la ligne de mots est sélectée, un exemple est calcule ci-dessous avec des valeurs réelles obtenues dans la pratique et qui correspondent à celles qui ont été choisies pour les équations (1) a (3) définies ci-dessus. La loi de Kirschoff appliquée au noeud A permet d'obtenir l'équation (1) comme cela a été vu précédemment soit: C dVA IW +ISA - ICbc - ssIb (1) dt avec ssIb = Ic. Dans le procédé d'écriture selon la présente invention, le potentiel au noeud B n'est pas constant lorsque le courant d'écriture IW est appliqué à la cellule. En effet, comme cela est représenté sur la figure 4B, le potentiel au noeud B est augmenté d'une quantité #Vbe = dVB. Cette augmentation de potentiel est également appliquée à la capacité CSB qui devra être rechargée en conséquence. La recharge de cette capacité se fera à partir des courants ISB et ICbc, ce qui diminuera d'autant le courant Ib et, par là même, le courant de collecteur Ic = ssIb ainsi que le courant d'écriture IW (voir figure 2). Le courant Ib est égal à: Ib = ICbc + ISB - ICS L'équation (1) peut alors s'écrire: dVA = 1W + ISA - Cbc ( DVA dVB ) dt dt - dt $ LCbc # dVA - dVB ) + ISB - CSB dVB dt [Cbc ( dt dt dt + ISB - CSB dt soit #ddVA [C + (ss+l) Cbc] = IW + ISA - ssISB + [(ss+1) Cbc + CSB ] dt dt (4) En intégrant l'équation (4), on obtient: AVA(t) = IW + ISA - BISB t + ($+1) Cbc +$CSB A C + (ss+l) Cbc C + ($+1) Cbc VB(t) En considérant que aVB(t) = AVbe, le temps d'écriture s'écrira: T' = C C + (e+l) Cbc 3.IW + ISA ISA -$ISB [ ($+1) Cbc + BCSB 3 1W + ISA - $ISB AVbe (5) Le temps d'écriture T' selon la présente invention est donc celui d'un cycle d'écriture classique (équation (3)) diminue du facteur: C (ss+l) Cbc + BCSB 3 AVbe. En reprenant les mêmes valeurs que précédemment (équation (3)) et en considérant que CSB=0,5pF et AVbe=O,13 volt on obtient Tl ~ 9 nanosecondes. Ce temps T' représente le temps de commutation de la cellule, c'est à-dire le temps T'4 de la figure 4B. Le cycle total d'écriture est équiva- lent aux temps T'3+T'4 de la figure 4B, soit environ 20 nanosecondes au lieu des 50 nanosecondes qui sont nécessaires pour un cycle d'écriture classique. On voit ainsi qu'au moyen du circuit de la figure 3, le courant d'écriture peut être substantiellement réduit et que le temps d'écriture total de la cellule de mémoire peut être considérablement réduit. Il est également possible de réaliser, pour appliquer le principe de l'invention, un circuit différent de celui de la figure 3, le point d'importance de l'invention consistant à retarder l'application du courant d'écriture IX par rapport à l'application de l'impulsion de sélection à la ligne de mots. La figure 5 représente un agencement de- cellules de mémoire pour lesquelles le procédé d'écriture utilise le principe de la présente invention. Les cellules sont disposées, de façon connue, selon une matrice comportant n rangées et m colonnes, toutes les cellules d'une rangée étant reliées à une même ligne de mots WL et toutes les cellules d'une même colonne étant reliées aux mêmes lignes de données BLO et BL1. Toutes les lignes de mots sont reliées au bloc de circuits 10, tel que défini sur la figure 3, par l'intermédiaire des diodes D5 qui servent à l'isolation des lignes de mots. Le conducteur de sortie 13 du bloc 10 délivre une impulsion sur la ligne d'impulsion d'écriture WP qui conditionne les portes 14 et 15 permettant ainsi aux données d'être envoyées sur les lignes de bit BLO et BLI, comme cela a été expliqué en se référant à la figure 3. Etant donné que le courant d'écriture IW nécessaire pour écrire une information dans une cellule est moins important, il s'ensuit que la puissance consommée par chaque cellule est moins importante et que la chute de tension dans les lignes de mots WL sélectés est moindre. Par conséquent, en utilisant le principe de la présente invention, il est possible d'écrire en parallèle un grand nombre de mémoires, ce qui ne pouvait être réalisé auparavant. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Dispositif d'écriture rapide dans des mémoires intégrées constituées de cellules d'emmagasinage à diodes couplées, chaque cellule comportant des transistors bipolaires montés en croix et des éléments de charge à impédance relativement élevée, le dispositif étant caractérisé en ce que, pour réaliser l'opération d'écriture dans une cellule, une impulsion de sélection est appliquée à la ligne de mots de la cellule à un premier instant T1, puis une impulsion d'écriture des données est créée à un second instant T2 qui est retardée par rapport à T1, cette impulsion d'écriture des données autorisant le passage des données sur les lignes de bit de la cellule. 2.- Dispositif selon la revendication 1 caractérisé en ce que la ligne de mots change de niveau de tensions lors de l'application de l'impulsion de sélection, et que ce changement de niveau de tension est envoyé à des moyens à retard qui, en réponse, délivrent l'impulsion d'écriture des données sur une ligne de contrôle d'impulsion d'écriture. 3.- Dispositif selon la revendication 2 caractérisé en ce que la ligne de contrôle d'impulsion d'écriture attaque des portes ET, l'autre entrée des portes ET étant constituée par les données d'écriture elles-mémes et la sortie des portes ET étant reliée aux lignes de bit de la cellule qui reçoivent les données à écrire. 4.- Dispositif selon l'une quelconque des revendications 1 à 3 caractérisé en ce que le retard existant entre l'impulsion d'écriture des données et l'impulsion de sélection est compris entre 3 et 10 nanosecondes. 5.- Dispositif selon l'une quelconque des revendications 2 à 4 caractérisé en ce que les moyens à retard sont constitués par une ligne à retard dont l'entrée est reliée à la ligne de mots de la cellule et dont la sortie délivre l'impulsion d'écriture des données. 6.- Dispositif selon la revendication 5 caractérisé en ce qu'un circuit d'inhibition d'écriture attaque la ligne à retard, ce circuit délivrant un niveau de tension d'inhibition d'écriture lorsque aucune impulsion ne doit apparaitre sur la ligne de contrôle d'impulsion d'écriture. 7.- Dispositif selon l'une quelconque des revendications 2 a 6 caractérisé en ce que les moyens à retard comportent un circuit de montée rapide de signal, ce circuit permettant d'obtenir une impulsion d'écriture des données à flanc raide. 8.- Dispositif selon l'une quelconque des revendications 3 à 7 caractérisé en ce que la pente de montée de l'impulsion d'écriture de données est déterminée pour que les données attaquent la cellule à écrire 10 à 15 nanosecondes après que la ligne de mots ait changé de niveau de tension. 9.- Dispositif selon l'une des revendications 2 à 8, caractérisé en ce que la mémoire est définie par une matrice de cellules ayant m colonnes et n rangées, chaque cellule d'une rangée étant reliée à une ligne de mots et chaque cellule d'une colonne étant reliée à deux lignes de bit, et en ce que: chaque ligne de mot est connectée, par l'intermédiaire d'une diode d'isolation, aux moyens à retard et, la ligne de contrôle d'impulsion d'écriture conditionne des portes ET pour toutes les lignes de bit, de telle sorte que toutes les cellules d'une rangée puissent être écrites rapidement en parallèle, lorsque la ligne de mots de cette rangée reçoit une impulsion de sélection. 10.- Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que lesdits éléments de charge des cellules d'emmagasinage sont constitués par des transistors complémentaires aux transistors couples en croix.