La présente invention est relative à la technique de calcul et concerne plus particulièrement un procédé de conversion de signaux et un circuit logique mettant en application ce procédé. L'invention est utilisable pour la synthèse des circuits à intégration très poussée et très rapides destinés à des ordinateurs puissants de la quatrième génération. Elle peut trouver des applications dans les techniques d'automation, dans les mesures et en radar. Il existe des procédés de conversion de signaux dans lesquels les signaux initiaux de tension sont d'abord soumis à une conversion logique produisant un signal logique dont le niveau est ensuite rétabli par un amplificateur. Les circuits logiques réalisant ce procédé utilisent des transistors bipolaires qui matérialisent les fonctions logiques ET, OU, ET-OU. Ces circuits logiques comportent également des émetteurs suiveurs et des diodes. Cependant, étant donné que la caractéristique entrée-sortie des transistors bipolaires est linéaire pour un gain en tension inférieure à ltunité, le niveau du signal logique converti qui apparatt à la sortie de l'élément logique est au-dessous de celui des signaux initiaux appliqués à ses entrées. Dans la présente description, on entend par élément logique un circuit logique matérialisant des fonctions ET, OU, ET-OU. Un transistor bipolaire est donc généralement suivi d'un amplificateur rétablissant le niveau du signal logique converti. Cet amplificateur apporte un retard supplémentaire (qui est assez important), de plusieurs fois superieur à celui de la logique DTL, à émetteurs et diodes. Afin de réduire le retard introduit par un étage logique on cherche à augmenter le nombre d'étages logiques en amont de l'amplificateur de signal et à utiliser comme amplificateurs des commutateurs de courant rapides. I1 existe également des circuits logiques comportant des éléments logiques à diodes réalisant la fonction logique OU et un commutateur de courant. Ces circuits logiques contiennent des éléments logiques formant un étage logique et un amplificateur-commutateur de courant ; le retard par étage logique de ces circuits logiques est donc assez important. De plus, il est à remarquer que ces circuits logiques absorbent une énergie importante, les signaux à convertir devant être de niveau élevé. Le nombre de composants constitutifs desdits circuits logiques est également important. Les circuits logiques TTL réalisent deux fonctions S- OU. Ces circuits logiques comportent peu de composants car leurs éléments logiques utilisent des transistors à plusieurs émetteurs, mais ils ne sont pas suffisamment rapides, les deux étages logiques comportant un seul commutateur de courant. Il est à noter également que le gain de l'élément logique étant faible, le signal d'entrée doit être important ce qui conduit à une forte consommation électrique. Un autre circuit logique connu comporte trois étages logiques à émetteurs suiveurs et à diodes et un conmutateur de courant faisant fonction d'amplificateur. Cependant, ce circuit logique comporte de nombreux composants et nécessite nn signal important, et il n1 est pas suffisamment rapide, le retard dd à trois étages logiques venant s'ajouter à celui du commutateur de courant. La présente invention vise à créer un procédé de conversion de signaux et un circuit logique à faible consonation réalisé avec un nombre réduit de composants permettant de rétablir le niveau du signal logique converti immédiatement après la conversion logique des signaux initiaux sans apporter aucun retard supplénientaire. L'invention a donc pour objet un procédé de conversion de signaux consistant à soumettre les signaux initiant à un traite- ment logique, à amplifier le signal résultant de la conversion logique et à le transmettre à la sortie du circuit, caractérisé en ce qu'on effectue simultanément à l'amplification un transfert du signal logique converti vers la sortie du circuit et en ce qu'en suite on additionne les tensions des signaux logiques amplifié et converti. L'invention a également pour objet un circuit logique pour la mise en oeuvre du procédé défini ci-dessus, comportant un élément logique et un amplificateur dont l'entrée est raccordée à la sortie de l'élément logique et dont l'une des sorties est reliée à au moins une sortie non inverseuse du circuit logique, ce dernier étant caractérisé en ce que la sortie de lsélément logique est raccordée à la même sortie non inverseuse du circuit logique. Avantageusement, la sortie de l'élément logique est raccordée à travers une résistance à la sortie non inverseuse de l'amplificateur reliée à au moins une sortie non inverseuse du circuit logique. Selon une autre caractéristique de l'invention, la sortie de l'élément logique est raccordée à la sortie non inverseuse du circuit logique à travers une résistance, la sortie non inverseuse de l'amplificateur constituant la sortie du circuit logique, tandis que la sortie inverseuse de l'amplificateur est connectée à la sortie de l'élément logique. Par ailleurs, la sortie de l'élément logique et la sortie inverseuse de l'amplificateur sont avantageusement raccordées à la sortie non inverseuse du circuit logique à travers une méme résistance. Selon encore une autre caractéristique de 1 t invention, la sortie de l'élément logique est reliée à la sortie non inverseuse du circuit logique à travers le montage en série d'une résistance et d'un émetteur suiveur, la sortie non inverseuse de l'amplificateur étant raccordée à la sortie non inverseuse du circuit logique à travers le même émetteur suiveur. L'élément logique comprend avantageusement un transistor à plusieurs émetteurs faisant fonction de convertisseur logique et d'amplificateur non inverseur, le collecteur du transistor à plusieurs émetteurs étant raccordé à l'entrée d'un commutateur de courant remplissant le rôle d'amplificateur inverseur, tandis que la base du transistor à plusieurs émetteurs est raccordée à la sortie inverseuse du commutateur de courant. Selon une autre caractéristique, la base du transistor à plusieurs émetteurs est raccordée à travers une autre résistance à une source de tension et, son collecteur étant raccordé à lten- trée de l'émetteur suiveur. Le circuit logique peut comporter un amplificateur constituant un commutateur de courant dont la sortie inverseuse est reliée à au moins une sortie inverseuse du circuit logique à travers des deuxième et troisième émetteurs suiveurs, reiiés en cascade, le troisième émetteur suiveur comportant un transistor à plusieurs émetteurs. Dans un tel circuit, la sortie du deuxième émetteur suiveur et la sortie de l'élément logique peuvent selon l'invention être connectées l'une à l'autre par une autre résistance destinée à faire apparaître un signal de tension supplémentaire à ladite première résistance. Le procédé selon l'invention permet de réduire le temps nécessaire au rétablissement du signal transmis par le circuit logique (par exemple par l'un des circuits logiques proposés) et par conséquent d'améliorer la rapidité desdits circuits logiques. Les circuits logiques proposés comportent un nombre ré duit de composants et leur consommation électrique est peu importante ; ils sont capables de réaliser des fonctions logiques complexes et offrent une grande rapidité de fonctionnement. D'autres caractéristiques et avantages de l'invention apparattront au cours de la description détaillée qui va suivre, donnée uniquement à titre d'exemple, et faite en regard des dessins annexés sur lesquels : la Fig. 1 représente un schéma fonctionnel du circuit logique selon l'invention la Fig. 2 montre une autre forme de réalisation du circuit logique selon l'invention permettant d'augmenter le taux d'amplification de l'amplificateur la Fig. 3 montre une forme de réalisation du circuit logique selon l'invention comportant à la sortie un émetteur suiveur -;; la Fig. 4 représente une forme de réalisation du circuit logique selon l'invention utilisant un amplificateur à contreréaction la Fig. 5 montre une forme de réalisation du circuit logique, selon l'invention utilisant les sorties inverseuse et non inverseuse d'un amplificateur à réaction négative et positive la Fig. 6 représente une forme de réalisation du circuit logique selon l'invention ayant une grande rapidité de fonctionnement présentant une faible résistance de sortie la Fig. 7 est un schéma de principe du circuit logique du type ET à émetteurs suiveurs, selon l'invention ;; la Fig. 8 montre une forme de réalisation d'un circuit logique du type E1-OU/ET-OU-NON selon l'invention, comportant un élément logique utilisant des émetteurs suiveurs la Fig. 9 montre une forme de réalisation d'un circuit logique du type ET-OU, selon l'invention, comportant un transistor à plusieurs émetteurs remplissant simultanément les fonctions de conversion logique et d'amplification du signal ;; la Fig. 10 montre une forme de réalisation d'un circuit logique selon l'invention dépourvu d'amplificateurs la Fig. 11 montre une forme de réalisation d'un circuit logique du type ET-OU/E1-OU-NON, selon l'invention utilisant la sortie inverseuse pour le rétablissement du signal à la sortie non inverseuse la Fig. 12 est un diagramme des temps montrant des ten sions en différents points du circuit logique selon l'invention la Fig. 13 représente une famille de caractéristiques de la channe des circuits logiques selon l'invention. La Fig. 1 représente une forme de réalisation du circuit logique 1 mettant en application le procédé de conversion de signaux selon l'invention. te circuit logique 1 comporte en série un élément logique 2 et un amplificateur 3. Les entrées de l'élément logique 2 destinées à recevoir des signaux initiaux constituent les entrées du circuit logique 1, l'une des sorties de l'amplificateur 3 étant raecordée.(en l'occurence directement) à la sortie non inverseuse 4 du circuit logique 1.La sortie de l'é- lément logique 2 est également raccordée à la sortie non inverseuse 4 du circuit logique 1 pour transmettre le signal logique résultant de la conversion des signaux initiaux dans l'élément logique 2 vers la sortie non inverseuse 4 du circuit logique 1 simultanément à l'amplification dudit signal logique dans l'amplificateur 7. La fonction de charge de l'amplificateur 3 est réalisée par la résistance interne de l'élément logique 2. La Fig. 2 montre une autre forme de réalisation de l'invention. Le circuit logique 1 comporte un élément logique 2 dont la sortie est raccordée à la sortie non inverseuse 4 du circuit logique 1 à travers une résistance 5. Le but de la résistance 5 est d'augmenter la résistance interne de l'élément logique 2 pour améliorer le gain de l'amplificateur 3.La sortie non inverseuse de l'amplificateur 3 est connectée directement à la sortie non inverseuse 4 du circuit logique 1. Selon une variante, la résistance 5 peut entre raccordée entre la sortie de l'élément logique 2 et l'amplificateur 3 , tandis que l'entrée de l'amplificateur peut être reliée à sa sortie non inverseuse, c1 est-à-dire à la sortie non inverseuse du circuit logique 1 ( sur la Fig. 2 cette variante n'est pas représentée) montage dans lequel la résistance aux perturbations du circuit augmente légèrement. La Fig. 3 représente une autre forme de réalisation de l'invention dans laquelle à la différence de celle de la Fig. 2, la sortie de l'élément logique 2 est raccordée à la sortie non inverseuse 4 du circuit logique 1 à travers le montage en série de la résistance 5 et d'un émetteur suiveur 6. La sortie non inverseuse de l'amplificateur 3 est connectée à la sortie non inverseuse 4 du circuit logique 1 également à travers l'émetteur suiveur i La Fig. 4 montre une autre forme de réalisation de l'in vention. Sa différence de la forme de réalisation ci-dessus (Fig. 2) est que la sortie inverseuse de l'amplificateur 3 est reliée à la sortie de l'élément logique 2 raccordée à son tour à la sortie non inverseuse 4 du circuit logique 1 à travers la résistance 5. Comme dans les précédentes formes de réalisation de l'invention, l'entrée de l'amplificateur 3 est raccordée à la sortie de l'élément logique. Cependant, son entrée peut également être connectée à la sortie de l'élément logique 2 travers la résistance 5 (sur la Fig. 4 cette variante n'est pas représentée) auquel cas la résistance aux perturbations du circuit augmente. il est à noter que dans la forme de réalisation représentée sur la Fig. 3, la présence à la sortie de l'élément logique 2 de l'amplificateur à réaction 3 compromet les caractéristiques de fréquence de ltélément logique lui-mEme mais que le circuit logique 1 de la Fig. 4 est affranchi de cet inconvénient l'amplificateur 3 étant doté de contre-réaction. Par contre, les pertes du signal logique dans ltélément logique 2 sont augmentées. La Fig. 5 représente une forme de réalisation du circuit logique qui est à l'abri des inconvénients des circuits logiques des Fig. 3 et 4. Cette forme de réalisation de l'invention (Fig. 5) utilise simultanément les sorties non inverseuse et inverseuse de l'amplificateur 3. La sortie de l'élément logique 2 et la sortie inverseuse de l'amplificateur 3 sont raccordées à la sortie non inverseuse du circuit logique par une résistance 5 commune. La sortie non inverseuse de l'amplificateur 3 est connectée directement à la sortie non inverseuse 4 du circuit logique 1. L'entrée de l'amplificateur 3 est raccordée directement à la sortie de l'é- lément logique 2. De cette façon, dans ce circuit logique, l'élément logique 2 présente un taux de transmission élevé, comme c'est le cas du circuit logique de la Fig. 3, et 11 élément logique 2 présente une bonne caractéristique de fréquence comme c1 est le cas du circuit de la Fig. 4. La Fig. 6 montre une autre forme de réalisation du circuit logique dans lequel, à la différence de celui de la Fig. 5, la sortie de 11 élément logique 2 (Fig. 6) est raccordée à la sortie non inverseuse 4 de l'élément logique 2 à travers la résistance 5 et l'émetteur suiveur 6. La sortie non inverseuse de l'amplificateur 3 est reliée à la sortie non inverseuse 4 du circuit logique 1 à travers ce même émetteur suiveur 6. La présence de l'émetteur suiveur 6 (Fig. 3 et 6) permet de réduire la résistance de sortie du circuit logique 1 et, partant, de diminuer, lors du branchement de charges, le retard du signal logique, retard qui est fonction de la valeur de la charge connectée. La Fig. 7 représente une forme de réalisation spécifique du circuit logique de la Sig. 2, remplissant la fonction logique ET. L'élément logique 2 (Fig. 7) comporte des émetteurs suiveurs d'entrée 71 à 7m m étant le nombre entier égal à celui des entrées 7 du circuit logique 1 (en l'occurence m=3). Les bases des émetteurs suiveurs d'entrée 71 à 73 forment les entrées du circuit logique 1, les émetteurs étant connectés entre eux et raccordés à la sortie non inverseuse 4 du circuit logique I et à une source de courant 8. L'entrée et la sortie non inverseuse de l'amplificateur 3 sont raccordées à la sortie de l'élément logique 2, c'està-dire à la sortie non inverseuse 4 du circuit logique 1. La Fig. 8 représente une forme de réalisation spécifique du circuit logique de la Fig. 3. Ce circuit logique 1 (Fig.8) réalise la fonction logique complexe ET-OU/ET-OU -NON par le fait que le signal de sortie est disponible non seulement à la sortie non inverseuse 4 mais aussi à la sortie inverseuse 9 du circuit logique 1. Dans ce circuit logique 1, la fonction logique OU est matérialisée par un transistor 10 à plusieurs émetteurs faisant partie de l'élément logique 2. Les émetteurs du transistor 10 sont raccordés aux sources de courant 8 respectives et constituent les entrées du circuit logique 1.Le collecteur est connecté à la base en un point commun raccordé à travers une résistance ll à un conducteur commun 12, et il est également relié à travers la résistance 5 à l'entrée et à la sortie non inverseuse de l'amplificateur 3 constituant un commutateur de courant composé de transistors 13 et 14. Le commutateur de courant comporte également une résistance 15 qui relie le collecteur du transistor 13 au conducteur commun 12, une source de courant 8 étant raccordée aux émetteurs des deux transistors 13 et 14. La base du transistor 14 est raccordée à une source de tension de référence 16. La sortie non inverseuse de l'amplificateur 3, c'est-à-dire le collecteur du transistor 14, est raccordée à travers l'émetteur suiveur 6 constitué par un transistor à plusieurs émetteurs aux sorties non inverseuses 4 du circuit logique 1 qui sont les émetteurs de ce transistor.La sortie inverseuse de l'amplificateur 3, c'est-à-dire le collecteur du transistor 13, est raccordée à un autre émetteur suiveur 17 afin d'aligner les niveaux de tension aux entrées et aux sorties inverseuses 9 du circuit logique 1. Cet émetteur suiveur 17 est constitué par un transistor dont le collecteur et l'émetteur sont raccordés respectivement au conducteur commun 12 et à une source de courant 8. La sortie de l'émetteur suiveur 17 est raccordée à un autre émetteur suiveur 18 constitué par un transistor à plusieurs émetteurs qui sont raccordés immédiatement aux sorties inverseuses 9 du circuit logique 1. Comme indiqué sur la Fig. 8, l'élément logique 2 du circuit logique 1 comporte trois transistors à plusieurs émetteurs.Le premier étage logique composé des émetteurs suiveurs 18 et 6 matérialise la fonction logique ET câblé ce qui est réalisable en réunissant les sorties inverseuses 9 et non inverseuses 4 du circuit logique 1 aux sorties inverseuses et non inverseuses respectives d'autres circuits logiques par exemple des sources de signal (non représentés sur la Fig. 8). Le deuxième étage réalise la fonction logique OU et utilise à cet effet le transistor 10 monté en diode. L'avantage du circuit en question sur celui de la Fig. 7 est qu'il matérialise une fonction logique complexe avec une inversion. L'utilisation des émetteurs suiveurs 4 et 9 à la sortie et non pas à l'entrée du circuit logique 1 diminue sa résistance de sortie, permet d'employer en tant qu'émetteurs suiveurs des transistors à plusieurs émetteurs, ce qui réduit le nombre de composants et de contacts logiques dans le circuit logique 1. La Fig. 9 montre une forme de réalisation spécifique du circuit logique de la Fig. 6. Sous cette forme, le circuit (Fig.9) réalise la fonction logique ET-OU. Dans ce cas, le collecteur du transistor 10 à plusieurs émetteurs est connecté à la base de ce dernier en formant la sortie de l'élément logique, à travers la résistance 5 et au conducteur commun 12 à travers la résistance 11. Ce transistor remplit simultanément la fonction logique OU et celle d'amplificateur direct du signal. La fonction d'amplification inverse est remplie par le commutateur de courant et sa sortie inverseuse est raccordée à la sortie de l'élément logique 2, ctest-à- dire à la base du transistor 10 à plusieurs émetteurs. L'émetteur suiveur 6 est formé par un transistor à plusieurs émetteurs. La sortie de l'élément logique 2, c'est-à-dire la base du transistor 10, est connectée aux sorties non inverseuses du circuit logique 1 à travers la résistance 5 et l'émetteur-suiveur 6. La Fig. 10 représente encore une autre forme de réalisa tion spécifique du circuit logique de la Fig. 6. Le circuit logique 1 (Fig. 10) réalise la fonction logique ET-OU comme le circuit de la Fig. 9. La différence entre les circuits de la Fig. 9 et de la Fig. 10 est qu'il n'y a plus d'amplificateur 3 et que la base du transistor 10 est reliée à la source de tension 16 a travers une résistance 19. Dans ce circuit logique 1, la fonction d'ampl1fieation et la fonction de conversion logique sont réalisées par le transistor 10.Ainsi, il est plus rapide que tous les circuits précédemment décrits grâce à 1T absence de capacités d'entrée introduites par 3 2 amplificateur 3. il est à noter également que ce circuit logique est peu encombrant et comporte un nombre réduit de composants La Fig, 1 être une forme e réalisation du circuit logique 1 réalisant 7a fonction logique R?-OU/E-OU-NON La dilfé- rente entre ce circuit logique 1 et les circuits représentés aux Fig. 8 et 9 est qu'il comporte entre la sortie de l'émetteur sui- veur 17 et la base du trssistor 10 une résistance 20 destinée à faire apparaître un signal de tension supplémentaire sur la résistance 5. La Fig. 12 présente le diagramme des temps explicatif du procédé de conversion des signaux dans le circuit logique 1. Dans ce diagrammes cn a porte sur l'axe des ordonnées le retard t du signal logique et sur l'axe des abscisses l'amplitude U des signaux initiaux et des signaux convertis. Les signaux initiaux 21 appliqués aux entrées du circuit logique 1 subissent une conversion logique dans l'élément logique 2. Le signal logique obtenu 22, ctest-à-dire 0 ou 1 a une importance moindre que le signal initial 21 en raison des pertes dans l'élément logique 2, les composants de l'élément logique 2 présentant une certaine résistance interne. La cnarge de 11 amplificateur 3 est constituée par la résistance interne de l'élément logique 2 et c'est là qutapparaTt le signal de tension 23 qui est additionné au signal logique obtenu 22. Le signal logique de sortie 24 apparaîssant à la sortie non inverseus du circuit logique 1, est la somme des signaux 22 et 23. Comme le montre le diagramme, le procédé selon l'invention permet de rétabl pratiquement sans retard le signal logique obtenu 22 jusqu'à sa pleine amplitude Le signal logique de sortie 24 présente trois zones caractéristiques. La zone 24' reproduit pratiquement la cour be 21 avec un retard \ t introduit par l'élément logique 2. La zor 24" est plus raide que les signaux initiaux 21 à cause de la super position des phénomènes transitoires de deux signaux (c'est-à-dire du signal logique obtenu 22 et du signal de tension 23). La raideur de la zone 24"' est déterminée par les paramètres de l'amplificateur 3. Etant donné le faible gain de l'amplificateur 3, le front du signal de tension 23 est moins raide que celui des signaux initiaux 21 ; la zone 24"' du signal de sortie 24 a donc la pente la moins raide.Dans la pratique, les éléments logiques 2 des circuits intégrés en technologie bipolaire, utilisent généralement des émetteurs suiveurs et des diodes qui, même lorsqu'ils débitent dans de faibles charges capacitives, transmettent le signal avec un dépassement et de ce fait dans ces circuits la raideur de la zone 24"' ne diffère pratiquement pas de celle de la zone des signaux initiaux des circuits logiques ayant des charges capacitives peu importantes se caractérisant par un retard a t minime, proche du temps de transit des transistors. Aussi, le signal de sortie 24 apparaissant à la sortie non inverseuse 4 du circuit logique 1 (Fig. 1) épouse pratiquement la forme des signaux initiaux 21 (Fig. 12). La Fig. 12 représente à titre comparatif une courbe 25 qui illustre le fonctionnement des circuits logiques existants. Comme on le voit, dans ce cas le retard b T dépasse le retard t t t du signal, retard qui est propre au circuit logique 1. La Fig. 13 présente une famille de courbes représentant le passage du signal de sortie 24 par une chaine de circuits logiques 1 en émetteurs suiveurs et en diodes réalisant la fonction 4 B?-40U. Le procédé selon l'invention permet de réaliser des circuits logiques du type ET-OU bien plus rapides. Le retard du signal dans ces circuits logiques peut être rendu proche du temps de transit des transistors. Le circuit logique que l'on vient de décrire fonctionne de la façon suivante. Les signaux initiaux 21 (Fig. 12) sont appliqués aux entrées de l'élément logique 2 (Fig. 1) qui les convertit en un signal logique 22 (Fig. 12). Le signal logique converti 22 est ensuite appliqué à la sortie non inverseuse 4 de l'élément logique 2 et à l'entrée de l'amplificateur 3 (Fig. 1) chargé par la résistance interne de l'élément logique 2. Cette résistance interne produit un signal de tension 23 qui s'ajoute au signal logiqueconverti 22 à la sortie non inverseuse 4 de l'élément logique 2 (Fig. 12). Comme décrit plus haut, il en résulte une diminution notable du retard e t du signal de sortie 24 par rapport au signal initial 21 ce qui aboutit à une plus grande rapidité des ordinateurs. La Fig. 1 montre une forme de réalisation particulière du circuit logique 1 dans lequel on ne peut utiliser que des éléments logiques les plus simples tels que les éléments ET ou OU du fait que dans ce cas l'amplificateur 3 ne peut avoir un gain important. Le circuit logique 1 de la Fig. 2 possède un gain élevé grâce à la présence-de la résistance 5 en série avec la résistance interne de l'élément logique 2. Le niveau du signal de tension 23 croit avec la valeur de la résistance de charge de l'amplificateur 3. Cela permet d'utiliser dans les circuits logiques 1 des éléments logiques compliqués ET-OU. La présence de l'émetteur suiveur 6 à la sortie du circuit logique 1 (Fig. 3) permet de réduire sa résistance de sortie et, partant, d'éviter que le retard 4 t soit aJouté lors du raccordement de charges à sa sortie. Le fait qu'un émetteur suiveur 6 est monté à la sortie du circuit logique 1 comporte certains autres avantages dont il a été question plus haut. L'amplificateur à réaction 3 (Fig. 1, 2 et 3) monté à la sortie de l'élément logique 2, est à 11 origine d'une détérioration de la caractéristique de fréquence de l'élément logique 2 et d'une augmentation du retard introduit par celui-ci. Cet inconvénient n'existe pas dans le circuit de la Fig. 4 du fait que la sortie inverseuse de l'amplificateur 3 est connectée à la sortie de l'élément logique 2. Dans ce cas, la tension sur la résistance 5 qui s'ajoute au signal logique converti 22 (Fig. 12) a le même signe que la tension du signal 23 ce qui confère une rapidité plus grande à ce circuit logique 1. L'emploi de sorties inverseuses et non inverseuses de l'amplificateur 3 (Fig. 5) permet de doter l'amplificateur 3 à la fois de réaction et de contre-réaction.Un niveau de tension positif appliqué aux entrées de l'élément logique 2 fait apparaître à sa sortie un signal de niveau positif moindre. L'amplificateur 3 fait apparaitre sur la résistance 5 une tension complémentaire qui s'ajoute à la tension à la sortie de l'élément logique 2. Le branchement de l'amplificateur 3 à réaction réduit les pertes dans l'élément logique 2. Le fonctionnement du circuit logique 1 (Fig. 6) est analogue à celui des circuits logiques représentés sur les Fig. 3 et 5. Le fonctionnement des circuits logiques 1 des Fig. 1 à 6 peut être compris en examinant simplement ces Figures. Par contre, le circuit logique 1 représenté sur la Fig. 1 fonctionne de la façon suivante. Lorsqu'une ou plusieurs entrées du circuit logique 1 (les entrées des émetteurs suiveurs 71 à 7m) reçoivent un O (le niveau de tension positif), un O apparat à sa sortie. L'amplifi- cateur 3 se bloque et les émetteurs suiveurs 7 à 7m se mettent à conduire un courant déterminé par la source de courant 8. Le niveau le plus haut du signal logique O apparat alors en valeur absolue lorsque le code O n'est appliqué qu'à l'une des entrées du circuit logique 1.La totalité du courant de la source de courant 8 passe alors à travers l'un des émetteurs suiveurs 71 à 7m et sa jonction émetteur-base absorbe la partie la plus grande de la tension. Lorsque un code O est appliqué à toutes les entrées, le courant fourni par la source de courant 8 se répartit entre les transistors. La chute de tension dans leurs jonctions émetteur-base a une valeur moindre et la sortie du circuit logique 1 passe à un niveau de tension dont la valeur absolue est moins grande. De cette façon, la combinaison la plus mauvaise de code pour laquelle à la sortie du circuit logique 1, le code O se traduit par une valeur absolue de tension la plus importante, est celle pour laquelle l'application d'un O à l'une des entrées du circuit logique 1 est appliqué le code 0, tandis qu'un 1 est appliqué à toutes les autres entrées.Lorsque toutes les entrées du circuit logique 1 reçoivent un 1, sa sortie passe à 1. En l'absence de l'amplificateur 3, chaque émetteur suiveur 7 doit conduire un courant I8/m où m est le nombre d'entrées du circuit logique 1 et 18 est l'intensité du courant en provenance de la source 8. Dans ce cas, la chute de tension dans les jonctions émetteurs-base des transistors diminue d'une quantité A U =YT In m, étant le gain en fonction de la température ; ctest de cette même quantité que doit augmenter en valeur absolue, le niveau de tension 1 à la sortie du circuit logique 1. Ainsi, le passage du signal à travers le circuit logique 1 provoque une diminution proportionnelle de ce signal par rapport au nombre des entrées du circuit. Lorsque le circuit logique 1 comporte à sa sortie un amplificateur 3 et qu'il reçoit à son entrée un 1, l'amplificateur 3 est rendu conducteur et laisse passer un courant égal à 1a= 18 (m-i). Ceci a pour effet que, si les émetteurs suiveurs 7 reçoivent chacun un 1, ils conduisent un courant 18. De cette façon, quel que soit l'état du circuit logique 1, le courant à travers les émetteurs suiveurs 71 à 7m ne change pas et le signal parvient à la sortie sans subir aucune perte. Le circuit logique 1 représenté à la Fig. 8 fonctionne de la manière suivante. Les sources de courant 8 déterminent le régime de fonctionnement de l'élément logique 2 formé par un transistor 10 à plusieurs émetteurs. Si les signaux initiaux 21 (Fig. 12) correspendant9 par exemple, à 1, sont appliqués sur l'une ou plusieurs entrées de l'élément logique 2 et étant donné que, comme déjà indiqué ci-dessus le rive an est négatif, le courant à tra- vers le transistor 10 augyen e et le point de jonction de son efecteur et de Sa base est porté à une tension négative d'une valeur absolue moire que celle celui y régnait initialement > d1une quantité déterminée par les pertes dans l'élément logique 2 et par la valeur de la tension sur la jonction émetteur-base du transistor 10, Cette tension est transmise à Ventrée du commutateur de courant. Le transistor 13 cesse de conduire et le transistor 14 est rendu conducteur pour faire passer dans la résistance 5 un courant provoquant une chute de tension dans cette résistance dont la polarité négative est appliquée à la sortie non inverseuse de l'amplificateur 3. A la sortie non erseuse de celui-ci règne une tensior égale à la somme de la tension de sortie de l'élément logique 2 et de celle de la résistance 5 Le commutateur de courant délivre par sa sortie inverseuse une tension correspondant à 0, qui a travers le montage en série aes émetteurs suiveurs 17 et 18 parvient aux sorties inverseuses 9 du circuit logique 1. Dans le cas ou toutes les entres du circuit logique 1 reçoivent un 0, le collecteur et la base du transistor 10 sont portés à une tension dont le niveau est 0. Les paramètres du circui logique 1 de la Fig. 8 sont choisis de façon que la tension aux sorties du circuit logique 1 à l'état 0, soit égale, compte tenu des pertes dans le circuit "ET" câblé, à la tension 0 à ses entrées Si pour une raison ou une autre cela s'avère ditfieile, on place une résistance supplémentaire (non représentée) entre la sortie non inverseuse du commutateur de courant et le conducteur commun 12. Le circuit logique 1 considéré est capable de réaliser une fonction complexe du type 4ET-4OU/4ET-4OU-NON avec une grande rapidité. Il comporte un nombre réduit de composants et absorbe pei de puissance. Cependant, ce circuit ne permet pas d'atteindre pleinement les possibilités du procédé selon l'invention pour les raisons suivantes. Du fait que la transmission du signal de la sortie de l'élément logique 2 vers les sorties du circuit logique 1 s'effectue à travers la résistance 5, la sortie non inverseuse de l'amplificateur 3 étant le siège d'une capacité parasite relativement importante, le signal subit un retard supplémentaire. Il est à remarquer de plus que le raccordement de l'amplificateur à réaction 3, à la sortie de l'élément logique 2 affecte défavorablement sa rapidité de fonctionnement. Le circuit logique de la Fig. 10 fonctionne comme suit. Lorsque des signaux initiaux correspondant à 1 sont appliqués à une ou à plusieurs entrées du circuit logique 1, le signal converti apparaît sur le collecteur et avec un petit retard sur la base du transistor 10 à plusieurs émetteurs. La résistance 5 se met alors à conduire un courant en provenance de la source de tension 16. Etant donné quten valeur absolue la tension de la source 16 a une valeur moyenne entre les niveaux O et 1 des signaux sur le collecteur du transistor 10, la résistance 5 présente une chute de tension dont la polarité positive est appliquée à la base du transistor 10. Le collecteur de ce dernier passe à une tension négative égale à la somme de la tension sur la base du transistor 10 et de la chute de tension dans la résistance 5. Lorsque toutes les entrées reçoivent un niveau 0, la tension O apparaît sur le collecteur et la base du transistor 10. La tension sur la résistance 5 change de signe. La tension correspondant à O sur le collecteur du transistor 10 est la somme de la tension sur sa base et de la chute de tension dans la résistance 5. A la différence du circuit représenté sur la Fig. 8, le signal logique converti 24 (Fig. 12) apparaît dans ce cas sur les sorties non inverseuses du circuit logique 1 sans passer par la résistance 5. La résistance 5 a deux rôles : elle fournit le signal de tension supplémentaire 23 servant à rétablir l'amplitude du signal logique 22 et elle assure la contre-réaction entre le collecteur et la base du transistor 10, ce qui permet d'obtenir une grande rapidité de fonctionnement du circuit logique 1. Le circuit logique 1 de la Fig. 10 est le plus rapide que tous ceux décrits ci-dessus ; il est également peu encombrant et comporte un nombre réduit de composants. Cependant, ce circuit logique 1 ne comporte pas de sortie inverseuse. De plus, il est à noter que les niveaux de tension 1 et O à la sortie du circuit logique varient considérablement lors d'une modification des mêmes niveaux de tension à son entrée. Ces circuits ne sont utilisables que pour la synthèse des chaînes logiques courtes. Comparé au circuit de la Fig. 10, celui de la Fig. 9 a ceci de particulier qutil contient un amplificateur à coupure 3 (commutateur de courant) supplémentaire dont la sortie inverseuse est raccordée à la base du transistor 10 à plusieurs émetteurs. L'entrée du commutateur de courant reliée au collecteur du transistor 10 peut être connectée à sa base (variante non représentée sur la Fig. 9). Un signal apparaissant sur le collecteur du transistor 10 passe à ltentrée du commutateur de courant. La sortie inverseuse et la résistance 5 constituant la charge de cette sortie inverseuse fournissent une tension qui est additionnée au signal sur la base du transistor 10 pour produire sur son collecteur un signal complet. La présence de l'amplificateur à coupure 3 améliore considérablement les caractéristiques statiques du circuit logique. À la différence du circuit logique 1 représenté sur la Fig. 10 celui de la Pig. 9 est un peu moins rapide mais présente des caractéristiques entrée-sortie meilleures ce qui permet de l'utiliser pour former des channes logiques longues. La différence du circuit logique représenté sur la Fig. 11 par rapport à celui de la Fig. 10 est qutil possède une sortie inverseuse 9 servant en même temps à l'amplification du signal logique apparaissant à la sortie non inverses 4 du circuit logique 1. Lorsque un signal 1 apparaît à la sortie non inverseuse 4 du circuit logique 1, sa sortie inverseuse 9 passe à un niveau correspondant à O et les résistances 20 et 5 commencent à conduire un courant en provenance de l'émetteur suiveur 17 produisant dans la résistance 5 une chute de tension dont la polarité négative se trouve au collecteur du transistor 10. Dans le cas où la sortie non inverseuse 4 du circuit logique 1 est au niveau 0, sa sortie inverseuse 9 passe au niveau 1 et la résistance 5 inverse sa tension de manière à fournir un potentiel positif au collecteur du transistor 10. Le circuit logique de la Fig. Il est aussi rapide que celui de la Fig. 9 mais à la différence de celui-ci, il peut réaliser une fonction logique supplémentaire NON. Grâce à l'ajonction de la résistance 20 le signal complémenté à la sortie de l'émetteur suiveur 17 contribue au rétablissement du signal logique 22 à la sortie non inverseuse 4 du circuit logique 1. Le procédé selon l'invention permet de construire des circuits à intégration poussée extrêmement rapides, étant donné que les circuits logiques du type ET, OU, ET-OU formés de transistors bipolaires peuvent avoir une rapidité proche de la limite théorique définie par la fréquence de coupure fT des transistors. Etant donné que les circuits logiques selon l'invention, réalisent les fonctions logiques du type ET, OU, ET-NON au moyen d'émetteurs suiveurs et de diodes formées par les jonctions des transistors à plusieurs émetteurs, ils absorbent peu de puissance, comportent un nombre réduit de composants et nécessitent peu de compartiments isolés dans un circuit intégré. Ces circuits logiques réalisent des fonctions logiques complexes. Toutes ces propriétés permettent de créer des circuits à intégration poussée très rapides pour la synthèse des ordinateurs puissants de la quatrième génération. A condition de constituer les circuits logiques avec des transistors présentant les paramètres suivants : g = 20 pS, CCB= 0,2pF, CE=0,3pF, RB=25o Les circuits logiques selon l'invention sont plus spécialement destinés à l'intégration poussée et à former des matrices puisqu'ils sont universels, demandent peu de contacts logiques et réalisent les fonctions compliquées 4ET-40U/4ET-40U-NON. Si les fonctions logiques à réaliser par ces circuits logiques sont simples, par exemple 2 ET, la surface en excès est égale à celle occupée par un seul transistor. REVENDICATIONS 1.- Procédé de conversion de signaux consistant à soumettre des signaux initiaux à la conversion logique, à amplifier le signal logique qui résulte de la conversion logique et à transmettre ce signal résultant à la sortie du circuit, caractérisé en ce que l'amplification s'accompagne d'un transfert du signal logique converti à la sortie du circuit et en ce que les tensions des signaux amplifié et converti sont additionnées, 2.- Circuit logique pour la mise en oeuvre du procédé tel que défini dans la revendication comportant un élément logique destiné à la conversion logique des signaux et un amplificateur dont l'entrée est raccordée à la sortie dudit élément logique et dont l'une des sorties est connectée à au moins une sortie non inverseuse du circuit logique, caractérisé en ce que la sortie de l'élément logique est raccordée à la sortie non inverseuse du circuit logique. 3.- Circuit selon la revendication 2 caractérisé en ce que, pour augmenter la résistance de charge de l'amplificateur, la sortie de l'élément logique est connectée à travers une résistance à la sortie non inverseuse du circuit logique reliée directement à la sortie non inverseuse de l'amplificateur. 4.- Circuit selon la revendication 1 caractérisé en ce que la sortie de l'élément logique est connectée à la sortie non inverseuse du circuit logique à travers une résistance, en ce que la sortie non inverseuse de l'amplificateur constitue la sortie non inverseuse du circuit logique et en ce que sa sortie inverseuse est raccordée à la sortie de l'élément logique pour réduire le retard et les pertes en tension apportées par ce dernier. 5.- Circuit selon la revendication 2, caractérisé en ce que la sortie de l'élément logique et la sortie inverseuse de l'amplificateur sont raccordées à la sortie non inverseuse du circuit logique à travers une même résistance pour réduire le retard du signal dans l'élément logique. 6.- Circuit selon l'une quelconque des revendications 2 et 4 caractérisé en ce que la sortie de l'élément logique est raccordée à la sortie non inverseuse du circuit logique à travers le montage en série dtune résistance et d'un émetteur suiveur pour réduire la résistance de sortie du circuit logique et en ce que la sortie non inverseuse de 11 amplificateur est connectée à la sortie non inverseuse du circuit logique à travers le meme émetteur niveau:: 7.- Circuit selon la revendication 6 caractérisé en ce que l'élément logique comporte un transistor à plusieurs émetteurs faisant fonction de convertisseur logique et d'amplificateur non inverseur de signal, en ce que le collecteur du transistor à plusieurs émetteurs est raccordé à l'entrée d'un commutateur de courant et en ce que la base du transistor à plusieurs émetteurs est reliée à la sortie inverseuse dudit commutateur de courant, 8.- Circuit selon la revendication 3 caractérisé en ce que l'élément logique comporte un transistor à plusieurs émetteurs faisant fonction de convertisseur logique et d'amplificateur non inverseur de signal, en ce que la base du transistor à plusieurs émetteurs est raccordée à travers une autre résistance à une source de tension et en ce que le collecteur du transistor à plusieurs émetteurs est relié à l'entrée de l'émetteur suiveur. 9.- Circuit selon la revendication 6 comportant un amplificateur comprenant un commutateur de courant dont la sortie inverseuse est raccordée à au moins une sortie inverseuse du circuit logique à travers un montage formé de deuxième et troisième émetteurs suiveurs dont le troisième est formé par un transistor à plusieurs émetteurs, caractérisé en ce qu'entre la sortie d deuxième émetteur suiveur et celle de l'élément logique est montée une résistance supplémentaire destinée à fournir un signal de tension supplémentaire à ladite première résistance.