La présente invention est relative à une disposition de circuit apte à gérer l'échange de données entre un couple d'ordinateurs, préposés par exemple au contrôle en temps réel des opérations de commutation dans un central téléphonique de type numérique, et un ordinateur de support préposé par exem- ple à la gestion opérative du central de commutation (par exemple: opérations d'entretien etc.). Dans un central téléphonique de commutation de type numérique la commande des opérations de commutation, dans le but de garantir un degré élevé de fiabilité, est confié habituelle- ment à un couple d'ordinateurs à finalité spéciale qui opèrent, par exemple, d'une façon parallèle synchrone suivant le principe maitreasservi. Lorsqu'on a relevé la présence d'un mauvais fonctionnement dans un des deux ordinateurs, l'ordinateur en panne est mis hors service et on entrepend sur ce dernier les procédures de diagnos- tic, tandis que l'autre ordinateur est qualifié comme maître et que, par conséquent, on lui confie le contrôle des unités péri- phériques pour la continuation de la gestion du trafic télépho- nique. Attendu que ledit couple d'ordinateurs peut échanger des données avec l'ordinateur de support soit à travers les organes d'entrée-sortie soit à travers des organes de contrôle lointain, le but de la présente invention est la réalisation d'une dispo- sition de circuit particulièrement simple et économique apte à gérer l'échange de données entre l'ordinateur de support et le couple d'ordinateurs à travers les organes d'entrée-sortie, ainsi qu'à travers les organes de contrôle lointain. Puisque l'ordinateur de support est connecté aux organes d'entrée-sortie du couple d'ordinateurs principaux à travers un seul canal de communication, la disposition de circuit suivant l'invention doit être apte à attribuer le canal de communication à un ordi- nateur du couple suivant les modalités préétablies. - La disposition de circuit suivant la présente invention comprend: - une première unité d'interface avec l'ordinateur de support; - une deuxième et une troisième unité d'interface avec les unités respectives de contrôle lointain du couple d'ordina- teurs; - une quatrième unité d'interface avec les unités d'entrée-sortie du couple d'ordinateurs; - un microprocesseur apte à réaliser l'échange de signaux entre les unités d'interface spécifiées ci-dessus; - un module d'acheminement apte à attribuer le canal de communication avec la quatrième unité d'interface à l'unité d'entrée-sortie d'un ordinateur du couple suivant des modalités préétablies. D'autres caractéristiques de l'invention apparaItront plus clairement à la lecture de la description suivante relative à un exemple non limitatif de réalisation et accompagnée des figures cijointes dans lesquelles: - La figure 1 montre le diagramme à blocs des unités d'élaboration et de la disposition de circuit réalisée suivant l'invention; - la figure 2 montre le diagramme à blocs du micropro- cesseur et des unités d'interface réalisées suivant l'invention; - la figure 3 montre dans le détail le module d'achemi- nement réalisé suivant l'invention. Dans la figure 1 on a indiqué par EL et par EL2 un couple d'ordinateurs préposés par exemple à la commande des opérations de commutation dans un central téléphonique de type numérique, tandis qu'on a indiqué par ES l'ordinateur de support. Chaque ordinateur du couple EL1 et EL2 prévoit la pré- sence d'une unité centrale d'élaboration UCE à laquelle est connecté un ensemble de mémoires MEM ainsi que des dispositifs 3. d'entrée-sortie I/0. Un ensemble d'élaboration du type décrit peut échanger des données avec l'extérieur à travers lesdits dispositifs d'entrée-sortie I/0 ou bien à travers une unité de contrôle lointain UCR qui est directement connectée à l'unité centrale d'élaboration UCE. L'unité UCR est apte à remplir, sur commande de l'ordina- teur de support ES, les mêmes fonctions qui peuvent être remplies par un opérateur à travers le tableau des commandes QC. La disposition de circuit suivant l'invention est indi- quée par TCC et elle prévoit la présence d'un microprocesseur -MIP qui est connecté à l'ordinateur de support ES à travers une unité respective d'interface IES et aux unités de contrôle loin- tain UCR des deux ordinateurs à travers autant d'unités d'inter- face ICR1, respectivement ICR2. L'unité MIP est en outre connectée aux dispositifs d'entrée-sortie I/0, du couple d'ordinateurs EL, à travers une unité d'interface II0 respective et un module d'acheminement MIS qui est préposé à l'attribution du canal de communication avec l'unité ES à un ordinateur du couple suivant des modalités qui seront décrites plus loin. L'unité MIP est apte à réaliser l'échange de signaux entre les ordinateurs indiqués ci-dessus au moyen d'un couple desdites unités d'interface comme cela est illustré dans le détail dans la figure 2. L'unité MIP prévoit la présence d'un bus de données auquel est connectée une unité centrale d'élaboration CPU, un ensemble de mémoire MM et une unité DMA pour le transfert direct de données dans la mémoire. Le bus de données est en outre con- necté aux unités d'interface indiquées ci-dessus qui constituent des unités périphériques pour le microprocesseur MIP. L'unité d'interface IES avec l'ordinateur de service ES prévoit la présence d'un registre RG1, présentant une capacité de mémorisation de 16 bits, lequel reçoit de l'unité ES les bits en série et se charge d'effectuer une conversion série-parallèle. La sortie de l'unité RG1 est connectée à la première entrée d'un multiplexeur MT1 dont la sortie parvient à un deuxième registre RG2, présentant lui aussi une capacité de mémorisation de 16 bits, qui aboutit au bus de données indiqué précédemment. Le contenu de l'unité RG2est prélevé du microprocesseur MIP avec deux opérations de lecture distinctes. Le transfert de données de l'unité MIP à l'unité ES est réalisé lui aussi au moyen du multiplexeur MT1 à la sortie duquel est en outre connecté un troisième registre-RG3 dans lequel sont transférés 16 bits avec deux opérations d'écriture différentes. L'unité RG3 se charge ensuite d'effectuer une conversion parallèle-série dans le but d'envoyer à l'unité ES des paquets de 16 bits. On fait remarquer que la présence de deux registres séparés RG et RG en entrée et en sortie dans l'unité ES permet RG3 de superposer les opérations de réception-transmission des données de ou vers l'unité ES. L'unité d'interface iio avec les organes d'entrée-sortie des unités EL est constituée fondamentalement par un quatrième registre RG4, au moyen duquel est réalisé le transfert de données sortant de l'unité MIP, et par un cinquième registre RG5 au moyen duquel est réalisé le transfert de données sortant de l'unité MIP. L'unité RG est constituée par trois sections, dont chacune présente une capacité de mémorisation de 8 bits, qui sont rendues aptes séquentiellement à l'écriture de données de façon à constituer des paquets de 24 bits qui sont émis en série vers les unités EL. L'unité RG est constituée elle aussi par trois sections dont chacune présente une capacité de mémorisation de 8 bits ce qui fait qu'elle est apte à recevoir en série un paquet de 24 bits. Les sorties des trois sections parviennent à autant de groupes d'entrées d'un multiplexeur MT2 qui transmet séquentiel- lement sur le bus de données de l'unité MIP des paquets de 8 bits en parallèle. D'une manière analogue à ce qui s'est passé dans le cas précédent même l'unité IIO est apte à réaliser en même temps un échange de données bidirectionnel. Les unités ICR1 et ICR2 sont identiques entre elles, ce qui fait que dans la figure 2 on a représenté génériquement une unité ICR qui est constituée par un couple de registres RG6 et RG7, dont chacun présente une capacité de mémorisation de 8 bits. 5. Les unités RG6 et RG7 reçoivent et émettent des données en parallèle. Un registre du couple permet de réaliser l'échange de données dans une direction tandis que l'autre registre permet de réaliser l'échange de données contemporain dans l'autre di- rection. Dans la figure 3 on a illustré dans le détail le module d'acheminement MIS qui reçoit en entrée les signaux spécifiés ci-dessous un signal rcl, respectivement rc2, émis par l'unité EL1, respectivement EL2, pour demander l'utilisation exclusive du - canal de communication avec l'unité ES; - les signaux ms1 et mnsj, respectivement ms2 et, émis par l'unité EL1, respectivement par l'unité EL2, d'une ma- nière redondante sur deux sorties lesquelles, en l'absecne de mauvais fonctionnements, sont l'une le complément logique de l'autre. Par exemple dans le cas o à un instant générique l'unité EL1 serait caractérisée comme maître, les signaux ms sont congruents lorsque les signaux ms1 et ms2 deviennent actifs tandis que les signaux ms et ms2 deviennent non actifs; - les signaux rtl, respectivement rt2, qui sont activés sur la base d'informations associées aux mêmes messages émis par l'ordinateur de service ES et exprimant la destination d'un paquet d'informations générique. En effet l'unité ES, au moment de l'émission d'un paquet d'informations, associe au paquet une étiquette exprimant l'indicatif de l'ordinateur EL auquel le paquet d'informations est destiné (destiné par exemple à l'unité I/0 de EL1, ou bien à l'unité UCR2 etc.). Pour la gestion du flux de données provenant des'unités EL et dirigé vers l'unité ES, l'unité MIS est apte à attribuer ledit canal de communication à une des deux unités EL sur la base du niveau logique des signaux rc et ms. En particulier l'attribution d'un canal à une unité générique EL comporte l'activation, de la part de l'unité MIS, d'un signal np qui est destiné à l'autre ordinateur du couple pour l'informer de l'indisponibilité du canal de communication. Si, par exemple, l'unité EL1 a activé le signal rc1 et qu'en même temps le signal ms1 devient actif, l'unité MIS attribue le canal de communication à l'unité EL1, ce qui fait qu'elle n'active pas le signal npl et qu'elle active le signal np2 dans le but de communiquer à l'unité EL2 l'indisponibilité du canal. L'unité MIS est apte en outre.à relever l'existence d'incohérences dans les signaux ms indiqués précédemment et lorsque le relèvement donne un résultat positif elle active un signal msel, ou bien mse2, suivant que l'incohérence soit rele- vée sur les signaux ins émis par EL1, ou bien par EL2. Pour la gestion du flux de données provenant de l'unité ES et dirigé vers l'unité EL, dans le cas o aucune requête d'emploi exclusif ne serait activé, le canal de communication serait attribué aux deux unités EL dans le sens que les données envoyées par l'unité TCC aux deux unités EL. Dans le cas o au moins un signal rc serait actif, l'unité MIS se chargerait d'attribuer le canal sur la base du niveau logique des signaux ms et sur la base du niveau logique que présente le couple de signaux rt indiqués précédemment. Les signaux ms parviennent en entrée à une première mémoire limitée à la lecture ROM1 dont les configurations binaires de sortie adressent une deuxième-et une troisième mémoire limitée à la lecture ROM et ROM3. L'unité ROM2, est en outre adressée par les bits de requête de canal ro qui sont mémorisés dans un registre RG8 tandis que l'unité ROM est en outre adressée par lesdits bits rt qui sont mémorisés dans le registre RG9. A la sortie de l'unité ROM2 est connecté un registre RG10 apte à mémoriser l'état des bits mse actifs lorsqu'est relevée une incohérence dans les bits ms et apte en outre à mémoriser l'état des bits nD, l'activation de l'un desquels exprime l'in- disponibilité du canal de communication pour l'ordinateur auquel le bit actif est destiné. A la sortie de l'unité ROM est en outre connecté un deuxième registre RG1l prévu pour mémoriser les bits ai destinés à rendre aptes les organes (pilote-récepteur non illustrés) au moyen desquels est réalisé le dialogue à l'entrée de l'unité TCC. L'activation d'un couple de signaux ai permet de recevoir des signaux de l'ordinateur EL dont les organes de transmission 7. de signaux sont rendus aptes. A la sortie de l'unité ROM2 est connecté un autre regis- tre RG12, prévu pour mémoriser les bits ao destinés à rendre aptes les organes (pilote-récepteur non illustrés) au moyen desquels est réalisé le dialogue à la sortie de l'unité TCC. L'activation d'un couple de signaux ao permet d'envoyer des signaux à l'ordinateur EL dont les organes de réception de signaux sont rendus aptes. Les registres RGOj RGl et RG12 mémorisent les signaux présents à leurs entrées lorsque devient actif le signal qui correspond à la sortie d'une première unité de somme logique OR qui reçoit en entrée les signaux de synchronisme sn1, sn2 émis respectivement par l'unité EL1 et EL2* La sortie de l'unité OR parvient à ces registres à tra- vers un circuit porte P qui est rendu inapte par un signal eni, ou bien par un signal en2, actifs pendant le transfert d'une donnée en entrée, respectivement en sortie, à l'unité TCC. Ainsi est interdite la modification des aptitudes desdits organes de transmission-réception de signaux (pilote-récepteur) lorsqu'une opération de transfert de données est en cours. Une structure de circuit du type décrit est apte à permet- tre l'échange de données entre les unités EL et l'unité ES sui- vant deux modalités de fonctionnement différentes: - modalité a).: le dialogue se produit avec les unités EL synchrones. Plus précisément l'unité TCC envoie des données aux deux unités EL tandis qu'elle ignore les données provenant de la section asservie; - modalité b): le dialogue se produit avec les-deux unités EL qui fonctionnent d'une manière asynchrone. Plus préci- sément le canal de communication est attribué à l'une ou à l'autre unité EL sur requête de ces dernières. En particulier on fait remarquer que la modalité de fonctionnement de type asynchrone permet à l'unité ES d'effec- tuer la gestion des données relatives au trafic téléphonique, en collaboration avec l'unité EL maître, avec la gestion du diagnostic des pannes présentes dans l'unité EL asservie. En supposant par exemple que l'unité EL2 qui a terminé l'échange de données relatives au trafic téléphonique avec l'unité ES soit caractérisée comme maître et qu'en outre l'uni- té EL1 soit atteinte d'un mauvais fonctionnement d'une impor- tance telle qu'il requière la mise en marche de la procédure de diagnostic, l'unité EL1 émet le signal rc1 qui est relevé par l'unité TCC laquelle lui attribue le canal de communication avec l'unité ES, envoyant en même temps le signal np2 à l'unité EL. L'unité ES transfère ainsi à l'unité EL1 les programmes de diagnostic indiqués ci-dessus. Si l'unité EL2 doit de nouveau échanger des données rela- tives au trafic téléphonique avec l'unité ES, elle se charge de mettre à zéro le signal np2 et elle émet le signal rc2. Puis- que l'unité EL2 est caractérisée comme maître, l'unité TCC lui attribue de nouveau le canal de communication avec l'unité ES, émettant en même temps le signal np'. L'unité TCC est donc apte à gérer l'attribution du canal de communication aux unités EL en accord avec le but énoncé. REVENDICATIONS 1. Disposition de circuit apte à gérer l'échange de don- nées entre un ordinateur de support et un couple d'ordinateurs, opérant suivant le principe maitre-asservi, dont chacun comprend une unité d'élaboration qui est connectée directement à une unité de contrôle lointain et, à travers un bus de données, à une unité d'entrée-sortie et à une unité de mémoire, caractérisée par le - fait qu'elle comprend une première unité d'interface (IES) avec l'ordinateur de support (ES); une deuxième et une troisième unité d'interface (ICR1 et ICR2) avec les unités respectivesde contrôle lointain (UCR1 et UCR2) du couple d'ordinateurs (EL1 et EL2); une quatrième unité d'interface (IIO) avec les unités d'entrée-sortie (I/O) du couple d'ordinateurs (EL1 et EL2 un microprocesseur (MIP) apte à gérer l'échange de signaux entre les unités d'interface spécifiées ci-dessus; et un module d'achemi- nement (MIS) apte à attribuer le canal de communication avec la quatrième unité d'interface (IIO) aux unités d'entrée-sortie (I/O) d'un ordinateur (EL) du couple suivant des modalités préétablies. 2. Disposition de circuit suivant la revendication 1 caractérisée par le fait que ladite première unité d'interface prévoit la présence en combinaison des éléments caractéristiques suivants: un premier registre (RG1) apte à recevoir en série un paquet de bits; un premier multiplexeur (MT1) qui reçoit sur un premier groupe d'entrée les sorties du premier registre (RG1) et dont le deuxième groupe d'entrées aboutit au bus de données du microprocesseur (MIP); un deuxième registre (RG2) dont l'entrée est connectée à la sortie du premier multi- plexeur (MT1) et dont la sortie est connectée au bus de données du microprocesseur (MIP); un troisième registre (RG3) dont l'entrée est connectée à la sortie du premier multiplexeur (MT1) et est apte à transmettre des données en série à l'ordi- nateur de support (ES). 3. Disposition de circuit suivant la revendication 1 caractérisée par le fait que ladite quatrième unité d'interface prévoit la présence en combinaison des éléments caractéristiques suivants: un quatrième registre (RG4) apte à recevoir en paral- lèle les données provenant du bus de données du microprocesseur et à les transmettre en série vers ledit module d'acheminement (MIS); un cinquième registre (RG5) apte à recevoir en série les données émises par le module d'acheminement (MIS) subdivisé en plusieurs sections; un deuxième multiplexeur (MT2), présentant autant de groupes d'entrées qu'il y a de sections du cinquième registre (RG5), dont la sortie est connectée au bus de données du microprocesseur (MIP). 4. Disposition de circuit suivant la revendication 1 caractérisée par le fait que chacune desdites deuxième et troi- sième unité d'interface (ICR1 et ICR2) comprennent un sixième et un septième registre (RG6 et RG7) aptes à transmettre ou bien à recevoir des données en parallèle d'une unité respective de contrôle lointain (UCR1 et UCR2) ainsi qu'à recevoir ou transmettre des données en parallèle au bus de données du microprocesseur (MIP). 5. Disposition de circuit suivant la revendication 1 caractérisée par le fait que le module d'acheminement (MIS) prévoit la présence en combinaison des éléments caractéristi- ques suivants: une première mémoire limitée à la lecture (ROM1) qui reçoit en entrée les signaux (ms, msl, ms2, ms2) Véritables ou inversés exprimant l'état de maître-asservi du cou- ple d'ordinateurs (EL); une deuxième mémoire limitée à la lecture (ROM2) qui reçoit en entrée les sorties de la première mémoire limitée à la lecture (ROM1) et les sorties d'un huitiè- me registre (RG8) qui est alimenté par les signaux (rc1 et rc2) émis par ledit couple d'ordinateurs pour demander l'utilisation exclusive du canal de communication avec l'ordinateur de support il. (ES); une troisième mémoire limitée à la lecture (ROM3) qui reçoit en entrée les sorties de la première mémoire limitée à la lecture (ROM1) et les sorties d'un neuvième registre (RG9) qui est alimenté par les signaux (rt1 et rt2) dérivés des bits d'étiquette, associés aux messages émis par l'ordina- teur de support (ES), qui expriment la destination d'un message générique; un dixième registre (RG10) connecté à la sortie de la deuxième mémoire limitée à la lecture (ROM2) apte à mémori- ser un couple de bits (mse1, mse2) exprimant l'existence d'in- cohérences sur les bits de maître-asservi (ms) émis par le couple d'ordinateurs et apte en outre à mémoriser un deuxième couple de bits (np1, np2), l'activation de l'un d'eux exprime la non disponibilité dudit canal de communication pour l'ordi- nateur (EL) du couple auquel il est destiné; un onzième regis- tre (RG11) connecté lui aussi à la sortie de la deuxième nméoire limitée à la lecture (ROM2) apte à mémoriser les bits (ai) destinés à rendre aptes les organes de transmission- réception au moyen desquels les données sont reçues; un deu- xième registre (RG12), connecté à la sortie de la troisième mémoire limitée à la lecture (ROM3), apte à mémoriser les bits (au) destinés à rendre aptes les organes de transmission- réception au moyen desquels les données sont émises. 6. Disposition de circuit suivant la revendication 5 caractérisée par le fait que lesdits dixième, onzième et douzième registre (RG1Q, RG1l et RG12) sont rendus aptes à mémoriser des données lorsqu'est active la sortie d'un circuit porte (P), rendu inapte par un couple de signaux (en1, en2) actifs lorsqu'est en cours le transfert de données en entrée ou bien en sortie, qui est connecté à la sortie d'un circuit de somme logique (OR) alimenté par les signaux de synchronisme (snl, sn2) émis par ledit couple d'ordinateurs (EL).