L'invention concerne en général les circuits logiques électroniques utilisés dans un équipement de traitement de données électronique et, plus particulièrement, des circuits logiques utilisant une logique à commutation de courant (CML) se saturant faiblement dans des circuits intégrés de haute densité. Dans l'évolution des circuits électroniques numériques, bien des types de familles logiques différentes ont été développés pour accroître les temps de commutation et le rendement des dispositifs de traitement numériques. Ces familles, telles que diode-transistor, résistance-transistor, et transistor-transistor (T2L), etc., ont fait beaucoup évoluer la conception des circuits numériques. Actuellement, la logique à commutation de courant (CML) présente le meilleur intérêt économique entre le coût de fabrication et les caractéristiques de performances. Ainsi que les brevets US n0 3 925 652, n0 3 955 177, n0 3 925 651, n0 3 958 112 et n0 3 967 101 l'indiquent, la première génération de la famille logique CML a duré un certain temps. L'étape suivante dans le processus d'évolution, dont la présente invention fait partie, se rapporte à des perfectionnements du point de vue de la consommation d'énergie, des vitesses de commutation, de ltintensité de grille, et de la grandeur d > - intégration.Le développement de la seconde génération des circuits logiques CML contribue à augmenter les performances des systèmes de traitement de données, et, en meme temps, abaisse le rapport cout/ performances. Afin de donner à cette seconde génération de dispositifs CML le maximum de perfectionnements possible du point de vue rendement, il est nécessaire que les constructeurs puissent disposer d'un grand choix d'utilisation de tels circuits. A cette fin, des circuits CML de la seconde génération ont été développés qui montrent toute l'étendue de ltévolution dans ce domaine. Le registre de bascules J-K de maitre/esclave à commande par front de 5 bits dont les sorties sont tamponnées ou dotées d'un tampon, selon la pésente invention, comprend plusieurs circuits CML ayant une configuration telle qu'ils fonctionnent comme des bascules J-K dont la remise à zéro est synchrone aussi bien que dans un registre à décalage série de 5 bits comportant un inverseur entre deux positions de bit consécutives. On a conçu des circuits fonctionnant comme des registres à décalage série pour augmenter les possibilités de test de registres distincts, ainsi que du système de traitement de données en général. La technique utilisant ce registre à décala ge avec inversion est connue sous le nom de Test Non Fonctionnel (NFT). Le registre de bascules J-K a une structure telle que chaque bascule J-K est échantillonnée par le front arrière de chaque impulsion d'horloge (l'impulsion d'horloge passant de l'état logique "O" à l'état "1", en utilisant la convention de logique négative), un signal de sortie étant généré selon l'état des quatre entrées des bascules J-K, ou que toutes les sorties sont remises à zéro, ou que chacun des étages de sortie des bascules J-K sont reliés entre eux pour constituer un registre à décalage inverseur. Chaque bascule J-K comprend un circuit d'entrée suivi d'un verrou de mattre/esclave et d'une sortie dotée d'un tampon. Un circuit de commande génère les signaux qui conditionnent le circuit d'entrée pour établir un fonctionnement des bascules J-K normal, une remise à zéro du registre, ou un test non fonctionnel du registre.Quand l'impulsion d'horloge n'est pas invalidée et qu'elle est dans l'état logique "O", des données dans le verrou d'esclave y sont bloquées et le verrou de maitre accepte des données. Quand le front arrière de l'impulsion d'horloge se produit, les données contenues dans le verrou de martre y sont bloquées et traversent le verrou d'esclave qui est à son tour connecté aux sorties dotées d'un tampon. Tant que l'impulsion d'hor- loge est dans l'état logique "1", la sortie du verrou de martre prépare le verrou d'esclave de sorte que lorsque l'impulsion d'horloge revient à l'état logique "O", le verrou de maitre accepte de nouvelles données et les données précédemment mémorisées dans le verrou de maître sont bloquées dans le verrou d'esclave. Le registre de la présente invention fonctionne selon un mode composé ou hybride dans la mesure où des signaux d'entrée et de sortie varient d'une différence de potentiel de 0,5 volt en courant continu en passant du niveau logique "O" au niveau logique 1 et vice versa, tandis que les signaux, une fois mis en mémoire tampon par le circuit d'entrée sont utilisés en mode différentiel pour améliorer les caractéristiques de commutation de signal.Cet accroissement de performances est rendu possible par le fait que, dans le mode différentiel, la commutation se produit avec seulement une variation de tension de 0,25 volt en continu, cette décroissance du rapport dV/dt nécessaire pour relier les circuits contribue à améliorer la caractéristique de vitesse de commutation, tout en maintenant la même immunité au bruit généralement obtenue par une variation de tension de 0,5 volt en continu des signaux d'entrée et de sortie.On peut obtenir ce résultat car, meme si les signaux d'entrée varient de 0,5 volt en continu en passant de O à 1 ou vice versa, la tension de référence interne de ces circuits recevant ces signaux est fixée à un niveau de -0,26 volt en continu au-dessous de l'état logique "O" de sorte que la différence de tension aux bases des transistors de commutation est toujours approximativement de 0,26 volt en continu. Dans la présente invention, cette différence de potentiel de 0,26 volt en continu est maintenue en éliminant l'emploi d'une tension de référence et en appliquant le signal de sortie de tension différentielle ducircuit logique interne. Un objet de la présente invention est donc de disposer d'un registre de bascules J-K à 5 bits, maître/esclave, commandé par front ayant des sorties dotées d'un tampon. Un autre objet de l'invention est de réaliser un registre de bascules J-K à 5 bits selon une logique à commutation de courant CML. Un autre objet de l'invention est d'obtenir des caractéristiques de commutation maximum sans dégrader d'autres paramètres de circuit en utilisant des sorties de circuit internes dans un mode différentiel. Un autre objet de l'invention est de disposer d'un moyen de test non fonctionnel du registre de bascules J-K. D'autres avantages et caractéristiques de la présente invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif, en se référant aux dessins annexés dans lesquels Figures 1A et 1B constituent un schéma fonctionnel d'un registre selon la présente invention; Figures 2 à 18 sont des schémas électriques de principe des différents blocs en logique à commutation de courant CML constituant le registre selon la présente invention; un Figure 19 est/chronogramme des variations de signaux d'un registre selon la présente invention. Pour suivre la description d'un exemple de réalisation préféré de la présente invention, il est important de noter que l'on utilise une convention de logique négative, c'est-à-dire une logique dans laquelle l'état "O" est représenté par une tension en courant continu positive supérieure à celle d'un état logique "1". Il est également important de noter la nature hybride ou composée des circuits qui composent le registre selon la présente invention.Tou tes les entrées et les sorties du registre de bascules J-K sont à un état logique "O" pour un niveau de signal 0,0 volt en continu et à un état logique "1" pour un niveau de signal -0,5 volt en continu, tandis que la plupart des circuits internes utilisent un mode de fonctionnement différentiel dans lequel un "1" ou un "O" logique est représenté par une tension différentielle entre les deux signaux d'entrée ou de sortie de 0,25 volt en continu, la polarité de cette tension différentielle indiquant si un 11011 ou un "1" est transmis ou non à partir de la source de signaux.En tenant compte de cela, les blocs de réalisation de principe des Figures 2 à 18 vont maintenant être décrits afin de faciliter la compréhension du schéma fonctionnd d'ensemble du registre de bascules J-K représenté sur les Figures 1A et 1B. L'émetteur-suiveur des Figures 2A et 2B permet de tamponner les sorties du circuit tout en fournissant une translation de tension d'environ 0,8 volt en continu. Un autre avantage offert par l'émetteur-suiveur est que les sorties communes des différents émetteurs-suiveurs peuvent être reliées en une connexion câblée ET et éliminer ainsi la nécessité de circuits logiques supplémentaires. En fonctionnement, un signal d'entrée à "O" logique à un point A met brusquement un transistor Q1 en circuit et produit un trajet du courant jusqu'à la masse par l'intermédiaire d'une résistance R1 à partir d'une borne de tension VEE. La tension de sortie à un point B a approximativement la valeur -0,8 volt en continu pour un "O" logique.Un état logique "1" au point A produit une tension de sortie au point B de -1,3 volt en continu, le transistor Q1 présentant une résistance supérieure quand son courant de base décroît. Les Figures 3A et 3B représentent un exemple de porte de niveau bas qui n'est pas commandée différentiellement. Une entrée A est excitée à partir de la sortie d'un émetteur-suiveur, dans lequel un niveau logique "O" est représenté par une tension en continu de -0,8 volt et un niveau logique "1" est représenté par une tension en continu de -1,3 volt. Quand l'entrée A est à "1", un transistor Q2, dont la base est excitée par une tension de référence d'environ -1,05 volt en continu, devient conducteur et produit une source de courant par une sortie C.Quand l'entrée A est au niveau logique "O", le transistor Q1 est polarisé en direct et produit une source de courant par une sortie B. Une seule des deux sorties peut produire une source de courant à un instant donné, mais, cependant, au moins une des deux sorties est toujours active. Les Figures 4A et 4B sont les schémas électriques de principe d'une porte de niveau haut à une seule entrée. A est lten- trée de signal et B est connecté à une source de courant telle que celle fournie par les sorties de la porte des Figures 3A et 3B. Des sorties C et D sont la sortie logique d'une porte ET d'entrées A et B, reliée à la source de courant. Dans ce cas, le dispositif fonctionne seulement quand une source de courant active est appliquée en B. Si la source de courant n'est pas active en B, les deux sorties C et D sont à des niveaux logiques "O", indépendamment du signal à 1'entrée A. Quand la source de courant est active en B, la sortie D passe au niveau logique "1" et la sortie C reste au niveau "O". Quand l'entrée A est au niveau logique "O", la sortie D reste au niveau "O" et la sortie C passe au niveau "1". Les Figures 5A et 5B représentent une porte de niveau haut à deux entrées semblable à celle des Figures 4A et 4B, excepté les transistors Q1 et Q2 connectés en parallèle. Cette structure permet de réaliser une fonction ET et, comme on l'a noté à propos des Figures 4A et 4B, une source de courant active doit être fournie au point C des Figures SA et 5B pour faire apparaître un niveau autre que le niveau "0" aux sorties C et D. Une sortie E sera celle d'une porte ET admettant les bornes A et B comme entrées et la source de courant, tandis que la sortie D constitue la sortie complémentaire de la sortie E de la porte ET combinant les signaux d'entrée A et B avec celui en C provenant de la source de courant. Les Figures 6A et 6B représentent les dispositions de verrous de maître/esclave utilisées dans la présente invention. Bien qu'une description détaillée du fonctionnement des deux types différents de circuits soit donnée en référence aux Figures 13A, 13B et 14A, 14B, on notera que la structure de ces types de circuits est légèrement modifiée, c'est-à-dire que, tandis que les deux portes différentielles de niveau haut devraient normalement avoir des résistances de sortie individuelles, la Figure 6B indique que des résistances R1 et R2 sont partagées par les deux portes différentielles de niveau haut. Cette modification est nécessaire chaque fois que des sorties des deux portes différentes sont connectées entre elles.Si ce n'était pour le partage d'une résistance commune, la résistance de sortie de chaque porte serait connectée en parallèle à la résistance de sortie des autres circuits pour produire une résistance effective inférieure à celle qui est nécessaire pour développer la tension convenable. En fonctionnement, la tension diffé rentielle entre les entrées A et B rend le transistor Q1 ou le transistor Q2 conducteur. Quand la tension en A est positive par rapport à celle à l'entrée en B, le transistor Q1 aura tendance à conduire et si la tension à l'entrée E est positive par rapport à celle en F, le transistor Q3 devient également conducteur en produisant une source de courant à travers les transistors Q1 et Q3 et la résistance R1 qui induit une tension négative en H.La tension en G sera de O volt en continu puisqu'aucun trajet de courant n'existe pour la source de courant, des transistors Q2, Q4, Q5 et Q6 étant dans l'état non conducteur. Si, d'autre part, la tension en B est positive par rapport à celle à l'entrée A, le transistor Q2 devient conducteur et permet à la source de courant d'être active en C, rendant le transistor Q5 ou le transistor Q6 conducteur selon les tensions précédentes aux entrées G et H.Si la tension à l'entrée G était positive par rapport à celle à l'entrée H, le transistor Q5 serait conducteur et le transistor Q6 serait mis hors-circuit, et, le courant circulerait de la source de courant à travers les transistors Q2 et Q5 de même que dans la résistance R1 pour produire une tension négative en H; la tension en G resterait à O volt en continu puisqu'aucun courant ne circulerait à travers la résistance R2.Le circuit est monté de telle façon que lorsqu'une commutation se produit entre les transistors Q1 et Q2, les tensions précédemment appliquées aux entrées G et H seront présentes à la base de leurs transistors respectifs, Q5 et Q6, jusqu'au moment où l'un ou l'autre a pu être mis en circuit par l'intermédiaire du transistor Q1 ou du transistor Q2 relié à la source de courant, même 8'il existe, en fait, une transition momentanée quand le transistor Q1 est mis hors-circuit et que le transistor Q2 est conducteur ou vice versa. Les Figures 7A et 7B sont des schémas d'une porte ET à trois entrées qui fonctionne sur des entrées asymétriques, dans laquelle un niveau logique "O" correspond à une tension supérieure de 0,5 volt en continu à celle utilisée pour représenter le niveau "1". Comme l'indique la Figure 7B, un "O" logique à l'une des entrées A, B et C, rend l'un des transistors, Q3, Q2 et Q1, conducteur et produit un trajet de courant à partir de la source de courant à travers ce transistor et la résistance R1 jusqutà la masse en mettant la sortie D à "1" logique. Un transistor Q4, dont la base sera à une tension inférieure à celle utilisée pour représenter le niveau logique "O", ne sera pas conducteur et un niveau logique "O" apparaîtra à la sortie E.Quand les entrées A, B et C sont des "1" logiques, au cun des transistors Q1, Q2, et Q3, ne conduit mais le transistor Q4, dont la base est maintenant à un potentiel positif supérieur à celui des bases des transistors QI à Q3, devient conducteur quand la sortie D est à "O" logique et que la sortie E est à "1" logique. Les Figures 8A et 8B représentent une porte de compléments vrais qui fonctionne comme un tampon pour un signal à 1'entrée A tout en produisant en sortie son complément. Dans ce cas, quand l'entrée A est à "O" logique, c'est-à-dire à O volt en continu, le transistor Ql devient conducteur et un niveau logique 1 apparaît à la sortie B, tandis que le transistor Q2, qui est dans l'état non conducteur, fait apparaître à la sortie C un niveau logique "O". Quand l'entrée A est à "1" logique, le transistor Q1 n'est plus conducteur, et le transistor Q2 se met à conduire en faisant apparaître un niveau logique "1" à la sortie C et un niveau logique "O" à la sortie B. Les Figures 9A et 9B sont des schémas d'un tampon à une seule sortie différentielle qui produit un niveau logique "O" en C quand la tension en A est positive par rapport à celle en B et qui produit un niveau logique "1" en C quand l'entrée B est à un potentiel positif par rapport à celui en A. Quand la tension en A est positive par rapport à celle en B, le transistor Q1 est conducteur, le transistor Q2 est hors-circuit et la sortie C est connectée à la masse par l'intermédiaire de la résistance Rl. Quand la tension en B est positive par rapport à celle en A, le transistor Q2 fournit un trajet de courant à partir de la source de courant à travers la résistance R1, engendrant un niveau logique "1" en C. La porte de niveau bas mixte représentée, Figures lOA et lOB, est un dispositif hybride qui présente certaines des caractéristiques d'une porte de niveau bas et certaines des caractéristiques d'une porte de niveau haut. Comme le montre la Figure lOB, quand l'entrée A est à un-niveau de tension positif par rapport à la tension de référence, le transistor Ql devient conducteur et produit une source de courant à travers la sortie B et le transistor Q2, qui se trouve en circuit ouvert, faisant apparaître une tension nulle à la sortie C. Cependant, quand entrée A est à un niveau de tension négatif par-rapport à la tension de référence, un niveau logique "1" est engendré à la sortie C par la circulation du courant à travers le transistor Q2 et la résistance R1. Les Figures 11A et 113 représentent un circuit à décalage de niveau tout à fait comparable à l'émetteur-suiveur des Figures 2A et 2B Si ce n'est la sortie B qui est montée à l'autre extrémité de la résistance R1. Cette technique est utilisée pour permettre une translation de tension des signaux de sortie logiques supérieure en grandeur à la chute de tension dans le transistor Q1 dont on a parlé à propos du circuit émetteur-suiveur. Les causes de cette translation de tension supplémentaire sont expliquées plus en détail en référence à la Figure 1. Les Figures 12A et 12B représentent un circuit tampon de sortie différentielle pour des signaux en mode différentiel. La tension relative entre les entrées A et B entraîne une tension différentielle proportionnelle entre les sorties C et D, la grandeur de cette tension différentielle de sortie étant déterminée par la sélection de résistances R1 et .32, c'est-à-dire, dans le cas présent. une tension différentielle de -0,5 volt ou de O volt en continu. Quand la tension à l'entrée A est positive par rapport à celle en B, le transistor Q1 devient conducteur et le transistor Q2 est remis hors-circuit en faisant apparaître une tension négative à la sortie D et un signal de niveau de tension de O volt en continu à la sortie C. Quand la tension à l'entrée B est positive par rapport à celle à l'entrée A, le transistor Q2 est conducteur, le transistor Q1 ne 1'est plus et un courant traverse le transistor Q2 et la résistance R2 pour produire une tension négative à la sortie C tandis que la sortie D est maintenue à la tension O volt en continu. Les Figures 13A et 13B représentent une porte de-niveau bas hybride et différentielle à trois entrées et trois sorties qui fonctionne dans un mode différentiel avec commande de potentiel. CeP te possibilité est offerte en utilisant des entrées A et B en mode différentiel normal tel que le transistor Q1 devienne conducteur quand la tension à l'entrée A est positive par rapport à celle en B et que le transistor Q2 devienne conducteur quand la tension à l'entrée B est positive par rapport à celle en A. Cependant, un transistor Q3 est utilisé pour contrôler la tension différentielle apparais sant entre les entrées A et B en appliquant une tension positive supérieure à l'entrée C. Quand la tension positive à l'entrée C est se périeure à celle de l'une des deux entrées A et B, le transistor Q3 constitue la seule source de courant venant des portes. Les Figures 14A et 14B représentent une porte de niveau haut hybride et différentielle à trois entrées et deux sorties. Une fois validée par une source de courant à une entrée F, la tension de sortie différentielle D-E est commandée par la tension d'entrée dif férentielle A-B ou C.Des signaux aux entrées A et B sont des signaux en mode différentiel dont la variation est de 0,25 volt, tandis que l'entrée C est connectée à une sortie asymétrique de variation de tension de 0,25 volt en continu, un niveau logique "O" correspondant à un signal à un niveau de tension de O volt en continu et un niveau logique "1" correspondant à un signal à un niveau de tension de -0,25 volt. Les Figures 15A et 15B représentent un circuit inverseur du signal d'entrée A qui est tout à fait comparable à la porte de complément vrai indiquée, Figures 8A et 8B, excepté que la sortie du signal vrai n'est pas disponible. Dans ce cas, quand l'entrée A est à un niveau logique "O", le transistor Ql devient conducteur et la sortie B est à un niveau logique "1". Quand l'entrée A est à un niveau logique "1", le transistor Q1 n'est pas conducteur et la sortie B passe au niveau logique "O". Les Figures 16A et 16B représentent une porte de niveau haut différentielle qui est active uniquement quand une source de courant active est connectée à une entrée E. Quand elle est ainsi validée, une différence de potentiel entre A et B, qui est positive par rapport à la tension en B, rend le transistor Ql conducteur et permet au courant de circuler à travers le transistor Ql et la résistance R1 en imposant une tension négative en D et un signal de niveau de tension de O volt en C, et réciproquement, quand la tension en B est positive par rapport à celle en A, le transistor Q1 est mis hors-circuit, le transistor est conducteur, le courant qui circule fait apparaître une tension négative en C et la tension O volt en D. Les Figures 17A et 17B représentent une porte de niveau bas différentielle. Les sorties C et D constituent des sources de courant à travers les transistors Ql et Q2 respectivement. Quand la tension en A est positive par rapport à celle en B, la sortie D- constitue une source de courant active et un circuit ouvert est formé à la sortie C. Quand la tension en B est positive par rapport à celle en A, une source de courant est produite en C et un circuit ouvert est formé en D. Les Figures 18A et 18B représentent une porte ET à deux entrées qui fonctionne hors des tensions O volt et -0,5 volt. Quand les entrées A et B sont toutes les deux à des niveaux logiques "1", le transistor Q3 est conducteur et un niveau logique "1" apparaît à la sortie C et la tension O volt en continu à sortie D. Quand l'u- ne des deux entrées A et B, ou les deux, est à un niveau logique "0", l'un des transistors Q1 et Q2, ou les deux, conduit et un niveau logique "1" apparaît à la sortie D et un niveau logique "O" apparaît en C. La Figure 19 est un chronogramme qui indique la relation existant entre les signaux de commande, les signaux d'entrée de bascules J-K et les signaux de sortie de ces bascules. Le circuit des Figures 1A et 1B va maintenant être décrit plus simplement en se référant à la description des différents blocs de réalisation en logique à commutation de courant qui vient d'être faite. Le registre de bascules J-K, de la Figure 1A, comprend cinq circuits ayant des structures à peu près identiques désignés par des éléments 1001 à 1015, 1101 à 1115 (non représentés), 1201 à 1215 (non représentés), 1301 à 1315 (non représentés) et 1401 à 1416 ainsi qu'un bloc de commande et un circuit de synchronisation, représentés sur la Figure 1B. Deux petites différences existent dans le premier et le dernier circuit de bascules.Une porte ET 1001 diffère des portes correspondantes 1101, 1201, 1301, et 1401 en ce qu'elle est une porte à deux entrées fonctionnant sur des signaux d'entrées asymétriques d'un demi-volt et que la porte correspondante dans les autres bascules est constituée par des portes de niveau bas hybrides et différentielles à trois entrées et deux sorties. La seconde différence existe dans le dernier étage où la porte 1416 génère un signal NFTOUT qui est utilisé quand le registre est dans un mode de test non fonctionnel. Un autre aspect du registre est à noter au moment où des données QSi sont introduites dans la bascule (i+l), entraînant une connexion interne telle qu'une inversion se produit entre chaque étage. Cela est nécessaire pour que les données de sortie NFTOUT aient plus de signification pendant un test non fonctionnel. La description qui va suivre se réfère, pour une meilleure compréhension, à la liste d'équations logiques et au tableau d'états suivants. EQUATIONS LOGIQUES. i = 0,1,2,3,4 (Bit P ) é'lecteur/Données) DS - iO R Ws NFTR.NITS i il i + (KioKiî)Q8iNFrRNFrS + .NFTS (Maitre/Données) EQUATIONS LOGIQUES (suite) (XaStre/$) (Esclave) (Tampon) zi = QSi (NFT) NFTOVT = QS4 TABLEAU D'ETATS ETAT SUIVANT DE ≈ cF NFTR NFTS Jio Kil Kio.Eil . QSi QSi 1 1 o o X x & i 4 o o o o o . QS. Si ,A, 0 O 0 1 O : 1 0 o O O O O 1 O 1 o O O O 1 1 : QS. QS. i i 4 X 1 O X X O I 4 x x 1 X X QS(i-l) QS(i-l) On peut voir, d'après ce qui précède, que lorsque l'en- trée NFTS de la Figure 1B est à "1" logique, la sortie de la porte de niveau bas mixte 1509 reliée à ltémetteur-suiveur 1510 est à un niveau logique "1". La sortie de la porte 1509 connectée à la porte de niveau haut à une seule entrée 1501 ne constitue pas une source de courant pour cette porte qui n'est donc pas active, la sortie YZ étant à un niveau logique "O". La sortie de signal vrai de la porte 1509 est alors directement connectée à la porte ET à deux entrées 1001, ce qui permet au signal NFTIN de traverser cette porte.En même temps, la sortie de l'émetteur-suiveur 1510 est connectée aux portes de niveau bas hybrides et différentielles à trois entrées et deux sorties 1101, 1201, 1301 et 1401 pour valider chacune de ces portes Chacune des portes 1101, 1201, 1301 et 1401 est fondamentale ment la même que la porte correspondante de l'ensemble 1011, 1111, etc., excepté que la sortie D, indiquée Figure 13B, est connectée masse à travers une résistance et les sorties E et F sont connectées à la masse à travers une résistance commune adéquate. Cette réalisation produit des signaux logiques aux sorties D et E-F plutôt que comme sources de courant.Comme on l-'a noté précédemment, la sortie YZ de la cinquième porte 1501 est à un niveau logique "O", ce qui met aussi la sortie de l'émetteur-suiveur 1502 å un niveau logique "O". Cette sortie est à son tour connectée aux portes de niveau bas hybrides et différentielles à trois entrées et trois sorties 1411, 1311, 1211, 1111 et 1011. Un niveau logique ttoi à cette entrée force à un niveau logique "1" la sortie connectée à l'une des portes 1002, 1102, 1202, etc.. Cet établissement forcé de conditions est provoqué par les signaux d'entrée de niveaux de tension différents des portes de niveau bas hybrides et différentielles à trois entrées et trois sorties.Comme on l'a noté précédemment, les niveaux de sortie des circuits à décalage de niveau produisent un niveau logique "O" de sortie de -1,05 volt en continu et un niveau logique "1" de sortie de -1,3 volt en continu, alors que la sortie de l'émetteur-suiveur 1502 produit un niveau logique "O" de sortie de -0,8 volt en continu et un niveau logique "1" de sortie de -1,3 volt en continu. Puisqu'aucune des bases des deux transistors connectés aux sorties du circuit à décalage de niveau ne peut atteindre un niveau au-dessus de -1,05 volt en continu, le transistor devient plus brusquement conducteur et empêche l'autre paire de transistors de faire baisser le courant.De cette manière, la sortie de l'émetteur-suiveur 1502, 'une fois à l'état logique "O", commande les entrées différentielles de cette porte et- empêche la validation de l'une des portes de niveau haut à deux entrées 1009 et 1010, tout en établissant les conditions d'entrée de la porte de niveau haut différentielle à trois entrées et deux sorties 1002 telles que celles-ci est commandée par la sortie de la porte 1001 quand des données sont transférées dans le verrou de maître/esclave. Dans les quatre bascules suivantes, les données dans le verrou de mattre/esclave sont commandées à partir des portes 1101, 1201, 1301 et 1401 quisoutconnectées,comme on l'a dé-crit auparavant, à la sortie de la bascule précédente. La signal NFTS doit être à "O" logique et le signal NFTR à "1" pour que le registre de bascules soit remis à zéro. De cette façon, la porte de niveau haut à une seule entrée 1501 est validée par la porte de niveau bas mixte 1509. En même temps les portes de niveau bas hybrides à trois entrées et deux sorties 1101, 1201, 1301 et 1401 sont invalidées par le signal de sortie à un niveau logique "O" provenant de 1'émetteur-suiveur 1510 et la porte ET à deux entrées 1001 est invalidée par le signal de sortie à un niveau logique "O" provenant de la porte 1509, ce qui fait apparaître un niveau "0" à sa sortie différentielle.De la même manière, un signal de sortie d'émetteur à un niveau logique "O" émis par l'émetteur- suiveur 1502 force les portes de niveau bas hybrides et différent i- elles à trois entrées et trois sorties 1011, 1111, 1211, 1311 et 1411 à un niveau logique "O" de sortie, encore dû au niveau "0" de sortie de ltémetteur-suiveur 1502 de niveau "0" le plus positif. Les deux signaux NFTR et NFTS étant à un niveau logique "O", les données apparaissant en DSi sont déterminées par les entré J et K des portes de niveau haut à deux entrées 1009 et 1010, 1109 et 1110, etc., de même que par le courant de sortie de bascule. Le procédé de sélection de données suivant, bien que concernant en particulier la première bascule du registre1 peut être également applicable à l'ensemble des bascules. Les signaux de sortie des circuits à décalage de niveau 1014 et 1015 valident l'une des deux portes de niveau haut à deux entrées 1109 et 1010 en fonction du signal en sortie QSO. Quand la sortie -QSo est à un niveau logique "1", la porte 1010 se trouve validée, alors que la porte 1009 est invalidée. Si les entrées K00, K01 sont toutes les deux à un niveau logique "1", un niveau logique "O" apparaît en DSO, tandis que si l'une des deux entrées K00 et K01 est à un niveau logique "O", un "1" logique apparaît en DSO.On peut voir quelorsque QSO est à un niveau logique "1", l'entrée K de porte est toujours sélectionnée et DSo est à "1" logique quand K00.K01 est à "O" logique tandis que DSo est à "O" logique dans K K est à "1" logique. Quand QSo est à "O" logique, la porte 1009 est validée et quand J00.J01 est à "1" logique, DSo est à "1" logique, et quand J00. J01 est à "O" logique, DSo est à "O" logique.En combinant les informations groupées quand QSO est à "1" logique et à "O" logique avec les différentes valeurs DSo obtenues par les différentes combinaisons J-K, on obtient la base des lignes deux à cinq du tableau d'états donné précédemment. Quand l'entrée #$ est à "1" logique et que les signaux d'entrée NFTR et NFTS sont à "O", aucun changement ne se produit dans le signal d'horloge de verrou de maltre/esclave, $. Q$, ce qui permet au verrou de conserver les données présentes à l'intérieur, quel que soit le nombre de transitions du signal d'horloge . Le critère de sélection de données étant établi, on va décrire maintenant le fonctionnement du circuit de synchronisation et du verrou de mattre/esclave. Comme le montre la Figure 1B, la porte de niveau haut à deux entrées 1503 est validée chaque fois que le signal d'horloge $ est à un niveau logique "0". Si l'une des deux entrées de la porte 1503 est à "O" logique, la sortie de cette porte de sera à un niveau logique "1", alors que, compte-tenu/la façon dont la sortie de la porte 1503 est connectée à l'entrée de la porte de niveau haut différentielle 1504, le signal d'entrée de la porte 1504 est le complément du signal présent à la sortie de la porte 1503. Tant qu'il en est ainsi, le signal d'horloge de verrou de maltre/es- clave ($.QM#$) suit le signal d'horloge de base $, ctest-à-dire, qu il passe de l'état logique "O" à l'état logique "1" et de l'état lo gique "1" à l'état logique "O" comme le signal $. Quand le signal est à "1" logique et que le signal de l'autre entrée de la porte 1503 est à "1" (ce qui se produit seulement quand les deux signaux NFTR et NFTS sont des "0" logiques) le signal d'horloge de verrou de maître/esclave ne change pas d'état, c'est-à-dire reste à "O" logique.En supposant maintenant que la sortie de la porte 1503 est à "O' logique de sorte que le signal d'horloge de verrou de maltre/esclave suit le signal d'horloge $, la description du verrou de maltre/escla- ve qui suit ' est applicable à l'ensemble des bascules du registre bien qu'elle Soi e aite ici par rapport à la première bascule.Selon le critère établi précédemment, un signal d'horloge à "0" logique $ valide les portes 1002 et 1005 pour bloquer le précédent signal de sortie QMO en QSO et faire apparaître le signal de sortie DSo en QXO. Dans cet état, des changements d'entrée en DSo apparaîtront en QXO, mais n'affecteront pas les signaux de sortie en QSO, puisque la porte 1004 n1 est pas validée et ne peut donc pas transmettre les informations de QMo à QSO.Sur le front arrière du signal d'horloge, les portes 1003 et 1004 sont validées pour isoler QI0 et QSO des changements de données en DSo, tout en transmettant les données de QIYIO en QSo. Le signal de sortie QSo est ensuite séparé et décalé de -0,8 volt en continu par les émetteurs-suiveurs 1006 et 1007, dont la sortie est à son tour connectée à un tampon de sortie différentiel- le 1008 qui génère un signal de sortie asymétrique et son complément avec un écart de 0,5 volt en continu entre des sorties ZO et ZO. Les émetteurs-suiveurs 1006 et 1007 sont utilisés pour maintenir les bases des transistors d'entrée de la porte 1008 au-dessous du potentiel de la masse de façon à ce que la saturation des transistors d'entrée soit évitée et que des performances supérieures soient obtenues Quand le signal d'horloge passe de "1" à "O" logique, les données en sont bloquées par la porte de niveau haut différentielle 1005 et la porte 1004 est invalidée. Ainsi, des changements de données en QMo n'affectent pas le signal de sortie en QSo. En même temps, la porte différentielle de niveau haut 1002 est à nouveau validée et les informations apparaissant en DSo sont transmises en QXO et, de là, en QS, et ZO, par la transition logique suivante de "O" à "1" du signal d'horloge $. Deux points méritent une attention particulière:bien que les émetteurs-suiveuroient sur la Figure 1A, suivis des circuits à décalage de niveau, ils forment un même dispositif dans le cas présent; les sorties de signaux à niveau décalé sont situées en un point entre la source de tension et la résistance, tandis que les signaux de sortie d'émetteur-suiveur sont émis de l'émetteur du transistor d'émetteur-suiveur. De plus, un grand nombre de sorties de portes différentes sont connectées entre elles pour effectuer une opération OU câblée. Chaque fois que cela se produit, on doit noter qutune seule résistance est partagée entre les différents circuits de sortie. REVENDICATIONS 1. Registre de bascules J-K de maître/esclave à commande par front de plusieurs bits et à sorties dotées d'un tampon comprenant des moyens de remise à zéro et de test non fonctionnel par une logique à commutation de courant, caractérisé en ce qu'il comprend un ensemble d'étages de données comprenant chacun un circuit d'entrée, un circuit verrou de maître/esclave > et une sortie dotée d'un tampon; des premiers moyens pour connecter la sortie dudit verrou de maitre/esclave de chacun des étages de données au circuit d'entrée de l'étage qui suit; des seconds moyens pour connecter la sortie du verrou de maître/esclave du dernier étage dudit ensemble d'étages de données à un tampon d'une seule sortie différentielle pour produire un signal de sortie de test non fonctionnel inversé (NFTOUT);; des troisièmes moyens pour envoyer un signal d'entrée de test non fonctionnel inversé (NFTIN) au circuit d'entrée du premier étage dudit ensemble d'étages de données; un circuit de commande connecté audit ensemble d'étages de données pour envoyer un signal de remise à zéro et un signal de sélection de test non fonctionnel (NFT) à chacun des circuits d'entrée, en fonction de l'état logique de deux signaux de commande de remise à zéro NFTR et de sélection de test NFTS reçus à deux entrées du circuit de commande; et un circuit horloge connecté à chaque étage de données pour envoyer des signaux d'horloge à chacun des verrous de mattre/esclave, ledit circuit horloge étant connecté pour recevoir les deux signaux de commande de remise à zéro NFTR et de sélection de test NFTS reçus par le circuit de commande et un premier signal inversé $ et un second signal d'horloge $. 2. Registre selon la revendication 1, caractérisé en ce que ledit circuit d'entrée de chaque étage de données comprend une porte différentielle de niveau bas à trois entrées et deux sorties connectée à la sortie différentielle du verrou de mai- tre/esclave de l'étage précédent de données et du signal de test non fonctionnel NFT du circuit de commande pour envoyer un signal de sortie différentiel au verrou de maître/esclave;; une première porte de niveau haut à deux entrées de signaux sensible à un signal d'entrée Jio et une seconde porte de niveau haut à deux entrées de si gnaux sensible à un signal d'entrée Kio et une porte hybride, différentielle, de niveau bas à trois entrées et trois sorties, connectée auxdites première et seconde poP tes de niveau haut à deux entrées, et sensible à la sortie différentielle dudit verrou de maltre/esclave dudit circuit d'entrée de lté- tage de données avec ledit signal de remise à zéro venant du circuit de commande;; une porte ET à deux entrées munie d'une sortie différen tielle, contenue dans le premier étage de données, cette porte ET étant connectée audit circuit de commande pour recevoir lesdits signaux d'entrée de test non fonctionnel inverse NFTIN et de test non fonctionnel NFT. 3. Registre selon la revendication 2, caractérisé en ce que ledit verrou de mattre/esclave comprend une première porte différentielle de niveau haut à trois entrées et deux sorties, une première porte différentielle de niveau haut, une seconde porte différentielle de niveau haut, une troisième porte différentielle de niveau haut, une première porte différentieS le de niveau bas et une seconde porte différentielle de niveau bas; des premiers moyens pour connecter les sorties dudit circuit d'entrée à ladite porte différentielle de niveau haut à trois entrées et deux sorties; des seconds moyens pour connecter la sortie de ladite pob te différentielle de niveau haut à trois entrées et deux sorties à l'entrée et à la sortie de ladite première porte différentielle de niveau haut;; des troisièmes moyens pour connecter la sortie de ladite première porte différentielle de niveau haut à l'entrée de ladite seconde porte différentielle de niveau haut; des quatrièmes moyens pour connecter la sortie de ladite seconde porte différentielle de niveau haut à l'entrée et à la sortie de ladite troisième porte différentielle de niveau haut; des cinquièmes moyens pour connecter la sortie de ladite troisième porte différentielle de niveau haut à ladite porte hybride et différentielle de niveau bas à trois entrées et trois sorties dudit circuit d'entrée; ladite première porte différentielle de niveau bas ayant sa sortie inversée connectée à ladite seconde porte différentielle de niveau haut et sa sortie noninversée connectée à ladite troisième porte différentielle de niveau haut. 4. Registre selon la revendication 3, caractérisé en ce que ladite sortie dotée d'un tampon comprend un premier et un second émetteur-suiveur connectés aux sorties de ladite troisième porte différentielle de niveau haut, les sorties desdits émetteurs-suiveurs étant connectées à l'entrée d'un tampon de sortie différentielle pour produire un signal de sortie tamponné. 5. Registre selon l'une quelconque des revendications 1 à 4, caractérisé en ce que ledit circuit horloge comprend un générateur de signaux d'horloge différentiels envoyés à chacun desdits verrous de mattre/esclave, lesdits signaux d'horloge n'étant pas générés par ledit second signal d'horloge g quand ledit premier signal inversé est à un niveau logique "1" et que lesdits signaux de commande de remise à zéro NFTR et de sélection de test NFTS sont à des niveaux logiques "O". 6. Registre selon l'une quelconque des revendications 1 à 5, caractérisé en ce que ledit circuit de commande comprend une porte de niveau haut à une seule entrée connectée pour recevoir ledit signal de commande de remise à zéro NFTR; un premier émetteur-suiveur connecté pour recevoir ledit signal de commande de sélection de test NFTS, la sortie dudit premier émetteur-suiveur étant connectée à une porte de niveau bas mixte, la sortie inversée de ladite porte de niveau bas mixte étant connectée à ladite porte de niveau haut à une seule entrée, la sortie non inversée de ladite porte de niveau bas mixte étant connectée à un second émetteur-suiveur pour produire ledit signal de test non fonctionnel NFT envoyé audit premier étage de l'ensemble d'étages de données, la sortie dudit second émetteur-suiveur envoyant ledit signal de test non fonctionnel NFT à chacun desdits étages de données, un troisième émetteur-suiveur étant connecté à la sortie de ladite porte de niveau haut à une seule entrée pour envoyer ledit signal de remise à zéro à l'ensemble desdits étages de données.