La présente invention concerne un dispositif de repérage d'éléments binaires de synchronisation, destiné notamment a un récepteur de signaux d'entrée modulés par impulsions codées, multiplexés dans le temps de maniere à constituer des groupes séquentiels g. (i étant un entier positif) de n éléments binaires e. j (j étant un entier variable de O à n-l pour i fixé) dont un élément binaire de synchronisation qui est tel que ei,j et ei+1,j aient des valeurs binaires complémentaires. Un tel dispositif trouve des applications dans le domaine de la téléphonie, où il peut être utilisé dans un équipement servant d'interface entre des jonctions entrantes et les organes de commutation d'un central temporel, les signaux d'entrée étant alors conformes aux recommandations du CCITT relatives aux "Caractéristiques des équipements de multiplexage MIC primaires fonctionnant à 1544 kbit/s" (Avis G.733 Genève, 1972). Un groupe gi est alors constitué par deux trames successives et comporte 386 éléments binaires e. . (j étant variable de O à 385 pour i fixé) dont un élément binaire de synchronisation qui occupe la première position d'élément binaire du groupe et qui est tel que e. . et e. . aient des valeurs binaires complémentaires. Pour recréer à la réception le format des groupes gi émis, il est nécessaire d'utiliser un dispositif de repérage d'éléments binaires de synchronisation. Selon une caractéristique de l'invention, le dispositif de repérage d'éléments binaires de synchronisation comporte des moyens pour mémoriser chaque élément binaire e. . , des moyens pour comparer chaque élément binaire entrant e+1, j avec chaque élément binaire mémorisé e. . , des moyens pour repérer chaque groupe gk+l (k étant un entier @sitif) comportant un seul élément binaire ek+l,t (t étant un entier compris entre O et n-l) tel que e. # et e1+1, aient des valeurs binaires complémentaires quel que soit i inférieur ou égal à k et des moyens pour repérer chaque élément binaire ek+2 . Les objets et caractéristiques de la présente invention apparaltront plus clairement à la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels - la figure I montre un premier exemple de réalisation en logique câblée du dispositif de repérage selon l'invention ; - la figure 2 montre un second exemple de réalisation en logique programmée du dispositif de repérage selon l'invention. Dans la suite de la description, les symboles utilisés pour représenter les différentes opérations logiques seront les suivants : pour l'opération "ET", + pour l'opération "OU", O pour ltopération "OU exclusif" et - pour l'invention logique. Sur la figure 1, on voit que le dispositif de repérage d'éléments binaires comporte une mémoire dé données I pour mémoriser chaque élément binaire entrant ei+1,j provenant d'une jonction entrante 2, une porte "OU exclusif" 3 pour comparer chaque élément binaire entrant ei+1,j avec chaque élément binaire mémorisé e.. , une mémoire de repérage 4 et un circuit de comptage 5 pour repérer chaque groupe gk+1 comportant un seul élément binaire ek+1 > t tel que e. et et g aient des valeurs binaires complémentaires quel que soit i inférieur ou égal à k, une porte "ET" de repérage 6 et une bascule 7 de repérage de chaque groupe gk+1 pour repérer chaque élément binaire ek+2,# La figure 1 est faite dans le cas n - 386 correspondant à l'application à la téléphonie du dispositif selon l'invention. La mémoire de données t et la mémoire de repérage 4 sont alors des mémoires vives de 386 mots de un élément binaire.Leurs entrées d'adressage 8 et 9 reçoivent le signal de sortie A. d'un compteur 10 du type "modulo 386" activé par les fronts montants d'un signal d'horloge distante H disponible sur la borne 11. Le signal d'horloge distante H a une fréquence égale à la fréquence de réception des éléments binaires e. . et ses fronts montants coincident avec les transitions 1,J des éléments binaires ei,j. Les entrées de validation 12 et 13 des mémoires 1 et 4 reçoivent le signal d'horloge distante H. Sur une période du signal H comprise entre deux fronts montants successifs du signal H, chacune de ces mémoires est validée en lecture puis en écriture. Il est prévu une bascule 14 de détection de première perte de synchronisation et une bascule 15 de détection de seconde perte de synchronisation. Il est prévu également une bascule 16 de déclenchement de repérage. Les bascules 7, 14, 15, 16 et les bascules 17 et 18 constituant le circuit de comptage 5 sont toutes du type JK. Elles sont activées par les fronts montants du signal d'horloge distante H. La bascule 7 fournit sur sa sortie Q un signal VTT de repérage de chaque groupe gk+1 , la bascule 14 un signal F de détection de première perte de synchronisation; la bascule 15 un signal FT de détection de seconde perte de synchronisation, la bascule 16 un signal DRV de déclenchement de repérage, la bascule 17 un signal V0 et la bascule 18 un signal V1. Soient di,j et di+1,j les données à lire et à écrire à la même adresse de la mémoire de données 1. La donnée à écrire di+1,j est obtenue à partir de l'élément binaire entrant ei+1,j, de la donnée lue di,j et des signaux VTT et F, au moyen d'une porte "OU" 19, de trois portes "ET" 20, 21, 22 et de trois inverseurs 23, 24, 25 selon le tableau I. TABLEAU I VTT F di+1,j 0 0 ei+1,j 0 1 ei+1,j 1 0 di,j 1 1 ei+1,j Le tableau I sera commenté par la suite. Les éléments 19 à 25 constituent le circuit d'écriture de la mémoire de données. Soient r. . et ri+1,j les données à lire et à écrire à la même adresse de la mémoire de repérage 4. La donnée à écrire ri+1,j est obtenue à partir de la donnée lue ri,j , de la donnée lue di,j , de l'élément binaire entrant ei+1,j et à partir des siguaux VTT, F, DRV, au moyen d'un circuit d'écritureconstitué par deux portes "OU" 26 et 27, six portes "ET" 28, 29, 30, 31, 32 et 33, trois inverseurs 34, 35 et 36 et la porte "OU exclusif" 3 selon le tableau II. TABLEAU II VTT F DRV ri+1, O O O ri,j (ei+1,j @ di,j) 0 0 1 ei+1,j # di,j 0 1 0 ri,j . (ei+1,j # di,j 0 1 1 ei+1,j # di,j 1 0 0 ri,j 1 0 1 non utilisé 1 1 0 ri,j . (ei+1,j # di,j) i I 1 non utilisé Le tableau II sera commenté par la suite. Les éléments 3 et 26 à 36 constituent le circuit d'écriture de la mémoire de repérage. La porte "ET" 31 est dite porte "ET" d'écriture. La donnée lue r. j et le signal VTT constituent les signaux d'entrée de la porte "ET" de repérage 6 qui fournit un signal de synchronisation SY. Les bascules 17 et 18 constituant le circuit de comptage 5 forment un compteur binaire à seuil. En effet, leurs entrées J et K sont commandées de manière que V0 et V1 prennent la valeur binaire "zéro" à chaque nouvelle valeur de i, que V0 prenne la valeur binaire "un" si, pour i donné, une première donnée ri+1,j a la valeur binaire "un" et que V1 prenne la valeur binaire "un" si, pour la même valeur de i, une deuxième donnée ri+1,j a la valeur binaire "un". Pour cela les entrées K des bascules 17 et 18 reçoivent le signal I de sortie d'un circuit 37 de décodage de la valeur 385.Le circuit 37 comporte une porte "ET" 38 à neuf entrées reliées aux sorties du compteur "modulo 386" 10 et six inverseurs 39, 40, 41, 42, 43, 44 disposés entre six sorties du compteur 10 et six entrées de la porte "ET" 38 de manière que le signal I ne prenne la valeur binaire "un" que pour la valeur j - 385. L'entrée J de la bascule 17 reçoit le signal I . ri+1 j formé à partir du signal I et de la donnée ri+1,j au moyen d'une porte "ET" 45 et d'un inverseur 46. L'entrée J de la bascule 18 reçoit le signal V0 . I . ri+1,j formé à partir de la donnée ri+1,j et des signaux V0 et I au moyen d'une porte "ET" 47 et d'un inverseur 48. Le signal de sortie VTT de la bascule 7 de repérage de chaque groupe VTT prend la valeur binaire "un" au passage de chaque valeur k+1 à la valeur k+2 et reste à la valeur binaire "un" pendant la réception de chaque groupe Pour cela l'entrée J de la bascule 7 reçoit le signal T F #V V @ + #V V @ formé à partir de i+1,j 0 V1 ) la donnée ri+1,j et des signaux I, F', V0 et V1 au moyen de trois portes "ET" 55, 56 et 57, d'une porte "OU" 58 et de cinq inverseurs 59, 60, 61, 62 et 63. Le signal F' sera explicité par la suite. L'entrée K de la bascule 7 reçoit le signal I . F' . V0 . V1 . formé à partir de la donnée ri+1,j et des signaux I, F', V0 et V1 au moyen d'une porte "ET" 64 et de trois inverseurs 65, 66 et 67. Le signal de sortie F de la bascule 14 de détection de première perte de synchronisation prend la valeur binaire "un" au cours de la réception du groupe gk+2 si ek+1,# et ek+2,# ont même valeur binaire, c'est-à-dire si la donnée ck+2,# de sortie de la porte "OU exclusif" 3 a la valeur binaire "zéro", alors que la donnée rk+1,# de sortie de la mémoire de repérage 4 a la valeur binaire "un" et que le signal VTT a aussi la valeur binaire "un". Le signal F est remis à "zéro" pour la réception du groupe +3. Pour cela l'entrée J de la bascule 14 reçoit le signal f = ri,j . VTT . ci+1,j formé à partir des données r. . et ci+1,j et du signal VTT au moyen d'une porte "ET" 49 et d'un inverseur 50. L'entrée K de la bascule 14 reçoit le signal I.FT formé à partir des signaux I et FT au moyen d'une porte "ET" 51. Le signal de sortie FT de la bascule 16 de détection de seconde perte de synchronisation prend la valeur binaire "un" pour la réception du groupe gk+3 et reprend la valeur binaire "zéro" pour la réception du groupe gk+4 Si le signal F a repris la valeur binaire "un" au cours de la réception du groupe gk+3@ Pour cela l'entrée J de la bascule 16 reçoit le signal I . (F + f) formé à partir des signaux I, F et f au moyen d'une porte "ET" 52 et d'une porte "OU" 53. Le signal F + f constitue le signal F'. t'entrée K de la bascule 16 reçoit le signal I . DRV formé à partir des signaux I et DRV au moyen d'une porte "ET" 54. Le signal de sortie DRV de la bascule 15 de déclenchement de repérage prend la valeur binaire "un" lorsque le signal VTT passe de la valeur binaire "un" a la valeur binaire "zéro" et prend la valeur binaire "zéro" à la valeur suivante de i. Pour cela l'entrée J de la bascule 15 reçoit le même signal que l'entrée R de la bascule 7. L'entrée K de la bascule 15 reçoit le signal I. (ri+1,j + V0 + V1) formé à partir de la donnée ri+1,j et des signaux I, V0 et V1 au moyen d'une porte "ET" 68 et d'une porte "OU" 69. Si l'on se reporte maintenant au tableau I, on constate que la donnée di+1,j à écrire dans la mémoire de données est toujours egale à l'élément binaire entrant ei+1 ; sauf dans le cas où une première perte de synchronisation a été détectée (cas VTT = 1, F = O), auquel cas on écrit la donnée correcte, c'est-à-dire di,j. En effet on considère que pour qu'il y ait effectivement perte de synchronisatisn, il faut que deux pertes de synchroni- sation successives aient été détectées. Si l'on se reporte au tableau II, on voit que la donnée ri+1,j à écrire dans la mémoire de repérage s'écrit en général ri,j . (ei+1,j # di,j) ce qui correspond au circuit d'écriture de la mémoire de repérage dans le cas où i est différent de 1. Ceci montre que, à partir d'une certaine valeur de i (correspondant à la valeur k) seul ltélément binaire de syncrhonisation est tel que la donnée ri+1,j ait la valeur binaire "un". Dans le cas où une première perte de synchronisation a été détectée (cas VTT I > 1, F S O, DRV = O), on écrit la donnée correcte, c'est-à-dire r. En cas de déclenchement de repérage (cas DRV = 1), la donnée ri+1,j s'écrit ei+1,j # di,j , ce qui correspond au circuit d'écriture de la mémoire de repérage dans le cas où i est égal à 1. La réalisation en logique programmée montrée à la figure 2 permet de réduire le volume du dispositif de repérage par rapport à la réalisation en logique câblée montrée à la figure 1. Sur la figure 2, le compteur "modulo 386" est réalisé à l'aide d'une première mémoire 70 de type "ROM" de 386 mots de neuf éléments binaires, adressée au moyen d'un registre 71 de neuf éléments binaires, connecté en sortie de la première mémoire 70 et activé par le signal d'horloge distante H. Le signal de sortie A. de la première mémoire 70 est utilisé pour adresser les mémoires vives 1 et 4 (identiques à celles de la figure 1). Les bascules 7, 14, 15, 16, 17 et 18, le circuit d'écriture de la mémoire de repérage 4 et le circuit d'écriture de la mémoire de données 1 (visibles sur la figure 1) sont remplacés par une deuxième mémoire de type "ROM" 72 dont l'adressage est commandé par les signaux de sortie d'un registre 73, connecté en sortie de la mémoire 72 et activé par le signal d'horloge distante H, par les signaux de sortie des mémoires vives I et 4, par les signaux d'entrée provenant de la jonction entrante 2 et par le signal de sortie I d'une troi sième mémoire 74 de type "ROM".La deuxième mémoire 72 est une mémoire de type "ROM" à mots de huit éléments binaires munie de huit sorties fournissant respectivement les signaux VTT, DRV, F, PT, V1 et V0 et les données di+ et ri+1,j@ La troisième mémoire 74 est une mémoire de type "ROM" à 386 mots de un élément binaire, adressée par le signal de sortie A. de la première mémoire 70, et apte à identifier la valeur j 385. La donnee roi j et le signal VTT alimentent les deux entrées de la porte "ET" 6 (identique à celle de la figure 1) qui fournit le signal de synchronisation SY. Dans les exemples de réalisation montrés aux figures 1 et 2, le dispositif de repérage selon l'invention assure le repérage des éléments binaires de synchronisation d'une seule jonction entrante. Un tel dispositif peut cependant être utilisé pour un nombre quelconque de jonctions entrantes, lesdites jonctions entrantes étant alors traitées successivement par ledit dispositif. Bien que les principes de la présente invention aient été décrits ci-dessus en relation avec ees exemples particuliers de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemples et ne limite pas la portée de l'invention. REVENDICATIONS 1. Dispositif de repérage d'éléments binaires de synchronisation destiné notamment à un récepteur de signaux d'entrée modulés par impulsions codées, multiplexés dans le temps de manière à constituer des groupes séquentiels gi (i étant un entier positif) de n éléments binaires e. . (j étant un entier variable de O à n-1 pour i fixé) dont un élément binaire de synchronisation qui est tel que e. . et ei+1,j aient des valeurs binaires complementaires, caractérisé en ce qu'il comporte des moyens pour mémoriser chaque élément binaire e.. , des moyens pour comparer chaque élément binaire entrant avec chaque élément binaire mémorisé ei j , des moyens pour repérer chaque groupe gk+1 (k étant un entier positif) comportant un seul élément binaire ek+1,# (# étant un entier compris entre 0 et n-1) tel que ei,# et ei+1,# aient des valeurs binaires complémentaires quel que soit i inférieur ou égal à k et des moyens pour repérer chaque élément binaire ek+2 > t 2. Dispositif selon la revendication 1, dans lequel le récepteur est muni d'un système de récupération du signal d'horloge distante, caractérise en ce que les moyens pour mémoriser chaque élément binaire e.. sont constitués par une mémoire vive de n mots de un élément binaire, dite mémoire de données, adressée par un compteur "modulo n" active par le signal d'horloge distante, validée alternativement en lecture et en écriture sur deux demipériodes successives du signal d'horloge distante. 3. Dispositif selon les revendications 1 et 2, caractérisé en ce que les moyens pour comparer chaque élément binaire entrant ei+1,j avec chaque élément binaire mémorisé e. . sont constitués par une porte "OU exclusif" ayant une entrée destinée à recevoir les signaux d'entrée et une entrée reliée à la sortie de la mémoire de données. 4. Dispositif selon les revendications 1 et 2, caractérisé en ce que les moyens pour repérer chaque groupe gk+1 comportant un seul élément binaire ek+1,# tel que ei,# et ei+1,# aient des valeurs binaires complémentaires quel que soit i inférieur ou égal à k, sont constitués premierement par une mémoire vive de n mots de un élément binaire, dite mémoire de repérage adressée par le compteur "modulo n", validée alternativement en lecture et en écriture sur deux demi-périodes successives du signal d'horloge distante, le circuit d'écriture de la mémoire de repérage étant constitué par une porte "ET" d'écriture ayant une entrée reliée à la sortie de la porte "OU exclusif" et une entrée reliée à la sortie de la mémoire de repérage -ledit circuit d'écriture se réduisant à la porte "OU exclusif" dans le cas où i est égal à un-, deuxièmement par un circuit de comptage des mots de la mémoire de repérage ayant la valeur binaire un 5.Dispositif selon la revendication 4, caractérisé en ce que le circuit de comptage des mots de la mémoire de repérage ayant la valeur binaire "un" est constitué par un compteur binaire à seuil, à deux éléments binaires, qui est activé par le signal d'horloge distante, qui prend la valeur "zéro" à chaque nouvelle valeur de i, la valeur "un" si, pour i donné, une première donnée à écrire dans la mémoire de repérage a la valeur binaire "un", et qui se bloque à la valeur "deux" si, pour la meme valeur de i, une deuxième donnée à écrire dans la mémoire de repérage a la valeur binaire un 6.Dispositif selon les revendications 1, 4 et 5, caractérisé en ce que les moyens pour repérer chaque élément binaire ek+2,# sont constitués par une porte "ET" de repérage ayant une entrée reliée à la sortie de la mémoire de repérage et une entrée reliée à la sortie d'une bascule de repérage de chaque groupe gk+ > commandée par le compteur binaire à seuil de manière que la sortie de cette bascule ait la valeur binaire "un" pendant la réception de chaque groupe 7.Dispositif selon les revendications I et 4, caractérisé en ce qu'il est prévu des moyens pour déclencher le repérage, ces moyens comportant une bascule de détection de première perte de synchronisation qui change d'état si ek+11t et e ont meme valeur binaire, et une bascule de déclenchement de repérage, commandée par la bascule d'indication de première perte de synchronisation, pour déclencher les moyens d'initialisation de la mémoire e repérage, lesdits moyens correspondant au circuit d'écriture de la mémoire de repérage dans le cas où i est égal à un. 8 Dispositif selon la revendication 7, caractérisé en ce que la bascule de déclenchement de repérage est commandée par une bascule de détection de seconde perte de synchronisation, commandée elle-même par la bascule de détection de première perte de synchronisation, et qui change d'état si ek+2,# et ek+3,# ont même valeur binaire. 9. Dispositif selon la revendication 2, caractérisé en ce que le compteur '-'odîo n" est réalisé à l'aide d'une premiere mémoire de type "ROM" de n mots de m éléments binaires (avec 2m # n) adressée au moyen d'un registre de m éléments binaires, connecte en sortie de la première mémoire de type "ROM" et activé par le signal d'horloge distante. 10. Dispositif selon l'une des revendications 4, 5, 5, 7 ou 8, caractérisé en ce que le compteur binaire seuil, la bascule de détection de première perte de synchronisation, la bascule de détection de seconde perte de synchronisation, la bascule de repérage de chaque groupe v 1 et le circuit d'écriture de la mémoire de repérage sont constitués par une deuxième mémoire de type "ROM" dont l'adressage est commandé par les signaux de sortie d'un registre connecté en sortie de la deuxieme mémoire de type "ROM' et activé par le signal d'horloge distante, par les signaux de sortie de la mémoire de données et de la mémoire de repérage, par les signaux d'entrée du dispositif de repérage et par le signal de sortie d'une troisième mémoire de type "ROM" à n mots de m éléments binaires, adressée elle-même par le signal de sortie du compteur modulo n, et apte à identifier la valeur j - n.