L'invention concerne les circuits intégrés comportant des transistors à effet de champ, soit du type M.O.S. (métal-oxyde-semiconducteur) soit du type à jonction qui seront désignés par le sigle J.F.E.T. (junction field effect transistor). On cherche à améliorer le fonctionnement des dispositifs de cette nature comportant n transistors (n au moins égal à deux) montés en série. On sait que dans les transistors à effet de champ de l'un et de l'autre type (M.O.S. ou J.F.E.T.) le courant circulant entre source et drain, dans le canal semiconducteur, dépend de l'action de la grille de commande proprement dite et également du potentiel du substrat où se forme le canal. On dispose donc, dans le montage le plus général de deux Blectrodes" de commande, la grille et le substrat. Lorsque deux ou plusieurs transistors sont intégrés sur une même plaquette semiconductrice, le substrat est commun aux différents transistors qui possèdent alors une électrode commune. Ils ne sont donc pas indépendants les uns des autres et l'on observe, en fonctionnement, des effets indésirables tels que des contre-réactions gênantes. L'invention remédie à ces inconvénients. le circuit intégré selon l'invention comporte des caissons d'isolement formés par des anneaux dopés et polarisés de telle sorte que l'on constitue autour des zones d'implantation des différents transistors (sauf un) des jonctions semiconductrices polarisées en inverse permettant la séparation des circuits des transistors au point de vue des potentiels électriques. L'invention sera mieux comprise au moyen de la description qui suit en s'aidant des figures annexées parmi lesquelles - la figure 1 représente le schéma électrique d'un circuit connu, comportant deux transistors du type MOS montés en série - la figure 2 représente schématiquement, en coupe pratiquée suivant un plan perpendiculaire aux grandes faces d'une plaquette de circuits intégrés,les éléments concrétisant le schéma électrique de la figure 1 - la figure 3 représente, en coupe analogue à celle de la figure 2, un circuit intégré selon l'invention réalisé avec deux transistors MOS en série - la figure 4 représente le schéma électrique équivalent au circuit de la figure 3 - la figure 5 représente le schéma électrique d'un circuit connu comportant deux transistors du type JEET en série - la figure 6 représente schématiquement, en coupe analogue à celle de la figure 2, les éléments concrétisant le schéma électrique de la figure 5 - la figure 7 représente, en coupe analogue à celle de la figure 2, un circuit intégré selon l'invention, réalisé avec deux transistors JFET en série - la figure 8 représente le schéma électrique équivalent au circuit de la figure 7. les deux transistors MOS 1 et MOS 2 de la figure 1 sont connectés de la façon suivante - source 11 et grille 12 du MOS 1 à une masse T, - drain 13 du MOS 1 relié à la source 15 du MOS 2, elle-même reliée à la grille du MOS 2 et à une borne Vs, - drain 17 du MOS 2 relié à une borne - substrat commun 14 de#s deux transistors relié à la masse T. les bornes VA et Vs font partie d'un circuit d'alimentation et d'utilisation partiellement représenté, dans lequel le transistor MOS 2 jouerait par exemple le rôle de transistor de charge. Or, le substrat 14 étant relié à la masse alors que la source du MOS 2 ne ltest pas, il en résultera une polarisation, en général non désirée, entre source et substrat pour le transistor MOS 2, ce qui produira, en régime dynamique, un effet de contre-réaction dans le circuit d'utilisation. Sur la figure 2, on a représenté un substrat 20, commun aux deux transistors de la figure 1. Ce substrat est, par exemple, dopé P. Il est recouvert par une couche de silice 10 isolant mutuellement les régions de contact. La source et le drain de chaque transistor sont réalisés par des régions N+ désignées respectivement par 111 et 113 pour le premier transistor, par 115 et 117 pour le deuxième transistor. Des métalli- sations 11 et 12, réunies en une seule région de contact, matérialisent les connexions de source et de grille du premier transistor, celle-ci étant isolée du substrat 20 par la couche de silice 10. Des métallisations 13 et 15 réunissent la connexion de drain du premier transistor avec les connexions de source et de grille du second et avec la borne Vs. Enfin, une métallisation 17 matérialise la conne xion de drain du deuxième transistor reliée à la borne d'alimentation VA. Selon la disposition de la figure 3, qui constitue un mode de réalisation de l'invention, le "substrat" de chaque transistor est une couche dopée P (à titre d'exemple) formée sur un socle 23 en matériau semiconducteur dopé N. La région 21, dopée P, où est implanté le transistor MOS 1 est reliée à la masse par une région 31 dopée P+ et le contact métallisé 11-12-connecté à la masse T. Au contraire, la région 22, dopée P, où est implanté le transistor MOS 2 est isolée de la masse et séparée de la région 21 par un anneau 30, dopé N+ apparaissant figure 3 sous la forme de deux petits rectangles. Cette région 22 est au potentiel de la source 15 grâce à la petite région 33, dopée P+. Quant à l'anneau 30, il est en contact avec la région de contact du drain 17, et par conséquent au potentiel de la borne VA. le schéma électrique de la figure 4 fait apparattre, par comparaison avec celui de la figure 1, les modifications du circuit d'utilisation. La liaison 21 remplace la liaison 14 et schématise la connexion de la région 21 avec la masse T. Entre cette région 21 et l'anneau 30, relié à la borne VA, on trouve une diode PN désignée 21/30. De même la liaison 22 entre la couche support du transistor MOS 2 et la borne Vs schématise la connexion de la région 22 à ladite borne Vs. On trouve une autre diode PN entre la région 22 et l'anneau 30, désignée : 22/30. En ce qui concerne le fonctionnement du circuit de la figure 3, alimenté par la borne VA, et fournissant entre les bornes VA et V ou Vs et T, des signaux électriques, on voit aisément que, d'une part, les régions 21 et 22 sont bien au potentiel des sources respectives des deux transistors (il n'y a donc pas de polarisation génante) et que, d'autre part, les diodes 21/30, 22/30 sont polarisées de telle sorte qu'il n'y a pas d'action possible des courants circulant entre VA et Vs sur les potentiels des régions 21 et 22. Une application de l'invention au cas des transistors JFET est illustrée par les figures 5 à 8. Comme dans le cas des MOS, les deux premières figures représentent une dispositiai connue. les sources, grilles et drains des transistors JFET 1 et JEET 2 sont désignés respectivement (figures 5 et 6) par StS D1 S2' G2, D2. les sources et drains S1, D1, S2 et D2 sont réalisés par de petites régions dopées N+, respectivement désignées par 61, 63 commune à D1 et à S2) et 65. les grilles de ces transistors G1 et G2 sont réalisées par des jonctions PN, grâce aux régions P+ (62 et 64) au contact de la région N (60). En résumé, le schéma électrique de la figure 5 est analogue à celui de la figure 1, la grille isolée des MOS étant ici remplacée par une grille à jonction. De même la figure 6 est analogue à la figure 2 sauf en ce qui concerne les grilles G1 et G2. Sur la figure 7, relative à l'invention, on trouve un anneau de matériau semiconducteur 70, dopé N+, entourant la zone d'implantation du transistor JEET 2. Cette zone comprend une couche 601 dopée N, et une couche 661 dopée P, elle#meAme disposée au-dessus d'un substrat 73, dopé N. l'anneau 70 est en contact d'une part avec la borne VA et d'autre part avec le substrat 73. La réalisation de couches P et N successivee sur un substrat P, puis d'un anneau dopé N+ présente d'autant moins de difficultés, si l'on opère par diffusion de l'anneau, que cette anneau débouche sur la face supérieure de la plaquette semiconductrice. On remarquera que les armatures reliées respectivement aux bornes T et Vs sont également connectées aux couches P66 et 661 grâce à des régions P+ qui traversent respectivement les régions 60 et 601, dopées N. On souligne le fait que la zone d'implantation du transistor JEET 2 ainsi que le substrat 73 sont isolés de la masse T. le schéma électrique de la figure 8 est semblable à celui de la figure 4 avec la seule différence que dans ce mode de réalisation les transistors MOS sont remplacés par des JFET. les diodes 66/70 et 661/70 relient les régions 66 et 661 à l'anneau 70 de la même façon que les diodes correspondantes de la figure 4 pour les régions analogues. les modes de réalisation décrits et représentés constituent des exemples non limitatifs de l'invention. En particulier, les exemples ci-dessus étant relatifs à des transistors à canal N, l'invention est applicable à des transistors à canal P en transformant tous les éléments dopés N en éléments dopés P et réciproquement. L'invention est applicable à tous les montages où l'on veut s'affranchir de la contre-réaction du substrat sur les transistors à effet de champ des types MOS et JFET. En particulier, l'invention est applicable aux dispositifs de mesure de contrainte comprenant au moins deux éléments à effet de champ intégrés sur la même plaquette semiconductrice ainsi qu'aux transducteurs pour lecture de disques utilisant des dispositifs à semiconducteurs. REVENDICATIONS 1. Circuit comportant, intégrés sur une même plaquette semiconductrice au moins deux transistors à effet de champ implantés dans des couches semiconductrices d'un même type de conductivité montés en série, le drain de chaque transistor étant connecté à la source du suivant, remarquable en ce que les zones d'implantation desdits transistors dans ladite plaquette sont chacune incluses dans des caissons semiconducteurs dopés de façon à présenter le type de conductivité opposé à celui desdites couches, et formant ainsi avec ces couches des jonctions redresseuses, des moyens étant disposés pour polariser en inverse lesdites jonctions. 2. Circuit selon la revendication 1, remarquable en ce que lesdits caissons présentent des parois fortement dopées. 3. Circuit selon la revendication 1, remarquable en ce que chaque caisson est relié au drain du transistor qu'il entoure par une connexion sans résistance électrique appréciable. 4. Circuit selon l'une des revendications 1, 2 ou 3, remarquable en ce que lesdits transistors à effet de champ sont du type MOS (métaloxyde-semiconducteur). 5. Circuit selon l'une des revendications 1, 2 ou 3, remarquable en ce que lesdits transistors à effet de champ sont du type à jonction semiconductrice. 6. Circuit selon l'une des revendications 1, 2 ou 3, remarquable en ce que lesdits transistors à effet de champ sont du type à jonction SCHOTTKI.