i 2072129 L'invention concerne un arrangement de circuits pour la détection et la localisation de certains types de défaillances dans les circuits de commande des mémoires électroniques utilisées dans les dispositifs de traitement de l'information. 5 Le problème de la détection des défauts dans les calculateurs électro niques prend des aspects particuliers en ce qui concerne les dispositifs à mémoire, soit à cause de l'importance que présentent ces dispositifs dans le fonctionnement des dits Calculateurs, soit à cause de leurs caractéristiques constructives et opérationnelles. 10 En effet, pour la détection des défauts dans la plupart des circuits équipant un calculateur électronique, on peut utiliser des méthodes principalement logiques, basées sur l'emploi de programmes de recherche d'erreurs. Or ces méthodes sont géhéralement peu satisfaisantes quand elles sont appliquées aux dispositifs à mémoire. 15 Les circuits de commande et de sortie de la mémoire ont des carac téristiques spéciales, différentes de celles des circuits logiques proprement dits existant dans les autres parties du calculateur : c'est pourquoi le diagnostic des défauts effectué selon les méthodes logiques peut permettre la détection de l'existence d'un défaut à l'intérieur du périmètre d'interface sé-20 parant les circuits propres à la mémoire des circuits logiques proprement dits, mais permet difficilement de localiser ledit défaut à l'intérieur de ce périmètre. En particulier dans le cas des dispositifs à mémoire magnétique, comme par exemple les mémoires à noyaux magnétiques, l'enregistrement et 25 la lecture des données dans les éléments de mémoire sont obtenus en utilisant des courants de forte intensité, qui ont un sens prédéterminé et suivant des lignes de mémoire sélectionnées parmi un ensemble d'autres lignes. La sélection d'une ligne de donnée-mémoire est obtenue par la fermeture de deux interrupteurs complétant un circuit qui comprend une source 30 de tension, un générateur de courant, un premier interrupteur, la ligne de mémoire sélectionnée, un second interrupteur et un conducteur général de retour. Les interrupteurs intercalés entre le générateur de courant et les extrémités des lignes de ta mémoire seront appelés interrupteurs "de source", tandis que ceux disposés entre les extrémités opposées des lignes et le con-35 ducteur général de retour seront désignés par interrupteurs "de masse". La sélection d'une ligne s'effectue par la fermeture simultanée d'un interrupteur "de source" et d'un interrupteur "de masse". On sait que, dans la plupart des systèmes à mémoire utilisés, chaque ligne de mémoire doit être parcourue par des impulsions de courant de sens -40 opposés, selon qu'il s'agit d'une opération "d'interrogation" ou d'une opéra- â 70 47244 2 u 7 2 I 2v -tion "d'inscription" et que pour empêcher le retour des courants par des trajets dérivés, les lignes sont munies, soit à une extrémité, soit au deux extrémités, de paires de diodes de polarisations inverses. Après les opérations de lecture on obtient, pour un numéro détermi-5 né de ligne de sortie, une série de signaux de sortie qui dépendent de l'état des éléments de mémoire soumis aux impulsions d'interrogation. Les méthodes utilisées, jusqu'ici pour détecter et, si possible, pour localiser l.es.défauts de la mémoire sont basées sur des procédés logiques consistant à insérer en mémoire une configuration convenablement choisie, 10 puis à interroger la mémoire et à vérifier si les signaux obtenus à la sortie correspondent à ceux prévus en cas de fonctionnement correct. Si ce n'est pas le cas on cherche à déterminer quel élément défectueux est â l'origine de la configuration de sortie erronée. Ce procédé peut être amélioré de différentes manières, par exemple en agissant directement sur certains interrupteurs, 15 en les actionnant ou en les bloquant, afin de parvenir à une délimitation du champ de ladite nnémoire et de localiser la zone où se trouve le défaut. On sait que. pour réaliser lesdits interrupteurs "de source" et interrupteurs "de masse" on utilise généralement des transistors qui sont soumis à des conditions de fonctionnement très sévères, puisqu'ils doivent supporter 20 des courants continus et des tensions inverses beaucoup plus élevés que ceux des circuits logiques et puisqu'ils doivent, en outre, fonctionner à des vitesses élevées. Il a été expérimentalement constaté que la plupart des défauts de fonctionnement dans les circuits de mémoire sont provoqués par le_s défauts des transistors fonctionnant comme interrupteurs, parce qu'un ou plusieurs 25 interrupteurs demeurent fermés alors qu'ils devraient être ouverts. Ceci provoque une répartition anormale des courants de commande des lignes de mémoire parce que ces courants se subdivisent par exemple suivant plusieurs trajets, l'évaluation de cette subdivision étant totalement imprévisible, car elle peut varier avec le temps, la température et d'autres 30 facteurs accidentel s, C'est pourquoi la configuration des signaux de sortie est variable et aléatoire et la localisation des défauts par des méthodes logiques de diagnostic est impossible. La même chose peut se produire si une ou plusieurs diodes connectées 35 aux extrémités de lignes de mémoire sont court-circuitées, car, dans ce cas également, il peut exister des trajets d'impulsions erronés en parallèle avec le trajet correct. Par ailleurs le défaut consistant dans l'ouverture permanente d'un interrupteur ou dans l'isolement d'une diode a pour effet d'empêcher le passage du courant dans les lignes intéressées, d'où s'en suit l'absence 40 des opérations de lecture et d'écriture. Ce défaut est facilement détectable ê 70 47244 3 2072129 avec les méthodes habituelles. Un but de la présente invention est de prévoir un dispositif pour contrôler le bon fonctionnement et l'intégrité des composants du circuit de mémoire, et notamment des interrupteurs et des diodes, de façon à identifier 5 l'interrupteur qui est fermé en permanence à cause du défaut ou la diode court-cïrcuitée ou, au moins, le groupe d'interrupteurs ou le groupe de diodes contenant l'interrupteur ou la diode incriminé. Ce but est atteint en prévoyant : un dispositif formé de circuits pour empêcher la fermeture de tous les interrupteurs de source ou de tous les TO interrupteurs de masse et l'éxécution d'un programme de diagnostic permettant la fermeture successive de chaque interrupteur de masse, respectivement de chaque interrupteur de source ; un dispositif de seuil pour détecter le passage du courant à travers l'Interrupteur qui se ferme successivement et un enregistreur de défauts pour mémoriser les signaux éventuels engendrés par les 15 dits passages de courant. En effet le passage du courant, dû à la fermeture d'un interrupteur de masse, ou d'un interrupteur de source, montre, quand la fermeture de tous les interrupteurs de source ou de masse est empêchée, qu'au moins un des interrupteurs ainsi neutralisés est fermé par erreur puisqu'il permet ledit passage du courant. 20 Avec un programme de diagnostic différent, qui prévoit la fermeture permanente d'un interrupteur de source, ou de masse, et la fermeture successive de tous les interrupteurs de masse, ou de source, situés par rapport aux lignes du même côté que l'interrupteur fermé en permanence par erreur on peut détecter le court-circuit d'une ou de plusieurs diodes connectées aux 25 extrémités des lignes, court-circuit qui empêcherait la fermeture du circuit entre deux interrupteurs placés du même côté. Lorsque les programmes de diagnostic sont achevés il est possible, en examinant les signaux d'erreur enregistrés dans les registres d'erreurs, d'identifier la diode ou l'interrupteur défectueux ou, tout au moins, d'identi-30 fier un groupe de diodes ou d'interrupteurs dans lequel se trouve la diode ou l'interrupteur défectueux. Les avantages et les caractéristiques de l'invention apparaîtront clairement dans la description ci-après d'une réalisation préférée, faite à titre d'exemple non limitatif selon les dessins annexés qui montrent: 35 Fig. 1 : un schéma des lignes selon une dimension d'une matrice de mémoire, avec deux diodes par ligne et les circuits de test conformes à l'invention. Fig. 2 : les configurations des signaux emmagasinés dans le registre d'erreurs a et b en cas de défaut, soit dans les transistors, soit dans les diodes, de 40 ladite matrice. * 70 47244 n z. 072129 Fig. 3 : un schéma des lîgnes selon une dimension d'une matrice de mémoire, avec quatre diodes par ligne et les circuits de test associés conformes à l'invention. Fig. 4 : la représentation du registre d'erreurs en cas de défaut dans les Fig. 5 : le schéma logique des circuits de sélection et de test des lignes de mémoire, conformément à l'invention. La Fig. t représente schématiquement et partiellement les 16 lignes d'une dimension de sélection d'une matrice de mémoire. Les. 16 lignes sont 10 divisées en quatre groupes de 4 lîgnes chacun. Les lîgnes sont désignées respectivement par les numéros 11.... 14 pour le premier groupe, 21.... 24 pour le deuxième groupe, 31.. . . 34 pour le troisième groupe et 41.... 44 pour le.quatrième groupe. Chaque ligne est munie, à l'une de ses extrémités, de deux diodes de polarités inverses. Seules les diodes du premier et du qua-15 trïème groupe sont représentées sur les figures. Elles sont indiquées respectivement par les numéros 111 à 118 et 141 à 148. Chaque ligne de mémoire est en conséquence connectée, du côté des diodes, à deux lignes de sortie ; dans chacune d'elles le courant ne peut circuler que dans un sens déterminé. 20 Les diodes du troisième et du quatrième groupe de lîgnes ne sont pas représentées. Elles sont remplacées par des flèches indiquant le sens suivant lequel le courant peut circuler par I' intermédiaïr e des diodes. De l'autre côté chacune des quatre extrémités de ligne de chaque groupe est reliée à un conducteur commun, ces conducteurs étant indiqués 25 par les numéros 1, 2, 3et 4 respectivement pour le premier, le deuxième, le troisième et le quatrième groupe. Le côté gauche du dessin est indiqué par la lettre X et le côté droit par la lettre Y. Du côté V chacune des lignes 1, 2, 3 et 4 est connectée à une paire 30 de transistors de type NPN respectivement désignés par les numéros 61 et 62, 63 et 64, 65 et 66, 67 et 68. Les transistors 62, 64, 66 et 68 fonctionnent comme interrupteurs de source. Par suite leur collecteur est relié à une source de tension positive + V à travers une résistance commune R et leur-émetteur est connecté respectivement aux lîgnes 1, 2, 3 et 4. 35 Les transistors 61, 63, 65 et 67 fonctionnent comme interrupteurs de masse. En conséquence leur émetteur est relié à un conducteur de masse commun et leur collecteur est relié respectivement aux lignes 1, 2, 3 et 4. Les bases des quatre interrupteurs de source et celles des quatre interrupteurs de masse, du côté Y, sont connectées à autant de bornes T par lesquel-40 les les signaux de commande, provoquant l'ouverture et la fermeture des 5 transistors de ladite mémoire 70 47244 5 2072129 interrupteurs, sont reçus. Chaque interrupteur transistorisé peut comprendre un circuit de commande, non représenté, intercalé entre la borne T et la base du transistor. Du côté X, toutes les premières diodes, telles que 111 et 141, des 5 premières lîgnes 11, 21, 31, 41 de chaque groupe de lignes de mémoire sont connectées, par la ligne 101, au collecteur d'un transistor 51 fonctionnant comme interrupteur de masse et ayant un émetteur à la masse.Toutes les secondes diodes, telles que 112 et 142, des dites premières lignes de mémoire sont connectées, par la ligne 102, à l'émetteur d'un transistor 52 fonction-10nant comme un interrupteur de source dont le collecteur est alimenté par la source dé tension + V à travers la résistance R. De la même manière, les diodes, telles que 113 et 143, des secondes lignes de mémoire 12; 22, 32, 42 de chaque groupe sont connectées, par la ligne 103, au collecteur du transistor 53 ayant un émetteur à l'a masse, tandis 15 que les diodes, telles que 114 et 144, des dites secondes lignes sont connectées, par la ligne 104, à l'émetteur du transistor 54 dont le collecteur est alimenté, à travers la résistance R, par la source de tension +V. Les diodes, telles que 115 et 145, des troisièmes lignes 13, 23. 33, 43 de chaque groupe sont connectées, par la ligne 105, au collecteur du transistor 55 dont l'émet-20 teur est à la terre tandis que les diodes, telles que 116 et 146, sont connectées, par la ligne 106= à l'émetteur du transistor 56 dont le collecteur est alimenté, â travers la résistance de limitation R, par la source de tension + V. Les diodes, telles que 117 et 147, des quatrièmes lignes 14, 24. 34 25 et 44 de chaque groupe sont connectées, par la ligne 107, au collecteur du transistor 57 dont l'émetteur est à la masse, tandis que les diodes, telles que 118 et 148, des dîtes quatrièmes lignes de chaque groupe sont connectées, par la ligne 118, à l'émetteur du transistor 58 dont le collecteur est alimenté, à travers la résistance R, par la source de tension + V. Les bases des quatre 30 interrupteurs de source et des quatre interrupteurs de masse , du côté X, 51, 53, 55 et 57, sont connectées à autant de bornes T, par lesquelles les signaux de commande pour l'ouverture et la fermeture des dits interrupteurs sont reçus, éventuellement à travers les circuits de commande non représentés. La résistance R, connectée par une extrémité à la sourcede ten-35 sïon + V, fonctionne comme un générateur de courant constant et se rapproche d'un générateur de courant idéal d'autant plus que sa valeur est plus grande par rapport à la valeur de résistance de la charge. Elle peut être remplacée par un circuit propre fonctionnant d'une façon plus satisfaisante comme générateur de courant permanent. 40 Un circuit de seuil SG a son entrée connectée au point terminal P de 4 70 47244 2U/2129 la résistance R, connectée aux collecteurs de tous les transistors fonctionnant comme interrupteurs de source. Chaque fois qu'une ligne est sélectionnée, c'est le cas chaque fois qu'une impulsion de courant parcourt un circuit fermé grâce à la fermeture d'un interrupteur de source et d'un interrupteur 5. de masse, il y a une chute de tension au point P par rapport à + V. Cette chute de tension est détectée par le circuit de seuil SG, qui émet un signal logique UN sur sa sortie. Le circuit de seuil est réglé de façon à ne fournir le signal UN en sortie que si le circuit à travers la ligne est effectivement fermé, et à être insensible aux éventuelles impulsions transitoires de courant 10 qu'il peut y avoir au point P, impulsions dues à la fermeture d'un seul interrupteur de source ou de masse. La sortie du circuit de seuil SG est connectée à l'entrée IR d'un registre d'erreurs RE du type pas-à-pas qui, sous la commande d'un signal d'horloge appliqué à l'entrée 1T, avance pas-à-pas de façon à enregistrer dans les cellules de mémoire successives RE^....REjg 15 les valeurs, présentes à l'entrée IR au moment de l'application du signal horloge. Cet arrangement peut être opportunément remplacé par un registre à décalage, avec le même résultat final. Le cycle test pour déterminer si un interrupteur est fermé en permanence comprend les opérations suivantes, effectuées sous la commande 20 d'un programme de diagnostic spécial : 1. Tous les interrupteurs de masse sont fermés successivement, tandis que la fermeture de tous les interrupteurs de source est empêchée. En liaison avec la fermeture de tous les interrupteurs de masse la sortie du circuit de seuil SG est connectée successivement aux cellules de mémoire de 25 ® ^^8" Si tous les interrupteurs de source sont ouverts il n'y a aucun passage de courant, le circuit de seuil SG ne délivre aucun signal UN, et le contenu c|es cellules RE, à RE0 est ZERO. l a Si l'on suppose qu'un des interrupteurs de source, du côté X, est 30 fermé de façon permanente^ par exemple celui constitué par le transistor 52, on peut voir qu'il fournit constamment une tension à toutes les lignes de tous les groupes, par l'intermédiaire de la ligne 102 et des diodes, telles que 112 et 142. La fermeture successive des interrupteurs de masse 51.... 57 et 61.... 67 ferme chaque fois le circuit entre la source de tension et la masse 35 et permet le passage du courant : en conséquence le circuit de seuil SG délivre toujours un signal UN et un UN est enregistré dans toutes les cellules de mémoire de RE, à RE_. Ceci se produit également si l'un quelconque des in-1 o terrupteurs de source (54, 56 ou 58) du côté X est fermé de façon permanente. Si, au contraire, l'interrupteur de source fermé de façon permanen-40 te se trouve, du côté V, comme par exemple le transistor 62, il fournît une « à 70 47244 7 2072129 tension seulement aux lignes 11, 12, 13 et 14 du premier groupe. En conséquence il y aura passage du courant en liaison avec la fermeture des interrrupteurs de masse 51, 53, 55 et 57 du côté X et du seul interrupteur de masse 61 du côté Y. Ainsi un UN sera enregistré dans les qua-5 tre cellules de mémoire RE^ à RE^ et, en outre, dans la cellule RE^dans le cas considéré. Si l'un des interrupteurs 64, 66, ou 68 est fermé en permanence il y aura un UN dans les quatre premières cellules RE^ à RE^ et, en outre, dans les cellules REg» RE^ ou REg respectivement. 10 11 est clair que ce programme de diagnostic permet d'établir si un interrupteur de source est fermé de façon permanente, de vérifier s'il se trouve du côté Y ou bien d'établir simplement qu'il appartient au groupe des interrupteurs de source du côté X. 2. I_a fermeture de tous les interrupteurs de masse est empêchée et 15 tous les interrupteurs de source sont fermés individuellement et successivement. Sî tous les interrupteurs de masse sont ouverts il n'y aura aucun passage de courant et les cellules de REg à REjg enregistreront seulement un ZERO. En supposant qu'un interrupteur de masse, par exemple l'interrupteur 51 du côté X, soit fermé de façon permanente on peut voir qu'il met à la 20 masse, à travers la ligne 101 et les diodes, telles que 1 11 et 141, toutes les lignes de tous les groupes : il y aura en conséquence passage du courant correspondant à la fermeture de chacun des interrupteurs de source 52 à 58 et 62 à 68. En conséquence toutes les cellules REg à REjg enregistreront un UN. 25 Au contraire si l'interrupteur fermé en permanence est un interrup teur de masse du côté Y, par exemple l'interrupteur 61, seules les lignes 11, 12, 13 et 14 du premier groupe seront mises de façon permanente à la masse. En conséquence il y aura passage du courant correspondant à la fermeture de chacun des interrupteurs de source 52. . . .58 du côté X et du 30 seul interrupteur de source 62 du côté Y. Un UN sera enregistré dans les quatre cellules REg....RE^2 et dans la cellule RE.,. Si l'interrupteur fermé en permanence est celui consti-f o tué des transistors 63, 65 ou 67 un UN sera enregistré dans les cellules RE14, RE15 °U RE16" 35 Ce test permet d'établir si un interrupteur de masse est fermé de façon permanente ; de vérifier s'il se trouve du côté Y ou bien d'établir simplement qu'il se trouve du côté X, sans l'identifier. 3. Si tous les interrupteurs fonctionnent correctement et si , en conséquence, aucun UN n'a été enregistré il est possible de vérifier le fonc- 40 tionnement des diodes en empêchant la fermeture des interrupteurs de masse â 70 47244 2072129 et de source du côté X et en fermant toutes les paires possibles formées par un interrupteur de masse et un interrupteur de source, du côté Y. Par exemple l'interrupteur de source 62 est maintenu fermé et tous les interrupteurs de masse 61, 63, 65, 67 sont fermés successivement. Les signaux UN éventuel-5 lement engendrés à la sortie du circuit de seuil sont enregistrés dans les cellules de REj à RE^. Puis 11 interrupteur 62 est ouvert et l'interrupteur de source 64 est maintenu fermé, tandis que les interrupteurs de masse de 61 à 67 sont à nouveau fermés successivement, le résultat étant enregistré dans les cellules RE^. à REg- L'opération est renouvelée, à.savoir en maïn-10 tenant fermé d'abord seulement l'interrupteur de source 66 et ensuite seulement l'interrupteur de source 68 et en enregistrant les résultats respectivement dans les cellules de RE. à RE., et de RE. _ à RE,C. Si toutes les diodes 9 12 13 16 sont opérantes le passage du courant est possible seulement quand l'interrupteur de masse., directement connecté à l'interrupteur de source maintenu 1o fermé, est fermé, c'est-à-dire quand l'interrupteur de source 62 est maintenu fermé il y aura passage du courant seulement pendant la fermeture de l'interrupteur de masse 61. Si 64 est fermé, seulement en fermant 63. Si 66 et 68 sont maintenus fermés, le courant passera seulement en fermant 65 et 67. Un UN sera enregistré seulement dans les cellules RE^, REg, RE^, RE^g.Au 20 contraire si, par exemple, une des diodes 112, 114, 116 ou 118 est court-circuitée la fermeture de l'interrupteur 62 mettra sous tension toutes les lignes des autres groupes : et, par suite, le courant passera également en fermant les interrupteurs de masse 63, 65 et 67. En conséquence un UN sera enregistré également dans les cellules RE2, RE^ et RE^. 25 Si au contraire, une des diodes 111, 113, 115 ou 117 est court- circuitée la fermeture d'un des interrupteurs 64, 66 ou 68 mettra sous tension toutes les lignes du premier groupe et le courant passera chaque fois que l'interrupteur de masse 61 sera fermé. En conséquence un UN sera enregistré dans les cellules REr, RE. et RE,,. La même chose se produira pour o y 1 o 3 0 les diodes des autres groupes de lignes. Il est ainsi possible de déterminer le groupe de lîgnes contenant la diode défectueuse et, en outre, d'établir si c'est une des diodes polarisées dans le sens X-Y ou dans le sens opposé. La figure 2a représente les diagrammes indiquant les configurations enregistrées en mémoire à la fin des deux cycles de test des interrup-35 teurs en fonction des divers interrupteurs qui peuvent fonctionner incorrectement. Les interrupteurs qui sont fermés successivement dans les dits cycles de test sont indiqués dans les colonnes verticales et la configuration résultante du registre est indiquée pour chaque ligne horizontale quand l'inter-40 rupteur défectueux est celui ou l'un de ceux correspondant à la même ligne. 70 47244 9 2072129 Chaque cellule de mémoire ayant enregistré un UN est marquée d'une croix. Les configurations enregistrées en mémoire pendant chacun des cycles de test effectués pour la vérification des diodes sont indiquées sur la Fig. 2b. 5 Seuls sont montrés les résultats correspondant à la vérification des diodes du premier et du quatrième groupe. Pour chaque colonne les nombres non inscrits dans les parenthèses indiquent la paire d'interrupteurs fermés et pour chaque ligne horizontale est indiquée la configuration du registre qui est obtenue quand la diode défec-10 tueuse est l'une de celles indiquées par les nombres non inscrits dans les parenthèses en correspondance avec ladite ligne. . Les cellules hachurées sont celles dans lesquelles un UN est enregistré même si aucune diode n'est défectueuse. Les cellules dans lesquelles l'enregistrement d'un UN est provoqué par une diode défectueuse sont marqués 15 d'une croix. Il est évident qu'on peut choisir dans ce but toute autre succession d'opérations pour la fermeture successive de toutes les paires possibles comprenant un interrupteur de source et un interrupteur de masse du côté X. Comme on voit l'identification d'un interrupteur défectueux est possi-20 ble. pour l'arrangement représenté, seulement pour les interrupteurs du côté Y, c'est-à-dire pour le côté opposé à celui qui contient les diodes, et non pour ceux du côté X. Une meilleure définition dans l'identification de l'interrupteur éventuellement défectueux peut être obtenue avec l'arrangement de la Fig. 3, dans 25 lequel chaque ligne de mémoire est connectée, aux deux extrémités, à une paire de diodes de polarités inverses. Tous les éléments portés à la Fig. 1 ont sur la Fig. 3 les memes chiffres de référence. Les huit diodes connectées au premier groupe des quatre lignes 11, 12 13, 14 du côté Y sont indiquées par les nombres 1 61 à 168. Les 30 huit diodes connectées du côté Y aux quatre lignes de 41 à 44 du quatrième groupe sont indiquées par les nombres 191 à 198. Comme pour la Fig. 1 les diodes connectées aux lîgnes du second et du troisième groupe ne sont pas représentées. Le cycle test comprend les mêmes phases que celles indiquées pour la Fig. 1 : c'est-à-dire premièrement la fermeture de tous les interrup-35 teurs de source est empêchée et tous les interrupteurs de masse sont fermés successivement. Ensuite la fermeture de tous les interrupteurs de masse est empêchée et tous les interrupteurs de source sont fermés successivement. Si, dans ces conditions, un interrupteur de source défectueux, du côté X, est fermé par erreur en permanence, par exemple l'interrupteur 52, toutes les 40 premières lignes 11, 21, 31, 41 des quatre groupes de lignes sont alimentés fi 70 47244 2072129 en permanence par la source de tension, maïs les autres lignes des dits groupes ne sont pas sous tension. En fermant les interrupteurs de masse de 51 à 57 successivement le passage du courant coïncidera seulement avec la fermeture de l'interrupteur 51 tandis que la fermeture des interrupteurs de 5 masse de 61 à 67 provoquera le passage du courant en coïncidence avec la fermeture dé chacun d'eux. En conséquence un UN sera enregistré dans la cellule RE. et dans les quatre cellules REr à REn. 1 o o Si au contraire, un des interrupteurs 54, 56 ou 58 est fermé en permanence seules seront sous tension la seconde, la troisième et la quatrième 10 ligne de chaque groupe et en fermant successivement tous les interrupteurs de masse de 51 à 57 et de 61 à 67 il y aura un signal UN correspondant à la fermeture des inierrupteurs 53, 55 et 57 et de chacun des interrupteurs 61, 63, 65 et 67. En conséquence un UN sera enregistré dans les cellules RE , A RE.j, et> en outre, dans chacune des cellules de RE,. à REg. 15 Si au contraire, un interrupteur de masse est fermé en permanence du côté X, par exemple l'interrupteur 51, seules les premières lignes 11, 21, 31, 41 de tous les groupes sont mises à la terre. En conséquence, le passage du courant coïncidera avec la fermeture de l'interrupteur de source 52 et, en outre, des quatre interrupteurs de source 62 à 68. En conséquence un UN 20 sera enregistré dans la cellule REg et, en outre, dans les quatre cellules de RE^2 s ''un c'es interrupteurs de masse 53, 55,57 est fermé en per manence, seules les lignes, à savoir la seconde la troisième ou la quatrième de tous les groupes, seront mises à la terre. En conséquence le passage du courant correspondra à la fermeture des interrupteurs de source 54 ou 56 ou 25 58 et, en outre, des quatre interrupteurs de source 62 à 68, et un UN sera enregistré dans la cellule RE^ , ou RE12 et' en outre> dans toutes les cellules deRE,, à RE,C. 13 1 o Dans le cas où l'interrupteur défectueux est un interrupteur de courant ou de masse du côté Y le résultat du test sera le même que celui décrit 30 au sujet de la Fig. 1. La Fig. 4 montre les diverses configurations résultantes dans le registre RE selon l'interrupteur défectueux, qui est indiqué à côté de chaque ligne. Comme indiqué sur la Fig. 2, les cellules où un UN est enregistré sont indiquées par une croix. 35 Si tous les interrupteurs fonctionnent correctement le test de l'in tégrité des diodes du côté X peut être effectué de la même façon et avec les mêmes résultats que pour la Fig. 1. Pour tester les diodes du côté Y on procède de la même manière en empêchant la fermeture des interrupteurs du côté Y et en fermant simultané-40 ment toutes les paires possibles comprenant un interrupteur de source et un ê 70 47244 2072129 interrupteur de masse du côté X. Selon la symétrie du schéma les résultats sont les mêmes que ceux indiqués à la Fig. 2b quand on substitue les interrupteurs du côté X et les diodes du côté Y aux interrupteurs du côté Y et aux diodes du côté X et quand 5 on considère les numéros de référence des diodes et des transistors indiqués entre parenthèses. La figure 5 représente le schéma logique de l'arrangement des circuits d'une mémoire selon l'invention en se limitant à la commande, en lecture et en écriture, des lignes d'une dimension dans l'hypothèse où l'on traite de 1C mémoire à lecture destructive, dans laquelle en conséquence un cycle de mémoire comprend une phase de lecture et une d'écriture et qu'il s'agit du schéma correspondant à la Fig. 1, à savoir avec deux diodes par ligne. Le rectangle indiqué par ME est supposé comprendre toutes les lîgnes de mémoire et leurs diodes terminales. Quant à ce qu'il contient (non repré-15 senté sur les dessins) cela comprend essentiellement ce qui est représenté sur la surface indiquée par ME à la Fig. 1. Toutefois le nombre de groupes de lignes et le nombre de lignes par groupe peut être différent. Il sera en général supérieur à quatre, comme représenté à la Fïg. 1. Sur les côtés X et Y de la mémoire ME seules sont représentées la première et la dernière 20 paire d'interrupteurs de source et de masse, à savoir celles indiquées par les numéros de référence 51, 52; 57, 58 ; 61, 62 ; 67, 68. Il est entendu qu'entre les dites premières et dernières paires sont comprises d'autres paires d'interrupteurs, en nombre suffisant pour pouvoir effectuer la sélection d'une ligne parmi les N lignes de la dimension de mémoire considérée. ZZ Généralement ces N lignes seront divisées en n groupes de m lignes, de sorte que m x n = N. Il y aura en conséquence m paires d'interrupteurs du côté X et n paires d'interrupteurs du côté Y. Pour simplifier on supposera 2 que m=n, c'est-à-dire n =N. Il y aura en tout 4n interrupteurs. Toutes les considérations qui suivent pourront être facilement étendues au cas = m ÔC différent de n. Les mêmes références que pour les Fig. 1 et 3 sont utilisées, à savoir : la tension d'alimentation +V, la résistance de limitation R, le circuit de seuil SG, le registre RE qui comprend 4 n cellules ; l'entrée des signaux d'erreur IR et des impulsions d'horloge IT au dit registre. 35 La partie inférieure du dessin montre : Le registre RA d'adresse de mémoire qui contient l'adresse de la ligne devant être sélectionnée à chaque cycle de mémoire. Dans la présente hypothèse il contiendra 2k == 2 log0 n bits. La première nr.citié de son contenu, à savoir les premiers k bits, peut être transférée, sous l'effet c'une impul-40 sion d'horloge TQ, à travers le canal CX vers le décodeur DX et la seconde 70.47244 2072129 moitié, à savoir les derniers k bits, à travers le canal CY vers le décodeur DY. Les décodeurs DX et DY ont chacun n sorties. Seules la première 201 et la dernière 202 sont représentées pour le décodeur DX et de façon analogue, la première 211 et la dernière 212 pour le décodeur DY. sorties de DY aura la valeur UN, les autres ayant la valeur ZERO. 11 en va de même pour les sorties de DY. Sur la figure 5 sont représentés, au moyen d'un symbole particulier, comme par exemple celui portant le numéro 203, un certain nombre d'éléments 10 de commutation du type ET, communément appelés circuits ET. Ils ont deux entrées et leur sortie a la valeur UN si -et seulement si- les deux entrées ont la valeur UN. Un circuit logique sera dit "ouvert" si une des entrées, choisie comme entrée de "contrôle" a la valeur UN. Dans ce cas la valeur présente sur la seconde.entrée apparaîtra inchangée à la sortie. Le circuit ET est 15 "fermé" si Hentrée de contrôle a la valeur. ZERO • parce que dans ce cas la sortie a toujours la valeur ZERO. Les éléments;de commutation du type OU, également appelés circuits OU., ont deux entrées ou plus et sont également représentés au moyen d'un symbole particulier, comme par exemple ceux indiqués par les références 20 246 ou 250. Dans ces circuits la sortie a la valeur UN si au moins une des entrées a la valeur UN. Les circuits OU peuvent être considérés comme constamment "ouverts", parce qu'une valeur UN présente sur l'une quelconque des entrées est transférée inchangée à la sortie. On peut supposer que la valeur UN corresponde à une tension positive, par ex. 5 V, et que la va-25 leur ZERO corresponde à OV. - La sortie 201 du décodeur.DX est connectée à une première entrée des circuits ET 203 et 204 dont les sorties commandent respectivement les bases des transistors 52 et 51 qui constituent les interrupteurs de source et de base de la première ligne de mémoire du premier groupe de lignes. 30 Les interrupteurs sont fermés, c'est-à-dire que les transistors sont conducteurs si une tension positive c'est-à-dire une valeur logique UN, est appliquée à leur base. Toutes les autres sorties de DX, comme la sortie 202, sont connectées aux premières entrées dés circuits ET analogues tels que les circuits 205 et 206, dont les sorties commandent les bases des transistors 35 tels- que 57 et 58, qui sont les interrupteurs de source et de tresse des autres lignes de chaque groupe. Comme toutes les sorties de DX. sauf une, ont une valeur ZERO, tous les circuits ET du côté X seront fermés à l'exception d'une.paire de circuits logiques correspondant à l'ensemble de lîgnes occupant la même place dans tous les groupes et comprenant la ligne à sélectionner. 40 La sortie 212 du décodeur DY est, au contraire connectée directe- 5 Pour chaque adresse enregistrée dans le registre RA seule une des 70 47244 13 2072129 ment et seulement à une première entrée du circuit ET 213 dont la sortie commande la base du transistor 61 qui est l'interrupteur de source du premier groupe de lîgnes de mémoire. L_a première entrée 217 du circuit ET 214, dont la sortie commande la base du transistor 62, qui est l'interrupteur de masse 5 dudit premier groupe, est au contraire connectée à la sortie du circuit OU 247 qui fait partie du circuit logique de commutation CI_C, lequel sera décrit plus tard. De façon analogue toutes les autres sorties de DY, comme la sortie 211, sont connectées aux premières entrées des circuits ET analogues cor-10 respondants, comme le circuit logique 215, dont les sorties commandent l'interrupteur de source de l'un des autres groupes de lignes. L_es entrées des circuits logiques, tels 216, qui commandent les interrupteurs de masse correspondants, sont connectées à autant de sorties des circuits OU, comme le circuit 246, faisant partie du circuit CLC. 15 Ainsi qu'il sera expliqué plus loin plus en détail, de ce côté également tous les circuits logiques sont fermés, à l'exception de la paire de circuits qui commandent les interrupteurs de source et de masse correspondant au groupe contenant la ligne à sélectionner. Un circuit de synchronisation CT engendre à chaque cycle de lecture-20 écriture, eu égard au fonctionnement de la mémoire, trois impulsions de durée appropriées et se succédant dans le temps, impulsions qui apparaissent sur les sorties 219 220 221 et sont référencées respectivement par Tq,T^ et Tg. L'impulsion Tq, présente à la sortie 219 du circuit de synchronisation, provoque l'enregistrement dans le registre d'adressage RA de l'adresse de la 25 ligne à sélectionner. L'impulsion T ^ et l'impulsion T^, respectivement sur les sorties 220 et 221 de CT, commandent respectivement la lecture et l'enregistrement. La sortie 220 est connectée à une première entrée des deux circuits ET 222 et 223 et la sortie 221 est connectée à une première entrée des circuits 224 et 225. Les sorties des circuits ET 222 et 224 sont respectivement 30 les conducteurs d'horloge 226 et 227 du côté X ; ils sont à leur tour connectés aux secondes entrées des circuits ET, comme 203, 205 ou 204, 206. La sortie du circuit logique 223 constitue le conducteur d'horloge 228. Celui-ci est à son tour connecté aux secondes entrées des circuits, tels que 214 et 216, qui commandent les interrupteurs de masse 62 et 68 du côté Y. 35 La sortie du circuit ET 225 est connectée à la première entrée du circuit ET 245, dont la sortie est une entrée d'un circuit OU 246, dont la sortie est le conducteur d'horloge 229 qui est connecté aux secondes entrées des circuits logiques, tels que 213 et 215, qui commandent les interrupteurs de source du côté Y. 40 L'autre entrée du circuit OU 246 est constituée par la sortie du cir- 70 47244 2072129 -cuit logique 244 dont la première entrée est connectée à la sortie 220 du circuit d'horloge CT. L'ensemble des circuits ET 244 et 245 et du circuit OU 246 constitue le circuit de commutation CLT. Un circuit de commande CR peut enregistrer une instruction relative 5 au mode de fonctionnement, qui peut être le mode normal ou le mode d'exécution de test des interrupteurs et des diodes. Ce circuit a sept sorties. Les quatre premières, 230 à 233, sont respectivement connectées à chacune des secondes entrées des quatre circuits logiques 222 à 225. Quatre variables binaires a, b, c, d sont présentes sur ces sorties. Une variable binaire e et 10 son complément e sont respectivement présentes sur les sorties 234 et 235 et une variable binaire f est présente sur la sortie 236. Le circuit logique CLC est constitué par un certain nombre de circuits de commutation, chacun d'eux comprenant deux circuits ET dont les sorties sont les entrées d'un circuit OU. 15 Sur la Fig. 5 sont représentés seulement le premier et le dernier de ces circuits qui sont reliés reàpectivement à la première et à la dernière sortie du décodeur DX et du décodeur DY. Le premier circuit de commutation est constitué, par exemple par les circuits ET 242 et 243 dont les premières entrées sont connectées respecti-20 vement aux conducteurs 201 et 212, tandis que leurs sorties sont les entrées du circuit OU 247 dont la sortie est la première entrée du circuit ET 214. De façon analogue le dernier circuit de commutation comporte les premières entrées des circuits ET 240 et 241 qui sont respectivement connectées à la sortie 202 de DX et 211 de DY, et la sortie du circuit OU 246 est l'entrée 218 du 25 circuit ET 216. Les secondes entrées des circuits logiques, tels que 241 et 243, du circuit CLC; de même que la seconde entrée du circuit logique 245 du circuit CLT sont connectées à la sortie 234 du circuit de commande CR. Sur les dites entrées est présente la variable binaire e. 30 Les secondes entrées des circuits logiques, tels que 240 et 242, du circuit CLC, et la seconde entrée du circuit logique 244, du circuit CLT, sont connectées à la sortie 235 du circuit de commande CR. Sur les dites entrées œt présente la variable ë . La sortie 236 du circuit de commande CR, sur laquelle est présente 35 la variable f est une première entrée du circuit logique 251 dont la sortie est l'entrée horloge 1T du registre d'erreur RE. La seconde entrée du circuit logique 251 est la sortie du circuit CU 250 dont les entrées sont connectées aux quatre conducteurs de synchronisation 226, 227, 228 et 229. Le mode de fonctionnement du circuit de mémoire dépend de la confi-40 guration du complexe de variables a, b, c, d^ eet f. Les modes possibles ê 70 47244 15 2072129 sont : le mode de fonctionnement normal, les différents modes de diagnostic pour la vérification des interrupteurs de source, des interrupteurs de masse et des diodes. . Dans le mode normal la configuration des variables est la suivante : 5 a b c d e e f 1111 10 0 Les circuits logiques 222, 223, 224, 225, 245 sont ouverts. L'impulsion T est envoyée aux deux conducteurs de synchronisation 226 et 228 et l'impulsion Tg atteint, à travers le circuit 224, le conducteur 227, et parvient en outre, 10 à travers les circuits ouverts 225 et 245 et le circuit CLI 246, au conducteur de synchronisation 229. Le circuit logique 244 est fermé. Supposons, par exemple, que la ligne à sélectionner est la première ligne du premier groupe. Le décodeur DX aura un UN sur la sortie 201, ouvrant ainsi la première entrée du circuit logique 203. Le décodeur DY a un 15: LIN sur la sortie 212. Puisque e = 1 et e = 0 le circuit 243 du circuit CLC est ouvert et le circuit logique 242 est fermé. En conséquence la valeur UN sur la sortie 212 est transmise, à travers le circuit ET 243 et le circuit OU 247, à l'entrée de contrôle 217 du circuit logique 214, qui s'ouvre.Ainsi l 'impulsion T^ est transmise, à travers les circuits ouverts 222 et 203 , à la 20 base du transistor 51 et, à travers les circuits ouverts 223 et 214, à la base du transistor 62. Les deux transistors 51 et 62 deviennent conducteurs. Une impulsion de lecture traversera le circuit : +V, R, transistor 51. première ligne du premier groupe, transistor 62, terre. Immédiatement après une impulsion T^ est appliquée à la base du transistor 52 à travers 25 les circuits logiques ouverts 224 et 204, et à la base du transistor 61, à travers les circuits logiques ouverts 225, 245, 246, 213. Les deux transistors deviennent conducteurs et une impulsion d'enregistrement parcourt la ligne sélectionnée en sens inverse du précédent. Dans les deux cas ces impulsions de lecture et d'enregistrement provoquent la sortie d'une valeur UN du cïr-30 cuit de seuil SG. Cependant, comme l'entrée 236 du circuit ET 251 envoie la valeur f = O, la sortie IT reste à ZERO, le registre RE n'avance pas et les valeurs UN à la sortie de SG ne sont pas enregistrées. Pour vérifier les interrupteurs de masse il est nécessaire de fermer successivement tous les interrupteurs de source, d'abord du côté X, puis du 35 côté Y, tous les autres interrupteurs étant ouverts. Les dits interrupteurs du côté X étant fermés la configuration des variables est la suivante : a b c d e e f 10 0 0 10 1 Donc le circuit logique 222 est ouvert et les impulsions d'horloge Tj 40 sont envoyées au conducteur 226 tandis que les autres circuits logiques 223 à à 70 47244 2072129 225 sont fermés et qu'en conséquence aucune impulsion d'horloge n'est envoyée aux autres conducteurs de synchronisation 227, 228 et 229. Grâce à un programme de diagnostic particulier une séquence d'adresses est enregistrée successivement dans le registre RA, de telle façon qu'une valeur UN est 5 présente successivement sur une seule des sorties du décodeur DX, ouvrant ainsi successivement tous les circuits togîqUes 203 à 205 qui commandent les interrupteurs dé source du côté X. Lies valeurs aux sôrties'du décodeur DY sont sans importance, car aucune impulsion n'est envoyée sur les conducteurs de synchronisation du côté Y. Ainsi tous les interrupteurs de source du côté 10 X se ferment successivement pendant les impulsions T , les autres restant tous ouverts. Comme la variable f est UN le circuit logique 251 est ouvert et les impulsions envoyées sur le conducteur 226 atteignent, à travers le circuit OU 250, l'entrée 1T du registre RE et font avancer le registre: RE, en 15 enregistrant ainsi dans les premières n cellules de RE à RE,_ les valeurs éventuelles UN engendrées à la sortie de SG par l'effet d'éventuelles impulsions de courant. Pour fermer ensuite tous les interrupteurs de source du côté Y la configuration des Variables sur les sorties de CR est la suivante : 20 abcdeef 0 0 0 1 1 0 1 Le circuit logique 222 est fermé et le circuit logique 225 est ouvert. Les impulsions T atteignent le conducteur de synchronisation 229 à travers z les circuits logiques 225, 245 et 246. Le registre d'adresses est ensuite char- 25 gé d'une succession d'adresses de façon à faire apparaître successivement sur toutes les sorties du décodeur DY un UN, les valeurs des signaux sur les sorties du décodeur DX étant sans importance. Ainsi qu'il a été expliqué tous les interrupteurs de source du côté Y sont fermés successivement et tous les autres interrupteurs restent ouverts. 30 Les impulsions T2 atteignent à travers 250 et 251 l'entrée IT du registre RE qui avance et enregistre les signaux, engendrés dans les cellules de RE^j â RE . 2 n Répétant les mêmes opérations d'adressage en présence des deux configurations de variables de CR ci-après : 35 abcdeef 0 0 10 10 1 0 10 0 10 1 les interrupteurs de masse sont fermés successivement, d'abord du côté X grâce aux impulsions transmises à travers le circuit logique 224 ouvert 40 au conducteur 227, puis du côté Y grâce aux impulsions transmises à tra- 3 70 47244 17 2072129 -vers le circuit logique 223 au conducteur 228. Pour la valeur de e égale à UN et la valeur de e égale à ZERO les signaux de sortie du décodeur DY atteignent l'entrée des circuits logiques, comme 214 et 216, à travers respectivement-les circuits logiques 243 et 241 5 ouverts et les circuits OU 247 et 246. Les signaux d'erreur engendrés par le circuit SG sont enregistrés dans les cellules RE. . , à RE. . 2n + 1 4n- Pour effectuer le test des diodes du côté X il est nécessaire de fermer simultanément un interrupteur de source et un interrupteur de masse du côté Y, et ce pour toutes les paires possibles d'interrupteurs de masse et de 10 source. La configuration des variables est maintenant la suivante : abcdeef 0 1 0 0 0 1 1 Les circuits logiques 222. 224 et 225 sont fermés, le circuit logique 223 est ouvert. L'impulsion est envoyée sur le conducteur de synchronisa-15 tîon 228. En outre e étant égale à ZERO et e à UN le circuit logique 224 est ouvert et le circuit logique 245 est fermé : l'impulsion atteint, à travers 244 et 246, également le conducteur de synchronisation 229. Le registre d'adresses RA est chargé successivement d'une série d'adresses de telle sorte que pour chaque cycle de mémoire i I y a un UN sur 20 une seule sortie de DX et sur une seule sortie de DYceci successivement pour toutes les paires possibles comprenant une sortie de DX et une sortie de DY. Ceci équivaut à ur. programme pour sélectionner successivement et de façon ordonnée, toutes les lignes de mémoire. Etant donné que la variable e = ZERC et ë = UN dans le circuit logique CLC les circuits logiques, comme 25 240 et 242, sont ouverts et les circuits logiques, comme 241 et 243, sont fermés. Les valeurs UN présentes successivement sur les sorties de DY ouvriront successivement les circuits logiques, comme 213 et 215, dont la sortie commande les interrupteurs de source du côté Y. Les valeurs UN présentes successivement sur les sorties de DX ouvriront les circuits logiques, comme 30 214 et 216, qui commandent les interrupteurs de source du même côté. Chaque paire de valeurs UN sur une sortie de DX et sur une sortie de DY provoque, pendant l'impulsion , l'ouverture d'un interrupteur de source et d'un interrupteur de masse du même côté Y. La fermeture successive de toutes les paires possibles de tels interrupteurs permet le test des diodes du côté X, 35 comme il a été expliqué précédemment. Les impulsions T^, à travers 250 et 251, commandent l'avancement du registre d'erreurs RE et l'enregistrement des signaux d'erreur dans les cellules appropriées des valeurs UN engendrées par SG. Dans le cas du schéma de la Fig. 3, avec une paire de diodes à cha-40 que extrémité des lignes, et si l'on veut tester les diodes du côté Y, il faut 70 47244 2U/2I2V prévoir un second circuit symétrique et symétriquement relié au circuit CLC, et un second circuit symétrique et symétriquement relié au circuit CLT. Il est ainsi possible d'empêcher la fermeture de tous les interrupteurs du côté Y et de commander la fermeture simultanée des deux interrupteurs de toutes 5 les paires d'interrupteurs qui comprennent un interrupteur de masse et un interrupteur de source du côté X. Le registre d'erreurs RE peut être remplacé par un simple bîstab'e apte à enregistrer à chaque cycle de mémoire si un signa1 d'erreur a été émis par le circuit SG. Dans ce cas le contenu du bistable est lu et enregistré, 10 après chaque cycle de mémoire, dans une mémoire externe de capacité suffisante simultanément avec l'adresse contenue dans lë registre d'adresses. Cette mémoire externe peut être constituée d'un disque ou d'un ruban magnétique. Comme dans la plupart des cas n est plus grand que 4 un registre 15 d'erreurs RE contenant 4n cellules est suffisant "pour tester les interrupteurs, 2 mais non les diodes, ce qui exigerait n cellules, ceci représentant le nombre de toutes les paires possibles comportant un interrupteur de masse et un interrupteur de source. Il sera donc nécessaire d'effectuer le test des diodes en plusieurs étapes successives, de décharger le registre RE à la fin de cha-20 que phase et de transférer son contenu dans une mémoire de grande capacité avec l'indication des adresses relatives à chaque signal d'erreur UN. â 70 47 244 19 2072129 REVENDICATIONS 1. - Dispositif mémoire comprenant un arrangement de lignes de mémoire, avec deux extrémités disposées respectivement sur un premier côté et sur un deuxième côté du dît arrangement, un premier jeu d'interrupteurs 5 comprenant des interrupteurs de source et des interrupteurs de masse connectés au dit premier côté, un second jeu d'interrupteurs comprenant des interrupteurs de source et des interrupteurs de masse connectés au dît deuxième côté du dit arrangement, un dispositif d'horloge pour délivrer des impulsions d'horloge pour commander la fermeture des dits interrupteurs à travers une 10 pluralité de conducteurs d'horloge, un dispositif de sélection pour permettre sélectivement à une impulsion de parcourir une ligne de mémoire prédéterminée en fermant un interrupteur de source et un interrupteur de masse sur les côtés opposés du dit arrangement, caractérisé par le fait de prévoir en combinaison des moyens de commutation, pour fermer sélectivement un seul ïnter-15 rupteur, et un circuit de seuil pour délivrer un signal d'erreur en réponse au passage d'une impulsion en liaison avec la fermeture du dît interrupteur unique. 2.- Dispositif mémoire selon revendication 1, comprenant un registre d'erreurs pour enregistrer les signaux d'erreur. 3.- Dispositif mémoire selon revendication 1, avec lequel les dits 20 moyens de commutation comprainert des moyens pour diriger les impulsions d'horloge sur un conducteur unique prédéterminé. 4.- Dispositif mémoire selon revendication 1, avec lequel au moins un élément unidirectionnel est connecté au moins à une extrémité de chaque ligne de mémoire, comprenant des moyens additionnels de commutation pour 25 permettre de fermer sélectivement un interrupteur de masse et un interrupteur de source sur le même côté du dit arrangement, (e circuit à seuil délivrant un signal d'erreur-en réponse au passage d'une impulsion en liaison avec la fermeture des dits deux interrupteurs. 5. - Dispositif mémoire selon revendication 4, comprenant un registre 30 d'erreurs pour enregistrer les dits signaux d'erreur. 6.- Dispositif mémoire selon revendication 4, avec lequel les dits moyens de commutation comprennent les moyens énoncés à la revendication 3 et en outre des moyens pour diriger les signaux d'horloge sur une paire prédéterminée de conducteurs de synchronisation.