la présente invention concerne des systèmes de synchronisation, ainsi que des générateurs d'ondes et des déphaseurs. Le rôle fondamental d'un système de synchronisation est de créer des signaux alternatifs bloqués en phase par rapport à un 5 signal alternatif de référence et modulés avec précision en amplitude suivant une fonction sinusoïdale ayant une phase variant de façon fixe ou'arbitraire, c'est-à-dire des signaux de forme sin wt . sin 0, sin wt étant le signal de référence nécessaire à la création de deux ou trois tels signaux, à l'aide d'un signal 10 commun de référence,'les déphasages étant de 90° ou 120°, c'est-à-qu'il s'agit dire/de jeux ae signaux biphasés ou triphasés. Dans le cas d'un jeu biphasé, on peut obtenir le jeu triphasé très facilement avec un circuit de sommation à résistance ou un transformateur de Scott, et inversement. Le déphasage 0 est normalement présent sous 15 forme numérique. On sait créer ces signaux à l'aide ti'un signal de référence d'amplitude déterminée avec précision, et on sait l'atténuer à l'aide de réseaux interconnectés de résistances, commandés par l'angle de phase et comprenant des résistances précises. Cependant, 20 ces dispositifs sont complexes et coûteux. L'invention concerne une variante de création de signaux de synchronisation. Plus précisément, l'invention concerne un système de synchronisation destiné à fournir un signal alternatif voulu, bloqué en phase par rapport à un signal alternatif de référence et dont 25 l'amplitude dépend d'une fonction sinusoïdale d'une phase, ledit système comprenant un générateur de deux signaux sinusoïdaux d'amplitude fixe à la fréquence du signal de référence et de phase différant du double dudit angle, et un dispositif de sommation desdits signaux sinusoïdaux. 30 Ainsi, pour créer les signaux biphasés de synchronisation sin 0 . sin wt et cos 0 . sin wt, les quatre signaux sin (wt +0), sin (wt - 0), cos (wt + 0) et cos(wt - 0) sont créés et combinés par des circuits d'addition suivant les équations : A sin 0 . sin wt = ^ (cos(wt - 0) - cos (wt + 0) ) 35 cos 0 . sin wt = ^ (sin(wt - 0) + sin (wt + 0) ). 72 14061 2133983 (On voit que la sommation comprend une inversion de signes dans un cas). Ainsi, les signaux voulus de phase fixe, mais d'amplitude réglable, proviennent de signaux de phase réglable, mais d'amplitude fixe ; ceux-ci sont très faciles à créer. 5 Bien qu'il soit possible d'obtenir un déphasage direct ré glable du signal de référence, par exemple à l'aide de réseaux réactifs, il est alors nécessaire d'utiliser des réseaux interconnectés de réactances qui ne sont que légèrement moins compliqués et coûteux, s'ils le sont, que les atténuateurs interconnec-10 tés précédemment utilisés pour la formation directe des signaux de synchronisation. L'utilisation de dispositif^de réaction et de mesure de déphasage implique des interconnexions importantes, et présente aussi un faible temps de réponse. Aussi, il est habituellement nécessaire avec de tels dispositifs de normaliser 15 l'amplitude des signaux résultants ; cette opération peut être réalisée avec un dispositif de réaction commandant un atténuateur variable, mais avec l'inconvénient d'un temps de réponse faible. L'invention concerne donc un procédé perfectionné de création des signaux d'amplitude fixe et de phase réglable avec pré-20 cision. Selon une caractéristique préférée de l'invention, les signaux sinusoïdaux d'amplitude fixe sont créés sous forme.de trains d'impulsions modulés en densité. L'amplitude de la forme d'onde en un point quelconque est 25 proportionnelle à la densité de bits "1" dans une représentation numérique. Selon une autre caractéristique avantageuse, le générateur de signaux comprend une mémoire binaire à 2n étages, destinée à contenir une représentation numérique d'au moins un cycle d'une 30 onde sinusoïdale, un générateur d'horloge fournissant un signal synchronisé au signal de référence et dont la fréquence est égale à 2n fois la fréquence du signal de référence, et un dispositif transmettant le signal d'horloge à la mémoire de manière à assurer la lecture du contenu des étages de la mémoire en commençant 35 dans des étages déterminés par un nombre à n-bits , représentatif du déphasage nécessaire et de son complément, de manière que la lecture de la mémoire comprenne des impulsions alternées formant 72 14061 3 2133983 deux trains séparés représentatifs des signaux sinusoïdaux fixes d'amplitude. le signal fourni est numérique et il peut être filtré de manière à former l'onde voulue, la création du signal numérique 5 final avec des niveaux déterminés avec précision permet le réglage précis de l'amplitude de la forme d'onde, le déphasage est directement déterminé sous forme numérique et sa précision est déterminée par la valeur de n. le circuit jusqu'au circuit de filtrage est numérique, si bien que les amplitudes de signaux 10 dans ce circuit ne doivent être réglées que suivant les normes numériques habituelles, c'est-à-dire juste suffisamment pour permettre une distinction sans ambiguïté entre les signaux "0" et 111", sauf dans l'étage final de sortie. le signal fourni par la mémoire fixe est de préférence ap-15 plique à- un registre à décalage à 2rL étages qui reçoit aussi les impulsions d'horloge, le registre est à recirculation, si bien que la mémoire fixe doit être lue une seule fois pour un déphasage donné. Une fois que la forme d'onde a été introduite dans le re-elle circule gistre,/aussi longtemps que voulu. S'il faut des formes ondes 20 ayant un déphasage fixe, on peut les prélever en des points appropriés dans le registre. la fréquence d'horloge est,comme décrit, égale à 211 fois la fréquence du signal de référence, la limite inférieure de n étant fixée par le plus grand de deux facteurs. Un facteur est 25 la précision nécessaire à la fixation du déphasage, et l'autre ' facteur est la précision nécessaire pour la représentation de la forme d'onde sous forme numérique. Si ces deux facteurs sont à peu près égaux, le système décrit jusqu'à présent donne satisfaction. Cependant, il est possible que le premier facteur soit très 30 supérieur au second. Dans ce cas, on peut modifier le système de manière à créer un signal rapide d'horloge de fréquence égale à 2^n + ^ fois la fréquence de référence, et un signal lent d'horloge de fréquence égale à fois la fréquence du signal rapide d'horloge, la phase étant réglable suivant k paliers égaux, le 35 signal lent d'horloge assurant l'excitation de la mémoire fixe et du registre à décalage. Ainsi, pour n = 8 et k = 4, par exemple, 12 la précision sur la fixation de la phase est de 1 pour 2 , et la 72 14061 4 2133983 longueur des nombres de la mémoire fixe et du registre est de 2® bits. * Dans de nombreux exemples d'utilisation de systèmes de synchronisation, il est nécessaire que plusieurs systèmes se parta-5 gent un signal commun de référence, mais soient réglés indépendamment quant au déphasage. Il faut en général dans ce cas un certain nombre de dispositifs totalement indépendants pour la création des divers signaux de synchronisation. Cependant, si on utilise le système numérique décrit, une grande partie du circuit de créa-10 tion des signaux de synchronisation peut n'exister qu'en un seul exemplaire, utilisé en temps partagé pour les différents signaux ; seuls les registres à décalage et les circuits associés ou placés au-delà doivent être affectés séparément à un signal de synchronisation. Ainsi, l'invention concerne donc un système de création 15 de plusieurs signaux séparés de synchronisation à l'aide d'un signal commun de référence, mettant en oeuvre le scircuit numérique décrit et les éléments appropriés en un seul exemplaire, utilisés en temps partagé pour les signaux différents de synchronisation. D'autres caractéristiques et avantages de l'invention res-20 sortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels : les figures 1 et 2 sont des diagrammes synoptiques de parties successives d'un système de synchronisation à plusieurs canaux. Sur la figure 1, la fréquence de référence, qui est sous 25 forme d'une onde sinusoïdale à fréquence nominale de 400 Hz, parvient aux|circuits 10 et 11 conformateurs d'impulsions qui créent un signal à 400 Hz, qui est bloqué en phase et en fréquence sur l'onde sinusoïdale à 400 Hz, et un signal rapide d'horloge à une 12 fréquence égale à 2 fois celle du signal à 400 Hz. Ces deux 30 signaux commandent le reste du circuit. le déphasage voulu est introduit sous forme d'un nombre binaire à 12 bits dans un registre 20 d'entrée à 12 bits. Ensuite, les 8 bits supérieurs pénètrent dans le circuit 21 générateur d'adresse qui fournit une suite croissant constamment d'adresses. 35 Ces adresses commandent une mémoire morte 22 par l'intermédiaire d'un ^codeur 23. La sortie de la mémoire 22 est reliée au circuit/de sortie de canal de synchronisation dans lequel le signal 72 14061 5 2133983 de la sortie de la mémoire est conservé dans un registre à décala- h ge, puis utilisé pour une'circulation, les quatre "bits inférieurs du registre 20 parviennent à un générateur 24 de signaux lents d'horloge qui commandent les circuits 21 et 25. 5 le générateur 24 peut avantageusement comprendre un compteur annulaire à 16 étages de 8 bascules (non représentées). Toutes les bascules sauf une ont leurs deux entrées reliées aux sorties de la bascule précédente ; la première bascule a ses entrées"1" et "0" reliées aux sorties "0" et "1", respectivement, de la 10 dernière bascule. Initialement, toutes les bascules se trouvent dans le même état ; lorsqu'elles reçoivent les impulsions rapides d'horloge, chaque bascule change d'état, le compteur fournit 16 signaux, un pour chaque côté de chaque bascule, le compteur annulaire assure une circulation totale jusqu'à l'état d'origine pour 16 15 impulsions de l'horloge rapide. Chacun des signaux fournis est une onde carrée dont le rapport présence/absence est égal à 1:1, chaque signal de sortie étant déphasé par une période d'impulsions rapides d'horloge par rapport au signal précédent de sortie. Ces 16 signaux fournis sont tous des signaux potentiels d'horloge 20 lente, et l'un d'entre eux est choisi comme signal réel d'horloge lente. On considère maintenant le fonctionnement du circuit dans son ensemble, en détail ; le registre 20 a ses 8 bits supérieurs transmis à un compteur cyclique 30 à 8 bits, au début d'une pé-25 riode délimitée par les signaux d'impulsions à 400 Hz, provenant du circuit 10. les 4 bits inférieurs du registre 20 parviennent au générateur 24 qui les décode et les utilise pour choisir l'un des 16 signaux potentiels d'horloge lente. Ces signaux d'horloge lente parviennent au compteur 30, qui progresse et termine 30 un cycle pendant la période comprise entre deux impulsions du circuit 10. A chaque fois que le compteur 30 progresse d'une unité, des circuits 31 de déclenchement s'ouvrent et laissent passer le nombre dans le compteur 30 par l'intermédiaire d'un jeu de portes OU 32, jusqu'au décodeur 23 d'adresse à mémoire morte, l'emplace-35 ment qui convient dans la mémoire 22 est ainsi lu. Au cours d'une période unique entre deux impulsions de 400 Hz, la mémoire morte subit ainsi une lecture de chacune de 72 14061 2133.983 g ses 2 positions, c'est-à-dire 256 positions, en commençant par un point déterminé par les 8 premiers "bits dans le registre 20. La lecture est en phase avec le signal choisi d'horloge lente, qui est synchronisé par rapport aux signaux d'horloge rapide, 5 par les 4 bits inférieurs du registre 20. Les signaux d'horloge lente parviennent aussi du générateur 24 à un registre 40 à décalage du circuit 25, par l'intermédiaire d'une porte 41 commandée à ce moment de manière à permettre le passage du signal provenant de la mémoire 22. Ainsi, au cours de 10 la période comprise entre deux impulsions à 400 Hz, la totalité du contenu de la mémoire 22 parvient au registre 40 qui a une capacité de 256 bits. Au cours des périodes suivantes à 400 Hz, la porte 41 permet la recirculation du contenu du registre 40. De plus, les quatre bits inférieurs du registre 20 sont contenus 15 par un registre 42 à quatre bits placé entre le registre 20 et le générateur 24, si bien que la sélection du signal d'horloge lente est maintenue pendant toutes les périodes suivantes à 400 Hz, alors que le contenu du registre 20 peut être changé. En plus du circuit décrit jusqu'à présent, le circuit 21 20 de sélection d'adresse comprend aussi un second compteur 33, analogue au compteur 30, et alimenté par le registre 20 par un circuit 34 de complémentation. Ge dernier forme les compléments à un du nombre qu'il reçoit, en changeant indépendamment chaque bit. Le générateur 24 comprend aussi un circuit de complémentation à un de 4 25 bits (non représenté ) qui forme les compléments des 4 bits inférieurs du contenu du registre 20 et choisit en conséquence un second signal d'horloge lente. Ce second signal parvient au compteur à 33 et/un circuit 35 de déclenchement analogue au circuit 31, la mémoire morte a aussi l'emplacement complémentaire choisi corres-30 pondant au déclenchement, le compteur 33 progressant comme le compteur 30, si bien que les deux emplacements choisis dans la mémoire morte avancent tous deux dans le même sens. Ainsi, le signal fourni par la mémoire 22 comprend des impulsions alternées de deux trains séparés. 35 Le signal fourni par la mémoire 22 parvient aussi à un se cond registre 43 par l'intermédiaire d'une porte 44, l'ensemble étant analogue à celui formé par le registre 40 et la porte 41. 72 14061 7 2133983 le registre 44 est sous la commande du second signal d'horloge lente fourni par le générateur 24j et les deux trains d'impulsions provenant de la mémoire 22 sont ainsi séparés dans les registres 40 et 43» respectivement, 5 Grâce à cette disposition, pendant que le registre 40 est rempli par le train d'impulsions de la mémoire 22 avec un déphasage déterminé par le contenu du registre 20, le registre 43 est simultanément rempli par le même train d'impulsions,avec un déphasage complémentaire. La raison pour laquelle on utilise un com-10 plément à "un" à la place d'un complément à "deux", est qu'il faut que les impulsions des deux trains soient toujours distinctes ; l'utilisation d'un complément à "deux" pourrait provoquer la formation de deux trains ayant le même signal d'horloge lente et coïncidant. 15 Les signaux des registres 40 et 43 sont des représentations des ondes sinusoïdales avec des déphasages appropriés sous forme numérique, si "bien que la densité de "un" en un point quelconque le long du signal est proportionnelle à l'amplitude de l'onde sinusoïdale en ce point. Des commutateurs de précision assurent 20 la normalisation de l'amplitude des formes numériques, et les signaux sont ensuite combinés et filtrés de manière à donner les signaux triphasés filtrés voulus de synchronisation. J3ur la figuré 2, les deux registres 40 et 43 sont représentés /gaT°r&£scm. de commodité. Après le remplissage de ces deux 25 registres, leur contenu circule sous la commande de signaux d'horloge lente choisis par le générateur 24. Legèignaux fournis par les registres sont donc sin(wt + 0) et sin(wt - 0) sous forme d'impulsions, 0 étant le déphasage défini par le contenu du registre 20,et la mémoire morte contient une représentation d'un 30 cycle unique d'une onde sinusoïdale entre 0 et 360°. Les deux registres comportent aussi des prises aux trois quarts du trajet, de manière que les signaux cos(wt + 0) et cos(wt - 0) soient aussi disponibles en ces points. Les quatre signaux, sous forme numérique, parviennent à quatre commutateurs respectifs 50 à 53 35 de précision qui reçoivent des tensions de référence + et -VR de référence, si bien que les signaux qu'ils fournissent sont des trains d'impulsions numériques d'amplitude réglée avec précision. Ces trains sont combinés par deux réseaux de sommation à 72 14061 8 2133983 résistance, conformément aux équations données précédemment, et forment des signaux 2 Y^'sin 0 . sin wt et 2 cos 0 . sin wt, toujours sous forme d'impulsions, mais contenant probablement des impulsions numériques superposées. Ces signaux sont amplifiés 5 dans les amplificateurs 54 et 55 comprenant des réseaux 56 et 57 de réaction qui filtrent les signaux de sortie. Ces amplificateurs excitent des étages 58 et 59 de puissance qui excitent à leur tour un transformateur 60 de Scott qui transforme les signaux biphasés des étages 58 et 59 en signaux triphasés. 10 la description faite jusqu'à présent concerne un canal uni que de synchronisation. Dans le cas de plusieurs canaux, le circuit du bloc 25 et le circuit placé au-delà doivent être multipliés pour les divers canaux, avec un générateur séparé 24 d'horloge lente pour chaque canal. Un circuit supplémentaire de com-15 mande,relativement peu important et portant la référence 26, comprend essentiellement un sélecteur de" canaux. Le reste du circuit de la figure 1 peut, cependant, être partagé entre différents canaux. Le fonctionnement est tel que le sélecteur 26 choisit un canal particulier et permet au registre à 4 bits du circuit 25 20 associé de recevoir les 4 bits inférieurs du registre 20, qui contient le déphasage nécessaire à ce canal. Les registres correspondant à 4 bits du circuit des autres canaux conservent sans changement leur contenu. Le générateur 24 associé est relié au • circuit 21 de sélection d'adresse, et la mémoire morte est lue, 25 son signal étant transmis au circuit 25 associé. Les portes 41 et 44. du canal associé sont commandées par le signal de sélection du sélecteur 26 et laissent passer les signaux de la mémoire morte dans les registres associés 40 et 43. Ainsi, le contenu des registres du canal choisi est modifié, alors que les autres 30 canaux continuent à créer les signaux précédents sans changement. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir du cadre de l'invention, qui est défini 35 dans les revendications annexées. 72 14061 9 2133983 REVENDICATIONS 1. Système de synchronisation destiné à fournir un signal alternatif voulu "bloqué en phase par rapport à un signal alternatif de référence et dont l'amplitude dépend d'une fonction sinu-5 soïdale d'un angle de phase, ledit système étant caractérisé en ce qu'il comprend un générateur de deux signaux sinusoïdaux d'amplitude fixe, ayant la fréquence du signal de référence et des phases qui diffèrent du double dudit angle de phase, et un dispositif de sommation des signaux sinusoïdaux. 10 2. Système selon la revendication 1, caractérisé en ce que les signaux sinusoïdaux d'amplitude fixe sont créés sous forme de trains d'impulsions modulés en densité. 3. Système selon la revendication 2, caractérisé en ce que le générateur de signaux comprend une mémoire binaire à 2n étages, 15 destinée_ à contenir une représentation numérique d'au moins un cycle d'une forme d'onde sinusoïdale, un générateur d'horloge destiné à fournir un signal synchronisé avec le signal de référence et dont la fréquence est égale à 2n fois celle du signal de référence, et un dispositif destiné à appliquer le signal d'hor-20 loge à la mémoire de manière à lire le contenu des étages de la mémoire dans l'ordre commençant aux étages déterminés par un nombre à n bits représentatif du déphasage nécessaire et par son complément, de manière que la lecture de la mémoire comprenne des impulsions alternées formant deux trains séparés représenta-25 tifs des signaux sinusoïdaux d'amplitude fixe. 4. Système selon la revendication 3» caractérisé en ce que le dispositif destiné à appliquer à la mémoire le signal d'horloge comprend un registre d'entrée destiné à contenir ledit nombre à n bits, deux compteurs cycliques dont la vitesse de comptage 30 est commandée par le signal d'horloge, une porte OU dont les entrées sont reliées aux sorties des compteurs, un décodeur d'adresse dont l'entrée est reliée à la porte OU et un circuit de complémentation monté entre le registre d'entrée et l'un des compteurs. 5. Système selon l'une des revendications 3 et 4* caracté-35 risé en ce que la lecture de la mémoire parvient à des circuits de déclenchement commandés par le signal d'horloge, de manière à laisser passer des impulsions alternées. 72 14061 10 2133983 6. Système selon la revendication 5» caractérisé en ce que . les signaux fournis par les circuits de déclenchement parviennent à des registres à décalage de recirculation, si bien que la mémoire n'est lue qu'une fois pour un angle donné de déphasage. 5 7. Système selon la revendication 6, caractérisé en ce que les registres à décalage comprennent des prises permettant le prélèvement de signaux sinusoïdaux de déphasages différents. 8. Système selon l'une des revendications 6 et 7» caractérisé en ce que les signaux fournis par les registres parviennent 10 à des commutateurs de précision recevant des tensions de référence réglées avec précision de manière à fournir des signaux qui sont des trains d'impulsions numériques d'amplitude réglée avec précision. 9. Système selon l'une quelconque des revendications 3 à 8, 15 caractérisé en ce qu'il comprend un générateur supplémentaire de signaux d'horloge, fournissant des signaux rapides ayant line fréquence égale à fois la fréquence du signal de référence et commandant le générateur de signal d'horloge de manière que des signaux k soient créés, chaque signal étant déphasé d'une 20 période /^impulsions d'horloge rapide par rapport au signal précédent, deux: de ces signaux étant choisis pour la lecture de la mémoire en fonction des k chiffres les moins significatifs et de leur complément d'un nombre à n + k bits|dont les chiffres les plus significatifs constituent le nombre à n bits qui détermine 25 l'étage du début de la lecture de la mémoire. 10. Système de synchronisation à plusieurs canaux, destiné à fournir des signaux alternatifs voulus bloqués en phase par rapport à un signal alternatif de référence et dont les amplitudes dépendent de fonctions sinusoïdales d'angles de phase, ledit 30 système étant caractérisé en ce qu'il comprend une mémoire binaire unique à 2n étages et un dispositif unique destiné à appliquer un signal d'horloge à la mémoire, ces dispositifs étant partagés par tous les canaux, un générateur de signal d'horloge et deux registres à décalage associés à chaque canal, et un circuit sélec-35 teur du canal convenable.