L'invention concerne la correction d'erreurs dans une image de télévision, et plus particulièrement un circuit de correction d'erreurs qui réalise des interpolations horizontale et verticale pour produire des formes d'ondes de correction d'erreurs dans une tête de caméra fonctionnant en mode de prise de vues. Divers dispositifs peuvent être utilisés pour mesurer des erreurs sélectionnées dans une image de télévision et pour mémoriser sélectivement les erreurs mesurées pendant qu'une caméra fonctionne en mode de réglage. Lorsque la caméra fonctionne ensuite en mode de prise de vues, les formes d'ondes de correction d'erreurs correspondant aux erreurs mesurées sont appliquées, par l'intermédiaire d'un dispositif de correction d'erreurs placé dans la tête de la caméra, à diverses entrées de commande, à des éléments de déviation de balayage, etc., afin de corriger les erreurs données dans l'image. Ces dispositifs utilisent donc un circuit de mesure d'erreurs qui est en général séparé de la tête de la caméra et qui travaille pendant que la caméra fonctionne en mode de prise de vues. Les dispositifs de correction utilisés principa- lement comprennent des sources analogiques, par exemple des potentiomètres, des intégrateurs, des condensateurs, etc., de manière que les erreurs mesurées soient codées, multiplexées et décodées, ce qui exige des circuits analogiques importants dans lesquels, dans certains dispositifs, une dérive considérable peut se produire et donc des problèmes de stabilité peuvent se poser. Les sources analogiques doivent être lues et réajustées de façon continue, de sorte que la tête de la caméra, c'est-à-dire le circuit de correction, dépend en général de façon continue des signaux provenant du circuit de mesure. Des perfectionnements récents apportés aux dispositifs de mesure et de correction -dlerreurs ont consisté à utiliser un circuit analogique de mesure placé à distance, qui produit automatiquement des signaux de mesure d'erreurs pendant le mode de réglage et applique les signaux, sous forme numérique, à un circuit numérique de correction d'erreurs placé dans la tête de la caméra. Les données d'erreurs mesurées sont évaluées par une technique à valeurs d'échantillonnage différentielles, mémorisées sous forme numérique dans la tête de la caméra afin d'être ensuite utilisées par le circuit de correction d'erreurs de cette tête, indépendamment du circuit de mesure d'erreurs, pendant que la caméra fonctionne en- mode de prise de vues. Lors du fonctionnement de la caméra en mode de prise de vues, le circuit de correction extrait numériquement les données différentielles, réalise une interpolation d'un point de correction à un autre, convertit les données différentielles en valeurs absolues, produit des ondes de tension analogique d'erreurs qui sont superposées aux ondes fondamentales de déviation afin de corriger., par exemple, des erreurs spatiales - horizontales et verticales. Les signaux de correction d'erreurs de masquage sont extraits, convertis en signaux - analogiques et transmis au circuit de traitement vidéo pour corriger toutes les erreurs de masquage. Un tel circuit de correction d'erreurs a pour inconvénient d'être généralement complexe et de manquer du degré de précision qui est actuellement souhaitable pour les circuits de mesure et de correction d'erreurs spatiales. La demande de brevet France No 81 03721 déposée. par la Demanderesse en date du 25 Février 1981 décrit un dispositif de mesure analogique d'erreurs -et de correction numérique d'erreurs typique de l'art antérieur. L'invention élimine les inconvénients de l'art antérieur, cités ci-dessus, au moyen d'un circuit numérique simplifié et très précis de correction d'erreurs qui réalise numériquement des-interpolations horizontales et verticales -pour produire des signaux de correction vidéo destinés aux corrections spatiales et de masquage. A cet effet, une partie d'interpolation verticale de l'interpolateur à deux dimensions décrit ci-après reçoit deux groupes de mots d'une mémoire à accès direct (RAM) qui correspondent aux données de correction provenant d'une rangée d'une matrice de correction située au-dessus d'une ligne en cours de correction, et de la rangée de la matrice de correction située immédiatement au-dessous. Les mots provenant des deux groupes de données sont intercalés, c'est- à-dire que les mots successifs des rangées supérieure et inférieure sont montés sélectivement dans un ordre donné pour produire un flot de données intercalées. Ce flot est dirigé vers un convertisseur numérique/analogique de multi- plication, de même qu'une onde de tension qui est appliquée à l'entrée de tension de multiplication de ce convertisseur. L'onde de tension est constituée d'une combinaison de deux tensions intercalées dont la valeur est déterminée par la position de la ligne en cours de correction dans la rangée de correction présente. Les deux tensions et les deux groupes de données sont eux-mêmes intercalés avec une phase choisie. Les tensions choisies de la séquence ainsi obtenue sont mémorisées temporairement et ajoutées à d'autres tensions de la séquence afin de produire une séquence verticale de sortie comprenant une somme pondérée des rangées situées au-dessus et au-dessous de la ligne en cours de correction. La séquence verticale de sortie est appliquée à une partie d'interpolation horizontale. Les sommes des valeurs de nombres impairs et pairs de la séquence provenant de la partie d'interpolation verticale sont ajoutées, en une seule jonction de sommation de cette partie d'interpolation horizontale, à la partie négative de l'onde de sortie de correction vidéo, augmentée d'une tension continue de décalage. Cette dernière décale l'onde de sortie afin que l'on obtienne une plage de +2,5 à -2,5 volts, par exemple. La tension obtenue à la jonction de sommation représente la différence entre la position de l'onde de sortie et la position qu'elle devrait occuper à la fin de la correction suivante. Cette tension de différence est échantillonnée sélectivement et appliquée à un intégrateur de sortie qui possède une constante de temps correspondant à l'intervalle de correction. L'intégrateur s'élève de sa tension existante à la tension augmentée de la 'tension de différence. La tension résultante constitue le signal de correction vidéo. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels: - la figure 1 est un schéma simplifié d'un circuit d'interpolation selon l'invention; - la figure 2 est une vue en plan montrant un réseau donné de points de correction dans lequel des données sont prises; - les figures 3A et 3B sont des schémas de formes de réalisation des éléments d'interpolation horizontale et dlinterpolation verticale; et - les figures 4A et 4B sont des schémas d'un circuit de commande/interface destiné au circuit d'in- terpolation montré sur les figures 3A et 3B. Comme représenté sur la figure 1, le circuit 10 d'interpolation comprend une partie 12 d'interpolation verticale (V), une partie 14 d'interpolation horizontale (H) dont l'entrée est reliée à la sortie de la partie 12 d'inter- polation V, et il comprend une mémoire à accès direct 16 (RAM) destinée à mémoriser des données d'erreurs mesurées sous la forme de mots de huit bits. Les données d'erreurs mesurées à mémoriser proviennent d'un circuit de mesure d'erreurs et d'un dispositif de multiplexage (non -représentés) faisant partie de la caméra, par l'intermédiaire d'un dispositif 18 de commande à microprocesseur et de lignes communes 20, 22 de données et d'adresses, respectivement. Un circuit d'interface 24 produit les signaux logiques de commande nécessaires à la synchronisation et la commande, les adresses, etc., entre le circuit 10 d'interpolation et le dispositif associé 18 de commande à microprocesseur. Des exemples de dispositifs de mesure d'erreurs, de multiplexage et de commande à microprocesseur, ainsi que leurs relations avec un circuit de correction d'erreurs spatiales et de masquage (SEC) sont décrits dans la demande précitée. Le circuit 10 d'interpolation décrit dans le présent mémoire constitue essentiellement une partie du circuit de correction d'erreurs spatiales et de masquage du système de caméra décrit précédemment. Le circuit 10 d'interpolation produit un signal de correction vidéo destiné au balayage, c'est-à-dire une correction d'erreurs spatiales horizontales et verticales, et une correction d'erreurs de masquage par le noir/blanc. Les données utilisées pour produire les signaux de correction proviennent d'un réseau de 16 x 16 points de correction, répartis uniformément dans les directions horizontale et verticale, sur l'étendue de l'image de télévision, afin de former un réseau de 13 x 14 points de correction situés réellement dans l'image effective, comme montré sur la figure 2. La forme d'onde réelle s'étend de façon très douce (linéairement) entre ces points. Ce circuit 10 d'interpola- tion a pour fonction de réaliser ce lissage en réalisant une interpolation horizontale et verticale très précise entre des points de correction. Les données d'erreurs correspondant aux 182 points de correction sont produites au moyen d'un circuit de mesure d'erreurs, mentionné précédemment, qui utilise également un réseau d'échantillonnage à peu près analogue de, par exemple, 13 x 14 blocs répartis uniformément sur l'étendue de l'image effective de télévision. Un tel circuit de mesure d'erreurs est décrit, par exemple, dans la demande de brevet déposée ce rême jour au nom de la Demanderesse pour "circuit numérique de mesure d'effets d'onbrage et d'erreurs de calage dans des caméras de télévision". En même temps que les données de correction V et H, des adresses correspondantes V et H sont fournies par le circuit d'interface associé, et plus particulièrement par un circuit générateur d'horloge 30, sous la commande du micro- processeur 18, et elles sont chargées dans la mémoire 16 à accès direct par l'intermédiaire de lignes communes 26, 28 d'adresses V et H, respectivement, en même temps que les données. Les données arrivent par l'intermédiaire d'une bascule 31 de données, avec des ordres de sélection de canaux RGB, H et V sur des lignes 33. La mémoire à accès direct est chargée en réponse à un signal de validation d'écriture et d'échantillonnage de cette mémoire, sur des lignes 32 de commande, ce signal provenant du circuit d'interface et du circuit générateur d'horloge 30. Les adresses V sont transmises par un additionneur 34 en réponse à un ordre de sélection de rangées supérieure/inférieure présent sur une ligne 36. $ Le contenu de la mémoire à accès direct 16 est extrait en réponse à un ordre -de validation de lecture présent sur les lignes 32 de commande, et ce contenu est dirigé vers un convertisseur numérique/analogique 38 de multiplication par l'intermédiaire d'une ligne commune multiplexée 40. Le convertisseur 38 présente une entrée de commande d'écriture reliée à une ligne 41. Un générateur 42 de signaux en rampe ou en dents de scie, faisant partie du circuit d'interface 24, applique une tension en échelons en régime horizontal, lorsqu'il reçoit un signal d'horloge de -ligne sur une ligne 44. La tension en échelons est appliquée à un commutateur 46 comme tension inférieure V et également comme tension supérieure V par l'intermédiaire d'un inverseur 48 et d'une jonction 50 de sommation. Cette jonction 50 reçoit une tension continue donnée (par exemple 2,5 volts) à une entrée 52. Le commutateur 46 réalise une sélection entre le signal inférieur V ou le signal supérieur V qu'il reçoit en réponse à un signal de synchronisation de 250 kHz se rapportant à l'ordre de sélection de rangée inférieure sur la ligne 36. La sortie du commutateur 46 est reliée à une entrée de tension de référence ou de multiplication du convertisseur numérique/analogique 38 par une ligne 54. Le convertisseur 38 est relié directement à un circuit 56 d'échantillonnage et de maintien et à une jonction résistive de sommation 58, et il est également relié à cette dernière par l'intermédiaire de l'entrée négative d'un amplificateur 60. L'entrée positive de l'amplificateur 60 est mise à la masse. Le circuit 56 d'échantillonnage et de maintien est relié à la jonction de sommation 58 et il réagit à une impulsion d'échantillon-l (250 KHz) arrivant par une ligne 62. La jonction de sommation reçoit également une tension de décalage V par l'intermédiaire d'une ligne 64. La sortie de la jonction 58 est reliée à un amplificateur opérationnel 66 qui est échantillonné pendant un bref intervalle (250 nanosecondes) par une impulsion d'échantillon S2 présente sur une ligne 68. L'amplificateur 66 est relié à un intégrateur 70 de sortie dont le signal de sortie correspond au signal de sortie 72 du circuit 10 d'interpolation, c'est-à-dire au signal de correction vidéo qui effectue les corrections d'erreurs spatiales et de masquage. Le signal 72 de sortie est renvoyé sous la forme d'une onde négative à la jonction 58 de sommation. Les figures 3A et 3B représentent schématique- ment le circuit 10 d'interpolation de la figuré 1, les mêmes références numériques désignant les mêmes éléments. Ainsi qu'on peut le voir, le schéma simplifié de la figure l représente douze circuits analogues d'interpolation, à savoir les circuits d'interpolation du rouge, du veri et du bleu (R,G,B) pour la correction des erreurs spatiales ou de cadrage dans les dimensions verticale (V) et horizontale (H) d'une image de télévision, et les circuits d'interpolation RGB pour la correction des erreurs de masquage par le noir et par le blanc. Le circuit 10 d'interpolation de la figure 1 est donc formé de six circuits identiques d'interpolation pour le cadrage, à savoir les circuits RH-74, RV-76, GH78, GV-80, BH-82 et BV-84, et de six circuits identiques d'inter- polation RGB pour le masquage par le blanc (WS) et par le noir (BS), à savoir les circuits RWS 86, RBS 88, GWS 90, GBS 92, BWS 94 et BBS 96, comme indiqué par les cases en traits pointillés sur les figures 3A et 3B. Etant donné que les douze circuits sont identiques pour les douze canaux, seules les données d'entrée et les signaux de correction de sortie étant différents, seul le circuit 78 d'interpolation de l'erreur spatiale horizontale du vert (canal principal) sera décrit en détail ci-après pour simplifier la description. Le signal complet de suppression du faisceau présent sur la ligne 95 et appliqué aux circuits d'interpola- tion pour le masquage établit un niveau de référence pour le circuit de blocage du noir lors du traitement ultérieur de l'image. Ainsi, comme représenté sur les figures 3A et 3B, pendant un mode antérieur de réglage au cours duquel les erreurs spatiales et de masquage sont mesurées comme décrit dans la demande NI 139 604 précitée à l'aide d'une matrice de 16 par 16 cases de mesure (13 par 14 dans la zone effective de l'image), la ligne commune 20 de données provenant du système 18 de commande à microprocesseur est reliée à la mémoire 16 à accès direct du canal horizontal vert (GE) par l'intermé- diaire de la bascule 31 de données en réponse à un ordre GH présent sur les lignes respectives 33. La mémoire 16 à accès direct est chargée en réponse à des signaux de validation d'écriture et d'échantillonnage de la mémoire à accès direct et d'ordre de sélection de puce (CS-1, CS-2), présents sur les lignes respectives 32 de commande. La donnée d'erreur est mémorisée sous la forme de mots de huit bits dans les puces de mémoires à accès direct respectives, et elle correspond à la donnée de correction d'une trame, d'un tube, c'est-à-dire le tube vert dans le circuit 78 du canal GH. Chacun des douze canaux mémorise donc 256 multiplets de mots de huit bits constituant des données de, correction de cadrage et de masquage. Ainsi, de même que dans le mode de fonctionnement en prise de vues de la caméra, là partie d'interpolation V (représentée en 12 sur la figure 1), reçoit ensuite deux groupes de mots dans -la mémoire correspondante 16 à accès direct. Les deux groupes correspondent aux données de correction d'erreurs mesurées, représentatives des erreurs spatiales H de l'image et aux données de correction mémorisées provenant d'une rangée de la matrice- de correction, située au-dessus de la ligne actuellement en cours de correction, et de la rangée de la matrice de correction située au-dessous de la ligne en cours de correction. La figure 2 montre la matrice de lignes et de rangées, cette matrice comportant 17 lignes de balayage situées entre les rangées successives de points de données de correction. Ainsi qu'on peut le voir, un réseau de 16 par 16 points de données de correction est mémorisé, alors que seulement 13 par 14 points de correction sont cependant compris dans l'image vidéo effective et sont donc réellement utilisés. Les mots provenant des deux groupes de données sont intercalés de manière que le premier mot de la rangée supérieure, puis le second mot de la rangée supérieure suivent le premier mot de la rangée inférieure, que le deuxième mot de la rangée inférieure suive le deuxième mot de la rangée supérieure, que le troisième mot de la rangée supérieure suive le deuxième mot de la rangée inférieure, que le troisième mot de la rangée inférieure suive le troisième mot de la rangée supérieure, et ainsi de suite pour toutes les rangées supérieures et inférieures, suivant une ligne d'image balayée. Le processus de cet entremêlement est réalisé dans le circuit 24 d'interface montré sur les figures 4A et 4B, par l'intermédiaire du circuit générateur d'horloge , c'est-à-dire un compteur 98, 100 de génération d'adresses H et V et une bascule 102. Ainsi, les deux groupes de données sont extraits de la mémoire 16 à accès direct en mnme temps que les adresses H et V par l'intermédiaire de la ligne commune d'adresses multiplexées 26, 28. L'adresse V provenant du compteur V 100 est appliquée à l'additionneur 34 qui ajoute la valeur "1" ou "0" à l'adresse V. Si l'additionneur 34 ajoute la valeur "O", l'adresse V correspond à la donnée provenant d'une rangée supérieure (c'est-à-dire la rangée située au-dessus de la ligne en cours de balayage), et s'il ajoute la valeur "1", l'adresse-V correspond à une donnée provenant d'une rangée inférieure (une rangée située au- dessous de la ligne). Par exemple, lors du balayage d'une ligne située entre les rangées 5 et 6, si l'additionneur 34 ajoute la valeur "0" à l'adresse V, la donnée de sortie est la donnée correspondant à la rangée 5. Si une valeur "1" est ajoutée à l'adresse V, la donnée de sortie provient de la rangée 6. L'additionneur 34 reçoit les impulsions d'horloge à la fréquence supérieure/inférieure de 250 KHz et il additionne donc alternativement les valeurs "'0" pendant 2 microsecondes et "1" pendant 2 microsecondes, ce qui correspond à une période totale de 4 microsecondes. Les adresses H et V sont chargées par un multiplexeur 104 d'adresses qui est affecté aux lignes communes d'adresses 26, 28 tant que la commande 18 à microprocesseur n'exécute pas une opération de lecture ou d'écriture dans la mémoire 16 à accès direct. Les adresses H et V produites conformément au point de correction de données sont transmises par les lignes communes 26, 28 d'adresses multiplexées, respectivement, aux entrées d'adresses des mémoires respectives 16 à accès direct des 12 circuits d'interpolation 74-96 (six circuits d'interpolation spatiale et six circuits d'interpolation de masquage). L'adresse H présente sur la ligne commune 28 progresse à la fréquence d'horloge de ligne H, tandis que l'adresse V sur la ligne commune 26 progresse à la fréquence d'horloge de 17 lignes, c'est-à-dire toutes les 17 lignes de balayage. Les adresses H et V donnent donc 12 groupes différents de séquences de données par l'intermédiaire des mémoires respectives 16 à accès direct. On accède donc aux données intercalées comme mentionné précédemment dans chacune des mémoires 16 à accès direct, c'est-à-dire que l'adresse de l'additionneur 34 donne alternativement accès à des données provenant des rangées supérieure et inférieure de données dans les mémoires à accès direct. La donnée intercalée est échantillonnée dans le convertisseur numérique/analogique 38. Elle est extraite par l'intermédiaire des ordres de sélection de puce CS1 et CS2 qui font passer simultanément au niveau bas, à la fréquence de 500 KHz, toutes les mémoires 16 à accès direct. Ainsi, toutes les 2 microsecondes, un mot nouveau apparaît à la sortie des mémoires à accès direct, correspondant aux périodes de 2 microsecondes suivant lesquelles l'additionneur 34 alterne entre l'adresse supérieure et l'adresse inférieure. Toutes les 2 microsecondes, une donnée est également échantillonnée dans le convertisseur numérique/analogique 38 qui est bloqué intérieurement. Le convertisseur 38 reçoit également la tension échelonnée V par l'intermédiaire de la ligne 54, cette tension provenant du générateur de dents de scie du circuit 24 d'interface. Le convertisseur 38 réalise la conversion numérique/analogique et il multiplie le signal analogique résultant par la tension échelonnée V afin de produire un signal analogique de sortie égal au produit de ce mot de données et de la tension échelonnée. il L'onde de tension échelonnée comprend deux niveaux de tension intercales dont les valeurs correspondent à la position de la ligne en cours de correction par rapport aux rangées de correction situées audessus et au-dessous de cette ligne. Autrement dit, la tension échelonnée constitue un facteur de pondération correspondant à la position de la ligne entre les rangées, comme indiqué par le tableau suivant: lignes/image complète -525(NTSC) 625 PAL) V supérieure 2,5t(17-L)/17J 2, 5t(20-L)/20J V inférieure 2,5(L/17) 2,5 au-dessous de la rangée 3. Le facteur de pondération corres- pondant à la rangée "inférieure" 4 part de 0 volt lors du balayage de la première ligne au-dessous de la rangée 3 et s'élève à 2,5 volts lors du balayage des 17 lignes. Ainsi, par exemple, le facteur de pondération de la rangée supérieure 3 est légèrement inférieur et le facteur de pondération de -la rangée inférieure 4 est légèrement supérieur dans le cas o la ligne 3 située au-dessous de la rangée 3 est balayée par rapport au cas dans lequel la ligne 2-située au-dessous de la rangée 3 est balayée. En effet, la multiplication et l'addition qui suit effectuent une interpolation entre les données des rangées 3 et 4. La tension échelonnée est produite sous la forme de 17 échelons de tension, à savoir un échelon par ligne de télévision. Par conséquent, l'analyse totale d'image dans la direction verticale est discontinue et le signal de sortie produit est également échelonné sur 17 niveaux. La tension échelonnée est produite par le générateur 42 qui, comme montré sur la figure 4B, comprend un compteur 106 et un convertisseur numérique/analogique 108. Ce dernier alimente l'inverseur 48 et, par conséquent, la jonction 50 de sommation o la tension de décalage de 2,5 volts est additionnée par la ligne 52 au signal de sortie de l'inverseur 48. Le facteur supérieur V de pondération qui en résulte est appliqué au commutateur 46. Le signal de sortie du convertisseur numérique/analogique 108 est également appliqué directement au commutateur 46 comme facteur de pondération inférieur V. Etant donné que le convertisseur numérique/analogique 108 écrit à la fréquence de ligne, les facteurs de pondération sont constants sur une ligne entière et passent aux tensions respectives suivantes inférieure et supérieure de l'échelonnement au début de la ligne suivante. Le commutateur 46 se déclenche également à la même fréquence que l'additionneur 34, c'est-à-dire à 250 KHz. Par conséquent, lorsque les données de la rangée supérieure sont présentées au convertisseur numérique/analogique 38, le facteur de pondération de la tension échelonnée supérieure V est également présenté au convertisseur 38 de multiplication, et il est multiplié par ce dernier. De même, lorsque les données de la rangée inférieure sont présentées au convertisseur 38 avec le facteur de pondération échelonné inférieur V, elles sont multipliées. Ainsi, le signal de sortie du convertisseur numérique/analogique 38 est également une suite de tensions intercalées correspondant au produit de l'onde de tension commutée et de la séquence de données intercalées antérieures, comme illustré par la séquence suivante (V supérieure)x(mot 1 supérieur), (V inférieure) x (mot 1 inférieur), (V supérieure> x (mot 2 supérieur), (V inférieure) x (mot 2 inférieur), etc. Cette séquence apparaît à la sortie du convertisseur numérique/analogique 38, c'est-àdire à la sortie de l'amplificateur 60. 2L80544 Ensuite, les termes V supérieure et V inférieure de la séquence sont ajoutés l'un à l'autre à la jonction 58 de sommation. A cet effet, le circuit 56 d'échantillonnage et de maintien suit et maintient successivement les termes V supérieure dans la séquence de manière que, lorsque les termes V inférieure respectifs arrivent à la jonction 58 de sommation, tous les termes soient additionnés. Ainsi, les termes V supérieure sont dégagés et retardés de 2 micro- secondes, et l'addition est exécutée toutes les 4 micro- secondes afin de donner la séquence suivante: (V supérieure) x (mot 1 supérieur) + (V inférieure) x (mot 1 inférieur), (V supérieure) x (mot 2 supérieur) + (V inférieure) x (mot 2 inférieur), etc. T est une séquence constituée de la somme pondérée des deux rangées - de correction situées respectivement au-dessus et au-dessous de la ligne en cours de balayage et de correction. Les valeurs des facteurs de pondération (correspondant aux tensions supérieure et inférieure) sont déterminées par la position de la ligne en cours de correction, entre les rangées de. correction supérieure et inférieure. Les règles selon lesquelles les valeurs de ces facteurs de pondération sont produits assurent que la séquence entre les rangées de correction varie linéai- rement d'une rangée de correction à la suivante. Cette séquence finale est présentée par la partie 14 contenant les douze circuits 74-96 d'interpolation. A l'instant o la sommation est réalisée à la jonction 58, l'état de l'échantillon 2 (68) devient haut afin qu'un courant d'émetteur soit appliqué à l'amplificateur opérationnel 66. Ce dernier est un amplificateur opérationnel d'échantillonnage et de maintien très rapide, qui saisit le signal appliqué à son entrée en moins de 250 nanosecondes(ns), ce qui correspond à la largeur de l'impulsion 68, et il le maintient pendant les 4 microsecondes demandées pour appliquer le signal d'entrée à l'intégrateur 70 de sortie. Cet intégrateur 70 présente une constante de temps précise et égale à l'intervalle de correction, c'est-à-dire 4 microsecondes, et il intègre le signal qu'il reçoit pour produire le signal de correction vidéo à la sortie 72 du circuit d'interpolation. Le signal de correction est renvoyé à la jonction 58 de sommation sous forme d'un signal de réaction. Ainsi, le signal de sortie de la jonction 58 de sommation correspond à la différence entre le niveau auquel le signal devrait être après 4 microsecondes et celui auquel il est situé. Ce signal de différence est appliqué à l'inté- grateur 70. Il est échantillonné par l'amplificateur opérationnel 66, intégré par l'intégrateur 70 et amené à la sortie 72 à la valeur qu'il devrait avoir après 4 micro- secondes. Diverses résistances du circuit doivent être adaptées, c'est-àdire que des résistances 110 et 112 doivent être adaptées à 0,1 % afin d'empêcher l'addition d'une composante en dentsde scie au signal de correction de sortie. Le circuit générateur d'horloge 30 reçoit les divers signaux de synchronisation, de repositionnement, d'horloge, etc. provenant du système de la caméra et indiqués en SEC WR, 1 MHZ, 15,62 KHz, 2MHz, SEC CLK et V CDE sur les lignes 114 et 116 des figures 4A et 4B, afin que les commandes des divers éléments soient présentes et que les adresses SEC soient produites en synchronisme avec l'analyse totale d'image. Le circuit 30 applique donc un signal bas de lecture/écriture sur les lignes 32, ce signal étant normalement haut, lorsqu'une mémoire à accès direct exécute la fonction d'écriture. Le signal de sortie DAC présent sur la ligne 41 est le signal qui fait basculer l'entrée de données vers le convertisseur numérique/analogique 38 de blocage, de manière qu'une modification des données à la sortie de la mémoire à accès direct soit ignorée par le convertisseur 38 jusqu'à ce qu'un blocage soit souhaité, par exemple, lorsque les données se stabilisent. L'échantil- lonnage de la mémoire à accès direct sur les lignes 32 est nécessaire pour l'utilisation de cette mémoire afin de déterminer le cycle de travail. Le signal S2 présent sur la ligne 68 est le signal d'échantillonnage du circuit 66 d'échantillonnage et de maintien du premier ordre, c'est-à- dire la partie d'interpolation horizontale. Le signal Si présent sur la ligne 62 est le signal qui échantillonne les termes V supérieure provenant de la séquence de sortie du convertisseur numérique/analogique 38. Le signal AT d'attente présent sur une ligne 118 est un signal appliqué à la commande 18 à microprocesseur. Cette commande 18 à micro- processeur peut écrire directement ou extraire directement des données des mémoires à accès direct du circuit d'interpolation, à des moments donnés. Cependant, le microprocesseur fonctionne avec un signal de 2 MHz qui peut être déphasé. Par conséquent, le signal d'attente présent sur la ligne 118 permet un accès direct en mémoire en phase convenable. Les signaux CS de sélection de puce sont appliqués aux lignes 32 de commande par l'intermédiaire de portes NON-OU 120, et ils permettent de sélectionner une mémoire à accès direct particulière des 12 canaux, à laquelle la commande 18 à microprocesseur doit accéder. Un signal présent à l'entrée de la porte 120 CSBLU, appelé "signal de 500 KHz retardé de 1 MHz", est également appliqué à une ligne 122 qui, à l'état haut, place tous les signaux de sélection de puce à l'état bas, ce qui a pour effet de solliciter les 12 mémoires à accès direct afin qu'elles effectuent une lecture. dans les parties d'interpolation verticale correspondantes. Un décodeur 124 fournit les signaux d'entrée aux portes 120 à partir de la commande 18 à microprocesseur. Plusieurs portes ET 126 permettent de commander des bascules communes respectives 31 de données dans chacun des 12 circuits 74-76 d'interpolation par l'intermédiaire des lignes 33 aboutissant à ces circuits. Les bascules 31 sont montées par paires et permettent la fonction de lecture ou d'écriture par l'intermédiaire d'une ligne de commande respective lorsque l'état logique des portes ET 126 passe au niveau haut. Le décodeur 124 décode, de même que précédemment, l'adresse des mémoires en tenant compte des signaux de puce présents sur les lignes 32. Sur la figure 2, le signal de synchronisation de ligne est indiqué en H SYNC et le signal de suppression de ligne est indiqué en H BL. Il va de soi que de nombreuses modifications peuvent être apportées au circuit décrit et représenté sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit pour réaliser une interpolation entre des valeurs prises dans deux rangées de points de données, séparées d'une certaine distance, afin de définir un signal interpolé de sortie, caractérisé en ce qu'il comporte un dispositif destiné à produire deux groupes de mots de données correspondant à des données provenant des rangées de points situées audessus et au-dessous d'une ligne comprise entre ces rangées, un dispositif de multiplication destiné à produire une séquence sélectionnée de tensions par multi- plication d'un mot de données sélectionné d'une rangée par une tension représentative de la position de la ligne située entre les rangées, un dispositif de sommation destiné à additionner les tensions données à la séquence de tensions du produit pour former une séquence finale de tensions interpolées verticalement, et un élément d'interpolation horizontale! destiné à produire- un signal en rampe entre les tensions de la séquence finale afin de définir le signal de sortie interpolé. 2. Circuit selon la revendication 1, caractérisé en ce qu'il comporte un dispositif destiné à produire un flot sélectionné de mots de données supérieurs et inférieurs provenant des rangées supérieure et inférieure de points de données, la tension représentative d'une position étant définie par une combinaison de deux niveaux de tension intercalés, le dispositif de multiplication/comprenant un (38) convertisseur numérique/analogique de multiplication/ qui produit la séquence sélectionnée sous la forme- d'une séquence intercalée de tensions de produit, constituée des mots de données supérieurs et inférieurs et des deux niveaux de tension. 3. Circuit selon la revendication 2, caractérisé en ce que le dispositif de sommation comprend un circuit (56) d'échantillonnage et de maintien/relié au convertisseur (IR) numérique/analogique de multiplication! afin de retarder certaines tensions de produit sélectionnées de la séquence sélectionnée. 4. Circuit selon la revendication 3, caractérisé (58) en ce que le dispositif de sommation comprend une jonctioxy' destinée à recevoir les séquences sélectionnées et retardées de tensions de produit, une forme d'onde négative du signal de sortie interpolé et une tension continue décalée, ladite jonction de sommation produisant une tension de différence représentative de la valeur instantanée que devrait avoir le signal de sortie interpolé. 5. Circuit selon la revendication 4, caractérisé en ce qu'il comporte un élément d'intêgration/2relié fonction- (58) nellement à la jonction de sommation/ et possédant une constante de temps précise et égale à l'intervalle de temps compris entre des points de données des rangées. 6. Circuit selon la revendication 5, caractérisé en ce qu'il comporte un élément de mémorisation/destiné à (38) mémoriser sélectivement les mots de données, le convertisseur/ numérique/analogique de multiplication étant couplé à cet élément de mémorisation afin d'extraire sélectivement le flot de mots de données. 7. Circuit selon la revendication 6, caractérisé en ce qu'il comporte un élément d'adressage/associé à l'élément de mémorisation/afin d'adresser sélectivement le flot de mots de données en rangées alternativement supérieures et inférieures de points de données, respective- ment. 8. Circuit selon la revendication 7, caractérisé (38) en ce que le signal de sortie du convertisseur/ numérique/analogique de multiplication est représenté par la séquence (V supérieure) -x (mot 2 supérieur) (V inférieure) x (mot 2 inférieur), etc., dans laquelle V représente les tensions représentatives de la position de la ligne. 9. Circuit selon la revendication 8, caractérisé en ce que la séquence finale, apparaissant à la jonction de (58) sommation/, est représentée par (V supérieure) x (mot 1 inférieur) + (V inférieure) x (mot 1 inférieur), (V supérieure) x (mot 2 supérieur) + (V inférieure) x (mot 2 inférieur), etc. 10. Circuit pour produire un signal de sortie obtenu par l'interpolaticn horizontale et verticale de données situées en des points de données d'un réseau à deux dimensions, les points de données s'étendant en rangées et l'interpolation étant réalisée suivant des lignes comprises entre les rangées, le circuit étant caractérisé en ce qu'il comporte un élément de mémorisation/destiné à produire, en réponse à une adresse, un flot sélectionné de mots de données représentant les rangées de points de données, un générateur (42) de rampe / destiné à produire des tensions pondérées représentatives de la position, entre deux rangées, de la ligne sur laquelle l'interpolation a lieu, un multiplicateur destiné à recevoir le flot de mots de données et les tensions pondérées et à produire une séquence de tensions analogiques de produit, un élément de so.mation/relié au multiplicateur afin d'additionner des tensions de produit choisies pour définir une séquence finale de tensions pondérées, et un élément relié à l'élément de sommation afin de déplacer les tensions pondérées de leur valeur réelle jusqu'à une valeur qu'elles devraient avoir afin de définir le signal d'interpolation de sortie. 11. Circuit selon la revendication 10, utilisé dans un système de correction d'erreurs destiné à corriger des erreurs spatiales et de masquage dans les tubes d'une caméra à canaux multiples, caractérisé en ce qu'il comprend plusieurs circuits d'interpolation! disposés respectivement dans les canaux et associés chacun à une erreur à corriger, et un dispositif de commanderelié aux circuits d'interpola- tion de chaque canal afin de sélectionner le tube et le circuit correspondant à l'erreur à corriger et afin également d'appliquer le signal interpolé de correction au tube respectif. 12. Circuit selon la revendication 10 (9 8,1i A) caractérisé en ce qu'il comporte un élément d'adressage/ destiné à adresser sélectivement l'élément de mémorisation par l'intermédiaire de l'adresse pour produire le flot de mots de données, les tensions pondérées étant appliquées en synchronisme avec le flot de mots de données. O 805 44 13. Circuit selon la revendication. 12, caractérisé en ce que le multiplicateur comprend un convertisseur numérique/analogique de multiplication destiné à bloquer le mot de données, à le multiplier par la tension pondérée respective et à convertir le produit pour le mettre sous la forme de la séquence des tensions analogiques de produit. 14. Circuit selon la revendication 13, caractérisé en ce que l'élément de sommation comprend un signal interpolé de sortie. 15. Circuit selon la revendication 14, caractérisé en ce que l'élément destiné à faire passer les tensions pondérées d'une valeur à une autre et couplé à (66) l'élément de sommation comprend un élément d'échantillonnage/ et un élément d'intégration couplé à l'élément d'échantil- lonnage afin de donner au signal interpolé de sortie une valeur correspondant à la tension de différence qui lui est appliquée. 16. Circuit selon la revendication 15, caractérisé en ce qu'il comporte un circuit d'interface/qui comprend l'élément générateur de rampe et qui comprend -(30) également un circuit générateur d'horloge/destiné à produire des signaux sélectionnés de synchronisation et d'horloge destinés aux composants du circuit, et un ensemble à - (34,104) additionneur/multiplexeur7intégré à l'élément d'adressage et destiné à produire des adresses qui distinguent les mots de données supérieurs et inférieurs des rangées de points de données.