i 2064094 La pressante invention concerne les mémoires électroniques de données digitales. □n peut effectuer des opérations mathématiques sur des donnees digitales en utilisant des circuits classiques ou bien en procédant a la recherche dans 5 des tablBS. Bien que cette dernière methode soit préférable du fait qu elle élimine la nécessité de disposer de circuits spéciaux destinés à l'exécution des opérations logiques, son succès a été limité par l'importance des tables de fonction et donc l'ampleur de l'espace requis par l'aide mémoire. 11 est possible d'adresser une table de fonction au moyen de circuits classiques ou d'~ 10 adresser de façon à être associatif. Dans ce dernier cas, la mémoire utilisée consiste en plusieurs mots à ordre multiple dont chacun comprend une ligne de la table ayant un champ d'argument, c'est à dire un groupe de bits destinés à l'adressage du mot et un champ de donnée c'est à dire un groupe de bits relatifs à l'information. On accède à la mémoire an appliquant un argument de com-15 pulsation qui réalise l'adressage de ces mots seulement dans le cas où il se produit une correspondance entre leur argument et l'argument de compulsation appliqué. Il est possible de réduire la langueur des tables de fonction en utilisant un dispositif de lecture multiple, c'est à dire, en extrayant simultanément deux 20 lignes ou davantage. Dans une mémoire comportant des circuits d'adressage classiques, on peut réaliser ce système en disposant une table de manière par exemple qu'une première adresse corresponde aux lignes 1, 2 et 3 tandis qu'une seconde adresse corresponde aux lignes 2 , 3 et 4. De cette manière, une adresse unique permet de localiser plusieurs lignes et d'autre part une ligne donnée 25 peut être localisée au moyen de l'une quelconque d'un groupe de plusieurs adresses. Dans une mémoire associative, on obtient la lecture ou l'extraction multiple en utilisant dans les arguments des cellules qui présentent outre les états binaires 1 et 0, un état X ou "état indifférent". Un mot ou cellule de ce genre 30 présentant un troisième état est décrit dans le brevet français 1,b81.240 déposé le 19 Août 1968 au nom de la demanderesse. La cellule qui y est décrite comprend deux circuits bistables et deux bornes de sortie. Parmi les quatre états stables possibles que présente une telle cellule, trois états sont utilisés pour représenter les états 1, 0, X, l'état X étant tel que lorsqu'il est pré-35 sent dans l'argument d'un mot, il fournit une correspondance avec des signaux d'interrogtion de 1 ou 0. Le brevet français déposé le 3 Septembre 196B est délivré sous le numéro 1 .s82.992 comporte la description d'un exemple de mémoire associative à lecture multiple utilisant la position de mémoire X. Dans une mémoire telle que 40 celle décrite dans la demande susmentionnée, la lecture multiple d'un ordre de 70 34359 2 2064094 mots sélectionnés est réalisés grâce à la présence de deux lignes de bits connectées respectivement aux bornes correspondantes de chaque cellule de cet ordre. Lors de l'extraction, les signaux des lignes de bits représentent la fonction ou des informations mémorisées dans l'ordre envisagé, et se manifestent 5 directement sur la ligne de sortie. On voit clairement que l'une des lignes de bits est redondante pour la représentation d'un nombre binaire et en pratique elle n'est pas utilisée. On a pensé qu'il était possible de réaliser une économie substantielle sur la longueur des tables de fonction en utilisant les signaux sur les deux lignes de 10 bits. La présente invention est relative à une mémoire électronique de données digitales comportant un groupe de cellules d'enregistrement des informations, l'information mémorisée dans chaque cellule étant représentée par la combinai-' son d'états électriques sur la première et la seconde bornes de sortie de la 15 cellule et comportant en outre une première et une seconde lignes de bits connectées respectivement à la première et à la seconde bornes des cellules du groupe, la première et la seconde ligne de bits étant reliées sur les entrées respectives du circuit logique de connexion. □ans la présente description, on entend par circuit logique de connexion, 20 un circuit qui effectue une ou plusieurs des 16 opérations logiques dont la liste est donnée par la figure 5 de cette description sur deux entrées binaires. On va procéder à la description plus détaillée de la présente invention au moyen d'exemples en se référant aux dessins ci-jointsi La figure 1 représente un schéma du circuit reliant les lignes de bits à 25 la ligne de sortie dans une Mémoire réalisée conformément à la présente invention. La figure 2 est un schéma du circuit reliant les lignes de bits à la ligne de sortie dans une autre mémoire réalisée conformément à la présente invention. La figure 3 est un schéma du circuit reliant les lignes bits à la ligne 30 de sortie dans une autre mémoire réalisée conformément à la présente invention. La figure 4 est un schéma d'un circuit destiné à connecter sélectivement les lignes de bits à la ligne de sortie dans une mémoire réalisée conformément à la présente invention. Les figurés 5 à 13 sont des tables qui aident à illustrer le fonctionne-35 ment des mémoires réalisées conformément à la présente invention. Dans la figure 1, on peut voir une fraction d'une colonne de cellules dans une mémoire conforme à la présente invention. Des cellules 14 sont des cellules à 4 états, chaque cellule comportant une première et une seconde borne de sortie, l'état de mémoire de la cellule étant défini de la manière suivante: 40 ~ Lorsqu'à la lecture, une cellule comporte les marques 1 et 0 respectivement 70 34359 3 2064094 sur sa première et sa deuxième bornes, on dit qu'elle contient un 0 binairej lorsqu'à la lecture, une cellule comporte les marques □ et 1 respectivement sur sa première et sa deuxième bornes, on dit qu'elle contient un 1 binaire s lorsqu'à la lecture, une cellule comporte les marques 0 et 0 respectivement 5 sur sa première et sa deuxième bornes, on dit qu'elle contient un Xi lorsqu'à la lecture, une cellule comporte les marques 1 et 1 respectivement sur sa première et sa seconde bornes, on dit qu'elle contient un Y, (les chiffres □ et 1 utilisés pour décrire les marques ont pour but de définir les marques et non pas nécessairement une signification quantitative). ■jO Lorsqu on utilise associativement une telle mémoire, la présence d'une cellule dans l'état X dans l'argument d'un mot implique une correspondance lorsque le bit de compulsation correspondant est 1 ou 0. De manière analogue, une cellule dans l'état y dans l'argument d'un mot conduit à une non correspondance lorsqu'on l'interroge par 1 ou 0. ^5 Les marques de toutes les premières bornes des cellules choisies dans la colonne représentées partiellement sur la figure 1 sont branchées par un circuit OU sur'la première ligne de bits 15 que l'on désignera par commodité sous le nom de ligne de bits gauche. De manière analogue, les marques des secondes bornes des cellules choisies dans cette colonne sont branchees par un circuit OU 20 sur la deuxième ligne de bits 16 que l'on désigne sous le nom de ligne de bits droite. La ligne de bits gauche 15 est branchee sur un inverseur 17 dont la sortie est appliquée à la porte ET 1a „ L-autre entrée de la porte ET -la est relise à la ligne de bits droite 16. On obtient un signal de sortie Ce'est à dire un signal 1) sur la sortie 19 que lorsqu'il y a une marque 1 sur la liene 25 de bits droite et une marque 0 sur la ligne de bits gauche. On appelera cette condition mode de lecture "droite et non gauche,3 qui sera encore appelé mode R.L. La disposition représentée sur la figure 2 est analoaue à celle de la figure 1 à l'exception du fait qu'il n'y a pas d'inverseur. Dans ce cas, les ii-30 gnes de bits 20 et 21 sont branchies à la porte ET 22 de manisrs que la ligne 23 ns ports un signal de sortie que lorsque les lignes de bits gauche et droite comportent une marque 1. Cs mode de lecture droits st gauche sera désigné par la notation R-L. Oans la disposition représentée sur la figura 3, la ligne de bits gauche 35 31 est reliée â un inverseur 33 st à la porte ET 36. La ligne de bits droite 32 est reliée à un inverseur 34 et à la porte ET 35. Les autres entrées des portes ET 35 et 36 sont reliées respectivement aux inverseurs 33 et 34. Ces sorties des deux portes ET sont branchées à une porte OU 37 dont la sortie est la ligne 30. On obtient un signal de sortie sur 38 lorsque une seule des deux lignes de 40 bits a une marque 1 c'est à dire, la fonction OU exclusif est appliquée à R 70 34359 " 2064094 et/ou à L, désigné par -V-L. Ce mode s'appelle OU EXCLUSIF; on dit aussi somme disjonctive. La figure 4 est une représentation schématique d'un circuit de connexion disposé de manière à connecter sélectivement la ligne de sortie d'une colonne 5 donnée de cellules aux lignes de bits de cette colonne de cellules en fonction de l'une des opérations logiques dB connexion choisies parmi 1B. Le circuit de connexion comporte quatre circuits ET 41, 42, 43 et 44, à triple entrées, que l'on désignera ci-anrès par portes A, et deux inverseurs 45 et 46. La ligne de bits gauche 47 est branchée aux portes A 41 et 42 ainsi qu'à 10 l'inverseur 45. La ligne de bits droite 48 est branchée aux portes A 41 et 43 ainsi qu'à l'inverseur 46. La sortie de l'inverseur 45 est branchée aux portes 43 et 44 tandis que la sortie de l'inverseur 46 est branchée aux portes 42 et 44. En outre, quatre signaux dB clésC, D, E et F sont appliqués respectivement aux portes 41, 42, 43 et 44. La ligne de sortie 49 est reliée aux sorties des 15 quatre circuits ET. En conséquence, si l'une quelconque des portes A reçoit trois entrées positives, la sortie de cette porte sera 1 et on lira 1, sur la ligne 49. La condition de lecture d'un 1 sur la ligne 49 est donnée ci-des:-sous: SORTIE = C.L.R. + D.L.ÏÏ + E.T.R + F.L.R 20 tdans lequel le signe + indique une fonction logique OU et le point indique une fonction logique ET). Il est donc possible en s'arrangeant de manière qu'au moins un des signaux clés à l'entrée soit négatif, de définir 16 connexions logiques oui sont énumé-rées dans la figure 5. 25 On constate sur la figure 5 que les connexions logiques que l'on dispose dans ce mode de réalisation permettent l'emploi des modes de lecture qui ont été mentionnés plus haut, c'est à dire, R, R.L. , R.L. et RVL. Si deux opérandes A et B sont contenues dans une mémoire conforme à la présente invention, elles sont contenues dans le même champ de lecture (c'est 30 à dire les positions de bits correspondants sont du même ordre), il est alors possible d'évaluer certaines fonctions de ces opérandes directement en lecture multiple en utilisant un mode de lecture approprié. Par exemple, si l'on choisit les clés D et E, c'est à dire que l'on a les entrées 0110, le mode de lecture est RWl. Si alors l'opérande A est le 1 binai-35 re et l'opérande B est le 0 binaire, en lecture multiple, les marques de 0,1 et 1,0 sont passées par un circuit OU respectivement sur les lignes de bits gauches et droites Les lignes de bits reçoivent alors les marques 1,1. Ou fait que dans le mode RVL on n'obtient un 1 à la sortie que lorsque les maraues sont 1, 0 ou 0,1, dans l'exemple ci-dessus on obtient un 0 à la sortie. On voit donc 40 qu'à condition que A et B soient tous les deux 1 ou tous les deux 0, la condi 70 34359 2064094 tion RVL est satisfaite. A la sortie, la fonction est donc A identique à B ou A = B. Les fonctions correspondantes à tous les modes de lecture sont indiquées dans le tableau de la figure 6. La possibilité d'évaluer les fonctions ci-dessus directement en lecture 5 multiple de la mémoire permet de réaliser une économie de cycles. Un exemple de cette économie apparait dans l'addition binaire des opérandes. L'expression générale de cette addition peut s'écrire : Rm - Pm -V- c (m-1 ) 4 prrjo dans laquelle Rm est le m bit du résultat de 1'addition,Pm est le résultat 10 de la fonction OU EXCLUSIF appliquée aux uj^emes bits des opérandes A et B et xèrno CCM-1) est le report de la {m-1) position du résultat. On peut exprimer ce report en fonction de P et G, ce dernier étant la fonction ET des opérandes A et B. On peu donc développer : Ctm-1) = G (m-1) 15 +P£m-1).C(m-2) +P(m-13.P(m-2).G(m-3) +P(m-1). P(m-2).P(m-3).G(m-4) 20 +P(m-1) P3.P2.G1 +P(m-13 P1.Co. Co étant le report à la première position de bit. L'obtention des P et G des opérandes exigerait un cycle séparé si l'on utilise le mode de lecture lire R, toutefois P est obtenu directement dans la mé-2^. moire contenant les opérandes si l'on utilise dans cette mémoire le mode de lecture R.L. La fonction G pourrait être obtenue à partir de la mémoire si l'on pouvait changer le mode de lecture en R.L. Ceci n'est pas nécessaire puisque P et G sont reliés par la relation G * B.P. On peut ainsi définir la table d'addition en fonction de P et B. Outre l'économie de cycle, il est loisible de réduire l'importance des ta-30 bles grâce à la possibilité de neutraliser la sortie d'une colonne déterminée. Pour illustrer cela, nous considérons l'exemple simple donné ci-dessous. Si l'on désire évaluer la fonction: Résultat = A + B + C +D, Au moyen de tablas, il faut disposer d'une table de quatre mots, telle que 35 décrite dans la figure 7. Si l'on dispose d'un signal de neutralisation, Z, par exemple, c'est à dire un signal qui, dans une position de bit donnée impose une sortie 0 , quelque soit les autres signaux présents à cette position, on pourrait alors utiliser une autre représentation de l'évaluation indiquée ci-dessu^ à savoir: 40 Résultat = 1. A.B.C.D. 70 34359 6 2064094 Ceci pourrait être effectué au moyen de la table de la figure 8. Le premier mot de la table ci-dessus donnera un 1 en sortie quelque soit l'entrée, tandis que le deuxième mot donnera un signal de neutralisation empêchant le 1 d'apparaître en sortie lorsque la condition non désirée (A =.1, B 5 =1, C = 1 et D = 1) est remplie. La nature effective du signal désigné ci-dessus par Z dépend du mode de lecture en question . Si l'on utilise le mode R.T, la présence d'un zéro binaire dans la colonne intéressée agit comme un signal de neutralisation du fait que l'apparition d'un zéro dans le contenu de n'importe quelle colonne de sor-10 tie entraîne une marque 1 sur la ligne de bit gauche de cette colonne. Cette colonne ne donnera pas de signal de sortie lorsque l'on utilise le mode RX. Si l'on utilise le mode RVL,un 0 binaire conduit â un 1 en sortie et un 1 binaire à un 1 en sortie. Toutefois, si une colonne contient un mélange de 1 et 0, on obtient un 0 en sortie. Donc, afin d'assurer une sortie 0, quelque soit 15 les autres contenus d'une colonne donnée, il est nécessaire ; 1) soit d'introduire un état 1 et un état 0 dans une paire ds cellules de cette colonne s 2) soit d'introduire un état Y (c'est à dire ayant les marques 11 sur les lignes de bit). Cet état neutralise à lui seul la sortie pour cette position de 20 bit. Le mode R-¥L est un outil particulièrement efficace pour la réduction des tables requises pour effectuer certaines opérations parce que ca mode de lecture combine les avantages des modes R.L et R.L» La neutralisation peut ainsi être effectuée comme indiqué plus haut et il est possible de réaliser l'économie 25 de cycles du fait que la lecture des opérandes dans le mime champ donne A =B 3y qui est correspondant à A¥B, c'est à dire la sortie 0 indinue aue est satisfaite. Nous étudierons à présent quelques exemples ds réduction de table résultant de l'emploi de certains des modes de lecture définis ci-dessus. Si l'on désire accroître une entrée de n bits par recherche de table, il 30 faut disposer dans une mémoire connue de Cn/23 (n+13+1 mots. Si l'on utilise le mode RX, çe nombre peut être réduit à 2n mots. Ce fait est illustré dans la figure 9 pour une entrée à 8 bits. Dans cette table, tout comme dans les exemples suivants, les cases vides représentent l'état X, c'est à dire les marques 0 0 sur les lignes de bits gau-35 che et droite de la cellule. Les 9 mots de la partie supérieure de la table donnent naissance à une "avance et puis arrêt de retenue" en réponse à la détection du premier 0 à partir de la droite de l'entrée. Les 7 mots du bas reproduisent les 1 présents dans l'entrée dont certains seront neutralisés par des 0 si l'on a choisi l'une 40 quelconque des lignes de 2 à 9. 70 34359 7 2064094 L'accroissement peut être réalisé dans uns table plus courte si l'on adopte le mode de lecture RVL. Dans ce cas, une entrée à n bits peut être accrue ou incrémentée au moyen d'une table de n+1 mots. Ceci est illustré à la ligne 10 pour une entrée à 8 bits. 5 Si l'entrée utilisée est par exemple 11010011, les mots choisis seront les troisième, quatrième, sixième et neuvième. Après avoir introduit les marques de sortie des cellules correspondantes dans un circuit 011, les marques sur les S paires de lignes de bits seront : 11 01 01 11 01 11 10 00 00 10 En utilisant le mode de lecture RVL, on obtient en sortie: 011010100 La figure 11 montre une table qui diminue (décrémente] une entrée de 8 bits lorsque l'on utilise la fonction R S" l. La colonne B de la table ci-dessus représente la retenue qui est dérivée 15 de la mémoire réduisant la portion subséquente de l'opérande. La même table de la figure 11 peut être utilisée pour obtenir le complément à 2 d'une entrée donnée en utilisant le mode de lecture RVL. Nous étudierons maintenant en détail les tables pour l'addition binaire de deux opérandes A et B, dont la fonction OU EXCLUSIF P est fournie par une 20 opération antérieure. Pour deux opérandes à n bits, une mémoire utilisant le 2 mode de lecture lire R exigerait (n+1) mots. L'emploi de la neutralisation 2 conduite à une réduction de la table à 1/2 (n +5n+2) mots. La première méthode pour réaliser cette économie de mots consiste à exprimer le résultat de l'addition binaire comms suit: 25 R1 = (P1+Co). (P1.Co) R2 = (P2+G1+P1.Co). (P2.G1+P2.P1.Col R3 = (P3+G2+P2.G1+P2.P1COÎ. £P3.G2+P3.P2.G1+P3.P2,P1.Co). ....... etc. (où P = AVB, G = A.B. , Co est le report à la position de bit 1). 30 On peut effectuer cela en utilisant R.L comme indiqué sur la figure 12 pour deux entrées à 4 bits et comportant le calcul de C qui est le report de la dernière position de bit. Il est parfois impossible de réaliser intégralement l'économie de mots décrite ci-dessus. Ceci parce que si la connexion commune reliant différents 35 éléments de mémoire est du type dans lequel chaque bit de l'information est porté par un fil, il n'est alors possible d'effectuer la neutralisation que dans un élément de mémoire déterminé (ceci ne serait pas le cas si l'on utilisait des entrées et sorties doubles pour chaque position de bit). Cette impossibilité de neutraliser les signaux d'un élément avec les signaux d'un autre 40 implique que, lorsqu'il faut diviser une longue table en plusieurs éléments, 70 34359 8 2064094 il peut être nécessaire de répéter certains mats en raison du chevauchement des champs des résultatsCligne 3, S, 7, 10, 11, 12 ......etc.) Si donc il faut diviser la tabls de la figure 11, entre les mots 15 st 16, les mots 15, 18, 17 et 18 devront être présents dans les tables partielles. 5 On peut remédier à cela en adoptant un mode de lecturefM.. Pour se faire, le résultat de l' addition de deux opérandes à 4 bits est explicité comme suit : R1 = P1 ¥ Co R2 = P2 -V (G1+P1.Co) R3 » P3 ¥ (G2+P2.G1+P2.P1.Co) 10 R4 » P4 ¥ (G3+P3.G2+P3.P2.G1+P3.P2.P1.Co) C = G4+P4.G3+P4.P3.G2+P4.P3.P2.G1+P4.P3.P2.P1.Co On peut effectuer cela avec le mode RVL comme indiqué sur la figure 13. □n constatera que la neutralisation est inhérente aux tables et n'exige pas d'entrée spéciale dans la table. Ainsi, par exemple, la colonne R1 contient 1 15 quand P1 = 1, et contient 0 quand Co = 1. Du fait que dans le cas du mode de lecture RVL , un 1 binaire au-dessus ou un Q binaire au-dessus donnent une sortie positive, on n'obtient une sortie 0 que lorsque P1 et PO sont égaux à 1. On voit d'après la table ci-dessus que du fait qu'il n'y a aucun chevauchement de terme R, la table peut être divisée sans qu'il soit nécessaire de 20 répéter des mots, à condition que la césure soit effectuée de manière telle que tous les mots appartenant à un terme R considéré se trouvent dans le mime élément de mémoire. On admettra que, bien que l'on ait utilisé le terme de colonne pour décrire les cellules d'une position de bits donnés, ces cellules peuvent en fait consti-25 tuer des rangs de la mémoire. En outre, dans tous les exemples ci-dessus, on a utilisé des mémoires dans lesquelles les états de mémoire d'une cellule 0= 1» X et Y correspondaient respectivement aux marques des lignes de bits 1 et 0, 0 st 1, 0 et 0 et 1 et 1. La mémoire conforme à la présents invention n'est toutefois pas limitée à une telle 30 définition des quatre états d'une cellule. Par exssiple, on peut utiliser uns mémoire dans laquelle? un 0 en mémoire est représenté par les marques 0 et 1 respectivement sur les bornes gauche st droite ds la cellule un 1 en mémoire est représenté par les marques 1 et 0 respectivement sur 35 les bornes gauche'et droite de la cellule un X en mémoire est représenté par les marques 0 et 0 respectivement sur les bornes gauche et droite de la cellule un Y en mémoire est représenté par les marques 1 et 1 respectivement sur les bornes gauche et droite de la cellule 40 Dans une tslle mémoire, la fonction AV-P de deux opérantes A et B peut 70 34359 s 2064094 être obtenue en lecture multiple en utilisant le mode R.L comme dans l'exemple décrit plus haut. La fonction A.B peut également être obtenue en lecture multiple, toutefois dans ce cas, il est nécessaire d'utiliser R .L. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins 5 les caractéristiques principales de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 70 34359 10 2064094 REVENDICATIONS 1.- Mémoire de données digitales comprenant au moins un groupe de cellules d*emmagasinage d'information, chaque cellule étant pourvue d'une première et 5 d'une seconde borne de sortie, caractérisée an ce que l'information emmagasinée" dans chaque cellule est représentée par la combinaison de marques électriques sur l'une et l'autre borne de sortie» et en ce que chaque première et seconde borne de sortie de chacune des cellules d'emmagasinage est reliée à une première et une seconde lignes de bits du groupe de cellules respectivement, ces 10 première et seconde lignes de bits étant reliées aux entrées respectives d'un ensemble de circuits logiques. 2»- Mémoire de données digitales selon la revendication précédente caractérisée en ce que l'ensemble des circuits logiques délivre u n signal de sortie 15 représentatif simultanément de la présence d'une marque électrique sur la première des lignes de bit reliée à une dss entrées et de 18absence de marque électrique sur l°autre ligne de bit reliée à une autre des entrées de cet ensemble de circuits logiques. 20 3c- Mémoire de données digitales selon la revendication 1„ caractérisée en ce que 1"ensemble des circuits logiques délivre un signal représentatif de la fonction logique ET„ lors de la présence simultanée sur la première ligna de sortie de l'ensemble de cellules d°un signal produit par les marques électriques sur les premières bornes de sortie des cellules sélectionnées st sur 25 la seconde ligne de sortie dis cet ensemble de circuits logiques d°un signal produit par les marques électriques apparaissant sur les secondes bornes ds sortie des cellules sélectionnées ou groupe de cellules. 4o- Mémoire de données digitales selon la revendication 1a caractérisée 30 en ee que 1Densemble des circuits logiques délivre un signal représentatif de la fonction logique OU EXCLUSIF, entre le signal apparaissant sur la première ligne de bitc produit par les marques électriques apparaissant sur la première borne de sortie de cellules sélectionnées du groupe de cellules et le signal apparaissant sur la première ligne de bit produit par les marques électriques 35 apparaissant sur la seconde borne de sortie des cellules sélectionnées dudit groupe de cellules. 5.- Mémoire de données digitales selon la revendication 1, caractérisé en ce que l'ensemble des circuits logiques délivre un signal représentatif 40 d'une fonction logique qui peut être choisie parmi seize fonctions logiques 70 34359 n 2064094 possibles entre le signal apparaissant sur la première ligne de bit produit par las marques électriques apparaissant sur la première borne de sortie des sellulessélectées du groupe et le signal apparaissant sur la seconds ligne de bit produit par las marques électriques apparaissant sur la seconde borne de 5 sortie des cellules sélectées de ce groupe.