La présente invention concerne une unité de mémoire comprenant des lignes de mots multiples, des lignes de chiffres multiples disposées avec des intersections non conductrices par rapport aux lignes de mots pour définir des emplacements d'emmagasinement multiples aux intersections respectives des lignes de mots et des lignes de chiffres, une cellule de mémoire reliée,à chaque emplacement de stockage,aux lignes de mots et de chiffres associées en définissant une intersection, chacune de ces cellules comprenant un dispositif à transistor à trois régions et une capacité reliée au transistor Ces dernières années, des efforts considérables ont été consacrés à concevoir des réseauxde mémoire que l'on puisse constituer comme puces intégrées à grande échelle (LSI), avec un minimum de complexité de traitement.Cet effort a conduit à diverses propositions pour des conceptions de cellules de mémoire relativement simples. Une cellule de mémoire particulièrement simple est telle que celle décrite dans le brevet des Etats-Unis dtAmérique No. 3.876.992. Chaque cellule de mémoire individuelle de ce brevet comprend un transistor unique et une capacité associée. En dépit de la simplicité des cellules montrées dans le brevet No. 3.876.992, la fabrication de ces cellules sous forme d'éléments intégrés à grande échelle, dans un réseau de mémoire, ne conduit pas à une étendue du réseau aussi faible qu'on le désire pour certaines applications ixportantes. Au surplus, le processus nécessaire pour former un tel réseau d'éléments intégrés à grande échelle est relativement compliqué. En plus, la forme d'onde de tension complexe qui doit être appliquée aux lignes de mots du réseau pendant les opérations dtinscription et de lecture complique la conception du réseau dans son ensemble. L'emploi de la technique du brevet des Etats-Unis d'Amérique No. 3.876.992 ne semble guère convenir à des agencements à collecteur commun utilisés dans certains circuits intégrés bipolaires. Cela exigerait par exemple des structures d'isolement complexes séparant les collecteurs des divers transistors. Une technique de fabrication souhaitable, connue aux Etats-Unis d'Amérique sous le sigle GIMIC-O exige un agencement de collecteur commun et ne s'accorde donc pas avec le brevet des Etats-Unis d'Amérique précité. Par suite, il s'est avéré nécessaire de concevoir une cellule de mémoire de petite étendue, simple, que l'on puisse fabriquer facilement sous forme dséléments intégrés à grande échelle et que l'on puisse faire fonctionner par 11 application à cette cellule de formes d'ondes relativement simples. On a reconnu qu'une telle cellule, si on pouvait en disposer, permettrait la fabrication de réseaux de mémoire à éléments d'intégration à grande échelle, améliorée. Le problème qui vient d'être évoqué est résolu suivant 11 invention dans une cellule de mémoire du type comprenant un transistor relié à une capacité, caractérisée en ce qu'une première des régions du transistor est reliée à la ligne de mot qui définit 11 intersection à laquelle la cellule est reliée, une seconde des régions étant reliée directement à un point d'un potentiel de référence, et la troisième des régions étant reliée par la capacité à la ligne de chiffre définissant l'intersection à l'endroit de laquelle la cellule est reliée. Sur les dessins: - La figure 1 montre un réseau de mémoire simplifié qui comprend des cellules bipolaires données à titre d'exemple spécifique , fabriquées suivant les principes de la présente invention - la figure 2 représente les signaux d'inscription et de lecture qui sont appliqués au réseau de la figure i; - les figures 3 à 7 sont des vues latérales en coupe transversale d'une partie d'une version, avec intégration à grande échelle, du réseau de mémoire de la figure 1; - la figure 8 est une vue en plan par-dessus d'une partie de ce réseau spécifié ; et - la figure 9 montre un réseau de mémoire simplifié comprenant des cellules métal-oxyde semi-conducteur , spécifiques, données à titre d'exemples, réalisé suivant les principes de la présente invention. La figure I est un schéma simplifié, montrant une unité de mémoire à accès aléatoire 10 qui comprend, comme l'un de ses constituants, un réseau matriciel Il qui réalise, à titre d'exemple, les principes de l'invention. La matrice Il comprise dans le tracé en traits mixtes de la figure 1, comprend un réseau coordonné qui comprend des conducteurs multiples hori zontaux et verticaux dont les intersections définissent une multiplicité d'emplacements de mémoire ou de stockage. Ici, les conducteurs horizontaux 12,13 ... n seront dits lignes de mots et les conducteurs verticaux 14,15 ... m seront appelés lignes de chiffres. Diverses configurations de mémoires normales comprenant chaque fois au moins un réseau du type montré à la figure 1 sont déjà connues. Dans une configuration spécifique donnée à titre d'exemple, de ce genre, deux réseaux matriciels interconnectés , comprenant chacun 64 lignes de mots et 128 lignes de chiffres, sont combinés avec des décodeurs classiques, des dispositifs de commande et des circuits temporels pour former un système de mémoire comportant 16.364 points de stockage individuels. Un tel système est désigné communément aux F;tats- Unis d'Amérique comme mémoire qualifiée du sigle 16K-bit. A la figure 1, on a représenté, reliée à chaque emplacement de stockage du réseau 11, une cellule de mémoire donnée à titre d'exemple spécifique, fabriquée suivant les principes de la présente invention. Pour ne pas obscurcir inutilement les dessins, quatre seulement de ces cellules 17,18,19 et 20 sont explicitement montrées à la figure 1. Avantageusement, les cellules sont toutes identiques l'une à l'autre. Chaque cellule comprend un transistor pnp unique et une capacité, reliés de la manière particulière montrée. Ainsi par exemple, la cellule 17 comprend le transistor 21 dont l'électrode de base est reliée directement à la ligne de mot 12,dont l'émet- teur est relié par la capacité 22 à la ligne de chiffre 14 et dont le collecteur est relié directement à un point de potentiel de référence tel que la terre. Le cheix d'une ligne de mot particulière à la figure 1 est réalisé de façon classique en appliquant un mot de données aux conducteurs d'entrée 24 ... f d'une unité 26 qui comprend des décodeurs de lignes de mots et des dispositifs de commande. Similairement, la sélection d'une ligne de chiffre particulière ou d'un ensemble de lignes de chiffres particulier ,se réalise en appliquant un mot de données à des conducteurs d'entrée 28 ... p d'une unité 30 qui comprend les décodeurs de lignes de chiffres et les dispos#tifs de commande. L'agencement de la figure 1 comprend aussi des amplificateurs sensibles normaux 32 qui déterminent, pendant les opérations de lecture, si des représentations de Il"O" ou de "1 n sont stockées dans les cellu- les choisies de la mémoire. Le fonctionnement de l'unité 10 montrée à la figure 1 sera décrit en se référant aux formes d'ondes de tension représentées à la figure 2. On supposera qu'au début, c'est-à-dire avant l'instant indiqué par t1 à la figure 2, chacune des lignes de mots 12,13 ... n est maintenue à un potentiel de repos de ,par exemple, 5 volts. On supposera qu'en outre on a voulu établir une représentation 11011 dans l'une des cellules, soit dans la cellule 20, qui est reliée à l'intersection définie par la ligne de mot 13 et par la ligne de chiffre 15 de la figure 1.Pour réaliser cette opération d'inscription de 0, le potentiel appliqué à la ligne de mot 13 est abaissé à une valeur de potentiel négative (par exemple de -1 volt) pendant I1 intervalle compris entre t1 et t2, tandis que le potentiel de la ligne de chiffre 15 est maintenu à O volt. Pour cet ensemble de conditions, aucun courant ne s'écoule dans le trajet émetteur-collecteur du transistor 34 compris dans la cellule 20. Par suite, la capacité précédemment non chargée 36 de la cellule- 20 reste non chargée. Cet état d'absence de charge est représentatif par exemple d'une indication de won. L'interrogation ou la lecture de la cellule de mémoire s'exécute en appliquant aux lignes spécifiées de mots et de chiffres les potentiels respectifs qui sont montrés à la figure 2 comme se présentant dans l'intervalle t3 - t4. Ces potentiels sont les mimes que ceux représentés dans 11 intervalle t1 - t2. Par suite, si la capacité dans la cellule que l'on interroge n'est pas chargée (représentant un signal "O) , aucun courant ne s'écoule dans la ligne de chiffre reliée à la cellule faisant l'objet de la lecture. A son tour, l'amplificateur sensible associé à chaque ligne de chiffre interprète l'absence d'écoulement de courant dans celle-ci comme indiquant le sto ckage d'un "On dans la cellule interrogée. La manière dont une représentation de "1" est établie dans une cellule de mémoire choisie est indiquée par les formes d'ondes montrées à la figure 2 dans l'intervalle t5 - t6. Pour inscrire un 11111 dans la cellule 20, par exemple, un potentiel de par exemple -1 volt est appliqué à la ligne de mot 13 et un potentiel de par exemple +5 volts est appliqué à la ligne de chiffre 15. En réponse à cela, le transistor 34 est rendu conducteur et du courant s'écoule de l'émetteur au collecteur. En conséquence, la capacité 36 est chargée (la plaque de droite est positive par rapport à la plaque de gauche) à un potentiel d'environ 5 volts. A la figure 2, l'interrogation de la cellule 20, comprenant la capacité chargée 36, est montrée comme ayant lieu dans l'intervalle t7 - t80 Dans cet intervalle dit de lecture de 1, la jonction collecteur à base du transistor 34 est polarisée en sens direct. Par suite, le transistor 34 est autorisé à conduire dans sa direction inverse ou collecteur à émetteur. En conséquence, la charge positive sur la plaque de droite de la capacité 36 s'écoule dans la ligne de chiffre 15 jusqu'aulx amplificateurs sensibles 32 et alors de la terre à travers le trajet collecteur à émetteur du transistor 34, à la plaque de gauche de la capacité 36. Cet écoulement de courant vers le bas, vers la ligne de chiffre 15, est représenté à la figure 2 sous forme d'une impulsion 38. Les amplificateurs sensibles interprètent la production d'une telle impulsion comme indiquant un signal "1" stocké dans la cellule de mémoire 20. L'opération de lecture de 1 décrite précédemment décharge la capacité comprise dans la cellule interrogée. Par suite, d'une manière bien connue dans l'art antérieur, la représentation "1" stockée précédemment dans la cellule y est typiqueirent réétablie dans une opération d'écriture de 1 qui suit cette interrogation. En plus, le rafratchissement des représentaticns stockées peut s'exécuter périodiquement de manière normale pour compenser les pertes de charge du réseau décrit. Avantageusement, tant le réseau matriciel Il que les unités classiques 26,30 et 32 de la figure 1, ainsi que d'autres unités associées (non montrées à la figure 1) sont fabriquées sous forme d'une puce de semi-conducteur microminiaturisée. Diverses technologies , par exemple les techniques connues sous le nom de 12L ou de collecteur enfoui, sont disponibles pour réaliser une telle puce pour intégration à grande échelle.Suivant une forme de réalisation donnée à titre d'exemple des principes de l'invention, la demanderesse a reconnu que la technologie des circuits intégrés bipolaires, connue sous le nom de GIIri O , est particulièrement avantageu- se pour former l'unité de mémoire 10 considérée ici. (Pour avoir une description de la technique GIMTC-O, on consultera l'article de P.T. Panousis et de R.L. Pritchett, intitulé "GIItIC-O - A Low Cost Non-#pitaxial Bipolar LSI Technology Suitable for Application to TTL Circuits", IEDN Digest of Technical Papiers, décembre 1974, pages 515 à 518).Les configurations de circuits des ensembles spécifiés ci-dessus, 26,30 et 32 , ainsi que d'autres unités normales associées, sont formées avantageusement en utilisant par exemple des circuits de logique transistor-transistor (dits TTL), ou des circuits compatibles avec cette logique. Par suite, suivant les aspects de l'invention, le réseau matriciel Il de la figure 1 est fabriqué selon la technique dite GIMIC-O pour ne comprendre qu'un seul transistor et une capacité associée à chacune des intersections multiples définies par les lignes de chiffres et de mots disposées orthogo nalement. Des puces multiples, comprenant chaque fois un réseau avec ses unités associées, peuvent autre ainsi réalisées sur une pastille de semi-conducteur dans un processus de fabrication par quantités discrètes relativement simple .Chaque puce fabriquée de cette manière se caractérise par sa facilité de fabrication, par sa capacité en bits élevée, sa grande vitesse et son faible prix.Chose importante, chaque cellule de mémoire dans une telle puce a une étendue inférieure à 625 m. Un ensemble d'étapes spécifiques représentatives va autre donné ci-après pour former un réseau matriciel Il du type particulier montré à la figure 1, et on considérera pour cela les figures 3 à 8. Ces étapes qui constituent un processus de fabrication de circuits intégrés suivant la technologie bipolaire GEMIC-O dont il a été question précédemment, s'appliquent aussi à la formation dans une puce de semi-conducteur unique des unités associées 26,30,32 et d'autres unités normales (non montrées ) associées au réseau matriciel 11.Avantageusement, ces unités sont faites de circuits TTL ou compatibles avec la logique TTL dans un processus de fabrication par quantités discrètes en meme temps que l'on forme le réseau matri-i ciel 11. On insistera donc seulement sur la fabrication du réseau 11. La figure 3 montre un substrat de semi-conducteur de type p 50 qui a une résistivité d'environ 8 à 20 ohm - cm Par des techniques lithographiques classiques, on donne un dessin sélectif à une couche de masquage d'une épaisseur de 0,8 micromètre, 52, de bioxyde de silicium, formée à la surface supérieure du substrat 50. Des régions de lign#es de mots du réseau Il sont formées dans les parties non masquées du substrat 50 par implantation d'ions d'une couche phosphoreuse peu profonde, et par diffusion de la couche à une profondeur d d'environ 8 micromètres.La largeur w de chaque région de ligne de mot est d'environ 15 micromètres. Plusieurs de ces régions n (telles que celles indiquées par 54 et 56 à la figure 3) sont formées dans le substrat 50.En fait, dans la configuration de mémoire particulière que l'on a supposée précédemment, soixante-quatre de ces régions espacées ou lignes de mots sont formées simultanément dans le substrat 50, dans chacun des réseaux matriciels compris dans chaque étendue de puce dite 16K-bit. Dans une forme de réalisation donnée à titre d'exemple particulier de la présente invention, les régions de lignes de mots sont espacéea d'une distance a (figure 3) d'environ 5 micromètres et chacune de ces régions prétend approximativement sur 2 mm dans la direction z . Ces régions correspondent respectivement aux lignes de mots horizontales 12,13 ... n montrées à la figure 1. L'étape suivante dans le processus de fabrication donné ici à titre d'illustration est indiqué à la figure 4. On forme une autre couche de bioxyde de silicium 58 à dessin sélectif par les techniques normales ,à la surface supérieure du substrat 50 pour servir de couche de masquage pour l'implantation ionique. On forme alors dans le substrat 50 des arrêts à chenaux comprenant des régions p+ telles qu'indiquées par 60 et 62 à la figure 4. Ces régions d'arrêt qui sont de même étendue que les régions de lignes de mots 54 et 56 sont faites par exemple par une étape d'implantation de bore en deux étape ges, normale. Les arrêts résultant 60 et 62 ont une profondeur b d'environ 1,2 micromètre. avec une crête dans la concentra tion des impuretés se produisant à une profondeur d'environ 0,7 micromètre. Dans la suite, on forme encore une autre couche de masquage 64 de bioxyde de silicium, à dessin sélectif (figure 5) sur la surface de dessus du substrat 50. Des régions N+, 66, 68 et 7Q sont formées alors par diffusion dans des parties non masquées des régions de lignes de mots 54 et 56. A titre d'exemple, ces régions 66,68 et 70 sont formées par diffusion de phosphore dans le substrat pour obtenir une résistivité inférieure à environ 80 ohms par carré . Les régions 66,68 et 70 qui sont indiquées pour favoriser la conductivité des régions des lignes de mots ont une profondeur d'environ 0,6 micromètre et une largeur e d'environ 5 micromètres. Ensuite, comme représenté à la figure 6, on forme une autre couche de masquage sur la surface supérieure du substrat 50. Cette couche comprend par exemple une pellicule 72 de bioxyde de silicium d'une épaisseur de 1/2 micromètre. De la façon connue, on forme des ouvertures dans la couche de masquage- en des emplacements espacés le long de chacune des régions de lignes de mots. Ainsi, par exemple, comme indiqué à la figure 6, on montre une ouverture dans la couche de masquage 72 audessus de la région de lignes de mots 54. Dans une forme de réalisation spécifique donnée à titre d'exemple, chacune de ces ouvertures comprend une région carrée d'environ 5 micromètres x 5 micromètres. Par la suite, on applique le procédé d'implantation ionique pour les régions p telles que la région 74 montrée à la figure 6, dans les parties espacées de#s régions de lignes de mots rendues accessibles par les ouvertures spécifiées précédemment dans la couche de masquage 72.Ces régions p qui sont formées par exemple par une étape d'implantation de bore classique constituent chaque fois la région émettrice de l'un des transistors compris dans le réseau matriciel Il représenté à la figure 1.Ainsi, les régions 50,54 et 74 de la figure 6 constituent respectivement les régions collecteur,base et émetteur d'un tel transistor. On forme une couche de matière diélectrique sur la surface du dessus tout entière de la structure montrée à la figure 6. Cette couche, qui peut comprendre par exemple une pellicule de bioxyde de silicium d'une épaisseur de 0,02 à 0,05 micromètre , est désignée par 76 à la figure 7. On forme ensuite des bandes métalliques espacées telles que ltélément 78 à la figure 7, sur la pellicule diélectrique 76. Ces bandes sont disposées orthogonalement dans la structure par rapport aux régions de lignes de mots décrites précédemment, et constituent des lignes de chiffres du réseau intégré. Des capacités de mémoire espacées sont définies dans le réseau entre les lignes de chiffres et les régions p sous-jacentes (émetteurs) telles que la région 74 de la figure 7. Dans une forme de réalisation spécifique donnée à titre d'exemple de 11 invention, chaque bande de lignes de chiffres comprend une bande d'aluminium qui s'étend sur environ 5 micromètres dans la direction z (figure 7) et sur environ I millimètre dans la direction x . En variante, d'autres métaux pris isolément, ou des combinaisons de métaux (par exemple une couche triple de titane, de platine et d'or) peuvent #tre déposés sur la structure pour former les lignes de chiffres spécifiées précédemment. Une vue en plan par-dessus du réseau matriciel Il dont la fabrication a été décrite ci-dessus, est montrée à la figure 8. Les pellicules métalliques espacées 78 qui forment les bandes de lignes de chiffres sont indiquées à la figure 8. On y a représenté également, en traits mixtes et désignées par les numéros de référence 80, les ouvertures de la couche de masquage pré-spécifiée où des capacités sont définies dans le réseau entre les lignes de chiffres 78 et les régions d'émetteur de type p sous-Jacentes dans le substrat de la structure. Des bandes en traits mixtes 82 de la figure 8 représentent les régions n qui correspondent à des régions favorisant la conductivité, 66,68 et 70, montrées à la figure 7 et décrites ci-dessus. A titre d'exemple, les lignes de chiffres 78 de la figure 8 sont espacées d'une distance 1 d'environ 10 micromètres. En outre, dans une forme de réalisation particulière, ltespa- cement vertical de centre à centre, k , de deux ouvertures adJacentes 80, est d'environ 20 micromètres. Pendant le processus de fabrication par quantités dis crète > , décrit ci-dessus, on fabrique simultanément plusieurs réseaux matriciels Il sur une pastille semi-conductrice unique. En mEme temps, les extrémités des lignes de mots et des lignes de chiffres de chacun de ces réseaux sont reliées aux unités 26130 et 32 montrées à la figure I et à d'autres unité Sés normales associées pour former plusieurs unités ce mémoire à accès aléatoire sur chaque pastille. De cette façon, on réalise simultanément plusieurs dispositifs de mémoire de faible étendue, fonctionnant à grande vitesse, de faible prix et consommant peu de puissance.Une forme de réalisation spécifique d'un tel dispositif, faite suivant la technique GDIIG-O d'éléments intégrés à grande échelle, suivant les principes de l'invention, constitue une puce mesurant environ 4 mm sur 4 mm. Les temps de cycle et d'accès de cette unité représentative ont été déterminés comme étant inférieurs à 100 et 200 nanosecondes, respectivement. Une version métal-oxyde semi-conducteur (#0S)spécifique, représentant une unité de mémoire suivant les principes de l'invention, fait 11 obJet de la figure 9. Dans cette forme de réalisation donnée à titre d'exemple, chaque cellule de mémoire dans le réseau matriciel comprend un transistor métal-oxyde semi-conducteur unique et une capacité associée qui y est reliée , comme montré. Ainsi par exemple la cellule 84 de la figure 9 comprend un transistor à effet de champ 86 dont l'électrode de commande est reliée directement à la ligne de mot 88, l'une de ses électrodes de source et de drain étant reliée par la capacité 90 à la ligne de chiffre 92, et l'autre de ses électrodes de source et de drain étant reliée directement à un point de potentiel de référence tel que la terre. Larrangement de la figure 9 qui fonctionne de manière semblable à celui qui a été décrit ci-dessus à propos des figures 1 et 2 se réalise facilement sous forme dtintégration à grande échelle suivant des techniques de fabrication normales variées. Finalement, on comprendra que les processus et arrangements décrits ci-dessus ne sont que des exemples d'application des principes de la présente invention . D'après ces principes, de nombreuses modifications et variantes peuvent être conçues par les spécialistes sans s'écarter de l'esprit et de la portée de l'invention. Par exemple, il est possible de substituer aux dispositifs pnp montrés à la figure 7 des transistors npn, pourvu que les polarités des signaux représentés à la figure 2 soient changées de façon correspondante. En plus, les émetteurs plutôt que les collecteurs des transistors montrés à la figure 1 peuvent être reliés directement à la terre. En pareil cas, chaque capacité de mémoire est établie directement entre une ligne de chiffre et 11 électrode collectrice d'un transistor associé. LEGENDE DES FIGURES A la figure 2: M signifie ligne de mot CH n ligne de chiffre W n inscription R n lecture t " temps. REVF#jDICATIoe# 1.- Unité de mémoire comprenant des lignes de mots multiples; des lignes de chiffres multiples disposées de façon à recouper les lignes de mots pour définir des emplacements de stockage multiples aux intersections respectives des lignes de mots et des lignes de chiffres; une cellule de mémoire reliée à chaque emplacement de stockage à la ligne de mot et à la ligne de chiffre définissant une intersection, chaque cellule comprenant un dispositif à transistors à trois régions et une capacité reliée au transistor, caractérisée en ce qu'une première des régions du transistor est reliée à la ligne de mot définissant Itintersection à ltendroit de laquelle la cellule est reliée, une seconde des régions du transistor étant reliée directement à un point de potentiel de référence; et la troisième région du transistor étant reliée par la capacité à la ligne de chiffre définissant l1intersection à ltendroit de laquelle la cellule est reliée. 2.- Combinaison suivant la revendication 1, caractérisée en ce qu'on forme une multiplicité de cellules de mémoire sur un corps semi-conducteur de circuit intégré unique, le corps semi-conducteur constituant la seconde région de chacun des transistors du circuit intégré. 3.- Combinaison suivant la revendication 2, caractérisée en ce que le transistor est un transistor bipolaire dont la première région est la base, la seconde,le collecteur et la troisième,I'émetteur du transistor bipolaire. 4.- Combinaison suivant la revendication 2, caractérisée en ce que le transistor est un transistor métal-oxyde semiconducteur, l'électrode de commande étant la première région, la source,la seconde région et le drain,la troisième région du transistor. 5.- Combinaison suivant la revendication 2, caractérisée en ce qu'elle comporte un ensemble décodeur de lignes de mots et de commande, couplé aux lignes de mots ; un décodeur de lignes de chiffres et un ensemble de commande couplé aux lignes de chiffres; et un ensemble amplificateur sensible couplé aux lignes de chiffres. 6.- Combinaison suivant la revendication 5,caractérisée en ce que les lignes de mots comprennent des régions multiples parallèles, espacées, d'zn type de conductivité spécifié, implantées par ions dans la surface de dessus d'un substrat de type de conductivité opposé, pour former des lignes de mots multiples ; au moins l'une des régions de grande conductivité du type de ccnductivité spécifié étant diffusée dans chacune des régions pour favoriser la conductivité des lignes de mots; et des régions d'arrêt à chenal de type de conductivité opposé, formées par implantation d'ions dans les espaces compris entre les régions mentionnées en premier lieu. 7.- Combinaison suivant la revendication 6,caractérisée par une région isolante pourvue d'ouvertures, déposée sur la surface de dessus du substrat, les ouvertures dans la couche recouvrant des positions de cellules de mémoire espacées, disposées le long de l'étendue de chacune des lignes de mots; des régions de type de conductivité opposé, avec implantation ionique, à travers les ouvertures dans la surface de dessus du substrat pour former des régions émettrices;une couche isolante déposée sur toute la surface du dessus de I1 ensemble; et plusieurs lignes de chiffres métalliques, parallèles et espacées, disposées sur la couche isolante mentionnée en -second lieu, perpendiculairement aux lignes de mots à ltendroit des positions des cellules de mémoire pour former des lignes conductrices qui sont couplées capacitivement aux régions émettrices.