"Transistor latéral à effet de champ à grille isolée". L'invention se situe dans le domaine des dispositifs semiconducteurs à effet de champ à grille iso- lée, et concerne notamment des transistors latéraux à effet de champ à grille isolée DMOS, dits transistors à effet de champ DMOS. De tels transistors sont bien connus de l'état de la technique, et un transistor DMOS à haute ten- sion est décrit aux pages 1325 à 1326 de "I.E.E.E. Trans- actions on Electron Devices", volume ED-25, N 11, novem- bre 1978, dans un article intitulé "Trade-off between Threshold Voltage and Breakdown in High-Voltage Double Diffused MOS-Transistors" par Pocha et ses collaborateurs. Ce dispositif comporte un substrat semiconducteur de pre- mier type de conductivité (de type p), une couche épitaxi- ale superficielle de second type de conductivité (de type n) située sur le substrat, une région de canal de premier type de conductivité contiguë à la surface et située dans la couche épitaxiale, région qui forme avec celle-ci une jonc- tion p-n, une région de source de second type de conducti- vité contiguë à la surface et située dans la région de canal, ainsi qu'une région de drain de second type de con- ductivité contiguë à la surface et située dans la couche épitaxiale, à une certaine distance de la région de canal. Une couche isolante est formée surfla couche superficielle épitaxiale et recouvre aumoins la partie de la région de canal qui se trouve entre la région de source et la région de drain. Une électrode de grille est formée sur la couche isolante, au-dessus d'une partie de la région de canal si- tuée entre la région de source et la région de drain et est électriquement isolée de la couche superficielle épi- taxiale, tandis que des électrodes de source et de drain sont reliées respectivement à la région de source et la région de drain du transistor. De tels transistors DMOS à 2484?07 haute tension connus de l'état de la technique présentent typiquement une couche superficielle épitaxiale d'une épaisseur relativement grande, de l'ordre de 25 à 30/um, à une tension de claquage de 250 volts environ, comme décrit dans l'article de Pocha et de ses collaborateurs. Des techniques généralement appliquées' pour l'amélioration des caractéristiques de claquage à haute tension de jonctions p-n sont décrites dans la de- mande de brevet américain Ne 913.026 déposée le 6 juin 1978 1 par V. Temple et correspondant à la demande de brevet Américaine publiée sous le N 4 242 690. Ensuite, il s'est avéré que les caractéristiques de claquage de dispositifs semiconducteurs A haute tension pourraient être améliorées par l'application de la technique de l'intensité de champ en surface réduite (RESURF, abréviation dé "REduced SURface Field"), comme décrit dans: "High Voltage Thin Layer De- vices (RESURF devices) ", "International Electronic Devices Meeting Technical Digest", décembre 1979, pages 238 à 240 par Appels et ses collaborateurs, et dans la demande de brevet américaine Ne 004.004, déposée le 16 janvier 1979 par Appels et ses collaborateurs, demande de brevet qui est incorporée par référence à la présente demande de brevet et correspond i la demande de brevet déposâq té. France nous le ne 2 415 370. En principe, on obtient les caractéristiques de claquage améliorées de dispositifs RESURF, en utilisant des couches épitaxiales plus minces, mais plus fortement dopées pour la diminution de l'inten- sité de champ en surface. La technique RESURF a été appliquée pour des transistors latéraux DMOS, tels que décrits dans "Lateral DMOS Power Transistor Design", "I.E.E.E. Electron Device Letters", volume EDL-1, pages 51 à 53, avril 1978, de Colak et de ses collaborateurs, et cela a donné une amélioration importante dans les caractéristiques du dis- positif. Il sera clair que, dans les dispositifs DMOS à haute tension, on est toujours obligé à chercher à trouver un compromis entre la tension de claquage et la résistance série à l'état conducteur (résistance dite "onresistance") 248470? dans le but d'augmenter le niveau de tension de claquage et de maintenir alors une résistance série relativement faible. En appliquant les techniques RESURF connues et par- tant d'une tension de claquage -constante, il est possible d'atteindre une amélioration (par exemple une diminution) d'un facteur 3 de la résistance série dans un dispositif ayant le même encombrement qu'un dispositif DMOS usuel (comportant une couche épitaxiale épaisse). Toutefois, il y a grand intérêt à ce qu'on réalise une amélioration sup- plémentaire dans les caractéristiques de tension de cla- quage et/ou de résistance de ces dispositifs, notamment pour des dispositifs de puissance à haute tension, dans lesquels tant la tension de claquage que la résistance série à l'état conducteur sont des paramètres-importants. Inversement, il serait également avantageux de réaliser des dispositifs DMOS ayant les mêmes caractéristiques que les dispositifs connus, mais dont l'encombrement et donc le coût de fabrication peuvent être plus faibles. L'invention vise entre autres à indiquer un transistor à effet de champ à grille isolée DMOS, avec lequel on obtient des caractéristiques améliorées eu égard à la tension de claquage et/ou à la résistance série. L'invention vise en outre à indiquer des transistors latéraux à effet de champ à grille isolée DMOS ayant des caractéristiques de tension de claquage et de résistance série comparables à celles des dispositifs con- nus, mais dont l-'encombrement et donc le coût de fabrica- tion est plus faible. Conformément à l'invention, un transistor 310 à effet de champ à grille isolée DMOS du genre décrit dans le préambule est remarquable en ce qu'une couche semicon- ductrice de formation de champ de premier type de conduc- tivité et à niveau de dopage supérieur à-celui du substrat, est réalisé à côté de la région de canal tout en étant sé- paré de celle-ci par un intervalle. Cette couche semicon- ductrice sert à redistribuer, en fonctionnement, l'inten- sité de champ électrique dans le dispositif en diminuant l'intensité de champ dans une première partie de la couche -N 2484707 - 4 épitaxiale qui se situe essentiellement entre la région de source et la région de drain ainsi qu'à côté de la jonc- tion p-n formée par la couche épitaxiale et la région de canal, tandis que l'intensité de champ est augmentée dans une seconde partie de la couche épitaxialb qui se situe essentiellement à côté de la région de drain. Avantageuse- ment, cette couche semiconductrice de formation de champ peut être utilisée dans des dispositifs dans lesquels est formée une couche épitaxiale selon ladite technique "RESURF", la couche épitaxiale étant déjà entièrement dé- sertée à une tension de l'électrode de drain qui est infé- rieure à la tension de claquage, quoi qu'il soit égale- ment possible d'améliorer d'autres dispositifs DMOS, plus conventionnels, par l'application de l'invention. La cou- che semiconductrice servant à redistribuer le champ élec- trique peut être soit une couche enterrée formée essen- tiellement dans le substrat, au-dessous de la région de canal, soit une couche superficielle formée dans la couche épitaxiale, à côté de la région de drain. Dans un autre mode de réalisation du dispositif conforme à l'invention, la couche semiconductrice comporte tant une partie de couche enterrée qu'une partie de couche superficielle. Chacun des modes de réalisation précités sert à diminuer, en fonctionnement, l'intensité de champ électrique dans les parties du dispositif qui, normalement, seraient les premières à présenter un claquage par effet d'avalanhe dans le sens-d'arrêt, de sorte que ces disposi- tifs peuvent atteindre une tension de claquage plus élevée. En particulier, des transistors conformes à l'invention peuvent donner en théorie, à l'état conducteur, une amélio- ration d'un facteur 1,5 à 2,0 de la résistance série à une tension de claquage constante, et cela comparativement aux transistors DMOS usuels, auxquels est appliquée la tech- nique "RESURF". Comme variante, des dispositifs conformes à l'invention peuvent donner une amélioration de la ten- sion de claquage à une résiatance série constante. La description qui va suivre en regard du dessin annexé, donné à titre d'exemple non limitatif, per- mettra de mieux comprendre comment l'invention-est réalisée. La figure 1 représente une coupe trans- versale d'un transistor latéral DMOS de conception usuelle. La figure 2 représente une coucpe trans- versale d'un transistor latéral DMOS selon un premier mode de réalisation de l'invention. La figure 3 représente une coupe trans- versale d'un transistor latéral DMOS selon un deuxième mode de réalisation de l'invention. La figure 4 représente une coupe trans- versale d'un transistor latéral DMOS selon un troisième mode de réalisation de l'invention. La figure 1 représente un exemple d'un transistor DMOS connu, qui est approprié à *des applica- tions en haute tension. Il est à noter que la figure 1, ainsi que les autres figures du dessin ne sont pas dessi- nées à l'échelle et que notamment les dimensions verticales ont été exagérées pour la clarté du dessin. De plus, dans les différentes figures, des parties correspondantes sont indiquées par les mêmes références, alors que des régions semiconductrices de même type de conductivité sont hachu- rées dans le même sens. Sur la figure 1, un transistor DMOS 1 a un substrat semiconducteur 10 de premier type de conducti- vité (dans cet exemple de type p), une couche superficielle épitaxiale 12 de second type de conductivité opposé au - premier (dans cet exemple de type n) étant située sur une surface principale 11 du substrat. Une région de canal 16 de premier type de conductivité contiguë à la surface est réalisée dans la couche épitaxiale et forme avec celle-ci une jonction p-n 17. Une région de source 14 de second type de conductivité contiguë à la surface est prévue dans la région de canal 16, tandis qu'une région de drain, éga- lement de second type de conductivité, contiguë à la sur- face est réalisée dans la couche épitaxiale 12 à un en- droit qui est séparé par un intervalle de la région de ca- nal 16. La région de canal 16 présente une partie 18 con- tiguë à la surface et se situant entre la région de source et la région de drain du dispositif, partie qui forme le canal du dispositif. Une couche isolante est formée sur la couche superficielle épitaxiale 12 et recouvre au moins la partie de la région de canal 16 qui se trouve entre la ré- gion de source et la région de drain du transistor. Bien que la couche isolante 22 soit représentée sous forme d'une couche à gradins et qu'elle consiste en silice, il est également possible d'utiliser d'autres configurations et d'autres matériaux isolants dans le cadre de l'inven- tion. Une électrode de grille 24 est formée sur la couche isolante 22 au-dessus du canal 18, alors que des électro- des de source (26) et de drain (28) assurent respective- ment les connexions électriques de,la région de source et de la région de drain du transistor. Des-dispositifs du type général, tels que représentés sur la figure 1, sont connus de l'état de la technique et ne sont donc pas décrits en détail. Comme déjà cité, dans des dispositifs connus de ce genre, la couche superficielle épitaxiale 12 est typiquement une couche re- lativement épaisse d'une épaisseur de l'ordre de 25 à 30/um pour des tensions de claquage de l'ordre de 250 volts. De telles couches épitaxiales relativement épaisses tendent à rendre ces dispositifs facilement sujets aux claquages par effet d'avalanche dans le sens d'arrêt de la jonction p-n 17, claquages se produisant dans la partie fort incur- vée de la jonction au-dessous de l'électrode de grille 24, ce qui est du à la trop grande intensité de champ dans cette région. Cette propriété est notamment inopportune dans le cas d'applications haute tension, du fait que la tension de régime maximale du transistor s'en trouve re- duite. La technique de l'intensité de-champ en surface réduite (technique dite "RESURF") telle qu'appli- quée aux transistors latéraux DMOS selon l'article précité de Colak et de ses collaborateurs, a pour but de surmonter partiellement ce problème. En diminuant notablement l'épais- seur de la couche épitaxiale, à savoir jusqu'à 3 à 15/um environ, et en augmentant simultanément le niveau de dopage 7? dans la couche épitaxiale pour maintenir une résistance série acceptable, il est possible d'obtenir une améliora- tion importante dans les caractéristiques de claquage à haute tension. Ainsi, la figure 1 peut représenter aussi un transistor DMOS-RESURF connu, en supposant qu'on a choi- si les valeurs adéquates pour l'épaisseur et la résistivi- té de la couche épitaxiale 12, de façon que la couche 12 soit déjà désertée, au moins localement, sur toute son épaisseur à une tension inférieure à la tension de cla- quage. A cet effet, selon la technique RESURP, le produit de la concentration de dopage et de l'épaisseur de la couche épitaxiale (Nepi x Depi) est de préférence de 12 pitep l'ordre de 10 tomes/cm2. Par l'application de cette technique, il est possible de réduire la résistance série d'un facteur 3 environ pour un dispositif ayant le même encombrement qu'un dispositif usuel, tout en maintenant la même tension de claquage, Il est également possible d'ob- tenir une amélioration égale de la tension de claquage à la même résistance série; par ailleurs, comme troisième variante, il est possible de réaliser une amélioration plus faible de la tension de claquage aussi bien que de la résistance série. L'invention se base sur l'idée que, par la redistribution de l'intensité de champ électrique dans un transistor DMOS latéral par l'application d'une couche semiconductrice de formation de champ soit dans des dis- positifs DMOS cohventionnels soit dans des dispositifs DMOS "RESURF", on peut réaliser une amélioration notable de la tension de claquage et/ou de la résistance série. Bien que l'invention puisse être appliquée aux transistors DMOS usuels, on obtient un fonctionnement optimal en réalisant la couche semiconductrice de formation de champ conforme à l'invention dans des dispositifs o l'épaisseur et le -- dopage de la couche épitaxiale sont choisis selon la tech- nique "ESURF", comme décrit ci-dessus. Dans les deux cas, l'invention est remarquable en ce que la redistribution de l'intensité de champ électrique est réalisée à l'aide d'une couche semiconductrice de formation de champ de pre- mier type de conductivité, ayant un niveau de dopage qui est supérieur à celui du substrat et qui est formé à côté de la région de canal du dispositif tout en étant séparé de celle-ci par un intervalle. Cette couche semiconduc- trice de formation de champ sert à diminuer l'intensité de champ électrique dans une première partie de la couche épi- taxiale, partie qui se trouve essentiellement à côté de la jonction p-n 17 et entre la région de source et la région de drain du dispositif, tandis que l'intensité de champ la électrique est augmentée dans une seconde partie de la couche épitaxiale, partie qui se trouve essentiellement à côté de la région de drain 20. Ainsi, on obtient une répar- tition plus homogène de l'intensité de champ électrique ainsi qu'une diminution de la (trop) grande intensité de champ électrique dans la région marginale incurvée de la jonction p-n, o.se produisait antérieurement du claquage par effet d'avalanche dans le sens dearrêt. Par l'application de la couche semiçonduc- trice de formation de champ conforme à l'invention,- il est possible de réaliser des dispositifs présentant une amélio- ration supplémentaire de la tension de claquage et/ou de la résistance série (c'est-à-dire un facteur d'amélioration total), de 1,5 à 2,0 par rapport aux dispositifs DMOS "RESURE" de même taille. Cette amélioration est obtenue par l'application d'une configuration appropriée pour la couche de formation de champ et de valeurs appropriées pour lÉépaisseur et le niveau de dopage de la couche épitaxiale, comme décrit dans la suite de cet exposé. La figure 2 représente un transistor DMOS 2, dans lequel la couche semiconductrice de formation de champ de premier type de *conductivité est une couche enter- rée 30a, qui est formée essenti4lement dans le substrat 10 à sa face principale 11. La couche enterrée.330a s'étend au-dessous de la région de canal 16 et de la partie de la couche épitaxiale qui se trouve entre la région de source. 14 et la région de drain 20 situées à côté de la jonction p-n 17. Comme le montre la figure 2, la couche enterrée 30a s'étend de préférence sur toute la région se trouvant au- dessous de l'électrode de grille 24 qu'elle déborde lé- gèrement. La couche semiconductrice enterrée de formation de champ 30a a le même type de conductivité que le substrat , de sorte qu'un dispositif typique muni d'un substrat de type p présente une couche enterrée 30a de type p. Tou- tefois, le niveau de dopage de la couche enterrée 30_ est supérieur à celui du substrat, On a réalisé par exemple des dispositifs, dans lesquels la couche enterrée est for- mée dans le substrat par implantation ionique, bien que l'invention ne soit pas limitée a cette technique, cette couche ayant une épaisseur comprise entre 3,0 et 5,0/um et 12 U un niveau de dopage compris entre 1, 0 et 1,5 x 10 atomes par cm2. Par suite de la nature du processus d'implanta- tion ionique, une faible partie de la couché enterrée 30a s'étend jusque dans la couche épitaxiale 12. Dans le dispositif décrit ci-dessus, le niveau de dopage de la couché épitaxiale 12 est de l'ordre de 3,0 x 10 5 atomes/cm3 et son épaisseur est de l'ordre de 6/um, alors que le niveau de dopage du substrat est de l'ordre de 4,0 x 1014 atomes/cm3. Le substrat 10, la couche enterrée 30a et la région de canal 16 consistent tous en matériau de type p, tandis que la couche épitaxiale 12, la région de source 14 et la région de drain 20 consistent en matériau de type n. Dans les premiers dispositifs fabriqués conformément au premier mode de réalisation, tel que décrit ci-dessus en référence à la figure 2, on a mesuré des ten- sions de claquage de l'ordre de 370 volts à une valeur nor- malisée de résistance série à l'état conducteur, c'est-à- dire la résistance série par cm2 de surface active, de l'ordre de 5,0 ohms/cm2. Ces résultats initiaux représen- tent un facteur d'amélioration total de l'ordre de 1,5 par rapport aux dispositifs DMOS connus, fabriqués dans les mêmes conditions et par l'application du principe "RESURF", alors qutils représentent un facteur d'amélioration de l'ordre de 4,5 par rapport aux transistors latéraux DMOS nventionnels à couches épitaxiales. Dans le mode de réalisation selon la fi- gure 3, la couche semiconductrice de formation de champ d'un transistor "MOS 3 est une couche superficielle 30b formée dans une région de la couche épitaxiale 12, contiguë à la surface et voisine de la région de drain 20, couche superficielle 30b qui s'étend de la région de drain vers la région de canal 16 du transistor 3 du dispositif, sans entrer cependant en contact avec cette -région de canal. Dans ce cas, la concentration de dopage de la couche super- ficielle est de l'ordre de 1,0 x 10 atomes/cm2, alors que l'épaisseur de la couche superficielle est comprise entre 1,0 et 1,5 1um. La couche superficielle peut être réalisée dans la couche épitaxiale par implantation ionique, et l'épaisseur et le niveau de dopage de la couche épitaxiale ainsi que le niveau de dopage du substrat sont à peu près égaux à ceux du dispositif selon la figure 2. Dans le mode de réalisation selon la fi- gure 4, on a réalisé une couche enterrée 30a aussi bien qu'une couche superficielle 30b dans un même transistor DMOS 4. Avec cette configuration, le niveau de dopage dans chacune des parties de couche de formation de champ 30a et 3Ob est à peu près égal à la moitié de la valeur mention- nëe ci-dessus pour la couche correspondante dans les modes de réalisation, selon les figures 2 et 3, qui ne comportent qu'une seule couche. Sous d'autres rapports, le mode de réalisation selon Ja figure 4 est généralement égal aux dispositifs décrits ci-dessus, raison pour laquelle ce mode de réalisation n'est pas décrit en détail. Conformément à l'invention, la formation d'une couche semiconductrice de formation de champ dans un transistor DMOS à côté de sa région de canal permet ainsi d'obtenir, en fonctionnement, une redistribution de l'in- tensité de champ électrique dans la couche épitaxiale du dispositif, ce qui aboutit à des caractéristiques amélio- rées de claquage à haute tension et/ou de résistance série. L'invention peut être utilisée également pour la réalisation de dispositifs DMOS ayant des carac- téristiques comparables à celles de dispositifs connus mais dont l'encombrement et, par conséquent, le coût de fabrica- tion sont plus faibles. Bien que l'invention ait été illustrée et décrite notamment en référence à des modes de réalisation préférentiels déterminés, il est bien évident pour l'homme de l'art que diverses variantes peuvent trouver place dans le cadre de l'invention. Bien que, dans les exemples de.réalisation, il s'agisse toujours de transistors DMOS, il va sans dire que l'invention s'applique également si la région 14 ou les deux régions 14 et 16 sont formées par implantation ionique. _ 2484707 REVENDICATIONS: 1. Transistor latéral à effet de champ à grille isolée DMOS comportant un substrat semiconducteur (10) de premier type de conductivité, une couche superfi- cielle épitaxiale (12) de second type de conductivité op-. posé au premier située sur une surface principale (11) du substrat, une région de canal de premier type de conduc- teur (18) contiguë à la surface et située dans la couche épitaxiale (12), région qui forme une jonction p-n (17) avec celle-ci, une région de source de second type de con- ductivité (14) contiguë à la surface et située dans la ré- gion de canal (18), une région de drain de second type de conductivité (20) contiguë à la surface et située dans la couche épitaxiale (12), région qui est séparée par un in- tervalle de la région de canal (18), une couche isolante (22) située sur la couche superficielle épitaxiale (12) et recouvrant au moins la partie de la région de canal (18) qui se trouve entre la région de source (14) et la région de drain (20), une électrode de grille (24) située sur la couche isolante (22) et au-dessus de ladite partie de la région de canal, électrode qui est isolée électriquement de la couche superficielle, aihsi que des électrodes de source (26) et de drain (28) respectivement reliées à la région de source (14) et à la région de drain (20) du tran- sistor, caractérisé en ce qu'une couche semiconductrice de formation de champ (30a, 30b) de premier type de conducti- vité et à niveau de dopage supérieur à celui dudit sub- strat, est réalisé à c8té de ladite région de canal (18) tout en étant séparé de celle-ci par un intervalle. 2. Transistor latéral à effet de champ selon la revendication 1, caractérisé en ce que la concentration de dopage et l'épaisseur de ladite couche superficielle épitaxiale (12) sont faibles au point qu'à une tension de l'électrode de drain (28) inférieure à la tension de cla- quage, la couche épitaxiale (12) est désertée sur toute son épaisseur. 3. Transistor latéral à effet de champ selon la revendication 1 ou 2, caractérisé en ce que ladite cou- che semiconductrice de formation de champ (30a) est une couche enterrée qui est formée essentiellement dans ledit substrat (10) à ladite surface principale (11) et s'étend au moins au-dessous de ladite région de canal (18) et de ladite première partie de la couche épitaxiale. 4. Transistor latéral è effet de champ selon la revendication 3, caractérisé en ce que ladite couche enterréQ (30a) a une épaisseur comprise entre 3,0 et 5,0/um et un dopage total compris entre 1,0 et 1,5 x 10 atomes par cm2 et en ce que ladite couche épitaxiale (12) a une épaisseur de l'ordre de 6,0 um et une concentration de do- page de l'ordre de 3,0 x 1045 atomes/cm3. 5. Transistor latéral à effet de champ selon la revendication 1 ou 2, caractérisé en ce que ladite cou- che semiconductrice de-formation de champ est une couche superficielle (30b) formée dans une région de ladite couche épitaxiale (12) contiguë à la surface et située à côté de ladite région de drain (20) et en ce qu'elle s'étend à par- tir de ladite région de drain vers ladite région de canal (18) sans entrer en contact avec celle-ci. 6. Transistor latéral à effet de champ selon la revendication 5, caractérisé en ce que ladite couche su- perficielle (30o) a une épaisseur comprise entre 1,0 et 1,5 et 122 /um et unidopage total de l'ordre de 1,0 x 10 atomes/cm2 et en ce que ladite couche épitaxiale (12) a une épaisseur de l'ordre de 6,0/um et une concentration de dopage de l'ordre de 3,0 x 10 5 atomes/cr-2. 7. Transistor latéral à effet de champ selon la revendication 1 ou 2, caractérisé en ce que ladite cou- che semiconductrice de formation de champ est constituée par une partie de couche enterrée (30a) qui est formée es- sentiellement dans ledit substrat (10), & ladite surface principale (11) de celui-ci, et s'étend au moins au-dessous de ladite région de canal (18) et de ladite première partie de la couche épitaxiale, ainsi que par une partie de couche superficielle (30b) qui est formée dans une région de la- dite couche épitaxiale contiguë à la surface et située à c8té de ladite région de drain (20) et s'étend à partir de ladite région de drain vers ladite région de canal (1-8) sans entrer en contact avec celle-ci. 8. Transistor latéral à effet de champ selon la revendication.7, caractérisé en ce que ladite partie de couche enterrée (30a) a une épaisseur comprise entre 3,0 et 3,0/um et un dopage total compris entre 0, 5 et 0,75 x - -,.:.'-14 = -- - 0 - X: -:-'0,.:[ 1012 atomes/cm2, en ce que ladite partie de couche super- ficielle (3 0) a une épaisseur comprise entre 1,0 et 1,5 -- 7um et un dopage totale de l'ordre de 0,5 x 1012 atomes/cmii et en ce que ladite couche épitaxiale (12) a une épaisseur - de l'ordre de 6,0u t une concentration de dopage de l'ordre de 3,0 x 05 atomes/cm3.