Circuit électronique comprenant des interrupteurs RF à capacités parasites réduites La présente description concerne un circuit électronique (40) comprenant un substrat semiconducteur (46), des interrupteurs radiofréquence correspondant à des transistors MOS (50) comprenant des régions semiconductrices dopées (52, 54) dans le substrat, au moins deux niveaux de métallisation (M1, M2, M3) recouvrant le substrat, chaque niveau de métallisation comprenant un empilement de couches isolantes (60_1, 60_2, 60_3), des piliers conducteurs (64_1, 64_2, 64_3) surmontés de pistes métalliques (62_1, 62_2, 62_3), au moins deux éléments de connexion (66, 68) connectant chacun l’une des régions semiconductrices dopées et formés par des piliers conducteurs et des pistes conductrices de chaque niveau de métallisation. Le circuit électronique comprend en outre, entre les deux éléments de connexion, une tranchée (70) traversant entièrement l’empilement de couches isolantes d’un niveau de métallisation et traversant en outre partiellement l’empilement de couches isolantes du niveau de métallisation le plus proche du substrat, et un dispositif dissipateur de chaleur (80) adapté à dissiper la chaleur hors de la tranchée. Figure pour l’abrégé : Fig. 2 Circuit électronique comprenant des interrupteurs RF à capacités parasites réduites La présente invention concerne d’une façon générale les circuits électroniques et plus particulièrement les circuits électroniques comprenant des interrupteurs RF. Un interrupteur radiofréquence, ou interrupteur RF, est un dispositif d’acheminement de signaux à haute fréquence par des voies de transmission. Les interrupteurs RF peuvent être formés de transistors métal-oxyde-semiconducteur à effet de champ, appelés transistors MOS ci-après. On utilise par exemple un circuit électronique comprenant des interrupteurs RF dans un dispositif de tête qui incorpore tous les circuits compris entre l'antenne et au moins un étage mélangeur d’un récepteur and/or l’amplificateur de puissance d’un émetteur. Ces circuits électroniques sont utilisés dans une grande diversité de produits et d’applications RF. Les systèmes sans fil et les systèmes radio FM en sont des exemples. Il est souhaitable qu’à la fois les capacités parasites et la résistance à l’état passant de l’interrupteur RF soient aussi basses que possible. Un mode de réalisation pallie tout ou partie des inconvénients des circuits électroniques connus comprenant des interrupteurs RF. Un mode de réalisation prévoit un circuit électronique comprenant un substrat semiconducteur, des interrupteurs radiofréquence correspondant à des transistors MOS comprenant des régions semiconductrices dopées dans le substrat, au moins deux niveaux de métallisation recouvrant le substrat, chaque niveau de métallisation comprenant un empilement de couches isolantes, des piliers conducteurs surmontés de pistes métalliques, au moins deux éléments de connexion connectant chacun l’une des régions semiconductrices dopées et formés par des piliers conducteurs et des pistes conductrices de chaque niveau de métallisation, le circuit électronique comprenant en outre, entre les deux éléments de connexion, une tranchée traversant entièrement l’empilement de couches isolantes d’un niveau de métallisation et traversant par ailleurs partiellement l’empilement de couches isolantes du niveau de métallisation le plus proche du substrat, et un dispositif dissipateur de chaleur adapté à dissiper la chaleur hors de la tranchée. Selon un mode de réalisation, le dispositif dissipateur de chaleur est également un dispositif de protection étanche à l’humidité adapté à empêcher l’humidité d’atteindre les couches isolantes exposées dans la tranchée. Selon un mode de réalisation, la tranchée présente une hauteur supérieure à 1 µm. Selon un mode de réalisation, la tranchée présente une largeur moyenne supérieure à 100 nm. Selon un mode de réalisation, le dispositif dissipateur de chaleur comprend un revêtement recouvrant les faces latérales de la tranchée. Selon un mode de réalisation, the revêtement est étanche à l’humidité. Selon un mode de réalisation, l’épaisseur du revêtement est comprise entre 10 nm et 500 nm. Selon un mode de réalisation, le revêtement est en un matériau ou des matériaux bons conducteurs de chaleur. Selon un mode de réalisation, le revêtement est en nitrure d’aluminium, en disulfure de molybdène, en graphène et/ou en silicium avec des particules de céramique. Selon un mode de réalisation, la tranchée est au moins partiellement remplie d’air, d’un gaz, d’un mélange de gaz ou d'un vide partiel. Selon un mode de réalisation, le dispositif dissipateur de chaleur comprend un bouchon remplissant au moins partiellement la tranchée. Selon un mode de réalisation, le bouchon est étanche à l’humidité. Selon un mode de réalisation, le dispositif dissipateur de chaleur comprend un couvercle obturant le sommet de la tranchée. Selon un mode de réalisation, le couvercle est étanche à l’humidité. Un mode de réalisation prévoit un système comprenant une antenne et un circuit électronique tels que définis précédemment reliés à l’antenne. Un mode de réalisation prévoit un procédé de fabrication d’un circuit électronique comprenant un substrat semiconducteur, des interrupteurs radiofréquence correspondant à des transistors MOS comprenant des régions semiconductrices dopées dans le substrat, au moins deux niveaux de métallisation recouvrant le substrat, chaque niveau de métallisation comprenant un empilement de couches isolantes, des piliers conducteurs surmontés de pistes métalliques, au moins deux éléments de connexion connectant chacun l’une des régions semiconductrices dopées et formés par des piliers conducteurs et des pistes conductrices de chaque niveau de métallisation, le procédé comprenant la formation, entre les deux éléments de connexion, d’une tranchée traversant entièrement l’empilement de couches isolantes d’un niveau de métallisation et traversant par ailleurs partiellement l’empilement de couches isolantes du niveau de métallisation le plus proche du substrat et la formation d’un dispositif dissipateur de chaleur adapté à dissiper la chaleur hors de la tranchée. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la illustre des capacités parasites d’un circuit électronique comprenant un interrupteur RF ; la représente partiellement et schématiquement une coupe d’un mode de réalisation d’un circuit électronique comprenant des interrupteurs RF ; la représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique comprenant des interrupteurs RF ; la représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique comprenant des interrupteurs RF ; la représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique comprenant des interrupteurs RF ; la est un schéma-blocs d’un dispositif électronique ; la représente une coupe d’un circuit électronique utilisé pour effectuer de premières simulations ; la est une carte en nivaux de gris de la réduction de la capacité parasite CBEOL par rapport à la hauteur et à la largeur de la tranchée du circuit électronique représenté à la avec une tranchée sans revêtement ; la est une carte en nivaux de gris de la réduction de la capacité parasite CBEOL par rapport à la hauteur et à la largeur de la tranchée du circuit électronique représenté à la avec une tranchée avec revêtement ; la représente une coupe d’un circuit électronique utilisé pour effectuer de secondes simulations ; la est une carte en nivaux de gris de la température dans le circuit électronique représenté à la sans tranchée ; la est une carte en nivaux de gris de la température dans le circuit électronique représenté à la avec une tranchée sans revêtement ; et la est une carte en nivaux de gris de la température dans le circuit électronique représenté à la avec une tranchée avec revêtement. Description de modes de réalisation De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Pour des raisons de clarté, seuls les étapes et les éléments utiles à la compréhension des modes de réalisation décrits ici ont été illustrés et décrits en détail. En particulier, les dispositifs électroniques mettant en œuvre un circuit électronique à interrupteurs RF n’ont pas été décrits, les modes de réalisation décrits étant compatibles avec les applications habituelles. Sauf indication contraire, on utilise le terme "connecté" pour désigner une connexion électrique directe entre éléments de circuit, tandis que l’on utilise le terme "relié" ou "couplé" pour désigner une connexion électrique entre éléments de circuit qui peut être directe ou s’effectuer par l’intermédiaire d’un ou plusieurs éléments. Dans description qui suit, lorsque l’on se réfère à des qualificatifs de position relative tels que les termes "au-dessus", "au-dessous", "supérieur", "inférieur", etc., sauf indication contraire, on se réfère à l’orientation des figures, ou à un circuit électronique en position d’utilisation normale. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement" et "de l’ordre de" signifient à 10% près, de préférence à 5% près. Par ailleurs, sauf précision contraire, on considère ici que les termes "isolant" et "conducteur" signifient respectivement "électriquement isolant" et "électriquement conducteur". Dans la description qui suit, un film ou une couche est dit étanche à l’humidité quand la perméabilité du film ou de la couche à l’eau à 40°C est inférieure à 10 - 1 g/(m 2 *jour). On peut mesurer la perméabilité à l’humidité selon le test de résistance hautement accéléré (Highly Accelerated Stress Test, HAST), qui peut suivre la procédure JEDEC de fonctionnement standard de pré-conditionnement JESD 22A113. Dans la suite de la description, un matériau est dit bon conducteur thermique ou bon conducteur de chaleur quand le coefficient de conduction thermique du matériau est supérieur à 140 W/(m.K). La illustre des capacités parasites qui ont besoin d’être prises en compte lors de la conception d’un circuit électronique comprenant des interrupteurs RF formés par des transistors MOS. La représente, du côté droit, une coupe d’un circuit électronique 10 et, du côté gauche, une vue détaillée du circuit électronique 10. Le circuit électronique 10 comprend une base semiconductrice 12, une couche isolante 14 prise en sandwich entre la base 12 et un substrat semiconducteur 16 correspondant à une couche semiconductrice, un interrupteur RF correspondant à un transistor MOS 20 et des éléments de connexion 22. A titre de variante, la base semiconductrice 12, la couche isolante 14 et la couche semiconductrice 16 peuvent être remplacées par un seul substrat semiconducteur. Le transistor 20 comprend des régions semiconductrices de drain et de source 24, 26 formées dans et sur la couche semiconductrice 16, un isolant de grille 28 sur une face 30 de la couche semiconductrice 16 et une grille conductrice 32 recouvrant l’isolant de grille 28. La grille conductrice 32 peut présenter une structure multicouche, comprenant par exemple un empilement de deux couches 32_1 et 32_2. Les éléments de connexion 22 comprennent des éléments de connexion 34 contactant la région de drain 24 et des éléments de connexion 36 contactant la région de source 26. Les éléments de connexion 34, 36 s’étendent à travers un empilement 38 de couches isolantes recouvrant la face 30. Parmi les capacités parasites à prendre en compte, on trouve : la capacité Cm entre les éléments de connexion 34 et 36 ; les capacités Cgm entre une partie supérieure des éléments de connexion 34, 36 et la grille 32 ; les capacités Cgc entre une partie inférieure des éléments de connexion 34, 36 et la grille 32 ; la capacité Cboxl entre la région de drain 24 et la région de source 26 à travers la couche isolante 14 ; les capacités Cboxv entre la région de drain 24 et la base 15 et entre la région de source 26 et la base 12 ; les capacités Cfe entre la région de drain 24 et la grille 32 et entre la région de source 26 et la grille 32 à travers les espaceurs isolants ; les capacités Cfi entre la région de drain 24 et la grille 32 et entre la région de source 26 et la grille 32 à travers la couche semiconductrice 16 et l’isolant de grille 28 ; les capacités Ci entre la région de drain 24 et la région de source 26 à travers la couche semiconductrice 16 ; et les capacités Cov entre la région de drain 24 et la grille 32 et entre la région de source 26 et la grille 32 à travers l’isolant de grille 28. On notera que les capacités Cov, Cfi et Cj dépendent des tensions appliqués à la région de drain 24, la région de source 26 et/ou la grille 32. Le symbole de capacité Cm est habituellement utilisé pour les éléments de connexion 34 et 36 du premier niveau de métallisation. Pour des éléments de connexion 34 et 36 formé de parties de plusieurs niveaux de métallisation, le symbole CBEOL peut être utilisé pour comprendre toutes les capacités parasites entre les différentes parties des éléments de connexion 34 et 36. La capacité CBEOL comprend par conséquent la capacité Cm. Habituellement, pour comparer les performances de différents interrupteurs RF, on utilise deux coefficients Ron et Coff. Le coefficient Coff est une capacité qui peut être définie par la relation suivante: Coff = (Cgd + Cj + Cboxv)/2 + Cm + Cboxl avec: Cgd = Cov + Cfi + Cfe + Cgc + Cgm Le coefficient Ron correspond à la résistivité électrique du canal du transistor 20 à l’état fermé. En particulier, il est habituellement souhaitable que le produit des coefficients Ron et Coff soir aussi faible que possible. La représente partiellement et schématiquement une coupe d’un mode de réalisation d’un circuit électronique 40. Le circuit électronique 40 comprend une base semiconductrice 42, une couche isolante 44 prise en sandwich entre la base 40 et un substrat semiconducteur 46 correspondant à une couche semiconductrice présentant une face supérieure 48. Les blocs isolants 49 peuvent être prévus dans la couche semiconductrice 46 pour isoler latéralement des parties de la couche semiconductrice 46. Le circuit électronique 40 comprend des interrupteurs RF correspondant à des transistors MOS 50, trois transistors 50 étant représentés à titre d’exemple à la . Chaque transistor 50 comprend des régions semiconductrices de drain et de source 52, 54, correspondant à des régions dopées formées dans la couche semiconductrice 46, un isolant de grille 58 sur la face 48 et une grille conductrice 60 recouvrant l’isolant de grille 58. La connexion des transistors est réalisée par des pistes conductrices de niveaux de métallisation successifs. Le circuit électronique 40 comprend au moins un empilement de deux niveaux de métallisation, de préférence au moins un empilement de trois niveaux de métallisation. A titre d’exemple, à la , trois niveaux de métallisation M1, M2 et M3 sont représentés. Le premier niveau de métallisation M1 est le plus proche de la couche semiconductrice 46. Les niveaux de métallisation M1, M2 et M3 présentent des structures analogues. Par conséquent, on désigne ci-après un élément qui est présent dans chaque niveau de métallisation M1, M2 et M3 par une référence comprenant un suffixe _1, _2, _3 selon le niveau de métallisation M1, M2 ou M3 auquel cet élément appartient. Pour chaque niveau de métallisation M1, M2 et M3, le circuit électronique 40 comprend : un empilement de deux couches isolantes 60_1, 60_2, 60_3, ou un empilement de plus de deux couches isolantes 60_1, 60_2, 60_3. Les couches isolantes 60_1, 60_2, 60_3 peuvent être formées du même matériau ou de matériaux différents ; des pistes conductrices 62_1, 62_2, 62_3 dans la couche isolante supérieure 60_1, 60_2, 60_3 du niveau de métallisation M1, M2, M3 ; et des éléments de jonction 64_1, 64_2, 64_3, correspondant par example à des piliers conducteurs, connectant la piste conductrice 62_1, 62_2, 62_3 du niveau de métallisation M1, M2, M3 à la couche conductrice du niveau de métallisation inférieur ou à la grille 60, à la région de drain 52 ou à la région de source 54 de l’un des transistors 50. Pour chaque transistor 50, le circuit électronique 40 comprend un élément de connexion 66 contactant la région de drain 52 et un élément de connexion 68 contactant la région de source 54. Les éléments de connexion 66, 68 sont formés des pistes conductrices 62_1, 62_2, 62_3 et des éléments de jonction 64_1, 64_2, 64_3 des trois couches de métallisation M1, M2 et M3 qui sont connectées électriquement les unes aux autres. A titre d’exemple, la couche semiconductrice 46 est une couche de silicium. L’épaisseur de la couche semiconductrice 46 peut varier de 10 nm à 200 nm. L’épaisseur de la couche isolante 44 peut varier de 15 nm à 400 nm. Les grilles 60 des transistors 50 peuvent être constituées de silicium polycristallin ou de métal. L’épaisseur des grilles 60 peut varier de 30 nm à 200 nm. L’épaisseur totale du premier niveau de métallisation M1 peut varier de 100 nm à 600 nm. L’épaisseur totale du deuxième niveau de métallisation M2 peut varier de 100 nm à 1 µm. L’épaisseur totale du troisième niveau de métallisation M3 peut varier de 100 nm à 5 µm. Les couches isolantes 44, 60_1, 60_2, 60_3 peuvent être constituées d’oxyde de silicium (SiO 2 ), de nitrure de silicium (SiN), de carbonitrure de silicium (SiCN), ou toute couche d’arrêt de gravure en oxyde de silicium. L’épaisseur des premières couches conductrices 62_1 peut varier de 100 nm à 1 µm. L’épaisseur des premiers éléments de jonction 64_1 peut varier de 100 nm à 1 µm. L’épaisseur des secondes couches conductrices 62_2 peut varier de 100 nm à 1 µm. L’épaisseur des seconds éléments de jonction 64_2 peut varier de 100 nm à 1 µm. L’épaisseur des troisièmes couches conductrices 62_3 peut varier de 100 nm à 5 µm. L’épaisseur des troisièmes éléments conducteurs de jonction 64_3 peut varier de 100 nm à 2 µm. Les pistes conductrices 62_1, 62_2, 62_3 et les éléments de jonction 64_1, 64_2, 64_3 peuvent être en métal ou en alliage métallique, par exemple, en aluminium (Al), en cuivre (Cu), en tungstène (W), en alliage d’AlCu, ou en alliage de Cu. Les pistes conductrices 62_1, 62_2, 62_3 et les éléments de jonction 64_1, 64_2, 64_3 peuvent ne pas être formés du même matériau. Par exemple, les pistes conductrices 62_1 peuvent être en Cu tandis que les pistes conductrices 62_2 et 62_3 peuvent être en Al. Le circuit électronique 40 comprend des tranchées, une tranchée 70 étant représentée à la , traversant entièrement toutes les couches isolantes 60_1, 60_2, 60_3 de tous les niveaux de métallisation M1, M2 et M2 à l’exception du premier niveau de métallisation M1 pour lequel la tranchée 70 s’arrête dans l’une des couches isolants 60_1 du premier niveau de métallisation M1. La tranchée 70 comprend des parois latérales 72 et une paroi inférieure 74. La hauteur H de la tranchée 70 varie de 1 µm à 10 µm. La largeur moyenne W de la tranchée 70, c’est-à-dire la distance entre deux parois latérales opposées 72, varie de 100 nm à 3 µm. Les parois latérales 72 de la tranchée 70 peuvent être sensiblement parallèles ou être inclinées les unes par rapport aux autres, la largeur de la tranchée 70 étant plus grande au sommet de la tranchée 70 qu’au fond de la tranchée 70. Le circuit électronique 40 comprend, pour chaque tranchée 70, un dispositif dissipateur de chaleur 80 permettant une dissipation thermique et est de préférence également étanche à l’humidité pour empêcher l’humidité d’atteindre les couches isolantes 60_1, 60_2, 60_3 exposées dans la tranchée 70. Dans le présent mode de réalisation, le dispositif dissipateur de chaleur 80 comprend un revêtement dissipateur de chaleur 82, qui peut également être étanche à l’humidité, recouvrant les parois latérales 72 et la paroi inférieure 74 de la tranchée 70, et en contact avec les parois latérales 72 et la paroi inférieure 74 de la tranchée 70. Le reste de la tranchée 70 peut être empli d’air. Le revêtement 82 peut avoir une structure monocouche ou une structure multicouche. L’épaisseur du revêtement 82 varie de 10 nm à 500 nm. Le revêtement 82 est en un matériau bon conducteur de chaleur, de sorte que le revêtement 82 améliore la dissipation de chaleur. Le revêtement 82 peut comprendre une couche de nitrure d’aluminium (AlN), du disulfure de molybdène (MoS 2 ), de graphène, et/ou de silicium avec des particules de céramique, par exemple des particules d’AlN. Le revêtement 82 peut avoir une structure multicouche, par exemple comprenant une couche d’AlN, ou une couche équivalente, et une couche de nitrure de silicium (SiN). Le circuit électronique 40 peut comprendre une tranchée 70 pour chaque transistor MOS 50, la tranchée 70 étant interposée entre les éléments de connexion 66 et 68 associés à ce transistor 50. Le circuit électronique 40 peut comprendre des tranchées 70 interposées entre les éléments de connexion 66 et 68 associés aux différents transistors 50. Les tranchées 70 peuvent être réalisées par un processus de gravure, par exemple, de gravure ionique réactive profonde (deep reactive ion etching, DRIE), par faisceau ionique focalisé (focused ion beam, FIB) ou gravure assistée par laser. Le revêtement 82 peut être réalisé par un processus de dépôt conforme, par exemple un dépôt physique en phase vapeur (physical vapor deposition, PVD), un dépôt chimique en phase vapeur (chemical vapor deposition, CVD), un dépôt de couche atomique (atomic layer deposition, ALD) or un dépôt de couche atomique assisté par plasma (plasma enhanced atomic layer deposition, PEALD). La représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique 90. Le circuit électronique 90 comprend tous les éléments du circuit électronique 40 représenté à la , à la différence que le dispositif dissipateur de chaleur 80 correspond à un bouchon 92 remplissant la tranchée 70. Le bouchon 92 peut également être étanche à l’humidité. De préférence, le bouchon 92 remplit entièrement la tranchée 70 du fond au sommet de la tranchée 70. A titre de variante, le bouchon 92 peut ne pas remplir entièrement la tranchée, le fond de la tranchée 70 étant rempli d’air, d’un gaz, d’un mélange de gaz ou d’un vide partiel. Le bouchon 92 peut être en polymère, par exemple en polyimide (PI) ou en polybenzoxazole (PBO), éventuellement chargé en particules d’un matériau bon conducteur de chaleur. De préférence le bouchon 92 est en un matériau bon conducteur de chaleur. Le bouchon 92 peut être en AlN, par exemple déposé par des techniques de dépôt à la tournette. La représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique 100. Le circuit électronique 100 comprend tous les éléments du circuit électronique 40, à la différence que le dispositif dissipateur de chaleur 80 comprend un revêtement 102 recouvrant les parois latérales 72 et la paroi inférieure 74 de la tranchée 70, et en contact avec les parois latérales 72 et la paroi inférieure 74 de la tranchée 70, et un bouchon 104 remplissant entièrement le reste de la tranchée 70 jusqu’au sommet de la tranchée 70. Le revêtement 102 peut présenter une structure monocouche ou une structure multicouche. Le revêtement 102 peut être étanche à l’humidité et le bouchon 104 peut ne pas être étanche à l’humidité. A titre de variante, le revêtement 102 peut ne pas être étanche à l’humidité et le bouchon 104 peut être étanche à l’humidité. A titre de variante, le revêtement 102 peut être étanche à l’humidité et le bouchon 104 peut être étanche à l’humidité. A titre de variante, le bouchon 92 peut ne pas entièrement remplir la tranchée 70, le fond de la tranchée 70, entre le bouchon 104 et le revêtement 102 étant rempli d’air, d’un gaz, d’un mélange de gaz ou d’un vide partiel. Dans ce cas, le revêtement 102 est de préférence étanche à l’humidité. L’épaisseur du revêtement 102 varie de 10 nm à 500 nm. Le revêtement 102 peut comprendre une couche d’AlN, de MoS 2 , de graphène et/ou de silicium avec des particules de céramique, par exemple des particules d’AlN. Le revêtement 102 peut avoir une structure multicouche, par exemple comprenant une couche d’AlN, ou une couche équivalente, et une couche de nitrure de silicium (SiN). Le bouchon 104 peut être en polymère, par exemple, en polyimide ou en PBO. De préférence le revêtement 102 est en un matériau bon conducteur de chaleur. De préférence le bouchon 104 est en un matériau bon conducteur de chaleur. La représente partiellement et schématiquement une coupe d’un autre mode de réalisation d’un circuit électronique 110. Le circuit électronique 110 comprend tous les éléments du circuit électronique 40, à la différence que le dispositif dissipateur de chaleur 80 comprend un revêtement 112 recouvrant les parois latérales 72 et la paroi inférieure 74 de la tranchée 70, et en contact avec les parois latérales 72 et la paroi inférieure 74 de la tranchée 70, et un couvercle 114 obturant le sommet de la tranchée 70. Le reste 116 de la tranchée 70 entre le revêtement 112 et le couvercle 114 peut contenir de l’air, un gaz, un mélange de gaz ou un vide partiel. A titre de variante, le reste 116 de la tranchée 70 entre le revêtement 112 et le couvercle 114 peut être entièrement ou partiellement rempli par un bouchon. Le revêtement 112 peut être étanche à l’humidité et le couvercle 114 peut ne pas être étanche à l’humidité. A titre de variante, le revêtement 112 peut ne pas être étanche à l’humidité et le couvercle 114 peut être étanche à l’humidité. A titre de variante, le revêtement 112 peut être étanche à l’humidité et le couvercle 114 peut être étanche à l’humidité. L’épaisseur du revêtement 112 varie de 10 nm à 500 nm. Le revêtement 112 peut comprendre une couche d’AlN, de MoS 2 , de graphène et/ou de silicium avec des particules de céramique, par exemple des particules d’AlN. Le revêtement 112 peut avoir une structure multicouche, par exemple comprenant une couche d’AlN, ou une couche équivalente, et une couche de nitrure de silicium (SiN). Le couvercle 114 peut être en polymère, par exemple, en polyimide ou en PBO. L’épaisseur du couvercle 114 varie de 200 nm à 3 µm. De préférence le revêtement 112 est en un matériau bon conducteur de chaleur. La est un schéma-blocs d’un dispositif électronique 120 comprenant une antenne, 122, un module de tête 124, un émetteur-récepteur 126 et un microprocesseur 128. Le microprocesseur 128 échange des signaux avec l’émetteur-récepteur 126. L’émetteur-récepteur 126 échange des signaux avec le module de tête 124. Le module de tête 124 commande l’antenne 122 pour l’émission d'ondes radiofréquences ou reçoit les signaux radiofréquence reçus par l'antenne 122. Les modes de réalisation décrits précédemment des circuits électroniques 40, 90, 100, 110 peuvent être mis en œuvre pour réaliser le module de tête 124. On a réalisé des premières et de secondes simulations. Les premières simulations visent à montrer la réduction de la capacité parasite CBEOL du transistor et par conséquent du coefficient Coff, quand une tranchée telle que décrite précédemment est prévue entre les éléments de connexion. La représente une coupe d’un circuit électronique 130 utilisé pour effectuer les premières simulations. Le circuit électronique 130 comprend un substrat semiconducteur 132 recouvert d’une couche isolante 134. Deux éléments de connexion 136, 138 s’étendent à travers la couche isolante 134. Pour les premières simulations, chaque élément de connexion 136, 138 est formé de parties du premier niveau de métallisation, en d’autres termes d’une piste conductrice du premier niveau de métallisation et de l’élément de jonction entre les pistes conductrices et le substrat 132. Les deux éléments de connexion 136, 138 sont séparés par une distance tB comprise entre 100 nm et 1 µm. Une tranchée 140 est présente dans la couche isolante 134. La tranchée 140 présente une hauteur hA et une largeur tA. Les parois latérales de la tranchée 140 sont recouvertes d’une couche 142 d’AlN. L’épaisseur de la couche 142 est égale à 50 nm. Le reste de la tranchée 140 est rempli d’air. La tranchée 140 est à distance égale x de chaque élément de connexion 136, 138. La hauteur hT est la distance entre le fond de la tranchée 140 et la face supérieure de la couche isolante 134. On a déterminé par simulation une capacité parasite CBEOL pour une région 144 entre deux éléments de connexion 136, 138, comprenant la tranchée 140, et avec une hauteur hT. est une carte en nivaux de gris de la réduction R (en %) de la capacité parasite CBEOL par rapport à la hauteur hA et à la largeur tA de la tranchée 140 du circuit électronique 130 représenté à la quand le revêtement 142 n’est pas présent. Il apparaît qu’une diminution de la capacité CBEOL supérieure à 45% est obtenue quand le volume de la tranchée 140 est supérieur à 60% du volume de la région 144. Ceci entraîne une diminution du coefficient Coff supérieure à 20%, en considérant que la capacité parasite CBEOL correspond sensiblement à 45% de la capacité parasite Coff. Comme le coefficient Ron n’est pas affecté par la présence de la tranchée 140, on obtient une diminution du produit Ron*Coff. est une carte en nivaux de gris de la réduction R (en %) de la capacité parasite CBEOL par rapport à la hauteur hA et à la largeur tA de la tranchée 140 du circuit électronique 130 représenté à la quand le revêtement 142 est présent. Il apparaît qu’une diminution de la capacité CBEOL supérieure à 40% est obtenue quand le volume de la tranchée 140 est supérieur à 50% du volume de la région 144. Ceci entraîne une diminution du coefficient Coff supérieure à 18%, en considérant que la capacité parasite CBEOL correspond sensiblement à 45% de la capacité parasite Coff. Comme le coefficient Ron n’est pas affecté par la présence de la tranchée 140, on obtient une diminution du produit Ron*Coff. Il apparaît avantageux que la tranchée ait la plus grande hauteur possible pour la réduction de la capacité parasite CBEOL. Dans les modes de réalisation décrits précédemment en relation avec les figures 2, 3, 4 et 5, la tranchée 70 s’étend à travers tous les niveaux de métallisation du circuit électronique autres que le premier niveau de métallisation et s’étend à travers une partie du premier niveau de métallisation, en d’autres termes la tranchée 70 a la plus grande hauteur possible. La réduction de la capacité parasite CBEOL avec les modes de réalisation décrits précédemment en relation avec les figures 2, 3, 4 et 5 est par conséquent supérieure à la réduction de la capacité parasite CBEOL qui pourrait être obtenue avec une tranchée remplie d’air s’étendant seulement dans le premier niveau de métallisation ou dans les premier et second niveaux de métallisation et recouverte par les couches isolantes des niveaux de métallisation supérieurs. En outre, le processus de fabrication de la tranchée 70 dans les modes de réalisation décrits précédemment en relation avec les figures 2, 3, 4 et 5 comprend des étapes de gravure qui sont réalisées après la réalisation de tous les autres niveaux de métallisation. Ceci ne fait par conséquent qu’ajouter des étapes supplémentaires à un procédé de réalisation existant mais ne modifie pas les étapes du procédé de réalisation existant. De plus, le procédé de fabrication du circuit électronique représenté aux figures 2, 3, 4 et 5 est plus simple que le procédé de fabrication d’un circuit électronique dans lequel la tranchée remplie d’air ne s’étend que dans le premier niveau de métallisation ou dans les premier et deuxième niveaux de métallisation, dans la mesure où dans ce dernier cas, les couches isolantes des niveaux de métallisation supérieurs sont déposées sur la tranchée, et il est nécessaire d'adapter ces étapes pour assurer que les dépôts ne remplissent pas la tranchée et n’affectent pas les performances du circuit électronique. De secondes simulations visent à montrer que la mise en œuvre de la tranchée telle que décrite précédemment peut améliorer l’évacuation de la chaleur produite par un composant électronique tel qu’un transistor MOS. La représente une coupe d’un circuit électronique 150 utilisé pour effectuer les secondes simulations. Le circuit électronique 150 comprend une base de Si 152 recouverte d’une couche isolante de SiO 2 154. Deux éléments de connexion 156, 158 s’étendent à travers la couche isolante 154. Pour les secondes simulations, chaque élément de connexion 156, 158 est considéré comme un pilier de Cu 160, 162 surmonté d’une piste de Cu 164, 166, les piliers métalliques 160, 162 étant parallèles. La distance entre les deux éléments de connexion 156, 158 est égale à 360 nm. Le transistor MOS est simulé par une couche dopée de Si 168 connectant les bases des piliers 160, 162. Une tranchée 170 remplie d’air est présente dans la couche isolante 154. Pour les secondes simulations, la tranchée 170 présente une hauteur de 3 µm et une largeur de 300 nm. La tranchée 170 est à distance égale de chaque élément de connexion 156, 158. Une couche d’AlN 172 recouvre les parois de la tranchée 170. L’épaisseur de la couche 172 est égale à 50 nm. Les figures 11, 12 and 13 sont des cartes en niveaux de gris de la température T dans le circuit électronique 150 dans différentes configurations. Sur les figures 11, 12 et 13, la teinte foncée au bas de la figure correspond à la température la plus basse et la teinte foncée adjacente à la région dopée de Si 168 correspond à la température la plus élevée. Les piliers 160, 162 et les pistes 164, 166 ne sont pas représentés aux figures 11, 12 et 13. La est une carte en niveaux de gris de la température dans le circuit électronique 150 quand la tranchée 170 n’est pas présente, l’espace entre les piliers 160, 162 et entre les pistes 164, 166 étant rempli par la couche de SiO 2 154. La est une carte en niveaux de gris de la température dans le circuit électronique 150 quand la tranchée 170 remplie d’air est présente, mais la couche d’AlN 172 n’est pas présente. La tranchée 170 remplie d’air ne favorise pas la dissipation de chaleur. La est une carte en niveaux de gris de la température dans le circuit électronique 150 quand la tranchée 170 est présente, et la couche d’AlN 172 est présente. La couche d’AlN 172 accroît la dissipation de chaleur par rapport à la configuration dans laquelle la tranchée 170 n’est pas présente. Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à l’homme de l’art. Enfin, la mise en ouvre pratique des modes de réalisation et variants décrits est à la portée de l’homme de l’art à partir des indications fonctionnelles données ci-dessus. Circuit électronique (40 ; 90 ; 100 ; 110 ; 124) comprenant un substrat semiconducteur (46), des interrupteurs radiofréquence correspondant à des transistors MOS (50) comprenant des régions semiconductrices dopées (52, 54) dans le substrat, au moins deux niveaux de métallisation (M1, M2, M3) recouvrant le substrat, chaque niveau de métallisation comprenant un empilement de couches isolantes (60_1, 60_2, 60_3), des piliers conducteurs (64_1, 64_2, 64_3) surmontés de pistes métalliques (62_1, 62_2, 62_3), au moins deux éléments de connexion (66, 68) connectant chacun l’une des régions semiconductrices dopées et formés par des piliers conducteurs et des pistes conductrices de chaque niveau de métallisation, le circuit électronique comprenant en outre, entre les deux éléments de connexion, une tranchée (70) traversant entièrement l’empilement de couches isolantes d’un niveau de métallisation et traversant par ailleurs partiellement l’empilement de couches isolantes du niveau de métallisation le plus proche du substrat et un dispositif dissipateur de chaleur (80) adapté à dissiper la chaleur hors de la tranchée. Circuit électronique selon la revendication 1, dans lequel le dispositif dissipateur de chaleur (80) est également un dispositif de protection étanche à l’humidité adapté à empêcher l’humidité d’atteindre les couches isolantes exposées dans la tranchée (70). Circuit électronique selon la revendication 1 ou 2, dans lequel la tranchée (70) présente une hauteur (H) supérieure à 1 µm. Circuit électronique selon l’une quelconque des revendications 1 à 3, dans lequel la tranchée (70) présente une largeur moyenne (W) supérieure à 100 nm. Circuit électronique selon l’une quelconque des revendications 1 à 4, dans lequel le dispositif dissipateur de chaleur (80) comprend un revêtement (82) recouvrant les faces latérales (72) de la tranchée (70). Circuit électronique selon la revendication 5, dans lequel le revêtement (82) est étanche à l’humidité. Circuit électronique selon la revendication 5 ou 6, dans lequel l’épaisseur du revêtement (82) est comprise entre 10 nm et 500 nm. Circuit électronique selon l’une quelconque des revendications 5 à 7, dans lequel le revêtement (82) est en un matériau ou des matériaux bons conducteurs de chaleur. Circuit électronique selon la revendication 8, dans lequel le revêtement (82) est en nitrure d’aluminium (AlN), en disulfure de molybdène (MoS2), en graphène et/ou en silicium avec des particules de céramique. Circuit électronique selon l’une quelconque des revendications 1 à 9, dans lequel la tranchée (70) est au moins partiellement remplie d’air, d’un gaz, d’un mélange de gaz ou d'un vide partiel. Circuit électronique selon l’une quelconque des revendications 1 à 10, dans lequel le dispositif dissipateur de chaleur (80) comprend un bouchon (92) remplissant au moins partiellement la tranchée (70). Circuit électronique selon la revendication 11, dans lequel le bouchon (92) est étanche à l’humidité. Circuit électronique selon l’une quelconque des revendications 1 à 12, dans lequel le dispositif dissipateur de chaleur (80) comprend un couvercle (114) obturant le sommet de la tranchée (70). Circuit électronique selon la revendication 13, dans lequel le couvercle (114) est étanche à l’humidité. Système (120) comprenant une antenne (122) et un circuit électronique (124) selon l’une quelconque des revendications 1 à 14 relié à l’antenne. Procédé de fabrication d’un circuit électronique (40 ; 90 ; 100 ; 110 ; 124) comprenant un substrat semiconducteur (46), des interrupteurs radiofréquence correspondant à des transistors MOS (50) comprenant des régions semiconductrices dopées (52, 54) dans le substrat, au moins deux niveaux de métallisation (M1, M2, M3) recouvrant le substrat, chaque niveau de métallisation comprenant un empilement de couches isolantes (60_1, 60_2, 60_3), des piliers conducteurs (64_1, 64_2, 64_3) surmontés de pistes métalliques (62_1, 62_2, 62_3), au moins deux éléments de connexion (66, 68) connectant chacun l’une des régions semiconductrices dopées et formés par des piliers conducteurs et des pistes conductrices de chaque niveau de métallisation, le procédé comprenant la formation, entre les deux éléments de connexion, d’une tranchée (70) traversant entièrement l’empilement de couches isolantes d’un niveau de métallisation et traversant par ailleurs partiellement l’empilement de couches isolantes du niveau de métallisation le plus proche du substrat et la formation d’un dispositif dissipateur de chaleur (80) adapté à dissiper la chaleur hors de la tranchée.