La présente invention concerne un circuit de dé- calage destiné à être utilise dans un système de traitement de données à multiplets de neuf bits tassés Les données à neuf bits par multiplet, sont généralement représentatives de nombres décimaux codés en binaire, respectivement. Un système de traitement de donnée décimal à neuf bits tassés par multiplet est décrit dans le brevet des Etats-Unis d'Amérique N O 4 251 864 au nom de Jerry L. Kindell, Ce système comprend un moyen pour exécuter une transformation entre deux formats de donnée. Comme cela sera décrit ultérieurement en liaison avec l'une des figures des dessins d'accompagnement, une don- née de l'un des formats de donnée est présentée par une séquence de bits d'un nombre prescrit de multiplets à neuf bits, tels que des multiplets à quatre-vingt neuf bits, dis- posés consécutivement à partir du bit de la séquence ayant le poids le plus fort jusqu'au bit ayant le poids le plus faible Chaque multiplet à neuf bits est constitué d'un bit binaire prescrit,d'un premier multiplet à quatre bits, et d'un second multiplet à quatre bits qui sont disposés consé- cutivement dans un sens allant du bit ayant le poids le plus fort jusqu'au bit ayant le poids le plus faible Le bit binaire prescrit est représentatif d'un nombre prescrit parmi deux nombres binaires, tels qu'un zéro et un "l" binaire. Avant de soumettre une telle donnée à une opéra- tion arithmétique,elle est transformée en une donnée ayant un autre format La donnée transformée est donnée par une autre séquence de multiplets à huit bits Plus particulière- ment, chaque multiplet à neuf bits est transformé en multi- plet à huit bits par élimination du bit binaire prescrit du multiplet à neuf bits considéré. De telles données transformées sont fournies à une unité arithmétique décimale et en outre à un circuit de décalage et sont soumises à une opération arithmétique spécifiée par une instruction A l'issue de l'opération arithmétique, une donnée résultante est fournie par une séquence de bits résultante de multiplets à huit bits et est transformée par inversion en séquence&de multiplets à neuf bits, Deux cycles sont par conséquent indispensables dans le système de Kindell pour la transformation et la transformation inverse avant et après chaque opération arithmétique Par conséquent, un temps important est néces- saire pour terminer l'exécution de chaque instruction En d'autres termes, le système de traitement de données n'a pas une vitesse élevée de traitement des données De plus, l'ar- chitecture du matériel est inévitablement rendue compliquée par le moyen qui permet d'exécuter la transformation entre les deux formats de donnée. Par conséquent un ob jet de la présente invention est un circuit de décalage destiné à être utilisé dans un système de traitement de données à multiplets de neuf bits tassés dans le stockage d'une donnée à multiplets de neuf bits dans un registre présélectionné d'une pluralité de registres, tel qu'un registre à opérande, circuit qui rend inutile l'exécution par le système de traitement de données de la transformation entre une donnée à multiplets de neuf bits et une donnée à multiplets de huit bits, Un autre objet de la présente invention est un cir- cuit de décalage du type décrit ci-dessus, qui augmente la vitesse de traitement de donnée du système de traitement des 2. données à multiplets de neuf bits tassés, Un autre objet de la présente invention est un circuit de décalage du type décrit, qui simplifie la struc- ture du matériel du système de traitement de données à mul- tiplets de neuf bits tassés, Un circuit de décalage auquel la présente inven- tion peut s'appliquer sert à stocker une donnée éditée dans un registre présélectionné d'une pluralité de registres d'un système de traitement de données pour le traitement d'une pluralité de données à multiplets de neuf bits tas- sés, chacune étant représentative d'un nombre donné par un nombre prédéterminé de chiffres dans un système à nom- bre prédéterminé, et est donnée par une séquence de bits d'un nombre prescrit de multiplets à neuf bits, disposés consécutivement entre le bit de poids le plus élevé de la séquence des bits et le bit de poids le plus faible Chaque multiplet de neuf bits est constitué d'un bit binaire pres- crit et de deux multiplets à quatre bits disposés consécu- tivement dans une direction allant du bit de poids le plus fort au bit de poids le plug faible Les chiffres sont représentés par des multiples prédéterminés et des multi- ples à quatre bits dans la séquence de bits, respectivement. Selon la présente invention,le circuit de décalage comprend un moyen de décalage et un moyen d'édition. Le moyen de décalage sert à soumettre une donnée présélectionnée des données à multiplets de neuf bits à un décalage d'un nombre entier prédéterminé N de multiplets à quatre bits de façon à produire une donnée décalée Le décalage se fait vers le bit ayant le poids le plus fort et est un décalage de l 9 N/2 l bits et de l 9 (N 1)/2 + 5 l bits lorsque le nombre entier présélectionné N est un nom- bre entier pair et impair, respectivement, La donnée déca- lée est d Qnnée par une séquence de bits décalés o un des multiplets à quatre bits représent Atif du chiffre ayant le poids le plus faible c Qmprend le bit ayant le poids le plus faible de la séquence de bits décalés, Le moyen d'édition sert à éditer la donnée décalée dans la donnée éditée Le moyen d'édition produit la donnée 3, décalée comme donnée éditée telle qu'elle lorsque le nombre entier présélectionné N est un entier pair, Le moyen d'édi- tionprod Lit la donnée éditée après réorganisation, lorsque le nombre entier présélectionné N est un entier impair, la séquence de bits décalés dans une séquence de bits édités o chaque bit binaire prescrit est placé à un bit qui a ensuite un poids plus fort qu'un multiplet particulier à quatre bits, ce dernier étant un multiplet à quatre bits qui a ensuite dans la séquence de bits décalés un poids plus fort que le bit binaire prescrit mentionné en dernier. La présente invention sera bien comprise lors de la description suivante faite en liaison avec les dessins ci-joints dans lesquels: Les figures 1 (A) et 1 (B) représentent une don- née à multiplets de neuf bits et une donnée à multiplets de huit bits, respectivement, destinées à être utilisées dans la description de la transformation de la donnée à multiplets à neuf bits en donnée à multiplets de huit bits dans un système classique de traitement de données à multi- plets de neuf bits tassés; La figure 2 représente sous forme de blocs, un circuit de décalage selon la présente invention, ainsi qu'une partie d'un système de traitement de données à mul- tiplets de neuf bits tasssé-, partie qui n'est pas très dif- férente d'une partie correspondante du système mentionné en liaiason avec la figure 1; La figure 3 représente schématiquement quelques emplacements de mém Qire de la partie du systrme de traite- ment de données représentée en figure 2; La figure 4 est un diagramme de temps servant à décrire le fonctionnement de la partie du système de trai- tement de données représentée en figure 2; Les figures 5 (A) et 5 (B) représentent plusieurs séquenceq de multiplets à neuf Sits servant à décrire le fonctionnement d'un circuit de décalage du type décrit en figure 2; La figure 6 est un schéma sous forme de blocs d'un éditeur destiné à être utilisé dans le circuit de déca- 4: 2509070 lage représenté en figure 2; La figure 7 représente une donnée résultante destinée à être utilisée dans la description du fonctionne- ment du circuit de décalage de la figure 2; et La figure 8 représente une donnée éditée prove- nant de la donnée résultante du circuit de décalage de la figure 2,et comprenant l'éditeur représenté en figure 6. En liaison avec la figure 1 (A), une donnée est représentée dans un premier format donné par une séquence de bits de 72 bits qui sont appelés numéro de bit O à numé- ro de bit 71, à partir du bit de poids le plus fort, ou nu- méro de bit O, jusqu'au bit de poids le plus faible, ou nu- méro de bit 71, La séquence est divisée en multiplets de quatre vingt neuf bits qui sont consécutivement disposés aux numéros de bit O à 8, aux numéros de bit 9 à 17,, et aux numéros de bit 63 à 71, respectivement, Chaque multiplet de neuf bits est constitué d'un bit binaire prescrit, d'un premier multiplet à quatre bits et d'un second bit multi- plet à quatre bits qui sont disposés consécutivement dans le sens allant du bit de poids le plus fort au bit de poids le plus faible Chacun des bits binaires prescrits dans les multiplets à neuf bits respectifs est représentatif d'un nombre prescrit de deux nombres binaires, tels qu'un zéro binaire La donnée représente un nombre donné par un nombre prédéterminé de chiffres dans un système de nombre prédétermine, tel qu'un normbre décimal codé en binaire de seize chiffres ou nombre hexadécimal, Les chiffres sont représentés par des multiplets prédéterminés des premier et des seconds multiplets a quatre bits, respectivement, comme cela sera décrit ultérieurement, Un nombre ayant un nombre inférieur de chiffres est facilement donné comme nombre ayant le nombre prédéterminé de chiffres par addi- tion d'un ou de plusieurs zéros avec une égalité maintenue entre le premier et le dernier On supposera dans ce qui suit que chaque donnée représente un nombre décimal codé en binaire à sept chiffres,simplement pour simplifier la des- cription. 6 2509070 En liaison maintenant avec la figure 1 (B), chaque donnée du premier gormat de donnée est transformée, lors de la soumission de telles données à une opération arithmé- tique dans un système classique de traitement de données décimales à multiplets de neuf bits tassés, en une donnée d'un second format Pendant la transformation, le bit binai- re prescrit est éliminé de chaque multiplet à neuf bits. Les huits multiplets à huit bits restants sont enchaînés dans un chaînage qui est constitué de soixante quatre bits. 1 Comme cela est le cas avec le premier format de donnée, le second format de donnée est représenté par une séquence de bits de soixante- douze bits qui sont appelés numéro de bit 0 à numéro de bit 71 entre le bit ayant le poids le plus fort et le bit ayant le poids le plus faible Dans le second for- mat de donnée, huit bits binaires prescrits sont placés aux numéros de bit O à 7 et suivis par le chaînage aux numéros de bit 8 à 71 - En liaison maintenant avec la figure 2, un sys- tème de traitement de données décimales à multiplets de neuf bits tassés comprend un circuit de décalage 77 selon la présente invention, Le système comprend en outre une unité d'exécution 78,une mémoire principale 79, et une uni- té de commande 81 La partie représentée du système n'est pas différente quant à son principe de la partie correspon- dante du système classique, sauf toutefois en ce qui con- cerne le circuit de décalage 77 Par exemple, l'unité d'exécution 78 et la mémoire principale 79 correspondent, dans le brevet de Kindell et autres dont il a été question précédemment, à l'unité d'exécution 714 et à l'antémémoire 750 décrites généralement en liaison avec la figure 1 de ce brevet L'unité de commande 81 est une contrepartie de l'unité arithmétique auxiliaire et de commande 722, tout au moins en ce qui concerne les signaux de commande de dé- calage,qui seront maintenant décrits, Il est possible de mettre en oeuvre l'unité de commande 81 par un micropro- cesseur En faisant appel à la technique de la microprogram- mation, l'unité de commande 81 est amenée à produire di- vers signaux de commande qui apparaîtront plus clairement 7, 2509070 au fur et à mesure de la description, En liaison avec la figure 3, la mémoire princi- pale 79 comporte une pluralité d'emplacements ou d'adresses de mémoire, Chaque emplacement de-mémoire est destiné à des multiplets de quatre vingt neuf bits, c'est-à-dire aux soixante-douze bits, et comporte des emplacements de bits en mémoire numérotés de O à 71, Deux données sont stockées dans deux emplacements de mémoire A et B respectivement, Les deux données compren- nent des premier et second opérandes Opl et Op 2 Quatre multiplets à neuf bits représentatifs du premier opérande Opl sont stockes dans les positions de mémoire 27 à 62 de l'emplacement A Quatre multiplets à neuf bits représenta- tifs du second opérande Op 2 $-ont stockés dans les positions 5 à 40 de l'emplacement B On supposera que les premier et second opérandes -opl et Op 2 sont représentatifs des chif- fres décimaux 1324687 et 3765643, respectivement, Les premier et second opérandes Opl et Op 2 com- prennent quatre codes supplémentaires à quatre bits S et S', respectivement, S'agissant du premier opérande Opl, les premier à septième chiffres du nombre 1324687 sont représen- tés par quatre premiers et trois seconds multiplets à qua- tre bits positionnés aux emplacements 28 à 35, aux emplace- ments 37 â 44, aux emplacements 46 à 53, et aux emplace- ments 55 à 58 Suivant le cas, les deux données seront appe- lées simplement premier et second opérande Opl et Op 2 Les codes S et S' peuvent représenter des signes, respective- ment Le chiffre représenté par le multiplet à quatre bits qui est ensuite d'un poids plus fort que le chiffre corres- pondant au code S ou S', sera appelé chiffre de poids fai- ble. Un autre emplacement de mémoire C sert à stocker une nouvelle donnée Un troisième opérande O p 3 devra 3 tre stocke dans les emplacements de bit 18 à 53, comme cela sera décrit ultérieurement. Dans les emplacements de mémoire A à C, des zones binaires sont stockés comme bits binaires prescrits des multiples respectifs à neuf hits Les zones hachurées sont 2509070 - représentatives de bits non-opérande, En liaison avec la figure 4 et de nouveau avec les figures 2 et 3,le premier opérande Opl est lu dans la mémoire principale 79 de la manière connue dans l'art et fourni à un sélecteur de données 82, Répondant à un signal de sélection de donnée 82 x produit par l'unité de commande 81, le premier opérande Qpl est fourni à une mémoire tam- pon d'opérande 83, puis de celle-ci à un commutateur à bar- res croisées 85, La mémoire tampon d'opérande 83 correspond lo dans le brevet Kindell et autres cité ci-dessus, à la mé- moire de travail 714-30 décrite en liaison avec la figure 2 de ce brevet, La mémoire tampon 83 peut être destinée à quatre mots, chacun étant constitué de soixante douze bits. Dans la figure 4,"l" et "O" représentent les nombres bi- naires un et zéro. Lorsqu'tl est alimenté avec un premier signal de sélection de barres croisées 85 x en provenance de l'unité de comande 81, le c Qmmutateur à barres croisées 85 fournit une donnée au sélecteur de donnée 82 par l'intermédiaire 2 Q d'un premier conducteur de sortie X Répondant à un second signal de sélection de barres croisées 85 y, le commuta- teur 85 délivre une donnée similaire à un premier registre d'opérande 86 par l'intermédiaire d'un second fil de sor- tie Y Répondant à un troisième signal de sélection de bar- res croisées 85 z, le commutateur 85 délivre une donnée identique à un second registre d'opérande 87 par l'intermé- diaire d'un troisième fil de sortie Z, Le sélecteur de donnée 82 répond au signal de sélection de donnée 82 x pour la sélection d'une des données fournies à partir de la mé- moire principale 79 et à partir du conmmutateur 85 de ma- nière à fournir la donnée sélectionnée à la mémoire tampon 83, Chacun des premier et second registres d'opéran- de 86 et 87 est destiné à de multiplets de quatre vingt neuf bits et est accompagné de premier et second sélec- teurs d'opérande 88 et 89, Comme cela appareitra ultérieu- rement, les premier et second sélecteurs 88 et 89 sont com- mandés par des premier et second signaux de commande de 8, sélecteur d'opérande 88 x et 89 x, respectivement - Le circuit de décalage 77 comprend un disposi- tif de décalage 91 et un éditeur 92, Le dispositif de dé- calage 91 correspond, dans le brevet Kindell et autres cité ci-dessus, au dispositif de décalage 714-24 décrit en liaison avec la figure 2 de ce brevet Le dispositif de décalage 91 comporte des points d'entrée gauche et droit et un point de sortie unique et est commandé par un signal de comptage de décalage 91 x, qui sera décrit prochainement. Chacun des points d'entrée gauche et droit et le point de sortie sont destinés à une séquence de multiplets à quatre vingt neuf bits L'éditeur 92 n'a pas de contrepar- tie dans le brevet Kindell et autres et est nouveau Un signal de commande d'éditeur 92 x est fourni à l'éditeur 92 à partir de l'unité de commande 81, L'éditeur 92 sera dé- crit ultérieurement en détail, Comme cela sera maintenant décrit, le premier sélecteur d'opérande 88 sert à fournir une séquence de bits à partir de l'un des premier et second registres d'opéran- de 86 et 87 au point d'entrée gauche et à une unité arithmé- tique 95 sous la commande du premier signal de commande de sélecteur d'opérande 88 x, L'unité arithmétique 95 corres- pond,dans le brevet Kindell et autres, aux unités arithmé- tiques 714-2 Q et 714-26 décrites en liaison avec la figure 2 de ce brevet, L'unité arithmétique 95 est alimentée avec un signal de mode de fonctionnement 95 x en provenance de l'unité de commande 81 dans la manière connue. Le second sélecteur d'opérande 89 sert à fournir une séquence de bits à partir de l'un des premier et se- cond registres d'opérande 86 et 87 au point d'entrée droit ainsi qu'à l'unité arithmétique 95, en fonction du signal de commande de second sélecteur d'opérande 89 x Le second sélecteur d'opérande 89 fouri 4 t les numéros de bit O à 4 de la donnée écrite dans l'un des premier et second regis- tres d'opérande 86 et 87 au positions de bit de numéro correspondant du point d'entrée droit par l'intermédiaire d'un sélecteur de code 96, qui et commandé par un signal de sélection de code 96 x ordinalemnent pour fournir les 9, bits O à 4 directement au point d'entrée droit, Le second sélecteur d'opérande 89 fournit les bits restants de la donnée directement au point d'entrée droit. Une séquence de multiplets à quatre vingt neuf bits fournie au point d'entrée droit du dispositif de dé- calage 91 sert d'extension, au-delà du bit de poids le plus faible, d'une séquence de bits qui peut être fournie au point d'entrée gauche Les positions respectives de bit de la séquence fournie au point d'entrée droit correspon- dent par conséquent aux positions de bit 72 à 143 de la séquence fournie au point d'entrée gauche, Répondant au troisième signal de sélection de barres croisées 85 z produit par l'unité de commande 81, le second registre d'opérande 87 est chargé avec le premier opérande Qpl, Commandé par le second signal de commande de sélecteur d'opérande 89 x, le second sélecteur d'opéran- de 89 fournit le premier opérande Opl au point d'entrée droit du dispositif de décalage 91 à partir du second re- gistre d'opérande 87, En liaison avec les figures 5 (A) et 5 (B) en plus des figures 2 à 4,la aéquence de bits fournie aux points d'entrée gauche et droit du dispositif de décalage 91 à des instants différents, est représentée en 91-L et 91-R séparément pour rendre l'illustration plus claire Les bits provenant du point de sortie sont représentés alignés avec les positions de bit du point d'entrée gauche comme représenté en 91- o, En liaison avec les positions de bit en mémoire auxquelles le premier opérande Opl est stocké dans la mé- moire principale 79, l'unité de commande 81 fait indiquer par le signal de comptage de décalage 91 x un décalage vers la gauche des treizièmes chiffres ou, plus particulièrement, l 9 (N 1) + 5 l bits, o A N représente le nombre de chiffres du décalage vers la gauche avec lequel la séquence de bits fournie au point d'entrée droit doit être décalée vers la position de bit de poids fort du point d'entrée gauche. Comme décrit en figure 5 (A) en 91-o, le premier 10. 11 2509070 opérande Opl provient du point de sortie dans une séquence de bits décalés ou de sortie avec élimination du multiplet supplémentaire à quatre bits ou du code S Le premier mul- tiplet à quatre bits représentatif du chiffre de poids faible du nombre décimal donné dans le premier opérande Opl comprend le bit de poids faible de la séquence de bits décalés, En liaison avec la figure 6, l'éditeur 92 est alimenté avec la séquence de bits décalés à partir du point de sortie du dispositif de décalage 91 et avec le signal de commande d'éditeur 92 x à partir de l'unité de commande 81 Il est possible de comprendre que le point de sortie a des positions de bit de sortie zéro à soixante et onze 91-0 à 91-71, pour le bit de poids fort, ou bit numéro O, jus- qu'au bit de poids faible, ou numéro de bit 71, de la sé- quence de bits décaléss Les positions de bits 91-O à 91-71 sont groupées en groupes de position zéro à sept pour les multiplets à quatre vingt neuf bits de la séquence de bits décalés, respectivement, Chaquegrqupe comprend des posi- tions de bit de sortie zéro à huit, telles que comptées en série dans chaque groupe de position en allant de la posi- tion de bit de poids fort 91-à à l pos itio Qn de bit de poids faible 9 l7 l J 'expression "groupe de position" est utilisée simplement pour clarifier les relations entre les bits Q à 71 de la séquence de bits décalés et les positions de bit de sortie 91-0 à 91-71, comme cela apparaîtra mainte- nant clairement. De manière à distinguer le numéro de série dans chaque groupe de position à partir d'un numéro de série pour toutes les positions de bit de sortie, les premiers seront appelés sous-zéro à sous-huitième Ainsi appelées, les positions de bit sous -zéro à soua-huit du groupe de po- sition zéro sont les positions de bit de sortie zéro à huit, 91-O à 91-8, De même, les positions de bit sous-zéro à sous-huit du groupe de position sept sont les positions de bit de sortie soixante-trois à soixante et onze, 91-63 à 91-71 Pour la séquence de bits décalés qui comprend le pre- mier opérande Opl, les positions de bit sous-quatre 91-4 o 12. et 91-67 dans les groupes respectifs de position sont des- tinées aux bits binaires prescrits, Les positions de bit sous-cinq à soushuit, 91-5 à 91-8,, ou 91-68 à 91-71 de chaque groupe de position sont destinées à chaque premier multiplet de quatre bits Les positions de bit sous-zéro à sous-trois, 91-Q à 91-3, OU 91-n 63 à 91-66 de chaque grou- pe de position sont déstindes à chaque second multiplet de quatre bits, L'éditeur 12 peut comprendre des cellules à deux entrées zéro à soixante et onze,92 QO X 92- 71, Chaque cellu- le comporte des première et sec Qnde bornes d'enttée " O " et " 1 " et une borne de sortie unique, Les bornes de sortie des cellules respectives 92-O à 92-71 sont reliées au commuta- teur à barres croisées 85 et à un registre de travail ou de résultat 97 tel que représenté en figure 2, Bien que cela ne soit pas représenté,un signal de commande validation de puce du type connu dans l'art peut âtre fourni à l'édi- teur 22 de façon à ramener les bits de nonopérande aux zéros binaires tel que décrit en figure 5 (A) à 92-o. Les cellules zéro à soixante et onze, 92-0 à 92-71, s Qnt groupées entre secteurs zéro à sept ou groupes de cellules pour les huit multiplets à neuf bits respectifs de la séquence de bits décalés fournie à partir du point de sortie du dispositif de décalage 91, Chaque secteur com- prend des cellules sous-zéro à sous-huit, Par exemple, le secteur zéro est constitué des cellules sous-zéro à sous- huit, 92-0 à 92-8 Le septième secteur est constitué des cellules s Qus-zéro à sous-huit 9 2-63 à 92-71 Le mot "sec- teur" est utilisé pour simplifier la description des rela- tions entre les p Qsitions de bit de sortie 91-O à 91-71 et les premieère et seconde bornes d'entrée "Q'0 " et " 1 " des cellules q 2-Q à 92-71, Les premièrea des bornes d'entrée "O" des cellules zéro à soixçnte et onze, 92-O à 92- 71, sont reliées aux po- sitions de bit de sortie zéro à soixante et onze, 91-Q à 91-71,du dispositif de décalage 91, respectivement Les secondes bornes d'entrée " 1 " des cellules sous-zéro 92-0,,. et 92-63 des secteurs zéro à sept sont reliées aux posi- tions sous-quatre 91-4, et 91-67 des groupes de posi- tion zéro à sept, respectivement, Les secondes bornes d'en- trée " 1 " des cellules sous-un à sous-quatre 92-1 à 92-4, et 92-64 à 9267 des secteurs zérq à sept sont reliées aux positions de bits sous-zéro à sous-trois, 91-0 à 91-3, et 91-63 à 91-66 des groupes de position zéro à sept, res- pectivement,Les secondes bornes d'entrée " 1 " des cellules sous-cinq à sous-huit, 92-5 à 9 12- 8, et 92-68 à 92-71 des secteurs zéro à sept sont reliées aux positions de bit sous-cinq à sous-huit, 91 5 à 91-8,, et 9168 à 91-71 des groupes de position zéro à sept, respectivement. De nouveau en liaison avec les figures 2 à 6, et de plus avec la figure 7, l'unité de commande 81 fait sélec- tionner par le signal de commande d'éditeur 92 x les bits 515 fournis aux secondes bornes d'entrée " 1 " des cellules res- pectives 92-0 à 92-71 comme séquence de bits édités lorsque le signal de comptage de décalage 91 x indique un décalage d'un nombre impair de chiffres tel que treize chiffres. Comme décrit précédemment,l'éditeur 92 fournit la séquence * de bits édités au commutateur à barres croisées 85 La sé- quence de bits édités comprend un premier opérande édité Opl' Dans le cas examiné, les bits binaires prescrits pro- duits aux positions de bit de sortie 91-4 et 91-67 sont placés en une pluralité de bits qui sont ensuite d'un poids plus fort dans la séquence de bits édités que les seconds multiplets à quatre bits produits aux positions de bit de sortie 91-o à 91-3,, et 91-63 à 91-66, respectivement, comme déàrit dans la figure 5 (A) en 92-O Répondant au second signal de sélection de barres croisées 85 y, la sé- quence de bits édités est fournie au premier registre d'opé- rande 86 et y est retenue pendant deux cycles de machine, comme représenté dans la figure 4 en 861, Le second opérande Op 2 est de même lu dans la mé- moire principale 79 et écrit dans le second registre d'opé- rande 87 par l'intermédiaire du sélecteur de données 82, de la mémoire tampon d'opérande 83 et du commutateur de barres croisées 85 et est fourni au point d'entrée droit du dispositif de décalace 91 par l'intermédiaire du second 13. sélecteur d'opérande 89, Le signal de comptage de décalage 91 x indique maintenant un décalage vers la gauche de huit chiffres ou, plus spécifiquement, l 9 N/2 l bits Comme décrit dans la figure 5 (B) en 91-O, le second opérande Op 2 est fourni à l'éditeur 92 avec le multiplet à quatre bits ou co- de S' supplémentaire éliminé, L'un des second multiplets à quatre bits qui représente le chiffre de poids faible comprend le bit de poids faible de la séquence de bits dé- calés. L'unité due commande 81 fait sélectionner par le signal de commande d'éditeur 82 x les bits fournis aux pre- mières bornes d'entrée "È' des cellules respectives 92-O à 92-71 comme bits d'une autre séquence de bits édités car le signal de comptage de décalage 91 x indique un décalage d'un entier pair de chiffres tel que huit chiffres L'éditeur 92 produit par conséquent le second opérande Op 2 comme se- cond opérande édité Op 2 ' tel quel sauf en ce qui concerne le code S', comme cela est représenté dans la figure 5 (B) en 92-o Répondant au troisième signal de sélection de barres croisées 85 z,le second opérande édité Op 2 ' est écrit dans le second registre d'opérande 87, Répondant aux premier et second signaux de com- mande de sélecteur d'opérande 88 x et 89 x, le premier opé- rande édité Opl' et le second opérande édité Op 2 ' sont four- nis à l'unité arithmétique 95 par l'intermédiaire des pre- mier et second sélecteurs d'opérande 88 et 89, respective- ment Alimentée avec le signal de mode de fonctionnement x à partir de l'unité de commande 81, l'unité arithméti- que 95 soumet les opérandes édités Opl' et Op 2 ' à l'opéra- tion arithmétique spécifiée par le signal de mode de fonc- tionnement 95 x, Dans l'exemple numérique représenté, le premier opérande édité Opl' est représentatif d'une succession d'un 1 décimal du zéro binaire, des deux chiffres décimaux 3 et 2, du zéro binaire, des deux chiffres décimaux 4 et 6, du zéro binaire et des deux chiffres décimaux 8 et 7 Le second opé- rande édité Op 2 ' représente une autre succession d'un chif- fre décimal 3,du zéro binaire, des deux chiffres décimaux 7 14. et 6, du zéro binaire, des deux chiffres décimaux 5 et 6, du zéro binaire, et des deux chiffres décimaux 4 et 3. Comme décrit en figure 7, l'unité arithmétique produit un résultat partiel de l'opération arithmétique ú comme séquence de bits de résultat partiel, Lorsque le signal de mode de fonctionnement 95 x indique une addition, la séquence de bits de résultat partiel donne une succes- sion d'un chiffre décimal 5,du binaire zéro, des deux chif- fres décimaux O et 8, du binaire zéro, des deux chiffres décimaux O et 3, du zéro binaire, et des deux chiffres dé- cimaux 3 et O L'un des multiplets d quatre bits qui repré- sente le chiffre de poids faible dans la séquence de bits de résultat partiel, comprend le bit de poids faible. Répondant au second signal de sélection de bar- res croisées 85 y, la séquence de bits de résultat partiel est écrite dans le premier registre d'opérande 86 Le pre- mier signal de commande de sélecteur d'opérande 88 x fait fournir par le premier sélecteur d'opérande 88 la séquence de bits de résultat partiel au point d'entrée gauche du dispositif de décalage 91, Une unité de code 98 sert è retenir un code ré- sultant "s" obtenu de la manière connue en liaison avec les codes $ et S' et l'oprat Qion arithmétique indiquée par le signal de mode de fonctionnement 95 x Alimenté avec un signal de sortie de code 98 x en provenance de l'unité de commande 81, l'unité de code 98 produit le code résul- tant S" Répondant au signal de sélection de code 96 x, le sélecteur de code 96 sélectionne le code résultant S" et le fournit aux positions de bit 1 à 4 du point d'entrée droit du disp Qsitif de décalage 91, On comprendra mainte- nant qu'au moins les positions de bit O à 4 du point d'en- trée droit servent de point d'entrée supplémentaire pour le point d'entrée gauche, En liaison avec la figure 8,la zéquence de bits de résultat partiel reçue au point d'entrée gauche du dispositif de décalage 91 est représentée en 91-L Le code résultant S" reçu au point d'entrée droit est décrit en 91- R.En liaison avec les positions de bit en mémoire 18 à 53 15. de l'emplacement de mémoire C représenté en figure 3, l'uni- té de commande 81 fait indiquer par le signal de comptage de décalage glx un décalage vers la gauche de cinq chiffres, c'est-à-dire l 9 (N 1)/2 + 5 l bits Le dispositif de déca- lage 91 produit une nouvelle séquence de bits décalés repré- sentée en 91-Q, Cette nouvelle séquence comprend un résul- tat final (E + S") de l'opération arithmétique, Comme dé- crit précédemment, l'éditeur 92 réorganise la nouvelle sé- quence de bits décalés en nouvelle séquence de bits édités décrite en 92o, Cette nouvelle séquence de bits édités est représentative d'une nouvelle donnée, qui comprend un résul- tat édité ( + a')' de l'opération arithmétique La nouvel- le séquence de bita édités est écrite dans le registre de travail 97, puis stockée dans la mémoire principale 79 comme le troisième opérande O p 3 mentionné ci-dessus. Par contraste avec unsystme de traitement de don- nées a multiplets de neuf bits tassés comprenant un circuit de décalage 77 du type décrit jusqu'ici, un système classi- que de traitement de données à multiplets de neuf bits tas- sés exécute une opération arithmétique en trois étapes sui- vantes. ( 1) Chaque donnée multiplets de neuf bits est transf Qrmée en donnée à multiplets de huit bits comme repré- senté en liaison avec la figure 1, -( 2) Une opérationarithmétique est exécutée sur cha- que donnée Une donnée résultante est donnée par une plura- lité de multiplets à huit bits. ( 3) La donnée résultante est inversée en donnée à multiplets de neuf bits par addition du bit binaire pres- crit à un bit ensuite d'un poids plus fort que chaque mul- tiplet à huit bits de 1 a d 9 nnée résultante, par contraste marqué, deux des étapes citées ci- dessus, c'est-à-dire les étpe ( 1) et ( 3), sont rendues inutiles lorsqu'un système de traitement de dqnnées à multi- plets de neuf bits tassés est équipé d'un circuit de décala- ge selon la présente invention, Alors qu'un mode de réalisation recommandé de la 16. présente invention a été décrit jusqu'ici en liaison avec les figures,il-apparaîtra maintenant facilement faisable pour l'homme de l'art de procéder à divers autres modes de réalisation de la présente invention à partir de la description précédente Par exemple, la séquence de bits décalés représentative de la donnée résultante peut être produite telle quelle comme séquence de bits édités lors- que le décalage est d'un nombre pair en termes de chif- fres du nombre utilisé dans le système de traitement de données, Dans le circuit de décalage 77, les positions de bit sous-cinq à sous-huit de chaque groupe de position du dispositif de décalage 91 peuvent être reliées directe- ment au commutateur à barres croisées 85 et au registre de travail 97,en ce qui concerne l'édition de chaque sé- quence de bits décalés en séquence de bits édités. Le dispositif de décalage 91 peut avoir seule- ment le point d'entrée gauche et le point d'entrée supplé- mentaire indiqué précédemment Dans ce cas, la séquence de bits devant être soumise à une opération arithmétique doit etre fournie au point d'entrée gauche Pour le déca- lage, le signal de comptage de décalage 91 x doit indiquer le noîbre de bits qui est congruent à 72 bits modulo l 9 N/21 ou l 9 (N 1)/2 + 5 J En variante, le dispositif de décalage 91 peut comprendre seulement le point d'entrée gauche Dans ce cas,une séquence de bits résultants doit être décalée aux cinq premiers bits vers la position de bit de poids fort du point d'entrée unique Le code ré- sultant S" doit être fourni aux positions de bit 69 à 71 avec le bit binaire prescrit fourni à la position de bit 68 Le signal de comptage de décalage 91 x pour un décala- ge ultérieur doit indiquer le nombre, cité ci-dessus, de bits moint cinq bits Dans chaque cas, l'éditeur 92 doit éditer la séquence de bits décalés selon que le nombre entier présélectionné N utilisé dans le nombre de bits l 9 N/21 ou l 9 (N 1)/2 + 51, est un pair ou impair, 17. 18 2509070 La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle est au contraire susceptible de modifications et de va- riantes qui apparaîtront à l'homme de l'art. 19 2509070 REVENDICATIONS 1 Circuit de décalagé ( 77) destiné à être uti- lisé dans le stockage d'une donnée éditée dans un regis- tre présélectionné d'une pluralité de registres ( 86, 87) d'un système de traitement de données pour le traitement d'une pluralité de données à multiplets de neuf bits tassés, chaque donnée étant representative d'un nombre donné par un nombre prédéterminé de chiffres dans un système de nom- bre prédéterminé et étant donné par une séquence de bits d'un nombre prescrit de multiplets de neuf bits disposés consécutivement à partir du bit de poids fort de la séquen- ce jusqu'au bit de poids faible, chaque multiplet de neuf bits étant constitué d'un bit binaire prescrit et de quatre multiplets à quatre bits disposés consécutivement entre le bit de poids fort et le bit de poids faible, les chif- fres étant représentés par des multiplets prédéterminés des multiplets à quatre bits de la séquence, respective- ment, caractérisé en ce qu'il comprend un moyen de décalage ( 91) pour soumettre une donnée préséIéctionne' des données à multiplets de neuf bits à un décalage d'un nombre entier présélectionné N de mul- tiplets à quatre bits pourproduire une donnée décalée, le décalage se faisant vers le bit de poids fort et un décala- ge de l 9 N/21 bits et de l 9 (N 1)/2 + 5 l bits lorsque le nombre entier pr 6 sélectionné N est un nombre entier pair et impair, respectivement,la donnée décalée étant donnée par une séquence de bits décalés o Q un des multiplets à quatre bits représentatif du chiffre de poids faible comprend le bit de poids faible de la séquence de bits décalés; et un moyen d'édition ( 92) pour éditer la donnée décalée en donnée éditée, ce moyen d'édition produisant la donnée décalée comme donnée éditée telle quelle lorsque le nombre N est un nonmre entier pair, le moyen d'édition pro- duit la donnée éditée après réarrangement lorsque le nombre N est un nombre entier impair,la séquence de bits décalés en une séquence de bits édités o O chaque bit binaire prescrit* est placé un bit qui est ensuite d'un poids plus fort qu'un multiplet particulier à quatre bits, ce multiplet particu- lier à quatre bits étant un des multiplets à quatre bits de la séquence de bits décalés qui est ensuite d'un poids plus fort que le bit binaire prescrit cité en dernier. 2 Circuit selon la revendication 1, caractéri- sé en ce que le moyen de décalage ( 91) a des positions de bit de sortie zéro à ( 9 K-1) o K représente le nombre pres- crit, les positions zéro à ( 9 K-1) étant destinées au bit de poids fort jusqu'au bit de poids faible de la séquence de bits décalés,respectivement, et étant groupées en grou- pes de position zéro à (K-l), chaque groupe de position étant constitué de positions de bits de sortie sous-zéro à sous-huit, le moyen de décalage produisant le bit binaire prescrit aux positions sous- zéro et sous-quatre dans chaque groupe de pos Ition lorsque le nombre entier N est un nom- bre pair et impair, respectivement; le moyen d'édition ( 92) comprenant des cellules à deux entrées zéro à ( 9 K-1), cha- que cellule 'ayant des première et seconde bornes d'entrée et une borne de s Qrtie,les cellules zéro à ( 9 K-l) étant groupées en groupes de 'cellules zéro à (K-l), chaque groupe de cellules étant constitué de cellules à deux entrées sous- zéro à sous-huit 7 un moyen reliant les premières bornes d'entrée des cellules zéro ( 9 K-1) aux positions zéro à ( 9 K-l), respectivement; un moyen reliant les secondes bornes d'entrée des cellules sous-zéro dans les groupes de cellules zéro à (K-l) aux positions sous-quatre des groupes de position zéro à (K-1), respectivement; un moyen reliant des secondes bornes d'entrée des cellules sous-un à sous-qu Atre des groupes de cellules zéro à (R-1) aux positions gous- zéro à sous-trois des grou- pes de position zéro à (K-), respectivyement; un moyen reliant les secondes bornes d'entrée des cellules sous-cinq à sous-huit des groupes de cellule zéro à (K-:t) aux positions sous-cinq à sous-huit des grou- pes de position zéro à (K-1), respectivement; et 20. 21 2509070 un moyen pour coupler la première borne d'en- trée et la seconde borne d'entrée à la borne de sortie de chacune des cellules zéro à ( 9 K-1), lorsque le nombre en-' tier présélectionné N est pair et impair, respectivement. 3 Circuit selon les revendications 1 ou 2, ca- ractérisé en ce que le moyen de décalage ( 91) comprend un point d'entrée principal pour chaque séquence de bits à décaler, et un point d'entrée supplémentaire pour un nom- bre prescrit de bits, le point d'entrée supplémentaire servant d'extension du point d'entrée principal au-delà du bit de poids faible de la séquence de bits citée en dernier,