SYNCHRONISEUR DE BITS POUR SIGNAUX NUMERIQUES L'invention se rapporte au domaine des synchroniseurs de bits et plus particulièrement à un synchroniseur de bits pour signaux numériques capable de suivre des déphasages importants sans perte de verrouillage de phase. Dans les techniques d'enregistrement de signaux numériques, on enregistre habituellement des signaux d'information dans le format appelé communément NRZ (non retour à zéro). Dans ce format, les signaux ont deux niveaux, l'un représentant les 'uns" et l'autre les 'zéros". Le signal binaire reste dans l'un de ces deux états pendant tout un intervalle de bit. L'information de cadencement pour un tel signal d'information est généralement obtenue au moyen d'un monostable qui fournit une impulsion pour chaque transition du signal d'information, cette impulsion ayant une durée réglée à environ la moitié de la durée d'un bit. Ces impulsions commandent une boucle à verrouillage de phase ayant un oscillateur local accordé sur la cadence prévue de bits. La boucle peut être considérée comme un filtre passe-bande à bande relativement étroite et à coefficient de surtension élevé dont la fréquence centrale suit la cadence reçue de bits. Cette boucle comprend généralement un dispositif détecteur de phase pour permettre à l'oscillateur de suivre à la fois la phase et la fréquence du signal d'information. Dans un détecteur de phase classique, la phase de l'impulsion dont la durée est d'un demi-bit est comparée à celle d'un signal rectangulaire (et de son complément) fourni par l'oscillateur local (généralement un oscillateur à fréquence variable commandé par tension, VCO). Si l'oscillateur a la fréquence exacte et la phase correcte, la tension moyenne provenant du détecteur de phase sera nulle et aucun signal d'erreur ne sera appliqué à l'oscillateur. Si, par contre, une erreur de fréquence ou de phase apparaît, la sortie du détecteur de phase sera asymétrique et une tension continue sera produite par le détecteur de phase. Ce signal est alors filtré par le filtre de la boucle et sert à commander l'oscillateur pour le ramener à la fréquence et à la phase correctes. Un type usuel de détecteur de phase comprend dans sa forme la plus simple deux portes ET. L'une de ces portes est utilisée pour faire le produit logique du signal de l'oscillateur et du front avant du signal du monostable. L'autre est utilisée pour faire le produit logique de la sortie déphasée de 1800 de l'oscillateur et du front arrière du complément du signal du monostable. On réalise ensuite l'addition logique des sorties de ces deux portes ET au moyen d'une porte OU. Toutefois, l'une des caractéristiques de la plupart de ces détecteurs et boucles de verrouillage de phase est que le déphasage de l'oscillateur doit être compris entre - 900 et + 900 pour pouvoir se synchroniser. Un déphasage inférieur à - 900 ou supérieur à + 900 a tendance à fournir un signal d'erreur qui augmente encore le déphasage entre l'oscillateur et le signal d'information d'entrée. Un autre inconvénient est que la durée d'impulsion et la fréquence d'un multivibrateur monostable dépendent de la valeur d'un organe à mémoire qui est un consensateur. Dans de nombreux systèmes d'enregistrement d'information, on rencontre souvent des vitesses d'enregistrement qui couvrent une plage de 1 à 1000. On arrive alors à une complexité très élevée pour les synchroniseurs connus car un condensateur différent est nécessaire pour chaque cadence d'information prévue. Selon un aspect de l'invention, un dispositif pour élaborer un signal d'horloge synchronisé avec la cadence de bits d'un signal d'information reçu comprend un oscillateur à fréquence variable pour élaborer un premier signal d'horloge dont la fréquence varie en fonction d'une tension de commande qui lui est appliquée, et des moyens pour élaborer un deuxième signal d'horloge déphasé de 1800 par rapport au premier signal d'horloge. Des moyens sensibles aux premier et deuxième signaux d'horloge fournissent respectivement des premier et deuxième signaux intermédiaires représentatifs du signal d'information, ledit deuxième signal intermédiaire étant décalé d'une quantité proportionnelle au déphasage entre le deuxième signal d'horloge et le signal d'information, et ledit premier signal intermédiaire étant décalé de la durée d'un demi-bit par rapport audit deuxième signal intermédiaire. Des moyens sensibles au signal d'information et au premier signal intermédiaire fournissent un premier signal de sortie ayant une durée variable proportionnelle au déphasage entre le signal d'information et ledit premier signal d'horloge. Des moyens sensibles au deuxième signal intermédiaire et au complément du premier signal intermédiaire fournissent un deuxième signal de sortie ayant une durée fixe d'un demi-bit et des moyens de sommation qui ajoutent lesdits signaux de sortie, élaborent la tension de commande appliquée à l'oscillateur de façon que la fréquence et la phase du premier signal d'horloge soient synchronisées avec celles du signal d'information. Dans un mode de réalisation préférentiel, la boucle à verrouillage de phase comprend des moyens pour maintenir le verrouillage en l'absence de transitions dans le signal d'information reçu. Cette caractéristique est importante notamment lorsqu'on cherche à recueillir une information de cadencement à partir d'un signal d'information codé NRZ qui peut avoir de longues séries de uns ou de zeros et manquer par conséquent de transitions permettant de suivre le signal d'information. 4 2498032 De préférence, les moyens pour maintenir le verrouillage de phase comprennent une paire de diodes et une résistance connectées en parallèle à la sortie des moyens de sommation, les diodes ayant une polarité inversée l'une par rapport à l'autre, et la résistance ayant une valeur sensiblement plus élevée que la résistance du filtre R-C de la boucle. De cette façon la valeur moyenne du signal du filtre R-C est maintenue en l'absence de signaux de sortie provenant des portes OU-EXCLUSIF (comme dans le cas o il n'y a pas de transitions dans le signal d'information) de façon que le signal d'horloge soit fourni à une fréquence synchronisée avec la valeur moyenne de la cadence de bits du dernier signal d'information reçu qui avait des informations de cadencement disponibles. Le dispositif ci-dessus a plusieurs avantages. Tout d'abord, il n'est plus nécessaire d'utiliser de monostable ni de condensateurs associés dont il faut changer la valeur chaque fois qu'une variation substantielle de la cadence de bits se produit. Cet avantage est particulièrement intéressant pour l'enregistrement d'informations dont la cadence de bits peut varier sur une plage de 1 à 1000. Le dispositif ci-dessus peut suivre des déphasages atteignant - 1800 avec un minimum de composants. Le déphasage entre les signaux de sortie des portes OU-EXCLUSIF change de 1800 lorsque l'erreur de phase de l'oscillateur traverse le point 00. De cette façon, l'oscillateur est commandé de façon que le signal d'horloge de sa sortie soit en phase avec le signal d'information reçu. On obtient ainsi un échantillonnage optimal du signal d'information au milieu de chaque bit de ce signal reçu. Un autre avantage est que l'oscillateur à fréquence variable fonctionne à la cadence des bits du signal d'information (pour les signaux codés NRZ) ce qui supprime l'utilisation d'horloges à fréquences élevées multiples de la cadence de bits comme dans le cas des synchroniseurs de l'art antérieur. De nombreux systèmes connus fonctionnent en effet à quatre ou huit fois la cadence de bits. C'est ainsi qu'un synchroniseur recevant un signal d'information à 4 megahertz nécessite une horloge fonctionnant entre 16 et 32 megahertz. De tels oscillateurs sont plus complexes et nécessitent des tolérances plus critiques que celui de la présente invention. Un autre avantage de l'invention est de pouvoir fonctionner avec d'autres types de codage de signaux tels que la modulation biphase (Manchester) ou la modulation D.M. (Miller) comportant au moins une transition par bit. Dans ces cas, l'oscillateur fonctionnerait à un multiple (généralement deux fois) de la cadence de bits par suite du plus grand nombre de transitions par bit (généralement 2) par comparaison au code NRZ. C'est la fréquence minimale possible de l'oscillateur pour de tels types de codes. Le système de diodes inversées en parallèle et d'une résistance élevée, connecté entre les sorties des portes OU-EXCLUSIF et le filtre de type RC empêche le condensateur du filtre de se décharger pendant les intervalles de temps o il n'y a pas de signal de sortie provenant des portes OU. De cette façon, le filtre R-C maintient la valeur moyenne du dernier signal d'information reçu et a donc tendance à garder la boucle de verrouillage sur la cadence de bit à laquelle elle est accordée pendant de tels intervalles. Les caractéristiques et avantages de l'invention ressortiront d'ailleurs mieux de la description qui va suivre d'un mode de réalisation donné à titre d'exemple non limitatif en référence aux dessins annexés dans lesquels: - la figure 1 est un schéma d'un circuit du dispositif de la présente invention; et - la figure 2 est un diagramme montrant les relations de phase entre les différents signaux élaborés dans le circuit de la figure 1. 6 2498032 En référence à la figure 1, une source (non représentée) de signaux numériques codés par exemple en code NRZ, est appliquée à la borne d'entrée 1. Le condensateur 3 et la résistance 5 fonctionnent comme un circuit de première mise en forme pour le signal d'entrée appliqué ensuite au circuit de mise en forme 7. Le circuit de mise en forme 7 reçoit le signal d'entrée dont les transitions ont fait l'objet de dilatations ou de déformations et fournit un signal de sortie A (fig. 2) représentatif du signal d'entrée mais avec des transitions plus nettes ou plus "carrées". Ces circuits sont bien connus et leur forme la plus simple est un comparateur comme représenté sur la figure 1. Le signal A mis en forme provenant du circuit 7 est appliqué aux entrées de registres 9 et 11 et à une entrée d'un circuit 13, détecteur d'erreur de phase qui est de préférence une porte OU-EXCLUSIF. Les registres 9 et 11 sont par exemple des bascules du type D, ayant chacune une entrée D, une entrée CLK d'impulsions d'horloge, une sortie normale Q et une sortie complémentaire Q. Une bascule D se comporte comme une mémoire. Lorsqu'une impulsion d'horloge est appliquée à son entrée, l'état logique de l'entrée D est transférée sur la sortie Q et son complément est appliqué sur la sortie Q (généralement lors du front montant du signal d'horloge). On a aussi représenté, sur la figure 1, une boucle à verrouillage de phase comprenant un oscillateur 15 à fréquence variable contrôlé par tension (VCO), un filtre de boucle ayant un condensateur 17 et une résistance 19 en série et un amplificateur 21. La sortie de l'amplificateur 21 est une tension d'erreur qui, appliquée à une entrée de l'oscillateur 15 fait varier la fréquence de sortie de cet oscillateur proportionnellement à la tension d'erreur. 7 2498032 La sortie de l'oscillateur 15 est un signal rectangulaire dont la fréquence est approximativement accordée avec la cadence d'impulsions du signal d'entrée A. Les signaux d'horloge CLK de l'oscillateur sont appliqués à l'entrée d'horloge du registre 9 et à un inverseur 21 qui élabore un deuxième signal d'horloge CLK déphasé de 1800 par rapport au premier. Le signal CLK est appliqué à l'entrée d'horloge du registre 11. La sortie Q du registre 11, appelée Ql, est appliquée à une entrée d'un deuxième circuit détecteur de phase 23 formé par une porte OU-EXCLUSIF qui reçoit également le signal de sortie Q2 provenant de la sortie Q du registre 9. Le signal de la sortie Q du registre 9 appelé Q2 est appliqué à l'autre entrée de la porte OU-EXCLUSIF 13. Le signal Q2 est identique au signal d'entrée A mais avec un déphasage de 180 . Le signal Q2, appliqué à la borne de sortie 25 est utilisé comme signal de sortie, codé NRZ, auquel il faut synchroniser, en phase et en fréquence, le premier signal d'horloge de l'oscillateur. La sortie d'horloge synchronisée CLK de l'oscillateur 15 est appliquée à la borne de sortie 27. Comme il est bien connu des spécialistes, l'échantillonnage optimal d'un signal d'information codé NRZ se produit lorsque ce signal est échantillonné au milieu de chaque bit. Toutefois, un tel échantillonnage s'effectue souvent en présence de divers facteurs de dégradation comme par exemple du bruit, des erreurs de temps ou de phase, etc. Comme des déphasages de - 1800 peuvent se produire entre un signal d'entrée et le signal d'horloge obtenu par suite d'une telle dégradation, il faut prévoir des moyens pour détecter de tels déphasages et pour régler la phase et la fréquence d'un signal d'horloge de façon que le front avant des impulsions d'horloge (qui sera utilisé pour déclencher l'échantillonnage dans le récepteur) soit synchronisé avec le milieu d'un bit reçu. Dans ce bit, le circuit de la figure 1 détecte et règle le déphasage entre le signal d'entrée et le signal d'horloge à moins d'un cycle complet de ce signal d'horloge (c'est-à-dire - 1800) tout en maintenant verrouillée la boucle à verrouillage de phase. 8 2498032 Le fonctionnement du circuit de la figure 1 est le suivant. Le signal d'entrée rectangulaire représenté par la forme A de la figure 2 est appliqué aux entrées D des registres 9 et 11. La sortie de l'oscillateur 15 appelée CLK sur la figure 1 est appliquée à l'entrée d'horloge du registre 9 et à l'inverseur 21. L'inverseur 21 inverse la forme d'onde CLK pour élaborer le deuxième signal d'horloge CLK déphasé de 1800 par rapport au premier. En référence à la figure 2, la sortie Ql du registre 11 est un signal de forme sensiblement identique à celle du signal d'entrée A mais déphasé d'une quantité 4 proportionnelle au déphasage entre le front avant du signal CLK et le front avant des transitions du signal d'entrée A. La sortie Q2 du registre 9 est identique au signal Ql mais déphasée de 1800 puisque le registre 9 est commandé par le premier signal d'horloge CLK tandis que le registre 11 est commandé par le deuxième signal d'horloge CLK déphasé de 1800 par rapport au premier. L'autre sortie Q2 du registre 9 est simplement le complément logique de Q2, c'est à dire que Q2 est au niveau bas lorsque Q2 est au niveau haut et inversement. Le complément de Ql dans le registre 11 n'est pas utilisé. Le signal d'entrée A et le signal de sortie Q2 du registre 9 sont appliqués aux entrées de la porte OU-EXCLUSIF 13. Le signal qui en résulte A ( Q2 est une impulsion dont la durée varie proportionnellement au déphasage Ai entre le signal d'entrée A et le premier signal d'horloge CLK. Le signal de sortie Ql du registre 11 et le signal de sortie Q2 du registre 9 sont appliqués aux entrées de la porte OU-EXCLUSIF 23. Comme représenté sur la figure 2, le signal Q2 est simplement une image inversée de Q2 et sera donc toujours le complément du signal de sortie Ql déphasé de 1800. La combinaison de ces deux signaux Ql UQ2 dans la porte OU-EXCLUSIF 23 donne un signal de sortie ayant une durée fixe exactement égale à une demi-période du signal d'horloge (c'est-à-dire la moitié de la durée d'un bit). Les signaux de sortie des portes 13 et 23 sont ajoutés l'un à l'autre dans les résistances 29 et 31. Le signal somme est appliqué à l'amplificateur 21 par l'intermédiaire d'un réseau de diodes inversées 33 et 35 et d'une résistance 37. Des résistances 39 et 41, respectivement connectées depuis la sortie de l'amplificateur 21 et la masse jusqu'à une deuxième entrée de l'amplificateur fournissent à cet amplificateur les tensions nécessaires de contre-réaction et de commande. La résistance 37 a une valeur sensiblement plus élevée que la résistance 19. Les diodes 33 et 35 maintiennent le condensateur 17 constamment chargé tant que l'une des portes 13 ou 23 fournit des signaux de sortie. Dans le cas o ni l'une ni l'autre des portes 13 et 23 ne fournit de signal, par suite d'un effacement de la bande ou lorsqu'une longue période sans transition se produit (ce qui peut être le cas pour les signaux codés NRZ), la jonction entre les résistances 29 et 31 prend une valeur moyenne du niveau milieu. La tension à l'entrée de l'amplificateur 21 se trouve aussi au niveau milieu et aucune des diodes 33 et 35 ne conduit. Ainsi le condensateur 17 n'a pas de circuit de décharge excepté au travers de la résistance 37. Toutefois, comme la valeur de la résistance 37 est sensiblement plus élevée (au moins dix fois plus) que celle de la résistance 19, la tension à l'entrée de l'amplificateur 21 reste à sa valeur précédente jusqu'à ce qu'un signal sorte des portes 13 ou 23. Par conséquent, en l'absence de signal d'entrée ou de transitions, l'oscillateur 15 proddit un signal d'horloge basé sur la valeur moyenne du dernier signal d'entrée reçu car la fréquence centrale du filtre de boucle (commandé par la charge du condensateur 17) est maintenue sensiblement à la fréquence du dernier signal d'entrée reçu qui avait des transitions. Le signal somme après amplification E est représenté sur la figure 2. Ce signal de commande ou d'erreur yest une impulsion dont le signe et la durée sont une mesure de l'erreur en phase et en fréquence entre le signal d'horloge CLK fourni par l'oscillateur 15 et le signal d'entrée. En référence à la figure 2, on peut voir que, dans le cas o les fronts avant de CLK et les transitions de A sont en phase (c'est-à-direia i = 0O) les sorties AQQ2 et Ql (DQ2 des portes 13 et 23 sont complémentaires et leur somme Z (le signal d'erreur) est nulle. En d'autres termes, il n'y a pas de signal d'erreur puisque la phase et la fréquence du signal de sortie CLK de l'oscillateur sont synchronisées avec la phase et la fréquence des transitions du signal d'entrée. Ainsi, les transitions du signal d'horloge se produisent précisément au point optimal de chaque bit c'est-à-dire au milieu de chaque bit. Toutefois, si une différence de phase apparaît entre le signal d'entrée et le signal d'horloge de l'oscillateur, (c'est-à-dire si j i 0 ) le signal d'erreur E issu des portes OU-EXCLUSIF 13 et 23 sera une série d'impulsions dont le signe et la valeur, après intégration, tendront à ramener la fréquence et la phase du signal CLK fourni par l'oscillateur 15, en synchronisation avec le signal d'entrée. Contrairement aux schémas précédemment mentionnés de détecteurs de phase de type connu, le circuit de l'invention maintient un verrouillage de phase entre le signal d'entrée et le signal d'horloge même pour des déphasages allant jusqu'à un cycle (c'est-à-dire - 1800). Cette propriété est due au fait que le déphasage entre les impulsions provenant des portes 13 et 23 change de 1800 lorsque le déphasage X traverse le point 00. Ainsi, le circuit décrit élabore un signal d'horloge synchrone avec un signal d'entrée, avec la possibilité de suivre et de corriger des déphasages entre les deux pouvant aller jusqu'à - 180 . De plus, le signal d'horloge est engendré à la cadence des bits (pour les signaux NRZ) plut8t qu'à une fréquence multiple de cette cadence. Ceci réduit la complexité du circuit de l'oscillateur et, de plus, rend inutile l'utilisation de condensateurs séparés de cadencement et de circuits associés généralement utilisés dans les il synchroniseurs connus qui ont des multivibrateurs monostables adaptés à fournir des impulsions sur un large domaine de fréquences. En outre, grâce aux diodes 33 et 35 et à la résistance 37 montées entre les sorties des portes OU-EXCLUSIF 13 et 23 et l'entrée de l'amplificateur 21, la boucle à verrouillage de phase a tendance à chercher la cadence de bits en l'absence de transitions du signal d'entrée. Bien que la présente invention ait été décrite en référence à un mode de réalisation qui utilise des signaux codés NRZ, d'autres réalisations sont possibles pour l'utilisation de signaux codés biphase (Manchester), ou en modulation de D.M (Miller). Ces codes se caractérisent par au moins deux transitions par bit. Dans ce cas, la sortie CLK de l'oscillateur a aura une fréquence double de la cadence de bits, du fait qu'il y a deux fois plus de transitions par bit que dans le codage NRZ. De nombreuses modifications peuvent évidemment être apportées au dispositif décrit. Par exemple, bien que l'invention ait été décrite avec des composants discrets pour les registres et les portes OU-EXCLUSIF, ces fonctions peuvent être combinées en un dispositif unique qui produit les signaux de sortie désirés à durée fixe et à durée variable. Les deux phases du signal d'horloge peuvent être obtenues de n'importe quelle façon conventionnelle. De plus, l'amplificateur 21 peut être un amplificateur inverseur, les connexions entre registres 9 et 11 et portes 13 et 23 étant légèrement modifiées pour que la sortie Q2 soit appliquée à la porte 13 et la sortie complémentaire Ql du registre 11 soit appliquée à la porte 23. Ceci a pour effet d'inverser les polarités dans les portes 13 et 23 qui fournissent des signaux de sortie dont les polarités sont opposées par rapport à celles représentées sur la figure 2. Ces signaux inversés sont ajoutés pour produire un signal somme inversé qui, après amplification dans l'amplificateur inverseur, donne un signal de commande d'amplitude et de signe convenables. 12 2498032 REVENDICATIONS 1) Dispositif pour élaborer un signal d'horloge synchronisé avec la cadence de bits d'un signal d'information reçu, comprenant un oscillateur à fréquence variable pour élaborer un premier signal d'horloge dont la fréquence varie en fonction d'une tension de commande qui lui est appliquée, caractérisé en ce qu'il comprend de plus: - des moyens pour élaborer un deuxième signal d'horloge déphasé de 1800 par rapport au premier signal d'horloge - des moyens sensibles aux premier et deuxième signaux d'horloge pour fournir respectivement des premier et deuxième signaux intermédiaires représentatifs du signal d'information, ledit deuxième signal intermédiaire étant décalé d'une quantité proportionnelle au déphasage entre le deuxième signal d'horloge et le signal d'information, et ledit premier signal intermédiaire étant décalé de la durée d'un demi-bit par rapport aûdit deuxième signal intermédiaire; - des moyens sensibles au signal d'information et audit premier signal intermédiaire pour fournir un premier signal de sortie ayant une durée variable poportionnelle au déphasage entre le signal d'information et ledit premier signal d'horloge; - des moyens sensibles au deuxième signal intermédiaire et au complément dudit premier signal intermédiaire pour fournir un deuxième signal de sortie ayant une durée fixe d'un demi-bit; et - des moyens de sommation pour ajouter lesdits signaux de sortie pour élaborer ladite tension de commande appliquée audit oscillateur, de façon que la fréquence et la phase dudit premier signal d'horloge soient synchronisées avec celles dudit signal d'information. 2) Dispositif selon la revendication 1 caractérisé en ce que lesdits moyens pour fournir le deuxième signal d'horloge comprennent un inverseur sensible audit premier signal d'horloge. 3) Dispositif selon l'une des revendications 1 ou 2, caractérisé en ce qu'il comprend un filtre connecté entre les moyens pour ajouter les signaux de sortie et ledit oscillateur, ledit filtre comprenant des moyens pour maintenir un verrouillage de phase entre ledit premier signal d'horloge et ledit signal d'information, en l'absence de transitions dans ledit signal d'information. 4) Dispositif selon l'une des revendications 1 à 3, caractérisé en ce qu'il comprend des moyens de mise en forme du signal d'information avant application auxdits moyens pour fournir lesdits signaux auxiliaires. ) Dispositif selon l'une des revendications précédentes, caractérisé en ce que lesdits moyens pour fournir les signaux intermédiaires comprennent une paire de registres commandés par des signaux d'horloge, chacun desdits registres ayant une entrée pour recevoir lesdits signaux d'information, un premier registre étant commandé par ledit premier signal d'horloge et le deuxième registre étant commandé par ledit deuxième signal d'horloge. 6) Dispositif selon la revendication 5, caractérisé en ce que lesdits registres comprennent une première et une deuxième bascule de type D, lesdites bascules ayant leurs entrées D connectées au signal d'information, la première bascule ayant son entrée d'horloge adaptée à recevoir ledit premier signal d'horloge, sa sortie Q connectée à une entrée desdits moyens pour fournir ledit premier signal de sortie et sa sortie Q connectée à une entrée desdits moyens pour fournir ledit deuxième signal de sortie, la deuxième bascule ayant son entrée d'horloge adaptée à recevoir ledit deuxième signal d'horloge et sa sortie Q reliée à une entrée des moyens pour fournir ledit deuxième signal de sortie. 7) Dispositif selon l'une des revendications précédentes, caractérisé en ce que lesdits moyens pour fournir lesdits premier et deuxième signaux de sortie comprennent des portes OU-EXCLUSIF. 8) Dispositif selon l'une des revendications précédentes, caractérisé en ce que ledit signal d'information est un signal codé NRZ et ledit premier signal d'horloge est élaboré à la cadence de bits du signal d'information. 9) Dispositif selon l'une des revendications 1 à 7, caractérisé en ce que ledit signal d'information est un signal en code biphase ou en code D.M. et ledit premier signal d'horloge est élaboré à deux fois la cadence de bits du signal d'information. 10) Dispositif selon la revendiction 3 caractérisé en ce que ledit filtre est un filtre R-C et dans lequel les moyens pour maintenir le verrouillage de phase comprennent une paire de diodes et une résistance connectées en parallèle à la sortie des moyens de sommation, lesdites diodes ayant des polarités inversées l'une par rapport à l'autre et la résistance ayant une valeur sensiblement plus grande que la résistance du filtre R-C, de façon que la fréquence centrale dudit filtre soit maintenue à la cadence de bits du signal d'information précédemment reçu en l'absence de signaux provenant des moyens pour fournir lesdits premier et deuxième signaux de sortie, de façon que le premier signal d'horloge ait une fréquence synchronisée avec la valeur moyenne de la cadence de bits du signal d'information précédemment reçu.