La présente invention est du domaine des transmissions numériques. Elles concerne un dispositif modulateur et demodulateur pour voie de transmission utilisant la modulation par impulsions dite DELTA, et plus précisément la modulation DELTA adaptative. La modulation DELTA est un procédé pour coder avec un seul element binaire un signal analogique. Son principe est maintenant bien connu : seul un élément différentiel du signal à transmettre est codé de façon périodique pour former une suite d'elements binaires dont chaque élément contient une information sur le sens de variation de ce signal à des instants suffisaziment rapprochés. Pour ce faire, le signal d'entrée (à coder) est comparé à un instant donné à un signal de référence construit à partir du train binaire ; le signe de la différence de ces signaux est-alors codé pour former un nouvel élément binaire. Dans les premiers modulateurs DELTA proposés, un comparateur compare un signal d'entrée à un signal de réference, la tension de sortie du comparateur, à deux niveaux, attaque un circuit de mise en forme commandé par une horloge de fréquence fe qui délivre pour chaque période T n te un bit dont la valeur est "1" ou 0" selon le niveau de ladite tension de sortie. Le train binaire ainsi obtenu est d'une part transmis à un récepteur associé et d'autre part appliqué à un décodeur local dans lequel les bits de ce train, apres une mise en forme permettant d'obtenir par exemple un signal rectangulaire d'amplitude + a selon la valeur des bits, sont intégrés pour donner ledit signal de référence.De cette façon, pendant chaque période T, le signal de référence est augmente ou diminué, selon la valeur du bit correspondant, d'une certaine quantité constante appelée pas de quantification. Le signal de référence, appelé encore signal reconstitue, suit ainsi le signal d'entrée et en constitue une représentation approchée. A la réception, un décodeur identique au décodeur local de l'émission reçoit le train binaire pour former un signal reconstitué identique à celui apparaissant dans le modulateur. Le décodeur est suivi d'un filtre passe-bande ou passe-bas qui élimine les fréquences situées hors du spectre du signal d'entrée et délivre un signal démodulé, reproduisant le signal d'entrée. Les limitations d'un tel ensemble de modulation apparaissent si l'on tient compte du fait que le signal reconstitué est incapable de suivre un signal d'entrée dont la pente serait supérieure au produit du pas de quantification, soit ô , par la frequence fe. La fréquence fe devant être maintenue aussi faible que possible afin de réduire la bande passante nécessaire à la transmission, il convient de choisir une valeur du pas 6 suffisamment grande pour suivre la pente maximale du signal d'entrée et éviter ainsi une dégradation par surcharge en pente.Mais cela conduit dans ce cas à une quantification trop grossiere pour de faibles niveaux du signal d'entrée0 Un tel ensemble de modulation ne peut donc traiter de façon satisfaisante des signaux ayant une plage dynamique étendue, tels par exemple les signaux vocaux0 La modulation DELTA adaptative, dans laquelle la valeur du pas de quantification est variable en fonction de la pente du signal d'entrée, permet de pallier cet inconvénient.Dans les modulateurs et démodulateurs DELTA à adaptation instantanée, l'information sur le signal d'entrée est tirée du train binaire transmis et le décodeur, tant à l'émission qu'à la réception, a un gain dont la valeur est sélectionnée pour chaque période T parmi un ensemble de plusieurs valeurs en fonction du train binaire qui est analysé dans une logique de décision sur un intervalle de plusieurs bits successifs0 La présente invention a pour but de permettre une adaptation instantanée particulièrement efficace et ne nécessitant que des circuits très simples, L'invention a pour objet un modulateur DELTA à adaptation instantanée, qui code un signal d'entrée pour former un train binaire, muni d'un décodeur local comportant un ensemble d'intégration pour intégrer le train binaire avec un gain dont la valeur est sélectionnée, pour chaque bit, parmi un ensemble de valeurs au moyen d'un ensemble logique d'adaptation, caractérisé en ce que cet ensemble logique comporte un premier et un second sous-ensemble pour commander la variation des valeurs du gain, en fonction de la constitution du train binaire, selon un premier processus pour le premier sous-ensemble et selon un second processus pour le deuxième sous-ensemble, et un circuit pour mettre hors service l'un ou l'autre des deux sous-ensembles ou les deux, en fonction de la constitution du train binaire et du fonctionnement passé des sous-ensembles, le gain étant maintenu à sa plus faible valeur lorsque les deux sous-ensembles sont hors service L'invention a également pour objet un démodulateur delta, caractérisé en ce qui il comporte un décodeur identique ou analogue au décodeur local du modulateur ci-dessus selon l'invention, pour décoder le train binaire émis par ce modulateur de façon à délivrer, après filtrage du signal de sortie dudit décodeur identique, un signal reproduisant le signal d'entrée de ce modulateur0 L'invention s'applique notamment en téléphonie pour la transmission sous forme numérique de signaux vocaux. D'autres caractéristiques et avantages de l'invention apparattront au cours de la description ci-dessous qui va être faite en se référant au dessin ci-annexé dans lequel - la figure 1 représente un schéma synoptique d'un modulateur DELTA selon l'invention, - la figure 2 représente un diagramme d'états, - la figure 3 représente en détail un ensemble logique d'adaptation dans une réalisation particulière de l'invention, - la figure 4 représente un diagramme des états d'un sous-ensemble selon la figure 3, -;la figure 5 représente un circuit de décodage et un ensemble d'intégration associés à l'ensemble logique selon la figure 3. On notera que les doubles traits qui apparaissent dans la figure symbolisent une liaison fonctionnelle pouvant donner lieu en pratique à plusieurs liaisons matérielles. Dans la figure 1, un signal analogique d'entrée X, par exemple un signal vocal, est appliqué à l'entrée + d'un comparateur I qui reçoit sur son entrée un signal Y dont on verra ci-dessous le mode de génération. Le signal de sortie du comparateur 1 attaque un circuit de mise en forme 2, appelé échantillonneur commande par une horloge H de fréquence fe, qui délivre un train binaire B dont chaque bit représente le résultat de la comparaison à chaque instant d'échantil tonnage. Le train binaire B est d'une part émis vers la voie de transmission W et d'autre part appliqué a une mémoire 3, d'une capacité de n bits (n 3 3), qui emmagasine temporairement le bit actuel Bo ainsi que les n-l derniers bits B -i à B émis précédesment et les délivre sur n sorties en parallèle.Pour clarifier l'exposé l'échantillonneur 2 et la mémoire 3 ont été représentés séparément mais en pratique ces deux éléments peuvent être réunis en un seul, constitué par exemple par un registre à décalage à n cases commandé par l'horloge H et recevant sur une entrée série la sortie du comparateur I pour délivrer sur n sorties en parallèle les bits B à B n+ls le train binaire B étant alors pris sur la sortie o du registre qui délivre le bit B o Les bits B à B~asl sont appliqués à un ensemble logique 4 comportant o deux sous-ensembles 5 et 6 commandés par un circuit 7.L'ensemble 4 est piloté par l'horloge d'échantillonnage H ; pour des raisons de simplification, cette commande d'horloge n'apparatt pas dans la figure mais elle sera illustrée dans la figure 3 qui concerne la description plus détaillée d'un exemple particulier de réalisation. L'ensemble 4 sélectionne à chaque instant d'échantillonnage, à travers un circuit de décodage 8, la valeur du gain G d'un ensemble d'intégration 9 constitué d'un circuit d'entrée 10 et d'un intégrateur 11, ledit ensemble d'intégration 9 recevant de la mémoire 3 les bits B successifs pour délivrer le o signal I. Le gain G de l'ensemble d'intégration 9 pouvant prendre par exemple m (i 3)tvaleurs désignées dc façon croissante par G1 à Ge, les sous-ensembles 5 et 6 sont aptes à prendre chacun, selon l'invention, m états distincts dont un sera qualifié d'inhibé et les s-i autres d'actifs. Ces dénominations seront justifiées au paragraphe suivant. On appelera I et I' l'état inhibé des sousensembles 5 et 6 respectivement, et on appelera M2 à Mm et M'2 à M'm les états actifs des sous-ensembles 5 et 6 respectivement. Le circuit 7 qui reçoit d'une part les bits B à B~nfl et d'autre part des informations sur l'état des sous-ensembles 5 et 6, commande, selon des critères qui seront indiques ci-dessous les passages des sous-ensembles 5 et 6 de l'état inhibé à un état actif et réciproquement, de façon que ces deux sous-ensewbles soient ou bien tous les deux inhibés ou bien l'un actif et l'autre inhibé mais jamais actifs simultanement. lorsque les deux sous-ensembles 5 et 6 sont simultanément inhibés, le circuit 8 sélectionne la plus petite valeur de gain, soit G1 ; orsque l'un de ces sous-ensembles est dans un état actif, l'autre de ces sous-ensembles qui est alors inhibé n'intervenant pas pour la sélection du gain, le circuit 8 sélectionne une des valeurs G2 à GI selon cet état actif, le gain Si (2 b i 4 m) correspondant par exemple à l'état ss du sous-ensemble 5 et à l'état N'i du sous-ensemble 6. Chacun des sous-ensembles 5 et 6 reçoit par ailleurs les q derniers bits Bo à B q+l de la séquence enrnagasinée dans la mémoire 3, le nombre q pouvant être égal ou inférieur à n. En fonction de ces bits Bo à Bq+1 les sous-ensembles 5 et 6, lorsqu'ils ne sont pas inhibés par le circuit 7, changent d'états actifs selon respectivement une première loi et une seconde loi prédéterrinéesafin de produire respectivement un premier processus et un second processus différent du premier, pour la variation du gain G. On peut dire que l'ensemble logique 4 possède trois états internes différents à chacun desquels correspond un mode particulier de sélection des valeurs du gain G en fonction de la séquence binaire memorisee : un premier état interne A pour lequel les deux sous-ensembles 5 et 6 sont inhibés, un deuxième état interne A1, pour lequel le sous-ensemble 5 est actif et le sous-ensemble 6 inhibé, et un troisième état interne A2 pour lequel le sous-ensemble 5 est inhibé et le sous-ensemble 6 actif. La figure 2 représente un diagramme des états internes de l'ensemble 4. Supposons qu'au départ l'ensemble 4 soit dans l'état interne A ; la valeur du gain G est alors Gi. Cet état A est conservé jusqu a ce qu'apparaisse en sortie de 1 mémoire 3 soit une première séquence Sl, constituée de n bits "1", qui met l'ensemble 4 dans l'état Al, le circuit 7 aMenant le sous-ensemble 5 dans l'état M2 tout en maintenant inhibé le sous-ensemble 6, soit une deuxieme sequence S2, constituée de n bits "O" qui met l'ensemble 4 dans l'état A2, le circuit 7 amenant le sous-ensemble 6 dans ltetat M'2 tout en maintenant inhibé le sous- ensemble 5. La séquence SI et la séquence S2 correspondent à un signal d'entrée fortement croissant et fortement décroissant respectivement, sur l'intervalle de n bits considérés. on dira par la suite que ces séquences représentent un indice de modulation instantané maxiu, et on dira plus généralement qu'une séquence représente un indice de modulation instantanée élevé si cette séquence comporte peu d'alternances de "I" et de "O", et un indice de modulation faible dans le cas contraire. L'ensemble 4 auparavant dans l'état A passe dans l'état Al à l'apparition de la séquence SI. La variation du gain G est alors commandée par le sousensemble 5 à travers le circuit de décodage 8. Le sous-ensemble 5 peut être conçu pour entratner par exemple le premier processus suivant de variation du G si les bits B à B q+l représentent un indice de modulation instantané élevé o -q+i supérieur ou égal à un seuil donné x, la nouvelle valeur du gain est immediate- ment supérieure à la valeur précédente si cet indice élevé correspond à un signal d'entrée croissant (majorité de bits "1"), sauf si la valeur précédente était Gm auquel cas celle-ci est conservez, et la nouvelle valeur du gain est immédiate- ment inférieure à la valeur précédente si cet indice élevé correspond à un signal d'entrée décroissant (majorité de bits nO'i) ; si les bits B à B~q+l représentent o -q+I un indice de modulation instantané faible inférieur au seuil x, la même valeur de gain est conservée. L'ensemble 4 reste dans l'état Al jusqu a ce que se produise l'une ou l'autre des deux conditions suivantes : ou bien il apparat la séquence S2, ou bien il apparatt, alors que le gain G avait précédemment la valeur G2, 11 une quelconque des séquences, S2 exceptée, qui d'après ledit premier processus doivent entraîner une diminution de la valeur du gain G. Dans le premier cas, le circuit 7 inhibe le sous-ensemble 5 et met le sous-ensemble 6 dans un état actif fonction du dernier état actif du sous-ensemble 5, par exemple dans l'état M'i si le dernier état actif du sous-ensemble 5 était Mi, et l'ensemble 4 se trouve alors dans l'état A2.Dans le second cas, symbolisé dans la figure 2 par (s, G2), le circuit 7 inhibe le sous-ensemble 5 tout en maintenant le sous-ensemble 6 inhibé, et l'ensemble 4 se trouve à l'état A. L'ensemble 4 étant dans l'état A2, la variation du gain G est alors commandée par le sous-ensemble 6 à travers le circuit de décodage 8. Le sous-ensemble 6 peut être conçu pour entratner par exemple le second processus suivant de variation du gain G : Si les bits B à B +I représentent un indice de modulation instantané o -q+I élevé supérieur ou égal au seuil x, la nouvelle valeur du gain est immédiatement supérieure à la valeur précédente si cet indice élevé correspond à un signal d'entrée décroissant (majorité de bits "O"), sauf si la valeur précédente était Gm auquei cas celle-ci est conservée, et la nouvelle valeur du gain est immédiatement inférieure à la valeur précédente si cet indice élevé correspond à un signal d'entrée croissant (majorité de "i") ; si les bits B à B q+l représentent o -q+I un indice de modulation instantané faible inférieur au seuil x, la meme valeur de gain est conservée. L'ensemble 4 reste dans l'état A2 jusqu'à ce que se produise l'une ou l'autre des deux conditions suivantes : ou bien il apparatt la séquence S1, ou bien il apparat, alors que le gain G avait précédement la valeur G2, l'une quelconque des séquences, S1 exceptée, qui d'après ledit second processus doivent entratner une diminution de la valeur du gain G.Dans le premier cas, le circuit 7 inhibe le sous-ensemble 6 et met le sous-ensemble 5 dans un état actif fonction du dernier état actif du sous-ensemble. 6, par exemple dans l'état Mi si le sous-ensemble 6 était auparavant dans l'état M'i, et l'ensemble 4 se trouve alors dans l'état Alo Dans le second cas, symbolisé dans la figure 2 par (s', G2), le circuit 7 inhibe le sous-ensemble 6 tout en maintenant le sous-ensemble 5 inhibé, et l'ensemble 4 retourne à l'état A. On n'a pas représenté de schéma synoptique d'un démodulateur DELTA associé au modulateur DELTA selon la figure 1. Un tel démodulateur, en effet, comporte dans l'ordre une mé ire, un ensemble logique, un circuit de décodage, et un ensemble d'intégration, identiques ou analogues respectivement aux éléments 3, 4, 8 et 10 de la figure 1, pour receyoir le train binaire B et délivrer un signal similaire au signal Y et qui reproduit après filtrage le signal d'entrée X. A titre illustratif on va décrire plus en détail, en se référant aux figures 3, 4, 5 un exemple particulier d'un modulateur tel que celui décrit selon la figure 1. On gardera les mêmes références que précédemment pour les éléments qui ont mtme fonction0 Dans l'exemple considéré les trois derniers bits Bo, B 1 et 82 du train binaire DELTA sont observés pour sélectionner à chaque instant d'échantillonnage une valeur de gain parmi les trois valeurs GI, G2 et G3. Dans la figure 3 est représenté l'ensemble logique 4 constitué des deux sous-ensembles 5 et 6 et de leur circuit de commande 7. On a considéré que la mémoire 3, non figurée, délivre les bits Bo, B i et E ainsi que leurs compléments B B I et 820 -1 Le circuit 7 comprend une première porte NI 20 recevant les bits B et o Bo -1 Le signal de sortie E de la porte 20 est applique à une première porte ET 21 qui reçoit par ailleurs le bit B 2 ainsi que l'horloge d'échantillonnage H pour délivrer un signal U qui est constitué par les impulsions de H pour lesquelles les bits Bo, B 1 et B 2 sont tous égaux à t o Le circuit 7 comprend, de façon similaire, une seconde porte NI 22 recevant les bits B et 81 ; le signal de o sortie F de la porte 22 est appliqué à une seconde porte ET 23 qui reçoit par ailleurs le bit B 2 ainsi que l'horloge d'échantillonnage H pour délivrer un -2 signal V qui est constitué par les impulsions de H qui arrivent lorsque les bits Bo, B 1 et B 2 sont tous égaux à "O". Le circuit 7 comprend également une bascule D 24 commandée par l'horloge H et sur l'entrée de laquelle est appliqué le signal de sortie d'une troisième porte ET 25 recevant un signal Q2 et un signal Q'2 des sous-ensembles 5 et 6 respectivement ; les signaux Q2 et Q'2 seront définis plus loin. La sortie de la bascule 24 attaque d'une part une première porte NON ET 26 connectée par ailleurs à la sortie de la porte 20 et d'autre part une seconde porte NON ET 27 connectée par ailleurs à la sortie de la porte 22. La porte 26 délivre un signal T qui s'annule lorsque le produit logique B . I. Q2.Q'2 devient égal à "I" et la porte o B1. Q2.Q'2 27 délivre un signal R qui s'annule lorsque le produit logique B0.B1.Q2.Q'2 devient égal à nul". Le sous-ensemble 5, qui reçoit des informations sur les bits B et B à o travers les portes 20 et 22, comprend une première bascule J-K 28 dont l'entrée J est maintenue à "I" et l'entrée K à "O, et qui reçoit sur son entrée horloge le signal U et sur son entrée remise à zéro (RAZ) le signal R. Le signal R étant à "1", une impulsion de U met la bascule 28 dans l'état "1" et cet état est conservé jusqu'à ce que le signal R s'annule ce qui force à "O" la sortie de cette bascule0 Le signal de sortie directe, Ql, de la bascule 28 est appliqué à une porte ET 29 qui reçoit par ailleurs l'horloge H et le signal de sortie E de la porte 20.Le signal de sortie L de la porte 29, qui est constitué par les impulsions de H pour lesquelles les bits B et B sont égaux à "1" alors que o la sortie de la bascule 28 est à "I", est appliqué à llentree horloge d'une seconde bascule J-K 30 dont l'entrée J est maintenue à "1" et l'entrée K à "O". L'entrée RAZ de la bascule 30 est commandée par le signal F à travers un inver seur 31. Le signal F étant nul, une impulsion de L met la bascule 30 dans l'état "1" et cet état est conservé jusqu a ce que les bits B et B-1 devenant tous deux o égaux à "o", le signal F passe à "I", ce qui force la bascule 30 dans l'état "O". Le signal Q2, appliqué à la porte 25, est recueilli sur la sortie complémentée de la bascule 30. Le sous-ensemble 6 étant de constitution analogue au sous-ensemble 5, on a désigné ses éléments par les niâmes numéros que les éléments correspondants du sous-ensemble 5, suivis du symbole '. Le sous-ensemble 6, qui reçoit également des informations sur les bits B et B 1 à travers les portes 20 et 22 comporte o une première bascule J-K 28' dont l'entrée J est maintenue à "I" et l'entrée K à "O", et qui reçoit sur son entrée horloge, le signal V et sur son entrée RAZ le signal T. Le fonctionnement de la bascule 28' est similaire à celui de la bascule 28. Le signal de sortie directe, Q'l, de la bascule 28' est appliqué à une porte ET 29' qui reçoit par ailleurs l'horloge H et le signal de sortie F de la porte 22. Le signal de sortie N de la porte 29', qui est constitué par les impulsions de H pour lesquelles les bits B et B-1 sont tous deux égaux à "o" alors que o la sortie de la bascule 28' est à "I", est appliqué à l'entrée horloge d'une seconde bascule J-K 30' dont l'entrée J est maintenue à t 1 et l'entrée K à "O". L'entrée RAZ de la bascule 30' est commandée par le signal E à travers un inverseur 31' ; la bascule 30' qui est ainsi remise à zéro lorsque les bits B et B-, sont o tous deux égaux à "I", a un fonctionnement analogue à celui de la bascule 30, et le signal Q'2 appliqué à la porte 25 est recueilli sur sa sortie complémentée. L'état du sous-ensemble 5 est défini par les sorties des bascules 28 et 30, et l'état du sous-ensemble 6 est défini par les sorties des bascules 28' et 30'. Pour l'état inhibé I du sous-ensemble 5, les signaux Q1 et Q2 sont tous les deux nuls, de même que pour l'état inhibé I' du sous-ensemble 6, les signaux Q'l et Q'2 sont tous les deux nuls ; pour l1état M2, le signal Qi est à "I" et le signal Q2 est nul, et pour l'état M'2, le signal Q'l est à "I" et le signal Q'2 est nul ; enfin, pour l'état M3, les signaux Ql et Q2 sont tous les deux à "I", et pour l'état M'3, les signaux Q'l et Q'2 sont tous les deux à "I". La figure 4 représente un diagramme des états du sous-ensemble 5, résumant le fonctionnement des éléments de ce sous-ensemble selon la figure 3. Le sous-ensemble 5 étant initialement inhibé (état I), une séquence "111" des bits B Bel 82 donne naissance à une impulsion U. Cette impulsion est mémorisée dans la bascule 28 dont le signal de sortie QI passe à "i", le signal Q2 restant nul.Le sous-ensemble 5 étant dans l'état M2, une séquence "11" des bits B B donne naissance à-une impulsion L qui est mémorisée dans la bascule o 30 dont le signal de sortie Q2 passe à "1", le signal Ql restant à "1", Le sous-ensemble 5 est alors dans l1état M3 et il reste dans cet état tant que n'apparatt pas une séquence "CO" des bits Bo B pour effacer par 11 intermédiaire o -1 du signal F la mémorisation de l'impulsion L ; le signal Q2 s'annule alors et le sous-ensemble 5 est à nouveau à l'état 112. Le sous-ensemble 5 repasse à l'état I lors de l'apparition d'une séquence "CO" des bits Bo B I qui efface la mémorisation de l'impulsion U en annulant le signal Q1. Le fonctionnement du sous-ensemble 6 peut être décrit de façon analogue en intervertissant les bits "i" et les bits On. La figure 5 représente le circuit de décodage 8 et l'ensemble d'intégration 9 associés à l'ensemble logique 4 dans l'exemple considéré. Le circuit de décodage 8 comporte une première porte NI 40 recevant les signaux Q1 et Q' i des sous-ensembles 5 et 6 selon la figure 3, pour délivrer un signal C. Une seconde porte NI 41 reçoit de ces mêmes sous-ensembles les signaux Q2 et Q'2 pour délivrer un signal D. Le circuit 8 comporte en outre une première et une seconde porte NON ET, 42 et 43, qui reçoivent, pour la première, les signaux Qi et Q'1, et, pour la seconde, les signaux Q2 et Q'2, de façon à délivrer les signaux C et D respectivement. Dans l'ensemble d'intégration 9 apparaît l'intégrateur 11 constitué par une capacité dont une armature est reliée à la masse et aux bornes de laquelle est prélevé le signal Y. Une première résistance de charge 45 de cette capacité est reliée par une borne a à une alimentation Continue + v par l'intermédiaire d'un premier interrupteur électronique 47 commandé par la valeur du bit B issu de la o mémoire 3 ; une première résistance de décharge 46 de la capacité 11, de même valeur que la résistance 45, est reliée par une borne b à une alimentation continue - v à travers une résistance 48 dont la valeur est négligeable par rapport à celle de la résistance 46. Une diode Zener 49 stabilise la différence de potentiel entre les bornes a et b.L'interrupteur 47 et la diode 49, sous la commande du bit Bo, forment un commutateur de tension pour les bornes a et b, de telle façon que la capacité 10 se charge lorsque le bit B vaut "O" et se décharge o lorsque ce bit vaut "i". L'ensemble 9 comporte un deuxième et un troisième interrupteur électronique 50 et 51, commandés par les signaux C et D respectivement, ainsi que par le bit B par l'intermédiaire de la tension sur la borne a, de façon que l'interrup- o teur 50 ne soit fermé que si le signal C est à Tott alors que le bit B vaut o "O" et que l'interrupteur 51 ne soit fermé que si le signal D est à "O" alors que le bit Bo vaut "O". La fermeture de l'interrupteur 50 permet la mise en parallèle sur la résistance 45 d'une deuxième résistance de charge 52 de la capacité 11, et la fermeture de l'interrupteur 51 permet la mise en parallèle sur la résistance 45 d'une troisième résistance de charge 53 de la capacité 11. L'ensemble 9 comporte également un quatrième et un cinquième interrupteur électronique 54 et 55, commandés par les signaux C et D respectivement, ainsi que par le bit B par l'intermédiaire de la tension sur la borne b, de façon que o l'interrupteur 54 ne soit fermé que si le signal C est à "I" alors que le bit B vaut "1" et que l'interrupteur 55 ne soit fermé que si le signal D est à o "1" alors que le bit B vaut "1".La fermeture de l'interrupteur 54 permet la o mise en parallèle sur la résistance 46 d'une deuxième résistance de décharge 56 de la capacité 11, ayant meme valeur que la résistance 52, et la fermeture de l'interrupteur 55 permet la mise en parallèle sur la résistance 46 d'une troi sième résistance de décharge 57 de la capacité 11, ayant méme valeur que la résistance 53. Lorsque les deux sous-ensembles 5 et 6 sont inhibés, les signaux C et D sont à "I" et donc les signaux C et D à "O", la capacité 11 se charge ou se décharge selon la valeur du bit B avec la plus grande constante de temps, ce qui o correspond à la plus faible valeur du gain, soit G1. Lorsque le sous-ensemble 5 est dans l'état M2 ou lorsque le sous-ensemble 6 est dans l'état Mt2, le signal C est nul et le signal D est à "1", la capacité il se charge ou se décharge avec la constante de temps intermédiaire, ce qui correspond à la valeur intermédiaire du gain, soit G20 Lorsque le sous-ensemble 5 est dans l'état N3 ou lorsque le sous-ensemble 6 est dans l'état M'3, les signaux C et D sont nuls, la capacité il se charge ou se décharge avec la plus faible constante de temps, ce qui correspond à la plus grande valeur du gain, soit G3. Au modulateur DELTA que l'on vient de décrire en se référant aux figures 3, 4 et 5, est associé un démodulateur DELTA dont le décodeur comporte une mémoire, un ensemble logique, un circuit de décodage et un ensemble d'intégration, qui délivrent des signaux similaires aux signaux délivrés respectivement par les éléments 3, 4, 8 et 9 de ce modulateur, et qui peuvent être de constitution identiques à ces éléments, respectivement. On a décrit un exemple particulier de réalisation de l'invention mais il est bien évident que lton peut y apporter des modifications et/ou remplacer certains moyens par d'autres techniquement équivalents. On notera également que selon l'invention le nombre de bits DELTA observés pour la sélection des valeurs du gain pourrait être supérieur à trois, de même que le nombre de valeurs possibles du gain. on remarquera que pour un nombre de valeurs de gain supérieur à trois le circuit de commande doit comporter des moyens pour détecter itétat du premier et du second sous-ensemble lorsque la séquence mémorisée est S2 et lorsque la séquence mémorisée est S1 respectivement, de façon à mettre le deuxième sousensemble et le premier sous-ensemble respectivement, dans un état actif fonction de état détecté, En outre l'invention n'est pas limitée aux processus de sélection des valeurs de gain qui ont été décrits à titre illustratif. REVENDICATIONS i, Modulateur DELTA comportant un comparateur formant un signal de différence entre un signal d'entrée à coder et un signal de comparaison, un échantillonneur commandé par une horloge et recevant le signal de différence pour délivrer un train binaire représentant le signal d'entrée, et un décodeur local comportant un ensemble d'intégration pour délivrer ledit signal de comparaison à partir dudit train binaire et ayant un gain pouvant prendre m (m W 3) valeurs désignées par GI à Gm de façon croissante, une mémoire pour emmagasiner temporairement les n (n 3) derniers bits dudit train, et un bloc logique d'adaptation pour déterminer à chaque instant d'échantillonnage la valeur dudit gain a partir de la séquence binaire mémorisée, caractérisé en ce que : - ledit bloc logique comporte un premier et un second sous-ensemble (5 et 6) de commande de la variation dudit gain, pouvant prendre chacun un état dit d'inhibition et m-i états dits actifs, et dont l'évolution d'un état actif à un autre état actif se fait, en fonction de la séquence mémorisée, pour le premier sous-ensemble selon une première loi prédéterminée pour definir un premier processus de variation du gain, et pour le second sous-ensemble selon une seconde loi prédéterminée pour définir un second processus de variation du gain différent du premier processus, un circuit de commande (7) pour forcer le passage desdits sous-ensembles d'un état actif à l'état inhibé et réciproquement en fonction de la séquence mémorisée et de l1état antérieur des sous-ensembles (5 et 6) de façon que les deux sous-ensembles (5 et 6) soient ou bien l'un actif et l'autre inhibé ou bien tous les deux inhibés mais qu'ils ne soient jamais actifs siniiltanément, et un circuit de décodage (8) de l'état des sous-ensembles, - et que ledit ensemble d'intégration (9) comporte un circuit d'entrée (10) commandé par ledit circuit de décodage (8) pour donner audit gain la valeur Gl lorsque les deux sous-ensembles (5 et 6) sont inhibés, et, lorsque l'un des deux sous-ensembles est dans un état actif, une des valeurs G2 à Gm selon cet état actif. 2/ Modulation DELTA selon la revendication 1, caractérisé en ce que ledit circuit de commande (7) comporte des premiers moyens (22, 24, 25, 27) pour forcer dans l'état inhibé ledit premier sous-ensemble (5) d'une part lors de l'apparition en sortie de la mémoire d'une séquence de n bits 1101. et d'autre part lors de l'apparition en sortie de la mémoire d'au moins une première séquence prédéter- minée dont les q (2 X q 5 1 'état actif correspondant au gain G2, des seconds moyens (20, 24, 25, 26) pour forcer dans l'état inhibé ledit second sous-ensemble (6) d'une part lors de l'apparition en sortie de la mémoire d'une séquence de n bits "I" et d'autre part lors de l'appa rition en sortie de la mémoire d'au moins une seconde séquence prédéterminée dont les q derniers bits représentent un indice de modulation élevé significatif dune pente positive du signal d'entrée si cette apparition se produit alors que le second sous-ensemble était précédemment dans l'état actif correspondant au gain G2, des troisièmes moyens (20, 21) pour forcer le premier sous-ensemble (5), auparavant inhibé, dans un état actif fonction de l'état précédent du second sous-ensemble (6) lors de l'apparition en sortie de la mémoire d'une séquence de n bits "1", et des quatrième moyens (22, 23) pour forcer le second sous-ensemble (6), auparavant inhibé, dans un état actif fonction de l'état précédent du premier sous-ensemble (5) lors de l'apparition en sortie de la mémoire d'une séquence de n bits 11011. 3/ Modulateur DELTA selon la revendication 2, caractérisé en ce que ledit premier sous-ensemble (5) est constitué de façon à évoluer d'un état actif à un autre état actif selon une loi qui définit une variation du gain par valeur croissante lorsque l'indice de modulation que représentent les q derniers bits de la séquence mémorisée est élevé et significatif d'une pente positive du signal d'entrée, la valeur maximale Gm étant conservée lorsqu'elle est déjà atteinte, une variation du gain par valeur décroissante lorsque cet indice est élevé et significatif d'une pente négative du signal d'entrée, et un maintien constant du gain lorsque cet indice est faible, et en ce que ledit second sous-ensemble (6) est constitué de façon à évoluer d'un état actif à un autre état actif selon une loi qui définit une variation du gain par valeur croissante lorsque l'indice de modulation que représentent les q derniers bits de la séquence mémorisée est élevé et significatif d'une pente négative du signal d'entrée, la valeur maximale Gm étant conservée lorsqu'elle est déjà atteinte, une variation du gain par valeur décroissante lorsque cet indice est élevé et significatif d'une pente positive du signal d'entrée, et un maintien constant du gain lorsque cet indice est faible. 4/ Nodulateur DELTA selon la revendication 3, dans lequel on mémorise des séquences de trois bits successifs pour sélectionner pour chaque période d'échantillonnage une valeur de gain parmi trois, caractérisé en ce que ledit circuit de commande (7) comporte des moyens (20, 21, 22, 23) pour élaborer aux instants d'échantillonnage un premier et un second signal lorsque la séquence mémorisée est constituée de trois "1" et trois "O" respectivement ; en ce que ledit premier sous-ensemble (5) comporte une première bascule (28) pour mémoriser ledit premier signal, des moyens (20, 29) pour élaborer aux instants d'échantillonnage un troisième signal lorsque les deux derniers bits de la séquence mémorisée sont des "1" et que ledit premier signal est mémorisé dans la première bascule (28), une seconde bascule (30) pour mémoriser ledit troisième signal, et des moyens (22, 31) pour effacer la mémorisation dudit troisième signal dans la deuxième bascule lorsque les deux derniers bits de la séquence mémorisée sont des 0" ; en ce que ledit deuxième sous-ensemble (6) comporte une troisième bascule (28') pour mémoriser ledit second signal, des moyens (22, 29') pour élaborer aux instants d'échantillonnage un quatrième signal lorsque les deux derniers bits de la séquence mémorisée sont des "O" et que ledit second signal est mémorisé dans la troisième bascule (28'), une quatrième bascule (30') pour mémoriser ledit quatrième signal, et des moyens (20,31') pour effacer la mémorisation dudit quatrième signal dans la quatrième bascule lorsque les deux derniers bits de la séquence mémorisée sont des "i"; en ce que ledit circuit de commande comporte en outre des moyens (20, 22, 24, 25, 26, 27) pour effacer aux instants d'échantillonnage la mémorisation dudit premier et dudit second signal lorsque, ni le troisième ni le quatrieme signal n'étant mémorisés, les deux derniers bits de la séquence mémorisée sont deux "O" dans le cas du premier signal et deux "I" dans le cas du deuxième signal; et en ce que ledit circuit de décodage (8) commande le circuit d'entrée (10) de l'ensemble d'intégration (9) de façon que la valeur du gain soit Gl lorsqu'il n'y a aucun signal mémorisé dans lesdites quatre bascules, que la valeur du gain soit G2 lorsque ou bien le premier signal est mémorisé et le troisième ne l'est pas, ou bien le deuxième signal est mémorisé et le quatrième ne l'est pas, et que la valeur du gain soit G3 lorsque ou bien les premier et troisième signaux sont mémorisés, ou bien les second et quatrième signaux sont mémorisés. 5/ modulateur DELTA selon la revendication 4, caractérisé en ce que ledit ensemble d'intégration comporte une capacité (11) aux bornes de laquelle est prélevé le signal de comparaison et pouvant se charger a travers une première résistance de charge (45) et se décharger à travers une première résistance de décharge (46) sous l'action d'un commutateur de tension (47, 49) commandé par le dernier bit de la séquence mémorisée, une deuxième (52) et une troisième résistance de charge (53) de la capacité (11) qui sont mises en parallèle sur ladite première résistance de charge (45) lors de la fermeture d'un premier (50) et dlun second interrupteur (51) respectivement, une deuxieme (56) et une troisième résistance de décharge (57) de la capacité (I1) qui sont mises en parallèle sur ladite première résistance de décharge (46) lors de la fermeture d'un troisième (54) et d'un quatrième interrupteur (55) respectivement, lesdits interrupteurs étant commandés par ledit circuit de décodage (8) de façon que, lorsque l'un desdits premier et second signaux est mémorisé, le premier (50) ou le troisième interrupteur (54) soit fermé selon que la capacité (11) se charge ou se décharge, et de façon que lorsque l'un desdits troisième et quatrième signaux est mémorisé, le deuxième (51) ou le quatrieme interrupteur (55) soit fermé selon que la capacité (il) se charge ou se décharge. 6/ Demodulateur DELTA comportant un décodeur muni d'un ensemble d'intégration pour intégrer un train binaire d'entrée à décoder, avec un gain pouvant prendre m valeurs (m b 3) désignés par G1 à Gm de façon croissante, d'une mémoire commande par une horloge d'échantillonnage pour emmagasiner temporairement les n (n 3) derniers bits dudit train, et d'un bloc logique d'adaptation pour déterminer, pour chaque bit du train, la valeur dudit gain à partir de la séquence binaire mémorisée, caractérisé en ce que ledit bloc logique et ledit ensemble d'intégra- tion sont conformes respectivement au bloc logique et à l'ensemble d'intégration d'un modulateur selon l'une des revendications 1 à 5.