-1- L'invention concerne des circuits dynamiques intégrés à semiconducteur métal-oxyde à effet de champ (MOSFET); elle a plus particulièrement trait à un cir- cuit et à un procédé actifs de remise en condition uti- lisable avec de tels circuits. On trouvera dans le brevet des Etats-Unis d'Amérique 4.061.999 (Proebsting et al, 6 décembre 1977) la description de circuits dynamiques MOSFET sous forme d'une mémoire à accès sélectif. Ce brevet a été accordé à la demanderesse et sert de référence pour la présente demande. Dans ces mémoires dynamiques à accès sélectif, un certain nombre de cellules de mémoire capacitives sont couplées à des lignes de mémoire agencées par pai- res comprenant chacune une ligne réelle et une ligne complémentaire. Certaines mémoires dynamiques MOS sont caractérisées par l'utilisation de cellules d'emmagasi- nage capacitives. Dans le brevet précité, la mémoire se distingue également par le fait que, au cours de la lec- ture des informations contenues dans cette mémoire, les amplificateurs de lecture n'établissent pas un trajet direct entre le potentiel d'alimentation positif VDD et la masse, ce oui réduit considérablement la consommation d'énergie par rapport aux dispositifs antérieurs. Dans le brevet précité, un montage est prévu pour charger préalablement les lignes de mémoire à la pleine tension d'alimentation des drains des transistors, de sorte que, à la lecture des informations contenues dans la mémoire, les cellules se trouvant à niveau haut sont automatique- ment remises en condition à un potentiel proche de la tension d'alimentation des drains. Pour que cette remise en condition s'effectue le mieux possible, il serait souhaitable qu'après la lecture, la ligne de mémoire qui se trouvait à un niveau haut soit ramenée positivement ou activement à la pleine tension d'alimen- tation des drains. Les montages antérieurs de remise en condi- tion active des cellules de mÉmoire par amenee au poten- tiel d'alimentation des drains nécessitaient des coupla- zes entre les lignes de mémoire réelle et com-lémentaire, ce oui complique fortement le projet de microplaquette de mémoire. Bien entendu, plus l'agencement de circuit est simple, plus le circuit est compact, ce qui est particu- lièrement important pour les dispositifs à mémoire à gran- de capacité. Il est en conséquence souhaitable d'envisa- ger la réalisation d'un circuit actif de remise en condi- tion qui puisse être raccordé en tout point sur une ligne de mémoire sans avoir à être complé sur la ligne de mémoi- re de polarité complémentaire pour un fonctionnement crrrt. Dans le brevet des Etats-Unis d'Amérique n 4.028.557 accordé à la demanderesse le 7 juin 1977, on dé- crit un circuit actif de remise en condition qui élimine les problèmes de couplage des circuits antérieurs. Il reste toutefois que ce circuit établitun trajet de cou- rant continu entre le potentiel VDD et la masse sur la ligne de mémoire à niveau bas, pendant un certain temps aDrès la lecture. Pour un fonctionnement dynamique par- fait, l'établissement d'un tel trajet de courant continu doit être évité à tout moment. L'invention a en conséquence pour objectif la réalisation d'un circuit actif de remise en condition per- fectionné, pour montage dynamique MOSFET comportant des mémoires à accès sélectif. L'invention a également pour objectif la réalisation d'un circuit actif de remise en condition qui, utilisé avec des mémoires dynamiques à accès sélec- tif, ne requiert d'être couplé qu'à la ligne de mémoire qu'il remet en condition. L'invention a encore pour objectif la réali- sation d'un circuit actif de remise en condition qui n'é- tablit jamais de trajet de courant continu entre la ten- sion d'alimentation et la masse. -3- L'invention a aussi pour objectif la réali- sation d'un circuit actif de remise en condition pour montage dynamique qui permet la remise en condition d'un noeud dynamique par amenée à la pleine tension d'alimen- tation des drains de transistor. Le circuit conforme à l'invention comporte un premier transistor monté entre une source de tension d'alimentation de drain et un noeud dynamique, un deu- xième transistor dont la source est raccordée à l'élec- trode de commande du premier, un troisième transistor dont la source est raccordée au noeud dynamique et dont le drain est raccordé à l'électrode de commande du deu- xième transistor, et des moyens de commande pour amener préalablement l'électrode de commande du deuxième tran- sistor à un potentiel de charge proche de la tension d'alimentation du drain, puis, après établissement de l'état du noeud dynamique, pour appliquer un potentiel de référence sur l'électrode de commande du troisième transistor, et pour appliquer ensuite un potentiel pro- che de la tension d'alimentation de drain au drain du deuxième transistor. Le circuit fonctionne pour remettre automatiquement en condition par amenée à un potentiel de niveau haut le noeud dynamique, lorsque ce dernier se - trouve au-dessus du potentiel de référence. Si le noeud dynamique se trouve au potentiel de masse, le circuit de remise en condition est sans effet et n'établit aucun trajet entre le potentiel d'alimentation de drain et la masse. La suite de la description se réfère aux dessins annexés qui représentent: Figure 1, le schéma de deux circuits de remise en condition conformes à l'invention,raccordés à une partie de mémoire dynamique MOSFET à accès sélectif représentée sous forme de bloc-diagramme. -4- Figure 2, des diagrammes de temps illus- trant le fonctionnement du montage de la Figure 1, * Figure 3, des diagrammes de temps illus- trant le fonctionnement d'une version simplifiée du montage de la Fi ure 1, et Figure 4, le schéma de deux circuits actifs de remise en condition conformes à l'invention raccordés à l'étage de sortie dynamique d'un circuit MOS. On a représenté Figure 1 un montage qui comporte deux circuits actifs de remise en condition et 11 conformes à l'invention; ces circuits sont raccordés aux lignes de mémoire réelle et complémentaire formant une seule colonne d'une mémoire dynamique à accès sélectif MOSFET telle que décrite dans le brevet précité. La ligne de mémoire réelle 12 correspond à la ligne référencéeDL1 dans ce brevet, alors que la ligne de mémoire complémentaire 14 correspond à la ligne référencée=!T. Les cellules de mémoire 16 et 18 corres- pondent aux diverses cellules de mémoire illustrées dans le brevet précité, y compris la cellule factice prévue pour chaque ligne de mémoire. Un amplificateur de lec- ture 20 est raccordé aux lignes de mémoire 12 et 14; il est de type dynamique et, de préférence, identique à celui décrit dans le brevet précité. L'amplificateur 20 comporte une entrée de bascule 22 qui permet de le rendre actif et de lire l'état d'une cellule de mémoire adressée à cette fin. Des circuits de charge préalable 24 permettent d'appliquer un potentiel de référence initial, généralement le potentiel total d'alimentation, aux lignes de mémoire avant que l'amplificateur de lecture 20 soit rendu actif. Les circuits 24 sont de préférence analogues à ceux décrits dans le brevet pré- cité. Dans ce brevet, on décrit des circuits fournissant des potentiels de synchronisation (Figure 2) commandant -5- l'application du potentiel de charge préalable aux li- gnes de mémoire; de tels circuits sont également utili- sés dans le montage de la présente invention, les poten- tiels de synchronisation étant plus élevés que le niveau du potentiel d'alimentation. De même que dans le brevet précité, les cir- cuits 24 peuvent préalablement charger les lignes 12 et 14 au potentiel total d'alimentation VDD. Lorsque l'une des cellules de mémoire raccordées aux lignes 12 et 14 est amenée à niveau haut, elle est normalement chargée à une valeur-seuil au-dessous du Potentiel d'alimenta- tion. Toutefois, avec le temps, ce potentiel décroit lentement dans une certaine mesure. Par suite, lorsqu'on lit une cellule donnée se trouvant à niveau haut, la valeur lue peut être quelque peu inférieure au potentiel sur la ligne 12 ou 14 à laquelle la cellule est raccor- dée. Pour diverses autres raisons, le potentiel de la ligne de mémoire sera, au cours du cycle de lecture, quelque peu inférieur au potentiel VDD. Dans le montage du brevet précité, la remise er condition d'une cellule se fait simultanément à la lecture de cette cellule; une cellule à niveau haut, à la lecture, est remise au potentiel de la ligne de mémoire 12 ou 14 correspondante, ou au potentiel VDD moins une valeur- seuil si la valeur résultante est plus faible, Pour un meilleur fonctionne- ment, il est préférable d'amener la ligne de mémoire à niveau haut au niveau VDD après lecture pour que la re- mise en condition soit mieux assurée. On décrira maintenant le circuit actif de remise en condition 10 qui est raccordé à la ligne de mémoire 12, le circuit 11 raccordé à la ligne 14 4tant identique. La source et le drain d'un premier transistor MOS 26 sont respectivement raccordés à la ligne de mémoire 12 et au potentiel d'alimentation positif VDD. -6- L'électrode de commande 28 du transistor 26 permet de remettre en condition la ligne de mémoire 12 à partir du potentiel VDD. La source et le drain d'un deuxième transistor MOS 30 sont respectivement raccordés à l'é- lectrode de commande 28 et à un conducteur sur lequel sont formés des signaux de synchronisation 02. L'élec- trode de commande 32 du second transistor 30 forme, dans le circuit 10, un noeud flottant de charge préalable. La source et le drain d'un troisième transistor 34 sont respectivement raccordés à la ligne de mémoire 12 et à l'électrode de commande 32. L'électrode de commande 36 du troisième transistor 34 reçoit un deuxième signal de synchronisation 01. La source et le drain d'un quatrième transistor MOS 38 sont respectivement raccordés à l'é- lectrode de commande 32 et au potentiel d'alimentation positif VDD. L'électrode de commande 40 du quatrième transistor 38 reçoit un troisième signal de synchroni- sation PC, pour la charge préalable. Le circuit 11 raccordé à la ligne de mémoire 14 est identique au cir- cuit 10, ses éléments portant, comme références, celles des mêmes éléments du circuit 10 plus 1. On décrira maintenant le fonctionnement des circuits de remise en condition en se reportant à la Figure 2. Selon le procédé de mise en oeuvre recommandé, la première étape est d'amener l'électrode de commande 32 à une tension de charge préalable qui, de préférence, est à la tension d'alimentation VDD de drain, ou à une valeur-seuil de cette tension. A cette fin, et comme illustré Figure 2, le signal PC est amené à la valeur référencée en 42 sur le diagramme tension/temps corres- pondant. Au début du cycle, le niveau du signal PC est, de préférence, égal, ou supérieur d'une valeur-seuil (VT), à la tension d'alimentation VDD. Dans ce cas, en raison de la tension appliquée sur l'électrode de commande -_7- conduit, et la tension VDD se retrouve au noeud de charge préalable, soit sur l'électrode de commande 32. Après charge préalable correcte au noeud précité 32 et sur les lignes de mémoire 12 et 14, le signal PC revient au potentiel de masse, au moment 44, ce qui isole le noeud 32. Le deuxième diagramme tension/temps 46, dit "bascule", correspond au signal appliqué sur l'entrée de bascule 22 de l'amplificateur de lecture 20. Au début du cycle, le signal de bascule est à un niveau de tension référencé Vmémoire qui correspond au niveau de tension de charge préalable des lignes de mémoire. Il est générale- ment souhaitable que Vmémoire soit égal à VDD, mais, dans un grand nombre de circuits, Vmémoire se trouve à une valeur-seuil en-dessous de la tension d'alimentation des drains; dans d'autres circuits, il est égal à la moitié de cette tension d'alimentation. L'amplificateur de lecture 20 est, de toute façon, rendu actif au moment 48, lorsque le signal de bascule vient à niveau bas, soit est amené au potentiel zéro avec un taux de décrois- sance contrôlé. A ce moment, la ligne 12 ou la ligne 14 est amenée au potentiel de masse, l'autre ligne restant au potentiel de charge préalable. On supposera que c'est la ligne 14 qui est amenée au potentiel de masse, la ligne 12 restant à niveau haut. On a illustré les signaux de telle sorte que le signal PC est amené au potentiel de masse avant le signal de bascule, mais c'est là une con- dition qui n'est pas essentielle dans la mesure o le signal PC est transféré sur l'électrode de commande 40, et l'ordre des commandes pourrait être inversé. De toute façon, lorsque l'électrode de com- mande 32 a été amenée au potentiel de charge préalable, puis a été isolée (potentiel flottant), et que les lignes de mémoire 12 et 14 ont été amenées à leurs niveaux de -8- tension, après lecture, le signal de synchronisation 01 passe de la valeur 50 à un potentiel de référence au moment 52. Il n'est pas nécessaire de définir un poten- tiel unique particulier pour la valeur VREF. Le niveau du potentiel VREF doit seulement se trouver à plus d'une valeur-seuil au-dessus du potentiel de masse et à moins du potentiel de charge préalable Vmémoire plus une valeur-seuil. Dans la majorité des cas, le niveau aDnro- prié se situera à environ deux valeurs-seuil au-dessus du potentiel de masse de manière à pouvoir être facile- ment formé sur la microplaauette.Lorsoue le signal 01 est amené au niveau VREF, le potentiel au noeud de charge préalable 32 soit reste inchangés soit se déchar- ge, en fonction de la tension présente sur la ligne de mémoire considérée. Dans l'exemple décrit, on a supposé que la ligne de mémoire 12 est restée au niveau haut (VDD), soit à un potentiel supérieur à celui du signal transmis sur l'électrode de commande 36, de sorte qu'au- cune décharge ne se fait au noeud de charge préalable 32. Par contre, il y aura décharge au noeud de charge préalable 33, dans le circuit 11, puisque la ligne de mémoire 14 est alors au potentiel zéro. L'étape finale du cycle de remise en condi- tion est amorcée par le signal 02 qui, au moment 56, passe du niveau bas au niveau haut, de préférence à un potentiel au moins égal à VDD + VT. Dans le circuit 10, le noeud de charge préalable 32 est à ce moment au po- tentiel VDD ou proche de VDD, et le signal 02 est donc transmis sur l'électrode de commande 28 du transistor 26. Le potentiel sur l'électrode de commande 32 est alors flottant, et le couplage capacitif entre le canal du transistor 30 et l'électrode 32 court-circuite le potentiel sur cette électrode bien au-dessus de la ten- sion d'alimentation des drains. Du fait de ce court- circuit, le potentiel du signal 02, qui se situe à au -9- moins une valeur-seuil de la tension d'alimentation des drains, se retrouve sur l'électrode de commande 28 du transistor 26. En conséquence, le transistor 26 remet en condition la ligne de mémoire 12 en l'amenant au ni- veau VDD. Dans les applications o les lignes de mémoire doivent recevoir une charge préalable de seulement VDD moins une valeur-seuil, le niveau du signal 02 n'a be- soin d'être qu'à la valeur VDD. Lorsque le transistor 26 devient passant pour remettre en condition le ligne de mémoire 12, il n'y a pas de trajet à la messe depuis cette ligne 12, de sorte qu'il n'y a pas dissipation d'énergie de courant continu. Par ailleurs, lorsque la ligne 14 est maintenue à la masse par l'amplificateur de lecture 20, le tran- sistor 27 ne peut pas devenir passant puisque le noeud de charge préalable, ou électrode de commande, 33 a fait l'objet d'une décharge à la masse par l'intermé- diaire du transistor 35 et que le signal 02 ne peut alors pas être transmis sur l'électrode de commande 29 de ce transistor 27. Le transistor 27 restant bloqué, il n'y a pas de dissipation d'énergie de courant continu dans le circuit de remise en condition 11 raccordé à la li- gne de mémoire à bas niveau 14. Deux circuits de remise en condition sont utilisés pour chacune des doubles lignes de mémoire telles que 14 et 16, et il est clair que le fonctionne- ment de chacun des circuits 10 et 11 est indépendant du fonctionnement de l'autre circuit. Les fonctionnements des deux circuits sont bien entendu complémentaires, mais cela est dû au fait que les états des lignes de mémoire 12 et 14 sont toujours complémentaires au cours du cycle de lecture. Il n'est pas nécessaire qu'il y ait une connexion directe des circuits de remises en condition 10 et Il vers les deux lignes de mémoire pour -10- un fonctionnement correct. Comme on l'a dit précédemment, les noeuds de charge préalable 32 et 33 sont initialement amenés à un potentiel proche du potentiel d'alimentation des drains VDD. Il est préférable que le potentiel de charge soit égal à la pleine tension d'alimentation des drains. A cette fin, on prévoit un signal de charge préalable PC dont le niveau est égal à au moins VDD plus une valeur- seuil. Il est préférable d'utiliser alors un circuit générateur à contre-réaction pour les -signaux de syn- chronisation, tel que le circuit illustré Figure 2 dans le brevet précité, mais d'autres circuits similaires peuvent être utilisés. Un agencement similaire est de préférence prévu Pour former le signal 02 requis pour commander le transfert de la pleine tension d'alimenta- tion VDD sur les lignes de mémoire 12 et 14. Avec le court-circuit provoqué au niveau de l'électrode 32 lorsque le signal 02 vient à niveau haut, le montage peut être conçu pour fonctionner correctement même si le signal de charge préalable PC se trouve seulement au niveau de la tension d'alimentation des drains, le ni- veau de charge préalable des noeuds 32 et 33 étant alors à une valeur-seuil en-dessous de VDD. Dans le cas o les circuits de charge préala- ble 24 chaint les lignes de mémoire 12 et 14 à la pleine tension d'alimentation des drains VDD, o à. la tension d'alimentation des drains moins une valeur-seuil, les transistors 38 et 39 peuvent être éliminés des circuits et 11, le signal 01 étant modifié pour obtenir un fonctionnement correct. Ce mode de fonctionnement des circuits sera décrit en se référant aux diagrammes des temps de la Figure 3. On voit sur cette figure que le signal de bascule 46 et le signal 02 54 peuvent être identiques aux signaux correspondants de la Figure 2. Le -il- signal 01 58 de la Figure 3 peut être considéré comme un signal composite des signaux PC et 01 de la Figure 2. Au début du cycle, le signal 01 est à niveau haut, de pré- férence à un niveau supérieur au potentiel d'alimentation des drains plus une valeur-seuil. Au moment 60, qui cor- respond au moment 44 de la Figure 2, le signal 01 passe au potentiel de masse. Au moment 62, qui correspond au moment 52 de la Figure 2, le signal 01 remonte à un niveau de référence qui peut être le même que celui illustré Figure 2. A la fin du cycle, soit au moment 64, le signal 01 repasse à son niveau haut initial. Le fonctionnement des circuits 10 et 11, sans les transistors 38 et 39 et conformément aux dia- grammes des temps de la Figure 3, commence au cours du cycle de charge préalable amorcé par les circuits 24 de la Figure 1. Lorsque ces circuits maintiennent les li- gnes de mémoire 12 et 14 au niveau VDD ou proches de ce niveau, le signal 01 rend passant les transistors34 et de manière à amener les électrodes de commande 32 et 33 au niveau de charge préalable des lignes de mémoire. Si les lignes de mémoire sont préalablement chargées à la pleine tension VDD, il est préférable que le signal 01 soit égal à au moins VDD plus une valeur-seuil. Si les lignes de mémoire sont préalablement chargées à seu- lement VDD moins une valeur-seuil, le signal 01 n'a besoin d'être égal qu'à VDD. Au moment 60, signal 01 vient au niveau du potentiel de masse, isolant les noeuds de charge préalable 32 et 33. A partir de ce mo- ment, le fonctionnement est sensiblement identique à celui qui a été précédemment décrit. Autrement dit, au moment 48, le signal de bascule passe au potentiel de masse, et l'amplificateur de lecture 20 lit l'état de la cellule de mémoire raccordée à la ligne de mémoire 12 ou 14. Ensuite, le signal 01 remonte au niveau du poten- -12- - i c- tiel de référence VREF, de sorte que, selon les poten- tiels sur les lignes 12 et 14, le potentiel soit au noeud 32, soit au noeud 33, est déchargé par l'intermé- diaire soit du transistor 34, soit du transistor 35. Le processus se poursuivant, le signal 02 vient à niveau haut au moment 56, provoquant un court-circuit soit au niveau de l'électrode 32, soit au niveau de l'électrode 33, et, par suite, la conduction soit du transistor 26, soit du transistor 27. La ligne de mémoire correspondan- te, 12 ou 14, est alors ramenée au niveau VDD de la pleine tension d'alimentation des drains, dans certains cas au niveau VDD moins une valeur-seuil. Quel que soit le cas, le cycle se termine par le retour du signal de bascule à son niveau Vmémoire initial, le circuit de remise en condition ayant basculé la ligne de mémoire à niveau haut qui vient alors au niveau du potentiel d'alimentation des drains. Pour l'a- gencement dont le fonctionnement est illustré Figure 2, les signaux 01 et 02 reviennent ensuite à leur état initial en attente du cycle de lecture suivant. Pour l'agencement dont le fonctionnement est illustré Figure 3, le signal est à niveau haut à la fin du cycle puis- qu'en fait il constitue également le signal de charge préalable. Bien qu'on ait décrit les circuits confor- mes à l'invention associés à une mémoire dynamique à accès sélectif, il est entendu que ces circuits peuvent être associés à d'autres montages. Il existe de nombreu- ses autres formes de dispositifs dynamiques MOS dans lesquelles on établit une tension au niveau d'un noeud capacitif, le potentiel en ce point pouvant être flot- tant. De tels noeuds capacitifs sont en effet utilisés pour garder la mémoire de la tension qui y est initiale- ment établie, et il est souhaitable que l'enregistrement en soit pratiquement permanent. Il est bien connu que la -13- charge au niveau des noeuds capacitifs a tendance à se réduire, de sorte qu'un potentiel initial élevé diminue lentement vers le potentiel de masse. On peut voir que les circuits actifs 10 et 11 de la Figure 1 sont utilisa- bles pour remettre en condition de tels noeuds cepacitifs dans un circuit numérique MIOS. On a représenté Figure 4 un autre exemple d'utilisation des circuits 10 et 11 pour la remise en condition de noeuds d'emmagasinage capacitifs. On a illustré en 66 un étage de sortie symétrique tels que ceux généralement utilisés dans les montages MOS numé- riques. L'étage de sortie 66 comporte un transistor 68 monté entre la sortie 70 et la masse, et un autre tran- sistor 72 monté entre la sortie 70 et le potentiel d'a- limentation positif VDD. Les électrodes de commande 74 et 76 des transistors 68 et 72 sont couplées à un étage préamplificateur de sortie 78 qui définit les états de ces transistors. Dans un circuit MOS réellement dyna- mique, le préamplificateur de sortie 78 établit généra- lement un potentiel proche de VDD sur l'une des électro- des de commande 74 et 76 et met l'autre électrode de commande à la masse. Dès qu'un potentiel à niveau haut est établi sur l'une des électrodes de commande 74,76, ces dernières peuvent "flotter", ce qui réduit la con- sommation d'énergie dans le préamplificateur 78. Il est généralement souhaitable, lorsqu'un état déterminé a été établi sur la sortie 70, que cet état soit maintenu jusqu'à modification des niveaux de sortie du préampli- ficateur 78. Il peut normalement s'écouler un temps considérable entre les modifications d'état sur la sortie , et ainsi celle des électrodes 74 et 76 qui a été amenée à haut niveau tend à perdre de sa charge et à se retrouver éventuellement en-dessous de la tension mini- mum acceptable pour représenter un état logique à niveau -14- haut. On résout ce prob'me en raccordant les circuits actifs 10 et 11 aux électrodes de commande 74 et 76 respectivement. Comme on le voit Figure 4, on utilise de préférence des circuits 10 et 11 qui sont identiques aux circuits correspondants de la Ficrure 1. Il sera généralement nécessaire pour cette application que soient prévus les transistors 38 et 39, et que soient fournis les signaux des diagrammes de temps de la Figure 2, pour le fonctionnement des circuits 10 et 11. Pour commander les circuits 10 et 11 de la Figure 4, les signaux PC, 01 et 02 sont fournis aussi souvent qu'est nécessaire la remise en condition des électrodes de commande 74 et 76. On peut bien entendu dénommer différemment ces signaux de synchronisation pour un circuit autre que la mémoire à accès sélectif de la Figure 1, mais les signaux resteront conformes au dia- gramme des temps de la Figure 2. Il est généralement important d'éviter le fonctionnement des circuits 10 et 11 pendant les courts intervalles de temps o le pré- amplificateur de sortie 78 établit de nouvelles conditions sur les électrodes de commande 74 et 76. Entre ces temps de fonctionnement du préamplificateur 78, les signaux de synchronisation sont fournis aux circuits 10 et 11 au moins aussi souvent qu'il est nécessaire pour interdire toute perte importante de charge au niveau de celle des électrodes 74 et 76 qui a été amenée au niveau haut. Le plus souvent, le montage numérique MOS comporte un agen- cement pour une remise en condition répétitive des étages de mémoire, et il est judicieux dans ce cas de commander le fonctionnement des circuits 10 et 11 au cours de chaque cycle de remise en condition. Au cours de chaque cycle de fonctionnement des circuits 10 et 11, celle des électrodes de commande 74 et 76 qui a été amenée à niveau haut est remise en condition -15- au niveau de la tension d'alimentation des drains ou à un niveau proche de cette tension. Les circuits 10 et 1i fonctionnent de la manière qui a été décrite pour déceler si la tension sur les électrodes de commande est au-dessous ou au-dessus du potentiel de référence du signal 01, pour remettre en condition l'électrode dont le potentiel est au-dessus du niveau de référence, tout en laissant inchangé l'état de l'autre Électrode. On voit que les circuits 10 et 11 peuvent être utilisés pour la remise en conditions de nombreux autres noeuds capacitifs dans les montages numériques MOS. Il est entendu que la description qui précède a été faite à titre d'exemple non limitatif et que des va- riantes oeuvent être envisagées sans, pour cela, sortir du cadre de l'invention. -16- REVENDICATIONS 1. Circuit pour la remise en condition sélective d'un noeud capacitif, par amenée à un état logique de niveau haut de ce noeud lorsqu'il se trouve à un niveau de tension prédéterminé, caractérisé en ce qu'il compor- te: - un premier transistor (26) présentant un canal monté entre une source de tension d'alimentation de drain (VDD) et le noeud (12), et comportant une électro- de de commande (28), - un deuxième transistor (30) comportant une source raccordée à l'électrode de commande du premier transistor, un drain et une électrode de commande (32), - un troisième transistor (34) comportant une source raccordée au noeud, un drain raccordé à l'électro- de de commande du deuxième transistor, et une électrode de commande (36), et - des moyens de commande pour, séquentiellement établir une charge préalable sur l'électrode de commande du deuxième transistor à un premier potentiel proche de la tension d'alimentation de drain, appliquer un poten- tiel de référence sur l'électrode de commande du troi- sième transistor, ce potentiel de référence étant à moins d'une valeur-seuil au-dessus d'une tension minimum re- présentant un état logique de niveau haut, et appliquer un deuxième potentiel proche de la tension d'alimentation de drain sur le drain du deuxième transistor. 2. Circuit selon la revendication 1, caractérisé en ce que le premier potentiel est au-dessus du niveau de la tension d'alimentation de drain moins une valeur- seuil. 3. Circuit selon la revendication 1, caractérisé en ce que le premier potentiel est sensiblement égal à -17- la tension d'alimentation de drain. 4. Circuit selon la revendication 1, caractérisé en ce que le potentiel de référence est supérieur au niveau d'une valeur-seuil au-dessus du potentiel de masse. 5. Circuit selon la revendication 1, caracté- risé en ce que le deuxième potentiel est sensiblement égal à la tension d'alimentation de drain. 6. Circuit selon la revendication 1, caractéri- se en ce que le deuxième potentiel est supérieur à la tension d'alimentation de drain. 7. Circuit selon la revendication 1, caractéri- sé en ce que le deuxième potentiel excède d'au moins une valeur-seuil la tension d'alimentation de drain. 8. Circuit selon la revendication 1, caractéri- sé en ce que les moyens de commande permettant d'établir une charge préalable sur l'électrode de commande du deuxième transistor comportent: un quatrième transistor (38) présentant un canal monté entre la source de tension d'alimentation de drain (VDD) et l'électrode de commande (32) du deuxième transistor, et comportant une électrode de commande (40), et des moyens de commande d'établissement de charge préalable pour appliquer un troisième potentiel proche de la tension d'alimentation de drain sur l'élec- trode de commande du quatrième transistor. 9. Circuit selon la revendication 8, caractéri- sé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain. 10. Circuit selon la revendication 8, caractéri- sé en ce que le troisième potentiel est supérieur à la tension d'alimentation de drain. 11. Circuit selon la revendication 8, caractéri- -18- sé en ce que le troisième potentiel excède d'au moins une valeur-seuil la tension d'alimentation de drain. 12. Circuit pour la remise en condition active d'une ligne de mémoire d'une mémoire dynamique MOS à accès sélectif, caractérisé en ce qu'il comporte: - un premier transistor (26) présentant un canal monté entre une source de tension d'alimentation de drain (VDD) et la ligne de mémoire (12), et compor- tant une électrode de commande (28), - un deuxième transistor (30) comportant une source raccordée à l'électrode de commande du premier transistor, un drain et une électrode de commande (32), - un troisième transistor (34) comportant une source raccordée à la ligne de mémoire, un drain raccor- dé à l'électrode de commande du deuxième transistor, et une électrode de commande (36), et - des moyens de commande pour, séquentiellement établir une charge préalable sur l'électrode de comman- de du deuxième transistor à un premier potentiel proche de la tension d'alimentation de drain, appliquer un po- tentiel de référence sur l'électrode de commande du troisième transistor lorsque l'état d'une cellule de mémoire (16) raccordée à la ligne de mémoire (12) a été lu par un amplificateur de lecture (20), ce premier potentiel de référence étant à moins d'une valeur-seuil au-dessus de la tension de charge préalable de la ligne de mémoire, et appliquer un deuxième potentiel proche de la tension d'alimentation de drain sur le drain du deuxième transistor. 13. Circuit selon la revendication 12, caracté- risé en ce que le premier potentiel est au-dessus du niveau de la tension d'alimentation de drain moins une valeur-seuil. 14. Circuit selon la revendication 12, caracté- -19- risé en ce que le premier potentiel est sensiblement égal à la tension d'alimentation de drain. 15. Circuit selon la revendication 12, caracté- risé en ce que le potentiel de référence est supérieur au niveau d'une valeur-seuil au-dessus du potentiel de masse. 16. Circuit selon la revendication 12, carac- térisé en ce que le deuxième potentiel est sensiblement égal à la tension d'alimentation de drain. 17. Circuit selon la revendication 12, caracté- risé en ce que le deuxième potentiel est supérieur à la tension d'alimentation de drain. 18. Circuit selon la revendication 12, caracté- risé en ce que le deuxième potentiel excède d'au moins une valeur-seuil la tension d'alimentation de drain. 19. Circuit selon la revendication 12, caracté- risé en ce que les moyens de commande permettant d'éta- blir une charge préalable sur l'électrode de commande du deuxième transistor comportent: - un quatrième transistor (38) présentant un canal monté entre la source de tension d'alimentation de drain (VDD) et l'électrode de commande (32) du deuxième transistor, et comportant une électrode de commande (40), et - des moyens de commande d'établissement de charge préalable pour appliquer un troisième potentiel proche de la tension d'alimentation de drain sur l'élec- trode de commande du quatrième transistor. 20. Circuit selon la revendication 19, caracté- risé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain. 21. Circuit selon la revendication 19, caracté- risé en ce que le troisième potentiel est supérieur à la tension d'alimentation de drain. -20 - 22. Circuit selon la revendication 19, caracté- risé ern ce que le troisième potentiel excède d'au moins une valeur-seuil la tension d'alimentation de drain. 23. Circuit selon la revendication 12, caracté- risé en ce que: - la mémoire est associée à des moyens de char- ge préalable (24) de ligne de mémoire pour amener la ligne de mémoire (12) à la tension de charge Préalable de ligne de mémoire, et - les moyens de commande pour établir La charge préalable sur l'électrode de commande (32) du deuxième transistor (30) comportent le troisième transistor (34i). ainsi que des moyens pour fournir un troisième potentiel proche de la tension d'alimentation de drain à 'l'lec- trode de commande (36) du troisième transistor Lorsque les moyens de charge préalable établissent une charge préalable sur la ligne de mémoire. 24. Circuit selon la revendication 23, caract-- risé en ce que le troisième potentiel excède d'au imols une valeur-seuil la tension de charge préalable de la ligne de mémoire. 25. Circuit selon la revendication 23, caract.- risé en ce que la tension de charge préalable de la ligne de mémoire est sensiblement égale à la tension d3a- limentation de drain, le troisième potentiel excèdant d'au moins une valeur-seuil la tension d'alimentation de drain. 26. Circuit selon la revendication 23, caracté- risé en ce que la tension de charge préalable le la li- gne de mémoire est sensiblement égale à la tension d'a- limentation de drain moins une valeur-seuil, le troi- sième potentiel étant sensiblement égal à la tension d'alimentation de drain. 27. Procédé de remise en condition sélective d'un noeud capacitif, par amenée à un état logique de niveau haut de ce noeud lorsqu'il se trouve à un niveau de tension prédéterminé, caractérisé en ce qu'il consis- te: - à établir une charge préalable sur l'électro- de de commande (33) d'un premier transistor (31) à un premier potentiel proche d'une tension d'alimentation de drain, - à appliquer un potentiel de référence sur l'électrode de commande (37) d'un deuxième transistor (35)présentant un canal monté entre l'électrode de com- mande (33) du premier transistor et le noeud (14) préci- té pour une décharge sélective au niveau de cette der- nière électrode de commande (33) en fonction du poten- tiel au niveau du noeud (14), le potentiel de référence n'étant pas supérieur d'une valeur-seuil au-dessus d'une - tension minimum représentant un état logique de niveau haut, - à appliquer un deuxième potentiel proche de la tension d'alimentation de drain sur le drain du pre- mier transistor, et - à raccorder la source du premier transistor (31) à l'électrode de commande (29) d'un troisième (27) transistor monté entre une source de tension d'alimenta- tion de drain et le noeud (14). 28. Procédé selon la revendication 27, caracté- risé en ce que le premier potentiel est au-dessus du niveau de la tension d'alimentation de drain moins une valeur-seuil. 29. Procédé selon la revendication 27, caracté- risé en ce que le premier potentiel est sensiblement égal à la tension d'alimentation de drain. 30. Procédé selon la revendication 27, caracté- risé en ce que le potentiel de référence est supérieur -22- au niveau d'une valeur-seuil au-dessus du potentiel de masse. 31. Procédé selon la revendication 27, caracté- risé en ce que le deuxième potentiel est sensiblement égal à la tension d'alimentation de drain. 32. Procédé selon la revendication 27, caracté- risé en ce que le deuxième potentiel excède d'une va- leur-seuil la tension d'alimentation de drain. 33. Procédé selon la revendication 27, caracté- risé en ce que l'étape de charge préalable de l'élec- trode de commande (33) du premier transistor (31) con- siste: - à appliquer un troisième potentiel proche de la tension d'alimentation de drain sur l'électrode de commande (41) d'un quatrième transistor (39) monté entre une borne de cette tension d'alimentation de drain et l'électrode de commande (33) du premier transistor (31). 34. Procédé selon la revendication 33, caracté- risé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain. 35. Procédé selon la revendication 33, caracté- risé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain plus une va- leur-seuil. 36. Procédé pour la remise en condition active d'une ligne de mémoire dans une mémoire dynamique MOSFET à accès sélectif, caractérisé en ce qu'il consiste: - à établir une charge préalable sur l'électro- de de commande (33) d'un premier transistor (31), à un premier potentiel proche d'une tension d'alimentation de drain, - après lecture, par un amplificateur de lectu- re dynamique, de l'état d'une cellule de mémoire raccor- dée à la ligne de mémoire, à appliquer un potentiel de -23- référence sur ltélectrode de commande (37) d'un deuxiè- me transistor (35) monté entre l'électrode de commande (33) du premier transistor (31) et la ligne de mémoire (14), pour une décharge sélective au niveau de cette dernière électrode de commande (33) en fonction du po- tentiel sur la ligne de mémoire, le potentiel de réfé- rence étant à moins d'une valeur-seuil de la tension de charge préalable de la ligne de mémoire, - à appliquer un deuxième potentiel proche de no la tension d'alimentation de drain sur le drain du pre- mier transistor (31), - à raccorder la source du premier transistor à l'électrode de commande (29) d'un troisième transistor (27) monté entre une source de tension d'alimentation de drain et la ligne de mémoire (14). 37. Procédé selon la revendication 36, caracté- risé en ce que le premier potentiel est au-dessus du ni- veau de la tension d'alimentation de drain moins une va- leur-seuil. 38. Procédé selon la revendication 36, caracté- risé en ce que le premier potentiel est sensiblement égal à la tension d'alimentation de drain. 39. Procédé selon la revendication 36, caracté- risé en ce que le potentiel de référence est supérieur d'une valeur-seuil au-dessus du potentiel de masse. 40. Procédé selon la revendication 36, caracté- risé en ce que le deuxième potentiel est sensiblement égal à la tension d'alimentation de drain. 41. Procédé selon la revendication 36, caracté- risé en ce que le deuxième potentiel excède d'une valeur- seuil la tension d'alimentation de drain. 42. Procédé selon la revendication 36, caracté- risé en ce que l'étape de charge préalable de l'électrode de commande (33) du premier transistor (31) consiste: -24- - à appliquer un troisième potentiel proche de la tension d'alimentation de drain sur l'électrode de commande (41) d'un quatrième transistor (39) monté entre une borne de cette tension d'alimentation de drain et l'électrode de commande (33) du premier transis- tor (51). 43. Procédé selon la revendication 42, caracté- risé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain. - 44. Procédé selon la revendication 42, caracté- risé en ce que le troisième potentiel est sensiblement égal à la tension d'alimentation de drain plus une va- leur-seuil. 45. Procédé selon la revendication 36, caracté- risé en ce que- la mémoire comportant des moyens pour établir une charge préalable sur la ligne de mémoire, à la tension de charge préalable de ligne de mémoire, l'étape de charge préalable de l'électrode de commande du premier transistor consiste, au cours de la charge préalable de la ligne de mémoire, à appliquer un troi- sième potentiel proche de la tension d'alimentation de drain sur l'électrode de commande (37) du deuxième transistor (35). 46. Procédé selon la revendication 45, caracté- risé en ce que le troisième potentiel excède d'au moins une valeur-seuil la tension de charge préalable de ligne de mémoire. 47. Procédé selon la revendication 45, caracté- risé en ce que, la tension de charge préalable de ligne de mémoire étant sensiblement égale à la tension d'ali- mentation de drain, le troisième potentiel excède d'au moins une valeurseuil la tension d'alimentation de czrain. 48. Procédé selon la revendication 45, caracté- -25- risé en ce que, la tension de charge préalable de ligne de mémoire étant sensiblement égalezà la tension d'ali- mentation de drain moins une valeur-seuil, le troisième potentiel est sensiblement égal à la tension d'alimen- tation de drain.