i 2009028 La présente invention concerne les systèmes de traitement d'informations et particulièrement les procédés de codage desdites informations. Dans la plupart des systèmes de transmission ou 5 d'enregistrement en série de données binaires, il est nécessaire d'utiliser une forme quelconque d'horloge pour définir la position des bits au cours de la lecture dans l'appareil d'enregistrement ou le récepteur. Plus la densité d'enregistrement est élevée, plus la précision dfhor-10 loge doit être grande. Une piste séparée d'horloge est parfois réservée sur le support d'enregistrement, mais la rentabilité de l'utilisation du support rend souhaitable de pouvoir obtenir une horloge synchronisée par les informations elles-mêmes. Le flux d'informations présentant 15 fréquemment un certain nombre d'absences de transitions de signaux., il est nécessaire, pour pouvoir utiliser ces informations comme horloge, de les coder de manière à assurer l'apparition périodique de transition à un intervalle quelconque limité et prédéterminé. Plus l'espace-20 ment des transitions est court, plus la densité possible d'enregistrement est élevée. Le brevet des Etats Unis d'Amérique ù° 3 374- 4-75 décrit un système d'enregistrement autosynchronisateur dans lequel deux bits d'information entrante sont toujours co-25 dés sous forme de trois bits. Pour obtenir ceci et satisfaire à la règle voulant que les absences de transitions consécutives soient supprimées, le brevet précité utilise un système dans lequel le code est modifié en fonction de la combinaison produite par le codage des deux bits précé-30 dents. On peut décrire ce système comme un codage en mode variable dans lequel le mode de codage dépend au moins partiellement de l'analyse des informations situées en aval ou en amont. Cette analyse de l'amont ou de l'aval pourrait être évitée par un codage sur un grand nombre de 35 bits, cependant le système aurait pour effet de réduire l'efficacité du codage. Selon la présente invention, tin procédé de codage binaire pour enregistrement auto-synchronisé, dans le— uAQ ORIGINAL 1 69 16539 2 2009028 quel un bit sur deux au moins produit un signal détectable, consiste à s a) coder trois des quatre combinaisons possibles de deux bits sous forme de trois combinaisons particulières 5 de trois bits, et b) à coder la quatrième combinaison possible de deux bits par les quatre combinaisons possibles des deux bits consécutifs suivants sous forme d'une combinaison particulière de moins de sept bits et de plue de trois bits. 10 La présente invention permet un système de codage dans lequel le nombre de bits codés présente la même relation de deux à trois que dans le brevet précité, mais qui ne nécessite aucune analyse en amont ou en aval. Selon l'invention, il est possible de réduire légèrement le 15 rapport de trois à deux mentionné précédemment. L'invention réalise ceci en utilisant tin système de codage en longueur variable dans lequel trois de quatre combinai-. sons possibles de deux bits â*informations sont codées sous forme de trois bits et âaas lequel la quatrième com-20 binaison de deux bits est codée avee les deux bits suivants des données entrantes so'as forme d'un code de plus de trois bits et de moins de sept bits0 Une forme préférée de l'invention utilise six bits. Le code en longueur variable proposé par la présente invention permet de sa-25 tisfaire à une condition supplémentaire en ce que chaque code se termine par une transition. Dans une variante de code, chaque combinaison de signaux doit commencer par une transition. Selon l'invention, un appareil d'enregistrement 30 d'informations binaires sous forme de combinaisons d'absences et de présences de positions consécutives le long d'une piste, de manière qu'un flux d'informations enregistrées contienne une présence avant et après chaque absence, consiste à utiliser: 35 a) un dispositif faisant fonction de registre rece vant les informations binaires; b) un codeur permettant de coder les informations binaires sous forme de trois combinaisons particulières BAD ORIGINAL 69 16539 3 2009028 à trois bits pour les trois premières combinaisons possibles de deux bits et sous la forme de quatre combinaisons particulières de plus de trois bits poux la quatrième combinaison possible de deux bits associée aux quatre 5 combinaisons des deux bits suivants, c) un transducteur d'enregistrement, et d) un dispositif d'application de la sortie du codeur au transducteur d'enregistrement» D'autres caractéristiques et avantages de l'inven-10 tion ressortiront de la description qui va suivre faite en regard des dessins annexés et donnant à titre explicatif mais nullement limitatif plusieurs formes de l'invention» Sur ces dessins: 15 la figure 1 est un schéma sous forme partiellement synoptique montrant le codeur et les amplificateurs du système d'enregistrement d'une forme préférée de la présente invention» La figure 2 est un schéma sous forme partiellement 20 synoptique illustrant les circuits de lecture et de décodage d'un système préféré selon la présente invention» Le procédé de codage autosynchronisé selon la présente invention sera décrit ci-après dans le cas d'un système d'enregistrement^.autosynchronisé illustré aux 25 figures 1 et 2. La figure 1 montre les circuits assurant le codage et l'écriture dans le système d'informations et recevant lep caractères d'informations binaires pour les coder en fonction d'un code autosynchronisateur puis pour les appliquer à la tête d'écriture de l'enregistreur 30 en mode "sans retour à zéro"» Un registre à décalage 10 à entrée sérielle et à sortie parallèle coopère avec un circuit logique de codage 11« Des portes d'entrée 12 attaquant un registre à décalage 14 et à entrée parallèle reçoivent les infor-35 mations binaires entrantes sous forme de caractères à six bits. Bien que la forme de réalisation illustrée à la figure 1 soit décrite dans le cas de caractères entrants à six bits, il va de soi que le nombre de bits par caractère peut être différent et le système modifié 69 16539 4 2009028 pour traiter des caractères de longueur quelconque. Pour le traitement de caractères plus longs, les portes 12 et le registre à décalage 14 sont simplement allongés du nombre d'étages voulus» Bien que les caractères entrants 5 soient appliqués en parallèle au registre à décalage 14 par les portes 12, il est évident que les informations binaires peuvent être directement introduites en forme sérielle dans le registre 14 et décalées en série. le registre à décalage 14 est relié au registre à 10 décalage 10, de manière que les informations binaires soient transférées pas à pas dans ce dernier. Le registre à décalage 10 nécessite au moins quatre positions bi-naires pour commander le codeur 11. Cependant, pour faciliter l'arrangement et la synchronisation des informa-15 tions binaires appliquées par le registre 14, il est souhaitable que le registre à décalage 10 dispose d'un nombre d'étages supérieurs.. Le registre à décalage 10 ainsi décrit est un registre à huit positions binaires. Le dispositif de commande de synchronisation 15 20 recevant les signaux de synchronisation d'une horloge 16 commande la synchronisation de divers signaux de validation et de décalage appliqués aux différentes portes du registre à décalage. Les connexions de sortie du circuit de commande de synchronisation 15 sont donc re- * 25 liées au registre-à décalage 10, aux portes d'entrée 12 et au registre à décalage 14. Les quatre positions binaires de la partie de droite du registre à décalage 10 sont repérées par les majuscules A, B, C et D et comportent des sorties à M0" et 30 des sortiesèPl". Ces positions du registre .10 peuvent par exemple être des bascules, la sortie à "1" indiquant un premier état de la bascule et la sortie à "O" indiquant l'autre état. Dans la présente invention, la sortie à "l" sera considérée comme représentative d'un bit "1" et la 35 sortie à "0" sera considérée comme représentative d'un bit "0". Les quatre positions binaires A, B, C et D du registre 10 sont connectées par la logique de codage 11 69 16539 5 2009028 à six amplificateurs de sortie 20 dont les sorties sont repérées par les minuscules a,b,c,d,e et f. La logique de codage utilise trois portes ET 17, 18 et 25 et trois portes OU 21, 22 et 24„ Les connexions du registre à décalage 10 5 par ces portes sont illustrées par le tableau de codage suivant : TABLEAU I CODAGE A ti A.B.C. » a u se OU 10 B U AoB « b » = ET A U B « c A.B » d A«B.D * e AoB « f 15 Les combinaisons logiques indiquées dans le tableau I ci-dessus sont obtenues de la manière suivante. A.B.C est produit par la porte ET 17 recevant du registre 10 les entrées AI,0M, BH0n et Cl" A.B est produit par la porte ET 18 recevant du registre les entrées A M0H et 20 B"Q". La sortie de la porte ET 17 est réunie dans une porte OU - 21 à la sortie A"l" du registre 10 pour constituer le code a d'un premier amplificateur 20. Les sorties A.B de la porte ET 18 sont appliquées à une porte OU 22 recevant également la sortie B "1" du registre à décalage 10 25 pour constituer"le code b d'un second amplificateur 20„ Les sorties A "1" et B"!'' sont appliquées à une porte OU 24 fournissant le code ç à un troisième amplificateur 20. La sortie A.B de la porte ET 18 constitue le code d envoyé à un quatrième amplificateur 20. La sortie A.B de la 30 porte ET 18 et la sortie D"!" du registre 10 sont toutes deux appliquées à une porte ET 25 fournissant le code e à un cinquième amplificateur 20» Enfin, la sortie A.B de la porte ET 18 constitue le code f appliqué au sixième amplificateur 20» 35 La sortie de code ç représentant A ou B est utili sée dans le procédé de codage décrit comme entrée du dispositif de commande de synchronisation 15 provoquant le 69 16539 6 2009028 décalage du contenu des registres 10 et 14 de deux positions vers la droite» La sortie de code d représentant A et B est appliquée au dispositif de commande de synchronisation 15 qui, en réponse à ce signal décale les deux 5 registres 10 et 14 de quatre positions vers la droite après un certain retard. La sortie du codeur 11 est connectée en parallèle avec un registre à décalage 26. Les trois premières positions du registre 26 sont connectées aux sorties a, b et ç et les mêmes positions du registre 10 26 constituent les entrées parallèles d'un autre registre à décalage 27. Le registre 26 illustré est un registre à décalage à six positions constituées chacune par une "bascule présentant des sorties à "1H et à "0" comme celles du regis-15 tre 10. Les sorties à "l" des trois premières positions du registre 26 sont connectées en parallèle aux trois positions respectives du registre 27» La sortie à "O" de la troisième position du registre 26 est reliée à un circuit de commande 28. Le circuit 20 de commande 28 est un circuit de retard et de décalage dont le fonctionnement est déclenché par la sortie à "0" de la troisième position du registre 26e Le circuit 28 peut par exemple être constitué par une bascule de retard et un compteur à trois positions. Le retard de la bascule 25 est commandé par les impulsions de synchronisation appliquées par le dispositif de commande de synchronisation 15 pour permettre .l'introduction des bits codés, contenus dans les trois premières positions du registre 26, dans le registre 27 et leur décalage vers la bascule de comman-30 de d'écriture 30. Le compteur à trois positions est actionné par la bascule de retard pour compter les trois impulsions appliquées à l'entrée de décalage du registre 26. La sortie en série du registre 27 est reliée a la 35 bascule 30. La bascule 30 est une bascule de complémentation dont, l'état s'inverse à chaque bit d'entrée "l". La sortie de la bascule 30 est reliée à un amplificateur de courant 31 dont la sortie attaque un transducteur d'enregistrement 32. BAD ORIGINAL 16539 7 2009028 Le transducteur 32 est par exemple la tête d'écriture d'un système d'enregistrement magnétique sur bande, disque ou tambour. Pour comprendre le fonctionnement du système de la 5 figure 1, il est nécessaire de comprendre le code particulier utilisé. Ce code est illustré au tableau H, dans lequel la colonne de gauche indique les informations initiales non codées et la colonne de droite les informations codées. 10 TABLEAU II CODE EN LONGUEUR VARIABLE A B c D a b c d e f 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 1 1 0 0 0 0 0 1 0 1 0 1 20 On comprend que les informations binaires entran tes peuvent faire partie d'un flux continu ou être groupées en séquences de longueurs quelconques.Quel que soit le mode de groupage, le système de codage prend les bits, soit les deux à la fois, soit quatre à la fois comme dé-25 crit au tableau II ci-dessus. La figure 1 concerne le cas d'une entrée recevant des caractères de six bits disponibles à la demande. Un premier caractère de six bits est introduit en parallèle dans le registre 14 et décalé par le dispositif de 30 commande 15' jusque dans les positions de droite du registre 10, laissant libre le registre 14 et les deux positions de gauche du registre 10. Les informations contenues dans les positions A, B, C et D du registre 10 sont codées par la logique 11 35 puis introduites en parallèle dans le registre 26. Si A 16539 8 2009028 ou B est "1", seuls les codes a, b et c, qui représentent le code de A et de B peuvent être écrits . Les codes a, b et c sont transmis au registre 27 par le registre 26 puis décalés vers la bascule 30. Simultanément, le si-5 gnal A ou B représenté par la sortie amplifiée de la porte OU 24 est appliqué à la commande- de - synchronisation 15 pour faire avancer le registre 10 de deux positions, à condition que les conditions Jc. ofc B soient vraies. Il est à noter que les positions C et D du registre 10 ont 10 été codées mais non utilisées. Les informations de ces positions sont alors transférées dans les positions A et B pour y être à nouveau codées avec les nouvelles informations contenues dans les positions C et D. Si la condition A ou B continue d'être vraie, les 15 données du registre 10 continuent à avancer deux bits par deux bits alors qu'un nouveau caractère est introduit et décalé dans le registre 10 dès que le traitement du précédent a été achevé. Si A ou B n'est pas vrai, c'est-à-dire AB est vrai, 20 les codes a, b, c, d, e, f doivent être écrits pour les quatre bits A, B, Ç, D. Dans la forme de la figure 1, ceci est réalisé en détectant la condition AB à la sortie à n0H de la troisième position du registre 26. Cette sortie déclenche le temps de retard du circuit de commande 28. 25 Pendant ce retard, les codes a, b et ç sont transférés dans le registre 27 et décalés en série vers la bascule d'écriture 30. A la fin du temps de retard, les codes d, e et f sont décalés dans les trois premières positions du registre 26 par l'application de trois impulsions de 30 décalage issues du circuit de commande 28* Les codes d, e et f suivent alors les codes a, b, c dans le registre 27 et la bascule 30. La sortie AB amplifiée de la porte ET 18 déclenche l'apparition de signaux de synchronisation dans le 35 dispositif de commande de synchronisation 15 pour faire avancer quatre nouveaux bits dans les positions A, B, C et D du registre 10. C'est à ce point que se manifeste 69 16539 9 2009028 l'utilité des positions supplémentaires du registre 10. Tout d'abord, la commande de synchronisation, assure un, certain retard jusqu'à l'entrée d'un nouveau caractère dans le registre 14. Puis deux bits de ce caractère sont 5 décalés dans les deux dernières positions du registre 10 qui est lui-même décalé de quatre positions pour amener quatre nouveaux bits dans les positions A, B, C et D et simultanément remplir les quatre dernières positions avec les quatre bits du même caractère restant dans le 10 registre 14. On peut concevoir de nombreuses modifications des circuits de codage et utiliser diverses variantes du code lui-même. La synchronisation est fonction de la relation en-15 tre l'entrée et la sortie. Dans la forme de la figure 1, le registre 27 doit décaler ses bits vers la bascule 30 à une vitesse neuf fois plus grande que la vitesse de chargement des caractères de six bits dans le registre 14. La réalisation pratique de la figure 1 est simplifiée 20 en divisant en deux chacun des registres 10 et 14 pour constituer des registres impairs et pairs. Les registres impairs acceptant les bits de rang impair et les registres pairs, les bits de rang pair. Le décalage des registres 10 et 14 se faisant tou-25 jours d'un nombre pair de positions, la division des registres décrite ci-dessus permet de réduire le nombre de décalages et de simplifier la commande de synchronisation. Le mode de codage décrit n'est qu'une combinaison 30 donnée à titre d'exemple et n'importe laquelle des combinaisons binaires à deux bits peut être choisie pour être codée avec les deux-bits suivants. Ainsi, au lieu de choisir la combinaison "00", on aurait pu choisir arbitrairement "11" "10" ou "01H pour le codage à six bits 35 avec la paire de bits suivante. Les trois autres combinaisons à- deux bits seraient alors arbitrairement associées à l'un quelconque des codes à trois bits et cette association arbitraire s'applique également au code à t 69 16539 10 2009028 six bits. Il est évident, dans le code donné, que le dernier "l" peut être omis du premier et du troisième code à six bits. Statistiquement, ceci se traduirait par une légè-5 re économie de place, mais compliquerait la réalisation du circuit, particulièrement en ce qui concerne la synchronisation. La synchronisation serait rendue plus complexe par le fait qu'il n'existe pas un rapport fixe entre la sortie et l'entrée de synchronisation. 10 Le codage adopté nécessite que le dernier bit de chaque combinaison soit Kl°. En variante, on pourrait opter pour une règle exigeant que le premier bit de chaque combinaison soit un "l". Ceci est illustré au tableau III ci-dessous. 15 20 TABLMÏÏ III A B C B a b c "d e f 1 1 1 1 0 1 0 1 0 1 0 0 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 0 1 0 0 1 r-f O 1 1 1 0 1 0 25 Ce code place la clé de décodage dans la quatrième position binaire ce qui, dans certains systèmes, peut être un inconvénient comparé au code du tableau II. La figure 2 illustre un système de décodage d'informations codées par le dispositif de la figure 1. La 30 figure 2 est donc essentiellement complémentaire de la figure 1. Une tête de lecture 40 détecte les transitions d'un support d'enregistrement sur lequel ont été enregistrées des informations biliaires codées par les cir-35 cuits de la figure 1« La tête 40 est reliée à l'entrée d'un amplificateur 41 dont la sortie est appliquée à l'entrée d'un détecteur de crête 42. Le détecteur de crê- ÉMU3 ORIGINAL, 16539 ii 2009028 te 42 est de type classique produisant une impulsion de sortie synchronisée avec la crête du signal d'entrée. La sortie du détecteur 4-2 est appliquée à la fois à un syn-chronisateur 44- et à un registre 47 à décalage à trois 5 bits» Le synchronisateur 44 est de type classique permettant de synchroniser une horloge 45 avec les transitions détectées dans le signal». Le synchronisateur 44 est donc relié à l'horloge 45 qui constitue la source de synchronisation d'une commande de synchronisation 46« La 10 commandé 46 est connectée aux diverses portes et aux divers registres du décodeur pour assurer une synchronisation précise. Le registre à décalage 47 est connecté en parallèle à un registre à décalage 50 par l'intermédiaire d'une 15 logique de porte 48. Le registre 50 est un registre à six positions constituées par six étages de bascule ayant des sorties à "O" et à "1" et repérés par les six lettres a, b, ç, d, e et f des combinaisons de code.. La logique de porte 48 assure le transfert: des 20 trois bits du registre 47 aux positions a, b et c du registre 50. Si la position ç du registre 50 présente une sortie à "0", la porte ET 51 laisse passer les signaux de la commande de synchronisation 56 vers la logique de porte 48 pour provoquer le transfert des trois bits sui-25 vants du registre 47 dans les positions d, e et f du registre 50. Les portes ET 52, 54, 55 et 56 décodent les combinaisons binaires du registre 50 et appliquent les bits décodés en parallèle à un registre à décalage 57 à huit 30 bits. La sortie à "0" de la position c du registre 50 connecté à la commande de synchronisation 46 détermine si le registre 57 doit recevoir un code à deux bits ou à quatre bits et lui applique les impulsions de décalage correspondantes. En l'absence d'une sortie à "0" de la 35 position c, le registre 57 est décalé de deux bits à la fois. Dans le cas contraire, un décalage de quatre bits est déclenché après un certain retard. 69 16539 12 2009028 Les connexions du registre à décalage 50 aux portes ET de décodage sont données au tableau IV ci-dessous. Le décodage tel qu'illustré dans le cas de la figure 2 n'utilise que a.c et pour C et D» Ceci est schématisé 5 dans le tableau en plaçant a.c et e.c entre parenthèses. La redondance du code permet au système certaines vérifications supplémentaires en reconnaissant les cinq bits donnés pour C et D. TABTVEAU IV 10 DECODAGE A = a c B = b c C«abcdf(ac). D«bcdef(e c) 15 I»a sortie en série du registre 57 est appliquée à l'entrée d'un registre à décalage à six bits 58» La sortie du registre 58 est appliquée en parallèle aux portes de sortie 60. Tous les neuf décalages du registre 47 s un carac-20 tère à six bits est déchargé en parallèle du registre 58. Les quatre bits supplémentaires présents dans le registre 57 servent de réserve comme dans le cas du registre 10 de la figure 1. Les registres 57 et 58 sont identiques aux regis-25 très 10 et 14 de la figure 1 et peuvent par conséquent être divisés en registres impairs et pairs. Bien que l'invention soit décrite dans une application à l'enregistrement magnétique-, il va de soi qu'elle est utilisable avec d'autres systèmes d'enregistrement 30 ou de transmission par des techniques optiques, chimiques ou électriques d'enregistrement ou de transmission d'informations binaires. 69 16539 13 2009028 REVENDICATIONS 1. Procédé de codage binaire pour enregistrement autosynchronisateur, dans lequel au moins un bit sur deux produit un signal détectable, ledit système étant caractérisé en ce qu'il consiste à ï 5 a) coder trois des quatre combinaisons possibles de deux bits sous forme de trois combinaisons particulières à trois bits, et b) à coder la quatrième combinaison possible de deux bits en association avec les quatre combinaisons pos-10 sibles des deux bits suivants sous forme d'une combinaison particulière de moins • de sept bits et de plus de trois bits. 2. Procédé de codage selon la revendication 1, caractérisé en ce que lesdites trois premières combinaisons 15 binaires sont s 111, 101, 011, dans lesquelles "1" est caractérisé en ce qu'il produit un signal détectable et en ce 3que les quatre combinaisons particulières présentent toutes un "O" en troisième position. 20 Procédé de codage binaire selon la revendication 2, caractérisé en ce que les quatre combinaisons particulières sont: 110111, 110101, 010111, 010101» 4. Procédé de codage binaire selon la revendication 2, caractérisé en ce que les quatre combinaisons 25 particulières sont î 11011, 110101, 010.11, 010101. 5„ Procédé de codage binaire selon la revendication 1, caractérisé en ce que les trois combinaisons de trois bits sont : 111, 101, 110, "1" étant caractérisé en ce qu'il produit un signal détectable et les quatre 30 combinaisons, particulières ayant chacune un "O" en quatrième position. 6. Procédé de codage binaire selon la revendication 1, caractérisé en ce qu'il utilise le tableau de codage logique suivant dans lequel les lettres A, B, C 35 et D désignent des bits d'informations consécutifs et les lettres a,b,c,d,-e et.f désignent les codes binai 16539 14 2009028 res consécutifs. A u Â.BoC = a VL = OU B u A.B - "b « = ET A u B = c 5 Â»B = d A.B.D = e A.B = f 7© Appareil d'enregistrement deinformations binaires sous forme de combinaisons d3absence et de pré— 10 sence dans des positions consécutives d'une piste de manière qu'un flux d'informations enregistrées contienne toujours une présence avant et après chaque absence, caractérisé en ce qu'il comprend : a) un dispositif faisant fonction de registre et 15 recevant les informations binaires} b) Tin dispositif de codage permettant de coder lesdites informations binaires sous forma de t»ois combinaisons particulières à trois bits pour troif des combinaisons possibles de deux bits et sous forme de 20 quatre combinaisons particulières à plus de trois bits pour la quatrième combinaison possible à deux bits associée aux quatre combinaisons de deux bits suivants: c) un transducteur d'enregistrement; d) un dispositif appliquant au transducteur d'en-25 registrement la sortie dudit dispositif de codage. 8. Appareil d'enregistrement selon la revendication '7s caractérisé en ce que le dispositif de codage permet de coder les bits entrant sa-fonction du tableau logique ci—dessous dans lequel A,B,C et D désignent des 30 bits d'informations d'entrée consécutifs et a, b, c, d e et f désignent des bits consécutifs" codés; A u A*B.C. = a u « OU B u A.B = b . = ET A u B = c 35 A.B = d A.B.D = e A.B = f BAD ORIGINAL 69 16539 15 2009028 9. Appareil d'enregistrement selon la revendication 7, caractérisé en ce que pour chacune des combinaisons à deux "bits, le dispositif d * appl i ca ti on comprend des circuits permettant de n'-appliquer que des codes à trois bits 5 et, pour la quatrième combinaison à deux bits, ledit dispositif comprend des circuits permettant d'applique* des codes à six bits# 10. Appareil d'enregistrement selon la revendiea*» tion 7» caractérisé en ce que lesdites présences ou 10 absences sont des présences et absences de transition magnétiques dans un enregistrement en code sans retour à zéro et en ce que ledit dispositif d'application comprend un registre à décalage à entrée parallèle et sortie sérielle, dont la sortie est reliée à l'entrée d'un 15 circuit bistable lui-même relié à 11amplificateur de courant dudit transducteur.