X La présente invention concerne un procédé de détection du signal de synchronisation verticale pour détecter de façon précise le signal de synchronisation verticale contenu dans un signal de synchronisation complexe. Pour détecter un signal de synchronisation verti- cale contenu dans un signal de synchronisation complexe par exemple d'un signal vidéo complexe ou analogue, il est connu d'appliquer le signal de synchronisation complexe à un circuit d'intégration avec une constante de temps prédéterminée pour obtenir en sortie seulement un signal de synchronisation verti- cale ayant une grande largeur d'impulsion et une onde de sortie de forte tension. Si le signal de synchronisation verticale est utilisé dans un état non complétement séparé du signal de syn- chronisation horizontale, l'intervalle entre le signal de syn- chronisation verticale et le signal de synchronisation horizon- tale précédant immédiatement le signal de synchronisation ver- ticale est différent pour la première et pour la seconde trames; il en résulte une imbrication de balayage incomplète par suite de l'influence du signal de synchronisation horizontale. Il est pour cela nécessaire d' avoir des circuits d intégration dans les étages 2, 3 etc pour supprimer complétement le signal de synchronisation horizontale0 Dans un système dans lequel un signal numérique tel qu'un signal PCM (à modulation d'impulsionscodéee) contenu dans un signal audio ou analogue est transmis à un signal de télévision à la place d'un signal vidéo habituel, il faut une très grande précision du temps et que le signal de synchronisa- tion verticale ne soit pas détecté de façon erronée par suite d'une disparition de signal ou analogue. Ore le procédé d'inté- gration de l'art antérieur ne permet de satisfaire à cette condition. En utilisant le système de transmission du signal PCM ci-dessus, le système de traitement du signal change en fonction du système de télévision tel que-le système NTSC, le système PAL, le système SECAM suivant les pays. Lorsque le sys- tème ci-dessus est réalisé par plusieurs circuits intégrés ou un seul circuit intégré, il est préférable que le système commute automatiquement en fonction du système de télévision utilisé. Dans ce cas, on détecte le système de télévision utilisé par la 0 différence des périodes des signaux de synchronisation verticale 2 2483151 (cette période est égale à 3H, H étant la période horizontale, dans le système NTSC et de 2,5H dans le système PAL). Toutefois dans le cas du procédé d'intégration ci-dessus, la détection peut mal se faire lors d'une disparition du signal ou analogue ou encore par suite du scintillement engendré par le circuit d'intégration. La présente invention a pour but de créer un procédé de détection du signal de synchronisation permettant de détecter de façon précise le signal de synchronisation verticale contenu dans un signal de synchronisation complexe. A cet effet, l'invention concerne un procédé caractérisé en ce qu'on détecte un signal unitaire contenu dans un signal de synchronisation complexe avec un signal de syn- chronisation verticale formé d'un nombre prédéterminé de signaux unitaires continus ayant chacun une forme de courbe prédétermi- née, on compte le nombre de ces signaux unitaires et on crée un signal de détection ayant une relation de temps prédéterminée par rapport au signal de synchronisation verticale lorsque celui-ci est détecté de façon que les signaux unitaires arrivent en continu avec le nombre prédéterminé ci-dessus. La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - la figure 1 est un schéma-bloc d'un exemple de circuit pour la mise en oeuvre du procédé de détection de signal de synchronisation verticale selon l'invention. - les figures 2A, 2B sont des chronogrammes mon- trant respectivement des signaux de synchronisation verticale, complexes du système NTSC et du système PAL. - les figures 3A-3F sont des chronogrammes servant à expliquer le fonctionnement de l'appareil de la figure 1. DESCRIPTION DU MODE DE REALISATION PREFERENTIEL: La figure 1 montre un exemple de circuit de détec- tion du signal de synchronisation verticale pour la mise en oeuvre du procédé de détection du signal de synchronisation ver- ticale selon l'invention. Dans cet exemple, on détecte le signal de synchronisation verticale contenu dans un signal de synchro- nisation complexe faisant partie d'un signal composé PCM (signal à modulation par impulsions codées); le signal principal est un signal PCM et un signal de synchronisation complexe; dans ce cas, le signal PCM est un signal audio mais il pourrait 3 2483151 également s'agir d'un signal PCM vidéo ou tout autre signal d'information. Le circuit de la figure 1 permet également de déterminer si le signal de synchronisation verticale appartient au système NTSC ou au système PAL. Avant de décrire la structure du circuit représenté à la figure 1, on décrira les signaux de synchronisation verti- cale respectifs des systèmes NTSC et PAL à l'aide des chronogram- mes des figures 2A et 2B. Le signal de synchronisation verticale du système NTSC se trouve dans la période de 3H (H étant la période horizontale) entre les instants t1 et t2; par contre dans le système PAL, le signal de synchronisation verticale se trouve dans la période de 2,5H comprise entre les instants t1 et t2'. Chacun des signaux de synchronisation verticale se compose d'un train d'impulsions d'une largeur d'impulsion de 0,08H et d'une période de 0,5H. Des impulsions d'égalisation qui précédent et qui suivent le signal de synchronisation ver- ticale se composent chacune d'un train d'impulsions ayant une largeur d'impulsion de 0,04H et une période de 0,5H. Une période H correspond à 63,5 microsecondes (microsecondes) dans le cas du système NTSC et à 64 microsecon- des dans le cas du système PAL, si bien que l'on peut considérer que les deux signaux de synchronisation verticale sont les memes. Comme le circuit de la figure 1 traite de façon numérique le signal de synchronisation verticale, la période 1H correspond à 168 bits dans le système NTSC et dans le système PAL. La largeur de l'impulsion-du signal de synchronisation ver- ticale correspond ainsi à 12 bits à période à 84 bits et son intervalle d'impulsion à 72 bits. Ainsi, la largeur d'impulsion de l'impulsion d'égalisation devient égale à 6 bits. Le signal contenu dans la période (O,5H) entre les flancs descendants des impulsions adjacentes du signal de synchronisation verticale sera appelé ci-après "signal unitaire". C'est pourquoi, les signaux unitaires continus qui forment le signal de synchronisa- tion verticale sont au nombre de 6 dans le cas du système NTSC et de 5 dans le cas du système PAL, c'est-à-dire qu'ils diffè- rent. Le fonctionnement du circuit de la figure 1 sera décrit à l'aide des chronogrammes des figures 3A-3F. Selon la figure 1, la borne d'entrée 1 reçoit un signal de synchronisation 4 - 2483151 complexe a (figure 3A) du système NTSC ou du système PAL; la borne d'entrée 2 reçoit une impulsion de bitsde cadence Sc d'une fréquence de 2, 64 MHz (période égale à 168 fois celle de la fréquence horizontale). Le signal de synchronisation complexe a et l'impulsion de cadence Sc sont appliqués tous deux à un circuit de détection de flanc 3 qui donne une impulsion de remise à l'étai initial b correspondant au flanc descendant du signal de synchronisation a (figure 3B). Un compteur 4 qui peut 9tre un compteur à plus de 84 états, compte l'impulsion de cadence Sc qui lui est appliquée et est remis à l'état initial chaque fois qu'il reçoit l'impulsion de remise à l'état initial b. L'état de comptage du compteur 4-est appliqué à un décodeur pour 9tre décodé par celui-ci. Le décodeur 5 donne des impul- sions décodées c, d,., g. L'impulsion c passe à l'état logique 1 pendant la période comprise entre le bit n0 0 et le bit n' 72 (figure 3C); l'impulsion d passe à l'état "1" dans la période comprise entre le bit n073 et le bit n084 (figure 3D); l'impul- sion e passe à l'état "'l" dans la période comprise entre le bit n'O et le bit n08 (figure 3E); l'impulsion g passe à l'état "1" pour le bit n'85 non représenté aux figures 3A-3F. Le signal de synchronisation et l'impulsion g sont tous deux appliqués à une porte ET 6. La sortie de la porte ET 6 est appliquée par la porte OU 7 à la borne d'entrée D d'un flip-flop 8 de type D. Le signal de sortie non inversé obtenu à la borne de sortie Q du flip-flop 8 est appliqué en retour à sa borne d'entrée D par la porte OU 7. Le flip-flop 8 (bascule) a une borne d'entrée de cadence CK qui reçoit l'impulsion de cadence Sc ainsi qu'une borne d'entrée d'effacement CL qui reçoit l'impulsion de remise à l'état initial b. Lorsque le flanc mon- tant du signal de synchronisation a existe pendant que l'impul- sion c est à l'état logique "1", le signal de sortie non inversé du flipflop 8 passe au niveau '1" qui reste-maintenu jusqu'à ce que ce flip-flop reçoive l'impulsion de renise à l'état initial b. Le signal de synchronisation a est également appli- qué à un inverseur 9 pour 8tre inversé. Le signal de synchronisa- tion inversé et l'impulsion d du décodeur 5 sont appliqués tous deux à une porte ET 10 dont la sortie est fournie par une porte OU 11 à la borne d'entrée D d'un flip-flop 12 de type D. Le signal de sortie nôn inversé sur la borne de sortie Q du flip-flop 2483151 12 est appliqué en retour par la porte OU, 11i à la borne d'en- trée D du flip-flop 12. Ce flip-flop 12 a une borne d'entrée de cadence CK qui reçoit l'impulsion de cadence Sc ainsi qu'une borne d'entrée d'effacement CL qui reçoit l'impulsion de remise à l'état initial bo Si le flanc descendant du signal de synchro- nisation a existe dans la période dans laquelle l'impulsion d est à l'état "1", la sortie non inversée du flip-flop 12 passe à l'état "1" qui reste maintenu jusqu'à l'arrivée de l'impulsion de remise à l'état initial b. Les signaux de sortie non inversés des flip-flop 8 et 12 sont appliqués tous deux à la porte NOR 13 (porte NON-OU). Cette porte NOR 13 fournit un signal de sortie d'état logique "1" chaque fois que le signal unitaire contenu dans les signaux de synchronisation verticale des figures 2A et 2B arri- ve sur la borne d'entrée 1; au cas contraires le signal de sortie est à l'état "O'. Le signal de sortie de la porte NOR 13 est appliqué à l'entrée D d'un registre à décalage 14 à 6 bits. Ce registre à décalage 14 reçoit sur sa borne d'entrée de cadence CK l'imapulsion de remise à l'état initial b et sur sa borne d'entrée d'effacement CL l'impulsion go Le registre à décalage 14 est formé de cinq flip=flop. Les sorties de 6 flip- flop sont appliquées à une porte ET 15; la sortie du sixième flip-flop et la sortie de la porte ET 15 sont appliquées à une porte ET 16 dont la sortie est reliée à la borne de sortie 17 du circuit de discrimirnation de signal. Lorsque le signal de synchronisation verticale appliqué à la borne daentrée 1 est un signal du systèrte NTSC, on compte six signaux unitaires. C'est pourquoi, les signaux de sortie de tous les flip-flop du regis- tre à décalage 14 passent à l'état "1l et sur la borne de sortie 17, on obtient un signal d'éeat "X"' Lorsque le signal de syn- chrcnisation verticale appliqué à la borne d'entrée 1 est un signal du système PAL; comme on compte cinq signaux unitaires, les signaux de sortie des cinq premiers flip-flop passent à l'état "1" et la sortie du sixième flip-flop est.à l'état "O". C'est pourquoi, la sortie fournie à la borne de sortie 17 par la porte ET 16 est à l'état '0"o Ainsi en fonction des signaux de sortie sur la borne de sortie 17c on détermine si le signal de synchronisation verticale applique à la borne d'entrée 1 fait partie cdu système LeSC ou du système PALO Il est évident que le circuit de la figure 1 peut 6 2483151 être modifié pDur distinguer plus de trois types de signaux de synchronisation verticale avec un nombre de signaux unitaires continus différents. Le signal de sortie de la porte ET 15 et l'impul- sion e du décodeur 5 sont appliqués tous deux à la porte ET 18. Le signal de sortie e (signal de fenêtre) de la porte ET 18 et le signal de sortie de l'inverseur 9 (c'est-à-dire le signal de synchronisation inversé en phase) sont appliqués tous deux à la porte ET 19. Sur la borne de sortie 20 reliée à la sortie de la porte ET 19, on obtient un signal de détection f (chrono- gramme à la figure 3F) comme signal de synchronisation verticale. Bien que le signal de détection f corresponde à la première impulsion d'égalisation arrivant après la période du signal de synchronisation verticale dans cet exemple comme représenté aux figures 3A-3F, il est possible que l'impulsion de détection f corresponde à l'impulsion d'égalisation après la première impul- sion. Il suffit dans ce cas que l'impulsion de détection f soit un signal (impulsion) lié par une relation chronologique prédé- terminée au signal de synchronisation verticale contenu dans le signal de synchronisation complexe a. Selon l'invention décrite ci-dessus, on peut détecter de façon précise le signal de synchronisation verticale contenu dans le signal de synchronisation complexe. De plus - dans l'exemple ci-dessus de l'invention, on peut également séparer ou distinguer un ensemble de typesdifférentsde signaux de synchronisation verticale dans lesquels le nombre de signaux unitaires continus sont différents. Dans le cas du signal PCM composé, il est néces- saire d'éviter toute détection fausse d'un signal de synchroni- sation verticale par suite de la disparition du signal ou analo- gue. Cette condition est satisfaite par la présente invention ce qui rend l'invention particulièrement intéressante. Si la probabilité d'une fausse détection du signal unitaire contenu dans le signal de synchronisation verticale est égale à Pr la probabilité d'une fausse détection de tous les signaux de synchronisation verticale dans le cas ci-dessus est égale à P5 ou P6, ce qui correspond à une réduction considé- rable du risque d'une fausse détection, si bien que la fiabilité de la détection du signal de synchronisation verticale est très élevée. 7 2483151 Dans l'exemple ci-dessus de l'invention, comme on a un signal de détection tel que le signal (impulsion) à rela- tion chronologique prédéterminée par rapport au signal de syn- chronisation verticale contenu dans le signal de synchronisation complexe a est extrait par un signal de fenêtre, même dans le cas d'un procédé numérique, le signal de détection n'est pas affecté par le scintillement de l'impulsion de cadence. On arrive ainsi à une chronologie précise de la détection du signal de synchronisation verticale. Lors de la détection du signal unitaire dans l'exemple de l'invention cidessus, on détecte la période "O" du signal unitaire à l'aide de l'impulsion c qui est à l'état "1" dans la période des 72 bits, on pourrait détecter la période "O" du signal unitaire par une impulsion qui serait à l'état logique "1" pendant la période comprise entre les bits n'70 et 74; la période "l" du signal unitaire est détectée par l'impulsion d qui est à l'état "V" dans l'intervalle de 12 bits de l'exemple ci-dessus o la période d'état "1" du signal unitaire pourrait se détecter par une impulsion qui serait à l'état "l" pendant la période comprise entre les bits no 10 et 14. REVENDICATIONS 1 ) Procédé de détection du signal de synchronisa- tion verticale contenu dans un signal complexe, procédé caracté- risé en ce qu'on détecte le signal unitaire contenu dans le signal de synchronisation complexe comportant un signal de syn- chronisation verticale formé d'un nombre prédéterminé de signaux unitaires continus ayant chacun une forme de courbe prédéterminée, on compte un certain nombre de signaux unitaires et on fournit un signal de détection a relation de temps prédéterminée par rapport au signal de synchronisation verticale lorsqu'on détecte que les signaux unitaires arrivent en.continu et suivant le nombre prédéterminé ci-dessus. 2 ) Procédé selon la revendication 1, caractérisé en ce qu'on sépare un nombre de signaux unitaires continus pour séparer ou distinguer ainsi un type de signal de synchronisation verticale ayant un nombre différent de signaux unitaires. ) Procédé selon la revendication 1, caractérisé en ce que le signal de synchronisation complexe est contenu dans un signal PCM composé qui contient comme signal principal un signal PCM.