La présente invention concerne de façon générale des appareils de traitement de données et plus précisément, des appareils de traitement à grande vitesse destinés à n'utiliser qu'un seul ensemble de mémoires avec une ou plusieurs unités centrales de traitement ou processeurs, un circuit logique convenable étant associé à chaque module de l'ensemble de mémoires afin qu'il accroisse la vitesse globale de travail de l'ensemble de mémoires ; de plus, une unité convenable de commande de multicalculateur assure la commande en temps partagé des transferts d'adresses et de données entre plusieurs processeurs et un seul ensemble de mémoires. Dans les appareils de traitement de données, l'utilise sation d'une seule unité centrale de traitement CPU et d'un seul ensemble de mémoires avec un circuit logique convenable de commande du transfert des informations d'adresses et de données entre les unités par des lignes communes convenables est classique. Lors de la réalisation de ces appareils, il est souhaitable que la commande logique puisse fonctionner avec une unité de mémoire même lorsque le temps du cycle de fonctionnement n'est pas le même que celui de l'unité centrale de traitement, c'est-à-dire que la mémoire et l'unité centrale ne sont pas exactement en synchronisme et l'unité centrale peut fonctionner par exemple avec des unités de mémoire ayant des vitesses différentes de fonctionnement.Une telle opération non synchrone est souvent avantageusement utilisée afin que les cycles de fonctionnement de l'unité centrale et de la mémoire ne soient pas totalement asynchrones mais plutôt quasi-synchrones, c'està-dire qu'il existe une relation temporelle ou de phase déterminée entre eux. La demande de brevet des Etats-Unis d'Amérique n0 387 523 déposée le IO août 1973 par Sorensen et collaborateurs décrit un tel appareil. L'utilisation la plus efficace d'un tel appareil quasisynchrone nécessite que la vitesse de fonctionnement de l'appareil dans son ensemble soit réduite dans la mesure du possible par opérations simultanées de plusieurs modules de mémoire afin que l'accès à un second module puisse être obtenu non seulement avant la fin du cycle de réécriture du premier module de mémoire, mais même avant la fin du transfert de données par le premier module. En outre, comme la conception et la réalisation des unités de mémoire sont en général relativement plus coûteuses que celles des unités centrales de traitement, un procédé de réduction du prix global des appareils de traitement de données est l'accès à un sous-ensemble de mémoires par plusieurs unités centrales de traitement. Lorsqu'un seul ensemble de mémoires est disponible pour plusieurs unités centrales et lorsque des transferts convenables d'adresses et d'informations de données peuvent être commandés et réalisés efficacement avec une augmentation relativement faible du prix et de l'investissement en appareillage, le rendement global en fonction du prix peut être notablement accru.En outre, comme une seule section de mémoire est active à un moment donné, l'utilisation du reste de l'ensemble de mémoire peut être obtenue plus complètement lorsqu'un processeur utilise l'appareil en partage de temps (c'est-à-dire qu'un nombre accru de données peut être traité par unité de temps). On a déjà suggéré un procédé de fonctionnement au moins partiellement simultané de plusieurs modules de mémoire, comprenant l'imbrication des mots de mémoire conservés dans I1 ensemble de mémoires afin que les mots successifs normalement conservés séquentiellement dans ce module de mémoire soient conservés dans des modules différents de mémoire et ~ qu'une séquence de traitement de données puisse donner accès à = rents modules successivement. De tels appareils à imbrication, du type actuellement connu, tendent à réduire le temps total de fonctionnement de la mémoire en permettant l'accès à un second module de mémoire lorsque le premier module réalise l'opération de réécriture ou de recyclage.Lorsqu'une vitesse globale encore plus élevée est souhaitable, les avantages de ce principe d'imbrication de la commande des mémoires ne sont pas toujours obtenus de la façon la plus efficace. En outre, dans les appareils connus dans lesquels un seul ensemble de mémoires est utilisé par au moins deux unités centrales de traitement ou processeurs, l'ensemble de mémoires est habituellement réalisé sous forme d'une combinaison de modules séparés et de capacités fixes de mémoire et de lignes communes ou canaux séparés d'adresses et de données, monté entre chaque unité centrale et chaque module de l'ensemble de mémoires qui doit pouvoir être atteint. Le nombre de lignes communes supplémentaires nécessite à la fois l'augmentation de la complexité et du prix de l'appareil et, bien que de telles techniques de partage d'espace soient utiles, l'augmen- tation globale de l'efficacité du traitement des données par unité de prix n'est pas maximale. Dans d'autres appareils de traitement de données à multicalculateur, une unité centrale principale de traitement est reliée de façon convenable à un ensemble de mémoires, et le circuit logique de commande de l'appareil est réalisé spécialement afin qu'il commande un état de fonctionnement d'un canal externe séparé de données, si bien qu'une autre unité de traitement, extérieure à l' ppareih peut avoir accès à lten- semble de mémoires et les données voulues peuvent être extraites et traitées indépendamment de l'unité centrale principale.Dans un tel appareil, l'état de fonctionnement du canal externe de données doit être spécialement programmé afin que l'unité externe de traitement puisse utiliser l'ensemble de mémoires uniquement lorsqu'elle est disponible, c'est-à-dire uniquement lorsque l'unité centrale principale ne doit pas avoir accès à celle-ci. La complexité du circuit logique nécessaire, l'augmentation de l'appareillage d'interface et l'utilisation relativement inefficace de l'appareil rendent l'efficacité globale par unité de prix relativement faible. L'inventwon concerne un appareil de traitement de données comprenant un circuit logique de commande réalisé afin que l'accès à un second module de mémoire puisse être obtenu par une unité centrale de traitement avant la fin d'un transfert de données réalisé avec un premier module de mémoire, et la lecture du second module peut avoir lieu lors du cycle de réécriture du premier module. L'utilisation d'un tel recouvrement de l'opération d'accès ou de mise en place des modules de mémoire réduit le temps total de traitement et est surtout efficace lorsqu'elle est associée à l'utilisation de techniques d'imbrication permettant une réduction encore plus importante du temps de traitement que celle qui est obtenue avec les appareils connus à imbrication.Un tel fonctionnement est avantageux lorsque l'ensemble de mémoires est utilisé avec une seule unité centrale de traitement ou plusieurs. En outre, lors du fonctionnement de l'appareil de traitement de l'invention en multicalculateur, plusieurs unités centrales de traitement ou processeurs sont montés afin qu'ils puissent avoir accès à un seul ensemble de mémoires quasisynchrone par utilisation d'une technique originale de partage de temps nécessitant une seule ligne commune d'adresses et une seule ligne commune de données et de mémoire permettant un rendement élevé de fonctionnement pour un prix supplémentaire relativement faible lors de la conception et de la fabrication du circuit logique de commande nécessaire.Comme décrit en détail dans la suite, lors de la préparation du partage de temps selon l'invention, lorsque deux unités de traitement se partagent le même ensemble de mémoires et ne nécessitent pas un accès simultané au même module, chacune peut fonctionner à sa propre vitesse la plus grande sans aucune dégradation des caractéristiques globales de l'appareil. Lorsque quatre processeurs se partagent l'accès à la même unité de mémoire, les processeurs peuvent fonctionner par paire dans des phases temporelles, comme décrit dans la suite, afin que la réduction des caractéristiques n'apparaisse que lorsque deux processeurs de la même phase temporelle doivent avoir accès simultanément à la ligne commune d'adresses ou à la ligne commune de données et de mémoire, ou lorsque deux processeurs de phases différentes doivent avoir accès au même module. Dans le cas d'un ensemble à multicalculateur comprenant quatre processeurs ou unités centrales par exemple, toute transaction, c'est-à-dire tout transfert d'informations, sur la ligne commune d'adresses ou de données et de mémoire est préparée afin qutelle soit réalisée en un temps fixe qui est un multiple du temps minimal prévu pour un mot d'instruction. Par exemple, lorsque la durée minimale d'un mot d'instruction est de 200 ns, chaque transaction sur une ligne commune est réalisée afin qu'elle soit terminée en 100 ns. La durée globale du mot d'instruction est donc divisée en deux phases, un jeu de processeurs assurant les transferts voulus d'adresses et de données pendant une phase choisie, la phase A, alors que l'autre jeu de processeurs réalise les transactions pendant l'autre phase choisie, la phase B. La commande de l'opération globale de partage de temps est assurée par une unité de commande de multicalculateur MPC montée entre les processeurs et l'ensemble de mémoires. Cette unité de commande fixe l'ordre hiérarchique d'utilisation de l'ensemble de mémoires par les processeurs en fonction d'un ordre hiérarchique attribué à ces processeurs. Par exemple, dans le cas d'un appareil à quatre processeurs, l'un a l'ordre hiérarchique le plus élevé, un autre a l'ordre hiérarchique suivant et les deux restants ont des ordres hiérarchiques égaux et alternés. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels la figure 1 est un diagramme synoptique très simplifié d'un appareil de traitement de données selon l'invention n'utilisant qu'un seul processeur et qu'un seul ensemble de mémoires la figure 2 est un diagramme synoptique d'un exemple de module de mémoire de l'ensemble de mémoires selon l'invention;; la figure 3 représente une partie du circuit logique du module de la figure 2 la figure 3A est un tableau représentant d'autres connexions du circuit logique de la figure 3 les figures 4 à 10 représentent chacune une partie du circuit logique de la figure 2 la figuré il est un diagramme synoptique général de l'appareil selon l'invention, comprenant plusieurs processeurs et un ensemble commun de mémoires avec une unité de commande des processeurs la figure 12 représente graphiquement un mode de réalisation de techniques de partage de temps utilisé par l'ensemble à multicalculateur de la figure il les figures 13 à 18 représentent chacune graphiquement des signaux de l'appareil de la figure 11, chacune dans un cas particulier de fonctionnement de l'appareil représenté sur cette figure (cas l à cas 6);; la figure 19 est un diagramme synoptique d'un mode de réalisation d'unité de commande de multicalculateur de l'appareil de la figure 11 ; et les figures 20 à 28 représentent chacune une partie du circuit logique de l'unité de commande de la figure 19. Comme représenté sur la figure 1, un ensemble unique 10 de mémoires comprenant plusieurs modules séparés de mémoire, représenté et décrit en détail dans la suite, est réalisé afin qu'il puisse échanger des informations avec une unité centrale 11 de traitement CPU ou processeur. Le processeur 11 a accès à une ligne commune 16 d'adresses et à ligne commune 17 de donnéesmémoire afin que l'information convenable d'adresse puisse être transférée du processeur à un module choisi de mémoire, et que les données puissent être transférées entre le processeur et le module choisi. Dans le mode de réalisation décrit, la ligne d'adresses est une ligne commune unidirectionnelle à 18 bits et la ligne commune de données et de mémoire est une ligne commune bidirectionnelle à 16 bits.Les signaux d'interface entre le processeur 11 et l'ensemble 10 comprennent cinq signaux 18-de commande de mémoire, appelés MC1 à MC5 et destinés au transport de l'information concernant les interrogations d'adresses et de données de la mémoire par le processeur. Deux signaux 19 d'interface d'état de la mémoire provenant "de ltensemble de mémoires et allant au processeur donnent l'information concernant l'état du module de mémoire qui a été atteint, ces signaux étant représentés sur la figure 1 par MSl et w . D'autres signaux concernant le fonctionnement des canaux d'adresses et de données et des signaux de sélection de mémoire et d'adresse sont aussi représentés et sont disponibles pour le transfert entre plusieurs processeurs et l'ensemble 10 de mémoires, mais on les décrit dans la suite en référence aux figures 11 à 27, et on ne considère d'abord que le fonctionnement avec un seul processeur. L'ensemble 10 de mémoires de la figure 1 peut être divisé en modules de mémoire ou blocs relativement petits comprenant chacun par exemple 8000 ou 1iXS mots de mémoire. Chaque module contint tout le circuit logique de commande et de synchronisation nécessaire au fonctionnement indépendamment des autres modules. Par exemple, dans un ensemble de mémoires à tores, lorsque le processeur lit une information dans un module particulier, -mar exemple dans une opération de mise en place d'instruction, la réécriture des données à l'emplacement adressé dans ce module est réalisée automatiquement par le module lui-même lorsque les données ont été obtenues par le processeur. La disposition dans le module du circuit logique nécessaire à une telle opération de réécriture de données, sans sujétion au fonctionnement du processeur, permet à celuici de passer à l'instruction suivante ou de traiter les données qui ont été récupérées indépendamment de l'ensemble de mémoires à tores. En outre, l'ensemble de mémoires peut être monté afin qu'il soit utilisé par imbrication. Dans les ensembles de mémoires sans imbrication, les groupes de mots de mémoire (par exemple les mots d'instruction) qui sont normalement utilisés successivement sont souvent conservés dans le même module de mémoire. Ainsi, de tels mots utilisés séquentiellement ne peuvent pas être rendus disponibles simultanément puisque l'accès ne peut être obtenu à un moment donné qu'à un seul module. L'imbrication des mots de mémoire réduit la probabilité pour que les mots de mémoire utilisés successivement se trouvent dans le même module et accroît donc'la probabilité d'accès simultané à des mots successifs. Selon la disposition d'imbrication des mots de mémoire, les mots qui sont normalement utilisés successivement sont conservés dans des modules différents. Dans un exemple extrêmement simplifié illustrant la principe de l'imbrication, on suppose que l'ensemble de mémoires comprend deux modules conservant chacun quatre mots. Dans un ensemble non imbriqué, les huit mots dont l'utilisation séquen tigelle est normalement prévue (c'est-à-dire les mots ~, 1, 2, 3, 4, 5,6, 7) sont conservés afin que les mots ~, 1, 2 et 3 se trouvent dans le module 1 et les mots 4, 5, 6 et 7 dans le module 2. Dans un circuit à imbrication à deux voies, ces mots peuvent être conservés de façon alternée dans chaque module si bien que les mots 0, 2, 4 et 6 sont conservés dans le module n0 1 et les mots 1, 5, 5 et 7 sont conservés dans le module n0 2. Si l'on étend le principe d'imbrication à un processus à huit voies (c'est-à-dire dans un ensemble comprenant huit modulesde mémoire), les mots successifs peuvent être conservés dans des modules différents comme indiqué par le tableau qui suit MODULES 1 2 3 4 5 6 7 8 1 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 Mots 20 21 22 23 24 25 26 27 Normalement, en l'absence d'imbrication, le ou les bits les plus significatifs MSB d'une adresse identifient le module de mémoire adressé et les autres bits le mot particulier dans le module. Ainsi, dans un ensemble de mémoires à 64000 mots, comprenant huit modules de 8000 mots, une adresse à 16 bits est nécessaire, les 3 bits les plus significatifs identifiant le module adressé et les 13 autres un mot sur les 8000 dans le module choisi. Lorsque les mots de mémoire sont imbriqués dans un montage à huit voies, on peut montrer que les 3 bits les moins significatifs LSB identifient le module adressé et les 13 bits restants identifient un mot parmi les 8000 du module. Selon l'invention, le fonctionnement et le montage des modules de mémoire sont tels que les opérations d'accès à la mémoire et de lecture permettent la réduction du temps global de traitement, avec imbrication ou non. Ainsi, le circuit logique est monté afin qu'il assure le recouvrement de l'accès et de la lecture, si bien qu'un processeur peut avoir accès et peut commencer l'opération de lecture dans un second module de mémoire avant la fin du transfert des données par rapport à un premier module, comme décrit dans la suite du présent mémoire. Une telle opération, associée à un appareil dans lequel les modules fonctionnent de façon imbriquée, permet la réalisation de l'appareil le plus efficace possible. La technique d'imbrication réduit la probabilité d'accès simultané demandé à deux adresses du même module. La technique de recouvrement tire avantage de ce fait et permet une opération d'accès et de lecture de façon pratiquement simultanée dans deux modules différents de mémoire si bien que le temps global de traitement est considérablement réduit. Par exemple, lorsqu'un premier module tel que MOD 1 est adressé et lorsque les données contenues doivent être lues et lorsqu'un second module MOD 2 est adressé juste après le premier et ses données doivent être lues, les deux modules peuvent réaliser les opérations de lecture et de réécriture avec recouvrement comme décrit dans la suite.Chaque période indiquée dans la suite est égale à un cycle normal de fonctionnement du processeur par exemple 200 ns comme indiqué précédemment. to t1 t2 t t t 3 4 5 t6 Ordres du dresse ç Lecture nord 1 processeur Mod 1 Nod 2 Nod 2ur dress e Lect Mod 2 Opération Mod non e Mod lit le )Mod réécrit 9Mod non de MOD 1 occupé tore adressé occupé Opération Mod mn occupé 4 Mod lit le tor Mod réécrit de MOD 2 1adressé Ainsi, l'opération de recouvrement permet l'accès et la lecture dans deux modules en quatre périodes seulement car le second module peut être atteint et peut commencer l'opération de lecture avant la fin du transfert des données du premier module, dans la mesure où deux modules différents sont impliqués, cette dernière condition ayant une probabilité accrue lors de l'utilisation d'une technique d'imbrication. Ainsi, par exemple, lors de l'utilisation de l'imbrica tion, le temps nécessaire à la lecture ou à l'écriture de quatre emplacements consécutifs de mot est considérablement réduit par rapport au temps nécessaire dans les appareils sans imbrication et dans lesquels, par exemple, lorsque le temps nécessaire à la lecture de quatre emplacements consécutifs de mot dans un ensemble de mémoires sans imbrication mettant en oeuvre les techniques de recouvrement est égal à 3,2 microsecondes, une imbrication à deux voies dans un tel appareil ne nécessitant que 1,2 microseconde, alors qu'une imbrication à quatre voies ne nécessite que 1,2 microseconde. Le temps d'écriture est réduit de manière analogue de 3,2 microsecondes sans imbrication à 1,6 et 0,8 microseconde pour les imbrications à deux et quatre voies respectivement. Comme indiqué précédemment, l'ensemble de mémoires mis en oeuvre selon l'invention est quasi-synchrone et chaque module de mémoire est responsable de la synchronisation des transferts de données à partir d'un module ou vers celui-ci, par utilisation des deux lignes d'état de mémoire représentées sur la figure 1, transmettant les signaux d'état de mémoire M30 et 0 Lorsque les interrogations du processeur atteignent un module particulier et lorsque ce module est occupé étant donné une interrogation antérieure relative à un transfert de données, le module transmet le signal w et notifie ainsi son occupation au processeur. Lorsque le module est finalement libre et peut coopérer avec le processeur, le signal w n'est plus affirmé.Lorsque le processeur veut lire l'information d'un module de mémoire utilisé antérieurement et lorsque les données ne sont pas prêtes pour une opération de lecture et le transfert ultérieur par la ligne commune de mémoire, le module transmet le signal MSl et notifie au processeur qu'il doit attendre la validation des données. Lorsque le module est finalement prêt, le signal MSl n'est plus affirmé et les données peuvent être transférées par la ligne commune de mémoire. Lorsque le processeur veut écrire des données dans un module de mémoire déjà utilisé et qui a été choisi, le module reçoit les données d'écriture immédiatement (c'est-à-dire que le signal ES1 n'est pas affirmé) et empêche la disposition des données mémorisées dans le circuit tampon de données d'entrée- sortie, et écrit les nouvelles données à l'emplacement adressé. La commande du module de mémoire par le processeur est réalisée à l'aide d'un circuit logique convenable destiné à créer des signaux de commande de mémoire MC1-MC5. Ces signaux et leur utilisation sont décrits en détail dans la suite. Le circuit logique destiné à les créer n'est pas décrit en détail car la création de ces signaux dans tout appareil particulier de traitement de données est évident pour les spécialistes. Comme indiqué sur la figure 1, l'affirmation d'un signal MC1 provoque le déclenchement du fonctionnement d'un module choisi de mémoire lorsque ce module n'est pas actuellement à l'état occupé. Lorsque le signal MCI est affirmé, l'emplacement d'adresse de mémoire est toujours présent dans la ligne commune 16 d'adresses à 18 bits, et chaque module de mémoire examine 1' adresse et le module approprié est choisi en conséquence. Le signal MC2 est affirmé lorsqu'aucun module choisi ne doit être mis en route, et ce signal ne peut être présent que lorsque le signal MC1 est affirmé. Ainsi, lorsqu'un module n'est pas occupé et lorsque le signal MC1 est présent pour la sélection du module, l'affirmation du signal MC2 empêche le début du fonctionnement du module choisi et le module particulier reste à l'état non occupé. Les signaux MC3 et MC4 sont affirmés en combinaison et sont codés convenablement comme décrit dans la suite pour les signaux analogiques associés à chacun des processeurs si bien qu'il apparats une opération de lecture seulement (sans opération de réécriture), d'écriture seulement ou de lecture (avec réécriture). Ainsi, les signaux MC3 et MC4 identifient le type de transfert de données que souhaite le processeur en référence au module choisi, lorsque lé processeur a convenablement mis en route le processus cyclique de la mémoire. Le codage des signaux est indiqué dans le tableau qui suit. Comme indiqué dans celui-ci, les désignationsE (pour établie) et R (pour rétablie) sont utilisées pour l'indication du moment où ces signaux sont affirmés ou non respectivement. MC3 MC4 Opération R R néant C'est-à-dire aucune transaction à réaliser. R E lecture C'est-à-dire que la mémoire choisie seulement doit être lue mais le cycle de mémoire n'est pas encore terminé. E R écriture C'est-à-dire qu'un signal d'écriture est appliqué à la mémoire choisie et le cycle de mémoire est terminé. E E lecture C'est-à-dire que la mémoire choisie doit être lue et le cycle de la mémoire est terminé. Suivant le code indiqué, lorsqu'une opération de lec ture-modification-écriture est à réaliser, les signaux codés indiquent d'abord une opération de lecture seulement qui es; ensuite suivie par une opération d'écriture. L'un au moins des signaux NC3 et MC4 est maintenu tant que le signal w ou MSt est maintenu. L'affirmation du signal MC5 indique qu'un processeur veut inhiber la partie en cours de transfert de données du cycle de mémoire et en conséquence ce signal inhibe l'utilisation de la ligne commune dé données et de mémoire par le module si bien que la ligne commune reste disponible. La figure 2 représente un exemple de module de mémoire destiné à être utilisé avec un seul processeur ou plusieurs. Initialement, la description concerne l'utilisation d'un seul processeur avec l'ensemble de mémoires, les parties correspondant au fonctionnement avec plusieurs processeurs étant décrites ensuite. La figure 2 représente la disposition globale du module de mémoire sous forme synoptique, et les circuits logiques destinés à remplir les fonctions indiquées sont représentés sur les figures 3 à 10. Comme représenté sur la figure 2, le circuit logique 20 de sélection d'adresses reçoit le signal MC1 et les signaux convenables d'entrée d'adresses du processeur, ces derniers signaux identifiant le module particulier dont l'accès est voulu comme représenté sur la figure 3. Le module de mémoire choisi transmet alors un signal interne de sélection d'adresse parvenant au circuit logique 21 d'instruction qui commande le fonctionnement du - module. Ce dernier circuit logique reçoit le signal interne de sélection d'adresses ainsi que les signaux de commande de mémoire MC2, MC3, MC4 et MC5 et forme des signaux internes appropriés de commande du fonctionnement du module afin que celuici commence à fonctionner et réalise les opérations de lecture et d'écriture ou ces signaux empêchent le début du fonctionnement du module ou la réalisation d'un transfert de données comme représenté plus en détail sur la figure 4. Le cycle de fonctionnement de la mémoire est commandé par un générateur 2? de synchronisation qui est sous forme d'un rythmeur classique à code Gray qui a une relation temporelle prédéterminée avec le signal d'horloge de l'appareil SYS CM et qui donne les impulsions convenables de synchronisation internes du module suivant le fonctionnement de la mémoire, comme représenté sur la figure 5. Le registre 23 d'état de mémoire donne des signaux convenables destinés à indiquer si un transfert de données est en cours en ce qui concerne le module déterminé, si le module attend un transfert de données réalisé par un autre module, ou si le module est dans l'état convenable de synchronisation et peut recevoir les données d'écriture dans le module.De tels signaux de sortie d'état dépendent en général des signaux de fonctionnement de la mémoire et des signaux de sortie de synchronisation de la mémoire ainsi que du signal de sortie d'état de mémoire MS1 transmis par l'intermédiaire du circuit logique d'entrée d'état 23A comme représenté plus précisément sur la figure 6. Ce dernier signal est créé par le circuit logique 24 d'état de mémoire qui transmet les deux signaux w et MS1 en fonction de signaux convenables de fonctionnement et de synchronisation de mémoire, et il transmet aussi un signal indiquant l'état occupé BUSY de la mémoire comme représenté sur la figure 7. Le circuit logique 25 de détection est commandé par les signaux de sortie de synchronisation de la mémoire et crée des signaux classiques de lecture, d'écriture, d'échantillonnage et d'inhibition pour le fonctionnement de la mémoire à tores comme représenté sur la figure 8. Le circuit logique 26 de détermination de priorité et le circuit logique 27 de comparaison de canaux, décrits dans la suite en référence au fonctionnement avec plusieurs processeurs, sont représentés plus précisément sur les figures 9 et 10. Les registres tampon 28 et 29 de mémoire sont de configuration bien connue, le registre 28 étant le registre d'adresses qui reçoit les signaux d'adresses et transmet l'adresse des dispositifs particuliers à tores X/Y, et le registre 29 est le registre de données destiné à transmettre les données lues qui doivent être transférées du module à la ligne commune de données et de mémoire, ou à transmettre les données d'écriture qui doivent être transférées de la ligne commune de données et de mémoire au module de mémoire.La structure et ne fonctionnement de ces registres sont bien connus et on ne les décrit pas dans le présent mémoire Comme représenté sur la figure 3, les bits d'adresses XPA2, PAl et PA2 représentent les 3 bits les plus significatifs d'adresses du signal d'adresse à 16 bits (comprenant les bits XPA2 et PAl à PAi5)qui peuvent être utilisés pour l'identification du module adressé parmi les huit modules à 8000 mots dans un ensemble de mémoires non imbriqué à huit modules (64000 mots). Dans une variante, les 3 bits les moins significatifs PAl 3, PA14 et PA15 peuvent être utilisés pour l'identification du module adressé parmi les huit modules d'un ensemble à imbrication à huit voies comme décrit précédemment. Diverses combinaisons d'imbrication à 2, 4 et 8 voies d'un ensemble de mémoires à modules de 8000 mots peuvent être utilisées en fonction de connexions représentées sur le tableau de la figure DA. En outre, les bits supplémentaires d'adresse XPA~ et XPA1 peuvent être utilisés pour l'extension de la capacité de la mémoire jusqu'à un ensemble de 256 000 mots, à l'aide de 32 modules de mémoire à 8000 mots par exemple. Dans ce dernier cas, 5 bits sont nécessaires pour l'identification du module adressé, l'adresse comprenant 18 bits.Dans tous les cas, lorsqu'une adresse d'un module particulier de mémoire est choisie, le signal ADDRSES est créé par le circuit logique 20 avec les 3 bits de sélection d'adresses de mémoire MISSEL 13, MASERS 14 et MASER 15 représentant les trois derniers bits de l'adresse, ces bits pouvant être soit les bits les plus significatifs, soit les bits les moins significatifs soit une combinaison de ces bits dans l'adresse suivant l'imbrication ou non de l'appareil. La figure 4 représente un circuit logique particulier destiné à créer un signal START MEM lorsqu'un signal ADDRSES est présent et aucun signal BUSY ou MC2 n'est disponible pour empêcher cette mise en route. Le signal DATA ENABLE valide le registre 29 pourvu que le signal MC5 n'indique pas qu'une inhibition du transfert de données est nécessaire, et de plus pourvu que le signal PORT COMP n'indique pas que le module doit attendre le transfert de données d'un autre module (WAITING) et indique qu'un transfert de données est en cours (TRANSPEND). La figure 5 représente le rythmeur à code Gray destiné à créer les quatre impulsions de synchronisation (MTG~, MTG1, MTG2, MTG3) nécessaires à une opération de rythme en code Gray, selon les principes bien connus. Les impulsions de synchronisation de la mémoire ont une relation temporelle prédéterminée avec les impulsions de synchronisation de l'unité centrale de traitement ou processeur qui est commandé avec le signal d'horloge de 11 appareil SYS CLX transmis à l'entrée d'horloge du registre 29. La figure 6 représente l'entrée 23A du circuit logique d'état qui donne les signaux d'entrée au registre 23 qui, comme le registre 22, est synchronisé sur l'horloge du processeur par l'intermédiaire du signal SYS CIE. En conséquence, le signal TRANSPEND indique qu'un transfert de données est en cours et en conséquence il est établi chaque fois que le module de mémoire commence à fonctionner et est effacé chaque fois que les données ont été transférées de façon satisfaisante vers le module ou à partir de celui-ci. Le signal WAITISG est établi chaque fois que le module de mémoire commence à fonctionner et qu'un autre module a déjà un transfert de données en cours, et dans ce cas le module en question doit attendre que l'autre module puisse transférer ses données.Le signal WAIGING est effacé lorsque le transfert des données de l'autre module a été transféré de façon satisfaisante. Le signal MBLOAD est établi lorsqu'un ordre d'écriture est reçu du processeur et lorsque la mémoire est dans un état lui permettant d'accepter les données pour une opérations d'écriture dans le module. Ce signal se maintient jusqu'à la fin du cycle de la mémoire. Le signal MBLOAD n'est pas établi sauf pour une condition d'écriture WRITE et il reste à l'état non établi dans toutes les autres conditions. Le circuit logique d'état de mémoire de la figure 7 transmet les signaux w , MS1 et BUSY. Le signal w informe le processeur que le module est occupé et le signal MSI informe le processeur que les données ne sont pas prêtes au transfert (la mémoire n'a pas encore atteint le point de son cycle dans lequel les données sont disponibles, c'est-à-dire le point MT0.MTG3 du cycle de rythme du code Gray) et en conséquence, ces signaux arrêtent le fonctionnement du processeur jusqu'à ce que les données soient disponibles. En outre, lorsque le module répond à une interrogation antérieure demandant le transfert de données, il transmet un signal BUSY qui établit aussi le signal w et indique l'indisponibilité du module en ce qui concerne le transfert des données. Le circuit logique 25 de la figure 8 est sensiblement classique lors de l'utilisation d'un rythme à code Gray et il est bien connu pour la création des signaux nécessaires READ 1, READ 2, STROBE, INHIBIT et WRITE lors du fonctionnement d'une mémoire à tores X/Y. Bien que la description qui précède concerne le fonctionnement d'un appareil dans lequel un seul processeur coopère avec l'ensemble de mémoires, le fonctionnement de plusieurs processeurs ou unités centrales de traitement avec un seul ensemble de mémoires peut aussi être assuré. Ainsi, comme représenté sur la figure 11, un seul ensemble 10 de mémoires comprenant plusieurs modules séparés de mémoire comme représenté et décrit, est réalisé afin qu'il puisse coopérer avec quatre processeurs 11, 12, 13 et 14, appelés processeurs A~, Ai, B~ et B1 respectivement.Une unité de commande MPC 15 de multicalculateur (traitement multiple) est reliée à chacun des quatre processeurs et à l'ensemble de mémoires afin qu'elle assure la commande convenable en temps partagé de l'utilisation de la mémoire par les processeurs en fonction de relations prédéterminées de priorité. Chaque processeur 11 à 14 a accès en temps partagé à la ligne commune unique 16 d'adresses et à la ligne commune unique 17 de données et de mémoire, décrites précédemmer.t en référence à un seul processeur si bien que l'information d'adresses d'un processeur peut être transférée du processeur à l'unité choisie de mémoire et les données peuvent être transférées entre le processeur et le module choisi de mémoire en fonction des ordres de la commande.Les signaux d'interface entre les processeurs 11 à 14 et l'unité 15 comprennent chacun cinq signaux 18 de commande de mémoire XMCI à XMC5 (X identifiant l'un quelconque des processeurs AP, Ai, B~ et B1) afin que l'information concernant les interrogations d'adresses et de données soit transférée de chaque processeur à l'unité 15. Trois signaux supplémentaires d'interface 19 de l'unité 15, destinés à chaque processeur, donnent l'information concernant la validation des interrogations d'un processeur en vue de l'accès aux lignes communes d'adresses et de données et de mémoire, ces derniers signaux étant identifiés sur la figure 1 par les signaux XADDRSEL, XMEMSEL et XMS~ (X identifiant à nouveau l'un des processeurs A~, Ai, B~ ou B1). Les signaux d'interface échangés entre l'unité de commande et l'unité de mémoire comprennent cinq signaux d'interrogation de données-mémoire provenant des processeurs et destinés à la mémoire, ces signaux étant les mêmes que ceux qui sont utilisés avec un seul processeur et étant donc identifiés par les signaux MCI à MC5 et quatre signaux de code de canal déterminant de façon unique les canaux d'adresses et de données de l'unité centrale interrogatrice, ces signaux étant représentés par APORT~, PORT, DPORT~ et PORT. Deux signaux supplémentaires de commande d'interface sont transmis par la mémoire à l'unité de commande et indiquent si un module choisi peut commencer un cycle de mémoire et si les données d'un module choisi sont prêtes à être lues.Ces signaux sont identifiés comme décrit précédemment en référence à un seul processeur par les signaux w et ME1 respectivement. Lors du fonctionnement de 11 appareil de l'invention avec plusieurs processeurs, les modules de mémoire doivent pouvoir identifier le processeur interrogateur lorsque celui-ci demande l'accès à un module particulier ou transfère des données vers ce module ou à partir de celui-ci. Cette identification est établie par le signal de code de canal d'adresses A-PORT et un signal de code de canal de données D-PORT. Chaque processeur a un code unique de canal. Lorsqu'un module de mémoire est mis en route par un processeur interrogateur, le signal A-PORT (A-PORT~ et A-PORT1) est transmis à l'ensemble de mémoires avec l'adresse et le code A-PORT est conservé par le module qui est ainsi mis en route, comme décrit dans la suite.Avant transfert de données avec le module choisi par écriture ou lecture, le code A-PORT qui a été conservé doit correspondre au code d'identiftcation D-PORT (D-PORT# et D-PORT1) accompagnant l'in terrogatioei de données. Ainsi, le code D-PORT est toujours identique au code A-PORT pour tout processeur. Le circuit logique particulier utilisé par l'unité 15 est représenté et décrit en référence aux figures 19 à 28 et, dans la description qui suit, les processeurs 11 à 14 sont désignés respectivement par les références A#, AI, BX et B1. Avant la description détaillé du circuit logique, on considère en référence à la figure 12 les opérations de partage de temps et de commande de priorité. On note que le cycle minimal d'un mot peut être divisé en un nombre entier de périodes successives ou phases. Dans une telle relation commode représentée sur la figure 12, le cycle minimal de mot du processeur est divisé en deux phases appelées phase A et phase B. Ainsi, dans l'appareil ayant un cycle minimal de mot de 200 ns par exemple, chaque phase a une durée de 100 ns. 'l'appareil comprenant quatre processeurs représentés sur la figure 11 est réalisé afin que les processeurs 11 et 12 (A~ et Al) puissent avoir accès aux lignes communes d'adresses et de données-mémoire uniquement pendant la phase A alors que les processeurs 13 et 14 (B~ et Bt) ont accès aux lignes pendant la phase B seulement. Dans un appareil dans lequel deux processeurs seulement sont commandés par l'unité de commande 15, l'un peut être attribué à la phase A et l'autre à la phase B. Dans ce cas, tant que les processeurs adressent des modules différents, la vitesse d'exécution du programme n'est pas dégradée. Un problème se pose seulement lorsque les deux processeurs demandent l'accès au même module et dans ce cas on peut utiliser un ordre hiérarchique pour le partage dans le temps. 'lorsqu'une unité de commande règle le fonctionnement de quatre processeurs avec une seule unité de mémoire, aucun conflit d'accès à la ligne commune d'adresses ou de données et de mémoire ne peut avoir lieu tant que les processeurs de l'une des phases ne demande pas l'accès simultanément à la me ligre commune et tant qu'un processeur de la phase A ne demande pas l'accès au même module de mémoire qu'un processeur de la phase B. Ainsi, dans un appareil à quatre processeurs, lorsque l'un des processeurs de la phase A demande l'accès au même module que les processeurs de la phase B, une commande convenable entre les phases doit assurer la priorité convenable de fonctionnement. En outre, lorsqu'un processeur d'une phase particulière demande 11 accès à la ligne commune d'adresses ou à la ligne commune de mémoire simultanément avec l'autre processeur de la même phase, une commande de priorité interne à la phase doit être assurée. La commande interne à la phase est décrite initialement en référence à la phase A, et les principes de cette commande de priorité s'appliquent également à la phase B. Comme les deux processeurs A~ et Ai se partagent la même phase, l'un peut avoir un ordre hiérarchique supérieur à celui de l'autre, attribué arbitrairement. Ainsi, par exemple, A~ peut avoir priorité sur Ai si bien que, lorsque le processeur AX demande l'accès au module de mémoire, il a cet accès aussi vite que possible et tout traitement en cours réalisé par le processeur Ai est suspendu, le processeur A~ pouvant fonctionner avec un temps d'attente minimal. On considère la figure 11 et les graphiques des figures 13 à 16 pour la compréhension de la commande des ordres hiérarchiques dans chacune des phases. Comme représenté sur la figure 11, un processeur a accès à la ligne d'adresses si et seulement si son signal unique de sélection d'adresses (c'est-à-dire le signal A~ADDRSEL ou AI M)DRSEL ) est établi. En outre, tout processeur a accès à la ligne commune de mémoire si et seulement si le signal de sélection de mémoire (c'est-à-dire le signal A#MEM3E'l ou A1MEMSEL) est établi. A cet égard et en référence à la figure 11, les signaux d'interface de l'unité de commande et de chaque processeur sont décrits plus précisément en référence au processeur A~, mais il faut noter que des signaux analogues remplissent le même rôle pour tous les processeurs. Ainsi, l'établissement du signal A7T par le processeur A~ indique que celui-ci demande un cycle de mémoire. Lorsque le processeur Ap reçoit un signal A~ADDRSEL de l'unité de commande indiquant la disponibilité de la ligne commune d'adresses, il place une adresse à 18 bitsdans la ligne 16 pour un module particulier ainsi identifié. Le signal A0MC1 est maintenu établi tant que le signal h0MS~ est établi. L'établissement du signal A0MC2 du processeur A# indique que celui-ci veut inhiber sa demande en cours de cycle de mémoire et ainsi ce signal ne peut apparaître que lorsque le signal A~MC2 a déjà été établi. Après établissement du signal A0MC2, l'ensemble de mémoires ne tient plus compte du signal de demande de cycle de mémoire du processeur A~. Le signal A~MC2 est maintenu établi tant que le signal A~MS~ est établi. Le signal A~ADDRSEL est établi par l'unité 15 de commande et indique au processeur A~ qu'il a accès à la ligne commune d'adresses. Cette indication valide le processeur demandeur qui transmet 11 adresse convenable à 18 bits par la ligne 16. L'établissement du signal A~MEMSES par l'unité de commande indique au processeur A# qu'il a accès à la ligne commune de données et de mémoire pour le transfert des données de lecture ou d'écriture. Lors d'une écriture, l'indication valide la transmission par le processeur de l'information d'écriture à 16 bits dans la ligne commune de données et de mémoire. Le signal A~5B~ est établi par l'unité 15 de commande pendant la phase A seulement lorsqu'une adresse ou un transfert de données par le processeur est en cours et pendant toutes les phases B. Lorsque ce signal est établi pendant la phase A, il indique que l'adresse ou le transfert demandé par le processeur A# ne peut pas avoir lieu. Ainsi, le processeur demandeur doit maintenir toutes ses lignes de commande au repos lorsque la ligne A0MS~ est établie. En ce qui concerne le fonctionnement de la commande d'ordre hiérarchique dans une phase, par exemple, entre les processeurs AX et Ai, on peut considérer différents cas pour l'explication du fonctionnement voulu de la commande des processeurs en fonction des ordres hiérarchiques voulus. Comma le processeur 8 a arbitrairement l'ordre hiérarchique le plus élevé, l'appareil est réalisé afin que le processeur Ai ait un accès continu à l'unité de mémoire pendant la phase A seulement dans la mesure où le processeur A~ ne demande pas un cycle de mémoire.On peut considérer quatre cas facilitant la compréhension d'un tel circuit de priorité, ces cas étant des exemples de situations qui se présentent lorsque des attributions de priorité sont demandées. CAS I Dans ce cas, on peut supposer que le processeur A~ veut avoir accès successivement à deux modules différents de mémoire et que, lors du transfert de données avec le second module, le processeur AI demande l'accès à un autre module. Les signaux appropriés pour l'explication de ces opérations sont représentés sur la figure 13 et on note que, pendant le temps initial de la phase A, le signal A~MC1 demande l'accès pour le processeur A~ à la ligne commune d'adresses qui, comme elle n'est pas en échange avec le processeur Al, est reliée au processeur A~ (le signal A~ADDRSEL est établi par l'unité de commande). L'adresse du premier module choisi (appelé MOD 1) est placée dans la ligne commune d'adresses.Pendant la phase A suivante, le processeur A~ demande l'accès à un second module MOD 2 et reçoit un signal A~ADDRSEL indiquant que la ligne commune d'adresses est disponible, si bien que l'adresse du module MOD 2 est placée dans cette ligne. Simultanément, les signaux AtMC3 et A~MC4 sont établis en fonction d'un code indiquant qu'une opération de transfert de données est demandée, pour les données du premier module, par exemple une opération de lecture ou d'écriture. Lorsque les données ne sont pas prêtes au transfert (c'est-à-dire lorsque la vitesse du cycle de fonctionnement de la mémoire est telle que les données ne peuvent pas être atteintes en un seul cycle de mot d'instruction) les données ne sont pas disponibles pour le transfert c'est-à-dire qu'il existe une situation de non validité pendant la phase A en cours, et les données ne peuvent pas être placées dans la ligne commune de données et de mémoire. Pendant la seconde période de la phase A, le signal A~MS~ est établi et indique que le processeur A~ doit attendre jusqu'à la phase A suivante étant donné que le mot de micro-instruction ne peut pas être totalement formé.Ainsi, dans ce cas, le mot de micro-instruction nécessite la disposition de l'adresse du module MOD 2 dans la ligne d'adresses et le transfert des données du module MtOD 1 dans la ligne commune de mémoire. Comme cette dernIère opra- tion ne peut pas avoir lieu, le signal A~MS~ est établi et le mot de micro-instruction est conservé jusqu'à la phase A suivante. il faut noter que, tant qu'un transfert est en attente en ce qui concerne le processeur A~ ou A1, l'unité de commande établit automatiquement le signal A~MS~ ou AN MS# respectivement pendant la phase B. Pendant la phase A suivante, le signal A~ME > ,SEL est établi par la commande et indique que les données provenant du module WIOD 1 sont disponibles pour le transfert et les données sont ensuite transférées du module au processeur A~ par la ligne commune de données et de mémoire et l'adresse du module MOD 2 est placée dans la ligne commune d'adresses. Le signal A0MSX est établi pendant ce transfert d'adresses et de données. Pendant la phase A qui suit, le processeur Al demande l'accès a un troisième module (appelé module MsOD 3) alors que le processeur A~ demande simultanément l'accès à la ligne commune de données et de mémoire afin qu'il échange des données avec le module MOD 2.Le signal A0MEMSEL provenant de l'unité de commande est introduit afin qu'il indique que la ligne commune de données et de mémoire est disponible pour le transfert convenable des données du module MOD 2 lorsque le signal AiADDRSE'l est établi simultanément et indique la disponibilité pour le processeur AI de la ligne commune d'adresses, si bien que l'adresse de la mémoire choisie c'est-à-dire le module N0D 3 est placée par le processeur AI. Dans les deux cas, les signaux A#MS# et A1MS~ ne sont pas établis et permettent les transferts des informations de données et d'adresses dans les lignes communes convenables. Pendant la phase A qui suit, le processeur A~ a terminé les transferts de données avec les modules si bien que la ligne commune de données et de mémoire est disponible pour le processeur A1 qui peut échanger des données avec le module choisi MOD 3. A ce moment cependant les données ne sont pas validées et elles ne peuvent pas être placées dans la ligne commune de données tant que le signal A1MS# n'a pas été rétabli pour le maintien du mot de micro-instruction jusqu'à la phase A suivante, lorsque les données sont validées et prêtes au transfert.A ce momènt, le signal AB MEMSEL est à nouveau établi et les données provenant du module MOD 3 sont transférées au processeur AI par la ligne commune de données et d'adresses le cas échéant (le signal m M$~ est établi de façon convenable). CAS 2 Dans ce cas, les processeurs A~ et Ai demandent simultanément l'accès à des modules différents. Avec la commande supposée d'ordre hiérarchique, le processeur A~ a accès le premier au module étant donné son ordre hiérarchique le plus élevé, et il peut terminer le transfert avant que le processeur AI puisse avoir accès au module choisi de mémoire. La figure 14 représente les signaux utilisés comme décrit en référence à la figure 13 et on note que l'adresse du module choisi demandée par le processeur AI n'est pas placée dans la ligne commune d'adresses avant la phase A qui suit celle dans laquelle l'adresse du module choisi par le processeur A~ a été introduite. L'adresse du module choisi par le processeur AI peut être placée dans la ligne commune d'adresses en même temps que le transfert de données avec la ligne commune de données, commandée par le processeur A~, bien que le transfert réel de données du processeur A~ n'ait pas lieu avant la phase A suivante. Le transfert des données du module choisi au processeur Ai ne peut pas avoir lieu tant que les données du processeur AX n'ont pas été totalement transférées, les signaux respectifs A1ESf et A~MS~ n'étant pas établis comme représenté à ce moment. CAS 3 Dans ce cas, le processeur A~ demande l'accès à un module choisi de mémoire alors que le processeur Ai assure le transfert de données à partir d'un module de mémoire choisi antérieurement. Dans ces conditions, comme représenté sur la figures5, bien que le processeur A~ puisse atteindre le module choisi, il ne peut pas transférer les données tant que le transfert de données du module choisi par le processeur Ai n'est pas terminé.Ainsi, bien que ces données peuvent ne pas être prêtes au transfert au moment où le processeur A~ demande l'accès au module choisi, le module Ai peut terminer le transfert pendant la phase A suivante avant que le transfert à partir du module choisi par le processeur A~ soit permis afin que l'ensemble de la mémoire ne puisse pas se bloquer, bien que le processeur A~ ait un ordre hiérarchique plus élevé. Comme indiqué dans le cas qui suit, lorsque le processeur A veut garder l'accès aux lignes communes d'adresses et de données en vue d'opérations ultérieures de sélection de mémoire de transfert de données, le processeur AI doit attendre jusqu'à la fin de tous les transferts de données avec le processeur A#. CAS 4 Dans ce 'cas, les deux processeurs Ai et A~ demandent tous deux l'accès à deux modules successifs de mémoire, le processeur Ai par exemple commençant à appeler avant le processeur A~. On note que la figure 16 que le processeur AI adresse son propre module choisi (par exemple le module MOD 1) et, lorsqu'il demande le transfert pour la phase A suivante, le processeur A~ demande l'accès à son module choisi (par exemple MIOD 3). Comme le processeur A~ a un ordre hiérarchique supérieur à celui du processeur Al, il reçoit une commande de priorité pour l'accès à la ligne commune d'adresses pendant la seconde phase A si bien que la demande d'accès à la mémoire (par exemple au module MOD 2) par le processeur Ai est impossible et l'adresse choisie pour le module MOD 5 est placée dans la ligne commune d'adresses par le processeur A~. Pendant la phase A suivante, le mot d'instruction du processeur Ai demande le transfert de données avec le module MOD 1 et un transfert d'adresses pour le module choisi MOD 2. Cependant, comme le processeur A~ a la commande prioritaire de la ligne commune d'adresses pour l'adressage ultérieur du module choisi (par exemple le module MOD 4), le mot d'instruction du processeur Ai ne peut pas être totalement formé. Cependant, afin que les données atteintes par le processeur Ai en référence au module choisi MOD 1 ne soient pas perdues, les données sont placées dans un registre tampon disposé dans l'unité de commande (identifiée par AIBUF sur la figure 16) si bien que, lors des cycles suivants de phases, ces données restent disponibles dans A1 BUF jusqu'à ce que le transfert à la ligne commune de données et de mémoire soit possible.La disposition des données Ai permet aussi la réécriture des données par le module MOD 1 et ainsi, celui-ci devient disponible pour l'accès demandé par un autre processeur (par exemple le processeur API). Lorsque la ligne commune d'adresses devient disponible, l'adresse du module MOD 2 demandée par le processeur Al peut être placée dans la ligne commune d'adresses. Entre temps, le processeur AX peut transférer les données du module MOD 3 dans la ligne commune de données. Comme le processeur A~ conserve l'accès à la ligne commune de données, les données conservées dans AI BUF doivent être conservées jusqu'à ce que la ligne commune de données devienne disponible.Ces données de AIBUF ne peuvent être transférées par la ligne commune de mémoire que lorsque le transfert des données A~ en référence au module MOD 4 choisi par le processeur A~ est terminé. Le transfert de données en référence au module MOD 2 choisi par le processeur AI peut alors être réalisé ultérieurement dans la phase A suivante comme représenté sur la figure 16. Dans chacune des opérations indiquées, les signaux convenables A~MS~ et A1 MS~ sont rétablis lorsque le mot de micro-instruction ne peut pas être formé et établis lorsque ce mot peut être formé. Les exemples de fonctionnement correspondant aux cas précédents dans lesquels les ordres hiérarchiques sont fixés pour le fonctionnement des processeurs A~ et Al (ou de manière analogue entre les processeurs B~ et B1), se rapportent essentiellement aux priorités dans une même phase. Bien que l'unité 15 de commande puisse efficacement attribuer les priorités voulues pour la résolution des conflits entre les processeurs dans chacune des phases, un problème apparaît lorsqu'un processeur dans la phase A veut atteindre le module de mémoire actuellement utilisé par un processeur de la phase B.Si une attribution convenable de priorité entre les phases n'est pas déterminée, un processeur d'ordre hiérarchique élevé, par exemple le processeur A~, peut ne pas avoir accès au module de mémoire tant qu'un processeur de faible priorité mais de la phase B, par exemple le processeur B1, n'a pas fini ses opérations avec le module, et, dans certaines conditions, le temps nécessaire peut être très long. En l'absence d'une attribution de priorité, le processeur A~ d'ordre hiérarchique élevé peut attendre pendant un tes excessif (c'est-à-dire le temps d'attente de l'accès au module choisi de mémoire). LTne attribution efficace de priorité entre les phases peut etre assurée suivant le schéma de codage indiqué en référonce aux canaux d'adresses de mémoire (appelés canal A ~ et canal A 1). A ~ A 1 Ordre hiérarchique Désigne le processeur ayant l'ordre hiérarchique le plus élevé (par exemple le processeur A;t) qui a le temps minimal d'attente pour l'accès d'un module choisi de mémoire. 1 Désigne le processeur ayant l'ordre hiérarchique suivant le plus élevé (par exemple le processeur B~) ayant un temps minimal d'attente uniquement dans la mesure où le processeur d'ordre hiérar chique le plus élevé ne demande pas l'accès à la meme mémoire. 1 0 Désigne un processeur d'une phase ayant un ordre hiérarchique inférieur partagé (par exemple le processeur AI) qui a un temps d'attente minimal uniquement dans la mesure où aucun autre proces seur (c'est-à-dire aucun des processeurs A~, B~ ou B1) ne demande l'accès au même module de mé moire. 1 1 Désigne un processeur de l'autre phase ayant un ordre hiérarchique inférieur partagé (par exemple le processeur B1) qui a un temps minimal d'at tente uniquement dans la mesure où aucun autre processeur (c'est-à-dire un processeur A~, B~ ou Al) ne demande l'accès au même module de mémoire. Comme représenté sur le tableau qui précède, les processeurs de faible ordre hiérarchique Al et B1 ont un même ordre hiérarchique si bien que, lorsqu'un module de mémoire est occupé dans le canal du processeur Al et lorsqu'une demande du canal du processeur B1 est en attente, le module de mémoire passe automatiquement au canal du processeur B1 lors de la phase B suivan-te, après la fin du cycle de mémoire, dans l'hypothèse ou auci#- demande d'ordre hiérarchique supérieur provenant des processeurs A;t et B~ n'est présente.Selon le fonctionnement du circuit logique décrit de priorité, le code du canal de processeur qui a mis en route initialement le module de mémoire est conservé de façon appropriée. Lorsque, à un moment quelconque pendant lequel le module est occupé et pendant lequel le code de canal est conservé le module de mémoire reçoit une demande d'un canal d'ordre hiérarchique plus élevé, le code de canal déjà conservé est remplacé par le code d'ordre hiérarchique plus élevé. Lorsque ce code d'ordre hiérarchique élevé est conservé par une telle opération de mise en mémoire, une bascule d'attente de commutation de priorité transmettant un signal PSP, est établie dans le module de mémoire si bien qu'elle commute automatiquement vers le canal mémorisé d'ordre hiérarchique élevé pendant le cycle suivant de mémoire, même lorsque l'opération nécessite une commutation de la phase de travail.Lorsqu'une autre demande est faite par un code d'ordre hiérarchique encore plus élevé; le code de canal de priorité précédemment conservé est écarté et le nouveau code de canal d'ordre hiérarchique plus élevé est conservé. Lorsque le module de mémoire est à l'état non occupé, il reçoit seulement une demande du canal dont le code de priorité a été conservé ou d'un canal ayant un code de priorité plus élevé et qui l'a déplacé. A titre illustratif, on considère le cas où un module de mémoire a été choisi et en conséquence a été mis à l'état occupé par le canal du processeur B1 par exemple, et une demande est Ùnrismise par le processeur Ai, cette demande étant rejetée puisque le module de mémoire est actuellement occupé. Le code de canal du processeur Ai est cependant conservé et la bascule d'attente de commutation est établie si bien que, lors du cycle suivant de mémoire, le processeur AI a accès au module voulu. Lorsque le module devient non occupé pendant la phase B, il rejette toute nouvelle demande du processeur B1 et, dans la nouvelle phase A,il accepte la demande du canal du processeur Al. Le courant des codes de priorité pourrait avoir été redirigé dans les deux cas précédents dans les conditions suivantes. D'abord, lorsque le module choisi par le processeur Bt devient non occupé et lorsqu'une demande est présente en pro venance du processeur B#, le module accepte la demande du processeur B~. Comme ce dernier a un ordre hiérarchique supérieur à celui du processeur B1, la commande des processeurs permet au processeur B~ de terminer les transferts de données dans la phase B. Lorsque le module choisi par le processeur B1 devient non occupé et passe à la phase A et lorsqu'une demande d'accès au même module provient du canal du processeur A~, la demande du canal du processeur AI est conservée par l'unité de commande et la demande du processeur A~ peut être satisfaite. On considère maintenant deux exemples supplémentaires dans lesquels les attributions d'ordre hiérarchique entre les phases sont décrites en référence aux cas représentés par les figures 17 et 18. CAS 5 Dans ce cas représenté sur la figure 17, le processeur AI par exemple demande l'accès à deux modules différents en vue d'un transfert de données (par exemple les modules MOD I et MOD 2). Le processeur Bi demande alors l'accès au module MOD 2 et met en route celui-ci avant que le processeur Ai ait obtenu l'accès à ce module. On note que le mot d'instruction Ai nécessitant l'adressage du module MOD 2 et le transfert des données du module MOD 1 ne peut pas être formé car le module MOD 2 est occupé étant donné son adressage et le transfert#de données avec le processeur B1.Ainsi, les données du module MOD 1 sont transférées au registre tampon Ai (comme indiqué par le signal AIBUF ) en vue d'un stockage temporaire, pendant que le processeur B1 termine le transfert des données avec le module MOD 2 et l'opération de réécriture automatique. Après ce transfert de données, le processeur Ai peut adresser le module MOD 2 et transférer simultanément les données du module MOD 1 du registre A1BUF à la ligne commune de mémoire. Ensuite, les données du module MOD 2 peuvent être transférées par la ligne commune de mémoire comme représenté. CAS 6 Le cas représenté sur la figure 18 correspond à 11 utilisation des attributions indiquées des ordres hiérarchiques entre les phases lorsque la mémoire est du type à grande vitesse (par exemple lorsque le cycle de fonctionnement de la mémoire est égal au cycle minimal d'un mot d'instruction) et lorsque les processeurs A1 et BI demandent tous deux l'accès au même module de mémoire, le processeur A1 demandant l'accès au module avant le processeur B1. Dans ce cas, le transfert des données du module MOD 1 avec le processeur Al peut être terminé avant que le transfert des données avec le processeur B1 puisse être réalisé comme représenté. La réalisation particulière d'un mode de réalisation de circuit logique global de mémoire et de traitement de données, nécessaire à l'obtention des attributions indiquées d'ordre hiérarchique dans un appareil à quatre processeurs et un ensemble de mémoire ayant plusieurs modules, est représentée sur les figures 2 à 10 et 19 à 28.Les figures 19 à 28 reprétent les circuits logiques et de commande utilisés dans l'unité 15 de commande, ces circuits créant les signaux voulus d'interface nécessaires entre l'unité de commande et les quatre processeurs et l'unité de mémoire ainsi que les signaux internes de commande nécessaires à l'unité 15., les figures 2 à 10 déjà décrites représentant un module de l'ensemble 10 de mémoires et les circuits logiques et de commande du fonctionnement d'un tel module, créant les signaux voulus d'interface processeurmémoire ainsi que les signaux internes de commande nécessaires au module. La figure 19 est un diagramme synoptique schématique de l'ensemble 15 de commande de plusieurs processeurs dans lequel divers circuits logiques reçoivent des signaux d'interface des processeurs et de la mémoire et créent les signaux voulus de commande qui sont transférés aux processeurs et à l'unité de mémoire.Ainsi, le circuit logique 20 de sélection de mémoire et d'adresse crée les signaux XADDRSEL, XMENSEL et XMS~ pour chaque processeur (X représentant l'un des processeurs A~, Al, B~ et B1), en fonction des signaux w et MS1 provenant de l'unité de mémoire et des signaux XMCI à XMC5 provenant de chacun des processeurs. Les figures 20 et 21 représentent un exemple de configuration de circuit logique 20 de sélection de mémoire et d'adresse. Un circuit logique 21 de commande de mémoire met en oeuvre les signaux XMFMSE'l provenant du circuit logique 20 et le signaux EzIC: à XNC5 des processeurs et crée les signaux convenables de commande MCI à MC5 destinés à l'unité de mémoire. Un exemple de configuration du circuit logique est représenté en détail sur la figure 22. Le circuit logique 22 de sélection de canal utilise des signaux internes de commande convenablement créés provenant du circuit logique 20, afin qu'ils permettent la création de signaux A PORT et D PORT nécessaires à l'unité de mémoire. Les figures 23 et 24 représentent un exemple particulier de réalisation détaillé d'un circuit logique.Le circuit logique 23 de commande de canal de phase A et le circuit logique 28 de commande de canal de phase B utilisent les signaux de commande MS# et S1 provenant de l'unité de mémoire et les signaux XC1 à X 5 provenant des processeurs, comme représenté, et commande le fonctionnement des canaux de la phase A et de la phase B, recevant des signaux convenables de commande indiquant l'état en cours d'opération, d'attente et tampon de ces canaux. Les figures 25 et 26 représentent un exemple de configuration de tels circuits logiques. Les registres tampon et le circuit logique 25 de commande de circuit tampon sont représentés en détail sur les figures 27 et 28. Comme représenté dans le circuit logique de sélection de mémoire et d'adresse de la figure 20, plusieurs bascules JE 31 à 34 déterminent quel est celui des quatre processeurs qui est choisi et peu avoir accès à la ligne commune d'adresses ou accès à un module de mémoire en vue d'un échange de données avec celui-ci pendant la phase A ou B. La présence d'une phase A ou B est déterminée par un signal d'horloge du système qui apparaît dans un processeur et est transmis à une bascule JK 30 donnant les signaux convenables d'horloge PHASE A et PHASE B à ses bornes de sortie. Les formes d'ondes de ces signaux d'horloge sont représentées sur la figure 12. Les bascules 31 et 32 transmettent les signaux convenables de sélection d'adresse et les signaux de sélection de mémoire pour les processeurs A~ et AI alors que les bascules 33 et 34 transmettent ces mêmes signaux por les processeurs B~ et B1. Dans le circuit logique de la figure 20 destiné aux processeurs A~ et AI par exemple, le signal A1ADDRSEL est transmis et permet le transfert au pro cesseur Ai dans la mesure où le processeur A# ne demande pas l'accès à la ligne commune d'adresses par établissement de son signal ApMC1. Dans ce dernier cas, un signal de sélection A~ (SELA#) est créé convenablement pour la création d'un signal Aw DDRSEL indiquant que 11 accès à la ligne commune d'adresses a été donné au processeur A~. De manière analogue, l'accès à la ligne commune de données et de mémoire est donné au processeur Ai comme indiqué par la création du signal A1,EEMSEL à moins que le processeur Af demande l'accès au même module de mémoire et obtienne cet accès par priorité.Cet accès prioritaire ne peut être assuré que dans la meure où le processeur Ai n'a pas déjà accès à la ligne commune de données (comme indiqué par la présence du signal A1PEND), où le processeur Ai ne charge pas ses données choisies dans le registre tampon Ai (comme indiqué par le signal AiBUF#, oà le processeur Ai n1 est pas en train de terminer un transfert réel de données (comme indiqué par un signal A1XFER), et où aucun signal ne demande un maintien du fonctionnement du processeur A~ (comme indiqué par un signal H0LDA#). Une opération analogue relative auxsélections d'adresses et de mémoires est réalisée en référence aux processeurs B~ et BI comme représenté par les bascules JE 33 et 34. Le reste du circuit 20 est représenté sur la figure 21 sur laquelle des signaux XMS# sont créés afin d'être renvoyés aux processeurs. Comme représenté, les signaux de sélection de mémoires et d'adresses de la figure 20, et les signaux de sélection de mémoires MS# et MSt provenant de l'unité de mémoire et des signaux de commande de mémoire XMC1 à XMC4 sont combinés et créent les signaux XMSp qui, lorsqu'ils sont établis, indiquent quel est le processeur qui maintient la ligne d'adresses et/ou de mémoire à I1 état occupé. Le circuit logique destiné à créer les signaux de commande de mémoire MCI à MC5 transmis à l'unité de mémoire par le circuit logique 21, est représenté sur la figure 22. Ainsi, les signaux convenables de commande de mémoire XMC1 à XMC5 sont transmis par les processeurs avec les signaux de sélection d'adresses SELX créés intérieurement, les signaux de sélection de mémoire XMEM, les signaux de commande de phase A et B prove nantdu circuit 20, et les signaux de charge de circuit tampon XBUFL, les états de tous les signaux créant les signaux convenables de commande de la mémoire qui provoquent, comme décrit précédemment, soit la mise en route du module choisi de mémoire, soit l'inhibition de cette mise en route, soit la commande d'un échange de données avec cette mémoire, soit l'inhibition d'un tel échange de données. Les figures 23 et 24 représentent le circuit logique destiné à transmettre les signaux A PORT et D PORT qui sont transmis de l'unité de commande à l'unité de mémoire. Comme indiqué, les signaux convenables de sélection de mémoire et d'adresse SELX et XMEM créés intérieurement, en référence à chaque processeur, et le signal de phase B forme les signaux voulus de code de canal qui déterminent de façon unique les canaux d'adresses et de données du processeur demandeur, le cas échéant. Les figures 25 à 26 représentent le circuit logique de commande d'accès aux canaux de phase A et B , ce circuit créant des signaux convenables indiquant le moment où les processeurs Al (ou B1) utilisent ces canaux, soit par maintien pour un transfert ultérieur de données (par exemple un état A::PEND), soit par maintien pour un transfert réel de données (un état AWAI), soit par maintien pour un transfert au registre tampon en vue d'une mémorisation temporaire des données (états AIBUFL et A#BUFL). Lors d'un tel fonctionnement, la relation entre les signaux de commande de mémoire provenant des processeurs, les signaux d'état de mémoire provenant de l'unité de mémoire, et les divers signaux d'état créés intérieurement concernant l'état en cours d'opération, d'attente ou de maintien ainsi que les signaux de sélection de mémoire et d'adresse, correspond aux indications précédentes. La figure 27 représente le registre tampon de l'unité de commande et sa commande, le circuit comprenant un premier registre tampon 40 de ligne commune de données et de mémoire qui est un simple registre à 16 bits et qui conserve les données qui peuvent être présentes dans la ligne commune de données et de mémoire, retardées par la moitié du cycle minimal du mot d'instruction (par exemple un retard de 100 ns dans le cas d'un cycle de 200 ns comme décrit précédemment). Les données du registre 40 sont ensuite transmises dans le registre tampon 41 de sortie qui comprend en fait quatre registres à 16 bits, associés chacun à un processeur, les données du registre 40 étant transmises au registre approprié en fonction des signaux XBUFL au niveau d'un multiplexeur 42.Les données sont conservées dans le registre tampon convenable de sortie jusqu'à ce que le processeur prévu puisse les recevoir, et le signal READSES est alors établi et place les données voulues dans la ligne commune de données, celles-ci étant transmises au processeur convenable identifié par les signaux DPORT~ et PORT. Ainsi, le circuit tampon permet le contrôle continu dans le registre 40 des données de la ligne commune de données, et leur mémorisation temporaire dans le registre 41 jusqu a ce que le processeur qui doit les recevoir soit prêt à les accepter. Il faut noter en référence au fonctionnement du registre de commande tampon de la figure 28 qu'il est réalisé afin que la présence d'un signal READSEL (destiné à passer les données provenant du registre 41 sur la ligne commune, afin qu'elles soient reçues par un processeur) empêche l'établisse- ment d'un signal d'écriture si bien que les données ne sont pas réécrites dans le registre tampon. Dès que le processeur accepte les données, le signal HEADSEL n'est plus établi et le signal WRITE est établi de façon convenable par le registre tampon de commande si bien que les données présentes dans le registre 40 sont écrites dans le registre tampon 41. Il est bien entendu que l'invention n'a été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre, qui est défini dans les revendications annexées. REVENDICATIONS 1. Appareil de traitement de données, caractérisé en ce qu'il comprend au moins une unité centrale de traitement, une unité de mémoire comprenant plusieurs modules de mémoire qui peuvent être atteints chacun par l'unité centrale de traitement, les modules étant destinés à conserver les données qui doivent être échangées entre le module et l'unité centrale, chaque module de mémoire comprenant un dispositif permettant l'accès au module par l'unité centrale de traitement avant la fin d'un transfert de données entre l'unité centrale et un autre module, et un dispositif permettant un transfert de données entre le module et l'unité centrale lorsque le transfert des données entre l'unité centrale et un autre module est terminé. 2. Appareil de traitement de données, caractérisé en ce qu'il comprend au moins une unité centrale de traitement, une unité de mémoire comprenant plusieurs modules, un dispositif de transfert d'adresses de l'unité centrale aux modules, et un dispositif de transfert de données entre l'unité centrale et les modules de l'unité de mémoire, chaque module comprenant un dispositif destiné à commander le début du fonctionnement du module lorsque celui-ci reçoit une adresse provenant de l'unité centrale de traitement, et une commande de mémoire destinée à empêcher un transfert de données entre le module et l'unité centrale avant que les données aient été totalement transférées entre un autre module déjà mis en route et l'unité centrale de traitement, cette commande permettant un transfert de données entre le module et l'unité centrale de traitement lorsque le transfert Qes données entre un autre module antérieurement mis en route et l'unité centrale est terminé, le dispositif de mise en route permettant la mise en route du module de mémoire avant la fin du transfert de données relatif à un autre module de mémoire antérieurement mis en route. 3. Appareil selon la revendication 2, caractérisé en ce que le dispositif de transfert d'adresses est une ligne commune unique d'adresses, et.le dispositif de transfert de données est une ligne commune unique de données. 4. Appareil selon la revendication 3, caractérisé en ce que le dispositif de mise en route de chaque module comprend un dispositif de sélection d'adresses commandé par les adresses d'une ligne commune d'adresses et destiné à identifier les adresses choisies pour le module, et un dispositif d'instruction de mémoire commandé par les adresses choisies et destiné à transmettre un signal de mise en route du fonctionnement dudit module de mémoire. 5. Appareil selon la revendication 4, caractérisé en ce que chaque module de mémoire comprend un circuit tampon de mémoire destiné à conserver temporairement les données qui doivent être transférées entre le module et la ligne commune de données, et un circuit d'état de mémoire destiné à transmettre plusieurs signaux d'état de mémoire commandant le fonctionnement du module, ces signaux d'état de mémoire comprenant des signaux indiquant si le module de mémoire a un transfert de données en cours, si le module de mémoire attend l'accès à la ligne commune de données en vue d'un transfert de données, et si les données provenant du module de mémoire doivent être conservées dans le circuit tampon de mémoire. 6. Appareil selon la revendication 5, caractérisé en ce que chaque module de mémoire comprend de plus un dispositif destiné à créer un signal d'état de ligne de données destiné à indiquer qu'un transfert de données à partir du module est en cours et que la ligne commune de données n'est pas disponible pour un transfert à partir d'un autre module, et un circuit logique commandé par le signal de mise en route du module de mémoire et par la présence d'un signal d'état de ligne commune de données provenant d'un autre module de mémoire, ce circuit logique étant destiné à commander le fonctionnement du circuit d'état de mémoire afin qu'il empêche le transfert des données à partir du module de mémoire lorsque le signal d'état de ligne commune de données d'un autre module indique que la ligne commune n'est pas disponible pour ledit module de mémoire, ce circuit logique permettant de plus le transfert des données à partir du module de mémoire lorsque le signal d'état de ligne commune de données indique que cette ligne est disponible et peut être atteinte par le module de mémoire. 7. Appareil selon la revendication 1, caractérisé en ce que la mémorisation des données dans les modules de mémoire est réalisée avec imbrication si bien que les données qui doivent être référencées séquentiellement au cours du fonctionnement du dispositif de traitement de données sont conservées séquentiellement dans différents modules. 8. Appareil selon la revendication 7, caractérisé en ce que la mémoire comprend N modules de mémoire, les données étant conservées avec imbrication à N voies si bien que chaque groupe de N motssuccessi# est conservé successivement dans les N modules. 9. Appareil selon la revendication 7, caractérisé en ce que l'unité de mémoire comprend N modules de mémoire, les données étant conservées avec imbrication à deux voies si bien que chaque groupe de N/2 mots successifs d'un premier ensemble de groupes est conservé successivement dans un premier groupe de N/2 modules, et chaque groupe successif de N/2 mots successifs d'un second ensemble de groupes est conservé successivement dans un second groupe de N/2 modules de mémoire. 10. Appareil selon la revendication 7, caractérisé en ce que l'unité de mémoire comprend N modules de mémoire, les données étant conservées avec imbrication à N/4 voies afin que chaque groupe séquentiel de N/4 mots successifs d'un premier ensemble de groupes soit conservé séquentiellement dans un premier groupe de N/4 modules, chaque groupe séquentiel de N/4 mots successifs d'un second ensemble de groupes soit conservé séquentiellement dans un second groupe de N/4 modules de mémoire, chaque groupe séquentiel de N/4 mots successifs d'un troisième ensemble de groupes soit conservé séquentiellement dans un troisième groupe de N/4 modules, et chaque groupe séquentiel de N/4 mots successifs d'un quatrième ensemble de groupes soit conservé séquentiellement dans un quatrième groupe de N/4 modules. 11. Appareil selon l'une quelconque des revendications 8 à 10, caractérisé en ce que N est égal à 8. 12. Module de mémoire, destiné à un appareil de traitement de données qui comprend une unité de mémoire ayant au moins un module de mémoire destiné à être utilisé avec au moins une unité de traitement qui crée un premier signal de commande de mémoire demandant la mise en fonctionnement du module et un second signal de commande de mémoire empêchant la mise en fonctionnement du module de mémoire ainsi interrogé, ledit module de mémoire étant caractérisé en ce qu'il comprend un dispositif commandé par le premier signal de commande de mémoire et par un signal d'adresse provenant de l'unité de traitement et destiné à créer un signal de sélection d'adresses de mémoire lorsqu'une adresse dans le module a été choisie pour l'accès par l'unité de traitement, un dispositif destiné à créer un signal d'occupation lorsque le module de mémoire est en cours de fonctionnement, et un dispositif commandé par le signal de sélection d'adresses, le signal d'occupation et le second signal de commande de mémoire et destiné à mettre en fonctionnement le module afin que l'adresse choisie soit atteinte dans la mesure où le signal d'occupation n'indique pas que le module est en cours de fonctionnement et où le second signal de commande de mémoire n'indique pas que le module ne doit pas commencer à fonctionner. 13. Module selon la revendication 12, destiné àun appareil de traitement de données qui comprend de plus une ligne commune de données destinée à l'échange de données entre au moins une unité de traitement et l'unité de mémoire, l'unité de traitement créant un troisième et un quatrième signal de commande de mémoire demandant la sélection d'une opération de transfert de données parmi plusieurs dans le module de mémoire, ledit module étant caractérisé en ce qu'il comprend un circuit tampon de mémoire destiné à conserver des données pendant une opération de transfert de données, un dispositif commandé par le troisième signal de commande# de mémoire et destiné à transférer les données du circuit tampon à un élément de mémoire du module, un dispositif commandé par le quatrième signal de commande de mémoire et destiné à transférer les données du circuit tampon à la ligne commune, et un dispositif commandé par la combinaison du troisième et du quatrième signal de commande de mémoire et destiné à transférer les données d'un élément choisi de mémoire du module au circuit tampon de mémoire et à transférer les données du circuit tampon à l'élément choisi de mémoire. 14. Appareil de traitement de données destiné à assurer l'accès de plusieurs unités centrales de traitement à une unité de mémoire, ledit appareil étant caractérisé en ce qu'il com prend plusieurs unités centrales de traitement, une unité de mémoire comprenant plusieurs modules de-mémoire, une ligne commune d'adresses destinée à transférer des adresses des unités centrales de traitement à l'unité de mémoire, une ligne commune de données destinée à transférer les données entre les unités centrales de traitement et l'unité de mémoire, et une commande des unités de traitement, cette commande comprenant un dispositif destiné à créer un cycle de mot d'unité de traitement ayant plusieurs phases temporelles, et un dispositif destiné à donner accès de façon réglée aux lignes communes d'adresses et de données à différents groupes d'unités centrales de traitement pendant différentes phases au cours de chaque cycle du mot d'instruction. 15. Appareil selon la revendication 14, caractérisé en ce que le cycle de mot d'unité de traitement a deux phases, et le dispositif donnant l'accès aux lignes communes donne l'accès à un premier groupe d'unités centrales de traitement pendant l'une des deux phases et à un second groupe pendant l'autre des deux phases. 16. Appareil selon la revendication 15, caractérisé en ce que la commande comprend un dispositif destiné à donner un ordre hiérarchique à l'accès à un module choisi de l'unité de mémoire, aux diverses unités centrales de traitement, lorsque une unité centrale de traitement au moins du premier groupe et une unité centrale de traitement au moins du second groupe demandent simultanément l'accès au même module choisi de mémoire. 17. Appareil selon la revendication 15, caractérisé en ce que la commande comprend un dispositif destiné à créer un ordre hiérarchique pour l'accès à un module choisi de l'unité de mémoire, parmi les diverses unités centrales de traitement, lorsque l'une de celles-ci demande l'accès à un module choisi de mémoire en meme temps qu'une autre unité centrale de traitement du même groupe. 18. Appareil selon la revendication 15, caractérisé en ce que la commande comprend un dispositif destiné à créer des signaux destinés à une unité centrale de traitement qui demande l'accès aux lignes communes d'adresses et de données, en vue d'un écliarlge avec un module choisi de mémoire, ces signaux étant destinés à indiquer à l'unité centrale de traitement qui fait la demande l'accessibilité des lignes communes et l'état de disponibilité du module choisi. 19. Appareil selon la revendication 16, caractérisé en ce que la commande comprend de plus un dispositif destiné à créer des signaux destinés à 11 unité de mémoire, identifiant l'unité centrale de traitement qui demande l'accès à la ligne commune d'adresses et à la ligne commune de données. 20. Appareil selon la revendication 15, caractérisé en ce qu'il comprend quatre unités centrales de traitement, deux de celles-ci étant destinées à obtenir l'accès au cours de l'une des deux phases et les deux autres étant destinées à obtenir l'accès au cours des deux autres phases. 21. Appareil selon la revendication 20, caractérisé en ce que, dans chaque phase, l'une des unités centrales de traitement a un ordre hiérarchique supérieur à celui de l'autre, la commande comprenant un dispositif destiné à donner l'accès continu aux lignes communes d'adresses et de données à l'unité centrale de traitement ayant l'ordre hiérarchique le plus faible pendant la phase correspondante, et un dispositif destiné à empêcher l'accès aux lignes communes d'adresses et de données à l'unité centrale de plus faible ordre hiérarchique et à donner accès aux lignes à l'unité centrale de traitement ayant l'ordre hiérarchique le plus élevé pendant la phase lorsque l'unité de traitement ayant l'ordre hiérarchique le plus élevé demande l'accès. 22. Appareil selon la revendication 20, caractérisé en ce que la commande comprend de plus un dispositif destiné à empêcher l'accès à la ligne commune de données à l'unité centrale d'ordre hiérarchique le plus élevé lorsque l'unité centrale d'ordre hiérarchique le plus faible termine un transfert de données par la ligne commune de données. 23. Appareil selon la revendication 20, caractérisé en ce que la première unité centrale de traitement a l'ordre hiérarchique le plus élevé parmi les quatre unités centrales de traitement, la troisième unité centrale de traitement a l'ordre l'hiérarchique suivant, et les deux autres unités centrales de traitement ont les ordres hiérarchiques les plus faibles et pratiquement égaux, la commande comprenant un circuit de sélec tion de priorité qui comprend un dispositif permettant l'obtention de l'accès alterné au même module choisi de mémoire par la seconde et la quatrième unité centrale pendant l'une et l'autre phase respectivement, et un dispositif empêchant l'accès au module de mémoire par la seconde et la quatrième unité centrale lorsque l'accès est demandé par une unité centrale ayant un ordre hiérarchique supérieur, ce dispositif donnant ainsi l'accès à l'unité centrale d'ordre hiérarchique supérieur. 24. Appareil-selon la revendication 23, caractérisé en ce que le dispositif de sélection de priorité comprend de plus un dispositif empêchant l'accès à un module choisi de mémoire par la troisième unité centrale de traitement lorsque l'accès est demandé par la première, et donnant ainsi l'accès à la première unité centrale de traitement. 25. Appareil de traitement de données, caractérisé en ce qu'il comprend une unité de mémoire qui comprend au moins un module de mémoire destiné à être utilisé avec au moins une unité centrale de traitement, et une ligne commune de données destinée à transférer les données entre l'unité centrale et l'unité de mémoire, l'unité de traitement créant plusieurs signaux de commande de mémoire destinés à commander plusieurs opérations du module, l'un des signaux de commande demandant l'inhibition d'un transfert de données par le module de mémoire, celui-ci comprenant un dispositif commandé par l'un des signaux de commande de mémoire et destiné à inhiber l'utilisation de la ligne commune de données par le module de mémoire, si bien que tout transfert courant de données par le module de mémoire est inhibé.