La presente invention concerne un convertisseur ou codeur analoyique-numérique, à caracteristaque de codage logarithmique. Les codeurs analogiques-numériques- logarithmiques du type à rampe exponentielle fonctionnent bien lorsqu Ion peut se contenter d'une faible de cadence de conversion : durée d'une conversion de l'ordre d'une milliseconde ou un peu moins. Ensuite, les codeurs analogiques-numériques- -logarithmiques du type à pesée successive modifiée pour obtenir la caractéristique logarithmique permettent de travailler à des cadences moyennes, où la durée de conversion est de quelques microsecondes ou de quelques dizaines de microsecondes. Pour les cadences plus élevées, où la durée de conversion désirée se situe entre quelques dizaines de nanosecondes et une microseconde, il n'existe pas des convertisseurs analogiques-numériques à caractéristique de codage logarithmique obtenue intrinsèquement. On procède alors de manière différente, en faisant subir au signal analogique entrée un prêtraitement à l'aide d'un amplificateur logarithmique, tandis qu'ensuite est effectuée une opération classique de conversion analogique-numérique linéaire. Cette solution n'est pas exempte d'inconvénients, car une caractéristique logarithmique sur un signal analogique, dans un amplificateur, est généralement obtenue soit par approximation à l'aide de segments de droite, soit en exploitant la relation exponentielle tension/courant d'une jonction PN. Un tel amplificateur est de mise au point délicate, notamment à cause des problèmes de dérive. La présente invention vient précisément fournir un convertisseur analogique-numérique rapide à caractéristique logarithmique vraie. Le convertisseur analogique-numérique logarithmique de l'invention comporte - un premier ensemble générateur de tensions de référence, capa ble de produire un premier je de tensions de référence pré établies, de la forme VRlp = U (kP - 1) où U est la tension étalon de conversion, k est un nombre représentant la base logarithmique de conversion, tandis que p est un nombre entier qui varie par unités de 1 à n-l inclus, et dont les différentes valeurs sont associées respectivement à chacune des tensions de référence VRlp, n étant de son côté un nombre entier choisi à l'avance qui définit la pleine échelle de conversion, - un premier circuit comparateur pour comparer la tension d'entrée a convertir V. à une partie au moins des premières tensions de référence VRlp, afin de déterminer la valeur entière e, de zéro inclus a n - 1 inclus, pour laquelle VRle = U (k e - 1 4 Vi necté au premier circuit comparateur pour en recevoir la va leur e, et capable de produire un second jeu de tensions de référence VR2eq, dépendant de cette valeur e, et de la forme où r est un nombre entier préétabli, de préférence égal à une puissance entière de k, et définissant la résolution logarith mique du convertisseur, tandis que q est un nombre entier qui varie de 1 à (r-l) inclus, et dont les différentes valeurs sont associées respectivement à chacune des tensions de référence VR2eq, - un second circuit comparateur pour comparer la tension d'entrée Vi à une partie au moins des secondes tensions de référence VR2eq, afin de déterminer la valeur entière m, de zéro inclus à r - 1 inclus, pour laquelle - des moyens de sortie pour délivrer les nombres e et m respec tivement comme partie entière et partie fractionnaire d'un logarithme de base k représentant la tension d'entrée Vi. Dans un mode de réalisation préférentiel, le premier ensemble générateur de tensions de référence comprend - un premier générateur de tension1 qui produit une première tension prédéterminée VRlmax = U (}; - 1), et - un premier circuit d'échelonnement de tension qui élahore le premier jeu de tensions de référence par subdivision de cette tension VRlmax. De son côté, le second ensemble générateur de tensions de référence comprend - un second générateur de tensions qui produit une tension pré déterminée - U, et aussi, en fonction de la valeur e, une tension auxiliaire VR2max = U (k - 1), et - un second circuit d'échelonnement de tensions qui reçoit cette tension intermédiaire VR2max et élabore, par subdivision de tension entre celle-ci et la tension - U, le second jeu de tensions de référence. Plus particulièrement, le premier circuit d'échelon- nement de tensions comprend un réseau à (n-l) étages équivalant à un diviseur de tension série dont les impédances W1 à Wn-1 sont en progression géométrique de raison k, l'extrémité libre de l'impédance W1 étant reliée à la masse, et l'extrémité libre de l'impédance Wn-1 = kn-2. W1 étant reliée à la tension auxiliaire VRlmax = U (k 1 - 1), ce qui fournit la tension de référence VRlp = U (kP - 1) au point commun entre l'étage de rang p - 1 et l'étage de rang p. De son côté, le second circuit d'échelonnement de tensions comprend un réseau diviseur de tensions à r+l éléments, d'impédance Zr à ZO, branchés en série entre ladite tension U(ke=1 - 1) et la tension - U précitée, avec Z0 = R, Zl ~ R ( Xk - 1), puis Z2 = Z i . ( S ) et ainsi de suite suivant une progression géométrique de raison (V k) . Dans un premier mode de réalisation particulier, le convertisseur analogique-numérique travaille en binaire, le premier circuit comparateur compare la tension d'entrée Vi à convertir à chacune des premières tensions de référence, il lui est adjoint un moyen pour mémoriser des états binaires bi à bn-1 associés respectivement aux différentes comparaisons, et égaux à un ou zéro suivant que la tension d'entrée V. est supérieure ou inférieure à la tension de référence correspondante, ces états binaires constituant une représentation de la valeur e, et le second générateur de tensions engendre en plus une tension prédéterminée VR3 = U.2n , et il comprend en outre un convertisseur numérique-analogique binaire à n bits, lequel reçoit comrne tension étalon la tension VR3, comme bit de poids le plus faible à convertir un bit 1, et comme autres bits à convertir les états binaires bl à bon 1 qui représentent la valeur e, dans l'ordre des poids croissants, ce convertisseur délivrant alors en sortie la tension VR2max = U (2e+1 - 1). Dans un second mode de réalisation particuller, il est adjoint au premier circuit comparateur un moyen pour mémoriser une indication quant à celle VR1e+1 des premières tensions de référence qui est égale à U (ke+1 - 1), et le second générateur de tensions comprend un circuit à commutation capable de réagir à l'indication ainsi mémorisée en appliquant sélectivement cette tension VRle+l = U (ke+l - 1) au second circuit d'échelonnement de tension. On remarquera que dans ce qui précède, le convertisseur de l'invention utilise deux circuits comparateurs séparés. En variante, les deux circuits comparateurs possèdent des amplificateurs-comparateurs en commun, et il est prévu un circuit de commutation capable de relier les entrées de référence de ceux-ci dans un premier état à des tensions de référence respectives du premier jeu, et, dans un second état, à des tensions de référence respectives du second jeu, Avec la structure qui précède, le convertisseur analogique-numErique logarithmique fournit en sortie des informations numériques dans la forme codeex parmin-l, c'est-à-dire que x lignes de sortie (poids faibles) sont excitées parmi un ensemble de n-l lignes pour représenter quelle est la valeur binaire x après conversion. Dans un mode de réalisation simple de l'invention, les deux circuits comparateurs comparent la tension d'entrée Vi à chacune de leurs tensions de référence respecties, et il leur est adjoint deux moyens de mémorisation respectif pour meinoriser des états binaires bl à bon 1 en ce qui concerne 8,e s comparaisons relatives à la partie entière e et des états binaires C1 à Cr 1 en ce qui concerne les comparaisons relatives à la partie fractionnaire m, ainsi que deux circuits codeurs numériques pour reconstituer des nombres e et m représentant la partie entière et la partie fractionnaire du logarithmique à partir des états binaires bl à b 1 et C1 à C -, respectivement. Enfin,onn'a considéré dans ce qui précède qu'une seule polarité possible pour le signal d'entrée. I1 est facile selon l'invention de réaliser un convertisseur analogique-numérique logarithmique fonctionnant pour les deux polarités du signal d'entrée. A cet effet, les tensions auxiliaires sont doublées par d'autres tensions de même valeur et de polarité inverse, applicables à la place des premières aux circuits d'échelonnement de tension, les circuits de comparaison sont agencés pour fonctionncr sur l'une ou l'autre polarité, et il est prévu un circuit de détermination du signe de la tension d'entrée, lequel sélectionne la polarité des tensions auxiliaires. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description detaillee qui va suivre, faite en référence aux dessins annexés, donnés uniquement à titre d'exemple non limitatif pour illustrer différents modes de réalisation de l'invention. Sur ces dessins - la figure 1 est le schéma électrique de principe d'un premier mode de réalisation du codeur analogique-numérique logarithmique selon la présente invention, fonctionnant pour des signaux d'entrée unipolaires, et avec une grande vitesse ; et - la figure 2 est le schéma électrique de principe d'un second mode de réalisation du convertisseur analogiquenumérique logarithmique selon l'invention, fonctionnant pour un signal d'entrée de polarité quelconque, et présentant de surcroît un seul circuit comparateur utilisé successivement pour la déterination de la partieentière et de la partie fractionnaire de la valeur logarithmique de sortie. Su la figure 1, le signal d'entrée analogique V. est appliqué entre la masse et une ligne conductrice 10. Si l'on désigne par U la résolution du convertisseur, que l'on définira plus loin, la tension d'entrée V. est susceptible de varier de 0 à + 255.U, en restant donc de polarité positive. La ligne 10 est appliquée à un premier ensemble de comparateurs 200, sur l'entrée + de chacun des comparateurs ; elle est de mee Qpbqée à un second circuit comparateur 400, également sur l'entrée + de chacun des comparateurs. En bas et à gauche de la figure 1, la référence numérique 51 désigne une source de tension VRlmax = ( - 1) .U, dont le pôle négatif est relié à la masse, et dont le pôle positif alimente un premier circuit d'échelonnement de tensions désigné par la référence numérique 100. Le circuit 100 se compose de 7 étages de résistances branchées en série, et formant diviseur de tension. La première résistance 117 du diviseur a son extrémité connectée à la masse et a pour valeur R ; la seconde résistance 116 a pour valeur 2R, la troisième résistance 115 a pour valeur 4R, et ainsi de suite jusqu'S 111 qui vaut 64 fois 117. Le point 130 situé à l'entrée du circuit 100 reçoit directement du générateur de tension 51 la tension VRlmax = (27-1).U, qui est appliquée a l'entrée - du comparateur 217. Le point 131, situé à la jonction des résistances 111 et 112, présente de son côté une tension (26-1).U, qui est appliquée à l'entrée - du comparateur 216. Le point 132 situé à la jonction des résistances 112 et 113 est le siège d'une tension (25-1).U, appliquée à l'entrée - du comparateur 215. Ainsi de suite1 le point 133, où la tension est de (24-1).U,est relié à l'entrée - du comparateur 214. Au point 134, la tension de (23-1).U est appliquée à l'entrée - du comparateur 213. Au point 135, la tension de (22-1).U est appliquée à l'entrée - du comparateur 212.Enfin, au point 136, la tension de (21-l).U = U est appliquée à l'entrée - du comparateur 211. On voit donc que le circuit comparateur 200 reçoit de l'ensemble 100 un premier jeu de tensions de référence de la forme VRlp = U (2P - 1), où avarie de 1 à 7. Dans la réalisation qui vient entre décrite, l'cnsembla 100 se compose d'un simple diviseur. de tension série. Bien entendu, on peut obtenir une structure équivalente avec une cascade dc six étages diviseurs de tension du type R/2R, où chaque étage vient ajouter en série sur le précédent une résistance de valeur R, suivie, en parallèle vers la masse, d'une résistance de valeur 2R. Le circuit comparateur 200 compare donc la tension d'entrée Vi à chacune des différentes tensions de référence définies plus haut. Dans l'ordre des références numériques croissantes, les comparateurs 211 à 217 fournissent respectivement des états binaires bl à h7 dépendant du résultat de chaque comparaison. Si par exemple l'état binaire bl est au niveau 1, cela signifie que la tension d'entrée est supérieure à U. Si l'état b2 est au niveau 1, cela signifie que la tension d'entrée V. est supérieure à 3U. Ainsi de suite, lorsqu'ils sont au niveau 1, les états b3 à b7 signifient respectivement que la tension d'entrée est supérieure à 7 fois, 15 fois, 31 fois, 63 fois et 127 fois U. Selon l'invention, en prenant les sorties des comparateurs dans l'ordre bl à b7, la valeur de la partie entière ou exposant e du nombre logarithmique à déterminer est égale à l'indice le plus élevé pour lequel la sortie du comparateur est égale à 1. On voit que la connaissance des sorties bl à b7 suffit donc pour déterminer la valeur de l'exposant. En pratique, un circuit codeur logique 7 en 3, référencé 501 est branché aux différentes sorties des comparateurs, afin de donner un codage en binaire naturel de la valeur retenue pour l'exposant e. Après cela, il reste bien entendu à déterminer la partie fractionnaire ou mantisse du nombre logarithmique correspondant au signal d'entrée. A cet effet, les sorties b1 à b7 sont connectees aux entrées de poids 2 à 8 d'un convertisseur numêrique-analo- gicxue à 8 bits présentant une sortie en tension. Ce convertisseur reçoit corme tension de référence une tension VR3 = 28 .IJ. I1 reçoit comme poids le plus faible, de rang. 1, un signal logique de niveau 1. Ceci repsente le fait que si aucune des sorties des comparateurs bl à b7 n'est égale à 1, alors Ja tension d'entrée V. est inférieure à U, et il convient d' ap- pliquer un bit unité sur l'entrée de poids le plus faible du convertisseur numérique-analogique référencé 310. Ce convertisseur 310 fait partie d'un ensemble 300 qui engendre les tensions de référence utilises pour la détermination de la mantisse. La sortie du convertisseur numérique-analogique 310, désignée par la lettre S, est le siège d'une tension fonction de la valeur de l'exposant, et qui décrit (2e+ , 1) . U Cette tension disponible sur la sortie S est appliquée à un ensemble diviseur de tension résistif comprenant les résistances 327 à 320 en série dans l'ordre, et suivies d'une résistance 339, qui finalement aboutit au pôle négatif d'une source de tension U340 dont le pôle positif est relié à la masse. Les résistances 327 à 320 possèdent respectivement les valeurs r7àr0.La résistance 339 possède la valeur R1. La résistance rO est égale à Rî(\P82 - 1). La résistance rl vaut X r2 fois la résistance rO, la résistance r2 vaut fois la résistance r1, et ainsi de suite jusqu'à la résistance r7 qui vaut #82 fois la résistance r6. I1 est aisé de verifier que la somme de l'ensemble des résistances rO à r7 est égale à la valeur R1. La différence de potentiel entre le point S et le pôle négatif de la source de tension 340, de valeur U, s'établit à 2e+l , U. Comme cette différence de potentiel est divisée en deux parties égales de part et d'autre du point 330, la différence de potentiel entre le point S et le point 330 s'établit donc à 2e , U.On vérifie alors aisément que les tensions aux points 330, 331, ... 337 sont de la forme Dans cette formule, le symbole e désigne la valeur précédern!ent déterminée pour 1 'exposant, 3a valeur r désigne la résolution avec laquelle on détermine la mantisse, qui comporte ici 8 valeurs différentes, tandis que la valeur q désigne un indice égal au dernier chiffre du point dont on prend la tension, avec donc q = O au point 330, q = 1 au point 331, et ainsi de suite q = 7 au point 337. On vérifie ainsi que le nombre entier q varie de O à r - 1 inclus. Le circuit comparateur 400 compare donc ensuite la tension d'entre V. à chacune des différentes tensions de référence que l'on vient de considérer. Ainsi, le comparateur 411 est relié à la tension Vi et au point 331, le comparateur 412 reçoit la tension V. et comme tension de référence celle présente au point 332, et ainsi de suite jusqu'au comparateur 417 qui compare la tension V. à la tension de référence présente au point 337. Dans l'ordre des références numériques croissantes, les comparateurs 411 à 417 fournissent respectivement des états binaires de sortie cl à c7. On voit iemédiatement que le second circuit comparateur va effectuer toute une série de comparaisons qui permettent de déterminer la valeur m du nombre entier q pour laquelle la tension d'entrée Vi est supérieure ou égale à la tension VR2eq pour q = m, et inférieure à la tension VR2eq pour q =(m + 1). -Le resultat ainsi obtenu s'analyse de la même manière que pour les sorties b1 à b7 du premier circuit comparateur 200 ; et on ne répétera donc pas les développements déjà effectués sur leur nature. On relèvera simplement que la connaissance des sorties cl à c7 suffit pour déterminer la valeur de la mantisse. En pratique, un circuit codeur logique 7 en 3, référencé 502, est branché aux différentes sorties des comparateurs 411 à 417 afin de donner un codage en binaire naturel de la valeur retenue pour la mantisse m. Dans le mode de réalisation de la figure 1, les comparateurs élémentaires qui constituent les circuits 200 et .00 sont du type comparateur à mémoire, et possèdent donc des entrées do commande de mémorisation.- Ainsi, l'entrée 201 est reliée à chacun des comparateurs 211 à 217 du circuit 200, et entrée fiOl est reliée à chacun des comparateurs à mémoire 411 à 417 (lu circuit 400. Une séquence de conversion s'effectue de la manirc suivante : dès que la tension d'entrée V. s'établit de manière fixe à mieux que ± 1 %, on définit par exemple à l'aide d'une logique de commande un instant tO. Cette même logique (non représentée) établit alors un signal de corrÙnande sur l'entrée 201, à un instant t1 choisi tel que l'intervalle oe temps compris entre to et tl soit au moins égal au temps d basculement d'un comparateur. Les sorties des différents comparateurs du circuit 200 fournissent alors la valeur de l'exposant qui est transformée en binaire naturel par le codeur 501. Après cela, la logique de commande produit un signal de commande de mémorisation de mantisse sur l'entrée 401, à un instant t3. L'intervalle de temps entre t2 et t3 est choisi supérieur ou égal au temps de basculement d'un comparateur, tandis que l'intervalle de temps entre t2 et tl est choisi au moins égal au temps d'établissement de la tension de sortie du convertisseur numérique-analoique 310, à mieux que + 1 %. Après cela, on obtient sur les différentes sorties du comparateur 400 la représentation en mpanri n-l de la mantisse. Cette représentation est transformée en binaire naturel par le codeur logique 502. Les valeurs de la mantisse et de l'exposant peuvent alors être lues sur un affichage numérique ou stockées sous forme numérique, ou utilisées de tout autre façon. Après lecture ou stockage, l'appareil est prêt pour une nouvelle conversion logarithmique. Pour de nombreuses applications, la tension d'entrée de l'appareil qui vient d'être décrit est définie par un échan tillonneur-bloqueur. L'appareLl est alors susceptible de fonctionner à la cadence de 50 nanosecondes. On peut aisément concevoir une variante de ce premier appareil qui soit susceptible de fonctionner avec des signaux de polarité quelconque. Il suffit à cet effet de prévoir des tensions de référence des deux polarités, et de les utiliser en permanence en doublant chacun des comparateurs, ou bien de les commuter sélectivement après avoir dtecté le signe de la tension d'entrée. Le second mode de réalisation dc l'invention que l'on décrira plus loin utilise la deuxième possibilité. Par ailleurs, au lieu de produire le second jeu de tensions de référence avec un convertisseur numérique-analogique 310 qui réagit aux sorties des premiers comparateurs du circuit 200, il est possible de se servir directement de la tension de référence associée auxcomparateurs du premier circuit 200 dont l'indice correspond précisément à la valeur retenue pour l'ex- posant e. Par exemple, si l'exposant est égal à 4, les sorties bl à bd du premier circuit comparateur 200 sont égales à 1, tandis que les sorties b5 à b7 sont égales à 0.Et on obtiendra alors directement une tension VR2max = U (2 - - 1) en reliant l'entrée du second circuit d'échelonnement de tension à la premiere tension de référence présente au point 132, qui correspond au comparateur 213 dont la sortie b5 possède l'indice immédiatement supérieure à la valeur e = 4 de l'exposant. Le second mode de réalisation de l'invention, décrit ci-après, utilise également cette disposition. Enfin, le second mode de réalisation de l'invention utilise un seul jeu d'arplificateurs comparateurs au lieu de dellx, les amiplificateurs-comparateurs étant utilisés successivement en liaison avec le premier jeu et avec le second jeu de tensions de référence. On décrira donc maintenant le second mode de réalisation de l'invention en référence à la figure 2, dont les éléments homologues à ceux de la figure 1 conservent la même référence, et ne seront pas à nouveau décrits en détail. Sur la figure 2, la logique de commande du convertisseur est représentée en 40, et elle reçoit un ordre de mesure sur une ligne d'entrée 20, lorsque la tension d'entrée Vi s'est établie à mieux que - 1 par exemple dans un échantillonneur- bloqueur qui précède le convertisseur. Cet ordre de mesure présent sur la ligne 20, désigné par le symbole LO est appliqué directement pour commander une mémoire de signe 32 qui fait partie d'un circuit de détermination du signe 30. L'ordre LO est également appliqué à un circuit de retard 41, qui produit Ul! orde ultorieur I,1 retardé par rapport au premier.A son tour, le 4gna] L1 est appliqué à un second circuit de retard 42 cli produit un nouveau signal L2 retard par rapport aux deux p!-i5ntc.,précédents. Comme dans le premier mode de réalisation, les temps de retard des circuits 41 et 42 sont choisis pour tenir compte des temps d'établissemonts des différents circuits intervenant. La logique de commande 40 comporte encore une bascule bistable 43, du type R-S ; l'entrée R de cette bascule reçoit le signal LO tandis que son entrée S reçoit le signal L1. Après le signal. LO et avant le signal L1, la sortie de la bascule 43 commande une pluralité de commutateurs 221 à 227 de façon que leurs contacts soient en position haute, reliant donc la sortie des commutateurs aux différentes sorties du premier circuit d'échelonnement de tension 100. A l'inverse, après le signal L1, la bascule 43 change d'état, et commande aussi le changement d'état de tous les commutateurs 221 à 227 dont les sorties sont maintenant reliées aux sorties du second circuit d'échelonnement de tension 300.Enfin, les signaux L1 et L2 sont appliqués ensemble à une porte OU 44, qui commande une mémoire 700, qui recevra donc deux ordres d'enregistrement consécutifs, l'un au moment du signal L1 et l'autre au moment du signal L2. Dans ce second mode de réalisation, la tension d'entrée V. peut être de polarité quelconque. Appliquée à laligne d'entrée 10, elle fait tout d'abord l'objet d'une détermination de signe dans le circuit 30, qui comporte à cet effet un comparateur 31 dont l'entrée + reçoit la tension d'entrée V. et dont l'entrée - est reliée à la masse. La sortie de ce comparateur 31 est appliquée à une mémoire de signe qui va enregistrer le signe de la tension d'entrée V. au moment du signal LO déjà cité, et le conserver ensuite pour le délivrer à la sortie de signe du convertisseur. Si la tension d'entrée V. est positive, la sortie de signe du convertisseur est au niveau un ; si au contraire la tension V. est négative, la sortie de signe est au niveau zéro. La sortie de la mémoire de signe 32 commande également la sélection de la polarité des tensions de référence utilisées dans le convertisseur, au niveau du circuit 50. Le circuit 50 comporte deux sources de tension 51 et 52 toutes deux d'amplitllde égale VRAI, mais montées en polarité opposée, c'est dire que la source 51 a son polie négatif à la masse et son pôle positif relie à deux interrupteurs 53 et 56, tandis s que la source 52 a sonpdle positif relié à la masse et son pôle négatif relié à deux interrupteurs 54 et 55.Les interrupteurs 53 et 55 sont commandés directement par la sortie de la mémoire de signe 32, tandis que les interrupteurs 54 et 56 sont commandés par la sortie de la mémoire de signe après complcmentation dans llinverseur logique 57. Ainsi, Si le signe de la tension d'entrée V. était négatif, la sortie de la mémoire de signe serait zéro, et les interrupteurs 54 et 56 seraient donc fermés, ce qui n'est pas le cas sur la figure 2.Si au contraire la tension d'entrée V. est positive comme c'était le cas dans le premier Inode de réalisation de l'invention, la sortie de la mémoire de signe est alors 1, et les interrupteurs 53 et 55 sont fermés tandis que les interrupteurs 54 et 56 sont ouverts, comte représenté. Dans ces conditions, l'interrupteur 53 applique une tension VR1 de polarité positive à l'entrée du premier circuit d'chelonnement de tension 100, lequel fonctionne alors de manière strictement identique à ce qui a été décrit à propos de la figure 1. Comme précédemment indiqué, après l'arrivée du signal LO, les commutateurs 221 à 227 sont en position haute et relient donc les différentes sorties du circuit 100 aux différentes entrées - des comparateurs 211 à 217 du circuit 200. Ces comparateurs fournissent alors la même indication que dans le premier mode de réalisation, et cette indication se trouve mémorisée dans le circuit de mémoire 700 dès l'apparition du signal L1 appliqué à la mémoire 700 à travers la porte OU 44. En momie temps ou peu après, le circuit codeur logique 7 en 3 référencé 500 transforme les différents états binaires bl à b7 contenus dans la mémoire 700 sous une forme binaire naturelle On sait qu'une telle transformation transforme 7 lignes en 3 lignes qui sont suffisantes pour représenter 8 états différents. Cette indication binaire, qui définit la valeur de l'exposant e, est appliquée d'une part aux entrées d'une mémoire 800, et d'autre part à une ligne d'adresse 380 qui comporte trois fils, et va commander une série d' interrupteurs 370 à 377 qui font partie du secs circuit d'échelonnement de tension 300. Dans le second mode de réalisation de l'invention, ces interrupteurs 370 à 377 viennent remplacer le convertisseur numérique-analogique 310 du premier mode de réalisation. L'interrupteur 377 est relié au point 131 du circuit 100, l'interrupteur 376 est relié au point 132 du circuit 100, tandis que les interrupteurs 375,374, 373, 372 et 37i sont reliés respectivement aux points 133, 134, 135, 136 et 137 du circuit 100. Enfin, l'interrupteur 370 est directement relié à la masse. On se rappellera que les points 131 à 137 sont les sièges de tension de la forme VRlp = U (2P - 1) D'autres parts, la ligne 380 définit la valeur de l'exposant, qui vient servir d'adresse pour commander les interrupteurs 370 à 377. On voit alors qu'il est aisé, connaissant la valeur de l'exposant e, de fermer sélectivement l'un des interrupteurs 370 à 377 afin d'obtenir sur l'entrée + de l'ampli ficateur différentiel 360 la tension suivante U . (2e - 1) La sortie de l'amplificateur 360 est appliquée à un jeu de résistances série 327 à 320 montées comme dans le premier mode de réalisation de l'invention, l'extrémité libre de la résistance 320 étant reliée à un point 330 qui retourne à l'entrée - de l'amplificateur 360. Le point 330 est également relié à la masse par deux résistances successivement montées en série 351 et 353.Enfin, le point commun des deux résistances 351 et 353 est relié par l'intermédiaire d'une résistance 352 aux sorties des interrupteurs 55 et 56. Dans le cas choisi pour la description, le signal d'entrée est positif, et c'est l'interrupteur 55 qui est fermé, appliquant donc une tension - VR1 à la résistance 351. Les valeurs des résistances 351, 352 et 353 sont respectivement désignées par Roll, R12 et R13. La correspondance avec le premier mode de réalisation s'écrit alors R1 = Ril + R12 . R13 R12 + R13 De son ce, la résistance 320 vaut comme précédemment ###- i ois la valeur de Ri, et les autres résistances 321 à 327 s'echelonnent comme dans le premier mode de réalisation. Il demeure donc vrai que la somme des résistances 320 à 327 est égale à R1. Enfin, la résistance R12 vaut 126 fois R13. On se rappellera maintenant que la valeur de la tension - VR1 appliquée à la résistance R12 s'écrit (27 - 1) U = 127.U. On voit alors immédiatement que la tension au point de jonction des résistances 351, 352 et 353, point désigné en 350, est égal à - U, du fait du rôle de diviseur de tension joué par les résistances R12 et R13. I1 est légitime de négliger. le reste du circuit résistif branché au point 350, qui présente une impédance beaucoup plus forte que la résistance R13, du fait que le point 330 est relié à l'entrée - à haute impédance de l'amplificateur 360, et ne vient à la sortie à basse impédance de cet amplificateur qu1à travers la totalité du réseau 320 à 327. On retrouve donc bien au point 350 la tension - U qui existait dans le premier mode de réalisation de l'invention, et était fournie par la source de tension 340. Finalement, le point 330 peut âtre considéré comurne relié à la masse par une source de tension de valeur - U, et de résistance interne R1 compte tenu des relations précitées entre les résistances Roll, R12 et R13. Ce point 330 se présente donc de la même manière que dans le premier mode de réalisation. De surcroît, l'amplificateur 360 vient intervenir pour forcer b différence de potentiel entre sa sortie et le point 330 à être égale à la valeur 2e U. On voit donc que lton retrouve exactement l'état d'équilibre du premier mode de réalisation, et que cette tension 2e . U est appliquée à l'ensemble série des résistances 327 à 320. Les tensions de référence du second jeu, présentes au point de jonction des différentes résistances 327 à 320 stetahlissent donc comme dans le premier mode de réalisation. Dès l'apparition, du signal Li, les commutateurs 221 à 227 changent d'état pour venir appliquer maintenant les tcr,szoo de référence du second jeu aux entrées inverseuses des comparateurs 211 à 217, qui vont donc alors fournir des indica-tions d'états binaires cl c7 exKacte3ilent de la même manière que dans le premier mode de réalisation. Au terme du retard défini par le circuit 42, ces indications sont transférées dans la mémoire 700 sous l'effet du signal L2, tandis que le contenu de la mémoire 700 est en meme temps transféré dans la mémoire 800 à travers le codage binaire produit par le circuit 500.Après ce transfert entre les mémoires, la valeur de l'exposant e se trouve maintenant définie par les sorties de la mémoire 800 sous forme binaire naturel, tandis que le contenu de la mémoire 700 est appliquée au codeur 7 en 3 500 qui vient fournir une valeur binaire naturelle de la mantisse m sur un second jeu de sortie apparaissant en bas et à droite de la figure 2. I1 apparaît donc qu'après le cycle des signaux de commande LO à L2, on obtient sur les différentes sorties illustrées en partie droite de la figure 2 le signe l'exposant ou partie entière et la mantisse ou partie fractionnaire d'un nombre logarithmique qui définit l'amplitude de la tension d'entrée V. à convertir. Si au lieu d'être positive, cette tension d'entrée V était négative, le fonctionnement du circuit serait exactement le même sauf que tous les signes des tensions de référence sont inversés par le jeu des interrupteurs 53 à 56. En dehors du fait qu'il accep t des tensions de pola- rité quelconque, le second mode de réalisation de l'invention présente l'avantage d'utiliser moins de composants, puisqu'un seul circuit comparateur sert pour les comparaisons avec les deux jeux de tensions de référence, et qu'au lieu d'utiliser un convertisseur numérique-analocgique, on prélève la tension auxiliaire nécessaire au second circuit d'échelonnement de tension directement dans le premier circuit d'échelonnement de tensions à l'aide des interrupteurs 370 à 377. En contrepartie de la diminution du nombre de composants, le second mode de réalisation de l'invention est de fonctionnement moins rapide, un cycle de conversion nécessitant environ 1 microseconde. Ben entendu la présente invention n'est pas limitée aux modes de réalsation décrits et s'étend à toute variantc conforre à son esprit En particulier, on peut modifier le premier mode de réalisation de l'invention pour qutil fonctionne avec les deux plités, en s'inspirant par exemple du second mode de réalisation.A l'inverse, on peut utiliser le second mode de réalisation de l'invention avec une seule polarité des tensions de référence, donc pour une seule polarité du signal rentrée. I1 est de même aisément accessible d > l'hom-"e de l'art de remplacer le circuit 300 du second mode de réalisation par son homologue du premier, tout comme de rendre le second mode de réalisation de l'invention plus rapide en revenant à la disposition comprenant deux circuits comparateurs séparés. Enfin, la description détaillée a été faite dans l'hypothèse que la base logarithmique de conversion est 2. I1 est manifestement tres simple, en particulier dans le second mode de réalisation, d'utiliser une base k quelconque, en agençant les circuits pour qu ils respectent les conditions donnes dans la définition générale de l'invention. On notera aussi qu'il n'est pas impératif de faire les comparaisons sur toutes les tensions de référence. Une partie des comparaisons, effectuée séquentiellement, permet d'accéder aux valeurs de e et m. Dans le même esprit, la comparaison pour les valeurs de référence p = O (sur VR1p) et q = o (sur VR2eq) n'est pas indispensable. PsEVENDICAu'IONS 1. Convertisseur analogique-numérique, caractérisé par le fait qu'il comporte, en combinaison - un premier ensemble générateur de tensions de référence, capa ble de produire un premier jeu de tensions de référence pré établies, de la forme VRlp = U (kP - 1) où U est la tension étalon de conversion, k est un nombre représentant la base logarithmique de conversion, tandis que p est un nombre entier qui varie par unités de 1 à n-l inclus, et dont les différentes valeurs sont associées respectivement à chacune des tensions de référence VRlp, n étant de son côté un nombre entier choisi à l'avance qui définit la pleine échelle de conversion, - un premier circuit comparateur pour comparer la tension d'entrée à convertir V. à une partie au moins des premières tensions de référence VRlp, afin de déterminer la valeur entière e, de zéro inclus à n - 1 inclus, pour laquelle VRle = U (k e - 1) Vi - un second ensemble générateur de tensions de référence, con necté au premier circuit comparateur pour en recevoir la valeur e de p, et capable de produire un second jeu de tensions de référence VR2eq, dépendant de cette valeur e, et de la forme où r est un nombre entier préétabli, de préférence égal à une puissance entière de k, et définissant la résolution logarith mique du convertisseur, tandis que q est un nombre entier qui varie de 1 à (r-l) inclus, et dont les différentes valeurs sont associées respectivement à chacune des tensions de référence VR2eq, - un second circuit comparateur pour comparer la tension d'entrée Vi à une partie au moins des secondes tensions de référence VR2eq, afin de déterminer la valeur entière m, de zéro inclus à r - i inclus, pour laquelle et - des moyens de sortie pour délivrer les nombres e et m respec tivement comme partie entière et partie fractionnaire d'un logarithme de base k représentant la tension d'entrée Vi. 2. Convertisseur ar.alogique-numérique selon la revendication 1, caractérisé par le fait que le premier ensemble générateur de tensions de référence comprend - un premier générateur de tension, qui produit une prenière tension prédéterminée VR1 max = U (kn-1 - 1), et - un premier circuit d'échelonnement de tension qui élabore le premier jeu de tensions de référence par subdivision de cette tension VRlmax. 3. Convertisseur analogique-numérique selon la revendication 2, caractérisé par le fait que le premier circuit d'échelonnement de tensions comprend un réseau à (n-l) étages équivalant à un diviseur de tension série dont les impédances W1 à Won 1 sont en progression géométrique de raison k, l'extrémité libre de l'impédance W1 etant reliée à la masse, et l'extrémité libre de l'impédance Wn~l = kn 2 W1 étant reliée à la tension auxiliaire VRlmax = U(I-, - 1), ce qui fournit la-tension de référence VRlp = U(kP - 1) au point commun entre l'étage de rang p - 1 et l'étage de rang p. 4. Convertisseur analogique-numérique selon l'une des revendications 1 à 3, caractérisé par le fait que le second ensemble générateur de tensions de référence comprend: - un second générateur de tensions qui produit une tension pré déterminée - U, et aussi, en fonction de la valeur e, une tension auxiliaire VR2max = U (ke+l - 1), et - un second circuit d'écheioIn-ment de tension qui reçoit cette tension intermédiaire VR2max -et élabore, par subdivision de tension entre celle-ci et la tension - U, le second jeu de tensions de référence. 5. Convertisseur analogique-numérique selon la revendication 4, caractérisé par le fait que le second circuit d'échelonnement de tension comprend un réseau diviseur de tensions a r+l éléments, d'impédances Zr à Zo, branchés en série entre ladite tension U (ke+1 - 1) et la tension - U précitée, avec Z00 = R, Z1 = R (\mrk 1), puis Z2 = Z1 ( (). 6. Convertisseur analogique-numérique selon l'une des revendications 4 et 5, caractérisé par le fait que k = 2, que le premier circuit comparateur compare la tension d'entrée V. à convertir à chacune des premières tensions de référence, qu'il lui est adjoint un moyen pour mémoriser des états binaires bl à bnî associés respectivement aux différentes comparaisons, et égaux à un ou zéro suivant que la tension d'entrée V. est supé rieure ou inférieure à la tension de référence correspondante, ces états binaires constituant une représentation de la valeur e, et par le fait que le second générateur de tensions engendre en plus une tension prédéterminée VR3 = U . 2n , et qu'il comprend en outre un convertisseur numérique-analogique binaire à n bits, lequel reçoit comme tension étalon la tension VR3, comme bit de poids le plus faible à convertir un bit 1, et comme autres bits à convertir les états binaires bl à bn 1 qui représentent la valeur e, dans l'ordre des poids croissants, ce convertisseur délivrant alors en sortie la tension VR2max = U (2 - 1). 7. Convertisseur analogique-numérique selon l'une des revendications 4 et 5, caractérisé par le fait qu'il est adjoint au premier circuit comparateur un moyen pour mémoriser une indication quant à celle VR1 des premières tensions de référence qui est égale à U (ke+l - 1), et par le fait que le second générateur de tensions comprend un circuit à commutation capable de réagir à l'indication ainsi mémorisée en appliquant sélectivement cette tension VRle+1 = U (ke+l - 1) au second circuit d'échelon- nement de tension. 8. Convertisseur analogique-numerique selon l'une des revendications i à 7, caractérisé par le fait que les deux circuits comparateurs possèdent des aplificateurs-comrXarateurs en commun, et qu'il est prévu un circuit de commutatio:i capable de relier les entrées de référence de ceux-ci dans un premier état à des tensions de référence respectives du premier jeu, et, dans un second état, à des tensions de référence respectives du second jeu. 9. Convertisseur analoyique-numrique selon l'une des revendications 1 à 8, caractérisé par le fait que les deux circuits comparateurs comparent la tension d'entrée Vi à chacune de leurs tensions de référence respectives, et qu'il leur est adjoint deux moyens de mémorisation respectifs pour mémoriser des états binaires bl à bn 1 en ce qui concerne les comparaisons relatives à la partie entière e et des états binaires cl à Cor 1 en ce qui concerne les comparaisons relatives à la partie frac tionnaire m, ainsi que deux circuits codeurs numériques pour reconstituer des nombres e et m représentant la partie entière et la partie fractionnaire du logarithme à partir des états binaires bl à bn~l et C1 à Cr~l, respectivement. 10. Convertisseur analoyique-numErique selon l'une des revendications 1 à 9, caractérisé par le fait que les tensions auxiliaires sont doublées par d'autres tensions de même valeur et de polarité inverse, applicables à la place des premières aux circuits d'échelonnement de tension, que les circuits de comparaison sont agencés pour fonctionner sur l'une ou l'autre polarite, et qu'il est prévu un circuit de détermination du signe de la tension d'entrée, lequel sélectionne la polarité des tensions auxiliaires.