La présente invention concerne un procédé de tralteme:.t de circuits intégrés de type CMOS (composants complementaires métal-oxyde-silicium) et notamment des semi-conducteurs de type planaire à isolation par diélectrique, ainsi que les procédés de fabrication de tels composants. Le développement des composants complémentaires métal- oxyde-silicium a montré qu'il n'ôtait pas possible de réaliser de tels composants sur un substrat de silicium brut, puisque les composants à effet de champ, à canal P et à canal N étaient reliés électriquement par le substrat commun de silicium La structure de tels composants CMOS sur un substrat de saphir, généralement appelée "silicium sur saphir" La figure 1 est un schéma d'un composant de type CMOS sur un substrat de saphir réalisé en utilisant le traitement selon l'art antérieur. Les îlots de silicium 50, portant une région de source 52, une région de drain 54 et une région de porte 55 sont séparés physiquement sur le substrat de saphir 56. La figure 2 est une coupe transversale selon la ligne II-II d'une partie de l'un des îlots de silicium 50 à travers la région de porte 55. Une mince couche de dioxyde de silicium forme l'oxyde de porte 58 qui est compris entre l'îlot de silicium 50 et l'électrode métal lique 60. L'oxyde de porte 58 et l'électrode métallique 60 recouvrent tous deux le coin ou bord 62 de l'pilot de silicium 50. Alors que l'électrode métallique 60 arrive sur la surface 64 du substrat de saphir 56, l'oxyde de porte 58 n'arrive pas complètement sur la surface 64 du substrat de saphir 56 à cause de la croissance incomplète pendant l'oxydation. Cette croissance incomplète se traduit fréquemment par un faible intervalle 68 entre l'oxyde de porte 58 et la surface 64 du substrat 56 de saphir; une partie de métal de l'électrode métallique 60 peut se loger dans cet intervalle 66, ce qui aboutit à une zone affaiblie dans l'oxyde de porte 58; il peut en résulter une rupture de l'oxyde se traduisant par un court-circuit entre l'électrode métallique 60 et l'pilot de silicium 50. Ce phénomène se produit fréquemment.De plus, le risque de la rupture de l'oxyde au coin ou au bord 62 de lîlot de silicium 50 est également plus grand a cause des champs électriques élevés créés au niveau du coin 62. La structure du composant représenté sur les figures 1 et 2 aboutit â des difficultés supplémentaires au cours des opérations ultérieures de masquage, lorsqu'il est nécessaire de focaliser â la surface de l'pilot de silicium 50 et à la surface du substrat de saphir 56. Etant donné les limites de la profondeur de champ provenant de la hauteur de lilot de silicium 50 audessus de la surface du substrat de saphir 56, il est difficile de focaliser le masque simultanément sur les deux surfaces, ce qui se traduit par des problèmes de résolution et des distorsions possibles par rapport aux formes voulues, ce qui entrain en particulier des courts-circuits de métallisation. Dans le procédé de fabrication de transistors MOS complémentaires a canal P et à canal N, il faut que la distance entre les régions de porte respectives soit aussi constante que possible à cause des phases opératoires aboutissant à la fabrication des oxydes de porte, qui sont généralement réalisés à l'aide d'un seul masque. Selon l'art antérieur, on a souvent rencontré des erreurs de repérage au centre des régions de porte, ce qui se traduit par une quantité excessive de métal de porte au-dessus de la région de source ou de drain augmentant ainsi la capacité résultant de ce chevauchement et diminuant la vitesse de fonctionnement du composant ou du circuit. La charge induite par radiation dans le substrat de saphir influence notablement le fonctionnement du composant à canal N. Dans un environnement de radiation, le saphir prend une charge positive qui se place au voisinage de l'interface saphir/ silicium. La charge positive du saphir assure une charge négative a l'interface du silicium et crée ainsi un canal de retour pour le flux d'électrons. Ce canal n'est pas commandé par la porte normale qui se trouve à la surface supérieure. Selon l'art anté rieur, on rencontre fréquemment une telle fuite de canal arrière, influençant de façon genante le fonctionnement d'un composant à canal N. L'élément déterminant de la structure d'un composant MOS est le chevauchement de l'oxyde de porte au-dessus de la région de source ou de la région de drain. Lart antérieur exige un surdimensionnement de la fenêtre de la porte pour compenser les erreurs d'alignement et assurer que la mince région de porte chevauche à la fois la région de source et la région de drain. Ce chevauchement se traduit par une capacité de chevauchement plus élevée, qui diminue la vitesse de fonctionnement du composant Il est souhaitable pour cela de réaliser des îlots de silicium sur un substrat de saphir, dont les composants puissent être reliés sans passer par des gradins, des coins ou des intervalles au bord des îlots de silicium Il est également souhaitable que la surface des îlots de silicium et les surfaces entre les îlots de silicium soient à la même hauteur au-dessus du substrat de saphir pour éviter les variations de champ pendant les opérations de masquage, éviter que le métal de porte ne chevauche la région de source et la région de drain et n'augmente la capacité de porte par suite d'une erreur d'alignement entre deux régions de types différents ou par suite d'une erreur d'alignement de masque pour une seule région Il est également intéressant d'éviter les fuites par canal arrière dans un composant à canal de type Ni après induction d'une charge dans le substrat de saphir de support, lors d une ionisation par radiation. De façon générale, l'invention a pour but de créer des composants à effet de champ, dont Igisolation soit améliorée. L' invention concerne un semi-conducteur réalisé sur des régions semi-conductrices portées par un support ou substrat électriquement isolant, ce semi-conducteur étant réalisé en un matériau isolant électriquement, séparant les régions semiconductrices et étant porté par le substrat isolant, ce matériau isolant étant pratiquement à la même hauteur que les régions semi-conductrices. L'invention concerne un procédé de réalisation d'une structure de semi-conducteur, comportant des îlots de silicium, isolés sur un substrat de saphir, l'isolation étant formée par des régions de dioxyde de silicium entourant les îlots et la région de dioxyde de silicium ayant une surface supérieure affleurant approximativement la surface supérieure des llots de silicium, en recouvrant le substrat de saphir. Une telle structure sera appelée ci-après "structure planaire". Les phases du procédé permettant de mettre en confidence correcte les transistors à canal de type N et à canal de type P5 permettent de remédier à toute compensation des erreurs d'alignement de masque selon l'art antérieur, au cours des diverses opérations de masquage successives.Les phases consistant à réduire 1 effet de fuite par canal arrière en implantant une forte concentration de dopant de type P dans l'intervalle silicium/saphir seront décrites ultérieurement. Cette façon de procéder permet de réduire les effets des charges positives créées par radiation.Les diverses phases de procédé consistent à obtenir un pseudo-oxyde de porte à alignement automatique, en utilisant une couche de nitrure de silicium de façon à réduire au minimum la capacité de chevau chement et à augmenter la vitesse de travail du composant, L'invention sera décrite plus en détail à laide d'un exemple de réalisation préférentiel représenté schématiquement dans les dessins annexés, dans lesquels - La figure 1 est un schéma simplifié en perspective de transistors caractéristiques formant des circuits CMOS selon 1 t art antérieur; - La figure 2 est une coupe verticale partielle) à échelle agrandie, selon la ligne Il-Il de la structure de porte de la figure 1;; - Les figures 3 à 17 sont des coupes verticales montrant les structures obtenues après les diverses phases de fabrication d'un composant de type CMOS sur un substrat de saphir. On réduit les risques de défaut dioxyde au coin des lots de silicium et le court-circuit du substrat de saphir, qui étaient des défauts fréquents de l'art antérieur, ce qui permet d'augmenter le rendement, en entourant l?ilot de silicium avec un isolant diélectrique ayant pratiquement la même hauteur que rollot de silicium au-dessus du substrat de saphir. Cela donne une surface supérieure pratiquement plane. Les figures 3 à 7 représentent les structures obtenues selon diverses phases de procédé. La figure 3 montre une couche d'un matériau semi-conducteur 70 déposée sur un substrat de saphir 72. Le matériau caractéristique semi-conducteur 70 est du silicium, faiblement dopé avec des dopants de type N, ayant une résistivité comprise entre 4 et 8 ohms-centimètres et une épaisseur comprise entre 0,1 micron et 1 > 5 micron.La figure 4 montre le composant après développement sur le silicium semi-conducteur 70 d'une mince couche de dioxyde de silicium 74 ayant une épaisseur approximativement égale à 100-Angströmsc On a déposé une couche de nitrure de silicium 76 au-dessus de la couche de dioxyde de silicium 74 La couche mince de dioxyde de silicium 74 sert à réduire les contraintes de surface entre la couche de silicium 7') et la couche de nitrure de silicium 76. Cette couche 74 peut être supprimée s9i, n'est pas nécessaire de réduire ces contraintes Une couche de dioxyde de silicium 78 dcune épaisseur approximativement égale à 5.000 Angstroms est dépose au-dessus de la couche de nitrure de silicium 76. Un matériau photosensible généralement appelé E'produit photorésistant" est déposé sur la structure comme représenté à la figure 4. On expose cette couche à travers un masque et on développe en utilisant des moyens connus, pour laisser de petites régions exposées de la couche de dioxyde de silicium 78 On utilise des agents d'attaque chimique pour enlever des parties exposées de la couche 78 de dioxyde de silicium afin dcarriver Jusquià la surface de nitrure de silicium 76. Après enlèvement de la couche photorésistante, on utilise un agent chimique pour enlever les parties de la couche de nitrure de silicium 76 qui ne sont pas masquées par les parties restantes de la couche dioxyde 78.La structure résultante, représentée sur la figure 5, est composée de petits blocs qui correspondent à 1empilage de couches à savoir la couche d'oxyde de contrainte 74, les parties restantes de la couche de nitrure de silicium 76 et les parties restantes de la couche de masquage de dioxyde de silicium 78. La couche de masquage de dioxyde de silicium 78 a été enlevée. La couche de masquage 78 décrite ci-dessus pour former un masque servant à l'attaque chimique de la couche de nitrure de silicium 76 peut être remplacée si l'on utilise d autres procédés de photogravure pour attaquer la couche de nitrure de silicium 76. Après enlèvement des parties restantes de la couche de masquage 78 en dioxyde de silicium, on procède à une phase d'oxydation. Au cours de cette opération, on transforme tout le silicium entre des blocs formés par les couches 74 et 76 en dioxyde de silicium. La figure 6 montre le dispositif après cette opération d'oxydation au cours de laquelle les îlots de silicium 70 sont isolés diélectriquement par des régions de dioxyde de silicium 80.Le dispositif est aplani par croissance de la couche de dioxyde de silicium de façon que la surface de la région 82 de dioxyde de silicium soit approximativement à la même hauteur au-dessus du substrat de saphir 72 que l'îlot de silicium 70. Etant donné l'augmentation de volume correspondant à la transformation de silicium en dioxyde de silicium, selon les techniques connues, il est nécessaire d oxyder cette région par deux opérations d'oxydation distinctes La figure 7 est une coupe transversale de la surface pratiquement plane après enlèvement de la couche de nitrure de silicium 76. Etant donné que la surface des régions de dioxyde de silicium 80 est approximativement à la même hauteur au-dessus du substrat de saphir 72 que l?ilot de silicium 70, la structure du champ électrique élevé au coin 75 de billot de silicium 70 et liintervalle ou interface 77 à la surface du substrat de saphir 72 sera réduite à la fin de la réalisation du dispositif 5 car l oxyde de porte sera essentiellement à fleur avec le matériau isolant environnant.De plus, étant donné la planéité pratiquement totale de la surface de 19lot de silicium 70 et de la surface de la région de dioxyde de silicium 80, on réduit les problèmes de focalisation provenant de la profondeur des limites de champ pendant des opérations ultérieures de photomasquageo Les figures 8 à 13 sont des schémas montrant les structures résultant de diverses phases du procédé pour obtenir une colncidence pratiquement correcte entre les transistors a canal de type N et à canal de type P, dans une structure CMOS, et en utilisant des diffusions avec alignement automatique. En partant de la figure 8, selon la structure plane représentée à la figure 7, on dépose une couche de nitrure de silicium 90 et une couche de dioxyde de silicium 92 sur la couche d'oxyde 74 et la région de dioxyde de silicium 80 pour créer une structure stratifiée comme seule représentée à la figure 8. En utilisant les procédés de photomasquage, on ouvre des fenetres dans la couche d'oxyde 92 pour réaliser sous ces fenêtres respectivement les régions de source et de drain. Les fenêtres se réalisent par attaque chimique. La figure 9 montre la structure résultante et notamment les fenêtres 94. On enlève des parties de la couche de nitrure de silicium 90 et de la couche d'oxyde 74 par attaque chimique pour dégager les surfaces correspondantes de l'îlot de silicium 70. Les parties restantes de la couche de dioxyde de silicium 92 sont enlevées à la suite de cela. On pourrait supprimer la couche de masquage 92 en dioxyde de silicium, pour former un masque servant à l'attaque chimique de la couche de nitrure de silicium 90, si l'on utilise d'autres procédés de photogravure, connus pour attaquer la couche de nitrure de silicium 90. La figure 10 montre la structure obtenue. Les parties de la couche de nitrure de silicium 90 restent alors sur les régions de dioxyde de silicium 90, d'isolation électrique, ainsi qu'au-dessus de la couche d'oxyde 74 et les parties 96 des îlots de silicium 70.Ces parties résiduelles de la couche de nitrure de silicium 90 servent de couches de masquage pour doper les régions de source et de drain des composants à canal de type N et à canal de type P dans les îlots de silicium 70, se traduisant par une coincidence pratiquement correcte entre les régions de porte des composants à canal de type N et de type P. Le dopage de la région de source et de la région de drain de transistors à canal de N et à canal de type P peut se faire suivant différents procédés. Les structures résultantes d'un procédé préférentiel sont représentées aux figures 11, 12 et 13. Selon la figure 11, on dépose un verre 100 en dioxyde de silicium dopé N, ayant une épaisseur approximativement égale à 5.000 Angstroms, à la surface de la structure représentée à la figure 10. Au-dessus du verre 100 en dioxyde de silicium dopé N, on dépose une couche de dioxyde de silicium 102. La couche 102 constitue un revêtement de diffusion extérieure recouvrant le verre 100 en dioxyde de silicium dopé N, évitant toute diffusion vers l'extérieur du dopant N pendant les phases de traitement ultérieures. La figure 12 montre le composant à la fin du photomasquage et de l'attaque chimique, pour enlever le verre 100 de dioxyde de silicium dopé N et la couche de dioxyde de silicium 102 pour avoir des composants à canal de type P. La couche de verre 100 de dioxyde de silicium dopé N et le recouvrement de diffusion extérieure 102 restent sur l'îlot de silicium 70n à canal de type N, qui donnera un transistor à canal N. Le photomasquage et l'attaque chimique ont enlevé la couche de verre 100 et le revêtement 102 de#l'ilot de silicium à canal de type P, 70p en dégageant des régions qui constitueront le drain et la source du composant à canal P. La structure représentée sur la figure 13 est réalisée en effectuant un dépôt préalable d'un matériau de type P tel que du bores suivi par l'injection d'un dopant de type P et d'un dopant de type N, puis la suppression de toutes les couches de verre déposées La structure représentée sur la figure 13 résulte d'une coincidence correcte entre les régions de drain et de source 110 d'un composant à canal N et les régions de source et de drain 112 deun composant à canal de type P, du fait des diffusions à alignement automatique En outre, les opérations suivantes, décrites ci-apres, ne nécessitent pas de masquage et d'attaque de dioxyde pour former l'isolant de porte.De ce fait, il n'est pas nécessaire de surdimensionner la porte comme dans les techniques connues La suppression de ce surdimensionnement de la porte réduit la capacité excessive associée au chevauchement de la porte et du drain et de la source améliorant ainsi la réponse en fréquence du transistor. Les figures 14, 15, 16, 17 montrent les phases restantes pour la fabrication d'un composant CMOS sur un substrat de saphir en utilisant les procédés décrits ci-dessus. Après avoir réalisé une structure comme représenté à la figure 13, on effectue une phase d'oxydation au cours de laquelle on développe un oxyde de champ épais 120 au-dessus des parties qui ne sont pas recouvertes d'une couche de nitrure de silicium 90 comme représenté à la figure 14. Le développement de l'oxyde se fait au-dessus des régions de source et de drain 110 du composant à canal N et des régions de source et de drain 112 du composant à canal de type P. La couche de nitrure de silicium 90 recouvrant les îlots de silicium 70n et 70p a pour but d'éviter la croissance de dioxyde de silicium dans les régions dans lesquelles on formera la porte, en permettant le développement de l'oxyde de champ 120, à alignement automatique, autour de la région de porte, avec pseudoalignement automatique des régions de porte et des régions de source et de drain, Pour réduire les difficultés liées à l'effet de fuite par canal arrière sur un composant de type N, on prévoit une concentration de charges positives dans le silicium au voisinage du substrat silicium/saphir. Cela se fait en enlevant d'abord les parties résiduelles de la couche de nitrure de silicium 90. On dépose une couche photorésistante 130 comme représenté à la figure 15 et on expose, puis on développe pour dégager la couche d'oxyde 74 ou la région de porte 132 du composant à canal de type N et masquer la région de porte 134 du composant à canal P. On procède à une implantation ionique du matériau de type P tel que du bore, et on effectue un recuit de façon à obtenir une concentration maximale en dopant de type P dans le substrat de silicium au voisinage de 1'interface silicium/saphir. Cela a pour but d'augmenter la charge positive induite par radiation, nécessitée par le substrat de saphir avant qu'un canal arrière à charges négatives reliant les régions de source et de drain 110 ne soit réalisé. Des valeurs de concentration caractéristiques en dopant P à l'interface saphir/silicium sont de l'ordre de 5 x 1017/cm3 et des valeurs caractéristiques à la surface de silicium sont de l'ordre de 2 x 1016/cm3. Le cas échéant, on peut modifier le seuil du composant à canal N en procédant à une implantation ionique supplémentaire en dopant de type P au voisinage de la surface de silicium sur la région de porte 132. En variante, le cycle de traitement thermique qui active l'implantation peut se faire pour aboutir à une certaine redistribution du produit P, implanté à la surface de la région de porte 132. Cependant, il faut réduire au minimum une telle redistribution pour maintenir la plus forte concentration possible au voisinage de l'interface silicium/saphir de la région de porte 132. Suivant le cas, il peut être intéressant d'effectuer l'implantation ionique avant les phases de traitement. En dépo sant une couche photorésistante sur la structure représentée à la figure 7, en exposant cette couche à travers un masque et en développant pour dégager la couche d'oxyde 74 et l'plot de silicium 70 sur lequel sera réalisé le composant MOS à canal de type N, on peut effectuer l'implantation ionique plus tôt dans le déroulement du procédé, et le traitement à haute température, effectué ultérieurement, constitue alors le cycle de recuit. La figure 16 montre un composant CMOS après attaque de la couche d'oxyde 74 d'une épaisseur de 100 Angstroms et enlèvement de la couche photorésistante 130, puis oxydation avec développement de l'oxyde de porte 140. L'oxyde 140 est pseudo aligné automatiquement sur la région 132 de type P et la région 134 de type N, car les régions dioxyde de champ 120 à alignement automatique forment les régions de porte 132 et 134. La figure 17 montre la forme finale d'une structure CMOS sur le substrat de saphir 72. On utilise des procédés usuels pour couper une ouverture dans la région de source et de drain 110, 112 et permettre l'évaporation du métal dans ces régions et sur l'oxyde de porte 140. Puis, on effectue un photomasquage et une attaque chimique pour laisser un contact métallique 144 au-dessus de la région de source 110 et de la région de drain 112, ainsi qu'au-dessus de 1'oxyde de porte 140. De façon caractéristique, il y aura un certain chevauchement entre la couche métallique 144 et l'oxyde de champ 120. Cependant, la capacité de chevauchement qui en résulte est réduite au minimum à cause de l'épaisseur de la couche d'oxyde de champ 120. Il est à remarquer que certains des procédés décrits ci-dessus ont des applications plus générales que la seule fabrication dKun composant de type CMOS sur un substrat de saphir. La structure représentée à la figure 7, dans laquelle les ;lots de silicium 70 sont isolés diélectriquement par une couche de dioxyde de silicium 80, a des applications dans la réalisation de n'importe quel composant silicium-sur-saphir e L'isolant diélec trique sur les îlots de silicium et la surface pratiquement plane du silicium et du dioxyde de silicium, réduisent les risques de défaut d'oxyde au niveau des coins du silicium, améliorent la phase de couverture du métal, réduisent les problèmes de focalisation provenant des limites de la profondeur de champ et réduisent tout défaut d'oxyde à l'intervalle de l'interface silicium/saphir/ dioxyde de silicium, pour n'importe quel composant de type MOS réalisé sur un substrat en saphir. Bien que les phases de traitement aboutissant à la structure représentée à la figure 13, dans laquelle les régions de drain et de source 110 d'un composant à canal de type N coïncident exactement avec les régions de drain et de source 112 d'un composant à canal de type P, ces procédés s'appliquent également à la réalisation de composants CMOS sur du saphir et à la fabrication de tout autre composant nécessitant un alignement précis entre les niveaux des masques.De plus, ces procédés s'appliquent au traitement du silicium en vrac, et non seulement à une structure d'ilotes de silicium sur un substrat de saphir La phase du procédé pour élever la tension de seuil avant que la fuite par canal arrière ne se produise, consistant à implanter à forte concentration un dopant de type P au voisinage de l'interface silicium/saphir, s'applique à n1 importe quel composant MOS à canal N, réalisé sur un substrat en saphir. De plus, les phases du procédé, énoncées ci-dessus et qui servent à la réalisation de l'oxyde de porte auto-alignés par rapport à la région de source et la région de drain, stappliquent à toute structure MOS à canal de type N ou à canal de type Ps ainsi qu t à une structure CMOS, que le composant soit réalisé sur un substrat de saphir ou un substrat de silicium brut De plus, bien que la description ci-dessus concerne le masquage de couches de dioxyde de silicium, de nitrure de silicium et d'une couche photo-résistantes on peut envisager d'autres produits. tt EV END I CATI 0 NS 10) Semi-conducteur formé de régions semi-conductrices portées par un substrat isolant électriquement, semi-conducteur caractérisé en ce qu'il se compose d'un matériau isolant électri quement, séparant les régions semi-conductrices, ce matériau étant porté par le substrat isolant électrique, et ce matériau isolant étant pratiquement à la même hauteur que les régions semiconductrices. 20) Semi-conducteur selon la revendication 1, caractérisé en ce qu'il présente une concentration en particules chargées, dans le semi-conducteur au voisinage du substrat. 30j Semi-conducteur selon l'une quelconque des revendications 1 et 25 caractérisé en ce que le substrat est du saphir. 40) Procédé de fabrication de régions semi-conductrices espacées les unes des autres et qui sont portées par un premier matériau isolant électriquement en étant séparées par un second matériau isolant électriquement, procédé caractérisé en ce qu on forme un vasque sur un matériau semi-conducteur d'un premier matériau isolant électriquement, on oxyde les parties exposées du matériau semi-conducteur jusqu'à la surface du premier matériau isolant électriquement. 50) Procédé selon la revendication 4, caractérisé en ce qu'on masque la structure, on développe de l'oxyde de porte sur la surface semi-conductrices on forme les connexions métalliques sur les surfaces espacées et on réalise une couche conductrice recouvrant 1' oxyde 60) Procédé selon l'une quelconque des revendications 4 et 5, caractérisé en ce que la structure de masquage comprend du nitrure de silicium. 70) Procédé selon l'une quelconque des revendications 4 à 6, caractérisé en ce qu'on dépose une concentration de particules chargées sur le substrat de silicium au voisinage du premier matériau isolant. 80) Procédé selon la revendication 7, caractérisé en ce quc l'opération de dépôt consiste en une implantation ionique d'un dopant de type P.