Capteur iTOF La présente description concerne un capteur iTOF comprenant une pluralité de pixels (2) comportant chacun : une zone de photoconversion (PD) ; un circuit de lecture (LECT') ; et au moins deux ensembles (F1, F2) comportant chacun : - un élément capacitif (C1, C2) connecté à un premier noeud (SN1, SN2) de ensemble, - un dispositif commandable (TG'1, TG'2) de transfert de charge connecté entre une première électrode (100) de la zone de photoconversion (PD) et le premier noeud (SN1, SN2), et - un premier transistor (SF1, SF2) ayant une grille connectée au premier noeud (SN1, SN2), une source connectée au circuit de lecture (LECT') et un drain configuré pour recevoir un potentiel de polarisation (Vdd). Figure pour l'abrégé : Fig. 2 Capteur iTOF La présente description concerne de façon générale les circuits électroniques, et, plus particulièrement, des capteurs de type à temps vol indirect. Dans un capteur de type à temps de vol indirect, ou, plus simplement, capteur temps de vol indirect ("indirect time of flight sensor" en anglais - iTOF), pendant une phase d'intégration, de la lumière modulée périodiquement en amplitude est émise vers une scène. La lumière modulée, après avoir été réfléchie par la scène, est ensuite reçue par les pixels du capteur. Dans chaque pixel, la lumière reçue provoque la photogénération de charges dans une zone de photoconversion du pixel. Dans les capteurs temps de vol indirect connus, pendant la phase d'intégration, les charges photogénérées sont transférées périodiquement vers plusieurs mémoires pincées ("pinned memory" en anglais) différentes, à une même fréquence, par exemple, la fréquence de modulation de la lumière émise, mais avec une phase différente par rapport à la fréquence de modulation de la lumière émise. A partir des différences de quantités de charges stockées dans les mémoires pincées d'un pixel à la fin de la période d'intégration, un déphasage entre la lumière émise et la lumière reçue par le pixel est déterminé, et une distance entre le pixel et un point de la scène ayant réfléchi la lumière en direction de ce pixel peut être déduite de ce déphasage. Les capteurs temps de vol indirect connus présentent divers inconvénients. Il existe un besoin de pallier tout ou partie des inconvénients des capteurs temps de vol indirect connus. Un mode de réalisation pallie tout ou partie des inconvénients des capteurs temps de vol indirect connus. Un mode de réalisation prévoit un capteur de type à temps de vol indirect comprenant une pluralité de pixels comportant chacun : une zone de photoconversion ; un circuit de lecture ; et au moins deux ensembles comportant chacun : - un élément capacitif connecté à un premier noeud dudit ensemble, - un dispositif commandable de transfert de charge connecté entre une première électrode de la zone de photoconversion et ledit premier noeud, et - un premier transistor ayant une grille connectée au premier noeud, une source connectée au circuit de lecture et un drain configuré pour recevoir un potentiel de polarisation. Selon un mode de réalisation, chaque ensemble de chaque pixel comprend en outre un interrupteur ayant une première borne de conduction connectée au premier noeud dudit ensemble et une deuxième borne de conduction configurée pour recevoir un potentiel d'initialisation du premier noeud. Selon un mode de réalisation, dans chaque ensemble de chaque pixel, l'élément capacitif comprend une capacité intrinsèque du premier noeud dudit ensemble. Selon un mode de réalisation, dans chaque ensemble de chaque pixel, l'élément capacitif comprend en outre une capacité ayant une première électrode connectée au premier noeud dudit ensemble et une deuxième électrode configurée pour recevoir un potentiel de référence. Selon un mode de réalisation, pendant chaque phase de lecture du capteur, dans chaque pixel et pour chaque ensemble du pixel, le circuit de lecture est configuré pour fournir un signal représentatif d'une première valeur d'une tension du premier noeud dudit ensemble, à partir d'une tension de la source du premier transistor dudit ensemble à la fin d'une phase d'intégration de la lumière précédant la ladite phase de lecture. Selon un mode de réalisation, pendant chaque phase de lecture du capteur, dans chaque pixel et pour chaque ensemble du pixel, le circuit de lecture est en outre configuré pour fournir un signal représentatif d'une deuxième valeur de la tension du premier noeud dudit ensemble, à partir d'une tension de la source du premier transistor dudit ensemble à la fin d'une phase d'initialisation précédant la phase d'intégration qui précède ladite phase de lecture. Selon un mode de réalisation, dans chaque pixel, pour chaque ensemble du pixel, le circuit de lecture comprend : - une première capacité associée audit ensemble, - un premier interrupteur associé audit ensemble, le premier interrupteur étant connecté entre la première capacité et un noeud interne du circuit de lecture, ledit noeud interne étant couplé à la source du premier transistor dudit ensemble. Selon un mode de réalisation, dans chaque pixel, pour chaque ensemble du pixel, le circuit de lecture comprend en outre : - une deuxième capacité associée audit ensemble, et - un deuxième interrupteur associé audit ensemble, le deuxième interrupteur étant connecté entre la deuxième capacité et ledit noeud interne. Selon un mode de réalisation, dans chaque pixel, ledit noeud interne du circuit de lecture est distinct pour chaque ensemble dudit pixel et est couplé à la source du premier transistor dudit ensemble par un interrupteur du circuit de lecture. Selon un mode de réalisation, dans chaque pixel, pour chaque ensemble du pixel, le circuit de lecture comprend : - un transistor ayant sa grille connectée audit noeud interne et un drain configuré pour recevoir un potentiel de polarisation ; et - un interrupteur connecté entre la source dudit transistor et une sortie du pixel. Un mode de réalisation prévoit un procédé de commande d'un capteur de type à temps de vol indirect comprenant une pluralité de pixels comportant chacun : une zone de photoconversion ; un circuit de lecture ; et au moins deux ensembles comportant chacun : - un élément capacitif connecté à un premier noeud dudit ensemble, - un dispositif commandable de transfert de charges connecté entre une première électrode de la zone de photoconversion et le premier noeud, et - un premier transistor ayant une grille connectée au premier noeud, une source connectée au circuit de lecture et un drain configuré pour recevoir un potentiel de polarisation, le procédé comprenant : - pendant chaque phase d'intégration de la lumière par le capteur, dans chaque ensemble de chaque de pixel, activer périodiquement le dispositif de transfert dudit ensemble pour transférer périodiquement des charges de la zone de photoconversion vers l'élément capacitif dudit ensemble ; et - pendant une phase de lecture du capteur mise en œuvre après chaque phase d'intégration, obtenir, par le circuit de lecture de chaque pixel et pour chaque ensemble dudit pixel, un signal représentatif d'une première valeur d'une tension du premier noeud dudit ensemble, à partir d'une tension de la source du premier transistor dudit ensemble à la fin de la phase d'intégration précédant ladite phase de lecture. Selon un mode de réalisation, pour chaque ensemble de chaque pixel, le procédé comprend en outre : une phase d'initialisation de la tension du premier noeud dudit ensemble mise en œuvre avant chaque phase d'intégration, de préférence simultanément dans tous les pixels ; et pendant la phase de lecture mise en œuvre après chaque phase d'intégration, obtenir, par le circuit de lecture dudit pixel et pour chaque ensemble dudit pixel, un signal représentatif d'une deuxième valeur de la tension du premier noeud dudit ensemble, à partir de la tension de la source du premier transistor dudit ensemble à la fin de la phase d'initialisation précédant la phase d'intégration qui précède ladite phase de lecture. Selon un mode de réalisation, pour chaque ensemble de chaque pixel, l'obtention du signal représentatif de ladite première valeur comprend : - à la fin de chaque période d'intégration, ouvrir, de préférence simultanément dans tous les pixels, un premier interrupteur du circuit de lecture pour mémoriser une tension aux bornes d'une première capacité du circuit de lecture, la première capacité et le premier interrupteur étant associés audit ensemble, le premier interrupteur étant connecté entre ladite première capacité et un noeud interne du circuit de lecture, ledit noeud interne étant couplé à la source du premier transistor dudit ensemble, et la tension mémorisée étant représentative de la tension de la source du premier transistor dudit ensemble à la fin de ladite phase d'intégration ; et - pendant la phase de lecture suivant ladite phase d'intégration, obtenir ledit signal en fermant le premier interrupteur associé audit ensemble pour lire la tension mémorisée aux bornes de la première capacité. Selon un mode de réalisation, pour chaque ensemble de chaque pixel, l'obtention du signal représentatif de la deuxième valeur comprend : - à la fin de chaque phase d'initialisation, ouvrir, de préférence simultanément dans tous les pixels, un deuxième interrupteur du circuit de lecture pour mémoriser une tension aux bornes d'une deuxième capacité du circuit de lecture, la deuxième capacité et le deuxième interrupteur étant associés audit ensemble, le deuxième interrupteur étant connecté entre ladite deuxième capacité et le noeud interne couplé à la source du premier transistor dudit ensemble, et la tension mémorisée étant représentative de la tension de la source du premier transistor dudit ensemble à la fin de la phase d'initialisation ; - pendant la phase de lecture suivant la phase d'intégration qui suit ladite phase de lecture, obtenir ledit signal en fermant le deuxième interrupteur associé audit ensemble pour lire la tension mémorisée aux bornes de la deuxième capacité. Selon un mode de réalisation, pour chaque ensemble de chaque pixel, le circuit de lecture comprend un interrupteur connecté entre la source du premier transistor dudit ensemble et le noeud interne auquel est couplé la source du premier transistor dudit ensemble, le procédé comprenant en outre : - fermer ledit interrupteur pendant chaque mémorisation d'une tension par ledit circuit de lecture ; et - ouvrir ledit interrupteur pendant chaque lecture d'une tension mémorisée par ledit circuit de lecture. Selon un mode de réalisation, le capteur commandé est un capteur tel que décrit ci-dessus. Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la représente, de manière schématique, un exemple d'un circuit d'un pixel d'un capteur temps vol indirect ; la représente, de manière schématique, un exemple d'un mode de réalisation d'un circuit d'un pixel d'un capteur temps vol indirect ; et la représente un mode de mise en œuvre d'un procédé par un capteur temps vol indirect comprenant une matrice de pixels du type de celui de la . Capteur de type à temps de vol indirect comprenant une pluralité de pixels (2) comportant chacun : une zone de photoconversion (PD) ; un circuit de lecture (LECT') ; et au moins deux ensembles (F1, F2) comportant chacun : - un élément capacitif (C1, C2) connecté à un premier noeud (SN1, SN2) dudit ensemble, l'élément capacitif (C1, C2) comprenant deux électrodes conductrices en vis-à-vis et séparées l'une de l'autre par une couche diélectrique, - un dispositif commandable (TG'1, TG'2) de transfert de charge connecté entre une première électrode (100) de la zone de photoconversion (PD) et ledit premier noeud (SN1, SN2), et - un premier transistor (SF1, SF2) ayant une grille connectée au premier noeud (SN1, SN2), une source connectée au circuit de lecture (LECT') et un drain configuré pour recevoir un potentiel de polarisation (Vdd). Capteur selon la revendication 1, dans lequel chaque ensemble (F1, F2) de chaque pixel (2) comprend en outre un interrupteur (RST') ayant une première borne de conduction connectée au premier noeud (SN1, SN2) dudit ensemble et une deuxième borne de conduction configurée pour recevoir un potentiel d'initialisation (Vdd) du premier noeud (SN1, SN2). Capteur selon la revendication 1 ou 2, dans lequel, dans chaque ensemble (F1, F2) de chaque pixel (2), l'élément capacitif (C1, C2) comprend en outre une capacité intrinsèque du premier noeud (SNA, SN2) dudit ensemble. Capteur selon la revendication 3, dans lequel, dans chaque ensemble (F1, F2) de chaque pixel (2), une première des deux électrodes conductrices de l'élément capacitif (C1, C2) est connectée au premier noeud (SN1, SN2) dudit ensemble et une deuxième électrode des deux électrodes conductrices de l'élément capacitif (C1, C2) est configurée pour recevoir un potentiel de référence (GND). Capteur selon l'une quelconque des revendications 1 à 4, dans lequel, pendant chaque phase de lecture (304) du capteur, dans chaque pixel (2) et pour chaque ensemble (F1, F2) du pixel, le circuit de lecture (LECT') est configuré pour fournir un signal représentatif d'une première valeur d'une tension du premier noeud (SN1, SN2) dudit ensemble, à partir d'une tension de la source du premier transistor (SF1, SF2) dudit ensemble à la fin d'une phase d'intégration (302) de la lumière précédant la ladite phase de lecture. Capteur selon la revendication 5, dans lequel, pendant chaque phase de lecture (304) du capteur, dans chaque pixel (2) et pour chaque ensemble (F1, F2) du pixel, le circuit de lecture (LECT') est en outre configuré pour fournir un signal représentatif d'une deuxième valeur de la tension du premier noeud (SN1, SN2) dudit ensemble, à partir d'une tension de la source du premier transistor (SF1, SF2) dudit ensemble à la fin d'une phase d'initialisation (300) précédant la phase d'intégration (302) qui précède ladite phase de lecture (300). Capteur selon l'une quelconque des revendications 1 à 6, dans lequel, dans chaque pixel (2), pour chaque ensemble (F1, F2) du pixel, le circuit de lecture (LECT') comprend : - une première capacité (Csig1, Csig2) associée audit ensemble, - un premier interrupteur (IT11, IT12) associé audit ensemble, le premier interrupteur (IT11, IT12) étant connecté entre la première capacité (Csig1, Csig2) et un noeud interne (2061, 2062) du circuit de lecture (LECT'), ledit noeud interne (2061, 2062) étant couplé à la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2). Capteur selon la revendication 7, dans lequel, dans chaque pixel (2), pour chaque ensemble (F1, F2) du pixel (2), le circuit de lecture (LECT') comprend en outre : - une deuxième capacité (Crst1, Crst2) associée audit ensemble, et - un deuxième interrupteur (IT21, IT22) associé audit ensemble, le deuxième interrupteur (IT21, IT22) étant connecté entre la deuxième capacité (Crst1, Crst2) et ledit noeud interne (2061, 2062). Capteur selon la revendication 7 ou 8, dans lequel, dans chaque pixel (2), ledit noeud interne (2061, 2062) du circuit de lecture (LECT') est distinct pour chaque ensemble (F1, F2) dudit pixel (2) et est couplé à la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) par un interrupteur (MEM1, MEM2) du circuit de lecture (LECT'). Capteur selon l'une quelconque des revendications 7 à 9, dans lequel, dans chaque pixel (2), pour chaque ensemble (F1, F2) du pixel, le circuit de lecture (LECT') comprend : - un transistor (SF'1, SF'2) ayant sa grille connectée audit noeud interne (2061, 2062) et un drain configuré pour recevoir un potentiel de polarisation (Vdd) ; et - un interrupteur (RD'1, RD'2) connecté entre la source dudit transistor (SF'1, SF'2) et une sortie (Vx) du pixel (2). Procédé de commande d'un capteur de type à temps de vol indirect comprenant une pluralité de pixels (2) comportant chacun : une zone de photoconversion (PD) ; un circuit de lecture (LECT') ; et au moins deux ensembles (F1, F2) comportant chacun : - un élément capacitif (C1, C2) connecté à un premier noeud (SN1, SN2) dudit ensemble, l'élément capacitif (C1, C2) comprenant deux électrodes conductrices en vis-à-vis et séparées l'une de l'autre par une couche diélectrique, - un dispositif commandable (TG'1, TG'2) de transfert de charges connecté entre une première électrode (100) de la zone de photoconversion (PD) et le premier noeud (SN1, SN2), et - un premier transistor (SF1, SF2) ayant une grille connectée au premier noeud (SN1, SN2), une source connectée au circuit de lecture (LECT') et un drain configuré pour recevoir un potentiel de polarisation (Vdd), le procédé comprenant : - pendant chaque phase d'intégration (302, 302') de la lumière par le capteur, dans chaque ensemble (F1, F2) de chaque de pixel (2), activer périodiquement le dispositif de transfert (TG'1, TG'2) dudit ensemble (F1, F2) pour transférer périodiquement des charges de la zone de photoconversion (PD) vers l'élément capacitif (C1, C2) dudit ensemble (F1, F2) ; et - pendant une phase de lecture (304) du capteur mise en œuvre après chaque phase d'intégration (302, 302'), obtenir, par le circuit de lecture (LECT') de chaque pixel (2) et pour chaque ensemble (F1, F2) dudit pixel, un signal représentatif d'une première valeur d'une tension du premier noeud (SN1, SN2) dudit ensemble (F1, F2), à partir d'une tension de la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) à la fin de la phase d'intégration précédant ladite phase de lecture (304). Procédé selon la revendication 11, dans lequel, pour chaque ensemble (F1, F2) de chaque pixel (2), le procédé comprend en outre : une phase d'initialisation (300, 300') de la tension du premier noeud (SN1, SN2) dudit ensemble (F1, F2) mise en œuvre avant chaque phase d'intégration (302, 302'), de préférence simultanément dans tous les pixels ; et pendant la phase de lecture (304) mise en œuvre après chaque phase d'intégration (302, 302'), obtenir, par le circuit de lecture (LECT') dudit pixel (2) et pour chaque ensemble (F1, F2) dudit pixel, un signal représentatif d'une deuxième valeur de la tension du premier noeud (SN1, SN2) dudit ensemble (F1, F2), à partir de la tension de la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) à la fin de la phase d'initialisation (300, 300') précédant la phase d'intégration qui précède ladite phase de lecture. Procédé selon la revendication 11 ou 12, dans lequel, pour chaque ensemble (F1, F2) de chaque pixel (2), l'obtention du signal représentatif de ladite première valeur comprend : - à la fin de chaque période d'intégration (302, 302'), ouvrir, de préférence simultanément dans tous les pixels (2), un premier interrupteur (IT11, IT12) du circuit de lecture (LECT') pour mémoriser une tension aux bornes d'une première capacité (Csig1, Csig2) du circuit de lecture (LECT'), la première capacité (Csig1, Csig2) et le premier interrupteur (IT11, IT12) étant associés audit ensemble (F1, F2), le premier interrupteur (IT11, IT12) étant connecté entre ladite première capacité (Csig1, Csig2) et un noeud interne (2061, 2062) du circuit de lecture (LECT'), ledit noeud interne (2061, 2062) étant couplé à la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2), et la tension mémorisée étant représentative de la tension de la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) à la fin de ladite phase d'intégration ; et - pendant la phase de lecture suivant ladite phase d'intégration, obtenir ledit signal en fermant le premier interrupteur (IT11, IT12) associé audit ensemble (F1, F2) pour lire la tension mémorisée aux borne de la première capacité (Csig1, Csig2). Procédé selon la revendication 13 prise dans sa dépendance à la revendication 12, dans lequel, pour chaque ensemble (F1, F2) de chaque pixel (2), l'obtention du signal représentatif de la deuxième valeur comprend : - à la fin de chaque phase d'initialisation (300, 300'), ouvrir, de préférence simultanément dans tous les pixels (2), un deuxième interrupteur (IT21, IT22) du circuit de lecture (LECT') pour mémoriser une tension aux bornes d'une deuxième capacité (Crst1, Crst2) du circuit de lecture (LECT'), la deuxième capacité (Crst1, Crst2) et le deuxième interrupteur (IT21, IT22) étant associés audit ensemble (F1, F2), le deuxième interrupteur (IT21, IT22) étant connecté entre ladite deuxième capacité (Crst1, Crst2) et le noeud interne (SN1, SN2) couplé à la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2), et la tension mémorisée étant représentative de la tension de la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) à la fin de la phase d'initialisation (300) ; - pendant la phase de lecture (304) suivant la phase d'intégration (302) qui suit ladite phase de lecture (300), obtenir ledit signal en fermant le deuxième interrupteur (IT21, IT22) associé audit ensemble (F1, F2) pour lire la tension mémorisée aux bornes de la deuxième capacité (crst1, Crst2). Procédé selon la revendication 13 ou 14, dans lequel, pour chaque ensemble (F1, F2) de chaque pixel (2), le circuit de lecture (LECT') comprend un interrupteur (MEM1, MEM2) connecté entre la source du premier transistor (SF1, SF2) dudit ensemble (F1, F2) et le noeud interne (2061, 2062) auquel est couplé la source du premier transistor (SF1, SF2) dudit ensemble, le procédé comprenant en outre : - fermer ledit interrupteur (MEM1, MEM2) pendant chaque mémorisation d'une tension par ledit circuit de lecture (LECT') ; et - ouvrir ledit interrupteur (MEM1, MEM2) pendant chaque lecture d'une tension mémorisée par ledit circuit de lecture (LECT'). Procédé selon l'une quelconque des revendications 11 à 15, dans lequel le capteur commandé est un capteur selon l'une quelconque des revendications 1 à 10.