La présente invention concerne un processeur capable de traiter un grand nombre de données ayant des priorités différentes. On connatt des calculateurs capables à'appliquer à des données des sous-programmes ou phases de priorités différentes d'un programme, en ce sens que, Si certaines conditions se produisent, l'enchatnement des sous programmes ou des phases du programme est modifié, chaque phase ayant alors une priorité différente de celle qu'elle avait en l'absence desdites conditions. La priorité porte sur les phases du programme et non sur les données elles-mêmes. Dans la présente invention, un grand nombre de données sont traitées par un processeur dans lequel elles subissent le même traitement. Mais stagissant de données plus ou moins fugitives, elles ont un ordre de priorité prédéterminé. quand une donnée d'un niveau de priorité plus grand que celui de la priorité de la donnée en cours de traitement se présente à entrée du processeur, son arrivée a pour résultat d'interrompre provisoirement le traitement d'une autre donnée moins prioritaire et, quand le traitement de la donnée la plus prioritaire se termine, celui de la donnée la moins prioritaire reprend à la phase où il a été interrompu. Le processeur de ltinvention comprend un processeur de type connu et, associés à ce processeur, un circuit (ou carte) de gestion des appels prioritaires et des circuits (ou cartes) d'analyse des données entrantes. Le circuit d'analyse des données entrantes contient des moyens de détecter le niveau de priorité de ces données et des moyens pour interrompre l'accès de données de priorités prédéterminées dans le processeur et la carte de gestion des appels prioritaires comprend des premiers moyens, commandés par lesdits moyens de détecter le niveau de priorité des données entrantes, de mettre en mémoire des signaux représentatifs des niveaux de priorité, un circuit de priorité ayant ses entrées connectées auxdits premiers moyens de mise en mémoire et ne laissant le tra OarrnB verser un signal de niveau de prioriteque quand aucun signal de priorité de niveau supérieur ne le traverse, des seconds moyens de mise en mémoire des signaux representatifs des niveaux de priorité ayant travers le circuit de priorité, des moyens, commandés par lesdits seconds moyens de mise en mémoire, d'envoyer un ordre général d'interruption au processeur et des moyens d'élaborer un mot de début de traitement de données prioritaires contenant le niveau de priorité desdites données, lesdits moyens d'élaboration étant commandés par la réponse du processeur à 1'ordre gdnéral d'interruption. On supposera pour décrire l'invention que le processeur est du type destiné à mesurer la durée de signaux impulsionnels ou la durée séparant deux impulsions brèves tel que celui décrit dans la demande de brevet français No. 73-39367 du 6 Novembre 1973. Un tel processeur peut servir à "observer" un grand nombre de points d'un central téléphonique, c'est-à-dire à mesurer soit la durée des signaux y apparaissant, soit la différence entre la durée edes signaux y apparaissant et la valeur nominale de la durée desdits signaux. Les points à observer sont classés en plusieurs priorités.Par exemple,les bornes d'identification et d'occupation de Joncteurs, les bornes de sortie des chercheurs d'enregistreurs, les bornes de sortie des enregistreurs vers les traducteurs, les bornes de sortie des coupleurs "traducteur-joncteur" forment plusieurs catégories de bornes auxquelles on peut attribuer des priorités decroissantes. On peut se référer à la demande de brevet No. 75-44S}}du -3 Novembre 1975 qui montre un centre international de départ où figurent ces différentes bornes. L'invention va autre maintenant décrite en détail en relation avec les dessins annexés dans lesquels - la Fig. 1 représente les modules a'entré4 du processeur auxquels sont' connectes les points dont on veut conna#tre l'état binaire - la Fig. 2 représente les cartes d'interface et la carte d'analyse comprises dans un module d'entrée ; - la Fig. 3 représente en détail la structure d'une carte d'analyse ;; - les Figs. 4A et 43 représentent le calculateur du processeur - la Fig. 5 représente les signaux d'horloge appliqués au calculateur et les signaux de définition des phases de programme émis par le calculateur - les Figs. 6 et 7 représentent les mémoires vives et mortes du processeur - la Fig. 8 représente les circuits logiques détaillés commandant la distribution des signaux dtinformation entre le calculateur et les circuits d'entrée, de sortie et de mémoire; et - la Fig. 9 représente le circuit de priorité inclus dans le processeur. En se référant à la Fig. 1, les 1024 points observés sont répartis en quatre ensembles de 256 points raccordés à quatre modules d'entrée 51, 52, 53, 54. Le module 51 est-affecté à l'ob- servation des points auxquels apparaissent des signaux de courte durée, le module 52 à des points sur lesquels apparaissent des signaux de durée un peu plus longue. La durée des signaux observés par 53 est encore plus longue, et la durée des signaux observés par 54 est la plus longue. Les quatre modules d'entrée 51 - 54 ont des niveaux de priorité décroissant dans l'ordre 2-5, la priorité n' 1 étant attribuée à une horloge 13.Les quatre modules d'entrée -51 - 54 sont reliés respectivement aux cartes d'entrée 141 - 144 (Fig.413) du calculateur par des faisceaux de huit fils 5100, 5200, 5300, 5400s Ils sont d'autre part reliés chacun par un fil, respectivement 5101, 5201, 5301 s 5401 à la carte de gestion des appels prioritaires ou circuit de priorité 40 (Figs. 4A et 9). Enfin la carte de gestion dés appels prioritaires est reliée aux modules 51 - 54 par les fils de fin de traitement 5102, 5202 5302, 5402 (Figs. 4A et 9). Chaque module, le module 51 par exemple comprend (Fig.2) quatre cartes d'interface 511, 512, 513, 514 et une carte d'analyse 55. Une carte d'interface permet la conversion des signaux analogiques en signaux logiques et la sélection des informations d'entrée par groupes de 8. Une carte d'interface permet donc d'observer 64 points, soit huit groupes de huit points. La sélection des informations entrée est commandée par le circuit d'analyse 55. La commande s'effectue en deux niveaux, par le choix de la carte d'interface 511- à 5142 ce qui permet de choisir un groupe de 64 points parmi 256 points, puis par le choix d'un groupe de 8 dans un groupe de 8 x 8 = 64. Le circuit d'analyse est représenté sur la Fig. 3. il est relié aux cartes d'interface 511 - 5t4 par le faisceau de huit fils 510. Ce faisceau de fils est connecté au registre 5501. La sortie du registre 5501 est reliée d'une part à l'entrée de la mémoire 5503 de trente-deux mots de huit bits et d'autre part au registre de sortie 5504 à travers des portes OU 5505 formant un comparateur. La sortie de la mémoire 5503 est reliée au registre 5506 et celui-ci est relié au registre de sortie 5504 à travers les portes OU 5505. Le registre de sortie 5504 enregistre donc les changements d'état des huit points observés. Le circuit d'analyse comprend également un compteur 5507 comptant de O à 31. Ce compteur est relié à la mémoire 5503 pour y mettre en mémoire l'adresse du groupe de huit points actuellement exploré et, par les fils 5520, à l'une des cartes d'entrée Deux 144- (Fid.4B). Deux des sorties du compteur 5507 sont reliées au décodeur 5508 qui active, par respectivement l'un des fils 5511 à 5514, l'une des cartes d'interface 511 à 514. La sélection d'un groupe de huit points parmi les soixante-quatre arrivant à chaque carte d'interface est faite au moyen de trois fils 5509 transmettant une adresse à trois bits, La carte de gestion des appels prioritaires est reliée au circuit d'analyse 55 par un fil 5102 qui commande une bascule 5510.Cette bascule produit un signal INT marquant la fin du traitement de l'interruption La présence d'un un sur l'un des huit fils 5100, c'est-àdire la présence d'un changemant d'état dans un mot de huit bits, est détectée par les portes 5515 et 5516. Si le signal sortant de 5516 est un zéro (présence d'un changement d'état dans le groupe de points explorés) un signal de priorité est transmis,à travers la porte 5517 et le fil 5101,à la carte de gestion des appels prioritaires 40 (Fig.9). Si au contraire le signal sortant de 5516 est un un (absence de tout changement dfétat dans le groupe de points explorés) le compteur 5507 est actionné . On voit donc qat'en l'absence de traitement d'un appel prioritaire, l'exploration suit son cours.Les mots de huit bits en provenance des cartes d'interface des modules d'entrée arrivent à la carte d'analyse par les fils 510 et sont inscrits dans le registre d'entrée 5501 puis dans la mémoire 5503 à l'adresse marquée par le compteur 5507. Simultanément, le mot de même adresse de l'exploration précédente est lu dans la mémoire 5503, inscrit dans le registre 5506 et appliqué en mdme temps que le contenu du registre 5501 au comparateur 5505. Les changements d'état sont détectés par les portes 5515 et 5516 et q'il y a effectivement un changement d'état un signal de priorité est envoyé au circuit de priorité 40 par le fil 5101. En se référant aux Figs. 4a et 4b, l'appareil d'observation comprend un microcalculateur 10, par exemple du type INTEL 8008, commandé par une base de temps il qui lui envoie les signaux fl et #2 en opposition de phase représentés sur la Fig. 5. Le calculateur comprend deux bornes d'entrée, l et +2 pour les signaux de même désignation, une borne d'entrée d'interruption INT, quatre bornes de sortie délivrant, d'une part un signal de synchronisation S et, d'autre part, des mots de trois bits S0 S1 S2 et huit bornes de sortie D0 à D7 pour délivrer et recevoir des mots de huit bits également désignés par Do-D7. Le calculateur 10 est environné par des circuits logiques. Ces circuits logiques comprennent - un décodeur 12 qui reçoit du calculateur 10 des mots de trois bits S0 S1 S2 et qui décode ces trois bits en "un parmi huit". Les mots S0 S1 S2 ne suffisent pas à définir la phase opératoire dans laquelle se trouve le microcalculateur. il faut y ajouter des combinaisons des bits D12 D13 D14 D15 ainsi qu'il va etre expliqué.Néanmoins, les mots SQ Sl S2 suffisent a définir les groupes de phases ci-après Tli, interruption prioritaire; Tl, adressage d'un circuit périphérique (mémoire) en huit bits Do à D7 de poids faibles; T2, adressage d'un circuit périphérique (cartes d'entrée-sortie) en six bits D8 D15 de poids forts; Attente T3, entrée ou sortie des données; Arrêt T4,T5 exécution d'une instruction; - un multiplexeur 14 des informations entrantes; - un démultiplexeur 15 des informations sortantes; - un circuit de priorité 40; - des mémoires mixtes 20 et des mémoires vives 30. Ainsi qu'on l'a dit, les mots Do-D7 désignent, soit des adresses de mots a écrire ou lire en mémoire, soit des mots à exporter. Les bits D8D# D15 forment, soit un complément d'adresse, soit des signaux d'ordre : entrée INP, sortie OUT, lectureécriture R/W. D'une façon plus précise, les bits D12, D13, D14, D15 défi nissent les signaux d'ordre suivants. D12 D13 D14 D15 0 0 lecture d'une instruction dans la mémoire 0 1 lecture d'une donnée dans la mémoire 1 0 entrée ou sortie d'une donnée 1 1 écriture dans la mémoire 0 0 1 O entrée d'une donnée (INP) o 1 1 0) 1 0 1 0 ) sortie d'une donnée (OUT) 1 1 1 0) Les mots M0-M7 sont des mots à inscrire en mémoire. Les mots B0-B7 sont des mots lus en mémoire ou provenant de l'extérieur. Les signaux Io à I7 sont des signaux d'inter ruption. Sur le bus bidirectionnel constitué par les fils Do à D7 sortant du microcalculateur 10 sont interposés différents groupes de portes, ou groupes de bascules de mise en mémoire 16, 17, 18. Sur le bus unidirectionnel constitué par les fils Do à D7 sortant du groupe de bascules 16 sont insérées des portes 141-144, 151 154. Les portes ou bascules 16, 17, 18 sont commandées à des instants prédéterminés par des signaux de commande produits par le circuit logique 19. En se référant maintenant à la Fig. 8, on voit que les bascules du groupe 16 (circuit 3404) sont commandées par le signal (T1 + li) +2 produit par la porte ET 1900 recevant +2 et S, par la porte ET-NON 1901 recevant N et T et par la porte ET-NON 1902 îi recevant (T1 + Tli) et Sf2. Ce signal est disponible sur la borne 1921. Les bascules du groupe 17 (circuit 3404) sont commandées par le signal T2 S produit par la porte ET-NON 1903 recevant T2 et Sf2. Ce signal est disponible sur la borne 1922. Les portes du groupe 18 (circuit DM 8093) sont commandées par le signal : S. T2 S #2 D14.D15 formé de la façon suivante. La porte 1904 reçoit le signal Tii produit par le décodeur 12, le signal I produit par le circuit de mémorisation des interruptions prioritaires 40 et le signal S #2 produit par la porte 1900, et la porte 1905 reçoit le signal T3 produit par le décodeur 12 et le signal S #2 produit par la porte 1900. Les deux portes 1904 et 1905 commandent une bascule 1906 qui produit un signal BTI signifiant qu'un appel prioritaire a été noté en mémoire.Le signal T2 S +2 produit par la porte 1903 est appliqué l'une des entrées d'une bascule 1907 qui reçoit sur sa seconde entrée le signal de sortie T3 S #2 de la porte 1905. Le signal de sortie de la bascule 1905 est multiplié par S dans la porte ET-NON 1908 afin que les portes du groupe 18 ne soient pas ouvertes en même temps que les bascules du groupe 17 sont actionnées. Le signal de commande du groupe 18 est disponible sur la borne 1923. Le signal d'entrée INP, disponible sur la borne 1924, est égal à : D12 D13 D14 7 12 13 14 15 (portes 1909, 1910, 1911) et le signal de sortie OUT, disponible sur la borne 1925, est égal à : D12 D13 D14 D15 Enfin, le signal R/W, disponible sur la borne 1926, est égal 1 si T3 D14 D15 S #2 et = 0 au S #2 suivant. Un module de mémoire mixte (morte et vive) 20 est représenté dans la Fig. 6.Il comprend huit bottiers de mémoire morte 200 à 207 contenant chacun 256 octets et deux groupes de huit bottiers de mémoire vive 210 à 217 et 220 à 227, chaque bottier contenant 256 bits. Un octet à insérer en mémoire vive est inscrit a raison d'un bit dans chacun des bottiers 210 à 217 ou dans chacun des bottiers 220 à 227. Un octet dans un bottier de mémoire morte est adressé par les bits d'adresse Do à D7 et un bottier de mémoire morte parmi les huit est adressé par les bits D8 à D10 qui, décodés dans le décodeur 208, donnent les signaux d'adresse ROM, à ROM7 activant respectivement les bottiers 200 à 207. Un octet peut être inscrit ou lu dans les huit boîtiers de mémoire vive 210 a 217 ou 220 a 227, les deux groupes de huit boitiers étant activés par les signaux RAMO et RAMl produits par le signal D10 (les signaux D8 et Dg sont alors inutilisés). Les signaux à inscrire sont, ainsi que déjà dit, désignés par M0-M7, les signaux à lire par B0-B7. Huit cartes ou modules de mémoire mixte peuvent être associés au calculateur. Ils sont sélectés par les bits D11-D13 dont une combinaison strappée est appliquée au décodeur 208 pour l'activer ainsi qu'à la porte de commande de sortie de la mémoire 209. Cette porte reçoit également le signal D14 et le signal BTI. La sélection écriture-lecture" est faite sous la commande du fil R/w. Un module de mémoire vive 30 est représenté dans la Fig. 7. Il comprend deux groupes de huit boitiers 300 à 307 et 310 à 317 contenant chacun 1024 bits. Un octet à inscrire en mémoire vive est inscrit à raison d'un bit dans chacun des bottiers 300 à 307 ou dans chacun des boitiers 310 à 317. Un groupe de boitiers est adressé par le bit D10 qui, sous la forme D101 ouvre la porte 308 et produit le signal RAMo et, sous la forme Dlot ouvre la porte 318 et produit le signal RAMl. Un bit parmi les 1024 bits d'un bottier est adressé par les bits Do à Dg. Un module de mémoire vive parmi les huit modules qui peuvent être associés au calculateur est sélectionné par les bits D11 à D13 comme dans le cas de la Fig. 6. On voit sur la Fig. 7 que le module sélectionné correspond au signal D11 D12 D13 = 1 1 1 qui ouvre la porte 309 absolument identique à la porte 209 de la Fig. 6. Les signaux à inscrire sont, ainsi que déjà dit, désignés par M0-M7, les signaux à lire par B0-B7. La sélection "ecriture-lecture" est faite sous la commande du fil R/W. Le multiplexeur d'entrée 14 (Fig. 4B) est formé d'une série de cartes comprenant chacune quatre circuits de porte 141-144 connectés à des sources de données et au bus B-0-B7. Ces circuits de porte sont commandés par un décodeur 145 qui reçoit les bits D9, D10 et D11 ou seulement deux d'entre eux (en fait, comme il n'y a que quatre circuits de porte, deux bits d'adresse suffiraient; on en a pris trois pour prévoir des extensions) et produit quatre signaux X, Y, Z, V qui débloquent respectivement les circuits de porte 141, 142, 143, 144. Une carte multiplexeur d'entrée donnée est choisie grâce au circuit de porte 146 qui est connecté par des straps aux fils DQ, Dr, D2 du bus et reçoit d'autre part, de la borne 1924 de la Fig. 8, le signal INP dont il a été question précédemment.On voit qu'il est possible de sélecter une carte multiplexeur d'entrée parmi huit et, sur cette carte, une entrée parmi quatre (parmi huit si l'on utilise à la fois Dg D10' n11). Le démultiplexeur de sortie 15 (Fig. 4B) est formé d'une série de cartes comprenant chacune quatre circuits de porte 151154 connectés à des circuits d'utilisation de données et au bus D0-D7. Ces circuits de porte sont commandés par un décodeur 155 qui reçoit les bits Dg, D1o et D11 ou seulement deux d'entre eux et produit quatre signaux , B, C, D qui débloquent respectivement les circuits de porte 151, 152, 153, 154.Une carte démultiplexeur des sortie donnée est choisie grtce au circuit de porte 156 qui est connecté par des straps aux fils Dot D1~ D2 du bus et reçoit d'autre part, de la borne 1925 de la Fig. 8, le signal OUT dont il a été question précédemment. On voit qu'il est possible de sélecter une carte démultiplexeur de sortie parmi huit et, sur cette carte, une sortie parmi quatre (parmi huit si on utilise à la fois D9, D10, D11). Le circuit de gestion des priorités d'interruption est représenté sur la Fig. 9. il comprend six bascules d'armement 401 à 406 reliées d'une part à une horloge 13 et d'autre part aux circuits d'analyse des modules d'entrée 55 (Fig. 2) par lesquels elles sont commandées. On suppose que les bascules 401 à 406 correspondent à des priorités décroissantes avec le numéro de référence, en ce sens que l'horloge reliée à la bascule 401 a la priorité la plus grande, plus grande notamment que celle de l'appareil relié à la bascule 402 et ainsi de suite. Les sorties Q des bascules 401-406 sont remiées aux premières entrées des portes 471 à 416 et les secondes entrées de ces portes sont reliées aux fils D1 à D7 à travers un groupe de bascules 43 commandé par le signal OUT déjà vu. Les sorties des portes 411 à 416 sont reliées à un circuit de priorité 42 à six entrées 4201-4206 et six sorties 4211-4216 qui n'établit la connexion entre une entrée et une sortie d'un même rang donné que si une entrée et une sortie d'un mOme rang mais inférieur audit rang donné ne sont pas déjà connectées.Les sorties 4211-4216 du circuit 42 sont reliées, d'une part à des bascules J-K 431 à 436 et, d'autre part, à des portes ET-NON 441 à 446, dont les secondes entrées sont connectées aux sorties R des bascules 431-436e Les entrées d'horloge des bascules 431-436 sont reliées à la borne 1927 de la Fig. 8 donnant le signal BTI Les sorties Ïo à 16 des portes 441-446 sont reliées à une porte ET-NON 437 et la sortie de la porte 437 est reliée à une bascule 45 de mise en mémoire de demandes d'interruption. La sortie Q de la bascule 45 est reliée à l'entrée D d'une bascule de type D, 46 de synchronisation de la demande d'interruption et cette dernière bascule est reliée à la borne INT du microcalculateur.On a déjà vu que la sortie Q de la bascule 45 était reliée à la porte 1904 servant à l'élaboration du signal BTI dans la bascule 1906. Les sorties Io à I6 des bascules 431-436 sont également re O 16 liées aux six entrées 4701-4706 d'un encodeur 47 qui transforme, sur trois bornes de sortie 4710-4712, le numéro de l'interruption en un mot de trois bits B3 B4 B5. Cet encodeur 47, tant qu'il reçoit un signal sur l'une quelconque de ses bornes d'entrée produit un signal sur sa sortie 470. Cette sortie est reliée à une porte ET-NON 48 qui reçoit, d'autre part, le signal BTI, et égale ment à la porte 420 du circuit de priorité 42.La porte ET 48 débloque les portes de sortie 49 commandant la sortie du circuit de gestion des priorités d'interruption vers le calculateur et, à la sortie de ces portes 49, on trouve un octet Bo-B7 dont les 07 trois bits B3 34. B5 indiquent le numéro de priorité de l'interruption et les autres bits ont des valeurs prédéterminées indiquant au calculateur qu'il s'agit d'une phase de début d'un programme d'interruption.Dans la Fig. 9, on a supposé que l'octet de début de programme d'interruption était 1 0 1 333435 0 0e La phase de fin de tout programme d'interruption correspond à un mot Bo-B7 lu en mémoire morte dans lequel les bits B3 34. Bs désignent le numéro de l'interruption et les autres bits ont des valeurs prédéterminées indiquant au calculateur qu'il s'agît d'une phase de fin d'un programme d'interruption.Ce mot de phase de fin d'interruption (à l'exception des bits B3, B4 B5) est appliqué à une porte ET-NON 50 en même temps que D14 et D15+ On a a supposé sur la Fig. 9 que 11 octet de fin de programme dtinter- ruption était 1 1 1 B3 B4 55 O O. La sortie de la porte 50 est reliée à un décodeur 51 pour l'activer et au circuit de priorité 42 pour l'inhiber. Le décodeur 51 reçoit les bits B3, Bq, 35 et les décode en "un parmi six". Les sorties 511-516 sont reliées respectivement aux bornes de remise à zéro des bascules 401-406 et 431-436. Traitement des appels émanant des modules 51. 52. 53, 54 et de l'horloge 13 par la carte de gestion des appels prioritaires 4O. (Figs. 1 et 9). 10 - On suppose que le niveau d'une interruption nouvelle est inférieur à l'interruption en cours de traitement. Soit une interruption en cours de traitement émanant du module 52, alors qu'une interruption émanant du module 53 se produit. Cette interruption est due à un changement d'état inscrit dans le registre 5504 du circuit d'analyse 55 appartenant au module 53. Un zéro sort alors de la porte 5516 qui,à travers la porte 5517 et la connexion 5301 ,actionne la bascule 404 de la Fig. 9. Par la connexion 5302, la bascule 5510 est actionnée. Elle bloque la porte 5517 et interrompt le fonctionnement des registres 5501 et 5506 et de la mémoire 5503. Le compteur 5507 est arrêté par le signal zéro sortant de la porte 5518.Ainsi le circuit d'analyse de la Fig. 3 se trouve stoppé jusqu'au moment où un signal de fin de traitement de priorité arrivera par le fil 5302. Ainsi l'interruption émanant du module 53 est mémorisée dans la bascule 404 de la Fig. 9 et reste en attente de la fin de traitement de l'interruption du module 52. Le circuit de priorité 42 interdit la prise en compte de l'appel du module 53 tant que le traitement de l'appel du module 52 n'est pas terminé. La fin du traitement de l'appel du module 52 se traduit par la remise à zéro des bascules 403 et 433. Lorsque ces bascules sont remises à zéro, l'appel prioritaire mémorisé dans la bascule 404 est autorisé par le circuit de priorité 42 et un appel de niveau 4 (14) est envoyé vers le calculateur à travers la porte 437.L'appel est encodé dans l'encodeur 47, afin de forcer une instruction dite RST de niveau correspondant (portes 49). Le signal BTI est formé quand le calculateur a pris en compte l'interruption prioritaire; cette prise en compte est mémorisée dans la bascule JK 434 et l'instruction RST de niveau 4 est forcée sur le bus et permet le passage du calculateur au traitement du module 53. 2' - On suppose que le niveau d'interruption est supérieur à l'interruption en cours de traitement. Soit une interruption en cours de traitement émanant du module 53 alors qu'une interruption émanant de l'horloge qui a le niveau 1 de priorité est mémorisée dans la bascule 401. Le circuit de priorité 42 autorise le prise en compte de l'appel de l'horloge. Un appel prioritaire est envoyé vers le calculateur à travers la porte 437. L'appel est encodé dans l'encodeur 47 afin de forcer l'instruction RST de niveau 1 (portes 49) et, à l'apparition de BTI, la prise en compte de l'appel par le calculateur est mémorisée dans la bascule JE 431 et l'instruction RST de niveau 1 est forcée sur le bus et permet le passage du calculateur au traitement de l'horloge. Le programme de niveau 4 est interrompu, mais les bacules 404 et 434 restent au travail. Dès la fin du traitement du programme d'horloge caractérisé par la remise à zéro des bascules 401 et 431, le programme de niveau 4 est repris à l'adresse de l'interruption. A la fin du programme du niveau 4 les bascules 404 et 434 sont remises à zéro. L'état de la bascule 404 informe le module 53 de la fin du traitement en remattant à zéro la basculte 5510. R# V# ND 10 AT IONS 1 - Processeur capable de traiter un grand nombre de données cycliques de format donné, ayant des priorités différentes comprenant plusieurs sources de données (51, 52, 53, 54)-, chacune desdites sources ayant une priorité prédéterminée, des moyens (5504-5507) de lire cycliquement lesdites données, un processeur de type connu et, associé à ce processeur, un circuit d'analyse des données entrantes (55) émettant un signal d'interruption prioritaire ayant une priorité donnée quand les données entrantes de cette même priorité présentent une caractéristique particulière et un circuit de gestion des interruptions prioritaires comprenant des premiers moyens (401-406), commandés par ledit circuit d'analyse des données entrantes, de mettre en mémoire des signaux d'interruption prioritaires, un circuit de priorité (42) ayant ses entrées connectées auxdits premiers moyens de mise en mémoire et ne se laissant traverser par un signal d'interruption de niveau de priorité donné que quand aucun signal d'interruption de niveau de priorité supérieur ne le traverse, des seconds moyens (431-436) de mise en mémoire des signaux dtinterrup- tions prioritaires ayant traversé le circuit de priorité, des moyens (437), commandés par lesdits seconds moyens de mise en mémoire, d'envoyer un ordre général d'interruption au processeur, des moyens (47) d'élaborer un mot de début de traitement de données prioritaires ayant ledit format donné et contenant le niveau de priorité desdites données, lesdits moyens d'élaboration étant commandés par la réponse (BTI) du processeur à l'ordre général d'interruption, et des moyens (49) d'envoyer le mot au processeur pour initier ledit traitement, caractérisé en ce que lesdits premiers moyens de mise en mémoire des signaux dtinterruption prioritaires (401-406) comprennent des moyens (5102, 5202, 5302, 5402 et 510) de bloquer , lorsqutils reçoivent un signal d'interruption prioritaire de niveau de priorité donné, les moyens de lire cycliquement les données de la source particulière de données ayant ce mArne niveau de priorité. 2 - Processeur capable de traiter un grand nombre de données cycliques de format donné, ayant des priorités différentes conforme à la revendication 1, dans lequel le circuit de gestion des interruptions prioritaires comprend des moyens (5O) de recevoir du processeur un mot de fin de traitement de données prioritaires ayant le format donné et contenant le niveau de priorité desdites données, et des moyens (si) sous la commande desdits moyens de réception, de remettre à zéro les premiers moyens (401-406) de mettre en mémoire les signales d'interruptions prioritaires et les seconds moyens (431-436) de mettre en mémoire les signaux d'intertuptions prioritaires ayant traversé le circuit de priorité, caractérisé en ce que lesdits premiers moyens de mise en mémoire des signaux dtinterruptions prioritaires (4oi-406) comprennent des moyens (5102, 5202, 5302, 5402 et 570) de débloquer, lorsqu'ils reçoivent un mot de fin de traitement de données prioritaires de niveau de priorité drillés les moyens de lire cyclicuqment les données de la source particulière de données ayant ce même niveau de priorité. 3 - Processeur capable de traiter un grand nombre de données cycliques de format donné, ayant des priorités différentes conforme à la revendication 1, caractérisé en ce que le circuit d'analyse des données entrantes (55) émettant un signal d'interruption prioritaire ayant une priorité donnée quand les données entrantes de cette même priorité presentent une caractéristique particulière, émet un tel signal quand une même donnée à deux cycles successifs nta pas la même composition.