La présente invention concerne les processeurs programmables traitant des données numériques et plus précisément une unité de commande de séquence d'une unité arithmétique, permettant un recouvrement optimal de l'exécution des instructions. De nombreuses applications nécessitent le traitement de grandes quantités de données par itération (sous forme de blocs ou d'arrangements) d'une manière prédéterminée et en temps réel. Lorsque les données varient constamment, par exemple lors du traitement de signaux de radar (ultrasonores ou non), le temps fini nécessaire au traitement des données devient important. Cette caractéristique s'applique surtout aux systèmes modernes ayant des arrangements importants de données à traiter. Au cours de ces dernières années, le dessin des processeurs de signaux numériques a subi des modifications très importantes. Les premiers processeurs de signaux numériques pouvaient avoir une structure variant dynamiquement sous la surveillance d'un calculateur d'application universelle ou d'une commande de processeur de signaux d'application universelle. Les processeurs de signaux étaient cependant de type spécial et ne pouvaient pas autre facilement adaptés à des applications très diverses. L'étape suivante du développement des processeurs de signaux numériques, renduepossible par les progrès de la technologie des circuits intégrés, a été la réalisation de processeurs de signaux pouvant setre directement programmés. Ces processeurs programmables se caractérisaient par des mémoires multiples, des unités arithmétiques puissantes, et des courants d'instructions séquentielles, associés à un décodage classique des instructions. Les restrictions du fonctionnement de ces processeurs étaient dues au manque de souplesse des jeux d'instructions. Les instructions nécessaires aux diverses applications de traitement de signaux sont presque toujours différentes. Par exemple, une application peut nécessiter une multiplication complexe très efficace alors qu'une autre nécessite la formation d'un "produit à points" de manière très efficace. Cette caractéristique conduit à la réalisation de processeurs program mables de signaux spécialement adaptés à l'application. Dans les applications de processeurs de signaux fontionnant en temps réel, des jeux efficaces d'instructions sont nécessaires afin que le traitement puisse sistre réalisé en temps réel. Cependant, meme les jeux d'instructions efficaces ne permettent pas l'obtention d'une vitesse optimale de traitement. Cette vitesse optimale nécessiterait l'utilisation non seulement de courants d'instructions séquentielles mais aussi l'exécution des instructions de la séquence avec recouvrement afin que, simultanément, plusieurs instructions soient exécutées.Dans un cas idéal, l'exécution d'une instruction est terminée à chaque cycle d'horloge si bien que, lorsque la voie de séquence d'instructions est complètement occupée, une instruction est terminée à chaque cycle d'horloge. Jusqutà présent, l'unité de commande de séquence d'instructions a simplement permis le décalage et le décodage d'une autre instruction lors de l'exéôution de lSinstructionen cours. L'invention concerne l'utilisation de plusieurs trajets ou voies de séquence, dont un au moins pour le traitement des données et un pour le traitement des instructions qui commandent le traitement des données. Ces voies permettent de façon générale l'augmentation de la vitesse d'exécution des instructions et augmentent donc beaucoup la vitesse de traitement des données étant donné que l'exécution de plusieurs instructions nécessitant plus d'un cycle d'horloge peut autre en cours.L'opération est réalisée à l'aide d'une channe de registres de la voie de séquence de commande dans laquelle progressent toutes les instructions, l'une suivant l'autre à chaque impulsion horloge, et d'un décodeur dwinstructions relié à chaque registre afin que, à chaque étage ou chaque phase de la séquence dtinstructions de la channe des registres, les signaux de commande nécessaires à l'exécution des instructions avec recouvrement soient transmis aux étages différents d'une voie de traitement de données dans une unité arithmétique.Cette dernière est organisée en vue de l'exécution des instructions par étape ou par phase, chacune de celles-ci correspondant à un étage de la voie de séquence de commande. Une opération dtinstructionqui nécessi- te plus d'une période d'impulsions d'horloge est étalée sur plus d'une phase ou d1une étape de la voie du traitement de données afin que les données restent en phase avec l'instruction de commande dans la voie de séquence de commande.Une instruction qui nécessite un nombre indéterminé de périodes d'impulsions d'horloge, dans un étage particulier, est détectée et cette condition est utilisée pour l'inhibition des impulsions d'horloge et ainsi du transfert d'instructions dans la voie de séquence de commande jusqu'à ce que le registre contienne cette instruction. Lorsqu'une instruction du dernier registre de la voie de séquence de commande fixe la conservation d'un résultat de traitement de données dans une mémoire et provoque ainsi un conflit dans l'accès à la mémoire, avec une instruction qui se trouve en amont et demande aussi accès à la mémoire, l'instruction du dernier registre a la priorité et tout le courant d'instructions vers le dernier registre est gelé pendant un cycle d'horloge afin que l'exécution soit possible.De cette manière, la voie de séquence comprenant le courant de données a toujours la même longueur efficace que la voie de séquence de commande, si bien que, lorsque chaque instruction provient de la voie de séquence de commande, les données affectées par les opérations fixées par les instructions sont disponibles à la sortie de la voie de séquence de données. Une autre caractéristique de l'inventionest la réalisation dtun adressage indirect indexé automatiquement pour chaque instruction si bien que les sources et destinations des données traitées sont désignées par adressage perpétuel d'index dont les contenus spécifient les adresses des mémoires des sources et des destinations des données. Les index peuvent Autre préréglés, par exemple à 0, et ils peuvent progresser d'un certain nombre à chaque fois qu'une instruction nécessitant l'accès à la mémoire est exécutée, jusqu'à ce qu'un nombre programmable ait été atteint. La programmation des sous-programmes itératifs utilisés pour le traitement d'un bloc ou dtun arrangement de données, est ainsi facilitée. Lorsque le nombre programmable a été atteint par les index, une instruction de dérivation, à la fin du sous-programme itératif, permet le début de la progression dans la voie de séquence de commande, en fonction des instructions d'un autre programme. Au début du sousprogramme itératif suivant, les index sont à nouveau remis à 0 sous la commande d'instructions convenables circulant dans la voie de séquence de commande. D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, faite en référence aux dessins annexés sur lesquels - la figure 1 est un diagramme synoptique d'un système de traitement de données ayant une voie de séquence de commande et une voie de séquence de données selon l'in- vention - la figure 2 est un diagramme synoptique représentant l'organisation d'une unité de mémoire de programme qui transmet les instructions à la voie de séquence de commande'représentée sur la figure 1 - la figure 3 est un diagramme synoptique montrant l'organisation dtun exemple d'unité arithmétique constituant la voie de séquence de données du système de la figure 1, et elle permet aussi la compréhension de ltadressage indirect avec indexation automatique qui peut zetre utilisé pour l'unité arithmétique, selon une autre caractéristique de l'invention - la figure 4 représente schématiquement un dispositif destiné au système d'adressage indirect à-indexage-auto- matique de la figure 3 - la figure 5 est un diagramme synoptique d 'une unité arithmétique comprenant le système d'adressage indirect à indexation automatique de la figure 4, dans unité arithmétique de la figure 3 ; et - la figure 6 représente des formats de mot utilisés dans les divers circuits des figures 1 à 5. La figure 1 représente un système de traitement synchrone de données qui comprend une mémoire principale 10 (de masse) d'une unité centrale Il de traitement, et plusieurs mémoires auxiliaires, par exemple des mémoires d'entrée 121 et 122, des mémoires de sortie 123 et 124 et une mémoire temporaire 125. Le transfert de blocs ou d'arrangements de données entre la mémoire principale et les mémoires auxiliaires est réalisé sous la commande de l'unité centrale CPU de traitement Il de manière classique. Cette unité 11 commande aussi le transfert des blocs d'instructions de la mémoire principale à une unité 13 de mémoire de programme. La mémoire principale peut setre une mémoire à tores à accès direct ou une mémoire à disques magnétiques, du type couramment utilisé pour les mémoires de masse. Les mémoires auxiliaires et les mémoires de programme sont de préférence des mémoires à semi-conducteur à lecture non destructive qui, après conservation des données et des instructions, peuvent wetre lues sans que la matière antérieurement conservée et qui est lue soit effacée, et ne nécessitant pas un cycle dthorlo- ge pour la restitution des données qui viennent autre lues. De cette manière, chaque accès à la mémoire nécessite un temps minimal inférieur à la période d'horloge du système qui est par exemple de 50 ns. La limitation de chaque cycle d'accès à la mémoire à un cycle d'horloge seulement permet un fonctionnement simple et très rapide de la mémoire qui permet alors le traitement rapide et fiable des données à la fréquence d'horloge du système qui peut autre par exemple de 20 MHz. Le transfert d'un bloc d'instructions à l'unité de mémoire de programme est réalisé alors que l'unité 14 de commande de mode est mise en état de "chargement" par l'unité centrale 11. Sous sa forme la plus simple, cette unité 14 de commande de mode peut sistre un basculeur synchrone RS qui remet à C un index 15 de programme. Cet index progresse lorsque des instructions sont transférées aux emplacements successifs de la mémoire de programme. Lorsqu'un transfert de bloc est terminé, l'unité de commande de mode passe en état de "marche" et L'index de programme est à nouveau remis à O ou à une autre valeur de départ.Comme décrit plus en détail en référence à la figure 2, l'index 15 de programme peut autre mis à l'adresse de l'emplacement d'une instruction quelconque dans l'unité de mémoire de programme à la suite d'une instruction lue dans un registre d'instructions I Reg-1 pour un saut ou une dérivation dans le programme mémorisé. Le programme qui comprend le plus d'avantages selon l'invention est d'un type qui nécessite des opérations avec itération poussée et forte structuration caractéristiques par exemple du traitement des signaux de radar (ultrasonore ou non), bien que les données puissent autre évidemment de type industriel ou scientifique dans des applications particulières. Le principe mis en oeuvre selon l'invention est la disposition de plusieurs trajets ou voies de séquence, l'un au moins pour les données à traiter et un pour les instructions commandant le traitement des données. Cette dernière voie de séquence comprend le registre d'instructions d'entrée I Reg-1, suivi par plusieurs registres montés en cascade (formant une channe) I Reg-2 à I Reg-7, et plusieurs décodeurs I Dec-1 à I Dec-7, chaque décodeur étant relié à un registre d'instructions.Lorsque les instructions sont lues dans l'unité de mémoire de programme, elles progressent séquentiellement dans les 7 registres sous la commande des impulsions a'horloge du système si bien que, après 7 cycles d'horloge de la voie de séquence de commande, la première instruction lue est extraite du dernier registre de la channe et ensuite une instruction est extraite à chaque cycle horloge. A chaque stade de la progression d'une instruction dans la voie de séquence de commande, l'instruction est décodée par le décodeur associé dtinstructions I Dec-n, n étant un nombre correspondant au numéro du registre d'instructions dans la channe. Le signal de sortie des décodeurs commande le traitement des données par l'unité arithmétique 17 en phase, à raison d'une phase par étage de la voie-de séquence de commande si bien que, après 7 impulsions consécutives d'horloge CP, une instruction a circulé dans la voie de séquence de commande et toutes les opérations appelées par elle ont été réalisées. Les impulsions d'horloge du système sont transmises à l'unité arithmétique AU en provenance d'une source non représentée, sans interruption, afin que le traitement des données dans une voie de séquence de données progresse. Les mimes impulsions d'horloge sont normalement transmises aux registres dtinstructions afin que, en 7 cycles dthorloge, une instruction passe dans la voie de séquence de commande et les données traitées par l'instruction quittent la voie de séquence de données dans l'unité arithmétique AU en 7 cycles d'horloge, Cependant, certaines instructions peuvent parfois nécessiter un "gel" de la voie de séquence de commande, à un certain niveau ou au-dessus d'un certain niveau, afin que le traitement des données sous la commande d'une instruction soit possible à ce certain niveau.Par exemple, une instruction de division nécessite un nombre indéterminé de cycles lorsqutelle est mise en oeuvre par les méthodes sys t#i#tiques classiques. En conséquence, lorsque cette instruction est décodée au niveau approprié afin que la division commence, les impulsions d'horloge pour ce niveau et au-delà sont inhibées. Si l'on suppose que ce niveau est la phase 4 de la voie de séquence de commande, le décodeur I Dec-4 détecte la présence d'une instruction de division et met à I un basculeur FF1 qui transmet un signal à une porte intersection-négation G1 par l'intermédiaire d'une porte-réunion G2 afin que les impulsions horloge transmises aux registres I Reg-1 à I Reg-4 soient inhibées.Les instructions qui se trouvent avant celles-ci peuvent autre traitées complètement de manière habituelle. Un autre exemple de la nécessité du gel d'une partie de la voie de séquence de commande est celui d'une instruction présente dans le registre I Reg-2 qui demande l'accès å une mémoire pour la lecture d'un opérande alors qu'une instruction dans le registre I Reg-7 doit avoir accès à cétte mtme mémoire en vue d'une mémorisation. Un comparateur 18 détecte cette condition et transmet un signal d'inhibition aux portes G1, G2 et G3 afin que les impulsions d'horloge destinées aux registres I Reg-1 à I Reg-4 (CP*) et aux registres I Reg-5 et I Reg-6 (cl**) soient inhibées. La porte G3 est aussi de type intersection-négation si bien qu'un circuit 19 d'inversion assure l'opération cor respondant à celle de la porte réunion-négation G2.Le résultat de l'inhibition des impulsions d'horloge dans le second exemple est de permettre à l'instruction du registre I Reg-7 de se terminer car elle précède l'instruction qui a provoqué le conflit. Les essais de résolution du conflit par priorité donnée à l'instruction du registre antérieur I Reg-2 nécessiteraient le gel de la totalité de la voie de séquence jusqu'à l'exécution suivante de l'instruction présente dans le registre I Reg-7. En conséquence, une règle cardinale de l'invention est que, en cas de conflit, l'instruction qui se trouve en aval a la priorité. Les chiffres cerclés disposés dans les diverses parties de l'unité arithmétique AU séparées par des traits interrompus, représentent les étages ou phases des voies de séquence de données dans l'unité arithmétique, correspondant aux étapes de commande de la voie de séquence de commande. Une flèche à coté de laquelle est placé un numéro cerclé, parvenant à un élément tel que par exemple l'unité 13 de mémoire de programme, indique donc que l'entrée de commande de cet élément reçoit le signal du décodeur de cet étage de la voie de séquence de commande, de mtme référence. Cette caractéristique apparatt clairement dans cet exemple car le signal de sortie du décodeur I Dec-1 associé à un 1 cerclé, correspond à ltentrée de commande de l'unité de mémoire de programme. Un chiffre cerclé placé à coté des trajets des signaux indique la phase de la voie de séquence de commande pendant laquelle les signaux sont transmis. Par exemple, lors du transfert d'un mot de la mémoire à l'unité de mémoire de programme, l'instruction est lue dans le registre I Reg-1 à partir de la mémoire au cours de la phase initiale 0. Pendant la phase 2, cette instruction est exécutée par transfert du mot dans l'emplacement désigné de la mémoire à la destination elle aussi désignée par l'instruction. La commande de l'unité de mémoire de programme pendant la phase 1 correspond à 11 exécution des instructions de dérivation comme décrit en référence à la figure 2. Cette convention pour l'utilisationdes chiffres cerclés, est utilisée sur les autres figures 2 à 5. Les lignes associées à ces chiffres cerclés sont habituellement des lignes communes parallèles représentées par des lignes doubles parallèles afin qu'elles suggèrent un "c#ble"de lignes individuelles, sauf lorsqu'une ligne unique est représentée pour un seul signal de commande. Tous les transferts de données et d1instructions sont réalisés en parallèle et toutes les fonctions de commande sauf les plus simples, utilisent plusieurs lignes d'un décodeur à une unité ou partie commandée. La plupart des instructions ne nécessitent pas plus de 7 cycles d'horloge du système pour leur réalisation, et le temps n'est pas perdu pour celles qui ne les nécessitent pas, étant donné que, lorsque la voie de commande est remplie, une instruction est terminée à chaque impulsion d'horloge transmise au registre I Reg-7, sauf lorsqu'une instruction nécessite plus de 7 impulsions d'horloge, comme dans les exemples indiqués précédemment. Un exemple d'instruction qui nécessite une seule étape est le transfert d'une valeur d'un registre dans un autre dans l'unité arithmétique. Le transfert réel est réalisé au niveau convenable dans la voie de séquence de données, suivant ltorganisa- tion de celle-ci.En d'autres termes, le code d'opération OP de l'instruction est décodé et mis en oeuvre par le décodeur associé au registre d'instructions de la voie de séquence de données, au m#me niveau que le registre conservant la valeur. Un autre exemple plus particulier d'une instruction d'un cycle est le chargement d'un coefficient dans un registre, afin qutil forme un multiplicateur. Après introduction du code d'opération dans le second registre d'instructions I Reg-2 à partir de l'unité de mémoire de programme, le décodeur i Dec-2 décode le code d'opération et le code d'adresse afin que la valeur puisse wetre décalée à partir de la mémoire dans le registre spécifié à l'impulsion suivante dthorloge qui fait passer l'instruction au registre suivant I Reg-3. il faut noter que deux cycles d'horloge précèdent l'exécution de cette instruction, un premier cycle (phase o) nécessaire au décalage de ltinstruction dans le premier registre I Reg-1, et un second cycle (phase 1) pendant le quell'instruction passe dans le second registre de la voie de séquence. Cependant, le temps efficace d'exécution de l'instruction ne correspond qu'à un cycle car une autre instruction transmise par l'unité de mémoire de programme est introduite dans le registre I Reg-1 alors que l'instruction de chargement du coefficient a été transférée au registre I Reg-2. Ainsi, l'instruction de chargement du coefficient est décalée vers les registres restants de la voie de séquence de commande et elle est finalement extraite du dernier registre. Pendant le cycle au cours duquel une instruction est introduite dans le premier registre, les opérations fixées par les instructions qui précèdent celle qui -est introduite dans le registre sont décodées et réalisées le cas échéant. Pendant le cycle suivant, toutes les instructions avancent d'une- étape dans la voie de séquence. L'instruction du dernier registre est extraite et-rejetée car toutes les opérations qu'elle fixe ont été terminées. Comme indiqué précédemment, le premier étage (registre I Reg-1 et le décodeur associé I Dec-1) assure le décodage des instructions de dérivation. Le second étage de la voie de séquence de commande est attribué à la mise en place des opérandes et à l'exécution des dérivations qui ont été décodées dans le premier étage. Les opérandes mis ~ en place ou décalés pendant cette seconde phase sont conservés dans des registres au niveau ou à l'étage de la voie de séquence de données correspondant à la seconde phase de la voie de séquence de commande. Le registre ainsi chargé dans le cas d'une instruction de multiplication, est le multiplicande MC3 d'un multiplicateur complet MUL en parallèle, comme indiqué sur la figure 3 qui représente un exemple d'organisation de l'unité arithmétique.Le multiplicateur a déjà été introduit dans un registre MP3 à la suite d'une opération ou instruction antérieure. Lorsque l'opérande ne doit pas former le multiplicande de la multiplication, il est introduit dans un registre A3 pendant la seconde phase de la voie de séquence de commande. Tout opérande introduit dans le registre A3 progresse vers un registre A4 par l'intermédiaire d'un circut logique LN-1 pendant la phase 3 lorsque l'instruction correspondante avance au troisième étage de la voie de séquence de commande. Pendant la phase 4 de cette dernière, le contenu du registre A4 est transféré par un circuit logique LN-2 au registre AS. Un transfert peut aussi autre réalisé directement du registre A4 à un registre AL6 lorsque le circuit logique LN-2 ne doit pas autre utilisé.Ce circuit est destiné à une division qui nécessite un nombre indéterminé de cycles horloge, En conséquence, la phase 4 de l'instruction de division peut comprendre un nombre quelconque de cycles d'horloge, mais la voie de séquence de commande est gelée à partir de ce niveau. Le circuit logique LN-1 est destiné aux opérations telles qutun décalage qui ne nécessitent qu'un cycle d'horloge au total. La phase 5 de la voie de séquence de commande correspond au chargement des registres d'entrée AL6 et AR6 d'une unité arithmétique et logique ALU afin que I1 opérande convenant aux opérations arithmétiques ou logiques d'une instruction présente dans le registre I Reg-6 de la voie de séquence de commande soit disponible pour l'exécution de la phase 6.Le registre AR6 peut être chargé par le registre K5 ou par la sortie du multiplicateur NUL. A ctté de la commande de l'unité ALU, la phase 6 assure la transmission de signaux à un module de registres d'application universelle GPRS, à l'un de deux registres tampons Bufi et BuS2 (ce dernier en ltoccurence) qui constituent des circuits d'interface reliés aux mémoires d'entrée 121 et 122, un registre tampon Buf3 formant un circuit d'interface avec la mémoire temporaire 125 et un registre tampon de sortie Buf4 formant un circuit d'interface pour les mémoires de sortie, Le transfert des données vers les mémoires a lieu pendant la phase 7 sous la commande de l'instruction qui se trouve alors dans le registre I Reg-7 de la voie de séquence de commande.Le transfert des données vers les mémoires d'entrée par le circuit tampon BuS1 est réalisé par une ligne commune externe alors que l'unité 14 de commande de mode maintient la voie de séquence de commande inac tive sous la commande programmée de l'unité centrale de traitement. Comme indiqué précédemment, chacune des 8 phases de l'exécution d'une instruction dans la voie de séquence de commande est représentée sur la figure 1 par un chiffre cerclé 0 à 7. Un chiffre cerclé correspondant sur la figure 3 indique 11 étape commandée par l'instruction dans la voie de séquence de données. Cette convention est telle que le chiffre i associé à une paire formée par un registre et un décodeur indique à quel niveau les données avancent sous la commande du décodeur lors de la phase identifiée par le même chiffre i.A la fin de cette phase, c-' est-à-dire à la fin de la période du cycle horloge, les données sont introduites dans le registre au niveau suivant i+1 si ~'ins- truction présente dans le registre I Reg-i le demande. Dans le cas contraire, aucun transfert de données n'est réalisé. Par exemple, l'opérande mis en place dans la phase 2 d'une instruction de multiplication est disponible aux entrées du registre MC3 de multiplicande à la fin de la phase 2 et pénètre dans le registre sous la commande de l'impulsion d'horloge suivante qui déclenche la période de la phase 3, la phase d'exécution de cette instruction. Pendant les deux impulsions suivantes d'horloge, l'instruction de multiplication ne provoque pas la formation de signaux de commande aux sorties des décodeurs I Dec-3 et I Dec-4. Pendant la phase 5, l'instruction de multiplication provoque la création d'un signal de commande aux sorties du décodeur I Dec-5 si bien que le produit est introduit dans le registre AR6 par l'impulsion suivante d'horloge qui marque le début de la phase 6 et efface le registre MC3. Ce retard de deux cycles d'hor- loge entre l'exécution de l'instruction de multiplication et l'entrée du produit dans le registre AR6 donne un temps suffisant pour la propagation dans le circuit multiplicateur parallèle NUL. Le multiplicateur est conservé dans le registre MP3 jusqu'à ce qu'il soit remplacé par une instruction de chargement. De cette manière, un seul coefficient chargé une seule fois peut constituer un multiplicateur pour tout un ensemble de données. En bref, lors du fonctionnement de la voie de séquence de données, les opérandes sont placés dans la phase 2 et chargés dans les registres A3, MC3 et MP3 au début de la phase 3 (fin de la phase 2) comme indiqué par lSinstruc- tion présente dans le registre I Reg-2. Le contenu du registre A3 peut autre transféré au registre A4 à la fin de la phase 3 le cas échéant par une instruction qui se trouve alors dans le registre I Reg-3. De manière analogue, le contenu du registre A4 peut être transféré dans le registre A5 comme indiqué par l'instruction qui se trouve alors dans le registre I Reg-4. Les registres AL6 et AR6 de l'unité ALU sont chargés à la fin de la phase 5.Pendant la phase 6, l'unité ALU effectue l'opération demandée par l'instruction qui a progressé dans le registre I Reg-6. A la fin de la phase 6, les signal de sortie de l'unité ALU peut wetre soit renvoyé dans le registre AL6 et conservé dans l'un des registres GPRS, soit conservé dans l'un des 5 circuits tampons qui constituent des circuits dtinterfa- ce avec les 5 mémoires auxiliaires, à la fin de- la phase 7, les données de l'un des registres tampons étant transférées à une mémoire comme indiqué par les instructions du dernier étage de la voie de séquence de commande, c'est-à-dire le registre I Reg-7. La description qui précède montre clairement que les données qui progressent dans l'une des voies de séquence de données ne sont pas toujours au niveau de l'instruction à laquelle elles sont associées, mais sont en synchro nisme avec toute opération fixée par 14instruction,par exemple une multiplication. Cette organisation de l'unité arithmétique 17, comme décrit précédemment, de façon générale en référence à la figure 3, est un simple exemple, car ltorganisation peut assurer le traitement de données d'étage ou de phase tel qu'une phase correspond à chaque phase de la voie de séquence de commande. Les spécialistes peuvent facilement concevoir d'autres circuits destinés à correspondre à des critères particuliers ou à des conditions particulières de fonctionnement. Le circuit décrit à titre illustratif con vient plus précisément-au traitement des signaux de radar (ultrasonore ou non). il est évident que l'utilisation de voies de séquence doubles pour les instructions et les données lors de la commande du traitement de données scientifiques ou commerciales, permet l'utilisation d'un format pratiquement quelconque pour les instructions, et pour les opérations qui doivent zetre réalisées sur les données. La figure 6 représente un format permettant la mise en oeuvre de l'invention et comprenant, selon une autre caractéristique de l'invention indiquée précédemment, un adressage indirect pour chaque instruction, comme décrit plus en détail en référence aux figures 3 à 5. Le format 1 de mots d'instruction à plusieurs adresses est utilisé essentiellement pour l'addition et la soustraction de nombres réels et complexes.Les champs d'adresse à 4 bits appelés source 1, source 2 et destination sont utilisés pour la spécification des registres GPRS d'application universelle, des registres spéciaux ou des mémoires dans lesquels les données doivent wetre obtenues etl ou conservées. Les champs à 4 bits représentent des adresses absolues dans le cas des registres GPRS et des registres spéciaux uniquement, et des adresses indirectes dans le cas de tous les emplacements de mémoire. En d'autres termes, lorsqu'un champ à 4 bits doit autre utilisé pour l'adressage d'un emplacement de mémoire, par exemple comme source S d'un opérande, le champ à 4 bits n'indique pas l'emplacement de mémoire mais un registre index qui a été préalablement chargé et contient l'adresse de l'emplacement prévu dans la mémoire.Un bit unique NI suivant un code d'opération OP à 3 bits provoque la progression à la fin du cycle d'accès à la mémoire du registre d'index spécifié par le champ de source à 4 bits S et le champ D de destination à 4 bits dans l'instruction, lorsqu'il est mis à 1. Ainsi, l'adressage indirect assuré par chaque instruction peut avoir une progression automatique si bien que, lors du traitement des données, par exemple de données ordonnées d'un radar, des opérations très itératives et structurées peuvent autre mises én oeuvre avec une préparation faible ou nulle, sous forme d'instructions nécessaires à la préparation de la valeur suivante de l'arrangement de valeurs à traiter.La progression d'un registre d'index peut comprendre une simple addition de l'un des contenus dans le cas du traitement de toutes les valeurs de 15arrangement de données, successivement, ou l'addition d'un nombre, par exemple 16, dans le cas où toutes les valeurs ne sont pas traitées mais seulement une sur 16, dans cet exemple. Lorsque l'adressage indirect ne doit pas progresser automatiquement, le bit unique suivant le code OP à 3 bits est mis à zéro, et l'adressage est alors simplement indirect. Lnadressage direct n'est pas possible mais peut autre simulé avec une certaine préparation, par chargement préalable simple des index avec les adresses auxquelles l'adressage est voulu. Une telle caractéristique n'est pas souhaitable trop souvent dans des opérations d'instructions très itératives caractéristiques du traitement des signaux si bien que la caractéristique d'adressage indirect à progression automatique fait plus que compenser la préparation nécessaire aux quelques cas où ltadressage direct est voulu. Toutes les autres instructions, mis à part les instructions de dérivation, utilisent le format 2 qui comprend deux adresses de 4 bits, ltune pour la source d'un opérande (source 2) et l'une pour la destination du résultat de l'opération appelée. Dans le cas de la multiplication, un troisième champ est implicite dans le code OP (prolongé à 7 bits). L'opérande associé au troisième champ implicite et le multiplicateur qui, comme indiqué précédemment,a été chargé dans le registre MP3. Comme-dans le cas du format 1, le bit de progression automatique peut autre établi afin qu'il provoque la progression des index de mémoire voulus après le cycle d'accès à la mémoire. La format 3 utilisé pour toutes les instructions de dérivation est tel que le premier des deux mots qui doivent wetre lus dans la mémoire, successivement, est un mot à 16 bits contenant le code OP de dérivation et l'adresse des registres nécessaires. Le second mot a 16 bits et comprend l'adresse BA de dérivation pour l'instruction suivante. Les deux champs à 4 bits utilisés pour l'adressage des registres spécifient les registres de l'unité de commande des programmes à utiliser avec l'instruction. Comme indiqué sur la figure 1, une instruction inconditionnelle de dérivation BU est décodée dans le registre I Reg-2 alors que l'adresse de dérivation BA se trouve dans le registre I Reg-1. Le décodeur I Dec-2 qui décode l'ins tructión BU commande un multiplexeur (module de portes parallèles) 16 qui transfère en parallèle l'adresse BA dans l'indicateur de programme. A l'impulsion suivante d'horloge, l'adresse de dérivation est transférée à l'indicateur 15 de programme et les registres I Reg-2 et I Reg-1 sont remis à zéro, tous sous la commande du décodeur I Dec-2, si bien qu'un code d'absence d'opération NO-OP figure dans chacun de ces registres.Sinon, le registre I Reg-2 contiendrait l'adresse de dérivation qui devrait wetre décodée comme s'il s'agissait d'une instruction à l'impulsion suivante d'hor- loge. La remise à O du registre I Reg-1 saute l'instruction qui est par ailleurs introduite à partir de l'unité de mémoire de programme. Pendant la durée de l'impulsion suivante horloge, une instruction est lue dans le registre I Reg-1 depuis l'emplacement de mémoire alors spécifié par l'index de programme. De cette manière, l'instruction BU assure une dérivation inconditionnelle dans le programme exécuté. On décrit maintenant un exemple de circuit de l'unité 13 de mémoire de programme en référence à la figure 2 qui montre comment des instructions de dérivation conditionnelle peuvent aussi zetre exécutées par transfert par le multiplexeur 16 d'une adresse de dérivation dans l'index 15 de programme.Par exemple, lors de ltétablissement d'une boucle d'instruction à l'aide d'un registre X utilisé comme compteur dans l'unité de mémoire de programme, une instruction BCTX de dérivation et de comptage, lue dans la mémoire de programme 13a et introduite dans le registre I Reg-1, est utilisée pour la vérification du contenu de ce registre X et, lorsque le contenu n'est pas égal à 0, il est réduit et la dérivation est utilisée pour l'exécution d'une boucle par itération. il faut noter que, avec l'adressage indirect à progression automatique assuré par l'unité arithmétique 17, la boucle suivante- correspond au traitement d'une autre valeur des données.Le contenu du registre X est alors préréglé au nombre de valeurs d'un bloc ou d'un arrangement de données à traiter, avec la meme boucle par itération. Lorsque le registre X est revenu à 0, la dérivation de l'instruction BCTX n'est pas utilisée et l'exécution des instructions continue au-delà de la boucle. L'instruction est décodée dans le registre I Reg-1. Cette instruction contient l'adresse Xi dans une mémoire X 21 de l'unité de mémoire de programme. A lXimpulsion suivante d'horloge, l'instruction BCTX est transférée au registre I Reg-2 alors que l'adresse BA de dérivation est transmise au registre I Reg-1 et le contenu de lSemplacement Xi de mémoire est transféré de la mémoire X au registre X par un multiplexeur 22. Le décodeur I Dec-1 commande le multiplexeur 22 à cet effet. Pendant la phase suivante 2, le contenu du registre X est examiné dans un circuit logique 23 qui détermine s'il est égal à O et, dans le cas contraire, un signal ;0 permet à l'impulsion suivante d'horloge de transférer l'adresse de dérivation du registre I Reg-1 à l'index de programme par l'intermédiaire du multiplexeur 16, et les registres I Reg-1 et I Reg-2 sont remis à 0 comme dans le cas de l'exécution d'une instruction de dérivation inconditionnelle. Simultanément, le contenu du registre X diminue d'une unité sous la commande du circuit 24 de soustraction parallèle qui retire une unité du contenu du registre X, et le résultat est conservé dans la mémoire X par l'intermédiaire d'un multiplexeur 25. D'autres formes d'instructions de dérivation peuvent autre exécutées de manière analogue par l'intermédiaire de l'unité de mémoire de programme. Les instructions de dérivation permettent la répétition d'une séquence d'instructions un certain nombre de fois avec le registre X, le nombre d'exécutions de la séquence étant conservé. Dans le cas de lSadressage indirect à progression automatique, la séquence d'instructions provoque le traitement d'une valeur différente des données. Le registre X peut aussi autre utilisé pour d'autres types d'instructions.En outre, le contenu du: registre X peut sistre transféré au compteur de programme par une instruction de transfert dans le registre I Reg-1, si bien que 11 index de programme est préréglé à une valeur prédéterminée chargée dans le registre X et provenant de la mémoire X, à la suite d'une instruction précédente de chargemment. On considère maintenant, en référence aux figures 3 et 4, le principe de l'adressage indirect à progression automatique des instructions, Sur la figure 3, l'unité arithmétique 17 reçoit les données à traiter des sources 31 (qui peuvent autre l'une des mémoires d'entrée) et le résultat du traitement est transmis à des circuits 32 de réception de données (qui peuvent autre l'une des mémoires auxiliaires). Les adresses indirectes de la source d'opérande et de la destination du résultat, contenues dans une instruction donnée, sont reçues à partir des décodeurs I Dec-1 et I Dec-7 pendant la première et la septième phase respectivement de la voie de séquence de commande. L'adresse indirecte de source sélectionne l'un des index 33 et l'adresse indirecte de destination l'un des index 34. Chaque fois que les index 33 et 34 sont ainsi adressés à l'aide de l'adresse indirecte, les adresses directes lues pour les index choisis (pour la commande des sources et des récepteurs de données) sont rétablies dans les index 33 et 34 associés aux circuits logiques 35 et 36 de progression. De cette manière, lorsqu#e la meme instruction est exécutée à nouveau pour la valeur suivante des données d'un bloc ou d'un arrangement de données, les adresses directes contenues dans les index 33 et 34 indiquent d'autres emplacements de source et de récepteur de données. Dans le cas le plus simple, les circuits 35 et 36 de progression ajoutent simplement une unité aux adresses directes réta-blies dans les indicateurs correspondants. En pratique cependant, ce principe permet la commande programmée de la valeur de progression des adresses indirectes. L'opération peut autre réalisée à l'aide de registres statiques 37 et 38 qui conservent la valeur. Les registres statiques sont évidemment préalablement chargés sous la commande du programme.Chaque circuit logique de progression constitue alors un additionneur parallèle qui ajoute le contenu du registre statique à une adresse directe lorsque celle-ci est restituée dans l'indicateur dans lequel elle a été lue. L'adresse lue est conservée dans un registre d'adresse associé à la mémoire adressée. Chacun des indicateurs 33 et 34 comprend plusieurs registres dtindex comme indiqué schématiquement sur la figure 4 pour les index 33 de source. Le champ de source de l'instruction est décodé et choisit l'un des registres index qui a été préalablement chargé de l'adresse directe voulue. La sélection est indiquée schématiquement par des commutateurs mécaniques S1 et S2 mais en pratique, des portes électroniques assurent le transfert en parallèle de l'adresse directe et de l'une des adresses directes qui a progressé. Lorsque le quatrième bit de l'instruction est égal à 1, le circuit logique 35 d'avance automatique est validé et l'adresse directe est remise dans l'index dans lequel elle a été lue, le contenu du registre 37 étant ajouté.Le registre 37 est préalablement chargé par une instruction au cours de la phase 2 de la voie de séquence de commande d'instruction, et le registre choisi index est mis à la valeur initiale provenant d'une ligne commune de données pendant la phase 6 ou la phase 2 d'une instruction convenable. Les instructions de déclenchement sont de simples instructions de transfert des emplacements de-mémoire désignés au registre désigné, et des instructions de chargement d'un registre d'index d'une ligne commune de données au cours de la phase 6, permettant par exemple aux portes représentées par un commutateur S3 de permettre le chargement de l'index à partir de la ligne commune de données. Il faut noter que l'instruction de transfert règle les portes représentées par les commutateurs SI et S3 au cours de la phase 6.Dans le cas contraire, les portes représentées par le commutateur SI sont validées pour le chargement du registre désigné d'index, à partir du circuit logique 35 de progression automatique lors de l'exécution d'une instruction qui est décodée afin que les portes représentées par les commutateurs SI et S2 soient ouvertes lors de la phase 1 de la voie de séquence de commande. On considère maintenant, en référence aux figures 3 et 5, le fonctionnement de l'organisation de l'unité arithmétique 17 lors de l'adressage indirecte progression automatique, en coopération avec les voies de séquence doubles des instructions et des données. Lorsqu'une instruction parcourt la voie de séquence de commande, d'après des impulsions d'horloge à 20 MHz, les circuits nécessaires sont validés afin qu'ils assurent les fonctions voulues, fixées à chaque niveau de la voie de séquence comme décrit précédemment en référence à la figure 1. Les chiffres cerclés des figures 3 et 5 indiquent le niveau correspondant de l'unité arithmétique qui est validé par l'instruction du registre d'instructions portant la meme référence, comme in dilué'sur la figure 1. La voie de séquence de commande optimise ainsi l'utilisation des circuits de l'unité arithmétique par attribution de l'utilisation de chaque élément de circuit pendant une phase d'une instruction à un seul cycle d'horloge de commande. Les désignations des lignes communes, sur les figures 3 et 5, sont données par simple raison de commodité. La ligne commune Bus 1 transmet le multiplicateur au registre d'entrée MP3 du circuit de multiplication MUL, à partir d1un registre M 40 ou d'une mémoire auxiliaire spéciale (non représentée) lors de la présence de blocs ou d'arrangements de coefficients. En pratique, les multiplicateurs peuvent autre mis en place à partir de la mémoire de coefficient d'une manière analogue à celle qui est utilisée ensuite pour la mise en place des opérandesà partir des mémoires d'entrée 121 et 122, lorsque cette caractéristique est prévue à cet effet, par exemple lorsque chaque valeur d'un bloc ou d'un arrangement de données doit autre multipliée par un coefficient spécifié séparément.Dans ce cas, comme la mémoire choisie d'entrée 121 ou 122 transmet les données suivant une séquence pour l'adressage indirect à progression automatique, les coefficients correspondants peuvent ventre lus dans la mémoire de coefficients spécialement attribuée qui serait aussi utilisée avec l'adressage indirect à progression automatique de la mweme manière que les mémoires d'entrée. La source primaire de multiplicateur, le registre M, est préalablement chargée du multiplicateur ~ à l'aide d'une instruction de transfert. La ligne commune Bus 2 transmet soit un multiplicande au registre multiplicateur gauche MC3, soit une valeur au registre droit AR6 de l'unité logique et arithmétique ALU. La ligne Bus 2 forme aussi un trajet parvenant aux index de mémoire 41, 42 et 43 (figure 5) associés à la mémoire d'entrée 121, à la mémoire d'entrée 122 et à la mémoire temporaire 124 respectivement puisque les données transmises par -la ligne commune peuvent contenir des adresses de début ou des valeurs de progression des index. Ces derniers sont supposés formés par un registre unique pour chaque index, mais comme indiqué précédemment en référence à la figure 4, chaque index peut en réalité se trouver dans plusieurs registres. La ligne Bus 3 transmet les données de l'unité ALU aux index auxiliaires 44, 45 et 46 ou à un index de sortie 47 (figure 5). Celui-ci est utilisé comme un index d'entrée tel que l'index 41, afin qu'il assure ltadressage indirect à progression automatique pour les mémoires de sortie, et il peut indiquer l'une des deux mémoires de sortie puisqu'une seule des deux mémoires de sortie est utilisée à un moment donné, ou toute autre mémoire auxiliaire. Deux mémoires d'entrée, ayant chacune deux index d'entrée, permettent l'attribution d'une mémoire au traitement interne des données quittant l'autre sous la commande de l'unité centrale de traitement. Lorsqu'un jeu d'opérations est en cours d'exécution, l'autre mémoire peut autre chargée par unité centrale afin que la seconde mémoire d'entrée puisse autre commutée en circuit sans perte de continuité du traitement des données. La commutation des rtles des mémoires d'entrée peut ventre utile car les mémoires d'entrée alimentent la ligne commune Bus 2 directement sans information nécessaire d'index pour le début d'un nouveau jeu d'opératiofls, sans retard d'un nouveau chargement d'une mémoire unique. La commande de mode par l'unité centrale Il détermine quelle mémoire accepte les données par la ligne commune Bus 3 ou transmet des données à la ligne commune Bus 2. Les index 44 et 45 de mémoire d'entrée pensent ètre utilisés lors du chargement des mémoires d'entrée directement par une ligne commune externe d'entrée sous la commande de l'unité centrale de traitement. L'index 46 associé à une mémoire temporaire est utilisé de manière analogue pour le chargement de cette mémoire temporaire mais les données chargées sont des données traitées de la ligne commune Bus 3. Ces index ainsi que 11 index 47 de sortie sont aussi supposés formés d'un seul registre pour chaque index mais ils peuvent aussi comprendre plusieurs registres dont un seul est choisi à un moment donné. Tous les index sont utilisés sous forme d'index simples à progression automatique, la valeur de progression étant égale à 1, alors que les données sont chargées par une ligne commune externe d'entrée ou l'une des lignes communes internes Bus 2 et Bus 3. Les index sont utilisés de manière plus puissante lors des opérations de traitement de données car ils peuvent progresser de toute valeur préréglée telle que 16. En pratique, on utilise de cette manière uniquement les index 41, 42, 43 et 47. Dans le cas d'une interruption au cours du traitement, les états des index sont conservés, de la manière habituelle dans les systèmes de traitement de données, afin que le retour au traitement interrompu des données soit possible. Un index de la mémoire de coefficients, le cas échéant, est réalisé de la mweme manière que les index des mémoires d'entrée afin que-les coefficients puissent ventre lus, mais les coefficients sont chargés dans la mémoire de coefficients par l'unité centrale CPU comme décrit pour le chargement de la mémoire de programme 13a. Lorsqu'une mémoire de sortie transmet des données à la mémoire principale sous la commande de l'unité centrale de traitement CPU, l'autre mémoire de sortie peut accepter le jeu suivant de données de sortie de l'unité arithmétique. L'adressage de la mémoire attribuée à la réception des données est analogue à l'adressage de la mémoire temporaire. Un dispositif d'adressage séparé est alors utilisé par l'unité té centrale CPU pour le déchargement de-l'autre mémoire de sortie. Alors que la mémoire chargée est déchargée ultérieurement, l'autre mémoire antérieurement déchargée est alors utilisée pour l'acceptation dss données de l'unité arithmétique. L'adressage des mémoires de sortie peut autre simplifié par utilisation d'index séparés pour les deux mémoires. En résumé, le principe mis en oeuvre selon l'in- vention et indiqué sur la figure 1 peut wetre utilisé avan tagusement dans tout système de traitement de données, notamment de signaux de radar (ultrasonore ou non), mettant en oeuvre des opérations très itératives et structurées. Les algorithmes utilisés dans l'unité arithmétique peuvent autre choisis indépendamment de l'invention. il suffit que les trajets de traitement des données soient combinés afin que les registres soient partagés dans le temps dans la mesure du possible, et que le trajet de traitement des instructions comprenne un nombre suffisant de phases ou pes pour l'algorithme nécessitant le plus grande nombre de phases. Il n'est pas nécessaire que les mémoires soient plus précisément attribuées à 11 entrée, à la sortie ou à la conservation temporaire. La souplesse de programmation peut nécessiter l'utilisation d'une mémoire auxiliaire quelconque dans l'un quelconque des trois codes indiqués.Cependant, dans le mode de réalisation décrit à titre d'exemple en référence à la figure 5, certaines restrictions sont imposées à l'utilisation des mémoires temporaires afin que les circuits soient limités pour des raisons d'économie. La mémoire temporaire 125 peut autre chargée uniquement par l'intermédiaire de l'unité AU. Les données traitées sont conservées dans cette mémoire au cours de la phase 7. Les autres données à conserver dans cette mémoire peuvent étre mémorisées par une instruction de transfert exécutée dans la phase 2. Les mémoires d'entrée 121 et 122 peuvent zetre chargées par l'intermédiaire de l'unité AU de la meme manière ou à partir d'une ligne commune externe et par l'intermédiaire d'un circuit tampon de sortie Bus 1. Les mémoires de sortie 123 et 124 ne peuvent autre chargées que par l'intermédiaire de l'unité AU. On considère que seules les données traitées sont conservées dans ces mémoires. Ensuite, les données traitées sont transférées à la mémoire principale par l'unité :centrale de traitement CPU Il représentée sur la figure 1. Seul un index 47 ayant un seul registre est attribué aux deux mémoires de sortie car seule une mémoire reçoit les données traitées à un moment donné. L'autre mémoire de sortie est vidée dans la mémoire principale pendant ce temps. Toutes les autres mémoires auxiliaires ont deux index, chacun ayant un registre unique saurant l1a- dressage indirect à progression automatique. Certaines restrictions sont imposées par ltorganisation particulière représentée, et le programmeur doit en autre averti, mais ces restrictions ne limitent pas l'application de l1inven- tion car, comme celle-ci concerne l'adressage indirect, elles correspondent simplement à un mode de réalisation particulier.Ces restrictions portent sur le fait que les index 41, 42 et 43 ne peuvent wetre commandés que par la ligne commune Bus 2 par une instruction de transfert exécutée dans la phase 2. Les index 44, 45 peuvent wetre commandés par la ligne commune externe d'entrée ou la ligne commune Bus 3 lors de la phase 6 de 11 exécution d'une instruction. De cette manière, ces index peuvent autre commandés avec des valeurs calculées par l'unité arithmétique AU. Les index 46 et 47 peuvent aussi astre commandés par la ligne commune Bus 3 si bien que ces index sont utilisés lorsque les valeurs initiales sont calculées par l'unité arithmétique AU. Les trajets d'adressage des index ne sont pas représentés sur la figure 5, mais la description des figures 3 et 4 montre qutils sont adressés pendant la phase 1 ou 6 par une instruction, suivant qu'une mémoire doit wetre reliée à une source ou un récepteur de données.torsqu'une mtme mé moire doit être adressée pour la lecture et la conservation de données par des instructions séparées, transférées simultanément dans les-registres I Reg-2 et I Reg-7, l2instruction à lire est exécutée alors que toutes les instructions sont conservées pendant une période d'impulsions d'horloge comme décrit en référence à la figure 1. De cette manière, les conflits entre deux index appariés qui cherchent à adresser la m#me mémoire sont résolus, par exemple dans le cas des index 44 et 41 qui adressent une meme mémoire 121 dans un même trajet représenté sous forme de la sortie des index qui rejoint la mémoire. il est bien entendu que l'invention nta été décrite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. REVENDICATIONS 1. Processeur synchrone de données, du type qui comprend une source dtimpulsions d'horloge de synchronisation et plusieurs trajets de traitement d'instructions et de données, caractérisé en ce qu'il comprend un trajet d'instructions comprenant une channe de registres d'instructions ayant un premier et un dernier registre, tous les registres dtins- tructions étant montés en cascade, le trajet d'instructions comprenant plusieurs étages, chaque registre formant un étage du trajet de traitement d'instructions dans lequel toutes les instructions progressent sous la commande de chacune des impulsions d'horloge de synchronisation reçues par les étages, chaque étage comprenant un dispositif de décodage d'instructions relié au registre correspondant dtinstructions afin qu'il décode les codes d'opération des instructions et transmette des signaux de commande, et un trajet de traitement de données ayant plusieurs étages couplés afin qu'il soit commandé par lesdits signaux de commande provenant des étages correspondants du trajet dtinstructions, le trajet de traitement des données comprenant un étage d'entrée et un étage de sortie à son début et à sa fin, et au moins un étage intermédiaire placé-entre les étages d'entrée et de sortie, l'étage d'entrée ayant plusieurs entrées recevant indépendamment des données. 2. Processeur selon la revendication i, caractéris#é en ce que les instructions comprennent un code d'opération et le trajet de données comprend un étage qui nécessite un nombre indéterminé de cycles d'horloge, le dispositif de décodage d'instructions comprend un dispositif de détection d'un code dtinstructions qui nécessite une opération demandant plus d'un cycle dtimpulsiofls d'horloge de synchronisation, et un dispositif commandé par le dispositif de détection et destiné à inhiber la transmission des impulsions d'horloge au trajet de traitement dtinstructions dans tous les étages antérieurs au registre qui conserve alors les instructions demandant une information qui nécessite plus d'un cycle d'horloge, et dans étage comprenant ce registre, et un dispositif remet à zéro le dispositif dtinhibition après la fin de l'opération qui nécessite plus d'un cycle d'horloge afin que les impulsions d'horloge de synchronisation soient retransmises à l'ensemble du trajet de traitement dtinstruc- tions, si bien que, après arrivée à une opération du trajet de traitement de données qui nécessite un nombre indéterminé de cycles d'horloge, ce nombre étant supérieur à 1, les données traitées avant continuent autre traitées sous la commande d'instructions du trajet de traitement d'instructions qui se trxwent avant l'instruction qui demande une opération qui nécessite un nombre indéterminé de cycles horloge, supérieur à 1.