Cette invention porte sur des configurations d'équipements de traitement de données qui comprennent plusieurs processeurs capables chacun d'exécuter des taches de traitement de données distinctes. Plus particulièrement, la présente invention s'occupe d'une configuration de système, dans laquelle une unité principale de contrôle de traitement de données se comporte comme un processeur principal et où un sous-système dit"intelligent"capable d'exécuter des tâches de traitement de données est relié avec le processeur principal de sorte qu'il est possible d'assigner au sous-système des taches qu'il exécutera sous le contrôle dudit processeur principal. La présante invention s'avère particulièrement utile pour l'exécution des fonctions de saisie de données et de conduite de processus par un sous-système, sous le contrôle général d'une unité de traitement de données distincte : cette utilisation n'est toutefois pas limitative des possibilités de l'invention. Dès la naissance de l'industrie du traitement de l'information, il s'est avère que les commandes pour les dispositifs d'entrée/sortie ou dispositifs E/S pouvaient exiger une attention excessive de l'unité centrale de traitement ou CPU. Une grande partie des efforts déployés dans le domaine de l'informatique ont eu, pour objet, de libérer l'unité centrale de traitement de diverses fonctions de commande E/S, de telle sorte que cette unité n'ait à s'occuper des dispositifs E/S qu'au moment des transferts de données entre ces dispositifs et la CPU, dans les deux sens. Autrement dit, on a admis que le temps perdu à laisser le CPU inoccupé lorsque les dispositifs d'E/S executent les taches qui leur ont été assignées, représente un gaspillage considérable des possi bilités de ce CPU. En conséquence, plusieurs dispositifs ont été réalisés pour la gestion séparée des opérations d'E/S, ce qui libère le CPU et lui permet d'assumer d'autres taches. L'un des progrès les plus importants réalisés dans ce domaine est constitué par les dispositifs à canaux capables de répondre à un signal du CPU, en Exécutant diverses fonctions d'aménagement avec les dispositifs d'E/S ainsi qu'en transférant diverses commandes, des signaux de contrôle et en assurant des échanges de données entre la CPU et les dispositifs d'E/S. Certaines de ces configurations de canaux comprennent une mémoire de données séparée, dans le canal, permettant de conserver un état des dispositifs. Certains de ces canaux utilisant la mémoire principale da CPU de contrôle pour ces mmes fonctions et d'autres utilisent à la fois une mémoire locale incorporée au canal et la mémoire principale. Ces canaux ont fréquemment recours au"vol"de cycles pour de nombreux transferts effectués entre le CPU et les dispositifs d'E/S. Comme exemple de canal, citons la configuration utilisée par le système IBM/360 et dans l'interface d'E/S du Système IBM/370 servant a contrôler les transferts entre le CPU et des dispositifs d'E/S tels que les unités de contrôle. La publication intitulée"IBM System/360 I/O Interface Channel to Control Unit Original Equipement Manufacturers Information Manual" [Ref IBM A226843-3) décrit ce type de canal de façon très détaillée, de mme que d'autres publications. Plus spécifiquement, les canaux utilisés dans l'équipement IBM et particulièrement le canal sélecteur fournissent une série de commandes pour les diverses configurations de systèmes possibles. Par exemple, des commandes de contrôle peuvent tre issues du CPU et transférées, à travers le processeur, dans un dispositif d'E/S afin que ce dernier accomplisse une tâche donnée. Le dispositif d'E/S répond par un signal de"fin de canal"qui notifie au canal que la commande a été reçue, et qu'il peut donc traiter une autre fonction d'interface d'E/S si nécessaire. L'achèvement de la tâche définie par la commande de contrôle peut tre indiquée ultérieurement par la génération d'un signal de"fin de dispositif"auquel le canal répond en envoyant une interruption dans le processeur pour lui notifier que la tâche définie par la commande de contrôle a été exécutée. Les conditions de fin de canal (CE) et fin de dispositif (DE) pour un dispositif d'E/S donné se traduisent pour ce dernier en positionnant des positions de bit particulières dans son registre d'état, en vue de leur transfert au canal. Ainsi donc, le canal considère un signal de fin de dispositif en provenance de l'appareil d'E/S, comme nécessitant généralement une interruption du CPU pour signaler à cette dernière que la tâche est terminée. Les canaux existants permettent de la mme manière le transfert des données à un dispositif externe, grâce a une commande d'écriture. Le canal conserve la trace de la quantité de données à transférer et maintient la liaison avec le dispositif externe depuis le début de la commande d'écriture jusqu'au terme du transfert de données. A ce point, une séquence de fin de dispositif s'amorce, au cours de laquelle le CPU est averti, par l'envoi d'une interruption, que le transfert des données est terminé. Il a donc été possible de transférer des tâches complètes à effectuer par le dispositif externe, qui peut tre lui-mme une unité centrale de traitement complète. C'est ainsi que le brevet N 3. 462.741 intitulé"Automatic Control of Peripheral Processors"de Bus et al, publié le 19 Août 1969, montre un système permettant de transférer des tâches à caractère arithmétique dans un processeur indépendant incorporé à une configuration de systèmes de multi-traitement. Le transfert des tâches effectué par l'appareil décrit dans ce brevet, au processeur périphérique, est immédiatement suivi d'une interruption envoyée au CPU principal pour lui signaler la fin de ce transfert. L'exécution ultérieure des fonctions de calcul par le processeur périphérique est signalée par un signal au processeur principal au moyen de la séquence d'interruption d'avertissement. Dans ces configurations basées sur les techniques antérieures, le processeur principal comprend un appareil et une programmation de support permettant de traiter chacun des signaux d'interruption. Afin de minimiser la perte de temps inhérente à ces intrruptions concernant le CPU principal, on peut par exemple avoir recours au chainage des commandes. Il est possible de positionner un bit spécial en association avec la génération d'une commande par le CPU principal, pour indiquer au canal que l'exécution d'une commande donnée devrait tre suivie du retrait d'une autre commande du CPU principal, sans avoir à satisfaire à toutes les exigences de la procédure de traitement des interruptions. Ainsi le CPU principal est-il en mesure de définir une série de tâches qui doivent tre exécutées par les dispositifs d'E/S sans nécessiter d'interruption pour chaque commande à transférer. La présente invention fournit un procédé et dispositif d'échange d'informations entre un sous-système dit"intelligent"et un processeur principal, qui réduit considérablement les exigences de gestion des interruptions imposées au processeur principal. Plus spécifiquement, la présente invention s'occupe d'un appareil qui permet d'identifier la présence d'un type de commande de contrôle spécial appelé ultérieurement commande de"détecteur de contrôle", en reconnaissant qu'une série de données définissant une tâche doit faire l'objet d'un transfert immédiat. Cet adaptateur reconnaît en outre que la fin de ce transfert doit provoquer une réponse sous la forme de génération d'un signal de fin de canal avec un retard apporté à la réponse de fin de dispositifs jusqu'à ce que la tâche soit achevée. Ainsi le canal peut-il rester disponible pour d'autres échanges d'E/S pendant l'exécution de la tâche définie par l'ensemble de données transférées, sans qu'il ait à revenir au CPU principal avec une demande de service d'interruption lorsque le transfert de la tâche est terminé. Lorsqu'il génère le signal fin fin dispositif dispositif terme de l'exécution de cette tâche, le dispositif placé à l'interface du sous-sytème peut alors rendre disponibles des données relatives à cette tâche si nécessaire, afin de permettre la réalisation du chainage des commandes pour transférer ces données dans le CPU principal. Après lecture des données, le dernier signal de fin de dispositif présenté au sous-système produira l'unique interruption destinée au CPU principal, grâce à l'émission initiale de la commande du détecteur de contrôle signalant que les données de la tâche terminée sont disponibles. En conséquence, un adaptateur conforme à la présente invention et fonctionnant en association avec un sous-système programmable permet au processeur principal de contrôler l'interface asynchrone entre son propre canal et le sous-système, via une sélection de programmation dans le CPU principal. Il faut noter que la perte de temps inhérente au traitement des interruptions dans le CPU principal devient considérable lorsque de nombreux sous-systèmes intelligents sont contrôlés par ce dernier. Autrement dit, chaque séquence de gestion d'interruption du CPU principal nécessite une période discrète de temps, et l'exécution de plusieurs fonctions d'aménagement internes dans le CPU principal. Lorsque ce dernier est associé à une multiplicité de soussystèmes intelligents pouvant tre des systèmes IBM/7, la perte de temps globale occasionnée par la gestion des interruptions destinées au CPU principal devient cumulative et prohibitive lorsque le système est prévu pour des opérations de conduite de processus. C'est pourquoi, la présente invention a pour objet de fournir un dispositif d'interface entre plusieurs systèmes de traitement de données de manière à minimiser les exigences de gestion des interruptions imposées au CPU principal. La présente invention a pour autre objet de fournir un adaptateur de sous-système intelligent permettant de reconnaître qu'une tâche particulière doit tre effectuée, de manière à n'imposer qu'un minimum d'interruptions au CPU principal. La présente invention a également pour objet de fournir une configuration de systèmes de multi-traitement dans laquelle le processeur principal puisse contrôler sélectivement les interfaces asynchrones entre le canal principal et un sous-système intelligent. La présente invention a aussi pour objet de fournir un système de multitraitement dans lequel un CPU principal ou de contrôle puisse définir une tâche complexe qui sera exécutée par un sous-système intelligent, de telle sorte que cette tâche soit réalisée et les données s'y rapportant disponibles, dans une organisation qui ne nécessite qu'une seule interruption du CPU principal. Les objets, caractéristiques et avantages qui viennent d'tre exposés ressortiront ainsi que d'autres, de la description détaillée du mode de réalisation préféré de l'invention, qui va tre faite en référence aux dessins annexés à ce texte. La figure 1 est un organigramme général du dispositif de la présente invention dans un système de multi-traitement type. La figure 2 montre la logique d'interface de la figure 1, mais de façon plus détaillée. La figure 3 représente un schéma de circulation de données concernant une opération d'échange dans un système de multi-traitement inspiré des techniques antérieures. La figure 4 illustre l'opération d'interface de la présente invention pour l'accomplissement des tâches représentées à la figure 3. Le système de traitement de données 10 de la figure 1 pourrait tre une configuration de Système IBM/360 ou IBM/370 comprenant sa propre unité centrale de traitement 12, sa mémoire principale 14 et son canal d'E/S 16. Le canal 16 manipule diverses opérations d'E/S, et il peut assurer la liaison avec l'interface d'eus 18, comme dans les techniques antérieures. L'interfaceX18 peut tre couplée à plusieurs équipements de traitement de données différents, par exemple l'unité de traitement 20 qui pourrait tre un Système IBM/7 avec un dispositif d'interface 25 incorporé. Le système de traitement de données 20 est en mesure d'exécuter ses propres programmes par l'intermédiaire du CPU 22 et de la mémoire principale 24. Le soussystème 20 comporte son propre canal d'E/S 26 qui contrôle les échanges de données avec l'interface d'E/S 28 conduisant à un ou plusieurs dispositifs d'E/S distincts. Dans le cas d'un environnement de saisie de données ou de conduite de processus semblable à celui qui pourrait tre associé à un Système IBM/7, l'interface d'E/S 28 peut assurer n'importe laquelle d'une série de fonctions telles que l'entrée/sortie de données numériques ou l'entrée/sortie de données analogiques, aussi bien que diverses sous-fonctions et combinaisons de celles-ci. Le système de traitement de données principal 10 possède généralement une capacité mémoire plus importante et un plus grand nombre de fonctions de traitement que le sous-système 20. Le système principal 10 contient, en vue des opérations d'E/S, un ou plusieurs p-ogrammes spécifiques dans sa mémoire principale, programmesqui seront exécutés par le sous-système 20. En fait, le système principal 10 comprendra fréquemment plusieurs tâches de programmation individuelles destinées à tre exécutées par plusieurs sous-systèmes semblables au sous-système 20, qui sont tous reliés à un ou plusieurs interfaces d'E/S semblables à l'interface 18. Le système principal 10 transfère ces tâches au sous-système 20 qui accomplit les opérations spécifiées, notamment certaines opérations de traitement logique de données, tandis que le sous-système 20 ramène fréquemment les résultats de l'exécution du programme au système principal 10. La méthode et le dispositif de la présente invention contribuent à réduire considérablement le retard global que subit le système principal 10, à la suite de l'achèvement asynchrone de l'exécution d'un programme par le sous-système ou processeur satellite 20. Un sous-système intelligent 20 dans le cadre de cette description, sera supposé comprendre par exemple un processeur tel qu'un Système IBM/7 relié à un canal standard 16 via l'interface d'E/S 18. Cette invention couvre bon nombre d'applications d'un tel ordinateur satellite et elle contribue à améliorer la capacité de réponse des communications entre l'ordinateur principal 10 et l'ordinateur satellite 20. Dans l'ordinateur principal 10, le programme demande souvent à i'ordina- teur satellite 20 d'exécuter un programme qui ou bien se trouve dans la mémoire 24 dudit ordinateur satellite ou bien sera chargé comme partie intégrante de l'opération dans la mémoire de ce dernier, et exécuté ensuite. Lorsque le programme est exécuté, l'ordinateur satellite 20 en informe, par l'interface d'entrée/sortie 18, via le canal 16, l'ordinateur principal 10 qui peut ainsi réunir et utiliser ultérieurement les résultats de cette exécution dans le sous-système 20. Pour que ces résultats puissent tre disponibles le plus rapidement possible dans l'ordinateur principal 10, à la suite des décisions de recourir aux services de l'ordinateur satellite 20, une attention particulière doit tre accordée au nombre de passages à travers le programme de supervision d'E/S et à la programmation du système d'exploitation à l'intérieur de 1'ordinateur principal 10. Avec les configurations antérieures 10 de l'ordinateur satellite 20, dans la mesure où ce dernier est souvent affecté à l'exécution de ses tâches, et optimisé dans ce sens, on peut s'attendre à ce que les retards et les encombrements que subira l'ordinateur principal 10 soient des facteurs de nature à limiter la capacité de réponse des communications entre ces systèmes. Afin d'illustrer les avantages de la présente invention, nous avons représenté à la figure 3, la séquence d'opérations accomplies entre le processeur principal 10, son canal 16, l'interface 18 et le sous-système 20 sur la base des techniques antérieures. Le traitement des instructions à l'intérieur de l'ordinateur principal est représenté à gauche pour le programme superviseur d'E/S (IOS) et le programme utilisateur dans l'ordinateur 10. Les opérations accomplies par le canal 16 sont représentées au centre, tandis que les opérations du sous-système 20 sont représentées à droite. Comme le montre la figure 3, le programme signale qu'il désirs qu'une opération donnée soit accomplie par le sous-système en émettant une instruction d'appel de superviseur SVC demandant au superviseur d'exécuter une instruction d'E/S. Cette instruction d'E/S conduira finalement au transfert d'un programme à la mémoire 24 du sous-système satellite s'il ne s'y trouve pas déjà et amorcera l'exécution du programme. Chacun des astérisques ou chacune des étoiles représentées sur les figures 3 et 4 désigne les passages par le programme superviseur de l'ordinateur principal. Le superviseur répond à SVC en émettant une commande de début d'E/S à laquelle le canal répond, si une commande du type transfert de données a été spécifiée par l'exécution du premier mot de commande de canal CCW1 qui contient ladite commande. Dans ce cas, la commande indique que les données doivent tre transférées au sous-système 20 par le canal 16. Immédiatement après la fin du transfert de données, le sous-système envoie à la fois un signal de fin de canal CE et un signal de fin de dispositif DE au canal 16, et ces signaux sont ensuite transmis au programme superviseur d'E/S IOS pour traiter cette interruption et transmettre l'accusé de réception de CE et de DE. Ainsi, l'utilisateur est-il averti que le transfert a été effectué. Le programme utilisateur entre dans son second état d'attente logique qui libère l'ordinateur principal 10 pour le traitement d'une autre tâche. Simultanément, le sous-système 20 commence l'exécution du programme transféré. Comme le montre la figure 3, ce programme pourrait consister à lire 100 points d'entrée analogiques ou points E/A. Lorsque les données présentes aux 100 points E/A ont été inscrites dans une zone-tampon de la mémoire 24 du sous-système 20, une condition d'état d'avertissement est générée par le sous-système 20, ce qui a pour effet de générer une interruption d'avertissement qui est transmise par le canal 16 à l'ordinateur principal 10. Le programme superviseur d'E/S traite alors cette interruption et transmet l'avertissement à l'utilisateur. Cette interruption traverse à nouveau le superviseur d'E/S qui fera sortir l'utilisateur de son état d'attente logique. L'utilisateur répond en émettant une autre SVC pour permettre au superviseur de lire les résultats de l'exécution dans le système satellite. Ainsi donc, la seconde SVC émise par l'utilisateur et la seconde émission de début d'E/S émanant du superviseur commandent au canal d'exécuter le second mot de commande de canal CCW2 correspondant au transfert des données du sous-système dans l'ordinateur principal 10. A la fin du transfert, CE et DE sont de nouveau transmis comme une interruption du sous-système 20, à travers le canal 16, vers l'ordinateur principal 10, tandis que le superviseur d'E/S traite à nouveau cette interruption. Il convient de noter que CCW2 contient une commande de lecture de données. Le transfert de données une fois réalisé, les données sont disponibles pour l'utilisateur, qui peut les soumettre au traitement désiré. Il faut noter que cinq passages distincts dans le superviseur ont été nécessaires, dont trois pour la gestion de l'interruption. La présente invention utilise avec avantage une commande particulière appelée détecteur de contrôle. L'utilisation de cette commande est indiquée dans le schéma de circulation de données de la figure 4, où le traitement des instructions du processus principal 10 qu'elles viennent des programmes superviseur ou utilisateur sont représentés à gauche, l'activité du canal 16 étant représentée à nouveau au centre et les réponses du sous-système 20 droite dans le mme format que la figure 3. Comme précédemment, le programme utilisateur génère un appel de superviseur SVC, à la suite duquel le superviseur d'E/S émet une instruction de début d'E/S, mais cette fois avec la commande du détecteur de contrôle déjà citée. La commande du détecteur de contrôle apparait au canal 16 comme un type de commande à laquelle est associé un transfert de données, et le canal exécute donc un CCW1 en transférant les informations de contrôle au sous-système 20. Comme à la figure 3, la circulation des données illustrée à la figure 4 laisse supposer que le programme à exécuter ne réside pas dans le sous-système 20, et qu'il doit y tre transféré. Lorsque le transfert des données du programme au système satellite 20 est achevé, l'unité de raccordement du satellite 25 reconnaît la présence de la commande du détecteur de contrôle, et en conséquence ne ramène au canal 16 que le signal de fin de canal CEE. Cette opération libère le canal de sorte qu'il est capable de gérer les opérations de jonction d'E/S avec d'autres dispositifs, bien qu'il conserve des informations intéressantes relatives à l'activité en attente dans le sous-système 20. La figure 4 suppose que le chainage des commandes a été indiqué dans le programme initial en provenance du superviseur, mais que la réponse du canal à un CE est la mme, que le chainage des commandes ait été positionné ou non. En d'autres termes, une interruption intéressant l'ordinateur principal ne lui sera pas adressée avant la réception d'un signal de fin de dispositif DE, et qu'il n'y ait plus de chaînage de commandes. Comme-le sous-système n'a fourni que la réponse CE après le transfert des informations de contrôle, aucune autre réponse n'est requise par 16-canal. De plus, le programme utilisateur est placé dans son état d'attente logique et l'ordinateur principal 10 peut procéder à l'exécution d'autres tâches, de meme que le canal 16. Le sous-système 2C poursuit alors l'exécution du programme qui pourrait tre la mme programme type mentionné en référence à la figure 3, et concernant la lecture de 100 points d'entrée analogiques à travers sa jonction 28. -Finalement, le programme sera exécuté par le sous-système 20, et cette opération est signalée au canal 16 au moyen de la génération d'une condition d'état DE par l'unité de raccordement de satellite 25. L'apparition de ce DE sur le canal 16 laisse supposer que le chainage des commandes a été initialement indiqué. En conséquence, le canal 16 poursuivra l'exécution du programme avec le second mot de commande de canal CCW2 qui spécifie que les données présentes dans le sous-système 20 doivent tre transférées au système principal 10. Le canal 16-procède alors à l'échange des données entre la mémoire principale satellite 24 et la mémoire principale du système principal 14. Généralement, ces données devraient représenter les résultats de l'exécution du programme dans le sous-système 20, à savoir les résultats de la conversion analogique-digitale pour les 100 points qui ont été lus. Lorsque le transfert à la mémoire principale 14 est terminé, le canal 16 les signaux CE et DE au superviseur comme une interrruption. Le superviseur d'E/S gère alors cette interruption en adressant les signaux au programme utilisateur qui peut ainsi aborder le traitement des données en provenance du sous-système 20. Il-^aut roter que deux passages à travers le superviseur d'E/S ont suffi, comme le montrent las instructions suivies d'astéris : ues, figure 4, et qu'une seule interruption a du tre gsrse. Une comparaison antre 13s figures 3 et 4 illustre graphiquement la façon sont la présente invention améliora substantiellement la capacité de réponse du système tout entier, et réduit considérablement les demandes supplémentaires adressées au système principal 10. Dans les deux cas, le mme programme exactement a été exécuté par le sous-système 20, et exactement les mmes données se sont trouvées disponibles pour le programme utilisateur contenu dans le système principal 1C. La séquence de la figure 3 est celle qui est présentée par le brevet rush et al 3.462.741 déjà cité, et obtenue à partir d'autres opérations de systèmes de multitraitement exécutées à travers un canal selon les techniques antérieures. Il faut reconnaître que l'apparition dans le canal d'un signal de fin de dispositif en provenance d'un soussystème amène toujours le canal à répondre soit par un retour au programme superviseur d'E/S, soit par le passage au CC',. suivant si le chaînage des commandes a été positionné. Oans les anciens systèmes tels que celui que nous présente le brevet cité, le transfert i-litial des données ne pouvait tre associé dès le commencement à un chaînage de commandes puisque, lorsque le sous-système présenta CE et DE à la fin au transfert de données, le canal essaie immédiatement d'exécuter la co, r :, ande suivante, si ïe chaSnage a été positionné. Dans les exemples représentés, cela signifierait que le canal essaierait immédiatement de lire les données résultant da l'exécution du sous-système avant mme que ce dernier n'ait entrapris cette exécution. Les systèmes antérieurs demandent l'envoi de DE et CE après le transfert des données et aucune autre action du canal avant qu'une interruption d'avertis sement n'ait été générée par le sous-système à la fin du programme. La figure 2 montre plus en détail le circuit logique et les interconnexions pour une réalisation possible de l'unité de raccordement de satellite 25 de la figure 1. Comme le montre la figure 2, l'interface d'E/S 18 provenant du canal principal 16 comprend un bus de sortie à conducteurs multiples 30, des lignes de repérage 39 (représentées par deux lignes seulement bien qu'en fait on puisse en utiliser un plus grand nombre) et un bus d'entrée à conducteurs multiples 50. Comme par le passé, le système principal 10 sélectionne le sous-système particulier 20 en plaçant son adresse particulière sur le bus de sortie 30. Le sous-système 20 reconnaît son adresse dans le comparateur d'adresse 31 qui informe donc la logique de contrôle et le circuit de chronologie 33 qu'il va exécuter une fonction. Le décodeur de commandes 32 identifie la commande particulière qui est envoyée au soussystème adressé 20 et il conditionne la logique 33 à exécuter la fonction . ndentifiée. La logique de la figure 2 est supposée accomplir uniquement la commande de détecteur de contrôle de la présente invention, mais on reconnaitra rapidement que le décodeur de commandes 32 peut aussi détecter la prssencs de n'importe laquelle des commandes des systèmes antérieurs. Lorsque le comparateur d'adresse 31 et 1s décodeur 32 de l'unité de raccordement de satellite 25 a reconnu que le satellite connecté 20 est adressé avec une commande du détecteur de contrôle, la logique de contrôle 33 valide le registre d'adresse 34, via la ligne 35, de sorte que l'adresse de la mémoire satellite peut tre placée sur son bus d'adresse de mémoire 36. La logique 33 conditionne ensuite le registre de données 37 via la ligne 38, de sorte que les données sont transférées aux positions mises en séquence à travers le registre d'adresse 34, dans sa mémoire 24, au moyen du bus de données de mémoire 40. Ces opérations permettent le transfert du programme à exécuter. Enfin, le canal principal 16 enverra un signal, par exemple un"un" sur la ligne d'entrée 39 pour indiquer que le transf d'E/S, mais il reconnaît aussi qu'aucun autre échange ne doit se produire avec le système principal 10 à ce stade. Le sous-système satellite 20 procède à l'exécution du programme transféré comme précédemment. Chaque fois qu'il reconnait que la tâche assignée telle qu'elle est représentée par l'ensemble de données qui lui est transféré à partir du système principal 10 est achevée, il place un signal sur 43 pour la logique de contrôle 33. La logique de contrôle 33 place alors le bit de fin de dispositif dans le registre d'état 48 via la sortie 44. Dans une séquence d'opérations classique, le chainage des commandes aurait été positionné avec la commande du détecteur de contrôle. Ainsi donc, lorsque la fin de canal et l'état de fin de canal et de fin de dispositif du registre d'états 48 est sur le bus d'entrée 50 au canal 16, en association avec une ligne 39 appropriée, le canal 16 entreprendra de retirer du système principal 10 le mot de commande suivant qui pourrait tre une commande de lecture. Ainsi donc, le raccordement de satellite 25 reconnaîtrait à nouveau son adresse au comparateur 31, reconnaîtrait une commande de lecture à la sortie de détecteur de commande 32, et répondrait en conditionnant le registre de données 47 via la ligne 45, de sorte que les données présentées par la mémoire principale du sous-système sur son bus de sortie 46 puissent tre transmises, par la porte ET 49, au bus d'entrée 50. Enfin, les données lues de cette façon sont transférées au système principal 10. Le nombre de mots ou de multiplets lus de la sorte est déterminé par le canal principal en réponse à ses mots de contrôle de canal pré-déterminés. Le processeur principal contient donc les données indiquant les résultats de l'opération nécessaires pour accomplir la tâche identifiée par son transfert initial. On admettra qu'il est possible au satellite d'utiliser des valeurs d'opérandes particulières pour placer l'interruption sur le canal principal, en excitant l'entrée d'interruption 43. Autrement dit, quand le sous-système satellite 20 est un équipement tel que le Système IBM/7, il traite lui-mme diverses interruptions internes comme s'il s'agissait de ses propres dispositifs d'E/S. Des circuits de détection non représentés seraient donc inclus pour reconnaître l'apparition d'une valeur d'opérande particulière qui ne se produit que lorsque l'exécution du programme spécifié par le système principal est achevée et qu'une instruction d'interruption a été générée par le Système/7. En d'autres termes cette valeur d'opérande particulière et une instruction d'interruption dans le Système/7 mise en coïncidence avec elle doivent tre toutes deux présentes avant que l'entrée d'interruption 43 ne soit appliquée à l'unité de raccordement 25. Comme nous l'avons indiqué, le circuit de la figure 2 a été représenté pour souligner l'importance des éléments intervenant dans la réponse à la commande du détecteur de contrôle. Ces circuits peuvent également loger les différentes autres commandes et des transferts de données tels que ceux qui ont été réalisés selon les techniques antérieures en dehors du détecteur de contrôle. Ainsidonc, une réponse-type à la commande de contrôle réalisée selon les techniques antérieures reçue via le bus de sortie 30 et le décodeur 32 provoquera l'excitation des sorties 42 et 44, signalant l'apparition d'une condition CE et DE lorsque la commande de contrôle est acceptée par le processeur satellite. Toutefois, ces possibilités fonctionnelles supplémentaires sont auxiliaires à la présente invention comme le sont les diverses autres fonctions d'établissement de"contacts"d'aménagement et d'échanges entre le système principal et le sous-système. Dans certaines circonstances, le programme qui doit tre exécuté par le sous-système 20 peut déjà résider dans sa mémoire principale 24. Cela signifie que la commande du détecteur de contrôle émanant du système principal 10 doit seulement s'accompagner de données suffisantes pour identifier le programme destiné au sous-système satellite 20. Que le programme à exécuter par le sous-système 20 soit pré-chargé ou transféré en association avec la commande du détecteur de contrôle, on notera que la présente invention permet à l'E/S du système principal de pré-sélectionner l'interface asynchrone entre le sous-système 20 et le canal 16. En outre, le système principal 10 peut spécifier les paramètres ou les événements qui doivent tre utilisés par le sous-système 20 comme critères, pour provoquer la mise en séquence de l'interface asynchrone du sous-système au canal. Plus particulièrement, les séquences fin de canal/fin de dispositif et les conditions spécifiant le moment où elles doivent résulter de l'exécution du sous-système peuvent tre à présent déterminées par le programme en provenance du système principal. Si l'on se base sur l'environnement de la figure 2, cela veut dire que les données établissant la valeur d'opérande particulière et l'interruption résultante du sous-système requise pour l'entrée 43 de la figure 2 peuvent tre incluses dans le programme transféré. De la sorte, un DE sera généré et une commande de lecture chaînée soit si le programme a été entièrement exécuté par le sous-système 20, soit si un ou plusieurs événements sont intervenus pendant l'exécution de ce programme. Si on le désire, et si une telle action est opportune, le système principal pourra analyser les interruptions intermédiaires après lecture des données à partir du soussystème 20, pour indiquer ce qui s'est produit, et ordonner au satellite 20 de poursuivre l'exécution du programme via une autre séquence commande de détecteur de contrôle/commande de lecture chaînée. En tout état de cause, les demandes adressées au système principal, et à son programme superviseur d'E/S en particulier, sont considérablement réduites grâce à la présente invention. Cela veut dire que cette dernière permet de pallier le manque de souplesse relatif de la mise en séquence CE/DE dont souffraient les systèmes antérieurs, sn permettant un niveau de contrôla plus élevé de ces événements st de cas séquences, à partir d'une sélection par programme dans le système de traitement principal. Sien que la logique de contrôle et la chronologie 33 aiant été représentées sous la forme d'un bloc, l'homme de l'art découvrira aisément le moyen de réaliser les fonctions décrites pour ce bloc à partir des stimuli et des réponses spécifiés dans le présent texte. Les données spécifiques de cette réalisation ont été volontairement omises ici par souci de brièveté, dans la mesure où elles n'ajouteraient rien à la compréhension de la présente invention. Bien que celle-ci ait été représentée et décrite en référence au mode de réalisation qui vient d'tre exposé, il est évident que l'homme de l'art peut y apporter diverses modifications sans sortir de l'esprit ni du cadre de ladite invention. REVENDICATIONS 1.-Procédé d'échange d'informations entre au moins un sous-système de contrôle ou de traitement de données et un processeur principal par l'intermédiaire d'un canal de transmission de données reliant ce processeur principal à ce sous--système et éventuellement à d'autres sous-systèmes, ce processeur principal pouvant-Faire exécuter une ou plusieurs tâches à ce ou ces sous-systèmes avec un nombre minimum d'interventions. Ce procédé est caractérisé en ce qu'il comporte les étapes suivantes : émission d'un signal de commande d'exécution de tâche (s) ; détection de cette commande : chargement d'un ou plusieurs programmes correspondant à la tâche ou aux tâches demandées, en réponse à la détection de la commande ; émission d'un signal de fin d'opération en canal lorsque le ou les programmes est ou sont chargés, ce signal déconnectant le canal du sous-système pour le rendre disponible pour faire éventuellement exécuter d'autres tâches par d'autres sous-systèmes ; émission d'un signal de fin d'opération du sous-système lorsque la ou les tâches demandées est ou sont exécutées, à un point qui demande l'intervention du processeur principal, ou est ou sont terminés ; émission d'un signal d'interruption du processeur principal à la suite de cette émission du signal de fin d'opération du sous-système. 2.-Procédé selon la revendication précédente caractérisé en ce que le processeur principal, après l'émission du signal de commande et avant que n'arrive le signal d'interruption, est mis en état d'attente et peut faire exécuter d'autres tâches par d'autres sous-systèmes. 3.-Procédé selon la revendication 1 ou 2 caractérisé en ce que lorsqu'un chaînage de commandes à une commande lecture est spécifié, les résultats de l'exécution du ou des programmes sont délivrés en réponse au signal de fin d'opération du sous-système et du signal de chaînage de commandes de telle sorte que l'initiation de l'opération du ou des programmes, l'exécution de ce ou ces programmes et le transfert des résultats d'exécution de programmes sont accomplis avec une seule interruption du processeur principal. 4.-Procédé selon l'une quelconque des revendications précédentes caractérisé en ce que le ou les programmes sont chargés avant l'émission du signal de commande d'exécution de tâches ; 5.-Dispositif d'échange d'information pour la mise en oeuvre du procédé selon l'une quelconque des revendications précédentes pour transférer des informations entre au moins un sous-système de contrôle ou de traitement de données et un processeur principal par l'intermédiaire d'un canal de transmission de données reliant ce processeur principal à ce sous-système et éventuellement à d'autres sous-systèmes, ce processeur pouvant faire exécuter une ou plusieurs tâches à ce sous-système avec un minimum d'interventions. Ce dispositif est caractérisé en ce qu'il comporte : des moyens dans le processeur principal pour émettre, sur le canal, un signal de commande d'exécution de tâches ; des moyens de détection dans le sous-système pour détecter le signal de commande lorsqu'il lui est destiné ; des moyens, commandés par les moyens de détection, pour charger le ou les programmes à exécuter envoyés par le processeur principal ; des moyens pour émettre un signal de fin d'opération de canal lorsque le ou les programmes est ou sont chargés, ce signal déconnectant le canal du sous-sytème ; des moyens commandés par un signal du sous-système indiquant que la ou les tâches demandées sont exécutées à un point qui demande l'intervention du processeur principal ou est ou sont terminées, ces moyens émettant un signal de fin d'opération du sous-système sur le canali des moyens dans le canal commandés par le signal de fin d'opération du sous-système, envoyant un signal de demande d'interruption au processeur principal. 6.-Dispositif selon la revendication 5 caractérisé en ce que, après que le processeur principal émet un signal indiquant qu'un chaînage de commandes est à effectuer, des moyens dans le canal répondent à ce signal du processeur en transférant une commande de lecture au sous-système, après avoir reçu le signal de fin d'opération du sous-système, sans que le processeur principal soit interrompu. 7.-Dispositif selon la revendication 6 caractérisé en ce qu'il comporte des moyens, commandés par le signal de commande de lecture, qui transfèrent, à partir du sous-système vers le processeur principal, les données représentant les résultats de la tâçhe effectuée par le sous-système.