La présente invention se rapporte à un procédé et un schéma de sélection de priorité pour la mémoire d'un système de calcul lors des demandes d'accès en provenance des-unités utilisatrices unité de commande et unités dgéchange, On connaît un procédé de sélection de priorité pour une mémoire à trois accès, appelés A pour l'accès desservant l'unité de commande, B et C pour les accès desservant les deux unités d'échange. Aux systèmes IRIS 50 - FELIX C 256 les accès ont, en cas de conflit, un ordre décroissant de priorité : B, C et A. Dans cette situation, le temps moyen statistique dlexécution des instructions augmentera du fait que les demandes dtaccès de l'unité de commande restent en attente, meme au milieu de la lecture d'une instruction ou d'une opérande desservant les demandes des accès B et/ou C. Du fait que les unités périphériques sont munies d'une mémoire tampon, les demandes des accès B et C peuvent attendre 1 - 4 s jusqu'à ce que la mémoire soit entrée dans un vide de sollicitude de la part de ltunité de commande. Ce vide peut apparaître pendant les phases d'exécution des instructions immédiates, pendant les phases de calcul de l'adresse de ltopérande et ainsi de suite. Le procédé et le schéma conformément à l'invention, qui seront exposes par la suite écartent les désavantages exposés cidessus, à cause de tordre initial de priorité des portes accès qui est maintenant : A, B et C, ordre qui se modifie automatiquement, les portes B et C devenant pour l'instant plus prioritaires que la porte A, lorsqu'une demande d'accès a attendu dans la porte B ou C le passage d'un nombre préétabli de demandes d'accès par la porte A. A chacun des accès B et C moins prioritaires est associe un compteur individuel ou commun où sont comptées les impulsions des demandes d'accès de l'accès le plus prioritaire, quand celui-ci a des demandes d'accès en attente et, pour une valeur préétablie du compteur, il devient l'accès le plus prioritaire. Le compteur est remis à zéro chaque fois qu'une demande d'accès passe par la porte associée. Un mode de réalisation de l'invention est présenté à titre d'exemple en référence au dessin annexé dans lequel - la Figure 1 est un schéma de sélection de priorité con forme ment à l'invention pour la mémoire d'un système de calcul muni de 3 accès, un accès A desservant l'unité de commande et des accès B et C desservant les unités déchante. Le schéma comprend 3 bornes où l'on applique les signaux denturée des demandes d'accès validées en provenance de l'unité de commande A, des 2 premières unités d'échange B, ainsi que le signal provenant de la deuxième paire d'unités d'échange C. La présence d'un ou de plusieurs de ces 3 signaux est mémorisée dans un registre D, formé de 3 bistablesD1, D2 et D3, lorsqu'un signal E a validé les entrées de 3 portes "ET!' référencées par F1, F2 et F3, en forçant à "1" les bistables du registre D. Le contenu du registre D est systématiquement effacé par un signal F qui apparaît toujours avant le signal E. Les demandes d'ac- cès validées mémorisées se dirigent vers un sélecteur de priorité classique, réalisé sur un groupe de 3 circuits "ET" G1, G2 et G3, dont les entrées sont inhibées par deux circuits inverseurs H1 et H2. Un signal I, apparaissant à la fin du processus transitoire de comptage des demandes d'accès validées dans le registre D, validera les circuits G.A un moment donné une seule impulsion A', B' ou C' peut apparaître, aux sorties de ces 3 portes "ET" (G1, G2 et G3) impulsion qui représente la demande d'accès sélectée selon le critère suivant de priorité décroissante A, B et C, pour le cas où le schéma contiendrait uniquement les éléments exposés jusqu'à présent, Pour réaliser une priorité conformément à l'invention, le schéma est muni d'un compteur K' contenant les bistables K1 et K2, afférent à l'accès B, et un compteur K" contenant les bistables K1 et K2. Une porte "ET" référencée par L' et dont les entrées reçoivent les signaux Ai et B commande le compteur K' ; une autre porte "ET" référencée L", dont les entrées reçoivent les signaux A' et C commande le compteur K". Lorsque le contenu du compteur a atteint une valeur prééta- blie (3 dans notre cas), celle-ci est saisie par les portes "ET" Me et M. Les sorties de ces dernières, réunies dans une porte "OU" N, inhibent la porte F1 par l'intermédiaire d'un inverseur Pl; il en est de meme pour la porte F3, qui est inhibée par un signal issu de la porte M' à l'aide d'un inverseur P3, et pour la porte F2, inhibée par un signal issu de la porte M" à l'aide d'un inverseur P2.La mise à zéro du compteur K' s'effectue par le signal selecté Bt, et la mise à zéro de K" par le signal sélecte C'O Ainsi, dès l'apparition d'un signal B ou C, l'apparition de l'impulsion B' ou C' se réalisera dans un intervalle de temps qui ne dépassera pas (dans notre cas) l'apparition de 3 signaux consécutifs A'. Le schéma pourrait fonctionner selon un algorithme semblable, dans une variante économique, avec un seul compteur K dont le circuit d'entrée 'sET'' L recevrait, par une porte OU les signaux A et B, la remise à zéro du compteur K se réalisant à l'aide des signaux B' et C" réunis dans une porte "OU". Dans ce cas, les circuits N, P2 et P3 seront, eux aussi écartés. L'application de l'invention aux systèmes IRIS 50 FELIX C 256, équipés d'une unité d'échange par accès, les systèmes étant utilisés en multiprogrammation avec un chargement de 100 % de l'uni- té de commande et un rapport des demandes d'accès mémoire A/B+C d'environ #3, a pour effet la réduction du temps de fonctionnement d'environ 10 %. Cette efficacité du schéma a eété calculée sur un modèle mathématique dt- système IRIS 50 élaboré en GPSS. REVENDICATIONS 1. Procédé de sélection de priorité d'une mémoire d'un système de calcul, caractérisé par le fait que l'ordre initial de décroissement de la priorité est A, B et C, ordre qui se modifie automatiquement, les portes B ou C devenant pour l'instant plus prioritaires que la porte A lorsqu'une demande d'accès a attendu dans la porte B ou C le passage, par la porte A, d'un nombre préétabli de demandes d'accès. 2. Schéma de sélection de la priorité d'une mémoire d'un système de calcul selon la revendication 1, caractérisé par le fait que les accès de basse priorité, c'est-à-dire B et C, ont chacun un compteur individuel ou commun où sont comptées les impulsions des demandes d'accès de l'accès le plus prioritaire, lorsque celui-ci reçoit des demandes d'accès et pour une valeur préétablie du contenu du compteur, cet accès deviendra le plus prioritaire, le compteur étant remis à zéro chaque fois qu'une demande d'accès passe par la porte associée.