La présente invention concerne les mémoires monolithiques" et plus particulièrement les mémoires monolithiques constituées par des cellules de mémoire à charge emmagasinée, celles-ci étant distinguées des cellules de mémoire bistables. 5 Dans une mémoire monolithique» il est souhaitable de réduire au minimum le nombre de composants constituant les différentes cellules car cela permet de simplifier la fabrication de ces dernières et de diminuer la place qu'elles occupent sur le bloc monolithique. Un type de dispositif dont la structure est très simple et qui possède des caractéristiques stables est un circuit 10 composé d'un transistor PNP et d'un transistor NPN, la base de chaque transistor étant connectée au collecteur de l'autre. Ce circuit est considéré comme un redresseur commandé à silicium et semblerait, du fait de sa bistabilité inhérente, pouvoir être utilisé en tant que cellule de mémoire destinée à un ensemble de mémoires monolithiques. En réalité, ce circuit connu dans 15 l'art antérieur présente de nombreux inconvénients lorsqu'il est ainsi utilisé. Il est en effet difficile d'écrire et de lire les données emmagasinées dans des cellules choisies sans déranger les données contenues dans les autres cellules. De plus, ce type?circuit présente une vitesse de fonctionnement extrêmement lente, exige une puissance considérable et n'est pas compatible 20 avec les exigences des mémoires monolithiques actuelles, particulièrement lors d'une opération d'écriture. La présente invention permet de surmonter ces difficultés grâce à l'utilisation d'une unique cellule qui résoud les problèmes précédents tout en conservant sa simplicité et en permettant des densités élevées. 25 Bien qu'une réalisation particulière de la présente invention ressemble quelque peu au circuit connu mentionné plus- haut, d'autres réalisations également satisfaisantes, qui utilisent une cellule de mémoire ne comprenant que deux dispositifs, font partie de la présente invention. Fondamentalement, la présente invention utilise une cellule de mémoire 30 à deux dispositifs qui est commandée de telle sorte que la cellule ne puisse se verrouiller. Au lieu d'utiliser cette cellule en mode bistable pour emmagasiner des données, celles-ci sont chargées dans la cellule en appliquant à cette dernière un signal qui est emmagasiné dans la capacité parasite associée à la cellule. Etant donné que ce type de cellule n'a pas de bista-35 bilité propre, les données doivent être périodiquement régénérées. Certaines des réalisations de l'invention nécessitent simplement l'application d'un unique signal au dispositif d'entrée, lequel signal assure une double fonction: faire passer le dispositif d'entrée au niveau haut et charger la capacité parasite. 40 L'un des objets de la présente invention est donc de fournir une cellule 71 37572 2 2115Ib2 de mémoire améliorés à charge emmagasinée. Urj autre objet de l'invention est de fournir une cellule de mémoire à charge emmagasinée pouvant faire l'objet d'opérations d'accès à des vitesses extrêmement élevées. 5 Un autre objet de l'invention est de fournir une cellule de mémoire à charge emmagasinée pouvant être facilement réalisée sous une forme monolithique avec des densités plus élevées que précédemment et ne provoquant qu'une dissipation minimum de puissance. Un autre objet de 1'invention est de fournir une cellule de mémoire 10 pouvant être fabriquée sous une forme monolithique de manière à atteindre une capacité parasite de valeuijfeppropriée sans pour autant affecter le fonctionnement des circuits monolithiques restants. En conséquence» la présente invention fournit un ensemble de cellules de mémoire à charge emmagasinée dais lequel chaque cellule de mémoire comprend 15 un premier et un second dispositifs semiconducteurs afin d'emmagasiner un bit de données digitales dans une capacité parasite associée. Les pertes de puissance sont réduites au minimum en interconnectant les cellules selon un motte de fonctionnement alternatif en supprimant les voies de courant continu. La dissipation de puissance est réduite au minimum grâce à l'uti- 20 lisation d'une ligne de détection commune à circuit intégré qui est connectée à différentes cellules soit dans me rangée, soit dans une colonne» ainsi qu'au circuit de commande d'une source de courant qui est bloquée par la cellule de façon à limiter les excursions de tension sur la ligne de détection 2 commune et de réduire au minimum la perte de puissance, V C , ou V est 25 la tension de sortie sur la ligne de détection commune, et C la capacité parasite associée à cette ligne. Enfin, dans l'une des réalisations préférées, la valeur de la capacité parasite dans la cellule elle-même pour BHsnagasiner les données est commandée de telle sorte qu'elle fonctionne de façon adéquate en tant qu'élément d'emmagasinage et qu'elle fasse partie intégrante de 30 la ligne de détection commune afin de permettre une meilleure utilisation de la surface du bloc de silicium. D'autres objets, caractéristiques et avantages de la présente invention rassortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de 35 celle-ci. La figure 1 représente schématiquement différentes cellules de mémoire disposées de façon à constituer un ensemble, ainsi que la manière dont elles sont interconnectées à un circuit d'accès. La figure 2 représente une réalisation préférée d'une cellule de mémoire 40 à deux dispositifs, soit des transistors latéraux PNP et NPN, pouvant être 71 37572 3 2115162 utilisée dans l'ensemble de cellules de la figure 1, la figure 2a représentant des niveaux de tension typiques utilisés pour accéder à la cellule de la figure 2. Les figures 3 à 7 représentent d'autres réalisations de la cellule 5 de mémoire à deux dispositifs ainsi que d'autres interconnexions structurelles d'autres combinaisons de dispositifs PNP-NPN, NPN-NPN, ou diode-NPN pouvant être utilisés dans l'ensemble de cellules de la figure 1, les figures 3a et 7a représentant des niveaux de tension typiques respectivement utilisés pour accéder aux cellules de mémoire des figures 3 et 7. 10 La figure 8 représente une réalisation monolithique de la cellule de la figure 2. La figure Ba représente une coupe partielle, prise selon les lignes 8a-8a, de la réalisation de la figure 8, et la figure 8b est un schéma électrique représentant la version monolithique de la cellule de la figure 15 2. La figure 9 représente schématiquement le circuit de régénération utilisé pour accéder à la cellule de la figure 2. On a reorésenté sur la figure 1 un ensemble de cellules de mémoire couplées à un dispositif d'accès approprié permettant de lire, d'écrire 20 et de régénérer des données digitales dans ledit ensemble. Afin de sélectionner une cellule particulière et de commander l'accès aux données, un décodeur X 10 et un décodeur Y 12 sont adaptés de façon à pouvoir recevoir différents signaux de décodage sur leurs bornes d'entrée respectives (celles-ci étant désignées "entrée"]. Chacune des cellules de mémoire est référencée 22. 25 Chaque rangée de cellules de mémoire est interconnectée à des lignes d'écriture 24 et à des lignes de lecture 26, elles-mêmes connectées aux lignes de sortie du décodeur 10. Dans la direction Y, les cellules-de mémoire de chaque colonne sont connectées à une ligne de détection commune 28. Peddant une opération de 30 lecture, chaque ligne 28 reçoit depuis une cellule de mémoire le signal emmagasiné ou les données emmagasinées. Un circuit de régénération 30 (faisant également fonction de source de courant constant commutable pendant une opération de lecture, comme expliqué plus loin) est associé à chaque colonne de cellules de mémoire. Chacun des circuits 30 est commandé par deux signaux 35 reçus depuis la sortie du décodeur Y 12 sur les lignes 32 et 34. Chaque circuit 30 possède une ligne de sortie 36, elle-même connectée, d'une part, à la ligne de détection commune 28 qui lui est associée et, d'autre part, en tant qu'entrée, à un circuit ET 38. Lorsqu'un circuit 30 est sélectionné, il transmet un signal de sortie sur la ligne 36. 40 Pendant une opération de lecture, un seul des circuits ET 38 est rendu 71 37572 4 2115162 conducteur afin de sélectionner me unique colonne en réponse, d'une part, au signal transmis sur la ligne 36 qui lui est associée, et d'autre part, à un signal transmis sur la ligne 40. De la sorte, les bornes de sortie du décodeur 12 engendrent de façon sélective des signaux de commande sur les 5 lignes 36 en faisant fonctionner un circuit 30 choisi, et transmettent par ailleurs un signal de porte à l'un des circuits ET 38 par l'intermédiaire de la ligne 40. En conséquence, une seule cellule de mémoire est sélectionnée par les décodeurs 10 et 12, et l'état de ses signaux est transmis à une borne de sortie 42 par un circuit ET 38 choisi, tous les circuits 38 étant 10 connectés à un amplificateur de détection de sortie 44. Comme on l'expliquera plus loin à l'aide de la figure 9, chacun des circuits de régénération 30 fait également fonction de source de courant constant commutable lors d'une opération de lecture afin de réduire au minimum la dissipation de puissance sur la ligne de détection commune 28 15 choisie. Dans une version monolithique particulière de l'invention, les lignes 28 sont constituées par des lignes diffusées et de ce fait contiennent une capacité parasite. Les excursions de tension importantes, V, sur les lignes 28, se traduiraient normalement par une dissipation de puissance superflue due aux pertes v2cp . Pour éviter ce problème, un circuit de commande 20 d'une source de courant constant contenu dans chacun des circuits 30 est bloqué par la cellule choisie de façon à limiter les excursions de tension, V. Dans un but de clarté, les numéros de référence identiques sont utilisés sur la figure 1 pour indiquer différents éléments et interconnexions qui 25 fonctionnent de façon identique, au lieu de désigner chaque élément et interconnexion à l'aide d'un numéro de référence différent. Par ailleurs, une réalisation préférée d'une cellule de mémoire est décrite à l'aide des figures 2 et 2a, cette cellule pouvant être directement incorporée à l'ensemble de cellules de la figure 1. Des modifications d'autres réalisations 30 de la cellule de mémoire de l'invention sont décrites ultérieurement. Certaines de ces dernières réalisations nécessitent une ligne de commande supplémentaire, mais leur utilisation dans l'ensemble de cellules de la figure 1 ne nécessite qu'une simple modification ne présentant pas de difficulté pour l'homme de l'art. 35 La cellule de mémoire de la figure 2 se compose d'un premier dispositif semiconducteur d'entrée constitué par un transistor PNP 50, dont l'émetteur est connecté par l'intermédiaire de la ligne 52 à la ligne d'écriture 24, et d'un second dispositif semiconducteur constitué par un transistor NPN 54, dont l'émetteur est connecté à la ligne de lecture 26 par l'intermédiaire 40 de la ligne 56. Le collecteur du transistor 50 est connecté à la base du 71 37572 5 2115162 transistor S», par l'intermédiaire de la ligne 58. Enfin» la base du transistor 50 et le collecteur du transistor 54 sont interconnectés à la ligne de détection commune 2B par l'intermédiaire de la ligne 60. □ans cette réalisation préférée, les données sont emmagasinées dans 5 la capacité parasite 62 représentée en pointillés. Comme mentionné plus loin à propos de la figure 8, la capacité 62 représente une capacité parasite base-collecteur modifiée. On a constaté que, pour que la cellule de mémoire fonctionne dans des conditions optimum, il est nécessaire de maintenir le courant de fuite 10 du circuit à une valeur inférieure à 20 nanoampères à la température de fonctionnement. Par ailleurs, on choisit la valeur du gain de courant bêta du transistor PNP 50 dB telle sorte qu'elle soit supérieure à 0,01, et le double gain de courant bêta du transistor fPN 54 de telle sorte qu'il soit compris entre 100 et 20. 15 Le fonctionnement de la cellule de mémoire de la figure 2 est expliqué ci-après à l'aide de la figure 2a. Afin d'écrire un 0 binaire, on excite la ligne d'écriture 24 et la ligne 60 qui est connectée à la ligne de détection commune 28. On fait passer le potentiel de la ligne 24 à une valeur d'environ +3,0 volts tout en maintenant celui de la ligne 28 à environ 20 +3,0 volts. La jonction base-émetteur du transistor PNP 50 est inversement polarisée et reste donc non conductrice. Par conséquent, aucune charge n'est emmagasinée dans la capacité parasite 62, et cet état représente l'écriture d'un 0 binaire. Afin d'écrire un 1 binaire, on fait passer le potentiel de la ligne 25 24 à environ +3,0 volts, et celui de la ligne 28 d'environ +3,0 volts à +2,3 volts. En conséquence, le transistor PNP 50 est conducteur et la capacité 62 est chargée à un niveau positif d'environ +2,8' volts, en raison principalement du courant collecteur-émetteur qui circule dans le transistor 50. En conséquence, un 1 binaire est emmagasiné dans la cellule. Pendant cette 30 opération d'écriture, l'émetteur du transistor NPN 54 est à environ +3,0 volts et sa base à environ +2,8 volts. La jonction base-émetteur du transistor 54 est donc inversement polarisée et ce transistor est non conducteur. De même, pendant l'opération d'écriture d'un 0, la jonction base-émetteur du transistor 54 est inversement polarisées par conséquent, le transistor 35 54 est non conducteur, et de ce fait le transistor 50 est également non conducteur. De la sorte, il n'existe aucune voie de courant continu entre les lignes 24 et 26, et par conséquent, la cellule de mémoire fonctionne uniquement en mode alternatif.- L'absence d'une telle voie réduit au minimum les pertes de puissance et rend possible la réalisation de la cellule de 40 mémoire sous une forme monolithique avec des densités beaucoup plus élevées. 71 37572 6 2115162 Afin de lire des données dais la cellule, on fait passer le potentiel de la ligne de lecture 26 d'environ +3,0 volts à 0,0 volt. Si un 1 binaire est emmagasiné dans la capacité parasite 62, la base du transistor 54 est positivement polarisée par rapport à son émetteur et le transistor 54 est 5 par conséquent conducteur. La charge emmagasinée dans la capacité 62 se décharge par l'intermédiaire de la jonction base-émetteur du transistor 54, la lecture des données s'effectuant donc de façon destructive. Ce courant est amplifié par le transistor 54 afin d'engendrer une tension de sortie d'environ +2,3 volts sur la ligne 28, cette tension représentant un 1 binaire. 10 En revanche, lorsqu'un 0 binaire est emmagasiné dans la capacité parasite 62, le transistor 54 reste non conducteur et une tension d'environ +3,0 volts est ainsi appliquée par l'intermédiaire du collecteur du transistor 54 et de la connexion BD à la lignB 28. Ceci est représenté schématiquement sur la figure 2a sous l'indication "lecture 1* par la ligne pointillée repré-15 sentant un niveau d'environ +3,0 volts présent sur la ligne 28. Ainsi donc, dans cette réalisation particulière, un 1 binaire est représenté par la présence d'une tension de sortie d'environ +2,3 volts sur la ligne 28, et un 0 binaire par la présence d'une tension d'environ +3,0 volts sur cette même ligne. La lecture destructive des données est démontrés par 20 la courbe de tension relative à la capacité 62, dans laquelle la tension du noeud ou de la ligne 5B diminue exponentiellement d'une valeur d'environ +2,0 volts à + 0,7 volt lorsqu'on passe d'une opération d'écriture d'un 1 à une opération de lecture d'un 1. On voit donc que le transistor 50 fonctionne à la manière d'un circuit 25 ET lorsqu'il y a coïncidence des signaux présents sur les lignes 24 et 28. De plus, le signal présent sur? ligne 24 sert également à charger la capacité parasite 62. De même, le transistor 54 fait également fonction, d'une façon très générale, de circuit ET, c'est-à-dire qu'il répond au signal de commande présent sur la ligne 24 et à la charge du noeud ou de 30 la ligne 58. De plus, le transistor 54 assure une fonction d'amplification en ce sens que la charge emmagasinée dans la capacité 62 est déchargée par l'intermédiaire de sa diode base-émetteur et amplifiée par son gain de courant bâta afin de transmettre un signal de sortie à la ligne de détection commune 28. 35 La figure 3 représente une cellule de mémoire analogue qui comprend un transistor d'entrée NPN 70 interconnecté à un transistor de sortie NPN 72. La version de la figure 3 nécessite une électrode de commande supplémentaire pour le transistor d'entrée, alors que la cellule de la figure 2 utilise une ligne commune de détection et de données. Dans cette version, 40 la base du transistor 70 est connectée à une ligne d'écriture par l'inter- 71 37572 7 2115162 médiaire d'une petite résistance de polatisation 71, et son collecteur est connecté à une ligne de données. L'émetteur du transistor 70 est connecté à la base du transistor de sortie 72 au noeud 74. Une capacité parasite 76 existe entre le noeud 74 et un potentiel fixe quelconque et sert à emma-5 gasiner des données digitales. Comme dans la réalisation de la figure 2, le transistor 72 comprend des lignes de détection et de lecture distinctes. La configuration de cette cellule diffère de celle de la figure 2 en ce que son fonctionnement est basé sur une action inverse du transistor, c'est-à-dire que pendant l'écriture d'un 0, il est nécessaire de décharger 10 la capacité parasite 76 si un 1 avait précédemment été emmagasiné dans celle-ci. Afin d'effectuer cette lecture destructive, la jonction base-collecteur du transistor 70 fonctionne à la manière d'une jonction base-émetteur afin de décharger rapidement la capacité 76. Pendant l'écriture d'un 0, il est d'abord nécessaire de faire passer 15 le potentiel de la ligne d'écriture de 0,0 volt à une valeur d'environ +3,0 volts., le niveau de la ligne passant ainsi à +0,7 volt. De plus, la tension de la ligne de données est appliquée de façon à déborder la tension de la ligne d'écriture. De cette façon, la capacité parasite 74, dans laquelle un 1 avait été précédemment emmagasiné, se décharge du fait de 20 l'action inverse du transistor 70, et sa charge, soit +2,3 volts dans le cas des signaux pris à titre d'exemple, tombe à environ 0,2 volt. En conséquence, la version NPN-NPN de la cellule de mémoire est mise en fonction en faisant en sorte que le transistor 70.ait un gain de courant bêta inverse et en choissisant les niveaux de tension de telle façon que sa diode base-25 collecteur soit directement polarisée pendant l'écriture d'un 0. On voit donc que la cellule fonctionne de façon analogue à celle de la figure 2. Pendant l'écriture d'un 1, le transistor 70 est conducteur de façon à charger la capacité parasite 74, Par ailleurs, le .transistor 72 reste non conducteur pendant cette opération d'écriture afin de supprimer 30 toute voie de courant continu entre, la ligne de données et la ligne de lecture. De même, l'opération de lecture est effectuée en appliquant un signal à la ligne de lecture qui est connectée à l'émetteur du transistor 72 de façon à engendrer un signal de sortie sur la ligne de détection connectée à son collecteur. Un 1 binaire est représenté par un niveau de tension 35 d'environ +2,3 volts, et un 0 binaire par un niveau de tension de sortie sur la ligne de détection d'environ +3,0 volts. La réalisation monolithique spécifique de la cellule de mémoire de la figure 3 n'est pas décrite ci-après, mais peut être facilement obtenue à l'aide de techniques bien connues analogues à celles décrites ci-dessous 40 à propos de la réalisation de la cellule de la figure 2. Etant donné que 71 37572 8 2115162 la capacité parasite 76 se trouve à un emplacement différent de celui représentée sur la figure 2, sa réalisation monolithique n'est pas identique â celle de la capacité parasite de cette dernière figure. Une diffusion séparée sur une couche de dioxyde de silicium peut être dtilisée dans la 5 réalisation monolithique de la cellule de la figure 3 afin d'augmenter la capacité du noeud 74 pour que la capacité 76 ait une valeur suffisant? pour emmagasiner les données. La figure 4 représente une autre version de la cellule de mémoire également constituée par deux transistors NPN. Cette cellule comprend un transis-10 tor d,'entrée 80 à la base duquel une ligne d'écriture est connectée, et à l'émetteur duquel est connectée une ligne de données. Une petite résistance 82 peut être connectée à la base du transistor 80 afin d'assurer la commutation correcte de ce dernier. Un transistor NPN de sortie 84 assure une fonction de lecture et d'amplification de la façon précédemment décrite. 15 La base du transistor 84 est connectée au collecteur du transistor 80 au noeud 86. Le collecteur du transistor 84 est connecté à une ligne de détection, et son émetteur à une ligne de lecture. Une capacité parasite intrinsèque 87 existe entre le noeud 86 et un potentiel fixe. Cette capacité parasite représente la capacité collecteur-substrat du transistor 80 lorsque celui-20 ci est réalisé sous une forme monolithique conformément à des techniques de fabrication classiques. La valeur de la capacité 87 est en principe suffisamment importante pour lui permettre de fonctionner en tant qu'élément d'emmagasinage. Toutefois, on peut éventuellement augmenter la valeur de la capacité 87 entre le noeud 86 et la masse en augmentant la zone collecteur 25 ou en utilisant des procédés monolithiques ou des étapes de diffusion séparés. Le fonctionnement, de cette version à deux transistors NPN diffère de celui de la version de la figure 3 en ce que la capacité 87 peut être déchargée du fait d'une action classique des transistors. L'opération d'accès à la cellule est dans son ensemble analogue à celle précédemment décrite 30 et est expliquée ci-après à l'aide de la figure 3a. Lorsqu'on écrit un 0 binaire, le transistor d'entrée 80 est rendu conducteur par l'application de signaux d'écriture et de données afin de charger là capacité 87 à un niveau légèrement supérieur au potentiel de masse, soit environ +0,2 volt, dans une réalisation monolithique particulière. Le transistor 84 reste 35 non conducteur pendant cette opération d'écriture. Pendant l'écriture d'un 1, la jonction base-émetteur du transistor 80 est inversement polarisée parce que la ligne de données est maintenant à un niveau bas par rapport au potentiel de la base. Par conséquent, la capacité 87 est chargée par l'intermédiaire du noeud 86 à une valeur d'environ +2,3 volts par suite 40 de la tension engendrée au noeud 86. 71 37572 9 2115162 La lecture d'un 1 ou d'un 0 binaire dans la cellule de la figure 1 s'effectue de façon analogue à celle précédemment décrite, en ce sens que le transistor 84 est rendu conducteur pendant l'opération de lecture d'un 1 afin d'engendrer une tension d'environ +2,3 volts sur la ligne de détection. 5 De même, la ligne de détection reste à un niveau d'environ +3,0 volts lorsqu'on lit un 0 parce que le transistor 84 est non conducteur. La figure 5 représente une autre version de la cellule de mémoire également constituée par deux transistors NPN. Cette cellule comprend un transistor NPN d'entrée 90, à la base et au collecteur daquel sont respectivement 10 connectées une ligne d'écriture et une ligne de données. L'émetteur de ce transistor est connecté à la base du transistor NPN de sortie 92, une ligne de lecture et une ligne dé détection étant respectivement connectées à l'émetteur et au collecteur, de ce dernier. Dans le présent exemple, la capacité parasite est présente sous une forme monolithique entre la 15 base et le collecteur du transistor 92, et est référencée 94. Le fonctionnement de la cellule de la figure 5 est virtuellement identir que à celui de ia cellule précédemment décrite à l'aide des figures 3 et 3a. Cependant, dans cette réalisation, la capacité parasite 94 est connectée entre la base et le collecteur du transistor 92, et par conséquent, son 20 équivalent monolithique est la capacité parasite S2 connectée entre la base et le collecteur du transistor 54 de la figure 2. Sa valeur peut être établie d'une façon analogue à celle précédemment décrite à propos de la réalisation monolithique de la figure 2. Une autre version de la cellule de mémoire, constituée elle aussi par 25 deux transistors NPN, est représentée sur la figure B, et correspond fondamentalement à celle de la figure 5. En conséquence, le fonctionnement des cellules des figures 5 et 6 est virtuellement identique- a celui de la cellule de la figure 3, La version de la figure B se distingue toutefois par le fait que les lignes de données et de détection sont combinées en une seule 30 ligne 100. Sous une forme monolithique, cela permet d'obtenir une densité plus élevée car des lignes diffusées distinctes aboutissant aux collecteurs respectifs des transistors d'entrée et de sortie ne sont plus nécessaire. En revanche, une certaine souplesse est alors sacrifiée car les niveaux de tension qui sont respectivement appliqués aux collecteurs 102 et 104 35 doivent être choisis de façon à être mutuellement compatibles. Cette version NPN est importante parce qu'elle permet d'obtenir des densités maximum sans pour autant nécessiter la réalisation sous une forme monolithique de dispositifs complémentaires." La figure 7 représente une autre réalisation ds la cellule de mémoire 40 à deux dispositifs dans laquelle, contrairement aux réalisations précédemment 71 37572 10 2115162 10 décrits», le transistor d'entrée est remplacé par une diode 110. Le dispositif de sortie se compose d'un transistor NPN 112. Une ligne d'écriture est connectée à l'anode de la diode 110, dont la cathode est connectée à la base du transistor 112, et sa valeur est commandée de façon analogue à celle précédemment décrite. Une ligne de lecture et une ligne combinée de détection et de données sont respectivement connectées à l'émetteur et au collecteur du transistor 112. La figure 7a montre que le fonctionnement de cette cellule de mémoire est analogue à celui précédemment décrit, à l'exception du fait que les niveaux de tension de la ligne de détection et de données, de la ligne de lecture et de la capacité parasite 114 sont légèrement différents, puisque le transistor d'entrée est remplacée par une diode. Sur les figures 2a, 3a et 7a, les niveaux typiques des signaux sont représentés séparément selon qu'il s'agit de l'écriture d'un 0 ou d'un 15 1. Toutefois, en ce qui concerne la lecture d'un 1, comme l'illustration a trait au niveau de tension au noeud associé à la capacité parasite, le schéma représente l'écriture et la lecture séquentielles d'un 1 et la décharge correspondante de la capacité. Le niveau de tension en sortie de la ligne de détection dans le cas d'un 0 est représenté en pointillés, mais 20 il doit être bien entendu que seules les courbes de tension relatives au noeud de la capacité parasite sont représentées dans le cas de la lecture d'un 1. Les figures 8, 8a et 8b représentent une façon de réaliser la cellule de mémoire de la figure 2 sous une forme monolithique. Le schéma électrique 25 de la figure 8b correspond à celui de la figure 2. Cette version NPN-PNP d'une cellule de mémoire est formée sur un substrat 120 de conductivité de type P. A l'aide de techniques de fabrication monolithique classiques, un sous collecteur N+ 122 est formé dans le substrat 120. On fait ensuite croître sur ce dernier une couche épitaxiale de type 30 N 124. On forme ensuite, au cours d'une étape de diffusion, une paire de régions P+ 125 afin d'isoler électriquement la cellule de mémoire. Cela fait, on procède à une diffusion de type P, à l'aide d'un masque approprié, de façon à former simultanément les régions de type P 126 et 128. On procède enfin à une diffusion N+ afin de former simultanément des régions 130 et 132. 35 Le transistor PNP d'entrée 144, figure 8b, est ainsi constitué par la région P 126 et par la région N 124 servant respectivement d'émetteur et de base, afin de créer une jonction base-collecteur 148 avec la région P 128. Le transistor NPN 150, figure 8b, est constitué par une région sous 40 collecteur N+ 122, par la région collecteur 124, par une région base de 71 37572 11 2115162 type P 152 et par la région émetteur N+ 130. Une ligne d'écriture 160 et une ligne de lecture 170 sont ensuite formees en déposant des lignes de métallisation séparées au-dessus des cellules. Ces lignes de métallisation sont réalisées de façon classique 5 en formant une couche 171 de dioxyde de silicium sur la surface du dispositif 172, puis en perçant des ouvertures destinées aux différentes électrodes des transistors 144 et 150. L'ouverture 196 est perçée afin d'établir un contact avec l'émetteur 126 du transistor PNP 144 et l'ouverture 178 est perçée au travers de la couche d'oxyde afin d'établir un contact avec l'émet-10 teur 130 du transistor IMPN 150. Des lignes de métallisation, 160 et 170, par exemple en aluminium, sont ensuite déposées. Avant la formation des lignes de métallisation 160 et 170, on procède à une diffusion N+ afin de former la bande diffusée 132. Celle-ci permet d'obtenir, dans son extrémité gauche, une connexion d'impédance électrique 15 plus faible avec le collecteur du transistor 150, et d'établir un contact avec la région collecteur de type N dans la zone référencée 190? de plus, la partie droite de la bande 132 permet d'obtenir une connexion d'impédance électrique plus faible avec la base du transistor 144 puisque la région de type P 126 constitue également la base du transistor 144. 20 La capacité parasite 196 de la figure 8b est normalement représentée électriquement sur la figure 8a par la capacité monolithique 198 constituée par la jonction entre la région P 128 et la région épitaxiale N 124. De plus, on peut voir que la région diffusée N+ 132 joue un autre rôle en ce qu'elle crée une autre capacité monolithique à la jonction N+ et P formée 25 par la région diffusée 132 et la région P 128, et est représentée schématique-ment par la capacité 200.. L'équivalent monolithique de la capacité parasite 196 est donc effectivement constitué par les capacités parasites 198 et 200. Dans cette version monolithique d'une cellule monolithique complémentaire PNP et NPN, un résultat particulièrement souhaitable est donc obtenu. La 30 structure monolithique fournit une cellule qui .ne nécessité qu'un niveau de métallurgie en raison de l'emplacement de la bande diffusée 132 de faible résistivité N+ et des lignes de métallisation 160 et 170 qui la recouvrent. Ce résultat est obtenu sans sacrifier la densité, et, de lus, la bande 132 fournit une capacité parasite supplémentaire facilitant l'emmagasinage 35 des données digitales. La figure 9 représente le circuit de régénération 30 qui est utilisé pour accéder à la cellule de la figure 2 incorporée à l'ensemble de cellules de la figure 1. Ce circuit reçoit les signaux d'entrée provenant du décodeur Y 12 sur les lignes 32 et 34, et engendre sur une ligne de sortie 36 un 40 signal d'une valeur d'environ +2,3 volts ou +3 volts, en fonction des signaux 71 37572 12 2115162 reçus sur les lignes 32 et 34. Deux transistors 151 et 152 sont connectés différentiellement entre des sources de tension de +3,0 volts et -0,0 volt. Un transistor de référence 154 est connecté au transistor 152 et à la ligne de sortie 36. La tension de la base du transistor 154 est maintenue à un 5 niveau de référence d'environ +2,5 volts. La ligne de sortie 36 est connectée à un dispositif de blocage comprenant une diode 156 et une résistance 158 ayant une valeur d'environ 4,7 K-ohms. Le circuit 30 commande les opérations de lecture et d'écriture, et régénéré les données contenues dansune cellule de mémoire après une opération 10 de lecture destructive. La ligne 32 peut recevoir une impulsion de commande variant entre 0, 0 volt et +3,8 volts. La ligne 34 peut recevoir une impulsion de commande variant entre +3,0 volts et +1,5 volt. Pendant la lecture destructive d'un 0 et la réécriture d'un 0, le potentiel de la ligne 32 passe à environ +3,8 volts. Le courant traverse 15 donc le transistor 151 et le transistor 152 est non conducteur. Le transistor 152 étant non conducteur, le transistor 154 est également non conducteur parce que sa tension émetteur est a un potentiel relativement élevé par rapport à son potentiel de référence de base. Pendant cette opération, la ligne 36 est à +3,0 volts et la ligne de sortie 36 est donc également 20 à environ +3,0 volts. Comme le montre la figure 2, cela satisfait à l'obligation précédemment mentionnée selon laquelle la ligne de détection commune 28 doit être maintenue à environ +3,0 volts pendant l'écriture d'un 0. De même, pendant l'écriture ou la réécriture d'un 1, le potentiel de la ligne 32 tombe à un niveau sensiblement inférieur à 3,8 volts et 25 celui de la ligne 34 à un niveau de 1,5 volts ou moins. Les transistors 151 et 152 sont ainsi rendus non conducteurs et le transistor 154 conduit. Mais le courant traverse également une résistance de charge 160 connectée au collecteur du transistor 154 en raison du fait que la ligne 34 se trouve à un potentiel inférieur. La chute de potentiel aux bornes de la résistance 30 160 rend le transistor 154 conducteur afin qu'il puisse engendrer une impulsion de sortie d'environ +2,3 volts sur la ligne de sortie 36. Le transistor 154 fonctionne à la manière d'un circuit de blocage et empêche que la tension de la ligne de sortie 36 ne tombe à un niveau sensiblement inférieur à +2,3 volts. Le circuit 30 satisfait donc à l'obligation prcédemment mentionnée 35 à propos de la figure 2a, selon laquelle le potentiel de la ligne 28 doit être maintenue à environ +2,3 volts pendant l'écriture d'un 1. En conséquence, le circuit 30 et les décodeurs X et Y 10 et 12 sont utilisés pour régénérer les données dans une cellule de mémoire après une opération de lecture de même que pendant le cycle initial d'accès pour une opération d'écriture. 40 Par ailleurs, le circuit 30 peut être commandé pendant l'écriture d'un 71 37572 13 2115162 0 de telle sorte qu'il se restaure lui-même, c'est-à-dire qu'il fasse passer la ligne de détection de sortie au niveau de +3,0 volts après une opération de lecture. Le circuit 30 est bien entendu commandé par des signaux appropriés transmis sur leajignes 24 et 26, sous le contrôle du décodeur X 10. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 37572 14 2115162 REVENDICATIONS 1.- Mémoire monolithique à cellules de mémoire à charge emmagasinée caractérisée en ce qu'elle comprend: plusieurs cellules de mémoire connectées à un dispositif de sortie pour 5 recevoir les informations digitales emmagasinées, des moyens d'accès connectés aux cellules de mémoire pour l'écriture des informations digitales dans les cellules de mémoire et pour la lecture des informations digitales à partir des cellules de mémoire dans le dispositif de sortie, 10 et en ce que: chacune des cellules de mémoire comprend un premier et un second dispositifs semiconducteurs interconnectés associés à une capacité parasite pour emmagasiner un bit d'information, une ligne de détection commune connectée au dispositif de sortie et au second dispositif semiconducteur, et une 15 première borne d'entrée connectée au premier dispositif semiconducteur pour recevoir un signal d'écriture, la capacité parasite étant chargée par le signal d'écriture à un premier état binaire en réponse à 1'application d'un signal d'écriture d'un premier niveau de tension, et la capacité étant chargée à un second état binaire en réponse à l'application d'un signal d'écri-20 ture d'un second niveau de tension, chacun des seconds dispositifs semiconducteurs comprend une électrode de commande recevant des signaux de commande de lecture, et est sensible aux signaux de commande de lecture pour décharger la capacité parasite avec laquelle il est associé, le signal de décharge étant amplifié par le gain 25 bêta du second dispositif semiconducteur pour fournir un signal de lecture sur la ligne de détection commune, représentatif d'un premier signai binaire, les premier et second dispositifs semiconducteurs sont connectés en série entre la première électrode d'entrée du premier dispositif et l'électrode de commande du second dispositif semiconducteur, et 30 les premier et second dispositifs semiconducteurs sont sensibles aux signaux d'écriture et de commande de lecture de telle sorte qu'au moins l'un des premier et second dispositifs semiconducteurs dans une cellule de mémoire est conducteur pendant le fonctionnement de la cellule de mémoire afin d'éliminer les pertes de dissipation de puissance dues au courant continu. 35 2.- Mémoire monolithique à cellules de mémoire à charge emmagasinée caractérisée en ce qu'elle comprend: plusieurs cellules de mémoire connectées à un dispositif de sortie pour recevoir les informations digitales emmagasinées. 71 37572 15 2115162 des moyens d'accès connectés aux cellules de mémoire pour l'écriture des informations digitales dans Ibs cellules de mémoire et pour la lecture des informations digitales à partir des cellules de mémoire dans le dispositif de sortie, et 5 un substrat supportant les cellules de mémoire, et en ce que: chacune des cellules de mémoire comprend un premier et un second dispositifs semiconducteurs interconnectés associés à une capacité parasite pour emmagasiner un bit d'information, une ligne de détection commune 10 connectée au dispositif de sortie et au second dispositif semiconducteur, et une première borne d'entrée connectée au premier dispositif semiconducteur pour recevoir un signal d'écriture, la capacité parasite étant chargée par le signal d'écriture à un premier état binaiee en réponse à l'application d'un signal d'écriture d'un premier niveau de tension, et la capacité 15 étant chargée à un second état binaire en réponse à l'application d'un signal d'écriture d'un second niveau de tension, chacun des seconds dispositifs semiconducteurs comprend une électrode de commande recevant des signaux de commande de lecture, et est sensible aux signaux de commande de lecture pour décharger la capacité parasite avec 20 laquelle il est associé, le signal de décharge étant amplifié par le gain bêta du second dispositif semiconducteur pour fournir un signal de lecture sur la ligne de détection commune, représentatif d'un premier signal binaire, le second dispositif semiconducteur de chaque cellule de mémoire comprend un transistor formé sur le substrat et ayant des régions de base, d'émetteur 25 et de collecteur, une partie de la capacité parasite étant constituée par la capacité collecteur-substrat du second dispositif semiconducteur, la ligne de détection commune est connectée aux régions du collecteur des seconds dispositifs semiconducteurs pour fournir un signal de sortie, la ligne de détection commune est une ligne monolithique diffusée ayant 30 une résistivité- relativement faible, une partie de la ligne de détection commune est située dans les régions de base des seconds dispositifs semiconducteurs, pour former une première jonction formée de la région de base d'un premier type de conductivité et une ligne monolithique diffusée du type de conductivité opposé, 35 la première jonction constitue une capacité parasite additionnelle dans chaque cellule, et s'ajoute à la capacité collecteur-base pour former une capacité parasite cumulative, et la capacité parasite cumulative emmagasine le signal d'écriture représentatif d'un premier état binaire. 71 37572 16 2115162 3.- Mémoire monolithique selon la revendication 1, caractérisée en ce que les seconds dispositifs semiconducteurs sont des transistors ayant des électrodes de base, d'émetteurs et de collecteur, et en ce que la ligne de détection commune est connectée aux électrodes de collecteur des seconds- 5 dispositifs semiconducteurs. 4.- Mémoire monolithique selon la revendication 1, caractérisée en ce que les moyens d'accès comprennent des décodeurs orthogonaux pour fournir des signaux de commande, et des moyens de régénération connectés à une ligne de détection commune associée dans une rangée ou une colonne de la mémoire 10 monolithique, et aux décodeurs orthogonaux, les moyens de régénération étant sensibles aux signaux de commande fournis par les décodeurs orthogonaux, pour conditionner la ligne de détection commune sélectionnée pendant une opération d'écriture en une opération de lecture-régénération. 5.- Mémoire monolithique selon la revendication 4, caractérisée en ce que 15 18s moyens de régénération comprennent une source de courant commutable excitée par les signaux de commande fournis, par les décodeurs orthogonaux, pendant une opération, de lecture, et en ce qu'une cellule de mémoire sélectionnée, conjointement à sa source de courant commutable associée, limite l'excursion de la tension de sortie sur une ligne de détection commune pen-20 dant une opération de lecture, pour réduire les pertes de dissipation de puissance. 6.- Mémoire monolithique selon la revendication 1, caractérisée en ce qu'elle comprend- un substrat supportant les cellules de mémoire, et en ce que: le second dispositif semiconducteur de chaque cellule de mémoire comprend 25 un. transistor formé sur lie substrat et ayant des régions de base, d'émetteur et de collecteur, une partie de la capacité parasite étant conÉtituée par la capacité collecteur-substrat du second dispositif semiconducteur, la ligne de détection commune est connectée aux régions de collecteur des seconds dispositifs semiconducteurs pour fournir un signal de sortie, 30 la ligne de détection commune est une ligne monolithique diffusée ayant une résistivité relativement faible, une partie de la ligne de détection commune est située dans les régions de base des seconds dispositifs semiconducteurs, pour former une première jonction formée de la région de base d'un premier type de conductivité et 35 une ligne monolithique diffusée du type de conductivité opposé, la première jonction constitue une capacité parasite additionnelle dans chaque cellule, et s'ajoute à la capacité collecteur-base pour former une 71 37572 17 2115162 capacité parasite cumulative, la capacité parasite cumulative emmagasine le signal d'écriture représentatif d'un premier état binaire, et les premiers dispositifs semiconducteurs de chaque cellule de mémoire 5 sont constitués par des transistors formés sur le substrat, 7,- Mémoire monolithique selon la revendication 2, caractérisée en ce que les seconds dispositifs semiconducteurs de chaque cellule de mémoire sont des transistors NPN, et la ligne de détection commune est une région diffusée N+. 10 8.- Mémoire monolithique selon, la revendication B, caractérisée en ce que les premiers dispositifs semiconducteurs sont constitués par dès transistors PNP ayant des régions de base, d'émetteur et de collecteur, en ce que la première borne d'entrée connectée au premier dispositif semiconducteur pour recevoir un signal d'écriture, est connectée à la région d'émetteur du 15 transistor PNP, et en ce que la région de base du transistor PNP est connectée à la région de collecteur du second dispositif semiconducteur et à le ligne de détection commune, et la région de collecteur du transistor PNP est connectée à la région de base du second dispositif semiconducteur. 9.- Mémoire monolithique selon la revendication 6, caractérisée en ce que: 20 je premier dispositif semiconducteur de chaque cellule de mémoire est constitué par un transistor NPN ayant des régions de base, d'émetteur et de collecéeur, la première borne d'entrée connectée au premier dispositif semiconducteur pour receviir un signal d'écriture, est connectée à la région de base 25 du premier transistor NPN, la région de collecteur du premier transistor NPN reçoit: les signaux de cfonnées, la région d'émetteur du premier transistor NPN est connectée à la région de base du second dispositif semiconducteur, et 30 2e premier transistor NPN fonctionne en mode inverse pour décharger la capacité parasite pendant une opération de lecture. 10.- Mémoire monolithique selon la revendication 6, caractérisée en ce que: le premier dispositif semiconducteur est constitué par un transistor NPN ayant des régions de ba.se, d'émetteur, et de collecteur, 35 la première borne d'entrée connectée au premier dispositif semiconduc teur pour recevoir un signal d'écriture, est connectée à la région de base 71 37572 18 2115162 du premier transistor NPN, la région d'émetteur du premier transistor NPN reçoit les signaux de données, et - la région de collecteur du premier transistor NPN est connectée à la 5 région de base du second dispositif semiconducteur. 11.- Mémoire monolithique selon la revendication 9, caractérisé en ce qu'elle comprend un noeud commun connecté à la région d'émetteur du premier transistor NPN et à la région de base du second dispositif semiconducteur, et en*ce que la eapacité parasite est connectée électriquement à l'une de 10 ses bornes au noeud commun et à son autre borne à un potentiel de référence fixe. 12.- Mémoire monolithique selon la revendication 9, caractérisée en ce que la région d'émetteur du premier transistor NPN est connectée à la région de base du second dispositif semiconducteur, et la capacité parasite est 15 connectée électriquement entre les régions de base et de collecteur du second dispositif semiconducteur. 13.- Mémoire monolithique selon la revendication 6, caractérisée en ce que: le premier dispositif semiconducteur est constitué par un dispositif 20 à conduction unilatérale, le dispositif à conduction unilatérale est connecté à la région de base du second dispositif semiconducteur, la première borne d'entrée connectée au ptemier dispeiitif semiconducteur pour recevoir un signal d'écriture est connectée au dispositif à conduc-25 tion unilatérale, et la capacité parasite est connectée électriquement entre les régions de base et de collecteur du second dispositif semiconducteur. 14.- Mémoire monolithique selon l'une quelconque des revendications 8 à 13, caractérisée en ce que les seconds dispositifs semiconducteurs de chaque 30 cellule de mémoire sont des transistors NPN.