î 2003579 La présente invention se rapporte à un codeur non-liné-aire, et elle a trait plus particulièrement à un codeur à portions linéaires. Dans un système de communication PCM (à modulation par impulsions codées) différents signaux analogiques sont 5 discriminés à une fréquence de discrimination supérieure à un multiple de la bande de fréquence des signaux analogiques et ils sont quantifiés et codés avant d'être appliqués à une ligne de transmission sous forme de signaux PCM. Des signaux PCM présentent en général différentes répartition d'amplitudes et en conséquence, 10 pour quantifier effectivement l'amplitude analogique à l'aide d'un certain nombre de codes, il est nécessaire d'affecter un certain nombre ce codes à la zone où la répartition d'amplitudes correspondant à la valeur d'amplification analogique est dense et d'affecter les codes restant à la zone où la répartition d'amplitudes 15 est moins dense. Ceci constitue le principe du codeur non-linéaire, et différentes méthodes ont été mises au point pour réaliser en pratique un tel codage non-linéaire. La méthode la plus couramment utilisée consiste à utiliser un circuit compresseur-expanseur à diodes et à assurer su pr-éalabie une expansion des signaux d'en-20 trée ainsi qu'un codage desdits signaux à l'aide d'un codeur linéaire en vue d'effectuer ainsi un codage de compression. D'autre part, une méthode de codage à portions linéaires oblige a donner au codeur une caractéristique non-linéaire. L'invention concerne un codeur permettant d'exécuter ce codage à portions linéaires. 25 Un exemple de codeur à portions linéaires classique a été représenté sur la figure 2 et ce codeur peut effectuer un codage non-linéaire d'une caractéristique à treize portions linéaires, comme indiqué en CF 13 sur la figure 1. Sur la figure 2, on a désigné par 1 un amplificateur de sommation, par 2 un 30 comparateur, par 3 un réseau de résistances de pondération pour la détection de points de discontinuité, par 4 un circuit logique de détection de points de discontinuité, par 5 un atténateur, par 6 un réseau de résistances de pondération pour diviser chaque zone linéaire, par 7 un circuit logique pour diviser la 35 région linéaire, par 8 un circuit matriciel, par 9 une borne d'entrée et par 10 une borne de sortie. La structure du circuit logique 4 de détection des points de discontinuité a été représenté en détail sur la figure 3. Dans la figure 3, les références G1 à G25 désignent des circuits à portes, FF1 à FF 8 des bascu-40 les, D2 à D8 des impulsions de rythme, tandis que le symbole SAD ORIGINAL a9 Ûo4q7 2 2003579 "Comp" désigne des signaux en provenance du comparateur 2 et que D désigne des circuits à retard d'un bit, le .circuit matriciel étant désigné par 8. Les figures 2 et 3 représentent un codeur non-linéaire pour coder un seul signal analogique dans 8 bits et, 5 dans ce codeur, le premier bit est utilisé pour discriminer des signes de signaux tandis que les bits 2 à 5 sont utilisés pour la détection de points de discontinuité et que les bits 6 à 8 sont utilisés pour la division de la zone. Le premier bit n'a pas été représenté sur les figures 2 et 3 mais des signes de signaux 10 sont discriminés et les impulsions de sortie sont produites en fonction du résultat de la discrimination ; après cette discrimination des signes, les signaux sont redressés et les valeurs de ces signaux sont retenues par un circuit d'emmagasinage. Le signal de sortie du circuit d'emmagasinage est appliqué à la 15 borne d'entrée 9 de la figure 2. Dans les bits 2 à 5, les circuits 6 et 7 de division de zone ou de région ne sont pas excités • tandis que le réseau de résistances de pondération 3 et le circuit logique 4 de détection des points de discontinuité sont excités. A ce moment, la valeur du réseau de résistances de pon-20 dération 3 est déterminée de manière qu'un codage non-linéaire puisse être exécuté et, comme le montre la figure 3, la recherche des points de discontinuité est effectuée dans une opération logique compliquée. Ensuite, dans les bits 6 à 8, les niveaux des points de discontinuité détectés dans les bits 2 à 5 sont 25 appliqués à un atténuateur 5 et au circuit matriciel 8 et un codage linéaire est exécuté par le réseau à résistance de pondération 6 et le circuit logique 7 pour une division de région. On peut employer des circuits bien connus de codage linéaire pour former ledit réseau à résistance de pondération.6 et ledit 30 circuit logique 7. Cependant, le codage linéaire individuel décrit plus haut présente les inconvénients suivants : 1°) La structure du circuit logique est complexe, comme lè montre la figure 3, et, lorsque le nombre d'éléments 35 individuels à coder linéairement augmente et lorsque le degré d'approximation crdît la structure du circuit logique devient de plus en plus compliqué et le nombre de composants augmente rapidement. 2°) On ne p^ut obtenir qu'une caractéristique de 40 codage à positions linéaires dans laquelle le nombre de bits 8AD ORIGINAL 69 06497 3 2003579 intervenant dans la recherche des points de discontinuité et le nombre de bits intervenant dans la division les zones sont fixes et dans laquelle des circuits logiques correspondant aux chiffres sont fixés à l'avance. 5 3°) Lorsqu'on essaie de modifier le type de caracté ristique de codage linéaire individuel, il est nécessaire de modifier les valeurs des résistances pour détecter des points de discontinuité en correspondance avec le degré d'atténuation qui peut être obtenu à l'aide de l'atténuateur de la figure 2. L'invention a pour but de remédier aux inconvénients précités, et elle concerne un codeur non-linéaire pour exécuter un codage à portions linéaires des signaux d'entrée, ce codeur comprenant un circuit de discrimination du signe d'un signal d'entrée, un circuit de redressement en double alternance du signal 15 d'entrée, un réseau de décodage local pour produire le niveau de référence, un circuit de déclenchement et de mémoire pour exciter le réseau de décodage local, un circuit de comparaison pour comparer le niveau de signal au niveau de référence, un circuit de génération d'un signal de commande sous l'effet du signal de 20 sortie du circuit de comparaison ainsi qu'un registre de décalage réversible qui est décalé dans les sens direct et inverse par le signal produit par le circuit de commande. Les caractéristiques de l'invention ressortiront mieux de la description qui va suivre, donnée à titre d'exemple 25 non limitatif, avec référence au dessin annexé dans lequel : - La figure 1 met en évidence la caractéristique de compression et d'expansion du codeur selon l'invention ; - Les figures 2 et 3 montrent des circuits de codeurs classiques ; 30 - La figure 4 est un schéma de blocs d'un mode de réalisation du codeur selon l'invention ; - .Les figures 5 A et 5 B sont des schémas explicatifs ; - Les figures 6 et 7 sont des schémas de circuits 35 correspondant à ce mode de réalisation ; - La figure 8 représente d'autres courbes caractéristiques de compression et d'expansion du codeur selon l'invention ; - Les figures 9 A et 9 B sont un diagramme permet-40 tant d'expliquer le fonctionnement du codeur selon l'invention ; 69 06497 4 2003579 - La figure 10 représente un autre mode de réalisation de l'invention. Dans la figure 4, on a représenté le schéma de blocs d'un mode de réalisation de l'invention. On a désigné par 5 1 une borne d'entrée, par 2 un amplificateur, par 3 un redresseur en double alternance, par 4 un comparateur, par 5 une porte ET ouverte par le signal de rythme correspondant au premier bit, par 6 un circuit d'emmagasinage de signaux, par 7 un réseau à résistance linéaire * par 8 un circuit de déclenchement et de mé-10 moire, par 9 un registre de décalage réversible, par 10 un circuit de comparaison, par 11 un circuit de commande, par 12 un circuit è porte de sortie et par 13 une borne de sortie. Des signaux arrivant à la borne d'entrée! sont amplifiés par l'amplificateur 2 jusqu'à un niveau prédéterminé, puis le signe des 15 signaux est déterminé pair le comparateur 4 et, si les signaux sont par exemple positifs, une impulsion PCM est produite, cette impulsion étant appliquée aux portes ET 5 et 12 et sortant par la borne 13. D'autre part, lesdits signaux d'entrée amplifiés sont redressées en double alternance par le redresseur 3 et ils sont 20 tous convertis en signaux positifs par exemple, qui sont emmagasinés par le circuit 6. Le signal de sortie du circuit d'emmagasinage 6 est comparé, dans le comparateur 10, au signal de référence qui sort du réseau à résistance linéaire 7 et si par exemple les signaux sortant du circuit d'emmagasinage 6 sont les plus 25 grands, une impulsion PCM est engendrée et est appliquée à la porte 12 avant de sortir par la borne 13. D'autre part, le circuit de commande 11 est excité en fonction de la génération de ladite impulsion PCM de manière à faire fonctionner le registre de décalage réversible dans le sens direct ou inverse. Un signal de 30 référence approprié est engendré en fonction de la marche de ce registre de décalage réversible. On va maintenant décrire le cas d'une courbe caractéristique à treize portions linéaires, représentée en CF^g dans la figure 1, avec référence au circuit de la figure 4. La 35 figure 1 représente un diagramme caractéristique linéaire correspondant à la compression logarithmique de signaux d'entrée ; plus on augmente le nombre de points de discontinuité, plus on peut obtenir une approximation correcte de la courbe logarithmique mais, d'autre part, la structure du circuit augmente en m-40 plexité. Dans la figure 1, l'axe des abscisses donne les niveaux 2003579 des signaux d'entrée tandis que l'axe des ordonnées donne les niveaux des signaux de sortie. CF 5 représente une caractéristique à cinq portions ou éléments linéaires, CF 7 une caractéristique à sept éléments linéaires, CF 13 une caractéristique 5 à treize éléments linéaires, CF 29 une caractéristique à vingt-neuf éléments linéaires, et S2 ... représentant les points de discontinuité. La figure 9 A montre une méthode d'excitation d'un registre de décalage réversible en correspondance avec une caractéristique à treize éléments linéaires. La valeur 10 ohmique du réseau de résistances linéaires LDN est déterminée de manière que des signaux de valeurs égales à 1/2, (l/2) , O \ f) (l/2) ..., (l/2)* du niveau maximal de signal puissent être engendré»i En premier lieu, un signal de comparaison de niveau Sq4, c'est-à-dire d'un niveau égal à l/l6, est engendré en cor-15 respondance au second bit. Ce niveau est comparé au niveau de signal et, si le niveau de signal est plus grand, un niveau Sq2s c'est-à-dire un niveau équivalent à 1/4, est engendré par le réseau de décodage local correspondant au troisième bit et, si le niveau de signal est plus petit, un niveau Sq6, c'est-à-dire un ni-20 veau équivalent à 1/64, est engendré. Ensuite, l'opération de sélection des points de discontinuité est exécutée d'une manière similaire jusqu'à ce qu'on arrive au quatrième bit. Le niveau du point de discontinuité engendré dans le quatrième bit est comparé au niveau de signal et, si le niveau de signal est plus grand, 25 cela signifie que ce niveau de signal est compris entre le niveau du point de discontinuité et un niveau égal à un multiple du niveau du dit point de discontinuité, et en conséquence ledit niveau du point de discontinuité est emmagasiné, et la zone ou région linéaire située au-dessus du point est divisée linéairement 30 à l'aide 9 0(> 69 0649/ 6 2003579 La figure 6 montre la structure du circuit de l'invention représenté dans la figure 4. La figure 6 représente en particulier le réseau de résistances 7, le circuit de déclenchement et de mémoire 8, le registre de décalage réversible 9, le 5 comparateur 10 et le circuit de commande 11 de la figure 4, et elle montre que le réseau de résistances assurant la détection des points de discontinuité comprend une combinaison de trois types de résistances 2r, r et mr et que le réseau de résistances pour la division de la zone ou région comprend des résistances 10 mr, 2 mr et 4 mr. Dans la figure 6, les références FF1 à FFIO désignent des bascules constituant un registre de décalage réversible, les bascules étant excitées comme indiqué par les flèches. Ces bascules peuvent fonctionner non seulement comme un registre de décalage mais également comme un circuit de mémoire. Le sym-15 bole + E désigne une source de courant et Dl, D5, D6, D7 et D8 désignent des bornes d'entrée d'impulsions de minutage de bit, Dl étant une entrée d'excitation et D8 une entrée de remise à zéro. B désigne la borne d'application de signaux de rythme. Il est prévu un commutateur de branchement et de débranchement d'un 20 réseau de résistances de pondération, ce commutateur étant formé par une combinaison des diodes Dil, Di2, Di3 et Di4. Lorsqu'une bascule a été remise à zéro, la diode Di2 est conductrice et les autres diodes sont bloquées tandis que, lorsque la bascule est excitée, la diode Di2 est bloquée et sla diode Dil conductrice. 25 En conséquence, les résistances de pondération r, 2r et mr sont branchées en circuit et une tension est appliquée à un circuit de comparaison 10 par l'intermédiaire de ces résistances. La diode Di3 devient conductrice lorsque la bascule associée est excitée et lorsqu'une des bascules FF8 à FFIO servant à la divi-30 sion de la zone ou de la région est excitée. Lorsque la diode Di3 est conductrice, cela signifie que la première résistance de division de région a été mise en circuit. La forme de réalisation en question peut exécuter une compression logarithmique et, dans ce cas, le point de division d'une région, mis en évidence 35 sur la figure 1, est déterminé en additionnant le niveau du point de discontinuité à un niveau égal a la moitié du premier niveau. Par exemple, lorsque le point de discontinuité est représenté par S2 (1/4) sur la figure 1, le premier point de division de la région est situé entre le point l/4 et le point 1/2, c'est-à-dire 40 qu'il correspond au point 3/8. Ceci signifie que la valeur 1/8, 69 0o4''7 7 2003579 égale à la moitié de 1/4, est ajoutée au niveau du point de discontinuité de l/4. Ce problème peut être résolu à l'aide d'un circuit comprenant la diode Di3 représentée- dans la figure 6. Des impulsions de décalage dans le sens inverse sont produites 5 à partir de la porte G1 dans le circuit de commande 11, tandis que des impulsions de décalage dans le sens direct sont produites à partir de la porte G2. L'entrée D8 de la bascule 11 constitue l'entrée d'excitation, tandis que D6 constitue l'entrée de remise à zéro et cette bascule assure la commande des portes G1 et G2 10 de manière qu'elles soient ouvertes seulement lorsque le registre de décalage réversible doit exécuter une opération de décalage (Dg, D^, D5) ; les portes G1 et G2 peuvent être fermées pendant la division de la région linéaire (D5, D6, D7). D5 est utilisé' simultanément pour la génération de points de discontinuité et 15 pour la division de la région. La porte G'1 qui assure l'inhibition de la porte G1 est excitée pour empêcher la porte G1 d'être décalée vers la droite en vue de régler le niveau du point de discontinuité à la valeur 1/2 lorsque le niveau du signal redressé est supérieur à l/2. 20 Des signaux qui ont franchi le circuit de redressement en double alternance 3 de la figure 4 sont comparés dans le comparateur 10 avec un niveau de référence (1/2)^ produit par réglage du commutateur du réseau de résistances à l'aide de la bascule FF4 excitée pour le premier bit. Le résultat de l'opération exé-25 cutée par le comparateur 10 est émis dans le créneau de bit D3. Si le niveau de signal est plus grand, un signal "1" est émis et, à la fin de ce signal et du signal de rythme, un signal de commande de la bascule FF11 est obtenu à la sortie de la porte G2, ce signal provoquant un décalage vers la droite du registre cor-30 respondant. Inversement, si le niveau de signal est plus petit, la porte G1 est ouverte et un signal est produit pour décaler vers la gauche le registre. Les registres de décalage FF1 à FF7 sont réglés à l'avance, comme indiqué par exemple sur la figure 7, en correspondance à la caractéristique linéaire qu'on désire obtenir 35 et, en conséquence, a chaque rois qu'une impulsion de décalage est transmise par la porte G1 ou G2, des niveaux de point de discontinuité SI, S2, S3, ... sont sélectionnés de manière à pouvoir obtenir la caractéristique polygonale désirée. Si la région à diviser linéairement est trouvée finalement dans le bit D5, les 40 portes El et G2 sont empêchées d'être décalées après le signal bap original 1 69 06497 8 2003579 D6 par la commande de la bascule FH11, et les bascules FF1 à FF7 emmagasinent maintenant le dernier niveau du point de discontinuité. Les bascules FF8 à FFIO sont utilisées pour diviser linéairement la région déterminée de la ligne polygonale pendant 5 les trois bits restants. Cette opération correspond tout à fait au fonctionnement d'un codeur linéaire classique du type à réaction. Finalement, après que l'opération de codage dans un canal est terminée et après que le septième bit a été émis de la manière décrite plus haut, les bascules sont remises à zéro par le 10 8ème (ou le 9ème bit), et le système est prêt à exécuter l'opération suivante. Le registre de décalage réversible selon l'invention peut avoir la structure représentée dans la figure 7. Ce schéma ne représente que trois étages du registre de décalage mais 15 l'ensemble du registre pourrait être obtenu en reliant entre eux ces circuits unitaires. Dans la figure 7, Gl, G2 ... G12 désignent des circuits à portes, FF désigne des bascules, la référence 1 une borne d'entrée d'impulsions de décalage dans le sens direct et la référence 2 une borne.d'impulsions de décalage dans 20 le sens inverse, des signaux de sortie étant pris à toutes les bascules. L'invention décrite plus haut est applicable non seulement à une caractéristique à treize éléments linéaires mais également à différentes autres caractéristiques linéaires et 25 elle est applicable non seulement à l'approximation de courbés logarithmiques mais également à une approximation d'autres courbes brisées à zones ou portions linéaires. La figure 5B montre une méthode d'excitation d'un registre de décalage pour effectuer l'approximation d'une courbe logarithmique à profil polygonal a 30 sept côtés. Commè autres courbes de compression, on a représenté dans la figure 8 un exemple de compression hyperbolique. La figure 8 représente une courbe caractéristique à ligne polygonale similaire à la figure 1 et, sur cette courbe 8, CV5 représente une courbe polygonale à cinq côtés, CV7 une courbe polygonale 35 à sept côtés, CV9 une courbe polygonale à neuf côtés et CV11 une courbe polygonale a onze côtés ; dans ce cas, lés bits de détection des points de discontinuité ne sont pas fixes mais ils diffèrent en fonction des niveaux des signaux. Par exemple, si un signal de comparaison d'un niveau correspondant à un point de 40 discontinuité SI est produit dans le second bit et si on trouve 69 06 4° 7 9 2003579 que le signal contenu par le circuit d'emmagasinage est plus grand, un niveau correspondant au point de discontinuité S2 est engendré comme troisième bit tandis que, si le dit signal est plus petit, les autres bits sont tous utilisés pour effectuer l'o-5 pération de division de région, c'est-à-dire le codage linéaire. Si ledit signal est plus grand qu'un signal de comparaison correspondant au point de discontinuité S2 dans le troisième bit, un niveau correspondant au point de discontinuité S3 est produit comme quatrième bit mais, si ledit signal est plus petit, les 10 bits restants sont tous utilisés pour l'exécution de l'opération de division de région. Une compression de ligne polygonale peut êtreacécutée comme décrit plus haut dans le cas de la figure 8, mais lesdites opérations peuvent être réalisées en utilisant le codeur selon l'invention de manière que le registre de décalage 15 soit commandé comme indiqué sur les figures 9. Les figures 9 correspondent aux figures 5 et on a représenté dans la figure 9A une caractéristique linéaire de type hyperbolique à neuf côtés et dans la figure 9B une caractéristique linéaire à cinq côtés. Un exemple d'un système correspondant à la caractéristique hyper-20 bolique des figures 9A et 9B est représenté dans la figure 10. Le système de la figure 10 comprend un circuit de déclenchement et de mémoire 8, un registre de décalage réversible 9 et un circuit de commande 11, les références FF1 à FF17 désignant des bascules, G1 à G35 des circuits à portes, D des circuits de retard à 1 bit 25 et d/dt un circuit de différenciation tandis que 1 et 2 désignent les impulsions de décalage. L'invention décrite plus haut présente les caractéristiques suivantes : 1°) On peut obtenir différentes caractéristiques 30 de compression et d'expansion à l'aide d'un simple réseau de résistances . linéaires . 2°) Lorsqu'on a à réaliser la compression d'une ligne polygonale du type logarithmique et la compression d'une ligne polygonale du type hyperbolique avec un circuit dans lequel 35 un registre de décalage réversible est branché dans une boucle de réaction, la structure du circuit est simple, mais il est très difficile en particulier de réaliser la compression de lignes polygonales du type hyperbolique avec les procédés connus, et il est impossible de réaliser avec ceux-ci une compression de lignes 40 et de faire varier facilement la caractéristique de ligne poly 69 06497 10 2003579 gonale. D'autre part, suivant l'invention, on peut faire varier librement les caractéristiques en modifiant simplement la méthode de combinaison du registre de décalage réversible dans le cas des caractéristiques non-linéaires de la figure 1 et le registre de 5 décalage 7 dans le premier chiffre dans le cas des caractéristiques non-linéaires de la figure 8. 69 06497 ii 2003579 - REVENDICATIONS - 1°) Codeur non-linéaire pour exécuter un codage par compression de portions ou zones linéaires de signaux d'entrée, comprenant un circuit pour discriminer le signe d'un si-5 gnal d'entrée, un circuit pour redresser en double alternance le signal d'entrée, un réseau de décodage local pour engendrer le niveau de référence, un circuit de déclenchement et de mémoire pour exciter ledit réseau de décodage local, un circuit de comparaison pour comparer le niveau de signal au niveau de référence, 10 un circuit de commande pour produire un signal de commande en utilisant la sortie du circuit de comparaison et un registre de décalage réversible qui est décalé dans le sens direct et dans le sens inverse par le signal sortant du circuit de commande. 2°) Codeur non-linéaire suivant la revendication 1, 15 caractérisé en ce que ledit registre de décalage réversible est commandé de manière à pouvoir exécuter une compression logarithmique. 3°) Codeur non-linéaire suivant la revendication 1, caractérisé en ce que le registre de décalage réversible est 20 commandé de manière à pouvoir exécuter une compression hyperbolique.