La présente invention a pour objet la production sur commande d'un intervalle de temps étalon, c'est-à-dire d'un intervalle de temps de durée da ive et connue avec une excellente précision de maçon a etre utilisable comme référence de mesure de temps. I1 est connu d'appliquer les possibilités des étalons dits de fréquence, tels que les dispositifs oscillateurs délivrant un signal périodique de période T parti culierement stable et bien définie, à la création d'étalons de temps (horloge atomique par exemple). Cependant ces méthodes et les dispositifs qui les mettent en oeuvre ne déterminent pas un intervalle de temps étalon et un seul et ne permettent pas de faire varier à volonté la durée dudit intervalle de temps étalon. La présente invention a pour objet un procédé utilisant comme précédemment'une oscillation périodique, de préférence sensiblement rectangulaire, de période connue T, engendrée par un oscillateur étalon de fréquence et a compter, à partir d'un-instant déterminé, concrétisant le début de l'intervalle de temps étalon, un nombre N de périodes, l'instant terminant la Nième période concrétisant la fin de l'intervalle de temps étalon. Si l'on procède en prélevant deux fronts de l'horloge étalon de fréquence distants de N périodes et en les utilisant pour déclencher un certain nombre d'opérations dans des circuits complexes, Itétalon obtenu in fine est finalement délimité par des signaux électriques engendrés par lesdits circuits à partir des fronts de l'horloge. La matérialisation de l'intervalle de temps étalon se heurte à plusieurs difficultés,à savoir principalement que: - les deux fronts de l'horloge qui serviront à définir le commencement et la fin de l'intervalle étalon doivent être isolés sans perturber celle-ci; - les deux voies de transfert de ces mêmes. fronts dans le générateur doivent être identiques au point de vue électrique et notamment avoir le même temps de transit; - chaque front d'horloge utilisé doit être traduit de façon très reproductible jusqu'à la sortie des circuits du générateur. Une variante préférée de la présente invention a pour objet un procedé et un dispositif d'obtention d'intervalles de temps étalon permettant de s'affranchi des inconvénients rappel précédemment, et dans lequel ce sont les fronts de l'herloge eux-mêmes qui dSfinissent directement, sans circuit générateur intermédiaire, les limites de l'interwalle de temps étalon que l'on veut réaliser, puisque l'horloge est directement reliée aux circuits de sortie du générateur. Cette variante n'utilise pas directement les fronts recueillis en sortie des détecteurs des premier et Nième fronts, mais elle les utilise comme signaux de commande de portes afin d'obtenir une synchronisation sur l'horloge, de sorte que ce sont les nième et (N + ntieme fronts qui sont transmis aux circuits amplificateurs et de mise en forme de sortie. Cette variante se caractérise principalement en ce qu'elle comprend les étapes suivantes: - On sélectionne d'abord le premier front des ième oscillations d'horloge, on autorise le passage du n front des oscillations d'horloge, puis on commande directe ième ment à l'aide de ce n front un premier circuit amplificateur qui délivre ainsi une impulsion S1, L'ordre d'autorisation étant donné avec une certaine avance de phase # par rapport à ce nième front. - On sélectionne ensuite le Nième front des ième oscillations d'horloge, on autorise le passage du N + n front des osccillations d'horloge puis on commande direc tement à l'aide de ce (N + n > ième front un second circuit amplificateur identique au premier qui délivre ainsi une impulsion S2, l'ordre d'aurorisation étant donné avec sensiblement la même avance de phase t par rapport a ce (N + n)ième front, l'intervalle de temps entre les époques d'apparition des impulsions S1 et S2 étant égal à l'intervalle de temps étalon t = NT De préférence, on met en phase l'ordre de déclenchement de la génération de l'intervalle de temps étalon sur l'oscillation étalon de fréquence, pour obtenir lesdites oscillations d'horloge, afin que la première période desdites oscillations d'horloge soit rigoureusement constituée par une période entière de l'oscillation étalon de fréquence. La présente invention a également pour objet un générateur d'intervalles de temps etalon t = NT délimité par deux fronts séparés de N périodes d'une oscillation périodique de préférence sensiblement rectangulaire, de période T, engendrée par un oscillateur étalon de fréquence caractérisé en ce qu'il comprend en combinaison:: un circuit de déclenchement et de mise en phase sur les fronts issus de l'oscillateur étalon de fréquence, ce circuit ne laissant passer que les impulsions dudit oscillateur faisant suite à un ordre donné par ledit circuit de déclenchement, impulsions dites impulsions d'horloge, - un registre de comptage préaffichable au nombre de périodes que doit comporter l'etalon de temps, et dont la mise en route est déclenchée par l'arrivée des impulsions d'horloge, ième - un premier détecteur détectant le n front d'impulsion d'horloge actif en sortie du circuit de mise en phase, - un second détecteur détectant (N + ième front d'impulsion d'horloge actif et commandé par le registre de comptage, - deux circuits amplificateurs de sortie identiques, recueillant respectivement et directement lesdits nième ième et Selon une autre caractéristique du générateur objet de la présente invention, le premier détecteur ieme détectant le n m front actif de l'horloge est constitué d'une cellule mémoire, d'une ligne à retard et d'une porte ET dont la première entrée, d'autorisation, est réunie à la sortie de la ligne à retard et la deuxieme à l'horloge. Selon une autre caractéristique préférée de la présente invention, ledit registre de comptage préaffichable au nombre N est un registre décomptant et ième ledit second détecteur détectant le (N+n) front actif de l'horloge comporte: - un détecteur de zéro du registre de comptage constitué de portes ET recevant les indications d'état de tous les diviseurs constituant le registre, - une deuxième cellule mémoire montée à la suite dudit détecteur de zéro, - une deuxième ligne à retard, - et une deuxième porte ET dont la première entrée, d'autorisation, est réservée à la sortie de ladite deuxième ligne à retard et la deuxième entrée à l'horloge. Selon une autre caractéristique préférée de la présente invention, ledit circuit de déclenchement et de mise en phase sur les fronts issus de l'oscillateur étalon de fréquence comporte un premier circuit de mise en phase constitué d'une cellule mémoire recevant l'impulsion de déclenchement et reliée à l'entrée d'autorisation d'une porte ET dont la seconde entrée est réunie à l'oscillateur étalon, et d'un second circuit de mise en phase identique au premier connecté à la sortie du premier par l'interme- diaire d'une ligne à retard et dont la sortie de la porte ET engendre lesdites impulsions d'horloge. La valeur du retard dT de ladite ligne est choisie de façon telle que le temps de transit d'une impulsion dans la porte ET dudit premier circuit de mise en phase, ladite ligne à retard et la cellule mémoire dudit second circuit de mise en phase, soit supérieure a la largeur de l'impulsion de l'oscillateur étalon de fréquence, de sorte que l'impulsion ouvrant la porte ET dudit premier circuit de mise en phase ne puisse passer également par la porte ET dudit second circuit de mise en phase. Selon une autre caractéristique fondamentale de la constitution du générateur d'intervalles de temps, objet ième ième de 1 invention, les n et (N+n) fronts actifs de l'horloge sont transmis respectivement et directement aux deux circuits amplificateurs de sortie identiques au travers des deux dites portes ET appartenant respectivement au premier et au second détecteurs. Les retards ajustables choisis, dT1 et-dT2, respectivement de premier et de second détecteurs, sont tels que le nième front actif de l'horloge soit le premier ième détecte par le premier détecteur, que le (Nn)ieme front actif de l'horloge soit le premier détecté par le deuxième détecteur et que l'autorisation d'ouverture de chaque porte du premier et du second détecteur respectivement, soit donnée suffisamment à l'avance, avec sensibrement la. ième ième même avance de phase par rapport au n et au (N+n > front actif de l'horloge respectivement Enfin, selon l'invention, chaque circuit amplificateur de sortie du générateur comprend une cellule mémoire, un circuit différentiateur, un amplificateur proprement dit, et un étage injecteur de courant inverse dans une diode a transition brève, elle-même sous le contrôle d'un courant de polarisation variable en fonction de la température Cette dernière particularité permet le maintien à des valeurs identiques des temps de transit respectifs de signal entre l'entrée et la sortie de chaque circuit amplificateur. Comme on le voit, une des particularités de ce générateur consiste en ce que le premier détecteur doit ieme détecter seulement le n front actif de l'horloge, de préférence le deuxième. Cela est nécessaire car la use en phase n'étant pas parfaite, il existe toujours une faible incertitude sur le premier front emis par l'horloge après un ordre de déclenchement et il vaut mieux ne pas considérer la premier période. (Par exemple, pour une oscillation rectangulaire dont la période T est égale à lOns, cette incertitude est de ordre de 100 ps). Etant donné que le second détecteur est règle pour détecter le (N+n)ième front, et préférentiellement le (N+2)ième front, l'écart entre les deux fronts detectés reste bien de NT périodes, ce qui est le but recherché. De toute façon, d'autres caractéristiques de la présente invention appaaîtront au cours de la description qui suit d'un exemple de mise en oeuvre du procédé d'obtention et du générateur d'intervalles de temps étalon, objet de la présente invention. Cette description, qui est donnée à titre indicatif et non limitatif sera faite en se référant aux figures schématiques 1 à 5 ci-jointes dans lesquelles:: - la figure 1, est un schéma fonctionnel d'ensemble permettant d d'illustrer le prlnclpe de fonctionnement du générateur objet de l'invention, - la figure 2, représente une cellule mémoire utilisée dans le générateur objet de l'invention, respectivement dans son état X (Fig. 2a) et dans son état Y (Fig. 2 - la figure 3, subdivisée, pour plus de clarte, en deux parties 3a et 3S est un schéma détaillé de la constitution électronique du générateur de la figure 1, - la figure 4 représente le schéma électronique détaillé de l'un des amplificateurs de la figure 1, - la figure 5, est un diagramme montrant l'évolution dans le temps des différentes impulsions qui circulent dans les principaux circuits, respectivement dans les deux détecteurs D1 et D2 et dans les amplificateurs A1 et A2 de la figure 1. Sur la figure 1, on voit le schéma fonctionnel complet d'un générateur d'intervalles de temps étalon conforme à la présente invention. Sur ce schéma ont été représentés un oscillateur étalon de fréquence OE, un circuit de déclenchement DEC et de mise en phase MX de cet ordre de déclenchement un registre décomptant RD composé de cinq décades dont la première est scindée en deux parties, a savoir un diviseur par deux et un diviseur par cinq. On voit également sur la figure 1, le détecteur D1 constitué respectivement, d'un point mémoire 32, d'une ligne à retard LR1 et d'une porte ET 4, le détecteur D2 constitué respectivement d'un circuit à colncidence 49, d'un point mémoire 62, d'une ligne à retard LR2 et d'une porte ET 5, ainsi que deux amplificateurs A1 et A2. Le fonctionnement du système ainsi décrit est le suivant: On commence d'abord par afficher dans le registre décomptant RD le nombre N d'impulsions de l'horloge dont on désire constituer l'intervalle de temps étalon. Lorsqu'un ordre de déclenchement de génération de lrintervalle de temps étalon arrive sur la ligne 1 (cet ordre peut être donné soit manuellement, soit en liaison avec un phénomène externe et aléatoire, soit encore sous forme périodique, par des oscillations de relaxation) le circuit de déclenchement DEC et de mise en phase M de cet ordre de déclenchement autorise le passage sur la ligne 2 des impulsions émises par l'oscillateur étalon OE postérieurement a l'ordre de déclenchement: on obtient l'horloge H. Dans le détecteur D1, le point mémoire 32 bascule lors de l'arrivée du front de la première impulsion de horloge H sur la ligne 22, mais la ligne à retard LR1 introduit sur l'échelon produit par ce basculement un retard dTl, qui ne le fait arriver sur la ligne 3a qu'après la fin de la première impulsion de l'horloge. A ce moment, la porte 4 sensibilisée, est prête à laisser passer dès son arrivée sur la ligne 3b la deuxième impulsion délivrée par l'horloge H consécutivement à l'ordre de déclenchement. Un échelon I1 passe alors dans le circuit amplificateur A1 qui délivre en S1 une impulsion traduisant l'époque d'apparition du deuxième front de l'horloge. Au fur et à mesure de l'arrivée des impulsions de l'horloge sur la ligne 2, le registre décomptant RD commence à décompter et à la Nième impulsion il est vide, ce que constate le détecteur de zéro 49; le point mémoire 62 émet alors un échelon vers la ligne à retard LR2. Cet échelon n'est transmis qu'avec un retard dT2 par la ligne retard LR2 à la deuxième porte ET 5. Le retarder2 est calculé de façon que l'échelon précédent n'atteigne la porte ET 5 qu'après l'extinction de la (N + 1) ième impulsion de l'horloge, ce qui conditionne cette porte 5 et lui permet ième alors de laisser passer cette (N + 2) me impulsion de l'horloge sous forme de l'échelon I2 dans le circuit amplificateur A2.Celui-ci délivre en sortie une impulsion S2 correspondant au front de l'horloge H d'ordre (N + 2). L'intervalle de temps étalon produit par le générateur est concrétisé par le temps qui sépare les deux impulsions étroites S1 et et Avant de passer à la description plus complète du schéma électronique de la figure 3, on va décrire maintenant une unité électronique fréquemment utilisée dans ce schéma de la figure 3 et désignée partout dans le présent texte par cellule mémoire". Ce circuit est un bistable RS c'est-à-dire un circuit a deux états stables X et Y dont l'état X est représenté sur la figure 2a et l'état Y sur la figure 2b. Cette cellule mémoire de type connu est composée de deux circuits logiques identiques a savoir une porte A et une porte B montées comme l'indique la figure. La sortie de chacune des portes est connectée a l'entrée de l'autre et la deuxième entrée de la porte B est reliée à un circuit de remise à zéro RAZ. Sur les figures, les tensions (zéro ou un) correspondant aux états stables ont été indiquées dans chaque cas. On se réfère maintenant a la figure 3, dans laquelle on retrouve, entourés de rectangles en traits interrompus les éléments fonctionnels déjà détaillés sur la figure 1. On voit ainsi (Fig. 3a) la ligne 1 sur laquelle l'ordre de déclenchement fait agir le circuit de déclenchement DEC proprement dit composé d'un monovibrateur 6 suivi d'un différentiateur 8 délivrant l'impulsion de déclenchement. Le circuit de mise en phase 1 proprement dit qui lui fait suite immédiatement est double; le premier étage est composé d'une cellule mémoire 10 et d'une porte 14 dont l'entrée d'autorisation est réunie à cette cellule mémoire; le second étage est composé d'une cellule mémoire 12 et d'une porte 16 dont l'entrée d'autorisation est réunie à la cellule mémoire 12, la porte 14 et la porte 16 étant reliées à l'horloge H; une ligne a retard 18 sépare les deux étages de-mise en phase: elle relie la porte 14 à l'entrée de la cellule mémoire 12.La ligne 2 sur laquelle se propagent les impulsions de l'horloge à la sortie des circuits de mise en phase M0, (est reliée en 22 (Fig. 3b) a l'entrée du détecteur D; elle est reliée également en 24 par l'intermédiaire d'une porte inverseuse 26 d'une part a l'entrée du diviseur par deux 28 et d'autre part a l'entrée 30 commune aux-portes 4 et 5. Le détecteur D1 comporte la cellule mémoire 32 dont la sortie S est reliée par la ligne a retard LR1 et la ligne 3a à l'entrée d'autorisation de la porte 4. Le registre décomptant RD se compose du diviseur par deux 28, du diviseur par cinq 34 et des quatre décades 36, 38, 40 et 42. Le diviseur par deux 28 se compose de façon connus d'une cellule mémoire 44 et de deux portes ET 46 et 48. Le circuit å coïncidence 49 se compose de l'ensemble des six portes ET 50, 52, 54, 56, 58 et 60. Les cinq premières portes sont reliées respectivement au diviseur par cinq 34 et aux quatre décades 36, 38, 40 et 42 et sont montées entre elles en série. Une porte ET 60 reçoit à la fois le signal sortant de la porte 44 du diviseur 28 et la sortie adaptée de la porte ET 50. La sortie de la porte 60 débouche sur une cellule mémoire 62. La sortie Sn de cette cellule mémoire est connectée par l'intermédiaire de la ligne a retard LR2 a l'une des entrées de la porte 5. Les deux portes ET 4 et 5 attaquent en sortieles entrées de deux cellules mémoire 64 et 66 qui font partie chacune respectivement des circuits amplificateurs A1 et A2 dont la description de l'un d'entre eux sera donnée maintenant en se référant fur re 4. Sur cette figure 4 se trouve une cellule mémoire 64 suivie d'un différentieteur 65; d'un amplificateur proprement dit 68 et d'un étage 70 injecteur de courant réalisé par un transistor T qui injecte un courant I inverse dans une diode à transition brève 72 (n terminologie anglosaxonne "snap-off"); un organe 74 contrôle le fonctionnement de cette diode 72 en produisant un courant de polarisation direct io et en réglant la valeur de ce courant suivant la température ambiante de façon telle que le temps de transit des impulsions reste constant et identique sur les deux circuits amplificateurs Une diode 76 est enfin placée sur le circuit dans le sens direct vers la sortie S. L'organe 74 comporte une ou plusieurs diodes traduisant la variation de température, branchée à l'entrée d'un amplificateur opérationnel suivi d'un amplificateur émetteur suiveur; le courant délivré par cet ensemble amplificateur varie en fonction de la tension aux bornes de ladite diode; ceci compense la variation de la durée de vie des porteurs dan la diode snap-off, de sorte que le temps de recouvcement de la diode snap-off reste constant en fonction de la température. Les organes sont identiques sur les deux voies. Le dispositif amplificateur de la figure 4 permet d'obtenir un échelon d'amplitude 20 V, de temps de montée environ 300 ps, en relation de phase bien définie et stable avec un front actif de l'horloge, sa sortie peut entre connectée a une impédance faible telle que par exemple 50 ohms. En se référant notamment aux figures 3a, 3b et 5, on va décrire ci-après le fonctionnement d'ensemble du système. Pour plus de clarté, les transitions binaires de 1 a o ou de O à 1 qui interviennent aux différentes phases de-ce fonctionnement ont été représentées in situ par des flèches. Lors de l'arrivée d'un ordre de déclenchement sur la ligne 1 (Fig 3a) le monovibrateur 6 et le différentiateur 8 émettent une impulsion de déclenchement qui fait basculer la cellule mémoire 10 du premier étage du circuit de mise en phase M Ç ; la porte 14 laisse alors passer l'impulsion de l'oscillateur l'étalon OE qui se présente la première, cette dernière est retardée par la ligne à retard 18; l'impulsion retardée fait basculer la cellule mémoire 12 du second étage du cìrcuit de mise en phase, ce qui autorise le passage par la porte 16 de l'impulsion de l'oscillateur étalon suivante; la mise en phase est effectuée: elle a autorisé le passage sur la ligne 2 des impulsions H de l'horloge telles que représentées en D1 sur la Fig.5.Le rôle de la ligne à retard 18 est d'éviter que l'impulsion qui est passée par la porte 14 et a fait basculer le point mémoire 12 puisse encore passer à travers la porte 16 du fait de la rapidité des circuis utilisés et de la largeur des impulsions de ltoscillateur étalon OE. L'ensemble porte 14 -ligne à retard 18- point mémoire 12 permet une ouverture a un instant correct de la porte 16 si bien que la première impulsion d'horloge apparaissant sur la ligne 2 est rigoureusement en phase avec l'impulsion de l'oscillateur étalon OE qui lui a donné naissance et que la première période d'horloge est rigoureusement égale à celle de l'oscillateur étalon OE. Préalablement au déclenchement de l'appareil, toutes les cellules mémoire avaient été remises à zéro par leur circuit approprié à cet effet, mentionnées sur les figures 3a et 3b par les lettres RAZ, et se trouvaient par conséquent dans l'état X correspondant à la Fig. 2a. On notera que l'impulsion de remise à zéro appliquée aux points mémoire 10 et 12 empêche les impulsions issues de l'oscillateur étalon OE d'arriver sur la ligne 2. L'arrivée du premier front de l'horloge H sur la ligne 2 en sortie du circuit de mise en phase M fait basculer la cellule mémoire 32 et l'on retrouve à la sortie S l'échelon indiqué sur la figure 5 et décalé d'un temps T1 correspondant au franchissement de ce circuit 32 par rapport au front de montée de la première impulsion de l'horloge H.La cellule mémoire 32 du détecteur D1 a basculé dans l'état Y et le passage a l'état zéro en sortie 7 autorise, avec un retard d#1 introduit par la ligne à retard LR1 l'ouverture de la porte 4 par le second front suivant de l'horloge H. le décalage dxl de l'état de la ligne S' par rapport à l'état S de cette même ligne S1 est visible en D1 sur le diagramme de la figure 5 et il est choisi de façon à se situer après la première impulsion de l'horloge et suffisamment loin tout de même de la deuxième pour permettre au circuit de se préparer à la réception de cette deuxième impulsion. Cette- deuxième impulsion donne naissance à la sortie S1 de la cellule mémoire 64 à une impulsion I1 retardée de T par rapport à la deuxième impulsion H, onde elle-même retardée par rapport à H du temps T2. Dans l'exemple décrit, la période T de l'horloge H est de 10 ns; cette horloge est un oscillateur à quartz de fréquence 5 MHz suivi d'un multiplicateur par vingt pour atteindre la fréquence 100 MHz, le dernier étage du multiplicateur étant un filtre à quartz fonctionnant à 100 MHz. On voit sur le diagramme de la figure 5 que le retard de d#1 a été choisi de l'ordre de 3 ns. Les impulsions de l'horloge sur la ligne 24 parviennent à la porte inverseuse 26 qui délivre en sortie avec un retard T2 dQ à la transmission dans cette porte 26, un signal H représenté sur la figure 5 en D1 et D2. A ce moment, le registre de dé comptage RD entre en fonctionnement et au fur et à mesure que les différentes décades se vident, les portes ET 58, 56, 54, 52 entrent en fonctionnement jusqu'à ce que la porte50, étant elle-même sensibilisée, fasse basculer de un à zéro l'état initial sur la ligne 78 constituant l'une des entrées de la porte ET 60. Ce basculement intervient après le (N-I) point avec un retard T3 sensiblement égal à 8 ns correspondant au temps de propagation dans le diviseur par deux 28, la première bascule de diviseur par cinq 34 et la porte 50.Lorsque le diviseur par deux 28 arrive également a zéro et que, sur la ligne 80 ce basculement de un à zéro de la seconde entrée de la porte 60 intervient, cette dernière envoie à son tour un signal sous la forme d'un basculement de zéro à un dans la cellule mémoire 62. Ceci intervient à la N ième impulsion avec, comme indiqué sur la figure 5 en D2 référence 80, un retard T4 de 8 ns environ par rapport au front de la N ième impulsion H dA au parcours des impulsions dans le diviseur par deux 28. A la sortie de la cellule mémoire 62 on trouve l'échelon Sn retardé de T5 par rapport au signal Q1, à cause du temps de transit dans la porte ET 60 et la cellule mémoire 62, puis à l'entrée de la porte 5 l'échelon S' n déduit du précédent par le retard d#2 introduit par la ligne LR2. L'amplitude dT2 de ce retard est choisie de façon telle que l'échelon S' n intervienne après la disparition de la (N+1)ième impulsion de l'horloge H. A la sortie S2 de la cellule mémoire 66, on obtient alors l'impulsion 12 (en A de la Fig.5) qui n'intervient qu'au bout d'un temps décalé de T par rapport au front de montée de la (N+2)ème impulsion de l'horloge H en raison du temps de parcours dans la porte ET 5 identique à la porte ET 4 et dans la cellule mémoire 66 identique à la cellule mémoire 64 La troisieme partie (A1 et A2) du diagramme de la figure 5 montre enfin comment, à partir des impulsions I1 et I2, respectivement délivrées par les cellules mémoire 64 et 66, on obtient au travers des amplificateurs Al et A2 conformes au schéma de la figure 4, les impulsions finales S1 et S2 dont l'écart définit l'étalon de temps engendré. REVENDICATIONS 1. Générateur d'intervalle de temps étalon # = NT délimité par deux fionts séparés de N périodes d'une oscillation périodique, de préférence sensi@lement rectangulaire, de période @ engendrée par un osoillateur étalon de fréquence, caractérisé en @ qu'il comprend en combinaison :: un circuit de déclenchement et de mise en phase sur les fronts issu- de l'osoillateur étalon de fréquence, ce circuit ne laissant passer que les impulsions dudit oscillateur étalon de fréquence, faisant suite à un ordre donné par ledit circuit de déclenchement, impulsions dites impulsions d'horloge, - un registre de comptage constitué par un registre décompteur préaffichable au nombre N de périodes que doit comporter l'étalon de temps, et dont la mise en route est déclenchée par l'arrivée des impulsions horloge, - un premier détecteur détectant le nième font actif d'impulsion d 'horloge en sortie du circuit de mise en phase comportant une première ligne à retard adaptable, @ un second détecteur détectant le (N+n) ème front actif d'impulsion d'horloge et commandé par le registre de comptage comportant une deuxièn ligne a retard adaptable, - deux circuits amplificateurs de sortie identiques, recueillant respectivement et directeJnent lesdits noème et 'N+n) iame fronts actifs d'impulsions d'horloge que le premier et le second détecteurs ont sélectionné et laissé passer, pour les convertir en signaux utilisables. 2. Générateur suivant la revendication 1, caractérisé en ce que le premier détecteur détectant le nième front actif de l'horloge est constitué d'une cellule mémoire, d'une ligne à retard et d'une porte ET dont la première entrée, d'autorisation, est réunie a la sortie de ladite ligne à retard et la deuxième, a l'horloge. 3. Générateur suivant la revendication 1, caractérisé en ce que ledit registre de comptage préaffichable au nombre N est un registre décomptant et ledit second détecteur détectant le (N+n) ième front actif de l'horloge comporte - un détecteur de éro du registre de comptage constitué de portes ET recevant les indications d'état de tous les diviseurs constituant le registre, - une deuxième cellule mémoire montée à la suite dudit détecteur de zéro, - une deuxième ligne à retard, - et une deuxième porte ET dont la première entrée, d'autorisation, est réunie, à la sortie de ladite deuxième ligne à retard et la deuxième entrée à l'horloge. 4. Générateur suivant la revendication 1, caractérisé en ce que ledit circuit de déclenchement et de mise en phase sur les fronts issus de l'oscillateur étalon de fréquence comporte un premier circuit de mise en phase constitué d'une cellule mémoire recevant l'impulsion de déclenchement et relié à l'entrée d'autorise sation d'une porte ET dont la seconde entrée est réunie à l'oscillateur étalon, et d'un second circuit de mise en phase identique au premier, connecté à la sortie du premier par l'intermédiaire d'une ligne à retard et dont la sortie de la porte ET engendre lesdites impulsions d'horloge. 5. Générateur selon les revendications 2 et 3, dans lequel les retards ajustables dTl et dT2 des lignes à retard du premier et du deuxième détecteur respectivement, sont choisis de telle manière que le nième ou le (N+n) ième front actif de l'horloge soit le premier détecté par le détecteur intéressé, et que l'autorisation d'ouverture de chaque porte, du premier et du deuxième détecteur respectivement soit donnée suffisamment a l'avance, avec sensiblement la meme avance de phase par rapport au nième ou (N+n) ième front actif de l'horloge respectivement. 6. Générateur suivant la revendication 1, caractérisé en ce que chaque circuit amplificateur de sortie comprend une cellule mémoire, un circuit différentiateur, un amplificateur proprement dit, et un étage injecteur de courant inverse dans une diode à transition brève. 7. Générateur suiyant la revendication 6, caractérisé en ce que la diode à transition brève de chaque circuit amplificateur de sortie est sous le contrôle d'un organe produisant un courant de polarisation variable en fonction de la température pour maintenir identiques les temps de transit du signal entre l'entrée et la sortie de chacun des deux circuits amplificateurs. 8. Générateur suivant la revendication 7, caractérisé en ce que ledit organe comporte au moins une diode, un amplificateur opérationnel dont l'entrée est branchée aux bornes de ladite diode et un amplificateur émetteur suiveur.