La présente invention concerne un ensemble calculateur numérique et, plus particulièrement, un appareil ou ensemble multiprocesseur ou de multitraitement dans lequel lesdits "processeurs" ou unités centrales communiquent à travers des anti-mémoires, par l'intermédiaire d'un bus commun, avec une mémoire principale. Des ensembles de multitraitement, dans lesquels une pluralité d'unités centrales se partagent une mémoire commune, par l'intermédiaire d'un bus de mémoire asynchrone à partage de temps, sont bien connus. Toutefois, à mesure que la vitesse des processeurs a augmenté, les limitations de largeur de bande du bus sont devenues un facteur de limitation du nombre de processeurs pouvant effectivement se partager la mémoire par l'intermédiaire d'un bus commun. L'invention vise un ensemble de multitraitement qui permet à une pluralité d'unités centrales rapides de se partager une mémoire commune par l'intermédiaire d'un bus asynchrone. L'invention permet d'incorporer un plus grand nombre de processeurs séparés à l'ensemble sans surcharger la capacité de débit binaire maximale (largeur de bande) du bus par l'intermédiaire duquel les processeurs communiquent avec une mémoire commune. Dans ses grandes lignes, l'invention assure une largeur de bande de bus améliorée pour un ensemble de multitraitement en prévoyant une disposition dans laquelle chaque processeur de l'ensemble de multitraitement communique avec le bus comme aboutissant à la mémoire principale par l'intermédiaire d'une unité anti-mémoire rapide. L'anti-mémoire comprend une mémoire à accès direct rapide dans laquelle sont stockés une pluralité de mots adressables, chaque mot comprenant une partie "donnée" et une partie "étiquette". Lorsqu'une opération LECTURE de la mémoire est déclenchée par un processeur, celui-ci exécute une instruction CHARGER et engendre une adresse de la mémoire principale à laquelle la donnée à lire est stockée.Un groupe de bits de faible poids de l'adresse de mémoire engendré par le processeur est utilisé comme adresse pour extraire par lecture un mot de l'anti-mémoire. La partie étiquette du mot extrait par lecture de 1 1anti-mémoire est alors comparée avec un groupe de bits de fort poids, de la même adresse de mémoire engendré par le processeur et, si ces deux groupes de bits sont identiques, la partie donnée du même mot extrait par lecture de l'anti-mémoire est directement transférée au processeur pour compléter l'accès à la mémoire. En conséquence, un accès à la mémoire principale par l'intermédiaire du bus, n'est pas nécessaire.Si les bits d'étiquette du mot adressé provenant de l'anti-mémoire ne concordent pas avec le groupe de bits de fort poids de l'adresse de mémoire, l'unité anti-mémoire, en utilisant l'adresse complète provenant du processeur, déclenche une opération de lecture de la mémoire à l'emplacement d'adresse correspondant dans la mémoire principale, en utilisant l'adresse de mémoire complète provenant du processeur, et transfère cette donnée, par l'intermédiaire du bus, de la mémoire principale à l'unité anti-mémoire et au processeur. L'unité anti-mémoire stocke la donnée provenant de la mémoire principale dans sa propre mémoire en tant que partie donnée du mot #tocké à l'emplacement d'adresse correspondant au groupe de bits de plus faible poids, de la même adresse de mémoire, provenant du processeur.Le groupe de bits de plus fort poids de la même adresse de mémoire est en même temps stocké, en tant que partie étiquette du mot stocké, au même emplacement d'adresse de l'anti-mémoire. Dans le cas d'une opération d'écriture en mémoire déclenchée par une instruction de stockage du processeur, l'unité anti-mémoire associée au processeur provoque le transfert par le bus de l'adresse reçue du processeur à la mémoire principale pour déclencher une opération d'écriture dans celle-ci. L'unité anti-mémoire transfère ensuite la donnée du processeur au bus pour assurer l'écriture de ladite donnée dans la mémoire principale. En même temps, ladite unité utilise les bits de plus faible poids de l'adresse provenant du processeur pour adresser et lire un mot dans l'anti-mémoire. La partie étiquette du mot lu dans l'anti-mémoire est comparée avec les bits de plus fort poids de l'adresse provenant du processeur. S'il y a identité, la donnée provenant du processeur est utilisée pour mettre à jour la partie donnée du mot lut dans l'anti-mémoire et le mot est récrit au même emplacement dans l'anti-mémoire. On a trouvé que, pour toutes les catégories de programmes utilisant l'invention, le laps de temps pendant lequel chaque processeur utilise le bus commun aboutissant à la mémoire principale est notablement réduit. En moyenne, dans 93% des accès à la mémoire par le processeur, les données sont déjà présentes dans la mémoire de données rapide de l'anti-mémoire. Cela permet d'augmenter considérablement le nombre de processeurs séparés communiquant avec la mémoire principale par l'intermédiaire du bus sans dépasser les limitations de largeur de bande du bus. L'invention sera mieux comprise à la lecture de la description détaillée qui suit et à l'examen des dessins joints qui en représentent, à titre d'exemple non limitatif, un mode de réalisation. Sur ces dessins s la Fig. 1 est un schéma symbolique simplifié de l'ensemble de multitraitement suivant l'invention; la Fig. 2 est un schéma symbolique fonctionnel de l'unité anti-mémoire, et la Fig. 3 est un schéma symbolique fonctionnel de la commande de la mémoire principale. On va tout d'abord se référer à la Fig. 1, sur laquelle est représenté un ensemble de multitraitement comprenant une pluralité d'unités centrales dont trois sont indiquées en 10, 12 et 14. Toutefois, ce nombre d'unités centrales ou processeurs peut être porté à plus de trois . Les unités centrales peuvent être d'un type bien connu quelconque, dans lequel des mots de données codés numériquement sont traités en parallèle ou en simultané et comportant des commandes d'établissement de jonction avec une mémoire à accès direct en réponse à des instructions CHANGER ou STOCKER du programme exécuté par le processeur. Un processeur convenable était vendu, à la date de dépôt de la demande de brevet US correspondant à la présente demande de brevet français, par exemple par General Automation Inc, sous la désignation commerciale GA-16/440CPU. On pourra obtenir des détails sur le fonctionnement du processeur GA-16 en s'adressant à Gene ral Automation, INC. 1055, Xouth East Street, Anaheia, California 92805, E.U.A. A chaque unité centrale est associée une unité antimémoire rapide, trois unités de ce genre étant indiquées, respectivement, en 16, 18 et 20. Chaque unité anti-mémoire est reliée à l'unité centrale associée par un groupe de conducteurs d'adresse qui transfèrent 11 information d'adresse à l'unité anti mémoire, un groupe de conducteurs de données qui transfèrent des données entre l'unité anti-mémoire et l'unité centrale et un groupe de conducteurs de commande pour commander le transfert de données entre l'unité anti-mémoire et l'unité centrale.Le processeur utilise ces conducteurs pour transférer et écrire des données dans les mémoires en réponse à une instruction STOCKER ou pour lire des données dans les mémoires en réponse à une instruction CHARGER. Comme décrit plus loin de façon plus détaillée, lorsqu'une unité centrale déclenche-une demande d'accès à la mémoire, cette demande est normalement honorée par l'unité antimémoire. Toutefois, si l'unité anti-mémoire n'est pas capable d'honorer directement la demande en raison du fait que l'emplacement adressé n'est pas présent dans l'anti-mémoire, l'unité anti-mémoire déclenche un accès à une mémoire principale 22, par l'intermédiaire d'un bus commun 24 et d'un dispositif de commande de mémoire 25. La mémoire principale 22 est une mémoire à accès direct classique à laquelle un accès peut être obtenu à partir de l'une quelconque des anti-mémoires 16, 18, 20 au moyen d'un groupe de conducteurs de commande du bus 24 qui assurent un transfert asynchrone d'information d'adresses et de données par l'intermédiaire d'un groupe de conducteurs adresses/données du bus 24..Un accès à la mémoire principale 22 de l'une quelconque des unités anti-mémoires 16, 18, 20, par l'intermédiaire du bus commun 24, est placé sous le contrôle de circuits de priorité respectifs des unités anti-mémoires qui sont liés entre eux par des conducteurs de commande de priorité faisant partie du bus 24. Un circuit de priorité convenable est décrit de façon détaillée dans la demande de brevet U.S. n0 803 448 déposée le 6 juin 1977 pour "Asynchronous Priority Circuit for Controlling Access to a Bus" (Circuit de priorité asynchrone permettant de contrler l'accès à un bus) cédée au Déposant. On va maintenant se référer à la Fig. 2, sur laquelle on peut voir que chaque unité anti-mémoire comprend une mémoire à accès direct rapide 30 qui stocke, par exemple, 1024 mots individuellement adressables. Chaque emplacement adressable de la mémoire comprend une partie donnée et une partie étiquette. Lorsqu'une demande d'accès à la mémoire est déclenchée par le processeur associé, un mot d'adresse est couplé avec les conducteurs d'adresse de mémoire 32. L'adresse peut consister, par exemple, en vingt bits simultanés. En même temps, le processeur signale, soit une demande de lecture de mémoire, soit une demande d'écriture en mémoire, respectivement, sur l'un ou l'autre de deux conducteurs de commande d'entrée 34, 36 qui sont connectés à la logique de commande d'anti-mémoire désignée dans son ensemble par la référence générale 38. Si l'unité anti-mémoire est occupée, la logique de commande d'antimémoire engendre un signal d'occupation sur un conducteur de commande 39 pour signaler au processeur que l'anti-mémoire est dans un état d'occupation.Sinon, la logique de commande d'antimémoire 38 provoque le stockage du mot d'adresse présent sur les conducteurs 32 dans un groupe de verrous d'adresse 40. En outre, en réponse à un signal d'écriture en mémoire, la logique de commande d'anti-mémoire 38 provoque le stockage du mot de don née présent sur un groupe de conducteurs de données de mémoire bidirectionnel 42 partant du processeur dans un groupe de verrous de donnée 44. On va tout d'abord considérer le fonctionnement de l'anti-mémoire en réponse à une demande de lecture de mémoire: Les dix bits de plus faible poids de l'adresse de mémoire présents sur les conducteurs de mémoire 32 sont utilisés pour adresser l'un des mots contenus dans la mémoire 30 et une lecture de mémoire est déclenchée. La partie donnée du mot lu dans la mémoire 30 est affichée dans un groupe de verrous de données d'unité centrale (U.C.), 46. En même temps, le groupe de bits d'étiquette stocké dans la partie étiquette du mot lu dans la mémoire 30 est appliquée à un circuit comparateur 48, où ces bits sont comparés avec les dix bits de plus fort poids de l'adresse stockée dans les verrous d'adresse 40. Si les bits d'étiquette sont identiques aux bits d'adresse de plus fort poids, le circuit comparateur signale une "concordance".La logique de commande d'anti-mémoire 38, en réponse au signal de "concordance" présent sur le conducteur de sortie 50 du circuit comparateur 48 signale au processeur, par l'intermédiaire du conducteur de commande "mémoire prête" 52 que la donnée est présente. Le processeur déclenche alors un transfert du mot de donnée , par l'in termediaire des conducteurs de données de mémoire 42, à partir des verrous de données d'U.C., 46, ce qui complète l'opération de lecture. Dans le cas où les bits d'étiquette lus dans la zone étiquette de la mémoire 30 ne sont pas identiques aux bits de plus fort poids de l'adresse reçue du processeur, le circuit comparateur 48 signale une "non-concordance". Cela signale à la logique de commande d'anti-mémoire 38 que la donnée actuellement adressée n'est pas présente dans l'anti-mémoire. La logique de commande d'anti-mémoire 38 déclenche alors un accès à la mémoire principale 22, par l'intermédiaire du bus commun 24. A cet effet, la logique de commande d'anti-mémoire 38 signale tout d'abord la présence d'une demande de mémoire sur les conducteurs de commande de priorité au moyen d'un circuit de priorité 54, comme décrit de façon détaillée dans la demande de brevet U.S. identifiée ci-dessus et dont la teneur doit être considérée comme étant incorporée ici à titre de référence. Lorsqu'un accès au bus 24 est accordé par le circuit de priorité à l'unité anti-mémoire, la logique de commande 38 signale la présence d'une demande de mémoire principale sur le conducteur de commande MRQ aboutissant au dispositif de commande de mémoire principale 25. En même temps, l'adresse complète stockée dans les verrous 40 est couplée avec le bus 24. La logique de commande d'anti-mémoire 38 indique en outre, par l'intermédiaire du conducteur de commande R/W, si l'opération désirée est une opération de lecture ou une opération d'écriture. Le dispositif de commande de la mémoire principale est représenté de façon plus détaillée sur la Fig. 3. Les conducteurs de commande aboutissant au bus 24 sont connectés au circuit logique de commande de mémoire 60. En supposant qu'une lecture de mémoire soit désirée, la logique de commande de mémoire 60 transmet conditionnellement les bits d'adresse présents sur le bus 24 à un groupe de verrous d'adresse 62 et renvoie un signal "adresse acceptée" par l'intermédiaire du conducteur de commande ACC à la logique de commande d'anti-mémoire 38, qui répond en effaçant les bits d'adresse du bus 24. La logique de commande d'anti-mémoire 60 déclenche alors une lecture de donnée dans la mémoire principale à un accès direct 22 en utilisant l'adresse complète de vingt bits contenue dans les verrous d'adresse 62.La logique de commande d'anti-mémoire 60 actionne alors les commandes de données aboutissant au bus 24 et émet sur le conducteur DTS un signal "donnée à la source" pour signaler que la donnée provenant de la mémoire est présente sur le bus 24. Lorsque le signal DTS est reçu par la logique de commande d'anti-mémoire 38, il provoque le stockage de la donnée présente sur le bus 24 dans les verrous de donnée 44 et transmet un signal "mémoire prête" au processeur, ce qui permet à celui-ci de lire la donnée sur les conducteurs de données de mémoire 42. En même temps la logique de commande d'anti-mémoire 38 déclenche une écriture en mémoire dans la mémoire rapide 30, ce qui provoque le stockage du mot de donnée provenant du bus 24 dans la zone "donnée" a l'emplacement identifié par les bits de plus faible poids de l'adresse stockée dans les verrous d'adresse 40. Les dix bits de plus fort poids de l'adresse contenue dans les verrous d'adresse 40 sont écrits dans la partie étiquette du même mot. De cette manière, l'anti-mémoire est automatiquement mise à jour par la demande d'accès àla mémoire déclenchée par le processeur chaque fois que la logique de commande d'anti-mémoire signale une "non-concordance". Si le processeur déclenche une opération d'écriture de donnée en appliquant un signal de commande au conducteur 36, la logique de commande d'anti-mémoire 38 provoque le stockage du mot de donnée présent sur les conducteurs de données de mémoire 42 partant du processeur dans les verrous de donnée 44 et demande un accès au bus 24 aboutissant à la mémoire principale 22. La logique 38 déclenche en outre une opération de lecture dans la mémoire à accès direct rapide 30, en réponse aux dix bits de plus faible poids de l'adresse stockée dans les verrous 40, ce qui provoque l'application des bits d'étiquette au circuit comparateur 48.Si le circuit comparateur signale une "concordance", la logique de commande d'anti-mémoire provoque la mise à jour des données contenues dans la partie zone de données de la mémoire rapide 30 par une opération d'écriture en mémoire utilisant le mot de données stocké dans les verrous de donnée 44. Si le circuit comparateur signale une "non-concordance", la logique de commande d'anti-mémoire 38 n'exerce aucune autre action que de signaler une opération d'écriture en mémoire au dispositif de commande de mémoire principale 25. Comme dans le cas de l'opération de lecture de mémoire, lorsque l'accès du bus 24 est accordé à l'anti-mémoire par le circuit de priorité, la logique de commande d'anti-mémoire 38 transmet un signal de demande de mémoire et un signal d'écriture en mémoire, sur les conducteurs de commande MRQ et R/W, à la logique de commande de mémoire 60. En même temps, l'adresse contenue dans les verrous d'adresse 40 est appliquée au bus 24. Cette adresse est alors stockée dans les verrous d'adresse 62 par le dispositif de commande et un signal "adresse acceptée" est appliqué au conducteur ACC qui relie la logique de commande de mémoire 60 à la logique de commande d'anti-mémoire 38. La logique de commande d'anti-mémoire 38 couple alors les verrous de donnée 44 avec le bus 24 et signale à la logique de commande de mémoire que la donnée est disponible au moyen d'un conducteur de commande DTM. Une opération d'écriture en mémoire est ensuite déclenchée dans la mémoire principale 22 en utilisant l'adresse contenue dans les verrous d'adresse 62 et la donnée provenant du bus 24 stockée dans un jeu de verrous de données 66. Lorsque l'opération d'écriture en mémoire est achevée, la logique de commande de mémoire signale que la mémoire a accepté la donnée au moyen du conducteur de commande MAD. D'après la description ci-dessus, on peut voir que le transfert de données entre une pluralité d'unités antimémoire et la mémoire principale par l'intermédiaire du bus commun 24 utilise une commande asynchrone "de colloque" classique dans laquelle les transferts d'adresses et de données se partagent les mêmes conducteurs de bus. Le fonctionnement du processeur est le même que s'il était directement connecté à la mémoire principale 22 mais, néanmoins, en raison des unités anti-mémoires, du bus commun, et du dispositif de commande de mémoire associés, l'accès effectif des processeurs à la mémoire principale est fortement réduit. Les unités anti-mémoire se comportent comme des unités "d'asservissement" et le dispositif de commande joue le rôle d'une unité "asservie". La jonction entre chaque processeur et l'unité anti-mémoire associée est identique à la jonction entre le dispositif de commande de mémoire et la mémoire principale avec des groupes séparés de conducteurs de données et de conducteurs d'adresses. REVENDICATIONS 1) Appareil de multitraitement, caractérisé en ce qu'il comprend : une pluralité d'unités centrales comportant chacune des moyens pour déclencher une demande d'accès à la mémoire à une adresse désignée; une pluralité d'unités anti-mémoire rapides; des moyens interconnectant chaque unité centrale avec l'une des unités anti-mémoire; une mémoire principale à accès direct; un bus commun connectant chacune des unités anti-mémoire à la mémoire principale; des moyens dans chaque unité anti-mémoire capables, en réponse à une demande de mémoire et à une adresse provenant de l'unité centrale associée, de déclencher un cycle de mémoire dans l'unité anti-mémoire à l'adresse désignée; et des moyens dans chaque unité anti-mémoire pour déclencher un cycle de mémoire dans la mémoire principale, par l'intermédiaire du bus commun, en réponse à une demande d'accès à la mémoire d'une unité centrale. 2) Appareil suivant la revendication 1, caractérisé en ce que chaque unité centrale comprend des moyens déclenchant un signal de lecture de mémoire pour acquérir des données dans la mémoire, les unités anti-mémoire comprenant chacune des moyens de détection capables, en réponse à un signal de lecture de mémoire provenant de l'unité centrale associée, de déterminer, au cours du cycle de l'anti-mémoire associée si la donnée adressée est présente dans celle-ci et des moyens actionnant lesdits moyens de déclenchement du cycle de la mémoire principale, par l'intermédiaire du bus commun, si lesdits moyens de détection déterminent que la donnée adressée n'est pas présente dans l'antimémoire associée. 3) Appareil suivant la revendication 2, caractérisé en ce qu'il comprend des moyens dans chaque unité anti-mémoire pour recevoir une donnée, par l'intermédiaire du bus commun, en réponse à un cycle de la mémoire principale et pour transférer cette donnée à l'unité centrale associée. 4) Appareil suivant la revendication 3, caractérisé en ce qu'il comprend des moyens dans chaque anti-mémoire pour stocker ladite donnée reçue, par l'intermédiaire du bus commun à partir de la mémoire principale, dans l'unité anti-mémoire. 5) Appareil suivant la revendication 1, caractérisé en ce que chaque unité centrale comprend des moyens pour déclencher un signal d'écriture en mémoire et des signaux de donnée à stocker en mémoire, chaque unité anti-mémoire comprenant des moyens capables, en réponse à un signal d'écriture en mémoire, d'indiquer un cycle d'écriture en mémoire dans la mémoire principale par l'intermédiaire du bus commun et des moyens pour appliquer lesdits signaux de donnée au bus commun pour écrire la donnée dans la mémoire principale. 6) Appareil suivant la revendication 5, caractérisé en ce que chaque unité anti-mémoire comprend des moyens de détection capables, en réponse à un signal d'écriture en mémoire provenant de l'unité centrale associée, de déterminer au cours du cycle de l'anti-mémoire si la donnée est déjà présente dans l'anti-mémoire à l'adresse spécifiée et des moyens capables, en réponse au fonctionnement desdits moyens de détection, si la donnée est déjà présente, de remplacer cette donnée par la donnée provenant de l'unité centrale. 7) Appareil multiprocesseur, caractérisé en ce qu'il comprend : une pluralité d'unités centrales séparées à chacune desquelles est associée une unité anti-mémoire; une mémoire principale adressable; un bus commun connectant les unités antimémoire à la mémoire principale pour transtérer des adresses à la mémoire principale et pour transférer des données entre l'unité anti-mémoire et la mémoire principale; chaque unité centrale comportant des moyens pour diriger un groupe de signaux d'adresse et de signaux de lecture ou d'écriture en mémoire vers l'unité anti-mémoire associée; l'unité anti-mémoire comportant une mémoire adressable rapide pour stocker une information de donnée et une information d'étiquette; des moyens dans chaque unité anti-mémoire capables, en réponse à une première partie des signaux d'adresse et au signal de lecture de mémoire provenant de l'unité centrale associée, de lire un mot choisi contenant une information de donnée et une information d'étiquette à l'emplacement de la mémoire adressable rapide identifié par ladite première partie des signaux d'adresse; des moyens comparateurs dans chaque unité anti-mémoire pour comparer l'information d'étiquette du mot lu dans la mémoire rapide avec une seconde partie des signaux d'adresse provenant de l'unité centrale associée; des moyens dans chaque unité anti-mémoire capables, en réponse au fonctionnement des moyens comparateurs, lorsque l'information d'étiquette comparée et la seconde partie des signaux d'adresse sont identiques, de transférer l'information de donnée du mot lu dans la# mémoire rapide à l'unité centrale associée; des moyens dans chaque unité anti-mémoire capables, en réponse à un signal de lecture de mémoire provenant de l'unité centrale et au fonctionnement des moyens comparateurs, lorsque l'information d'étiquette comparée n'est pas identique à ladite seconde partie des signaux d'adresse provenant de l'unité centrale, d'appliquer les deux parties précitées dudit groupe de signaux d'adresse provenant de l'unité centrale#asso- ciée au bus commun et de déclencher un cycle de lecture de mémoire dans la mémoire principale ; et des moyens dans chaque unité anti-mémoire pour transférer des signaux de donnée reçus sur le bus commun de la mémoire principale, en réponse au cycle de celle-ci, à l'unité centrale associée. 8) Appareil suivant la revendication 7, caractérisé en ce que chaque unité anti-mémoire comprend des moyens pour stocker les signaux de donnée, reçus sur le bus commun de la mémoire principale, dans la mémoire rapide en tant qutinforma- tion de donnée du mot stocké à l'adresse correspondant à ladite première partie des signaux d'adresse provenant de l'unité centrale associée et des moyens stockant ladite seconde partie des signaux d'adresse provenant de l'unité centrale en tant qu'information d'étiquette du mot stocké au même emplacement dans la mémoire rapide. 9) Appareil suivant la revendication 7, caractérisé en ce qu'il comprend des moyens de commande de priorité associés aux unités anti-mémoire pour contrôler selon un ordre de priorité l'accès au bus commun d'unités anti-mémoire qui cherchent simultanément à accéder à la mémoire principale. 10) Appareil suivant la revendication 7, caractérisé en ce que chaque unité anti-mémoire comprend des moyens pour répartir dans le temps l'utilisation du bus commun, au cours de chaque accès à la mémoire principale, entre des transferts d'adresses et des transferts de données sur le même bus. 11) Appareil suivant la revendication 7, caractérisé en ce que chaque unité anti-mémoire comprend des moyens capables en réponse à un signal d'écriture en mémoire provenant de l'unité centrale associée, de transférer les signaux de donnée et les signaux d'adresse provenant de l'unité centrale par l'intermédiaire du bus commun à la mémoire principale et de déclenchement un cycle d'écriture dans la mémoire principale, des moyens dans l'unité anti-mémoire sensibles à un signal d'écriture en mémoire provenant de l'unité centrale associée, des moyens dans chaque unité anti-mémoire capables, en réponse à une première partie des signaux d'adresse et au signal d'écriture en mémoire provenant de l'unité centrale associée, de lire un mot choisi contenant une information de donnée et une information d'étiquette à l'emplacement de la mémoire adressable rapide identifié par ladite première partie des signaux d'adresse, des moyens comparateurs dans chaque unité anti-mémoire comparant l'information d'étiquette du mot lu dans la mémoire rapide avec une seconde partie des signaux d'adresse provenant de l'unité centrale associée, des moyens dans chaque unité anti-mémoire capables, en réponse au fonctionnement des moyens comparateurs, lorsque l'information d'étiquette comparée et la seconde partie des signaux d'adresse sont identiques, de stocker des signaux provenant de l'unité centrale, en tant qu'information de donnée du mot adressé, dans la mémoire rapide et de stocker la seconde partie des signaux d'adresse provenant de l'unité centrale, en tant qu'information d'étiquette du mot adressé.