Là présente invention concerne des circuits utiles pour perfectionner des opérations de conversion de signaux analogiques échantillonnés en une configuration appropriée pouvant être utilisée dans des équipements de traitement de données nunériques. Plus particulièrement, la présente invention concerne un 5 perfectionnement apporté aux circuits de conversion du type analogique-numérique qui nécessitent dBs opérations de commutation entre un ou plusieurs signaux d'entrée analogiques et une ou plusieurs sources de tension ou de courant de référence au cours de l'opération de conversion. La présente invention est particulièrement utile pour réduire la sensibilité aux effets transitoires, au glis-1Q sement des composants et phénomènes semblables apparaissant dans les circuits du type analogique-numérique qui nécessitent différentes opérations de commutation durant le processus de conversion. Une caractéristique de la présente invention concerne la commutation, à résistance constante, d'éléments semiconducteurs du type, MOSFET. ■J5 De manière à permettre l'exploitation au moyen d'équipements de traitement de données numériques tels que des calculateurs, les signaux analogiques engendrés par différents dispositifs de détection de condition doivent être convertis sous forme numérique. Les convertisseurs du type analogique-numérique utilisent généralement la comparaison du signal analogique, qui est une quantité variable 2Q inconnue, avec un ou plusieurs signaux de référence d'amplitude connue. Ces circuits convertisseurs ADC peuvent être généralement classés suivant deux types de convertisseurs dont l'un est le convertisseur à approximations successives et l'autre, un convertisseur d'intégration à rampe. Un circuit ADC à rampe double est décrit dans la revue technique- Miai Technical Disclosure Bulletin, 25 Janvier 1963, CVol.5 No.81 aux pages 51-52 et dans l'article intitulé "Analog-to-Digital Converter* by C.H. Propster, Jr." La vitesse de conversion de ces circuits ADC d'intégration a été nettement augmentée en appliquant séquentiellement différentes sources de niveaux de référence à l'intégrateur après la période d'échantillonnage du signal analogique initial. Cette conception de con- 3q version à rampe multiple est décrite dans le brevet français 1.575.933. . , ^ ~ ment, Les circuits ADC de l'art antérieur sont fréquemment associes a un agence* multiplexeur dans lequel plusieurs sources génératrices de signaux analogiqusB sont séquentiellement ou sélectivement échantillonnées en vue d'une conversion. En outre, les circuits ADC, qu'ils soient à approximations successives ou à 3E rampe, nécessitent généralement plusieurs agencements de commutation à l'entrée du circuit ADC durant un cycle de conversion. Pour un fonctionnement à vitesse relativement faible, les circuits ADC de l'art antérieur sont satisfaisants. Les équipements de traitement de données, tels que des calculateurs, peuvent généralement exploiter des multiplets numériques de données à une ca- 4Q dence extrêmement rapide. Plus particulièrement, dans les systèmes de commande 72 09913 2 2132042 et d'acquisition de données, il est ainsi essentiel qu'un nombre de signaux d'entrée analogiques aussi grand que possible soit échantillonné en une période de temps donnée. Ceci signifie que la durée du temps nécessaire pour un cycle de conversion doit être maintenue à un minimum ainsi que le temps séparant les 5 échantillons provenant du multiplexeur. Lorsque la vitesse de fonctionnement est accrue, la précision des circuits ADC de l'art antérieur est sérieusement diminuée par les effets transitoires de commutation,la variation des résistances provenant des opérations de commutation, les différents problèmes de bruit ou autres associés aux opérations à vitesse élevée, lin agencement pour réduire 10 les effets nocifs du glissement des composants en procédant à une séquence d'amorçage avant le cycle de conversion, est décrit dans la revue technique IBM Disclosure Bulletin Septembre 1965, (Vol.11 No.4) aux pages 386-387 dans l'article intitulé "Integrating Ramp Analog-to-Digital Converter" by Aasanes et al. La présente invention concerne des perfectionnements apportés aux converti 5 tisseurs du type analogique-numérique, perfectionnement permettant d'engendrer des données précises avec des vitesses de fonctionnement nettement accrues. La sensibilité aux effets transitoires de commutation est réduite en utilisant une fonction spéciale de retour aux conditions initiales à chaque opération de commutation pour retarder effectivement la séquence de conversion normale 20 jusqu'à disparition des effets transitoires d.e commutation. Les effets transitoires sont en outre réduits par le blocage des sources de référence durant la commutation. Simultanément, l'intégrateur est également bloqué durant la commutation afin d'empêcher tout changement du niveau de sortie. Les circuits ADC doivent rester en régime statique entre les cycles de 25 conversion de manière à tenir compte du temps requis pour le multiplexage des signaux d'entrée analogiquesr La présente invention comprend en outre un moyen pour maintenir le circuit ADC à un niveau de fonctionnement simulé durant ces périodes transitoires pour que l'amorçage d'un cycle de conversion soit effectué à un niveau relativement constant qui ne soit pas affecté par le glissement 30 des composants du circuit. Une autre caractéristique de la présente invention qui est particulièrement utile dans un système convertisseur à rampe multiple, concerne l'amorçage d'un cycle de conversion en simulant au moins la portion finale d'un cycle de conversion avant l'amorçage du cycle de conversion véritable. C'est-à-dire, on effectue au moins la première rampe d'intégration 35 d'une source de référence et elle est utilisée pour engendrer un signal de seuil indiquant que le cycle de conversion véritable peut commencer. Ceci permet au cycle de conversion véritable d'être à son début et à sa fin effectivement au même niveau. Il s'est avéré que des changements dans la résistance des éléments de 40 commutation semiconducteurs peuvent réduire la précision de la conversion. 72 09913 3 2132042 particulièrement lorsque ces éléments de commutation se trouvent dans l'entrée appliquée à l'intégrateur d'un circuit ADC de type à rampe multiple. Ainsi, une caractéristique de la présente invention concerne des circuits de commutation de précision dans lesquels le niveau du signal de commande de commutation 5 a comme référence le niveau du* signal d'entrée appliqué. Un objet de la présente invention consiste à apporter des perfectionnements aux circuits convertisseurs du type analogique-numérique? perfectionnements permettant des vitesses de fonctionnement relativement élevées avec des résultats de conversion numérique précis. 10 Un autre objet de la présente invention consiste à assurer une conversion analogique-numérique à vitesse élevée en éliminant la sensibilité aux effets transitoires de commutation. Un autre objet de la présente invention consiste à réduire la sensibilité du circuit analogique-numérique au glissement des composants en maintenant les 15 composants actifs à un régime statique proche du niveau initial des cycles de conversion. Un autre objet de la présente invention consiste en un convertisseur ADC fonctionnant à des vitesses relativement élevées, et utilisant un point de commutation commun pour les sources de référence et les sources analogiques . 20 Un autre objet de la présente invention consiste en un circuit ADC perfec tionné dans lequel des tensions de référence auxiliaires, d'amplitudes semblables à celles des sources dé tension de référence sont bloquées durant les effets transitoires de commutation de sorte q'ue l'impédance de source des ten-■ s'ions dé polarisation soient relativement faibles aux hautes fréquences et que 25 l'impédance des sources de tensions de référence soit résistive et relativement constante à toutes les fréquences.' D'autres objets, caractéristiques et avantages de la présente invention ressortiront de la description qui va suivre, donnée à titre d'exemple non limitatif, en se reportant aux dessins annexés sur lesquels: 30 " la figure 1 représente un diagramme de fonctionnement général associé à un mode de réalisation préféré de la présente invention. La figure 2 représente la courbe de la tension de sortie de l'intégrateur en fonctioh du temps de la figure 1. La figure 3 représente lés circuits conformes à la présente invention dans 35 un corïvërtisseur analogique-numérique è triple rampe. La figure 4 représente les niveaux de sorti'e dans lé temps des différents composants des circuits de la "flgure'3. La figure 5 représente une vue détaillée des circuits qui pourraient être utilisés de façon type dans un mode de réalisation tel que" celui de la figure 3. 40 Là figure 6 représente les formes des signaux dé fonctionnement type des 72 09913 4 2132042 circuits de commande des figures 3 et 5. La figure 7 représente un diagramme de fonctionnement général de la logique de comptage et de commande utilisée dans les modes de réalisation des figures 3 et 5. 5 La figure 8 représente la corrélation entre les niveaux de sortie d'inté gration des figures 3 et 4 et les conditions du circuit ADC. La figure 3 représente un boucle idéalisée montrant la séquence des événements qui déterminent la transition d'un état à un autre en corrélation avec les figures 7 et 8. 10 Le diagramme de fonctionnement général de la figurB 1 représente les composants nécessaires pour former un convertisseur analogique-numérique à rampe multiple. Bien que le mode préféré de la présente invention va être représenté et discuté en détail particulièrement en regard des figures 3 et 4 en utilisant une opération d'intégration à rampe multiple, comme celle décrite 15 dans le brevet français 1.575.333, l'homme de l'art pourra facilement reconnaître que l'invention s'adapte à différentes autres configurations de circuits ADC telles que des circuits ADC à rampe double, et autres convertisseurs semblables. Le signal d'entrée analogique inconnu échantillonné, Vx, couplé à la borne 10, pourrait être produit à partir des sorties sélectionnées d'une multi-20 tude d'éléments de détection, par exemple à partir d'une sortie d'un multiplexeur. L'entrée analogique en 10 doit être convertie en un mot de données numériques pour être utilisé dans un équipement de traitement de données. Comme il est bien connu dans l'art des convertisseurs ADC à rampe mutliple, la logique de commande 11 amorce un cycle de conversion en fermant un commutateur approprié 25 de la matrice de commutation 12 si bien que 1b signal Vx est introduit dans le circuit intégrateur 13. Cette intégration de Vx commence au temps t1, figure 2. La polarité de Vx peut être initialement déterminée et la logique de commande 11 peut alors faire en sorte que la polarité des signaux d'entrée de l'intégrateur 13 soit constante. 30 Simultanément à l'amorçage de l'intégration de Vx au temps t1, la logique 11 va actionner la porte 14 de manière à commencer l'introduction des impulsions de synchronisation provenant de l'horloge 15 dans les compteurs 16. Les compteurs 16 vont engendrer une impulsion indiquant l'apparition d'une période d'échantillonnage présélectionnée et la logique 11 va répondre en terminant 35 la période d'échantillonnage de Vx au temps t2. La période d'échantillonnage t1-t2 peut être fixe ou peut être variable. La logique 11 répond à la fin de la période d'échantillonnage en commutant les niveaux appropriés provenant de la source de référence 17 de manière à bloquer le niveau de l'intégrateur 13 pendant un temps bref indiqué par le plat de t2 à t3 de la figure 2. Ceci per-40 met au niveau de sortie de l'intégrateur d'être maintenu constant pendant que i 72 09913 5 2132042 las commutateurs de la matrice 12 sont mis en fonctionnement, ce qui supprime les distorsions de la sortie de l'intégrateur 13 dues aux transitoires . En outre, la sélection des commutateurs en 12 est commandée durant l'intervalle de temps t2-t3 si bien qu'une tension de référence appropriée provenant de 5 la source de référence 17 est commutée à l'entrée de l'intégrateur 13. Il est à noter que la logique de commande 11 engendre d'autres plats tels que t0-t1, t4~t5 et le plat qui suit tB, qui sont utilisés pour un fonctionnement semblable correspondant à la suppression et/ou l'isolement de l'intégrateur durant l'établissement des connexions de commutation. 10 La logique de commande 11 comprend un moyen pour engendrer un signal indiquant que ces périodes fixes telles t2-t3 sont écoulées. Au temps t3, la logique 11 va actionner la matrice 12 de sorte qu'une tension de référence provenant de la source 17 est couplée à l'intégrateur 13. La sortie de l'intégrateur 13 commence à chQter comme le montre la période de temps t3-t4 de la 15 figure 2, le comparateur 18 indiquant l'apparition du niveau de seuil associé à t4. A nouveau, le moyen de synchronisation de période fixe est actionné dans la logique 11 afin de définir la période de transition t4-t5 pour permettre le blocage du niveau de sortie de l'intégrateur 13 tandis que les effets transitoires se dissipent dans la matrice 12. En t5, une seconde tension de réfé-20 rence d'amplitude plus faible que la première tension de référencs est couplée à l'entrée de l'intégrateur 13 par la matrice 12. Avec la tension de référence la plus faible, appliquée après t5, la sortie de l'intégrateur va décroître à une cadence plus faible, comme le montre la figure 2. Finalement, le comparateur 18 va indiquer que le niveau initial ou 25 de départ a été atteint en t6 si bien que le cycle de conversion a été accompli. Comme cela est décrit de façon plus détaillée dans le brevet français mentionné ci-dessus, les compteurs 16 peuvent être divisés en deux parties d'ordre inférieur et supérieur, incrémentées respectivement aux temps t3-t4 et t5-tS. Il est à noter que la polarité des signaux de référence provenant de la source 17 30 telle qu'elle est utilisée pour l'intégration durant t3-t4 et t5-t6, serait de façon générale opposée à la polarité de Vx. Plus particulièrement, lorsque les signaux analogiques sont utilisés dans des sytèmes de commande et d'acquisition de données, il est vivement souhaitable que ces signaux échantillonnés dans un temps donné soient aussi grands qus 35 possible. Ceci signifie que la durée requise pour la réalisation de chaque cycle de conversion analogique-numérique doit être maintenue à un minimum. Les convertisseurs ADC à rampe multiple de l'art antérieur, tels que ceux décrits dans le brevet français mentionné ci-dessus, sont généralement satisfaisants pourvu que la vitesse du multiplexage des échantillons d'entrée analogique 40 soit relativement faible. Cependant, les essais effectués pour augmenter la 72 09913 6 2132042 vitesse du convertisseur ADC à rampe mutliple soulèvent d'importants problèmes. Ces problèmes concernent le temps de commutation, la vitesse de commutation, les effets transitoires dans le réseau de référence,la variation des résistances dans les commutateurs, la largeur de bande 0e l'intégrateur et les impéra-5 tifs de la cadence des transitions, le bruit à la sortie de l'intégrateur, ainsi que les problèmes associés au départ du cycle de conversion. La solution à ces problèmes est apportée par la présente invention et va être mieux comprise d'après les descriptions suivantes. La figure 3 représente un diagramme d'un convertisseur ADC à rampe triple 10 fonctionnant de façon semblable à celle décrite dans le brevet mentionné cir dessus. C'est-à-dire, pour un convertisseur de n bits, avec une fréquence fc de l'horloge 25, un signal d'entrée en 2C)2t-Vx) est intégré par l'intégrateur 13 pendant un temps fixe défini par — mesuré en obtenant un compte total N1 dans le compteur T1. Cette opâratioB est suivie par l'intégration de la 15 tension de référence VR2 jusqu'à ce que le comparateur 21 arrête le compteur T2 au compte N2, un temps N2/fc plus tard. Une seconde tension de référence VR1 est ensuite intégrée jusqu'à ce que le comparateur arrête le compteur T2 au compte N3, un temps N3/fc après la fin du compte N2. En appliquant une tension de polarisation VR3 à l'intégrateur, la valeur numérique de sortie convertie 20 N4 devient ! N4 = N1 N2 +N3 = 2n. t-Vx - VR3]/ (VR2-VR3) L'équation montre que N4 est directement proportionnel à Vx tsignal qui est choisi comme étant négatif) polarisé par la tension constante VR3. La polarisation peut être soustraite numériquement de la valeur numérique de sortie en 25 fixant préalablement le compte N2, L'amplitificateur tampon 26 avec un gain de tension égal à l'unité est couplé à un seul commutateur de précision comprenant les contacts de commutation 27b pour commander la connexion des trois signaux d'entrée principaux Vx, VR2, et VR1 à l'intégrateur 23, et ce, en séquence. En outre, l'entrée de 30 l'intégrateur est maintenant bloquée et, partant , ne peut pas recevoir de signaux inexacts et irréguliers durant le changement des signaux d'entrée d'un état à un autre par la mise en action des contacts de sélecteur 20, 29, 30A et 3QB. Le commutateur de précision 27 fonctionne alors pendant une période de 2^ temps fixe déterminé par le remplissage d'un compteur T3 dans la logique 35 de commande 31 entre chacune des périodes d'intégration permettant de ce fait aux effets transitoires des commutateurs de sélecteur de disparaitre ce qui fait que l'amplificateur tampon 26 peut se stabiliser. La tension de sortie d'intégrateur Vo1 est représentée sur la figure 4 et est caractérisée par de petites portions 32. 35 ayant une pente légère ou nulle 40 avant chaque rampe. Ces plats de retard 32-35 sont provoqués par la tension 72 09913 7 2132042 d'entrée d'intégrateur Vi3 qui est commutée momentanément par le commutateur 27 sur une tension VR4 qui est proche de la tension de polarisation VR3. Ce perfectionnement fondamental qui consiste à assurer une commutation précise à l'entrée de l'intégrateur va être mieux aécrit ci-après ainsi que plusieurs 5 autres caractéristiques perfectionnées intervenant dans la réalisation d'une opération très précise à partir d'un convertisseur à rampe triple. Le convertisseur de la figure 3 est également représentée sous forme générale à la figure 5. De manière à empêcher les importants effets transitoires d'apparaître au moment de la connexion des tensions de référence VR1, VR2 et 10 VR3 tandis que le signal d'entrée Vi1 est commuté par les commutateurs MOSFET 28» 29 ou 30, les deux entrées de référence VR2 et VR1 sont égales durant les transitions du signal Vi1, par les commutateurs PIOSFET 36 et 37 aux tensions auxiliaires VA1 et VA2, comme le montre la figure 5. Des condensateurs 38 et 39 sont reliés à la masse de manière à emmagasiner la charge provenant des 15 courants transitoires de commutation en provenance des commutateurs ilQSFET 28 et 29, au lieu d'envoyer cette charge dans les résistances du réseau de référence 43, 44, 45 et 46. Les commutateurs de blocage 36 et 37 sont fermés uniquement durant les transitions ae la tension d'entrée Vi1j après quoi, la charge emmagasinée dans les condensateurs 38, et 39 est déchargée dans les résistances 20 auxiliaires 47, 48 et 49, laissant aux tensions de référence VR1, VR2 et VR3 la possibilité, avec une très courte constante de temps to, de retrouver leur valeur correcte après la mise hors circuit des commutateurs de blocage 36 et 37. Une cause principale des effets transitoires sur les tensions de référence est la capacité parasite sur le noeud Vi1. 25 On fait varier la résistance stable 43 pour ajuster les trois tensions de référence et obtenir le gain requis. La résistance 47 est variable pour réguler les tensions auxiliaires, mais ces dernières n'ont pas besoin d'être régulées de façon précise. Les condensateurs 38 et 39 ont des valeurs qui sont choisies de façon à fournir des constantes de temps qui soient beaucoup plus petites 30 qu'un cycle de conversion mais beaucoup plus longues que la durée des effets transitoires de commutation. Lorsque l'on sélectionne dans la séquence des temps la tension d'entrée inconnue Vx, puis la tension de référence élévée VR2, et finalement la tension de référence faible VR1, il est aifficile, dans la pratique, ae fournir des 35 transitions idéales entre les tensions qui soient à la fois dépourvues des aberrations transitoires et qui soient placées au temps approprié. En outre, étant donné que les commutateurs M0SFET 28, 29 et 30 doivent commander la résistance d'entrée d'intégrateur 51, les résistance ''actives" des trois dispositifs commutateurs forment trois diviseurs de tension différents, la résistan-40 ce d'entrée d'intégrateur 51 provoquant des erreurs dans le courant d'entrée 72 09913 8 2132042 de l'intégrateur dépendant à la fais du commutateur particulier qui est fermé et du courant inconnu traversant le commutateur lorsque la tension d'entrée inconnue Vx est intégrée. L'ensemble de ces erreurs est en pratique , important, provoquant des erreurs de conversion qui n'existent pas dans le fonctionnement 5 d'un convertisseur ADC à rampe multiple plus lent. Si l'amplificateur tampon suiveur de tension 26 ayant un gain de tension unité est attaqué par la tension Vi1, l'amplificateur 26 attaquant à son tour erreurs la résistance d'intégrateur 51, les/dues au temps d'introduction du signal d'entrée et les transitions à la sortie de l'amplificateur, provoquent toujours -|q des erreurs importantes dans l'ensemble tandis que les résistances variables "actives" des commutateurs 28, 29 et 30 ne produisent plus d'erreurs provenant de leurs chutes de tension. Un second jeu de commutateurs analogiques MOSFET 27 A et 27B placé après l'amplificateur tampon 26, corrige las erreurs dues aux cammu- par tations temps d'introduction des signaux. La commutation est contrôlé^ un dispo- 15 sitif de commande de tension 40 qui fournit des temps de montée et de chute extrêmement courts afin de contrôler les commutateurs MOSFET 27A et 27B. La commutation temps d'introduction du signal à l'intégrateur est ainsi contrôlée entièrement par un seul couple de commutateurs, un seul dispositif commutateur 27A connectant la tension V13 à la résistance d'entrée d'intégrateur 51 pour 20 toutes les tensions d'entrée sélectionnées à Vi1. Avec un amplificateur tampon approprié 26 ayant un gain linéaire stable approximativement égal à l'unité, des courants et des tensions de décalage stables, et une largeur de bande et une cadence de transitions adéquates seul le commutateur 27A peut encore contribuer à une erreur dans le courant d'entrée de 25 l'intégrateur par suite des changements non linéaires de sa résistance "active" et de son rôle de diviseur de tension avec la résistance d'intégrateur connectée entre Vi2 et la masse virtuelle au point ae sommation vide de l'intégrateur. Cependant, la précision de la conversion du convertisseur à rampe multiple est connue comme étant insensible à la valeur de la résistance d'intégrateur 51 si 30 elle est constante et, en conséquence, la résistance "active" du commutateur 27A ne va pas provoquer d'erreur si elle est également constante pour tous les courants à l'entrée de l'intégrateur et durant chaque cycle de conversion. Un agencement pour l'obtention d'une résistance de commutateur constante va être décrite ultérieurement. 35 Lorsque la tension d'entrée VU est commutée et lorsque l'amplificateur 26 a sa tension de sortie à Vi2 qui est commutée et se stabilise, la tension d'entrée d'intégrateur V13 est commutée par le commutateur ilDSFET 27E sur une tension de référence stable VR4 par les résistances de précision 60 et 61 à partir de la même tension de référence de précision VR mentionnée préalablement, 40 et elle est amenée à la masse par un condensateur 65. La constante de temps 72 09913 S 2132042 de l'ensemble 61 et 65 est choisie de manière à être faible par comparaison au temps pendant lequel le commutateur 27B est fermé mais suffisamment longue par comparaison au temps de montée de la tension de commande du commutateur 275. 5 Un potentiomètre de polarisation 63 est employé dans l'amplificateur d'intégration 62 pour compenser les courants et les tensions de décalage de l'amplificateur tampon 26 ainsi que de l'amplificateur d'intégration 62» tandis que le potentiomètre 61 règle les effets de décalage restants par commande de la tension appliquée à l'entrée de l'intégrateur pendant les intervalles de 10 commutation de durée constante. L'entrée de l'intégrateur est polarisée en ramenant sa tension d'entrée de référence Vi5 à la tension de référence de précision VR3, pour réaliser la conversion de signaux d'entrée quelle que soit leur polarité. L'amplificateur d'inversion de précision 55, le comparateur 56, et les commutateurs 27A et 27B 15 sont également impliqués dans le système d'exploitation et de détection de la polarité. Pour une compensation de l'intégrateur la tension VR3 est connectée à l'intégrateur par la résistance 52 et le condensateur 53 ayant des valeurs égales respectivement à celles de la résistance 51 et du condensateur 54. On va maintenant considérer le fonctionnement du dispositif de commande 40-20 Comme cela a été mentionné préalablement, la seule source d'erreur restante impliquée dans la connexion des signaux d'entrée à l'intégrateur 23 au temps approprié et avec l'amplitude approprié est centrée sur le seul composant, à savoir, le commutateur I1QSFET 27A. Il doit être commuté rapidement et en des temps rigoureusement commandés, et il doit présenter une résistance, "active" 25 constante lorsqu'il est conducteur du courant. Un seul circuit 40 remplit ces deux conditions en combinaison avec un signal d'entrée logique précisemment synchronisé pour déterminer quel est l'état de conduction que doivent avoir les commutateurs 27A et 27B. Il est à noter que les commutateurs 36 et 37 sont représentés comme étant attaqués dû à partir de la même source , à savoir, le commutateur 27B , mais une commande de précision n'est pas nécessaire pour les commutateurs 36 et 37. Le circuit d'attaque est représenté sur la figure 5, Une tension de grille VG5A est connectée au commutateur 27A pour que celui-ci devienne conducteur du courant avec une tension de commande grille-canal VB constante et indépendante de la d5 tension Vi2 attaquant le commutateur [10SFET. Ceci est réalisé en référençant à la tension d'alimentation d'attaque Vi6 la tension de sortie Vi2 de 1 amplificateur tampon 26 et ensuite en utilisant cette tension d'alimentation comme énergie des deux amplificateurs à large bande 6S et 70 dont les tensions de sortie sont saturées dans les deux sens à la tension des sources d'alimentation 40 Les tensions de sortie VG5A et VG5B de ces deux amplificateurs à large 72 09913 10 2132042 bande 69 et 70 oscillent ainsi entre les tensions VC et Vi6 « Vi2 - VB en réponse au signal de commande binaire d'entrée 75, comme le montrent les courbes de la figure 6. Ceci empêche la résistance "active" drain-source de varier de façon importante avec la tension d'entrée Vi2» variation qui se produirait or-5 dinairement avec les circuits d'attaque de grille classiques. La chronologie des transitions de commutation des commutateurs 27A et 27B est rigoureusement commandée en partie en utilisant une horloge logique ou oscillateur 25 ayant une excellente stabilité à court terme. Durant plusieurs centaines de cycles de la fréquence de l'oscillateur requise pour un cycle de 10 conversion du circuit ADC, la période de chaque cycle de l'oscillateur doit être aussi constante que possible. Le signal de commande logique 75 provenant du circuit de commande 31 du circuit ADC est retardé jusqu'à la prochaine transition horloge par une bascule à verrouillage 66 si bien que la commande logique de sortie 77 comporte des transitions aussi rigoureusement synchroni-15 sées que possible. Puis, un pré-amplificateur équilibré à large bande 68 produit les deux polarités des signaux de sortie avec un léger retard stable et égal entre les transitions d'entrée et de sortie. Les deux polarités des signaux de commande sont chacune encore amplifiées par les amplificateurs 69 et 70 dont chacun est un amplificateur à large bande identique ayant un léger 2û retard constant et égal entre les transitions d'entrée et de sortie dans chaque direction. Ainsi, les transitions des tensions d'attaque de grille VG5A et VG5B apparaissent en des temps rigoureusement commandés sur une échelle des temps à court terme dérivée aussi directement que possible de la sortie d'horloge stable 76. 25 Un amplificateur intégrateur ayant des caractéristiques de fonctionnement relativement élevées est nécessaire pour un circuit ADC d'intégration de haute précision. Il est requis de très faibles coefficients de changement du courant et de la tension de décalage d'entrée. Bien qu'il ait été préalablement supposé qu'une largeur de bande de réponse limitée dans l'intégrateur n'était 30 pas satisfaisante, il a été déterminé qu'une largeur de bande de réponse relativement étroite peut être en effet utilisée si le courant est extrêment linéaire. Un filtre comprenant une résistance passive 85 et un condensateur 86 est utilisé après l'intégrateur à grande largeur de bande 23 afin de fournir une limite de bande linéaire pour réduira l'incertitude et le bruit dans le circuit ADC 35 provenant de l'interférence entre les bruits dus à l'horloge et les bruits aléatoires. Le bruit de l'horloge numérique peut créer des non-linéa^îïii^laniis que le bruit aléatoire provenant de l'amplificateur intégrateur peut produire un faible pouvoir de répétition si non n'a pas recours au filtre linéaire 24. Un autre problème pour la réalisation d'un circuit ADC à rampe triple 40 implique le début du cycle da conversion. Le cycle doit être commencé et terminé 72 09913 n 2132042 avec des conditions identiques de manière à obtenir l'effacement des erreurs provenant de la compensation et du retard du comparateur 22, et des erreurs provenant de la largeur de bande de l'intégrateur, comme cela a été mentionné plus haut. Cet effacement d'erreurs se présente généralement dans le cas où 5 il est supposé que le circuit ADC fonctionne de façon continue, c'est-à-dire, lorsque la fin de la troisième rampe d'une conversion est toujours utilisée comme commencement de la première de la conversion suivante. Bien que ceci représente une excellente approche pour obtenir une vitesse de conversion maximale théorique, cette approche n'est pas pratique, entre autres, dans un 10 environnement commandé par calculateur, de multiplexage, et ce, tout particulièrement, étant donné que le temps de conversion n'est pas constant. Une condition d'arrêt de conversion est fournie conformément à la présente invention par la conduction d'un commutateur MQSFET 84 connecté en shunt au condensateur intégrateur 54, comme le montre la figure 5. Le commuta-15 teur MOSFET est maintenu hors d'état de conduction par son circuit d'attaque de grill8 94 durant le fonctionnement d'un cycle de conversion. La tension d'entrée appliquée à l'intégrateur durant une période d'arrêt, est sélectionnée comme étant VR1 étant donné que cette tension permet aux amplificateurs 26 et 62 de se maintenir à un régime statique proche des conditions de signal moyen 20 apparaissant durant un cycle de conversion. Ceci empêche les effets transitoires thermiques dans les amplificateurs de signaux 26 et 62, effets qui sont fonction du temps entre les conversions. Lors d'un début de conversion, VR2 est appliquée à l'amplificateur 26 et ce, momentanément pour changer la tension de sortie Vo1 de l'amplificateur intégrateur 62 pour qu'elle devienne une ten-25 sion particulière sélectionnée durant l'étalonnage par réglage du potentiomètre 83. Le cycle de départ pour la conversion analogique-numérique est représenté sur la figure 4. La séquence de départ commence avec la tension VR2 qui est commutée dans l'intégrateur 23 au temps tx. Peu après, la dérivation est supprimée du condensateur réaction d'intégration 54 par la logique 31 qui amène au 30 repos le commutateur 04 tout en continuant d'actionner les commutateurs 27 et 1S. Le circuit ADC peut fonctionner comme s'il s'agissait d'un cycle ADC normal en ce sens que Vo1 va tomber en réponse à VR2j le retard de commutation 32 apparaît et, ensuite, VR1 est commutée sur l'intégrateur 23 de manière à procéder à la troisième rampe 70. Lors de la réalisation de la troisième rampe de 35 départ 78, et durant le retard suivant 33, il existe les conditions initiales convenables pour le départ de la première rampe véritable. Ce cycle de départ introduit un retard dans le départ de la conversion, temps durant lequel le multiplexeur et les amplificateurs précédant le circuit ADC, se stabilisent. En outre, la période de départ est utilisée pour fournir un temps adéquat afin 40 que les effets transitoires lents, de faible amplitude, d'ordre secondaire, 72 09913 12 2132042 dans le circuit ADC, puissent se dissiper après le cycle de conversion préalable. Ainsi, le réglage du temps de départ, dont la durée est principalement déterminée par l'établissement de la résistance 83, joue un rôle important dans ïétalon-nage du circuit ADC. l'amplificateur 26 ainsi que de l'amplificateur d'intégration 62. Ceci est réalisé en arrêtant le convertisseur mais en rendant conducteur le commutateur arrêt/fonctionnement 84. Puis, le circuit ADC est cycle avec une entrée nulle 10 en Vx, et le code de sortie nul requis est obtenu en réglant la tension VR4 qui est appliquée à l'intégrateur durant les intervalles de commutation, le temps total de ces intervalles étant toujours le même dans le cycle de conversion. Ce réglage de l'entrée momentanée de l'intégrateur durant la commutation compense principalement les erreurs dues au retard fixe dans les circuits de 15 commutation de précision. Le gain effectif du convertisseur varie comme cela a été mentionné préalablement en réglant le potentiomètre 43 de la figure 5, ce réglage commandant les changements proportionnels de VR1, VR2, et VR3. L'état des différents commutateurs et la séquence synchronisée de leur fonctionnement peuvent être identifiés sur la figure 4 étant donné que les différents 20 diagrammes sont en corrélation par rapport au temps. Il est à noter que les références numériques indiquées sur la marge gauche représentent généralement l'élément commutateur particulier et les données entre parenthèse qui le suivent représentent le niveau de tension particulier couplé à sa sortie^ c'est-à-dire, l'onde "27h (Vi2)" signifie que le commutateur 27A est conducteur 25 du courant chaque fois que le niveau de la ligne est "haut" et, à ce moment, la sortie de Vi2 de l'amplificateur 26 est couplée à l'amplificateur d'intégration 62. En outre, N1 représente le point où le premier compte du compteur T1 définissant la période d'échantillonnage a été réalisé, N2 représente le point où les comptes d'ordre supérieur sont contenus dans le compteur T2 et N3 30 correspond au point dans le temps où le compteur T1 contient le compte ADC Le fonctionnement du comparateur de détection de polarité 56, la décision en ce qui concerne le couplage direct de Vx ou l'utilisation de l'étage inverseur à gain unitaire par l'entremise de l'inverseur 55 par 30A ou 30B, ainsi 35 que l'opération de pré-établissement pour compenser l'application de VR3 à l'intégrateur 23, sont bien connus dans l'art antérieur. La logique de commande et les compteurs d'intervalle de temps 31 représentés sur la figure 3 peuvent être réalisés dans une structure conforme au diagramme de fonctionnement général représenté sur la figure 7. Les portes 40 enclenchement/restauration [conditions active/inactive) 88 répondent logique5 Le niveau nul du circuit ADC est commandé tout d'abord par le réglage de ï^amplificateur d'intégration 62 afin de rendre nulle le décalage net de final. 72 09913 13 2132042 ment à chacune des entrées représentées paur fixer les hits d'état 96 (A, B, C et D) à leur état approprié et également pour déterminer la polarité en engendrant un signal d'entrée 89 dans la porte 100 pour tester la condition de la sortie 73 du comparateur 56. C'est-à-dire, le signal est présent en 83 5 durant la transition séparant l'état 5 de l'état 6 (voir figure 8), position au sera décrite de façon plus détaillée ultérieurement. En réponse à ce test de la porte 100, la bascule à verrouillage de polarité 101 va soit être enclen chée soit rester à la condition déclenchée en fonction du signal en 73. Comme le montre le tableau 1 suivant, les portes enclenchement/restauration 88 10 interprètent également la condition préalable des bits d'état 96 ainsi que l'état existant indiqué par les sorties 99 du décodeur 97. Sur le tableau I, les nombres 1 à 12 indiquent la condition d'état 99, L1 indique le signal 71, L2 indique le signal 72, ST représente le présence d'une commande d'entrée ADC de départ, C représente une impulsion d'horloge, RB représente une restauration 15 du système et F représente le dépassement de capacité (OVFL) du compteur T1. Il est à noter que les signaux ST ainsi que RB proviennent d'un appareil de commande non représenté. En outre, Rx est défini par l'équation suivante: Rx = L (12) T3 + RBj C1) En conséquence, la définition de l'état logique de commande est la 20 suivante: TABLEAU I ENCLENCHEMENT RESTAURATION A (4 + 5)D "" Rx 25 B (2) L2 T3 + (10 + 11) D (6 + 7) D + Rx C (1) ST + (8 + 9) D (3) D + Rx D L (3+9) L2 + (5+11) L1 + (7) Fj C T3C + Rx En réponse aux conditions particulières d'enclenchement ou de restauration des bits d'état 96, les signaux de commande 95A et 95B pour la mise en service 30 ou hors service des commutateurs 27A, 27B, 36 et 37 de la figure 3 sont sensibles à la condition d'enclenchement du bit D. C'est-à-dire, en corrélation au tableau II de données ci-desous, l'état d'enclenchement du bit D va provoquer la mise hors service du commutateur 27 A et l'introduction de signaux de conduction sur les commutateurs 27B, 36 et 37 en réponse à 95B. Le raisonnement 35 inverse est également valable chaque fois que le commutateur D est restauré ou à la condition 0. Le décodeur 97 interprète l'état de chacun des bits A - D et excite l'une des lignes indicatrices d'état 39 pour indiquer l'état particulier 1-12 dans lequel se trouve le circuit ADC à un trament donné quelconque. Ces états 40 sont eux-mêmes indiqués par les lignes de sortie du décodeur 99 de la figure 8 72 09913 14 2132042 où elles sont en corrélation avec la sortie de l'intégrateur. Les portes de sortie 98 répondent logiquement à la ligne particulière indicatrice d'état 99 qui est excitée de manière à recueillir de façon appropriée les niveaux de sorti8 des lignes indiquées. Ces lignes de sortie telles que 91 à 94 remplissent 5 des fonctions de commutation spécifiques décrites ci-dessus en regard des figures 3 et 5 tandis que les autres sorties IG1, G2, P, R, EOC et T) remplissent des fonctions de commande spécifiques dans d'autres éléments des circuits de la figure 7. Le tableau II ci-dessous va être expliqué brièvement. Ce tableau représente 10 les différentes mises en service de commutateur et les inter-relations logiques lors du passage d'un état à un autre. Par exemple, la définition de l'état logique de commande pour les tableaux I ci-dessus et II ci-dessous répond à la transition de l'état 4 ou de l'état 5 et à la transition positive [enclenchement) du bit D en fixant le bit A dans les bits d'état 96. En outre, l'existen-15 ce de l'état 12 et d'une impulsion T3 provenant du compteur T3 ou d'une restauration de système RB va provoquer la restauration du bit A pourvu que les sorties indicatrices d'état 99 soient dans un état autre que 1. Le compteur T3 de la figure 7 est un compteur à trois bits qui commandent effectivement les plateaux de transition tels que 32-35 de la figure 4. Ainsi, 20 une des conditions à laquelle répondent logiquement les portes de sortie 98 pour l'existence d'une sortie d'état 2 en 99 consiste à engendrer un signal T de sorte que la porte 104 commence à incrémenter le compteur T3. Le compteur T3 est agencé de manière à produire deux impulsions de sortie, une lorsque le premier incrément est compté à T1 et la seconde lorsque le compteur T3 est 25 rempli de sorte que le troisième étage engendre une sortie T3. Comme le montre le tableau 2 ci-dessous, la sortie T1 est utilisée par les portes de sortie 98 soit pour enclencher préalablement' les compteurs 1 et 2 lorsqu'ils se trouvent à l'état 8 soit, lorsque l'état 12a été atteint, pour indiquer que la fin de conversion IEQC) a été atteinte et que le multiplet contenu dans les 30 compteurs T1 et T2 peut être lu. Le tableau II ci-dessous illustre la condition des différents niveaux de signaux de commande pour les commutateurs des figures 3 et 5 ainsi que les niveaux de sortie appropriés utilisés de façon interne par les circuits de la figure 7. C'est-à-dire, un "1" spécifie que le signal de commande permet au 35 commutateur d'être à l'état conducteur tandis qu'un "0" indique que le commutateur se trouve à l'état non conducteur. Comme cela a été mentionné préalablement, le signal T du tableau II indique que le compteur T3 doit commencer les opérations de synchronisation et le signal EOC spécifie que la conversion a été accomplie. La lettre "P" signifie que las compteurs doivent être pré-établis 40 conformément à la caractéristique de compensation de détection de polarité 72 09913 15 2132042 et "R" représente un signal de restauration de compteur. Les signaux G1 et G2 sont les signaux de mise en action afin de faire passer les impulsions d'hoiloge dans le compteur 1 et le compteur 2 par les portes respectives 103 et 102. A nouveau, la lettre "T1" du tableau 2 spéficie les premières impulsions de 5 compte provenant du compteur T3 (106) de la figure 7 . TABLEAU II ETAT A B c □ 91 92 93 94 95 G1 G2 P R T E0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 10 2 0 0 1 0 0 1 0 1 1 0 0 0 1 1 0 3 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 4 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 5 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 6 1 1 0 1 0 0 1 0 0 0 0 0 1 1 0 15 7 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 8 1 0 0 1 0 1 0 0 0 0 0 T1 0 1 0 9 1 0 0 0 0 1 0 0 1 0 1 0 0 0 0 10 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 11 1 0 1 0 1 0 0 0 1 1 0 0 0 0 0 20 12 1 1 1 1 0 0 0 0 0 0 0 0 0 1 T1 Il est à noter que lorsque le compteur T1 (107] présente un dépassement de capacité, il fournit un signal de commande OVFL en tant qu'entrée appliquée à la logique 11 d'interprétation au tableau II en corrélation au circuit de 25 la figure 3 indique que, durant la période de restauration, les bits A-D sont tous effacés, le signal 31 est présent si bien que VR1 est couplé à l'amplificateur 2B, les signaux 92 et 93 ne sont pas présents si bien que VR2 et Vx ne sont pas couplés à l'amplificateur 26, et le signal 94 est présent si bien que le condensateur d'intégration est court-circuité par le commutateur 64 30 qui est actionné et la présence du signal 95 indique que l'intégrateur 23 est couplé à la sortie de l'amplificateur 26. L'absence des autres impulsions G1, G2 et seq indique qu'aucune autre fonction n'est accomplie. En tant qu'autre exemple, la rangée correspondant à l'état 8 indique que les bits A et D sont présents tandis que B et C sont effacés; il s'ensuit que 35 le commutateur 29 est actionné pour introduire VR2 à l'entrée de l'amplificateur 26 tandis que le "0" du signal 95 indique que le commutateur 27B a été actionné et que le commutateur 27A a été mis hors service si bien que VR4 est couplé à l'entrée de l'intégrateur 23. En outre, T1 dans la colonne P indique que les compteurs T1 et T2 vont être pré-établis à l'impulsion T1 provenant 40 du compteur T3 et par ailleurs, la présence du "1" dans la colonne T spécifie 72 09913 16 2132042 que le compteur T3 est incrémenté. Il reste bien entendu que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent être envisagées sans sortir pour autant du cadre et de la portée de la présente invention . 72 09913 « 2132042 REVENDICATIONS 1Convertisseur analogique numérique fournissant des informations numériques représentant les signaux d'entrée en réalisant des opérations de commutation entre un ou plusieurs des signaux analogiqueset un ou plusieurs si-5 gnaux de référence caractérisé en ce qu'il comprend: un moyen sensible à un signal d'entrée d'amorçage pour engendrer un signal de sortie présentant un retard par rapport à l'apparition dudit signal d'entré--d'amorçage, un moyen détectant qu'une fonction de commutation est à réaliser par le 10 convefctisseur pour engendrer le signal d'entrée d'amorçage un moyen de commande de commutation fonctionnant en réponse au moyen de détection pour amorcer les opérations de commutation appropriées tout en suspendant les opérations normales du convertisseur jusqu'à ce que le signal de sortie retardé se produise. 2.- Convertisseur analogique numérique selon la revendication 1 caractérisé en ce qu'il comprend: une source de signaux de référence auxiliaires ayant une impédance basse aux fréquences de fonctionnement dudit convertisseur et ayant une amplitude carrelée à celle des signaux de référence, et des moyens pour bloquer les niveaux des signaux de référence aux niveaux des signaux de référence auxiliaires pendant le fonctionnement du moyen de commande de commutation. 3.- Convertisseur selon la revendication 1 ou 2 caractérisé en ce qu'il comprend un moyen agissant entre les cycles de conversion pour amener un signal dans le convertisseur qui fait que ledit convertisseur conserve un état de 25 repos approchant les conditions moyennes pendant un cycle de conversion. 15 20 4.- Convertisseur selon la revencicatian 3 caractérisé en ce que le convertisseur est du type à intégration à rampes multiples utilisant un amplificateur à réaction capacitive, caractérisé en ce que le moyen fixant l'état de repos comprend: 30 un moyen pour mettre le signal de sortie de l'intégrateur à un niveau analogique simulé, un moyen pour court-circuiter la réaction capacitive chaque fois que l'appareil n'effectue pas un cycle de conversion et un moyen pour coupler un potentiel de polarisation à l'entrée de l'inté-35 grateur. 72 09913 18 2132042 5.- Convertisseur selon l'une quelconque des revendications précédentes caractérisé en ce qu'il comprend; un moyen pour engendrer une commande indiquant qu'un cycle de conversion est à réaliser 5 un moyen sensible à cette commande pour que le convertisseur- réalisa au moins la partie finale d'une opération de conversion simulée, un moyen sensible à l'achèvement de cette conversion simulée peur que le convertisseur réalise un cycle de conversion complet par un signal d'entrée analogique. 10 B.- Convertisseur selon la revendication 1, 2 ou 3 du type à rampes multi ples comprenant un circuit intégrateur et un noeud commun auquel sont amenés par commutation les signaux analogiques et de référence caractérisé en ce qu'il comprend : un amplificateur tampon recevant les signaux au no«ud commun, 15 un moyen de commutation pour amener un signal dans le circuit intégrateur pour en maintenir la sortie fixe pendant le fonctionnement du moyen de commande de commutation et pour coupler la sortie de l'amplificateur dans le circuit intégrateur dans les autres cas, le moyen de retard étant disposé pour produire un retard de valeur suffisante pour permettre aux transitoires de commutation 20 de se stabiliser. 7.- Convertisseur dans la revendication 6 caractérisé en ce que le moyen de commutation comprend: un élément de commutation pour coupler la sortie de l'amplificateur tampon dans le circuit intégrateur 25 un moyen pour commander les signaux de conduction pour l'élément de commu tation en fonction de l'amplitude du signal de sortie de l'amplificateur pour que l'élément de commutation présente une résistance relativement constante pour les signaux de l'amplificateur couplés à l'intégrateur. B.- Convertisseur qui réalise périodiquement des cycles de conversion 30 pour convertir des signaux d'entrée analogiques en représentation numéfcique mais qui reste au repos entre les cycles de conversion, caractérisé en ce qu'il comprend: une source de potentiel de polarisation approchant les conditions mpyennes des signaux pendant les cycles de conversion 35 un moyen pour coupler le potentiel de polarisation à l'entrée du conver tisseur pendant les états de repos. 72 09913 19 2132042 9.- Convertisseur selon la revendication S du type à rampe multiple utilisant un intégrateur à réaction capacitive, caractérisé en ce qu'il comprend un moyen pour court-circuiter la réaction de l'intégrateur ce qui fait qu'il fonctionne comme amplificateur pendant les états de repos. 5 10.- Convertisseur selon la revendication B caractérisé en ce que le moyen de commutation comprend: un élément de commutation comprenant au moins un dispositif sêmi-conducteur ayant des bornes d'entrée, de sortie et de commandej un moyen sensible aux signaux introduits à la borne d'entrée pour engendrer 10 un signal dont l'amplitude est proportionnée aux amplitudes des signaux d'entrée, un moyen d'isolation pour coupler le signal proportionné à la borne de commande pour que le dispositif semi-conducteur présente une résistance constante entre ses bornes d'entrée et de sortie. 11.- Convertisseur selon la revendication 10 caractérisé en ce que le 15 moyen produisant les signaux proportionnés comprend une source de signaux constants pour décaler le niveau des signaux d'entrée et le moyen d'isolation comprend un amplificateur recevant à une de ses entrées le signal proportionné et produisant en sortie des signaux destinés à la borne de commande du dispositif semiconducteur. 20 12.- Convertisseur selon la revendication 11 caractérisé en ce qu'il comprend; une source de potentiel pour que l'amplificateur devienne non conducteur un moyen pour engendrer un signal de commande pour exciter sélectivement l'amplificateur du moyen d'isolation soit avec le signal proportionné soit 25 avec la source de potentiel ce qui fait que l'élément de commutation sera hors service lorsque l'amplificateur est excité par la source de potentiel mais aura une résistance entrée-sortie constante lorsqu'il est excité par le signal proportionné.