La présente invention concerne des réseaux de commutation multiplex à division du temps et plus particulierement des réseaux dans lesquels la mémoire tampon est une memoire du type associatif adressable par son contenu. Plus particulièrement encore, la mémoire tampon est une mémoire à circulation comprenant des dispositifs à charges couples (DCC). Rappel de la structure d'un réseau de commutation temporelle simple. On sait qu'un réseau de commutation temporelle est un opérateur qui permet d'émettre dans un ordre quelconque dans les intervalles de temps d'une voie multiplex de sortie des échantillons dtinformation ou mots ou octets qui se présentent dans un ordre donné dans les intervalles de temps d'une voie multiplex d'entrée . Ce type d'opérateur comprend une mémoire tampon dans laquelle sont écrits, pendant la durée d'une trame, les octets situés dans les intervalles de temps de la voie multiplex d'entrée et une mémoire de commande qui permet de lire ces mêmes mots à des instants correspondant aux intervalles de temps de la voie multiplex de sortie. On sait également que les réseaux de commutation temporelle peuvent être à commande par l'entrée ou à commande par la sortie. Dans les réseaux de commutation temporelle à commande par la sortie, les emplacements de mots dans la mémoire tampon sont affectés aux intervalles de temps ou fentes temporelles de la voie multiplex d'entrée; autrement dit les mots sont stockés dans la mémoire tampon en fonction de leur rang dans la voie multiplex d'entrée. La mémoire de commande envoie à la mémoire tampon à chaque instant correspondant à un intervalle de temps de la voie multiplex de sortie un ordre de lecture du mot à placer dans cet intervalle de tamps avec l'adresse où ce mot doit être lu dans la mémoire tampon.Dans les réseaux de commutation temporelle à commande par l'entrée, les emplacements de mots dans la mémoire tampon sont affectés aux intervalles de temps de la voie multiplex de sortie. La mémoire de commande envoie à la mémoire tampon à chaque instant correspondant à un intervalle de temps de la voie multiplex d'entrée un ordre d'écriture du mot à extraire de cet intervalle de temps avec l'adresse où ce mot doit entre écrit dans la mémoire tampon. En résumé, cela revient à dire que dans la commande par la sortie ou commande aval l'écriture dans la mémoire tampon est cyclique tandis que la lecture de la mémoire tampon est commandée par la mémoire de commande. Dans la commande par l'entrée ou commande amont, la lecture de la mémoire tampon est cyclique tandis que l'écriture dans la mémoire tampon est commandée par la mémoire de commande. Supposons que les voies multiplex élémentaires sont à 32 fentes temporelles et que le nombre de voies multiplex composantes multiplexées en une voie supermultiplex soit de N. Soit à connecter une fente temporelle ti (04i h (32 N-I) d'une voie multiplex entrante à une fente temporelle tj(0#j#(32 N-1) d'une voie multiplex sortante dans un réseau de commutation temporelle commandé par l'aval. La mémoire tampon comprend (32 N) emplacements de mots de chacun 8 bits. La mémoire de commande comprend (32 N) emplacements de mots de chacun log2 32 N bits. La mémoire tampon a deux circuits d'adressage l'un d'écriture, l'autre de lecture.Chaque inter valle de temps t est divisé en deux intervalles de temps élémentaires m te,m et t #,m. En te,m, le mot présent dans l'intervalle de temps tm de la voie multiplex entrante est écrit dans la mémoire tampon à l'adresse m. En t#,m, le mot m de la mémoire de commande donne l'adresse i du mot de la mémoire tampon qui doit être inscrit dans l'intervalle de temps j de la voie multiplex sortante. Donc la connexion de la voie entrante Ve,i à la voie sortante V@@ s'effectue de la façon suivante - au temps t i (on dira simplement dans la suite "temps ti") écriture du mot e, i situé dans l'intervalle de temps t. de la voie multiplex entrante à l'adresse i dans la mémoire tampon; - au temps t . (on dira simplement dans la suite "temps tj") lecture du mot d'adresse j de la mémoire de commande : ce mot est i.Ce mot i est envoyé comme adresse de lecture à la mémoire tampon et le mot inscrit à l'adresse i dans la mémoire tampon est ainsi inscrit dans la fente temporelle j de la voie multiplex sortante. La connexion dans le cas d'un réseau de commutation temporelle commandé par l'amont se déduit sans difficulté des explications précédentes. La capacité de la mémoire tampon est de 32 x N emplacements d'octets et la cadence des opérations d'écriture et de lecture est de 2 x 32 x 106 N=512 000 N 125 pour une trame de 124 s. Si N = 32, la cadence est égale à: 6 512oe0N=16,4 x 106 opérations par seconde. On peut multiplexer les N voies multiplex entrantes et démultiplexer les N voies multiplex sortantes et prévoir une mémoire tampon d'une capacité de 32 N octets. On peut aussi ne pas multiplexer les voies multiplex entrantes élémentaires et prévoir N mémoires tampons partielles à 32 octets chacune, chaque mémoire étant associée à une seule voie multiplex entrante et à une seule voie multiplex sortante. L'écriture de N mots s'effectue alors simultanément dans les N mémoires tampons partielles et la cadence des opérations d'écriture et de lecture devient: (1 + N) T =256000(1 + N) et si N = 32 256 000 (1 + 32) = 8,4 x 106 opérations par seconde. Selon une caractéristique de la présente invention le réseau de commutation multiplex à division du temps n'a pas de mémoire de commande distincte de la mémoire tampon et celle-ci est du type dans lequel l'adressage dépend du contenu même de la mémoire. Les réseaux de commutation ayant de telles mémoires tampons ont certains avantages. Us permettent d'effectuer des connexions de diffusion, c'est-à-dire de transmettre le même mot à plusieurs destinataires et, à un même destinataire, de recevoir les mots de plusieurs demandeurs. Ceci est dû au fait qu'à chaque mot tampon est associé dans la mémoire tampon à au moins une adresse et que plusieurs comparaisons d'adresses peuvent avoir lieu simultanément. Dans la ces d'une commande par la sortie, un mot dans un emplacement donné de la mémoire tampon peut être associé successivement à plusieurs adresses de sortie et si la lecture de la mémoire tampon n'est pas destructrice de l'information, ce même mot peut être ainsi envoyé à plusieurs destinataires. Dans le cas d'une commande par l'entrée, plusieurs mots différents peuvent etre associés à la même adresse de sortie et ces mots différents peuvent être envoyés quasi simultanément au même destinataire. Selon une autre caractéristique de 11 invention, la mémoire tampon adressable par son contenu est-taite au moyen de registres à décalage et de portes OU exclusif en forme de dispositifs à charges couplées Cette réalisation permet d'intégrer dans une cellule de base tenant peu de place trois fonctions distinctes : la mémorisation d'un bit des adresses variables associées aux octets d'information, la mémorisation d'un bit des adresses fixes auxquelles sont comparées les adresses variables et la comparaison de ce bit de l'adresse variable au bit de même rang de l'adresse fixe. L'utilisation d'une cellule très répétitive permet un gain d'études et une optimisation très poussée du circuit. De plus, l'utilisation des D.C.C. permet la commutation des signaux analogiques dans le temps aussi bien que des signaux numériques. L'invention va être maintenant décrite en détail en relation avec les dessins annexés dans lesquels - la Fig. 1 représente un réseau de commutation multiplex à division du temps à mémoire tampon et à mémoire de commande distinctes de l'art antérieur ; - la Fig. 2 représente, dans un réseau de commutation multiplex à division du temps, une mémoire tampon du type adressable par son contenu de l'art antérieur; - la Fig. 3 représente, dans un réseau de commutation multiplex à division du temps, une mémoire tampon à circulation du type adressable par son contenu conforme à l'invention ; - la Fig. 4 représente le schéma électronique de la cellule de base de la mémoire tampon à circulation adressable par son contenu, ladite cellule étant réalisée au moyen de dispositifs à charges couplées;; - la Fig. 5 représente la partie "octets d'information" et la partie "adresses" de la mémoire tampon du type adressable par son contenu; - la Fig. 6 représente la partie "octets d'information" de la mémoire tampon réalisée au moyen de dispositifs à charges couplées ; ' la Fig. 7 représente la mémoire tampon complète à comparaisons des bits d'adresses décalées dans le temps; et - la Fig. 8 représente la réalisation de la partie octd'information de la mémoire dans le cas d'une commande en entrée. En se référant à la Fig. 1, IH0 à IH(N-1) désignent N voies multiplex entrantes élémentaires et OH0 à OH(N-1) désignent N voies multiplex sortantes élémentaires, toutes ces voies multiplex étant à 32 fentes temporelles chacune. Le numéro de référence 30 désigne un supermultiplexeur convertissant les N voies multiplex entrantes élémentaires 'H 0 à IH(N 1) en une voie supermul tiplex entrante (ou voie multiplex résultante entrante) 31 à 32 N fentes temporelles et le numéro de référence 40 désigne un superdémultiplexeur convertissant une voie supermultiplex sortante (ou voie multiplex résultante sortante) 41 à 32 N fentes temporelles en N voies multiplex sortantes élémen taires OH0 à OH(N-1). Le numéro de référence 10 désigne la mémoire tampon et le numéro de référence Il la mémoire de commande. Dans l'art antérieur, cette mémoire tampon est commandée par la mémoire de commande. Dans l'invention, la mémoire de commande est supprimée et la mémoire tampon est une mémoire associative adressable par le contenu. En se référant maintenant à la Fig. 2 relative à l'art antérieur, la mémoire tampon 10 est une mémoire adressable par le contenu d ' un type connu. Cette mémoire comprend 32 N emplacements de mémoire comportant chacun deux zones de mémoire, à savoir une zone de mémoire d'octets d'information, respectivement 1000 à 100(32 N-1) et une zone de mémoire d'étiquettes, respectivement 101 à 101. Ces emplacements de mémoire sont associés 0 (32 N-1) à des comparateurs, respectivement 1020 à 102(32 N-1). Des portes ET, respectivement 1040 à 104(32 N-1), ont chacune une netrée reliée à une zone de mémoire d'octets, 1000 à 100(32 N-1) respectivement et leur autre entrée reliée à un comparateur, 1020 à 102(32 N-1) respectivement. Les sorties de ces portes ET sont reliées à une porte OU 106 dont la sortie est reliée à la ligne supermultiplex sortante 41. Les comparateurs 1020 à 102(32 N-1) reçoivent cycliquement d'un registre d'adresses 105 les adresses successives des voies de sortie. Pour chacun des octets d'information, l'étiquette qui contient l'adresse de la voie de sortie est comparée dans le comparateur à l'adresse de la voie de sortie actuelle donnée par le registre d'adresses. S'il y a identité de comparaison, l'octet est lu et disponible en sortie. Une connexion s'établit par écriture de l'adresse v = j de la voie s sortante Vsi dans la zone d'étiquette associée à l'octet à commuter. On prend v = 0 pour une voie non commutée. s Les octets de la voie supermultiplex entrante 31 sont écrits cycliquement dans la mémoire 10 à l'adresse Ve = i pour la voie entrante Ve,i à l'instant ti La connexion consiste à aiguiller cet octet d'adresse i vers la sortie au temps tj pour qu'il se trouve dans la voie sortante Vs,j. Ce temps tj est déterminé par la comparaison entre le contenu de la partie étiquette et le contenu du registre d'adressage qui balaie cycliquement les adresses au rythme de l'horloge. On voit dans la Fig. 2 que si l'adressage d'entrée en mémoire est un adressage cyclique comme dans les réseaux de commutation temporelle à commande par la sortie, l'adressage de sortie est aussi un adressage cyclique et non plus un adressage commandé. Au lieu d'envoyer à la mémoire tampon l'information i au temps tj pour commuter la voie Ve,i à la voie Vs,j, on lui envoie l'information j au temps tj La correspondance n'est pas faite dans la mémoire de commande mais bien dans la zone d'étiquettes de la mémoire tampon. En se référant maintenant à la Fig. 3 qui est relative à l'invention, chaque emplacement de mémoire de lamémoire tampon 20 comprend une zone d'octets d'information, respectivement 200o à 200(32 N-1), une zone d'étiquettes res pectivement 201 à 201(32 N-1)' un comparateur respectivement 2020 à 202(32N-1) et une zone d'adressesrespectivement 2030 203(32 N-1). Les zones d'adresses 203O à 203(32 N-1) forment une mémoire morte, une mémoire cablée par exemple. Autrement dit ces zones contiennent d'une façon immuable les nombres binaires 0 à C 32 N-1 ). Des portes ET, 2040 à 204(32 N-1) respectivement ont leurs entrées reliées, comme dans le cas de la Fig. 2, aux zones d'octets 2000 à 200(32N-1) et aux comparateurs 2020 à 202(32 N-1) et leurs sorties reliées à la porte OU 206 elle-même reliée à la voie supermultiplex de sortie 41. Les compa ne rateurs/reçoivent plus d'un registre d'adresses une adresse variable mais reçoivent chacun une adresse fixe en provenance de la mémoire morte. La mémoire tampon 20 est une mémoire à circulation. Les zones d'octets d'informations sont des zones à huit bits et les zones d'étiquettes sont des zones à dix bits (en supposant N = 32). Il y a donc huit mémoires unitaires 200 à 0,0 2007,0 dans la zone de mémoire 2000 et il en est de même dans les autres zones de mémoire d'octets d'information. Il y a dix mémoires unitaires 2010,0 à 2019,0 dans la zone de mémoire d'étiquettes 2010 et in en est de même dans les autres zones de mémoire d'étiquettes. Les portes ET 2070,0 à 2077,0 relient les sorties des mémoires unitaires 2000,0 à 2007,0 aux entrées des mémoires unitaites 2000,1 à 2007,1. La partie de mémoire concernant l'octet d'information ntest pas bouclée; elle reçoit à chaque trame les signaux du supermultiplex entrant. Les portes ET 2080,0 à 2089,0 relient les sorties des mémoires unitaires 2010,0 à 2019,0 aux entrées des mémoires unitaires 2010,1. à 2019,1. De même les portes ET 2080,1028 à 2089,1023 relient les sorties des mémoires unitaires 2010,1023 à 2019,1023 aux entrées des mémoires unitaires 2010,0 à 2019,0. On voit ainsi qu'un octet d'information et une étiquette peuvent être inscrits respectivement dans les mémoires d'entrée 2000 et 2010 et que l'étiquette tourne cycliquement dans la mémoire à circulation. Le fonctionnement de la mémoire associative à circulation est le suivant Soit à connecter la voie entrant Ve,o à la voie sortance Vs,j. L'octet de la voie entrante est inscrit en to dans le registre 2000 et l'adresse de la voie sortante j est inscrite dans le registre 2010 Par suite de la circulation, t 1octet et l'adresse de la voie de sortie progressent. A tout instant l'adresse de sortie est comparée à l'adresse cablée inscrite dans la même position dans la mémoire morte 203. En particulier lorsque T'octet et l'adresse passeront dans le registre 200. à l'instant t., le résultat de la comparaison sera posi 3 3 tif et l'octet de la voie entrante V@@ sera lu à l'instant tj pour être transféré dans la voie sortante V s,j. Soit maintenant à connecter la voie entrante Ve,i à la voie sortante Vs,j. L'octet de la voie entrante est inscrit en ti dans le registre d'entrée 2000. A l'instant to, cet octet sera dans le registre 200(32N-i) et à l'instant tj, l'octet sera dans le registre 200(32N-i+j) qui est assocté à l'adresse cablée (32N - i+j). Il ne faut donc pas à l'instant t écrire j dans l'étiquette de la zone de mémoire 2010 mais, au lieu de j, il faut écrire (32N - i+j) (modulo 32N). On retrouve que si i = o, il faut inscrire j dans l'étiquette. La mémoire 20 adressable par son contenu est réalisée à l'aide de dispositifs à charges couplées (DCC). Les circuits à charges couplées sont décrits par exemple dans l'ouvrage "Circuits intégrés MOS et CMOS); "Principes et Applications" par H. LILEN, Editions Radio, Paris, pages 130-132 et dans l'article "Charges Coupled Devices in Signal Processing Systems; the Analog and the Digital Approach" par T.A. ZIMMERMAN, NTC 74, pages 254-257. La cellule de base de la Fig. 4 est relative à 1 bit de la mémoire tampon, Elle comprend, trois registres à décalage à charges couplées et à progression triphasée,respectivement 501, 502, 503. Il y a sur chaque registre à charges couplées trois électrodes pour chaque bit de l'étiquette. Une plaquette de silicium comporte deux registres à DCC 501 et 502 construits d'une manière bien connue avec un système d'horloges à trois phases. Un bit comporte donc trois électrodes 511, 512, 513 pour le registre 501 et 52t, 522, 523 pour le registre 502. Entre les registres 501 et 502, pour chacun des bits on trouve une cellule de régénération 503 isolée du reste au point de vue transfert de charges. Cette cellule comporte une jonction polarisée 530 émettrice de charge, une électrode de commande d'injection de charges 531, une deuxième électrode de commande 532, une électrode d'horloge 533, une jonction non polarisée 534 dont le rôle est d'absorber les charges éventuelles pour éviter le stockage. On introduit successivement dans le registre 501 les bits A de l'éti- quette et dans le registre 502 les compléments de ces bits # #. Sous l'électrode 512 il y a une électrode flottante 512' et sous électrode 522, il y a une électrode flottante 522'. L'une ou l'autre des électrodes 512' ou 522' des registres 501 et 502 est connectée à l'électrode 532 de la cellule 503. Si le bit B de l'adresse (bit de même rang que le bit A) est un un, c'est l'électrode 512' qui est reliée à l'électrode 532 et si le bit B et un zéro, c'est l'électrode 522' qui est reliée à l'électrode 532. On voit donc que,selon que B est égal à o ou à 1, c'est A ou A qui est transféré à l'électrode 532.Cette dernière reçoit donc C=AB +AB c'est-à-dire un 0 quand A = B et un 1 quand A # B. Le bic C est capté par l'électrode flottante 533' et appliqué à l'étage suivant ainsi qu'il va entre expliqué. On a donc réalisé deux registres et un comparateur élémentaire en forme de dispositif à charges couplées. Chaque groupe de trois électrodes des registres mémorise un bit de l'étiquette et le comparateur élémentaire compare ce bit au bit de même rang de l'adresse cablée (représenté par une connexion ou une absence de connexion entre les registres 50t et 502 d'une part et la cellule 503) et il mémorise le résultat de la comparaison. Une jonction non polarisée 534 permet d'effacer le résultat C de la comparaison une fois qu'il a été transmis à la cellule suivante. La cellule élementaire de la Fig. 4 constitue à la fois une mémoire d'un bit d'étiquette, Ar,s, une mémoire d'un bit d'adresse cablée, Br,s, et une cellule élémentaire de comparaison comparant Ar,s et #r,s (ainsi que A et B ) et fournissant un bit de comparaison C (c'est un zéro r,s r,s r,s siAr,s = Br,s). Cette cellule sera dénommée 5r,s ou r désigne le rang du bit d'étiquette 0#r#9 et s l'étage de la mémoire à circulation 0#s#1023 Il y a lieu de noter que ces cellules ont une structure différente selon que Br,s est égal à zéro ou à un. Chaque cellule 5r,0 a trois entrées; les deux premières entrées reçoivent les bits d'étiquette Ar,0,...Ar,i,...Ar,1023 et Ar,0,...Ar,i,..., Ar,1023 et la troisième entrée reçoit le résultat de la comparaison du bit précédent de l'étiquette avec le bit précédent d'adresse cablée. Pour des raisons qui vont être expliquées, la cellule 5 r,i reçoit non pas le bit C(r-1),i mais le bit C(rI), (i-I) En se référant maintenant à la Fig. 5, on a représenté la mémoire tampon 20 qui se compose de 10 x 1024 = 10240 cellules élémentaires du type de la Fig. 4. La colonne de cellules 50,0 à 59,0 forme l'emplacement de mémoire d'entrée 2010 pour l'étiquette. Elle reçoit successivement les mots A0,0 A9,0,.....Ao,i -A9,i,.....Ao,1023 -A9, 1023 (et leurs compléments). Chaque mot d'étiquette circule au rythme de l'horloge de la colonne 2010 aux colonnes 2011 201s 2011023 Au lieu de laisser un mot d'étiquette demeurer dans une colonne donnée jusqu'à ce que tous ses bits aient été comparés un par un aux bits correspondants de l'adresse cablée, on préfère pour gagner du temps faire la comparaison de Ao et Bo dans 50,0, la comparaison de A1 et de B1 dans 51,1 ,1,..... et la comparaison de Ag et de Bg dans 59,9. Il en résulte que les emplacements de mémoire 2010,.....2011023 étant représentés par des colonnes sur la Fig. 5, les mémoires cablées 2030 à 2031023 sont représentées par des rectangles inclinés suivant la seconde bissectrice. Il résulte de la disposition de la Fig. 5 que la comparaison de l'étiquette associée à un octet, c'est-à-dire l'adresse de sortie de cet octet, avec une adresse de sortie cablée prend un temps égal à dix fentes temporelles. Donc la comparaison n'est complète que lorsque l'octet a progressé de dix emplacements de mémoire dans la mémoire à circulation. Si l'on ne prenait aucune précaution, l'octet ne serait plus dans l'emplacement de mémoire dont l'accès vers la voie sortante est établi par l'ouverture d'une porte ET 204 de la Fig. 3. Il faut donc décaler de 9 positions en avant le bit zéro des mots cablés, de 8 positions en avant le bit de rang 1 des mots cabalés .... de (9-r) position le bit de rang r des mots cablés: ; ainsi la comparaison commencera en avance, et elle sera complète au bon moment. La Fig. 7 qui ressemble à la Fig. 3 montre cette disposition décalée. Sur la Fig. 7, on a représenté l'étage d'entrée de la mémoire tampon (partie octets) qui reçoit successivement les octets 00,0 - 07,0 ; 00,i - 07,i ; 00,1023 - 07,1023 respectivement aux instants t0 > ti, t1023 où i est le rang de la voie multiplex entrante courante et étage d'entrée de la mémoire tampon (partie étiquettes) 2010 qui reçoit aléatoirement une des adresses A0,0 - A9,0 ; A0,s - A9,s ;A0, 1023 - A9,1023 Les bits B0,0 - B9,0 sont représentés par l'état des connexions dans les cellules de l'étage 203O et les bits B0,s - B9,s sont représentés par l'état des connexions dans les cellules de l'étage 203 s Ainsi qu'on l'a vu en relation avec la Fig. 3, on prend s = j - i (modulo 1024) si l'inscription dans l'étage d'entrée de la mémoire tampon 200o - 2010 se fait à l'instant t. et si la lecture doit se faire à l'instant t.. i J Soit à commuter la voie entrante N 3 à la voie sortante N 70. On a i = 0 0 0 0 0 0 0 0 1 1 j = A0,s - A9,s = 0 0 0 1 0 0 0 1 1 0 On écrit dans 2010 à l'instant t3 (modulo 1024) j - i = 70 - 3 = 67 = 0 0 0 1 0 0 0 0 1 1 Entre les instants t61 et t70, limites incluses, on compare A0,67 - A9,67 à B0,67 - B9,67 En t70 la comparaison est complète et positive. La porte ET 20470 est ouverte et met en communication l'emplacement de mémoire 20070 avec la voie supermuttiplex de sortie 41. Les mémoires unitaires à circulation 2000 à 2001023 sont des registres à charges couplées. L'un d'entre eux est représenté sur la Fig. 6. Les électrodes 2000,0 à 2000,1023 sont déposées sur une couche de dioxyde de silicium recouvrant une plaquette de silicium. La progression du registre est commandée par la ligne triphasée 61, 62, 63 d'une façon bien connue de l'homme de l'art. On a supposé jusqu'à présent que la mémoire tampon adressable par son contenu et en forme de dispositif à charges couplées était commandée par la sortie en ce sens que les octets entrants sont inscrits séquentiellement dans l'étage d'entrée de la mémoire à circulation et que l'adresse de sortie de chaque octet est inscrite dans la mémoire dans le même étage que l'octet lui-même. Chaque octet sortant est lu dans un étage variable d'adresse (3 -i) modulo 32 N. Il est évidemment possible de réaliser une mémoire tampon adressable par son contenu et en forme de dispositif à charges couplées commandée par l'entrée. Les octets sortants sont liés séquentiellement dans l'étage de sortie de la mémoire à circulation et ils sont inscrits dans un étage variable qui est étage d'adresse (j - i) modulo 32 N. La Fig. 8 détaille la réalisation de la partie cotes d'information dans le cas d'une commande par l'entrée. On sait que entrée de l'octet d'information est alors acyclique et la sortie cyclique. Les parties référencées 2000,0 à 2007,1023 représentent 8 registres à DCC de 1024 bits chacun: ce sont les registres à décalage qui permettent de fournir le retard nécessaire à la commutation. La sortie à droite (200o, 1023 à 2007,1023) est cyclique. Les 8 bits de l'octet sont traités en parallèle à raison d'un bit par registre. L'accès aux registres précédents estacyclique ; pour cela 8192 portes "ET" permettent l'inscription en différents points des registres. Chaque porte "ET" comporte une jonction P-N polarisée (partie de 208),une électrode 205 de commande, une électrode d'octet (partie de 210). Donc l'injection de charges en 200 est conditionnée par la commande et par l'octet à inscrire. Il taut remarquer que sur la Fig. 8 l'injection des charges se fait de la jonction 208 au registre 200, mais que le transfert dans le registre, au rythme de l'horloge, se fait dans un sens perpendiculaire au précednt. On remarque qu'il est plus simple d'implanter les jonctions P-N 208 en longueur plutôt que de les diviser chacune en 1024 parties. De même, il est plus simple d'implanter les électrodes 210 en longueur plutôt que de les diviser en 1024 parties reliées électriquement entre elles; ainsi chacune des électrodes 210 est reliée à un bit de l'octet entrant. Par contre, les électrodes de commande 205 sont au nombre de 8192, mais elles sont reliées électriquement 8 par 8 entre elles d'une part, et aussi à la commande issue de la partie étiquette. Par exemple, les électrodes de rang 500, à savoir 2050,500 à 2057,500, sont reliées entre elles, et elles sont aussi reliées à la commande issue de la 500 ième cellule de la partie étiquette. REVENDICATIONS 1 - Réseau de commutation multiplex à division du temps comprenant dans un étage d'entrée une pluralité de voies multiplex entrantes et un supermultiplexeur convertissant lesdites voies multiplex entrantes en une voie supermultiplex entrante ; dans un étage de sortie une voie supermultiplex sortante et un superdémultiplexeur convertissant ladite voie supermultiplex sortante en une pluralité de voies multiplex sortantes ; une mémoire tampon ayant son entrée d'écriture reliée à la voie supermultiplex entrante et sa sortie de lecture reliée à la voie supermultiplex sortante; et des moyens d'écrire séquentiellement dans des emplacements de mémoire d'information de la mémoire tampon les mots présents dans les fentes temporelles de la voie supermultiplex entrante, et caractérisé en ce que ladite mémoire tampon est une mémoire adressable par son contenu comprenant des emplacements de mémoire d'adresses aléatoires associés audits emplacements de mémoire d'information et qu'il comprend en outre une mémoire d'adresses fixes donnant les adresses des voies composantes de la voie supermultiplex sortante, et des comparateurs associés chacun à un emplacement de mémoire d'information et à un emplacement de mémoire d'adresse comparant les adresses alfiatoires inscrites dans les emplacements de mémoire d'adresse aux adresses fixes des voies composantes de la voie supermultiplex sortante et commandant la lecture du mot associé à ladite adresse aléatoire quand il y a identité entre une adresse aléatoire et une adresse fixe. 2 - Réseau de commutation multiplex à division du temps conforme à la revendication 1, caractérisé en ce que la mémoire d'adresses fixes est un registre d'adresses balayant séquentiellement les adresses fixes des fentes tempoolles de la voie supermultiplex sortante et que chaque comparateur compare l'adresse aléatoire qu'il contient aux adresses fixes balayées. 3 - Réseau de commutation multiplex à division du temps conforme à la revendication t, caractérisé en ce que la mémoire d'adresses fixes est une mémoire morte et que la mémoire de mots et d'adresses aléatoires est une mémoire à circulation, les comparateurs comparant chacun à une adresse fixe immuable les adresses aléatoires qui circulent. 4 - Réseau de commutation multiplex à division du temps conforme à la revendication 3, caractérisé en ce que la mémoire à circulation est une mémoire formée de deux registres à dispositif à charges couplées et d'un comparateur à dispositif à charges couplées. .5 - Réseau de commutation multiplex à division du temps conforme à la revendication 4, caractérisé en ce que les registres à dispositif à charges couplées et le comparateur à dispositif à charges couplées comprennent une plaquette de matériau semiconducteur, trois zones de ladite plaquette recouvertes d'une couche d'oxyde, l'une de ces zones recevant les bits A de l'adresse aléatoire, Autre recevant les compléments A de ces bits et la troisième destinée à fournir des bits C=AB + BA où B et B sont les bits de adresse fixe et leurs compláments, sur chacune de ces trois zones trois électrodes métalliques de progression, des moyens d'introduire des charges dans ladite plaquette du semiconducteur, lesdites charges représentant les bits A et A et de les faire progresser d'une région située sous une électrode à la région située sous ltélectrode adjacente, des électrodes flottantes situées entre les électrodes de progression et la couche dioxyde et des connexions reliant une électrode flottante de la zone recevant les bits A à une électrode de progression de la zone de formation des bits C quand le bit B est un un et des connexions reliant une électrode flottante de la zone recevant les bits A à ladite électrode de progression de la zone de formation des bits C quand le bit B est un zéro.