La présente invention se rapporte à un procédé de traitement de signaux permettant le raccordement de téléimprimeurs ou dispositifs analogues à des signaleurs de type voie par voie au moyen d'une jonction MIC, et à un dispositif de mise en oeuvre de ce procédé. Jusqu a présent, le raccordement des téléimprimeurs aux calculateurs de commande des centraux téléphoniques se faisait par l'intermédiaire de dispositifs appelés "contrôleurs de téléimprimeurs spécialisés". Depuis la réalisation de centraux téléphoniques numériques, on s'est proposé d'utiliser les signaleurs voie par voie, habituellement chargés de recevoir et d'émettre des informations de signalisation, pour raccorder des téléimprimeurs. Cependant il n'existe actuellement aucun dispositif permettant un tel raccordement. Or, on sait que chaque intervalle de temps nO 16, tel que ceux qui sont raccordés aux signaleurs voie par voie sauf celui de la trame O, d'un système multitrame MIC tel que celui conforme aux recommandations de la CEPT comporte deux groupes de quatre éléments binaires affectés chacun, au moins en partie, à une voie de signalisation. La présente invention se propose d'utiliser également ces deux groupes de quatre éléments binaires comme support d'information pour des téléimprimeurs ou dispositifs analogues, qui seront appelés par la suite "téléimprimeurs". Cependant, afin de pouvoir transmettre sur ces voies de signalisation des signaux de téléimprimeurs, il faut respecter les contraintes suivantes: chaque nouvelle information envoyée par un téléimprimeur, c'est-à-dire chaque demi-caractère de quatre éléments binaires (un caractère de téléimprimeur comporte en code ASCII, sept éléments binaires significatifs plus un élément de parité), doit donner lieu à un changement d'état et doit persister suffisamment longtemps pour pouvoir être prise en compte par le microprocesseur du signaleur ; et lesdites informations ne doivent pas imiter le mot de verrouillage de multitrame. Le procéde conforme à la présente invention, et utilisant une seule voie de signalisation par téléimprimeur, consiste, lorsqu'il n'y a pas de caractère à émettre, à envoyer un code constant qui peut par exemple être une suite de "1", et, lorsqu'il faut émettre un caractère, à faire précéder le premier demi-caractère de son inverse, et à positionner le dernier élément binaire (de poids le plus faible) du deuxième demi-caractère de façon à avoir, de préférence, un nombre impair de "1" dans le caractère, chaque demi-caractère étant répété un nombre entier de fois suffisant pour pouvoir être pris en compte par le microprocesseur du signaleur. Par exemple dans le cas de l'utilisation d'un microprocesseur ayant un temps d'exploration de 8 ms, on pourra, afin de garder une marge de sécu rité, faire persister chaque demi-caractère pendant 12 ms, c' est-à-dire le répéter six fois de suite (les demi-caractères étant transmis au rythme de la multitrame, à savoir toutes les 2 ms). Dans le cas où l'on utilise deux voies de signalisation par téléimprimeur, on transmet un demi-caractère sur chaque voie dans les mêmes conditions que lors de l'utilisation d'une seule voie. Si l'on utilise 2 n (n étant un nombre entier) voies de signalisation par téléimprimeur, on les groupe par deux, et on transmet cycliquement sur chaque groupe de deux voies les caractères de façon que le microprocesseur du signaleur puisse reconstituer l'ordre des caractères donnant lieu à des changements d'état simultanés. Le dispositif de mise en oeuvre du procédé de la présente invention comporte, reliant les téléimprimeurs à une jonction MIC du central, des circuits d'interface bidirectionnels, un circuit de multiplexage spatial et de démultiplexage spatial de voies coopérant avec un nombre de téléimprimeurs dont l'équivalent en voies de signalisation est égal ou inférieur au nombre de voies de signalisation d'une multitrame, et, d'une part, dans le sens d'émission des téléimprimeurs vers le central, un circuit de multiplexage temporel coopérant avec plusieurs circuits de multiplexage spatial dont le nombre est égal ou inférieur au nombre de voies utiles du circuit de multiplexage temporel, ce dernier étant suivi d'un circuit logique d'émission tel que celui coopérant habituellement avec une jonction MIC, et d'autre part, dans le sens de réception vers les téléimprimeurs, à partir de la jonction MIC, un circuit classique de synchronisation et de comptage de trame et un circuit de démultiplexage temporel, le dispositif de l'invention comportant en outre un circuit sélecteur de vitesse coopérant avec toutes lesdites interfaces. Selon une autre caractéristiqu du dispositif de l'invention, les circuits d'interface comportent chacun, dans le sens de la liaison téléimprimeurs vers signaleur : un adaptateur asynchrone (par exemple du type connu sous la désignation ACIA) dont la sortie est reliée à deux registres à décalage rebouclés sur eux-mêmes, de quatre éléments binaires chacun, ainsi qu'à un détecteur de parité dont la sortie est reliée au second de ces deux registres, les sorties Q des deux registres et la sortie Q du premier d'entre eux étant reliées à des entrées correspondantes d'un dispositif de multiplexage dont la sortie constitue la sortie du circuit d'interface, cette dernière étant reliée à une entrée correspondante dudit circuit de multiplexage spatial. Selon encore une autre caractéristique du dispositif de l'invention, les circuits d'interface comportent chacun, dans le sens de la liaison signaleur vers téléimprimeurs, à partir dudit circuit de démultiplexage spatial : un registre à décalage à entrée série et quatre sorties parallèles, ces sorties étant reliées à la fois à un registre tampon, à un premier et à un second comparateur ; et une mémoire tampon dont la sortie est reliée audit adaptateur asynchrone, une première entrée de cette mémoire tampon étant reliée aux trois sorties de poids le plus élevé dudit registre série-parallèle, et une seconde entrée de cette mémoire tampon étant reliée aux sorties non inversées dudit registre tampon, les sorties inversées de ce registre tampon étant reliées audit premier comparateur, et les sorties non inversées de ce registre tampon étant reliées audit second comparateur. Selon une caractéristique avantageuse de l'invention, la sortie dudit premier comparateur est reliée par l'intermédiaire d'une cellule tampon à une première entrée d'un circuit ET, et par l'intermédiaire d'un inverseur logique à une seconde entrée dudit circuit ET dont une troisième entrée est reliée à la sortie inversée dudit second comparateur, la sortie de ce circuit ET étant reliée à un compteur d'adressage d'ecriture de ladite mémoire tampon, la sortie de ce compteur étant reliée à une première entrée d'un circuit à fonction OU dont la seconde entrée est reliée à un compteur d'adressage de lecture de ladite mémoire tampon et dont la sortie est reliée à l'entrée d'adressage de cette mémoire tampon, les sorties des deux compteurs d'adressage précités étant également reliées à un comparateur dont la sortie est reliée par l'intermédiaire d'une cellule de registre audit adaptateur asynchrone. La présente invention sera mieux comprise à l'aide de la description détaillée d'un mode de réalisation pris comme exemple non limitatif et illustré par le dessin annexé, sur lequel - la figure 1 est un bloc-diagramme d'un dispositif de raccordement de téléimprimeurs à un signaleur voie par voie, réalisé conformément à la présente invention, et - les figures 2 et 3 sont des blocs-diagrammes détaillés des circuits d'interface de la figure 1. Le dispositif de raccordement 1 conforme à l'invention assure la liaison bi-directionnelle entre n téléimprimeurs référencés 21 à 2n, ou appareils analogues, tels que des écrans de visualisation, des perforatrices émettant des informations en code ASCII, et une ou plusieurs jonctions MIC d'un signaleur voie par voie (non représenté), une seule jonction MIC, référencée 3, ayant étéreprésentée sur le dessin. Les n téléimprimeurs 21 à 2 sont répartis en m groupes référencés n à à 4 , par exemple 31 groupes comme précise ci-dessous, ces m groupes pouvant comprendre le même nombre ou des nombres différents de téléimprimeurs. Le nombre maximal de téléimprimeurs dans chacun des m groupes est égal à l'équivalent maximal en voies de signalisation que peut supporter une multitrame,à savoir 30 voies de signalisation si la multitrame est conforme aux recommandations de la CEPT. Dans le cas où chaque téléimprimeur d'un groupe donné utilise l'équivalent d'une seule voie de signalisation, c'est-à-dire un support de quatre éléments binaires, comme précisé ci-dessous, ce groupe comprend au maximum 30 téléimprimeurs.Si certains des téléimprimeurs sont plus rapides, et utilisent donc plusieurs voies de signalisation, le groupe devra comporter un nombre de téléimprimeurs réduit en conséquence. Dans chacun des m groupes de téléimprimeurs, chaque téléimprimeur 2 à 2 est relié à un circuit d'interface 5 à 5 respectivement, ces n 1 n circuits d'interface étant décrits en détail ci-dessous en référence aux figures 2 et 3. Chaque groupe 41 à 4m de téléimprimeurs est associé à un multiplexeurdémultiplexeur "spatial", 61 à 6 qui est constitué, dans le mode de réali- sationpréféré, par deux circuits câblés à fonction "OU", pourle multiplexage et le démultiplexage respectivement. Chaque multiplexeur-démultiplexeur spatial est relié par des liaisons bi-directionnelles à chacun des circuits d'interface associés. Dans chaque multiplexeur-démultiplexeur spatial, le multiplexeur spatial est relié à une entrée correspondante d'un multiplexeur temporel classique 7, tandis que le démultiplexeur spatial est relié à une sortie correspondante d'un démultiplexeur temporel classique 8. Le multiplexeur temporel 7 est relié à la jonction MC 3 par l'intermédiaire d'un circuit logique d'émission habituel 9, tandis que le démultiplexeur temporel 8 est relié à la jonction MIC 3 par l'intermédiaire d'un circuit de synchronisation habituel 10. Un circuit d'horloge 11 ou circuit sélecteur de vitesse, distribue à chacun des circuits d'interface 51 à 5 une fréquence d'horloge corres n pondant à la vitesse du téléimprimeur qui lui est relié. On va maintenant décrire en détail les deux circuits essentiels des circuits d'interface 21 à 2 qui sont tous identiques, ces deux circuits n essentiels étant représentés sous forme de blocs-diagrammes sur les figures 2 et 3 respectivement. Le circuit représenté sur la figure 2 est un circuit assurant 1 1émission des informations des téléimprimeurs vers le signaleur et faisant partie du circuit d'interface 51 par exemple. Ce circuit comporte un adaptateur asynchrone 12 dont l'entrée 13 de réception de signaux est raccordée de façon connue en soi au téléimprimeur correspondant. L'adaptateur 12 peut par exemple être un circuit connu sous l'appellation "Asynchronous Communication Interface Adapter" et communément désigné par le sigle ACIA.Parmi les huit sorties parallèles de l'adaptateur 12, les sept premières (de poids les plus élevés) sont reliées à l'entrée d'un détecteur de parité 14, et parmi ces sept premières sorties, les quatre sorties de poids les plus élevés sont également reliées à l'entrée d'un premier registre à décalage 15 à quatre cellules, et les trois autres sorties sont reliées aux trois entrées de poids les plus élevés d'un second registre à décalage 16 à quatre cellules, la sortie du détecteur de parité 14 étant reliée à l'entrée de poids le plus faible du registre 16. Les registres à décalage 15 et 16 sont rebouclés sur eux-mêmes, pour assurer une durée d'émission suffisante de chaque demi-caractère et en permettre la prise en compte par le calculateur du signaleur, ainsi qu'expliqué ci-dessous. Les sorties Q des registres à décalage 15 et 16 et la sortie inversée Q du registre 15 sont reliées à des entrées correspondantes d'un dispositif de multiplexage 17 dont la sortie 18 constitue la sortie du circuit d'interface 51 et est reliée à l'entrée de multiplexage du multiplexeur spatial 61 correspondant. Le dispositif de multiplexage 17 est commandé par un dispositif de commande séquentiel (non représenté) approprié validant séquentiellement de la façon expliquée ci-dessous les signaux de sortie des deux registres 15 et 16. On sait qutun caractère émis par un téléimprimeur en code ASCII se compose d'un octet de donnée comprenant deux demi-caractères que l'on appellera a et ss de quatre éléments binaires chacun, cet octet comportant sept éléments binaires significatifs plus un élément de parité et étant précédé d'un élément binaire de départ et suivi de deux éléments binaires d'arrêt. L'adaptateur 12 sélectionne l'octet de donnée, mais seules les sept sorties correspondant aux sept éléments significatifs du caractère sont utilisées dans le circuit de la figure 2. Parmi les sept éléments significatifs, les quatre de poids les plus élevés sont envoyés au registre 15, et les trois autres sont envoyés au registre 16.Le détecteur de parité 14 fournit un élément binaire, de poids le plus faible, au registre 16 en fonction du nombre de "1" contenus dans lesdits sept éléments significatifs qui sont également envoyés au détecteur 14. Pour qu un caractère émis par le téléimprimeur puisse être pris en compte par le calculateur du signaleur, il doit donner lieu à un changement d'état. Selon l'invention, on fait précéder un caractère (aS) du demicaractère a inverse du premier demi-caractère a. Pour qu'il y ait changement d'état à l'arrivée du deuxième demi-caractère ss on supprime, comme précisé ci-dessus, son élément binaire de poids le plus faible, qui n'est pas significatif du caractère, et on le remplace par un élément binaire élaboré par le détecteur 14, le deuxième demi-caractère devenant alors ss', de façon à obtenir l'imparité du caractère (cru'). On remarquera que la convention inverse, c'est-à-dire la parité du caractère, qui est généralement utilisée dans d'autres applications des téléimprimeurs, ne donnerait pas lieu à changement d'état pour un certain nombre de carac tères tels que 3, D, U, L ... Par ailleurs, il faut noter que lorsque le téléimprimeur n'envoie pas de caractère, on émet sur la ligne un code constant pour des raisons de simplicité et de facilité de traitement. Dans le mode de réalisation préféré de l'invention, on choisit ce code égal à "tout un", c'est-à-dire que des "1" sont émis en permanence tant qu'il n'y a pas de caractère à émettre. Le registre 15 fournit les demi-caractères a et a etle registre 16 fournit le caractère ss'. La durée d'un cycle de multitrame est de 2 ms, cycle pendant lequel est transmis un demi-caractère. Or, la période d'exploration du microprocesseur actuellement utilisé dans les signaleurs est de 8 ms, ce qui signifie que le signaleur ne pourraît pas prendre en compte les informations émises une fois seulement. Selon l'invention, on fait persister chaque demi-caractère pendant un temps au moins égal au temps d'exploration du microprocesseur du signaleur. Selon le mode de réalisation préféré de l'invention, on fait persister chaque demicaractère pendant 12 ms, c'est-à-dire qu'on le répète six fois de suite. A cet effet, les registres 15 et 16 sont rebouclés sur euxmêmes et sont commandés par des signaux d'horloge appropriés afin de faire circuler leur contenu six fois de suite dans leurs quatre cellules. Le dispositif de multiplexage 17 sélectionne successivement a, a, et ss répétés six fois de suite chacun et produit des "1" lorsqu'il n'y a pas de caractère à émettre. Ainsi, en supposant que l'on doive transmettre seulement les deux caractères (a,B) et (y,6), le circuit de la figure 2 produit sur la borne 18 la séquence suivante ... 1111 aaaaau aaaaaa ss'ss'ss'ss'ss'ss' YYYYYY YYYYYY 6'6'6'6'6'6' 1111 a et y étant les inverses de ol et y respectivement, et ss' et 6' résultant de ss et 6 respectivement après production de l'élément binaire d'imparité par le détecteur 14. Les séquences ainsi produites arrivent après multiplexage spatial puis temporel au signaleur correspondant où elles peuvent être prises en compte par le microprocesseur de ce signaleur. Dans la partie réception, les signaux reçus du signaleur parviennent, après demultiplexage spatial, sur une borne 19. La borne 19 est raccordée à l'entrée série d'un registre à décalage 20 à quatre cellules dont les trois sorties de poids les plus élevés parmi les quatre sorties parallèles sont reliées à une série d'entrées d'une mémoire tampon 21 dont la sortie est reliée à un circuit 22 similaire au circuit 12 de la figure 2, à savoir un circuit ACIA. En outre, les quatre sorties du registre 20 sont reliées d'une part à un registre tampon 23 et d'autre part à un comparateur 24, le comparateur 24 étant relié d'autre part aux quatre sorties inversées du registre 23. Les quatre sorties non inversées du registre 23 sont reliées à une autre série d'entrées de la mémoire tampon 21. La sortie du comparateur 24 est reliée à l'une des trois entrées d'un circuit ET 25 par l'intermédiaire d'un registre tampon 26 à une cellule, et à une seconde entrée du circuit 25 par l'intermédiaire d'un inverseur logique 27. La sortie du ET 25 est reliée à un compteur 28 d'adressage d'écriture de la mémoire tampon 21. La sortie du compteur 28 est reliée à l'une des entrées d'un circuit OU 29 dont l'autre entrée est reliée à la sortie d'un compteur 30 d'adressage de lecture de l mémoire tampon 21. Les sorties des compteurs 28 et 30 sont également reliées à un comparateur 31 dont la sortie est reliée par l'intermédiaire d'un registre tampon 32 à une entrée correspondante du circuit 22. L'entrée du compteur 30 est reliée à une sortie correspondante du circuit 22. Un comparateur 33 est branché entre les quatre sorties du registre 20 et les quatre sorties non inversées du registre 23, et sa sortie est reliée à la troisième entrée du ET 25. Les signaux arrivant en série par la borne 19 au registre 20 en sortent quatre par quatre sous forme parallèle. A chaque fois que quatre éléments binaires arrivent sur les sorties du registre 20, ils sont comparés par le comparateur 24 aux quatre éléments binaires précédents inversés, le comparateur 24 étant relié aux sorties inversées du registre tampon 23. Tant que des groupes de quatre "1", correspondant à l'absence d'émission de caractère, arrivent sur les sorties du registre 20, le comparateur 23 compare un groupe de quatre "1" à un autre groupe de quatre "1", il y a donc égalité et la sortie inversée du comparateur 33 est à "0", ce qui fait que le ET 25 est bloqué. Le circuit ET 25 présente donc constamment des "O" à sa sortie et ne peut faire progresser le compteur 28 d'adressage de la mémoire 21. Cette mémoire 21 ne peut donc inscrire les éléments binaires se présentant à la sortie de 20 ou de 23.Lorsqu'un demi-caractère inversé, par exemple a (différent de quatre fois "O") se présente à la sortie du registre 20, il est comparé dans 24 à un groupe précédent inversé, c'est-à-dire à quatre "O", le résultat de la comparaison est toujours un "O" à la sortie du comparateur 24. Mais dès que le demi-caractère suivant, à savoir a, se présente à la sortie du registre 20, le comparateur 24 compare a à inverse, ctest-à-dire qu'il compare cr à lui-même et le résultat de cette comparaison se traduit par un "1" à la sortie du comparateur 24. Ce "1" est chargé dans le registre 26 et donne en même temps un "O" à la sortie de l'inverseur 27.Le comparateur 33 compare cr et cr et donne donc un "1" sur sa sortie inversée. Le circuit 25 reçoit un "O" sur deux de ses entrées et n'agit donc pas sur le compteur 28. Ensuite, le demi-caractère a' se présente à la sortie du registre 20. Grâce à la présence de l'élément binaire d'imparité, introduit par le détecteur 14 de la figure 2, le demi-caractère ss' est différent de a et de . Par conséquent le résultat de la comparaison de ss' et de donne un "O" à la sortie de 24 et un "1" à la sortie de 27. Le comparateur 33 reçoit a et ss' et produit donc un "1" sur sa sortie inversée. Le circuit 25 reçoit alors du registre 26 un "1" mémorisé au cours du pas précédent, un autre "1" de l'inverseur 27 et encore un "1" du comparateur 33.Par conséquent, un "1" apparaît à la sortie de 25 et incrémente d'un pas le compteur 28 via le OU 29. La mémoire tampon 21 inscrit donc les demi-caractères présents à ce moment là aux sorties de 23 et 20, à savoir le demi-caractère a et les trois éléments binaires de poids les plus élevés du demi-caractère 8'. La mémoire 21 a donc mémorisé les sept éléments binaires significatifs du caractère (ou). Si ensuite aucun autre caractère n'est émis par le téléimprimeur en question, le registre 20 recoit un code "tout un" élaboré par le circuit 17 de la figure 2. Dans le cas où ss' = "0000", le comparateur 24, recevant ss' = "1111" et le premier groupe de quatre "1" dudit code "tout un", produit un "1" à sa sortie, ce "1" étant mémorisé dans le registre 26. Mais au pas suivant, lorsque le comparateur 24 reçoit du registre 20 le second groupe de quatre "1" du code "tout uni', et de la sortie inversée du registre 23 quatre "0", et produit donc un "O" à sa sortie1 ce qui fait un "1" à la sortie de 27 et un "1" à la sortie de 26, le comparateur 33 compare deux groupes de quatre "1" et produit donc un "O" à sa sortie inversée, ce qui bloque le ET 25 et empêche une fausse incrémentation du compteur 28. Bien entendu, dans le cas où ssl est différent de "0000", le comparateur 24 produit des "0" et le ET 25 reste bloqué. Dans le cas où a comporte quatre "1", la comparaison de or (0000) et du groupe précédent (dernier groupe de quatre "1" du code "tout un") inversé, c'est-à-dire également de quatre "0" donne un "1" à la sortie de 24. Un "0" ayant été précédemment mémorisé dans 26, il y a un "O" à la sortie de 25 et également un "O" à la sortie inversée de 33. Au pas suivant, il y a comparaison de a et de a dans le comparateur 24,ce qui donne un "1" à la sortie de 24 et un "O" à la sortie de 27, et donc un "O" à la sortie de 25. Au pas suivant, le comparateur 24 reçoit et 8', et produit donc un "O" à sa sortie et il y a donc un "1" à la sortie de 27, ainsi qu'un "1", précédemment mémorisé, à la sortie de 26 et en outre, le comparateur 33, qui reçoit alors B' et cr produit un "1" sur sa sortie inversée.Donc un "1" se présente à la sortie de 25, et la mémoire 21 enregistre les sept éléments binaires significatifs de (&alpha;ss). Ensuite, comme pour le cas examiné ci-dessus, la comparaison du premier groupe de quatre "1" du code "tout un" avec ss dans 24 ou avec ss' dans 33 produit un "O" à la sortie de 25 selon que ss' est différent de ou égal à "0000", respectivement. En refaisant le même raisonnement dans le cas où un caractère (y6) suit immédiatement le caractère (&alpha;ss), on démontre facilement que, quelle que soit la valeur de y et de 6, le compteur 28 est incrémenté lorsque d' (résultant de 6 après insertion de l'élément binaire d'imparité par le circuit 14 de la figure 2) se présente à la sortie de 20 et que y se présente à la sortie non inversée de 23. La mémoire tampon 21 enregistre alors les sept éléments binaires significatifs de (yB) à l'adresse suivant immédiatement celle à laquelle ont été enregistrés précédemment les sept éléments binaires significatifs de (&alpha;ss). On voit donc que grâce à la formation d'une suite ( ass5 à partir d'un caractère ASCII tel que (&alpha;ss), on enregistre dans la mémoire 21 uniquement les sept éléments binaires significatifs de (ass) quelles que soient les valeurs de a et de ss et ce grâce à l'insertion de et à la production de ss' assurant l'imparité. On remarquera que la mémoire tampon 21 est nécessaire du fait que les informations arrivent sur la borne 19 à un rythme déterminé par le microprocesseur du signaleur concerné, ce rythme pouvant être différent du rythme suivant lequel le circuit ACIA 22 peut recevoir des informations, le rythme du circuit 22 étant bien entendu celui du téléimprimeur auquel il est raccordé. Ainsi, le circuit ACIA 22 commande le compteur 30 d'adressage de lecture de la mémoire tampon 21. Lorsqu'aucun caractère n'est plus reçu par la borne 19, le compteur 28 ne s'incrémente plus et s'arrête à l'adresse correspondant au dernier caractère reçu.Le compteur 30 suit le compteur 28 avec un certain retard, et lorsqu'il parvient à l'adresse correspondant au dernier caractère reçu, le comparateur 31 constate l'égalité des états des deux compteurs 28 et 30, et envoie donc, avec un retard déterminé dû au registre 32,une information "plus rien à transmettre" au circuit 22 qui exploite cette information de façon appropriée. Dans le cas où l'on utilise deux voies de signalisation pour un seul téléimprimeur, et si l'on doit transmettre par exemple les caractères G, H, I, J dans l'ordre indiqué, on transmet sur la première de ces deux voies la séquence ....1111 |G| |G| |I| |I| 1111 .... et sur la seconde voie .... 1111 |H| |H| |H| |J| 1111 .... |G|, |G|, |H| |H|, |I|, |I|, |J| et |J| étant respectivement les demi- caractères G, G, H, H, I, I, J et J répétés suffisamment de fois de suite pour pouvoir être pris en compte par le microprocesseur du signaleur concerné, par exemple six fois de suite pour l'exemple cité plus haut. Ainsi, à chaque fois que l'on transmet un caractère sur deux voies, on transmet un demi-caractère sur chacune des deux voies. Dans le cas de l'utilisation de 2n voies de signalisation, on utilise cycliquement les n doubles voies de signalisation pour transmettre les caractères de façon que le microprocesseur du signaleur concerné puisse reconstituer l'ordre des caractères donnant lieu à des changements d'états simultanés. Etant donne qu'un caractère ASCII émis par un téléimprimeur comporte en fait 11 éléments binaires, si l'on utilise une seule voie de signalisation et si l'on répète chaque demi-caractère six fois de suite, le cycle de la multitrame étant de 2 ms, un caractère ASCII est transmis par le dispositif de l'invention en 36 ms (trois demi-caractères répétés six fois chacun pendant 2 ms chaque). Par conséquent, la vitesse de modulation de la liaison établie par l'intermédiaire des signaleurs est de 11/36.10 = 306 Bauds environ. Si l'on utilise deux voies de signalisation, cette vitesse est de 458 Bauds, et pour 4, 6, 8, 16 et 30 (soit un intervalle de temps entier) voies de signalisation, cette vitesse est respectivement de 916, 1375, 1833, 3666 et 6875 Bauds. On remarquera que si l'on utilise plusieurs voies de signalisation, on peut, selon une variante de l'invention, augmenter la capacité de la liaison en n imposant un changement d'état que sur une seule des voies de signalisation, ce changement d'état indiquant la présence d'une information sur les autres voies. REVENDICATIONS 1. Procédé de traitement de signaux numériques permettant le raccordement de téléimprimeurs ou dispositifs analogues à des signaleurs de type voie par voie au moyen d'une jonction MIC utilisant une seule voie de signalisation par téléimprimeur, caractérisé par le fait que lorsqu'il n'y a pas de caractère à émettre, on envoie un code constant qui peut par exemple être une suite de "1", et que lorsqu'il faut émettre un caractère on fait précéder le premier demi-caractère de son inverse, et on positionne le dernier élément binaire (de poids le plus faible) du deuxième demicaractère de façon à avoir, de préférence, un nombre impair de "1" dans le caractère, chaque demi-caractère étant répété un nombre entier de fois suffisant pour pouvoir être pris en compte par le microprocesseur du signaleur. 2. Procédé selon la revendication 1, et utilisant un microprocesseur ayant un temps d'exploration de 8 ms, les demi-caractères étant transmis au rythme de la multitrame, à savoir toutes les 2 ms, caractérisé par le fait que l'on fait persister chaque demi-caractère pendant 12 ms environ. 3. Procédé selon la revendication 1, et utilisant deux voies de signalisation par téléimprimeur, caractérisé par le fait que l'on transmet un demi-caractère sur chaque voie dans les mêmes conditions que lors de l'utilisation d'une seule voie. 4. Procédé selon la revendication 1, et utilisant 2 n (n étant un nombre entier) voies de signalisation par téléimprimeur, caractérisé par le fait que l'on groupe les-voies par deux, et que l'on transmet cycliquement sur chaque groupe de deux voies les caractères de façon que le microprocesseur du signaleur puisse reconstituer l'ordre des caractères donnant lieu à des changements d'état simultanés. 5. Dispositif pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 4, caractérisé par le fait qu'il comporte, reliant les téléimprimeurs à une jonction MIC du central, des circuits d'interface bidirectionnels, un circuit de multiplexage spatial et de démultiplexage spatial de voies coopérant avec un nombre de téléimprimeurs dont l'équivalent en voies téléphoniques est égal ou inférieur au nombre de voies de signalisation d'une multitrame, et, d'une part, dans le sens d'émission des téléimprimeurs vers le central, un circuit de multiplexage temporel coopérant avec plusieurs circuits de multiplexage spatial dont le nombre est égal ou inférieur au nombre de voies utiles du circuit de multiplexage temporel, ce dernier étant suivi d'un circuit logique d'émission tel que celui coopérant habituellement avec une jonction MIC, et d'autre part, dans le sens de réception vers les téléimprimeurs, à partir de la jonction MIC, un circuit classique de synchronisation et de comptage de trame et un circuit de demultiplexage temporel, le dispositif de l'invention comportant en outre un circuit sélecteur de vitesse coopérant avec toutes lesdites interfaces. 6. Dispositif selon la revendication 5, caractérisé par le fait que les circuits d'interface comportent chacun, dans le sens de la liaison téléimprimeurs vers signaleur : un adaptateur asynchrone (par exemple du type connu sous la désignation ACIA) dont la sortie est reliée à deux registres à décalage rebouclés sur eux-mêmes, de quatre éléments binaires chacun, ainsi qu a un détecteur de parité dont la sortie est reliée au second de ces deux registres, les sorties Q des deux registres et la sortie Q du premier d'entre eux étant reliées à des entrées correspondantes d'un dispositif de multiplexage dont la sortie constitue la sortie du circuit d'interface, cette dernière étant reliée à une entrée correspondante dudit circuit de multiplexage spatial. 7. Dispositif selon l'une quelconque des revendications 5 ou 6, caractérisé par le fait que les circuits d'interface comportent chacun, dans le sens de la liaison signaleur vers téléimprimeurs, à partir dudit circuit de démultiplexage spatial : un registre à décalage à entrée série et quatre sorties parallèles, ces sorties étant reliées à la fois à un registre tampon, à un premier et à un second comparateur ; et une mémoire tampon dont la sortie est reliée audit adaptateur asynchrone, une première entrée de cette mémoire tampon étant reliée aux trois sorties de poids le plus élevé dudit registre série-parallèle, et une seconde entrée de cette mémoire tampon étant reliée aux sorties non inversées dudit registre tampon, les sorties inversées de ce registre tampon étant reliées audit premier comparateur, et les sorties non inversées de ce registre tampon étant reliées audit second comparateur. 8. Dispositif selon la revendication 7, caractérisé par le fait que la sortie dudit premier comparateur est reliée par l'intermédiaire d'une cellule tampon à une première entrée d'un circuit ET, et par l'intermédiaire d'un inverseur logique à une seconde entrée dudit circuit ET dont une troisième entrée est reliée à la sortie inversée dudit second comparateur, la sortie de ce circuit ET étant reliée à un compteur d'adressage d'écriture de ladite mémoire tampon, la sortie de ce compteur étant reliée à une première entrée d'un circuit à fonction OU dont la seconde entrée est reliée à un compteur d'adressage de lecture de ladite mémoire tampon et dont la sortie est reliée à l'entrée d'adressage de cette mémoire tampon, les sorties des deux compteurs d'adressage précités étant également reliées à un comparateur dont la sortie est reliée par l'intermédiaire d'une cellule de registre audit adaptateur asynchrone.