Contrôleur de thyristors de soupape à haute tension La présente invention concerne les convertisseurs à haute tension et plus particulièrement un contrôleur de thyristors d'une soupape, ou valve, à haute tension. L'invention est utilisable pour contrôler les élé- ments d'appareils à haute tension, en particulier les thyristors d'une soupape à haute tension dans un réseau de transport à courant continu. Etant donné que les soupapes à haute tension compor- tent en série de nombreux thyristors, le percement ou élaguage d'un certain nombre d'entre eux peut être fatal pour la soupape Pour améliorer leur fiabilité, les soupa- pes sont dotées de plusieurs thyristors en excès Il existe pourtant des risques qu'en fonctionnement la quantité de thyristors défaillants dépasse la redondance Pour parer aux effets du percement et éviter les trouvles de régime, la soupape est munie d'un contrôleur de thyristors qui émet un signal d'alerte et ensuite, au fur et à mesure des défaillances des thyristors, coupe la soupape à haute tension - Une haute fiabilité et une bonne tenue aux parasites sont autant de qualités exigées d'un contrôleur de thyris- tors, le percement de la soupape ou une fausse manoeuvre pouvant entraîner la coupure de l'alimentation de consom- mateurs de courant et la panne du réseau. Un contrôleur de thyristors de soupape à haute tension connu (brevet DE 1 941 989) comporte deux sondes mobiles sur des glissières Les glissières portent des contacts électriques raccordés aux anodes et aux cathodes des thyristors Les sondes sont reliées à un indicateur de continuité des thyristors Lors de la vérification de continuité des thyristors, les sondes en mouvement sur les glissières viennent se raccorder aux anodes et aux-catho- des des thyristors à contrôler La continuité des thyris- tors se juge aux affichages fournis par l'indicateur. La vérification de la continuité des thyristors né- cessite la coupure de la soupape, ce qui interdit l'acquisition -2- de l'information sur l'état des thyristors au cours du fonctionnement de la soupape Il est pourtant possible que dans la période entre deux vérifications prévues, le nombre de thyristors défectueux dépasse celui des thyristors re- dondants, ce qui aura pour conséquence la défaillance de lia soupape Le contrôleur est incapable de tester les thyristors pendant le fonctionnement de la soupape. Il existe un dispositif pour contr 8 ler en continu les thyristors ( brevet Suède N 3356749) comportant une première résistance, en parallèle sur la totalité des thyristors de la soupape, et une seconde résistance, en parallèle sur l'un des thyristors dit de référence Les résistances sont reliées en série à des redresseurs dont les sorties sont raccordées à un appareil de mesure électrique et/ou à un amplificateur électronique Le percement des thy- * istors provoque la déviation de l'appareil en proportion du nombre de thyristors percés L'amplificateur électroni- que émet un signal sur le circuit de signalisation et de protection. Ledit dispositif est de bas de gamme en fiabilité et en précision de nombre de thyristors défectueux à cause de la répartition irrégulière de tension entre les thyristors de la soupape Il est à noter de plus qu'en cas de percement du thyristor de référence le dispositif refuse tout fonction- nement D'autre part, le dispositif ne fournit aucune infor- mation pour identifier le thyristor défectueux. Il existe également un contrôleur desthyristors d'une soupape à haute tension comportant autant de capteurs de tension de thyristor qu'il y a de thyristors, raccordés o 30 par des guides de lumière aux entrées d'un convertisseur photo-électrique qui a sa sortie reliée électriquement à l'entrée d'une mémoire tampon dont la sortie inverseuse est reliée électriquement à un indicateur de nombre de thy- ristors défectueux et à un bloc de protection de la sou- pape à haute tension contre le percement, et un sélecteur relié électriquement audit convertisseur photo-électrique 3 - et qui a son entrée raccordée à un bloc de commande et sa sortie reliée à un indicateur de numéro des thyristors défectueux (brevet'Suède n 365 915). Dans ledit contrôleur, les sorties de la mémoire tam- pon sont raccordées au sélecteur et l'entrée RAZ à la sortie correspondante du bloc de commande Le contrôleur contient également un formateur d'impulsions de commande des indi- cateurs, raccordé aux entrées d'un indicateur de nombre de thyristors défectueux et d'un indicateur de numéro des thyristors défectueux Mes impulsions émises par les cap- teurs de tension de thyristor viennent par les guides de lu- mière sur les cellules de mémoire A l'aide du sélecteur los signaux ainsi mémorisés se transmettent vers l'indicateur sous forme d'impulsions étroites. La transmission successive des signaux s'effectue sans contrôle ni validation du résultat Les défaillances du contrôleur mettant en péril le réseau d'énergie ne sont pas dépistéeszà temps Le contrôleur est d'une mauvaise tenue aux parasites bien qu'il soit prévu pour fonctionner dans les postes des lignes de transport à courant continu fort parasités Les ratés ou les fausses interventions du dispo- sitif de traitement de l'information sous forme d'une suite d impulsions étroites amènent à la dénaturation du résul- tat Un désavantage encore à noter est oue ledit contr 3 leur peut donner une fausse alerte annonçant le claouage de la totalité des thyristors lorsou'une panne fugitive fait dis- paraitre momentanément la tension sur les soupapes. La présente invention vise à créer un contr 6 leur de thy- ristors d'une soupape à haute tension capable, grace à la com- O 30 paraison des codes représentatifs des nombres do thyristors - défectueux obtenus par tests multiples, de faire mieux connaltre la quantité de thyristors en défaut. Ce résultat est atteint par le fait eue dans un cont- rôleur de thyristors d'une soupape à haute tension com- portant des capteurs de tension de thyristor (un par thy- -4 - ristor) raccordés par des guides de luti&re au: entr es d'un convertisseur photo-électrique dont la sortie 0:t e-. liaison électrique avec l'entrée d'une' mémoire tampon oui a sa sortie inverseuse reliée à un indicateur de nombro de thyristors défoctueux et à un bloc de protection de la soupape à haute tension contre le percement, et doté d'un sélecteur relié électriquement audit convertisseur photo- -électrique et ayant son entrée d'adresse raccordée, un bloc de commande et sa sortie reliée à un indicateur de nombre de thyristors défectueux, selon l'invention l'ent- rée du sélecteur est raccordée à la sortie du convertisseur photoélectrique, sa sortie étant reliée à l'entrée de la mémoire tampon, que, d'autre Dart, le contrôleur contient un bloc de circuits logiques OU oui a son entrée raccordée à la sortie respective de la mémoire tampon et sa sortie raccordée à l'entrée d'information de l'indicateur de nom- bre de thyristors défectueux, un additionneur dont l'ent- rée est raccordée à la sortie du bloc de circuits logiques OU, une mémoire qui a ses entrées raccordées respectivement à la sortie de l'additionneur et aux sorties du bloc de com- mande et sa sortie raccordée à la deuxième entrée du bloc de circuits logiques OU, 'un comparateur qui a ses entrées raccordées respectivement à la deuxième sortie de l'addi- tionneur et à la sortie d'adresse de lecture de la mémoire et sa sortie reliée à l'indicateur de nombre do thyristors défectueux et au bloc de protection de la soupape à haute tension contre le percement. Le contrô leur peut comporter un bloc de contrôle de l'information enregistrée qui a ses ent- rées raccordées respectivement à la sortie de l'indica- teur de nombre de thyristors défectueux: et à la sortie du bloc de protection de la soupape à haute tension contre le percement et sa sortie reliée à l'entrée de commande du bloc de commande et à l'entrée de commande du bloc de protection de la soupape à haute tension contre le per- cement *que -2508245 Il est utile que le controleur coni- enne U: cor-:;a - teur supplémentaire oui a son entréc r-ccord 6 e à la -or- tie de l'additionneur et sa sortie reliée à l'erntrée AZ de l'additionneur. -5 Il est avantageux que l'additionncur corporte u ad- ditionneur composé à N échelons dont chacun se coipose d'un certain nombre d'additionneurs élémentaires, pi Lcipau: et supplémentaires, que les N entrées desdits additionneurs élémentaires servent d'entrées de bit à l'additio-rneur com- posé, que les sorties S des additionneurs principaux et supplémentaires du premier échelon soient raccordées au: entrées des additionneurs élémentaires supplémentaires du même échelon, qu'une sortie S de l'additionneur supplé- mentaire de chaque échelon constitue la sortie de l'addi- tionneur composé, que la sortie P de tous les échelons consécutifs soit raccordée aux entrées des additionneurs. élémentaires principaux de l'échelon suivant, que le der- nier échelon comporte un additionneur élémentaire dont les sorties P et S forment les sorties de l'additionneur com- posé-, que l'additionneur contienne également un convertis- seur de code dont les entrées soient raccordées aux sorties. de l'additionneur composé et un élément de mémoire constitmà par des bascules (une par échelon) dont les entrées J et x soient raccordées aux sorties inve 4 seuses dudit convertis& seur de code, que les entrées C des bascules soient réu- nies entre elles et constituent l'entrée de commande de l'additionneur, que la sortie Q de chacune des bascules soit raccordée à l'entrée de l'additionneur élémentaire de l'échelon correspondant au rang de la bascule et forme la sortie de l'additionneur, qu'il y ait de plus un comp- teur oui ait l'une de ses entrées de comptage raccordée à la sortie de retenue du convertisseur de code et sa deu- xième entrée de comptage réunie aux entrées C des bascules, ses sorties formant les sorties de l'additionneur, et un élément logiaue OU qui ait ses entrées reliées au bloc de commande et à la sortie d'un comparateur supplémentaire, sa sortie étant raccordée aux entrées RAZ des bascules et du compteur. -6 - Il est juste que la mémoire comporte on série un S 6 é- lecteur d'écriture, un organe de mémoire et un S 1 électeur de lecture, les sorties d'information du sélecteur de lec- ture étant raccordées aux deuziènes entrées des circuits logiques OU du bloc de circuits logiques. Il est bon cque le comparateur contienne en sério un circuit de comparaison et un bloc de circuits logiques ET dont chacun a sa première entrée raccordée à la sortie d'adresse respective du sélecteur de lecture de la mémoire, l'entrée du circuit de comparaison étant raccordée à la sortie de l'additionneur composé. Il est avantageux que l'indicateur de numéros des thyristors défectueux comporte un groupe de circuits lo- giques ET qui aient leurs premières entrées raccordées aux sorties du bloc de circuits logiques OU, un registre dont les sorties soient raccordées aux sorties des circuits lo- giques et, un indicateur lumineux qui ait ses entrées rac- cordées aux sorties du registre, un formateur d'impulsion RAZ oui ait son entrée raccordée aux deuxièmes entrées des circuits logiques ET et sa sortie reliée à l'entrée RAZ du registre, un circuit de comparaison qui ait ses premières entrées raccordées aux sorties d'adresse du sélecteur et sa sortie reliée aux deuxièmes entrées des circuits lo- giques ET, et un formateur d'adresse des tbyristors à contrôler dont les sorties soient raccordées aux deuxièmes entrées du circuit de comparaison. Dans le contrôleur selon l'invention, le raccordement du sélecteur à la sortie du convertisseur photo-êlectricuc et à la mémoire tampon permet de réduire le nombre d'é 16- ments de mémoire qui, à l'opposé des circuits combina- toires, sont plus sensibles au parasitage La restriction des éléments de mémoire dans les circuits de test des thyristors confère au contrôleur une immunité accrue contre les oarasites ce qui améliore sa fiabilit 6 L'adjonction des circuits logiques OU, évitant l'emploi d'un nouvel ad- ditionneur, favorise, elle aussi, la fiabilité du contra- 7 - leur la présence de l'additionneu ofr la oszbli de totaliser les thyristors défectueu- N a&vana ' en- core à noter à ce propos est que la totalisation Mait sur une information en code non pondéré et que e rsultat est en DCB On a ainsi la possibilité d'exploiter, nour compter les thyristors défaillants, des moyens inforzma- ticues classiques, éprouvés et fiables, ce qui profite également à la fiabilité du contrôleur D'autre paxt, la mémoire permet le test multiple des thyristors de la soupape et la statistique de ses résultats, par exemple par traitement majoritaire, ce qui augente lar- gement la fiabilité de fonctionnement du contrôleur la présence du comparateur oui permet de rejeter les données erronées dues au mauvais fonctionnement du contrôleur, par exemple à un dérangement des capteurs de tension de thyris- tor, est favorable, elle aussi, à la fiabilité de fonction- nement Ie bloc de contrôle de l'information enregistre sert à suivre la validité d'écriture dans les registres de mémoire de l'indicateur de nombre de thyristors-défec- tueux et du bloc de protection de la soupape à haute ten- sion contre le percement Ce bloc évite les fausses inter- ventions u bloc de protection en cas de défaillances ou de ratés du contrôleur L'adjonction d'un comparateur sup- plémentaire offre la possibilité d'annuler les indications fournies par un groupe de capteurs défectueux. Dans ce cui suit l'invention sera ezpliquée en prenant pour exemple 'une de ses formes de réalisation particuli- ères> décrite en référence aux dessins annexés, dans les- quels: la fig I représente le schéma synoptique dun contro- leur desthyristors d'une soupape à haute tension, selon l'invention; la fig 2, le schéma synoptique de l'additionneur du contrôleur selon l'invention; * 35 la fig 3, le schéma du comparateur du contrôleur se- lon l'invention; la fig 4, le schéma synoptique de l'indicateur de numéros des thyristors défectueux du contrôleur sel-on l'invention. Le contrôleur de thyristors d'une soupape à haute tension comporte des capteurs 1 de tension de thyristor (fig 1) raccordés par des moyens de guidage de lumière 2 aux entrées 3 d'un convertisseur photo-électrique 4 La fonction de capteur de tension de thyristor 1 est assurée par un transducteur transformant la tension sur le thyristor 5 en signal lumineux Le nombre de capteurs 1 est égal à celui des thyristors 5 de la soupape à haute tension, chaque capteur 1 étant relié électriquement à l'anode et à la cathode d'un thyristor respectif 5. La sortie multiple du convertisseur photo-électrique 4 est raccordée à l'entrée 6 d'un sélecteur 7 dont l'entrée d'adresse 8 est reliée à la sortie d'un bloc de commande 9. Les canaux du convertisseur photo-électrique 4 sont en nombre égal à celui des capteurs de tension de thyristor I raccordés à celui-ci La sortie d'adresse du sélecteur 7 lest raccordée à l'entrée d'adresse 10 de l'indicateur des numéros des thyristors défectueux 11 La sortie d'in- formation du sélecteur 7 est reliée à l'entrée 12 de la mémoire tampon 13. Pour contrôler une soupape à haute tension comportant, dans le mode d'exécution considéré, 256 thyristors, le sélecteur 7 comporte un bus d'adresse à douze lignes. Le contrôleur contient également un bloc 14 de circuits logiques OU dont l'entrée 15 est raccordée à la sortie respective de la mémoire tampon 13 et un addition- neur 16 qui a son entrée 17 raccordée à la sortie du bloc 14 de circuits logiques OU La sortie du bloc 14 est raccordée également à l'entrée de données 18 de l'indicateur 11 des numéros des thyristors défectueux Une mémoire 19 a ses entrées 20 et 21 raccordées respectivement à la sortie de l'additionneur 16 et à la sortie 22 du bloc de commande 9 et -9 sa sortie 23 reliée à la deuxième entrée 24 du bloc 14 de circutis logiques OU Un comparateur 25 a ses entrées 26 et 27 raccordées respectivement à la deuxième sortie de l'additionneur 16 et à la sortie d'adresse de lecture 28 de la mémoire 19, la sortie du comparateur 25 étant raccordée à l'entrée 29 d'un indicateur 30 du nombre de thyristors défectueux et à l'entrée 31 d'un bloc 32 de protection de la soupape à haute tension contre le per- cement. En vue de vérifier la validité de l'information sur le nombre de thyristors défectueux, le contrôleur com- porte un bloc 33 de contrôle de l'information enregistrée, dont les entrées 34 et 35 sont raccordées respectivement à la sortie de l'indicateur 30 du nombre de thyristors défectueux et à la sortie d'un bloc 32 de protection de la soupape à haute tension contre le percement et dont la sortie est reliée à l'entrée de commande 36 du bloc de commande 9 et à l'entrée de commande du bloc 32 de pro- tection de la soupape à haute tension contre le percement. Pour empêcher une fausse intervention du contrô- leur lors d'un court-circuit dans le circuit de la soupape à haute tension ou lorsque la tension sur ses bornes baisse au point de bloquer les capteurs 1, il est prévu un comparateur supplémentaire 37 qui a son entrée 38 raccordée à la sortie de l'additionneur 16 et sa sortie reliée à l'entrée de positionnement 39 de ce der- nier. L'entrée RAZ 40 de la mémoire 19 est raccordée à la sortie 41 du bloc de commande 9 Les sorties 42, 43, 44, 45 et 46 du bloc de commande 9 sont raccordées res- pectivement à l'entrée RAZ 47 de la mémoire tampon 13, à l'entrée de commande 48 de l'additionneur 16, à l'entrée de commande 49 de la-mémoire 19, à l'entrée RAZ 50 du bloc 32 de protection de la soupape à haute tension contre le percement, et à l'entrée RAZ 51 de l'in- dicateur 30 du nombre de thyristors défectueux. - Dans la forme de réalisation particulière considérée du contr 6 leur, l'additionneur 16 comporte,en série, un ad- ditionneur composé 52, un convertisseur de code 53 et un élément de mémoire 54 La sortie de l'élément de mémoire 54 est raccordéó à l'entrée multibit 55 de l'additionneur com- posé 52 (fig, 2) possédant N échelons ( 6 N l'occurrence N est égal à 4). Le premier échelon N comporte quatre additionneurs élémentaires 56, 57, 58 et 59 dont les trois premiers sont principaux et l'additionneur 59 est supplémentaire; le deu- xième échelon N 2 contient deux additionneurs élémentaires à trois entrées, l'additionneur 60 étant principal et 61 supplémentaire; le troisième échelon N 3 comporte un addi- tionneur élémentaire à trois entrées 62 qui est princi- pal, le quatrième échelon N 4 comportant un additionneur à deux entrées 63 Les huit entrées des additionneurs élé- mentaires 56, 57 et 58 constituent l'entrée I 7 de l'additionneur composé 52, l'une des entrées de l'addition- neur élémentaire 58 formant l'entrée de premier rang ou poids minimum de l'entrée multibit 55 Les sorties S des additionneurs 56, 57 et 58 sont raccordées aux entrées de l'additionneur élé- mentaire 59, les sorties P étant reliées aux entrées de l'additionneur élémentaire 60 L' une des entrées de l'ad- ditionneur élémentaire 61 sert d'entrée do deuxième rang de l'entrée multibit 55, les deux autres entrées étant rac- cordées à la sortie P de l'additionneur élémentaire 59 et à la sortie S de l'additionneur élémentaire 62 L'une des entrées de l'additionneur élémentaire 62 constitue l'entrée de troisième rang de l'entrée multibit 55, les deux autres étant raccordées aux sorties P des additionneurs élémen-. taires 60 et 61 L'une des entrées de l'additionneur élé 6- mentaire 63 forme l'entrée de quatrième rang de l'entréo multibit 55 et l'autre est raccordée à la sortie P de l'additionneur élémentaire 62. 3-5 Le co nvertisseur de code 53, qui est un décodeur li- néaire classique sert à traduire le binaire pur en déci- 1 i - mal codé binaire (DCB) Cette traduction comporte éga Ie- ment l'émission d'un' signal de report décimal si la somme courante des bits de poids faible est égale ou supérieure à 10 Par exemple, le nombre 12 se code en binaire 1100, ce qui fait que le convertisseur 53 délivre 00110 et un signal de report. Les sorties S des additionneurs élémentaires 59, 61, 62 et 63 et les sorties de l'additionneur 63 sont raccor- dées aux entrées du convertisseur de code 53 dont la sortie est reliée à l'élément de mémoire 54 Les sorties inverseuses des bits de poids faible du convertisseur de code 53 sont raccordées aux entrées K de bascules 64, 65, 66 et 67 comportant une entrée de commande commune C et une entrée de RAZ R servant d'entrée 48 à l'additionneur 16 La sortie de retenue 68 du convertisseur de code 53 est raccordée àune entrée de comptage 69 d'un compteur faisant partie de l'élément de mémoire 54 La deuxième entrée de comptage 71 du compteur 70 est réunie à l'entrée de commande C des bascules J-K 64, 65, 66 et 67 L'entrée RAZ R du compteur 70 et l'entrée RAZ R des bascules J-K 64 à 67 ont un point commun raccordé à la sortie d'un élément logique OU 72 dont l'une des entrées constitue l'entrée 37 de l'additionneur 16, son autre entrée formant l'entrée de deuxième rang de l'entrée à deux bits 48. Les sorties Q des bascules 64 à 67 sont raccordées respectivement aux entrées de premier, deuxième, troisième et quatrième-rang de l'entrée multibit 55 de l'additionneur composé 52 Les sorties Q des bascules J-K 64 à 67 et les sorties Q du compteur 70 constituent la sortie de l'addi- tionneur 16. La mémoire 19 (fig 1) contient un sélecteur d'écri- ture 73 dont l'entréenimultibit forme l'entrée 20 de la mémoire Le nombre de bits de l'entrée multibit dépend du code adopté pour l'additionneur 16 Le DCB est le meilleur choix, car deux caractères décimaux constituent à eux seuls un octet, mot-machine utilisé par la plupart des systèmes à microprocesseur modernes. -2508245 fi 2 - La mémo re 19 compo-rte également un organe ce m 6 moire 74 et un sélecteur de lecture 75, raccordés en série au sélecteur 73. Le nombre d'entrées multibit de l'organe de mémoire 74 est déterminé, d'une part, par celui des registres dans cet organe de mémoire 74 et, d'autre part, par la condition de faire la moyenne des résultats de façon que les défauts de fonctionnement de la soupape ne faussent pas l'apprécia- tion de son aptitude au fonctionnement En l'occurence, t O les registres (non représentés sur la figure 1) de l'organe 74 sont au nombre de huit L'entrée de commande du sélec- teur d'écriture 73 constitue l'entrée de commande 21 de la mémoire 19 Dans la forme de réalisation particulière du contrôleur en question, le sélecteur d'écriture 73, l'or- gane de mémoire 74 et le sélecteur de lecture 75 sont réalisés classiquement (cf Branka Soucek "Microprocessors and Microcomputers", USA, 1976, p 38 et l'aide-mémoire "Micro-circuits intégrés" sous la direction de Tarabrin A C, Moscou, Ed Energia, 1980, p 340). le comparateur 25 (fi:) contient en série un cir- cuit de comparaison 76 et un bloc de circuits logiqucs ET 77 Les premières entrées des circuits logiques ET constituent l'entrée 27 du comparateur, raccordée aux sorties d'adresse 28 du sélecteur de lecture 75 Ie cir- cuit de comparaison 76 comporte un décodeur binaire-déci- i mal 79 dont l'entrée multibit 80 formant l'entrée 26 du comparateur 25 est raccordée à la sortie de l'additionneur composé 52 les sorties du décodeur binaire-décimal 79, correspondant aux nombres " 5 ", " 6 ", " 7 ", " 8 " et fournissant le résultat de la comparaison, sont raccordées aux entrées 81 $ d'un circuit logique OU à plusieurs entrées 82 dont la sor- tie est raccordée aux deuxièmes entrées 83 des circuits logiaues ET. L'indicateur Il du nombre de thyristors défectueux (fig 4) contient un groupe de circuits logiques ET 84 qui ont leurs premières entrées raccordées aux sorties du bloc 14 de circuits logiques OU et leurs sorties reliées aux entrées asynchrones 85 d'm registre 86 Les sorties z du registre 86 sont raccordées aux entrées 8 '7 d'unl indi- cateur lumineux 88 dont le r 8 le, en l'occurrence, e t t;- nu par un jeu de diodes photo-émissives I 'entrue RAZ 89 du registre 86 est raccordée à un formateur d'impulsion de P RAZ 90 dont l'entrée 91 est raccordée à la sortie 92 d'un circuit de comparaison 93 I La sortie 92 est raccordée également aux deuxièmes entrées 94 des circuits logicues ET 84 Les premières entrées du circuit de comparaison 93 sont raccordées aux sorties d'adresse du sélecteur 7, ses deuxièmes entrées 95 étant reliées aux sorties d'un for- mateur 96 d'adresse des thyristors à contr 6 ler de la sou- pape à haute tension. En vue de transmettre l'information sur les thyris- * tors défectueux par une voie de communication vers un or- dinateur l'indicateur 11 de numéros des thyristors dé- fectuex comporte des blocs suppldmentaires (non-représentes. sur la Fig 4 $ Cette fonction dépassant le cadre du présent brevet, on n'en fait qu'une mention. le bloc de commande 9 (fig 1) comporte une horloge 2097 composée d'un générateur d'impulsions 98 et de quatre diviseurs de fréquence 99, 100, 101 et 102 réalisés en compteurs binaires respectivement modulo 10, 10, 4 et 9, reliés en série et aux décodeurs binaire-décimal - La sortie du générateur 98 est raccordée à l'entrée 103 d'un élément logique NON 104, à l'entrée 105 d'un élément de retard 106 et à l'entrée du diviseur de fré- quence 99 La sortie simple du diviseur de fréquence 99 est reliée à l'entrée du diviseur 100, à l'entrée 107 d'un élément logique INON 108 et auremières entrées 109 et 110 des élém ents logiques ET 111 et 112 respectivement. La deuxième entrée 113 de l'élément ET 111 est reliée à la sortie de l'élément logique NON 104, la deuxième ent- rée 114 de l'élément ET 112 étant raccordée à la sortie de l'élément de retard 106. Les sorties simples des diviseurs de fréquence 100 et 101 sont raccordées aux entrées des diviseurs 101 et 102, respectivement. 2508245- L orie Multiple 115 du divfrour doe frcé( c I Co: raccordoe auic promiercs O o:i trecs l Iic 1 un dsoup neints logicues Z-Ti 117 dont los duimset 5 s sont raccordees à la sortie de l'bnn o-icue i-0:N 108. Les sorties'119 et 120 dos elements igcus E 1 et 112 t la sortie multiple 11 d rued'lmtsoiu Cs ET, les sorties multip-les 122 et 123 des diviseur dlo frecuence 401 et 102 sont raccoàdees aux antroes d'un f Oz- mâteu r dtinstructions d'adresse 124. Io Le f'ormsteur d'instructions d'adresse 104 L ropresente * un ensemble d'éléments -lo 1-icues ZT redlisant la conjono'- tion des sisnaux d'adresse. Chacun des canaux de la sortie multiple 121 du groupe * d'elements logiques ET 117 sert à acheminer 4 les impulsions d'thorlo Ge ai,9 a 2 j, a 9, a O L'Dune manière analo Gue, chacu canal des sorties multiples 122 et 125 des diviseurs de frequence 101 et 102 est destine à transmetur lro S impul'- siens d'horloge -bl, b 2, b 3, b 4 ' et ci, c 2, c 3, c 9, c O respectivement. I Pour elever la rapidité du dispositif on peut-au,-men- ter le nombre de cellules de la memoire tampon 13 et,en simplifiant le selecteur 7,monter un selecteur s Uplementai- re entre la mémoire-tampon 13 et le bloc 14 de circuits logiques "i OU" (non montre sur la figure 1). * 2.5 Le contrôleur des thyristors d'une soupape a haute tension fonctionne de la façon suivante. Lorsque la soupape à haute tension est sous tension les capters i de tension de thyristor (fig 1) émettent des impulsions lumineuses Ces impulsions viennent Par l es guides de lumière 2 sur le convertisseur photo- -electriq ue 4 pour y être de nouveau trans for Mnees en electricite Si tous les thyristors 5 sont sains, le n'ombre d'impulsions à la sortie du convertisseurs photo'- electrique 4 sera égal à celui dehthyristors 5 dans la ,5 soupape Si un thyristor 5 est perce, les impulsions à la sortie du capteur I respectif manquent l e convcr- tisseur photo-électrique 4 délivre les impulsions -loc- triaues sur l'entrée 6 du sélecteur 7, le nombre de ces impulsions étant fonction de celui de thyristors sains. L'entrée d'adresse 8 du sélecteur 7 reçoit, par un bus à douze lignes, un signal d'adresse sous forme d'une combinaison de deux impulsions al, a 2, a 3,, a 8, et bl, b 2, b 3 et b 4 émises par le bloc de commande 9 En réponse à ce signal, un groupe de thy- ristors 5 est raccordé à la mémoire tampon 13 Dans la forme de réalisation particulière considérée du contro- leur,les thyristors 5 dans le groupe sont au nombre de 8; La même combinaison d'impulsions a et b arrive sur l'ent- rée 10 de l'indicateur 11 de numéros des thyristors dé- fectueux. La mémoire tampon reçoit sur son entrée 12 un train de 1 et de O, les I étant représentatifs des thyristors percés de la soupape à haute tension Ces I entrent dans le registre de la mémoi re tampon 13 qui les envoie à travers le bloc 14 d'éléments logiques OU sur l'entrée 17 de l'additionneur 16 et simultanément sur l'entrée d'in- formation 18 de l'indicateur 11 de numéros des thyristors défectueux. Dans:-l'additionneur composé 52, l'information se pré- sentant sous forme d'un train de 1 et de O subit le d 6- codage Dans ce oas, l'additionneur 52 fournit à l'entrée du convertisseur de code 53 le nombre de 1 dans le train binaire Le fonctionnement du convertisseur de code 55 est décrit ci-après Ie convertisseur de code 55 délivre les signaux à l'élément de mémoire 54. Cela étant, le bloc de commande 9 envoie un signal RAZ sur l'entrée 47 de la mémoire tampon 13; ensuite le signal d'adresse sur l'entrée 8 du sélecteur 7 change. et le cycle d'écriture de l'information provenant du deu- xième groupe de thyristors commence Dans ce cas l'élé- ment de mémoire 54 reçoit la somme des résultats de test des deux groupes de thyristors 5 en décimal codé 16, - binaire Après la fin do scrutation de tous les Lxroupes de thyristors 5 de la-soupape à haute tension dont le nombre est, en l'occurrence, égal à 32 le bloc de com- mande 9 fournit par sa sortie 22 un signal do co imande à l'entrée 21 de la mémoire 1 I Sur ce signal l'élément de mémoire 54 transfère, au moyen du sélecteur d'écri ture 73,le nombre en DCB dans le registre de l'organe de mémoire 74 de la mémoire 19 Cela étant, le bloc de commande 9 délivre par sa sortie 43 à l'entrée 48 de l'ad- ditionneur 16 un signal qui rèmet ' zéro, l'élément de mémoire 54. Après le chargement du premier registre de l'organe de mémoire 74 on relance le test de tous les groupes de thyristors 5 de la soupape à haute tension Le nombre de thyristors défectueux est compté par l'élément de mémoire 54 et transcrit dans le deuxième registre de l'organe de mémoire 74 Ensuite sont chargés le troisième registre et les suivants de l'organe de mémoire 74 qui, en l'occurrence, sont au nombre de huit. La séquence d'impulsions en provenance de la sortie multiple 44 du bloc de commande 9 effectue la lecture de l'information inscrite dans l'organe de mémoire 74. Simultanément, les mêmes impulsions arrivent de la sor- tie 28 de la mémoire 19 sur l'entrée d'adresse multiple 27 du comparateur 25. la première impulsion transmise par le premier bus vers l'entrée de commande 49 de la mémoire 19 effectue la connection des bits de premier rang des registres de l'organe de mémoire 74 à la sortie multiple 23. Un train de huit 1 ou de huit O arrive sur l'entrée 24 du bloc 14 de circuits logiques OU qui le transfère. vers l'entrée 17 de l'additionneur 16 En cas de déran- gement momentané des capteurs I le train binaire con- tient des 1 et des O Dans ce cas l'additionneur 16 fournit par sa deuxième sortie à l'entrée 26 du comparateur 25 un signal en code binaire représentatif du nombre de 1 à la sortie 23 de la mémoire 19 54 ledit 17 nombre de 1 est majoritaire, c'est-à-dire 5 sur 8, le comparateur 25 envoie par le bus correspondant au pro- mier bus de l'entrée multiple 297 une impulsion sur les entrées 29 et 31 de l'indicateur 30 de nombre de thyris- tors défectueux et du bloc 32 de protection de la sou- pape à haute-tension contre le percomont. Un I logique est écrit dans le bit defpremier rang des registres des éléments de mémoire (inexistants à la fig 1) de l'indicateur 30 et du bloc 32 Dans le cas' contraire, lorsque le nombre de I dans les bits de premier rang des registres de l'organe de mémoire 74 est inférieur à -4, le bit de premier rang des re- gistres de mémoire de l'indicateur 30 et du bloc 32 re- çoit un O logique. Sur la deuxième impulsion transmise par le deuxième bus à partir de la sortie multiple 44 du bloc de com- mande 9 vers,l'entrée multiple 49 de la mémoire 19, la sortie multiple 23 se branche sur les bits de deuxième rang de l'organe de mémoire 74 Le train de 1 et de O vient sur l'entrée 24 du bloc 14 de circuits logiques OU et de là sur l'entrée 17 de l'additionneur 16 I,'addition- neur 16 fournit" par sa deuxième sortie,à l'entrée 26 du comparateur un signal représentant en binaire le nombre de I sur la sortie 23 de la mémoire 19, c'est- -à-dire le nombre de I contenus dans les bits de deu- xième rang des huit registres de l'organe de mémoire 74. Si ledit nombre de 1 atteint la majorité, c'est- -à-dire 5 sur 8, le comparateur 25 émet sur le bus cor- respondant au deuxième bus de l'entrée multiple 27, une impulsion vers les entrées 29 et 31 de l'indicateur 30 et du bloc 32 Un I logique entre dans le bit de deu- xième rang des registres de mémoire de l'indicateur 30 et du bloc 32. D'une manière analogue, c'est-à-dire selon le principe majoritaire, on effectue le transfert de 1 de tous les bits des registres de l'organe de mémoire 74 18 - de la mémoire 19 dans les bits respectifs des rcgistres de mémoire de l'indicateur 30 et du bloc 32 Iorsque les registres de l'indicateur 30 et du bloc 32 reçoivent le même nombre décimal codé binaire, ce qui témoigne de leur bon état de fonctionnement et de l'absence de ratées, une information identique vient sur les entrées multibit et 34 du bloc 33 de contrôle de l'information enregis- trée Le bloc 33 maintientsur l'entrée du bloc 32 de pro- tection de la soupape à haute tension contre le perce- ment,le signal de validation du transfert de l'ordre de coupure de la soupape à haute tension le même signal vient sur l'entrée 36 du bloc de commande 9 pour valider la remise à zéro des registres de l'organe de mémoire 74 de la mémoire 19. Dans le cas o le nombre inscrit dans le registre du bloc de protection 32 dépasse le nombre spécifié de thy- ristors exs Jdentaires de la soupape, le bloc de protec- tion 32 fait couper la soupape La remise à zéro des éléments de mémoire de l'indicateur 30 s'effectue sur un signal issu de la sortie 46 du bloc de commande 9 après le chargement de la totalité des registres de l'organe de mémoire 74 Si les contenu Sdes registres de mémoire de l'indicateur 30 et du bloc de protection 32 sont discordants, les circuits de sortie du bloc 32 sont bloqués et le bloc de commande 9 ne reçoit aucun signal sur son entrée 36 Aussi le bloc de commande 9 émet encore un double ordre de transférer l'information des registres de l'organe de mémoire 74 dans les registres de mémoire de l'indicateur 30 et du bloc de protection 32 Cela étant, tous les éléments de mémoire du contr 8- leur sont remis à zéro et le cycle de test des thyris- tors 5 de la soupape reprend. Dans le cas o les signaux en sortie des bits des registres de l'indicateur 30 et du bloc de protection 32 ne sont pas les mêmes pendant une longue durée, le bloc de contrôle de l'information enregistrée 33 émet une alerte de panne. 19 - L'additionneur 16 (fig 2) fonctionne de la façon suivante. IL'information sur l'état des hthyristors 5 de la soupape à haute tension vient sur l'entrée 17 de l'ad- ditionneur 16 par octets successifs Chacue octet ren- seigne sur huit thyristors 5 Le nombre de 1 dans l'oc- tet correspond à celui desbhyristors défectueux 5 Ies octets arrivant sur l'entrée 17 se succèdent dans le temps Simultanément, ou avec un certain retard, le buú de bit de premier rang de l'entrée de commande 48 de l'ad- ditionneur 16 reçoit les impulsions de commande de la sor- tie 43 du bloc de commande 9. Le test du premier groupe de thyristors se traduit par l'arrivée sur l'entrée 17 d'un premier octet, c'est- -à-dire de huit bits se présentant aux huit entrées de bit de premier rang de l'additionneur composé 52. Ce dernier délivre la somme binaire des 1 contenus dans le premier octet; la même somme en DCB étant envoyée par le convertisseur de code 53 sur les entrées d'infor- mation de l'élément de mémoire 54 Avant le comptage des thyristors défectueux l'élément de mémoire 54 est remis à zéro; aussi tous les bits de l'entrée multiple 55 de l'additionneur composé 52 sont-ils à O De cette façon, à la scrutation du premier groupe de thyristorsl'addi- tionneur 52 ne totalise que huit bits venant sur huit ent- rées des additionneurs élémentaires 56, 57 et 58 Le premier échelon de sommation NI reçoit en entrée les poids 1 et délivre par ses sorties S également les poids 1, et par ses sorties P les poids 2 les sorties S des additionneurs 56, 57 et 58 fournissent les sommes partielles du poids 1 Le poids 1 de la somme rechercbée apparait sur la sortie S de l'additionneur 59. Le deuxième échelon de sommation N 2 fait la somme des bits de deuxième rang, c'est-à-dire de poids 2 La sortie S de l'additionneur 60 délivre la somme partielle des poids 2 résultant de l'addition des signaux sur les - sorties P des additionneurs 56, 57 et 58 Ladite somme, tout comme le signal sur la sortie P de l'additionneur 59 et le signal du poids 2 sur l'entrée 55 (qui est un O à la scrutation du premier groupe de thyristors) viennent sur l'additionneur 61 Le poids 2 de la somme recherchée est disponible sur la sortie S de l'additionneur 61. L'add&itionneur 62 délivre par sa sortie S un signal de troisième rang, soit de poids 4, de la somme recher- chée sur les signaux issus des sorties P des additionneurs 60 et 61 et le signal de 'sortie du bit de troisième rang de l'entrée 55, égal à O lorsqu'on teste le premier groupe des thyristors. L'additionneur 63 fournit par sa sortie S un signal de quatrième rang, c'est-à-dire de poids 8, de la Sonme et par sa sortie P le signal de report de poids 16 Ces signaux de sortie sont conditionnés par les signaux d'entrée en provenance de la sortie P de l'additionnour 62 et du bit de quatrième rang de l'entrée 55, ce dernier étant un O au premier test. Le convertisseur de code 53 traduit en DCB la somme binaire sortie de l'additionneur composé 52,près la disparition de l'impulsion de comptage présente pendant le test de chaque groupe de tbyristors sur le bit do pre- mier rang de l'entrée 48 les auatre bits/poids faible " 1 ", 2, 4, 8 " de la somme en DCB sont écrits dans les bascules JK 64, 65, 66 et 67 L'impulsion de comptage s'applique à l'entrée de comptage unique desdites bas- cules 64 à 67 et à la deuxième entreé 71 du comp -eur bi- naire-décimal du compteur 70 Ia sortie PIO de report Do décimal 68 au premier test n'est pas A O O I La remise à zéro préalablo do l'6 ldment de mémoiro 54 s'opère sur un signal on provenance do l'6 elment logique OU A deux entrées 72 qui reçoit dans co cas sur ses entrées les signaux do l'entrée 39 ot du bus de bit de deuxième rang de l'entrée de commande 48. A l'échéance de la première impulsion de comptage les bascules 64 à 67 délivrent par leurs sorties Q à 21 2508245 21 - l'entrée multibit 55 une information sur le nombre de thyristors défectueux, cormptés au premier -test en d C- cimal codé binaire dont les bits du premier au quatrième concordent avec ceux du binaire pur. Au deuxième test l'additionneur 52 fait la somme des thyristors défectueux dans le deuxième groupe de thyristors et dans le permier groupe de thyristors, c'est-à-dire la somme du nombre binaire sur l'entrée 17 et du nombre bi- naire sur l'entrée 55 Dans ce cas le nombre obtenu peut dépasser 10 Le convertisseur de code 53 fournit alors par sa sortie PIO 68 un signal qui met à I le bit/poids faibb du compteur binaire-décimal 70 à la fin de la deu- xième impulsion de comptage Dans ce cas, au troisième test l'additionneur 52 fait la Somme du nombre de thy- ristors défectueux dans le troisième groupe de thyristors et du nombre inscrit dans les bascules 64 à 67 qui résulte du deuxième test. Par la suite, l'additionneur 16 fait la somme du nombre sur l'entrée 17 et du nombre inscrit dans les bas- cules 64 à 67 après le test du groupe précédent de thyris- tors Tous les groupes de thyristors testés, la somme est transférée des sorties Q desdites bascules 64 à 67 et des sorties du compteur 70 dans l'un des registres de l'or- gane de mémoire 74. Le comparateur 25 (fig 5) fonctionne de la manière suivante Le comparateur 25 reçoit en entrée des signaux représentatifs d'un nombre binaire comportant autant de I logiques;qu'il y en a dans les registres de l'organe de mémoire 74 Si le nombre est égal à 4 et au-dessous il indique la quantité d'erreurs d'écriture de 1 logique dans le registre de l'organe de mémoire 74 Si le nombre est égal à 5 et au-dessus cela montre cue la cuantité d'er- reurs d'écriture de O logique dans les registres constitue la différence entre le nombre 8 et le nombre à comparer. " Les impulsions représentant le nombre binaire vi- ennent sur les entrées 80 du décodeur 79 pour activer les sorties de celui-ci dont les numéros d'ordre 22 - 0,1,2,,8 correspondent au nom bre d'entrée Si le nozbre su l'entrée 26 du comparateur 25 est de 4 et au-dessous, l'impulsion à l'entrée 81 du circuit logique OU 82 manque. Mais si le nombre sur l'entrée 26 du comparateur 25 est de 5 et au-dessus, une impulsion de sortie du décodeur 79 vient sur l'une des entrées 81 du circuit logique OU 82 dont la sortie constitue celle du circuit de comparaison 76 C'est de cette façon que le nombre arrivant sur l'entrée 26 du comparateur 25 est comparé au nombre 4 représentant le maximum possible de fausses interventions des capteuxs 1 de tension de thyristor. Le circuit de comparaison 76 fournit une impulsion aux deuxièmes entrées 83 des circuits logiques ET du bloc 77 de circuits logiques Lorsque les huit bits des regis- tres de l'organe de mémoire 74 sont testés successivement le signal de commande vient simultanément sur l'entrée d'ad- resse 27 du comparateur 25 Au test des bits de premier rang le signal d'adresse arrive par lepremier bus de l'entrée 27, au test des bits de deuxième rang par le deuxième bus et ainsi de suite Un i d'adresse vient sur l'entrée 78 du circuit logique ET respectif qui fournit une impulsion d'information 3 la ligne bus respective de là sortie 28 du comparateur 25 C'est ainsi aue huit nombres binaires contenus dans les registres de l'organe de méuoire 74 sont transcrits dans les registres de l'indicateur 30 pt du bloc 32 Le comparateur 25 permet de s'affranchir de ratés des capteurs 1 de tension de thyristor et de con- firmer la validité des affichages de l'indicateur Il et llefficacité du bloc de protection 32. L'indicateur 22 de nombre de thyristors défectueux (fig 4) fonctionne de la façon suivante. L'opérateur spécifie à l'aide du formateur d'adresse 96 l'adresse du groupe de thyristors à tester; dans ce cas deux sur douze des lignes bus de l'entrée 95 du circuit de comparaison 93 reçoivent deux " 1 " logiques L'indicateur 11 reçoit sur son entrée 10, un par un, les signaux d'adresse - de tous les groupes de thyristors de la soupape à haute tension à travers le sélecteur 7 Au moment dc la bcoïncidence des signaux d'adresse le circuit de comparaison 93 délivre par sa sortie 92 un I à l'entrée 91 du formateur d'impul- sions RAZ 90 qui émet un bref signal RAZ à l'entrée 89 du registre 86 Simultanément, la même impulsion vient sur les deuxièmes entrées des circuits logioues ET 84 Au cours du test du groupe donné, de thyristors l'cntrée 18 de l'indicateur 11 reçoit par huit Lignes bus l'information sous forme de 0 et de I logiques sur l'état des thyristors 5 dans le groupe Si le groupe a un thyristor percé, la ligne bus respective achemine vers l'entrée 18 de l'indicateur 11 et la première entrée de l'élément logique ET 84 respectif un I logique Ledit élément ET 84- délivre une impulsion & l'entrée 85 du registre 86 Le registre 86 mémorise l'in- formation appliquée sur son entrée 18 sous forme d'une com- binaison de 1 et de 0 représentatifs de l'état des thyris- tors du groupe dont l'adresse a été spécifiée par le for- mateur d'adresse 96. Zle registre 86 ' délivre des impulsions de longue du- rée aux entrées 87 de l'indicateur 88 visualisant l'état des thyristors du groupe donné, Le bloc de commande 9 (fig 1) fonctionne de la ma- nière suivante L'horloge 98, réalisée en multivibrateur symétrique, produit des impulsions g arrivant sur l'entrée du diviseur de fréquence 99 Le diviseur de fréquence 99 fournit les impulsions avant en coincidence avec celui de l'impulsion à la sor- tie du diviseur de fréquence 99, sa durée étant égale: la moitié de la même impulsion Cette impulsion sert à 24 - former l'o-rdre de déclenchement du comptage dans les élé- ments de mémoire 54 de l'additionneur 16 I'élément lobi- que ET 112 fournit une impulsion dont le front arrière coïincide avec celui de l'impulsion à la sortie du diviseur de fréquence 99 et dont'la durée est la moitié de la même impul- sion,au retard du front avant près, ce retard étant du à l'élément de retard 106 Cette impulsion est destinée à la formation de l'ordre de remise à zéro de la mémoire tam- pon 13 Le diviseur 100 délivre, par sa sortie multiple 115, les impulsions de deuxième fréquence intermédiaire à la première entrée 116 du groupe 117 d'éléments logiques ET dont la deuxième entrée reçoit un signal inversé ot du diviseur 100 Les impulsions de sortie du diviseur IC O s'en trouvent écourtées Ces impulsions servent à la g 6 né- ration des O logiques destinés à tester les groupes de thyristors. Chaque signal de test de tout groupe de thyristors est suivi de l'impulsion dudit ordre de déclenchcm,ent du comp- tage; ensuite, avec un retard nécessaire pour tur:lr'er le comptage, vient l'impulsion dudit ordre de remise zdro de la mémoire tampon 13, après quoi apparalt le Sirjral de test du groupe de thyristors suivant I Le divi our 100 dt- livre par sa sortie simple les impulsions à l'entréo du diviseur 101 qui fournit, par sa sortio multiple 122, les impulsions de troisième fréquence intermédiaire à l'ent- rée du formateur d'instructions d'adresse 124 pour e 3 nen- drer les signaux d'horloge "b". Le diviseur 101 fournit, par sa sortie simple, les im- pulsions à l'entrée du ditiseur 102 qui délivre, par sa sortie multiple 123, les impulsions de basse fréquence destinées à la formation des signaux d'horloge "cl'. Le formateur 124 réalise la conjonction desdits si- gnaux ce qui permet d'élaborer les commandes ces organes du contrôleur. Le sélecteur 7 reçoit sur son entrée 8 et transfère vers l'entrée 10 de l'indicateur 11 les ordres suivants: 2508245- -2.5- (cl+c 2 +c 3 + c 8 ",u(bl +b 2 +b 5 +b 4) (al+a 2-ia 3 a) le bloc de commande 9 délivre par sa sortie 42 un ordre retardé c( g Iles deux bus transfèrent les ordres de la sortie 43 vers l'entreée 48: ordre de déclenchement du comptage o C- ç t ordre RAZ sous forme suivante: (ei + c 2 + c 3 + c S) b 4 a O Za sortie 22 fournit à l'entrée 21 de la mémoire 19 les ordres suivants: (cl c 2 +c 3 + c 8) b 4 a 9 la sortie 44 délivre à Ilontrée 49 de la mémoire 19 les ordres suivants: c 9 bl (a 2 +a 3 +a 4 +,a 9) o 9.b 2 (a 2 a 3 +a 4 +, a 9) c 9.b 3 (a 2 +a 3 +a 4 i a 9). Ia sortie 45 fournit à l'entrée 50 les ordres RAZ suivants: c 9 b 4 a 9; c O (bl + b 2 +b 3) al l'entrée 40 de la mémoire 19 reçoit de la sortie 41 les ordres suivants: R c,9 (bl + b 2 +b 3) a O I La sortie 36 reçoit un ordre de contr 3 le K La sortie 46 fournit à l'entrée 51 do l'indi- cateur 30 les ordres suivants: c 9 (bl + b 2 + b 3) al. 26 - REVN Di CATI O YS 1 Contr 6 leur desthyristors d'une soupape à haute ten- sion comportant, en nombre égal au nombrc de thyristors ( 5), dos capteurs ( 1) de tension thyristors raccordés par des guides de lumière ( 2) aux entrées ( 3) d'un convertisseur photo-électrique ( 4) dont la sortie est connectée électri- auement à l'entrée d'une mémoire tampon ( 13) dont la sortie inverseuse est à son tour connectée électriquement a un in- dicateur ( 30) de nombre de thyristors défectueux et à un 1 O bloc ( 32) de protection de la soupape à haute tension con- tre le percement, un sélecteur ( 7) connecté électriquement audit convertisseur photo-électrique ( 4) et qui a son entrée d'adresse ( 8) raccordée à un bloc de commande ( 9) et sa sortie reliée à un indicateur ( 11) de numéros des thynis- tors défectueux, c a r a c t é r i S é en ce que l'entrée ( 6) du selecteur ( 7) est raccordée à la sortie du convertis- seur photo-électrique ( 4), sa sortie étant raccordée à l'en- * trée ( 12) de la mémoire tampon ( 13), que le contrôleur con- tient de plus un bloc ( 14) de circuits logiques OU qui a son entrée ( 15) raccordée à la sortie respective do la mémoire tampon ( 13) et sa sortie, reli 6 e à l'entrée d'information ( 18) de l'indicateur ( 11) de nombre do thyristors défoc- tueux, un additionneur ( 16) dont l'entrée ( 17) ost raccor- dée à la sortie du bloc ( 14) de circuits logiques OU, une mémoire ( 19) qui a ses entrées ( 20, 21, 40 et 49) raccordées, respectivement, à la sortie de l'additionneur ( 16) et aux sorties ( 22, 41 et 44) du bloc do commando ( 9) ot sa sortie ( 23), reliée à une douxi 6 me entrée ( 24) du bloc ( 14) do circuits logiques OU, un comparateur ( 25) qui a ses entrées ( 26 et 27) raccordées, respectivement, à la deuxième sortie de l'additionneur ( 16) et à la sortie d'adresse de lecture ( 28) de la mémoire ( 19) et sa sortie, reliée à l'indicateur ( 30) de nombre de thyristors défectueux et au bloc ( 32) de protection de la soupape à haute tension contre le perce- ment. -27- 2 Controleur selon la revendication 1, c a r a c - t é r i S é en ce qu'il comporte un bloc ( 33) de cont- rôle de l'information enregistrée qui a ses entrées ( 34 et 35) raccordées, respectivement à la sortie de l'indi- cateur ( 30) de nombre de thyristors défectueux et à la sor- tie du bloc ( 32) de protection de la soupape à haute ten- sion contre le percement et sa sortie reliée à l'entrée de commande ( 36) du bloc de commande ( 9) et à l'entrée de commande du bloc ( 32) de protection de la soupape à haute tension contre le percement 3 Contrôleur selon les revendications 1 et 2, c a- r a c t é r i S é en ce qu'il comporte un comparateur supplémentaire ( 37) oui a son entrée ( 38) raccordée à la sortie de l'additionneur ( 16) et sa sortie reliée à l'ent- rée RAZ ( 39) de l'additionneur ( 16). 4 Contrôleur selon les revendications 1 à 3, c a - r a c t é r i S é en ce cue l'additionneur ( 16) comporte un additionneur composé ( 52) avec N échelons dont chacun contient un certain nombre d'additionneurs principaux et supplémentaires élémentaires ( 56, 57, 58, 59, 60, 61, 62 et 63), aue N entrées desdits additionneurs élémentaires constituent les entrées de bit de l'additionneur composé ( 52), que les sorties S des additionneurs principaux et supplémentaires ( 56, 57, 58 et 59) du premier échelons N 1 sont raccordées aux entrées des additionneurs élémentaires supplémentaires ( 59) du même échelon, qu'une sortie S de l'additionneur supplémentaire de chaque échelon sert de sortie à l'additionneur composé ( 52), que la sortie P de chaoue échelon suivant est raccordée aux entr 6 es des additionneurs élémentaires principaux ( 60, 61 et 62) do l'échelon suivant, que le dernier échelon N 4 comporto un additionneur élémentaire ( 63) dont les sorties I et Sc. constituent les sorties de l'additionneur composé ( 52), un convertisseur de code ( 53) dont les entrées sont rac- cordées aux sorties de l'additionneur composé ( 52), un élément de mémoire ( 54) comportant des bascules ( 64, 28 - , 66 et et 67) (une par échelon N) dont les entrées J, sont raccordées aux sorties inverseuses du convertisseur de code ( 53), que les entrées C des bascules ( 64,65,66 et67) ont un point commun formant l'entrée de commande ( 48) de l'additionneur ( 16), que la sortie Q de chacune des bas- cules ( 64, 65, 66 et 67) est raccordée àl'entrée deo l'ad- ditionneur élémentaire de l'échelon correspondant au rang de la bascule et forme la sortie de l'additionneur ( 16), qu'il y a également un compteur ( 70) qui a son entrée de comptage ( 69) raccordée à la sortie de report ( 68) du con- vertisseur de code ( 53), sa deuxième entrée de comptago ( 71), réunie aux entrées C des bascules ( 64, 65, 66 et 67), ses sorties constituant les sorties de l'additionneur ( 16), un élément logique OU ( 72) qui a ses entrées reliées au bloc de commande ( 9) et à la sortie du comparateur supplé- mentaire ( 37) et sa sortie raccordée aux entré?s RAZ des bascules ( 64, 65, 66 et 67) et du compteur ( 70). Contrôleur selon les revendications I à 4, c a - r a c t é r i S é en ce aue la mémoire( 19) comporte en S 6- rie un sélecteur d'écriture ( 73), un organe do mzoire ( 74) et un sélecteur de lecture ( 75), les sorties d'information du sélecteur de lecture ( 75) étant raccordées aux deuxièmes entrées des circuits logiques OU du bloc ( 14) de circuits logiques, 6 Contrôleur seloh les revendications a à 5, c a - r a c t é r i S é en ce que le comparateur ( 25) comporte en série un circuit de comparaison ( 76) et un bloc ( 77) de circuits logiques ET, aue les premières entrées do clacun desdits circuits logiques ET sont raccordées à la sortie d'adresse respective ( 28) du selecteur de lecture ( 75) de la mémoire ( 19), l'entrée du circuit de comparaison ( 76) étant raccordée à la sortie de l'additionneur composé ( 52). 7 Contrôleur selon la revendication 1, c a r a c - t é r i S 6 en ce cue l'indicateur ( 11) des numéros des thyristors défectueux comporte un groupe de circuits lo- giques ET ( 84) dont les premières entrées sont raccordées 29 - aux sorties du bloc ( 14) de circuits logiques O U, un re- gistre ( 86) dont les entrées sont raccordées aux sorties des circuits logiques ET ( 84), un indicateur lumineux ( 88) dont les entrées ( 87) sont raccordées aux sorties du registre ( 86), un formateur dtimpulsions RAZ ( 90), qui a son entrée ( 91) raccordée aux deuxièmes entrées des cir- cuits logioues ET ( 84) et sa sortie, reliée à l'entrée 2 AZ ( 89) du registre ( 86), un circuit de comparaison ( 93) qui a ses premières entrées raccordées aux: sorties d'adresse du sélecteur ( 7) et sa sortie ( 92), reli Oe aux deuxi 6 mes entrées ( 94) des circuits logiques ET ( 84) et un forma- teur ( 96) d'adresse des thyristors à contrôler dont les sorties sont raccordées aux deuxièmes entrées ( 95) du cir- cuit de comparaison ( 93).