La présente invention concerne une mémoire à semiconducteurs en circuit intégré, et porte plus particulièrement sur une mémoire dans laquelle plusieurs cellules de mémoire comportant des condensateurs de stockage sont intégrées sur un même substrat semiconducteur. Il existe dans l'art antérieur des mémoires à semiconducteurs en circuit intégré, dans lesquelles un grand nombre de cellules de mémoire, consistant chacune en un condensateur de stockage de structure Métal-Isolant-Semiconducteur (MIS) et en une porte de transfért constituée par un transistor à effet de champ de structure MIS, sont intégrées sur un seul substrat semiconducteur. Les mémoires de ce type sont largement utilisées, du fait de leur densité d'intégration élevée. On appelle généralement ces mémoires "mémoires à un seul transistor par cellule". Le condensateur de stockage est formé entre la couche métallique d'électrode qui se trouve sur la couche isolante placée à la surface du substrat semiconducteur, et la couche d'inversion qui est induite à la surface du substrat semiconducteur, sous cette électrode. La porte de transfert commande le transfert de charge entre le condensateur de stockage et une ligne de bit, par l'intermédiaire du signal qui est appliqué à partir de la ligne de mot. Les charges qui sont stockées dans le condensateur de stockage en fonction de l'information à enregistrer se réduisent sous l'effet des fuites, au fur et à mesure que le temps s'écoule. Ainsi, pour conserver l'information, on soumet habituellement le condensateur de stockage de charge à une opération, appelée "rafraîchissement", qui consiste à appliquer des charges à ce condensateur, à partir d'un circuit externe, avec une période donne, en conformité avec les charges qui sont stockées dans le condensateur de stockage considéré. Il est souhaitable que cette période de rafraîchissement soit la plus longue possible.Les mémoires à semiconducteurs en circuit- intégré comportant un grand nombre de cellules de mémoire sur un même substrat semiconducteur doivent avoir une caractéristique de stockage de charge telle que les condensateurs de stockage de toutes les cellules de mémoire ne perdent pratiquement pas leur charge pendant la période de rafraîchissement.L'expression "ne perdent pratiquement pas" #signifie qu'il est normalement possible de détecter la présence ou l'absence de charges dans le condensateur de stockage, c'est-à-dire qu'on peut lire correctement l'information, jusqu'au rafraîchissement suivant Dans le cas d'une mémoire d'une aussi grande capacité, il suffit qu'il existe une seule cellule de mémoire ayant une caractéristique de stockage de charge défectueuse, c'est-à-dire une seule cellule de mémoire qui soit incapable de conserver la charge nécessaire pendant la période de rafraîchissement, pour que la mémoire complète doive être rejetée. La période moyenne de conservation de charge d'un condensateur de stockage est généralement assez longue, mais la période de rafraîchissement est fixée à une valeur faible.Par exemple, bien que la période de conservation de charge soit de 1 à 10 s, on fixe par exemple la période de rafraîchissement à quelques millisecondes. Cependant, une partie des cellules de mémoire ont des périodes de conservation de charge extrêmement cou#rtes, en comparaison de la valeur moyenne, et le taux de mémoires défectueuses dans l'ensemble des mémoires fabriquées est très élevé. Pour augmenter la capacité, afin d'améliorer les caractéristiques de stockage de charge de tous les condensateurs de stockage, il est nécessaire d'augmenter la taille des condensateurs de stockage, ce qui présente l'inconvénient de dégrader la densité d'intégration de la mémoire. D'autre part, il est souhaitable de donner des caractéristiques de stockage de charge égales à tous les condensateurs de stockage, dans le but d'éviter l'existence de cellules de mémoire défectueuses, et d'augmenter la densité d'intégration. L'invention a pour but de réaliser une mémoire à semiconducteurs en circuit intégré, qui ne perde pas facilement l'information enregistrée et qui possède une densité d'intégration élevée. L'invention a également pour but de réaliser une mémoire capable de fonctionner avec une période de rafralchissement très longue. L'invention a également pour but de réaliser une mémoire dans laquelle tous les condensateurs de stockage puissent stocker les charges nécessaires pendant la période de rafraîchissement. L'invention a également pour but de réaliser une mémoire à semiconducteurs en circuit intégré présentant une densité d'intégration élevée, et comportant un grand nombre de con densateurs de stockage de petite taille. L'invention a également pour but de réduire les fuites excessives qui sont susceptibles d'apparaître dans une partie des condensateurs de stockage, parmi un grand nombre de ces condensateurs. L'invention a également pour but de réaliser une mémoire à semiconducteurs en circuit intégré qui présente des caractéristiques de stockage de charge identiques pour tous les condensateurs. Dans une mémoire #à semiconducteurs en circuit intégré à laquelle l'invention apporte un perfectionnement, plusieurs condensateurs de stockage sont disposés de façon adjacente dans le substrat semîconducteur,de façon à obtenir une densité d'intégration élevée. Des charges correspondant à l'information à enregistrer sont stockées de façon générale dans la couche d'inversion de la surface du substrat qui forme le condensateur de stockage, mais cette #couche d'inversion peut être remplacée par une région, formée à l'intérieur du substrat, qui a un type de conductivité opposé à celui du substrat. Le condensateur de stockage forme la cellule de mémoire en association avec la porte de transfert qui commande la charge et la décharge.Un certain nombre de cellules de mémoire sont généralement disposées sous la forme d'une matrice, -ce qui forme ainsi un réseau de cellules de mémoire sur le substrat. On a déterminé que, dans une mémoire à semiconducteurs en circuit intégré de ce type, les condensateurs de stockage qui se trouvent à la périphérie du réseau de cellules de mémoire ont une période de stockage de charge très courte, par rapport à celle des condensateurs de stockage qui se trouvent à l'intérieur du réseau. Ainsi, les condensateurs de stockage situés sur les bords du réseau tendent à présenter des fuites plus élevées. L'apparition de ces fuites plus élevées est due aux raisons expliquées ci-dessous. Dans le réseau de cellules de mémoire, les condensateurs de stockage sont entourés par les condensateurs de stockage adjacents, tandis que les condensateurs de stockage qui se trouvent sur les bords du réseau sont situés face à une région qui ne comporte pas d'éléments fonctionnels. En d'autres termes, à l'extérieur de la couche d'inversion, ou d'une région d'un premier type de conductivité qui fait fonction de région de stockage de charge pour le condensateur de charge qui se trouve au bord du réseau, il s'étend une région de substrat qui a un type de conductivité opposé à celui de la région de stockage de charge Dans la région du substrat, des porteurs d'origine thermique sont toujours engendrés de façon spontanée, à vitesse constante. La pénétration de ces porteurs dans la région de stockage se traduit par l'apparition de fuites Les fuites dans la région de stockage de charge résultent de la pénétration de porteurs minoritaires de long de la surface du substrat. Du fait que les régions de stockage de charge qui se trouvent sur les bords du réseau font face à la région extérieure de substrat qui est considérablement plus étendue que la région intérieure du substrat qui se trouve entre les régions de stockage, à l'intérieur du réseau, le nombre de porteurs engendrés de façon spontanée qui pénètrent le long de la surface de la région du substrat est très élevé.Les/régions de stockage de charge qui se trouvent à l'intérieur du réseau reçoivent également des porteurs de charge qui sont engendrés de façon spontanée dans la région du substrat se trouvant entre les régions de stockage de charge adjacentes, mais ces porteurs sont en nombre moindre. Du fait que la région intérieure du substrat qui s1 étend entre les régions de stockage de charge adjacentes est étroite, le nombre total de porteurs qui sont engendrés spontanément dans cette région est faible. Ainsi, les régions de stockage de charge qui se trouvent sur les bords du réseau présentent des fuites excessives. En particulier, les fuites qui se manifes- tent dans les régions de stockage de charge se trouvant dans les coins du réseau sont extrêmement élevées. Outre la pénétration aléatoire de porteurs d'origine thermique, il existe d'autres facteurs qui font apparaître des fuites élevées dans les régions de stockage de charge se trouvant à la périphérie du réseau. L'un des facteurs les plus importants consiste dans l'existence d'une couche conductrice qui est formée sur la couche isolante qui recouvre le substrat, et qui s'étend vers l'extérieur de la région du réseau de cellules de mémoire. Cette couche conductrice est obligatoire. pour attaquer les cellules de mémoire sélectionnées, à partir des circuits périphériques qui sont disposés à l'extérieur du réseau de cellules de mémoire. Cette couche conductrice peut recevoir une tension qui est suffisante pour faire apparaître une couche d'appauvrissement à la surface du substrat, sous la couche conductrice.Lorsque la couche d'appauvrissement s'étale sur une région étendue, en contact avec les régions de stockage de charge, les porteurs minoritaires qui sont engendrés de façon spontanée dans le substrat se concentrent dans cette région étendue, et pénètrent dans les régions- de stockage de charge, ce qui fait apparaître des fuites excessives par l'intermédiaire de la couche d'appauvrissement. Cependant, à proximité du réseau de cellules de mémoire, la couche conductrice s'étend au-dessus de la région du substrat, à l'extérieur #du réseau de cellules, au-dessus des condensateurs de stockage, ou dans une position adjacente à la zone qui se trouve juste au-dessus des condensateurs de stockage. Ainsi, la couche d'appauvrissement peut s'étaler dans une région étendue, le long de la région se trouvant sous la couche conductrice, à partir des régions de stockage de charge.Pour ces régions, il peut apparaître des fuites excessives dans les régions de stockage de charge. De plus, même dans le cas où cette couche d'appauvrissement n t apparaît pas, la couche conductrice reçoit une tension sous l'effet de laquelle les porteurs minoritaires qui sont engendrés dans le substrat se concentrent à la surface du substr#at, juste au-dessous de la couche conductrice, et une grande quantité de porteurs minoritaires pénètrent dans les régions de stockage de charge qui se trouvent le long de la zone située sous la couche conductrice. Conformément à l'invention, on réduit les fuites excessives qui se manifestent dans les régions de stockage de charge situées sur les bords du réseau de cellules de mémoire, à l'aide d'une région d'un type de conductivité opposé à celui du substrat, située dans le Substrat, en une position adjacente aux bords du réseau. Cette région de réduction des fuites est formée de manière à s'étendre à l'intérieur, à partir de la surface du substrat, ce qui permet d'appliquer un potentiel qui communique une polarisation en sens inverse à la jonction PN qui est formée entre le substrat et cette région. Cette région a ainsi pour fonction d'absorber les porteurs qui sont engendrés dans le substrat, et en particulier les porteurs minoritaires qui produisent des fuites.Pour éviter des fuites excessives, cette région de réduction des fuites doit être disposée de façon à n'être pas distante de plus de 15 pin des régions de stockage de charge. Ainsi, pour égaliser les fuites des régions de stockage de charge qui se trouvent sur le bord et à l'intérieur du réseau de cellules de mémoire, il est souhaitable que la distance entre la région de réduction de fuites et la région de stockage de charge adjacente soit inférieure ou presque égale à la distance entre les régions de stockage de charge adjacentes, à l'intérieur du réseau. D'autre part, la région de réduction de fuites doit être disposée de façon à être isolée électriquement des régions de stockage de charge, pour éviter de perturber le fonctionnement du condensateur de stockage. Du fait que la distance entre les régions de stockage de charge adjacentes est choisie aussi faible que possible dans une mémoire à forte densité d'intégration, il est souhaitable de fixer la distance entre la région de réduction de fuites et la région de stockage de charge adjacente à une valeur faible, du même ordre de grandeur que celle mentionnée ci-dessus. La région de réduction de fuites qui correspond à l'invention est particulièrement efficace lorsqu'elle est disposée le long des condensateurs de stockage qui se trouvent aux coins du réseau de cellules de mémoire, pour lesquels la tendance-aux fuites est particulièrement marquée. De plus, on obtient également de bons résultats en plaçant cette région de réduction de fuites dans la zone qui se trouve juste au-dessous de la couche conductrice qui est adjacente à la zone du réseau, afin d'éviter l'apparition ae fuites excessives sous l'action d'une couche d'appauvrissement formée sous la couche conductrice s'étendant vers l'extérieur, à partir de la partie intérieure de la zone du réseau. On obtient certainement des résultats intéressants en plaçant la région de réduction de fuites à l'extérieur du réseau, dans une position adjacente à l'une au moins des régions de stockage de charge qui se trouvent à la périphérie du réseau de cellules de mémoire, mais il est plus avantageux de disposer la région de réduction de fuites de manière qu'elle entoure le réseau de cellules de mémoire. Le potentiel qui est appliqué à la région de réduction de fuites applique une polarisation en sens inverse à la jonction PN qui est formée entre le substrat et cette région de réduction des fuites. Dans un mode de réalisation pratique d'une mémoire de type MIS, on peut appliquer directement la tension d'alimentation de drain à la région de réduction des fuites.En outre, dans le cas d'une mémoire MIS de type ordinaire, dans laquelle la région de substrat est portée à un potentiel différent du potentiel de la masse, c'est-à-dire dans laquelle le substrat reçoit la polarisation dite de "grille arrière", on peut appliquer le potentiel de la masse à la région de réduction des fuites. L'invention sera mieux comprise à la lecture de la description qui va suivre d'exemples de réalisation, et en se référant aux dessins- annexés sur lesquels : La figure 1 est une coupe partielle de la mémoire de l'invention ; La figure 2 représente un circuit équivalent de la cellule de mémoire-représentée sur la figure 1 ;; La figure 3 montre un exemple de configuration globale pour une mémoire à semiconducteurs en circuit intégré qui utilise l'invention La figure 4 est une représentation en plan d'une partie de la configuration d'une mémoire correspondant à un mode de réalisation de l'invention La figure 5 est une représentation en plan d'une partie de la configuration d'une mémoire correspondant à un autre mode de réalisation de l'invention ; La figure 6 est une représentation en plan d'une partie de la configuration d'une mémoire correspondant à encore un autre mode de réalisation de l'invention La figure 7 représente une partie agrandie de la figure 4 La figure 8 est une coupe correspondant à la ligne X, X' de la figure 7 ; et Les figures 9 à 13 sont des coupes de substrats, que l'on utilisera pour expliquer les opérations de fabrication successives de la mémoire qui correspond au mode de réalisation de l'invention représenté sur la figure 8. La figure 1 est une coupe partielle de la mémoire de l'invention. Cette coupe montre les cellules de mémoire qui se trouvent aux coins du réseau de cellules de mémoire. La surface d'un substrat de silicium de type P est revêtue d'une couche d'isolation de champ, 2, en oxyde de silicium. L'épaisseur de la couche d'isolation de champ 2 est généralement d'environ 1 pm. La cellule de mémoire comprend une porte de transfert 10, et un condensateur de stockage 20. Dans la région dans laquelle se trouve l'élément fonctionnel qui forme la cellule de mémoire, il existe une fenêtre dans la couche d'isolation de champ 2, et dans une couche d'isolation mince 2', en oxyde de silicium.L'élément fonctionnel qui forme la porte de transfert 10 comprend les régions de type N 3, 4, correspondant à la source et au drain, formées dans le substrat de type P, et l'électrode de grille 5, qui se trouve sur la couche d'isolation 2'. Ces éléments forment le transistor à effet de champ et à grille isolée de la porte de transfert 10. L'électrode 6 qui définit le condensateur de stockage 20 est formée sur la couche d'isolation 2', dans une position adjacente à la porte de transfert 10. L'épaisseur de la couche d'isolation 21 est généralement de l'ordre de 100 nm, et les électrodes 5, 6 du condensateur peuvent être constituées par des couches de silicium polycristallin.L'électrode 6 du condensateur de stockage reçoit une tension supérieure au niveau de seuil d'inversion, généralement la tension de l'alimentation de drain, ce qui crée la couche d'inversion 21, de type N, à la surface du substrat, dans la région du condensateur de stockage 20. Les charges correspondant à l'information à enregistrer sont introduites par' la porte de transfert 10, et stockées dans la couche d'inversion 21. La couche d'isolation 7 recouvre l'élément fonctionnel, et l'électrode 8, qui est en contact ohmique avec la région de type N 3, par l'intermédiaire de la fenêtre d'électrode formée dans les couches d'isolation 2 et 7, est formée sur la couche d'isolation 7. La couche d'isolation 7 peut être constituée par exemple par du verre au silicate de phosphore (PSG), d'une épaisseur d'environ 1 pin, et l'électrode 8 peut être formée par une couche d'aluminium d'une épaisseur de 0,5 à 1 Fm, par exemple. Bien que cela ne soit pas représenté sur la figure 1, la couche d'isolation 7 s'étend sur le substrat 1 vers llexté- rieur du réseau de cellules de mémoire.En outre, l'électrode 8 peut également s'étendre sur la couche d'isolation 7, vers l'extérieur du réseau de cellules de mémoire, en fonction de# la configuration du circuit intégré. La figure 2 représente un circuit équivalent de la cellule de mémoire représentée sur la figure 1. La porte de transfert 10 est connectée à la ligne de bit B, qui est constituée par l'électrode 8, et simultanément, l'électrode de grille 5 forme la ligne de mot W. Cette porte de transfert 10' applique au condensateur de stockage 20' les charges présentes sur la ligne de bit B, conformément à un signal de tension qui est appliqué sur l'électrode de grille 5 par l'intermédiaire de la ligne de mot W, ou applique à la ligne de bit B les charges présentes sur le condensateur de stockage 20', de façon à commander ainsi la charge ou la décharge de ce condensateur de stockage. Dans le réseau de cellules de mémoire, les cellules de mémoire sont disposées de façon adjacente, sous la forme d'une matrice, et chaque cellule consiste en une porte de transfert 10 et un condensateur-de stockage 20 comme ceux représentés sur la figure 1. La distance entre les régions de stockage de charge adjacentes, c'est-à-dire entre les couches d'inversion 21, est inférieure ou égale à 5 pm dans une mémoire à forte densité d'intégration, de type caractéristique. Ainsi, les porteurs qui sont produits par génération thermique dans le substrat 1, de type P, -et en particulier les porteurs minoritaires constitués par des électrons, se dispersent en étant absorbés dans plusieurs couches d'inversion, et ne peuvent donc pas crée des fuites importantes dans la couche d'inversion 21. De plus, si une couche d'appauvrissement apparaît à la surface du substrat lorsqu'on applique une tension à l'électrode 8, l'extension de cette couche d'appauvrissement est limitée à une région étroite située entre les cellules de mémoire. Il n apparaît donc pas de fuites excessives dans la couche d'inversion 21. Au contraire, un grand nombre d'électrons produits par génération thermique dans le substrat, à l'extérieur du réseau, pénètrent et se concentrent dans la couche d'inversion 21, sur le bord du réseau, le long de la surface du substrat, ce qui fait apparaître des fuites élevées dans la couche d'inversion 21. Dans le cas ou l'électrode 8 s'étend vers l'extérieur du réseau, une couche d'appauvrissement importante peut s'étendre vers l r extérieur du réseau, à partir de la couche d'inversion 21, sur le bord du réseau, et au niveau de la surface du substrat, le long de lrélectrode 8. Dans ce cas, il peut également apparaître des fuites important#es dans la couche d'inversion 21, au bord du réseau, sous l'effet de la concentration des porteurs minoritaires du substrat dans la couche d'appauvrisse ment.Ces fuites élevées peuvent également être produites par les électrons, qui sont les porteurs minoritaires, stockés à la surface du substrat, juste au-dessous de l'électrode 8. Conformément à l'invention, on évite l'apparition des fuites excessives mentionnées ci-dessus, grâce à la région 9, de type N, disposée à l'extérieur du réseau de cellules de mémoire, le long des bords de ce réseau. On applique à la région 9, de type N, un potentiel positif par rapport au substrat, ce qui polarise en sens inverse la jonction PN entre le substrat 1, de type P, et la région de type N. Dans une mémoire courante dans laquelle on applique une tension de -5 volts au substrat de type P, en tant que polarisation de grille arrière, on peut appliquer le potentiel de la masse à la région 9, de type N, comme il est représenté sur la figure 1. Lorsque le substrat 1, de type P, est connecté à la masse, on doit appliquer une tension de valeur positive à la région 9, de type N.Il est souhaitable d'appliquer directement la tension d'alimentation à la région 9, de type N, pour obtenir une réduction constante des fuites. La région 9, de type N, qui est portée au potentiel spécifié, absorbe les électrons qui sont engendrés dans le substrat 1, de type P, à l'extérieur du réseau de cellules de mémoire, ce qui évite l'apparition de fuites excessives dans la couche d'inversion 21. En outre, la région 9, de type N, interrompt la circulation des porteurs minoritaires qui pénètrent le long de la couche d'appauvrissement qui peut s'étendre à la surface du substrat, sous l'effet de l'application d'une tension à l'électrode 8, et elle évite l'apparition de fuites excessives. La région de réduction des fuites 9, doit être disposée de façon à ne pas être distante de plus de 15 pm de la couche d'inversion 21, c'est-à-dire de la région de stockage de charge, du fait que les porteurs qui sont engendrés entre la couche de réduction de fuites, 9, et la couche d'inversion 21, ou la couche d'appauvrissement qui s'étend jusqu'à la couche d'inversion,deviennent une source de fuites. Il est souhaitable que la distance entre la région 9, de type N, et la couche d'inversion 21 soit égale à la distance entre les couches d'inversion 21 adjacentes dans le réseau de cellules de mémoire, ce qui correspond à une distance caractéristique de 5 Fun, ou moins. La couche d'inversion 21, de type N, peut être remplacée par la région de type N, formée par introduction d'une impureté de type N. Même dans un tel cas, la région de réduction des fuites 9 est également efficace, comme dans le cas de la description précédente. En outre, la porte de transfert peut se présenter sous une forme autre que celle qui est représentée sur la figure 1. Par exemple, lorsque les électrodes 5 et 6 sont situées suffisamment près l'une de l'autre, on peut supprimer la région 4, de type N. On va maintenant décrire un mode de réalisation préféré de l'invention. La figure 3 représente un exemple de configuration du réseau de cellules de mémoire et des circuits périphériques destinés à attaquer ce réseau. Deux réseaux de cellules de mémoire 31, 32 sont disposés sur la surface principale du substrat semiconducteur 30. Chaque réseau de cellules de mémoire 31, 32 comprend un grand nombre de cellules de mémoire qui sont disposées sous la forme d'une matrice. Autour des réseaux des cellules de mémoire 31, 32, on trouve les circuits périphériques, qui comprennent un circuit d'entrée et de sortie 33, un contrôleur d'entrée et de sortie 34, des mémoires tampons d'adresse 35, 36, un générateur d'horloge 37, un décodeur de ligne 38, des décodeurs de colonne 39, 40, et des amplificateurs de lecture 41, 42, 43 et 44.Le fonctionnement et la structure du réseau de cellules de mémoire et des circuits périphériques sont les mêmes que dans une mémoire classique, et on ne les décrira #donc pas. La figure 4 représente de façon agrandie une partie de la configuration correspondant aux coins du réseau de cellules de mémoire de la figure 3. On-comprendra aisément l'explica- tion qui suit de la figure 4, en se référant à la figure 1. Le substrat semiconducteur 101, de type P, est revêtu d'une couche d'isolation de champ, 102. Dans la région dans laquelle on doit former les cellules de--mémoire, on réalise une fenêtre dans la couche d'isolation de champ 102, ainsi que dans la couche d'isolation mince 102'. L'électrode 105 qui définit la configuration de la ligne de mot s'étend de façon à croiser la couche d'isolation mince 102' dans chaque cellule de mémoire, et fait fonction d'électrode de grille pour la porte de transfert de chaque cellule de mémoire.L'électrode 106 du condensateur de stockage s'étend-également de façon à croiser la région dans laquelle on doit former une couche d'inversion pour le condensateur de stockage, dans chaque cellule de mémoire du réseau, et il est souhaitable de connecter cette électrode à la source d'alimentation de drain VDD Les électrodes 105, 106 sont constituées par une couche de silicium polycristallin. On forme les régions de type N dans le substrat 101, de type P, sous la couche d'isolation mince 102', sauf dans la région masquée par les électrodes 105, 106, en silicium polycristallin. On définit ainsi la configuration de la porte de transfert 110 et du condensateur de stockage 120, et chaque cellule de mémoire forme une paire avec une cellule de mémoire adjacente, pour donner une configuration symétrique.Sur la figure 4, on voit au total 6 paires de cellules de mémoire, soit 12 cellules de mémoire en tout. On forme sur le substrat 101 une couche d'isolation (non représentée), comme une couche de verre au silicate de phosphore, recouvrant les électrodes 105 et 106. Dans la région de type N qui se trouve au centre de chaque paire de cellules de mémoire, on forme la fenêtre dlélectrode 130 dans cette couche de verre au silicate de phosphore, et dans la couche d'isolation mince 102'.L'électrode d'aluminium 108 qui forme la ligne de bit s'étend sur la couche de verre au silicate de phosphore, et établit un contact ohmique avec la région de type N, pir llin- termédiaire de la fenêtre d'électrode 130 Conformément à l'invention, on forme la région 109, de type N, à l'extérieur du réseau de cellules de mémoire, de façon qu'elle s'étende dans le substrat 101, à partir de la surface de ce dernier. La région 109, de type N entoure le réseau de cellules de mémoire. L'espace qui est compris entre la couche d'inversion induite sous la couche d'isolation mince 102', sous l'électrode 106, et la région de type N, 109,dans les cellules de mémoire qui se trouvent autour du réseau de cellules de mémoire, est égal à l'espace qui se trouve entre les couches d'inversion adjacentes, c'est-à-dire l'espace entre les couches d'isolation minces adjacentes 102'. La valeur caractéristique de cet espace est de 5 H La couche d'isolation qui se trouve sur la région 109, de type N, est munie d'une fenêtre d'électrode 131, et l'électrode 132 qui établit un contact ohmique avec la région de type N traverse cette fenêtre d'électrode 131. L'électrode 132 est connectée à la borne de tension d'alimentation de drain, VDD, qui fournit une tension positive. D'autre part, le potentiel de la masse ou un potentiel négatif de polarisation de grille arrière est appliqué sur le substrat 101, si bien que la région de type N 109 est polarisée en sens inverse, par rapport au substrat 101, de type P. Ainsi, la région 109, de type N, empêche que les électrons engendrés spontanément ne pénètrent dans le réseau à partir de#l'extérieur du réseau de cellules de mémoire, le long de la surface du substrat 101, de type P. Ainsi, lescondensateurs qui sont situés sur les bords du réseau présentent d'excellentes caractéristiques de stockage de charge, comme ceux qui sont à l'intérieur du réseau. La figure 5 représente la configuration qui correspond à un autre mode de réalisation de la mémoire de l'invention. La figure 5 montre une partie d'un coin aU réseau de cellules de mémoire 31, 32:de la figure 3.-La configuration à l'intérieur du réseau de cellules de mémoire est la même que pour la mémoire représentée sur la figure 4, -et les parties correspondantes des figures 4 et 5 portent les mêmes numéros de référence.Dans la cellule de mémoire qui est représentée sur la figure 5, l'électrode 151, en silicium polycristallin, qui définit le condensateur de stockage, s'étend vers l'extérieur du réseau de cellules de mémoire. A l'extérieur du réseau de cellules de mémoire, la couche d#'interconnexion 152, en aluminium, est branchée à l'électrode 151 du condensateur de stockage, par l'intermédiaire de la fenêtre de contact 153 qui est formée dans la couche de verre au silicate de phosphore.La couche d'interconnexion 152 est connectée à la borne de tension d'alimentation de drain, et, pendant le fonctionnement de la mémoire, l'éléctrode 151 du condensateur de stockage reçoit-ainsi la tension d'alimentation de drain VDD, qui convient tout à fait pour induire la couche d'inversion de stockage de charge sous la couche d'isolation mince 102', dan#s chaque cellule de mémoire. Conformément à l'invention, une région 154, de type N est formée à la surface du substrat de type P, 101, sous l'électrode 151 qui s'étend vers l'extérieur du réseau. Cette région 154, de type N, est également placée à une distance caractéristique inférieure ou égale à 5 pm par rapport à la couche d'inversion qui constitue le--condensateur de stockage se trouvant au bord du réseau. La couche d'interc#onnexion en aluminium 152 qui est connectée à la borne de tension d'alimentation de drain VDD établit un contact ohmique avecchaque région de type N, 154, par l'intermédiaire de la fenêtre de contact 155 qui est formée sur la couche d'isolation, sur cette région de type N, 154. De ce fait, la jonction PN entre la région 154, de type N, et le substrat 101, de type P, est polarisée en sens inverse au cours du fonctionnement.Ainsi, la région de type N, 154, a pour fonction d'empêcher la pénétration des électrons vers la partie intérieure du réseau, à partir de l'extérieur, le long de la surface du substrat 101, sous l'électrode 151. La figure 6 représente la configuration d'une mémoire qui correspond à un autre mode de réalisation de l'invention. Sur cette figure, la configuration du réseau de cellules de mémoire est la même que pour la mémoire de la figure 4. De ce fait, les parties identiques des figures 4 et 6 portent respectivement les mêmes numéros de référence. A l'extérieur du réseau de cellules de mémoire, on trouve une région 161, de type N, qui s'étend à l'intérieur du substrat 101, à partir de sa surface. Une couche d'interconnexion en aluminium 162 qui est connectée à la borne de tension d'alimentation de drain VDD établit un contact ohmique avec la région 161, de type N, par l'intermédiaire de la fenêtre d'électrode 163 qui est formée dans la couche d'isolation qui se trouve sur la région de type N, 161. Au cours du fonctionnement de la cellule de mémoire, la région de type N, 161, a pour fonction de réduire les-fuites pour le# condensateur de stockage qui se trouve au coin du réseau de cellules de mémoire, et pour lequel il apparaît facilement des fuites très élevées. En fait, la différence entre cette mémoire et celle qui est représentée sur la figure 4 consiste- en ce que la région de type N destinée à réduire les fuites n'entoure pas complètement le réseau de cellules. En ce qui concerne la réduction des fuites excessives pour l'ensemble des condensateurs de stockage qui se trouvent sur les bords du réseau de cellules, la mémoire de la figure 4 présente de meilleures caractéristiques.Cependant, la région de type N qui constitue l'élément fonctionnel de la mémoire s'étend souvent vers l'extérieur, à partir de l'intérieur du réseau de cellules, et, dans ce cas, la région de type N destinée à la réduction des fuites ne peut pas entourer le réseau de cellules, du fait que cette région de réduction des fuites, de type N > doit être séparée de la région qui constitue l'élément fonctionnel de la mémoire. Dans ce cas, l'invention peut être mise en oeuvre de la manière qui est repré sentée sur la figure 6. La figure 7 est une représentation agrandie d'une paire de cellules de mémoire qui se trouve dans un coin du réseau de cellules de mémoire, dans la configuration de la figure 4, et d'une partie de# la- région de réduction des fuites 109. En outre, la figure 8 montre la configuration correspondant à une coupe selon la ligne X-X' de la figure 7. Sur les figures 7 et 8, les éléments identiques à ceux représentés sur la figure 4 portent les mêmes numéros de référence. Sur la figure -8, les régions de type N, 103, 104, qui définissent la porte de transfert sont formées sur le substrat de silicium de type P, 101, et la région de type P, 180, ayant une concentration en impureté relativement supérieure, est formée à la surface du substrat 101, sous une couche épaisse d'isolation de champ, 102. Ces- éléments ne sont pas représentés sur la figure 4. On sait que la région de type P, 180, fait fonction de région d'arrêt de canal, pour établir une séparation électrique entre les éléments de mémoire dans le substrat. La couche d'inversion 121, de type N, qui fait fonction de région de stockage de charge, est induite lorsque l'électrode 106 reçoit une tension positive, au cours du fonctionnement de la mémoire. On expliquera #ci-après, en relation avec les figures 9 et 13, des processus de fabrication de la configuration qui est représentée sur les figures 7 et 8. On peut également utiliser les processus décrits ci-après pour fabriquer les mémoires représentées sur les figures 5 et 6. Au cours de la première étape représentée sur la figure 9, on forme une couche de nitrure de silicium 190 à la surface du substrat de silicium de type P#, 101. On dépose cette couche de nitrure de silicium 190 par le procédé classique de dépôt chimique en phase vapeur, et onze donne par photogravure une configuration# qui définit un masque pour la région des cellules de mémoire et la région de réduction des fuites. La concentration en impureté du substrat de silicium de type P, 101, est comprise entre 1014 et 1015 cl 3. L'ép#aisseur de la couche de nitrure de silicium 190 est d'environ 100 nm. On implante ensuite des ions bore (5+) dans le substrat 101, en utilisant la couche de nitrure de silicium comme masque, et on effectue ensuite un traitement d'oxydation thermique du substrat 101. On obtient ainsi la couche de dioxyde de silicium de champ, 102, à la surface du substrat 101, dans les régions qui ne sont pas masquées par la couche de nitrure de silicium 190. Sous la couche d'oxyde de champ 102, la région de type P, 180, ayant une concentration en impureté comparativement élevée, est formée par l'implantation d'ions bore mentionnée précédemment, pour définir les régions d'arrêt de canal. On règle les conditions de l'oxydation thermique de façon que la couche d'oxyde de champ 102 atteigne une épaisseur d'environ 800 nm. On fait ensuite disparaltre la couche de nitrure de silicium 190, par attaque, et on effectue une nouvelle oxydation thermique du substrat 101. On obtient ainsi la couche de dioxyde de silicium 102', d'une épaisseur de 100 nm, comme il est représenté sur la figure .11, à la surface du substrat, dans la région qui n'est pas masquée par la couche d'oxyde de champ 102. On dépose ensuite du silicium polycristallin, avec une épaisseur de 400 nm,sur le substrat, par le procédé classique de dépôt chimique en phase vapeur. On voit sur la figure 12 que cette couche de silicium polycristallin demeure sous la forme de l'électrode de grille 105 du transistor à effet de champ et à grille isolée qui forme la porte de transfert, et sous la forme de l'électrode 106 du condensateur de stockage, par application des techniques de photogravure. On effectue ensuite une attaque de l'oxyde de silicium jusqu'au substrat, pour faire disparaître du substrat la couche d'oxyde de silicium de 100 nm d'épaisseur. Au cours de cette opération d'attaque, les couches de silicium polycristallin 105, 106 font fonction de masques, et seule la partie à nu de la couche d'oxyde de silicium mince 102' est enlevée. La surface du substrat 101 est ainsi mise à nu dans les régions qui ne sont pas recouvertes par les couches de silicium polycristallin 105, 106 ou par la couche d'oxyde de champ 102. On fait ensuite diffuser l'impureté de type N dans le substrat 101. Pour cette diffusion d'impureté, on peut utiliser la technique classique de diffusion de phosphore, à partir de POCI3. On peut en outre utiliser-comme source de diffusion la couche de verre au silicate de phosphore qui est formée sur le substrat par le procédé de dépôt chimique en phase vapeur. L'impureté de type N est introduite à la surface à nu du substrat avec une concentra tion pouvant atteindre ou dépasser 1020cm-3. On voit sur la figure 13 que le substrat 101 est ensuite revêtu d'une couche de verre au silicate de phosphore 107, avec une épaisseur de 1 pm, déposée par le procédé de dépôt chimique en phase vapeur. On utilise cette couche de verre au silicate de phosphore, 107, pour séparer la couche d'interconnexion en aluminium et les couches de silicium polycristallin 105, 106 sur lesquelles est formée la couche d'interconnexion. On peut également employer la couche 107 comme source de diffusion de phosphore. La diffusion de l'impureté de type N forme sur le substrat les régions de type N, 103, 104, qui constituent la porte de transfert, ainsi que la région de réduction des fuites, 109, de type N.L'impureté est également introduite dans les couches de silicium polycristallin 105, 106, simultanément à la formation de ces régions de type N, ce qui donne une faible conductivité aux électrodes 105 et 106. Une fois que la fenêtre d'électrode a été formée par photogravure dans la couche de verre au silicate de phosphore, on forme la couche d'interconnexion en aluminium 108 qui est représentée sur les figures 7 et 8. On peut former la couche d'interconnexion en aluminium 108 par le procédé classique, faisant intervenir une évaporation sous vide d'aluminium, et une opération de photogravure. On forme une fenêtre d'électrode dans la région, non représentée, de la couche de verre au silicate de phosphore 107 qui se trouve sur la région de réduction des fuites, 109, de type N, et, on forme naturellement au cours de cette étape la couche d'interconnexion en aluminium destinée à l'application de la tension de polarisation, qui établit un contact ohmique avec la région de type N. On peut également appliquer l'invention à une mémoire du type à canal P, utilisant un substrat semiconducteur de type N. Dans ce cas, on forme la région de réduction des fuites à l'aide d'une région de type P, et on applique à cette région un potentiel qui est négatif par rapport à celui du substrat de type N. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Mémoire à semiconducteurs en circuit intégré, caractérisée en ce qu'elle comprend : un substrat semiconducteur d'un premier type de conductivité ; plusieurs condensateurs de stockage destinés à stocker des charges conformément aux informations à enregistrer, chaque condensateur de stockage possèdant une première région qui peut stocker une charge dans le substrat une zone du substrat dans laquelle les condensateurs de stockage sont disposés près les uns des autres ; une seconde région du substrat, d'un second type de conductivité opposé au premier, qui est disposée à l'intérieur de ladite zone, et à proximité de l'une au moins des premières régions ; et des premiers moyens qui appliquent un potentiel de polarisation à la seconde région, de façon à polariser en sens inverse une jonction PN formée entre la seconde région et le substrat. 2. Mémoire selon la revendication 1, caractérisée en ce que la seconde région est placée de façon à ne pas être distante de plus de 15 Pin de ladite première région. 3. Mémoire selon la revendication 1, caractérisée en ce que la seconde région entoure ladite zone. 4. Mémoire selon la revendication 1, caractérisée en ce que la première région est du second type de conductivité. 5. Mémoire selon la revendication i, caractérisée en ce que la première région est constituée par une couche d'inversion. 6. Mémoire selon la revendication 1, caractérisée en ce que chaque condensateur de stockage comprend en outre une couche d'isolation qui recouvre le substrat, et une couche conductrice qui est placée sur la couche d'isolation et est disposée sur la première région. 7. Mémoire selon la revendication 6, caractérisée en ce qu'elle comprend en outre des seconds moyens qui appliquent une tension à la couche conductrice, de façon à induire à la surface du substrat, sous la couche conductrice, une couche d'inversion qui fait fonction de première région. 8. Mémoire à semiconducteurs en circuit intégré, caractérisée en ce qu'elle comprend : un substrat semiconducteur d'un premier type de conductivité ; des première et seconde zones mutuellement adjacentes sur le substrat ; une première couche d'isolation qui recouvre les première et seconde zones sur le substrat ; plusieurs condensateurs de stockage qui stockent des charges conformément aux informations à enregistrer, chaque- condensateur de stockage possèdant une première région, formez dans le substrat, qui peut stocker une charge, cette premiè-~-e région étant disposée dans la première zone ; une première couche conductrice qui stétend de l'intérieur de la première zone vers llextérieur- de la seconde zone, sur la première couche d'isolation, cette première couche conductrice pouvant recevoir une tension suffisante pour créer sous elle une couche d'#appauvrissement, à la surface du substrat , une seconde région du substrat, d'un second type de conductivité, opposé au premier, qui est disposée à proximité de l'une des premières régions de la seconde zone, sous la première couche conductrice ; et des premiers moyens qui appliquent un potentiel de polarisation à la seconde région, de façon à polariser en sens inverse une jonction PN qui est formée entre la seconde région et le substrat. 9. Mémoire selon la revendication 8, caractérisée en ce que la première région est du second type de conductivité. 10. Mémoire selon la revendication 8, caractérisée en ce que la première région est constituée par une couche d'inversion. 11. Mémoire selon la revendication 8, caractérisée en ce que chaque condensateur de stockage comprend en outre une seconde couche d'isolation, formée sur le substrat, et une seconde couche conductrice, sur la seconde couche d'isolation, disposée sur la première région. 12. Mémoire selon la revendication 11, caractérisée en ce qu'elle comprend des seconds moyens qui appliquent à la seconde couche conductrice une tension qui crée à la surface du substrat, sous cette seconde couche conductrice, une couche d'inversion qui fait fonction de première région. 13. Mémoire à semiconducteurs en circuit intégré, caractérisée en ce qu'elle comprend :un substrat semiconducteur d'un premier type de conductivité ; plusieurs condensateurs de stockage, qui stockent des charges conformément aux informations à enregistrer, chaque condensateur de stockage possèdant ulae première région, dans le substrat, capable de stocker une charges. plusieurs portes de transfert, qui commandent la charge et la décharge des condensateurs de stockage qui sont formés sur le substrat ; plusieurs cellules de mémoire, chacune de ces cellules de mémoire comprenant une paire de condensateurs de stockage, et une porte de transfert, les condensateurs de stockage et la porte de transfert étant mutuellement adjacents ; un réseau de cellules de mémoire qui comprend les cellules de mémoire, dans lequel les cellules de mémoire forment une matrice et sont disposées près les unes des autres ; une seconde région du substrat,- d'un second type de conductivité, opposé au premier, qui est disposée à l'extérieur du réseau de cellules de mémoire, et à proximité de l'une au moins des premières régions; et. des moyens qui appliquent un potentiel de polarisation à la seconde région, de façon à polariser en sens inverse une jonction PN qui est formée entre la seconde région et le substrat. 14. Mémoire selon la revendication 13, caractérisée en ce que la seconde région est disposée de façon à ne pas ëtre distante de plus de 15 Um de ladite première région. 15. Mémoire selon la revendication 13, caractérisée en ce que la seconde région entoure le réseau de cellules de mémoire. 16. Mémoire selon la revendication 13, caractérisée en ce qu'elle comprend en outre : une couche d'isolation qui recouvre le substrat ; une couche conductrice qui recouvre plusieurs des premières régions, et qui est placée sur la couche d'isolation ; et des moyens qui appliquent une tension à la couche conductrice, ce qui permet d'induire à la surface du substrat, dans les premières régions, plusieurs couches d'inversion destinées à stocker des charges.