ba présente invention concerne la mesure du déphasage en e reu::- signaux électriques priodiques. On connaît des phasemètres ? affichage numérique qui ont de bonnes performances en régime permanent (précision de l'ordre de 1/10ème à 1/100ème de degré) et qui fonctionnent selon un principe de mesure analogique de la phase : une tension continue constante est intégrée pendant la durée au dépha- age mesuré et le résultat de l'intégration est moyenne sur la durée de la période de l'un des signaux d'entrée. Dans de tels phasemetres à mesure analogique de 1-a phase, il faut plusieurs périodes des signaux d'entre pour accéder à une mesure précise, ce qui conduit à un temps de réponse levé : de l'ordre de 200 ; 500 ms pour le temps de réponse à un échelon de déphasage de 180 . Il est à noter que ces phasemêtres sont souvent munis d'un dispositif d'affichage numérique, c'est-à-dire que la tension analogique qui a été engendrée pour représenter la mesure du déphasage est appliquée à un voltmètre a affichage numérique On appelle en général "phasemètre numérique" un tel appareil, mais il faut bien comprendre qu'ils n'ont de numérique que l'af fichage, la mesure proprement dite étant au contraire analogique. Le long temps de réponse de ces phasemètres a mesure analogique est prohibitif lorsqu'il s'agit de mesurer des phases en régime transitoire, par exemple le glissement d'une machine synchrone en régime perturbé. C'est principalement dans le but de réduire le temps de réponse, tout en conservant une bonne précision de mesure, ue la présente invention propose un phasemètre dans lequel non seulement l'affichage du résultat est effectue sons forme numérique, mais encore la mesure de phase elle-meme est effec- que numériquement, par comptage d'un nombre d'impulsions représentant la durée T1 du déphasage entre les deux signaux d' entre, puis par comptage d'un nombre dtimpulsions représentant la durée T2 de la période de l'un des signaux, et enfin par calcul numérique de ltangle de déphasage qui est proportionnel à T1/T2 Cn montrera dans la suite de la description que ce calcul numérique peut être exécuté très rapidement par rapport à la durée T2 de la période des signaux, de telle sorte qu'une mesure du déphasage est obtenue presque immédiatement après la fin du comptage d'une période T2, ce qui rend possible l'éva- luation du déphasage à chaque période du signal de référence, le calcul du rapport T1/Tz pour une période donne e étant effectué aussitôt terminé le comptage de T2 et alors même que l'on recommence le comptage pour la période suivante.Le temps de réponse de l'appareil est donc égal à la période du signal de référence et c'est le minimum possible, puisque de toutes fa çons il faut nécessairement mesurer la durée de la période, ce qui empêche que le temps de réponse soit inférieur à cette durée. L'affichage et la sortie sous forme numérique de l'appareil s1 obtiennent directement a partir du résultat du calcul numérique de T1/T2, ou d'un nombre proportionnel à T1/?2, et il n'y a pas de perte de temps ni de perte de précision comme c'est le cas dans les appareils a' mesure analogique où l'affichage numérique résulte d'une conversion analogique-numérique, qui est toujours sujette a des erreurs de quantification. te phasemètre à mesure numérique selon l'invention est particulièrement bien adapté à la mesure de phase en régime perturbé et notamment à l'enregistrement des variations de l'angle interne des machines synchrones, c'est-à-dire de l'angle entre un alternateur principal et un alternateur de phase, dans un groupe alternateur. Belon une caractéristique de l'invention, le calcul numérique du déphasage comprend une multiplication de la durée T1 par le nombre 3600 puis une division par T2, TI et T2 étant obtenus par comptage d'impulsions, tour fournir un nombre re orésentatif du déphasage et exprimé en degrés d'angle. On pourrait évidemment effectuer une multiplication par un autre nombre pour obtenir un déphasage en radians (multiplication par 2 x 3,1416) ou en grades (multiplication par 4000). La multiplication est effectuée selon l'invention immédiatement après l'obtention du nombre d'impulsions représentant la durée T1 et pendant que continue la mesure de T2 (les mesures de TI et T2 ayant débutées au mê-e moment et la mesure de Fa e prolongement toujours après celle de T1 si on se limIte a des phases comprises entre 0 et 3600). melon une autre caractéristique de l'invention, le phasemètre numérique selon l'invention comporte donc : un moyen de comptage numérique de la dure séparant le passage par zéro d'un premier signal périodique et le passage par zéro d'un deuxième signal périodique, un moyen de mise en mémoire sous forme numérique du nombre riil représentant cette durée un moyen de comptage numérique de la durée de la période de l'un des signaux, un moyen de mise en mémoire sous forme n'ii::eriq-ue du nombre représentant cette durcie, et un moyen de division numérique aux deux moyens de mise en mémoire pour fournir une valeur numérique représentative du nombre T1/T2 donc du déphasage entre le premier et le deuxième signal périodicues. Le phasemètre comporte de préférence aussi un moyen de multiplication numérique de la première durée, de préférence Dar 3600, et ce moyen de multiplication fait de préférence partie d'une unité arithmétique du phasemètre capable d'effectuer une multiplication et une division. Le compteur est un compteur binaire et compte des impulsions émises par une horloge; les mémoires sont- également binaires; tous les calculs effectués dans l'unité arithmétique sont des operations binaires, seul l'affichage du résultat, s'il est fait sous forme numérique, est fait en mode décimal après conversion binaire-décimale du résultat du calcul du dé phasage Il est prévu des moyens de détection de début de période de chacun des signaux mesurés, è l'entrée du phasemètre, ces moyens de détection étant capables de fournir des signaux d'inscription en mémoire des nombres représentatifs de T2 et T1 respectivement au début de la période du premier signal et au début de la période du second signal, pour enregistrer aux instants d'émission de ces signaux le contenu du compteur. Il est prévu également un circuit de commande de l'uni- te arithmétique, recevant les signaux d'inscription en mémoire afin d'engendrer des signaux de commande des séquences d'opé- ration de l'unité arithmétique, le premier sIgnal d'inscription ec mémoire (de T2) déclenchant l'initialisation d'un ensemble de signaux de commande conformés de manière à faire exécuter une division par l'unité arithmétique, et le second signal d'inscription en mémoire (de T1) déclenchant l'initialisation d'bln autre ensemble de signaux de commande de l'unité arithmétique eonformns de manière à faire exécuter une multiplication par celle-ezt Toujours selon l'invention, l'unité arithmétique comporte un additionneur et un registre à décalage servant chacun dans une première étape pour effectuer la multiplication et dans une seconde étape la division, et le circuit de commande de l'unité arithmétique engendre pendant la durée de la multiplication un signal indiquant qu'une mutiplication est en cours pour inh50 tout déclenchement d'opération de division mEme si le signal d'inscription en mémoire de T2 est apparu, et de même il entendre pendard la durée de la division un signal indiquant qu'unie division est cm cours pour inhiber tout déclenchement d'opération de multiplication même si le signal d'inscription en mémoire de T1 est apparu. De préférence, si un déclenchement d'opération a été inhibé par de tels signaux issus du circuit de commande, cette opération est alors déclenchée par la disparition du signal d'inhibition et la séquence de signaux permettant la conduite de cette opération est simplement globalement décalée dans le temps par rapport à ce qu'elle aurait été stil n'y avait pas eu de signal d'inhibition. Ainsi, ces signaux dtinhibition indiquant qu'une division ou une multiplication.est en cours servent à synchroniser les opérations correspondantes et sont inhibés l'un par l'autre de sorte qu'ils ne peuvent donner deux ordres contradictoires, quels que soient les instants d'inscription en mémoire des durées T1 et T2, c'est-à-dire quel que soit le déphasage entre les signaux mesurés. La division et la multiplication sont effectuées dans une mtme unité arithmétique comportant un additionneur et un registre à décalage commandés de telle manière que l'on puisse effectuer d'abord une multiplication K x Ti (en pratique K = 3600) puis une division du résultat K x Ti par T2. i'unité arithmétique est couplée dans ce but à un circuit logique d'élaboration des séquences de travail de l'unité arithmétique, circuit qui fournit un certain nombre de signaux de commande à l'unité arithmétique pour d'une part imposer son mode de fonctionement (multiplication ou division), et d'autre part introduire dans l'unité arithmétique aux endroits appropriés les multiplicandes, multiplicateurs, diviseurs, dividendes convenables permettant s'effectuer les calculs souhaités. Ce circuit logique de commande de l'unité arithmétique fait opérer par celle-ci la multiplication 3600 x T1 aussitôt obtenue la mesure de T1 puis fait opérer la division par T2 aissitôt obtenue la mesure de T2, ceci dans le cas général. Ceperdant, dans ie cas ou le déphasage mesuré est très proche de zéro, une nouvelle valeur de T1 est obtenue avant même que la division précédente ne soit terminée et par conséquent le circuit de commande empêche qu'une nouvelle multiplication ne débute tant cue la division précédente n1 est pas finie. De la même façon, dans le cas où le déphasage à mesurer es. trés proche de 360 , le comptage de Ç"2 peut se terminer avant uc la multiplication de 1 par 600 ait été effectuée et le circuit logique doit alors empêcher qu'une nouvelle division me débute tant cue la multiplication précédente n'est pas finie. Ceci provient évidement de ce que ce sont de préférence les mêmes éléments électroniques (additioneur, registre à décalage) qui sont utilisés nour a division et la multiplication, car si un diviseur et un multiplieur séparés étaient utilisés, il n'y aurait pas lieu de se préoccuper des chevaucrements des temps de calcul. D'autres caractéristiques et avanteges de l'invention apparaîtront à la lecture de la description détaillée Qui suit t qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente un schéma bloc de l'ensamble phasemètre numérique selon l'invention, - la figure 2 représente un schéma électrique d'un des détecteurs de zéro de la figure 1, - la figure 3 représente un schéma de la partie en naut et à gauche de la figure 1, c'est-à-dire du dispositif de détection de fin des durées T1 et T2 La figure 4 représente un diagramme temporel des signaux électriques apparaissant en divers points de la figure 3, la figure 5 représente le schéma électronique d'un multiplieur numérique, la figure 6 représente le schéma lectronique d'un diviseur numérique, la figure 7 représente le schéma ?lectronioue d'un ensemble de calcul fonctionnant à la fois en multiplieur et en dIviseur, quatre bits selon l'invention, la figure 8 représente le diagramme temporel des signaux de commande de l'unité arithmétique du phasemètre numé risque pour une séquence de multiplication, la figure 9 représente le diagramme temporel des signaux de commande de l'unité arithmétique du phasemètre numérique pour une séquence de division, la figure 10 représente le circuit d'aiguillage et de calcul des produits intermédiaires de l'unité arithmétique, la figure Il représente le schéma d'élaboration du si nal EC indiquant qu'une multiplication est en cours, la figure 12 représente le schéma d'élaboration du signal DEC indiquant cu'une division est en cours, la figure 13 représente le schéma d'élaboration du signal vLE de déclenchement de l'un des registres à décalage de l'unité arithmétiques la figure 14 représente le schéma d'élaboration du signal CLKO de déclenchement de l'autre registre à décalage de l'unité arithmétique, la figure 15 représente un schéma d'exploitation des resultats du calcul du déphasage effectué dans l'unité arithmé tIque. fa fIgure 1 on a représenté de manière globale les divers éléments fonctionnels du phasemètre numérique selon l'invention. Le phasemètre comprend deux bornes d'entrée 10 et 12 pour des slznau- électriques périodiques dont on veut mesurer le déphasage mutuel, respectivement un signal de référence Ua sur la borne 10 et un signal de mesure Ub sur la borne 12. Le signal Ua est amené à un détecteur de zéro 14 dont la fonction est de fournir un signal Va rectangulaire, dont les fronts de montre coïncident avec les instants de passage par zéro on valeur croissante du signal Ua. Le signal Va est de caractéristiques telles qu soit t compatible avec les circuits logiques à transistor du type TTL tu (niveau logique bas ou niveau zéro sensiblement à C volt, niveau haut ou niveau logique "1" à environ = volts). le detec- teur de ro tZ c;ui opère une telle mise en forme du signal de référence Ua sera décrit plus en détail n la figure 2.De la même façon, un détecteur de z--ro 16 est connecté à la borne 12 recevant le 3 signal de mesure db, pour le transformer en un signal Es, rectangulaire, compatible avec la logique TTL, et dont les fronts de montée coïncident avec les passages à zéro par valeur croissante du signal Ub. On conçoit que la mesure du déphasage entre lia et Ub va pouvoir s'effectuer par comptage de la durée T1 séparant un front de montée de Va du front de montée de Vb qui suit immé- diatement (T1 = déphasage temporal entre ces deux fronts), puis par comptage de la durée T2 s-parant deux fronts de montée consécutifs de Va (T2 = période de Va donc période de Ua), et enfin par division de la valeur de TI par la valeur de T2 pour obtenir une valuer d'angle de déphasage (T1/T2 en fraction de dizieme cycle ou mieux 3600 T1/T2 en/de degré dans 11 exemple décrit ici. Les durées TI et T2 sont déterminées par comptage d'impulsions, ces impulsions étant produites par une horloge 18 qui est directement reliée a' l'entrée de comptage d'un compteur 20 ayant une capacité suffisante, compte tenu de la fréquence de l'horloge 18, pour totaliser le nombre d'impulsions qui vont être émises pendant la durée T2. Cn reviendra ulté-- rieurement sur la relation entre la fréquence de l'horloge 18, la capacité du compteur 20 et la durée de la période T2 du signal de référence, mais on peut d'ores et déja dire que pour un signal lia à fréquence de 50 Hertz et un compteur de capacité égale à 12 unités binaires ou 12 bits (permettant comme on le verra le calcul de phase à 1/10 de degré près), il y a lieu de pr-voir une horloge 1 de fréquence 180 kilohertz. L'horloge 18 fonctionne en permanence, et le compteur compte donc en permanence, sauf lorsqu'il es reis à zcro par un signal logique de niveau 1 sur une entrée de remise à zro qu'il possède (sinal RAZC). Les sorties du compteur, représen- tant sous forme binaire son contenu, sont reliées à denu@c- moires 22 et 24 prévues rnsnectnvement pour enregistrer et stocker le nombre d'impulsions représentant T1 et le nombr d'impulsions représentant T2. chaque mémoire 22 ou 24 comporte des entrées parallèles binaires (directement reliées aux sorties parallèles du comnpeur 20) pour l'introduction du contenu du compteur dans L? mémoires et une entrée de chargement pour recevoir un signal de commande effective de l'introduction d'un nombre dans Ta m - moire à un Instant donné. Ze signal de commande de chargement pour la m moire 22 est un signal IM qui comporte une transition (front de montée ou de descente) à laquelle réagit la mémoire pour enregistrer le contenu du compteur. Cette transition de 'M est donc émise l'issue de la durée TI. 'abréviation 'M ici utilisée pour ce signal de commande de chargement dans la mémoire 22 signifie Inscription en mémoire en vue de la Multiplication, car aussi tôt que le nombre représentant la durée TI est mis en mémoire, sa multiplication par 3600 devra commencer. De la même façon, le chargement d'un nombre dans la mémoire 24 est commandé par une transition d'un signal logique ID émis à l'issue de la durée T2 (ID = Inscription en vue de la Division, car aussitôt la durée T2 écoulée et sa mesure mise en mémoire, la division 3600 T1/T2 devra comnencer). Les signaux -ID et IM qui déterminent la fin de la durée TI et de la durée T2 doivent être engendrés a partir des signaux Va et Vb puisqu'on a dit Mue la durée T1 était celle séparant un front de montée de Va d'un front de montée imme- diatement suivant de Vb, et que la durée T2 était celle sCpa- rant deux fronts de montée conscutifs de Va; dans ce but, un détecteur 26 de début ou fin de la durée T2 reçoit à son entrée le signal Va pour produire le signal ID et un détecteur 28 de la fin de la durée T1 recoit son entrée le signal Vb tour produire à sa sortie le signal II. Il faut noter que l'on pourrait se contenter d'utili ser les fronts de montée des signaux Va et Vb pour commander directement les inscrittions en mémoire des durées T1 et T2 ainsi que la remise à zéro du compteur 20, mais on profère réaliser des signaux ID et IM a partir de détecteurs 26 et 28 plus complexes afin de synchroniser toutes les opo-rations sur l'hor- loge 18 et non pas sur l'un ou l'autre des signaux d'entrée Ua et Ub (l'horloge 18 tant ici indépendante et n'étant pas synchronisée sur les signaux d'entrée comme elle pourrait l'être). La raison pour laquelle on souhaite la synchronisation ar horloge 18 des opJ-rations d'inscription en mémoire est u'il faut absolument s'assurer que cette inscription en mémoire n'a pas lieu lors d'une transition du compteur O, auquel cas n'importe quoi serait inscrit dans OS mémoires. Car conséquent, on réalise a l'a de du détecteur 26 un signal ID qui détecte l'apparition de la première impulsion d'horloge après un front de montée de Va. Le détecteur 26 comprend donc une entre pour le signal H issus de l'horloge 18 et une entrée tour le signal Va. Flus précisément, comme on le verra en référence aux figures 3 et 4, le signal ID présente un front de descente lors de l'apparition du premier front de montée d'horloge suivant le front de montée de Va. De la même façon le détecteur 28 reçoit le signal Vb ainsi cue le signal d'horloge Il pour produire un signal Ir qui comprend un front de descente lors de l'apparition du premier iront de montée du signal d'horloge consécutif a'un front de ontée de Vb. Comme les deux durées T1 et T2 doivent débuter au ome moment, c'est-a-dire a partir d'un front de montée de Va, on se sert du signal ID pour remettre à zéro le compteur 20. Cependent ce n'est pas exactement le front de descente de TP qui effectue cette remise à zéro, car le front de descente de iD est dé;ià utilisé pour commander l'inscription de a mémoire du contenu du compteur 20 et il faut donc attendre que cette inscription soit faite avant de remettre a zéro le-compteur. On retarde donc légèrment le signal ID dans une bascule monostable 30 pour produire un signal RAZC de remise a zéro du compteur. La bascule monostable 30 produit une courte impulsion (durée inférieure a une période d'horloge) à partir d'un front de remontée de ID, front de renonte qui, lui-même, comme on le verra à la figure 4, suit de très près le front de descente déj mentionne. Ainsi, le compteur 20 est remis à zéro à la suite de la première impulsion d'horloge suivant un front de montée de Va, puis il compte à la fréquence du signal d'horloge H ; la première impulsion d'horloge suivant l'apparition du front de montée de Vb engendre alors dans le détecteur 28 le front de descente de I9t, donc l'inscription dans la m moire 2 du contenu du compteur 0, sans toutefois interrompre le comptage de ce dernier, et le contenu inscrit est représentatif de la durée T1; plus exactement c'est le nombre (binaire) de fronts de descente du signal d'horloge H apparus entre le premier front de montée de H consécutif au front de montée de Va et le premier front de montée de H consécutif au front de montée de Vb qui est inscrit dans la mémoire 2; le front de montée suivant de Va engendre l'impulsion ID, effectuant donc l'inscription du contenu du compteur dans la mémoire 24 (durée T2), après quoi le compteur est immédiatement remis à zéro par un nouveau signal RAZC. On vérifiera en référence aux figures 3 et 4 que, compte tenu de la durée très courte des impulsions ID et IM et de ce que ces impulsions sont calées sur des fronts de montée de 'horloge H, les inscriptions dans les mémoires 22 et 24 n'ont pas lieu pendant des transitions du compteur 20 qui lui réagit au contraire aux fronts de descente de H. On vérifiera également que, compte tenu de la durée très courte du monostable 30, la remise à zéro du compteur a lieu immédiatement à la fin de chaque période et les durées T1 et T2 de la période suivante peuvent être de nouveau détermine, le compteur étant incréventé d'une unité dès le premier front de descente de l'horloge qui suit l'apparation de ID. La séquence normale d'opérations du phasemètre consiste à effectuer le calcul numérique du nombre 3600 x T1 aussitôt que la mémoire 22 a enregistré le contenu du compteur 20, c'ex à-dire aussitôt après l'apparition du signal IM. Puis, ce calcul tant effectu très rapidement, on attend que la durée T2 soit écoulée et, dès l'enregistrement dans la noire 4 de la durez T2, c'est-à-dire dès l'apparition cu sisnal ID, la division par T2 du résultat de la multiplication précédente (3600 x T1) conrence, tandis que le compteur 20, remis c zéro, recommence com1%P La multiplication et la division pour l'obtention du nombre 3600 T1/T2 sonu effectuées dans une unité arithmétique 40 qui reçoit les sorties binaires parallèles des mémoires 22 et 34 et qui fournit sur ses propres sorties binaires une représentation du nombre 3600 T1/T2, représentation qui est envoyée dans une mémoire 52 couplée à un dispositif d'affichage numérique 34 (à cuatre chiffres décimaux si on désire obtenir la phase en degrés à 1/10 de degré près).Le dispositif d'affichage numérique 34 comporte son propre organe de décodage binaire, décimal, ou bIen, s 'il y a lieu, cn intercale entre la mémoire 32 binaire et l'organe d'affichage 34 un dispositif de décodage binaire/décimal-codé-binaire, beaucoup d'organes d'affichage étant prévus pour recevoir des entrées sous forme décimale-codée-binaire. L'unité arithmétique 40 pour la multiplication et la division numérique est commandée par un circuit logique 50 oui élabore les séquences de travail de l'unité arithmétique en syn-chronisme avec 'e signal horloge E. Le circuit logique 50 reçoit évidemment, pour effectuer cette élaboration des sé quences, les signaux IM et ID cul servent à indiquer les instants auxquels doivent débuter respectivenent la multiplication et la division (L- = Inscription en vue de la Multiplica- tion et ID = InscriptIon on vue de la Division). Gn a dit que la séquence normale de calcul consistait à effectuer la multiplication dès l'inscription en m moire de la dur3e T1, et la division ds l'inscription en mémoire de la durée T2; or, pour simplifier l'unitée arithmétique 4C, on prévoit selon l'invention d'utiliser les me--'s éléments électroniques à la fois pour la multiplication et la division, et celles-ci ne peuvent donc avoir lieu simultanément.Par consé- quent, on conçoit que lorsque la phase G mesurer est très troche de 360 , c'est-a--dire cue T1 est très proche de T'2, on n'aura cran le te ps avant l'achèvement du comptage de T d' cf- fectuer la multiplication de T1 par 3600 (multiplication qui, bien que très courte devant la durée T2, n'est pas instantanée). On ne pourra done ce cas particulier effectuer la division immédiatement après l'inscription en mémoire de T1. Le circuit logique 5C de commande de l'unité arithmétique 4C élabore donc en permanence un signal MEC (Multiplication En Cours) qui enpêche la division de commence alors que la multiplication n'est pas achevée. De la même façon, dans le cas de phases à mesurer très procnes de zéro, le signal IM indiquent l'enregistrement de T1 peut apparaître alors que la division qui suit immédiatement l'obtention de la mesure de la période précédente n'est pas achevoe. Le circuit logique 50 élabore donc également un si DEC (Division En Coure) pour retarder la multiplication jusqu' l'achèvement de la division. Le circuit logique 50 élabore encore un signal IR de commande d'inscription du résultat de la division dans la moire 32, signal IR qui suit immédiatement la fin du calcul rif 3600 T1/T2 et qui peut coïncider avec la fin du signal DES ca une fois me la division n'est plus en cours c'est que le cal- cul est fin et son résultat peut être enregistré. On n'a représenté à la figure 1, pour l'exploitation de la mesure du déphasage entre Ua et TJb qu'un dispositif d'affi- chage numérique 34, mais on peut prévoir également un enregis- trament numérique, ou une sortie analogique ou encore des sorties de seuils de phase etc., qui ne sont pas représentées È ia figure 1. A la figure 2, on a représenté le détecteur de zéro 14 qui est connecté à l'entrée 10 du phasemètre. Ge détecteur de zéro est utilisable dans le cas où une tension alternative sinusoïdale Ua est appliquée a son entrée 10, cette tension ayant une amplitude d'environ 2 à 220 volts. L'entrée s'effectue par l'intermédiaire d'un transformateur d'isolement et d'abaissement de tension T14. Le secondaire de ce transformateur est connecté par l'intérmédiaire dùne résistance R 14 à l'une des entrées (entrées inverseuse -) d'un amp li ficateur-dé tecteur de zéro A14 qui est essentiellement un amplificateur différential à grand gain monté en comparateu et apte à fournir sur sa sortie une tension rectangulaire Va, nulle si la tension aux bornes du secondaire du transformtour T14 est positive ou nulle, et gale à 5 volts environ si la tension aux bornes du secondaire du transformateur est négative. ans ce but, l'amplificateur est mont: avec des résistances de réaction de sa sortie vers ses deux entres, inverseuse et non-inverseuse, et une capacité C4 en série dans la boucle de réaction positive. Le détecteur de zéro 14 remplit donc bien la fonction décrite en référence à la figure 1, c'est-à-dire la transformation du signal alternatif Ua en un signal rectangulaire de ni vea?l logique compatible avec les systèmes TTL les fronts de montée et de descente de Va coincidant avec les instants de passage par de la tension Ua, respectivement en valeur croissante et en valeur décroissante (en remarquant que le transformateur T 14 et l'amplificateur A 14 déphasent chacun leurs signaux d'entrée de 180 ); l'amplificateur différentiel R 14 est de préférence un circuit détecteur de zéro commercialisé sous le N IM311 par la Société National Cemi-Conductors. Le détecteur de zéro 16 est identique au détecteur 14. Si on ne désire pas comparer les phases de deux tenions alternatives sinusoidales Ut et Ub mais simplement la phase d'une tension alternative sinusoidale Ub à celle d'un signal de référence dé a mis en forme rectangulaire (analogue Va), Il est évident que dans le schéma de la figure i l'entrée de la tension Ub se fera toujour par l'intermédiaire du détecteur de zéro 16 mais l'entrée du signal de référence Ua se fera directement sans passer par l'intermédiaire d'un détecteur de zéro 14.C'est le cas par exemple Si le signal de référence consiste en des impulsions périodiques fournies or an capteur hotoélectrique ae référence. On peut également imaginer que les deux signaux dont n veut mesurer le déphasage relatif soient da' rectangulaires et compatibîes avec la logique TTL, auquel cas les détecteurs de zéro 14 et 16 sont inutiles (par exemple le cas de la mesure du déphasage entre deux machines tournantes munies chacune d'un capteur photoélectrique de retirage de la position de son rotor). A la figure 3, cn a représente à la fois l'horloge 18 de la figure 1, et les détecteurs 26 et 28 de début et de fin de période des signaux Va et Vb. Cn considérera simultanément au schéma de la figure 3, le diagramme temporel de la figure 4 qui représente des signaux logiques en divers points de ce schéma. L'horloge 18 est constituée de façon très simple par deux bascules monostables 18a et 18b montées tête-bêche, c'est-à- dire la sortie Q de la bascule 18a étant connectée a' l'entrée A de la bascule 18b et réciproquement. Chaque bascule change d'état lors des transitions descendantes présentes à son entrée A, et revient dans l'état initial au bout d'un temps égal a la durée du monostable. Le bouclage tete-bêche fait que le montage est auto-oscillant et s'amorce de lui-même à la moise sous tension. Te signal d'horloge E est pris sur l'une ou l'autre des sorties des bascules monostables 18a et 18b. Cn a représenté également à la figure 3 le détecteur 6, dont la fonction est, comme on l'a expliqué en référence à la figure 1, de produire un signal ID lors de l'apparition du premier front de montée de l'horloge consécutif à un front de montée du signal de référence rectangulaire Va. Ce détecteur 26 comporte deux entrées; l'une reçoit le signal Va et 11 autre reçoit le complément H du signal d'horloge H. Le signal Va est amené à l'entrée B d'une bascule monostable 262 dont l'autre entrée A est à la masse de sorte que cette bascule fournît une courte impulsion lorsque Va présente un front de montée. La sortie complémentaire Q de cette bascule monostable 262 fournit donc une courte impulsion néga titre qui est appliquée à l'entré-e P (P comme "preset" c'est-àdire forçage) d'une bascule JK dont l'entrée J est au niveau zero et entrée E au niveau 1, ce oui a pour effet de mettre la sortie Q de cette bascule JK dans son état non-préférential, clest-à-dire au niveau 1. Or, l'entrée de récupération T de cette bascule JK, apte de remettre la bascule dans son état préférentiel (sor t-e Q O), reçoit le signal d'horloge H et la sortie Q refasse donc- a zezo au premier front de descente de H consécutif au forçage dans l'état non-préférential par le front de montée de Va. La sortie -O de la bascule JK 264 est connectée à l'en- trée A d'une bascule monostable 266 dont l'autre entrée s est au niveau lorsque 1, de sorte que ce monostable 26u fournit sur sa sortie Q une courte impulsion négative démarrant sur le front de descente prCsent à son entrée Â. La sortie li de la bascula 266 conatitus la sortie du détscteur 26 de début et de fin de période du signal de référence Va, et elle fournit bien un signal ID conforme à ce que l'on a explique en référence à la figure 1, c'est-à-dire un signal normalement au niveau logique a et présentant une courte impulsion négative démarrant avec le front de montée de la première impulsion d'horloge consécutive a un front de montre du signal de référence Va. détecteur 28 des fronts de montée du signal de mesure Vb est praqtiquement identique au détecteur 26, il comprend une première bascule monostable 282 dont la sortie est connectée à une bascule JK 284 recevant comme signal d'horloge le signal b et une autre bascule monostable 286 connectée en sortie de a bascule JK, ces trois bascules 282, 284 et 286 étant montées exactement de la même façon que les bascules corespondantes 262, 264 et 266 du détecteur 26. La seule différence que pré sente le détecteur 28 par rapport au détecteur 6 est que sa sortie ne s'effectue pas directement sur la sortie q de la bascule mono stable 286 mais qu'une bascule supplémentaire 288 r agissant aux fronts de montée à son entrée B (car Itautre entrée A est à zéro) est insérée après la bascule 286. La sor tie - de la bascule 288 fournit le signal IM qui est bien produit après l'apparition du premier front de montée d'horloge suivant un front de montée de Vo. La raison de la présence de la bascule monostable 288 apparaît lorsque le déphasage mesure est rigoureusement nul cela permet alors que les impulsions ID et IM ne soient pas simultanées car le phasemètre indiquerait alors aléatoirement 0 et 360 , cette indication sur l'affichage numérique devenant illisible. Le très léger retard de It;I sur ID grâce à la bascule monostable t88 fait que l'indication de déphasage sera bien 0 en cas de déphasage nul. Dans la description du phasemètre de l'invention et en particulier ci-dessus, il apparaît plusieurs bascules mono- stables qui sont toutes identiques et peuvent être constituées à partir de circuits SN 74 123 de Texas Instruments, ces der niers étant des doubles bascules monostables; ainsi, les bas- cules 262 et 266 group es peuvent constituer un circuit N 74 123 unique, de même les bascules 18A et 183 ou encore les bascules 282 et 286. Les bascules JK 264 et 284 peuvent être réalisées par un circuit SN 74 111 de Texas Instruments. Toutes les bascules monostables doivent être ajustées pour avoir une faible durée devant la période de l'horloge 18 par exemple une durée de une microseconde si l'horloge est à 180 kilohertz. Ainsi, comme on peut le vérifier sur la figure 4, les signaux IM et ID présentent leur palier au niveau logique O durant un court intervalle de temps au cours duquel il n'y a pas de front de descente du signal d'horloge H et donc pas de transition du compteur 20 : on a vu en effet qu'il fallait éviter d'avoir des transitions du compteur pendant les inscriptions en mémoire commandées par les signaux IM et ID. A la figure 4, outre les signaux déjà mentionnés (sorties des diverses bascules), on voit encore le signal RAZC qui sert à la remise àzéro du compteur 20 de la figure 1. Comme on l'a dit, ce signal RAZC est décalé par rapport au signal ID, et il consiste en une impulsion positive de courte durée, produite par le monostable 30 qui réagit au front de remontée de ID. Le compteur 20 est donc bien remis à zéro une fois terminée l'inscription en mémoire par ID de la durée T2 et avant le front de descente d'horloge suivant le front de montée d'horloge ayant engendré ID. Le compteur 20 de la figure 1 ne sera pas décrit en détail; c'est ici un compteur classique ayant une capacité de 12 bits (21 = 4096, c'est-à-dire la première puissance de 2 supérieure a' 3600, ce qui permet une indication du déphasage à 1/10 de degré près pour des valeurs de T2 remplissant à peu près le contenu du compteur). Le compteur 20 est par exemple constitué de 3 compteurs en cascade du type 3N 74 93 de la Société Texas Instruments. Les mémoires 2, 24 et 7 de la figure 1 noteront pas non plus décrites en détail. Elles sont constituées par des registres du type SN 74 100 de la Société Texas Instruments. La mémoire 22 a la même capacité (12 bit cue le compteur 20, de même que la mémoire 24 et la mémoire 32. On va maintenant décrire l'unité arithmétique 40 qui permet le calcul du déphsage en degré selon la formule Selon l'invention, comme cn l'a di, cette unité con- courte un certain nombre de circuits qui servent alternativement à effectuer une multiplication (de T1 par 3600) et une division (du résultat de la multiplication par T2). Cour bien faire comprendre comment les mêmes circuits lectronique de l'ùnité arithmétique 40 peuvent servir à la fois pour effectuer une division et pour effectuer une multiplication, on va d'abord décrire en référence aux figures 5 et 6 respectivement un schéma de multiplieur numérique binaire et un schéma de diviseur numérique binaire. tour la simplification de la description et de la compréhension, le multiplier décrit est uu multiplieur 4 bits x 4 bits (multiplicande 4 bits et multiplicateur 4 bits) et le divseur est un diviseur 8 bits / 4 bits (dividende 8 bits et diviseur 4 bits). Svependant, le circuit réel utilisé doit fonctionner en multiplieur 12 bits x 12 bits et en diviseur 4 bits j 12 bits si le compteur 20 et les diverses mémoires ont une capacité de 12 bits. On rappelle le principe d'une multiplication binaire qui est exactement le même que celui d'une multiplication doci- maie : le multiplicande est multiplié par chacun des chiffres du multiplicateur et les produits Intermédiaires ainsi effectués sont inscrits les uns au-dessous des autres mais décalés successivement vers la gauche d'un- cran - chaque fois. Les Produits intermédiaires ainsi décalés sont ajoutés. Exemple : A = 1001 multiplicande 3 = C1C1 multiplicateur 1001 # produits intermédiaires CCt o 1001 # 0000 # B = 0101101 # somme globale n lait, au lieu d'é-crire les produits intermédiaires et de les décaler à gauche, on peut aussi bien effectuer, immé- diatement après le calcul d'un Produit intermédiaire, la somme de ce produit intermédiaire et de la somme des produits précédents décalée d'un cran à droite. On fait une addition inmédia- tement après chaque produit pour obtenir des sommes intermédiaires, la dernière somme étant le résultat de la multiplication.Technologiquement, cette façon de procéder est plus simple car on sait effectuer des additions de deux nombres beaucoup plus facilement que de quatre nombres ou plus. Sur la figure 5, on voit un multiplieur binaire capable d'effectuer la multiplication entre un multiplicande à 4 bits A et un multiplicateur à 4 bits 3. Le multiplicateur B est initialement contenu dans les quatre cases binaires RDO, RD1, RD2 et Rs3 d'un premier registre à décalage, tandis que les quatre cases RP4 à RD7 d'un deuxième registre à décalage, qui est con necté en cascade avec le premier pour permettre le décalage à droite du deuxième dans le premier , et qui est initialement mis à zéro, ccntiennent ensuite successivement des sommes intermédiaires de la multiplication, sommes qui sont progressivement décalées vers la droite. Le résultat de la multiplication apparait dans les deux registres à la fois (cases RDO à RD7) lorsqu'un a effectué quatre décalages à droite (car le multiplicateur B a quatre bits). Les sorties des quatre cases du deuxième registre à décalage, qui contiennent à chaque instant les quatre chiffres les plus significatifs de caque somme intermédiaires, sont reliées aux entrées d'un additionneur à quatre bits dont les autres entrées reçoivent les produits intermédiaires du multi nlicande A par les chiffres successifs de B de sorte qu'à chaque tape de la multiplication une nouvelle somme intermédiaire est inscrite dans le registre, cette somme intermédiaire ré suintant de l'addition d'un produit intermédiaire avec la sonme intermédiaire présente décalée d'un cran à droite. es produits intermédiairesont obtenus grâce à un multiplieur élémentaire constitué de portes ST, qui reçoivent les chiffres du multiplicande A et ui sont ouvertes ou fermes par le chiffre contenu dans la dernière case de droite RDO du registre de gauche, c'est-d-dire par les chiffres successifs du multiplicateur B à mesure eJue le registre est dé--cal- à droite. A la sortie de ces portes BT app araIt le produit du multinli- cande k tar chaque chiffre de B en partant du chiffre le moins significatif. On comprendra cue les deux registres à décalage doivent être montés en cascade car les sommes intermédiaires nocessitent plus de quatre bits, et doivent être décalés simultanément (par une commande de décalage uni que D) pour permettre le transfert du registre de gauche dans le registre de droite. Les chiffres de B déjà utilisés pour effectuer un produit intermédiaire dis paraissent du registre ?% décalage car ils n'ont plus d'utilité. Le registre de gauche (RD4 à RD7) comporte une commande de chargement C pour enregistrer les données contenues sur les entrées parallèles chaque fois qu'une somme intermédiaire a été effectuée. Ainsi, B étant contenu dans le registre de droite, et le registre de gauche étant à zéro, le premier produit intermédiaire est effectué. Un ordre de chargement C est appliqué, ce oui enregistre une première somme internédiaire; puis, un ordre de décalage D des deux registres, entraîne un nouveau produit intermédiaire car c'est un nouveau chiffre de B qui vient dans la case RDO commandant les portes ET; une nouvelle somme intermédiaire se trouve présente à l'entrée du registre de gauche (résultat de l'addition du produit intermédiaire précédent décal-- a' droite et du nouveau produit).Un nouvel ordre de chargement suit, puis un nouvel ordre de décalage et ainsi de suite, la multiplication étant terminée lorsqu'un nombre de décalages égal au nombre de chiffres du multipli- cafteur D (ici, quatre mais dans la réalité 12 pour la multiplication de TI par 3600) a eu lieu. Le résultat A x B est inscrit dans les cases EDG à HD7 dans l'ordre des chiffres de poids croissant. On va maintenant décrire en référence à la figure 6 un schéma de diviseur utilisant également un additionneur et un registre à à décalage comme le multiplieur de la figure 5. Lors ae ls division dans le système binaire, comme dans le système décimal, on essaye de soustraire le diviseur Qe de n chiffres si significatifs (ici n égale 4) des n chiffres les plus significatifs du dividende A. Si le résultat est positif ou nul. on effectue cette soustraction et on inscrit un 1 comme chiffre le plus significatif du quotient.Après quoi le diviseur est décale d'un cran vers la droite et on tente à nouveau, pour obtenir le chiffre si-nificatil suivant du quotient, de soustraire au résultat de la soustractIon précédente les n chiffres du diviseur décalé. -,i 1, soustraction du diviseur au nombre initial ou au résultat de la soustraction précédente ne conduit pas à un nombre positif on porte O comme chiffre suivant du quotient et le diviseur est de nouveau décalé d'un cran vers la droite sans qu'un soustraction soit opérée. Le calcul est terminé lorsque le chiffre le moins significatif du diviseur est parvenu en-dessous du chiffre le moins significatif du dividende. Exemple : division binaire de 1011011 par 1010 1011011 1010 - 1010 0001011 1001 ~ 1010 - 1010 - 1010 0001 I1 est fondamentalement équivalent de déplacer à chaque fois vers la droite le diviseur par rapport au dividende ou aux résultats intermédiaires des soustractions, ou bien de déplacer vers la gauche le résultat intermédiaire des soustractions par rapport au diviseur. C'est ce dernier mode d'opération que l'on utilise dans le diviseur de la figure 6 car il conduit à un fonctionnement plus simple. Zlu départ, on suppose que le dividende A(S bits)réside dans les cases RD1 à RD8 d'un registre à décalage RD à neuf cases (RDO c RD8) qui comporte des entrées en parallèle dans chaque case respectivement eO à e8, une entrée de décalage vers la gauche (D) et une entrée de chargement en parallèle (C') qui permet l'introduction parallèle d'un nombre dans le registre, par les entrées eC à e8. Les entrées e4 à e8 des cases à RD8 sont utilises pour introduire dan le registre les r-sul- tats des soustractions qui sont effectuées dans un additionneur à cinq bits. On sait en effet qu'un additionneur peut fonctionner en coustracteur à condition de complémenter le terme à soustraire et d'ajouter 1 au résultat de l'addition, ceci parce que M - N = M + # +1 (modulo 2n pour un additionneur à n chiffres). La retenue de l'addition M + # + 1 est 1 si M - N est positif et C si M - N est négatif. La sortie de retenue RA de l'additionneur AD est done utilisée comme bit de signe de la soustraction. L'entrée de report toujours prévue sur un additionneur recoit en outre un bit 1 pour faire M + # + 1. Les entrées de l'additionneur AD reçoivent d'une part les sorties des cases RD4 à RD8 du registre à décalgeet d'autre part le complement # du terme à soustraire B. B étant un nombre à quatre bits, la dernnière entrée de l'additionneur à cinq bits (bit de poids supérieur) reçoit un (complément de C). L'additionneur AD soustrait donc bien le diviseur B du résultat de la soustraction intermédiaire précéderte, décalé par le registre à décalage vers la gauche et contenu dans les cases RD4 à RD8 du registre à décalge : on soustrait toujours les n chiffres du diviseur des n chiffres les plus significatifs du contenu du registre à décalge. Au départ donc le dividende A est contenu dans le registre à décalge (cases RD1 à RD8). La première soustraction est effectue e et un premier signal de chargement inscrit les nouveaux chiffres les t lus significatif du résultat de la soustraction dans les cases RD4 à RD8, si du moins le résultat de la soustraction est positif, c'est-à-dire si la retenue ou bit de signe RA est égale à 1 (soustraction positive).C'est pourquoi le signal de chargement C est validé par une porte ET ouverte ta le bit de si ne 21. Le bit de 1w-ne Ra estégale- ent relié à une entrée de la case RDO du registre (entrée parallèle e0 ou entre série), cette case DO servant à inscrire les chiffres successifs du cuotient de a division de sorte que si le résultat de la soustraction est positif, RA = 1 et un 1 est inscrit dans RDO comme chiffre le plus significatif du quotient, tandis cue si le résultat de Ta soustraction est natif le bit RA reste à 0, le résultat de la soustraction intermédiaire n'est pas energistré (ordre de chargement arrêté par la porte ET) et on se contente de décaler le contenu du registre vers la gauche par un signal d-e décalage P en inscrit vant un O RA) = O) dans la case ADG. Selon la valeur du dernier report P":A du soustracteur on détermine donc à chaque fois si l'on doit inscrire le résultat d'une soustraction ou si l'on doit se contenter de décaler le résultat intermédiaire précédent : dans le premier cas cn inscrit un 1 dans RDO et dans le second cas un O, et ainsi de suite jusqu'à ce que le résultat intermédiaire ait 5té décalé un nombre de fois égal à la différonce des nombres de chiffres significatifs du dividende et du diviseur. Le résultat de la division figure alors dans les cases de droite RDO à RD3 du registre à décalage (cases non relies à 11 additionneur AD). Le processus consiste donc à émettre alternativement des Impulsions de chargement C (validées par la porte ES pour charger ou non effectivement le registre) et des impulsions de décalage à gauche en nombre prédéterminé, La description du multiplieur et du diviseur des figures 5 et 6 a été faite ctdessus pour bien faire comprendre le fonctionnement de l'unité arithmétique 40 de multiplication et de division cui va maintenant être décrite en référence à la figure 7. la figure 7 on voit donc le schéma d'une unité de multiplication et division du phasemètre de l'invention. Ici encore, le multlplieur et le diviseur sont représentés pour des opérations où chacun des termes à multiplier ou à diviser n' ex- cède pas 4 chiffres binaires, ceci pour la simplification de la description du schéma, mais dans la réalité il faudrait 12 bits pour chacun des termes à multiplier et diviser. Cn supposera donc que l'unité arithmétique 40 représentée à la figure 7 effectue le calcul KT1/T2 où K,T1, et T2 n'excèdent pas 4 bits (le produit K x TI pouvant toutefois aller ;jusqu'à 8 bits bien entendu). Comme le multiplieur de la figure 5, l'unit arithmétique 40 comporte un additionneur 410 a cinq bits et deux registres à calage 420 et 430 connectés en cascade et totalisant dix bits de mémoire: le premier registre à décalage 4-C comporte quatre cases RDO à RD3, le deu xième registre 430 contient six cases Rt4 à Rd9. Ces registres sont capables de décaler vers la gauche ou la droite au choix, et d'être chargés par des entrées parallèles sur simple application'd'un signal de chargement adéquat. Ils possèdent égale ment des entrées séries à droite et à gauche cour introduire des nombres dans les cases extrêmes lors du décalage à droite ou a' gauche. Ces entrées séries sont d'ailleurs celles qui permettent la connexion en cascade des registres avec transfert de l'un dans l'autre par décalage, aussi bien à droite qu'à gauche. Ces registres sont commandés par quatre signaux qui sont les suivants Pour le registre 430, - un signal CLR de remise a zéro du registre : toutes les sorties du registre 430 sont remises à zéro par un front descendant du signal CLR et le registre est de nouveau disponible aussitôt que CLR repasse au niveau 1 - un signal CLK de déclenchement dont les fronts de mont' e sont susceptibles d'agir sur le registre à décalage soit pour le charger soit pour le décaler; - un signal SO et un signal S1 de commande de mode de fonctionnement du registre : lorsque SO = 51 = 1, le registre enregistre des signaux présents sur ses entrées parallèles dès qu'apparaît un front de montée du signal de déclenchement CLK; donc, pour SC = 51 = 1, CLK est un signal de chargement du registre dont on avait vu la nécessité à propos de la description du multiplieur et du diviseur des figures 5 et 6 ; lorsque S0 = 1 et S1 = O il y a décalage d'un cran vers la droite à chaque front de montée de CLK et ceci sera utilisé pour la multiplication; inversement, lorsque S0 = O et S1 = 1 il y a décalage d'un cran vers la gauche à chaque front de montée de CLK (utilisation pour la division); enfin, lorsque S0 = S1 = O le signal CLK n'agit plus, seul le signal GLR de remise à zéro peut agir. Le registre 420 D est analogue au registre 430 il com- porte des signaux du même type : un signal CLK' de déclenche- ment, distinct du signal CLK du registre 430; un signal S0 et un signal S1 de commande de mode de fonctionnement, ces signaux tant les mêmes que pour le registre 430, et les entrées correspondantes tant donc connectées ensemble; l'entr'é-e de remise e zéro du registre 420 n'est pas utilisée, ni pour la multi plication, ni pour la division. Tous ces signaux, CLk, ClK', S0, S1 CLR sont élaborés par le circuit logique 50 qui commande les séquences de calcul de l'unité arithmétique 40. Comme on va levoir, le montage des divers éléments de l'unité arithmétique 40 (additionneur 410, registres 420 et 430) est directement drivé des schémas des simples multiplieur et diviseur des figures 5 et 6 En effet, aussi bien le multiplieur que le diviseur nécessitent un registre à huit bits au moins (neuf pour le divi sourd, diflsos on deux pour le multiplieur, ou que l'on peut arbitrairement diviser en deux pour le diviseur. Par ailleurs dans les deux cas, comme à la figure 7, les sorties des cases RD4 à RD7 (et même RD8 pour le diviseur) sont connectées à une série d'entrées de l'additionneur 410 dont les sorties sont bouclées sur les entrées parallèles correspondantes des cases RD4 à RD7 (RD8 pour le diviseur). L'additionneur 410 de la figure 7 reçoit donc sur une première série d'entrées les sorties des cinq registres à décalage i':D4 à RD8. Les autres entrées de l'additionneur 410 reçoivent des signaux logiques qui sont différents selon qu'il s'agit d'effectuer une multiplication ou une division. En effet, si on reprend les figures 5 et 6 on voit que dans le cas de la multiplication il faut transmettre à l'addi- tionneur un produit intermédiaire du multiplicande A (ici le coefficient ) par le chiffre binaire RDO contenu dans l'étage extrême de droite du registre à décalage, tandis que dans le cas de la division il s'agit simplement de transmettre le com planent B (ici 22) du diviseur. Les entrées de l'additionneur sont donc connectées à un circuit d'aiguillage et de calcul des produits intermédiaires 440, qui globalement comprend des inverseurs pour transcoettre T2 dans le mode "division" comme dans la figure 6, des portes ET commandées par RDO pour calculer les produits intermédiaires dans le mode "multiplication" comme dans 1 a figure 5, et enfin d'autres portes ET et OU conmantCes par le circuit lorsque 50 pour choisir le mode multiplication ou division et aiguiller en constquence les divers signaux -'entre e. Le circuit 440 d'auguillage et de calcul des produits intermédiaires revoit donc plusieurs signaux, d'une part les signaux de sortie de la mémoire 24 dont le contenu est T2; l'quatre part les signaux MEC et DEC qui indiquent le mode de calcul (multiplication ou division en cours) et oui sont issus du circuit logique 50 de séquencement des opérations; et enfin l'indication du contenu de la case rLDO du registre à décalage, qui permet le calcul des produits Intermédiaires. Cn notera qu'il n'est pas prévu d'entrée pour le nombre A celui-ci étant Incorporé à la réalisation praticue du circuit 440 s'il est constant. -ien entendu on pourrait, au prix d'une très légère complication du circuit 440 imaginer la possibilité d'introduire un facteur K veriable pour changer l'unité de mesure du déphasage (degrés ou radians etc..). La réalisation pratique du circuit d'aiguillage 440 tour un facteur K constant sera décrite plus tard en référence a la figure 10. Par ailleurs, toujours à la figure 7, les ~entrées parallèles du registre 42C reçoivent directement les sorties de la mémoire 22 de la figure 1 tour y inscrire la valeur de T1 au départ du cycle de multiplication. Les sorties de l'unité arithmétique 40 sont consti tu es par les sorties des cases RP0 à RD3 du registre 420 puisque comme on l'a vu à propos ou diviseur de la figure 6, le quotient de la division s'inscrit dans les, n cases du registre de droite non connectées à l'additionneur. Il faut noter rue dans le mode divison l' entrée de report de l'additionneur doit être à 1 ainsi mae l'entrée non reliée au registre à décalge de l'étage de poids supérieur de l'additionneur; au contraire en moche multiplication ces deux entrées sont à zéro. On leur applique donc le signal DEC (Division En cours qui consistera en un niveau lorsque 1 pendant la division proprement dite et un niveau zéro le reste du temps. Enfin, il faut mentionner que la retenue RA de l'avait tionneur doit servir à déterminer s'il faut ou non inscrire le résultat d'une soustraction dans le registre de gauche 430 lors de la division. En csonséquence, cette retenue HA est envoyée vers le circuit logique 50 où elle servira à l'élaboration du signal CLK (qui, on le rap lle, détermine les Instants de chargement ou de décalage du registre 430). Par ailleurs, cette retenue RA détermine également en mode division les chiffres successifs du quotient qui doivent être inscrits les uns après les autres dans la case RDO de droite du registre 420.Sur le schéma de la figure 6 on avait simplement représenté une liaison de HA vers l'entrée parallèle eO de cette case ORDO. En pratique, comne on le voit sur la figure 7, HA est connecté à l'entrée parallèle d'une case supplémentaire RD9 du registre 43C, et la sortie de cette case est connectée à l'entrez série de RDO, de sorte que - si HA = 1, il y aura chargement parallèle dans tout le registre y compris dans RD9 qui contiendra alors RA; à l'ordre de décalage qui suit nécessairement l'ordre de chargement, RPO se chargera par le contenu de RD9 et recueillera un 1 comme souhaité puisque RA = 1. - si HA = O, il n'y aura pas chargement, RD9 restera à zéro et lors de l'impulsion de décalage ce zéro passera dans RDO et un nouveau z;éro (contenu dans RD8) passera dans RD9. Il est à noter qu'au cours de la division RD8 ne peut pas contenir un 1 si RA = O car si RD8 = i, l'addition de RD8 = 1 et DC = 1 donnerait une retenue RA = 1. On va maintenant décrire en référence aux figures 8 et 9 le diagramme temporal des divers signaux élaborés par le circuit logique 50 pour commander l'unité arithmétique 40 en vue d'effectuer des multiplications ou divisions. Les séquence de signaux explicitent le fonctionnement du circuit de la figure 7 en montrant comment ce circuit peut travailler soit comme le circuit de la ligure 5 soit comme celui de Ta fifre 6. On rappelle que tous les signaux de commande MEC, DC, CLK, CLK', CLR, S0, S1, IR sont synchronisés sur le signal d'horloge ET du phasemètre et -tablis à partir des Signaux IM et ID de chargement en mémoire des durées TI et T2. a figure 8 tout d'abord repr*-sente les signaux de séquencement pour une opération de multiplication dans le cas où le déphasage mesuré n'est pas trop voisin de zro c'est-à- dire que la multiplication commence dès que l'impulsion IK est engendrée. Le circuit logique 50 reçoit le -signal IM dont le front de descente déclenche le cycle de multiplication. En conséquence, un signal MEC multiplication en cours) est engendré : il s'a- glt d'un signal normalement à zéro et passant à 1 pendant la durée de la multiplication. Cette durée est constante et gale à un certain nombre de périodes d'horloge, qui dépend du nombre de bits du multiplicateur TI. La durée pratique est de 2n périodes d'horloge Si T1 est un nombre de n bits au maximum (n = 4 pour les figures 7, 8 et 9). Un signal de remise à zéro CLR pour le registre 430 est engendré à partir du front de descente de IM de sorte que ce registre est immédiatement remis à zéro au départ du cycle de multiplication. Comme la multiplication nécessite des décalages successifs vers la droite, le signal SO est conservé en permanence au niveau 1. Au contraire, le signal S1 présente à la fois des niveaux haut et des niveaux bas au cours desquels il est res pectivement possible de charger les registres (S1 = 1) ou de les décaler (S1 = o) en faisant apparaître des fronts de montée de signaux de déclenchement CLK et CM' à des moments choisis. Ainsi, le premier front de montée de CLK' doit se produire pendant que S1 = 1 pour enregistrer initialement le nombre T1 dans le registre 420; immédiatement après et toujours pendant que i = 1, un front de montée de CLK doit également apparaître pour charger dans le registre 430 le premier produit intermédiaire de Ti par K. Puis, S1 passe à zéro et les fronts de montée de CLK et CLK' produisent un décalage d'un cran à droite pour le calcul de 1 somme -nvelL~diaire suivante de la multiplication. Bien entendu les fronts de montée de CLK et CLK' qui sont des tins à produire un décalage (donc pour S1 = O) doivent être simultanés tour que les registres 420 et 430 puissent se dca- ler l'un dans l'autre. Par la suite, 51 alterne régulièrement entre 0 et 1 ; pendant cue S1 = 1, seul CM présente des fronts de montée (pour enregistrer les commes intermédiaires), tandis que CLK' ne présente aucun front de montée car il n'y a pas lieu de charger le registre 420 par ses entrées parallèles; pendant que S1 = 0, CE et CLX' présentent des fronts de montée simultanés pour décaler à chaque fois d'un cran vers la droite.La période de 51 est double de la période de l'horloge H et le nombre d'alternances de S1 présentes pendant la durée de la multiplication (pendant que MEC = 1) est égal au nombre de décalages nécessaires pour effectuer cette multiplication donc au nombre de chiffres binaires de TI. SI reste finalement à 1 lorsque le signal MEC repasse à zéro (fin de la multiplication). A la figure 9, qui est analogue à la figure 8 on voit le diagramme temporel du cycle d'une division normale (pour un déphasage pas trop proche de 3600). Le début du cycle de dlvi- sîon est marqué par le front de descente du signal ID à partir duquel on engendre un signal DEC (division en cours), consistant en un niveau 1 de durée constante égale à la durée nécessaine pour effectuer une division de 2n bits par n bits : cette durée est égale à 2n + 2 périodes d'horloge.Le signal S1 est porté au niveau 1 en permanence car les décalages s'effectuent tous vers la gauche, tandis que le signal SQ alterne régulièrement à une fréquence moitié de la séquence d'horloge de sorte que l'on peut alternativement charger le registre 430 et décaler les deux registres simultanément. Le signal CIR reste conataimnent à 1 car aucune remise à zéro des registres 420 et 430 n'est nécessaire au départ de la division puisque l'ensemble du registre à décalage 420 et 430 contient le résultat de la multiplication précédente K x TI. Les signal CM' de commande du registre 420 présente des fronts de montée réguliers n'apparaissant que lorsque le signal S0 est à zéro, car il n'y a pas lieu de charger le registre 420 par ses entrées en parallèle mais seulement de le décaler périodiquement vers la gauche après chaque soustraction intermé- diapre. Le nombre de fronts de montée de CM' apparaissant pendant la durée du signal DEC est égal à un de plus que le nombre de cases du registre à décalage 4 Le signal CLK présente des fronts de montée exactement aux mêmes moments que CLK' pour que les décalges des deux registres 420 et 430 se fassent en bloc. Mais le signal CLK résente en plus de front de montée pendant les alternances au niveau haut au signal 30 de façon à enregistrer entre chaque décalage le résultat ce la soustraction intermédiaire dans le registre 450. Toutefois alors que dans la multiplication le chargement du registre 430 par le signal CLK a lieu après chaque décalage de cycle. au contraire dans le cas de la division il aux supprimer l'impulsion CLK de chargement si le résultat d'une soustraction intermédiaire est négatif, comme on l'a expliqué en référence à la figure 6, car alors il y a seulement lieu de décaler le résultat de la soustraction intermédiaire précédente.Le signal CLK tient donc compte du signal RA de retenue de l'étage de poids supérieur de l'additionneur 41C : i RA est nul pendant ne DO = 1 et S1 = O, l'impulsion TE de chargement qui surait dû apparaître entre deux impulsions de décalge est supprimée. Un exemple de signal RA pour un quotient égal à C110 est représenté à la figure 9, avec le signal CLK correspondant : pas d'impulsion de chargement quand RA = 1. Enfin, sur la figure 9 on voit encore l'impulsion IR qui est engendrée en mer--c-e s temps que la fin du signal DEC pour ndl-cuer eue la division est terminée, et oour commander le chargement du résultat dans la mémoire 32. Il est clair maintenant que pour le cas où le déphasage rès proche de C ou de 360 c'est-à-dire le cas où I apparaît alors que DEC = 1, ou pour le cas ou ID apparat alors sue MEC = 1. il y a simplement lieu dans le premier cas de re tarder le déclenchement du signal MEC (et donc du cycle de multiplication global qui est décalé) jusqu'à ce que DEC repasse à G, et e more dan le deuxième cas de retarder l'apparition de DEC jusqu'à ce que MEC revienne à zéro.De simples portes commandées par MEC et DEC permettent de réaliser cette condition cor--me on le verra en référence aux figures 11 et 12. Tous les signaux nécessaires à la multiplication et à la division sont synchronisés par le d(but des signaux C et DEC respectivement pour permettre de retarder globalement toute la multiplication ou toute la division. On va maintenant décrire en référence à la figure 10 le circuit d'aiguillage et de calcul des produits intermo- aviaires, 440, de la figure 7. On rappelle que ce cIrcuit Colt fournir à l'additionneur 410 soit la valeur T2 (cas de la division) soit les produits intermédiaires K.RDO (cas de la multiplication). Le circuit 440 comporte donc un ensemble de porte ET 442 oui reçoit le si,"-nal T2 et qui sont toutes commandées par le signal DEC pour laisser passer T2 lors de la division. I1 comporte également un deuxième ensemble de porte ET 444, toutes commandées par le signal MEC pour laisser passer un nombre représentatif des produits intermédiaires E.RDO (en fait son complément K.RDO) lors de la multiplication. Les sorties des deux ensembles de portes ET 442 et 444 sont reliées aux entrées ae portes NI d'un ensemble 446 dont les sorties constituent les sorties reliées à l'additionneur 410 du circuit d'ai guillage 440.Les portes ET de l'ensemble 442 sont en nombre n nombre de chiffres binaires de "2), ae même que les portes ET 444 et bien entendu que les portes NI 446. Sur la figure 10, n = 4 pour la simplification de la représentation. Pour réaliser le produit #.### en sortie des portes ET 444 on remarque que si RDO = O, alors K.RDO = 1111 (nombre K de 4 bits) et que si RDO = 1, K-.RDO - K, c'est-à-dire que l'on passe de l'un à l'autre des deux produits intermédiaires possibles en inversant seulement les bits zéro de K, les autres bits de ####restant égaux à 1 ocelle ue soit la valeur du produit intermédiaire et n'ayant donc pas à être commandés selon la valeur de RDO. C'est pourquoi, ces autres bits de r sont introduits dans les portes ET 444 qui leur correspondent, sous forme de 1 sur une entrée de ces portes, tandis que les bits de K susceptibles de changer sont justement égaux au complément de RDO, et on amène donc RDO aux entrées des portes 444 correspondant aux bits de L susceptibles de changer. Par exemple, sur la fi gure 10, on suppose que K est le nombre binaire suivant : 0101. Les portes ET 444, toutes commandées par le signal iEC reçoivent donc sur leurs entrées le nombre binaire 1, RDO, 1, RDO car K = 1, 0,-1, 0. On vérifie donc qu'en sortie des portes NE 446 on a bien le nombre K.RDO (c'est-à-dire 0000 ou 0101) lorsque = = 1 ou 0000 lorsque MEC = O, et T2 lorsque DEC = 1, MEC et DEC ne pouvant être simultanément égaux à 1. Le circuit dwai guillage 440 remplit donc bien la fonction désirée, mais il est évident que l'on pourrait concevoir un autre arrangement des portes commandées pour réaliser la même fonction. On va maintenant décrire en référence aux figures Il à 14 les divers circuits d'élaboration des signaux logiques de commande de l'unité arithmétique 40. Ces signaux sont les. si gnaux SI, SO, CLR, CLK, CLK' etc., expliqués en référence aux figures 7 à 9. Les circuits d'élaboration de ces signaux étaient réunis aux figures 1 et 7 dans un bloc logique désigné par la référence 50. La figure Il décrit un schéma électronique servant à l'élaboration du signal MEC principalement. Le signal MEC est un signal d'une durée constante nécessaire à la multiplication et il est déclenché par l'appa- rition du signal IM (inscription en mémoire en vue de la multiplication). On verra ci-dessous comment le signal MEC est engendré mais tout d'abord on voit sur la partie gauche du schéma de la figure Il qu'à partir de ce signal MEC. ou plus exactement du signal KEC on réalise le produit MEC.H à la sortie d'une porte NI 502 dont les entrées sont respectivement R et MEC Ce signal EEG.H est simplement le complément de l'horloge lorsque la multiplication est en cours (0 autrement) et on s'en sert pour réaliser le signal S1 (voir figure 1) par division de fréquence de ZEC.H dans une bascule JK 504 dont les entrées J et K sont à 1. le signal S1 qui sert à la commande des registres à décalage 420 et 430 est donc prélevé à la sortie de cette bascule 504. I1 est par-ailleurs divisé dans un diviseur de fréquence 506 qui divise sa fréquence par le nombre de chiffres binaires n du multiplicateur TI car on a vu que le signal iEC devait durer globalement n périodes d'horloge donc n périodes de S1 pour faire une multiplication par un nombre de n chiffres binaires. Le signal dSi divisé par n entre sur l'entrée vue Qo- clenchement T d'une deuxième bascule 508 dont l'état préféren- tiel de sortie est O (J = 0, w = 1) et oui peut être forcée à son état non préférentiel 1 par l'apparition d'un front de descente sur son entrée de forçage P. Le fonctionnement est le suivant : la bascule 5C8 est forcée dans son état non préférentiel par un signal réalisé à partir de INTI, ce qui produit le signal MEC = 1, déclenchant un signal S1 alterné à la sortie de la bascule 504. Ainsi, au bout du nième front de montée de S1, le diviseur 506 produit à sa sortie un front -qui, appliqué sur 11 entrée T de la bascule 508, fait revenir celle-ci à son état préférentiel où MEC = O, la multiplication étant terminée; Le forçage initial à MEC = 1 de la bascule 5CE est effectué de la manière suivant :: le front de descente de l'impulsion négative IM est appliqué à l'entrée de forçage P d'une troisième bascule JK 510 (J = O, K = 1), ce qui la force dans son état non préférentiel (Q = 1)'-et déclenche une bascule monostable' 512, Si du moins le signal DEC est à zéro, c'est-à-dire si la division précédente est terminée. La sortie de la bascule monostable produit alors un front de descente qui est appliqué à l'entrée de forçage de la bascule 508 et fait démarrer le signal LNLEC. Pour ne déclencher le signal MEC que si DEC = O, on connecte le signal DEC- à une entrée B du monostable 512 dont l'autre entrée A reçoit la sortie de la bascule 510; si DEC = I la bascule monostable 312 ne réagit pas au front de montée apparaissant sur l'entrée A; par contre, lorsque DEC repasse à zéro, la bascule monostable 512 produit @ un front de descente car alorz un 1 est présent sur son entrée L. On voit donc que le signal MEC est déclenché soit par le front de descente de IM, scit par le front de descente da DEC si I est apparu alors que DEC était encore a 1. Cour rendre possible le redéclenchonent du signal MEC au cycle suivant, il faut encore prévoir de remettre la bascule JK 510 dans son état préférential par son entrée de déclenchs ment T2, e ceci est fait au moyen d'une autre bascule monostable 514 qui produit un front de descente approprié à sa sorvie dès la fin de l'Impulsion P; (si du moins MEC est à 1, c'est-à-dire si la division précédente était déjà terminée) ou alors dès l'apparition du signal :-?C si le signal Im a déjà disparu alors que la division était encore en cours. Cette remise dans son état préférentiel (ou régénération) de la bascule 51O s'effectue donc en connectant à l'entrée T de la bascule 510 la sortie du monostable 514 dont une entrée est f est; et l'autre est :--rnEC pour produire un front de descente lora du front de redescente de ## si hrC a eu le temps de pas- ser à 1 (division terminée avant cue la multiplication ne soit requise) ou lors du front de montée de EC si 2, est déjà revenu a z-ro (cas où L: apparaît pendant la divisIon). Sur le schéma de la figure 11, on voit encore que l'impulsion CLR de remise a zéro du registre 430 de la figure 7 est simplement prélevée en sortie de la bascule monostable 512 qui déclenche le début du signal MEC. À la figure 12 est représenté le schéma électronique servant à la production des signaux SO et DEC principalement. Il est pratiquement analogue à celui de la figure 11, en remplacement les signaux MEC et IM respectivement par DEC et ID et 1 par SO : à partir de z et DEC cn produit DEC.# dans une porte MI 522, puis SC par division de fréquence de PEC.H dans une bascule JE 524 puis on divise la frécuence de SO par n + 1 dans un diviseur 526. Une différence avec le schéma de la figure 11 est donc que le diviseur divise par n + 1 et non pas par n, la raison tant comme on l'a vu que la division nécessite une dure de deux périodes d'horloge de plus que la multiplication. Une autre différence est que la sortie du diviseur 526 n'est pas connectée directement à l'entrée de déclenchement n d'une bascule JK 528 comme la sortie du diviseur l'était à l'entrée de la bascule JK 508 mais ici une bascule monostable 527 est intercalée, pour servir à l'élaboration d'une courte impulsion IR d'inscription du résultat du calcul dans la m - moire 32 à la fin de la durée du signal DEC. La bascule monostable 527 engendre à la fois l'impulsion IR et la remise a zéro du signal DEC. De la même façon qu'a la figure 11, le signal DEC est engendré par forçage de la bascule JE 528 au moyen d'un monostable 532 lui-même déclenché par une bascule JK 530 forcée dans son état non préférentiel par l'impulsion ID. La bascule monostable 532 recoit également le signal MEC pour inhiber le déclenchement du signal DEC si la multiplication est en cours. Enfin, la bascule JE 530 est régénérée par une bascule monostable 534 recevant à la fois le signal DEC et le signal ##. Aux figures 13 et 14 sont décrits les montages électroniques permettant de réaliser des signaux CM et CLK' de déclenchement des registres à décalage 430 et 420 de la figure 7. La commande CLK du registre 430 doit provoquer d'une part des décalages successifs au nombre de n pour la multiplication et de n + 1 pour la division et d'autre part les inscriptions parallèles successives des sorties de l'additionneur 410 dans le registre. Les décalages ont lieu pendant que SO = O pour la division et que 51 = O pour la multiplication, donc lorsque + DEC.## = 1. Si on donne à ces impulsions CLK de décalage une durée correspondant à une demie période d'horloge, le signal CLK pour réaliser les décalages successif-s sera constitué par la fonction logique # (MEC.## + DEC.##). Le signal CLK doit par ailleurs contenir les impulsions de chargement dans 1 registre à décalage, chaque fois que .;0 = S1 = 1 dans le cas de la multiplication mais seulement si 50 = S1 = kh = 1 dans le cas de la division (RA étant la retenue de 11 additionneur 410 c'est-à-dire le bit de signe de la soustraction effectuée). Par conséquent, le signal C5 doit comporter, outre les impulsions de décalage déjà mentionnées, des impulsions de chargement chaque fois c'-ue DEC.SO.S1 + DEC.SO.S1.RA = 1. En fait, lorsque MEC = 1, SO est nécessairement = 1 et lorsque DC = 1, 51 est nécessairement égal à 1 et l'expres- sion ci-dessus peut se r'- duire à = 1. Si on donne aux impulsions CM de chargement une durée encore égale à une demie période d'horloge, l'expression logique du signal CM contiendra un terme de la forne # (MEC.S1 + DEC.S0.RA). Finalment, l'expression globale logique du signale CLK (inpulsions de décalage + impulsions de chargement sera : CLK = # (MEC.## + DEC.##) +# (MEC.S1 + DEC.S0.RA) ou encore CLK = # (MEC + DEC(S0+RA)) qui peut encore s'écrire CLK = (H + ### (###.## +###.##)). Cette expression logique est utilisée pour réaliser le signal CM au moyen du circuit de la figure 13 qui comporte une première porte ET 540 recevant RA et DEC pour réaliser DEC.RA, une autre porte ET 542 recevant DEC at SO pour réaliser DEC.##, une porte NI 544 pour réaliser le complément de DEC.## + PEC.RA, une porte ET 546 recevant la sortie de la porte NI 544 et le signal MEC pour multiplier ### par ce complément et enfin une porte NI 548 recevant la sortie de la porte ET 546 et le signal d'horloge H pour réaliser l'expression logique de CLK désirée. A la figure 14 est représenté le schéma du circuit permettant de réaliser le signal logique CLK' de déclenchement de registre 420. Ce signal CM' doit contenir uniquement des impulsions de décalage coïncidant avec les impulsions de décalage du registre 430, c'est-à-dire se produisant comme on l'a expliqué pour CLK lorsque MEC.## + DEC.SO = 1. En outre CLK' doit contenir une impulsion initiale de chagement du multiplicateur T1 lers de la multiplication; cette impulsion, que l'on appellera IRD peut être réalisée à partir d'un monostable 550 qui réagit au front de remontée du signal IM (début de la multiplication), dans le cas général, ou au front de montée de l:EC lorsque Il est apparu au cours ae la division précédente. Le monos table 550 reçoit donc comme signal de déclenchement la sortie d'une porto NON-ET 552 dont les entrées sont MEC et IM, cette sortie présentant bien un front' de descente --pour déclencher le monostable au front de remontée de IM dans le cas général puisque MEC est alors à 1 ou au front de montée de MEC dans le cas où le déphasage est proche de zéro puisque IM est alors revenu à 1. L'expression générale du signal logique CLK' peut s crire CLR' = IRD + H (MEC.## + DEC.##) ou encore CLK' = ##.#.###.##.#.###.## Cette expression est réalisée dans le circuit de la figure 14 au moyen des portes NON-ET 554 et 556 qui reçoivent respectivement les signaux SO et DEC.# pour la porte 554, et S1 et MEC.H pour la porte 556* Enfin, une porte NON-ET 558 recevant les sorties du monostable (IRD) et des portes 554 et 556 réalisent le signal CLK' désiré. Les signaux DEC.TI et MEC.H sont réalisés on le rappelle en sortie des portes NI 502 et 522 des figures Il et' 12. A la figure 15 est représenté le schéma électrique des circuits d'affichage de la valeur du déphasage mesuré et d'exploitation de cette mesure. Ges circuits sont donnés à titre d'exemple pour un usage particulier du phasemètre selon l'invention. Le circuit de la figure 15 comprend d'une part un dispositif d'affichage numérique (circuit 34 de la figure 1) comportant un décodeur binaire/décimal-codé-binaire 342 dont l'entrée est directement reliée aux sorties binaires da la mémoire de phase 32 contenant le résultat du calcul de 3600T1/T2. Le dispositif d'affichage 34 comporte une mémoire incorporée qui être chargés périodieuement par un signal de chargement AFF à basse fréquence (2 Hertz par exemple) obtenu par division dans un diviseur 350 du signal IR d'ins cription dans la mémoire 32. Le diviseur 350 divise par exemple par 25 dans le cas où les signaux mesurés étant d'environ 50 Hertz le signal IR l'est aussi. Les sorties de la mémoire de phase 32 sont par ailleurs envoyées à un convertisseur digital-analosique 352 qui fournit un signal de 0 volt pour le nombre binaire O en entrée et de 10 volts pour le nombre binaire maximum susceptible autre présent à son entrée. Ce convertisseur 52 est suivi d'un amplificateur 354 dont le gain est ajusté pour que sa tension de sortie soit par exemple de -9 volts pour une phase de 3600 (-25 mV/degré). On dispose ainsi d'une sortie analogique du déphasage mesuré. Enfin, on peut prévoir une sortie avec détection de dépassement d'angle limite : si Bmax est l'angle limite imposé pour le déphasage entre deux signaux et Q l'angle mesuré, un soustracteur binaire 356 élabore la différence 6 - gmax. Le bit de signe SG du soustracteur 356 sert à signaler le dépassement tandis que la sortie binaire Q - Qmax peut Autre convertie en un signal analogique par l'intermédiaire de portes ET 35-7 contrées par le signal SQ et d'un deuxième convertisseur signal analogique 58 qui élabore une tension fonction linéaire de cette différence pour des angles supérieurs à l'angle limite. Au moyen d'un montage à deux amplificateurs opérationnels en sortie du convertisseur 358, on peut obtenir facilement un signal égal à -10 volts environ avant le dépassement et égal à 0,025 x (0 - Q max) volts au-dessus de l'angle maximum. Un tel signal de limitation d'angle convient parfaitement comme tension de commande pour limiter l'angle interne d'une machine synchrone. Le phasemètre numérique selon l'invention est particu lièrement adapté pour mesurer des déphasages de signaux périodiques de fréquences voisines de 50 Hertz-avec une précision de 1/10ème de degré si l'on utilise, comme on l'a dit, des capacités de compteur, de mémoire et de registres de 12 bits binaires, en adoptant une fréquence d'horloge de 180 Kilohertz. Dans ce cas, la fréquence minimale à laquelle on peut mesurer le déphasage est de 44 Hertz, car au-dessous de cette fréquence, si la fréquence d'horloge est de t80 Kilohertz, le comptage de la période T2 conduit à un dépassement de la capa cité du compteur (12 bits) et donne une mesure erronnée. Vers les fréquences plus hautes des signaux de mesure, la première limitation vient de la précision qui diminue avec l'accroissement de la fréquence. En effet, à 1800 Hertz par exemple, la durée de la période T2 est mesurée par le nombre 100 (100 impulsions à 180 kilohertz) et la précision ne peut certainement pas dépasser 1 ffi (+ 40). La seconde limitation provient de ce que le temps de calcul du déphasage après la mesure de T2 est, dans le cas le plus défavorable (déphasage O ou 3600), de 50 périodes d'horloge (2 x 12 pour la multiplication plus 2 x 13 pour la division) soit 0,28 mse La fréquence maximum du phasemètre est donc de f/0,28 soit 3,6 kilohertz (avec une faible précision d'ailleurs). On pourrait d'ailleurs s'arranger pour augmenter encore cette fréquence en n'effectuant pas un calcul de déphasage à chaque période des signaux d'entrée du phasemètre mais par exemple seulement toutes les deux ou trois ou quatre périodes (ou plus encore), en intercalant des diviseurs de fréquence par deux ou trois ou quatre entre les détecteurs 14 et 26 d'une part et 16 et 28 d'autre part de la figure 1. On obtiendrait ainsi le déphasage moyen sur N périodes avec une précision qui peut titre relativement bonne. Ceci permet d'augmenter le domaine des fréquences d'utilisation en perdant sur la constante de temps. On peut augmenter la précision et la gamme de fréquences d'utilisation de l'appareil par une augmentation de la fréquence d'horloge et un accroissement correspondant de la capacité du compteur, de l'additionneur et des registres à décalage.Pas exemple un appareil précis au 1/100 de degré à 50 Hz est capable de couvrir la gamme de fréquences 27,5 Hz à 27 kHz pour obtenir ces performances il faudrait une fréquence d'horloge de 1,8 MHz ce qui ne pose aucun problème, Pans l'application particulièrement intéressante du phasemètre numérique selon l'invention où l'on effectue la mesure où le cont2tle de l'angle interne des machines synchrones, on peut prendre comme signaux d'entrée du phasemètre soit la tension de l'alternateur de phase et la tension correspondante de l'alternateur principal, soit, pour le signal de référence Va, la tension de sortie d'un capteur photoélectrique délivrant une impulsion par tour, soit encore la tension de sortie d'un détecteur de proximité capable de repérer le passage d'un index fixé au rotor de la machine, par exemple un capteur à effet Hall et un index métallique. Comme il faut connattre le calage initial des repères optiques ou métalliques, on peut prévoir également des capteurs plus sophistiqués, par exemple un capteur photoélectrique fournissant 900 ou 3600 impulsions par tour, le capteur étant capable de détecter l'unequelconque choisie de ces impulsions pour permettre calage sur cette impulsion. Des mesures intéressantes que l'on peut faire avec le phasemètre selon l'invention sont également les mesures de puissance, par la mesure du déphasage entre tension et courant, pour des moteurs asynchrones (mesure du déphasage à vide ou des déphasages transitoires lors des démarrages). Bien entendu la présente invention ne se limite pas au mode de réalisation préférentiel qui a été décrit en détail cidessus, certaines modifications possibles étant apparentes à l'homme de ltart -sans sortir du cadre des revendications annexées. REVENDICATIONS i. Phasemètre caractérisé par le fait qu'il comporte un moyen de comptage numérique de deux durées - une première durée séparant un passage par zéro fi premier signal périodique et un passage par zéro d'un deuxième signal périodique, - une deuxième durée séparant deux passages par zéro de l'use des signaux, et qu'il comporte également une première mémoire numérigue pour mettre en mémoire sous forme numérique le résultat Ti du comptage de la première durée, une deuxième mémoire numérique pour mettre en mémoire sous forme numérique le nombre T2 résultant du comptage de la deuxième durée, un moyen de calcul numérique du déphasage, couplé aux deux mémoires numériques et apte à fournir une valeur numérique représentative du quotient Tint2 donc du déphasage angulaire entre les deux signaux pério- diques. 2. Phasemètre selon la revendication 1, caractérisé par le fait que le moyen de comptage numérique des nombres Ti et T2 comprend un détecteur de passage par zéro du premier signal un détecteur de passage par zéro du second signal, une horloge fournissant des impulsions régulières, et un compteur connecté à l'horloge pour compter d'une part les impulsions émises par horloge entre un passage par zéro du premier signal et un passage par zéro du second signal et d'autre part entre deux passages par zéro du premier signal, le compteur étant relié aux deux mémoires numé riques O 5. Phasemètre selon la revendication 2, caractérisé par le fait que le moyen de comptage numérique des nombres Ti et T2 comprend - un moyen de commande du chargement dans la première mémoire (de TI > du contenu du compteur, ce moyen étant couplé entre une entrée- de commande de chargement de la mémoire de Ti et le détecteur de passage par zéro du second signal, pour fournir un signal il de commande de chargement dans la première mémoire après le passage par zéro. dans un sens déterminé du second signal et - un moyen de commande du chargement dans la deuxième mémoire (de T2) du contenu du compteur, ce moyen étant couplé entre une entrée de commande de chargement de la mémoire de T2 et le détecteur de passage par zéro du premier signal, pour fournir un signal ID de commande de chargement dans la seconde mémoire après la passade par zéro dans un sens déterminé du second signal. 4. Phasemètre selon la revendication 3, caractérisé par le fait qu'il comprend un moyen deremise à zéro du contenu du compteur après réception par la mémoire de T2 du signal ID de commande de chargement. 5. Phasemètre selon la revendication 4, caractérisé par le fait que les deux moyens de commande de chargement sont aptes à fournir des signaux IM et ID à chaque passage par zéro dans le sens déterminé des premier et second signaux, et que le moyen de calcul numérique est apte à fournir une valeur du déphasage à chaque période du premier signal. 6. Phasemètre selon l'une des revendications 3 à 5, caractérisé par le fait que les moyens de commande du chargement dans les première et deuxième mémoires sont également couples à l'horloge pour fournir des signaut de commande de chargement lors de l'apparition de la première transition, dans un sens donné, du signal d'horloge consécutive au passage par zéro dans le sens choisi des second et premIer signaux respective ment* 7.Phasemètre selon la revendication 6, caractérisé par ie fait que le moyen de commande du chargement dans la mémoire de T2 est apte à fournir une courte impulsion, débutant dès l'apparition de ladite transition du signal d'horloge qui suit le passage par zéro du premier signal et se terminant après une courte durée, sensiblement inférieure à une demi période d'horloge, et que le moyen de commande du chargement de la mémoire de T1 est apte à fournir une courte impulsion débutant après une faible durée, sensiblement inférieure à une demi-période d'horloge, consécutive à ladite transition d'horloge qui suit le passage par zéro du second signal. 8. Phasemètre selon la revendication 7, caractérisé par le fait que le moyen de commande du chargement dans la mémoire de T2 comprend une bascule JK ayant un état de sortie préférentiel et ayant une entrée de forçage dans l'état nonpréférentiel, connectée ag moyen de détection du passage par zéro du premier signal, et une entrée de remise dans l'état préférentiel, connectée à l'horloge, la sortie de la bascule JE étant connectée à une bascule mono stable pour fournir une impulsion de courte durée, et par le fait que le moyen de commande de chargement dans la mémoire de il comprend une autre bascule JE ayant une entrée de forçage connectée au moyen de détection du passage par zéro du second signal et une entrée de remise à l'état préférentiel connectée à l'horloge, cette autre bascule JE étant suivie de deux bascules monostables en cascade, la seconde d'entre elles fournissant à sa sortie une courte impulsion légèrement décale par rapport à ladite transition d'horloge ge consecutive au passage par zéro du second signal. 9. Phasemètre selon ltune des revendications 1 à 8, caractérisé par le fait que le moyen de calcul numérique est apte à effectuer une multiplication numérique par un multiplicateur constant K, le moyen de calcul fournissant comme valeur cherchée pour le déphasage le quotient Ka1/12. 10. Phasemètre selon la revendication 9, caractérisé par le fait que le nombre K a pour valeur dans le système décimal 360 ou 400 ou 27T, ou un multiple de ces nombres pour permettre l'obtention du déphasage angulaire respectivement en degrés, eq grades ou en radians, ou en sous-multiples de ces unités. 11. Phasemètre selon l'une des revendications 9 et 10, caractérisé par le fait que le moyen de calcul numérique est apte à effectuer une multiplication du nombre contenu dans la première mémoire par le nombre constant K, ceci après le comptage de 21 et pendant la fin du comptage de la durée T2, puis à effectuer une division du résultat KT1 par le nombre 22 contenu dans la deuxième mémoire, ceci après la fin du comptage de T2 et pendant le comptage de Ti et T2 pour la période suivante du premier signal. 12. Phasemètre selon l1une des revendications 9 à 11, prises en combinaison avec la revendication 3, caractérisé par le fait que le moyen de calcul numérique de la phase comprend une unité arithmétique, et un circuit de commande de l'unité arithmétique apte à délivrer une séquence appropriée de signaux de commande à l'unité arithmétique après réception par la mémoire de TI d'un signal de chargement II;;, afin de faire effectuer par l'unité arithmétique une multiplication du nombre T1 par ledit nombre constant K, le circuit de commande étant aussi apte à délivrer une autre séquence appropries de signaux de commande après réception par la mémoire de T2 d'un signal de chargement ID, afin de faire effectuer par l'unité arithmétique une division du résultat de la multiplication précédente par le nombre T2. 13. Phasemètre selon la revendication 12, caractérisé par le fait que l'unité arithmétique est apte à effectuer la multiplication suivie de la division pendant une durée inférieure à une période des signaux dont on mesure le déphasage. 14. Phasemètre selon la revendication 12, caractérisé par le fait qu'une première séquence de signaux de commande est établie par le circuit de commande de l'unité arithmétique, pour effectuer une multiplication, que cette séquence de multiplication comprend un signal MEC indiquant qu'une multiplication est en cours, ce signal MEC comportant un créneau au moins pendant la durée nécessaire à la multiplication du nombre Ti par le nombre K, et par le fait qu'une deuxième séquence est établie pour la division et comprend un signal DEC indiquant qu'une division est encours et comprenant un créneau pendant au moins la durée nécessaire à la division du résultat de la multiplication KT1 par le nombre T2. 15. Phasemètre selon la revendication 14, caractérisé par le -fait que le signal MEC est normalement engendré dès le chargement du nombre Ti dans la première mémoire1 et par le fait que le signal DEC est normalement engendré dès le chargement du nombre T2 dans la seconde mémoire, le circuit de commande de l'unité arithmétique recevant à det effet le signal lM de chargement dans la première mémoire et le signal IDde chargement dans la deuxième mémoire. 16. Phasemètre selon la revendication 15, caractérisé par le fait que toute la séquence de multiplication est synchronisée par le début du signal MEC indiquant qu'une multiplication est en cours et par le fait que toute la séquence de division établie par le circuit de commande est synchronisée par le début du signal DEC indiquant qu'une division est en cours. 17. Phasemètre selon l'une des revendications 15 et 16, caractérisé par le fait que le signal MEc indiquant qu'une multiplication est en cours est utilisé dans le circuit de commande' pour inhiber la production de la séquence de division si le signal iD de chargement de la deuxième mémoire apparatt alors qu'une multiplication en cours est effectivement indiquée et que le produit KT1 n'est donc pas encore obtenu. 18. Phasemètre selon l'une des revendications 15 à 17, caractérisé par le fait que le signal DEC,' est utilisé dans le circuit de commande de l'unité arithmétique pour.inhiber la productioh d'une séquence de multiplication si le signal Ii'i de chargement de la première mémoire Cde T1) apparaît alors qu'un division en cours est effectivement indiquée. 19. Phasemètre selon l'une des revendications 14 à caractérisé par le fait que le signal DEC et le signal MEC comportent chacun un créneau de durée constantes 20. Phasemètre selon la revendication 19, dans lequel le compteur et les mémoires -de T1 et 2 ont chacun une capacité de n chiffres binaires, caractérisé 'par le fait que le signal MEC est un créneau de durée égale'à 2 n'périodes d'horloge, et que le signal DEC est un créneau de durée égale à 2 n + 2 périodes d'horloge. 21. Phasemètre selon ltune des revendications 17 à 20, caractérisé par le fait que le circuit de commande de l'unité arithmétique est apte à engendrer une séquence de division dès la disparition du créneau d'indication d'une multiplication en cours si le signal ID de chargement en isoire de T2 est apparu alors qu'une multiplication était en cours. 22. Phasemètre selon l'une des revendications 17 à 20, caractérisé par le fait que le circuit de commande de l'unité arithmétique est apte à engendrer une séquence de multiplicati,n dès la disparition du créneau d'indication d'une division en cours si le signal IM de chargement en mémoire de T1 est apparu alors qu'une division était en cours. 23. Phasemètre selon l'une des revendications 12 & 22, caractérisé par le fait que l'unité arithmétique comporte un seul additionneur et des registres à décalage, agencés pour pouvoir effectuer soit une multiplication lors de la réception d'une séquence appropriée des signaux issus du circuit de commande, soit une division lors de la réception d'une autre séquence appropriée, mais non simultanément une multiplication et une division; 24.Phasemètre selon la revendication 23, caractérisé par le fait que I'unité arithmétique comporte - un additionneur binaire ayant deux séries d'entrées parallèles pour deux nombres binaires à additionner, des sorties parallèles pour le résultat de l'addition, une entrée de retenue et une sortie de report, - tin premier registre à décalage ayant des entrées et sorties parallèles, une entrée de commande de chargement parallèle, et une entrée ae commande8écalage à droite ou à gauche, ce premier registre ayant ses entrées parallèles reliées aux sorties de l'additionneur et ses sorties reliées à une première série d'entrées de l'additionneur binaire. - un deuxième registre à décalage analogue au précédent et couplé en cascade avec lui, ce deuxième registre ayant ses entrées parallèles reliées aux sorties parallèles de la mémoire de '11, - un circuit d'aiguillage apte à coupler à la se con- de série d'entrées de l'additionneur soit les sorties d'un circuit effectuant le produit binaire du nombre constant K par un chiffre binaire contenu dans l'une des positions du deuxième registre à décalage, ceci lorsqu'une séquence de multiplication est en cours, soit le complément logique binaire du nombre contenu dans la mémoIre de T2, ceci lorsqu'unie séquence de division est en cours, l'aiguillage étant commandé par le circuit de commande de l'unité arithmétique, - un moyen d'enregistrement de la sortIe de report de 1'additionneur, et par le fait que le circuit de commande est également capable * de fournir au premier registre à décalage une succession de signaux de décalage dans un premier sens alternant avec une succession de signaux de commande de chargement du registre par ses entrées parallèles, et de fournir au second registre initialement un signal de commande de chargement dans ce registre du contenu de la mémoire de T2 et ultérieurement une succession de signaux de décalage dans le premier sens, ceci lors d'une séquence de multiplication, * de fournir au premier registre à décalage une succession de signaux de décalage dans l'autre sens alternant avec des signaux de chargement du registre par ses entrées parallètes, et de fournir au second registre une succession de signaux de décalage, également dans l'autre sens, et d'appliquer à l'entrée de retenue de l'additionneur un chiffre binaire 1, ceci lors d'une séquence de division. 25. Phasemètre selon la revendication 24, caractérisé par le fait que la mesure du déphasage cherché est constituée par une série de chiffres binaires prélevés pendant une séquence de division sur la sortie de report de l'additionneur et enregistrés séquentiellement après chaque commande de décalage simultané des deux registres. 26. Phasemètre selon la revendication 25, caractérisé par le fait que les chiffres binaires prélevés sur la sortie de report de l'additionneur sont enregistrés séquentiellement dans le second registre à décalage. 27e Phasemètre selon l'une des revendications 25 et 26, caractérisé par le fait que le circuit de commande de l'unité arithmétique comprend une entrée pour recevoir la sortie de report de l'additionneur et inhiber la production d'un signal de chargement du premier registre si cette sortie est nulle lorsqu'une division est en cours.