Les procédés dxégalisation automatique classiques des des systèmes de transmission de données numériques utilisent des filtres numériques. La détermination de leurs caractéristiques est effectuée par approximations successives et repose sur la réception d'un certain nombre de symboles ou échantillons (la réception s'effectuant par échEntil- binage). La réception de ces symboles retarde le début effectif de la transmission des informations ou données. Selon l'invention, il est prévu démettre en ligne un signal unique caractérisant complètement le canal. Le système ou montage selon l'invention est intercale entre le convertisseur analogiquedigital (c' est-à-dire analogique-numérique ) du dispositif de réception et l'égaliseur proprement dit. Le rôle de ce système est de synthétiser, c 'est-à-dire dtengendrer localement la réponse du canal à un signal quelconque en ajoutant les echantillons ou leurs opposés, c'est-à-dire les échantillons changes de signe, convenablement décalés dans le temps.Dans un tel système, la synthese pent être effectuée d'une façon accélérez, de même que l'égalisation, si les opérations de l'égaliseur sont suffisamment rapides. Ce système peut être utilisé dans le cas de la modulation d'amplitude, et même de la modulation de phase (sur deux canaux en quadrature), ainsi outre dans le cas de modulations amplitude et de phase combinées. La présente invention sera mieux comprise en se reférant à la description qui va suivre et aux dessin annexés, dans lesquels - la Fig. 1 représente des diagramnes de signaux donnant le principe de la synthèse selon l'invention - la Fig. 2 représente un montage schématique du système selon l'invention ; et - la Fig. 3 représente de façon plus détaillée un montage du système selon l'invention. Sur la Fig. 1, on a représenté une série de signaux binai-res E1, E2, Ei,.... E décalés dans le temps d'une période chacun par p rapport au suivant, et leur somme #Ei. Chacun de ces signaux élémentaires est constitué d'un 1t algébrique précédé et suivi de zéros. Ces signaux unitaires seraient les signaux normalement émis par le dispositif démission dans les systèmes classiques et destinés à l'initialisation de l'égaliseur. Ces signaux sont reçus par le dispositif de réception en constituant les signaux respectifs R1, R2,... R , déformés du fait de la transmission.La réception s'effectuant par échantillonnage numérique, on a représenté sur R1 les échantillons al, aZ,...aå...a, sur R2 les échantillons bl, b2,...bj,...bn, etc. il est donc prévu n échantillons par signal R. Les échantillons a1, b1,...k1,...p1 sont situés sur une même verticale, ainsi que les échantillons a2, b2,...k2,...p2 etc. Le but de la synthèse consiste à effectuer la somme algébrique # Ri = R1 + R2 +...+ R par échantillon, c'est-à-dire à effectuer les p sommes algébriques a1 + bl +q.+ P1, a2 + b2 +...* P2, etc. il faut bien comprendre que, dans le système de l'invention, les échantillons a1 a2,... an sont seuls fournis par la réception de signaux émis. Tous les autres échantillons appartenant aux signaux R2, N ,... R sont engendrés localement à partir des échan p tillons a1, a2,... aa . il est clair également que l'éehantillon bj+1 de R2 par exemple, a la même valeur absolue que ltéchantillox aj de R1 mais une polarité opposée. On voit donc que, pour engendrer localement l'échantillon bj+1, il faut utiliser l'échantillon décalé d'une période d'échantillonnage par rapport à bJ La Fig. 2 représente un montage schématique du système de synthèse selon l'invention placé dans le dispositif de réception des données.La partie démodulation du modem est suivie dtun échantil lonneur et d'un convertisseur analogique-digital ou C.A.D. 1. Ce convertisseur délivre séquentiellement des nombres binaires égaux en grandeur et signe aux échantillons a1, a2,...ax. Chaque nombre est émis dans ltexemple choisi sur 9 lignes L2 à L10 transportant 9 chiffres binaires ou bits du nombre. Um bit de signe supplémentaire est transmis par la ligne L1. Ce montage comporte une mémoire 2 du signal caractérisant le canal, un générateur de message 3, ultiplicateur de signe 4, un additionneur 5, une mémoire de synthèse 6 et l'égaliseur 7. Les nombres binaires de sortie du C.A.D. sont enregistrés dans la mémoire 2.Cette mémoire permet de sortir ces nombres également sur 10 lignes L; à L Le générateur de message 1 10 3 envoie un signal + ou - suivant un programme déterminé correspondant aux polarités des signaux d'émission E1, E2,... E qui auraient p été émis sans le dispositif de l'invention. Le multiplicateur de signe 4 maintient ou change le bit de signe transmis sur L1 suivant la commande du générateur 3 en transmettant un nouveau bit de signe sur L;.Les signaux transmis sur L2, à L'10 et L1 sont envoyés à l'entrée de l'additionneur 5, lui-mtme connecté à la mémoire 6 La sortie de la mémoire 6 est reliée à 11 entrée de l'additionaeur par les lignes Ls Ltadditiouneur 5 reçoit d'abord sur ses entrées a1 venant de la mémoire 2 et "O" venant de la mémoire 6, dont la somme est a1. Au cycle suivant, il reçoit a1 venant de la mémoire 6 et b1 venant de la mémoire 2 dont la sonne fait a1 + bl. Au cycle suivant, l'additionneur 5 reçoit at + b1 venant de la mémoire 6 et c1 venant de la mémoire 2 dont la somme fait a1 + b1 + clo Finalement, la mémoire de synthèse 6 enregistre a1 + b1 +... + p1 qui est transmis à l'égaliseur 7. Les autres somnes d'échantillons a2 + b2 t P22--- a; + bje.e + Pj sont ensuite transmises à l'égaliseur qui reçoit donc les échantillons successifs de la somme # R La Fig. 3 représente de façon plus détaillée le schéma de la Fig. 2.On retrouve la mémoire 2, le générateur de message pseudoaléatoire 3, le multiplicateur de signe 4, l'unité arithmétique et logique 5, la mémoire de synthèse 6. Ce montage comporte encore une horloge 8, dite horloge BIT, une horloge de synthèse 9, un circuit monostable (ou compteur)10, un autre circuit monostable (ou compteur) 11, un registre tampon 12, un registre de retard 13, une base de temps 14, un premier groupe de circuits de sortie 15 constitué de 10 portes ET et un deuxième groupe de circuits de sortie 16, constitué également de 10 portes ET. On voit aussi des portes ET 17, 18, 19, 20, des circuits OU 21 et 22, des circuits inverseurs 23 et 24, une borne de signal 25.La mémoire 2 comprend 10 registres à décalage et à circulation en parallèle à n cases (ou positions binaires) chacun, 21,... 21o. On a représenté uniquement, pourplus de clarté, le registre 21 enregistrant les bits de signe. Cette mémoire permet d'enregistrer la totalité des échantillons a1, a2, ... , puis ensuite de les décaler par circulation. La mémoire de synthèse 6 est aussi un registre à décalage qui comprend n cases (de haut en bas) permettant d'enregistrer chacune un nombre de 10 bits en parallèle. Sa capacité est donc la même que celle de la mémoire 2. Les décalages steffectuent par circulation par le circuit Ls et 5. Le fonctionnement de ce montage a été exposé succinctement ci-dessus. Il sera donné maintenant plus en détail. Un signal venant du modem indique au système de synthèse qu'un signal unitaire précédé et suivi de zéros et qui caractérise le canal est en cours de transmission. Les échantillons a1, a2,... an (voir Fig. 1) de ce signal sont enregistrés séquentiellement dans la mémoire 2 constituée des registres 21 22s--- 210r pendant l'actionnement du monostable 10 qui rend passantes les portes ET telles que 19. Par exemple, ltenregistrement dans le registre 21 s'effectuera par l'intermédiaire de la porte ET t9 et de la porte OU 22. Le départ de cet enregistrement est effectué par le déclenchement du monostable 10 commandé par le signal d'initialisa- tionappliqué en 25.Le temps d'enregistrement est fixé par ce monostable 10. La vitesse d'enregistrement des échantillons dans la mémoire 2 est fixe par l'horloge BIT 8 qui actionne les portes 17 et 21, de façon à commander les décalages par la connexion 26. Le cycle de synthèse commence ensuite. Les mémoires 2 et 6 deviennent circulantes à une fréquence beaucoup plus rapide déterminée par l'horloge de synthèse 9 et la base de temps 14, Le monostable Il est excité à la fin de la période d'actionnement du monostable 10 grâce à la connexion 27. Le porte ET 18 est donc passante dès le début de la période dtactionnement du monos table 17, du fait du circuit inverseur 23. Le signal qui sort du monostable 11 sur la connexion 28 est en effet le signal mono 11, ctest-à-dire le signal barre ou d'inversion du monostable 11, La synthèse s'effectue donc pendant la période d'actionnement du monostable 11. La base de temps 14 envoie n fronts d'horloge transmis à sa fréquence aux mémoires circulantes 21 e 2i par les portes 18, 21 et la connexion multiple 26. La circulation dans le registre 21 s'effectue par le circuit 20, 22, 21, la porte ET étant rendue passante par le circuit inverseur 24. La base de temps 14 envoie également à la mEme fréquence (n+l) fronts dthorloge à la mémoire de synthèse 6. La mémoire 2 effectue donc n décalages par l'intermédiaire de la ligne 33 et la mémoire 6 effectue (n+1) décalages par l'intermédiaire de la ligne 34. Les informations de signe du générateur de message pseudoaléatoire 3 (qui représentent le signe ou la polarité des échantillons qui auraient été émis dans un système connu sans-synthèse) sont combinés dans le circuit multiplicateur 4 avec le signe des divers échantillons a1, a2,... an caractérisant le signal transmis sur la ligne L1. Le circuit 5 reçoit donc sur ses entrées un nombre A représentant un échantillon à 10 bits avec son bit de signe transmis sur la ligne L1. Pour une information de la mémoire 3, la mémoire 2 effectue n décalages et la mémoire de synthèse (n+1) décalages, comme indiqué ci-dessus, de façon à réaliser le décalage d'une période d'échantillonnage entre les échantillons successifs d'une somme partielle aj + bj ... + kj (voir ci-dessus et Fig. 7), A chaque temps tn+1 représentant la (n+1)ième période de la base de temps 14, la mémoire 16 se décale de façon à créer une case vide à son entrée.Cette case vide est destinée à l'enregistrement du nième échantillon du prochain signal R . Pendant ce temps, p l'échantillon de sommation qui se trouve à la sortie de la armoire 6 est enregistré grâce au signal de la ligne 35 dans le registre tampon 12 et envoyé à l'égaliseur par ltensemble des portes de multiplexage 15 qui sont passantes pendant la période d'action du monostable 11. Il faut bien comprendre qu'à chaque tour complet de la mémoire 6, on extrait de cette dernière un chantillon de somation qui est Il échantillon de synthèse nécessaire à ltégaliseur. Pendant la période de repos du monostable 11 (utilisation nor male après initialisation), les echantillons codés présents à la sortie du C.A.D. sur les lignes L1 à L10 sont transmis normalement à l'galiseur par las portes 16. Il est prévu en outre un registre 13 qui permet de retarder les infornations du générateur de message 3 et de les renvoyer à l'égaliseur de façon à engendrer dans cet égaliseur une référence représentant le signe de l'échantillon dont on simule la réception. Il faut remarquer en outre que l'on transmet à l'égaliseur sur les lignes 30, 31, 32 les signaux provenant respectivement du mono- stable 11, de lthorloge de synthèse 9 et de l'horloge BIT 8. Ces signaux permettent à l'égaliseur de modifier sa propre base de temps et d'égaliser à la vitesse à laquelle sont synthétisés les échantillons. REVENDICATIONS 1 - Dispositif d'égalisation automatique pour système de transmission de données comprenant un émetteur émettant une impulsion unique et un dispositif de réception comprenant un convertisseur analogique-numérique délivrant des nombres binaires récurrents exprimant les amplitudes d'échantillons récurrents du signal reçu en réponse à l'envoi de ladite impulsion unique par l'émetteur, lesdits nombres binaires récurrents comprenant un bit de signe, et un égaliseur caractérisé en ce que le dispositif de réception comprend en outre des premiers moyens de mettre en mémoire lesdits nombres binaires à l'exception de l'échantillons de signe, un programmeur faisant varier récurrement le signe de l'échantillon de signe selon une séquence prédéterminée, des moyens d'additionner algébriquement les nombres binaires successifs représentatifs des amplitudes des échantillons, de façon à obtenir des nombres binaires résultants et des moyens de commander l'égaliseur par lesdits nombres binaires résultants. 2 - Dispositif d'égalisation automatique pour système de transmission de données conforme à la revendication 1, caractérisé en ce que le dispositif de réception comprend des seconds moyens de mise en mémoire enregistrant les sommes algébriques partielles successives des nombres binaires représentatifs des amplitudes des échantillons, la sortie de ladite mémoire étant renée à l'entrée des moyens d'addition. 3 - Dispositif d'égalisation automatique pour système de transmission de données conforme à la revendication 1, caractérisé en ce que le convertisseur analogique-numérique transmet les bits des nombres binaires représentatifs des amplitudes des échantillons séquentiellement sur des lignes en parallèle correspondant chacune à un poids binaire, l'une de ces lignes transmettant le bit de signe. 4 - Dispositif d'égalisation automatique pour système de transmission de données conforme à l'une quelconque des revendications 1 à 3, caractérisé en ce que le programneur modifie ou non le bit de signe d'un nombre binaire représentatif de l'amplitude d'un échantillon sous la commande d'un circuit multiplicateur de signe connecté à ce programmeur et à la ligne transmettant le bit de signe. 5 - Dispositif d'égalisation automatique pour système de transmission de données conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que les premiers et seconds moyens de mise en mémoire sont des registres à décalage à circulation, dans lesquels les nombres binaires sont inscrits en parallèle à raison d'un bit par registre0 6 - Dispositif d'égalisation automatique pou système de transmission de données conforme à l'une des revendications 3, 4 ou 5, dans lequel le nombre d'échantillons du signal reçu a1, a2... an est égal à n, caractérisé en ce que les premiers moyens de mise en mémoire des nombres binaires représentatifs des amplitudes des échantillons comprennent autant de registres à décalage à n étages qu'il y a, au maximum, de bits dans lesdits nombres binaires, ces nombres binaires étant inscrits en parallèle dans les étages 1, 2,..., n desdits registres à décalage, en ce que les deuxièmes moyens de mise en mémoire comprennent un nombre prédéterminé p de groupes de registres à décalas à n étages, chaque groupe comprenant autant de registres à décalage qu'il y a, au maximum, de bits dans les nombres binaires, ces groupes de registres à décalage recevant des nombres représentatifs des amplitudes des échantillons a1 a2 f --- an o ---- 0 0 #a1 ..........#an-2 0 0 0 .... #a1 .... #an-1 (où S = + 1) et en ce que les moyens d'addition effectuent les additions a1 + + O a2 + Cal + O n-i + a + ta + an-p