La presente invention concerne un circuit de synchronisation dans des réseaux de données, de section exploitée en synchronisme, reliées les unes après les autres par l'intermédiaire d'installations de concentration, comportant une mémoire intermédiaire recevant les signaux de données, arrivant par une section, la mise en mémoire étant commandée par une cadence de reception réglable en fonction de l'exploitation de l'enveloppe des signaux de données, d'entrée, et la sortie de mémoire étant commandée par une cadence d'émission règlable. L'utilisation d'installations de concentration dans des réseaux de données, exploitées en synchronisme, ne permet plus, dans certains cas, de relier ensemble les différentes sections de conducteurs, à cadences couplées, directement par le réseau de commutation, qui est en général un champ de couplage. Du point de vue de la technique des transmissions, cela signifie que deux sections d'une liaison se réunissent dans l'installation de concentration. Comme différents procédés de transmission peuvent être utilisés sur les deux sections, et que les signaux de données, transmis par une première section, sont reçus avec des distorsions à cause de différentes influences dans le dispositif de concentration, il est nécessaire d'effectuer une compensation de phases et de fréquence, c'est-à-dire une adaptation de synchronisation. Suivant la technique connue, on obtient une cadence de réception à partir des signaux de données transmis. Pour supprimer la distorsion à la réception, il a déjà été proposé d'utiliser cette cadence de réception comme cadence d'émission pour chaque section suivante, pour établir, de cette façon, une relation de synchronisme entre deux sections qui se suivent et qui ont déjà e été mises en phase, indépendamment l'une de l'autre. Cette commutation directe de cadence ne peut toutefois plus s'utiliser lorsque des distorsions irrégulières, très importantes, apparaissent sur l'une des sections.Si, en outre, il ne s'agit pas d'une liaison stationnaire, mais de liaisons que lton établit par le branchement de différentes sections, on serait très fréquemment en présence d'un très grand écart de phase, lors d'un couplage à une nouvelle liaison, ayant un déphasage généralement différent de celui de la liaison précédente. On a déjà proposé un procédé de synchronisation de réseaux de données, constitué de plusieurs sections reliées les unes à la suite des autres et fonctionnant en synchronisme, la caractéristique essentielle de ce procédé consistant à recevoir les signaux de données arrivant par une section, dans une mémoire intermédiaire d'un circuit d'adapta- tion. Pour mettre en mémoire les signaux de données, on utilise une cadence dtinscription dérivée de la cadence de réception, alors que la sortie de mémoire est commandée par une cadence de lecture, dérivée de la cadence d'émission. Pour dériver une grandeur de réglage de la cadence d'émission, on procède à une comparaison constante de la cadence d'émission et de la cadence de réception. La présente invention a également pour but de créer une adaptation de synchronisation permettant de relier l'une à la suite de l'autre des sections fonctionnant en synchronisme, pour la durée d'une liaison. Pour être plus souple quant à la connexion des installations de transfert de données fermant respectivement les sections ayant des comportements de synchronisation différents, la présente invention a notamment pour but de compenser à la réception, même des oscillations de phase, importantes, de façon que seules des différences de fréquence assez prolongées, n'aboutissent à la correction de la cadence d'émission fonctionnant, par ailleurs, librement. A cet effet 7 l'invention concerne un circuit du type indiqué ci-dessus, caractérisé en ce qu'unie comnande-d'entrée, commutés successivement par la cadence de réception, met en mémoire, bit par bit, les signaux de données, reçus, dans une mémoire intermédiaire, dloù ces signaux sont extraits, bit par bit, par une commande de sortie, commutée successivement par la cadence d'émission, un cycle de mémoire de la commande d'entrée étant divisé en trois zones de temps, de durée prédéterminée, de façon que la première et la seconde zones de temps délimitent une troisième zone de temps, se trouvant entre les précédentes, et constituant la zone de consigne, et pour la détermination du remplissage de la mémoire intermédiaire, on examine la position de la commande d'entrée au moment de la détection du premier élément de mémoire intermédiaire, par la commande de sortie par un circuit d'exploitation raccordé à l'une des deux commandes, le circuit dexploi tation recevant alors continuellement dans l'horloge d'émission un critère de commande, accélérant ou retardant la cadence d'émission, si la commande d'entrée occupe au moment de la détection une position en dehors de la zone de consigne. Dans un circuit selon l'invention, on ne corrige ainsi la cadence d'émission que dans la mesure où, par suite d'une déviation de fréquence, prolongée, entre la cadence d'émission et la cadence de réception, la mémoire intermédiaire présente un remplissage inacceptable par ce que trop haut ou trop faible. On envoie les données, corrigées en distorsion, à la section suivante par la sortie de l'ins- tallation de concentration qui relie les diverses sections. Dans ce cas, il n'y a aucune association de phase, fixe, entre entrée et la sortie du circuit d'adaptation. La présente invention sera décrite plus en détail à l'aide des dessins annexés dans lesquels - La figure l représente les détails d'un circuit d'adaptation, - La figure 2 représente le montage de plusieurs circuits d'adaptation, dans une installation de concentration. Le circuit d'adaptation APS, représenté à la figure 1, comporte à l'entrée une installation d'exploitation BWe, par l'intermédiaire de laquelle on démarre l'horloge de réception ETG, par l'intermédiaire d'une ligne de commande Sta, à l'arrivée d'un premier pas de polarité de départ. Un circuit de contrôle KSe, prévu à la suite du circuit d'exploitation BWe, fournit les deux critères de commande R1 et R2, qui servent à règler la cadence de réception ET, en fonction de la situation momentanée des enveloppes des impulsions reçues, par rapport à la cadence de réception. La mémoire inter médiaire du circuit d'adaptation porte la référence S. Les références ES et AS se rapportent respectivement à la commande d'entrée et à la commande de sortie de cette mémoire intermédiaire S. A l'émission, on a un circuit d'exploitation BWs suivi d'un circuit de contrôle KSs ainsi que d'une horloge d'émission STG. La ligne de réception de données porte la référence DE et la ligne d'émission des données, la référence DS. Pour décrire le fonctionnement, on suppose qu'à l'entrée, c'est-à-dire dans la ligne de réception des données DE, on a un signal distinct du critère d'état de repos, par exemple un signal de polarité de départ, que l'on reconnait, par exemple, comme enveloppe négative des pas , dans le circuit d'exploitation BWe et que l'on transmet comme critère de départ par la ligne de commande Sta, vers l'horloge de réception ETG. Cette horloge fournit alors à sa sortie une cadence de réception ET. Comme la cadence de réception ET doit provoquer la détection des signaux de données entrant, chaque fois au milieu du pas, la première impulsion de détection apparaît au milieu nominal du premier pas.Pour pouvoir corriger déjà à cet endroit les signaux de données, éventuellement distordus, qui arrivent, on compare les impulsions de détection fournies par horloge de réception ETG et les enveloppes de pas des signaux reçus, passant dans la ligne de réception de données DE. Cela peut éventuellement se faire dans l'installation d'exploitation BWe. Suivant l'importance de la déviation des enveloppes de pas par rapport à la grille de pas de la cadence de réception ET, on fournit par le circuit de contrôle KSe, un critère de commande RI ou R2, qui accélère ou retarde la cadence de réception de horloge de réception ETG. Sous la commande de la cadence de réception ainsi synchronisée en fonction des données reçues, on envoie les données, bit par bit, dans la mémoire intermédiaire S. Après réception d'un nombre déterminé de bits dans la mémoire intermédiaire S, la commande d'entrée ES fournit un signal de libération FG qui est transmis à la commande de sortie AS. Celle-ci, partant d'une position de base dans laquelle elle revient toujours à la fin d'une transmission de données, est ainsi libérée (par l'intermédiaire de la ligne de commande RK) pour la sortie de mémoire des données de la mémoire intermédiaire. Sous la commande de la cadence d'émission ST, fournie par l'horloge d'émission STG, les données sortent de la mémoire sous la commande de sortie AS, hors de la mémoire intermédiaire et elles sont envoyées, par la ligne d'émission de données VS, vers les sections suivantes. Pour règler la cadence d'émission ST, on dispose du circuit d'exploitation de l'émetteur DWs, de la position correspondante de la commande d'entrée ES et de la commande de sortie AS. Pour détecter aussi bien une déviation de la cadence d'émission qu'une grandeur de réglage pour le sens de la déviation, on a divisé le cycle de rotation de la commande d'entrée ES, en trois zones de temps BI, BII et BIII. La première zone BI et la seconde zone BII entourent une zone de consigne BIII. En supposant que l'on libère la commande de sortie AS une demi-longueur de pas avant la mise en mémoire du second bit, pour la poursuite de la commutation de la cadence d'émission et si l'on prévoit, comme mémoire intermédiaire, une mémoire. par exemple à quatre bits, les zones de temps, associées à la commande d'entrée, sont par exemple réparties sur le cycle de mise en mémoire de façon que la zone BI présente une durée égale à 1,5 fois la longueur d'un pas, la zone BIII (zone de consigne) ,une durée correspondant à la longueur d'un pas et la zone BII une durée égale à 1,5 fois la longueur d'un pas. Dans ce cas, pour l'exploitation, on utilise la zone de temps dans laquelle se trouve la commande d'entrée ES jusqu'au moment de la sortie hors de l'élément de mémoire 1 de la mémoire intermédiaire, par la commande de sortie AS. Si, après le démarrage de la commande de sortie AS, de sa position de base, la cadence d'émission ST et la cadence de réception ET coïncident en fréquence ltécart de base reste de quelque deux longueurs de pas entre les positions de la commande d'entrée et de la commande de sortie. Ainsi, pour une détection du premier élément de mémoire 1 de la mémoire intermédiaire, la commande d'entrée d'une position vient dans la zone de consigne BIII. Dans ce cas, le circuit de contrôle KSs n'envoie pas de critère de commande à l'horloge d'émission STG. Par contre, si la cadence d'émission ST est plus rapide que la cadence de réception ET, après un certain nombre de cycles de mémoire, le décalage entre les positions de la commande d'entrée et de la commande de sortie est tellement réduit qu'au moment de la sortie de mémoire du premier élément de mémoire 1, la position de la commande d'entrée se trouve dans la zone BI. Dans ce cas, le circuit d'exploitation BWs et le circuit de commande KSs fournissent un critère de commande R3 à l'horloge d'émission STG, pour retarder une fois la cadence d'émission ST. Si, dans un autre cas, la cadence d'émission ST est plus lente que la cadence de réception ET, après un certain nombre de cycles de mémoire, l'écart entre les positions de la commande d'entrée et de la commande de sortie s'agrandit tellement qu'au moment de la sortie de mémoire hors du premier élément de mémoire 1, la commande d'entrée occupe une position dans la zone de temps BII. Dans ce cas, on envoie un critère de commande R4 à l'horloge d'émission STG. Ce critère produit une seule accélération de la cadence d'émission ST. Les opérations de retardement, ou d'accélération de la cadence d'émission se répètent au cours des cycles suivants, jusqu'à ce que le point de sortie de mémoire de l'élément de mémoire 1 tombe dans la zone de consigne BIII du cycle de commande d'entrée. Pour que, lors du couplage de deux sections et après ce couplage, il ne se produise aucune distorsion, inadmissible dans la ligne faisant suite, il est avantageux que le circuit de contrôle KSs soit tel qu'il ne permette d' effectuer-de petits déphasages et que ceux-ci ne se produisent qu'une seule fois pour huit pas. A cet effet, dans un étage de division de l'horloge d'émission STG, on supprime ou on ajoute respectivement une cadence de division. Le circuit d'adaptation APS s'utilise avantageusement, comme circuit d'adaptation, centralisé partiellement, dans un réseau de données équipé d'installations de concentration. Cela sera décrit plus en détail à l'aide de la figure 2. Dans cette figure, on a représenté une installation de concentration K, à laquelle on a raccordé, sur le côté gauche, les sections L1 à Lm, décentralisées. A la partie droite, on a raccordé les sections centrales L1 à Ln. Les sections centrales, qui, dans le cas présent, sont bouclées sur une installation de transmission de données DUe en mode synchrone, sont respectivement associées au circuit d'adaptation APS i à APS n, dont les lignes de réception de données DE1 à DEn fournissent les données qui arrivent. La cadence d'émission STI à STn fournie par les circuits d'adaptation, est disponible sur le côté central pour les installations de transmission de données. Les sections décen tralisées LI à Lm sont reliées par le champ de couplage KF de l'installation de concentration K, de façon quelconque, aux sections centrales. Même lorsque les sections due centrale lisées L1 à Lm sont reliées par de telles installations de transmission de données DUe, celles-ci doivent également recevoir la cadence d'émission. Comme, lors de la commutation d'une ligne décentralisée vers une ligne centralisée, il faut réunir, par le champ de couplage KF, suivant le cas, des lignes différentes et, ainsi, réunir des circuits d'adaptation chaque fois différents, et que les cadences d'émission STI à STn des circuits d'adaptation ont des phases en général différentes sur le côté central, on aurait, en général, une différence de phase de valeur indéterminée, du côté décentralisé, lors de l'envoi d'une telle cadence d'émission à une installation de transmission de données, déterminée DUe. Comme cela peut provoquer une distorsion inacceptable dans l'installation de transmission de données, il est proposé, dans le cadre de l'invention, de former dans l'horloge d'émission du circuit d'adaptation, une cadence de comptage, en plus de la cadence d'émission, la cadence de comptage étant un multiple de la fréquence de la cadence d'émission. En outre, on associe à chaque ligne décentralisée un circuit d'adaptation supplémentaire ZAPSe à ZAPSn qui est relié par le champ de couplage KF à l'un des contacts de comptage auxiliaires ZT1 à ZTn des circuits d'adaptation APS1 à APSn Chaque circuit d'adaptation reçoit essentiellement la partie de l'horloge d'émission qui est nécessaire pour former une cadence d'émission en partant d'une cadence de comptage reçue. Cette cadence d'émission porte la référence ST' à la figure 2.Avant le couplage entre une section centrale et une section décentralisée, un circuit d'adaptation auxiliaire reçoit une cadence de comptage constituant la cadence de base. Cette cadence est envoyée par un circuit d'adaptation quelconque, par exemple un circuit prévu à cet effet. Par le branchement d'une section centrale déterminée à une section décentralisée déterminée par le champ de couplage KF, on produit uniquement une commutation de la cadence de comptage qui constitue la cadence de base sur une autre cadence de comptage, à savoir la cadence du circuit d'adaptation qui est alors branché.Du fait de la fréquence de comptage élevée. on limite l'erreur de grille, uniquement à la durée dlune période de comptage. de sorte que la position en phase de la cadence d'émission ST' que l'on dérive, du circuit d'adaptation auxiliaire et dont, comme on l'a supposé, la fréquence est plus faiblt, ne varie que d'une faible valeur, acceptable. Comme la cadence de comptage ZT que l'on forme par l'horloge d'émission d'un circuit d'adaptation APS1 à APSn, peut être découplée en un point du diviseur de cadence d'émission, à l'endroit où se fait déjà la correction de la fréquence de cadence d'émission, ce qui assure que la cadence d'emission ST' formée par le circuit d'adaptation auxiliaire, soit corrigée par le circuit d'adaptation, comme décrit ci-dessus, en fonction de la fréquence de la cadence de réception. Les lignes d'émission de données DS1 à DSn passent également par le circuit d'adaptation auxiliaire de sorte que les données passent de la situation de phase de la cadence d'émission ST à la situation de phase de la cadence d'émission ST' et par les lignes d'émission de données DS'1 à DS'm vers le mode synchrone décentralisé que l'on raccorde et qui les reprend à la cadence d'émission ST'. Bien entendu, l'invention ntest pas limitée à l'exemple de réalisation ci-dessus décrit et représenté. On pourra au besoin recourir à d'autres modes et à d'autres formes de réalisation, sans pour cela sortir du cadre de l'invention. REVENDICATIONS 10) Circuit de synchronisation dans des réseaux de données, de section exploitée en synchronisme, reliées les unes après les autres par l'intermédiaire d'installations de concentration, comportant une mémoire intermédiaire recevant les signaux de données, arrivant par une section, la mise en mémoire étant commandée par une cadence de réception réglable en fonction de l'exploitation de l'enveloppe des signaux de données, d'entrée, et la sortie de mémoire étant commandée par une cadence d'émission réglable, caractérisé en ce qu'une commande d'entrée ES, commutée successivement par la cadence de réception, met en mémoire, bit par bit, les signaux de données, reçus, dans une mémoire intermédiaire ZS d'où ces signaux sont extraits, bit par bit, par une commande de sortie AS, commutée successivement par la cadence d'émission, un cycle de mémoire de la commande d'entrée étant divisé en trois zones de temps, de durée prédéterminée, de façon que la première et la seconde zones de temps BI, BII, délimitent une troisième zone de temps BIII, se trouvant entre les précédentes, et constituant la zone de consigne, et pour la détermination du remplissage de la mémoire intermédiaire ZS, on examine la position de la commande d'entrée ES au moment de la détection du premier élément de mémoire intermédiaire ZS, par la commande de sortie par un circuit d'exploitation BWS raccordé à l'une des deux commandes ES, AS, le circuit d'exploitation recevant alors continuellement dans l'horloge d'émission un critère de commande R3, R4, accélérant ou retardant la cadence d'émission, si la commande d'entrée ES occupe au moment de la détection une position en dehors de la zone de consigne BIII. 20) Circuit selon la revendication 1, caractérisé en ce que chaque section centrale Li à Ln, raccordée à l'installation de concentration (K à la figure 2), associée à un circuit d'adaptation (APS1 à APSn) et à chaque section décentralisée (L1 à Ln), est associée à un circuit d'adaptation auxiliaire (ZAPS1 à ZAPSn), et dans l'horloge d'émission STG de chaque circuit d'adaptation APS1 à APSn, on forme en plus de la cadence d'émission (ST1 à STn), une cadence de comptage ZT1 à ZTn, de fréquence plus élevée que la cadence d'émission et avant d'établir une connexion entre une section centrale et une section décentralisée, on fait démarrer la cadence de comptage d'un circuit d'adaptation quelconque, pour constituer la cadence de base, envoyée à tous les circuits d'adaptation auxiliaire (ZAPSi à ZAPSn). 30) Circuit selon la revendication 2 caractérisé en ce qu'après l'association et le couplage (par l'intermédiaire de KF), entre une section centrale et une section décentralisée, on arrête la cadence de comptage du circuit d'adaptation quelconque et on démarre la cadence de comptage du circuit d'adaptation associé à la section centrale, couplée. 40) Circuit selon l'une quelconque des revendications 2 et 3, caractérisé en ce que le circuit d'adaptation auxiliaire (ZAPS1 à ZAPSn) comporte une horloge d'émission qui, sous la commande de la cadence de comptage reçue, engendre une cadence d'émission ST' pour les installations de transmission de données DUe, associées aux sections décentralisées (Li à Ln).