La présente invention est relative à une unité de mémoire de type modulaire particulièrement adaptée pour remplir les fonctions de mémoire des données, de mémoire de travail ou de mémoire des programmes d'un ordinateur électronique. Suivant un diagramme de circuit bien connu, les unités fonctionnelles (unité centrale de traitement ou processeur CPU, unité d'entrée/sortie, mémoires) qui constituent un ordinateur électronique sont interconnectées par au moins une voie de con- nexion commune (bus) sur laquelle on échange des instructions et/ou des informations et/ou des données. En particulier chacun des modules qui constituent la mémoire de l'ordinateur reçoit de la CPU, à travers un bus, les instructions de lecture ou d'écriture et les adresses cor- respondantes: les données lues ou à enregistrer sont transmises à travers un bus des données, de préférence disctinct du bus des signaux. Chaque module de mémoire comprend donc, dans sa forme la plus essentielle, des circuits d'interface avec les bus, des circuits de sélection aptes à adresser la mémoire, normalement à noyaux de ferrite et de type filé, et des circuits de lecture (auxquels aboutissent les fils de lecture sortant de la mémoire) qui produisent des signaux d'une amplitude telle qu'ils peuvent être transmis utilement à d'autres organes de l'ordinateur à travers un bus. La présente invention est relative à des dispositions de circuit aptes à améliorer les caractéristiques du module; plus exactement elle comprend: des circuits de contrôle aptes à mettre en évidence les mauvais fonctionnements éventuels des circuits de sélection, informant de cela la CPU, à travers le bus des signaux, - une forme de réalisation des circuits de puissance (de commande) qui, pilotés par les signaux logiques produits par les circuits de décodage, produisent les signaux impulsifs aptes à piloter la lecture ou l'écriture dans la mémoire à noyaux, ladite forme de réalisation améliorant soit le fonction- nement correct de la mémoire, soit sa protection contre les pannes dans les circuits de sélection ou d'interdiction; - des moyens aptes à permettre d'alimenter tous les circuits de commande de tous les modules de mémoire avec une seule alimentation centralisée: - une disposition de circuit apte à améliorer la fiabilité des circuits de lecture. L'invention sera mieux décrite avec référence aux figures ci-jointes, dans lesquelles: - la figure 1 montre schématiquement la structure d'un module de mémoire; - la figure 2 montre schématiquement le circuit de. con- trôle relatif à une coordonnée de la mémoire M; O - la figure 3 montre un circuit de commande suivant l'invention; - la figure 4 montre schématiquement un circuit de lecture comprenant la disposition de circuit suivant l'invention. Dans la figure l on a représenté schématiquement un module de mémoire MODequi "dialogue" avec les autres organes de l'ordi- nateur à travers un bus des données BD et un bus des signaux BS, qui sont tous les deux bidirectionnels en particulier le module MOD reçoit du bus des données BD l'adresse IN d'écriture ou de lecture et reçoit successivement les données à enregistrer DR ou bien transmet les données lues DL. La mémoire M est une mémoire à noyaux de ferrite de type connu, organisée en forme de matrice: X et Y sont les coordon- nées qui identifient le mot dans le cadre de la mémoire M, Z les fils d'interdiction utilisés en phase d'écriture et s les 54 fils de lecture sur lesquels on relève les valeurs logiques des bits contenant le mot identifié par les coordonnées XY. Dans la figure on a indiqué par S(Sx3 S y) les circuits de sélection qui obtiennent des bits d'adresse IN les coordonnées XY du mot adressé, par I les circuits d'interdiction qui, sur la base des données à enregistrer DR reçues du bus des données BD, activent les fils d'interdiction Z et par Li des circuits de lecture qui, sur la base des impulsions de courant présentes sur les fils de lecture s, produisent les bits DL à envoyer au bus des données BD. Soit les circuits de sélection S, soit les circuits d'in- terdiction I comprennent des circuits de puissance (de commande) qui, pilotés par des signaux à niveau logique, envoient sur les fils X, Y et Z de la matrice des impulsions de courant qui ont une amplitude telle qu'elles pilotent les noyaux de ferrite qui constituent la matrice même. Dans la figure on n'a indiqué que les blocs fonctionnels comprenant les circuits qui font l'objet de la présente invention, ommettent d'autres blocs fonctionnels qui sont même essentiels pour le fonctionnement correct du module, tels que par exemple les circuits désynchronisation. Dans la figure 2 on a indiqué les circuits qui permettent de vérifier le fonctionnement correct des circuits de sélection S: dans l'exemple de réalisation qui est illustré ici on a supposé que l'adresse IN-comprend 18 bits dont - sept (O + 6) se rapportent à la coordonnée X de la matrice M; - sept (7 + 13) se rapportent à la coordonnée Y de la matrice M; - quatre (14 _, 17) identifient le module adressé parmi ceux (au maximum 16) dont est équipé l'ordinateur. L'adresse IN parvient à travers le bus BD, aux circuits d'interface INT de tous les modules: un des circuits de décodage DM reconnaît dans les quatre derniers bits le code du module auquel il est associé, qui rend apte au fonctionnement au moyen du signal AM. On va décrire le circuit de contrôle relatif à la coor- donnée X: le circuit relatif à la coordonnée Y est analogue. Les sept bits d'adresse (O ? 6) sont envoyés au circuit de sélection Sx qui comprend un décodage DEC dont les sorties, à travers les circuits de commande DR, pilotent la matrice de mémoire M. Le dispositif de contrôle suivant l'invention prévoit la présence d'un premier générateur de parité (PR x) qui, en réponse aux 7 bits d'adresse, produit le bit de parité P x d'un codeur COD, connecté à la sortie du décodage DEC, qui régénère l'adresse et à la sortie duquel est connecté un deu- xième circuit générateur de parité PR; d'un circuit de comparai- son C qui, lorsqu'il ne relève pas l'identité des signaux émis par le premier et par le deuxième générateur de parité, émet le signal d'erreur Ex. Dans une forme préférée de réalisation le circuit d'in- terface INT comprend un registre R sur lequel sont temporairement mémorisées les signalisations d'alarme du module (Ex, Ey. erreur de parité dans les données reçues, etc.) avant d'être envoyées à la CPU à travers le bus de signalisation BS. Pour permettre à la CPU de contrôler le fonctionnement correct des circuits de contrôle de la sélection on a prévu que la CPU puisse envoyer, à travers le bus des données BD, une adresse IN et modifier, à travers le signal PS envoyé à travers le bus de signalisation BS, la sortie du premier générateur de parité (PRX3 PRy) recevant comme réponse, à travers le bus de signalisation BS, le signal d'erreur (Ex, E y). Dans la figure 3 on a représenté un circuit de commande DR1 réalisé suivant l'invention. Il comprend un premier transistor T1 qui sert-d'interface entre la partie logique (A) et le transistor de puissance T2, auquel il est couplé à travers le transformateur TR1. Les fils FM de la mémoire M sont couplés au transistor T2 à travers le transformateur TR2, obtenant le double avantage de rendre le circuit de commande insensible aux paramètres parasites de la mémoire et d'empêcher que, en cas de panne, dans le fil FM circule un courant non impulsif, avec endommagement du fil même. La résistance R1 limite le temps de stockage du transistor la diode Zener DZ1 limite d'éventuelles perturbations qui se superposent à l'impusion, les circuits D2 R2 et D3 R3 permettent de décharger l'énergie emmagasinée par l'inductance du fil FM et du transformateur TR2. Si l'on adopte pour les commandes DR indiquées dans la figure 2 le diagramme reporté dans la figure 3, il convient de connecter le codeur COD au collecteur du transistor T1 de chaque commande, par exemple dans le point indiqué par P dans la figure 3: cela permet de contrôler non seulement le fonction- nement correct du décodage DEC, mais aussi l'efficacité du transistor T1 et, indirectement, des autres composants du circuit de commande. Dans la figure on a supposé que sur la même plaque à circuit imprimé soient placés quatre commandes DR1 + DR4, désaccouplées entre elles à travers la diode D1; la résistance R4 limite le courant à la valeur préétablie. Les différentes plaques sont à leur tour désaccouplées au moyen du filtre d'entrée LC, ce qui permet d'alimenter tous les circuits de commande présents dans tous les modules au moyen d'une seule alimentation à + 30 V (doublée pour des raisons de sécurité) qui dessert tout l'ordinateur. La présence d'une seule alimentation centralisée à la place des alimentations de module présentes dans d'autres solu- tions de type connu constitue une caractéristique intéressante de l'invention. Dans la figure 4 on a illustré schématiquement un circuit de lecture L qui est essentiellement constitué, pour chaque fil de lecture s, par un circuit à seuil qui compare la tension présente sur le fil même à une valeur de référence. Dans la figure on a indiqué par SO (SOl,...,SOn) les circuits à seuil, par s (s, '..,s n) les fils de lecture, par DL (DL1,...., DLn) les signaux produits par les circuits à seuil et ayant les niveaux conventionnellement associés aux valeurs logiques "0" et "1" et par GT un circuit générateur de la tension de référence. Les impulsions de tension présentes sur le fil s pendant la phase de lecture ont une amplitude limitée: il est donc né- cessaire que les circuits à seuil SO aient un gain important et, surtout, que la tension de référence soit particulièrement stable. Le circuit GT indiqué dans la figure satisfait cette exigence; la tension de référence est obtenue à partir de la tension stabilisée d'alimentation des circuits à seuil (+ 5 V), 24)8629 2 qui est réduite par la résistance RD et qui est ultérieurement stabilisée par la diode Zener DZ 2. Le potentiomètre P, compensé en température par la diode Dl,, permet le réglage fin de la tension de sortie tandis que le parallèle des trois résistances de faible valeur R6, R7, R8 constitue une charge constante, abaisse l'impédance du circuit et en améliore la sensibilité et la stabilité en température. Le générateur GT illustré dans la figure présente deux sorties distinctes parce que, dans une forme préférée de réali- LO sation, les fils de lecture s sont constitués par des boucles sur lesquelles les impulsions de lecture sont transmises d'une façon différentielle pour éliminer le bruit de mode commun, et les circuits intégrés utilisés pour réaliser les circuits à seuil SO exigent donc deux tensions de référence distinctes. REVENDICATIONS 1. Unité de mémoire de type modulaire pour ordinateurs électroniques, comprenant une unité d'interface avec au moins une voie de transmission commune (bus); une mémoire à noyaux de ferrite de type filé; des circuits de sélection qui, en réponse à un groupe de bits d'adresse reçus dudit bus, pilotent les fils d'adresse de ladite mémoire; circuits d'interdiction qui, en réponse aux bits constituant le mot à mémoriser, pilotent les fils d'interdiction de ladite mémoire; circuits de lecture pilotés par les fils de lecture de ladite mémoire et aptes à produire des signaux à niveau logique à transmettre audit bus; unité de mémoire caractérisée par le fait qu'elle comprend - des moyens aptes à contrôler le fonctionnement correct des circuits de sélection (S) produisant des signaux d'erreur (E) à envoyer audit bus; - des circuits de commande, aptes à piloter lesdits fils d'adresse et d'interdiction de la mémoire (M) , protégés contre les paramètres parasites de la mémoire (M) et contre les pannes desdits circuits de sélection (S) et d'interdiction (I); - des moyens aptes à permettre l'alimentation des circuits de puissance de tous les circuits de commande au moyen d'une alimentation centralisée, unique pour tout l'ordinateur électro- nique comprenant ladite unité de mémoire (MOD); - des moyens aptes à améliorer la sensibilité et la stabilité desdits circuits de lecture (L). 2. Unité de mémoire suivant la revendication 1 caractérisée par le fait que lesdits moyens de contrôle des circuits de sé- lection (Sx> Sy) comprennent un premier générateur de parité (PRX3 PRy) qui reçoit du bus à travers les circuits d'interface (INT) les bits correspondant à une coordonnée de ladite mémoire (M); des circuits de codage (COD) connectés à la sortie de circuits de décodage (DEC) faisant partie desdits circuits de sélection (SX, S y) et aptes à régénérer lesdits bits; un deu- xième générateur de parité (PR) connecté à la sortie desdits circuits de codage (COD); des moyens de comparaison (C) qui, en réponse à une discordance entre les signaux présents aux sorties desdits premier et deuxième générateur de parité, pro- duisent un signal d'erreur (Ex, E y); un registre (R) faisant partie desdits circuits d'interface (INT) et apte à mémoriser temporairement lesdits signaux d'erreur (Ex., E y). 3. Unité de mémoire suivant la revendication 2 caractéri- sée par le fait que l'unité logique (CPU) de l'ordinateur com- prenant ladite unité de mémoire (MOD) est apte à modifier, au moyen d'un signal (PS) envoyé à ladite unité de mémoire (MOD) à travers le bus, la sortie dudit premier générateur de parité (PRX, PRy) provoquant l'émission d'un signal d'erreur (Ex, E y de la part desdits moyens de comparaison (C). 4. Circuit de mémoire suivant la revendication 1 caracté- risé par le fait que les circuits de commande comprennent un premier transistor (T1) piloté par des signaux logiques (A) et apte à piloter un deuxième transistor de puissance (T2) qui pilote à son tour les fils (FM) de ladite mémoire (M), ledit premier transistor (T1) étant couplé audit deuxième transistor (T2) au moyen d'un premier transformateur (TR1) et ledit deuxième transistor (T2) étant couplé auxdits fils (FM) au moyen d'un deuxième transformateur (TR2); caractérisé en outre par le fait qutil comprend des moyens (D2 R2-, D3 R3) aptes à éliminer l'énergie accumulée inductivement dans ledit fil (FM) et dans ledit deuxième transformateur (TR2). 5. Unité de mémoire suivant les revendications 2 et 4 caractérisée par le fait que lesdits circuits de codage (COD) sont connectés à l'électrode de sortie dudit premier transis- tor (T1) de chacun des circuits de commande (DR). 6. Unité de mémoire suivant les revendications 1 et 4 dans laquelle une pluralité de commande est placée sur une seule plaque, caractérisée par le fait que lesdites plaques, connectées à ladite alimentation centralisée, sont désaccouplées entre elles au moyen d'un filtre (LC) et par le fait que, dans chaque plaque, les transistors de puissance (T2) desdites commandes sont désaccouplés entre eux au moyen d'une diode (D1). 7. Unité de mémoire suivant la revendication 1 dans laquelle les circuits de lecture comprennent des circuits à seuil aptes à comparer à au moins une tension de référence les tensions présentes sur lesdits fils de lecture, caractérisée par le fait que le circuit (GT) apte à produire ladite tension de référence comprend, en cascade, une diode Zener apte à stabiliser ulté- rieurement la tension stabilisée d'alimentation de tous les circuits intégrés présents dans ladite unité de mémoire (MOD), un potentiomètre (P) compensé en température par une diode (D4) placée en parallèle, et une pluralité de résistances de faible valeur placées en parallèle entre elles.