Le circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comporte des cellules mémoires (CEL), chaque cellule mémoire (CEL) ayant un transistor d’état (TE) comportant une structure de grilles (SG) comprenant une grille de commande (CG) et une grille flottante (FG) disposée sur une face d’un caisson semiconducteur (PW), ainsi qu’une région de source et une région de drain dans le caisson semiconducteur (PW). La région de drain comporte une première région d’implant capacitif (103) positionnée majoritairement sous la structure de grilles (SG) et une région faiblement dopée (LDD) positionnée majoritairement à l’extérieur de la structure de grilles (SG). La région de source comporte une deuxième région d’implant capacitif (105) positionnée majoritairement à l’extérieur de la structure de grilles (SG), la région de source ne comportant pas de région faiblement dopée. Figure pour l’abrégé : Fig 2 Circuit intégré comprenant une mémoire non-volatile du type EEPROM et procédé de fabrication correspondant. Des modes de réalisation et de mise en œuvre concernent le domaine des mémoires non-volatiles électriquement effaçables et programmables « EEPROM » (acronyme des termes anglais « Electrically Erasable and Programmable Read Only Memory »), réalisées sur circuit intégré et les procédés de fabrication correspondants. Une mémoire EEPROM est typiquement composée d’un plan mémoire de cellules mémoires, adaptées pour stocker des données, et d’un circuit de gestion, notamment adapté pour réaliser des écritures et des lectures dans le plan mémoire. Les cellules mémoires EEPROM comportent typiquement un transistor d’état en série avec un transistor d’accès, le transistor d’état étant un transistor à grille flottante adapté pour stocker un bit de donnée, le transistor d’accès permettant de commander sélectivement l’accès aux transistors d’état appartenant à un groupe de cellules mémoires appelé mot-mémoire. Un objectif constant dans le domaine des mémoires EEPROM est de réduire la surface des cellules mémoires. Cela peut se traduire classiquement par une réduction de la longueur du canal du transistor d’état, ce qui génère des instabilités et des problèmes de fiabilité. Les instabilités sont causées en particulier par des variations entre l’alignement d’une région d’implant capacitif sous la grille flottante et l’alignement de la structure de grilles (grille flottante et grille de commande). Ces variations entraînent une longueur de canal variable, en raison d’une morphologie spécifique de la région de canal du transistor d’état. En effet, la région d’implant capacitif est une région dopée s’étendant sous une fenêtre tunnel de la grille flottante du côté de la région de drain et forme une extension de la région de drain. L’implant capacitif a typiquement un dopage plus concentré et moins profond que la région de drain et permet de former une structure capacitive entre le drain et la grille flottante afin de permettre les opérations d’écriture. Ainsi, dans cette morphologie, la longueur du canal est définie par la région de source d’une part, cette dernière étant typiquement auto-alignée à l’implantation sur un bord de la structure de grilles, et par la région d’implant capacitif sous la grille d’autre part. Les variations de la longueur du canal entraînent un étalement des valeurs seuils des réalisations de transistors d’état, ce qui pénalise la lecture des cellules. Une longueur de canal trop courte résultant de ces variations peut provoquer des effets de canal court et des dégradations sévères par porteurs chauds pendant les phases de programmation. Les effets de canal court sont classiquement une limitation physique au rétrécissement des cellules mémoires, dans le sens de la longueur du canal. La illustre un exemple de solution au problème de variation de la longueur du canal, dans une vue en coupe d’une cellule mémoire CEL0 comportant un transistor d’état TE0 et un transistor d’accès TA0. La cellule mémoire CEL0 est représenté dans une position nominale 10 et dans une position 20 résultant de défauts d’alignement. Dans la position nominale 10, la région de canal 11 est définie entre une région d’implant capacitif classique 12 du côté du drain, et un second implant capacitif 13 du côté de la source, tout-deux issus de la même étape d’implantation. La région de source 14 est alignée sur la structure de grilles SGF10 du transistor d’état TE0 lors de son implantation, et s’étend vers la région de canal 11 après diffusion 14d. Cela étant, la longueur de canal 11 ne dépend normalement pas de l’alignement relatif entre la structure SGF10 définissant la région de source 14-14d et les implants capacitif 12-13. En effet, l’implant capacitif 13 du côté source est prévu pour déborder sous la structure SGF10 d’une mesure 17 suffisante pour dépasser l’étendue de la diffusion 14d d’une mesure 18. La position 20 illustre cette configuration, dans le cas d’un défaut d’alignement de la position de la structure de grilles SGF20 par un décalage D1 s’éloignant de la région de source par rapport à la position nominale 10, et d’un défaut d’alignement des régions d’implant capacitif 22-23 par un décalage D2 s’approchant de la région de source 24-24d par rapport à la position nominale 10. Dans le cas de la position 20, la partie diffusée 24d de la région de source 24-24d (décalée de D1) dépasse d’une mesure 25 la région d’implant capacitif 23 côté source (décalée de D2). En conséquence, la longueur de canal 21 est réduite de la mesure 25 par rapport à la longueur de canal nominale 11. La solution représentée par la permet d’éviter ce problème en augmentant suffisamment la marge offerte par la mesure 18, et donc en augmentant la mesure 17, c’est-à-dire la taille de la partie de la région d’implant capacitif 13 débordant sous la structure SGF10. Or, la longueur de canal 11 ne peut pas être réduite à cause des effets de canal court, et la mesure 19 entre le bord de la structure SGF10 et un pilier de contact métallique CNT ne peut pas non-plus être réduite à cause d’un risque de court-circuit avec les grilles SGF10. En conséquence, augmenter ou fixer la mesure 17 amoindrit les possibilités pour réduire les dimensions de la cellule CEL0 dans la direction du canal. Ainsi, il existe un besoin de proposer un moyen permettant de réduire la taille des cellules mémoires dans la direction du canal et se prémunissant contre les effets de canal court en cas de défauts d’alignement. Selon un aspect, il est proposé à cet égard un circuit intégré comprenant une mémoire non-volatile du type électriquement effaçable et programmable comportant des cellules mémoires, chaque cellule mémoire ayant un transistor d’état comportant une structure de grilles comprenant une grille de commande et une grille flottante disposée sur une face d’un caisson semiconducteur, ainsi qu’une région de source et une région de drain dans le caisson semiconducteur. La région de drain comporte une première région d’implant capacitif positionnée majoritairement sous la structure de grilles et une région faiblement dopée positionnée majoritairement à l’extérieur de la structure de grilles. La région de source comporte une deuxième région d’implant capacitif positionnée majoritairement à l’extérieur de la structure de grilles, et la région de source ne comporte pas de région faiblement dopée. A titre indicatif, par « une région positionnée majoritairement sous une structure », on entend que plus de 50% de la région est positionnée sous la structure. En d’autres termes, on entend qu’une majeure partie de la région, c’est-à-dire une partie de la région dont la taille est plus grande que la taille du reste de la région, est positionnée sous la structure, et, par complémentarité, qu’une mineure partie de la région, c’est-à-dire le reste de la région qui n’est pas la majeure partie de la région, n’est pas située sous la structure. Aussi, par « une région dans un caisson positionnée majoritairement à l’extérieur d’une structure disposée sur une face du caisson », on entend qu’une majeure partie (plus de 50%) de la région est située en regard de l’extérieur de la structure, c’est-à-dire n’est pas située sous la structure, et, par complémentarité, qu’une mineur partie de la région, c’est-à-dire le reste de la région qui n’est pas la majeure partie de la région, est située sous la structure. En d’autres termes, l’implantation classique de la région de source 14-14d ( ) n’est pas réalisée, et la région de source n’est constituée que de la deuxième région d’implant capacitif. Ceci permet d'éviter que la région de source ne diffuse à l'intérieur du canal dans la direction du drain, et ainsi d’éviter une réduction de la longueur du canal causée par un défaut d’alignement. En outre, l’absence de diffusion à l’intérieur du canal permet de réduire considérablement le recouvrement de la deuxième région d'implant capacitif sous la grille, tout en bénéficiant de la longueur du canal contrôlée entre la première région d’implant capacitif et la deuxième région d’implant capacitif. La réduction de la taille du recouvrement de la deuxième région d'implant capacitif sous la grille se répercute sur la taille totale d’une cellule mémoire (dans la direction de la longueur du canal), offrant une réduction de l’ordre de 3% de la taille totale. Par ailleurs, la solution selon cet aspect ne présente pas de risque lié aux porteurs chauds, car la source est typiquement toujours à bas potentiel. Selon un mode de réalisation, dans une position nominale de la structure de grilles et de la deuxième région d’implant capacitif, une mineure partie de la deuxième région d’implant capacitif est positionnée sous la structure de grilles, ladite mineure partie ayant la taille minimale permettant de compenser une tolérance de variations des dimensions et de l’alignement de la structure de grilles, et une tolérance de variations des dimensions et de l’alignements des régions d’implant capacitif. Par « position nominale », on entend la position d’une réalisation n’ayant pas de défaut d’alignement, c’est-à-dire également la position prévue dans les dessins d’architecture du circuit intégré. Dans une réalisation présentant des défauts d’alignement, il est possible d’identifier et de prendre la mesure de ces défauts d’alignement et d’en déduire la position nominale. Par exemple, si deux réalisations présentent une symétrie telle qu’un décalage dans un sens relatif à l’une des réalisations (par exemple un décalage vers le drain), introduit dans la structure symétrique un décalage relatif dans l’autre sens (par exemple vers la source), alors il est possible de déduire la position nominale en faisant la moyenne des décalages. En toute rigueur, une telle mesure de défauts d’alignement permet de déduire la position nominale de la région d’implant capacitif, après diffusion. Après diffusion, la région d’implant capacitif a une taille légèrement supérieure à la taille nominale considérée au niveau du masque d’implantation et telle que prévue dans les dessins d’architecture du circuit intégré. Cela étant, en raison de la faible profondeur de la région d’implant capacitif, la région d’implant capacitif diffuse très faiblement, notamment par rapport à la diffusion des régions de source et de drain faiblement dopées classiques. Par conséquent, on pourra, par simplification, négliger la taille de la diffusion de la région d’implant capacitif. Ce mode de réalisation correspond au compromis optimal entre l’absence de risque causé par un défaut d’alignement, et la réduction de taille de la cellule mémoire. Selon un mode de réalisation, une région de canal du caisson située sous la structure de grilles, est délimitée de part et d’autre par la première région d’implant capacitif et par la deuxième région d’implant capacitif. La première région d’implant capacitif et la deuxième région d’implant capacitif sont typiquement formées lors de la même étape de masquage et d’implantation. Par conséquent, la longueur de la région de canal est invariable par rapport à un éventuel décalage d’alignement de cette étape. Selon un mode de réalisation, la structure de grilles comporte une couche diélectrique entre la grille flottante et le caisson semiconducteur, la couche diélectrique ayant une première épaisseur et une deuxième épaisseur inférieure à la première épaisseur, la région de canal étant positionnée en regard de la première épaisseur, et la première région d’implant capacitif étant majoritairement positionnée en regard de la deuxième épaisseur. Selon un mode de réalisation dans lequel chaque cellule mémoire a en outre un transistor d’accès comportant une structure de grille disposée sur la face du caisson semiconducteur, ainsi qu’une région de source et une région de drain dans le caisson semiconducteur, la région de drain du transistor d’accès comporte une région faiblement dopée majoritairement positionnée à l’extérieur de la structure de grille du transistor d’accès, et la région de source du transistor d’accès comporte la même région faiblement dopée que la région de drain du transistor d’état, majoritairement positionnée à l’extérieur de la structure de grille du transistor d’accès. Selon un autre aspect, il est proposé un procédé de fabrication d’une mémoire non-volatile du type électriquement effaçable et programmable d’un circuit intégré, comprenant une formation de transistors d’état de cellules mémoires comprenant, pour chaque cellule mémoire : - une implantation, dans un caisson semiconducteur, d’une première région d’implant capacitif positionnée d’un côté drain du transistor d’état et d’une deuxième région d’implant capacitif positionnée d’un côté source du transistor d’état ; - une formation d’une structure de grilles sur une face du caisson semiconducteur comprenant une grille de commande et une grille flottante, positionnée de sorte qu’une majeure partie de la première région d’implant capacitif est située sous la structure de grilles et qu’une majeure partie de la deuxième région d’implant capacitif est située à l’extérieur de la structure de grilles ; - une formation d’une région faiblement dopée, comprenant une formation d’un masque provisoire sur le substrat semiconducteur du côté source du transistor d’état, et une implantation de dopants auto-alignée sur la structure de grilles du côté drain du transistor d’état. Il est ainsi proposé d’empêcher l’implantation de la région faiblement dopée dans la région de source du transistor d’état, au moyen d’un masque lors de cette implantation. Cela permet, comme exprimé précédemment, d'éviter le risque de réduction de la longueur du canal tout en réduisant la taille des cellules mémoires. En outre, du point de vue du coût de mise en œuvre du procédé selon cet aspect, l’introduction d’un masque lors de l’étape d’implantation de la région faiblement dopée n’introduit pas une étape supplémentaire en soi, mais une simple modification d’un masque typiquement déjà existant pour réaliser l’implantation auto-alignée dans les parties découvertes de ce masque. Selon un mode de mise en œuvre, dans une position nominale du positionnement de l’implantation des régions d’implant capacitif et du positionnement de la formation de la structure de grilles, une mineure partie de la deuxième région d’implant capacitif est positionnée sous la structure de grilles, ladite mineure partie ayant la taille minimale permettant de compenser une tolérance de variations des dimensions et de l’alignement de la structure de grilles, et une tolérance de variations des dimensions et de l’alignements des régions d’implant capacitif. Selon un mode de mise en œuvre, l’implantation de la première région d’implant capacitif et l’implantation de la deuxième région d’implant capacitif délimitent de part et d’autre une région de canal du caisson, et la formation de la structure de grilles est positionnée de sorte que la région de canal est située sous la structure de grilles. Selon un mode de mise en œuvre, la formation de la structure de grilles comprend une formation d’une couche diélectrique entre la grille flottante et le caisson semiconducteur, comprenant une formation d’une première épaisseur de la couche diélectrique et d’une deuxième épaisseur de la couche diélectrique inférieure à la première épaisseur, la formation de la structure de grilles étant positionnée de sorte que la région de canal est située en regard de la première épaisseur, et que la première région d’implant capacitif est majoritairement positionnée en regard de la deuxième épaisseur. Selon un mode de mise en œuvre, le procédé comprend en outre une formation de transistors d’accès pour chaque cellule mémoire, et : - ladite formation de la structure de grilles du transistor d’état comprend en outre une formation d’une structure de grille du transistor d’accès ; - ladite formation de la région faiblement dopée, comprend ladite implantation de dopants en outre auto-alignée sur la structure de grille du transistor d’accès formant une région faiblement dopée de drain du transistor d’accès et une région faiblement dopée de source du transistor d’accès commune à la région faiblement dopée du drain du transistor d’état. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels : précédemment décrite, illustre un problème de l’art antérieur ; ; ; ; ; illustrent des modes de réalisation et de mise en œuvre de l’invention. La illustre une vue en coupe d’une cellule mémoire CEL appartenant à un circuit intégré CI de mémoire non-volatile du type électriquement effaçable et programmable EEPROM. La mémoire EEPROM comporte typiquement un plan mémoire muni de cellules mémoires CEL, pouvant représenter plus de 50% de la taille totale circuit intégré CI, et un circuit périphérique de commande. La cellule mémoire CEL est représentée dans une position nominale 100 et dans une position « décalée » 200. Chaque cellule mémoire CEL comporte un transistor d’état TE et un transistor d’accès TA en série, réalisés à partir d’un caisson semiconducteur PW appartenant à un substrat semiconducteur du circuit intégré CI, typiquement en silicium dopé du type P. Le transistor d’état TE est adapté pour stocker une donnée binaire et comporte à cet égard une structure de grilles SG comprenant une grille de commande CG et une grille flottante FG. La grille flottante FG est électriquement isolée de la grille de commande par une couche diélectrique inter-grilles ONO et du caisson PW par une couche diélectrique HV-TN. La grille flottante FG peut ainsi stocker des charges électriques de façon non-volatile. L’injection de charges dans la grille flottante est obtenue par effet Fowler-Nordheim à travers un diélectrique tunnel TN. La grille de commande CG constitue un terminal du transistor d’état TE permettant de commander par effet de champ la conduction d’une région de canal CNL dans le caisson PW, lorsqu’une tension de commande supérieure à la valeur seuil du transistor d’état TE y est appliquée. Les charges stockées ou non dans la grille flottante FG font écran ou non à l’effet de champ de la tension de commande, ce qui se traduit par une modification de la valeur seuil du transistor d’état TE. C’est cette modification de la valeur seuil qui est détectée pour lire la donnée stockée dans la cellule mémoire CEL. Le transistor d’accès TA est couplé en série entre le drain LDD du transistor d’état TE et une ligne de bits BL, servant notamment à accéder sélectivement à la cellule mémoire CEL, en écriture et en lecture. La région de source LDD du transistor d’accès TA est une région faiblement dopée, partagée avec la région de drain du transistor d’état TE. La région de drain LDDTA du transistor d’accès TA est couplée à la ligne de bits BL via un pilier de contact métallique CNT. La structure de grille SGTA du transistor d’accès TA est du type grille simple, mais peut comprendre, pour des raisons de procédé de fabrication, une grille conductrice intérieure GTA1 séparée du caisson PW par une couche diélectrique HV, et séparée d’une grille conductrice supérieure GTA2 par une couche diélectrique inter-grilles ONO. Les deux grilles conductrices GTA1, GTA2 sont connectées électriquement pour une fonction de transistor à grille simple. Les régions faiblement dopées LDD, LDDTA sont implantées en auto-alignement sur la structure de grilles SG du transistor d’état TE et sur la structure de grille SGTA du transistor d’accès TA (voir ci-après en relation avec la ). Par conséquent, les régions faiblement dopées LDD, LDDTA sont initialement situées dans des zones d’implantation LDDi, LDDTAi à l’extérieur des structures de grilles SG, SGTA et délimitées à l’aplomb des bordures des structures de grilles SG, SGTA. Après diffusion, les régions faiblement dopées LDD, LDDTA, c’est-à-dire les régions de source et de drain du transistor d’accès TA ainsi que la région de drain du transistor d’état TE, sont majoritairement situées à l’extérieur de la structure de grilles du transistor d’état SG et à l’extérieur de la structure de grille du transistor d’accès SGTA, et comportent des parties diffusées, situées sous les structures de grilles SG, SGTA. Les régions faiblement dopées LDD, LDDTA, sont usuellement désignées par l’anglicisme « Lightly Doped Drain », indifféremment de la fonction de source ou de drain de la région visée. L’usage de telles régions faiblement dopées LDD, LDDTA permet notamment d’assurer une tension d’avalanche, dans les jonctions PN formées avec le caisson PW, assez élevée pour supporter les hautes tensions d’écritures, de l’ordre de 12 à 14 V (volts), et ainsi de limiter le vieillissement par porteurs chauds. Par ailleurs, le transistor d’état TE comporte en outre une première région d’implant capacitif 103 s’étendant sous la structure de grilles SG depuis le côté du drain LDD. On peut considérer que la première région d’implant capacitif 103 constitue une extension de la région de drain LDD du transistor d’état, formant une structure capacitive avec la grille flottante FG au niveau d’une fenêtre tunnel TN. La fenêtre tunnel est formée dans la couche diélectrique HV-TN séparant la grille flottante FG et le caisson PW. Dans la fenêtre tunnel TN, la couche diélectrique a une deuxième épaisseur TN, inférieure à une première épaisseur HV du reste de la couche diélectrique. Le matériau diélectrique est par exemple de l’oxyde de silicium, avec la première épaisseur HV de l’ordre de 22 nm (nanomètres) et la deuxième épaisseur TN de l’ordre de 7 à 9 nm. Ainsi, la première région d’implant capacitif 103 est majoritairement positionnée en regard de la deuxième épaisseur TN. D’autre part, la première région d’implant capacitif 103 permet de délimiter une extrémité de la longueur 101 de la région de canal CNL du transistor d’état TE. Une deuxième région d’implant capacitif 105 permet de délimiter l’autre extrémité de la longueur 101 de la région de canal CNL du transistor d’état TE. Ainsi, la région de canal CNL située dans le caisson PW sous la structure de grilles SG, est délimitée de part et d’autre par la première région d’implant capacitif 103 et par la deuxième région d’implant capacitif 105. Plus particulièrement, la région de canal CNL est positionnée en regard de la première épaisseur HV de la couche diélectrique située entre le caisson PW et la grille flottante FG. Aussi, la deuxième région d’implant capacitif 105 est positionnée majoritairement à l’extérieur de la structure de grilles SG, et constitue exclusivement la région de source du transistor d’état TE. En particulier, la région de source du transistor d’état TE ne comporte pas de région faiblement dopée. Un pilier métallique de contact CNT permet de coupler la région de source du transistor d’état TE, c’est-à-dire la deuxième région d’implant capacitif 105, avec une ligne de source SL. Typiquement, la tension de la ligne de source SL ne dépasse jamais un potentiel relativement bas, par exemple de l’ordre de 5 ou 6V. Par conséquent, la jonction PN entre la deuxième région d’implant capacitif 103 et le caisson PW ne risque pas d’être dégradée par des porteurs chauds, malgré une tension d’avalanche plus faible que dans jonctions PN des régions faiblement dopées LDD, LDDTA. En d’autres termes, l’implantation classique de la région de source 14-14d ( ) n’est pas réalisée, et la région de source n’est constituée que de la deuxième région d’implant capacitif 105. Ceci permet d'éviter que la région de source ne diffuse à l'intérieur du canal dans la direction du drain, et ainsi d’éviter une réduction de la longueur du canal causée par un défaut d’alignement. En outre, l’absence de diffusion à l’intérieur du canal permet de réduire la taille du recouvrement 110 de la deuxième région d'implant capacitif 105 sous la grille SG, tout en gardant le bénéfice de la longueur du canal 101 parfaitement contrôlée entre la première région d’implant capacitif 103 et la deuxième région d’implant capacitif 105. On se réfère à cet égard à la représentation de la cellule mémoire CEL dans la position décalée 200. La position décalée 200 correspond à un cas critique dans lequel la structure de grilles SG est positionnée avec un décalage D1 vers le contact CNT de ligne de bits BL, alors que les régions d’implant capacitif 203, 205 sont positionnées avec un décalage D2 vers le contact CNT de ligne de source SL. Les décalages D1, D2 peuvent résulter de variations dans l’alignement (usuellement « overlay » en anglais) des masques utilisés dans les procédés de fabrication. En effet, comme décrit ci-après en relation avec les figures 3 à 6, des étapes de masquage sont utilisées les unes après les autres, et la position de chaque masque est alignée sur une référence commune, et non successivement les unes sur les autres dans l’ordre d’utilisation. Par conséquent, les décalages D1 et D2 peuvent avoir des sens opposés et décorrélées, c’est-à-dire sans que leurs positions soient basées l’une par rapport à l’autre. D’autre part, le décalage relatif entre la structure de grilles SG et la deuxième région d’implant capacitif 205 peut également résulter de variation des dimensions des structures réalisées (usuellement « ΔCD » pour la variation de la « Critical Dimension » en anglais). En effet, si la taille de la structure de grilles SG et la taille de la deuxième région d’implant capacitif 205 sont plus petites, cela contribue à les éloigner l’une de l’autre (non représenté). Or, pour un fonctionnement normal du transistor d’état TE, il faut que la région de canal CNL soit complétement recouverte par la structure de grilles SG. On considère que les décalages D1 et D2 de la position 200 correspondent à une tolérance maximum desdites variations d’alignement et desdites variations de dimension « ΔCD » du procédé de fabrication de la cellule mémoire CEL. Par conséquent, la partie 110 de la deuxième région d’implant capacitif 105 qui se situe sous la structure de grilles SG, peut être minimisée en ne tenant compte que de ces tolérances. Ainsi, dans la position nominale 100, la taille 110 de partie de la deuxième région d’implant capacitif 105 recouverte par la structure de grilles SG, est avantageusement prévue pour seulement compenser la tolérance de variations D1 des dimensions et de l’alignement de la structure de grilles SG, et la tolérance de variations D2 des dimensions et de l’alignements des régions d’implant capacitif 103, 105. Par « position nominale », on entend la position d’une réalisation n’ayant pas de défaut d’alignement, c’est-à-dire également la position prévue dans les dessins d’architecture du circuit intégré. En particulier, la taille 110 n’a pas besoin de tenir compte de l’étendue de la diffusion d’une région de source faiblement dopée classique. Cela correspond à un compromis optimal entre l’absence de risque causé par un défaut d’alignement, et la réduction de taille de la cellule mémoire. En effet, pour minimiser la taille 110 de la partie de la deuxième région d’implant capacitif 105 recouverte par la grille SG, on peut réduire la taille de la structure de grilles SG (dans la direction du canal CNL) d’une mesure 120, pour une longueur de canal 101 inchangée. On peut ainsi décaler le pilier de contact CNT de ligne de source SL de la mesure 120 vers la structure de grilles SG, tout en préservant l’espace 119 de sécurité entre les grilles FG, CG et le pilier de contact CNT. Les positions du contact CNT de ligne de source SL et de la structure de grilles SG de la cellule mémoire CEL0 décrite précédemment en relation avec la sont représentées en pointillés, pour illustrer la cote de la mesure 120. La mesure 120 peut par exemple valoir sensiblement 0,04µm (micromètre). Cela peut représenter environ 3% de réduction de la taille totale de la cellule mémoire CEL (dans la direction du canal, c’est-à-dire la taille de la cellule mémoire CEL entre le contact CNT de ligne de source SL et le contact CNT de ligne de bits BL). Si les cellules mémoires CEL du plan mémoire représentent 70% de la taille du circuit intégré CI complet, alors le gain en taille peut représenter entre 2% et 2,5% de la taille totale du circuit intégré CI. Cela revient à un gain de production considérable de 2% à 2,5% circuits intégrés CI en plus par plaquette (usuellement « wafer » en anglais). Les figures 3 à 6 illustrent des étapes et des résultats d’étapes de fabrication de la cellule mémoire CEL décrite précédemment en relation avec la . La illustre une étape d’implantation 300, dans un caisson semiconducteur PW, des régions d’implant capacitif 103, 105. La première région d’implant capacitif 103 est positionnée d’un côté drain du futur transistor d’état et la deuxième région d’implant capacitif 105 est positionnée d’un côté source du futur transistor d’état. Pour positionner les régions d’implant capacitif 103, 105, on utilise un masque provisoire M3, typiquement formé en résine photosensible, lithographiée de manière à présenter des ouvertures au niveau des régions à implanter, et à recouvrir les régions qui ne sont pas destinées à être implantées. Les zones d’implantation 300 de la première région d’implant capacitif 103 et de la deuxième région d’implant capacitif 105 permettent de délimiter de part et d’autre la région de canal CNL dans le caisson PW. La formation du masque M3 par photolithographie utilise un élément optique, également appelée masque, aligné avec un repère commun aux autres masques optiques employés dans le procédé. Les dimensions cd3 des éléments formés dans le masque M3 peuvent varier selon une certaine tolérance dépendant des techniques employées dans le procédé, de même que l’alignement alg3 des éléments formés dans le masque M3. Le masque M3 est retiré après l’implantation 300, typiquement par dissolution chimique. La illustre une étape finale de la formation 400 de la structure de grilles SG du futur transistor d’état et de la structure de grille SGTA du futur transistor d’accès. La formation des structures de grilles SG, SGTA est avantageusement commune pour le transistor d’état et le transistor d’accès. Une couche diélectrique (typiquement de l’oxyde de silicium) est d’abord formée sur toute la face avant du caisson PW, par exemple une croissance d’oxyde de silicium d’une épaisseur de sensiblement 14nm. Ensuite cette couche diélectrique est retirée par gravure au niveau de la future fenêtre tunnel TN du transistor d’état. Une seconde couche diélectrique est formée sur toute la face avant du caisson PW, de manière à obtenir une épaisseur tunnel TN de 7 à 9 nm dans la fenêtre tunnel, et une épaisseur cumulée dite haute-tension HV de sensiblement 22nm (de 21 à 23nm) partout ailleurs. La fenêtre tunnel TN est positionnée en regard de la première région d’implant capacitif 103. Le positionnement de la première région d’implant capacitif 103 et de la fenêtre tunnel TN sont prévus de sorte qu’une majeure partie, sensiblement centrée, de la première région d’implant capacitif 103 se trouve en regard de la fenêtre tunnel TN. Une première couche conductrice FG-GTA1, par exemple en silicium polycristallin, est formée sur la couche diélectrique HV-TN ainsi obtenue. Une couche diélectrique inter-grille ONO, par exemple une superposition d’oxyde-nitrure-oxyde de silicium, est formée sur la première couche conductrice FG-GTA1. Une deuxième couche conductrice CG-GTA2, par exemple en silicium polycristallin, est formée sur la couche diélectrique inter-grilles ONO. Un masque provisoire en résine M4 est formé, également par photolithographie, sur la superposition de structures de grilles de manière à recouvrir les emplacements des futures régions de grilles avant gravure. La formation du masque M4 utilise aussi un masque optique aligné avec le repère commun aux autres masques optiques employés dans le procédé. Là encore, les dimensions cd4 des éléments formés dans le masque M4 peuvent varier selon une certaine tolérance dépendant des techniques employées dans le procédé, de même que l’alignement alg4 des éléments formés dans le masque M4. Le masque M4 est positionné de sorte qu’une majeure partie de la première région d’implant capacitif 103 est située sous la partie masquée de la structure de grilles SG, et qu’une majeure partie de la deuxième région d’implant capacitif 105 est située à l’extérieur de la partie masquée de la structure de grilles SG. Le masque M4 est également positionné de sorte qu’une mineure partie 110 ( ) de la deuxième région d’implant capacitif 105 est située sous la partie masquée de la structure de grilles SG, la région de canal CNL étant ainsi complétement recouverte par la partie masquée de la structure de grilles SG. La mineure partie 110 ( ) de la deuxième région d’implant capacitif 105 est notamment prévue, dans une position nominale, pour compenser une tolérance de variations des dimensions cd4 et de l’alignement alg4 du masque M4 définissant la position finale de la structure de grilles SG, et une tolérance de variations des dimensions cd3 et de l’alignements alg3 du masque M3 définissant la position finale de la deuxième région d’implant capacitif 105. Une gravure est ensuite réalisée dans les parties découvertes du masque M4, de manière à retirer l’empilement des couches diélectriques et conductrices HV-TN, FG-GTA1, ONO, CG-GTA2, jusqu’à la face avant du caisson PW. La gravure peut par exemple être du type gravure sèche, telle qu’une gravure plasma ou par ions réactif (usuellement « RIE » pour « Reactive Ion Etching » en anglais). Le masque M4 est retiré après la gravure, typiquement par dissolution chimique. On a ainsi formé la structure de grilles SG du transistor d’état, comportant une couche diélectrique HV-TN munie d’une fenêtre tunnel en regard de la première région d’implant capacitif 103, une grille flottante FG, et une grille de commande CG séparée de la grille flottante FG par une couche diélectrique inter-grilles ONO ; ainsi que la structure de grille SGTA du transistor d’accès, dans laquelle les deux régions conductrices de grilles GTA1, GTA2 sont connectées électriquement de manière à avoir une structure de grille simple. La illustre une formation 500 des régions faiblement dopées LDDi, LDDTAi. La formation 500 comprend d’abord une réalisation d’un masque provisoire M5, également en résine photolithographiée, sur le substrat semiconducteur PW du côté source du futur transistor d’état. Le masque M5 permettra de ne pas implanter les dopants faiblement concentrés dans la future région de source du transistor d’état, au niveau de la deuxième région d’implant capacitif 105. La position du masque M5 n’est pas critique, étant donné que la partie masquée par le masque M5 ne définit pas de dimension d’un élément de la cellule mémoire CEL. Le masque M5 peut ainsi être formé de manière à déborder de la région qu’il protège, et n’est pas sensible aux variations de forme et d’alignement. L’implantation de dopants à faible concentration LDDi, LDDTAi est auto-alignée sur la structure de grilles SG du transistor d’état, et sur la structure de grille SGTA du transistor d’accès. L’auto-alignement correspond à l’utilisation des structures de grilles SG, SGTA déjà formées, en tant que masque contre l’implantation. Cela permet de façon classique et connue en soi de positionner les régions de conduction des transistors sans risque de décalage d’alignement entre différents masques. On a ainsi implanté une région faiblement dopée LDDi dans la future région de drain du transistor d’état, ainsi que dans les futures régions de source et de drain du transistor d’accès, de part et d’autre de la structure de grille SGTA du transistor d’accès. La région faiblement dopée LDDi implantée entre la structure de grilles SG du transistor d’état et la structure de grille SGTA du transistor d’accès est commune à la future région de drain du transistor d’état et à la future région de source du transistor d’accès. Il est ainsi proposé d’empêcher l’implantation auto-alignée de la région faiblement dopée dans la région de source du transistor d’état, au moyen d’un masque lors de cette implantation. Cela permet, comme exprimé précédemment, d'éviter le risque de réduction de la longueur du canal tout en réduisant la taille des cellules mémoires. En outre, l’introduction du masque M5 lors de l’étape d’implantation 500 des régions faiblement dopées n’introduit pas une étape supplémentaire en soi, mais une simple modification d’un masque typiquement déjà existant pour réaliser l’implantation auto-alignée dans les parties découvertes de ce masque. Dans les procédés classiques habituels, la totalité ou presque du plan mémoire est découverte, tandis que le circuit périphérique de commande est majoritairement recouvert par le masque. La illustre le résultat d’une étape 600 formation de piliers de contact métalliques CNT, et de diffusion des région faiblement dopées LDDi, LDDTAi implantées à l’étape 500. Après diffusion, le transistor d’accès TA comporte une région de drain LDDTA faiblement dopée, et une région de source LDD faiblement dopée. Le transistor d’état TE comporte une région de drain incluant la région faiblement dopée LDD de la source du transistor d’accès TA, et une extension de drain constituée de la première région d’implant capacitif 103. La région de source du transistor d’état TE est exclusivement composée de la deuxième région d’implant capacitif 105. Les contacts CNT permettent de relier électriquement la région de source 105 du transistor d’état TE à une ligne de source SL, et la région de drain LDDTA du transistor d’accès à une ligne de bits BL. Circuit intégré comprenant une mémoire non-volatile du type électriquement effaçable et programmable comportant des cellules mémoires (CEL), chaque cellule mémoire (CEL) ayant un transistor d’état (TE) comportant une structure de grilles (SG) comprenant une grille de commande (CG) et une grille flottante (FG) disposée sur une face d’un caisson semiconducteur (PW), ainsi qu’une région de source et une région de drain dans le caisson semiconducteur (PW), la région de drain comportant une première région d’implant capacitif (103) positionnée majoritairement sous la structure de grilles (SG) et une région faiblement dopée (LDD) positionnée majoritairement à l’extérieur de la structure de grilles (SG), la région de source comportant une deuxième région d’implant capacitif (105) positionnée majoritairement à l’extérieur de la structure de grilles (SG), la région de source ne comportant pas de région faiblement dopée. Circuit intégré selon la revendication 1, dans lequel, dans une position nominale (100) de la structure de grilles (SG) et de la deuxième région d’implant capacitif (105), une mineure partie (110) de la deuxième région d’implant capacitif (105) est positionnée sous la structure de grilles (SG), ladite mineure partie (110) ayant la taille minimale permettant de compenser une tolérance de variations (D1) des dimensions et de l’alignement de la structure de grilles (SG), et une tolérance de variations (D2) des dimensions et de l’alignements des régions d’implant capacitif (103, 105). Circuit intégré selon l’une des revendications 1 ou 2, dans lequel une région de canal du caisson (CNL) située sous la structure de grilles (SG), est délimitée de part et d’autre par la première région d’implant capacitif (103) et par la deuxième région d’implant capacitif (105). Circuit intégré selon la revendication 3, dans lequel la structure de grilles comporte une couche diélectrique (HV, TN) entre la grille flottante (FG) et le caisson semiconducteur (PW), la couche diélectrique ayant une première épaisseur (HV) et une deuxième épaisseur (TN) inférieure à la première épaisseur (HV), la région de canal (CNL) étant positionnée en regard de la première épaisseur (HV), et la première région d’implant capacitif (103) étant majoritairement positionnée en regard de la deuxième épaisseur (TN). Circuit intégré selon l’une des revendications précédentes, chaque cellule mémoire (CEL) ayant en outre un transistor d’accès (TA) comportant une structure de grille (SGTA) disposée sur la face du caisson semiconducteur (PW), ainsi qu’une région de source (LDD) et une région de drain (LDDTA) dans le caisson semiconducteur, la région de drain du transistor d’accès comportant une région faiblement dopée (LDDTA) majoritairement positionnée à l’extérieur de la structure de grille du transistor d’accès (SGTA), et la région de source du transistor d’accès comportant la même région faiblement dopée (LDD) que la région de drain du transistor d’état (TE), majoritairement positionnée à l’extérieur de la structure de grille du transistor d’accès (SGTA). Procédé de fabrication d’une mémoire non-volatile du type électriquement effaçable et programmable d’un circuit intégré, comprenant une formation de transistors d’état (TE) de cellules mémoires (CEL) comprenant, pour chaque cellule mémoire (CEL) : - une implantation (300), dans un caisson semiconducteur (PW), d’une première région d’implant capacitif (103) positionnée d’un côté drain du transistor d’état et d’une deuxième région d’implant capacitif (105) positionnée d’un côté source du transistor d’état ; - une formation (400) d’une structure de grilles (SG) sur une face du caisson semiconducteur (PW) comprenant une grille de commande (CG) et une grille flottante (FG), positionnée de sorte qu’une majeure partie de la première région d’implant capacitif (103) est située sous la structure de grilles (SG) et qu’une majeure partie de la deuxième région d’implant capacitif (105) est située à l’extérieur de la structure de grilles (SG) ; - une formation (500) d’une région faiblement dopée, comprenant une formation d’un masque provisoire (M5) sur le substrat semiconducteur (PW) du côté source du transistor d’état (TE), et une implantation de dopants (LDDi) auto-alignée sur la structure de grilles (SG) du côté drain du transistor d’état (TE). Procédé selon la revendication 6, dans lequel, dans une position nominale du positionnement de l’implantation des régions d’implant capacitif (300) et du positionnement de la formation de la structure de grilles (400), une mineure partie de la deuxième région d’implant capacitif (105) est positionnée sous la structure de grilles (SG), ladite mineure partie ayant la taille minimale permettant de compenser une tolérance de variations des dimensions (cd4) et de l’alignement (alg4) de la structure de grilles (SG), et une tolérance de variations des dimensions (cd3) et de l’alignements (alg3) des régions d’implant capacitif (103, 105). Procédé selon l’une des revendications 6 ou 7, dans lequel l’implantation (300) de la première région d’implant capacitif (103) et l’implantation (300) de la deuxième région d’implant capacitif (105) délimitent de part et d’autre une région de canal du caisson (CNL), et la formation de la structure de grilles (400) est positionnée de sorte que la région de canal (CNL) est située sous la structure de grilles (SG). Procédé selon la revendication 8, dans lequel la formation de la structure de grilles (400) comprend une formation d’une couche diélectrique (HV, TN) entre la grille flottante (FG) et le caisson semiconducteur (PW), comprenant une formation d’une première épaisseur de la couche diélectrique (HV) et d’une deuxième épaisseur de la couche diélectrique (TN) inférieure à la première épaisseur (HV), la formation de la structure de grilles (SG) étant positionnée de sorte que la région de canal (CNL) est située en regard de la première épaisseur (HV), et que la première région d’implant capacitif (103) est majoritairement positionnée en regard de la deuxième épaisseur (TN). Procédé selon l’une des revendications précédentes 6 à 9, comprenant en outre une formation de transistors d’accès (TA) pour chaque cellule mémoire (CEL), dans lequel : - ladite formation (400) de la structure de grilles (SG) du transistor d’état (TE) comprend en outre une formation d’une structure de grille (SGTA) du transistor d’accès (TA) ; - ladite formation de la région faiblement dopée (500), comprend ladite implantation de dopants (LDDTAi) en outre auto-alignée sur la structure de grille du transistor d’accès (SGTA) formant une région faiblement dopée (LDDTA) de drain du transistor d’accès (TA) et une région faiblement dopée (LDD) de source du transistor d’accès (TA) commune à la région faiblement dopée (LDD) du drain du transistor d’état (TE).