Installation pour le traitement de données. L'invention se rapporte à une installation pour le traitement de données, avec une unité de cal- cul comportant une unité de logique arithmétique, deux registres d'opérandes à N chiffres et un regis- tre à décalage à N chiffres, agencé pour une multipli- cation ou une division de Booth de deux opérandes, registre à décalage qui est susceptible d'être relié, par l'intermédiaire d'un circuit de commande logique, aux entrées des codes d'opérations de l'unité de logi- que arithmétique. De telles unités de calcul sont par exemple décrites et représentées dans le traité de R. Hoffmann "Rechenwerke und Mikroprogrammierung", édi- teur Oldenbourg, Munich, Vienne 1977, pages 74 à 77, en particulier figure 3 13, et pages 85 à 91, en par- ticulier figure 3 20. L'invention a pour objet d'indiquer une unité de calcul de ce genre, dans laquelle le circuit de commande logique est réalisé de telle façon qu'elle commande automatiquement, lors de l'application d'une instruction de multiplication (MUL), une séquence de phase de calcul, nécessaire pour cette opération, qu'elle déclenche, lors de l'application d'une ins- truction de division (DIV) une séquence de phases -de calcul associées à cette opération et qu'en l'absence de ces deux instructions, elle ne gêne pas la trans- mission de signaux de codes d'opérations qui sont associés à d'autres opérations, à l'unité de logique arithmétique (ALU). Dans une installation du type rappelé en tête du présent mémoire, ce problème est résolu, se- lon l'invention grâce au fait que le circuit de com- mande logique est réalisé sous la forme d'une logique séquentielle de multiplication-division, qui est re- liée par une première entrée avec un emplacement de registre du registre à décalage et par l'intermédiai- re d'une seconde entrée à un registre auxiliaire à un chiffre et relié à celle-ci, et que le circuit de com- mande logique comporte un multiplexeur qui sert à faire passer, par ses sortiesaux entrées des codes d'opérations, au choix, les signaux d'un code de mul- tiplication, les signaux d'un code de division ou au- tres signaux de codes d'opérations. L'avantage qu'il est possible d'obtenir avec l'invention réside en particulier dans le fait que la logique séquentielle multiplication-division four- nit directement à l'unité de logique arithmétique ALU des séquences de signaux de codes d'opérations qui correspondent à la multiplication ou à la divi- sion, et peut être insérée directement dans les li- gnes de codes d'opérations entre une unité de comman- de ou une commande de déroulement et l'unité de logi- que arithmétique, étant donné, qu'en l'absence des - instructions MUL et DIV, elle ne gêne pas la trans- mission d'autres signaux de codes d'opérations qui sont associés à d'autres opérations, et qui provien- nent d'autres unités de commande ou d'autres comman- des de déroulement Grâce au traitement autonome des instructions MUL et DIV dans la logique séquentielle de multiplication-division, on diminue considérable- ment les moyens de circuits qui sont nécessaires à mettre en oeuvre pour l'unité de commande ou pour la commande de déroulement. Suivant une forme de réalisation avantageuse, l'installation pour le traitement de données conforme à l'invention est caractérisée par le fait que le mul- tiplexeur comporte trois groupes de transistors de commutation, que les transistors de commutation qui appartiennent au premier groupe sont reliés en série, par leurscircuitsde commutation, à la première entrée de la logique séquentielle de multiplication-division, que les transistors de commutation qui appartiennent au second groupe sont reliés par leurs circuits de commutation aux sorties des portes, dont les entrées sont reliées à la première et à la seconde entrées de la logique séquentielle de multiplication-division, et que les transistors de commutation qui appartien- nent au troisième groupe sont disposés, par leurs voies de commutation, en série avec une série d'autres entrées de la logique séquentielle multiplication- division, qui sont reliées avec les lignes des si- gnaux des codes d'opérations. Une variante de l'installation qui vient d'être indiquée est essentiellement caractérisée par le fait qu'il est prévu un circuit de porte qui com- porte deux entrées pour l'application d'un signal de multiplication et d'un signal de division, et trois sorties pour la commande séparée des trois groupes de transistors de commutation. Une autre forme de réalisation est caractéri- sée par le fait que le registre auxiliaire est relié à l'emplacement de registre du registre à décalage, par l'intermédiaire d'une porte qui possède une entrée pour l'application d'un signal de multiplication. Avantageusement, on fait en sorte pour que, en aval des sorties du multiplexeur, soient branchées des mémoires intermédiaires - Dans une autre forme de réalisation, le regis- tre auxiliaire est constitué par un multivibrateur bi- stable maitre-esclave. Une autre forme de réalisation de l'installa- tion conforme à l'invention est caractérisée par le fait que les transistors de commutation et éventuelle- ment le multivibrateur bistable maître-esclave de même que les mémoires intermédiaires reçoivent des tensions impulsionnelles de cadence. A titre d'exemple, on a décrit ci-dessous et représenté au dessin annexé une forme de réalisation préférée de l'objet de l'invention. La figure 1 est un schéma-bloc de l'exemple d'exécution de l'installation pour le traitement de données conforme à l'invention, la figure 2 est un circuit partiel de la figure 1, la figure 3 est un circuit partiel de la figure 2, et la figure 4 est un autre circuit partiel de la figure 1. Dans la figure 1, on a représenté les parties constitutives essentielles de l'unité de calcul d'une installation pour le traitement de données A celle- ci appartiennent une unité de logique arithmétique ALU, deux registres d'opérandes X et Y, un registre à décalage SR, un second registre R, un registre au- xiliaire HR, un circuit de commande logique 1 et éventuellement une commande de déroulement 2 Dans la figure 1, on a indiqué en outre une unité de commande 3 de l'installation pour le traitement de données. Tôut d'abord on charge le registre d'opéran- des X à N chiffres avec un premier opérande et le registre d'opérandes Y à N chiffres avec un second opérande Chacun des opérandes est constitué par un nombre entier de N bits, affecté d'un signe, et repré- senté en complément de 2 Pour réaliser une multipli- cation selon l'algorithme de Booth, le second opéran- de est transmis, par les lignes 4, dans la moitié droite du registre à décalage SR à 2 N chiffres, dont la moitié gauche est d'abord occupée, dans tous les emplacements, avec le signal " O " L'opérande qui se trouve en X est appliqué, par les lignes 5, à l'en- trée B de ALU, alors que le nombre qui se trouve dans la moitié gauche de SR arrive, par l'intermé- diaire des lignes 6, à l'entrée A de ALU Dans une première phase partielle de multiplication, les nom- bres qui sont présents aux entrées A et B sont combi- nés logiquement entre eux, le résultat étant transmis, par l'intermédiaire des lignes 7, dans la moitié gau- che de SR En même temps, a lieu un décalage de tous les bits dans SR, d'un emplacement vers la droite, ce qui est indiqué par la flèche 8 Le bit qui se trouve au premier emplacement 9 de SR est déplacé aussi bien vers la droite qu'il est à nouveau introduit, par l'intermédiaire de la ligne 10, dans l'emplacement 9 qui devient libre La règle de combinaison logique qui est valable pour la première phase partielle, est déterminée par un profil binaire qui parvient du cir- cuit de commande logique 1 à l'entrée de code d'opéra- tionsll La règle de combinaison logique dépend du bit du dernier emplacement 12 du registre à décalage SR, lequel est communiqué, par l'intermédiaire de la ligne 31, à l'entrée 14 de 1, de même que du contenu d'un registre auxiliaire HR à un chiffre, et qui est appliqué, par l'intermédiaire d'une sortie non inver- seuse de HR, à l'entrée 15 et, par l'intermédiaire d'une sortie inverseuse de HR, à l'entrée 16 de 1. Alors que lors de la première phase partielle de multiplication, un "O" se trouve encore dans HR, ce- lui-ci est remplacé, après le premier décalage 8, par le bit suivant qui se trouve à l'emplacement 12 Ce- ci a lieu par l'intermédiaire d'un inverseur 17, d'une ligne 18 et d'une porte NON-ET 19 qui est ren- due passante par une instruction de multiplication MUL, c'est-à-dire par-un " 1 "-logique qui est appliqué- à l'entrée 21 de 1, par l'intermédiaire de la ligne 20. Ensuite a lieu une seconde phase partielle à la disposition de laquelle sont mis le résultat de la combinaison logique de la première phase partielle, mémorisé dans la moitié gauche de SR, et l'opérande de X, étant noté que le résultat de la combinaison logique qui a été transmis dans la moitié gauche de SR est à nouveau décalé d'un pas vers la droite. Après N phases partielles qui se déroulent de la ma- nière décrite et qui sont basées sur les règles de la liaison logique, qui sont déterminées respectivement par les bits dans l'emplacement 12 SR et dans HR, on obtient, dans SR, un résultat de multiplication à 2 N chiffres Pendant la totalité du déroulement de ces phases partielles, la ligne 20 est occupée avec l'instruction MUL. Si l'on souhaite opérer une division de deux nombres entiers dépourvus de signes, une instruction DIV, c'est-à-dire un " 1 " logique est appliqué à la ligne 26, alors qu'un "O" logique est appliqué à la ligne 20 Le premier opérande, c'est-à-dire ce que l'on désigne par le dividende P, se trouve dans le registre à décalage SR, alors que le second opérande, le diviseur, est chargé dans le registre d'opérandes supérieur, désigné par D Lors de la première phase partielle de l'algorithme de division, le nombre qui se trouve dans la moitié gauche de SR est appliqué à l'entrée A, alors que le diviseur passe de D, par l'intermédiaire des lignes 5, à l'entrée B de ALU. En raison du " O " logique qui se trouve sur la ligne 20, la porte 19 reste bloquée en sorte que le cir- cuit de commande l désigne à lui seul, et en fonction du contenu de l'emplacement 12, les règles de la com- binaison logique qui sont associées aux phases par- tielles Le résultat de la combinaison logique est transmis à la moitié gauche de SR, alors que simulta- nément a lieu un déplacement de tous les bits dans SR d'un emplacement vers la gauche, ce qui est indi- qué par la flèche 22 tracée en traits interrompus. Le bit qui est transmis de ALU à l'emplacement 9 est déplacé, par l'intermédiaire d'une ligne 23 et d'un inverseur 24, sous la forme inversée, à l'emplacement 12, et détermine de ce fait la règle de la combinai- son logique pour la phase partielle suivante Avec cet algorithme, le quotient est présent, après une série de N phases partielles de ce genre, dans -la moitié droite de SR, et il est transmis, par l'inter- médiaire des lignes 4, et comme indiqué par la flèche 24, dans le registre inférieur à N positions, désigné par Q, alors que le reste de la division est transmis de la moitié gauche de SR, par l'intermédiaire de lignes 25, dans un registre à N chiffres L'instruc- tion DIV est appliquée, pendant la totalité de l'opé- ration de division, à une ligne d'instructions 26 et, de ce fait, à l'entrée 27 du circuit de commande logi- que 1, sous la forme d'un "l" logique. Les algorithmes indiqués ci-dessus peuvent être trouvés, avec tous leurs détails,dans la référence biblio- graphie mentionnée ci-dessus. Par l'intermédiaire d'une ligne octopolaire 8, les signaux de codes d'opérations sont transmis à l'entrée 29 du circuit de commande 1, lesquels sont associés à d'autres opérations de calcul, par exemple addition, soustraction, formation d'incréments, forma- tion de décréments, etc Ces signaux sont avantageuse- ment dérivés, dans la commande de déroulement 2, à par- tir d'instructions de base ADD, SUB, INC, DEC, etc, qui à leur tour sont transmis, par l'intermédiaire d'une ligne 30, de l'unité de commande 3 dans la com- mande de déroulement Si une telle commande de dérou- lement 2 n'est pas présente, les signaux dé codes d'opérations sont appliqués, par l'intermédiaire des lignes 28 et 30, directement de l'unité de commande 3 à 1 l'entrée 29 Mais, dans chaque cas, les instruc- tions MUL et DIV sont appliquées de l'unité de comman- de 3 aux entrées 21 et 27 sans qu'elles aient besoin d'être traitées dans 3 ou dans 2, en signaux de codes d'opérations. Selon l'invention, le circuit de commande lo- gique 1 est réalisé sous la forme d'une logique sé- quentielle multiplication-division, représentée dans le détail dans la figure 2 L'entrée 29 de 1 pour le code d'opération est représentée, ici, sous la forme d'une entrée octopolaire 29 a à 29 h L'entrée de code d'opération 11 de ALU est également représentée avec 8 pôles, et désignée par lia à 11 h L'entrée 11 représente en même temps la sortie du circuit de com- mande 1 Les entrées 14 à 16, 21 et 27 correspondent aux entrées qui sont désignées de la même façon dans la figure 1. La logique séquentielle représentée dans la figure 2 comporte un multiplexeur qui est constitué par des circuits partiels 31 à 38 appartenant à un seul et même genre Chacun de ces circuits partiels comporte 3 transistors de commutation du type à ef- fet de champ, par exemple TI, T 2 et T 3 dont les voies de commutation sont respectivement reliées à l'entrée d'une mémoire intermédiaire Spi à Sp 8 qui leur sont associées individuellement Les sorties de ces mémoires intermédiaires représentent en même temps les sorties lia à 11 h de la logique séquen- tielle. Par ailleurs, les voies de commutation des transistors de commutation supérieurs, par exemple T 3, de chaque circuit partiel 31 à 34 et 36 à 38 sont reliées directement, ou dans le cas des cir- cuits partiels 31, 34, 36 et 38, par l'intermédiai- re de l'inverseur 39, à la sortie de l'inverseur 17 et, par l'intermédiaire de celui-ci, à l'entrée 14. Les voies de commutation des transistors de commuta- tion médians, par exemple T 2, de chaque circuit par- tiel 31 à 34 et 36 à 38 sont reliées aux sorties de deux portes NON-OU 40 et 41, étant noté que les deux entrées de la porte 40 sont reliées à la sortie de l'inverseur 17 et à l'entrée 15, alors que les deux entrées de la porte 41 sont reliées aux entrées 14 et 16 La sortie de 40 est reliée directement aux transistors de commutation médians, par exemple T 2, des circuits partiels 31, 36 et 38 et aux transis- tors de commutation médians de 33, par l'intermédiai- re d'un inverseur 42, alors que la sortie de 41 est reliée directement aux transistors médians de 32 et 37 et aux transistors de commutation médians de 34, par l'intermédiaire d'-un inverseur 43 Les voies de commutation des transistors de commutation intérieurs, par exemple TI, de tous les circuits partiels 31 à 38, sont reliées à des entrées 29 a à 29 h qui leur sont associées individuellement, étant noté que le transistor de commutation médian et supérieur du cir- cuit partiel 35 est branché en parallèle avec le transistor de commutation de 35 ou sont carrément supprimés. Les transistors de commutation inférieurs, par exemple Tl, de tous les circuits partiels 31 à 38 sont reliés par leur grille à la sortie d'une porte ET 44 dont la première entrée reçoit, par l'intermédiaire d'une borne 45, une tension impulsionnelle de cadence 01 La seconde entrée de 44 est reliée à la sortie d'une porte NON-OU 46 dont les entrées sont reliées aux entrées 21 à 27 du circuit de commande Les gril- les des transistors de commutation médians, par exem- ple T 2, de tous les circuits partiels 31 à 38 sont reliés à la sortie d'une porte ET 47 dont la première entrée est reliée à 45 et dont la seconde entrée est reliée à 21 Enfin, les grilles des transistors de commutation supérieurs, par exemple T 3, de tous les circuits partiels 31 à 38 sont reliées à la sortie d'une seconde porte ET 48 dont la première entrée est reliée avec 45 et dont la seconde entrée est reliée à 27. Les transistors supérieurs, par exemple T 3, de tous les circuits partiels 31 à 38 représentent un premier groupe de transistors de commutation qui, à l'apparition du signal DIV à l'entrée 27, sont com- mutés dans leur état passant et transmettent, en fonction des signaux logiques qui sont présents au niveau des sorties des inverseurs 17 et 39, respecti- vement des profils binaires à huit positions, aux mémoires intermédiaires Spl à Sp 8 et, par voie de conséquence aux sorties lla à 11 h Ces profils binai- res représentent, dans leur totalité, un code de divi- sion pour ALU. Les transistors intermédiaires, par exemple T 2, de tous les circuits partiels 31 à 38 représen- tent un second groupe de transistors de commutation qui, à l'apparition d'un signal MUL à l'entrée 21 sont commutés dans leur état passant par l'intermé- diaire de la grille 47 et transmettent, en fonction des signaux logiques qui apparaissent aux sorties des portes 40 et 41, respectivement des profils binaires à huit chiffres aux mémoires intermédiaires Spi à Sp 8 et, par voie de conséquence aux sorties lia à 1 lh Ces profils binaires représentent, dans leur totalité, un code de multiplication pour ALU. Les transistors inférieurs, par exemple Tl, des circuits partiels 31 à 38 sont, en l'absence des signaux MUL et DIV, commutés dans leur état passant par l'intermédiaire de la sortie de la porte NON-OU 46 et de la porte ET 44 qui sont dans ce cas affec- tées d'un " 1 " logique, et servent à transmettre les signaux de codes d'opérations qui sont présents au niveau des entrées 29 a à 29 h, et qui sont associés à d'autres opérations de calcul, aux mémoires inter- médiaires Spl à Sp 8 et, par voie de conséquence, aux sorties lla à llh. La composition des profils binaires sus-men- tionnés doit être déduite du tableau ci-dessous, ta- bleau dans lequel on a indiqué dans la première ligne, en partant de la gauche, les entrées 27, 21, 14, 15 ainsi que les sorties lld, llc, llb, lia, llg, llf, lie et llh Dans les autres lignes Zi à Z 7 on a indi- qué respectivement les signaux logiques qui apparais- sent simultanément aux entrées qui sont indiquées par les quatre premières colonnes et aux sorties qui sont indiquées par les colonnes restantes. Dans le tableau, les indications de la ligne Z 1 signifient que les signaux au niveau des entrées 29 a à 29 h sont transférées respectivement aux sorties Ila à 11 h Les lignes Z 2 à Z 4 donnent le code de multi- plication, étant noté que la ligne Z 2 correspond à la règle de combinaisons logiques suivante: passage de l'opérande à l'entrée A sur la partie gauche de SR sans combinaison logique avec l'opérande en B La ligne Z 3 correspond à la règle de combinaison logique: addition des opérandes en A et B Z 4 signifie une soustraction de l'opérande en B de l'opérande en A et Z 5 signifie un passage correspondant à la ligne Z 2. Les lignes Z 6 et Z 7 donnent le code de division Z 6 correspond à la règle de combinaisons logiques: "Opérande en A et opérande en B sont à additionner" et Z 7 à la règle: "Opérande en B à soustraire de l'opérande en A". La figure 3 montre la constitution en techni- Z 1 Z 2 Z 3 Z 4 z Z 5 Z 6 27 21 14 1511 d 11 c llb lla 11 g llf lle 11 h O O __ 29 d 29 c 29 b 29 a 29 g 29 f 29 e 29 h 0 O O 1 1O O O O 0 10 O 11 1 O1 O O O 1 O1 1 O1 O O 1 O 1 O 1 O 1 1 1 1 1 O O O O O 1 O O 1 1 O1 O O O O 1 O 1 1 O O 1 O 1 O 1 Z 7 que MOS d'une mémoire intermédiaire Spi à Sp 8 qui sont identiques entre elles Il comporte une entrée 49 qui est reliée à la sortie du circuit partiel asso- cié 31 à 38, et une sortie 50 qui correspond à l'une des sorties lia à lh Dans le détail, la mémoire in- termédiaire est constituée par un circuit à multivi- brateur bistable qui se compose de deux inverseurs 51 et 52 montés en série, une branche de réaction 53 passant de la sortie de l'inverseur 52 à l'entrée de l'inverseur 51 Cette branche de réaction comporte un transistor de commutation T 4 dont la grille reçoit, par l'intermédiaire d'une borne 54, la tension impul- sionnelle de cadence 02 Le point de liaison des in- verseurs 51 et 52 est éventuellement relié à une au- tre sortie 55 à laquelle peut être prélevé le signal inverse par rapport à celui qui est présent au niveau de la sortie 50. La figure 4 montre une forme de réalisation avantageuse, en technique MOS, du registre auxiliaire HR à un chiffre Il est constitué par un multivibra- teur bistable maître-esclave, avec l'entrée 56 et les sorties 57 et 58 L'entrée 56 est reliée à la sortie de la porte NON-OU 19 de la figure 1, la sortie 57 est reliée à l'entrée 15 et la sortie 58 est reliée à l'entrée 16 de la figure 2 Le maitre multivibrateur bistable est constitué par deux inverseurs 59 et 50 qui sont montés en série entre eux et qui sont pontés par une branche de réaction 61 à transistor de commuta- tion T 5 Le multivibrateur bistable esclave comporte le circuit série de deux inverseurs 62 et 63 qui sont pontés par une branche de réaction 64 à transistor de commutation T 6 En amont de l'inverseur 59 est prévu un autre transistor de commutation T 7, alors que la sortie de l'inverseur 60 est reliée à l'entrée de l'inverseur 62, par l'intermédiaire d'un transistor de commutation T 8 Les électrodes de grille des tran- sistors de commutation T 6 et T 7 reçoivent, par l'in- termédiaire d'une borne commune 65, la tension impul- sionnelle de cadence 01, les électrodes de grille des transistors de commutation T 5 et T 6 reçoivent, par l'intermédiaire d'une borne 66, la tension impul- sionnelle de cadence 02. A l'apparition de la tension impulsionnelle de cadence 01, les transistors de commutation des circuits partiels 31 à 38, et qui appartiennent res- pectivement à un groupe, sont commutés dans leur état passant, en sorte que les entrées des mémoires inter- médiaires Spi à Sp 8 reçoivent un signal, alors qu'à l'apparition de l'impulsion de cadence 02 qui est dé- calée dans le temps par rapport à 01, ces signaux sont mémorisés temporairement et sont transmis aux sorties lia à 11 h Pendant l'apparition de l'impulsion de ca- dence 01, les entrées 15 et 16 reçoivent, également, les signaux fournis par les bornes 57 et 58, alors que les impulsions de cadence antérieures, respecti- ves, de 02 provoquent la transmission de ces signaux du maître multivibrateur bistable 59, 60 au multivi- brateur bistable esclave 62, 63. Comme une unité de logique arithmétique ALU on peut par exemple utiliser une unité constituée de façon habituelle et commercialisée par la firme Texas Instruments sous la désignation SN 74181 ou *SN 74 381. ' 22227 i 5 REVENDICATIONS 1 Installation pour le traitement de données, avec une unité de calcul comportant une unité de logique arithmétique, deux registres d'opérandes à N chiffres et un registre à décalage à N chiffres, agencé pour une multiplication ou une division de booth de deux opérandes, registre à décalage qui est susceptible d'être relié, par l'intermédiaire d'un circuit de commande logique, aux entrées des codes d'opérations de l'unité de logique arithmétique, ca- ractérisée par le fait que le circuit de commande logique ( 1) est réalisé sous la forme d'une logique séquentielle de multiplication-division, qui est re- liée par une première entrée ( 14) avec un emplace- ment de registre ( 12) du registre à décalage (SR) et par l'intermédiaire d'une seconde entrée ( 15, 16) à un registre auxiliaire (HR) à un chiffre et relié à celle-ci, et que le circuit de commande logique ( 1) comporte un multiplexeur ( 31 à 38) qui sert à faire passer, par ses sorties aux entrées des codes d'opé- rations, au choix, les signaux d'un code de multipli- cation, les signaux d'un code de division ou autres signaux de codes d'opérations. 2 Installation pour le traitement de données selon la revendication 1, caractérisé par le fait que le multiplexeur comporte trois groupes de As transistors de commutation, que les transistors de commutation qui appartiennent au premier groupe sont reliés en série, par leur circuit de commutation, à la première entrée de la logique séquentielle de multiplication-division, que les transistors de com- mutation qui appartiennent au second groupe sont re- liés par leur circuit de commutation aux sorties des portes, dont les entrées sont reliées à la première et à la seconde entrées de la logique séquentielle multiplication-division, et que les transistors de commutation qui appartiennent au troisième groupe sont disposés, par leurs voies de commutation, en série avec une série d'autres entrées de la logique séquentielle multiplication-division, qui sont re- liées avec les lignes des signaux des codes d'opéra- tions. 3 Installation pour le traitement de données selon la revendication 2, caractérisée par le fait qu'il est prévu un circuit de porte qui comporte deux entrées pour l'application d'un signal de multi- plication et d'un signal de division, et trois sorties pour la commande séparée des trois groupes de transis- tors de commutation. 4 Installation pour le traitement de données selon l'une quelconque des revendications 1 à 3, ca- ractérisée par le fait que le registre auxiliaire est relié à l'emplacement de registre du registre à déca- lage, par l'intermédiaire d'une porte qui possède une entrée pour l'application d'un signal de multiplica- tion. Installation pour le traitement de données selon l'une des revendications 1 à 4, caractérisé par le fait qu'en aval des sorties du multiplexeur sont branchées des mémoires intermédiaires. 6 Installation pour le traitement de données selon l'une quelconque des revendications 1 à 5, ca- ractérisée par le fait que le registre auxiliaire est constitue par un multivibrateur bistable maître-escla- ve. 7 Installation pour le traitement de données selon l'une des revendications 2 à 6, caractérisée par le fait que les transistors de commutation et éventuellement le multivibrateur bistable maitre-es- clave de même que les mémoires intermédiaires reçoi- vent des tensions impulsionnelles de cadence.