La présente invention concerne les tests ae circuits, en particulier des circuits non linéaires. Plus spécifiquement, l'invention porte sur un procédé et un uispositif pour tester aes circuits non linéaires extrêmement complexes tels que ues circuits intégrés. ' invention prccose jt?s systèmes ce tests au aes "~ûuèles ce sx^naux electriques a aes riveaux Tiultiples, jeux niveaux par exemple, sont appliques i aes points c' entrée au circuit test-s, ainsi qu'aux points a'entree correspondants û'ur. circuit Ge reférence simulé. ensuite, les sorties obtenues cans le circuit testé et dans ia simulation ae refersnee sent comparées; toute "défaillance ae "coïncidence" [écart entre les résultats comparés] sur une portion quelconque de 1a sortie révèle une aéfsetuosisté au circuit testé. Lies tests comparatifs g'un circuit réel par rapport à un circuit de référence réel ou simulé par crainateur ont déjà été utilisés pour les circuits non-linéaires. Le moaèle ou configuration ae signaux de test qui est appliqué à la fois au circuit non-linéaire à tester et au circuit de référence est un modèle à niveaux multiples, correspondant cnacun à un niveau de la logique du circuit testé. Comme la plupart des circuits non-linéaires sont Dasés sur une logique oinaire, on utilise un moaèle ae signal a aeux niveaux pour le test comparatif de ces circuits. Le moaèle ae test appliqué compreno généralement une série c'incréments Ge modèles variaples; enaque incrément est composé de plusieurs signaux parallèles, enaque signal se trouvant à l'un aes aeux niveaux mentionnés. _e groupe ae signaux contenus dans enaque incrément eu "^ocèle est appliqué à un groupe corresponoant ce points d'entrée du circuit testé ainsi qu'à un groupe G'entrees eu circuit ae référence; cas entrées corresponaent à celles eu circuit testé. Les sorties résultant ae l'application de craque incrément au .Tiauèle sont prélevees en un point au inoins au circuit teste et au point correspondant ou circuit ae référence, puis comparées. Toute "défaillance de coïncidence" sur une oortion quelconque de la sortie est révélatrice d'un circuit affectueux. _,r, censicère que l'approche aite par comparaison peut être efficace an ce concerne iss circuits intégrés .-.ierc-winiaturisés ae très grande complexité, .-.r, raison ae leurs jimensions très rt3uit.es et ae leur aensité él3>53, ces circuits et leurs éléments sort pour la plupart inaccessibles aux -ar.iCulatior.s recuis?, s aar la plupart ces teennia-es ce tests. = *- conséquence, 1'approche ait comparative. : asee sur i'application a'une succession a'incréments ~:caeie ce test snun namore relativement réduit ae peints a'entrés eu circuit et ae sa r^'-rancs, permet ce tester efficacement les circuits internes ir.accessiDles compris entre les points a"entrée et les points ae sortie. Le moaèle de test appliqué peut être un mocele préaéterminé comprenant 71 13021 2 2088503 une succession d'incréments variables dont le nombre serait suffisant pour tester les circuits internes. Cependant, il semble exister une approche plus efficace: il s'agit d'un système de test comparatif aléatoire ou pseudo-aléatoire dans lequel une 5 succession extrêmement rapide d'incréments de modèle à variation aléatoire est appliquée aux entrées correspondantes d'un circuit testé et de son circuit ae référence, à une cadence de l'ordre de plusieurs milliers de modèles différents par seconde. Statistiquement, on s'est aperçu que ces systèmes à modèles aléatoires permettaient d'appliquer au circuit testé des milliers 10 d'incréments différents et dans une période relativement courte. La philo-sohpie de ces systèmes de tests aléatoires se ramène semble-t-il à procéder par élimination des circuits défectueux plutôt qu'à désigner de façon non équivoque les circuits sans erreurs. Les bases et la philosophie des tests comparatifs aléatoires et pseudo-aléatoires ont déjà été exposées dans la 15 demande de brevet intitulée "Appareil de test de logiques" déposée par la demanderesse le 16 avril 1970 et dont les inventeurs sont G.R. Griedd et al. Les systèmes ae tests comparatifs antérieurs posaient un problème majeur, celui des conditions de propagation critiques créées dans le circuit testé et/ou dans le circuit de référence à la suite de modifications dans la succes-20 sion des incréments du modèle de test appliqué. Dans les circuits non-liénaires séquentiels, toute modification affectant deux incréments successifs quelconques du modèle peut produire dans le circuit, des conditions de propagation * critiques pour un ou plusieurs points de sortie du circuit et/ou de sa référence. Un circuit séquentiel se définit comme un circuit dont les séquences 25 de sorties présentent une dépendance fonctionnelle vis à vis des séquences de conditions d'entrée. Une condition de propagation critique donnera lieu a un signal de sortie excentrique en un ou en plusieurs points de sortie, c'est-à- dire, que la mime séquence d'entrées psut produire en un point de sortie donné une sortie à l'un des niveaux logiques zéro ou un, la détermination du 30 niveau dépendant uniquement de celui des signaux d'entrée qui "gagne la course". Pour mieux exposer ce problème, supposons que le circuit séquentiel représenté à la figure 2 et qui compreno une combinaison de portes NI soit le circuit logique à tester représenté en 20 sur la figure 1. Le système ae test ae la FIGURE 1 est identique au système comparatif à modèle aléatoire 35 ce la demande citée plus haut. Le circuit testé 20 et sa logique de référence 33 sent tous deux connectés au générateur de nombres aléatoires 10. Le circuit logique testé 20 et le logique de référence 30 sont également connectés à unité ae comparaison logique 40. Le générateur ae nombres aléatoires 10 fournit des sorties aux points d'entrée correspondants de la logique testée 20 et de sa 40 logique ae référence 30. Les incréments au modèle de test sont appliqués de la 71 13021 3 2088503 même manière aux trois entrées de la logique 20 et aux entrées correspondantes de la logique de référence 30. Les sorties du circuit ou de la logique 20 sont comparées à celles de l'unité de référence 30, dans l'unité de comparaison 40 qui détecte les "défaillances de coïncidence" se traduisant par le rejet du 5 circuit testé considéré comme défectueux. En nous référât à la FIGURE 2, supposons que le générateur de modèle aléatoire 10 vient juste d'appliquer un signal binaire d'entrée 0,0,0, respectivement aux entrées A, B et C du circuit testé 20 et aux entrées correspondantes du circuit de référence 30. Cette double application a donné lieu à un signal de sortie binaire 0 à la sortie D. 10 Au cours de l'application du modèle suivant 0,1,0 à ces entrées (voir FIGURE 2A3, l'entrée B est passée du Q au 1. Cette modification a pour effet de modifier les sorties de la porte NI 211 et de la porte NI 212 qui passent du 1 au 0. Il en résulte la condition de propagation suivante. Si la sortie 0 de la porte 211 atteint la porte 213 avant que la sortie 0 de la porte 212 15 n'atteigne la porte NI 214, un 1 apparaîtra à la sortie D du circuit, comme le montre la FIGURE 2A. Par contre, si la sortie 0 de la porte 212 "gagne la course" et atteint la porte NI 214 avant que la sortie 0 de la porte 211 n'atteigne la porte 213, la sortie D du circuit sera un 0, comme le montre la FIGURE 2B. En conséquence, la transformation du modèle de signal d'entrée 20 de 0,0,0 en 0,1,0 a engendré une condition de propagation critique pour la sortie 0 du circuit. Si la sortie excentrique D avait produit un niveau binaire donné, par exemple un 1 à la sortie du circuit testé 20 et le niveau binaire opposé à la sortie D de la logique de référence 30, l'unité de comparaison 40 aurait signalé un "défaut de comparaison" se traduisant par le rejet inoppor-25 tun d'un circuit sans défaut. Si l'appareil de test basé sur les techniques antérieures est capable de tester des circuits combinatoires et des circuits séquentiels ne présentant pas de conditions de propagation critiques, il ne peut pas tester des circuits séquentiels sujets à de telles conditions. 30 En conséquence, l'invention a essentiellement pour objet de fournir un système de test comparatif qui soit à l'abri des erreurs provenant de conditions de propagation critiques affectant le circuit testé. La présente invention a en outre pour objet de fournir un système de test comparatif permettant de tester les circuits séquentiels . 35 Un autre objet de l'invention est de fournir un système de test comparatif, capable de tester efficacement des circuits intégrés combinatoires et séquentiels. L'invention a également pour objet de fournir un système de test comparatif basé sur un modèle de signal électrique à plusieurs niveaux et constitué 40 par une série d'incréments qui permette de tester des circuits monolinéaires 71 13021 4 2088503 à plusieurs niveaux, et aussi bien combinatoires que séquentials. Un autre objet de la présente invention est de fournir un système de test comparatif pour circuits logiques binaires non-linéaires, qui soit capable de tester les circuits combinatoires et séquentiels. 5 Un autre objet de l'invention est de fournir un système de test compa ratif à modèle aléatoire, qui soit capable de tester les circuits non-linéaires et combinatoires ayant des logiques à plusieurs niveaux. Un autre objet de la présente invention est de fournir un procédé pour les tests comparatifs de circuits non-linéaires permettant de synchroniser 10 rapidement et efficacement les modèles appliqués au circuit testé et à la simulation de référence, et de synchroniser les niveaux logiques du circuit et de la simulation. La présente invention apporte une amélioration aux appareils de test des circuits non-linéaires possédant des logiques à plusieurs niveaux, par 15 exemple la logique binaire. Dans ces appareils, un modèle commun de signal à niveaux multiples est appliqué à une série de points d'entrée du circuit et à la série correspondante de points d'entrée d'une simulation de référence de ce circuit; les signaux de sorties du circuit et de sa simulation sont alors comparés. Cette amélioration est consituée par des moyens de conversion 20 du modèle de signal à plusieurs ou n niveaux en un modèle de signal à n+1 niveaux. Dans ce dernier modèle, les n niveaux représentent les niveaux du modèle de signal initial et le niveau supplémentaire représente un niveau indéterminé dans la logique du circuit. Le modèle de signal n+1 est appliqué à une simulation de référence 25 pouvant recevoir le modèle de signal n+1 en au moins un et de préférence en plusieurs points d'entrée correspondant aux points d'entrée du circuit testé. La simulation de référence est en outre adaptée pour délivrer une sortie de n+1 niveaux, pouvant indiquer un niveau logique défini (l'un des n niveaux) et/ou un niveau indéterminé représenté par le niveau supplémentaire. Ainsi 30 le modèle de signal de n niveaux initial soit, le signal à deux niveaux, est donc appliqué à plusieurs point d'entrée du circuit testé, au moment même où le modèle converti de n+1 niveaux, soit 3 niveaux, est appliqué aux points d'entrée correspondants de la simulation de référence. Avant d'être comparée avec la sortie du circuit testé, la sortie de la 35 simulation de référence est soumise à une détection qui permettra d'y découvrir la présence du niveau correspondant au niveau logique indéterminé, par exemple le troisième niveau. Des organes appropriés reconvertissent la sortie à trois niveaux de la simulation en une sortie à deux niveaux, laquelle est comparée à la sortie à deux niveaux correspondante du circuit tes.té. Cependant, 40 si un niveau logique indéterminé a été détecté dans une portion quelconque de 71 13021 5 2088503 la sortie de la logique de simulation, cette portion sera mise dans l'incapacité de provoquer un rejet inopportun du circuit testé paF suite de "défaillance de coïncidence". Cette opération sera accomplie ae préférence par un moyen inhibant la comparaison a'une portion quelconque ae la sortie de la 5 simulation au niveau indéterminé, avec la portion correspondante de la sortie du circuit testé. Il est oien entendu que les principes de cette invention ne s'appliquent pas seulement au test des circuits oinaires non-linéaires, mais à d'autres circuits à niveaux multiples, tels que les circuits ternaires. Cependant, pour 10 des raisons de commodité, on utilise des circuits ainaires dans le présent exposé. En utilisant une simulation de référence à trois niveaux dont deux représentent les niveaux du circuit binaire standara et le troisième est un état ou niveau indéterminé du circuit binaire, nous sommes en mesure de 15 fournir une indication de l'état indéterminé ou excentrique qui résulte généralement de conditions de propagation critique, au lieu de forcer ce niveau indéterminé à prendre l'un des deux états binaires, état qu'il ne peut logiquement pas atteindre. Afin de s'assurer que le niveau de signal indéterminé résultant de conditions de propagation critiques, demeurera dans la por-ZO tion prévue de la sortie de simulation, on a prévu des moyens pour appliquer le modèle de signal à trois niveaux à la simulation, afin de permettre l'application du troisième niveau, ou niveau indéterminé à une entrée de la simulation lors de toute modification survenant entre les applications despremier et second niveaux à laaite entrée. 25 Afin de mieux comprenare cet aspect as l'invention, on examinera briè vement la simulation à trois niveaux illustrée par les FIGURES 3 et 3A. Cette simulation fera l'objet d'une description plus détaillés ultérieurement lors de la description des modes de réalisation préférés, La FIGURE 3 représente la simulation de référence à trois niveaux du circuit de la FIGURE 2. Supposons 30 que, comme sur la figure 2, l'entrée 6 de la figure 3 passe de û à 1. L'entrée o passe a'abora par le troisième niveau, ou niveau inaéterminé, représenté par X. Les portes ;■)! à trois niveaux 511, 312, 313 st 314 qui fonctionnent chacune selon la taole de vérité de la figure 13 prennent les états d'entrée et de sortie indiqués à la figure 3, lorsque le niveau X est appliqué à 35 l'entrée 3. En consécuence, la sortie z- ae trouve au niveau X ou niveau indéterminé. Fuis, lorsque l'entras B continue de se moairier cassant au niveau X au niveau 1, les portes NI prennent les états d'entrée et de sortie représentés à la figure 3A, la sortie 0 demeurant toujours au niveau indéterminé X. Le fait que la sortie D conserve ce niveau indéterminé lorsque l'entrée B est passée 40 du niveau U au niveau 1 indique qu'au cours eu passage séquentiel des entrées 71 13021 6 2088503 A,B,C du modèle 0,0,0 au modèle 0,1,0, des conditions de propagation critiques affectent la sortie D3. Le niveau indéterminé à la sortie 0 est alors détecté par le moyen de détection, et une comparaison faisant intervenir la sortie b pourra être 5 inhibée, afin d'empêcher la "défaillance de coïncidence" inopportun et le rejet consécutif du circuit. Si le circuit représenté à la figure 3 n'est qu'une portion du circuit testé, il peut y avoir des sorties autres que D, qui se trouvent à l'un des niveaux binaires. Ces sorties seront comparées aux sorties correspondantes du circuit testé. Le modèle séquentiel suivant 10 appliqué, peut être tel que la sortie D prenne le niveau 1 ou le niveau 0 ; alors la sortie D sera à nouveau disponible pour la comparaison. L'invention propose en outre une méthode utilisée pour les tests comparatifs des circuits non-linéaires, méthode permettant de synchroniser rapidement les modèles appliqués au circuit et a la simulation de référence, 15 et de synchroniser également les niveaux logiques du circuit et de la simulation. Cette méthode consiste à appliquer un incrément initial du modèle, comprenant plusieurs signaux à deux niveaux, à plusieurs entrées du circuit testé, et le même modèle, mais sous forme ae trois niveaux, à la simulation de référence à trois niveaux. Ensuite, l'incrément de modèle suivant dont 20 chaque signal a un niveau logique différent du signal coïncident du modèle initiai est appliqué, sous une forme à deux niveaux, aux entrées du circuit testé et sous une forme à trois niveaux, a la simulation de référence. Comme la séquence d'application du signal à trois niveaux au circuit de référence est telle que lorsqu'un signal d'entrée aonné passe du premier au second des 25 doux niveaux logiques, le troisième niveau représentant le niveau logique indéterminé est appliqué à l'entrée au cours du changement, toutes les entrées de la simulation atteindront aonc ce niveau indéterminé. Ce passage de toutes les entrées de la simulation par ie niveau indéterminé, avait pour effet de synchroniser les modèles de signaux appliqués au circuit et à la 30 simulation, et de synchroniser également les niveaux logiques du circuit et ae la simulation. Cette methode vaut pour les circuits combinatoires aussi □ien que- pour les circuits séquentiels, même en présence de conditions de propagation critique, lô système ae la présente invention, présente donc cet avantage supplémentaire qui est important pour le test comparatif des circuits 35 cc.TiDinatoires et séquentiels. Les oDjets, caractéristiques et avantages de la présente invention qui viennent d'être mentionnés ressortiront, ainsi que d'autres, ce la description détaillée .de modes de réalisation préférés, qui va être faite en référence aux dessins annexés à ce texte. 40 La figure 1 est un diagramme général de l'appareil de test connu. 71 13021 7 2088503 Les figures 2, 2A et 2B sont les diagrammes logiques d'un circuit binairB séquentiel non-linéaire soumis à des conditions de propagation critiques résultant d'une modification du modèle d'entrée. La figure 2 représente le circuit avec le modèle initial et les figures 2A et 2B représentent deux 5 conditions possibles résultant de conditions de propagation critiques. Les figures 3 et 3A sont les diagrammes logiques d'une simulation de référence à trois niveaux du circuit de la figure 2, montrant les effets sur la simulation de la modification de modèle indiquée à la figure 2. La figure 4 est un schéma d'ensemble de l'appareil de la présente 10 invention. La figure 5 est un diagramme plus détaillé d'une partie de l'appareil de la figure 4 concernant plus particulièrement le générateur de nombres aléatoires, le générateur de découpage et comprenant une portion de la mémoire-tampon. 15 La figure B est un organigramme plus détaillé d'une portion de l'appareil de la figure 4 concernant particulièrement le convertisseur de logique à trois niveaux qui convertit une logique à voie unique en une logique à deux voies. La figure 7 est un diagramme plus détaillé d'une partie de l'appareil de la figure 4 concernant particulièrement la référence simulée à trois 20 valeurs qui fonctionne selon une logique à deux voies. Cette référence simulée à deux voies est un mode de réalisation préféré de la simulation à trois niveaux de la figure 3. La figure 8 est une table de conversion de logique à voie unique en logique à deux voies, la conversion étant effectuée par l'appareil de la 25 figure 6. La figure 9 est une table représentant le modèle d'entrée à deux voies appliqué à la référence simulée à trois niveaux de la figure 7, la sortie à deux voies résultante, ainsi que les translations à deux niveaux de l'entrée et de la sortie, au cours d'une modification du modèle à deux niveaux qui passe 30 de 0,0,0 à 0,1,0. La figure 10 est un diagramme plus détaillé d'une portion de l'appareil représenté à la figure 4 concernant particulièrement le générateur de pas, le discriminateur double et l'unité de comparaison logique. La figure 11 est un schéma de signal montrant 11 fonctionnement du 35 générateur de pas. La figure 12 est un signal indiquant le fonctionnement du discriminateur double. La figure 13 est une table de vérité pour le circuit de la figure 3. La figure 14 est le schéma du circuit d'une porte NI à trois niveaux 40 qui peut être utilisée pour chacune des quatre portes NI de la simulation à 71 13021 8 2088503 trois niveaux de la figure 3. La figure 15 est le schéma du circuit du convertisseur en trois niveaux de tension, utilisable dans la simulation à trois niveaux des figures 3 et 14. Pour des raisons de commodité, les circuits non-linéaires testés seront dé-5 crits comme des circuits logiques binaires et en conséquence, la simulation de référence sera une logique à trois niveaux. Il est clair cependant que la présente invention s'applique également aux autres circuits non-linéaires à niveaux multiples. La description générale de la combinaison d'appareils utilisés dans la présente invention se référera à la figure 4. 10 L'horloge 50 est un générateur d'impulsions de construction standard, qui fournit des impulsions de synchronisation au système, d'une part directement au registre d'échantillonnage 80, et d'autre part à travers des circuits à retard appropriés 52, 54, 56 et 401. La sortie du registre d'échantillonnage 60 est connectée au générateur de nombres aléatoires 10 et à la mémoire-tam-15 pon 70. Le registre d'échantillonnage 60, le générateur de nombres aléatoires 10 et la mémoire-tampon 70 ont pour fonction de fournir un modèle de test aléatoire approprié. Supposons à titre d'exemple, qu'un circuit à tester possède 46 broches d'entrées; le générateur de nombres aléatoires 10 aura un nombre égal de sorties, soit 48. Dans le même exemple, qui sera utilisé 20 tout au long de cette description, le registre d'échantillonnage 60 possède 49 sorties, dont l'une applique un signal au générateur de nombres aléatoires 10. Les 48 autres sorties sont connectées à la mémoire-tampon 70. La mémoire-tampon 70 reçoit 48 entrées du registre d'échantillonnage 60, 48 entrées du générateur de nombres aléatoires 10 et un signal de synchroni-25 sation du circuit à retard 52. La mémoire-tampon 70 fournit le même nombre de sorties soit 48, au générateur de pas 80 et au système de référence 402. Le générateur de pas 80 reçoit les 48 signaux de la mémoire-tampon 70 et, en réponse à une impulsion de synchronisation du circuit à retard 54, fournit en même temps ces 48 signaux aux entrées du circuit à tester 20. 30 Le générateur de pas 80 assure la synchronisation et le modelage des impulsions, en particulier pour délivrer au circuit à tester 20 des impulsions à front avant raide et à niveaux de tension appropriés. Pour des raisons de commodité, nous supposerons dans cette description que les broches de sortie du circuit testé 20 contiennent les signaux de 35 sorties à comparer. Ces broches de sorties sont connectées au double discriminateur 90 qui détermine le niveau de tension des dites broches, en réponse aux signaux délivrés par le générateur 80. Le discriminateur double 90 fournit alors des signaux binaires à l'unité de comparaison 40, pour comparer ces signaux à une sortie correspondante du système de référence 402. 40 L'unité de comparaison logique 40 reçoit les sorties du discriminateur double 71 13021 9 2088503 90 et du système de référence 402, et elle compare les signaux correspondants. Lorsque se produit une non-correspondance, un signal d'erreur est délivré an réponse a une impulsion de synchronisation du circuit à retard 56. Ce signal d'erreur peut être utilisé pour interrompre la sortie de l'horloge 50, 5 interrompant du même coup le déroulement du test. Le circuit à retard introduit un retara relativement long, de sorte que les signaux issus du système de référence 402 ainsi que au discriminateur douDle dO sont présents aux entrées da l'unité de comparaison logique 40, avant qu'une impulsion de synchronisation du circuit à retard 56 ne provoque une comparaison. Le système 10 oe référence 432 comprend un convertisseur 403 qui convertit le modèle de signal d'entrée Dinaire issu de la mémoire-tampon 70, en un modèle de signal à trois niveaux. Ce modèle es signal à trois niveaux est appliqué à la référence simulée 404, qui est une simulation à trois niveaux du circuit testé 20. Comme on le verra ultérieurement ae façon plus détaillée, lorsqu'une 15 entrée quelconque de la mémoire-tampon 70 au système de référence 402 comprise dans un incrément donné du modèle séquentiel est modifiée, par rapport à l'entrée coïncidente de l'incrément précécent, le convertisseur 403 fournit un signal oe troisième niveau intermédiaire au point d'entrée correspondant de la référence simulée 4C4 a trois niveaux. Le signal au troisième niveau 20 représente l'état indéterminé cl circuit, en conséquence, tout changement entre le niveau G, et le niveau 1 □'incréments successifs cens un moc4!e ce test séquentiel, généré à partir de la mémoire-tampon 72, provoquera l'application du niveau X ou niveau indéterminé au point a'entrée ae la référença simulée 404 suDissant cette modification, avant application ou nouveau r-ivaau. Si 2s la modification affectant w-iu ir.crair.ents suoceasi'g co aocèl-3 Est ae nature a produire cas conditions en propagation untiqj&s pour l'un cas peints do sortie oe Ici ro—orence cimu.»ec tic^ ce; .worsront au niveau X ou riveau inueter..ii.ié ,rêmc après ooo le nûu^'iau niveau ait été appliqué a l'entrée au système de référence airruié et sont utilisés par le où circuit a'inniDicion ae comparaison -'>20, _ô ccr.vsrtisseur -ji reconvertit la sortie oe la référence oi^u.ée à trois f:iv£cu; sentant le tirc-lt tac»te. _e :-oy»r. -;0i iroiio la _o'"o^rsi30."• oar l'unité os 35 comparaison logicue -*2 oe importe iao-elle ces oco ;ioa ce le référence si." i.jxtjÊ Cu t ce ^'OurE:: 0^ ~~i.eaw o_ riv^iu if oetein « _-insi £-era— t-i-i ifnppssiûie oe oc.upar&r ^es sorties éxeej:triJueî eu incâïezni.iéeb résultant ae conditions oe propagatior critiques provoquées car une séquence donnée o'incréments au modèle. Ces serties excentriques ne peuvent -:ar-.z laisser 4-j l'unité oe comparaison rejeter inopport-ne'nê'.t or. circuit teste ayant provoqué BAD ORIGINAL 71 13021 10 2088503 une "défaillance de coïncidence". La comparaison des points de sortie aux niveaux indéterminés est simplement inhibee, jusqu'à ce qu'une nouvelle séquence d'incréments du modèle de test appliqué produise en ces points une sortie de niveau binaire 1 ou 0 et non plus de niveau indéterminé. Evidemment, 5 cette nouvelle séquence peut provoquer des niveaux indéterminés e d'autres pointsde sortie du système de référence simulée 404, auquel cas. la comparaison d'autres points de sortie indéterminés analogues sera inhibée jusqu'à ce qu'une nouvelle séquence d'incréments du modèle amène ces points à des niveaux binaires définis. 10 Les éléments individuels qui composent le système de test décrit de façon générale en référence à la figure 4, feront à présent l'objet d'une présentation détaillée. Ceux d'entre eux qui sont identiques aux éléments présentés dans la demande de brevet citée plus haut, seront décrits aans les mêmes termes. Les descriptions détaillées de cette demande ne seront pas 15 reprises ici, lorsqu'elles ne seront pas nécessaires à la compréhension de la présente invention. La figure 5 est un schéma plus détaillé du registre d'échantillonnage 60, du générateur de nombres aléatoires 10 et d'une partie de la mémoire-tampon 70. Le registre d'échantillonnage B0 comprend essentiellement un registre 20 à décalage de 4S étages, soit un étage de plus que le nombre de broches à tester. Le registre à décalage reçoit une impulsion d'entrée de POSITIONNEMENT (SET) qui positionne les conditions initiale*, afin que les 48 premiers étages reçoivent des "0" et le 49ème étage* «m "1" . Le registre è décalais reçoit également des imp-ilsions de décalage de l'horloge 50 par 1'interméai-sire 25 de 1s porte 52, et d'une commande d'imnulsion d'échantillonnage 64. La seconde entrées de la oorte 62 53t connectée à la sortie de l'unité oa comoaraisci le-ïzz c, ue 40. L'étage fi 4 se rententn oe "fournir '.ir,e commande de naissance au signal issu de la porte 62, de sorte qu'une entrée pourra être fournie aux A3 étages du registre ainsi qu'au compteur B6. Le compteur 66 est de con-3fj struction classique, at fournit une indication du nornere de tasts effectués. i..ï 43 ème étage du registre à cécalage est connecté au premier étage, de sorte T.;e ie "1" initialement enregistré sera décrié progressivement aan^ le registre. La sortie du 49ème étage est également connectée au circuit 66 qui fournit jfie impulsion de commande au générateur ce nombres aléatoires if.. Les 15 -ijj autres sorties du registre d'éenant ; Uonrage 60 sont connectées à la TiH^-cire-tamnon ?_>. La seconde sortie du 49ème étage est simplèvent une sortie invt-rsée, et elle est connectée au premier étage pour permettre le fonctionnement conventionnel du registre à décalage. Toujours en référence à la figure b, le générateur de nombres aléa-cires 40 10 comprend un registre à aécalage de 46 étages et un circuit GU-exclusif *2. BAD ORIGINAL 71 13021 11 2088503 Il est possible de positionner n'importe quel modèle de départ dans le registre à décalage, par l'intermédiaire des lignes de POSITIONNEMENT (SETJ et de REPOSITIONNEMENT (RST). Chacun des 48 étages reçoit une entrée en provenance de la commande d'impulsions d'échantillonnage 68 qui délivre l'im-5 pulsion de décalage. Chacune des 48 sorties du générateur de nombres aléatoires 10 est connectée à la mémoire-tampon 70. Le générateur de nombres aléatoires 10 comprend aussi un circuit QU-Exclusif 12 dont les entrées sont connectées au 3ème et au 48ème étages du registre à décalage, tandis que les sorties (en phase et déphasées) sont connectées au premier étage de ce registre. 10 En continuant de nous référer à la figure 5, nous procéderons à présent à une description plus détaillée ecore de l'invention. Afin de faciliter la compréhension et d'éviter les répétitions, le système sera décrit pour le test d'une seule broche. La figure 5 montre donc une partie de la mémoire-tampon 70. Cette partie de la mémoire-tampon 70 est le circuit per-15 mettant la sortie du premier étage du registre d'échantillonnage 60, et du premier étage du générateur de nombres aléatoires 10. Le système comprend 48 de ces circuits, tous identiques à celui qui est représenté, et connectés chacun à l'un des étages d'un registre à décalage, comme l'illustre la figurB 5 en ce qui concerne le 1er étage. 20 Comme le montre la figure 5, la mémoire-tampon 70 comprend un circuit ET 71 qui reçoit une entrée du registre d'échantillonnage 60 et du circuit à retard 52. Le circuit de maintien de polarité (PH) 72 reçoit la sortie du circuit ET 71 et du générateur de nombres aléatoires 10. Le circuit PH 72 comprend une porte et une bascule à verrouillage. La sortie du circuit ET 71 25 fournit le signal de commadde de porte qui fait passer le signal de données du géérateur de nombres aléatoires 10 dans la bascule. Cette sortie résultante du circuit PH 72 est maintenue jusqu'à ce qu'un nouveau signal soit introduit par un signal de commande issu du circuit ET 71. La marque oblique à la sortie du circuit PH 72 indique seulement que c'est la sortie inversée qui est 30 appliquée au circuit ET 74. Les portes 73 à 76 et les entrées "FORCE 1" et "FORCE 0" de la mémoire-tampon 70 font partie d'un moyen de commutation contenu dans la mémoire-tampon, grâce auquel il est possible d'appliquer des signaux fixes aux broches d'entrée sélectionnées. La description du fonctionnement de ce moyen de commutation, qui figure en détail dans la demande de brevet 35 mentionnée plus haut n'est pas nécessaire à la compréhension de la présente invention. Dans le cadre de la présente invention, nous supposerons que le modèle d'entrée généré dans le générateur de nombres aléatoires 10 est appliqué seulement aux broches d'entrée d'un circuit intégré à tester, et que la sortie 40 du circuit à tester qui doit être comparée, est prélevée sur plusieurs broches 71 13021 12 2088503 de sortie du circuit intégré. On considère donc que le générateur de nombres aléatoires 10 produit un modèle de test aléatoire composé d'une succession d'incréments de modèle variables, comprenant chacun 48 signaux parallèles correspondant aux étages du registre à décalage de 48 étages. Ainsi, chaque 5 incrément de modèle, ou portion d'incréments pourra être appliqué à un circuit testé pouvant avoir jusqu'à 48 points d'entrée. Si les entrées "FORCE 1" et "FORCE 0" de chacune des 48 unités-tampon sont maintenues au niveau 0, les données binaires contenues dans chacun des 48 étages du registre à décalage du générateur de nombres aléatoires 10 qui sortent par la porte 76, seront 10 identiques aux données de l'étage correspondant du registre à décalage. En d'autres termes, un 1 à l'étage 1 du registre à décalage émergera à la porte 76 de son unité-tampon correspondante, sous la forme d'un 1. Chaque incrément à 48 signaux à 2 niveaux ou une partie d'incrément du modèle, est appliqué par l'intermédiaire du générateur de pas B0 à plusieurs entrées (jusqu'à 48) 15 du circuit testé 20, et par l'intermédiaire du convertisseur 403, aux entrées correspondantes de la référence simulée 404 à trois niveaux. Le modèle aléatoire peut être soit entièrement aléatoire, c'est-à-dire que chacun des incréments séquentiels à 48 signaux du modèle est entièrement indépendant de l'incrément précédent ou de l'incrément suivant, soit pseudo-20 aléatoire. Le modèle pseudo-aléatoire utilisé pour les tests est obtenu par intéraction du générateur de nombres aléatoires 10 du générateur d'échantillonnage 60 et de la mémoire-tampon 70. Se référer à la figure 5 illustrant le début d'un cycle de test. Avant le début des tests, le 49ème étage du 25 registre d'échantillonnage 60 contient un 1 et les 48 autres étages sont repositionnés au 0. Les 48 étages du générateur de nombres aléatoires 10 sont positionnés au 1 ou 0, selon les besoins. Une fois ces conditions initiales réalisées, l'entrée de la porte 62 passé à un niveau haut, permettant aux impulsions d'horloge de traverser la commande d'impulsions d'échantillonnage 30 64. La première de ces impulsions d'horloge porte à 1 le comptage du compteur 66. EIIb décale également le registrs à décalage du générateur de découpage 60, de sorte que le 1 précédemment positionné au 49ème étage est introduit au premier étage, les étages 2 à 49 contenant des zéros. A ce moment, le générateur de nombres aléatoires n'a pas reçu de nouvelles entrées, et il 35 maintient donc le modèle introduit initialement. A noter qu'à chaque 49ème impulsion d'horloge, le registre à décalage du générateur de nombres aléatoires 10 est décalé de un, en réponse à un signal traversant le circuit de commande d'impulsions d'échantillonnage 68. A noter aussi que chaque fois que le 3ème et le 48ème étages du registre à décalage du générateur de nombres alé-40 atoires 10 contiennent le même nombre, le circuit OU-Exclusif 12 introduit 71 13021 13 2088503 un 1 au premier étage. Lorsque le 3ème et le 48ème étages ont des nombres différents, le circuit uli-Exclusif 12 introduit un 0 au premier étage. Ainsi, par exemple, si le 3éme et le 4âème étages contiennent chacun un Q, la sortie du circuit ^U-Exclusif 12 introduira un 1 au premier étage. Il en va de même 5 si le 3ème et le 46 étages contiennent tous ûeu.i un "1". Cependant, si le 3éme ou le 4ceme étages contiennent l'un un Z, et l'autre un "1", la sortie au circuit JU-Exclusif 12 sera un u, qui sera introduit au premier étage du registre à oécalge. Le modèle à 46 signaux résultant sera applique à la mémoire-tampon 70, puis au circuit testé et au système Ge référence de la façon 1G précédemment aécrite. Les éléments du générateur de pas et discrisrinateur dcuole fonctionnent pour l'essentiel de la façon aécrite dans la demande de brevet citée plus haut. La figure 10 représente une unité du générateur de pas BD et une unité du discriminateur double âû connectées à une proche du circuit à tester qui 15 est appelée "Droche testée". Il est bien entendu que, pour des raisons de commodité, une unité de chacun de ces deux dispcsitifs est affectée à chaque oroche, qu'il s'agisse de Droches n'entrée ou oe proche oe sortie. On peut ainsi traiter chaque borne ou broche du circuit testé, soit comme broche d'entrée, soit comme broche de sortie, donnant ainsi è l'appareil de test la 2Q souplesse nécessaire pour tester différents circuits. .."n examinera les caractéristiques eu circuit testé sn uéterrrinant quelles sort les Droches c'entrée et quelles sont les croches de sortie qui conneront le -.est le plus efficace. i_e modèle ce test est appliqué aux rroenes c"entrée car le générateur ce pst cû et la sortie résultante prélevée sur iss nrcc-es zs sor* asr i'i •-25 termédiaire ou ci s crimi natsur qcuole 9G. Le générateur ce pas 50 comcrenc le circuit c'irvsrsion îl. circuit a retaro c-c. les circuits ET 33 et 64 et le cl nuit EL 55- Le circuit c'in-version 81 reçoit une impulsion oe synchronisation du circuit è râtara 54, et le circuit à retara 52 reçoit, les signaux ccnnée? pt'-r la porte 76 as la 3Q mémoire tamcon 7û. conme no^s avons suodcss □ il n'y a cas .l'entrée "FORCE 1" ni "FORCE D" , la commutation ae l'entrée ce 52 a ces ceux peirts ne sera pas prise en considération st cr '■uDDOsera cu-3 1 'ertrée 36 cro-zier--*- directement ce la aorte 75. cxairinoris a oréser.t ies ^igures .C et '1. _g figure 11 est un ^iagr^w». 31 ces temps ces ci vers sigrac.- eu circuit. _s générât e_r ce cas 51 s&t un circuit -... - 9 t.rs ^ r, ^crtiE jô9 iPTGi'r cu.icrs à c£xi£b eu modèle aoclicué s^r sa ligne d'entrée 00. Ceosnoart. ce- -ocsle sera syicnrc-r.isé sur ies transitions positives ou -:ur las transi tiens négatives eu sigral c'norloge du circuit à retara 54. >_es transitions a la sertie eu générateur 4C sont indépendantes des transitions des connées c'entrée. L'entrée d'impulsion 71 13021 14 2088503 de synchronisation issue du circuit à retard 54 est introduite dans le circuit inverseur 81, et le circuit ET 84. Le signal de données inversé issu du circuit ET 76 de la mémoire-tampon, est introduit dans le circuit à retard 82 et le circuit ET 84. En conséquence, une sortie soit au circuit ET 63, soit au 5 circuit ET 84 produira une sortie au circuit GU 85. Ainsi une sortie de niveau haut sera présente sur la ligne 87 lorsque ou bien un signal de données de niveau haut délivré sur la ligne 88 concidèrera avec une impulsion d'horloge de niveau haut sur la ligne 86, ou bien qu'un signal ae données haut retardé sur la ligne 89 coïncidera avec une impulsion d'horloge de niveau Das sur la 10 ligne 86. L'impulsion de sortie délivrée sur la ligne 87 et obtenue de la façon qui vient d'être décrite fournit à la broche testée l'impulsion de test désirée à travers l'impédance caractéristique Z . La sortie du circuit OU 85 est le signal de test correctement modelé et synchronisé oui est fourni à la broche d'entrée testée, avec l'adaptation 15 d'impédance appropriée à travers l'impédance caractéristique ZQ. Lorsque la broche testée est une broche de sortie, le générateur de pas ne délivre pas a'entrée à la broche, et une impédance de terminaison appropriée pourra être appliquée à travers l'impédance caractéristique Z de la façon décrite dans L> la demande de brevet citée. 20 La réponse de chaque broche de sortie est détectée par le discriminateur double 90. Le fonctionnement de ce discriminateur sera décrit toujours en référence à la figure 10. Comme indiqué, le discriminateur double 90 comprend un détecteur de tension 94 recevant chacun une entrée de la broche de sortie.-Chaque détecteur de tension reçoit également une tension rie référence. Le 25 détenteur de tension 92 reçoit une tension de référence de niveau haut, tandis nue le néterteur de tension 94 reçoit if, niveau de tension bas. Le détecteur de tension 92 fournira un 1 ninaire sur la i.î^ne de sortie 800 lorsque le signai issu de 1a broche de sortie excède 1a tension de référence de niveau haut. Le détenteur de tension 94 aura une sortie sur la ligne de sortie 801 30 lorsque l'entrée issue de la broche testés sera supérieure au niveau bas de la reférense. La figure 12 représente un signal illustrant la condition requise pour les sorties qui doivent être délivrées sur les lignes 80"> et 800. Lorsque le seuil inférieur Tt. n'est pas dépassé, ies aeux lignes sont au 0. Lorsque ce s Lorsque ia broche de sortie du circuit délivre une sortie 1, le seuil supérieur est dépassé et les lignes 80 et ftGO sont toutes deux au niveau 1. Lorsque la broche de sortie délivre une sortie Q, le seuil inférieur n'est 4U pas dépassé et les lignes 801 et 800 sont toutes deux au niveau 0. Lorsque 71 1302Î 15 2088503 le circuit testé ne produit pas une sortis à ses broches de sortie qui soit au-dessus du seuil supérieur ou au-dessous du seuil inférieur, le circuit est défectueux. Un 1 sur la ligne 801, et un 0 sur la ligne 800 indiqueront cette condition défectueuse du circuit. L'unité de comparaison rejettera ce circuit 5 défectueux sans même comparer sa sortie avec celle du système de référence 402, comme indiqué ultérieurement en détail lors de la description d8 cette unité de comparaison. Les signaux délivrés sur les lignes 801 et 800 sont respectivement envoyés à l'entrée du circuit ET 44 et à l'entrée du circuit d'inversion 41 de l'unité de comparaison 40. 10 La sortie du circuit testé est donc appliquée par l'intermédiaire du discriminateur double à l'unité de comparaison logique. On décrira à présent comment le modèle de signal à deux niveaux est appliqué au système de référence 402, ainsi que le fonctionnement du système de référence et l'application d'une sortie correspondante par ce système de référence à l'unité de comparai-15 son logique. Chacun des incréments à 48 signaux à deux niveaux du modèle ou une partie d"incrémentest appliqué au convertisseur 403 du système de référence. La logique à trois niveaux utilisée dans le système de référence 402 est formée d'une logique à deux voies, c'est-à-dire que chacune des valeurs à 2 20 niveaux est représentée par une double voie ou deux bits, et le niveau indéterminé est également représenté par une valeur à 2 voies. Le tableau de la figure 8 fournit une représentation à 2 voies valable pour la logique à trois niveaux. La valeur à deux niveaux 0 est représentée par 11, la valeur à deux niveaux 1 par 00, et la valeur à deux niveaux indéterminée, ou valeur X est 25 représentée par 10. Chacun des signaux d'entrée à deux niveaux parallèles d'un incrément de modèle donné appliqué au système de référence 402 doit être converti par le convertisseur 403 en une valeur à trois niveaux correspondante. Le circuit de conversion représenté à la figure 6 fournit un moyen commode d'effectuer la conversion illustrée à la figure 8. Le convertisseur 403 con-30 tient un circuit de conversion pour chaque entrée de signal. En conséquence, si le modèle d'entrée peut comprendre jusqu'à 48 signaux, le convertisseur 403 comprendra jusqu'à 48 des unités de circuit représentées à la figure 6. Considérons comment le circuit de la figure 6 convertit un signal unique issu d'un niveau binaire, en signal logique à trois niveaux (figure 8J. 35 L'entrée à deux niveaux à voie unique sera désignée par A et appliquée à l'entrée A, et la sortie à 2 voies sera désignée par aa' et prélevée sur les sorties aa*. Afin que le système de référence 402 ait la possibilité de détecter la présence de conditions de propagation critiques pour une ou plusieurs sorties du circuit, le circuit du convertisseur de la figure B 40 doit fonctionner de telle sorte que lorsque l'entrée A passe d'un niveau 71 13021 16 2088503 binaire à un autre, la sortie aa' du circuit, au cours du passage d'un niveau binaire à l'autre, atteigne le niveau indéterminé, avant d'arriver au nouveau niveau binaire. Par exemple, si l'entrée A passe du 0 au 1, la sortie aa' qui quitte l'état 11, à savoir la représentation à double voie de 0, passera 5 par le niveau 10 avant d'atteindre le niveau définitif 00, qui représente le 1 binaire. Comme chaque sortie à deux voies aa' est appliqée à la référence simulée à 3 niveaux 404, toute modification d'une entrée de cette référence simulée dans les incréments successifs du modèle se traduira par l'application du niveau indéterminé à ladite entrée, avant l'application du nouveau niveau. 10 Cette opération permet d'obtenir l'entrée de la simulation précédemment décrite en référence aux figures 3 et 3A. Comme on le décrira ultérieurement en détail à propos du fonctionnement de la référence simulée à trois niveaux 404, cette modification de la séquence au point d'entrée est nécessaire pour que la référence simulée à trois niveaux puisse être en mesure de détecter 15 les conditions de'propagation critiques. Examinons à présent dans le détail le fonctionnement d'un circuit de conversion, tel qu'il est représenté à la figure 6; le signal à deux niveaux appliqué en A est inversé par l'inverseur 612 et appliqué par la ligne 601 à la porte OU-Exclusif 613, ainsi qu'au circuit de maintien de polarité (PH] 614 par 20 l'intermédiaire de la ligne 602. Le circuit PH 614 est de construction classique et il comprend une porte et une bascule à verrouillage. Un signal d'émission issu du retard 401, et appliqué sur la ligne 603 introduira dans la bascule bistable, le signal appliqué sur la ligne 602. Ce signal demeurera dans la bascule bistable et fournira la sortie du circuit PH 614, jusqu'à 25 ce.qu'un nouveau signal soit transmis dans la bascule bistable par un nouveau signal de validation délivré sur la ligne 603. La sortie du circuit PH 614 est inversée comme indiqué par la marque oblique, et appliquée par la ligne 604 à l'inverseur 615 et par la ligne 607 à la porte ET inversée 616. La sortie de l'inverseur 615 est appliquée par la ligne 609 à la porte ET inversée 30 617 et par la ligne 606 à la porte OU-Exclusif 613. La sortie de la porte OU-Exclusif 613 est appliquée par la ligne 605 à l'inverseur 617, où elle est inversée, puis appliquée à la fois à l'autre entrée de la porte 616 par la ligne 608, et à l'autre entrée de la porte 617 par la ligne 610. La sortie de la porte ET inversée 616 est a partie de la sortie à 2 voies, et la sortie 35 de 1a porte ET inversée 617 est inversée à son tour, par l'inverseur 619 I pour fournir la seconde partie de la sortie à 2 voies. Le circuit de conversion de la figure 6 convertira l'entrée logique à deux niveaux A en sortie aa' à 2 voies conformément à la table de la figure 6, et tout changement des entrées séquentielles en A passera par le niveau indéterminé ou 40 niveau X. Par exemple, supposons que l'entrée en A va subir une modification 71 13021 17 2088503 de niveaux oiaire passant du 0 au 1 . Ce cnangement se fera comme suit: a'aDord, l'entrée A passera au niveau 0 au niveau 1, puis une impulsion de validation issue au retara 4G1 sera appliquée au circuit Pri 614 par l'entrée 603. Lorsque l'entrée A est initialement au la ligne 602 est au 1. La 5 bascule ae maintien ae polarité 16 est également au 1 et la ligne 604 au 0, En conséquence, ia ligne 606 est au 1. Grâce à cette configuration, les entrées ae la porte UU Exclusif 513 seront un 1 sur la ligne 601 et un 1 sur la ligne 606. Cela donnera sur la ligne 606 une entrée 1 à loorte ET inversée 616, et une entrée 0 sur la ligne. 607, produisant une valeur de voie égale à 1. 10 En outre, l'entrée de la porte ET 617 inversée sera un 1 sur la ligne 610, et un 1 sur la ligne 609, avec un niveau résultant de 0 sur la ligne 611, niveau qui sera inversé par l'inverseur 619 aevenant la valeur de voie a' » 1. La sortie convertie à 2 voies représentant une entrée 0 sera 11. A présent, lorsque l'entrée A passe au 1, un 1 sera d'abord appliqué à 15 l'entrée A. Aucune impulsion de validation n'est appliquée à cet instant sur la ligne 6Q3 au circuit PH 614. En conséquence, tandis que la ligne 602 est û, le niveau G n'a pas encore été entré Dans la pascule du circuit PH 614, et da ce fait, la sortie du circuit PH sera encore au niveau 1. Ainsi donc, la ligne 604 sera encore au niveau J et la ligne 606 au niveau 1. L'entrée 20 de la porte OU-Exclusif 513 sera 0 sur la ligne 601 et 1 sur la ligne 606, ce qui donne un 1 sur 1g ligne 505 produisant 1'application sur la ligne 606 et sur la li^ne 607 a'un 0 e>n entrée à ls perte ET inversés 615, ce oui donne une valeur 1 sur la voie a. L'entré» de la porte ET inversée £17 sera un G délivré sur la lir.ne 610, et un 1 délivre sur la ligne 51'', orcs'jisant une 25 sortie 1 sur la ligne 611, ■sortie qui est in^/srsée "r l'inverseur 613, et devient un G sur î a voie s'. M^si. nr-us -?j.-rons. une sortis sur voie double de 10 nui rBprc-rsnte le niveat; X ru iraét ^4 :;gr la ligne 603, '..a valeur u 30 célivrée sur la lirne SC2 p. ut aDPiicuée à la casculs oistadj=3 du circuit Ph cl", et la -nrtis eu circuit 514 devient, un G, inversé en * sur la ligne iL". ,.a lig-q 5-."i r.asse cent «•. "ivsau 3. L'entrée de la carte OU-Exclusif est 3ur c-acne , te ".i produit ..ne -sortis L sur la ii~ne 5C5. Cela conns lî 1 ' ç:r,t ré s 'sc. " r " c- T i p v g r s t. e i*■1 * 1 sur i -3 I i 1 n 9- -:-Qc 8"t 'jr, * ût sur la ii£re 5C7 ~clt — e ce aie- a égale a L. En outre, " est apolia-jè car la ligne il j e la uT i~ /ersée 5* /aie a' » Ainsi aonc, le valeur aa' définitive a 2 voies passe de 10, qui représente le niveau indéterminé à lu qui reDresen-4û te le niveau oinaire 1. 71 13021 18 2088503 La référence simulée à trais niveaux 4G4 est une logique à trois niveaux de simulation au circuit testé. Comme la logique a trois niveaux produite par le convertisseur 403 se présente sous la forme d'une logique à double-voie, la référence simulée doit se présenter sous la forme a'une logique à août)le 5 voie, >\ous avons présenté précédemment, en reforence aux figures 2 et 3, un circuit qui est soumis à des conditions oe propagation critiques. Afin ae montrer comment les conditions de propagation critiques sont traitées par le système de référence de la présente invention, supposons que le circuit de la figure 2 soit réalisé syus la forme d'une logique à trois niveaux comme le 10 montre la figura 3, de telle sorte que des conditions de propagation critiques soient présentes è la sortie de la breene 2; la broche □ de sortie demeurera au niveau indéterminé ou niveau X, lorsqje lus incréments du modèle qui sont à l'origine de ces conditions auront été ri/O'Jifiés. Si nous considérons à présent le circuit de la figure 2 comme une 15 portier- Uu cirruit tests ies entrées A. « et c peuvent être considérées comme trois -jas points d'entrée .le la référence simulée 404 et 0 pi/ut être consiaérée eisww?. !.J an des points ce sortie cm eetts ~,roi ; ni .ei'x t c:;."-: \.it rl f^rence 2 ri^ur^ 1. ■-■j r ep ré s en t a t i on ut; Lj logique ot.-.-ji une logiq_e 2 troj..:. n: ,Gou>, -r::' p-ji't 1 : i --l- itit.? le' lue;,;':;...;- ,-j ■ .o = j.-:-1 g voie t:_' 1 :':âori'C!.-: jarih . fc- ;.e>vrr 1 c i.F •: fuv : c ,.n C" c • i' " imitai coHi." ..-i cep ~ I. on 'V::; lro:i'".sV*; urs- . r.-: ■. ■ : _ d-.; o.l, "a.-,-j, j ..-ri' . *:^2, ->C •: 1 c- 2A " 'L, iiP plus w-.-; ' - - £ âu : L-ii'-C Js'î C. .ai i tt J j». i,*' lliLta.i'Cri . -c ZO''\ QL i liu ^j-.T u i'- -i •-» — - i. - . — _i jr- i q-j • > zL - 'fcr>L- je ûj --«rciuit perme*w un^ ■Jl! icrua définie. Par ccout, Inâftufc i*c-it.de s-st insuffisante pour -garnir u-\e 3i_i cle définie. la oortiu tvra ûu ;ùvcêu •'"déterminé, ou :tivfeciu E:j conséquence, la sortie d'une porta -.'il a n-jiz. rlveaux doit corresporjra 2 ia table os ver.-e rsprésentée a ia figure lu. î-ar exemple, si -s=s Jeux entrees îu ur-jver.c ni vécu ce fini la scrt:e J- la porte NI sera on i céfini. -s , si i=.h c:e^x entrees oe la pcito 11 sont constituées par une comci-:.=:i£'jf. sae-iconque des niveaux définis ■ ou 2. la sortie de le porte sera ■h un niveau aéfini. Par contre, si les oeux entrees de la porte wl se trouvent à ces niveaux indéterminés ou X, ia sorti?- oe cette porte sera évidemment un niveau indéterminé X. Cependant» lorsq_- '.ne des entrées se trouve à un 4U niveau défini, et que l'autre se trouve a un niveau indéterminé, il peut y BAD ORtôfNAL 71 13021 19 2088503 avoir au non suffisamment de données d'entrée pour que la porte NI atteigne un niveau défini. Ainsi donc, si l'une des entrées se trouve au niveau X et l'autre au niveau Q, la sortie de la porte NI ne pourra être déterminée car si le niveau indéterminé se trouve être le 1, la sortie de la porte NI sera 5 un Q. mais, si le niveau indéterminé se trouve être un 0, la sortie de la porte NI sera un 1. Par contre, si l'une des portes d'entrée se trouve au niveau indéterminé, et que l'autre est au niveau 1, la sortie de la porte NI pourra être déterminée. Peu importe que l'entrée indéterminée couplée à l'entrée 1 soit un 0 ou un 1, la porte NI produira toujours un 0. 10 II est possible de réaliser une porte NI conforme à la table de vérité de la figure 13 et comportant une logique à double voie, au moyen d'une paire de portes ET. Chacune des voies de l'entrée à double voie est couplée à l'une des portes ET à double voie. On trouvera à la figure 7 la représentation logique à double voie du circuit NI de la figure 2. dans lequel chacune des 15 quatre portes NI est représentée par une paire de portes ET autrement dit, l'entrée A à deux niveaux est représentée par la douDle voie aa', a étant appliquée à la porte ET 701, et a' étant appliquée à la porte ET 702. Le couple formé par les portes ET 701 et la porte ET 702 constitue la représentation logique à double voie de la porte NI 211 de la figure 2. De même, la porte ET 20 703 et la porte ET 704 représentant la porte NI 212; la porte ET 705 et la porte ET 706 représentent la porte NI 213, et le couple des portes ET 707 et ET 708 représentent la porte NI 214; les entrées à double voie aa', bb', et cc* de la figure 7, sont respectivement les représentations à double voie des entrées A, B et C de la figure 2. La sortie D de la figure 2 est représentée par la 25 sortie à double voie dd', figure 7. Les portes ET de la figure 7 sont interconnectées de façon à correspondre aux portes NI de la figure 2. L'interconnexion des portes ET est basée sur le principe selon lequel la sortie d'une porte ET est considérée comme étant une sortie prime et connectée à l'entrée d'une porte ET chaque fois qu'une interconnexion est jugée appropriée. De 30 même, la sortie d'une porte ET est considérée comme non prime et couplée à la porte ËT non prime dans les cas requis. Examinons à présent le fonctionnement de la simulation de référence ae ia figure 7, lorsque le modèle A, Q, C est soumis à une modification séquentielle passant de ù,û,0 à 0,1,0; nous avons remarqué précédemment, en 35 référence à l'examen des figures 2 à 2B, qu'une telle modification produisait des conditions de propagation critiques pour la sortie en D. Nous avons égalemebt noté lors de l'examen des figures 3 et 3A, que la simulation à trois niveaux devait fournir un niveau indéterminé ou niveau X à la sortie D, une fois la modification effectuée, pour indiquer l'existence de conoitions 40 de propagation critiques pour cette sortie . La simulation de la figure 7 71 13021 20 2088503 donnera ces résultats. Le tableau de la figure 9 montre le modèle d'entrée à double voie appliqué au circuit de la figure 7, qui correspond au modèle appliqué à la figure 2 au cours d'une modification de A, B, C passant de 0,0,0 à 0,1,0. Comme seule l'entrée B est modifiée, les entrées A et C ainsi que leurs 5 entrées à double voie correspondantes aa' et cc' demeurent constantes. L'entrée à double voie bb' subit une modification, passant de 11, qui représente le niveau q, oar 10 qui représente le niveau indéterminé ou X, à 00 qui représente le niveau binaire 1. Au cours de cette transition, la sortie à double voie dd' qui se trouve au niveau 11 représentant le 0 lorsque bb' est au niveau 10 initial 11 devient 10, qui représente l'état indéterminé lorsque bb' passe au 10. Cependant, lorsque bb' a été modifié à 00, soit 1, la sortie ad' demeure au niveau 10 ou niveau binaire indéterminé. Le fait que la sortie dd' demeure au niveau indéterminé lorsque bb* a été modifiée, indique qu'au jours de la modification-séquentielle de l'incrément double de modèle 11, 11, 11 représen-15 tatif de la valeur binaire 0,0,0, qui passe à 11,00,11 représentatif de la valeur binaire 0,1,0, des conditions de propagation critiques pour la sortie dd' apparaissent. La reconversion à la logique à deux niveaux et la détection du niveau indéterminé, en vue d'inhiber par voie de conséquence l'unité de comparaison, 20 sont réalisées par application de chacune des sorties de la référence simulée à trois niveaux 4Q4, représentées par dd' figure 7, à la porte ËT 710 ainsi qu'à une porte OU-Exclusif 711. La porte ET convertira une sortie à double voie 11 en un 0 binaire et une sortie à double voie 00 en un 1 binaire. La porte OU Exclusif 711 détectera la présence du niveau 10 indéterminé 25 sur la sortie dd', et produira une impulsion d'inhibition qui sera appliquée à l'unité de comparaison logique d'une façon décrite ultérieurement en référence à la figure 10. Comme la logique à double voie dispose de la capacité inutilisée d'un quatrième niveau, représenté par 01, chaque quatrième niveau pourra être utilisé comme un contrôle d'erreurs dans le système de test; au- 39 trement dit, la présence du niveau 01 indiquera une erreur possible dans l'appareil. Il sera éventuellement possible de détecter également ce niveau par application à une porte ET 712 représentée en pointillé à la figure 7, dont une entrée provient de d* et l'autre de la sortie de la porte UU Exclusif 711. La sortie de la porte ET 712 peut être utilisée pour signaler une erreur 35 dans l'appareil ou pour arrêter l'appareil d'une façon conventionnelle. Lorsque, comme c'est le cas pour le circuit de la figure 7, une comparaison faisant intervenir une borne est inhibée afin d'empêcher une "défaillance de coïncidence erronée" inopportune dans l'unité de comparaison logique d'autres sorties résultant du même incrément de modèle pourront être compa- 40 rées si elles se trouvent à des niveaux binaires définis, et non indéterminés. 71 13021 21 2088503 u'incrément suivant du modèle séquentiel appliqua peut être tel que la sortie p (de*; prendra un état aefini 1 ou cr. nuus .arerdnt u ia i i«;ure lu, nous avons décrit consent chacune "ies b sorties au circuit teste était appliquée u l'unité ae comparaison 40 par ies lignes Bt cal , u Partir au ciscn;'_nât.Gur Jouui& c;U. lës signaux de- iiurts sur x^s lignes ".u i et ^uu jont ies entrées ugs circuits t 1 ^4 et a'rn version 1 ae i unité ue aaniparaisun iuf--.aue tu ■ sortie correspondante au sy sterne ae référence sur »a ii^ne a„j émanant 'Je ia porte ae conversion 7'iu, 1U et qui aoit être comparée a ia sortie au circuit Leste, est appliquée au circuit a'inversion 42 et au circuit -î »j. 4.'unité représentée a ia figure 1a est une section ae l'unité ce compara-ïon lu. Il y a une section se;nulapie pour enaque sortie ou circuit testé, qui aait être comparée a une sortie correspondante au systeme ue reference. tes circuits d T 43 et se - - a ; j 1 c a ce s/Ticnrc- ji. nisati-r. issue du circuit a r-.tara -c, -t = ~.tte ïarc.ie e:.t n-ïir>ter-ue a cet ,'u l'-iTi. tei t.j . j ij j _i a ^ ' . '' . ^ z. - * r ■. , . _j l : cc: ait ar'-is x'iaïuuati:.- ae a y ri wri t Ui t i u -1 uî ■ Su - j u ■ - - 1 _ - c x *r - . ^ t - ^ t - ? ^ cr c i t c ~ -ie ir. jErst^ a . i i e > j j .. »'; 11/ '-ai cii * u ■ .1 . ^ t i . *.. j j ^ - - • * ^ ^ - 4-r- — > l ' a r .^e-^-en t -,r_ ^ I ^ wl '• ^ • L j '.'ù/ I ^ t, — -i'» .'Jl-J Ci — ''!•> ^ U W Xi»- et iû circu—t aevra eaz^ .>.1 ■ cc^cr:x -'_;iaa: a ^ S-. xxane au,- i+ j'un 1 su; .*.«-11 li#;na oui i-j tr^Juira c-sr j': I criacun cîss BAD ORIGÎNAL 71 13021 22 2088503 circuits ET 43 et 44. Ces deux circuits ET étant ainsi positionnés, le circuit sera rejeté sans comparaison, que l'entree binaire delivree sur ia ligne eu3 par la porte de conversion 71U soit un 1 ou un u, puisqu'un si,;nal 1 fournira une sortie 1 au circuit LT 43 et un signal J une sortie 1 au circuit t.T 44. en 5 ce qui concerne le circuit representé, une sortie 1 issue de la porta dU 46 donnera une entree 1 au circuit UU 49, qui generera une sortie indiquant un circuit testé défectueux et oloquera ia porte b*:. Lependant, si un signal délivre sur les lignes bOU et oU1, soit excède le niveau de seuil supérieur, soit est en-uessous du niveau de seuil inférieur, 1u une erreur ne se produira, que si ce signai issu de ia broche ue sortie du circuit testé ne correspond pas au signal ou système de reference sur la ligne 0113. En conséquence, si la broche de sortie testée délivré un 1, le circuit ET 44 aura une de ses entrées à 1. Mais si le signai de réforence dU3 fournit également un 1, la seconde entrée du circuit ET 44 sera un U, et 15 aucune sortie d'erreur ne sera émise. Si, par contre, ia broche testée fournit un U, le circuit ET 43 aura l'une de ses entrees positionnée a 1 par 11intenné-diaire du circuit d'inversion 41. Aussi longtemps que le signal ae réference 'J(J3 fournit un ù au circuit ET 43, aucune sortie d'erreur ne sera Rénéree. En supposant l'existence d'une condition d'erreur, de sorte que l'un ues 2U circuits ET 43 ou 44 ait un 1 en sortie, la sortie inversée du circuit 45 sera un U, et ia sortie du circuit: d'inversion 46 sera un 1. .a seconde entrée ae ia porte Ei 47 est simplement un signai qui est amenu au niveau supérieur .lorsque ie testeur fonctionne un modp an détection a'erreurs, i.ela aevratt etre ie cas ici, ae sorte que la seronde entrée du circuit tl 4/ 25 oevrait normalement se trouver au niveau 1. En conséquence, une sortie du niveau 1 au circuit d'inversion 4o, jrovnquera une sortie inverses d au cil-cuit Ef 47. ce u sera alors introduit dans le circuit JU Oli.'. al aucun si~nei d*inhibition ne comparaison n'est délivre a l'autre porte du circuit uU otL', a la suite de ia détection a'une sort ie initeterminée dans le systeme ue i>> : 3U rance. la sorti? du circuit UU ou2 restera un U qui sera applique au circuit ae maintien d'impulsion 4»), lequel fuurni ra une sortie en repunsu a en sien.il ae synchronisation j-SSu au circuit a reLaru '.t. cette sortie inversee sera us 1 Cîiti'iue fois cu'une erreur aura »ti; •.j»it. 3e ^aintian u' impulsions su'it appliquées ou t:i rcuit ''U 4:i qui fournit uox s. .ortie j «n rec-onse a un*> entree i. tet.ti. sorti»- ue fiivuuu u nu i n ; > rinor ccnnectee a ia cm te ts"2 du r, «ratf:ijr ti>: iiHi- )a}-;« i.u, t> in.ju.uit mi icipiii i .:>f. i'nonoge sui -antes es. iitt«r rompant ie i.e:.t. i.u comptuur »>u imt' que tu. mmiirr ue tests effectues avant ia du*aillante. i v; iitmmnnt , ausst inn/.t.Hiups que le systeme fonctionnera sans erreur, ou : le. ..ntUies délai 1 Irint-usi. .ont. 4U uut:es au circuit El 4/, ia sortie ou uiiv.ui t »»u 4U stiro au 1, et. In port»* BAD ORIGINAL 71 13021 23 2088503 continuera à transmettre des impulsions d'horloge. Examinons à présent le cas d'une sortie d'"inhibition de comparaison" issue de la porte UU-Eclusitf 711. Cette sortie est appliqée sous la forme d'un 1 à la porte OU QG2 dans la section de comparaison appropriée. Ainsi donc, si un Q est appliqué à la porte UU 002 en tant qu'entrée inversée du circuit 5 ET 47, provoquant l'émission d'un signal de "rejet de circuit" par l'unité de comparaison, l'application d'un niveau 1 à l'entrée d'"inhibition de comparaison" de la porte OU 802 empêchera celle-ci de transmettre un signal 0, inhibant de ce fait un signal de "rejet de circuit" provenant de la porte OU 49. Ainsi, le signal d'"inhibition de comparaison" issu de la ports QU-Exclu-10 sif 711 et indiquant des conditions de propagation critique à une sortie particulière, empêche une "défaillance de comparaison" de ladite sortie de provoquer le rejet erroné du circuit testé. Bien que le mode de réalisation préféré du système de référence à trois niveaux ait été décrit sous la forme d'une logique à double voie, il peut 15 être réalisé sous d'autres formes, par exemple avec des entrées et des sorties uniques ayant un signal ternaire ou à trois niveaux. Dans un tel système de référence, chaque entrée est convertie en logique à trois niveaux par une unité représentée à la figure 15. Examinons le fonctionnement de l'unité de conversion de la figure 15, lorsqu'un signal binaire est transformé de □ en 20 1. Comme indiqué précédemment, le circuit ae conversion doit fournir un signal de niveau X ou indéterminé au cours de la transition. Dans le circuit représenté, le niveau Dinaire 1 est représenté par 1 volt, le niveau intermédiaire par □ volt ou la masse, et le niveau □ par -1 volt. Lorsque le signal à convertir est un G, l'entrée 301 est au niveau 0 et l'entrée d'impulsion 25 de validation 902 est au niveau haut ou niveau 1. Cela rend la porte 903 non-conductrice, et la porte 904 passante, puisque l'entrée Q a été inversée dans l'inverseur 907, avant d'être appliquée à la porte 904. C'est pourquoi le relais 906 est excité, pour connecter la sortie 908 à la source de -1V indiquant, le niveau binaire 0. Or au cours au passage au 1 binaire à l'entrée 30 901, une impulsion de validation qui abaisse le niveau de la porte 902 à Q est appliquée. Cela bloque les portes 903 et 904. Cependant, l'impulsion de validation 0 est inversée par l'inverseur 905 et passe au niveau 1. En conséquence, le relais 909 se ferme et 906 s'ouvre. Cette opération a pour effet de coupler la sortie 908 au niveau de la masse correspondant à la sortie 35 indéterminée. Le passage de l'impulsion au niveau 1 s'effectue en supprimant l'impulsion de validation à l'entrée 902, tout en maintenant l'entrée 901 au niveau 1. En conséquence, seule la porte 903 produit une sortie 1 qui ferme le relais 910, connectant la sortie 90o à la source de 1 volt correspondant 40 au niveau binaire 1. De la sorte, l'unité de conversion de la figure 15 fonc 71 13021 24 2088503 tionne afin de fournir une entrés à trois niveaux, où tout passage d'un niveau binaire à un autre se fait par l'intermédiaire d'un niveau indéterminé. La référence simulée à trois niveaux 404 peut être représentée par des portes NI à trois niveaux comme indiqué sur la figure 3. Ces portes NI doivent 5 être en mesure d'accepter des signaux d'entrée à trois niveaux, et ds produire des signaux de sortie à trois niveaux. Si les portes IMI sont réalisées au moyen du circuit représenté à la figure 14, les entrées et les sorties de la porte NI seront conformes à la table de vérité de la figure 13. L'application du niveau indiqué sur la table de vérité à la première et à la seconde entrées produira 10 les sorties indiquées sur cette table. Le circuit représenté à la figure 14 est une version modifiée d'un circuit de commutation asynchrone à trois niveaux décrit dans l'art antérieur. Lorsqu'on utilise le système de référence à trois niveaux représenté sur les figures 14 et 15, il est possible d'effectuer la reconversion aux 15 signaux à deux niveaux, et d'accomplir la fonction d'"inhibition de comparaison" au moyen de n'importe quel décodeur standard de signaux à trois niveaux, semblable à celui de la figure 14. Le décodeur 911 est capable d'établir une discrimination entre les 3 niveaux de signaux dans la sortie 912, et ds délivrer un signal représentant un 1 ou un 0 binaire sur la ligne 913 ainsi 20 qu'un signal représentant le niveau binaire indéterminé sur la ligne 914. La ligne 913 est connectée à la ligne d'entrée 803 du circuit de comparaison de la figure 10, et la ligne 914 est connectée à la porte OU 0U2 audit circuit représentant l'entrée issue de "l'inhibition de comparaison". En conséquence, la présence ou l'absence de signal sur la ligne 913 correspondra au 1 ou au 25 0 binaire, et un signal délivré sur la ligne 914 accomplira la fonction d'"inhibition de comparaison" vis-à-vis du circuit de comparaison de la figure 10. Un autre aspect ds l'invention propose un procédé qui permet la synchronisation rapide d'un modèle de test séquentiel, aléatoire ou pseudo-aléatoire, 30 ou d'un autre modale, par rapport au circuit testé, dans la simulation de référence. Cette méthode permet également de synchroniser les niveaux logiques du crcuit et de la simulation. Dans les tests comparatifs, particulièrement ceux qui utilisent des modèles aléatoires ou pseudo-aléatoires, il sst souvent nécessaire d'appliquer plusieurs centaines d'incréments de modèle au circuit 35 et à sa référence, avant ds parvenir à synchroniser le moaèle de test et les niveaux logiques du circuit. Pour pouvoir démarrer un test, il est nécessaire d'avoir réalisé préalablement cette synchronisation. La methode présentée assure une synchronisation rapide au début de l'application du modèle de test. Comme le montre la figure 5, l'entrée de positionnement commence par appliquer 40 46 zéros ou 46 "un" aux 48 étages du registre du générateur de nombres aleo- 71 13021 25 2088503 toires. Ensuite, l'entrée ac repositionnement transforme las 4f "û" en "1" ou inversement. En réponse à cette transfu:-maticr. irtsrvsnarst à tous les étages compris entre le prenr.* î-r et second incréments du T.odèls, toutes les *3 unités de la référence simulés à trais niveaux, cassent per le niveau indstsr-5 miné ou X. Ctitte procédure impliquant le passage simultané- ae t-OL-tes les unités de référença simulées oar le niveaa X assure la synchronisation nécessaire entre ia référanes et 1s circaifc testé» ainsi qus oelle aes niveaux losi^utîa Je chacun e-v ces circuits. C'est 33.4lBc.3nt c.crss spplicati •:r. oe deux incréments du mcccle q^s la prccécure cetî. coCTencer-1C Bien i,n l'irv?:vt5.nr cit été rac :c;.-ctée et décrits se révérence à rec modes ce réalisation préférée, il cct cviccnt çcc i'hcnvns ce l'ïrt peut y apporter les changements as fornes et Ci jétail r.récécgnasnt i.naia-jés, sin&i que d'autres, sans sortir du caara et cc i'aacrit de ladite invention 71 13021 26 2088503 KtVENûIlhT IONS 1. Procédé de test de circuits à n nivaux logiques du genre selon lequel une son-figuration de signaux logiques à n nivaaux &st appliquée è au moins une des entrées au circuit à tester et à rrsoins une ces entrées d'un circuit de référença dont les sorties correspondantes sont comparées et» caractérisé en outrp en ce que les ces ou une configuration variaDle à n niveaux logiques entraînent des conditions ce propagation critiquas, sont déterminés à i'eiae des man.-'.pu jetions suivantes : conversion cte la cc.r; figurât ton a n ràv -, :iux en une configuration à n+1 niveau:-» la niveau supplémentaire étant un .-.iveau indéterminé, npplicatior. au 3 aaita on f i^i .ration à i niveaux a ia référence simulée du circuit à taster, ;a cp.qwence u'application de ladite configuration à L- simiiation étant teila que le niveau supplémentaire soit appliqué enti*. je premier et le second des dits i niveaux i-.; ,c , vérification de l'existence ou non ces oits niveaux indéterminés à la "sorti*"' de ladite s? mu latte" aires nop i:i c^ti on t second niveau, ladite cxisx'-.î : s traduisant le -«ai t qm- .1-3 por%-\ >:■. circuit dcr.t }-j sortie est :'at:3ri? tas .tée ae £ aans fin nonj ï un ne t,x,v it;-rion cri tique- ; "rc .. :û selon if. /, -• t.. • ■ . n outre t.> ce qu 'i .. eu;., . t.-; ét^cas suivantes : ;-;:-i-sri/er::ion o; i _,rt;f. rv rtrVvj1' ?• ul'1 er uns ce»t',î.gur«itl.c.»» à r. îlVP.at.: i i , .i;- -'iiu.1 ue Ta p;r1 ri--, t;;. .. ' ; ; ,;.rvj_i j; .i. la c,-;c r^stei-. c.'-Jû ir.de tKrr" i r. . ■" :do j,; -' r-.-ji . .cc;. t, -.'..i I .di\-;l>u ist; an ce que icù .ta '.i'1 ' ."-x,v J.Li': i' ; W .* ?'-•'* t- -f. -.'MU : 'J. ^Vi. if'iU, ■' l^-r:ae .t: . " i'c-i-i lie-.. rt-vi.-iiui.Ci::-:.:- .-u 1 ou i cl uc fc3nre . tUti .-.a ,t: rfi,^ : ut:: gï; , rruc-^ia -te jJ.^mcux ievlqur a e n:.vsau> -t ï appi.1 ;L,e c. .j*....i.-.v-...: j . •.. 1 c..i urciiii. i .- ■ _îv : -iiricii h! t-y ntih r-jne a plusieurs- en~ --. :.ui i -j ~ i L.. U-. •• ... . ::c. : ^ S; t :vite-s c.; . 1 \ c ■. _ t :« t; i.i.mul Ëticri au;-. c:'":pai"ê:S, - ' - ^-:.- - - - -j/' - - . .. ;i . -"i . K fi..:1!''. NibdtiUn yb [ -L ' J'iUç. par „ r.ui: opplica-ticn a:tx ûie-u '--et. av> ".iiu-m. o tes ter a'.me configcratiun le r.i.-- 0--X U : i ; Lvôc.u *. ..C.-f r* i. L -- pot' 'Ji 1 h- ~ 's. ..I C. OTI 1 U l a L .L C1 ' t c! f J . U b 11L . ^ iiïnaux, chacun applique a l'une des dites r-'itrHes, suivie par une canfigv- BAD ORIGINAL 71 13021 27 2088503 ration dans laquelle chacun des signaux est à un niveau logique différent du précédent, conversion de la configuration de synchronisation à n niveaux en une configuration à n + 1 niveaux en rajoutant un niveau intermédiaire indéterminé, et 5 application de ladite configuration de synchronisation à n+1 niveaux à un circuit de référence simulé, aux entrées correspondant à celles du circuit à tester, dans un ordre tel que ledit niveau indéterminé soit appliqué entre deux niveaux consécutifs parmi les n. 5. Procédé selon la revendication 4 caractérisé en ce qu'une configuration 10 aléatoire à n niveaux est appliquée après la synchronisation. 6. Dispositif de test de circuits logiques non linéaire à n niveaux logiques comprenant : des moyens pour engendrer une configuration de signaux de test à n niveau, 15 des moyens pour appliquer ladite configuration à au moins une des entrées du circuit à tester, des moyens ae conversion de ladite configuration en une configuration à n+1 niveaux en rajoutant un niveau indéterminé intermédiaire, un circuit simulé de référence destiné à recevoir ladite configuration 20 à n+1 niveaux à au moins une de ses entrées et fournissant des signaux de sortie à n+1 niveaux, des moyens pour déceler l'existence audit niveau indéterminé à la sortie au circuit ae simulation, des moyens pour reconvertir les signaux ue sortie au circuit de simula-25 tion en une configuration logique à n niveaux, des moyens pour comparer les signaux de sortie en logique à n niveaux des circuits testé et simulé. 7. Dispositif selon la revendication B caractérisé en outre en ce que les dits moyens pour engenarer les signaux de test fournissent des configurations 30 aléatoires. ë. dispositif selon l'une des revendications 5 ou 7, caractérisé en autre en ce que n « 2.