La présente invention concerne les mémoires à circuits intégrés et plus particulièrement » les circuits de mémoires monolithiques à grande vitesse dans lesquels les ensembles de mémoire proprement dit et les circuits de support sont alimentés à deux niveaux afin de réduire la dissipation de 5 puissance. Etant donné la microminiaturisation toujours Dlus poussée des dispositifs à circuits intégrés associés aux mémoires d'ordinateurs, le problème de la dissipation de puissance résultant en une surchauffe indésirable des dispositifs, devient de plus en plus graye. A mesure que la densité des dispositifs 10 par unité de surface de substrats de mémoires monolithiques intégrées augmente, il devient de plus en plus nécessaire de trouver des expédients permettant de minimiser la surchauffe et ainsi le maintient de la mémoire elle-même et de ses circuits de support aux températures de fonctionnement prévues. Lorsque la mémoire elle-même ou l'ensemble d'emmagasinage est un ensemble de 15 cellules de mémoire monolithique, l'effet de surchauffe est un problème significatif en raison de la dissipation de puissance excessive se produisant à l'intérieur del l'ensemble monolithique. Afin de réduire cette dissipation de puissance, on a suggéré précédemment d'utiliser un niveau de puissance élevé pendant la condition active des cellules de l'ensemble, et un niveau 20 de puissance faible lorsque les cellules sont dans une condition d'attente ou d'emmagasinage. Dans un tel cas, la réponse à grande vitesse à un signal "lecture" où la commutation à grande vitesse due à un signal "écriture" est toujours obtenue étant donné que le niveau de puissance oendant la "lecture" ou "l'écriture" est élevé. Dans la demande de brevet n° 6941666 déposée en 25 France par la demanderesse le 4 Décembre 1969, on décrit un ensemble de mémoire monolithique alimentée à deux niveaux oar des circuits qui délivrent un courant constant lorsque les cellules sont dans une condition d'attente à faible puissance et une tension constante pour augmenter le niveau de puissance lorsque les cellules sont dans la condition active. La mémoire du système 30 de la présente invention peut utiliser les circuits décrits dans cette demande de brevet pour assurer l'alimentation en puissance à haut et bas niveaux des lignes sélectionnées de la mémoire. La densité des dispositifs et, en conséquence, la dissipation de puissance dans les microplaquettes de la mémoire monolithique, est actuellement encore 35 augmentée par l'addition de circuits de support d'adresses et de décodage associés à un ensemble de mémoire monolithique sur la même microplaquette que l'ensemble proprement dit. Cette tendance à une augmentation de la dissipation de puissance dans la microplaquette a rendu nécessaire la recherche de circuits intégrés possibles délivrant une alimentation à deux niveaux, 40 non seulement pour la mémoire, mais également pour les circuits de support 71 26014 2 2107851 qui sont dans une condition de faible puissance ou de puissance nulle lorsque la mémoire est dans la condition inactive, c'est-à-dire qu'aucune ligne sur l'ensemble n'est sélectionnée, et dans une condition de puissance élevée lorsque cela est nécessaire pour effectuer une sélection sur l'BBsemble pen-5 dant un cycle de "lecture" ou "d'écriture". Dans la demande de brevet n° 6942838 déposée en France par la demanderesse le 11 Décembre 1969, on décrit une méthode d'une telle alimentation à deux niveaux des circuits de support. Un problème devant être considéré- en associant l'alimentation à deux 10 niveaux des circuits supports avec celle de l'ensemble de mémoire proprement dit, est le facteur temps concerné par la génération dans les circuits de décodage du signal d'adresse nécessaire pour activer le circuit de transfert pour la ligne de mémoire sélectionnée. Etant donné que les circuits de support ont été dans une condition de faible puissance ou d'arrêt pendant la période 15 inactive, un retard est généralement rencontré au décodage de l'entrée aux circuits de support et à l'application du signal nécessaire pour l'activation de la ligne sélectionnée par l'application du signal approprié à la porte associée à la ligne. En conséquence, un objet principal de la présente invention est de réaliser 20 un ensemble de mémoire à circuits intégrés dans laquelle à la fois l'ensemble de mémoire proprement dit et les circuits d'adresses et de décodage associés soient alimentés à deux niveaux. Un autre objet de la présente invention est de réaliser une mémoire monolithique à corrélation optimum entre l'alimentation à deux niveaux des 25 circuits de support et celle de la mémoire proprement dite afin de réaliser une sélection à grande vitesse des lignes dans l'ensemble. Un autre objet de la présente invention est de réaliser des circuits de support alimentés à deux niveaux pour un ensemble de mémoire monolithique dans lequel le facteur temps concerné pour l'application du signal sélectionné 30 nécessaire à l'activation d'un ensemble après l'application du niveau de puissance élevé aux circuits de support, est maintenu à un minimum. Un autre objet de la présente invention est de réaliser un nouveau générateur valeur vraie/valeur complémentaire à deux niveaux de puissance pouvant être utilisé dans les circuits de support à alimentation à deux niveaux indiqués 35 précédemment. Dans un ensemble de mémoire monolithique, alimenté à deux niveaux, lorsque le niveau d'alimentation élevé est appliqué pour activer l'ensemble de mémoire, le fait qu'un niveau de tension élevé résultant soit appliqué à toutes les cellules de la mémoire dans une ligne donnée Ccolonne ou rangée) sera déter-40 miné par le fait que le moyen de transfert particulier associé à ladite ligne 71 - 26014 2107351 permettra l'application ciudit niveau de tens.lon élevée à ladite ligne. Afin d'obtenir une sélection d'accès aléatoire aaorooriég dam l'ancerals de ménoir seul le moyen de transfert associé à una li^n= sélectionnée doit permettra l'application du niveau Je tension élsvi à laditK li~:n:i; le no/an de transfert 5 associé à toutes les autres lignes aoit interdire 1' =jnr?H.C3tion df? niveaux a-3 tension élevés j ces lignes non sélectionnées. En cannfksysnce, seule la porte, recevant une entrée à configuration a 3 siftn^l de aonnées or'"^ 'iect: année coit permettre l'application du niveau de tension élevé à la li-;n3 des cellules associées à ladite porte. Afin de n'appliquer sélectivement la configuration .3 signal de données présélectionnée qu'à la porte associée à la ligne sélectionnée, on -3 prévu des moyens de décodage recevant une configuration de signaux binaires reoré-sentant une sélection de l'une desdites lignes et apoliauant au moyen de transfert associé à ladite ligne, l'entrée à configuration da signaux de 15 données présélectionnée nécessaire au rcoyen de transfert pour raccorder ledit niveau de tension à ladite liçne sélectionnés. Des moyens sont prévus pour l'application simultanée d'un signal de transfert à chacun des moyens de transfert lorsque 1'ensemble est placé dans la condition de puissance élevée ou active, une coïncidence d'un tel signal de transfert lorsque les configu-20 rations de signaux de données présélectionnés sur l'une desdites portes résultant en la sélection de la ligne dans l'ensenble associé à ladite porte, et la porte provoquant l'application d'un niveau de tension élevé à ladite ligne. Afin d'assurer l'activation de la porte sélecticnnée avec un minimum de retard lors de l'application au niveau de puissance élevé à la microplaquet 25 te contenant l'ensemble, le neyen de décodane alimenté à deux niveaux cpmprend des moyens d'application de l'entrée à configuration de signaux de données présélectionnée nécessaires pour activer une ligne à chacun des moyens de transfert pendant les périodes où la nuissance n'est pas appliquée au moyen de décodage. Etant donné que pendant la même période, une puissance faible 30 est appliquée à l'ensenble, il n'y aura pas de signal de transfert appliqué auxdites portes et en conséquence, les lignes ne seront pas activées. Puis, lorsque le niveau de puissance élevé est appliqué à la fois à l'ensemble et au moyen de décodage, la configuration de signal de donnée orésélectipnnée 35 sera retirée par le mpyen de décodage de tnus las moyens de transfert à l'exception des moyens de transfert associés à la ligne sélectionnée, permettant à l'entrée 3 configuration de signaux de données présélectionnée de n'être appliquée qu'au moyen de transfert de la li~ne sélectionnae selulement en coïncidence avec I'anplicatipn du signal de transfert. Ceci réduit au minimum tout retard après 1'application du niveau de puissance élevée au mpyen de ^ décodage qui pourrait résulter en un retard dans l'application de l'entrée BAD ORIGINAL ' 71 26014 4 2107851 à configuration de signaux de données sélectionnée à la porte sélectionnée étant donné que cette entrée de configuration a été maintenue à ladite porte pendant la période de faible puissance ou inactive des circuits de support. D'autres objets, caractéristiaues et avantages de la présente'invention 5 ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent des modes de réalisations préférés de celle-ci. La figure 1 est une vue en plan schématique de la disposition de plusieurs microplaquettes sur un substrat tel qu'un panneau de circuit. 10 Les figures 2A et 2B forment un schéma de circuits composé d'une partie des circuits de l'ensemble de mémoire et des circuits de support sur une microplaquette monolithique dans une réalisation oréférée de la présente invention. La figure 3 est un diagramme de chronologie représentant les tensions 15 des entrées à la microplaquette et les niveaux de tension au haut et au bas d'une rangée de l'ensemble. La figure 4 est un tableau énonçant les sorties du générateur valeur vraie/valeur complémentaire nécessaires -pour produire la configuration d'entrée à signal de donnée présélectionnés pour chacune des portes associée avec 20 l'une des lignes dans l'ensemble des cellules d'emmagasinage de la mémoire. La figure 5 est un schéma d'une autre réalisation d'un générateur valeur vraie/valeur complémentaire qui peut remplacer chacun des générateurs valeur vraie/valeur complémentaire représentés à la figure 2B. La figure 1 représente les dispositions des microplaquettes 10 sur un 25 substrat ou Danneau 11. Chacune des microplaquettes 10 contient un ensemble de mémoire monolithique de cellules d'emmagasinage ainsi que les circuits d'adresse et de support qui seront décrits par la suite en se reportant aux figures 2A et 2B. Le substrat 11 peut être un panneau de circuits imprimés. De Dréférence, chacune des microplaquettes 10 est montée sur un substrat 30 en céramique (non représenté pour simplifier l'illustration) qui peut être enfiché dans le panneau de circuits imprimés 11. Dans l'arrangement à alimentation à deux niveaux, dans lequel la présente invention est utilisée, les microplaquettes sur un panneau donné 11 sont dans la condition inactive ou de faible puissance jusau'à ce que l'information soit à écrire 'ou à lire 35 à partir d'une cellule ou plus dans l'ensemble de mémoire sur la microplaquette. Lorsque cette opération doit se réaliser, deux signaux de tension X et Y, représentés dans le diagramme de chronologie de la figure 3, sont apoliqués simultanément à une borne sélectionnée X et Y du panneau de circuits 11. Par exemp-le, dans la figure 1, le signal X est représenté comme étant appliqué 40 à la première colonne et le signal Y est appliqué à la première rangée. Ceci 71 26014 5 2107851 ne résulte qu'en l'activation de la microplaquette 10'. La détermination du fait que la microplaquette 10' doit être activée est réalisée au travers des circuits de décodage et d'adresse, qui peuvent être des circuits classiques pour assurer cette fonction, et ne sont Das reorésentés et ne font oas partie 5 de la présente invention. En supposant maintenant que la microplaquette 10' est activée, reportons nous aux figures 2A et 2B qui représentent l'ensemble de mémoire et les circuits de support sur la microplaquette 10' ou sur n'importe laquelle des microplaquettes 10. Etant donné que les circuits des figures 2A et 2B sont ëâgitaux ou non 10 linéaires en ce qui concerne leurs caractéristiques, à des fins descriptives, les termes "haut" et "bas" seront utilisés pour décrire les conditions de tension de divers points dans le circuit; le terme "haut" représentera un 1 binaire et le terme "bas" représentera le niveau de tension "0" binaire. Le circuit de support peut être considéré comme comprenant quatre sections 15 de circuit de base, chacune d'elles étant entourée en pointillés dans les figures 2A et 2B: le circuit de sélection de microplaquette 35, le circuit de retard 36, le circuit de décodage 37 comprenant quatre générateurs valeur vraie/valeur complémentaires 20, un pour chacune des entrées de signaux W0 à W3 et les circuits d'adresse de ligne 38. Chacun des circuits d'adresse 20 de ligne 38 est associé à l'une des rangées de cellules d'emmagasinage dans l'ensemble de mémoire. Etant donné qu'il existe 16 lignes ou rangées horizontales, chaque microplaquette comporte 16 circuits d'adresses 38. Chaque ligne ou rangée comporte 8 cellules de mémoire 39, disposées en huit lignes ou colonnes afin de former l'ensemble de mémoire ou matrice. 25 Considérons maintenant la structure et le fonctionnement du circuit de décodage 37, qui comprend quatre générateurs valeur vraie/valeur complémentaires 20, un pour chacune des entrées de données W0 à W3. Chacun des T2 et T4 générateurs 20 comprend deux transistors/dont les émetteurs sont mis à la masse, un transistor T1 pour le raccordement sélectif de l'entrée depuis 30 la borne d'entrée, c'est-à-dire W0 à la base du transistor T2, et un transistor T3 pour le raccordement sélectif du collecteur du transistor T2 à la base du transistor T4. La valeur vraie et la valeur complémentaire du bit binaire appliquées à l'entrée W0 étant prise respectivement à la borne de sortie 22 (W0), et à la borne de sortie 23 CWO). Lorsque la microplaquette 35 0St dans la condition non sélectionnée ou inactive, c'est-à-dire qu'aucune impulsion X n'est appliquée à la borne d'entrée 21, la base du transistor T5 est "basse", le transistor T5 n'est pas conducteur. En conséquence, l'émetteur du transistor T5 est "bas". En conséquence, l'entrée aux bases des transistors T1, T2, T3 et T4 est "basse" et ces transistors sont non conducteurs. 40 Ceci résulte en une condition "haute" des colecteurs des transistors T2 et 71 26014 6 2107851 T4. En conséquence, la borne de sortie vraie 22 est "haute" ou dans.la condition 1 binaire et la borne de sortie complémentaire 23 est également "haute" ou dans la condition 1 binaire. En conséquence, les quatre générateurs 20 délivrent toutes les sorties dans la condition 1 binaire et toutes les entrées 5 au réseau d'interconnexion du décodeur 24 sont dans la condition 1 binaire ou "haute". Ainsi, tandis que les circuits du décodeur sont dans la condition inactive, bien qu'aucune alimentation ne soit utilisée à l'intérieur des générateurs 20, il existe une sortie "haute" aux deux bornes dans chacun des générateurs. Pendant cette période inactive, avant l'application de l'ali-10 mentation aux circuits de décodage, une entrée de signal binaire représentant la ligne ou rangée sélectionnée, est appliquée aux quatre bornes d'entrée WO à W3. Ces impulsions sont représentées dans le diagramme de chronologie de la figure 3 avec l'impulsion Wn représentant l'entrée lorsqu'un "1" binaire est appliqué à une borne, et l'impulsion W'n étant un "0" binaire. Comme 15 représenté dans le diagramme de chronologie de la figure 3, les impulsions Wn ou W'n sont appliquées aux bornes d'entrée pendant la condition inactive et sont entretenues au niveau d'alimentation élevé ou condition active de la microplaquette d'ensemble de mémoire. Les impulsions Wn et W'n sont produites par n'importe quel circuit d'adressage d'ordinateur approprié et le 20 système d'adressage qui produit les impulsions ne fait pas partie de la présente invention. Considérons maintenant ce qui produit dans un générateur valeur vraie/valeur complémentaire lorsque le niveau d'alimentation élevé ou niveau actif est appliqué à la microplaquette. Lorsque l'impulsion X est appliquée à la 25 borne 21, la base du transistor T5 passe en condition "haute" rendant le transistor T5 conducteur. L'émetteur du transistor T5 est dans la condition "haute". S'il y a eu une entrée à la borne WO indiquant un "1" binaire (impulsion Wn), l'émetteur du transistor T1 sera dans la condition "hauteEn conséquence, le transistor T1 sera non conducteur amenant la base du transistor 12 30 à la condition "haute", et rendant ainsi le transistor T2 conducteur. Cette opération amènera l'émetteur du transistor T3 en condition "basse" et le transistor T3 sera conducteur, amenant ainsi la base du transistor T4 en condition "basse" et rendant le transistor T4 non conducteur. En conséquence, lorsque l'entrée à la borne W0 est"haute" pour un "1" binaire, la sortie 35 vraie à la borne 22 prise au collecteur du transistor non conducteur T4 sera en condition "haute" et la sortie complémentaire à la borne 23 prise au collecteur du transistor T2 sera en condition "basse". Inversement, si lorsque l'impulsion X est appliquée à la borne 21, la borne d'entrée W0 est en condition "basse" (W'n, diagramme de chronologie, 40 figure 3Î les transistors T1 et T4 seront conducteurs et les transistors T2 71 26014 7 2107851 et T3 seront non conducteurs. Ceci délivre une sortie "basse" à le borne vraie 22 et une sortie "haute" à la borne complémentaire 23. En considérant maintenant la manière suivant laquails 1'entrée des quatre générateurs valeur vraie/valeur complémentaire est raccordSe au circuit 5 d'adresse de lir;ne 38 associa à chacune des 16 rangées, las 8 sorties WO, WO, W1, W1, W2, \-12, W3 et W3 sont appliquées à un réseau d'interconnexion de décodeurs 24 qui à son tour raccorde diversss combinaisons des 8 sorties du circuit du décodeur 37 à chacune des portes dans les 18 circuits d'adresses 38 associés aux 16 rangées dans l'enssmble de mémoire. La combinaison de 10 la sortie du circuit du décodeur appliquée à chacune des 13 Dortes doit être telle qu'aucune porte ne doit recevoir la même combinaison. Les nertes T101 et T116 qui sont représentées aux figures 2A et 2B sont les portes associées à la première rangée et a la seizième rangée. Le tableau de la figure 4 représente la combinaison de la sortie des générateurs dans le circuit de décodais 15 37 appliqué à chacune des Dortes. Par exemple, à la porte T101, les entrées suivantes sont appliquées: W3, qui est la sortie complémentaire issue du générateur valeur vraie/valeur complémentaire associé à l'entrée W3, et W2, W1 et WO qui sont les sorties vraies issues des générateurs respectivement associés aux entrées W2, W1 et WO. 20 De la manière qui sera décrite ci-après, chacune des portes, par exemple T101, ne permettra que l'application d'une tension de niveau élevé aux cellules dans la rangée associée avec la porte si toutes les quatre bornes d'entrée 40 sont en condition "haute" lorsque le signal de transfert en condition "haute" est appliqué à la borne de transfert 28. Ce signal de transfert apparaîtra 25 comme un résultat du niveau de puisssance élevée appliqué à la microplaquette afin d'activer celle-ci par l'application des entrées X et Y au circuit de sélection de microplaquette 35 et au circuit à retard 3E. Ainsi, pendant la condition inactive ou de faible puissance de la microolaauette, il n'existe pas de signal "haut" sur la borne de transfert 28 et lors de l'activation 30 de la microplaquette, un signal "haut" apparaît sur la borne 28. Pendant la condition active ou de uissance élevée dans la microplaquette, une seule entrée de signal aux oornes d'entrée W0, W1, W2 et W3 provoquera le passage en condition "haute" des quatre bornes d'une porte particulière. Par exemple, étant donné que les bornes de sortie du générateur couplées à la porte T101 35 sont W3, W2, W1 et WO, la borne d'entrée du générateur VJ3 doit être en condition "basse" de façon que sa borne de sortie complémentaire W3 soit en condition "haute," et les bornes d'entrée du génératuer W2, W1 et WO doivent être en condition "haute", afin que les bornes de sortie vraie du générateur W2, W1 et W0 soient en condition "hauts". Cette combinaison des entrées du géné-40 rateur 20 résultera dans le passage en condition "haute" des quatre entrées 71 26014 0 2107851 40 de la seule porte T101. Aucune des "15 autres portes n'aura ses quatre entrées en condition "haute" suite à la combinaison d'entrées au générateur valeur vraie/valeur complémentaire. D'autre part, pendant la condition inactive de la microplaquette lorsque 5 la puissance faible est appliquée, on a décrit précédemment le fait que les 8 sorties des quatre générateurs dans le circuit de décodeur 38 sont en condition "haute"; en conséquence, pendant cette condition de faible puissance ou inactive, chacune des 16 portes, T101 à T116, aura ses quatre entrées 40 en condition "haute". Cependant, étant donné qu'il n'y a pas de signal 10 de transfert 28 appliqué pendant cette condition inactive, aucune des portes ne sera activée pour permettre l'application de niveaux de tension plus élevés pour alimenter leurs lignes associées. Puis, lors de l'activation de la microplaquette par l'application des impulsions X et Y, les circuits du générateur 20 seront activés et, si les entrées aux quatre bornes d'entrée 15 du circuit sont telles que décrites précédemment, seule la porte T101 aura quatre de ses entrées 40 en condition "haute," lorsque l'impulsion de transfert 28 y sera appliquée. Toutes les autres portes auront une de leurs bornes de sortie ou plus, amenée en condition "basse", suite à l'activation des générateurs 20. De cette manière, toutes les entrées à la porte de la ligne de 20 sélection seront en condition "haute" immédiatement après l'activation de la microplaquette, et il n'y aura pas d'autre retard si toutes les entrées 40 étaient dans la condition "basse" pendant la période inactive de la microplaquette. Ceci permet une économie de l'ordre de 10 à 15 nanosecondes dans une sélection de rangée lors de l'activation de la microplaquette. La cellule 25 de mémoire 39, reDrésentée aux figures 2A et 23 comporte des circuits à transistors double à émetteurs raccordés en croix TB2 et T63, chacun comportant un émetteur couplé à un émetteur de l'autre. Ces cellules de transistors à double émetteurs raccordés en croix fonctionnent de la manière décrite dans les brevets des Etats-Unis d'Amérique n° 3 423 737 et 3 505 573. Lorsque 30 ces cellules sont soumises à une alimentation à deux niveaux, 1e. fait que la cellule soit dans une condition active ou inactive sera déterminé par le niveau de tension sur la ligne de haut de mot (WT) 30. Cmme représenté dans le diagramme de chronologie de la figure 3, lorsque la cellule est dans la condition inactive, le niveau à la ligne 30 (WT) est de 0,9 volt, et lorsque 35 la rangée de cellules est activée, le niveau sur la ligne 30 [WT] augmente à 1,9 volts approximativement. Cependant, afin de lire et d'écrire des informations à partir des cellules de la manière décrite dans le brevet n° 3 423 737 précité, le niveau de tension sur la ligne de mdt (WE>) 31 doit être amené en condition" "haute" à partir d'un niveau de 0,1 volt dans la cellule inactive 40 à un niveau de 1,5 volts dans la cellule active. . - 71 26014 a 2107851 Afin d'assurer que l'information emmagasinée dans les cellules activées n'est pas perdue, lors de l'utilisation de cellules avec les configurations de transistors représentées, il est nécessaire que la ligne 30 soit amenée à son niveau de tension élevé avant que la ligne 31 soit amené à son niveau ^ de tension élevé, et que la ligne 30 demeure à son niveau de tension élevé après que la ligne 31 ait été abaissée à son niveau inactif pendant la transition de la cellule de la condition active à la condition inactive. Autrement dit, si le niveau de tension sur la ligne 31 excède le niveau de tension sur la ligne 30, l'information emmagasinée dans les cellules dans la rangée 10 particulière activée est pratiquement perdue. Afin ds s'assurer contre cela, on a prévu dans le fonctionnement du circuit de sélection de microplaquettes 35, du circuit à retard 36 et du circuit d'adresse 38, des retards aopropriés de façon que, comme représenté dans le diagramme de chronologie 3, le niveau de tension élevé sur la ligne 31 (WB), commence après que le niveau de tension 15 élevé ait été appliqué à la ligne 30 (WT), et se termine avant la fin du niveau de tension élevé sur la ligne (WT). En se référant aux figures 2A et 2B, on décrira maintenant la manière suivant laquelle la microplaquette est activée, les signaux de transfert sont appliqués et les délais approoriés prévus afin de mettre en accord les 20 lignes WB et WT. Si la microplaquette est sélectionnée, un signal X sera appliqué aux bornes 25 et 26 et une impulsion Y sera appliquée à la borne 27. La base du transistor T15 sera amenée à un niveau "haut" rendant le transistor T15 conducteur. Ceci amènera le noeud 34 à l'émetteur du transistor T15 en condition "haute", et la base du transistor T21 sera en condition 25 "haute", rendant ainsi le transistor T21 conducteur. Ceci amènera l'émetteur du transistor T21 en condition "haute" et, amènera également la borne de transfert 2B appliquée à la porte T101 en condition "haute". Avant de continuer, on notera que dans les circuits décrits ici en se référant aux figures 2A et 2B, certains transistors ont leurs bases court-circuitées à leurs collec-30 teurs. Ainsi, cour -circuités, le transistor en effet fonctionne comme une diode, la jonction base-émetteur étant la jonction diode. Dans la description précédente, on a indiqué que lors de l'application de l'impulsion X à la borne 25, la base du transistor T15 était en condition "haute", permettant ainsi l'établissement des niveaux tels que décrit. Cepen-35 dant, afin que la base du transistor T15 soit en condition "haute", il est nécessaire que le transistor T13 soit non conducteur. Le transistor T13 n'est non-conducteur que lorsque l'impulsion Y est appliquée à l'entrée 27 simultanément à l'application de l'impulsion X. Avec l'application de l'impulsion Y, la borne 27 est abaissée pratiquement à la masse. Dans cette condition, 40 la totalité du courant issue de la borne 25 traversera la résistance R14, 71 26014 10 2107851 les transistors T10 et T9 jusqu'à à l'entrée 27. Ceci est le cas puisque i le courant circularait alors à travers les transis tors T11, et T12 et la jonction base-émetteur du transistor T14. Etant donné que dans cette dernière hypothèse le courant traverserait trois jonctions 5 de diode par opposition aux deux jonctions de diode du premier chemin, la totalité du courant prendra le premier chemin décrit. Etant donné que très peu de courant Dasse au travers des transistors T11 et T12, la base du transistor T14 sera en condition "basse", le transistor T14 sera non conducteur et le collecteur de T14 sera en condition "haute". En conséquence, l'émetteur 10 du transistor T13 sera en condition "haute" et le transistor T13 sera non conducteur. Revenons maintenant en arrière et considérons l'effet d'un signal de transfert "haut" sur une borne de transfert d'un transistor tel que T101. Lorsque la borne 28 passe en condition "haute", même dans le cas où l'une 15 des quatre bornes d'entrée 40 est en condition "basse", le transistor T101 devient conducteur et le noeud 41 sera en condition basse. Le transistor T20 sera non conducteur et la ligne (WT) 30 demeurera au niveau bas inactif ou non-sélectionné de 0,9 volt. D'autre part, dans le cas de la ligne sélection née, c'est-à-dire lorsque toutes les quatre bornes d'entrées 40 à la porte 20 T101 sont en condition "haute", T101 sera non conducteur, le noeud 41 passera en condition "haute", rendant le transistor T20 conducteur, et la ligne (WT) 30 sera court-circuitée à la source de polarisation de 2 volts à la borne 42 au travers du transistor 20 et montera au niveau actif de 1,9 volts. On a indiqué précédemment que l'activation de la ligne (WB) 31 à son 25 niveau de tension plus élevé de 1,5 volts est retardée de façon qu'elle ne soit pas élevée jusqu'à l'apparition du front d'attaque de'impulsion (WT) 30 comme représenté dans le diagramme de chronologie de la figure 3. Ceci est réalisé de la manière suivante. Le transistor T18 est normalement conducteur, le collecteur du transistor T18 est normalement en condition "basse" et la 30 ligne 31 est en conséquence en condition "basse". Afin d'amener la ligne 31 en condition "haute", le transistor T18 doit être rendu non conducteur. Des circuits à retard appropriés assurent que le transistor T1B ne soit pas rendu non conducteur jusqu'à ce que la ligne (WT) 30 soit amenée à son niveau élevé. Afin que le transistor T18 soit non conducteur, le transistor T17 35 doit être rendu conducteur. Lorsque le transistor T20 est conducteur, la base du transistor T17 est amenée en condition "haute". Cependant, cela ne rendra pas le transistor T17 conducteur jusqu'à ce que son émetteur soit en condition "basse". La condition de l'émetteur du transistor T17 est commandée par l'impulsion d'entrée Y de la manière suivante, Avec l'application 4° de l'impulsion Y à la borne 27 et de l'impulsion X à la borne 26 dans àe 71 26014 " 2107851 circuit à retard 36, le transistor T22 est rendu conductsur. L'émetteur du transistor T22 et en conséquence la base du transistor T6 sont en condition "haute". En même temps, l'impulsion Y a abaissé l'émetteur du transistor T6 à une condition basse, rendant ainsi le transistor T6 conducteur. Il en résul-5 te que le collecteur du transistor T5 et en conséquence la base du transistor T7 sont en condition "basse", st le transistor T7 est rendu non conducteur. Ceci amène la base du transistor T8 à un niveau "haut", rendant ainsi le transistor Tfl conducteur. Le collecteur du transistor T8 passe en condition "basse", amenant ainsi l'émetteur du transistor T17 en condition "basse" st le transistor T17 prend la condition conductrice indiauée Drécédsmment nécessaire à la ligne (WB) 31 pour s'élever au niveau nécessaire oour les opérations de lecture et d'écriture. Le chemin de conduction résultant de l'aooli-cation de signaux X et Y au travers des transistors T5, T7, T8, T17 et T18 comparée à celui offert par les circuits pour élever le niveau de tension 15 de la ligne (WT) 30 entendre un retard suffisant pour que le front d'attaque de l'impulsion de tension sur la ligne CWB] se produise toujours après le bord d'attaque de l'impulsion de tension sur la ligne [WT) comme représenté dans la figure 3. Afin d'assurer que la ligne (WB) 31 est abaissée à son niveau inactif 20 avant l'abaissement de la ligne (WT) 30, l'impulsion Y est de durée plus courte que l'impulsion X. Pendant la période après l'arrêt de l'impulsion Y et où l'impulsion X continue, un circuit est nrévu assurant la chute de la ligne (WB) 31 à son niveau de tension faible avant que la ligne (WT) 30 n'en fasse autant. Ceci est commandé par la commanda des niveaux aux noeuds 25 critiques 33 et 34. Le circuit est disposé d'une telle manière que le noeud 34 ne peut pas passer en condition "basse" avant qus le noeud 33 ne passe en position "haute". Puisqu'il est nécessaire pour l'émetteur du transistor T17 et en conséquence pour le noeud 33 de passer en condition "haute" si la ligne (WB) 31 doit venir en Dosition "basse", la ligna 31 doit venir en 30 position "basse" avant que le noeud 34 et en conséquence la ligne 30 vienne en condition "basse". Afin d'illustrer cela, lorsque l'impulsion Y prend fin T6 est rendu non conducteur, rendant ainsi le transistor T7 conducteur étant donné que l'impulsion X est toujours appliquée à travers le transistor T22. Ceci rend le transistor T8 non conducteur, élevant ainsi le collecteur du 35 transistor T8 et en conséquence le noeud 33 à la condition "haute". Ceci provoque le passage en condition "haute" de l'métteur du transistor T17, le rendant non conducteur et rendant le transistor T18 conducteur qui à son tour amène sur la ligne (WB) 31 en condition "basse". Au meme moment, l'émetteur du transistor T10 raccordé au noeud 33 passe aussi en condition haute. 40 Etant donné que l'autre émetteur du transistor T10 est déjà en condition 71 26014 12 210.7851 "haute", puisque le transistor T9 est non conducteur, puisque l'impulsion Y, a pris fin, le transistor T10 est rendu non conducteur. L'impulsion X, qui est toujours appliquée, provoque un chemin de courant à travers les transistors T11 et T12, ce qui amène la base du transistor T14 en condition 5 "haute". Ceci rend le transistor T14 conducteur et en conséquence le transistor T13 conducteur. Cette opération amène la base du transistor T15 en condition "basse", rendant le transistor T15 non conducteur, indépendemment du fait que l'impulsion X soit ou non toujours apDliquée. Etant donné que le noeud 34 est amené en condition "basse", la ligne CWT) 30 retourne à son 10 niveau "bas" ou inactif. On notera qu'une fois qu'une rangée donnée est sélectionné et que le niveau de puissance élevée est appliqué afin d'actionner la rangée, l'écriture et la lecture d'une cellule particulière dans la ligne activée est réalisée de la manière décrite dans le brevet des EUA n° 3 423 727, par l'applica-15 tion de signaux appropriés aux lignes 43 et 44 associées à la cellule. La sélection de la cellule ou de la colonne appropriée est réalisée par le circuit de décodage du même type que le circuit de décodage 37, et interconnecté aux 8 colonnes par un réseau d'interconnexion de décodeurs similaire au réseau 24. La seule différence est dans le fait qu'au lieu de sélectionner l'une 20 des 16 lignes, une seulement des 8 lignes doit être sélectionnée. On décrira maintenant une autre réalisation du générateur valeur vraie/ valeur complémentaire, représentée à la figure 5. Ce générateur peut remplacer le générateur 20. Sa fonction est exactement la même. Lorsqu'aucune impulsion -n'est appliquée aux bornes 50 et 51, tous les transistors sont inactifs et 25 les bornes de sortie 52 et 53 sont en condition haute. Ainsi, Wn et Wn sont en condition haute. Lorsque l'impulsion X est appliquée aux bornes 50 et 51, et s'il existe une entrée positive à la berne d'entrée 54, les transistors T10 et T41 sont rendus conducteurs. Le transistor T42 est non conducteur. Le transistor T43 est conducteur, amenant la borne.complémentaire 53 en condi-30 tion "basse", rendant ainsi le transistor T44 non conducteur et amenant la borne de valeur vraie 52 en condition haute. Sien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de 1'invention appliquées à des modes de réalisation préférés de celle-ci, il est évident oue l'homme de l'art peut 35 y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. 71 26014 13 2107851 REVENDICATIONS 1.- Dispositif d'adressage pour appliquer sélectivement un niveau de tension déterminé à des éléments de mémoire au moyen de lignes de sélection, caractérisé en ce qu'il comprend: 5 des moyens pour fournir ce niveau de tension déterminé, une pluralité de disppsitifs de porte, chacun d'eux étant associé à une ligne de sélection et recevant une configuration de signaux binaires d'entrée et un signal de transfert, pour connecter sélectivement le niveau de tension déterminé aux éléments de mémoire connectés à la ligne de sélection à laquelle 10 il est associé uniquement lorsqu'il reçoit le signal de transfert et une configuration de signaux binaires d'entrée présélectionnée, des moyens de décodage pour recevoir une configuration de signaux binaires représentative de la sélection d'une ligne de sélection, et pour appliquer au dispositif de porte associé avec la ligne de sélection sélectionnée la 15 configuration de signaux binaires d'entrée présélectionnée nécessaire pour que le dispositif de porte connecte le niveau de tension déterminé à la ligne de sélection sélectionnée, des moyens pour appliquer simultanément un signal de transfert intermittent à chacun des dispositifs de porte, et 20 des moyens pour appliquer par intermittence une alimentation aux moyens de décodage pendant des périodes en corrélation avec l'application du signal de transfert, le signal de transfert et les configurations de signaux binaires d'entrée étant appliqués simultanément aux dispositifs de porte, et en ce que 25 les moyens de décodage comprennent des moyens pour appliquer la confi- guration de signaux binaires d'entrée présélectionnée à chaque dispositif de porte pendant que l'alimentation n'est pas appliquée aux moyens de décodage, et pour supprimer la configuration de signaux binaires d'entrée de tous les dispositifs de porte excepté du dispositif de porte associé avec la ligne 30 de sélection sélectionnée pendant que l'alimentation est apoliquée, la configuration de signaux binaires d'entrée présélectionnée n'étant ainsi appliquée qu'au dispositif de porte de la ligne de sélection sélectionnée en même temps que le signal de transfert. 2.- Dispositif d'adressage selon la revendication 1, caractérisé en ce que 35 les dispositifs de porte comprennent une pluralité de bornes d'entrée auxquelles la configuration de signaux binaires d'entrée est appliquée, et en ce que les signaux appliqués à ces bornes d'entrée ont tous le même état binaire. 71 26014 14 2107851 3.- Dispositif d'adressage selon la revendication 2, caractérisé en ce que les moyens de décodage comprennent: une pluralité de générateurs valeur vraie/valeur complémentaire recevant une configuration de signaux formée par une pluralité de bits binaires en 5 parallèle, représentative de la ligne de sélection sélectionnée à laquelle le niveau de tension déterminé doit être appliquée, chacun de ces bits étant appliqué à un générateur différent, et chaque générateur fournissant respectivement à deux bornes de sortie la valeur vraie et la valeur complémentaire du bit appliqué au générateur, et 10 des moyens d'interconnexion pour connecter les bernes de sortie vraie et les bornes de sortie complémentaire de chaque générateur à l'une des bornes d'entrée d'un dispositif de porte différent, ces bornes de sortie vraie et ces bornes de sortie complémentaire étant connectées aux dispositifs de porte de telle sorte que la borne de sortie de chaque dispositif de porte est con-15 nectée à une combinaison différente de bornes de sortie de générateurs, chaque générateur fournissant les sorties valeur vraie/valeur complémentaire lorsque l'alimentation est appliquée aux moyens de décodage, et un bit 1 à chacune de ses sorties pendant que l'alimentation n'est pas appliquée. 4.- Dispositif d'adressage selon la revendication 3, caractérisé en ce que 20 chaque générateur valeur vraie/valeur complémentaire comprend une paire de transistors montés en émetteur commun, le collecteur de l'un d'eux étant connecté à la base de l'autre, l'un des transistors étant conducteur lorsque l'autre est non conducteur, la sortie d'un transistor étant la borne de sortie vraie et la sortie de l'autre transistor étant la borne de sortie ccmplémen-25 taire, chaque transistor étant non conducteur lorsque l'alimentation n'est pas appliquée fournissant ainsi un bit 1 sur les deux bornes de sortie vraie et complémentaire, et un seul transistor étant sélectivement rendu conducteur quand l'alimentation est appliquée, le transistor ainsi rendu conducteur fournissant un bit 0, et la sélection du transistor rendu conducteur étant 30 fonction de l'état binaire du bit appliqué au générateur.