20^8037 La présente invention concerne les registres à décalage à phases multiples qui trouvent une applications dans les systèmes calculateurs en tant que mémoire ou en tant qu'élément d'emmagasinage temporaire pour des données numériques attendant d'être utilisées dans les circuits logiques suivants. 5 Plus spécifiquement» la présente invention concerne un étage de registre à décalage à transistor à effet de champ, dynamique, à trois phases dans lequel chaque étage du registre à décalage est formé de trois circuits inverseurs chacun ayant un; noeud connecté à la grille d'un transistor à effet de champ appartenant à l'inverseur suivant. Trois inverseurs dont chacun 10 a une phase associée, est le nombre minimal par étage de registres à décalage requis pour empêcher un bit donné d'agir sur un bit adjacent. Il résulte dB l'agencement représenté que les effets de redistribution de charge sont rigoureusement éliminés, que les besoins de superficie de blocs peuvent être réduits et qu'un fonctionnement plus rapide est obtenu étant donné que le 15 noeud de chaque inverseur accuse une décharge à travers un seul dispositif. L'absence d'effet de redistribution de charge contribue également à un fonctionnement plus rapide. Les systèmes de registre à décalage de l'art antérieur sont du type à deux phases ou à quatre phases et incorporent de six à huit transistors 20 par étage de registre à décalage. Un registre à décalage à deux phases de type connu incorpore six transistors à effet de champ (FET). Deux des transistors sont utilisés en tant que portes de transmission entre les étages de l'inverseur. Les portes de transmission sont commandées, ainsi que le transistor à effet de champ de l'inverseur, par une impulsion horloge de sorte que 25 lorsque l'impulsion horlogB s'arrête, la porte de transmission est fermée (état inactif) et la capacité de la grille de l'un des transistors à effet de champ de l'inverseur suivant est conditionnée pour rendre passant ou bloqué son transistor FET associé, suivant le signal d'entrée appliqué initialement. Lorsque l'inverseur suivant est soumis à une impulsion, une porte de 30 transmission associée connectée à l'étage suivant du registre est excitée et, suivant la condition de la capacité de la grille de l'inverseur suivant, le premier inverseur dy l'étage suivant est mis en service ou hors service (état respectivement actif et inactif) etc.. à travers les inverseurs et les étages de registre à décalage. Le registre à deux phases décrit ci-dessus 35 fournit un trajet à la masse lorsque deux transistors d'un inverseur quelconque sont passants (ou conducteurs du courant) provoquant une dissipation d'énergie indésirable. Outre le problème de dissipation d'énergie présent dans une réalisation à deux phases, par suite des besoins de gain, un des transistors dans chaque circuit inverseur doit être considérablement plus 40 grand que l'autre augmentant de ce fait la surface de la zSne globale, dont 70 18631' 2 2048037 la réduction est au contraire très importante dans les systèmes à circuits intégrés. En outre, étant donné que la grille d'un inverseur doit être utilisée dans deux dispositifs en série, le'fonctionnement du circuit est plus lent. 5 Des registres è décalage à quatre phases de type connu, bien entendu, souffrent du fait qu'ils nécessitent une horloge supplémentaire et quelques uns nécessitent plus de six dispositifs à transistor comme cela est 1b cas dans le registre à décalage à deux phases. Cependant, ces inconvénients sont particulièrement contre balancés par le fait qu'il n'y a pas de courant conti-10 nu dans les registres à décalage à quatre phases connus. Tous les courants servent uniquement à charger ou à décharger les capacités. En conséquence, il n'y a pas de problème de division de la tension, tels que ceux rencontrés dans les circuits à deux phases. Ceci permet l'usage de dispositifs de dimension très réduite, ce qui donne finalement une réduction importante de la 15 zône des circuits, ce qui entraîne une dissipation d'énergie plus faible. Un effet de redistribution de tension est cependant présent par suite du fonctionnement quelque peu plus lent des circuits. Comme cela a été indiqué ciJdessus, étant donné que les registres à décalage à deux phases nécessitent des dispositifs grands, il apparaît qu'une 20 densité de circuit plus grande peut être obtenue en utilisant des circuits à quatre phases. En connaissant la dimension des dispositifs et en sachant que le registre à décalage à quatre phases nécessité des dispositifs plus petits que le registre à décalage à deux phases, on peut s'attendre à une réduction double ou triple de la z6ne requise. Cependant, par suite du grand 25 nombre requis d'interconnexions, dans le registre à décalage à quatre phases, ce registre nécessite environ la moitié de la z6ne" d'un registre à décalage à deux phases équivalent et à un meilleur fonctionnement. D'après ce qui précède, il peut être observé que l'addition d'une phase horloge n'est pas nécessairement une entrave à la sélection d'un registre à décalage à quatre 30 phases au détriment d'un registre à décalage à deux phases lorsque d'autres facteurs, tels que la superficie et une réduction importante de la dissipation d'énergie contrebalancent le fait de la présence d'une horloge supplémentaire. Tous les autres facteurs étant équivalents, la réduction de la dissipation d'énergie et de la zfine surfacique nécessaire apparaîtrait compenser largement 35 le fait qu'il puisse être requis moins de transistors dans un registre à décalage ayant moins de phase horloge. Puisqu'une densité élevée ainsi qu'une dissipation d'énergie réduite sont importantes dans un type de mémoire quel-cBnquë; toute réalisation qui peut réduire" là zône surfëciquè en réduisant • 'soit le~nombre des dispositifs requis,' soi tnleur dimension," qui, à leur tour, 40-* réduirait la 'dissipation de l'énergie si aucun courant continu n'était requis, 18631 3 2048037 serait dans les registres à décalage, une alternative extrêmement attrayante puisque tous les registres à décalage connus souffrent d'une absence d'au moins une des caractéristiques souhaitables définies ci-dessus. La présente invention, de façon générale, comprend plusieurs inverseurs 5 dont chacun est formé par un élément à faible impédance et d'un élément à impédance contrôlés connectés à un noeud. Le noeud d'un inverseur est connecté directement à l'élément à impédance contrôlée de l'inverseur suivant. Chacun des inverseurs est connecté à une source de tension. La premier inverseur de chaque étage de registre à décalage comprend des moyens pour appliquer 10 un signal d'information à son élément à impédance contrôlée. Conformément à un des aspects plus spécifiques de la présente invention, un étage de registre à décalage comprend trois circuits inverseurs dont chacun est formé par une paire de transistors à effet de champ connectée en série, chaque inverseur étant connecté à sa propre horloge d'impulsions. Un noeud 15 interne de chaque inverseur est directement connecté à la grille d'un transistors à effet de champ de l'inverseur suivant. Le premier inverseur dHjn étage est commandé à partir d'une source d'information ou à partir d'unétage de registre à décalage précédent. Durant le fonctionnement, le noeud du premier inverseur est chargé incon-20 ditionnelement par l'application d'une tension en provenance de sa source d'impulsion horloge associée. L'état du noeud du premier inverseur qui est directement couplé à la grille d'un transistor à effet de champ de l'inverseur suivant est établie définitivement lorsque la source d'impulsions horloge du premier inverseur est mise hors service et compte tenue de l'état binaire 25 de la source d'information Si la source d'information est à l'état binaire "1", et si cette action permet la conduction du transistor à effet de champ à la grille duquelle est connectée la source d'information, il est fourni un trajet à la masse pour décharger la capacité au noeud du premier inverseur à la terre, appliquant de ce fait le potentiel de la masse à la grille d'un 30 des transistors de l'inverseur suivant. Si la source d'information est à l'état "0" le transistor à la grille duquel elle est connectée reste bloqué, le noeud du premier inverseur reste aux environs du potentiel de la source d'impulsion horloge et ce potentiel est appliqué à la grille d'un des transistors de l'inverseur suivant. Chaque inverseur suivant répond comme le fait 35 le premier inverseur lors de l'application d'une impulsion de l'horloge associée et le signal d'information passe d|un inverseur au suivant jusqu'à ce qu'il passe d'un étage de registre donné à un dispositif de sortie quelconque ou au premier inverseur d'un étage suivant du registre. Le passage au travers dB trois inverseurs d'un étage de registre à décalage inverse les informations 40 qui apparaissaient à l'entrée du premier inverseur, mais ceci n'est pas 18631 4 2048037 considéré comme étant gênant étant donné que l'utilisation d'un nombre pair d'étages dans le registre à décalage va restituer l'information correcte. L'étage de registre à décalage décrit ci-dessus peut être réalisé en utilisant deux transistors à effet de champ par inverseur ou bien dans un 5 autre mode de réalisation, chaque inverseur peut être formé par un transistor à effet de champ et par une diode. En utilisant l'un ou l'autre de ces deux montages, il peut être observé que la dissipation d'énergie est réduite à un minimum étant donné qu'il n'y a aucun courant continu qui circule. Seul un courant alternatif circule durant les charges-décharges. 10 En conséquence, un objet de la présente invention consiste à fournir un registre à décalage à trois phases, du type dynamique qui a une dissipation réduite, des besoins de surface de bloc réduits, et qui peut être nettement plus rapide que les registres à décalage de l'art antérieur par suite de l'élimination des effets de redistribution de tension. 15 Un autre objet de la présente invention consiste à fournir un registre à décalage à trois phases, dynamique, qui soit de construction plus simple que les registres à décalage de l'art antérieur. D'autres objets caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés 20 à ce texte, qui représentent un mode de réalisation préféré de celle-ci. La figure 1 représente un schéma d'un étage de registre à décalage à trois phases, dynamique, dans lequel chacun des trois inverseurs est formé par des transistors à effet de champ. La figure 2 est un schéma de la configuration des impulsions appliquées 25 à chacune des phases de l'étage de registre à décalage de la figure 1 montrant la synchronisation par rapport à un signal d'information qui est appliqué sur la grille d'un transistor à effet de champ du premier inverseur. La figure 3 est un schéma d'un étage de registre à décalage à trois phases dans lequel un transistor à effet de champ de chaque inverseur a été 30 remplacé par une diode. La figure 3 représente également un autre agencement d'inverseur à diode et à transistor FET dans lequel une des électrodes du transistor à effet de champ de chaque inverseur est connectée à un potentiel commun• La figure 1 représente un schéma d'un registre à décalage à trois phases 35 dynamiques 1 formé par trois circuits inverseurs 2, 3 et 4. L'inverseur 2 comprend les transistors à effet de champ T1 et T2 connectés en série et procurant un noeud N1. La grille 5 du transistor T1 est connectée au drain et è une source d'impulsions de tension représentée par $1 sur la figure 1. La source 7 du transistor T2 est connectée à la mime source d'impulsions 40 de tension $1, qui, à des fins de clarté, a été représentée par urv bloc 70 18631 5 2048037 distinct sur la figure 1. Il est à remarquer que les deux- blocs représentés par 1 sont actionnés simultanément à partir d'un circuit basculeur ou de tout autre élément semblable qui n'a pas été représenté. La grille 8 du transistor 12 reçoit las informations de données; elle est représentée pour cela 5 connectée à un bloc de source d'informations 9 qui peut être une source de donnée binaire par exemple. La connexion à la source d'informations 9 a été représentée à titre d'exemple, mais il est bien compris que la grille 8 du transistor 2 pourrait être connectée également à la sortie d'un étage de registre à décalage qui est semblable à tous égards au registre à décalage 10 1 qui va être décrit. Sur la figure 1, l'inverseur 3 comprend les transistors T3 et T4 qui sont connectés en série à un noeud N2. Le transistor T3 a sa grille 10 connectée à son drain 11 et les deux sont à leur tour connectés à une source d'impulsion de tension représentée sur la figure 1 par le bloc 2. La source 15 12 du transistor T4 est également connectée à une source d'impulsion de tension représentée sur la figure 1 par le bloc 2. La grille 13 du transistor T4 est représentée comme étant connectée au noeud N1 de l'inverseur 2. L'inverseur 4 comprend les transistors T5 et T6 qui sont connectés en série au noeud N3. La grille 14 du transistor T5 est représentée comme étant 20 connectée au drain 15; les deux sont à leur tour connectés à une source d'impulsion de tension représentée par le bloc 3 sur la figure 1. La source 16 du transistor T6 est également connectée à la même source d'impulsion de tension 3, La grille 17 du transistor T3 est représentée comme étant connectée au noeud N2 de l'inverseur 3. 25 Sur la figure 1, le noeud N3 est représenté comme étant connecté à un bloc de sortie 18. La sortie 18 pourrait être la grille du premier inverseur d'un étage de registre suivant ou tout autre sorte de dispositif de sortie. Les transistors à effet de champ peuvent être du type pnp ou npn. Le schéma de la figure 1 choisit à titre d'exemple des transistors npn. 30 Pour la fabrication de ces dispositifs à canal n, il est fait usage d'un substrat au silicium, au germanium, ou tout autre semiconducteur approprié, de type de conductivité p. Une couche d'isolement telle que du dioxyde de silicium, de l'oxyde d'aluminium ou du nitrure de silicium, est déposée sur la surface de la pastille de type de conductivité p. En utilisant des 35 procédés d'attaque et photolythographiques, deux ouvertures très proches l'une de l'autre sont faites dans la couche d'isolement, ouvertures par lesquelles, au moyen de procédés de diffusion, il est introduit un dopant de type tie conductivité n tel que de l'arsenic ou. du bore afin de fournir les Régions de conductivité de type n qui agissent err tant que régions source 40 et drain dans le-.transistor à effet* de champ fini. Après diffusion des "régions 18631 6 2048037 de type de conductivité n, la métallisation destinée à la grille et qui fait contact avec la source et le drain, est formée dans les ouvertures du matériau isolant sur les régions diffusées et sur une mince région grille d'oxyde préalalblement formée entre les' diffusions source et drain. Dans le cas d'un 5 transistor à effet de champ de canal de type ri ou npn, une tension positive sur la grille et la source permet la formation d'un canal de type n dans la région de type de conductivité p entre les diffusions de type n formant un trajet de faible impédance. Lorsqu'il n'y a pas de potentiel appliqué à la grille, le canal n'est pas formé et le transiter est bloqué fournissant 10 un trajet d'impédance élevée au courant qui essaie de circuler entre la source et le drain. Tous les transistors représentés sur la figure 1 peuvent être formés sur le mime substrat avec des métallisations appropriées utilisées pour obtenir les connexions requises. En fait, il est possible de fournir un grand nombre d'étages inverseurs 1 sur un seul semiconducteu de sorte 15 qu'un registre à décalage comprenant des centaines d'étages peut être formé sur un seul bloc semiconducteur. Pour une description plus détaillée de la fabrication et des caractéristiques des transistors à effet de champ, on se .référera au livre "MOSFET in circuit design", Texas Instrument Electronics Sériés, R.M. Crawford, Me Graw-Hill Book Co 1967. La caractéristique princi-20 pale du transistor à effet de champ, qui lui permet d'être utilisé pour la réalisation de registres à décalage dynamiques et autre est la possiblité d'emmagasiner une charge sur la capacité de la porte, ce qui vient du fait que la porte ou élément de commande du transistor de champ est distante et isolée de la source du drain et du substrat semiconducteur. 25 On va maintenant se référer aux figures 1 et 2 qui montrent la distri bution dans le temps d'une impulsion d'information par rapport aux impulsions d'horloge de chacune des phases. La configuration d'impulsions est celle qui est utilisée quand le registre à décalage 1 est supposé être le premier étage parmi plusieurs étages analogues. Dans le cas où aucune impulsion d'hor-30 loge n'est appliquée et aucune information n'est appliquée à l'étage 1, toutes les capacités des portes des transistors T1 à T6 sont dans la condition déchargée.' Comme indiqué précédemment les transistors T1 à T6 sont supposés être des transistors à canal n de caractéristiques pratiquement identiques. On va maintenant sé référer à la figure 2, sur laquelle la source d'impulsions 35 d'horloge 1 est excitée et une impulsion de tension 20 est appliquée à l'inverseur 2. L'application de l'impulsion 20 à l'inverseur 2 rend conducteur le transistor T1 et charge inconditionnellement la capacité de la porte ou grille de commande 13 du transistor 14 par l'intermédiaire du noeud N1 de l'inveréeur 2. La disparition de l'impulsion 20 en provenance de la source cl'impulsion î"rend le transistor T1 non conducteur du courant, ce qui élimine 70 18631 7 2048037 alors un trajet dé décharge pour la charge emmagasinée sur la capacité grille du transistor T4. A ce stade, si la source d'information 9 est actionnée, le transistor est rendu conducteur du courant par l'application de l'impulsion d'information 21 (représentant une condition binaire "un") sur la grille 5 a du transistor T2. La conduction du transistor T2 assure un trajet de décharge pour la charge emmagasinée sur la capacité grille du transistor T4 étant donné que la source $1 est maintenant rigoureusement au potentiel terre. Il est à noter que la décharge de la capacité grille du transistor T4 par le transistor T2 s'est faite dans l'intervalle de temps séparant l'application 10 des impulsions horloge en provenance des sources et $2. Ceci est important du point de vue vitesse de fonctionnement étant donné que les registres à décalage à quatre phases et à deux phases de type connu décrits ci-dessus nécessitent l'application d'une impulsion de phase ou horloge pour décharger l'information emmagasinée sur les capacités grille des transistor. Il est 15 également à noter que l'impulsion d'information 21 qui par exemple pourrait représenter une condition binaire "un" apparaît à la grille 13 du transistor T4. Dans ce qui suit, il va être observé qu'une condition binaire "un" à l'entrée de l'étage de registre à décalage 1 apparaît en tant que "zéro" binaire è la sortie du dernier inverseur de l'étage de registre à décalage 20 1 et vice versa» Il est à remarquer que la durée de l'impulsion 21 sur la figure 2 représente la durée minimale requise et est représentée de cette façon uniquement à titre d'exemple. L'impulsion 21 peut chevaucher l'impulsion 2o et 22, par exemple, sans affecter aucunement le fonctionnement de l'étage de registre 1. 25 La charge inconditionnelle de la capacité grille du transistor T4 et sa décharge par le transistor T2 ayant été faites, la source d'impulsion $2 dpplique une impulsion 22 à l'inverseur 3. L'application de l'impulsion 22 à l'inverseur 3 rend le transistor T3 conducteur chargeant ainsi la capacité grille associée à la grille 17 du transistor T6. Durant l'application de 30 l'impulsion 22 à partir de la source d'impulsion $2, le transistor T4 reste à la condition bloquée étant donné que le potentiel sur sa capacité grille est au potentiel terre» Lorsque la source d'impulsion $2 devient inactive, les transistors T3 et T4. Il en résulte que la capacité grille dû transistor T6 reste chargée à la valeur de la tension de l'impulsion 22. A nouveau, 35 il est à remarquer que les informations apparaissant à la grille 18 du transistor T6 ont été inversées par rapport à ce qu'elles étaient à la grille 13 du transistor T4 et que ces informations sont les mêmes que celles appliquées à la grille du transistor T2» Une fois la capacité grille du transistor T6 chargée, la source d'impul-40 ion $3 applique une impulsion horloge 23 à l'inverseur 4. L'application de 70 18631 8 2048037 l'impulsion 23 à l'inverseur 4 rend les transistors T5 et T6 conducteurs du courant puisque ces deux transistors ont des potentiels positifs appliqués à leurs grilles 14 et 17 et à leurs sources 15 et 16. Lorsque l'impulsion horloge 23 cesse d'être appliquée, le transistor T5 est bloqué mais le tran-5 sistor T6, avec sa capacité grille chargée aux environs du potentiel de la source d'impulsion $2 et avec le potentiel de la source 3 apparaissant au noeud N3 en provenance de la sortie 18» reste conducteur du courant. 11 en résulte que les sortie 18 pouvant être reliée à la capacité d'entrée de l'étage suivant se produit une décharge à travers le transistor T6 pour atteindre 10 le potentiel terre. Lorsque les informations appliquées à partir de la source d'information S sont maintenues au potentiel terre» qui par exemple peut représenter un "zéro" binaire, le transistor T2 de l'inverseur 1 est maintenu à la condition de non conduction ou bloquée, de sorte qu'en enlevant la tension en provenance 15 de la source d'impulsion #1, la charge emmagasinée sur la capacité grille associée à la grille 13 du transistor T4 "voit", une impédance élevée au noeud N1 étant donné que les deux transistors T1 et T2 sont bloqués, et reste à la tension à laquelle elle a été chargée durant l'impulsion 20. Lors de l'application de l'impulsion $2, le noeud N2 qui est connecté à la grille 20 17 du transistor T6 est inconditionnellement chargé et lors de la disparition de l'impulsion en provenance de la source d'impulsion $2, étant donné que le transistor T4 est conducteur du courant, la capacité grille du transistor T6 se décharge à travers le transistor T4 pour atteindre la masse. A ce stade, il est à noter qu'au moins trois étages inverseurs sont 25 nécessaires pour faire passer un bit donné de l'entrée à la sortie. Par exemple, si il est fait usage uniquement de deux inverseurs et de deux sources d'impulsion 1 et $2, les informations emmagasinées à la capacité de noeud du second inverseur seraient détruites lors de l'application dB l'impulsion $1 afin d'amener de nouvelles informations dans l'étage de registre à décalage et 30 de les emmagasiner à la capacité du noeud N1 du premier-inverseur. En considérant seulement les inverseurs 2 et 3 et en supposant que le noeud N2 ait été chargé et reste dans cette condition après la fin d'une impulsion en provenance de la source d'impulsion $2, la source d'impulsion $1 est à nouveau actionnée pour amener les informations dans l'inverseur 2. Etant donné que 35 l'application d'une impulsion en provenance de la source d'impulsion 1 à l'inverseur 2 charge inconditionnellement le noeud N1 à un potentiel, les informations sous la forma de charge emmagasinée au noeud N2 vont être déchargées à travers le transistor T4 étant donné qu'un potentiel positif est appliqué à la grille 13 et au noeud N2. Lorsque le noeud N2 est au potentiel de la 40 terre, cela ne détruit pas les informations mais si le noeud N2 est chargé 18631 g 2048037 à un potentiel, l'application d'une impulsion en provenance de la source . 1 va décharger ces informations à la masse à travers le transistor T4, détruisant ainsi ces informations. Le nouvel agencement de la présente invention résulte du fait que plusieurs inverseurs identiques, peuvent être utilisés 5 si la capacité au noeud d'un inverseur est inconditionnellement chargée durant une impulsion d'horloge et conditionnellement déchargée durant l'intervalle de temps séparant deux impulsions horloge, et la destruction des informations des inverseurs adjacents était évitée par l'adjonction d'un troisième, inverseur et d'un horloge. En utilisant, ces conceptions, l'appli-10 cation des tensions au premier inverseur d'un étage de registre à décalage ne détruit pas un bit d'information préalablement introduit. Il en résulte que la fabrication du dispositif a été simplifiée, qu'il a été obtenu une opération plus rapide en éliminant l'effet de redistribution de charge et que la dissipation de l'énergie a été sensiblement réduite par rapport au 15 registre à décalage de l'art antérieur connu. L'utilisation des portes de transmission ou d'isolement de l'art antérieur permettait à un système à deux phases d'être utilisées mais ceci au dépend d'une zône surfacique plus grande, d'une plus faible vitesse et d'une dissipation d'énergie plus élevée. La figure 3 représente un registre à décalage 1 dans lequel les diodes 20 D1, D3 et D5 ont été substituées aux transistors T1, T3 et T5 de la figure 1. Etant donné que les diodes D1, 03 et D5 sont des éléments à impédance faible lorsqu'elles sont alimentées dans le sens direct, et des éléments à impédance élevée lorsqu'elles sont alimentées dans le sens inverse, elles fonctionnent exactement comme les transistors T1, T3 et T5 lorsque les sources 25 d'impulsion horloge 1, $2 et 3 sont respectivement appliquées et ensuite supprimées. Ainsi, l'application de l'impulsion 20 en provenance de la source $1 charge inconditionnellement la noeud N1 de la même manière que le noeud N1 a été chargé lorsque 1 a été appliqué par le transistor T1 de la figure 1. Le fonctionnement du système d'inverseurs à diodes et à transistors FET 30 de la figure 3 est exactement le même que celui du registre à décalage 1 de la figure 1. Sur la figure 3, les sources 7, 12 et 16 des transistors respectifs T2, T4 et T6 sont représentées comme étant connectées respectivement par les lignes en pointillés 31, 32 et 33 au potentiel terre. Dans cet autre 35 agencement, la conductance de la diode D1 doit être suffisamment supérieure à celle du transistor T2 pour pour fournir une charge suffisante afin de charger inconditionnellement la capacité grille du transistor T4 durant l'application de l'impulsion 20. Dans l'agBncement où les drains sont mis à la masse, la charge sur les sources d'impulsion $1, 2, et 18631 2048037 est appliqué à une impulsion horloge. Cependant, le fonctionnement pourrait être plus rapide étant donné l'impédance plus faible des diodes et la zône surfacique du bloc conducteur pourrait être un peu plus réduite par rapport à la zône surfacique requise dans la réalisation de l'étage de registre à 5 décalage de la figure 1. Aucun paramètre spécifique relatif aux caractéristiques de diode et de transistor à effet de champ n'ont été donnés étant donné que les besoins sont tels que pratiquement tout dispositif de mode de renforcement, soit sous forme de dispositifs discrets, soit sous forme monolithique, s'ils sont 10 attaqués et connectés de la façon décrite, va pouvoir fonctionner. Il peut Être utilisé des transistors et des diodes de type classique. Dans la description préalable, les termes "inconditionnellement" chargés et "conditionnellement" déchargés ont été utilisés. Par crainte de confusion dans la signification de ces termes, il est bien compris que le terme "incon-15 ditionnellement chargé" signifie qu'un noeud et sa capacité associée sont chargés au potentiel de l'horloge chaque fois que l'horloge est actionnée. Le terme "conditionnellement déchargé" signifie qu'un noeud ou sa capacité associée est soit maintenu à une condition chargée soit déchargée suivant qu'il est fourni ou non un trajBt à faible impédance pour la décharge à tra-20 vers un élément à deux conditions. Bien que l'on ait décrit dans ce qui précède et représenté sur le dessin, les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, 25 sans pour autant sortir du cadre de ladite invention. 70 18631 n 2048037 REVENDICATIONS 1.- Etage de registre à décalage caractérisé en ce qu'il comprend: un premier, un second et un troisième circuit chacun contenant un noeud auquel est connecté un élément sensible à la présence d'une charge électrique; 5 un moyen connecté à chacun desdits circuits pour appliquer incondition nellement une charge audit élément à travers lesdits noeuds lors de la présence d'impulsions et un moyen connecté à chacun desdits circuits pour maintenir ladite charge ou décharger ledit élément à travers lesdits noeuds durant les intervalles 10 séparant lesdites impulsions. 2.- Etage de registre à décalage selon la revendication 1_, dans lequel ledit élément sensible à la présence de la charge électrique est la capacité grille .d'un transistor à effet de champ. 3.- Etage de registre à décalage selon la revendication 1, dans lequel ledit 15 moyen pour maintenir ladite charge ou permettre la décharge desdits éléments est un dispositif à impédance contrôlée qui se trouve dans un état de conduction ou de non conduction selon le niveau binaire du signal desdites impulsions. 4.- Etage de registre à décalage selon la revendication 3, dans lequel ledit 20 dispositif à impédance contrôlée est un transistor à effet de champ à grille isolée. 5.- Etage de registre à décalage comprenant plusieurs inverseurs dont chacun comprend un élément ayant au moins une caractéristique unidirectionnelle et un élément à impédance contrôlée connecté à un noeud, le noeud d'un inver-25 seur étant directement connecté à l'élément de contrôle de l'impédance de l'inverseur suivant, et un moyen connecté à chaque inverseur pour appliquer des courants successivement au noeud de chaque inverseur. g _ Etage de registre à décalage selon la revendication 5, dans lequel ledit élément ayant au moins une caractéristique unidirectionnelle est un transistor 3q à effet de champ, la source et la grille dudit transistor étant connectées ensemble et ledit élément à impédance contrôlée étant lui aussi un transistor à effet de champ. 7.- Etage de registre à décalage selon la revendication 5, dans lequel ledit 70 18631 12 2048037 élément ayant au moins une caractéristique unidirectionnelle est une diode polarisée dans le sens direct et.dans lequel ledit élément à impédance contrôlée est un transistor à effet de champ. 8.- Etage de registre à décalage caractérisé en ce qu'il comprend: 5 une pluralité de couples de dispositifs semiconducteurs connectés en série, un point commun de chaque couple étant directement connecté à une électrode de commande d'un dispositif du couple suivant, le nombre d'inverseurs étant égal au nombre de phases et n'étant pas inférieur à trois, une source connectée à chacun desdits couples de dispositifs pour appli-10 quer une impulsion de courant audit point commun séquentiellement, une électrode d'entrée reliée à la grille d'un des dispositifs semiconducteurs du premier couple et destinée à recevoir le signal d'entrée à décaler à l'aide du registre.