L'invention concerne de façon générale les circuits logiques électroniques utilisés dans les unités de traitement de données numériques et, en particulier, les circuits utilisant une logique à commutation de courant (CUL) à faible saturation. Dans ltévolution des circuits électroniques numériques, bien des types de familles logiques différentes ont été développés pour accroître les temps de commutation et le rendement des dispositifs de traitement numériques. Ces familles, telles que diode-transistor, résistance-transistor, et transistor-transistor (T2L), etc., ont fait beaucoup évoluer la conception des circuits numériques. Ae tuellement, la logique à commutation de courant (CML) présente le meilleur rapport économique entre le coût de fabrication et les caractéristiques de performance.Ainsi que les brevets US n0 3 925 65%, n0 3 955 177, n0 3 925 651, n0 3 958 112 et n0 3 967 101 l'indiquent, la première génération de la famille logique CML a duré un certain temps. L'étape suivante dans le processus d'évolution, dont la présente invention fait partie, se rapporte à des perfectionnements du point de vue de la consommation d'énergie, des vitesses de commutation, de l'intensité de grille, et de la grandeur d'intégration. Le développement de la seconde génération des circuits logiques CML contribue à augmenter les performances des systèmes de traitement de données, et, en même temps, abaisse le rapport coût/performances des unités de traitement de données numériques. Afin de donner à cette seconde génération de dispositifs CML le maximum de perfectionnements possible du point de vue rendement, il est nécessaire que les constructeurs puissent disposer d'un grand choix d'utilisation de tels circuits. A cette fin, des circuits CML de la seconde génération ont été développés qui montrent toute l'étendue de l'évolution dans ce domaine. Le registre de type D de 10 bits, de mattre/esclave, commandé par front, selon la présente invention, comprend plusieurs circuits CML de base ayant une structure telle qu'ils permettent d'avoir un registre à décalage de 10 bits à entrées en parallèle et sorties en parallèle muni de moyens de remise à zéro, aussi bien que d'avoir le registre structuré comme un registre à décalage série de 10 bits muni des moyens d'inversion entre les positions consécutives de bit. La fonction de décalage série a été introduite pour augmenter les possibilités de test du registre lui-même aussi bien que du système de traitement de données dans lequel il peut être inclus. Le dispositif, objet de l'invention, est conçu de telle façon que le registre en question est rendu actif par le front arrière d'une impulsion d'horloge, c'est-à-dire, quand l'impulsion d'horloge passe de l'état logique "0" à l'état "1" (en utilisant la convention de logique négative), et, selon l'état de ses trois signaux d'entrée de commande, qu'il peut maintenir les bits de sortie dans le même état logique, transférer les signaux d'entrée D aux sorties, remettre à "0" toutes les sorties ou émettre un signal d'état complémentaire de l'état du signal de sortie de l'étage précé- dent. Le transfert de données à travers le registre est réalisé par l'intermédiaire d'un circuit d'entrée suivi d'un verrou de martre/ esclave et d'une sortie tamponnée ou dotée d'un tampon.Quand l'impulsion d'horloge de maitre/esclave est à "0" logique, le verrou d'esclave est validé comme l'est une porte de sélection de données. La validation de la porte de sélection de données force les données sélectionnées à apparaître à la sortie du verrou de maitre qui prépare en fait le verrou avant le verrouillage de porte de sélection de données, qui se produit sur le front arrière de l'impulsion d'horloge. Tant que l'impulsion d'horloge est à l'état logique "1", le signal de sortie du verrou de maître prépare le verrou d'esclave de sorte que lorsque l'impulsion d'horloge revient à l'état logique "0", le verrou de maître est invalidé et le verrou d'esclave garde le dernier état du verrou de maître jusqu'au moment où le front arrière suivant du signal d'horloge apparaisse. Une autre caractéristique du registre est son mode hybride de fonctionnement. Des signaux d'entrée et de sortie correspondeS à une différence de potentiel de 0,5 volt en continu entre le niveau logique "0" et le niveau logique "1", c'est-à-dire, qu'un niveau logique "0" équivaut à 0 volt en continu et un niveau logique "1" équivaut à -0,5 volt en continu. En outre, des entrées et des sorties asymétriques sont utilisées, et les signaux une fois mis en mémoire tampon par le circuit d'entrée sont utilisés en mode différentiel pour améliorer les caractéristiques de commutation de signal. Cet accroissement de performances est rendu possible grâce à la commutation en mode différentiel ne nécessitant qu'une variation de tension de 0,25 volt.Cette décroissance du rapport dV/dt nécessaire pour une liaison des circuits contribue à améliorer la caractéristique de vitesse de commutation, tout en maintenant la meme immunité au bruit généralement obtenue par une variation de 0,5 volt en continu des signaux d'entrée et de sortie. Les signaux d'entrée varient d'un demi-volt en passant d'un niveau logique "0" à un niveau "1" ou vice versa et la tension de référence interne appliquée aux portes qui reçoivent ces signaux est établie à un niveau de -0,26 volt au-dessous de celui correspondant au niveau logique "0" de sorte que la différence de potentiel entre les bases des transistors de commutation est toujours approximativement de 0,26 volt.Dans la présente invention, cette différence de 0,26 volt est maintenue en éliminant l'utilisation d'une tension de référence et en appliquant le signal de sortie de tension différentielle des circuits logiques internes. La présente invention a donc pour objet - un registre de 10 bits de mattre/esclave à commande par front et à sorties dotées d'un tampon, - un registre de type D de 10 bits en logique à commutation de courant CML, - d'améliorer au maximum les caractéristiques de commutation sans dégrader les autres paramètres de circuit en utilisant les sorties internes de circuit en mode différentiel, - et d'effectuer un test non fonctionnel du registre. D'autres avantages et caractéristiques de la présente invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif, en se référant aux dessins annexés dans lesquels Figure 1 est un schéma fonctionnel d'un registre selon la présente invention; Figures 2 à 12 sont des schémas électriques de principe des différents blocs en logique à commutation de courant CML consti tuant le registre selon la présente invention; un Figure 13 est chronogramme des variations de signaux d'un registre selon la présente invention. Pour suivre la description d'un exemple de réalisation préféré de la présente invention, il est important de noter que l'on utilise une convention de logique négative, ctest-a-dire une logique dans laquelle ltétat "0" est représenté par une tension en courant continu positive supérieure à celle d'un état logique "1". Il est également important de noter la nature hybride ou composée des circuits qui composent le registre selon la présente invention.Bien que toutes les entrées et les sorties des sources externes soient à un état logique "0" pour un niveau de signal 0,0 volt en continu et à un état logique "1" pour un niveau de signal -0,5 volt en continu, la plupart des circuits internes utilisent un mode de fonctionnement différentiel dans lequel un "1" ou un "O" logique est représenté par une tension différentielle entre deux points de 0,25 volt en continu, la polarité de cette tension différentielle indiquant si un "0" ou un "1" est transmis ou non à partir de la source de signaux. En tenant compte de cela, les blocs de réalisation de principe des Figures 2 à l2 vont maintenant etre décrits afin de faciliter la compréhension du schéma fonctionnel d'ensemble du registre représenté sur la Figure 1. L'émetteur-suiveur des Figures 2A et 2B permet de tamponner les sorties de circuit tout en produisant une translation de tension d'environ 0,8 volt en continu. Un autre avantage qui découle de l'utilisation de l'émetteur-suiveur est que des sorties communes des différents émetteurs-suiveurs peuvent être reliées en connexion câblée ET et fournir ainsi une fonction logique supplémentaire sans qu'il soit nécessaire d'ajouter des circuits. Les Figures 3A et 3B représentent une porte de niveau bas, à titre d'exemple, qui n'est pas commandée différentiellement. L'entrée A est commandée à partir de la sortie d'un émetteur-suiveur, où un niveau logique "0" est représenté par une tension de -0,8 volt et un niveau logique "1" par une tension de -1,3 volt en continu.Quand l'entrée A est à un niveau logique "1", un transistor Q2 dont la base est alimentée par une tension de référence de -1,05 volt environ, devient conducteur et une source de courant est produite par une sortie C. Quand l'entrée A est à un niveau logique "0", un transistor Q1 est polarisé en direct et il produit une source de courant à travers une sortie B. Puisqu'un seul transistor peut conduire à la fois, une seule, mais au moins une des sorties constitue une source de courant. Les Figures 4A et 4B sont des schémas de principe électriques d'une porte de niveau haut à une seule entrée. A est une entrée de signal et B est connecté à une source de courant telle que celles produites aux sorties des Figures 3A et 3B. Des sorties C et D constituent la sortie logique de l'entrée A et de la source de courant en B. Dans ce cas, le dispositif fonctionne uniquement quand une source de courant active est appliquée en B. Si la source de courant n'est pas active en B, les deux sorties C et D sont à des niveaux de tension de O volt, quelle que soit la tension en A.Quand une source de courant est active en B, que l'entrée A est à un niveau logique "1", la sortie D est à un niveau logique "1" et la sortie C est à un niveau logique "0"; quand l'entrée A est à un niveau logique "0", la sortie D est à un niveau logique "0" et la sortie C est à un niveau logique "1". Les Figures SA et 5B représentent une porte de niveau haut à deux entrées semblable à celle représentée sur les Figures 4A et 4B, excepté que les transistors Q1 et Q2 sont connectés en parallèle. Cette disposition permet d'effectuer une fonction logique ET. Comme on l'a noté à propos des Figures 4A et 4B, une source de courant active doit être présente en C, des Figures SA et 5B, pour qu'il apparaisse à des sorties E et D un niveau logique autre que "O". La sortie E génère un signal représentant la combinaison logique ET des signaux d'entrées A et B et de la source de courant, alors que le signal à la sortie D représente la fonction complément taire des signaux A.B combinés à celui de la source de courant en C. Les Figures 6A et 6B représentent des dispositions de verrou de maître/esclave utilisées dans la présente invention. Bien qu'une description détaillée des deux types différents de circuit soit faite en référence aux Figures 12A et 12B, et 13A et 13B, on doit noter que dans la disposition considérée les types de circuit sont légèrement modifiés, c'est-à-dire, alors que normalement les deux portes différentielles devraient avoir des résistances de sortie distinctes,qu' voit sur les Figures 6A et 6B que des résistances Rl et R2 sont partagées par les deux portes. Cette modification est nécessaire chaque fois que les sorties des deux portes différentes sont connectées entre elles.Si ce n'était pour le partage d'une résistance commune, les résistances de sortie de chaque porte seraient reliées en parallèle aux résistances de sortie des autres circuits pour obtenir une résistance effective de la moitié de celle qui est nécessaire pour avoir la tension convenable. En cours de fonctionnement, l'un des transistors Q1 et Q2 devient conducteur par la tension différentielle existant entre les entrées A et B. Quand la tension en A est supérieure à celle en B, le transistor Q1 a tendance à conduire et si la tension à l'entrée E est positive par rapport à celle en F, le transistor Q3 devient également conducteur et produit ainsi une source de courant circulant à travers les transistors Q1 et Q3, la résistance RI pour induire une tension négative à la sortie H.La tension à la sortie G est nulle puisqu'il n'y a pas de trajet de courant en direction de la source de courant, les transistors Q5, Q6, Q2 et Q4 étant dans un état non-conducteur. Si, d'autre part, la tension en B est positive par rapport à celle en A, le transistor Q2 devient conducteur en créant une source de courant en C et en permettant à l'un des transistors Q5 et Q6 de devenir conducteur selon l'état précédent des sorties G et H.Si la tension en G est positive par rapport à celle en H, le transistor Q5 devient conducteur et le transistor Q6 est mis hors-circuit, ce qui permet au courant de circuler de la source de courant en passant à travers les transistors Q2, Q5 et la résistance R1 pour produire une tension négative en H; la tension en G est maintenue à 0 volt en continu, puisqu'il nty a pas de circulation de courant à travers la résistance R2.Le circuit est établi de telle façon que lorsqu'il se produit une commutation entre les transistors Q1 et Q2, la tension précédemment appliquée aux sorties G et H se trouve présente à la base des transistors Q5 et Q6, respectivement, jusqu'au moment où l'un ou 1'autre a pu devenir conducteur par les transistors Q1 et Q2, alimentés par la source de courant, meme si une transition momentanée se produit quand le transistor Q1 est mis hors-circuit et que le transistor Q2 devient conducteur ou vice versa. Les Figures 7A et 7B représentent un tampon à une seule sortie différentielle qui engendre un niveau logique "O" en C quand la tension à l'entrée A est positive par rapport à celle à l'entrée B, et qui engendre un niveau logique "1" en C quand la tension à l'entrée B est positive par rapport à celle à l'entrée A. Quand la tension en A est positive par rapport à celle en B, le transistor Q1 est conducteur et la sortie C est connectée à la masse à travers la résistance R1, et le transistor Q2 constitue un circuit ouvert. Quand la tension en B est positive par rapport à celle en A, le transistor Q2 fournit un trajet de courant de la source de courant en passant à travers la résistance R1 qui engendre une tension négative en C. La porte mixte de niveau bas représentée, Figures 8A et 8B, est un dispositif hybride qui présente certaines des caractéristiques d'une porte de niveau bas et certaines des caractéristiques d'une porte de niveau haut. Comme le montre la Figure 8B, quand la tension en A est positive par rapport à la tension de référence, le transistor Q1 devient conducteur et produit une source de courant par la sortie B. Cependant, quand la tension en A est négative par rapport à celle de référence, un niveau logique "1" est engendré au point C par le courant circulant à travers le transistor Q2 et la résistance RI, le transistor Q1 n'étant pas conducteur. Les Figures 9A et 9B représentent un circuit tampon de sortie différentielle pour des signaux circulant en mode différentiel. La tension relative entre les entrées A et B crée une tension différentielle proportionnelle entre les sorties C et D, la grandeur de cette tension différentielle de sortie étant déterminée par le choix des grandeurs des résistances R1 et R2, c'est-à-dire, dans ce cas, soit une tension de sortie de -0,5 volt ou de O volt en continu. Quand la tension en A est positive par rapport a celle en B, le transistor Ql devient conducteur et le transistor Q2 est mis horscircuit, ce qui fait apparaître une tension négative en D et un signal de 0 volt en continu en C.Quand la tension en A est négative par rapport à celle en B, le transistor Q2 est conducteur, le transistor Q1 est mis hors-circuit, et un courant traverse le transistor Q2 et la résistance R2 pour produire une tension négative en C, tandis que la sortie D repasse au niveau O volt en continu. Les Figures lOA et lOB représentent un inverseur pour des entrées asymétriques. Un niveau logique "1" en A rend le transistor Q2 conducteur, le transistor Ql hors-circuit et force l'entrée B à un niveau logique "0". Quand l'entrée A est à un niveau logique "O", le transistor QI est conducteur et un courant traverse le transistor Q1 et la résistance R1, en forçant la sortie D à un niveau logique "1" Les Figures 11A et llB représentent une porte différentielle de niveau haut qui est active uniquement quand une source de courant active est connectée en E.La porte étant ainsi validée, une tension différentielle entre les entrées A et B, qui est positive par rapport à la tension en B, rend le transistor Q1 conducteur et le courant traverse le transistor Q1 et la résistance R1 en forçant une tension négative en D et la tension 0 volt en continu en C. Ré ciproquement, quand la tension en B est positive par rapport à celle en A, le transistor Q1 est mis hors-circuit, le transistor Q2 devient conducteur, et la circulation de courant fait apparaître une tension négative en C et la tension 0 volt en continu en D. Les Figures 12A et 12B représentent une porte différentielle de niveau bas. Des sorties C et D constituent des sources de courant pour l'un des transistors Q1 et Q2. Quand la tension à l'entrée A est positive par rapport à celle en B, la sortie D est une source de courant active; quand la tension en B est positive par rapport à celle en A, la sortie C est une source de courant active. La Figure 13 est un chronogramme indiquant la relation qui existe entre les signaux de commande, les signaux d'entrées D et NFTIN et de sorties de registre. La description des blocs de réalisation qui vient d'être faite va permettre de mieux comprendre la description relative à la Figure 1. Comme la Figure 1 l'indique, la présente invention est constituée de 10 étages de données presque identiques désignés par les éléments 1001 à 1915, ainsi que de circuits de commande et d'horloge représentés par des éléments 1950 à 1966. Deux différences mineures apparaissent dans les étages de données O et 10. Dans l'étage de données O (éléments 1001-1017), une porte d'un type différent est utilisée pour l'élément 1001 par rapport à celle utilisée pour les éléments 1101, 1201, 1301, etc. De plus, la sortie de la porte différentielle de niveau haut 1905 n'alimente pas d'étage suivant mais constitue une entrée pour le tampon à une seule sortie différentielle 1950.On notera que des sorties 1016, 1017, 1116 et 1117, 1216 et 1217, etc., sont connectées à la porte d'entrée du niveau suivant (1101, 1201, 1301, etc.) de telle manière qu'une inversion est réalisée entre chaque étage. Cette inversion est utilisée pour effectuer un test non fonctionnel (NFT) et sera expliquée plus complètement plus loin. La liste suivante d'équations logiques et le tableau d'états qui suit aideront à mieux comprendre la description détaillée suivante. EQUATIONS LOGIQUES i = 0,1,2,3,4,5,6,7,8,9 (Sélecteur/Données) DSi = Di.NFTR.NFTS + QS(i-1).NFTS (Maître/Données) QMi = $.QM#$.QMi + ($.QM#$).DSi (Maître/#$) QM## - $.QM#$ + $. (#$ + NFTR + NFTS) (Esclave) QSi = ($.QM#$).QSi + $.QM#$.QMi) (Tampon) Zi = QSi (NFT) NFTOUT = QS9 SIGNAUX DE COMMANDE ETAT SUIVANT DE NFTR NFTS NFTS QSi QSi 4 1 0 0 QSi QSi # O O O Di Di # X 1 0 0 1 # x x 1 QS(i-1) QS(i-1) On peut se rendre compte, de ce qui précède, que lorsque l'entrée NFTS de 1'émetteur-suiveur 1967 est à un niveau logique "1", la porte de niveau haut 1951 est invalidée et que la sortie de l'émetteur-suiveur 1958 est a un niveau logique 0 qui rend conducteurs les transistors 1009, 1109, 1209, etc., permettant ainsi au dispositif de la présente invention de fonctionner dans un mode de test non fonctionnel. Un fonctionnement convenable dans le mode de test non fonctionnel NFT est assuré par les sorties des émetteurssuiveurs 1953 et 1955 à un niveau logique "1", qui polarisent en inverse les transistors 1011, 1111, 1211, etc., et les transistors 1012, 1112, 1212, etc., respectivement.La sortie à "1" logique des émetteurs-suiveurs 1953 et 1955 est provoquée par l'invalidation de la porte d'entrée 1951 par un signal NFTS à "1" logique. Il en résulte l'apparition d'un signal de sortie à "O" logique aux deux sorties YZ et YZ de la porte 1951, qui, une fois inversé par les portes 1952 et 1954, respectivement, donne un signal de sortie à un niveau logique "1". Quand ces conditions initiales sont établies, la fois suivante où l'impulsion d'horloge S passe de l'état logique "O" à l'état logique "1", le signal d'entrée NFTIN apparait en ZO alors que tous les autres signaux de sortie représentent le complément du signal de sortie de l'étage précédent.Le signal de sortie NFTOUT représente, quant à lui, la valeur vraie duAsignal de sortie Z8 Quand le signal d'horloge de commande d'entrées est à "1" logique, et que les signaux d'entrées NFTR et NFTS sont à des niveaux logiques "0", on n'observe aucune variation des signaux de sorties, quels que soient le nombre et la durée des transitions d'impulsion d'horloge $.Ce résultat se produit en raison du signal de sortie de la porte 1959, telle qu'elle est disposée,toujours présent comme signal d'entrée, à un niveau logique "0", de la porte 1961 et la sortie de la porte 1961 est donc toujours aussi à un niveau logique "0". La porte 1964 ayant une entrée à "O" logique, elle présentera une sortie au niveau logique "O" quand l'impulsion d'horloge S est à un niveau logique "1" et elle a ses sorties à "O" logique quand l'impulsion d'horloge S est à un niveau logique "O". Puisque les verrous d'esclave ne peuvent accepter d'autres données, les signaux de sortie en Zi restent inchangés. Quand les trois signaux de commande NFTR, NFTS et t$ sont à des niveaux logiques "0", les portes d'entrée de données 1010, 1110, 1210, etc., sont validées par un signal de sélection de D à O logique émis par l'émetteur-suiveur 1955 qui polarise en direct les transistors 1011, 1111, 1211, etc., pour fournir une source de cou rant aux portes d'entrée Di qui permet aux données Di d'apparaître en DSi. La description de la disposition de verrou de mattre/escla- ve qui suit est applicable à l'ensemble des circuits du registre semblables au premier étage de données, bien qu'elle se rapporte en particulier à cet étage.Selon le critère établi plus haut, un si gnal d'horloge $ àun niveau logique "0" valide les portes 1002 et 1005 en bloquant le précédent signal de sortie QMO en QSo et en faisant apparaître le signal de sortie DSo en QMO. Dans cet état, des variations d'entrée en Do font varier les données apparaissant en DS et, de ce fait, les données en QMO, mais n'affectent pas le signal de sortie en QSO, puisque la porte 1004 n'est pas validée et ne peut donc pas transmettre les informations QMO en QSo. Les portes 1003 et 1004 sont validées par le front arrière de l'impulsion d'horloge, ce qui isole les données QMo et QSo des données ayant varié oeDS0 et fait passer les données QM0 en QSo, en meme temps. La sortie QSo est ensuite tamponnée et décalée d'une tension de -0,8 volt en continu par les émetteurs-suiveurs 1006 et 1007 dont les sorties sont connectées à leur tour au tampon de sortie différentielle 1008, qui génère un seul signal de sortie et son complément avec un écart de 0,5 volt aux sorties ZO et Z . Les émetteurs-suiveurs 1006 et 0. 1007 sont utilisés pour maintenir les bases des transistors d'entrée de la porte 1008 au-dessous du potentiel de la masse afin d'éviter une saturation des transistors d'entrée et d'obtenir une meilleure performance d'ensemble. Quand l'impulsion d'horloge passe de "1" logique à tioti logique, les données QSo sont bloquées par une porte différentielle de niveau haut 1005, et la porte 1004 est invalidée. De cette manière, des variations de données en QMO n'affectent pas la sortie QSo. Pendant ce temps, la porte différentielle de niveau haut 1002 est de nouveau validée et les informations apparaissant en DS, apparaissent en QMO et, à la transition suivante de "O" logique à "1" logique de l'impulsion d'horloge S, sont transférées en QSo et ZO. Quand le signal de commande NFTR est à un niveau logique "1" et que le signal NFTS est à un niveau logique "O", toutes les sorties Zi sont forcées à un niveau logique "0" quand l'impulsion d'horloge $ passe de l'état logique "O" à l'état logique "1", quel que soit le signal d'horloge de commande d'entrée g à cet instant. Cette possibilité de remise à zéro est fournie par la porte 1956 mixte de niveau bas qui produit une source de courant à la porte 1951 quand le signal NFTS est à un niveau logique "0". Une source de courant étant fournie à la porte 1951, la sortie YZ de cette porte se trouve A un niveau logique "1" qui, une fois inversé par la porte 1952, produit un "0" logique à la base des transistors 1012, 1112, 1312, etc. Ces transistors étant conducteurs, un niveau logique "O" apparaît en DSi et, quand l'impulsion d'horloge passe de l'état logique "O" à l'état logique 1, ces données sont transférées aux tampons de sortie 1008, 1108, 1208, etc. Un autre aspect de la présente invention qui doit etre noté est qu'une résistance commune est partagée là où les sorties des portes d'entrée 1001 et 1010, 1101 et 1110, 1201 et 1210, etc., sont connectées entre elles. De plus, bien que les portes 1010, 1110, 1210, etc. nesojentpas des portes d'entrée différentielle et qu'elles fonctionnent sur des signaux d'entrée variant en tension de 0,5 volt en continu, les sorties de ces portes sont des signaux en mode différentiel dans le sens que la variation de tension de sortie entre les deux sorties n'est que de 0,25 volt en continu. REVENDICATIONS 1. Registre de type D de plusieurs bits de mattre/esclave à commande par front comprenant des moyens de remise à zéro et de test non fonctionnel (NFT) réalisés en logique à commutation de courant (CML), caractérisé en ce qu'il comprend un ensemble d'étages de données comprenant chacun un circuit d'entrée, un verrou de maltre/esclave et une sortie tamponnée; des premiers moyens pour connecter la sortie du verrou de mai- tre/esclave de chacun desdits étages de données au circuit d'entrée de l'étage suivant; des seconds moyens pour connecter la sortie du verrou de maî- tre/esclave du dernier étage dudit ensemble d'étages de données à un tampon à une seule sortie différentielle pour générer un signal inversé de sortie de test non -fonctionnel NFTOUT;; des troisièmes moyens pour produire un signal inversé d'entrée de test non fonctionnel NFTIN envoyé au circuit d'entrée au premier étage dudit ensemble d'étages de données; un circuit de commande connecté audit ensemble d'étages de données pour produire des signaux d'horloge envoyés à chacun des verrous de maltre/esclave, et des signaux de remise à zéro, de test non fonctionnel NFT et de sélection de D, envoyés à chacun des circuits d'entrée, ledit circuit de commande étant sensible à un signal de commande de remise à zéro de test non fonctionnel NFTR, un signal de commande de sélection de test non fonctionnel NFTS, un premier signal d'horloge +$ et un second signal d'horloge $. 2. Registre selon la revendication 1, caractérisé en ce que ledit circuit d'entrée comprend une source de courant; une première porte de niveau haut à une seule entrée con çue pour générer un signal de sortie différentiel en réponse à un signal d'entrée D; une seconde porte de niveau haut à une seule entrée connectée pour recevoir ledit signal inversé d'entrée de test non fonctionnel NFTIN et générer un signal de sortie différentiel qui dépende dudit signal NFTIN, ladite seconde porte n'étant contenue que dans le circuit d'entrée du premier étage de données; une porte différentielle de niveau haut pour générer un signal de sortie différentiel, ladite porte étant contenue dans les circuits d'entrée des étages de données autres que le premier étage;; des seconds moyens de commutation de courant connectés pour recevoir ledit signal de test non fonctionnel NFT et connectés à ladite porte différentielle de niveau haut et à ladite source de courant pour valider ladite porte différentielle de niveau haut, lesdits seconds moyens de commutation de courant étant connectés à ladite seconde porte de niveau haut à une seule entrée du circuit d'entrée dudit premier étage de données; et, des moyens pour connecter la sortie de ladite première porte de niveau haut à une seule entrée à la sortie de ladite seconde porte de niveau haut à une seule entrée dans le circuit d'entrée dudit premier étage de données, lesdits moyens de connexion connectant ladite première porte de niveau haut à une seule entrée à ladite porte différentielle de niveau haut du circuit d'entrée des étages de données autres que le premier étage de données; des troisièmes moyens de commutation de courant conçus pour recevoir ledit signal de remise à zéro pour forcer à un niveau logique "0" la sortie dudit circuit d'entrée. 3. Registre selon la revendication 2, caractérisé en ce que ledit verrou de maître/esclave comprend une première porte différentielle de niveau haut, une seconde porte différentielle de niveau haut, une troisième porte différentielle de niveau haut, une quatrième porte différentielle de niveau haut, une première porte différentielle de niveau bas, et une seconde porte différentielle de niveau bas;; des moyens pour connecter la sortie dudit circuit d'entrée aux entrées de ladite première porte différentielle de niveau haut, ladite sortie de la première porte différentielle de niveau haut étant connectée à l'entrée et à la sortie de ladite seconde porte diS férentielle de niveau haut et à l'entrée de ladite troisième porte différentielle de niveau haut, la sortie des troisièmes portes dif férentielloede niveau haut étant connectée auxdites entrée et sortie des troisièmes portes différentielles de niveau haut; ladite première porte différentielle de niveau bas ayant sa sortie inversée connectée à ladite première porte différentielle de niveau haut et sa sortie non inversée connectée à la seconde porte différentielle de niveau haut; et ladite seconde porte différentielle de niveau bas ayant sa sortie inversée connectée à ladite troisième porte différentielle de niveau haut et sa sortie non inversée connectée à ladite quatrième porte différentielle de niveau haut. 4. Registre selon la revendication 3, caractérisé en ce que ladite sortie tamponnée comprend un premier et un second émetteur-suiveur connectés aux sorties non inversée et inversée de ladite quatrième porte différentielle de niveau haut, respectivement; un tampon de sortie différentielle connecté à la sortie desdits premier et second émetteurs-suiveurs pour générer un signal de sortie mis en mémoire tampon. 5. Registre selon l'une quelconque des revendications 1 à 4, caractérisé en ce que ledit circuit de commande comprend un circuit de décodage sensible au signal de commande de remise à zéro NFTR et au signal de commande de sélection de test non fonctionnel NFTS pour générer, en réponse, lesdits signaux de remise à zéro, de test non fonctionnel NFT et de sélection d'entrées D envoyés audit circuit d'entrée de chaque étage de données, ledit signal de remise à zéro étant défini par une combinaison donnée des signaux inversés de commande de remise à zéro et de sélection de test non fonctionnel représentant la fonction logique ET, NFTR.NFTS, ledit signal de sélection d'entrée D étant défini par la meme équation logique NFTR.NFTS et ledit signal de test non fonctionnel NFT étant défini-par le signal de commande de sélection de test non fonctionnel NFTS; et un générateur d'impulsions d'horloge connecté pour recevoir ledit signal de sélection d'entrée D, ledit premier signal d'horloge $ et ledit second signal d'horloge $ pour générer lesdites impulsions d'horloge envoyées au verrou de mattre/esclave de chaque étage de données, lesdites impulsions d'horloge n'étant pas générées quand ledit second signal d'horloge passe de l'état logique "0" à l'état logique "1" alors que ledit premier signal d'horloge $ est au niveau logique "1".