La présente invention se rapporte à un dispositif de visualisation d'états logiques pour tester les unités d'un système numérique, et plus parti culièrement celles d'un central téléphonique fonctionnant en modulation par impulsions et codage (MIC). Un central téléphonique MIC est composé d'un grand nombre d'unités associées entre elles de façon à obtenir un fonctionnement correct. Afin de vérifier le bon fonctionnement du central, des opérations de test sont nécessaires et l'on conçoit alors qutil est intéressant de pouvoir visualiser les états logiques de points déterminés des différentes unités. La présente invention a précisément pour objet un dispositif de visualisation d'états logiques. Le dispositif présente notamment 11 avantage de pouvoir sélectionner, par simple commutation, unité dont on veut afficher les états logiques Le dispositif présente aussi ltavantage d'utiliser les signaux d'horloge déjà existants dans les unités à tester. Le dispositif, relié à des unités fonctionnant en partage de temps selon une période de répétition T divisée en n intervalles de temps t qui correspondent chacun au traitement d'une rangée de mémoire, est caractérisé notamment en ce qu'il comporte une partie centralisée connectée, par l'inter médiaire de N câbles, à N interfaces d'accès situées dans les N unités à tester, chacune des N interfaces permettant de collecter les états logiques de p points de l'unité associée. D'autres caractéristiques et avantages apparattront au cours de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels - la figure 1 représente l'organisation généraie du dispositif selon l'invention ; - la figure 2 reprbsente différents signaux d'horloge ; - la figure 3 représente le schéma de l'une des interfaces d'acces aux unités à tester ; - la figure 4 représente le schéma de la partie centralisée du dispositif selon l'invention, La figure I représente l'organisation générale du dispositif de visualisation selon l'invention.Il comporte une partie centralisée A qui est reliée à N = 8 unités du central U(O) à U(7) par l'intermédiaire de N = 8 interfaces d'accès I(O) à I(7) et de N - 8 cables C(DZ à C(7). Les huit interfaces d'accès sont identiques et sont réalisées chacune sur une carte insérée dans une place prévue de l'unité que l'on veut tester. Ces interfaces sont utilises pour la collecte des états logiques d'un ensemble de p = 128 points par unité, et pour leur adaptation à la transmission vers la partie centralisée A. Les unités U(O) à U(7) peuvent etre identiques ou différentes, indépendantes les unes des autres ou connectées entre elles.La partie centralisée A comporte une interface de transmission 1, un circuit de contrôle 2 des informations à visualiser, et un panneau 3 de visualisation et de sélection comprenant p = 128 lampes et des commutateurs de sélection qui permettent notamment de choisir parmi les unités U(0) à U(7) celle dont on veut visualiser les états logiques. Une horloge H gère le fonctionnement de la partie centralisde A. Afin de pouvoir visualiser simultanément les états logiques de deux unités du central, on peut dupliquer le dispositif selon l'invention (partie centralisée B), les deux parties centralisées A et B étant contrôlées par la meme horloge H. Afin de comprendre le fonctionnement du dispositif selon l'invention, on a représenté à la figure 2 des sigraux d'horloge du central. La période T = 125 ps du signal TO correspond à la période de répétition, ou trame, des échantillons de parole. Un nombre n = 256 d'échantillons est multiplexé dans le temps à l'intérieur d'une trame T, chaque échantillon étant présent pendant un intervalle de temps t = 488 ns qui correspond à la période du signal T8. Chaque intervalle de temps t est divisé en huit temps élémen- taires correspondant aux signaux Al, A2, B1, B2, C1 C2, D1, D2. Dans la suite de la description, les signaux d'horloge inversés par rapport aux signaux représentés à la figure 2 seront identifiés par un trait surmontant la référence.Ainsi, l'inverse du signal TO sera écrit T0. La figure 3 représente le schéma de l'une des interfaces d'accès ico) à I(7). Elle est contrôlee par l'horloge locale de l'unité associée. Elle comporte un multiplexeur 4 à p = 128 entrées recevant les états logiques des points à visualiser. Ces entrées sont réparties en q = 16 groupes G(0) à G(15) de r = 8 entrées chacun (p = q.r). Un compteur binaire 5 à quatre bits, avançant sous le contrôle du signal d'horloge T0, adresse le multiplexeur 4 qui délivre succeSsivement en sortie les états logiques des seize groupes G(O) à G(15).Ainsi, chaque groupe de huit entrées est relié aux huit sorties du multiplexeur pendant un temps T = 125 fus Un registre 6 stocke les huit états logiques délivrés par le multiplexeur 4 sous le contrôle d'un signal STR correspondant à un signal d'horloge donné parmi les signaux d'horloge Al à Dl. Ces huit états sont enregistrés, sous le contrôle du signal d'horloge D2, dans un second registre 7 à partir duquel ils seront envoyés vers la partie centralisée du dispositif selon l'invention. Ainsi, au cours d'une trame T, l'état logique de huit points donnés est prélevé n = 256 fois de suite, à raison d'un prélèvement par période t = 488 ns. Cette cadence est particulièrement -intéressante, car les différentes unités du central travaillent en partage de temps sur n = 256 traitements différents, à raison d'un intervalle de temps t par traitement. Souvent, elles comportent une mémoire à lecture et écriture de n = 256 rangées associées chacune à un traitement donné, et-l'on peut ainsi connattre l'état logique des différents points d'une rangée quelconque.La transmission vers la partie centralisée du dispositif selon l'invention est effectuée à l'aide de huit transmetteurs de ligne E(O) à E(7) et de huit paires torsadées. Un signal de sélection d'unité SEL, propre à chaque interface, est reçu de la partie centralisée du dispositif par l'intermédiaire d'une paire torsadée et d'un récepteur de ligne 9. I1 contrôle les huit transmetteurs de ligne E(O) à E(7) de façon à inhiber leur fonctionnement (sortie à haute impédance) lorsque l'interface d'accès considérée n'est pas sélectionnée pour la visualisation. Un signal de synchronisation SYN, dont le racle sera expliqué plus loin, est engendré à partir des sorties du compteur 5 par l'intermédiaire d'une porte NON-OU 10, d1une bascule 11 commandée par le signal d'horloge D2, d'un transmetteur de ligne 12 contrôlé par le signal de sélection d'unité SEL, et d'une paire torsadée. Ainsi, toutes les q = 16 trames T, le signal SYN passe au niveau logique 1 pendant la durée d'une trame (trame correspondant au code 0000 en sortie du compteur 5). La figure 4 représente le schéma de la partie centralisée du dispositif de visualisation selon l'invention. Elle est contrôlée par l'horloge locale H. L'interface de transmission 1 comporte huit récepteurs de ligne R(O) à R(7), chacun d'eux étant relié, par l'intermédiaire de huit paires torsadées connectées en parallèle, aux huit transmetteurs de ligne homologues des huit interfaces d'accès I(O) à I(7). Ainsi, par exemple, le récepteur de ligne R(Q) est relié aux huit transmetteurs de ligne E(O) des huit interfaces d'acces I(O) à 1(7). Un registre 13 stocke, toutes les périodes t, les huit états logiques reçus, sous le contrôle du signal horloge D1.Un récepteur de ligne 14 est relié, par l'intermédiaire de huit paires torsadées connectées en parallele, aux huit transmetteurs de ligne 12 des huit interfaces d'accès I(O) à I(7). Un registre 15 stocke, toutes les périodes t, l'état logique du signal de synchronisation SYn reçut sous le contrôle du signal d'horloge Dl. L'interface de transmission 1 comporte également huit transmetteurs de ligne s(o) à S(7) qui sont respectivement reliés, par l'intermédiaire de huit paires torsadées, au récepteur de ligne 9 de chacune des huit interfaces d'acces I(O) à I(7). Ces transmetteurs de ligne délivrent les signaux de sélection d'unité SEL par l'intermédiaire d'un décodeur 16 situé dans le circuit de contrôle 2 et d'un sélecteur d'unité 17 å huit positions situé sur le panneau 3. Ainsi, l'interface de transmission 1 délivrera un signal de sélection d'unité SEL de niveau logique 1 vers l'interface d'accès sélectionnée, et recevra les états logiques collectés par cette meme interface. Le circuit de-contr8le 2 comporte un compteur binaire 18 à quatre bits qui avance sous le contrôle du signal d'horloge TO. Les sorties sont reliées aux entrées d'un décodeur 19 à seize sorties. Les seizes sorties commandent respectivement seize registres-RG(0) à-RG(15) comportant chacun huit entrées toutes reliées aux huit sorties du registre 13. Ainsi, les états logiques des seize groupes G(O) à G(15) d'entrées de l'interface d'accès sélectionnée sont emmagasinés respectivement dans les seize registres RG(O) à RG(15 > . La sélection de l'une des sorties du décodeur 19 est obtenue seulement lorsqu'un signal d'autorisation AUT, reçu sur une entrée F, est au niveau logique 1.Le signal d'autorisation AUT est produit par l'intermédiaire d'une porte ET 20 dont une entrée reçoit le signal d'horloge B2 et dont l'autre entrée est reliée-à la sortie d'un comparateur logique 21. Ce comparateur reçoit sur huit entrées les signaux d'horloge TO à T7, et sur huit autres entrées le code d'une rangée choisie parmi les deux cent cinquante-six rangées existantes. Ce code est délivré par un sélecteur de rangée 22 disposé sur le panneau 3 de visualisation et de sélection. Le comparateur 21 délivre un signal logique ST de niveau 1 lorsque l'égalité des codes est obtenue. Ainsi, l'état logique des p = 128 points logiques associés à la rangée sélectionnée dans l'unité sélectionnée seront stockés dans les registres RG(O) à RG(15). Ces états seront affichés sur le panneau 3 par l'intermédiaire de p = 128 lampes L(O) à L(127). L'information en sortie de chacun des registres RG(O) à RG(15) sera modifiée toutes les q = 16 trames T = 125 Fs, soit toutes les 2 ms. Compte-tenu des décalages de temps de l'ordre de deux périodes t introduits entre l'écriture des informations dans le registre 7 des interfaces d'accès I(O? à 1(7) et l'écriture de ces informations dans l'un des registres RG(O) d;RG(15) du circuit de contrôle 2 de la partie centralisée A, les signaux délivrés par l'horloge locale fl seront retardés de deux périodes t par rapport aux signaux délivrés par l'horloge locale des unités à tester. Ainsi, ce seront bien les états logiques associés à la rangée sélectionnée par l'opérateur qui seront visualisés sur le panneau 3. Afin de synchroniser le compteur 5 de l'interface d'accès sélectionnée et le compteur 18 de la partie centralisée, un signal RAZ remet le compteur 18 à zéro toutes les 2ms. Ce signal est fourni par une porte ET 23 dont une entrée reçoit le signal de synchronisation SYN et dont l'autre entrée est reliée à la sortie d'une porte ET 24 recevant les signaux d'horloge TO et T1. Bien que la présente invention ait été décrite avec un exemple particulier de réalisation, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible de variantes ou modifications sans toutefois sortir de son cadre. Notamment, au lieu d'envoyer vers la partie centralisée du dispositif les états logiques associés à toutes les rangers, et de réaliser la sélection d'une rangée au niveaU de la partie centralisée, on pourrait tout aussi bien effectuer cette sélection au niveau des interfaces d'accès, et ne transmettre alors vers la partie centralisée que les états logiques associés à la rangée sélectionnée. REVENDICATIONS 1. Dispositif de visualisation d'états logiques pour le test des unités d'un central MIC, lesdites unités fonctionnant en partage de temps selon une période de répétition T divisée en n intervalles de temps t correspondant chacun au traitement d'une rangée de mémoire, caractérisé en ce qu'il comporte une partie centralisée reliée, par l'intermédiaire de N cables, à N interfaces d'accès situées dans les N unités à tester1 chacune des N interfaces permettant de collecter les états logiques de p points de l'unité associée. 2. Dispositif selon la revendication 1, caractérisé en ce que les N interfaces d'accès, identiques, comprennent des premiers moyens pour collecter les états logiques de p points par groupes de r points, la collecte desétats logiques de chaque groupe étant effectuée n fois de suite de façon à obtenir les états logiques associés à chacune des n rangées. 3. Dispositif selon la revendication 2, caractérisé en ce que lesdits premiers moyens pour collecter les états logiques des p points comprennent - un multiplexeur à r sorties et p entrées réparties en q groupes de r entrées (p = q.r), ledit multiplexeur étant adressé par un premier compteur à q posi tions avançant sous le contrôle de signaux d'horloge de période T ; - un registre à r bits stockant, sous le contr8le de signaux horloge de période t, les états logiques des r sorties dudit multiplexeur. 4. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que ladite partie centralisée comporte des seconds moyens pour stocker les états logiques de p points associés à une rangée donnée d'une unité donnée, et des troisièmes moyens pour visualiser ces états logiques. 5. Disposit-if selon la revendication 4, caractérisé en ce que lesdits seconds moyens comportent - q registres à r bits contrôlés respectivement par les q sorties d'un premier décodeur adressé par un second compteur à q positions avançant sous le con tr8le de signaux d'horloge de période T un un comparateur recevant d'une part lladresse des n rangées de mémoire et d'autre part l'adresse de la rangée à sélectionner, et délivrant un signal ST de niveau 1 à l'obtention de l'égalité des deux adresses, ce qui a pour effet d'autoriser le fonctionnement dudit premier décodeur ; - un second décodeur recevant lladresse codée de l'unité sélectionnée et déli vr-ant vers l'interface d'accès correspondante un signal de sélection SEL de niveau 1. 6. Dispositif selon la revendication 5, caractérisé en ce que ledit second compteur à q positions est remis à zéro par l'intermédiaire d'un signal de synchronisation SYN de période q-T reçu de l'interface d'accès sélectionnée. 7. Dispositif selon la revendication 6, caractérisé en ce que ledit signal de synchronisation SYN est engendré à partir de l'état logique des sorties dudit premier compteur des interfaces d'accès.