La présente invention concerne un procédé de fabrication d'un transistor à effet de champ à électrode de commande isolée dans une galette de semi-conducteur. Un transistor à effet de champ à électrode de commande isolée est un dispositif semi-conducteur comportant une région source et une région drain ayant un premier type de conductivité, eture dlectrode de commande ayant le type de conductivité opposé, ces trois régions étant contiguës à une surface de la galette semi-conductrice, et une région canal s'étendant sous la surface de la galette entre la source et le drain. Le fonctionnement d'un transistor à effet de champ à électrode de commande isolée est basé sur le fait qu'une variation de tension appliquée à l'électrode de commande modifie la conductivité électrique du canal entre la source et le drain. Par application de tensions convenables à l'électrode de commande on peut inverser le type de conductivité du canal, créant ainsi un trajet à conductivité relativement élevée pour les porteurs de charges majoritaires produits par la source et s'acheminant vers le drain. On sait qu'un tel dispositif souffre de la formation de canaux parasites à la surface du semi-conducteur, c'està-dire de la formation de canaux d'inversion dans des régions autres que celles qui relient la source et le drain où ces canaux sont souhaités. Ce problème revêt une importance particulière dans les dispositifs à circuit intégré dans lesquels ces canaux parasites produisent des trajets indésirables à faible-résistance électrique, c'est-à-dire des "courts-circuits" entre les divers dispositifs intégrés.Dans l'état de l'art on connais plusieurs approches pour tenter de porter remède à ce problème,par exemple: munir le transistor de plaques de champ auxiliaires extérieures au substrat pour supprimer les canaux, ou prévoir des régions isolantes auxiliaires et des "seuils de canaux" dans le substrat.Ces solutions nécessitent cependant des étapes de traitement supplémentaires et coûteuses, en particulier'l'introduc- tion sélective d'impuretés dans le substrat afin de former des couches superficielles qui résistent à l'inversion de conductSitév L'invention apporte une solution au problème évoqué plus haut et a pour objet un procédé de fabrication d'un transistor à effet de champ à électrode de commande isolée selon lequel, sur la surface de la galette de semi-conducteur on forme la ré gion de seuil de canal avant de former les régions source et dra# en introduisant une diffusion d'impureté ayant le type de conductivité opposé à celui de la source et du drain dans la surface munie d'un masque imperméable à cette diffusion.La conductivité de la région superficielle de la galette, complémentaire de celle dudit masque, se trouve ainsi accrue Le masque s'étend sur la surface de la galette de semi-conducteur sur au moins une partie dans laquelle les impuretés avant le premier type de conductivité sont ensuite introduites aucorrs de la formation subséquente des régions source et drain. Le procédé selon l'invention va être décrit ci-après en se référant aux figures 1 à 7 des dessins joints, qui illustrent les diverses étapes de la fabrication d'un transistor à effet de champ à électrode de commande isolée. Pour fabriquer un transistor à effet de champ à électrode de commande isolée suivant le procédé conforme à l'invention on munit une surface principale 10#i d'une galette de semiconducteur 10, constituée typiquement de silicium monocristallin de type N uniforme, d'un masque de protection de forme géométrique mettant sélectivementlasurface de la galette à l'abri de l'implantation d'ions Ce masque est avantageusement composé d'une couche 12 de bioxyde desilicium, d'une couche 13 de nitrure de silicium et d'une autre couche 14 de bioxyde de silicium (figure 1 Pour former ces couches protectrices 12, 13 et 14, on développe d'abord une couche de bioxyde de silicium jusqu'a' une épaisseur d'environ 0,05 micron sur la surface 10.1, par un procédé connu tel que le développement thermique. Une couche de nitrure de silicium est ensuite déposée sur la première couche jusqu'à une épaisseur d'environ 0,2 micron, par un procédé connu tel que la décomposition du silane dans l'ammoniaque Enfin on dépose une autre couche de bioxyde de silicium jusqu'à une épaisseur typiquement comprise entre 0,07 et 0,4 micron environ, par un procédé connu tel que la décomposition du silane dans l'anhydride carbonique ou l'oxygène Cette dernière couche est ensuite masquée sélectivement et attaquée chimiquement par un procédé photolithographique courant pour former la couche 14. En se servant de celle-ci comme masque, la couche de nitrure de silicium se trouve attaquée chimiquement de façon sélective pour former la couche 13 Enfin, en se servant des couches 13 et 14 comme masque, on attaque chimiquement la première couche formée pour obtenir la couche 12. Les couches 12 à 14 sont avantageusement situées sur la surface 10.1 exactement aux endroits de la galette 10 où doivent être formés la source, le canal et le drain du ou de chaque transistor à effet de champ. Utilisant les couches 12, 13 et 14 comme masque, la surface 10.1 de la galette 10 est bombardée par des ions de phosphore (donneurs d'électrons) pour former une zone superficielle peu profonde Il de type N . Dans un corps de semi-conducteur ayant une concentration nette de donneurs significatifs de 5 x 1014 ions par centimètre cube, la zone 11 a typiquement une profondeur d'environ 0,1 micron et elle contient des ions de phosphore avec une concentration superficielle d'au moins 2 x i011 ions/ci2, concentration typiquement comprise entre 2 5 x 1011 et 5 x 1012 ions/cm à la suite d'une implantation au moyen d'ions de phosphore ayant une énergie d'environ 60 kv. La couche 14 exposée est ensuite éliminée à l'aide d'un agent chimique convenable. Comme le montre la figure 2, avec la couche 13 de nitrure de silicium comme masque de protection, on développe ensuite thermiquement sur la surface 10.1 de la galette 10, sauf aux endroits recouverts par la couche 13, une couche relativement épaisse 15 d'oxyde de silicium. Ce développement enfonce la zone 11 de type N+ plus profondément dans la galette pour former une zone 11.5 de type N+, dont le profil est montré à la figure 2. Typiquement, l'épaisseur totale de la couche 15 est approximativement d'un micron, c'est-à-dire qu'elle fait saillie d'environ un demi-micron sur la surface originale 1O.i, et qu'elle enfonce la zone 11.5 jusqu'à une profondeur d'environ un demimicron sous la surface originale 10.1 Pendant le développement de cette couche 15, une couche relativement mince (non représentée) typiquement de l'ordre d'un centième de micron d'épaisseur, se trouve développée sur la couche 15 de nitrure de silicium. Une paire d'ouvertures ayant des diamètres typiquement de l'ordre de 10 microns (une paire pour chaque transistor) se trouvent formées dans les couches 12 et 13 à leurs bords contigus à la couche de bioxyde de silicium 15 (figure 3). Les contours de chacune des ouvertures ont même étendue que les régions source et drain voulues.A travers chaque paire d'ouvertures et se servant des couches 15 et 13 comme de masques imperméables, une paire de zones P+ notées 16 et 17 sur la figure 3, se trouvent implantées dans la galette de silicium exposée, typiquement par implantation d'ions à l'aide d'ions de bore d'environ 40 kV, jusqu'à une dose de l'ordre de 1014 ions/cm . En tout cas, cette dose est avantageusement suffisante pour rendre la conductivité du silicium exposé, de type PO Ces zones 16 et 17 servent respectivement de régions source et drain pour le transistor à effet de champ final à réaliser.Les zones 16 et 17 sont écartées d'environ 5 à 10 microns, et chacune d'elles s'étend en profondeur sur une distance de l'ordre de 0,2 à 2 microns sous la surface 10010 Les couches 13 et 12 sont ensuite éliminées, typiquement par attaque chimique, mettant ainsi à -nu toute la partie de la surface 1001 comprise entre les zones 16 et 17 (figure 4). Ensuite, si on le désire, pour réaliser un contrôle plus serré des impuretés et les propriétés électriques du canal (couche à inversion) entre la source et le drain, des impuretés donneuses et accepteuses peuvent être implantées ou diffusées dans la surface mise à nu du corps semi-conducteur 10. L'impureté voulue, typiquement du phosphore ou du bore, peut ainsi être introduite dans une région superficielle 1002 du corps semi-ccnducteur 10 entre les zones 16 et 17 afin de profiler la tension de "bande plate" de la couche d'oxyde Pour ce profilage, la dose d'impureté doit cependant être suffisamment petite pour que la conductivité de la surface des zones 16 et 17 ne soit point inversée. Sur la surface mise à nu du semi-conducteur 10 (ainsi que sur la couche d'oxyde 15) se trouve ensuite développée, par exemple par croissance thermique, une mince couche isolante 18 d'environ 0,1 micron d'épaisseur, constituée de bioxyde de silicium de haute qualité. Par l'expression "haute qualité" on entend un diélectrique convenant pour isoler l'électrode de commande de d'un transistor à effet de champ. Puis, par un processus de masquage et d'attache chimique classique, on développe dans la couche 18 une paire d'ouvertures en correspondance avec les parties centrales des zones 16 et 17. Ces ouvertures ont typiquement un diamètre d'environ 10 microns.De plus, une ouverture 15.3 est formée dans la couche 15, cette ouverture ayant typiquement un diamètre d'environ 10 microns en un emplacement écar té du canal entre source et drain. Comme le montre la figure 6, la métallisation des électrodes pour le transistor se fait en déposant une couche de métal, typiquement de plusieurs dixièmes de microns d'épaisseur, sur la surface des couches 15 et 18 et les ouvertures de cellesci, puis en la masquant et l'attaquant sélectivement pour former des électrodes de contact séparées 19, 20, 21 et 22 pour la mas se, la source, l'électrode de commande et le drain, respectivement, du transistor.Si l'on désire l'alignement de l'électrode de commande, des atomes accepteurs subséquents peuvent être introduits par implantation d'ions, ou une diffusion (symbolisée par les flèches pointillées sur la figure 7) peut Stre effectuée par les intervalles entre les électrodes 20, 21 et 22 afin d'étendre les contours des zones 16 et 17 pour former des zones 1601 et 17.1 quelque peu plus grandes dont les extrémités sont alignées en correspondance avec le contact d'électrode de com-mande 21. La couche relativement épaisse 15 et la métallisation empêchent la pénétration des ions accepteurs dans la galette 10. On remarquera que dans le transistor achevé (figure 6 ou 7), la surface 10.1 de la galette de silicium a été déplacée de sa position originelle (figure 1) uniquement par le développement thermique du diélectrique de l'électrode de commande. La distance entre la surface supérieure de la couche d'oxyde 15 et la surface supérieure 10. i du corps 10 est minimisée en sorte que les électrodes 20 et 22 rencontrent une différence de niveau minimum entre ces surfaces. Cette particularité est importante pour minimiser les défectuosités des électrodes par suite d'interstices se produisant dans les échelons d'électrodes.De plus, les électrodes 19, 20 et 22 sont toutes situées à une distance relativement grande de la galette de silicium 10 comparée à lté- paisseur de la couche d'oxyde 18, sauf aux points de contact avec cette galette, de manière à minimiser la capacité parasite de fuite indésirée entre ces électrodes et la galette de silicium La couche "d'oxyde de champ 15 peut être développée avantageusement,soit par croissance thermique sèche à une température entre 10000C et 12000C environ, ou par croissance dans la vapeur à une température entre 9000C et 12000C environ. De façon similaire la couche d'oxyde d'électrode de commande 18 peut être avantageusement développée par l'un quelconque de ces procédés. On peut également utiliser d'autres semi-conducteurs que le silicium, par exemple le germanium ou l'arséniure de gallium, et les rôles du semi-conducteur de type N et de type P peuvent être intervertis. il est bien entendu que l'introduction des diverses impuretés dans le semi-conducteur est effectuée par implantation d'ions, c'est-à-dire par bombardement de la surface 10 e 1 entière au moyen d'ions d'impuretés, les couches 12, 13, 14, 15 et 18 et les électrodes 20, 21 et 22 servant de masques imperméables. Toutefois, il est également possible d'utiliser d'autres procédés d'introduction d'impuretés tels que des procédés de diffusion et bombardement par faisceau moléculaire confiné. Dans certaines applications à circuits intégrés de transistors à effet de champ à électrode de commande isolée, il est souhaitable que les contacts métalliques sur les régions source et drain présentent la configuration de métallisation à deux niveaux bien connue, afin d'établir les passages croisés pour les électrodes de commande par rapport aux électrodes source et drain. Lorsqu'une métallisation à deux niveaux est souhaitée, au lieu de former la paire d'ouvertures précitée (pour chaque transistor à être réalisé) dans les couches 12 et 13 (figure 3), ces couches 12 et 13 sont éliminées entièrement avant l'introduction d'impuretés significatives pour former les régions source 16 et drain 17.Des impuretés convenables peuvent ensuite être implantées dans la surface semi-conductrice mise à nu pour contrôler les propriétés électriques de la couche àin w sion deconductivlté du dispositif complet. Enfin, celui-ci peut ensuite être achevé avec source, drain, plus électrodes au moyen de procédés courants, par exemple le procédé dans lequel, après implantation d'impuretés dans le canal mis à nu, une couche d'oxyde de silicium est développée par voie thermique sur ce canal, comme décrit plus haut pour la couche 18. Ensuite, sur la surface exposée de cette couche d'oxyde est déposée l'électrode de commande (silicium). Utilisant celle-ci et la couche d'oxyde de champ comme masques de protection, on introduit des atomes d'impuretés accepteuses (bore) dans la galette de silicium pour former les régions source et drain. Enfin, des ouvertures se trouvent formées dans le diélectrique de l'électrode de commande pour établir les contacts avec la source et le drain de manière à achever le dis positif. La couche d'oxyde 12 sert à protéger la galette de silicium 10 de tensions dans la couche de nitrure de silicium 13. Lorsque cette protection n1 est pas nécessaire, la couche 12 peut être omise. La forme de réalisation illustrée peut être fabriquée dans une galette dont une partie seulement a un premier type de conductivité, par exemple, dans une couche épitaxiale ayant le type de conductivité voulu sur un substrat ayant le type de conductivité opposé. REVENDICATIONS 1. Procédé de fabrication d'un transistor à effet de champ à électrode de commande isolée dans une galette de semiconducteur, comportant une région source et une région drain ayant un premier type de conductivité, et une région de commande ayant le type de conductivité opposé, lesdites régions étant con tiges à la surface de la galette semi-conductrice, et une région de seuil de canal ayant le type de conductivité opposé et s'étendant sous la surface de la galette entre la source et le drain en s1 écartant de la région de commande, caractérisé en ce qu'on forme la région de seuil de canal avant de former les régions source et drain en introduisant une diffusion d'impureté ayant le type de conductivité opposé à celui de la source et du drain dans la surface munie d'un masque imperméable à cette diffusion en sorte que la conductivité de la région superficielle de la galette, complémentaire de celle dudit masque, se trouve accrue, ledit masque s'étendant sur la surface de la galette de semi-conducteur sur au moins une partie dans laquelle les impuretés ayant le premier type de conductivité sont ensuite introduites au cours de la formation subséquente des régions source et drain. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre la phase consistant à former une couche de champ sur la région superficielle de la galette, complémentaire au masque, cette couche de champ étant imperméable à l'introduction d'impuretés ayant le premier type de conductivité dans la galette semi-conductrice. 3. Procédé selon la revendication 2, caractérisé en ce qu'il comprend en outre la phase consistant à éliminer une partie du masque, mettant ainsi à nu une partie de la galetteaudessous et à introduire dans la galette mise à nu, des impuretés ayant le premier type de conductivité pour former les régions source et drain. 4. Procédé selon la revendication 3, caractérisé en ce qu'il comprend en outre la phase consistant à éliminer le restant du masque et à former une couche diélectrique sur la surface nouvellement mise à nu de la galette, à former une paire d'ouvertures dans cette couche diélectrique pour mettre à nu la source et le drain respectivement, et à déposer une première, une deuxième et une troisième électrode mdtallique, la première électrode étant en contact avec la source à travers la première ouverture dans la couche diélectrique, la deuxième électrode étant située sur la surface mise à nu de la couche diélectrique sur la galette de semi-conducteur entre la source et le drain, et la troisième électrode étant en contact avec le drain. 5. Procédé selon la revendication 4, caractérisé en ce qu'il comprend en outre la phase consistant à introduire dans la galette de semi-conducteur, à travers la couche diélectrique, d'autres impuretés ayant le premier type de conductivité de manière å étendre la source et le drain en correspondance avec la deuxième électrode, les trois électrodes et la couche-de champ étant imperméables à l'introduction d'autres impuretés. 6. Procédé selon la revendication 1, caractérisé en ce que le semi-conducteur est du silicium et en ce que le masque est composé d'une couche de bioxyde de silicium contiguë à une partie de ladite surface et d'une couche de nitrure de silicium contiguë à la surface exposée de la couche de bioxyde de silicium. 7. Procédé selon la revendication 1, caractérisé en ce que le semi-conducteur est du silicium et en ce que la couche de champ est du bioxyde de silicium formé par développement thermique.