La présente invention concerne les diviseurs numériques de fréquence, et concerne plus particulièrement un diviseur de rang pair. Les dispositifs électriques nécessitent souvent des circuits diviseurs pouvant diviser par un nombre entier pair la fréquence de répétition d'un signal d'entée de forme rectangulaire. C'est le cas par exemple dans les circuits des appareils d'horlogerie électriques dans lesquels un signal de synchronisation est obtenu à partir d'un oscillateur à quartz, de manière à fournir des impulsions de commande à un petit moteur électrique entratnant le mécanisme d'indication de l'heure. D'une manière plus particulière, les caractéristiques du quartz déterminant la fréquence sont telles qu'il est souhaitable que l'oscillateur fournisse un signal de sortie ayant une fréquence de répétition égale à un multiple entier de la féquence de répétition nécessaire pour attaquer le moteur.Il est donc nécessaire de disposer d'un circuit diviseur qui possède des dimensions suffisamment faibles pour être monté dans une montre électrique, afin de diviser par un nombre entier la fréquence de répétition du signal de sortie de I'oscillateur, et de produire le signal d'attaque du moteur ou de tout autre appareil d'indication de l'heure. Le rang de division peut par exemple être égal à quatre. Du fait que les montres électriques sont alimentées par une pile contenant une quantité d'énergie limitée, le circuit diviseur doit entre conçu de façon à consommer une puissance minimale. Dans le but de satisfaire les exigences relatives à la consommation et à ltencombrement, un grand nombre de circuits diviseurs selon l'art antérieur ont été conçus en utilisant des transistors complémentaires de technologie mEtal-oxyde-semi-conducteur, de manière à former des circuits tels que des inverseurs ou des portes de transmission. Dans ces diviseurs, l'un des deux transistors à effet de champ de chaque inverseur doit demeurer bloquer pendant la majeure partie de la durée du cycle de fonctionnement de l'inverseur, de manière à économiser l'énergie électrique. De plus, on utilise des piles fournissant des tensions faibles de manière à réduire l'encombrement et la dissipation d'énergie. Si l'on utilise des tensions d'alimentation élevées, la charge, au cours des transitions, de la capacité parasite des inverseurs, fait débiter par la pile un courant plus élevé que dans le cas d'une tension d'alimentation de valeur plus faible.De plus, les piles fournissant des tension élévées comportent géneralement plus --d'élémesss et occupent donc plus de place que les piles à faible tension, ce qui est indésirable. Ainsi, il est nécessaire que la tension d'alimentation des circuits de montre utilisant la technologie métal-oxyde-semi-conducteur possède une valeur relativement faible, qui peut autre de l'ordre de 1,5 volt pour les transistors à effet de champ à grille au silicium. Certains circuits diviseurs selon l'art antérieur, utilisant des transistors compl-émentaires en technologie métal-oxyde-semiconducteur, utilisent la charge emmagasinée dans la capaçité parasite, ou capacité répartie, du noeud d'entrée d'un inverseur pour faire fonctionner directement un autre inverseur. Ceci a pour résultat de produire une divison de tension, par effet capacitif, en cas de transfert d'un niveau logique "1", le niveau logique "1" étant le niveau le plus positif des deux niveaux possibles du signal logique.Si de tels circuits diviseurs selon l'art antérieur3 utilisant des transistors complémentaires en technologie métaloxyde-semi-conducteur, sont fabriqués par les procédés classiques de fabrication en grande strie, il apparait un taux de mauvais fonctionnement élevé lorsqu'on les fait fonctionner avec la faible tension d'alimentation mentionnée précédemment. Ces circuits selon l'art antérieur s'avèrent donc inutilisables d'un point de vue économique,.à.cause des tolérances sévères requises sur les tensions. de seuil des transistors à effet de champ constituant les inverseurs. Plus précisément, un circuit inverseur utilisant des transistors complémentaires en technologie métal-oxyde-semi-conducteur comporte un transistor à effet de champ à enrichissement et à canal P, et un transistor à effet de champ à enrichissement et à canal N.Les grilles et les drains des deux transistors à effet de champ sont connectés ensemble, et leurs électrodes source sont connectées à des potentiels d'alimentation différents. Si ces transistors à effet de champ sont du type à grille au silicium, de manière à augmenter la vitesse de fonctionnement, leurs tensions de seuil peuvent varier entre 0 et 2 V, à cause des dispersions résultant du procédé de fabrication. Les circuits selon l'art antérieur, produisant une division de tension par effet capacitif, divisent pratiquement par deux la tension de 1,5 V correspondant å un niveau logique "1".Les inverseurs constitués par des transistors à effet de champ à canal N ayant des seuils supérieurs 8-0,9 V, et des transistors à effet de champ à canal P ayant des seuils inférieurs à 0,4 V, par exemple, ne sont pas commandés correctement par la tension divisée correspondant au niveau logique "1". Les tolérances imposées sur le seuil des circuits selon l'art antérieur dans lesquels se produit une division de tension par effet capacitif conduisent à rejeter un grand nombre de circuits intégrés monolithiqúes-dont les autres circuits conviennent pat ailleurs à l'utilisation dans les montres électriques. De plus, même dans le cas où ces circuits diviseurs selon l'art antérieur satisfont aux conditions imposées sur la tension de seuil, l'utilisation d'un état logique "1" dont le niveau est réduit par la division de tension par effet capacitif produit une diminution de la vitesse de fonctionnement et de la qualité de la forme des signaux présents dans le diviseur. De plus, certains circuits diviseurs selon l'art antérieur utilisent la charge emmagasinée dans la capacité parasite d'entrée de l'inverseur pour attaquer une charge qài peut être constituée par un transistor à effet de champ à grille isolée, possédant une certaine capacité d'entrée. La division de tension par effet capacitif conduit à nouveau à obtenir sur la sortie de l'inverseur, ou sur les bornes d'entrée de la charge, un état logique "1" dont le nivéau est approximativement égal à la moitié de la tension d'alimentation. Dans les applications nécessitant des tensions d'alimentation de faible valeur, la tension d'entrée encore plus faible appliquée à la charge produit une diminution de la vitesse de fonctionnement de cette charge.De plus, à cause de la caractéristique parabolique des dispositifs à effet de champ, lorsqu'on applique à 11 entrée d'une charge une tension égale à la moitié de la tension d'alimentation, on obtient dans le transistor à effet de champ constituant la charge un courant drain-source égal au quart du courant drain-source qu'il serait possible d'obtenir en appliquant à l'entrée de la charge la pleine tension d'alimentation. Enfin, au fur et à mesure de l'usure de la pile et de la diminution de la tension d'alimentation fournie par celle-ci > la tension de sortie du diviseur peut diminuer jusqu'à un point auquel elle n'est plus suffisante.pour définir de façon nette un niveau logique "I", lorsqu'elle est divisée par deux. Les circuits diviseurs selon l'art antérieur, utilisant la charge emmagasinée dans la capacité parasite d'entrée d'un inverseur pour attaquer une charge constitué par un transistor à effet de champ, fournissent un signal de sortie dont la forme est médiocre, et présentent une fréquence de coupure trop élevée du côté des basses fréquences, à cause de la division par effet capacitif du niveau des signaux de sortie logiques ayant le niveau le plus élevé. Un premier objet de l'invention concerne un circuit de division de fréquence perfectionné. Un second objet de l'invention concerne un circuit de division à rang pair,-utilisant la technologie métal-oxyde-semi-conducteur, pouvant fonctionner-avec des tensions d'alimentation peu élevées, approxi mativement égales au double des tensions de seuil des transistors à effet de champ utilisés. Un troisième objet de l'invention concerne un circuit de division de fréquence perfectionné, utilisant des transistors complémenta ires de technologie métal-oxyde semi-conducteur, pouvant fonctionner avec de faibles niveaux de tension, et dans lequel les tensions de seuil des transistors à effet de champ ne sont pas aussi critiques que dans le cas des diviseurs de ce type utilisant la charge emmagasinée dans la capacité parasite d'un inverseur pour attaquer directement une autre charge capacitive ou constitués par un transistor de technologie métal-oxyde-semi-conducteur. Un quatrième objet de l'invention concerne une configuration de circuit perfectionnée pour un diviseur dynamique comportant des transistors complémentaires à effet de champ et à grille isolée, en technologie métal-oxyde-semi-conucteur, dans laque le signal d'attaque est dérive de l'alimentation par l'intermédiaire de bornes de sortie d'inverseurs plutôt que par l'intermédiaire de la capacité parasite du noeud d'entrée des inverseurs. Un cinquième objet de l'invention concerne un diviseur utilisant des transistors complémentaires en technologie métal-oxyde-semi- conducteur, pouvant fonctionner à partir d'une tension d'alimentation de faible valeur, et fournissant des niveaux logiques dont les tensions sont voisines de la tension d'alimentation. Le circuit divseur selon I'invention comporte au moins deux cellules comprenant chacune un inverseur et une porte de transmission, ces cellules étant interconnectées par un inverseur intermédiaire. La première cellule comporte un premier inverseur ayant un noeud d'entrée et un noeud de sortie, et un premier interrupteur, ou porte de transmission, ayant un noeud d'entrée connecté au noeud de sortie du premier inverseur, et des noeuds de commande et de sortie. L'inverseur intermédiaire.comporte un noeud d'entrée connecté au noeud de sortie de la première porte de -transmission, et un noeud de sortie connecté de façon à constituer une première borne de sortie du circuit diviseur.La seconde cellule comporte un troisième inverseur ayant un noeud d'entrée connecte au noeud de sortie de l'inverseur intermédiaire, et un noeud de sortie connecté de façon à constituer une seconde borne de sortie du circuit diviseur. Une seconde porte de transmission, faisant partie de la seconde cellule, possède un noeud d'entrée connecté au noeud de sortie du troisième inverseur, et un noeud de sortie connecté au noeud d'entrée du premier inverseur, ainsi que des électrodde commande. Les électrodes de commande des première et seconde portes de transmission sont connectées à une source de signaux fournissant des signaux d'horloge et des signaux'd'horloge complémentaires, de façon que les portes de transmission soient alternativement rendues conductrices et non conductrices.Il est possible d'ajouter des paires supplémentaires de cellules comprenant un inverseur et une porte de transmission, entre le noeud de sortie de la porte de transmission de la seconde cellule et le noeud d'entrée de l'inverseur de la première cellule, de manière à augmenter le rang de division, qui est un nombre pair. Les portes de transmission des cellules ainsi ajoutées sont rendues alternativement conductrices et non conductrices par les signaux d'horloge et les signaux d'horloge complémentaires.La oonfiguration de circuit du diviseur permet d'assurer que le niveau de l'état logique ayant le niveau le plus élevé, parmi les deux états logiques utilisés dans le diviseur et appliqués à la charge, soit voisin de la tension d'alimentation, de façon à pouvoir utiliser une tension d'alimentation de faible valeur sans imposer de tolérance serrée aux tensions de seuil des transistors à effet de champ de technologie metal-oxyde-semi-conducteur utilises dans le diviseur. I1 en résulte une amélioration du rendement de la fabrication, de la forme des signaux produits, et de la réponse en busse fréquence, par rapport aux circuits diviseurs selon l'art antérieur utilisant la charge statique emmagasinée dans la capacité du noeud d'entrée d'un inverseur comme source fournissant, soit à un autre inverseur, soit à une charge capacitive, le signal ayant le niveau logique le plus élevé, parmi les deux niveaux logiques utilisés. D'autres objets et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'exemples de réalisation et en se référant aux dessins annexés sur lesquels - la figure 1 est un schéma représentant une paire inverseur-porte de transmission utilisée dans le circuit diviseur correspondant à un mode de réalisation de l'invention - la figure 2 est un schéma partielizent sous forme synoptique et partiellement sous forme développée d'un diviseur par deux selon l'invention , - la figure 3 est un diagramme séquentiel représentant des signaux illustrant le fonctionnement du circuit diviseur de la figure 2 - la figure 4 est un schéma partiellement sous forme synoptique et partiellement sous forme développée d'un circuit diviseur par quatre correspondant à un autre mode de réalisation de l'invention ; et - la figure 5 est un diagramme séquentiel représentant des signaux utiles à la compréhension du fonctionnement du circuit diviseur de la figure 4.. La figure 1 représente le schéma d'un inverseur 10 et d'une porte de transmission 11. L'inverseur 10, contenu dans le rectangle en pointillé 12, est const-itué par un transistor à effet de champ 14, à enrichissement et à canal P, réalisé en technologie métal-oxyde-semi-conducteur, et par un transistor à effet de champ 15, à enrichissement et à canal N, réalisé également en technologie métal-oxyde-semi-conducteur. L'olectrode de grille 16 du transistor à effet de champ 14 est connectée- à la borne d'entrée 18 de l'inverseur, et l'électrode de source 19 est connectée à la borne d'alimentation 20 permettant d'appliquer une tension d'alimentation positive qui peut être de l'ordre de 1,5 V. L'électrode de drain 22 estconnectée à la borne de sortie. 23 de l'inverseur.Le transistor métal-oxydesemi-conducteur 14, à canal P, n'est conducteur que si la grille 16 est rendue plus négative que la source 19, d'une valeur dépassant la tension de seuil de ce transistor. La source 19 étant connes à å un potentiel positive, une tension d'entrée positive inférieure à la tension d'alimentation provoquera la conduction du transistor 14, à condition que la différence dépasse la tension de'seuil. Le transistor à effet de champ 15, à canal N et à technologie métal-oxyde-semi-conducteur, comporte une électrode de grille 26 qui est connectée à la borne d'entrée 18 de l'inverseur, une électrode de dain 28 quiet connectée à la borne de sortie 23 de l'inverseur, et une électrode de source 30 qui est connectée à la masse, ou à la borne de référence de l'alimentation*32, le transistor métal-oxydesemi-conducteur 15, à canal N, n'est conducteur que si sa grille est rendue plus positive que la source, d'une valeur dépassant la tension de seuil de ce transistor. Les transistors à effet de champ 14 et 15 peuvent hêtre des transistors à grille au silicium, de façon que les tensions de seuil, ou tensions de passage à l'état de conduction, soient relativement basses, comprises par exemple entre 0,2 et 1 V. Le procédé "grille au silicium;', qui est connu de l'homme de l'art, permet de réaliser les grilles 16 et 26 des transistors à effet de champ 14 et 15 avec du silicium polycristallin. Il en résulte que les transistors à effet de champ 14 et 15, de technologie métal-oxyde-semi-conducteur, ont une vitesse de fonctionnement plus élevée et un encombrement plus réduit que les transistors à grille isolée comparables fabriqués par exemple selon le procédé "grille métallique11. L'augmentation de la vitesse de fonctionnement est obtenue en partie du fait que les transistors à effet de champ à grille au silicium possèdent des tensions de seuil plus basses que les transistors à effet de champ à grille isolée fabriqués par d'autres procédés. La tension de seuil d'un transistor à effet de champ de technologie métal-oxyde-semi-conducteur est fonction d d'un grand nombre de paramètres de fabrication, comme 11 état de surface du silicium, faisant intervenir les imperfections du réseau cristallin, la concentration superficielle des impuretés, la concentration des impuretés dsnsla couche d'oxyde, etc. De plus, des paramètres de structure, comme l'épaisseur de la couche d'oxyde entre la grille de silicium polycristallin et le canal drain-source, et le dopage du substrat et de sa couche de surface ont également un effet sur la tension de seuil. La concentration en impuretés de 1 a couche superficielle du substrat, qu'il est difficile de définir, agit sur la tension de seuil des transistors à effet de champ de technologie métal-oxyde-semi-conducteur à canal N, tandis que la concentration en impuretés du sus trat agit sur la tension de seuil des transistors à effet de champ à canal P.Ainsi, la tension de seuil du transistor à effet de champ à canal P 14 peut varier indépendam- ment de la tension de seuil du transistor effet de champ å canal N 15, meme si ces deux transistors appartiennent à la mEme structure monolithique. Dans les applications du type de celles concernant les montres électriques, dans lesquelles il est nécessaire d'économiser l'énergie, il est souhaitable qu'un seul des transistors à effet- de champ 14 et 15 soit conducteur pendant-la majeure partie du cycle de fonctionnement de l'inverseur. Ainsi, si un niveau logique "0", ou niveau bas, est souhaité sur la borne de sortie 23 de l'inverseur, le transistor à effet de champ 15 doit hêtre rendu conducteur par un niveau logique "1" applique sur la borne d'entrée 18, et le transistor à effet de champ 14 doit etre bloqué.Au contraire, si l'ofl désire obtenir sur la borne de sortie 23 un niveau logique "1", ou un niveau de tension plus positif, le transistor à effet de champ 14 doit entre rendu conducteur et le transistor à effet de champ 15 doit etre bloqué par l'application d'un niveau logique "0" sur la borne 18.Si l'on suppose que le transistor à effet de champ 14, de technologie métal-oxydesemi-conducteur, possède un niveau de seuil inférieur ou égal à 0,5 V, et que le transistor à effet de champ 15, de technologie métal-oxyde-semiconducteur, possède un niveau de seuil supérieur ou égal à 0,9 V, un niveau logique "1" de 0,75 V, egal à la moitié de la tension d'alimentation, ne peut ni provoquer le blocage du transistor à effet de champ 14, ni provoquer la conduction du transistor à effet de champ 15.Ainsi, l'inverseur 10 comportant des transistors à effet de champ ayant les seuils mentionnés ci-dessus ne peut pas etre commandé par des niveaux logiques "1" de valeur faible, égale environ à la moitié de la tension d'alimentation Un certain pourcentage des transistorsà.effet de champ à technologie métal-oxyde-semiconducteur fabriqués en grande série par les procédés "grille au silicium" actuels possèdent des tensions de seuil ayant les valéurs indiquées. ci-dessuss et ne peuvent donc pas fonctionner dans lesdits circuits diviseurs de tension selon l'art antérieur comportant une division de tension par effet capacitif qui, en fait, divise la tension d'alimentation par deux pour fournir le niveau logique "11'. Une des caractéristiques du diviseur 33, représenté sur la figure 2, consiste en ce qu'il assure pour tous les inverseurs un signal d'entrée dont le niveau logique "1" est pratiquement égal à la pleine tension d'alimentation (1,5 V), au lieu autre de l'ordre de 0,75 V. La proportion d'inverseur'pouvant fonctionner dans le diviseur 33 est ainsi augmentée par rapport aux circuits selon l'art antérieur utilisant une division de tension par effet capacitif. La porte de transmission Il de la -figure 1, qui est contenue dans le rectangle en pointilIé 36, comporte également un transistor à effet de champ 38, à canal P et de technologie métal-oxyde-semi-conducteur, et un transistor à effet de champ 40, à canal N et de technologie métal-oxydesemi-conducteur. Les sources des transistors à effet de champ 38 et 40 sont connectées à la borne d'entrée 42 de la porte de transmission, et les drains des transistors à effet de champ 38 et 40 sont connectés à la borne de sortie 44 de la porte de-transmission.L'électrode de grille du transistor effet de champ 38 est connectée à la borne-d'horloge 46 à låqúelle.est applique un signal d'horloge C, et la grille du transistor à effet de champ 40 est connectée à la borne d'horloge complémentaire 48, à laquelle est appliqué le complément C du signal d'horloge C. Au cours du fonctionnement, les deux transistors à effet de champ de la porte de transmission Il sont bloqués simultanément par les signaux C et C, de façon que le courant électrique ne puisse circuler dans la porte de transmission, ni dans un sens ni dans l'autre. A d'autres instants, les deux transistors-de la porte de transmission Il sont rendus conducteurs simultanément par le signal d'horloge et le signal complémentaire. La porte de transmission 11 est constituée par des transistors à effet de champ ayant des types de conductivité différents, de manière à assurer à la fois la transmission des niveaux logiques "1" et des niveaux logiques "0", entre les bornes 42 et 44, sans perte d'amplitude. D'une manière plus particulière, on supposera qu'un niveau logique "1" est présent sur la borne d'entrée 42 et que le rectangle en pointillé 36 ne comporte que le transistor à effet de champ- 40.Du fait que la grille du transistor à effet de champ 40, à canal N, doit titre portée à un potentiel plus positif que le potentiel de drain et de substrat, la différence de potentiel étant au moins égale à la tension de seuil, une charge capacitive branchée à la borne de sortie 44 ne peut se charger-, par l'intermédiaire du transistor à effet de champ 40, qu'à une tension inférieure à la tension sur la borne d'entrée 42 d'une valeur égale à la tension de seuil.Au contraire, le transistor à effet de champ à canal P 38, peut transférer sur la borne de sortie 44 l'amplitude totale dlun niveau logique "1". Réciproquement, le transistor à effet de champ à canal P 38 nepeut pas transférer de la borne 42 à la borne 44 la tension exacte correspondant à un niveau logique "0", tandis que le transistor à effet de champ 40 peut le faire.Ainsi, il est nécessaire de disposer à la fois d'un transistor à effet de champ à canal N et d'un transistor à effet de champ à canal P pour assurer le transfert entre la borne d'entrée 42 et la borne de sortie 44 des signaux correspondant au niveau logique "0", aussi bien que les signaux correspondant au niveau logique "1", en particulier dans le cas où le signal le plus positif, ou niveau logique "1", possède une amplitude faible, de l'ordre de 1,5 V seulement. La figure 2 est un schéma partiellement sous forme synoptique et partiellement sous forme développée d'un circuit diviseur par deux 33 correspondant à un mode de réalisation de l'invention. Le circuit diviseur de la figure 2 commute des signaux électriques fournis par l'alimentation par l'intermédiaire de bornes de sortie d'inverseurs, plutt que des signaux fournis par une charge placée sur la capacité parasite, ou capacité répartie, du noeud d'entrée d'un inverseur. De plus, le signal de sortie du diviseur 33 de la figure 2 est également fourni par l'alimentation, par l'intermédiaire de bornes de sortie d'inverseurs, plutôt que par l'intermédiaire d'une charge placée sur la capacité du noeud d'entrée d'un inverseur, ce qui est le cas dans certains circuits selon l'art antérieur.Dans ces conditions, le diviseur 33 présente une réponse aux faibles fréquences, des niveaux de tension, et des formes des signaux internes et du signal de sortie qui sont meilleurs que ceux de certains circuits selon l'art antérieur. Plus précisément, le diviseur de fréquence 33 de la figure 2 comporte un premier inverseur 52 ayant un noeud d'entrée, ou borne d'entrée, 54, et unnoeud de sortie 56 qui est connecté au noeud d'entrée 58 du premier dispositif de commutation, ou porte de transmission, 60. L'inverseur 52 et les autres inverseurs des figures 2 et 4 possèdent la même configuration que l'inverseur 10 de la figure 1. L'électrode de grille, ou de commande, du transistor à effet de champ 61, à canal P et de technologie métal-oxyde-semi-conducteur, appartenant au premier dispositif de commutation, ou porte de transmission, 60, est connectée à la ligne d'horloge 62 qui fournit un signal d'horloge C constitué par un signal de forme rectangulaire représenté en 63 sur la -figure 3. L'électrode de commande, ou électrode de grille, du transistor à effet de champ 65, à canal N et de technologie métal- oxyde-semi-conducteur, est connectée à la ligne d'horloge complémentaire 64 qui fournit un signal d'horloge C'de forme rectangulaire, représenté en 67 sur la figure 3. La borne de sortie 66 de la porte de transmission 60 est connectée à la borne d'entrée 68 du second inverseur 705 La borne de sortie 72 du second inverseur 70 est connectée à la borne d'entrée 74 d'un troisième inverseur 76, et à la borne de sortie A, portant la référence 78. La borne de sortie 80 de l'inverseur 76 est connectée à la borne dersortie A, portant la référence 82, et à la borne d'entrée 84 d'un second dispositif de commutation, ou porte de transmission, 86. L'électrode de commande du transistor à effet de champ à canal N 87 appartenant à la porte de transmission 86 est connectée de façon à recevoir un signal d'horloge C, 63, et l'électrode de commande, ou grille, du transistor à effet de champ à canal P 88 est connectée de façon recevoir un signal d'horloge complémentaire C, 67. Ainsi, la porte de transmission 86 sera rendue conductrice pendant la durée de blocage de la porte de transmission 60, et la porte de transmission 60 sera rendue conductrice pendant la durée de blocage de la porte de transmission 86. La borne de sortie 89de la porte de transmission 86 est connectée à la borne d'entrée 54 du premier inverseur 52, par l'intermédiaire- du conducteur 90. La figure 3 représente la forme de signaux apparaissant dans le circuit diviseur par deux 33 de la figure 2. Le signal d'horloge 63 et le signal d'horloge complémentaire 67 sont appliqués respectivement aux conducteurs 62 et 64 portant les références C et C sur la figure 2. Les signaux C et C peuvent venir d'un oscillateur, ou d'un autre étage d'attaque connecté aux conducteurs 62 et 64, et constituent les signaux d'entrée du diviseur 33 qui divise la fréquence de répétition par deux de façon à fournir les signaux de sortie A et A apparaissant sur les bornes de sortie 78 et 82, et représentés par les signaux rectangulaires 92 et 94 de la figure 3. Les signaux d'horloge 63 et 67 déterminent laquelle des portes 60 et 86 est bloquée, et laquelle de ces portes est conductrice. D'une manière plus précise, entre les instants Tg et T1, représentés sur l'axe des temps 95 de la figure 3, un niveau logique "0" est appliqué à la grille du transistor à effet de champ à canal P 61, et un niveau logique "1" est appliqué à la grille d u transistor à effet de champ à canal N 65 de la porte de transmission 60. Ainsi, les deux transistors à effet de champ de la porte de transmission 60 sont rendus simultanément conducteurs entre les instants Tg et T1.De plus, les deux transistors à effet de champ 87 et 88 de la porte de transmission 86 sont bloqués entre les instants Tg et T1 Entre les-instants T0 et T1, le signal d'entrée D de l'inverseur 52 est suppose être au niveau logique "0", comme il est indiqué par le signal 96 de la figure 3. Il s'ensuit que le signal de sortie-E de ltinverseur 52, représenté par le signal 98 de la figure 3, se trouve au niveau logique "1". La porte de transmission 60 étant conductrice entre les instants Tg et T1, le signal F présent sur la borne d'entrée 68 de l'inverseur 70 est également au niveau logique "1". Le signal F porte la référence k00 sur la figure 3. Dans ces conditions, le signal de sortie A se trouve au niveau logique "0", et la sortie A de l'inverseur 76 se trouve au niveau logique "1", entre les instants T0 et T1. A l'instant T1, le signal C passe au niveau logique "1" et le signal C passe au niveau logique "0". I1 en résulte que la porte de transmission 60 est bloquée, et que la porte de transmission 86 est rendue conductrice. Ainsi, le signal D passe au niveau logique "1", et le signal E passe au niveau logique "0". La porte de transmission 60 étant bloquée, le signal F demeure au niveau logique "I" qu'il occupait précédemment. La capacité d'entrée de I'inverseur70; qui est représentée par le condensateur 106, dessiné en pointillé, maintient le niveau logique "1" du signal F, lorsque la porte de transmission associée 60 est bloquée. La fréquence de fonction nement du diviseur 3-3 est telle que le niveau-logique "1" emmagasiné dans le condensateur 106, ne subit qu'une faible décharge par l'intermédiaire de la résistance équivalente 108 du noeud d'entrée de l'inverseur 70, au cours de la durée de stockage. La capacité 106 du noeud d'entrée dé l'inverseur 70 conserve une charge qui maintient à un niveau logique "0" le signal E, entre les instants T1 et T2, lorsque la porte de transmission 60 est bloquée.Chaque inverseur possède une capacité du noeud d'entrée, teUe que le condensateur 106, qui se trouve branchéeen parallèle avec une résistance de valeur élevée, comme la résistance 108, tendant à décharger le condensa teur associé et à donner lieu ainsi à une fréquence minimale de fonctionnement du diviseur. Les condensateurs des noeuds d'entrée des inverseurs, comme le condensateur 106, ont des valeurs qui sont déterminées par les dimensions des grilles, et par l'épaisseur des couches d'oxyde des transistors à effet de champ de technologie métal oxyde-semi-conducteur. Entre les instants T2 et T3, la porte de transmission 60 conduit à nouveau, et la porte de transmission 86 est à nouveau bloquée. Ainsi, le niveau logique "0" présent sur la borne de sortie 56 de l'inver seur 52 est appliqué à la borne d'entrée 68 de l'inverseur 70, ce qui fait passer du niveau logique "0" au niveau logique lJ1|l le signal de sortie A du diviseur, et fait passer au niveau logique "0" le signal de sortie A. Les signaux de sortie A et A demeurent dans cet état jusqu'à- l'instant T4, auquel la porte de transmission 60 devient à nouveau conductrice, ce qui a pour effet d'appliquer air la borne d'entrée 68 de l'inverseur 70 le niveau logique "1" présent sur la borne de sortie 56 de l'inverseur 52, comme il est indiqué par le signal 100 sur la figure 3. Les signaux de sortie retournent alors à leur -état initial. Ainsi, les signaux de sortie A et A ne changent d'état que lorsque la porte de transmission 60 devient conductrice, ce qui ne se produit que toutes les deux impulsions d'horloge d'entrée. Lorsque la porte de transmission 60 est bloquée, la porte de transmission 86 laisse passer un signal ayant le niveau logique nécessaire pour inverser le niveau sur la borne d'entrée 54 de l'inverseur 52. En conséquence, la fréquence de répétition des signaux de sortie de forme rectangulaire A et A est égale à la moitié de la fréquence de répétition des signaux d'entrée de forme rectangulaire C et C La capacité du noeud d'entrée de chaque inverseur est chargée indirectement au n ive a u logique "1" par la tension d'alimentation.Par exemple, la capacité d'entrée de l'inverseur 52 est chargee à un niveau logique "1" par l'intermédiaire de la porte 86, à partir de la borne de sortie 80 de l'inverseur 76. Du fait que l'inverseur 76 possède la meme configuration que l'inverseur 10 de la figure I, on voit que la borne d'entrée 54 de l'inverseur 52 reçoit la pleine tension positive d'alimentation, telle celle appliquée. à la borne 20 sur la figure 1, diminuée seulement d'une légère chute, de l'ordre de quelques millivolts) se produisant aux bornes des transistors à effet de champ à canal P de l'inverseur 76 et de la porte 86.Ainsi, les niveaux logiques hauts ou "I" du signal D, par exemple, sont voisins de la pleine tension d'alimentation, au lieu d'être voisins de la demi-tension d'alimentation, comme cela se produirait si I'inverseur 52 était attaqué par un signal emmagasiné dans la capacité parasite associée à la borne d'entrée 68 de l'inverseur 60, comme c'est le cas dans certains circuits selon l'art antérieur. De plus, les bornes de sortie 78 et 82 sont attaquées respectivement par les bornes de sortie 72 et 80 des inverseurs 70 et 76. Ainsi, les signaux de sortie A et , portant respectivement les références 92 et 94 sur la figure 3, ont également des amplitudes qui sont voisines de la pleine tension d'alimentation De plus le pourcentage de diminution des amplitudes des niveaux logiques "1" est plus faible, pour uRe fréquence de fonctionnement donnée, que si des niveaux logiques "1" de plus faible amplitude étaient produits par une division de tension par effet capacitif, par exemple. I1 en resulte que le diviseur 33 pourra continuer à fonctionner meme si la tension d'alimentation, ou tension fournie par les piles, subit une diminution qui provoque une diminution du niveau correspondant à l'état logique "1".Ainsi, le circuit diviseur 33 maintient les formes souhaitées pour les signaux, du fait que l'amplitude correspondant au niveau logique "1" est rendue maximale. La figure 4 est un schéma partiellement sous forme synoptique et partiellement sous forme développée d'un circuit de division par quatre 110 correspondant à un autre mode de réalisation de l'invention. Le circuit 110 diffère du circuit 33 dans la mesure où il comporte deux cellules supplémentaires comportant chacune un inverseur et une porte de transmission. :.-s éléments correspondants des figures 2 et 4 portent les mêmes numéros de référence. D'une manière plus précise3 le rectangle en pointillé 112 de la figure 4 comporte les circuits ajoutés entre la borne de sortie 89 de la porte de transmission 86, et la borne d'entrée 54 de l'inverseur 52, afin de modifier le diviseur 33 pour obtenir un diviseur par quatre. Ces circuits comportent un quatrième inverseur 114 ayant une borne d'entrée 116 connectée à la borne de sortie 89, et une borne de sortie 118. La borne d'entrée 120 d'une troisième por-te de transmission, ou dispositif de commutation, 122, est connectée à la borne de sortie 118. La borne de commande 124 est connectée au conducteur 62 sur lequel est appliqué -le signal d'horloge, et la borne de commande 126 est connectée au conducteur 64 auquel est appliqué le signal d'horloge complémentaire. La borne d'entrée 128 d'un cinquième inverseur 130 est connectée à la borne de sortie 132 de la troisième porte de- transmission 122. La borne de sortie 134 de l'inverseur 130 est connectée à la borne d'entrée 136 d'une quatrième porte de transmission 138, dont une borne de commande 140 est connectée au conducteur 64, auquel est appliqué le signal d'horloge complémentaire, et dont l'autre borne de commande 142 est connectée au conducteur 62, auquel est appliqué le signal d'horloge. La borne de sortie 150 de la porte de transmission 138 est connectée à la borne d'entrée 54 du premier inverseur 52. Les signaux représentés sur la figure 5 illustrent le fonctionnement du diviseur 110 de la figure 4. Plus précisément, les signaux 63 et 67 représentent à nouveau respectivement le signal d'horloge C et le signal d'horloge complémentaire C. Les signaux de sortie B et B représentés en 152 et 154 apparaissent sur les bornes de sortie 78 et 82, et ont une fréquence de répétition qui est égale au quart de la fréquence de répétition des signaux d'entrée de forme rectangulaire 63 et 67. Le signal G représenté en 156 correspond ausniveauxlogiques présents sur la borne de sortie 118 de l'inverseur 114. Le signal H, représenté en 158, correspond au signal apparaissant sur la borne de sortie 134 de l'inverseur 130, et le signal J, représenté en 160, correspond au signal présent sur la borne de sortie 56 de l'inverseur 52.L'axe des temps 161 définit les relations temporelles entre les signaux représentés sur- la figure 4. Les portes de transmission 60 et 122 sont rendues conductrices lorsque le signal d'horloge 63 passe au niveau logique "0", et lorsque le signal d'horloge complémentaire 67 passe au niveau logique "1", comme c est le cas entre les instants Tg et T1, T2 et T3, T4 et T5, etc. Pendant les intervalles de temps de conduction des portes 60 et 122, les portes 86 et 138 sont bloquées. Alternativement, les portes de transmission 86 et 138 passent à l'état de conduction lorsque le signal d'horloge 63 pa sse au niveau logique"l", et lorsque le signal d'horloge complémentaire 67 passe au niveau logique "0", comme c'est le cas entre les instants T1 et T2, T3 et T4, T5 et T6, etc. Chacune des paires inverseur-porte de transmission des diviseurs des figures 2 et 4 constitue en fait un élément de retard. La boucle du diviseur par quatre 110 comporte quatre éléments de retard. Plus précisément, l'inverseur 114 et la porte de transmission 122 forment un premier élément de retard, l'inverseur 130 et la porte de transmission 138 forment un second élément de retard, l'inverseur 52 et la porte de transmission 60 forment un troisième élément de retard, et l'inverseur 76 et la porte de transmission 86 forment un quatrième élément de retard. L'inverseur intermédiaire 70 produit une inversion de phase. Ainsi, il faut outil se produise quatre changements de niveau du signal d'horloge et du signal d'horloge complémentaire pour qu'un niveau logique donné fasse le tour de la boucle.En conséquence, la fréquence de répétition des signaux de sortie de forme rectangulaire B et B, représentés en 152 et 154 sur la figure 5, est égale au quart de la fréquence de répétition des signaux d'entrée C et C, comme le montre le diagramme séquentiel de la figure 5. Le circuit de division-par quatre 110 ne fait pas appel, lui non plus, à la décharge des capacités parasites, ou réparties, des différents noeuds pour servir de source fournissant des niveaux logiques "1". Au contraire, dans le circuit 110, les niveaux logiques "1" sont fournis par l'intermédiaire de sorties d'inverseursqui sont connectées à la tension positive d'alimentation par l'intermédiaire de transistors à effet de champ à- canal P en état de conduction, comme il a été indiqué précédemment. Ainsi, ctest l'alimentation qui constitue la source des niveaux logiques "1". En conséquence, les tensions de seuil des transistors appartenant aux inverseurs -52, 70, 76, 114 et 132 ne sont pas critiques, bien que la tension d'alimentation du circuit de la figure 4 ne soit qu'environ deux fois supérieure aux tensions de seuil des différents transistors à effet de champ.De plus, les signaux de sortie du diviseur sont également fournis par l'alimentation, par l'intermédiaire des bornes de sortie des inverseurs 70 et 76, si bien que les signaux de sortie conservent une excursion s'étendant pratiquement de la masse à la tension positive d'alimentation. Ceci améliore la réponse en base fréquence, et permet d'obtenir sur les bornes de sortie 78 et 82 des signaux 152 et 154 ayant des formes correctes, les niveaux logiques "1" de ces signaux ne présentant qu'une faible décroissatce relative par rapport à l'amplitude totale.Du fait que les niveaux logiques "I" sont maintenus à des niveaux approchant la valeur de la tension d'alimentation du circuit diviseur 110, la fréquence de coupure basse est diminuée par rapport aux circuits diviseurs utilisant les charges statiques emmagasinées dans les capacités réparties en tant que sources délivrant les niveaux logiques "1" transférés à l'intérieur de ces circuits diviseurs. En ajoutant au circuit de la figure 4 d'autres paires de cellules similaires à la paire de cellules contenue dans le rectangle 112 de la figure-4, il est possible -d'augmenter le rang de division, qui est un nombre pair. Par exemple, l'addition d'une paire de cellules au circuit de la figure 2 convertit le diviseur par deux de cette figure en un diviseur par quatre représenté sur la figure 4. De la mGme manière, en ajoutant deux paires de cellules au circuit de la figure 4, on convertirait le diviseur par quatre 110 en un diviseur par huit, etc. Lorsqu'on augmente le rang de division, il faut cependant veiller à ce qu'il n'apparaisse pas dans le diviseur résultant des états interdits pouvant empêcher le fonctionnement. Bien que la description précédente concerne un diviseur dynamique, il est possible d'ajouter à chaque inverseur des circuits permettant le rafraichisse- ment de l'information contenue, en réponse à l'application de cycles d'horloge, cette modification étant effectuée dune manière connue de l'homme de l'art. Ainsi, les diviseurs dynamiques à rang de division pair qui ont été décrits en relation avec les figures 2 et 4 peuvent être facilement transformés en diviseurs statiques à rang de division pair, On vient donc de décrire deux modes de réalisation d'un diviseur de rang pair, pouvant fonctionner sous de faibles tensions, et ne nécessitant pas d'organes dont les seuils soient définis avec précision. le niveau des états logiques "1", à l'intérieur du diviseur et au niveau de la charge, est voisin de la tension d'alimentation, puisque la tension d'alimentation est utilisée comme source pour charger la capacité répartie des noeuds d'entrée des inverseurs. Il en résulte que le niveau des états logiques " 1" possède une valeur supérieure à la valeur obtenue dans les circuits selon l'art antérieur utilisant la décharge de la capacité du noeud d'entrée d'un inverseur pour fournir des courants de charge. De plus, les bornes fournissant le signal de sortie du diviseur sont également amenées au niveau logique "1" par l'alimentation, au lieu de l'être par la charge emmagasinée dans la capacité d'entrée d'un inverseur. Ceci a pour conséquence de maintenir l'amplitude et la forme des signaux de sortie, si bien que la caractéristique parabolique des transistors à effet de champ servant de charge n'a pas d'effet défavorable sur les amplitudes des signaux. I1 en résulte que les diviseurs selon l'invention présentent une amélioration de la forme des signaux, de la réponse aux faibles fréquences, et du rendement de la fabrication, par rapport à certains diviseurs selon l'art antérieur utilisant la technologie métal-oxyde-semi-conducteur. Bien entendu, diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs ou procédés qui viennent d'étire décrits uniquement à titre d'exemples non limitatifs, sans sortir du cadre de l'invention. REVENDICATIONS 1. Circuit de division de fréquence comprenant un premier inverseur possédant un noeud d'entrée et un noeud de sortie, un premier circuit de commutation possédant des électrodes de commande, un noeud d'entrée et un noeud de sortie, le noeud d'entrée dudit premier circuit de commutation étant connc-Çté au noeud de sortie dudit premier inverseur, caractérisé en ce qu'il comporte - un second inverseur ayant un noeud d'entrée connecté au noeud de sortie dudit premier dispositif de commutation, et un noeud de sortie connecté de manière à constituer une borne de sortie dudit circuit de division de fréquence - un troisième inverseur ayant un noeud d'entrée connecté au noeud de sortie dudit second inverseur, et un noeud de sortie connecté de manière à constituer une autre borne de sortie dudit circuit de division de fréquence - un second circuit de commutation possédant des électrodes de commande, un noeud d'entrée connecté au noeud de sortie dudit troisième inverseur, et un noeud de sortie , et - une connexion reliant le noeud d'entrée dudit premier inverseur au noeud de sortie dudit second circuit de commutation. 2. Circuit selon la revendication 1, caractérisé en ce que l'un desdits circuits de commutation comporte un circuitàportes. 3. Circuit selon la revendication 1, caractérisé en ce qu'un circuit supplémentaire est connecté aux électrodes de commande desdits premier et second circuits de comnutation, ce circuit supplémentaire étant conçu de manière que, durant certains intervalles de temps, ledit premier circuit de commutation soit conducteur et ledit second circuit de commutation soit bloqué, et de manière que, pendant d'autres intervalles de temps, ledit second circuit de commutation soit conducteur et ledit premier circuit de commutation soit bloqué. 4. Circuit selon la revendication 1, caractérisé en ce que chacun desdits inverseurs comporte un-dispoeitif emmagasinant une charge. 5. Circuit selon la revendication 1, caractérisé en ce que l'un desdits inverseurs comporte - un premier dispositif électronique de commutation, d'un premier type de conductivité, ayant une première électrode pouvant recevoir une tension d'alimentation d'une première polarité, une électrode de commande connectée au noeud d'entrée de cet inverseur, et une seconde électrode ; et - un second dispositif électronique de commutation, d'un second type de conductivité, ayant une première électrode pouvant recevoir une tension d'alimentation d'une. seconde polarité, une électrode de commande connectée au noeud d'entrée de cet inverseur, et une seconde électrode connectée à la seconde électrode dudit premier dispositif électronique de commutation, les secondes électrodes desdits premier et second dispositifs électroniques de commutation constituant le noeud de sortie de cet inverseur. 6. Circuit selon la revendication 5, caractérisé en ce que l'un desdits dispositifs électroniques de commutation est un transistor à effet de champ à enrichissement et à canal P, et en ce que l'autre desdits dispositifs électroniques de commutation est un transistor à effet de champ à enrichissement et à canal N. 7. Circuit selon la revendication 6, caractérisé en ce que lesdits transistors à effet de champ à canal N et à canal P sont tous deux des transistors à grille au silicium. 8. Circuit selon la revendication 1, caractérisé en ce que 1'un des circuits de commutation comporte - un premier dispositif électronique de commutation, d'un premier type de conductivité, ayant une électrode de commande pouvant recevoir l'un de deux- signauxd'hor1oge en opposition de phases une première électrode connectée au noeud d'entrée de ce circuit de commutation, et une seconde électrode connectée au noeud de sortie de ce circuit de commutation ; et - un second dispositif électronique de commutation} dtun second type de conductivité, ayant une électrode de commande pouvant recevoir autre des deux signaux d'horloge en opposition de phase, une première électrode connectée au noeud d'entrée de ce circuit de commutation, et une seconde électrode connectée au noeud de sortie de ce circuit de commutation. 9. Circuit selon la revendication 8, caractérisé en ce que l'un desdits dispositifs électroniques de commutation est constitué par un transistor à effet de champ à enrichissement et à canal P, et en ce q ue l'autre desdits dispositifs électroniques de commutation est constitué par un transistor à effet de champ à enrichissement et à canal N.