L'invention concerne la génération de signaux de commande pour des mémoires de minicalculatrices et, pi us précisément, la vénération ae signaux de commande destinés à indiquer l'état de mémoires asynchrones dans une minicalculatrice. Dans les minicalculatrices, il est extremement souhaitable d'avoir le minimum possible de lignes de commande entre des modules de circuit séparés matériellement. En particulier, il doit y avoir un minimum de lignes de signalisation entre des modules de mémoire asynchrone et les dispositifs qu'ils desser- vent.Les mémoires asynchrones sont des mémoires qui fonctionnent avec leurs propres signaux de cadence et indépendamment du reste de la calculatrice. De semblables mémoires asynchrones permettent une plus grande souplesse dans la conception et le fonction vilement ae la calculatrice, car il u'est pas nécessaire que leur cadence soit coordonnée au préalable avec celle du reste de la calculatrice, ce qui est nécessaire avec les mémoires synchrones, et elles permettent l'addition (ou la soustraction) de modules de mémoire ayant des cadences différentes. L'un des problèmes importants que posent les mémoires asynchrones est que leur fonctionnement doit être coordonné à tout moment avec celui de la CPU (unité de traitement centrale) et de tout dispositif I/O (entrée/sortie). Cette coordination est extrêmement importante, car il ne faut pas que des signaux soient introduits dans une mémoire, ni que des signaux appellent des sonnées a partir d'suie nie moire alors que celle-ci travaille sur d'autres données. Pour cette fonction de coordination, on a lthabituda de prévoir plusieurs lignes de signaux différentes à partir de chaque mémoire, de sorte que l'état de cele-ci puisse etre déterminé.Mais cela nécessite une ligne de signaux séparée et un signal séparé pour chaque état de chaque module de mémoire. La cunséquence en est une multiplicité de lignes de signaux entre la CPU, le canal de données et chaque mémoire. Ce problème est encore compliqué en cas d'utilisation de mémoires à doubles canaux (les mémoires à doubles canaux sont en mesure de communiquer de la même manière par l'un ou l'autre canal; avec ces méoires, il est possible d'avoir accès simultanément à deux modules de mémoire difrérents par leurs canaux pour économiser du temps de traitement des données). Lorsqu'on utilise de semblables mémoires à doubles canaux, il est souhaitable qu'une unique serie de signaux soit commune au même canal correspondant pour chaque groupe de modules de mémoire, plutt que d'avoir des signaux séparés pour chaque module séparé.Il convenait donc de trouver un moyen efficace de coordonner une mémoire comprenant plusieurs modules de mémoire asynchrone avec un canal de données et une CPU, et d'utiliser une unique ligne commune bidirectionnelle, tant pour la donnée que pour l'adresse, de manière à faire usage du minimum de signaux et de lignes de signaux. L'invention a pour but de fournir un système de commande de signaux pour des mémoires asynchrones comprenant plusieurs modules de mémoire et une unique ligne commune bidirectionnelle, tant pour les adresses que pour les données provenant de la CPU, de sorte que le minimum de lignes de signalisation soit nécessaire pour le maximum d'efficacité dans le transfert de l'information. Un autre but de l'invention est de fournir un système efficace pour une mémoire, par lequel l'état de tout module de mémoire soit indiqué par un signal qui est généré dans des conditions de mode différentes (par exemple lecture, écriture, augment ation/diminuti on) le long de la même ligne de signaux. Un autre but de l'invention est de fournir un système de commande par lequel les états des modules de mémoire, concernant la disponibilité de la mémoire, l'accusé de réception de demandes, la disponibilité de données et l'accusé de réception de données, soient tous indiqués sur la même ligne de signaux0 Un autre but de l'invention est de fournir un système de commande par lequel tous les modules de la mémoire puissent recevoir des signaux issus de la CPU et du canal de données à travers le m8me système ae coian'de-. Ces buts sont atteints dans un-circuit de commande d'une mémoire asynchrone, par le fait qu'un signal est généré sur une ligne de signaux pour indiquer l'état d'un module de mémoire, pour accuser réception de demandes, pour déterminer la disponibilité de tonnées mémorisées et puur indiquer la réception de données. Les caractéristiques du signal (ses flancs antérieur et postérieur) indiquent ces différentes situations, selon le mode de la fonction (qu'il s'agisse de lecture, d'écriture, d'augmentation ou de diminution). L'invention pourra de toute façon être bien comprise à l'aide du complément de description qui suit ainsi que des dessins ci-annexés, lesquels -complément et dessins sont relatifs à des modes de réalisation préférés qui sont, bien entendu, donnée surtout à titre a 'indication. La fig. 1 est un schéma par blocs représentant les mémoires - à seuiconducteurs et à tores -, la CPU, l'unité de traitement au canal de données et les dispositifs I/O. La fig. lÂ est un schéma par blocs'représentant une partie de la micsnité de traitement 12 de façon plus détaillée. Les fig. 2A et B constituent un schéma détaillé du circuit de l'invention. Les fig. 3 à 6 sont des organigrammes relatifs aux signaux de "poignée de main". Les fig. 7 à 10 sont des chronogrammes relatifs aux signaux de "poignée de main". Les flèches sur ces diagrammes indiquent qu'un flanc d'un signal déclenche le flanc d'un autre signal. La présente invention concerne un système de commande pour une mémoire dans une minicalculatrice. La mémoire, qui sera décrite ci-après de façon plus détaillée peut-être n'importe quelle mémoire de type connu, par exemple une mémoire à. tores, une mémoire à semiconducteurs telle qu'une mémoire MOS, ou toute combinaison de ces deux types. n s'agit d'une mémoire asynchrone, c'est-à-dire d'une mémoire qui possède sa propre commande de cadence, indépendamment des autres éléments d'une minicalculatrice, en particulier la CPU et le canal de données, et qui se compose de plusieurs modules.Les signaux générés par ce système de commande dans la mémoire sont ici appelés signaux de "poignée de main". te terme "poignée de main" indique qu'il se produit un échange constant de signaux entre les modules de mémoire et la OPU ou le canal de données. Cette signalisation aller-retour dztermine l'état de chaque module de mémoire et spécifie sa disponibilité pour des données d'arrivée, la disponibilité de données et la réception de données. Le module indique quand il est disponible pour recevoir une donnéè et quand la donnée qu'il détient et qui est demandée est disponible. La première phase de 11 opération du système est la vérification d'un module choisi prur s'assurer qu'il s'agit du module de mémoire particulier auquel il doit être donné accès. Comme le montrent les dessins, le système travaille avec plusieurs modules de eaoire. Il est donc important que le module auquel a accès la donnée ou ladresse soit le module de mémoire voulu. Un signal est alors envoyé par l'un des I/O ou par la CPU pour faire démarrer le module sélecté. S'il est donné accès à la mémoire et si celle-ci est au travail, la mémoire du système de l'invention indiquera qu'elle est au travail et bloquera l'arrivée des signaux. Si le module n'est pas au travail, il répondra en accusant réception de la demande, ce qui indique qu'il est disponible. La CPU ou le canal de données indiquera alors que la donnée se trouve sur une ligne commune de signaux et qu'elle est en cours d'envoi au module, ou le module indiquera qu'il détient une donnée disponible pour la CPU ou l'I/O ou il exécutera certaines autres fonctions, selon le mode de fonctiormement de la calculatrice. Ce mode déterminera aussi la signification des signaux.Les modes peuvent être par exemple la lecture, l'écriture, l'augmentation, la diminution, la lecture ou l'écriture du multiplet de gauche, la lecture ou l'écriture du multiplet de droite. La fig. i illustre, sous forme d'un schéma par blocs, les divers trajets de données et de signaux de commande entre la CPU, la mémoire et le canal de données qui contient les dispositifs I/O). Comme on l'a déjà indiqué, la mémoire est de préférence asynchrone, se composant de plusieurs modules de mémoire séparés dont chacun est adressable séparément. La mémoire peut être formée de modules de n'importe quel typè connu, par exemple de modules entièrement à semiconducteurs, de modules entièrement à tores ou d'une quelconque combinaison de ces deux types. Dans la forme de réalisation ici décrite, l'une des mémoires est une mémoire à semiconducteurs 2 et l'autre une mémoire à tores 6. la mémoire à semiconducteurs 2, qui peut 8tre formée d'un grand nombre de plaquettes MOISI est raccordée à une commande de mémoire 4. La commande de mémoire 4 génère la cadence interne pour la circulation de données à l'entrée, à l'intériéur et à la sortie de la mémoire 2, et elle régit également les signaux de commande a l'entrée, & la sortie et à l'intérieur de la mémoire 2. Le mode d'action de ces signaux de commande sera décrit ci-après en détail à propos d'un unique module de la mémoire 2. Une mémoire à tores 6 et sa commande 8 sont également représentées sur la fig. 1. Une unité de traitement centrale (CPU) 10, un canal de données (micro-unité de commande I/O) 14 et des dispositifs I/O 16 et 18 sont représentés sur la fig. 1. La CPU 10 peut comprendre une micro-unité de traitement 12, un accumulateur 20, une unité logique arithmétique (ALU) 22, des multiplexeurs 24 et 36, un registre d'instructions 26, un registre de données de mémoire 28, un registre d'adresses 30, une porte de données de mémoire 32, une porte de trajet I/O 34. On considèrera d'abord la CPU 10. L'accumulateur 20 est connecté à l'ALU 22 par des traJetswde aonnées 40 et 41. L'aigu 22 exécute des fonctions arithmétiques de façon connue en soi, tandis que l'accumulateur 20 mémorise les données qui doivent être traitées par l'ALU 22. te multiplexeur 24 reçoit les données provenant de l'ALU 22 par le trajet de données 42. Il peut laisser passer directernent~la donnée, la décaler vers la gauche (c'est-à-dire la multiplier par deux), la décaler vers la droite (c'est-à-dire la diviser par deux) ou intervertir huit bits et les huit autres bits d'un mot à seize bits.Ce sont là des fonctions connues en soi dont le but est de faciliter le traitement de données, Le registre d'instructions 26 reçoit des instructions en série le long de trajets 43, 44 vigne commune de mémoire), 45, 46 à partir de l'une des mémoires (2) et le long de trajets 48, 49, 45 et 46 à partir de autre mémoire (6)-.Les instructions reçues par le registre d'instructions 26 sont introduites dans la mini-unité de commande 12 par le trajet de aonnées 47. L'information issue des mémoires 2 et 6 sur les trajets 43, 44 (ligne commune de mémoire), 45, 46 et 48 est reçue, par l'intermédiaire de la ligne 49, par le registre 28 de données de mémoire. te registre 28 de données de mémoire achemine cette information par le trajet 50 vers le multiplexeur 36. Le multi- plexeur 36 transmet cette information le long des trajets 60 et 40 vers l'ALU 22. Le registre d'adresses 30 reçoit des données du multiplexeur 24 le long des trajets de données 52, 53, 54. te registre d'adresses 30 introduit ces données dans les mémoires 2 et 6 par les trajets -55, 56 (ligne commune I/O), 51, 5'(, 44 et 43 (aenolre 2) et 55,'56 (ligne commune I/O), 51, 58, 49 et 48 (mémoire 6). La porte de données ae mémoire 32 reçoit les données du multiplexeur 24 le long du trajet 52, 53 et 59. De manière semblable, la porte de trajet I/O 34 reçoit des données du multiplexeur 24 le long du trajet 52 et 53. La porte de dunnées de mémoire 32 transmet sous condition l'information reçue par les trajets 56 (ligne commune I/O), 51, 57, 44 et 43 (vers l'une des mémoires 2) et les trajets 56 (ligne commune I/O), 51, 58, 49 et 48 (vers l'autre mémoire 6).Les signaux de sortie de la porte de trajet I/O 34 sont acheminés de manière semblable le long de la ligne commune I/O 51 et, ae là, de la 8me maniere que les données provenant de ia porte de mémoire 32, vers les mémoires 2 et 6. Les trajets de données entre les mémoires 2 et 6, le canal de données (-niicro-unité de commande I/O) 14, les I/O 16 et 18 eb la CPU 10, ainsi que les trajets de signaux de commande entre les mémoires 2 et 6, le canal de données, les l/O 16 et 18 et la CPU 10 sont représentés sur la fig. t. Ainsi, les mémoires 2 et 6 peuvent recevoir leurs données d'un clavier 9, par exemple-le long du trajet 46 (ligne commune de mémoire), 45, 44 et 43 (vers la mémoire 2). les mémoires 2 et 6 peuvent recevoir de doxinees du registre de données 28 par l'intermédiaire du multiplexeur 36, de L'ALE 22 et de la porte de données de mémoire 32.Des données peuvent être également reçues des I/O 16 et 18, le long des trajets 61 et 62 ressectivement, et sur la ligne commune I/O 51. Les mémoires 2 et 6 peuvent aussi avoir des données inscrites lors de leur connexion d'origine à la calculatrice. On considèrera maintenant la signalisation à partir et en direction des mémoires 2 et 6. La mémoire 2 reçoit un signal de la commande de mémoire 4 le long du trajet de signaux 63 (ce signal, ainsi que les autres signaux de commande, a une largeur au nomore de bits nécessaire, ayant ordinaireaent une largeur comprise entre ? et 24 bits). ma cummande 4 envoie aussi des signaux le long des lignes 64, 65 et 66 vers un registre d'adresses 67 dans l'additionneur 68 et vers un registre de données 69 respectivement. Ces trois unités ont fondamentalement les fonctions suivantes : les dispositifs I/O 16 et 18 fournissent des données le long des trajets 61 et 62 respectivement, puis des trajets 51 et 70 vers un multiplexeur 71. Ce multiplexeur 71 achemine cette information par le trajet 72, le registre de données 69, le trajet 73, l'adaitionneur 68, le trajet 43, vers la mémoire 2. l'information issue de la mémoire 2 suit Lë mme trajet en sens Opposé vers les dispositifs I/O 16 et 18. Une inrormation est également reçue et transmise-à la CPU 10 à partir de la mémoire 2 par la ligne 43, l'additionneur 68, la ligne 73, le registre 69, la ligne 2, le multiplexeur 71 et la ligne commune de mémoire 45. Le registre d'adresses 67 désigne une adresse particulière dans la mémoire 2, le registre de données 69 transfère les données à partir et vers la mémoire 2.L'additionneur 68 peut augmenter ou diminuer la donnée qui est extraite du registre de données 69. On entend d'habitude par augmentation ou diminution i1 addition ou la soustraction d'une unité a- la donnée en cours de transfert. Le signal provenant de la commande de mémoire 4 vers le registre d'adresses b7 le long du trajet 65 amène le registre de données 67 a transférer la donnée d'adresse le long d'un trajet 749 vers la mémoire 2. Un signal sur le trajet 66 entre la commde de mémoire 4 et le registre de données 69 provoque l'introduction de la donnée contenue dans le registre de données 69 dans l'additionneur 68 (dans le mode écriture) ou l'introduction de la donnée contenue dans l'additionneur 68 dans le registre de données 69 (dans le mode lecture) le long du même trajet 73.Le signal issu de la commande de mémoire 4 vers l'additionneur 68 amène ce dernier a augmenter ou diminuer la donnée provenant du registre de données 69. La donnée issue de l'additionneur 68 peut titre introduite, soit sur la ligne commune de mémoire 45 le long des trajets 43,- 44 (dans le mode écriture), soit sur la ligne commune I/O 51 le long du trajet 43, 44 et 57 (dans le mode écriture),spit"sur les deux lignes communes 5i et 45 (augmentation/diminution). Une donnée est reçue par le registre de données 69 à partir de la ligne commune I/0 51 ou de la ligne commune de mémoire 45 par l'intermé- diaire du multiplexeur 71.Une donnée issue de la mémoire 2 est transférée vers le registre de données 69 par l'intermédiaire de l'additionneur 68 dans le mode lecture, La commande de mémoire 4 reçoit ses signaux, soit de la micro-unité de traitement 12 le long des trajets de signaux 74, 16 et 78, soit du canal de données (micro-unité de commande I/O) 14 le long du trajet y8', 80 et 82 et elle envoie un signal le long des trajets 84 et-85 vet la micro-unité de traitement 12 et le long des trajets 86 et 88 vers le canal de données (micro-unité de commande I/O 14). Les lignes de données vers le registre d'adresses 90 sont 101 et 103 à partir de la ligne commune I/O 51 et de la Ligne commune de mémoire 45 respectivement. les rasorts mutuels entre'la mémoire à tores 6 et sa commande de mémoire 8, ainsi que son registre d'adresses 90, son additionneur 92, son multiplexeur 93, son registre de données 94, sont les mimes qu'entre les dispositif s correspondants 672 68, 692 71 et La~aémolre à semiconducteurs 2 considérés ci-dessus. Les signàux de commande issus de la commande 8 de la mémoire à tores sont acheminés le long des trajets de signaux 100, 98 et 96, respectivement vers le registre de données 90, 1'additionneur 92 et le registre d'adresses 94. La ligne de données entre le registre de adonnées 94 et l'additionneur 92 est 106 à l'entrée et à la sortie. L'entrée issue de l'adaitionneur 92 pour la mémoire à tores 6 s'effectue le long du trajet 48,'Les données provenant de l'additionneur 92 sont introduites sur la ligne commune I/O 51 et sur la ligne commune de mémoire 45 par les lignes 112 et 49 respectivement.De même que dans le cas de la mémoire MOS 2, 1e multiplexeur 93 est situé entre le registre d'adresses-94 et les entrées provenant de la CPU 10, de la ligne commune I/O 51 et de la ligne commune de mémoire 45 respectivement. Les signaux vers la commande de mémoire 8 sont acheminés par les lignes 74 et 108, 76 et 109, 73 et 110 à partir de la micro-unité de traitement 12, par les lignes 84 et 87, 85 et 89 à partir de la commande de-démoire 8 vers la mlcro-unité'de traitement 12 -et par les lignes 86 et 83, 88 et 81 vers le canal de données (micro-unité de commande) 14. Le signal de commande provenant du clavier 9 vers la microunité de commande 14 suit le trajet 114 et les signaux issus de la micro-unité de commande 12 et de l'unité de traitement du canal de données 14 vers les dlpositifs I/O suivent les lignes 3400 On considerera maintenant les signaux de "poignée de main" qui sont représentés sur les fig. 7-10, les flèches indiquant qu'un flanc d'un signal (transition du niveau inférieur au niveau supérieur ou vice-versa) déclenone le Flanc d'un autre signal. Signaux issus de la mémoire vers la CPU CPBP (Impulsion d'unité de traitement centrale au travail) CP3P (représenté sur les fig. { et 8) est le signal issu ae la mémoire vers la CPU 10, à la fois dans les modes lecture, écriture, augmentation et diminution. Ce signal est généré par les mémoires 2 et 6 et est appliqué par la ligne 84 à la même borne de la micro-unité de traitement 12, quelle que soit 1a mémoire, 2 ou 6, qui produit le signal. Ce signal est un signal à impulsions présentant un flanc antérieur (transition du niveau supérieur au niveau inférieur de tension) et un flanc postérier. Dans le mode lecture (fig. 8), le flanc antérieur 510 accuse réception du signal provenant de la CPU 10 et demande à la CPU 10 de libérer la ligne commune de mémoire 45, de sorte qu'une aonnée puisse être transférée le long de cette ligne commune de mémoire 45 vers la CPU 10. Dans ce mode, le flanc postérieur 512 (transi-wion da la tension au niveau inférieur au niveau supérieur) reconnaît que la donnée provenant de la mémoire 2 ou 6 se trouve sur la ligne commune de mémoire 45 et que la CPU'10 peut y avoir accès à partir de cette ligne commune de mémoire 45.Dans le mode écriture, le flanc antérieur 514 du signal accuse réception de la demande d'écriture provenant de la Cru 10 et indique à la CPU 10 qu'elle pet retirer l'information d'adresse relative à l'inotruction d'écriture de la ligne commune de mémoire 45 et placer la donnée d'écriture sur la ligne commune de mémoire 45. Le flanc postérieur 516 de ce signal dans le mode écriture reconnatt que la donnée a'écriture provenant de la CPU 10 a été reçue par la mémoire 2 ou 6. Dans les modes augmentation et diminuion, le flanc antérieur du signal accuse réception de la demande issue de la-GPU 10 et le flanc postérieur inique que la donnée est disponible, de même que dans la mode lecture. Ce signal est un signal unique sur une ligne unique, indiquant chacune des réponses complètes des mémoires 2 et 6 aux demandes de la CPU 10 dans bouse les modes. Le même t > -ignal unique est utilisé par cnacune des mémoires 2-et 6.En dehors ae ce signal, il nty a qu'un autre signal mineur (CPAE) provenant de la mémoire 2 ou 6 vers la CPU 10, son rôle n'étant que d'indiquer que la mémoire adressée existe. Ce signal et les autres signaux sont également représentés sur les fig. Y et 8, dans le cas ou la mémoire est au travail. CPÀCX (accusé de réception à l'unité de traitement centrale) CRACK (fig. y et 8) est un signal issu de la mémoire 2 ou 6 qui a été adressée pour la CPU 10 dans les modes lecture, écriture et augmentation/diminution. Il est appliqué par la ligne 85. Un signal a-e niveau inférieur 518 (signal vrai) indique dans-tous les modes que la mémoire 2 ou 6 qui a été adressée existe. Il peut y avoir plusieurs mémoires. Toutefois, seule la mémoire qui est adressée va produire ce signal.Un signal de niveau supérieur (q~i correspond à l'absence de signal) Indique dans tous les modes que la mémoire 2 ou 6 qui a été adressée n'existe pas (elle peut ne pas avoir été enfichée)0 Signaux issus de la CPU 10 vers la mémoire 2 ou 6 SMCPU (démarrage de la mémoire à partir de la CPU) SkCPU (fig. 7 et 8) est le signal provenant de la CPU 10 vers la mémoire-2'ou 6 dans les modes lecture, écriture et augmentation/diminution. Ce signal est produit par la CPU 10 et est appliqué à la mémoire 2 ou 6 par la ligne (4. Il s'agit d'un signal à impulsions et son flanc antérieur 520 indique, dans les modes lecture, écriture et augmentation/diminution, que la CPU 10 demande le service de la mémoire 2 ou 6. DRMB (commande de ligne commune de mémoire) DRBM (fig. 7 et 8) est le signal issu de la CPU 10 vers la mémoire 2 ou 6 dans les modes lecture et augmentation/diminu 6 ion. Il est appliqué par la ligne 76. Il n'est pas produit dans le mode écriture. Lorsque le signal est au niveau supérieur 522 (il s'agit alors du signal vrai), il donne å la mémoire 2 ou'6; dans le mode lecture et le mode augmentation/diminution, l'instruction de retenir la donnée à laquelle elle a eu accès pour la CPU 10 sur la ligne commune 45.Un signal de niveau inférieur 524 (qui corresond dans ce cas à 11 absence complète de signal) donne à la mémoire 2 ou 6 l'instruction de ne glacer aucune donnée sur la ligne 'commune 45, du fait que la CPU 10 demande d'utiliser la ligne commune 45.Le flanc postérieur de ce signal 526 indique à la mémoire 2 ou 6, dans le mode lecture comme dans le mode augmentation/diminution, de lisérer la donnée qu'elle retenait sur la ligne commune 45. le temps du flanc antérieur de ce signal n'a aucune signification, dans aucun des modes lecture ou augmentation/diminution0 CPDE (flanc de donnée d'unité de traitement centrale) CPDTE est un signal issu de la CPU 10 vers la mémoire, qui n1 est utilisé que dans le mode écriture.Il est appliqué à la mergoire par la ligne 76. Il n'a aucune signitication dans les modes lecture ou augmèntation/dimînution0 Le flanc antérieur du signal 528 signifie à la mémoire 2 ou 6 que la donnée envoyée par la CPU 10 à cette mémoire 2 ou 6 se trouve sur la ligne commune 45. Le temps du flanc postérieur n'a aucune signification. SIGNAUX DE kODE les signaux de commande de mode sont trois signaux provenant de la CPU 10 vers les mémoires 2 et 6 pour indiquer le mode voulu, selon ce qui est présenté dans le tableau suivant, non indiquant le niveau supérieur et "1" indiquant le niveau infé- rieur (signal vrai). Ils servent lorsque la CPU 10 demande le service de l'une ou l'autre des mémoires 2 ou 6. SIGNAL DE COMMANDE DE MODE MO Lecture O O 0 Ecriture 1 o O Augmentation o 1 0 Diminution î 1 0 RL (lecture à gauche) O 0 1 RR -(lecture à droite) 1 0 1 WL (écriture à gauche) 0 1 1 WR (écriture à droite) I Signaux Issus de la mémoire vers le canal de données DCBP (Impulsion de canal de données au travail) DasP (fig. 9 et 10) est le signal identique à CP3P, entre l'unité de traitement de canal de données 14 et la mémoire 2 ou 6, au lieu dt8Jre entre la CPU 10 et la mémoire 2 ou b.Il est appliqué au canal de données (micro-unité de commande I/O) 14 par la ligne 800 SMDCH (Démarrage de mémoire à partir de canal de données) SMDCH (fig. 9 et 10) est le signal identiRwe à SMCPC, entre le canal de données (micro-unité de cûmàande I/O) 14 et la mémoire 2-ou t. il est appliqué par la ligne 75 à la ccmmande de mémoire 4 et par les lignes 75 et 77 à la commande de mémoire 8. DCHDRIO (Commande de canal de données I/O) DCHDEIO (fig. 9 et 10) est identique à DRMB entre la micro-unité de commande I/O 14 et la commande de mémoire 4 le long du trajet 82 et des trajets 82 et 83 pour la commande de mémoire 8. DCDTE (Flanc de donnée de canal de données) DCDTE (fig. 9 et 10) est identique à CPDDE, entre le canal de données (micro-unité de commande I/O) 14 et la commande de mémoire 4 ou 8 le long des trajets 101 et 103 ressectivenent. DCACK (Accusé de réception de canal de données) DCACK (fig. 9 et 10) est identique à CPACK entre la comman- de de mémoire 4 ou 8 et le canal de données (micro-unité de commande i/O 14) le long du trajet 89. Les signaux de commande de mode sont identiques aux signaux de commande de mode relatifs à la CPU 10, à cette exception qu'au lieu d'être produits par la micro-unité de commande I/O 14 comme bouts les autres signaux de "poignée de main" du canal redonnées, ils sont produits par les I/O 16 et 18 eux-mêmes et sont appliqués par la ligne 88. Blocs logiques principaux de la mémoire Pour plus de commodité, les blocs logiques principaux de la mémoire ont été détachés (voir fig. 2A) de manière à bien faire comprendre leur fonction. L'unité d'arbitrage AU décide si c'est l'unité de mémoire correcte qui est adressée. Elle le fait en testant un signal interne de mémoire au travail (signal qui indique si la mémoire est au travail ou non), ainsi qu'd l'aide des signaux SsCPU et SMDCH qui seront définis ci-après. En cas d'utilisation de mémoires à doubles canaux, elle peut décider du canal de mémoire à utiliser, selon un indicateur de mémoire. Elle délivre aussi DCACE et CRACK en réponse à SMCP: ou SOTCH pour indiquer que l'adresse présente sur la ligne commune de mémoire se trouve dans cette mémoire. CG.- Ce circuit produit les signaux CPBP et DCPB et les envoie à la CPU 10 en réponse à un signal provenant de l'unité d'arbitrage AU et aux autres signaux internes de la mémoire pour le démarrage de la mémoire. TG (Générateur de cadence) Le générateur de cadence TG qui tégit la cadence interne de la mémoire en réponse à un signal de démarrage de mémoire provenant de l'unité d'arbitrage AU et à des signaux de mode provenant de la commande de mode, ainsi que d'autres signaux. Mu (unité de mémoire).- C'est l'unité de mémoire qui est faite de plusieurs mémoires à doubles canaux classiquess, tous les canaux droits de la mémoire 2 étant interconnectés et raccordés au reste des canaux de mémoire selon ce qui sera indiqué ciaprès. Les canaux de gauche sont eux aussi interconnectés de manière semblable et raccordés à un système identique à celui des canaux droits. Toutefois, on n'a représenté que l'un des deux systèmes de canaux, uniquement pour des raisons de comvo- dité. DC (Circuit de données Cette unité régit la mise en place et l'enlèvement de données sur la ligne commune de mémoire 45. MD (Commande de mode).- MD est la commande de mode qui introduit les signaux de mode provenant de la CPU 10 et du canal de données 14 dans la mémoire 2. Blocs logiques principaux de la CPU 10 (fig. 2B) ER.- La micro-unité de traitement 12 produit les signaux de commande pour commander la CPU 10. Elle produit PM REQ qui est le signal appliquai à la mémoire 2 pour faire démarrer celle-ci et qui provoque la production des signaux de mode pour le générateur de mode. Elle provoque aussi la remise en l'état initial de DRMB, selon ce qui sera décrit ci-après. CM.- La commande de mémoire de la CPU régit la validation ou l'invalidation de l'adresse de CPU et de la donnée sur la ligne commune i30 pendant un cycle de mémoire, en envoyant des signaux au générateur d'adresses et aux portes de données. Elle régit aussi la demande à une mémoire en envoyant un signal au synchroniseur, selon ce qui sera décrit ci-après. Elle produit DPDTE et DR-MB et commande ces signaux sur la base de l'information issue de la CPU, de la micro-unité de traitemenr, de DPBP et de CPACK. AS Le générateur d'adresses envoie une adresse par la ligne commune 3O à la mémoire pendant chaque cycle de mémoire. Cette opération est basée sur un signal de commande provenant de CM. EG.- Le générateur de mode envoie des signaux de mode à la mémoire. SO.- Le circuit de synchronisation envoie SMCPU et SMDCH et il garantît que ces signaux ne seront pas envoyés simultanément. la description détaillée qui suit des signaux de poignée de main" sera donnée à propos de la mémoire à semiconducteurs 2, de sa commande 4 et de l'équipement connexe. Il est toutefois bien entendu qu'elle s'appliquerait également à la mémoire à tores 6, à sa commande 8 et à son équipement connexe. La description suivante indique les interconnexions entre un unique canal d'un module de mémoire et les canaux restants de la mémoire 2 et de la CPU 10.Il est toutefois bien entendu que le même exposé s'applique aussi bien à l'autre canal de la mémoire 2 et à d'autres mémoires multiples.~ En principe, en cas d'utili- sation de mémoires à deux canaux, tous les canaux droits seront connectés à la partie restante de la mémoire 2 et tous les canaux gauches seront raccordés à un jeu en double de cummandes pour ces canaux. On notera par ailleurs que le canal de données est identique, quant à son fonctionnement, à la CPU 10 en ce qui concerne les mémoires, ce qui fait qu'il n'est mentionné que brièvement et n'est pas décrit en détail, pour plus de simplicité. Signaux entre la mémoire en la CPU CPBP - SECPt Le registre d'instructions 26 reçoit une instruction provenant de la commande de mémoire 4 ou 8. Le registre d'instructions 26, qui est une mémoire à un seul mot (un groupe de CI), produit un signal le long du trajet 47 pour la commande de décodage d'instructions 1a0 qui est située dans la micro-unité de trai tement-12 (voir fig. 1A). L'unité de décodage d'instructions 120 se compose d'un groupe de CI qui décodent le signal provenant du registre d'instructions 26 en une adresse de départ initiale pour le microprogramme qui va régir l'opération.Ce signal est transmis à une micromémoire fixe ROM 124 qui contient le microprogramme. Ce microprogramme est introduit définitivement dans la micro ROM au départ. les instructions restantes sont combinées avec l'instruction de décodage provenant de l'unité de décodage 120. Ces instructions sont des signaux d'entrée provenant du compteur de mlcwoprogramme (PC) 126 sur la ligne 127, pour une porte OU 128. les données (adresses) pour le PC 126 proviennent de la micro ROM 124 par le trajet de données 130. La porte Ou 128 permet d'abord à l'adresse issue du décodeur d'instructions 120 d'être introduite dans la ROM 124, puis les adresses restantes en provenance du PC 126. Le PC 126 mémorise les adresses provenant de la ROk 124 pendant le temps où les adresses sont introduites, à partit de l'unité de décodage d'instructions 120, dans la ROM 124. La ROM 124 est une mémoire fixe bipolaire ultra-rapide (ctest-à-dire que sa matrice est de 256 mots sur 4 bits). Après que ces adresses ont été introduites dans la BOUII 124, des adresses sont introduites à partir au PC 120, de syrte 4E'un jeu complet d'adresses est présent dans le ROM 124.La RUE 124 génère alors le signal PM REQ. Ce signal est un signal vrai de niveau supérieur, tel que représenté sur la fig. 7 (comme on l'a déjà indiqué, les flèches sur les fig. 7 a 10 indiquent qu'un flanc dtun signal déclenche un autre signal). le flanc antérieur 500 agit lorsque la mémoire n'est pas au travail et le flanc antérieur 501 agit lorsque la mémoire est au travail.Le signal est le m#me dans le cycle de lecture que celui qui est représenté sur la fig. 8. Le signal PM aER peut être appliqué à la borne J d'un multivibrateur bistable 132 de type JK usuel (fig. 2B) (la borne K étant mise à la terre et la corne d'entrée de cadence recevant un signal d'horloge).Ce Bultivibrateur bistable 132 produit M REQ à sa sortie Q. le flanc antérieur 502 de ce signal, représenté sur les fig. 7 et 8, respectivement dans les cycles d'écriture etde lecture' de la CPU, est produit en conséquence du signal PM XEQ. Le signal M REQ est appliqué à l'entrée D d'un multivibra- teur bistable 134 de type t. Ce mulxivibrateur bistable 134 agit en liaison avec un multivibrateur bistable 366 (décrit ciaprès) en se cumportant comme un synchroniseur qui s # oppose à ce qu'un signal de CPU et un signal de canal de données soient tous deux appliqués simultanément à la mémoire 2. L'un des signaux de sortie du multivibrateur bistable 134 est un signal de niveau supérieur (vrai) qui est appliqué par la ligne 136 à une porte ET 138. L'autre signal de sortie de ce multivibrateur bistable 134 (Q) sera décrit ci-apres. La porte ET 138 reçoit aussi un signal provenant d'un circuit de commande qui nta pour rôle que de bloquer un signal de sortie vers la mémoire en présence d'un signal du clavier. Cela ne fait pas partie de la présente invention. Le signal de sortie de la porte 138 est SMCPU. Le flanc antérieur de ce signal, représenté sur les fig. ? et 8, est produit en conséquence du signal M REQ. SMCPU, qui est un signal de niveau supérieur (vrai) est appliqué à la mémoire ou, plus précisément, à la porte ET-NON 258 (fig. 2A). Cette porte ET-NON 258 se trouve dans l'AU. Les autres signaux d'entrée pour cette porte ET-NON 258 proviennent du décodeur de module 256 dont le signal de sortié n'est vrai que si la CPU 10 a adrésré le module AU. Ces signaux d'entrée sont les adresses de mémoire. La chronologie est telle que les signaux de mode et les signaux d'adresse aient atteint la mémoire 2 avant la réception du SMCPU. C'est ce qui apparaît sur les fig. Y et 6 où l'on voit que le signal d'adresse mémoire et le signal de--mode passent au niveau supérieur en meme temps que X BBQ et avant SMCPU. Le signal de sortie de la porte ET-NON 258 est vrai si la CPU 10 a adressé le module en question et si SMCPU est vrai. Ce signal traverse l'inverseur 260 et c'est le signal CPÂCK qui sera décrit ci-après, et il est le signal de sortie de la mémoire 2 pour la CPU 10, destiné à indiquer que la mémoire est disponible.Comme le montrent les fig. fr et 8, le flanc antérieur de ce signal est produit en conséquence de SCPU. le signal CPACK est également appliqué à la porte ET-NON 142. D'autres signaux sont aussi appliqués à l'entrée de cette porte ET-NON 142, l'un d'entre eux étant un signal indicateur q-i i est normalement au niveau supérieur - lorsqu'il est au niveau inférieur, il indique qu'il existe certaines conditions pour lesquelles la priorité est donnée au canal de données. ans ces conditions, le signal SMCtJ ne traversera pas la porte ET-NON 142.Un autre signal d'entrée pour la porte ET-NON 142 est présent sur la ligne 143. Un signal de niveau inférieur sur cette ligne 143 indiquera que le signal SNDCH est émis à partir du canal de données (fig. 2B) et a traversé la porte ET 258 (fig. 2A). Cela empêchera le signal CPU de traverser la porte ET 14Q, si bien que SMCPU n'est pas appliqué simultanément à la porte'150. Les autres signaux d'entrée pour la porte 142 sont destinés à bloquer SMCPU lorsqu'il convient d'emp#cher extérieurement le module de mémoire de fonctionner. Le signal de niveau inférieur à la sortie de la porte 142 est appliqué par la ligne 144 à l'inverseur 148. Cette porte 142 laisse passer sMCPU Si le module de mémoire qui a été adressé-est le module de mémoire correct. Il y a plusieurs modules de mémoire dans la mémoire 2.- le signal de sortie est ainsi inversé (amené au niveau supérieur) et appliqué à la porte Ni négative 150 par la ligne 149. Ce signal de niveau inférieur est combiné avec un signal supérieur sur la ligne 1342 issue du canal de données, selon ce qui sera exposé ci-après. Un signal de rafratchissement est également appliqué à cette porte 150 pour rafratchir les mémoires.En d'autres termes, si un signal provenant de la CPU lu ou de la micro-unité de commande I/O 114 (canal de données) est présent, un signal sera produit. Un signal de sortie de cette porte 150 sera appliqué à une porte ET-NON positive 152 par la ligne 151. Un signal d'invalida- tion est également appliqué à la porte ET-NON 152 pour empêcher la sortie d'un signal si la mémoire est déjà au travail. Un signal inférieur indiquerait qu'un signal provenant du canal de données 14 doit #tre appliqué à la porte 150. Cela est réalisé par un signal supérieur provenant de l'inverseur 148. Cela se produit du fait que le signal de sortie sur la ligne 143' bloque le passage d'un signal à travers la porte 142.Un signal de sortie Qe niveau inférieur (vrai) SM est alors appliqué à un multivirateur bistable 154 de type (MGC), en mme temps qu'un signal RAFRAICHISSEMENT et un signal "au travail". Le signal "au travail" indique, lorsqu'il est au niveau inférieur, que la mémoire désignée est au travail. le signal SM amène la mémoire à commencer le traitement. Il provoque le passage au niveau supérieur du signal M Uau travail" (qui devient un signal vrai) dans les cycles d'écriture et de lecture de la CPU 10 lorsque la mémoire n'est pas au travail (fig. 7 et 8).Quand la mémoire est au travail, le signal invalidation, appliqué à la porte 152 par le signal au travail s'opposera à ce que le signal SM soit produit par la porte 152. Si un signal est présentsur la ligne 151, mais si le i-n'est pas produit en raison d'un signal invalidation, le signal sera produit au moment où le signal X "au travail" passe au niveau inférieur (dans les cas de travail indiqués sur les fig. 7 et 8). Le signal rafraîchissement est dessiné à ratratchir l'inrormation contenue dans la mémoire selon le mode classique. Le signal de sortie Q du multivibrateur bistable 154 ne fait pas partie de la présente invention. Le signal de sortie Q du multivibrateur bistable 154 produit le flanc antérieur du signal CPBP (transition du niveau inférieur au niveau supérieur, comme indiqué sur les fig. 7 et 8) ou, en d'autres termes, le signal SMCPU provenant de la CPU 10 pour la mémoire amène alors la mémoire à répondre par le signal OP3P. Le signal CPBP (dans les deux modes de lecture et d'écriture) dans le cas "non au travail" # est produit en réponse à CPACK (qui est profit en réponse a SiZPU). Dans le mode "au travail", il est produit en réponse au signal "au travail", comme indiqué sur les fig. 7 et 8. Le signal "au travail" est appliqué au multivibrateur bistable 154. Le signal de sortie Q du multivibrateur bistable 154 est alors appliqué aux portes ET-NON 156 et 156', en meme temps qu'un signal provenant d'un autre multivibrateur bistable 176. Le mulbivibrateur bistable 176 produit un signal en Ouflsé- quence des signaux de commande de mode. Lorsqu'il existe un signal de niveau inférieur à la sortie de 176, en meme temps qu'un signal sur le trajet 155 en provenance d- multivibrateur bistable 154, il sera produit à la fois des signaux de sortie CPCB et DCBP. Le signal DCBP sera décrit ci-après.La porte ET 156 forme alors le flanc postérieur du CPBP (transition du niveau supérieur au niveau inférieur) comme le montrent les fig. 7 et Se le signal CPBP est appliqué à la CPU 10 à partir de la mémoire, plus précisément au multivibrateur bistable JK 132 (CM - fig. 23) dans la CPU 10 pour remettre en 11 état initial le multivibrateur bistable 132-.-Cela se produit du fait que CPBP a déà été produit et qu'il n'y a plus aucune nécessité pour que le signal M REQ soit produit (comme le montrent les fig. 7 et 8, OPEP provoque le flanc postérieur de M REQ.) le signal CPBP est également appliqué au multivibrateur bistable 134 (unité SC) pour remettre aussi en l'état initial ce multivibrateur 134, si bien que SECPU n'est plus produit (ce qui provoque le flanc postérieur de SMCPU, comme le montrent les fig. 7 et 8). Ainsi, la production de SMCPU par la CPU 10 a provoqué la production de CPBP par la mémoire 2 et, de la sorte, l'accusé de réception de la demande de la CPU'par la mémoire, pour achever le cycle de demande et de réponse. Le flanc antérieur de CPBP provoque aussi le flanc postérieur du signal d'adresse mémoire sur la ligne commune de MBO. Le flanc antérieur amine aussi la CPU 10 à placer une donnée sur la ligne commune MBO par l'intertnédiaire de la porte de données 32 dans le mode écriture. C'est ce qui est représenté sur la fig. 7 par le flanc antérieur Qu signal désigné par ligne commune MBO de CPU". Le signal SM provenant de la porte ET-NON positive 152 (fig. 2A - AU) est également appliqué à la porte NI négative 158 (fig. 2A - TG) en m#me temps que des signaux de chargement dé I/O et de chargement de CPU. Ces signaux sont destinés à placer des données sur les lignes communes de CPU et d'l/O 45 et 57. La porte 158 se comporte comme un inverseur qui transforme le signal SM en un signal de niveau supérieur (vrai). Ce signal de niveau supérieur (vrai) est délivré sur la ligne 160 à un générateur de cadence constitué par des mulbivibrateurs monostables 166, 168, 162 et 169 (dont chacun contient une porte ET constituent l'une de ses entrées).Un autre signal est appliqué au multivicrateur bistable 176 à partir de la porte NI 188. le signal de sortie Q de la porte 154 est appliqué à la porte ET-NON 156 et 156,' qui produit le flanc postérieur des signaux CP3P et DCBP, comme on l'a vu précédemment. CPBP est aussi appliqué à une porte ET-NON négative 178 qui laisse passer le signal si elle reçoit aussi un signal de commande de mode d'écriture sur la ligne 180. le signal de sortie de la porte 1?8 est appliqué par l'intermédiaire d'un circuit à retard 181. le signal de sortie CPD2E passe à cet instant au niveau supérieur, comme le montre la fig. 7. Cela signale à la mémoire 2 que la CPU 10 a la donnée sur la ligne commune MBO. La fig. 7 montre aux que la donnée est sur la ligne commune MBO aux environs de ce moment, c'est-à-dire que le signal CPU DATA hoeO EUS (donnée de CPU , ligne commune de données) passe au niveau supérieur à cet instant.La fig. 7 montre aussi que l'adresse a été retirée de la ligne commune MBO dela CPU, c'est-à-dire que le signal MEMORY ADDRESS MBO BUS (adresse mémoire # ligne commune MBO) passe au niveau inférieur à cet instant. COTTE est alors appliqué à un inverseur 185 et, de là, à la porte ET-NON positive 184. Le signal de sortie de la porte ET-NON 184 est le signal CRARGEMENT DE BPU et il est appliqué par la ligne 186 à la porte NI négative 188, en m#me temps qu'un signal similaire provenant de la porte ET NON 184 du côté micro-unité de commande I/O du circuit. Ces signaux sont appliqués au multivibrateur bistable 176 en même temps qu'un signal provenant de la porte s ON 174 le long du trajet 175.Cette porte 174 reçoit des signaux des multivibrateurs 168 et 162 par l'intermédiaire de la porte NI 172 et du multivibrateur 166. Le signal de sortie du multivibratéur bistable 176 forme alors, en liaison avec la porte ET-NON 156, le flanc postérieur de CPBP. Ce flanc postérieur de CPBP est produit en réponse au flanc antérieur de CPDllE, comme le montre la fig. 7 dans le mode écriture. Dans le mode augmentation/ diminution, des signaux provenant des multivibrateurs 162 et 166 passent à travers les portes NI 170 et 172 vers le'mu'lti- vibrateur Distable 176 pour produire le flanc postérieur de CPBP comme dans le mode lecture précité. DRM3.- On considérera maintenant la production de DRMB. Un signal est généré bar la ROa 124 dans le MR (fig. 2B) de la manière indiquée précédemment: Il en résulte l'application d'un groupe de signaux par des lignes 190 au registre 192 qui mémorise ces signaux. La ROm 124, de même que le registre 192, se compose de plusieurs modules individuels. Il y a plusieurs signaux de sortie, dont l'un est appliqué par la ligne 194 (CTDR), a travers l'inverseur 196, a l'entrée d'horloge" du multivibrateur bistable 198 (de type D) (ce qui remet le multivibrateur en ltétat initial).Le signal CPBP est aussi appliqué par la ligne 202 et à travers la porte ET-NON positive 204 à la borne de prépositionnement du multivibrateur bistable 198. Un signal sur la ligne 203 est également appliqué à la porte B-NON 204. Ce signal ne permet au multivibrateur 198 de pro duire DRMB que dans les modes lecture et augmentation/diminution. Un autre signal est appliqué sar la ligne 199 pour bloquer la production de D dans certaines autres conditions qui ne font pas partie de la présente invention. Le signal de sortie du multivibrateur bistable 198 (sur la ligne 200) est le signal DRMB. Le flanc antérieur est généré en réponse au flanc antérieur du signal CPBP, comme le montre la fig. 8. De même, le flanc postérieur de DRMB est produit par le multivibrateur bistable 198 en réponse au flanc postérieur de CPBP et CTDR (comme indiqué sur la fig. 8). le signal DRMB est alors appliqué sur la ligne 200 à travers un inverseur 206 et est introduit à ce moment dans la plaquette de mémoire.Plus précisément, ce signal est appliqué a un multivibrateur bistable 212 de type D (fig. 2A - DC) qui laisse passer un signal de niveau inférieur à sa sortie Q vers une porte ET-NON 214 de validation. L'autre signal d'entrée de cette porte est issu de la porte NI 215 dont les signaux d'entrée dans les modes lecture et augmentation/ diminution sont les signaux de commande RL et RR. Ces signaux svnt normalement au niveau inférieur dans les modes lecture et augmentation/diminution et lorsqu'un signalest appliqué en provenance du multivibrateur bistable 212, il valide la porte 214 (dans les modes lecture et augmentation/diminution, un signal sera produit aussi bien par RI et RR).La porte 214 actionne un tampon 216 ciont la sortie produit les signaux sur la ligne commune 45 pour commander la mise en place de données sur la ligne commune 45 par la mémoire. DRMB est un signal de niveau inférieur. S'il est au niveau supérieur, aucun signal n'est transmis par le multivibrateur 212 vers la porte ET-NON 214, si bien qu'aucune donnée n'est placée sur la ligne commune. Lé flanc postérieur de DREM produit aussi le flanc postérieur de MEMORY DATA - MBO WuS (donnée mémoire - > ligne commune MEO) (voir fig. 8). Cela libère la ligne commune. Ainsi, le signal DRMB ne sert que dans les modes lecture et augmentation/diminution, et non dans le mode écriture. CPACK.- Le signal CPACK est produit de la manière suivante. Le signal MREQ parcourt le trajet 250 (fig. 23 - CM) à travers une porte OU 252 (les autres signaux appliqués à cette porte sont des signaux de commande logique du clavier et de commande de la micro-unité de traitement). Il en résulte l'application d'un signal au registre d'adresses 30 (fig. 1)(qui contient le registre de mémoire 254). Ce registre 254 est dans AG et ses signaux de sortie sont les signaux d'adresse Mît3Oî, KS02 et MB03 qul sont appliqués par la ligne commune de mémoire 45 à la plaquette de mémoire, plus précisément au décoaeur 256 (fig. 2A - AU).Le décodeur 256 détermine si les signaux d'adresse d'entrée sont ceux qui conviennent pour son module de mémoire. Si ce sont les signaux corrects, ils actionnent le module de mémoire. Des signaux sont émis par le décodeur 256 et sont appliqués, en rnême temps que SMCPU, a une porte El 258. Le signal de sortie de la porte ET 258- est appliqué par le'trajet 259 à la porte 142. Cette porte a été décrite précédemment. le signal de sortie de la porte 258 est également appliqué au tampon 260 qui délivre PACK. CPACK est alors appliqué au tampon 262-. La sortie de 262 et un inverseur 261 constituent une fonction ET CABLEE" (porte ET fictive). La fnci;ion est la suivante à ce moment : après que SMCPU est devenu vrai, si CPACK n'est pas vrai lui aussi, ce signal de niveau supérieur donne lieu à un pseudo signal CP3P qui se comporte comme le signal CPBP et remet en l'état initial le multivibrateur 132 et 134. Cela est destiné à emp#cher le système ae s'arr#ter au fait qu'il attend un signal CPBP et qu'il n'en existe pas.Si par contre le signal CPBP est présent, CPACK est au niveau inférieur et aucun signal n'est émis à partir du tampon 262. Il en résulte le blocage de la production d'un pseudo signal CPBP. COMMANDE DE MODE Les signaux de mode sont produits par la CPU 10 et indiquent à la mémoire de travailler dans les modes lecture, écriture, augmentation/diminution. Ils peuvent aussi donner à la mémoire l'instruction de travailler dans le mode lecture ou écriture avec seulement nuit des seize bits - les bits d'ordre supérieur ou d'ordre intérieur. Ces derniers signaux sont : lecture de multiplet droit (RR); lecture de multiplet gauche (RL), écriture de multiplet droit (WR) et écriture de multiplet gauche (WL). Ces signaux de commande de mode sont inclus dans les signaux de "poignée de main de la manière suivante. La micro ROM 124 reçoit des signaux d'instruction du registre d'instructions 26 selon ce qui a été indiqué précédemment. Ces signaux sont appliqués à une unité de mémorisation 283 (fig. 2B - MG). Le signal de sortie de cette unité est le flanc antérieur de signaux MODE # LIGNE COMMUNE DE MODE (fig. 7 et 8) qui sont appliqués à partirde la CPU 10 à la mémoire 2, plus précisément à un inverseur 306 (fig. 2A - MD), et à un multiplexeur 208 qui mémorise temporairement l'information. la donnée est présente sur la ligne commune avant que SMCPU ne soit envoyé à la mémoire, comme le montrent les fig. 7 et 8. Le signal de sortie du multiplexeur 308 est applique par des lignes 310, 311 et 312 à une PROM de décodage 314.A la sortie de la PROM 314 apparatt le signal de mode effectif - LECTURE, ECRITURE et EXTENSION (augmentation et diminution), WL (écriture du multiplet gauche), WR (écriture du multiplet droit), RL (lecture du multiplet gauche RR (lecture au multiplet droit) et RM (lecture, écriture et augmentation ou diminution). Les signaux LECTURE, ECRITURE et EXTENSION sont appliqués au générateur de cadence 164 dont il a déjà été question. Les signaux WL et RI sont appliqués à des unités de mémorisation de la mémoire. Les signaux WL et RL provoquent simplement la transmission des bits d'information les moins significatifs.Le mode doit rester surla ligne commune jusqu'à ce que le flanc antérieur de CPBP ait été appliqué à la CPU. le flanc antérieur du signal CPBP indique à la CPU que la mémoire a chargé les signaux de mode. Les signaux WL et RI sent appliqués à des multiplexeurs pour décaler le multiplet tordre supérieur vers la position d'ordre inférieur (RL) et vice-versa (WL). ORGANIGRAMMES Ecriture de CPU.- la fig. 4 illustre un mode d'écriture CPU, une écriture CPU de multiplet droit et une écriture CPU de multiplet gauche. La CPU 10-valide le code de mode d'écriture sur la ligne commune de mode;-pïace l'adresse mémoire à laquelle doit être dunné accès sur la ligne commune de mode et active le signal SMCPU à l'état vrai. Cela constitue une tentative pour faire démarrer un module de mémoire particulier. Si ce module de mémoire existe, la mémoire valide les signaux CPACK à la réception de L'adresse et de SMCPU à partir de CPU. Ce signal indique a la CPU que la mémoire a laquelle elle souhaite avoir acces existe effectivement.Si erle ne reçoit pas Qe signal, il ei, résulte la séquence suivante : la CPU crée un pseudo signal CPBP en commençant par établir ce signal, puis en le supO~imant. Elle supprime aussi le signal SMCPU et établit une forte impédance sur la ligne commune de mémoire. Cela supprime une donnée éventuellement placée sur cette ligne commune. Puis la CPU 10 passe au cycle suivant. bi la mémoire existait, il se produit la séquence suivante :-la mémoire attend l'acnevement de son propre cycle interne s'il y avait un cycle précédent en cours. La CPU attend le flanc antérieur de CPBP en provenance de la mémoire, lui indiquant que la mémoire a pris connaissance de sa tentative de démarrage. Si le cycle précédent a pris fin, la mémoire accepte l'adresse provenant de la ligne commune de mémoire et la place dans un registre d'adresses et produit CPBP. La CPU répond à CP3P en remettant en l'état initial sMCPU, puis en appliquant la donnée à écrire à la mémoire sur la ligne commune de mémoire. La CPU valide alors l'inpulssion CPDTE qui signale a la mémoireque la donnée est disponible sur la ligne commune. La mémoire répond en acceptant la donnée à partir de la ligne commune de mémoire dans le registre de données et en supprimant CPBP. La CPU répond à la suppression de CPBP en enlevant la donnée de la ligne commune de mémoire. Puis la CPU passe au cycle suivant. Lecture de CPu.- La fig. 5 illustre une lecture CPU de multiplet gauche, une lecture de multiplet droit et une augmentation/dimi- nution. La CPU 10 valide le code de mode sur la ligne commune de mode, place l'adresse mémoire à laquelle doit #tre donné accès sur la ligne commune de mode et active le signal SMCPU à l'état vrai. Cela constitue une tentative- pour faire démarrer un moaule de mémoire particulier. Si ce module de mémoire existe, la mémoire valide les signaux CPACK à la réception de l'adresse et de SMCPU à partir de CPU0 Ce signal indique à la CPU que la mémoire à laquelle elle souhaite avoir accès existe effectivement. Si e le ne reçoit pas de signal, il en résulte la séquence suivante : la CPU crèe un pseudo signalCPP en cmmen- çant par établir ce signal, puis en le supprimant ultérieurement. Elle supprime aussi le signal SMCPU et établit une forte impédance sur la ligne commune de mémoire. Cela supprime une donnée éventuellement placée sur cette ligne cazane. Puis la CPU passe au cycle suivant. Si la memoire existait, il se produit la séquence suivante. La mémoire attend l'achavement de son propre cycle interne s'il y avait un cycle précédent en cours. La CPU attend le flanc antérieur de CPBP en provenance de la mémoire, lui indiquant que la mémoire a pris connaissance de sa tentative de démarrage. Si le cycle précédent a pris fin, la mémoire accepte l'adresse provenant de la ligne commune de mémoire, la place dans un registre d'adresses et produit CPBP.La CPU répond å OPBP en positionnant BHtRt suis en-établissant une forte impédance sur-la ligne commune MEO. La mémoire attend alors que le temps accès à la donnée soit achevé. La CPU attend le flanc postérieur de CPBP, indiquant que la mémoire a eu accès à la donnée. Si la mémoire a eu accès à la donnée et que DXXB est positionné, la mémoire place la donnée sur la ligne commune de mémoire.Puis la mémoire supprime CPBP, la donnée est présente sur la ligne commune ou si le temps est expiré et que la donnée n'a pas été placée sur la ligne commune, la CPU accepte la donnée en provenance de la ligne commune de mémoire et supprime DiMB. Lorsque DRXB est supprimé, la mémoire établit un signal à fbrte impédance sur la ligne commune de mémoire et la CPU passe au cycle suivant. Signaux entre la mémoire et le canal de données Les signaux entre la mémoire et le canal de données, ainsi qutentre le canal de données et la mémoire ont les mimes fonctions et sont produits de la même manière que les signaux précités entre la mémoire et la CPU et entre la CPU et la mémoire. DCBP, DCHDKIO, DPACK et les autres signaux du canal de données agissent de la même manière que les signaux ct > rres- pondants de la CPU.Les signaux d'entrée DCRa agissent aussi de la même manière que les signaux d'entrée CPUs. Quelques-uns des éléments ae la mémoire Lazzi servent pour le canal de aunées ont été représentés : ils fonctionnent de la mme manière que les composants de la mémoire servant à la CPU et ont été désignés par le signe "prime" à la suite du même numéro que ceux-ci. En d'autres termes, les éléments 258', 142', 148', 184', 185', 212', 214' et 216' fonctionnent de la même maniere que leurs équivalents sans le signe "prime". Il a donc été décrit un système de commande caractérisé par le fait que des signaux de "poignée de main" sont produits entre une mémoire et une CPU ainsi qu'entre un canal de données 14 et une mémoire, avec un unique signal et une unique ligne de signaux entre la mémoire et le canal de données et entre la mémoire et la CPU, dans tous les modes : lecture, écriture et augment at ion/diminution. Ecriture canal de données La fig. 6 illustre une écriture canal de données de multiplet droit et une écriture de multiplet gaucne. Le canal de données 14 valide le code de mode, place l'adresse mémoire à lamelle doit être donné accès sur la ligne commune de données (micro-unité de commande de canal de données) et active le signal SMDCH à l'état vrai. Cela constitue une tentative pour faire démarrer le module de mémoire particulier. ,oi ce module de mémoire existe, la mémoire valide le signal DCACK à la réception de l'adresse et de SMDC. Ce signal indique au canal de données 14 que la mémoire à laquelle il souhaite avoir accès existe effectivement.S'il ne reçoit pas de signal, il en résulte la séquence suivante : le canal de données 14 crée un pseudo signal DCBP en commençant sur établir ce signal, puis en le supprimant. Il supprime aussi le signal SMDHC et établit une forte impédance sur la ligne commune de données. Cela supprime une donnée éventuellement placée sur cette ligne commune. Puis le canal de données passe au cycle suivant. Si la mémoire existait, il se produit la séquence suivante é la mémoire attend l'achèvement de son propre cycle interne s'il y avait un cycle précédent en cours. Le canal de données attend le flanc antérieur de DCBP en provenance de la mémoire, lui indiquant que la mémoire a pris connaissance de sa tentative de démarrage.Si le cycle précédent a pris fin, la mémoire accepte l'adresse provenant de la ligne commune IJO, la place dans un registre d'adresses et produit DCBP. Le canal de données (micro-unité de traitement 14) répond à DCBP en remettant en l'état initial SEDAN, puis en plaçant sur la ligne commune I/O la donnée à écrire dans la némoire. La micro-unité de commande du canai de données valide alors l'impulsion DCETE qui signale à la mémoire que la donnée est disponible sur'la'ligne commune. La mémoire répond en acceptant la donnée à partir de la ligne commune I/O dans le registre de données et en supprimant DCBP.La micro-unité de commande du canal de données répond à la suppression de DCBP en enlevant la donnée de la ligne commune I/O, c'est-à-dire en établissant une torte impédance sur la ligne commune I/O. Puis le canal de données 14 passe au cycle suivant. lecture canal de données la fig. t illustre des modes lecture Uu canal de données : lecture de multiplet gauche, lecture de multiplet droit, augmentation et diminution. Le canal de données valide le code de mode lecture sur la ligne-commune de mode et la micro-unité de commande du canal de données active le signal SMDCH à l'état vrai. Cela constitue une tentative pour faire démarrer un module de mémoire particulier. Si ce module de mémoire existe, la mémoire valide le signal DCPÂCK à la récep xi,jn de l'adresse et de SMDCii. Ce signal indique au canal de données qae la mémoire à laquelle il souhaite avoir accès existe effectivement.S'il ne reçoit pas de signal, il en résulte la séquence suivante : le canal de données crée un pseudo signal DCBP en commençant par établir ce signal, puis en le supprimant ulérieurement. Il supprime aussi le signal ,o'MDCii et établit une forte impédance Sur la ligne commune de données. Cela supprime une donnée éventuellement placée sur cette ligne commune. Puis le canal de données passe au cycle suivant. Si la mémoire existait, il se produit la séquence suivante : la mémoire attend l'achèvement de son propre cycle interne s'il y avait un cycle précédent en cours -la canal de données (micro-unité de traitement I/O) attend le flanc antérieur de DCBP en provenance de la mémoire, lui indiquant que la mémoire a pris connaissance de sa tentative de démarrage.Si le cycle précédent a pris fin, la mémoire accepte l'adresse provenant de la ligne commune I/O, la place dans un registre d'adresses et produit DCBP. Le cana de données répand à DCBP en positionnant DCHDRIOj puis en établissant une forme impédance sur la ligne commune I/O. La mémoire attend alors que le temps d'accès à la donnée soit achevé. le canal de données attend le flanc postérieur de DCBP, indiquant que la mémoire a eu accès à la donnée.Maintenant que la mémoire a eu accès à la donnée et que DCHDaIO-est positionné, la mémoire place la donnée sur la ligne commune I/O. Puis le canal de données accepte la donnée à partir de la ligne commune et supprime DCHDRIO. lorsque DCHDRIO est supprimé, la mémoire établit u signal à forte impédance sur la ligne commune I/O et le Canal ce données tasse au cycle suivant. Comme il va de soi et 'comme il résulte d'ailleurs déjà de ce qui précède, l'invention ne se limite nullement à ceux de ses modes d'application non plus qu'à ceux des modes de réalisation de ses diverses parties ayant été plus spécialement indiqués elle en embrasse, au contraire, toutes les variantes. REVEND ICAT IONS 1.- Système de mémoire asynchrone comprenant une unité mémoire et une commande de memolre associée a cette unité mémoire, caractérisé par des moyens récepteurs dans la commande de mémoire pour recevoir des signaux de commande de mode provenant d'une unité externe à la mémoireS indiquant les modes lecture, écriture et augmentation/diminution; des moyens pour produire un signal de mémoire en réponse à chacun des signaux de commande de mode; un unique trajet pour transmettre tous les signaux de commande de mémoire à l'unité externe à la mémoire. 2.- Système de mémoire selon la revendication 1, caractérisé en ce qu'il comprend plusieurs commandes de mémoire dont chacune est associée à une unité mémoire. 3.- système de memoire selon la revendication 2, caractérisé en et que l'unité externe est une unité de traitemént centrale. 4.- Système de mémoire selon la revendication 2, caractérisé en ce que l'unité externe est un canal de données. 5.- Système de mémoire selon la revendication 1, caractérisé en ce que le signal de mémoire est une premiere transition d'un niveau inférieur a un niveau supérieur de tension, inaiquant la prise de connaissance de la réception des signaux de commande de mode. b.- Système de mémoire selon la revendication 5, caractérisé en ce que le signal de mémoire comprend -une seconde transition dtun niveau intérieur a un niveau supérieur de tension, indiquant l'état d'une ligne commune pour la transmission de données entre une unité mémoire et l'unité externe. 1.- Systeme de mémoire selon la revendication 6, caractérisé en ce que la seconde transition inférieure-supérieure de tension en réponse à un signal de commande de mode de lecture indique la présence de la donnée sur la ligne commune. 8.- Système de mémoire selon la revendication 6, caractérisé en ce que la seconde transition inférieure-supérieure de tension en réponse à un signal de commande de mode augmentation ou d-minu- ion indique la présence de la donnée sur la ligne comaune. 9.- Système de mémoire selon la revendication 6, caractérisé en ce que la seconde transition supérieure-inférieure de tension en réponse à un signal ce commande de mode écriture indique que la donnée a été reçue par l'unité mémoire. 10.- Système de mémoire selon la revendication 5, caractérisé en ce qu'il comprend des seconds moyens récepteurs pour recevoir un signal indiquant que l'unité mémoire adressée est l'unité mémoire correcte et des seconds moyens pour produire des signaux en réponse à ces signaux indiquant que l'unité mémoire adressée est l'unité mémoire correcte. 11.- Systeme de mémoire selon la revendication 5, caractérisé en ce que la premier transition supérieure-inférieure de tension en réponse à un signal de commande de mode lecture indique qu'il convient d'effacer la ligne commune. 12.- Systeme de mémoire selon la revendication 5, caractérisé en ce que la premiere transition supérieure-infériéure de tension en réponse à un signal de commande de mode écriture indique qu'il convient de placer la donnée sur la ligne commune.