PROCÉDÉ DE FABRICATION D'UN TRANSISTOR A STRUCTURE DE GRILLE ENROBANTE L’invention concerne un procédé de fabrication d'un transistor pFET, le procédé de fabrication du transistor comprenant les étapes suivantes : la fourniture d'une structure de base comprenant un canal (3) en silicium et une structure de grille (2), la structure de grille enrobant le canal en laissant libre deux flancs du canal ; la croissance d'une première couche (10) en alliage de silicium-germanium sur les flancs du canal ; l'enrichissement du canal avec des atomes de germanium de la première couche ; et la formation d'une région de drain et d'une région de source de part et d'autre du canal. Figure à publier avec l’abrégé : Figure 5 PROCÉDÉ DE FABRICATION D'UN TRANSISTOR A STRUCTURE DE GRILLE ENROBANTE DOMAINE TECHNIQUE DE L’INVENTION Le domaine technique de l’invention est celui des transistors de type à effet de champ, dit transistor FET pour "field effect transistor" en anglais, comprenant un canal en matériau semiconducteur enrobée par une structure de grille. Il s'agit par exemple de transistors FET dit à grille tout autour, également appelés GAAFET pour "gate all around field-effect transistor" en anglais, et de transistors FET dit à ailettes, également appelés FinFET pour "fin field-effect transistor" en anglais. Le domaine de l'invention concerne plus particulièrement la fabrication d'un transistor de ce type. ARRIÈRE-PLAN TECHNOLOGIQUE DE L’INVENTION Un transistor FET, comprend un canal en matériau semiconducteur disposée entre une région de drain et une région de source. La conductivité des portions semiconductrices formant le canal est influencée par une grille localisée à proximité de chaque portion. Afin d'améliorer l'efficacité des transistors FET et réduire leur encombrement, la grille est avantageusement disposée sur plusieurs côtés du canal de manière à améliorer l'influence électrostatique de la grille sur chaque portions semiconductrice. Par exemple, une architecture de transistor FinFET comprend un canal comprenant au moins une ailette semiconductrice, orientée verticalement par rapport au substrat et dont chaque côté est en contact avec la grille. L'influence électrostatique de la grille sur le canal peut être encore améliorée lorsque cette dernière enrobe totalement chaque portions semiconductrices. Une architecture de transistor GAAFET comprend canal comprenant au moins une portion semiconductrice en forme de nano-fil ou de nano-feuille dont une partie est entièrement enrobée par la grille. La demande de brevet FR 3043837 A1 divulgue un procédé de fabrication d'un transistor GAAFET, comprenant plusieurs nano-fils semiconducteurs enrobés par une grille. Le procédé de fabrication comprend la formation d'un empilement de couches semiconductrices alternant, à partir d'un substrat, une première couche semiconductrice et une deuxième couche semiconductrice. Les nano-fils destinés à former le canal sont réalisés dans chaque deuxième couche. Le procédé comprend notamment une gravure sélective de chaque première couche afin de permettre la formation de la grille de sorte qu'elle puisse enrober une portion de chaque nano-fil. Un transistor GAAFET peut comprendre un canal en silicium-germanium, favorisant la mobilité de trous, ou un canal en silicium, favorisant la mobilité des électrons. Dans le premier cas, il s'agit alors d'un transistor dit pFET et dans le second cas d'un transistor dit nFET. La réalisation d'un transistor pFET nécessite ainsi : la formation d'un empilement comprenant, à partir du substrat, une première couche en silicium et une deuxième couche en silicium-germanium ; et la gravure de chaque première couche en silicium sélectivement par rapport à chaque deuxième couche en silicium-germanium. À l'inverse, la réalisation d'un transistor nFET nécessite : la formation d'un empilement comprenant, à partir du substrat, une première couche en silicium-germanium et une deuxième couche en silicium ; et la gravure de chaque première couche en silicium-germanium sélectivement par rapport à chaque deuxième couche en silicium. Il est donc nécessaire, suivant le procédé de l'art antérieur, d'adapter les étapes de fabrication et les équipements mis en œuvre selon que l'on souhaite réaliser un transistor pFET ou un transistor nFET. Il est notamment nécessaire de mettre en œuvre deux recettes différentes pour réaliser les gravures spécifiques de chaque première couche selon que cette dernière soit en silicium ou en silicium-germanium. Il existe donc un besoin de prévoir un procédé de fabrication d'un transistor pFET à canal silicium-germanium qui se rapproche davantage du procédé de fabrication d'un transistor nFET à canal silicium. L’invention offre une solution aux problèmes évoqués précédemment, en permettant de former un transistor pFET à partir d'une structure de base commune à la fabrication d'un transistor nFET. L'invention concerne un procédé de fabrication d'un transistor pFET, le procédé de fabrication du transistor comprenant les étapes suivantes : la fourniture d'une structure de base comprenant un canal en silicium et une structure de grille, la structure de grille enrobant le canal en laissant libre deux flancs du canal ; la croissance d'une première couche en alliage de silicium-germanium sur les flancs du canal ; l'enrichissement du canal avec des atomes de germanium de la première couche ; et la formation d'une région de drain et d'une région de source de part et d'autre du canal. La structure de base permet de réaliser un transistor pFET ou un transistor nFET, selon que le canal en silicium soit enrichi ou non en germanium. Le procédé de fabrication d'un transistor pFET peut donc facilement être dérivé de celui d’un transistor nFET. L'enrichissement du canal en silicium au moyen d'atomes de germanium confère de bonnes propriétés au transistor pFET. En effet, les atomes de germanium présentent une taille plus importante et applique une contrainte de déformation au réseau cristallin de silicium. Cette déformation a pour effet d'augmenter la mobilité des trous. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le procédé de fabrication selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : la structure de grille entoure complètement une portion du canal ; la structure de grille comprend une électrode de grille et un diélectrique de grille séparant l’électrode de grille du canal ; le diélectrique de grille présente une permittivité électrique relative supérieure ou égale à 20 ; la structure de grille comprend des espaceurs latéraux disposés de part et d'autre de la structure de grille, à l'aplomb de chaque flanc du canal ; le canal de la structure de base comprend une nano-feuille en silicium et préférentiellement une pluralité de nano-feuilles en silicium parallèles entre elles ; le canal de la structure de base comprend un nano-fil en silicium et préférentiellement une pluralité de nano-fils en silicium parallèles entre eux ; le canal de la structure de base comprend une ailette en silicium et préférentiellement une pluralité d'ailettes en silicium parallèles entre elles ; le canal de la structure de base comprend au moins une nano-feuille en silicium ou au moins un nano-fil en silicium ou au moins une ailette en silicium, préférentiellement une pluralité de nano-feuilles en silicium empilées ou une pluralité de nano-fils en silicium empilés ou une pluralité d'ailettes en silicium parallèles entre elles ; le canal de la structure de base comprend une pluralité d'ailettes en silicium parallèles entre elles et la structure de base comprend des plots en matériau diélectrique disposés de part et d'autre du canal entre chaque ailette en silicium ; le procédé de fabrication comprend le retrait des plots après l'enrichissement du canal ; la croissance de la première couche en alliage de silicium-germanium est amorcée à partir des flancs de chaque nano-feuille en silicium ou à partir des flancs de chaque nano-fil en silicium ou à partir des flancs de chaque ailette en silicium ; l'enrichissement est configuré pour transformer le silicium du canal en alliage de silicium-germanium ; l'enrichissement est réalisé par application d'un recuit de diffusion configuré pour faire diffuser des atomes de germanium de la première couche dans le canal ; l'enrichissement est réalisé par oxydation de la première couche configurée pour faire condenser des atomes de germanium de la première couche dans le canal ; la condensation des atomes de germanium dans le canal est provoquée par l'oxydation de la première couche, préférentiellement complétée par l'application d'un recuit ; la formation des régions de drain et de source est réalisée par la formation d'une deuxième couche sur la première couche de part et d'autre du canal, la formation de la deuxième couche étant configurée pour appliquer une contrainte de compression sur le canal ; la formation de la deuxième couche est configurée pour appliquer une contrainte de compression sur le canal ; la deuxième couche est formée par épitaxie ; la fourniture de la structure de base comprend : la formation, sur un substrat, d'une zone active, d'une grille sacrificielle sur une portion de la zone active et de premiers espaceurs latéraux de part et d'autre de la grille sacrificielle ; la délimitation du canal à partir de la zone active en formant les flancs libres du canal à l'aplomb des premiers espaceurs latéraux (6) ; et la formation de la structure de grille en remplacement de la grille sacrificielle ; la formation de la zone active comprend la formation d'un empilement et la délimitation de la zone active à partir de l'empilement ; la zone active comprend une couche en silicium ; la zone active comprend un empilement de couches comprenant au moins une couche de silicium-germanium et au moins une couche de silicium en alternance, l’empilement de couches commençant, à partir du substrat, par une couche de silicium-germanium ; la formation de la structure de grille comprend un remplacement de ladite au moins une couche de silicium-germanium par un diélectrique de grille et une électrode de grille la structure de grille remplace en outre ladite au moins une couche de silicium-germanium. L'invention concerne en outre un procédé de fabrication d'une pluralité de transistors pFET, chaque transistor pFET étant obtenu par la mise en œuvre du procédé de fabrication d'un transistor pFET selon l'invention. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le procédé de fabrication d'une pluralité de transistors pFET selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : les transistors pFET sont fabriqués simultanément ; l'enrichissement des régions de canal par oxydation est choisi lorsque l'épaisseur de chaque première couche est inférieure à la moitié d'une distance séparant les structures de grille de deux structures de base consécutives ; l'enrichissement des régions de canal par application d'un recuit est choisi lorsque l'épaisseur de chaque première couche est supérieure ou égale à la moitié d'une distance séparant les structures de grille de deux structures de base consécutives. La réalisation de transistors pFET et nFET sur un même substrat, dit cointégration, selon les procédés de l'art antérieur, nécessite de réaliser des étapes de fabrication spécifiques sur des premières structures destinées à former un transistor pFET ou sur des deuxièmes structures destinées à former un transistor nFET. Il est ainsi nécessaire de protéger à plusieurs reprises les premières structures lorsque l'étape de fabrication concerne les deuxièmes structures et inversement. Le procédé de fabrication comprend ainsi plusieurs étapes de protection/libération des premières ou deuxièmes structures. Il existe donc un besoin d'améliorer le procédé de cointégration des transistors pFET et nFET. L'invention offre une solution à la cointégration de transistors pFET et nFET sur un même substrat en permettant la fourniture d'une même structure de base. Ainsi, l'invention concerne également un procédé de cointégration d'un premier transistor pFET et un deuxième transistor nFET, le procédé de cointégration comprenant les étapes suivantes : la fourniture d'une première structure de base et d'une deuxième structure de base identique à la première structure de base, chaque structure de base comprenant un canal en silicium et une structure de grille, la structure de grille enrobant le canal en laissant libre deux flancs du canal ; sur la première structure de base : la croissance d'une première couche en alliage de silicium-germanium sur les flancs du canal ; l'enrichissement du canal avec des atomes de germanium de la première couche ; la formation d'une première région de drain et d'une première région de source de part d'autre du canal ; et sur la deuxième structure de base, la formation d'une deuxième région de drain et d'une deuxième région de source de part d'autre du canal. La structure de base comprend un canal complet, qu'il suffit d'enrichir ou non selon le type de transistor souhaité, et une structure de grille définitive. Les étapes de protection/libération sélectives lors de la fourniture des premières et deuxièmes structures de base sont donc supprimées. Le procédé de cointégration est donc amélioré car simplifié. Outre les caractéristiques qui viennent d’être évoquées dans le paragraphe précédent, le procédé de cointégration selon l’invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon toutes les combinaisons techniquement possibles : le procédé de cointégration comprend, avant l'étape de croissance appliquée à la première structure de base, la protection de la deuxième structure de base au moyen d'une première couche protectrice ; le procédé de cointégration comprend, avant l'étape de formation appliquée à la deuxième structure de base, la libération de la deuxième structure de base en retirant la première couche protectrice ; le procédé de cointégration comprend, avant l'étape de formation appliquée à la deuxième structure de base, la protection du premier transistor pFET au moyen d'une deuxième couche protectrice. BRÈVE DESCRIPTION DES FIGURES L’invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l’examen des figures qui l’accompagnent. Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. représente un logigramme d'un procédé de fabrication de transistor pFET selon l'invention. , , , , , , et représentent schématiquement des étapes du procédé de fabrication de la . représente un premier logigramme d'une étape de fourniture d’une structure de base selon l'invention. , , , , , , , , , , , , , et représentent schématiquement des sous-étapes de l'étape de fourniture de la . , , , , , , , , , , , et représentent schématiquement des étapes de fabrication du procédé de la . représente un deuxième logigramme d'une étape de fourniture selon l'invention. , , , , , , , , , , , , et représentent schématiquement des sous-étapes de l'étape de fourniture de la . représente un logigramme d'un procédé de cointégration selon l'invention. , , , , , , , , et représentent schématiquement des étapes du procédé de la . Sauf précision contraire, un même élément apparaissant sur des figures différentes présente une référence unique. Les figures sont présentées à titre indicatif et nullement limitatif de l’invention. Procédé de fabrication (100) d'un transistor (1D) pFET, le procédé de fabrication (100) du transistor (1D) comprenant les étapes suivantes : la fourniture (101) d'une structure de base (1A) comprenant un canal (3) en silicium et une structure de grille (2), la structure de grille (2) enrobant le canal (3) en laissant libre deux flancs (3a) du canal (3) ; la croissance (102) d'une première couche (10) en alliage de silicium-germanium sur les flancs (3a) du canal (3) ; l'enrichissement (103) du canal (3) avec des atomes de germanium de la première couche (10) ; et la formation (104) d'une région de drain (121) et d'une région de source (122) de part et d'autre du canal (3). Procédé de fabrication (100) selon la revendication précédente, dans lequel le canal (3) de la structure de base (1A) comprend au moins une nano-feuille en silicium ou au moins un nano-fil en silicium ou au moins une ailette en silicium (31, 32). Procédé de fabrication (100) selon l'une des revendications précédentes, dans lequel le canal (3) de la structure de base (1A) comprend une pluralité d'ailettes en silicium (31, 32) parallèles entre elles et dans lequel la structure de base (1A) comprend des plots (22) en matériau diélectrique disposés de part et d'autre du canal (3) entre chaque ailette en silicium (31, 32). Procédé de fabrication (100) selon la revendication précédente, comprenant le retrait des plots (22) après l'enrichissement (103) du canal. Procédé de fabrication (100) selon l'une des trois revendications précédentes, dans lequel la croissance (102) de la première couche (10) en alliage de silicium-germanium est amorcée à partir des flancs de chaque nano-feuille en silicium ou à partir des flancs de chaque nano-fil en silicium ou à partir des flancs de chaque ailette en silicium. Procédé de fabrication (100) selon l'une des revendications précédentes, dans lequel l'enrichissement (103) est réalisé par application d'un recuit de diffusion configuré pour faire diffuser des atomes de germanium de la première couche (10) dans le canal (3). Procédé de fabrication (100) selon l'une des revendications précédentes, dans lequel l'enrichissement (103) est réalisé par oxydation de la première couche (10) configurée pour faire condenser des atomes de germanium de la première couche (10) dans le canal (3). Procédé de fabrication (100) selon l'une des revendications précédentes, dans lequel la formation (104) des régions de drain (121) et de source (122) est réalisée par la formation d'une deuxième couche (12) sur la première couche (10) de part et d'autre du canal (3), la formation (104) de la deuxième couche (12) étant configurée pour appliquer une contrainte de compression sur le canal (3). Procédé de fabrication (100) selon l'une des revendications précédentes, dans lequel la fourniture (101) de la structure de base (1A) comprend : la formation (101-1 à 101-5), sur un substrat (1), d'une zone active (21), d'une grille sacrificielle (20) sur une portion de la zone active (21) et de premiers espaceurs latéraux (6) de part et d'autre de la grille sacrificielle (20) ; la délimitation (101-6 à 101-8) du canal (3) à partir de la zone active (21) en formant les flancs (3a) libres du canal (3) à l'aplomb des premiers espaceurs latéraux (6) ; la formation (101-9 à 101-12) de la structure de grille (2) en remplacement de la grille sacrificielle (20). Procédé de fabrication (100) selon la revendication précédente, dans lequel la zone active (21) comprend un empilement de couches (16, 17) comprenant au moins une couche de silicium-germanium (16) et au moins une couche de silicium (17) en alternance, l’empilement de couches (16, 17) commençant, à partir du substrat (1), par une couche de silicium-germanium (16). Procédé de fabrication (100) selon la revendication précédente, dans lequel la formation (101-9 à 101-12) de la structure de grille comprend un remplacement de ladite au moins une couche de silicium-germanium par un diélectrique de grille et une électrode de grille (9). Procédé de cointégration (200) d'un premier transistor (1H') pFET et un deuxième transistor (1H'') nFET, le procédé de cointégration (200) comprenant les étapes suivantes : la fourniture (201) d'une première structure de base (1E') et d'une deuxième structure de base (1E'') identique à la première structure de base (1E'), chaque structure de base (1E') comprenant un canal (3) en silicium et une structure de grille (2), la structure de grille (2) enrobant le canal (3) en laissant libre deux flancs (3a) du canal (3) ; sur la première structure de base (1E') : la croissance (203) d'une première couche (10) en alliage de silicium-germanium sur les flancs (3a) du canal (3) ; l'enrichissement (204) du canal (3) avec des atomes de germanium de la première couche (10) ; la formation (205) d'une première région de drain (121) et d'une première région de source (122) de part d'autre du canal (3) ; et sur la deuxième structure de base (1E''), la formation (207) d'une deuxième région de drain (141) et d'une deuxième région de source (142) de part d'autre du canal (3). Procédé de cointégration (200) selon la revendication précédente, comprenant, avant l'étape de croissance (203) appliquée à la première structure de base (1E'), la protection (202) de la deuxième structure de base (1E'') au moyen d'une première couche protectrice (13'). Procédé de cointégration (200) selon la revendication précédente, comprenant, avant l'étape de formation (207) appliquée à la deuxième structure de base (1E''), la libération de la deuxième structure de base (1E'') en retirant la première couche protectrice (13'). Procédé de cointégration (200) selon l'une des trois revendications précédentes, comprenant, avant l'étape de formation (207) appliquée à la deuxième structure de base (1E''), la protection du premier transistor pFET au moyen d'une deuxième couche protectrice (13'').