la présente invention concerne un réseau de mé- moire comprenant un ensemble d'éléments de mémoire, et une première paire de lignes d'accès associées aux éléments pour leur appliquer des signaux d'interrogation pré-char- gés, et dans lequel chacun des éléments est conçu de fa- çon à répondre aux signaux d'interrogation pré-chargés en fournissant la valeur de signal enregistrée dans cet élé- ment, la réponse apparaissant à un instant qui suit immé- diatement la pré-charge des premières lignes d'accès, et les éléments sont en outre isolés des premières lignes d'accès pendant l'intervalle de pré-charge. Un procédé classique d'accès à un réseau de mé- moire consiste à établir, pour chaque position de bit, une ligne d'accès double, de telle façon que le signal binaire, " O " ou " 1 ", soit appliqué sur une ligne de la paire de li- gnes et que le complément soit appliqué sur l'autre ligne de la paire Ainsi, pour une paire donnée de lignes d'ac- cès, arbitrairement appelée A, l'une des lignes serait "A" tandis que l'autre serait "A". Pour écrire un " 1 " dans une position de bit, par exemple dans la position AI, la ligne "A" serait à l'état haut A ce moment, sous la commande d'un décodeur de sélec- tion de mot, deux portes de transmission entre les lignes d'accès et la cellule de mémoire Ai s'ouvriraient Du fait que le signal à l'état "haut" est appliqué au conducteur "A", la cellule Al est forcée à l'état " 1 " 1 Pour les opérations de lecture, la séquence com- porte un intervalle de pré-charge pendant lequel les deux lignes d'accès "A" et "A" sont maintenues à l'état haut. Cependant, à la fin de l'intervalle de pré-charge les si- gnaux à l'état haut cessent d'être appliqués aux deux conducteurs et ces derniers demeurent à l'état haut à cau- se de la capacité parasite Les portes de transmission sont alors ouvertes entre les lignes d'accès et la cellule de mémoire Du fait que le signal à l'état haut n'est main- tenu sur aucun des conducteurs, la bascule du réseau de mémoire applique sur les conducteurs "A" et "A" des signaux représentatifsde l'état de la cellule Ai Par conséquent, X si un " 1 " était enregistré dans la cellule, le conducteur "A" demeure à l'état haut et le conducteur "'" est déchar- gé et placé à l'état bas La pré-charge est nécessaire du fait que les cellules de mémoire ont des éléments de char- ge connectés à la borne d'alimentation positive qui ne to- lère qu'une puissance faible, et elles ne sont pas capables de charger les lignes d'accès sans affecter les données enregistrées. Les intervalles de précharge et de lecture sont définis au moyen de deux phases d'une horloge Cette hor- loge et ce réseau de mémoire constituent un système de mé- moire à lecture synchrone L'opération d'écriture se dérou- le également de façon synchrone et elle comporte donc un intervalle de pré-charge, mais les données d'entrée exer- cent une action prioritaire sur la pré-charge et on ntuti- lise cet intervalle que pour l'établissement de l'adresse et des données. Il existe des situations dans lequelles on désire accéder à un seul réseau de mémoire par plus d'un point d'accès On réalise ceci de façon caractéristique en utili- sant une configuration de multiplexeur au point d'accès unique et l'information d'entrée/sortie de la mémoire est alors partagée entre divers registres Cette configuration devient malcommode en ce qui concerne la commande et sa mi- se en oeuvre peut 4 tre coûteuse Un inconvénient supplémen- taire d'une telle configuration apparaft lorsque l'accès à la mémoire s'effectue déjà à sa vitesse maximale pour un seul point d'accès Dans une telle situation, du fait que le temps d'accès est fixe, l'ajout de points d'accès sup- plémentaires entraîne une réduction des possibilités d'ac- cès à partir de n'importe quel point d'accès Par consé- quent, il est impossible de garantir une opération de mé- moire en temps réel. On a résolu ce problème dans le passé en combi- nant deux mémoires et en passant séquentiellement d'une mémoire à l'autre pour effectuer des opérations alternées. Par exemple, dans des opérations de permutation d'inter- valles de temps, on écrit une trame dans une première me- ? 1-J moire pendant un premier cycle Pendant le cycle suivant, on lit la trame dans la première mémoire, tandis qu'on écrit une seconde trame dans la seconde mémoire Pendant le cycle suivant, on écrit la troisième trame dans la pre- mière mémoire, tandis qu'on lit la seconde trame dans la seconde mémoire. Il demeure donc un problème dans l'art antérieur, du fait qu'une seule mémoire nécessite une commande péri- phérique complexe lorsqu'elle peut fonctionner avec des points d'accès multiples, et dans le cas o plusieurs ac- cès peuvent avoir lieu pendant le m 9 me cycle de mémoire. Le problème est résolu conformément à l'invention, dans un réseau de mémoire qui comprend une seconde paire de lignes d'accès associées aux éléments, et dans lequel la seconde paire de lignes d'accès est indépendante de la première paire de lignes d'accès pour appliquer des signaux d'interrogation pré-chargés aux éléments, et la seconde paire de lignes d'accès est conçue de façon à pré-charger des signaux d'interrogation à un instant différent de ce- lui de la pré-charge de signaux d'interrogation sur la première paire de lignes d'accès, ce qui permet aux élé- ments associés de répondre en fournissant la valeur de signal qu'ils enregistrent, sur la seconde paire de lignes d'accès, indépendamment de la réponse sur la première de lignes d'accès. On obtient une mémoire capable de fonctionner avec plusieurs points d'accès grâce à une configuration des cellules de mémoire telle que pour chaque cycle du fonctionnement de la mémoire, des accès multiples puissent avoir lieu On parvient à ce résultat en établissant une structure qui permet d'accéder de façon simultanée aux cellules individuelles et qui garantit qu'aucune cellule particulière ne fait l'objet d'accès simultanés à partir de plus d'un point d'accès La configuration comporte l'ajout de paires d'accès supplémentaires pour les lignes de bit, pour chaque élément de mémoire, chaque paire d'ac- cès desservant un point d'accès séparé Dans un mode de réalisation, on réalise l'accès séparé en commandant sélec- tivement les entrées de façon que dans toutes les situations, des cellules différentes soient adressées au cours de n'im- porte quel cycle de la mémoire. Dans un second mode de réalisation, les points d'accès sont séparés par un dispositif de sélection de phase du signal d'horloge qui alterne les intervalles de pré-char- ge et d'accès entre les points d'accès, pour faire en sorte que pendant qu'un point d'accès procède effectivement à la lecture de données, l'autre point d'accès soit dans le mode de pré-charge En utilisant la phase d'horloge appropriée pour chaque ligne d'accès, avec ces phases mutuellement en opposition, il est possible de faire en sorte que lorsqu'une ligne d'accès est dans le mode de pré-charge, une autre li- gne d'accès puisse accéder effectivement à l'information de n'importe quelle cellule de mémoire. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 représente une mémoire comportant une seconde paire de conducteurs d'accès, La figure 2 représente une cellule de mémoire de l'ot antérieur ayant une seule paire d'accès, et La figure 3 représente un diagramme séquentiel relatif à la commande de l'accès entre les deux points d'ac- cès de la figure 1. Comme le montre la figure 1, la mémoire double, représentée sous la forme d'une mémoire tampon de valeur de gain 700, consiste en un réseau de mémoire MOS de type N, de l'art antérieur (figure 2), modifié pour offrir la possibilité de dcuble accès On peut accéder à la mémoire 700 par le registre 703 ou par le registre 704, fonctionnant avec deux adresses indépendantes et avec deux bus de données indépendants On notera que la mémoire double qui fait l'ob- jet de l'invention peut être utilisée dans une gamme étendue d'applications. Un bus 401 fournit les signaux pour les opérations d'écriture ou de lecture et il peut accéder à l'une quelcon- que des 32 positions horizontales ( 0-31) sélectionnées par le décodeur d'adresse 705 Simultanément, et indépendamment, le bus 707 peut lire, si on le désire, l'une quelconque des 32 positions sélectionnées par le décodeur d'adresse 701. Les deux bus sont dirigés sous la forme de paires de lignes de bit (par exemple la paire de lignes de bit O, U) vers toutes les positions de mémoire et, comme on le verra, l'ac- cès à partir de l'un quelconque des bus ne restreint pas l'accès à partir de l'autre bus On utilise les paires de lignes de bit comme lignes positionnement/restauration pour les opérations d'écriture et comme sorties différentielles pour les opérations de lecture, comme décrit précédemment. La paire de lignes de bit O' et O' du registre 704 est di- rigée vers les cellules de bit 702 de la rangée supérieure ( 0-0 à 31-0) et la paire de lignes de bit O et O du regis- tre 703 est également dirigée vers ces mêmes cellules. Dans un réseau de mémoire MOS de type N non modi- fié, représenté sur la figure 2, un seul jeu de paires de lignes de bit et un seul registre d'E/S avec un seul déco- deur d'adresse sont connectés au réseau de mémoire Pour les besoins de la description, on supposera que ceci cor- respond au sélecteur 701 et au registre 703 Toute opéra- tion de lecture ou d'écriture est un processus à deux éta- pes La première étape consiste à pré-charger toutes les paires de lignes de bit Cette configuration de pré-charge est bien connue Ainsi, les lignes O à 5 et O à 5 sont portées à un état haut par des circuits faisant partie du registre 703 Ceci emp 4 che que les lignes changent les don- nées dans les cellules de bit pendant l'étape suivante. Pour une opération de lecture, l'étape suivante consiste à faire cesser l'attaque de pré-charge et à faire passer à l'état actif l'une des lignes de sélection de mot provenant du sélecteur 701 Le fait de faire cesser l'at- taque de pré-charge laisse les lignes de bit chargées de façon capacitive à l'état haut, tandis que la ligne de sélection de mot ouvre des portes de transmission corres- pondantes 7021 et 7025 Ces portes de transmission permet- tent à la cellule de bit de faire passer à l'état bas l'une des lignes de bit (O ou 0, en fonction des données enregistrées), pour chaque cellule de la m 6 me colonne. Chaque paire de lignes de bit se conforme ainsi aux don- nées enregistrées dans la cellule de bit sélectionnée as- sociée et le registre enregistre alors temporairement ces données pour les présenter en sortie. Les résistances de cellule de bit 7 R 1 et 7 R 2 ont une valeur élevée pour minimiser la puissance consommée par la mémoire, tandis que les transistors 7023 et 7024 sont capables de faire passer à l'état bas une ligne de bit ou l'autre La pré-charge est nécessaire du fait que les résistances ne sont pas capables de faire passer les lignes de bit à l'état haut. Pour une opération d'écriture, l'étape suivante consiste à remplacer l'attaque de pré-charge par l'attaque qui correspond aux données d'entrée, et à faire passer à l'état actif l'une des lignes de sélection Les données d'entrée exercent une action prioritaire sur la pré-charge et sur les données de la cellule de bit, ce qui a pour ef- fet de positionner ou de restaurer les données de la cel- lule, en fonction des données d'entrée. Les opérationsde pré-charge et de lecture/écri- ture sont commandées par des signaux d'horloge La pré- charge est accomplie lorsque le signal d'horloge est à l'état haut et la lecture ou l'écriture est accomplie lorsque le signal d'horloge est à l'état bas. La configuration à deux bus, représentée sur la figure 1, permet de réaliser un système de mémoire fonc- tionnant sur deux phases, grâce à quoi deux ensembles in- dépendants de registres d'E/S et de sélecteurs de mot peu- vent tous accéder aux mêmes cellules de mémoire, sur des phases opposées d'un signal d'horloge Lorsque l'un des registres, tel que le registre de sortie 703, est dans le mode de pré-charge, la bascule constituant l'élément es- sentiel de la cellule de mémoire est isolée par les portes 7021 et 7025 des lignes d'accès de bit de ce registre. Pendant ce temps, l'autre registre, tel que le registre d'entrée/sortie 704, peut 9 tre dans la phase de lecture/ écriture, accédant effectivement à la même cellule Ce s fonctionnement alterné est commandé par des signaux d'hor- loge en opposition de phase, fournis par l'horloge 102 La relation de phase entre ces signaux est représentée sur la figure 3 Cette différence de phase évite la condition po- tentiellement désastreuse consistant en ce que les deux lignes de bit sélectionnent simultanément la même cellule de bit Dans le mode de réalisation représenté, le bus 707 est utilisé uniquement pour des opérations de lecture, mais on peut également l'utiliser à la fois pour des opérations de lecture et d'écriture, si on le désire. Le fonctionnement avec deux lignes de bit et deux phases permet de doubler effectivement la vitesse de la mémoire 700, ce qui permet de réaliser deux fois plus d'accès dans le même intervalle de temps, par des points d'accès indépendants. Cette même configuration d'accès à deux phases peut être développée davantage en utilisant trois paires de lignes de bit et trois points d'accès, ainsi qu'un cir- cuit logique de sélection de bus pour deux des trois points d'accès Le circuit logique de sélection d'adresse pour un point d'accès de sortie peut être partagé entre des regis- tres d'entrée/sortie Ies deux autres points d'accès peuvent être utilisés au moyen de registres séparés Des adresses sont présentes simultanément dans chaque registre et un sélecteur de bus externe commande le moment auquel des données doivent être écrites dans la mémoire, et le bus à partir duquel ces données doivent être écrites Cet- te configuration procure un système de mémoire à trois points d'accès d'une grande souplesse, dans lequel deux points d'accès sont des entrées et peuvent effectuer si- multanément des opérations d'écriture portant sur plus d'une position, et à partir d'un bus quelconque parmi deux, tandis que le troisième point d'accès est une sortie et accomplit simultanément des opérations de lecture à partir d'un troisième bus Du fait que deux points d'accès fonc- tionnent simultanément sur la même phase d'horloge, ceci peut créer un conflit pour les opérations d'écriture, sauf si le circuit logique de sélection de bus fait en sorte que pour n'importe quelle position donnée, un seul bus fournisse les données d'écriture à un instant quelconque. Le troisième bus fonctionne sur la phase opposée et ne peut donc pas entrer en conflit avec l'un quelconque des deux autres. Il va de soi que de nombreuses modifications peuvent 9 tre apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1 Réseau de mémoire comprenant: un ensemble d'éléments de mémoire ( 702); et une première paire de lignes d'accès ( 0, 0) associées aux éléments pour leur appliquer des signaux d'interrogation pré-chargés; et dans lequel chacun des éléments est conçu de façon à ré- pondre aux signaux d'interrogation pré-chargés en four- nissant la valeur de signal enregistrée dans cet élément, la réponse se produisant à un instant qui suit immédiate- ment la pré-charge des premières lignes d'accès, et les éléments sont en outre conçus de façon à être isolés ( 7021, 7025) des premières lignes d'accès pendant l'inter- valle de pré-charge, caractérisé en ce qu'il comprend: une seconde paire de lignes d'accès ( O ', 5 ') associées aux éléments; et en ce que la seconde paire de lignes d'accès est indépendante ( 7022, 7026) de la première paire de lignes d'accès, pour l'application de signaux d'inter- rogation pré-chargés aux éléments; et la seconde paire de lignes d'accès est conçue de façon à pré-charger des si- gnaux d'interrogation à un instant différent de la pré- charge de signaux d'interrogation sur la première paire de lignes d'accès, ce qui permet aux éléments associés de répondre en fournissant la valeur de signal enregistrée dans ces éléments, sur la seconde paire de lignes d'accès, indépendamment de la réponse sur la première paire de li- gnes d'accès. 2 Réseau de mémoire selon la revendication 1, caractérisé en ce que la pré-charge alternée est commandée à partir de phases d'horloge opposées d'une horloge de pré-charge et de lecture/écriture. 3 Réseau de mémoire selon la revendication 1, caractérisé en ce qu'il comprend en outre un premier re- gistre d'entrée/sortie associé au premier ensemble de li- gnes d'accès et un second registre d'entrée/sortie associé au second ensemble d'entrée/sortie de lignes d'accès; chacun des registres est conçu de façon à générer les si- gnaux d'interrogation de pré-charge sous l'effet de si- gnaux d'entrée qui lui sont appliqués à partir d'une sour- ce externe; et les registres sont également conçus de fa- çon à fournir à la source externe les signaux de réponse qui proviennent des éléments de mémoire associés. 4 Réseau de mémoire selon la revendication 2, caractérisé en ce qu'il consiste en un réseau MOS de type N. Par Procuration de: Société dite: IESTLERI ELECTRIC C Oi PANY, INCORPORATED Le Mandataire: CABINET FLECHNER