La présente invention concerne, d'une manière générale, des transistors à effet de champ (appelés ci-apres par abréviation transistors TEC) du type ou à mode d'enrichissement (ou "normalement bloques") et les transistors à effet de champ du type ou à mode d'appauvrissement (ou "normalement passants") formés sur le même substrat semi-conducteur et un procédé de fabrication de tels transistors utilisant cinq étapes lithographiques de base de délimitation des configurations.Les cinq étapes de masquage lithographique délimitent dans tordre: (1) les régions d'isolation de champ; (2) les électrodes de porte des transistors TEC à mode d'enrichis sement; (3) les électrodes de porte des transistors TEC à mode d'appauvris sement; (4) les trous de contact ou traversées s'étendant jusqu'aux régions de source et de drain des transistors TEC jusqu'aux portes des transistors TEC a mode d'appauvrissement; et (5) le réseau d'interconnexion de type métallique à conductivité - électrique élevée. En utilisant les cinq étapes de masquage de base, des transistors TEC à mode d'enrichissement et à mode d'appauvrissement peuvent être fabriqués et interconnectés de la manière désirée pour former des circuits intégrés. Plus particulierement, la présente invention a pour objet des transistors TEC à mode d'enrichissement et des transistors TEC à mode d'appauvrissement qui sont formés à partir de deux couches de silicium polycristallin déposées séparément. Les transistors TEC a mode d'appauvrissement sont connus dans la technique et sont généralement utilisés dans les circuits intégrés a transistors TEC comme dispositifs de charge non linéaires pour assurer une relation courant-tension plus favorable que celle qui peut être obtenue avec des circuits de charge-linéaires utilisant des résistances ou des dispositifs à mode d'enrichissement. Les transistors TEC à mode d'enrichissement sont également connus dans la technique et sont utilisés dans les circuits intégrés numériques comme interrupteurs pour empêcher ou permettre l'écoulement de courants électriques ( savoir des signaux). Des transistors TEC a mode d'enrichissement et à mode d'appauvrissement sont souvent fabriqués sur le même substrat semiconducteur ou microplaquette pour réaliser un circuit intégré, tel qu'un microprocesseur. La fabrication de tels circuits intégrés nécessite au moins cinq étapes de masquage lithographique de base et emploie en général une couche de silicium polycristallin pour former-les électrodes de porte à la fois des transistors TEC à mode d'enrichissement et des transistors TEC à mode d'appauvrissement. Les procédés de fabrication connus utilisent généralement des trous de contact gravés classiques pour établir les connexions entre les électrodes de porte en silicium polycristallin et le réseau d'interconnexion de type métallique.La présente invention peut, de même, être utilisée pour fabriquer à la fois des transistors TEC à mode d'enrichissement et des transistors TEC à mode d'appauvrissement sur le même substrat semiconducteur d'une manière telle qu'il n'est besoin que de cinq étapes de masquage lithographique de base. Par comparaison avec les procédés connus, cependant un certain nombre d'avantages particuliers peuvent être obtenus avec la présente invention qui résultent de l'utilisation nouvelle et originale de deux couches de silicium polycristallin. Un aspect original de la présente invention réside en ce que, du fait que les électrodes de porte a mode d'enrichissement et a mode d'appauvrissement sont formées lors d'étapes différentes, une couche de masquage non oxydante peut être utilisée pour délimiter les électrodes de porte à mode d'enrichissement. Ceci permet l'établissement d'une connexion auto-alignée, c'est- -dire tolérant les défauts d'alignement entre l'électrode de porte du transistor TEC à mode d'enrichissement et le réseau de lignes d'interconnexion métalliques. Ceci permet de réaliser des transistors TEC et des circuits intégrés ayant une densité relative plus élevée que celle qui pouvait être obtenue avec des trous de contact gravés jusqu'aux électrodes de porte à mode d'enrichissement. Un autre aspect original de la présente invention réside en ce que, du fait que l'électrode de porte à mode d'enrichissement est fabriquée avant l'électrode de porte à mode d'appauvrissement et à partir d'une couche différente de silicium polycristallin, un dopage général, c'està-dire sans masque, servant a former le canal a mode d'appauvrissement peut être effectué après la formation de l'électrode de porte à mode d'enrichissement mais avant la formation de l'électrode de porte à mode d'appauvrissement. Ainsi, une étape de masquage supplémentaire n'est pas nécessaire.Dans la présente invention, le dopage utilise pour former les régions de source et de drain des transistors TEC est effectué après la formation des électrodes de porte a mode d'appauvrissement a partir de la seconde couche de silicium polycristallin. Etant donné que le dopage de la source et du drain est du même type, mais a une concentration bien plus forte, que le dopage du canal à mode d'appauvrissement, le dopage de source et de drain se superpose à ce dopage général du canal à mode d'appauvrissement qu'il complète ainsi dans les régions de source et de drain. En outre, d'autres avantages plus particuliers peuvent être obtenus lorsque la présente invention est utilisée pour fabriquer une microplaquette de mémoire a accès sélectif dynamique contenant un tableau de cellules de mémoire à un seul dispositif. Dans la cellule constituée par un seul dispositif de commutation, ou cellule à un dispositif, le transistor TEC a mode d'enrichissement fonctionne comme un interrupteur pour permettre aux charges électroniques de pénétrer dans un condensateur de stockage ou de sortir du condensateur. La présence ou l'absence de charges dans le condensateur de stockage représente une information binaire.Le transistor TEC a mode d'enrichissement avec un contact de porte auto-aligné de la présente invention constitue un interrupteur a forte densité pour la cellule a un seul dispositif. D'une manière nouvelle et originale, l'étape de fabrication utilisée pour réaliser la structure d'électrode de porte du transistor TEC à mode d'appauvrissement peut être également utilisée pour réaliser le condensateur de stockage de charge.En particulier, l'étape de dopage qui assure le dopage du canal à mode d'appauvrissement sert à former l'électrode inférieure, l'étape de fabrication de l'isolant de porte du transistor TEC a mode d'appauvrissement sert à former la couche d'isolement diélectrique et enfin l'étape de fabrication de l'électrode de porte en silicium polycristallin du transistor TEC a mode d'appauvrissement sert a former l'électrode supérieure du condensateur de stockage de charge. En outre, les dispositifs à mode d'enrichissement et a mode d'appauvrissement sont tous deux utilisés dans les circuits périphériques de la microplaquette de mémoire a accès sélectif. lorsque la structure de porte à mode d'appauvrissement est utilisée pour former le condensateur de stockage de charge, les besoins de polarisation de la cellule de mémoire sont réduits. En outre, le transistor TEC à mode d'appauvrissement peut servir dans sa capacité normale comme dispositif de charge non linéaire dans le circuit amplificateur de commande disposé à la périphérie du tableau ou comme limiteur de courant pour l'électrode supérieure du condensateur de stockage. Les cellules de mémoire à un dispositif qui font également l'objet de la présente invention sont du type à ligne de mot métallique/ligne de bit diffusée et se distinguent de ce fait des cellules a ligne de bit métallique/ligne de mot en silicum polycristallin. La présente invention ne nécessite que cinq étapes de masquage lithographique principales de délimitation de configurations pour réaliser le circuit intégré désiré comprenant un tableau de cellules de mémoire à un dispositif et les circuits d'adressage, de décodage et de détection qui sont posi tionnés sur la périphérie du tableau de cellules. La présente invention a ainsi pour objet des transistors TEC a mode d'enrichissement et à mode d'appauvrissement particuliers et un procédé de fabrication de circuit intégré a semi-conducteur dans lequel sont formés au moins un tel transistor TEC à mode d'enrichissement et un tel transistor TEC à mode d'appauvrissement. Les transistors TEC a mode d'enrichissement et à mode d'appauvrissement peuvent être interconnectés de la manière désirée pour former un circuit intégré. Chaque transistor TEC a des régions de source, de drain et de canal. Des connexions électriques sont établies avec les régions de source et de drain, avec l'électrode de porte et le substrat des transistors TEC dans le but général d'appliquer et d'obtenir des signaux électriques déterminés. Le procédé de fabrication ne nécessite donc, que cinq étapes lithographiques de base de délimitation des configurations. Deux étapes de dopage critiques du procédé forment une couche de dopage a faible concentration pour les régions de canal a mode d'appauvrissement et un dopage à forte concentration pour les régions de source et de drain. Le procédé de la présente invention nécessite que deux couches déposées séparément de silicium polycristallin soient utilisées pour réaliser les électrodes de porte à mode d'enrichissement et les électrode de porte a mode d'appauvrissement.La séquence particulière des cinq étapes de masquage lithographique et des deux étapes de dopage prévues conformément a la présente invention ainsi que l'utilisation de deux couches de silicium polycristallin permet de réaliser des circuits intégrés à forte densité de tassement contenant des transistors TEC à mode d'enrichissement et a mode d'appauvrissement. La présente invention est particulièrement avantageuse lorsqu'elle est utilisée pour fabriquer des condensateurs de stockage de charges en même temps que les transistors TEC à mode d'enrichissement et a mode d'appauvrissement, par exemple pour fabriquer une microplaquette de mémoire a accès sélectif dynamique comprenant un tableau de cellules de mémoire a un dispositif et les circuits de détection, d'adressage, de décodage et d'horloge associés disposés sur la même microplaquette mais répartis autour de la périphérie du tableau de cellules. Chaque cellule est constituée par un interrupteur a transistor TEC a mode d'enrichissement et par un condensateur de stockage de charge.Le transistor TEC a mode d'enrichissement sert a charger ou a décharger le condensateur et la présence d'une charge dans le condensateur représente une information binaire. Habituellement, le condensateur est fabrique avec les mêmes matières et au cours des mêms étapes que celles utilisées pour réaliser l'électrode de porte du transistor TEC à mode d'enrichissement; cependant, conformément à la présente invention, une solution nouvelle et originale est mise en oeuvre suivant laquelle les étapes de fabrication qui sont utilisées pour réaliser la structure d'électrode de porte du transistor TEC à mode d'appauvrissement sont également utilisées pour réaliser le condensateur de stockage de charge. L'étape de dopage utilisée pour former la région de canal du dispositif à mode d'appauvrissement sert également à former l'électrode inférieure du condensateur.La couche de silicium polycristallin utilisée pour former l'électrode de porte du transistor à mode d'appauvrissement est également utilisée pour former l'électrode supérieure du condensateur de-stockage de charge. En outre, la matière utilisée pour réaliser l'isolant de porte est également utilisée pour réaliser l'isolant pour le condensateur de stockage de charge. La présente invention assure l'obtention de certains avantages de polarisation lorsque des condensateurs de stockage de charge sont présents comme c'est le cas dans les cellules de mémoire. En particulier, dans d'autres dispositifs connus dans lesquels le condensateur de stockage de charge est formé en même temps que la structure d'électrode de porte à mode d'enrichissement, un niveau de tension supplémentaire est requis par l'électrode supérieure du condensateur afin de maintenir une couche d'inversion sous l'électrode à la surface du substrat semi-conducteur. Généralement, la tension appliquée a l'électrode supérieure du condensateur est plus grande, en valeur absolue; que la tension appliquée à la ligne de mot et elle est de polarité différente de celle appliquée au substrat semi-conducteur. Lorsque l'étape de dopage utilisée pour réaliser le dopage du canal du transistor TEC à mode d'appauvrissement est également utilisée pour réaliser l'électrode inférieure du condensateur de stockage de charge conformément a la présente invention, la tension de seuil nécessaire pour créer une couche d'inversion superficielle est abaissée et une plus faible tension est alors nécessaire pour l'électrode supérieure du condensateur.Cette réduction de la tension requise pour l'électrode supérieure du condensateur rend possible l'utilisation du même niveau de tension pour la ligne de mot et pour l'électrode supérieure du condensateur. Ceci réduit avantageusement deux niveaux de tension a un seul. En outre, la grandeur requise de la polarisation appliquée à l'électrode supérieure du condensateur est réduite. Ceci à son tour abaisse l'intensité du champ électrique aux bornes du diélectrique du condensateur et permet la réalisation de circuits plus fiables. La présente invention permet également de réaliser une cellule de mémoire de très petites dimensions et un circuit de mémoire intégré ayant une densité de tassement très élevée. Le transistor TEC à mode d'enrichissement, le transistor TEC à mode d'appauvrissement et/ou la cellule de mémoire a un dispositif du circuit intégré sont entourés de région d'isolement relativement épaisse, habituellement appelée région d'oxyde de champ. L'oxyde de champ sert a isoler électriquement un transistor TEC ou une cellule de mémoire à d'autres transistors TEC et/ou cellules de mémoire similaires qui sont présents sur le même substrat semi-conducteur. Cet oxyde peut être formé par oxydation thermique du substrat semi-conducteur ou au moyen des techniques bien connues de dépot sous vide ou de dépôt de vapeurs chimiques. L'oxyde de champ peut être formé sur la surface du substrat semi-conducteur ou il peut être partiellement ou complètement encastré dans le substrat semi-conducteur comme décrit dans le brevet des E.U.A No. 3 899 363. Les électrodes de porte des transistors a mode d'enrichissement et a mode d'appauvrissement et l'électrode supérieure du condensateur de stockage de-charge lorsqu'elle est présente, sont en silicium polycristallin. La fabrication de la porte a mode d'enrichissement est effectuée avant la fabrication de la porte a mode d'appauvrissement et au cours d'une étape de masquage lithographique séparée. Deux couches séparées de silicium polycristallin sont utilisées pour former les portes des transistors TEC a mode d'enrichissement et les portes des transistors TEC à mode d'appauvrissement ainsi que les électrodes supérieures des condensateurs lorsqu'elles sont présentes. La couche de silicium polycristallin utilisée pour la fabrication des portes à mode d'enrichissement est déposée séparément et avant la couche de silicium polycristallin utilisée pour la fabrication des portes à -mode d'appauvrissement et des électrodes supérieures des condensateurs. Cette séquence d'étapes de fabrication rend possible de préserver une couche de masquage arrêt d'oxydation au-dessus des portes a mode d'enrichissement, de former une électrode inférieure de condensateur dopée au-dessous de l'électrode supérieure du condensateur en silicium polycristallin, de réaliser une région de canal dopée au-dessous des électrodes de porte a mode d'appauvrissement en silicium polycristallin et de réaliser un oxyde d'isolement épais sur l'électrode supérieure du condensateur en silicium polycristallin et sur la porte à mode d'appauvrissement en silicium polycristallin.La couche de masquage d'arrêt d'oxydation (ou de barrière contre l'oxydation) est utilisée pour délimiter la région de porte a mode d'enrichissement et pour préserver la matière de porte en silicium polycristallin du transistor TEC à mode d'enrichissement au cours de la croissance de la couche d'isolement.en oxyde. Lorsque la couche d'arrêt d'oxydation est enlevée, la totalité de la région de porte est exposée pour l'établissement des contacts. Une ligne d'interconnexion de type métallique qui passe sur une partie quelconque de l'électrode de porte à mode d'enrichissement établit une connexion électrique avec cette porte assurant ainsi l'établissement d'un contact auto-aligne ou tolérant les défauts d'alignement avec l'électrode de porte. Plus particulièrement, la présente invention a pour objet un procédé de fabrication à la fois de transistors TEC à mode d'enrichissement et de transistors TEC a mode d'appauvrissement sur le même substrat semiconducteur en utilisant seulement cinq étapes de masquage lithographique de base de délimitation des configurations. Les cinq étapes de masquage lithographique de base et la séquence d'étapes de traitement de fabrication requises par la présente invention sont les suivantes: (1) délimitation des régions d'isolement de champ par opposition aux régions de dispositifs ou régions actives; (2) délimitation des électrodes de porte des transistors TEC a mode d'enrichissement à partir d'une première couche de si licium polycristallin; (3) délimitation de la configuration des portes des transistors TEC à mode d'appauvrissement a partir d'une seconde couche de silicium polycristallin déposée ensuite;; (4) délimitation de la configuration des trous de contact pour réaliser des traversées aboutissant aux portes des transistors TEC à mode d'appauvrissement et aux régions de drain et de source des transistors TEC à mode d'enrichissement et à mode d'appauvrissement; et (5) délimitation du réseau d'interconnexion de type métallique à conductivité électrique élevée. Les trous de contact ou traversées mentionnés à l'étape (4) cidessus ne sont pas généralement formés dans un tableau de transistors TEC à mode d'enrichissement mais sont plutôt formes dans les circuits disposés sur la périphérie des transistors TEC à mode d'enrichissement. La présente invention a également pour objet les circuits intégrés qui peuvent être obtenus au moyen du procédé ci-dessus décrit. Un autre aspect de la présente invention concerne la fabrication d'un tableau de transistors TEC à mode d'enrichissement et de condensateurs de stockage de charges d'une part, et de transistors TEC a mode d'appauvrissement dans les circuits formés a la périphérie du tableau d'autre part, en utilisant seulement cinq étapes de masquage lithographique de base.Les cinq étapes de masquage lithographiques délimitent dans l'ordre: (1) les régions d'isolation de champ; (2) les électrodes de porte des transistors TEC a mode d'enri chissement; (3) les électrodes de porte des transistors TEC à mode d'appau vrissement et les électrodes supérieures des condensateurs de stockage; (4) les trous de contact ou traversées s'étendant jusqu'aux régions de source et de drain des transistors TEC et jusqu'aux portes des transistors TEC a mode d'appauvrissement et jusqu'aux électrodes supérieurs des condensateurs de stockage; et (5) le réseau d'interconnexion de type métallique a conductivité électrique élevée. Les trous de contact ou traversées ci-dessus mentionnés l'étape (4) n'apparaissent pas dans le tableau mais seul emem dans les circuits disposés a la périphérie du tableau. Un autre aspect de la présente invention concerne un circuit intégré formant une mémoire à accès sélectif contenant un tableau de cellules de mémoire dynamique à un seul dispositif, chaque cellule comportant un interrupteur à transistor TEC a mode d'enrichissement et un condensateur de stockage de charge et des circuits disposés a la périphérie du tableau et comportant à la fois des transistors TEC a mode d'enrichissement et des transistors TEC a mode d'appauvrissement, ce circuit intégré comprenant:: (A) un substrat semi-conducteur d'un premier type de conductivité contenant des impuretés actives d'un premier type de conductivité; (B) des électrodes de porte de transistors TEC à mode d'enrichis sement, en silicium polycristallin dopé, délimitées à partir d'une première couche de silicium polycristallin; (C) des électrodes en silicium polycristallin dopé délimitées a partir d'une seconde couche de silicium polycristallin déposée après la première couche de silicium polycristallin; les élec trodes délimitées à partir de la seconde couche qui sont situées dans le tableau forment les électrodes supérieures de condensateurs de stockage de charge tandis que les électrodes délimitées a partir de la seconde couche qui sont situées dans les circuits répartis à la périphérie du tableau, forment les électrodes de porte des transistors TEC à mode d'appauvris sement; (D) un dopage a faible concentration d'un second type de conduc tivite, opposé au premier type, au-dessous des électrodes délimitées a partir de la seconde couche, le dopage situé dans le tableau formant les électrodes inférieures des condensateurs de stockage de charge et le dopage situé dans les circuits ré partis à la périphérie du tableau formant les régions de canal à mode d'appauvrissement;; (E) un dopage a forte concentration d'un second type de conduc ti vi té opposé au premier, ce dopage à forte concentration situé dans le tableau formant la ligne de bit dopée et la connexion électrique entre les interrupteurs à transistors TEC et les électrodes inférieures des condensateurs de stockage de charge et le dopage a forte concentration situé dans les circuits répartis à la périphérie du tableau formant les régions de source et de drain a la fois pour des transistors TEC à mode *'enrichissement et des transistors TEC à mode d'appauvrissement situés dans les circuits formés a la périphérie du tableau;; (F) un réseau de type métallique à conductivité électrique élevée, le réseau de type métallique situé dans le tableau formant les lignes de mot raccordées aux cellules de mémoire et le réseau de type métallique situé dans les circuits répartis à la périphérie du tableau servant de réseau de lignes d'inter connexion; et (G) des connexions électriques auto-alignées entre les électrodes de porte a mode d'enrichissement en silicium polycristallin et le réseau de type métallique a conductivité électrique élevée. D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés a ce texte, qui représentent un mode de réalisation préféré de celle-ci. Les figures 1A à 1J sont des vues en coupe suivant les lignes indiquées sur les figures 2 d'une cellule de mémoire a un dispositif TEC et d'un dispositif TEC à mode d'appauvrissement à diverses étapes au cours de leur fabrication. Les figures 2A à 2E représentent des vues de dessus montrant la nature des cinq masques lithographiques de base utilisés conformément à la présente invention. La figure 3 représente le profil de dopage de la région de canal du dispositif à mode d'appauvrissement, tel qu'il est à partir d'un modèle calculé par un ordinateur numérique. La figure 4 représente le schéma du circuit d'un amplificateur de commande de ligne de mot comprenant à la fois des transistors TEC à mode d'enrichissement et un transistor TEC à mode d'appauvrissement. La figure 5 représente un schéma du circuit d'un transistor TEC à mode d'appauvrissement utilisé comme limiteur de courant pour l'électrode supérieure des condensateurs de stockage d'un circuit de mémoire à cellules a un seul dispositif. Pur plus de commodité, la description des étapes de fabrication sera effectuée en se référant à l'aspect préférentiel de l'invention qui concerne la préparation d'un tableau de circuits intégrés contenant des cellules de mémoire à un dispositif TEC et des transistors TEC à mode d'enrichissement et a mode d'appauvrissement. Cependant, il est bien entendu que la présente invention peut être utilisée pour fabriquer des combinaisons de transistors à mode d'enrichissement et à mode d'appauvrissement, en général. En outre, pour plus de commodité, la description des étapes de fabrication sera effectuée en se référant à des aspects préférentiels de l'invention suivant lesquels on utilise un substrat en silicium de type p comme substrat semi-conducteur et des impuretés de type n comme impuretés de dopage diffusées ou implantées dans les régions de source et de drain. Ceci conduit à l'emploi de la technologie des transistors TEC à canal de type n. Par conséquent, il est bien entendu que, lorsque la description se réfère à des impuretés de type n, les étapes de traitement sont également applicables à des impuretés de type p et vice-versa. En outre, la présente invention est applicable à des substrats, autres que les substrats en silicium, qui sont également connus dans la technique. En outre, dans le sens où elles sont utilisées ici, les expressions "lignes d'interconnexion de type métallique" ou "lignes d'interconnexion à conductivité électrique élevée" se réfèrent à des lignes ou bandes en un métal, tel que l'aluminium, ainsi qu'à des matières non métalliques, telles que le silicium fortement dopé ou les siliciures intermétalliques, qui peuvent, néanmoins, avoir des conductivités électriques de l'ordre de grandeur de celles des métaux. En outre, le terme "polysilicium" et l'expression "silicium polycristallin" sont utilisés ici d'une manière interchargeable comme dans la technique antérieure.En outre, lorsqu'on se réfère aux impuretés d'un "premier type" et aux impuretés du second type", il est bien entendu que le "premier type" se réfère aux impuretés de type n ou de type p et que le "second type" se réfère au type de conductivité opposé. En d'autres termes, si le premier type est "pile second type est "n". Si le premier type est "n", le second type est "p Dans le sens dans lesquels ils sont utilisés ici, le terme "porte" et l'expression "électrode de porte" sont interchangeables. Sur la figure lA à laquelle on se refermera, on a représenté un fragment de la structure initiale de l'invention, désigné par la référence générale 1. Un substrat 2 en silicium de type p ayant une orientation cristallographique désirée quelconque, par exemple d'orientation (100) est préparé en découpant en tranches et en polissant un barreau de silicium de type p formé par croissance en présence d'un dopant de type p, tel que le bore, suivant les techniques de croissance de cristal classiques. D'autres dopants de type p pour le silicium sont notamment l'aluminium, le gallium et l'indium. Comme décrit ci-dessus, l'isolement de champ en oxyde peut être fabriqué par l'un quelconque des divers procédés connus, notamment par oxydation thermique du substrat semi-conducteur ou en utilisant une technique de dépôt sous vide ou une technique de dépôt chimique en phase vapeur bien connue. En outre > l'oxyde de champ peut être formé au-dessus de la surface semi-conductrice ou il peut être partiellement ou complè- tement encastre dans le substrat semi-conducteur. Un exemple d'un tel procédé est la technique drisolement par oxyde complètèment encastré décrite dans le brevet des E.U.A. No. 3 899 363.Aux fins de l'illustration du procédé a cinq étapes de masquage de la présente invention, on décrira un oxyde d'isolement complètement encastré. La figure lA représente les régions d'oxyde de champ encastrées et les régions 4 d'arrêt de canal de type p implantées fabriquées suivant la technique décrite dans le brevet des E.U.A No. 3 899 363. Les régions d'isolement de champ en oxyde ont une épaisseur comprise entre 4000 et 10 000 A et sont complètement encastrées par rapport à la surface du silicium. Le masque lithographique représenté sur la figure 2A est utilisé pour délimiter les régions d'oxyde de champ 3 et les différencier des régions 5 de dispositifs a mode d'enrichissement et des régions 6 de dispositifs a mode d'appauvrissement. Ceci constitue la première étape lithographique de base. Le masque est en une matière transparente qui comporte des parties opaques formant un dessin prédéterminé.On notera que les dispositifs à mode d'enrichissement et les dispositifs à mode d'appauvrissement peuvent être situés dans la même région de dispositifs ou peuvent occuper des régions de dispositifs séparéès. Une mince couche d'isolant de porte de transistor à mode d'enrichissement, en dioxyde de silicium, 7 est formée par un processus de croissance ou déposée sur le substrat de silicium 2. Cet isolant de porte qui a une épaisseur comprise entre environ 200 et environ 1000 A est, de préférence, formé par oxydation thermique de la surface du silicium à 10000C en présence d'oxygène sec. On notera que, si désiré, le dopage de type p à la surface du semi-conducteur dans les régions 5 et 6 peut être accru par une implantation ionique ou par une diffusion de bore.Comme il est connu dans la technique, ce dopage superficiel a faible concentration supplémentaire est utilise pour accroitre la tension de seuil de la porte du transistor TEC a mode d'enrichissement à une valeur désirée et pour empêcher les effets de "perçage" ou de "canal court" de la couche d'appauvrissement source-drain. La technique de dopage superficiel enrichi est décrite par exemple par V.L. Rideout et autres dans "Device Design Considerations for Ion-Implanted n-Channel MOSFETs" IBM Journal of Research and Development, Vol. 19, No.1 pages 50-59 janvier 1975. Ce dopage de surface supplémentaire peut être effectué avant ou après la formation de la couche d'oxyde de porte 7, selon les applications. Une couche 8 de silicium polycristallin est alors déposée. La couche 8 de silicium polycristallin a une épaisseur comprise approxima o tivement entre 1500 et 5000 A et elle peut être formée par dépôt chimique en phase vapeur. La couche de silicium polycristallin est ensuite dopée avec un dopant de type n tel que l'arsenic, le phosphore ou l'antimoine, en utilisant l'une quelconque des diverses techniques connues. De préfé- rence, le silicium est dopé au phosphore et on utilise, de préférence, à cette fin les techniques qui consistent a déposer une couche de POCl3 et a chauffer à approximativement à 8700C pour faire pénétrer le phosphore dans le silicium polycristallin en le rendant ainsi du type n. Après cette opération, le reste de la couche de POIL3 est enlevé par décapage de la matière dans de l'acide fluorhydrique tamponné. Une mince couche 9 de protection superficielle en dioxyde de silicium ayant une épaisseur o comprise entre environ 50 et environ 200 A est formée par un processus de croissance ou déposée sur la couche de silicium polycristallin pour empêcher, une couche d'arrêt 10 qui sera ensuite déposée, de réagir avec le silicium polycristallin et de rendre ainsi difficile l'enlèvement ultérieur de la couche d'arrêt. Cette couche d'arrêt d'oxydation, adhérente, 10, réalisée en une matière non oxydante telle que du nitrure de silicium, du nitrure d'aluminium. du nitrure de bore, de l'oxyde d'aluminium ou du carbure de silicium est alors déposée. De préférence, la couche 10 est en nitrure de silicium et a une épaisseur comprise entre approximativement 500 et o IOOO A. La couche 10 peut être déposée en utilisant les techniques de dépôt de vapeur chimique classiques. Une couche supplémentaire 11- de dioxyde de silicium est alors déposée. La couche de dioxyde de silicium Il a une épaisseur comprise entre approximativement 500 et 1000 et peut être formée par dépôt de vapeur chimique.Cette couche 11 servira de masque de gravure pour délimiter la couche 10. La couche 10 sert de masque de gravure pour tracer la configuration de portes dans la couche de dioxyde de silicium et de couche d'arrêt d'oxydation au cours de la croissance ultérieure de l'oxyde d'isolement sur d'autres parties de la structure. La matière de la couche d'arrêt d'oxydation ne doit pas s'oxyder ou, au plus, ne doit s'oxyder qu'extrêmement lentement par rapport a la vitesse d'oxydation du silicium monocnstallin et polycristallin.La matière de couche d'arrêt d'oxydation est considérée comme étant une matière non oxydante dans les conditions auxquelles elle est soumise au cours de la mise en oeuvre du procédé de la présente invention La barrière d'oxydation 1G est constituée de préférence par un nitrure tel que du nitrure de silicium et elle empêche l'oxydation de la surface supérieure de la couche 8 de silicium polycristallin déposée au-dessous d'elle. Une couche de détermination de la configuration de portes, telle qu'une couche 12, en une laque sensible du type utilise dans les techniques connues de masquage et de gravure lithographique est alors placée -sur la surface de la couche d'oxyde supéfleure 11. L'une quelconque des laques polymérisables photosensibles bien connues dans la technique peut être utilisée. La laque est appliquée par exemple par centrifugation ou par pulvérisation. La structure résultante a été représentée sur la figure 1B. La-couche 12 de laque photosensible est séchée puis sélectivement exposée à un rayonnement ultraviolet en utilisant le masque photolithographique représenté sur la figure 2B. Le masque est en une matière transparente qui comporte des parties opaques suivant une configuration prédéterminée. La tranche masquée est exposée à une lumière ultraviolette qui polymérise les parties de la laque sensible situées au-dessous des régions transparentes du masque. Après enlèvement du masque, la tranche est rinçée dans une solution de développement appropriée qui élimine les parties de la laque sensible qui étaient situées sous les régions opaques du masque et n'ont pas, de ce fait, été exposées à la lumière ultraviolette. L'ensemble peut alors être cuit pour polymériser et durcir plus complè- tement la laque sensible restante qui présente la configuration de masquage désirée, c'est-à-dire qu'elle recouvre les régions dans lesquelles les régions de porte en silicium polycristallin des transistors TEC à mode d'enrichissement seront ultérieurement formées. Ensuite, la structure est traitée pour enlever les parties de la couche 11 de dioxyde de silicium non protégées par la laque sensible 12. La tranche est immergée dans une solution d'acide fluorhydrique tam ponnée. La solution d'attaque dissout le dioxyde de silicium mais elle n'attaque ni la laque, ni la couche d'arrêt d'oxydation 10 par exemple en nitrure de silicium ni les autres matières de la structure d'ensemble, comme représenté sur la figure 1C. La laque sensible 12 située au-dessus du dessin (ou configuration) gravé dans la couche 11 de dioxyde de silicium est ensuite enlevée par dissolution dans un solvant approprié. Les régions restantes 11 de dioxyde de silicium forment un dessin de configuration prédéterminée et servent ensuite de masque pour graver des dessins de configuration prédéterminée dans la couche d'arrêt d'oxydation 10. Les dessins de la couche d'arrêt 10 servent ensuite de masque pour graver des dessins dans la mince couche d'oxyde 9 et les dessins de la couche 9 servent à leur tour de masque pour graver des dessins dans la couche 8 de silicium polycristallin. Les dessins de la couche 8 de silicium polycristallin servent alors de masque pour graver des dessins dans la couche 7 de dioxyde de silicium. Les dessins de la couche 10, lorsque du nitrure de silicium est utilisé, peuvent être formés par gravure dans une solution d'acide phosphorique à 1800C. Les dessins de la mince couche d'oxyde 9 sont formés par gravure dans une solution d'acide fluorhydrique tamponnée. Les dessins de la couche 8 de silicium polycristallin sont formés par gravure dans une solution d'attaque bien connue, telle que l'éthylène diamine-pyrocathéchine a 100 C. Ceci achève la seconde étape de masquage lithographique de base qui délimite l'electrode de porte 13 en silicium polycristallin du transistor FET a mode d'enrichissement, comme représente sur la figure 1D. Ensuite, les parties de la mince couche 7 de dioxyde de silicium qui ne sont pas situées sous la porte 13 en silicium polycristallin de type n sont enlevées par gravure dans une solution d'acide fluorhydrique tamponnée. La solution d'attaque enlève également la totalité ou la plus grande partie des régions restantes de la couche d'oxyde 11. Toute partie de la couche 11 qui n'est pas enlevée à cette étape peut être enlevée à une étape ultérieure par un décapage rapide ou par immersion dans de l'acide fluorhydrique tamponné. Bien qu'il soit généralement préférable d'enlever les parties exposées de la mince couche 7 a ce stade du procédé, elles peuvent être conservées et être enlevéès ultérieurement, par exemple après exécution du dopage de type n servant à former les régions de canal des transistors a mode d'appauvrissement et les transistors ou électrodes inférieures silicium dopé des condensateurs de stockage ou même conservées pendant toutes les étapes restantes du procédé, si désiré. Ensuite, une mince couche isolante 18 est formée. Cette couche d'isolant est formée par un processus de croissance ou elle est déposée sur la structure. La couche 18 a une épaisseur comprise approximativement entre 200 et 1000 A, est, de préférence, en dioxyde de silicium et elle est, de préférence, formée par oxydation thermique de la structure a 10000C en présence d'oxygène sec. La couche 18 sert à la fois d'isolement diélectrique entre les électrodes du condensateur de stockage qui doit être formé à côté du transistor à mode d'enrichissement et d'isole- ment de porte pour le transistor à mode d'appauvrissement qui doit être formé dans la région 6.Les parties exposées de la mince couche 7 de dioxyde de silicium sont, de préférence mais non nécessairement, enlevées avant la formation de la mince couche isolante 18. Lorsque la couche 7 est complètement conservée, l'épaisseur de l'isolant de porte du transistor à mode d'appauvrissement dépasse alors celle du transistor à mode d'enrichissement. Un avantage de la présente invention réside en ce que la couche 7 d'isolement de porte du transistor TEC à mode d'enrichissement et la couche 18 formant l'isolement de porte du transistor TEC à mode d'appauvrissement et l'isolant du condensateur de stockage peuvent avoir des épaisseurs différentes. Par exemple, il peut être désirable de réaliser l'isolant du condensateur de stockage plus mince que l'isolant de porte du transistor TEC a mode d'enrichissement afin d'accroitre la capacité du condensateur de stockage tandis que l'isolant de porte du transistor a mode d'enrichissement peut être plus épais pour éviter le claquage do aux tensions auxquelles est soumis l'isolant de porte au cours du fonctionnement. La mince couche d'isolant 18 est, de préférence, formée avant la diffusion thermique ou l'implantation ionique d'impuretés de type n et est suffisamment mince pour que les impuretés de type n puisse la traverser. Cependant, si désiré, la mince couche 18 d'isolant du condensateur de stockage peut être formée après l'implantation ionique ou la diffusion thermique des impuretés de type n. Les impuretés de type n sont implantées ou diffusées thermiquement pour doper les régions exposées 14, 15 et 16 du substrat de silicium; comme représenté sur la figure 1E. Ces impuretés fournissent le dopage de type n pour la région de canal 14 du transistor TEC à mode d'appauvrissement qui doit être formé dans la region 6 et l'électrode inférieure en silicium 15 du condensateur de stockage. La région 16 deviendra ultérieurement la région de drain (ligne de bit) du transistor TEC à mode d'enrichissement.Lorsque des dopants de type p, à faible concentration, sont utilisés pour enrichier le dopage superficiel dans les régions 5 et 6, la concentration en impureté de type n de la région 6 est suffisamment grande pour annuler l'effet des impuretés de type p et pour donner une tension de seuil de porte négative au transistor TEC à mode d'appauvrissement. Les impuretés de type n ne pénètrent pas dans la région de canal 17 du transistor TEC à mode d'enrichissement du fait du blocage effectué par l'électrode de porte 13 et des parties restantes des couches 7, 9 et 10. De même, l'épaisse couche 3 d'oxyde de champ empêche les impuretés de type n de pénétrer dans le substrat de silicium au-dessous de la région 3 d'isolant de champ. Aux fins de l'illustration de la présente invention, on a choisi l'implantation ionique d'impuretés de type n. Par exemple, une région de type n, peu profonde, légèrement dopée, peut être formée dans le substrat de silicium au-dessous de la couche isolante 18 par implantation d'ions p31 à une énergie d'environ 75 keV et une dose de 1012 atomes/cm2 lorsqu'une couche 18 d'isolant de condensateur en dioxyde de silicium de 500 A d'épaisseur est formée avant l'implantation ionique. Le profil de dopage de type n, tel que prédit par un programme d'analyse sur calculateur numérique, a été représenté sur la figure 3 pour un substrat de type P ayant une résistivité de 22 ohm-cm (7,5 x 3 1015 atomes.cm ). Le programme de prédiction de profil est décrit par F.F. Morehead dans son article "A General Cal cul ation of the Redistribution of Ion Implanted Profiles in MOS and Other Processing", ECS Fall Meeting Extended Abstracts, pages 474-475, 13-17 octobre 1974. Lorsque l'implantation ionique est effectuée avant la formation de la couche isolante 31 18, une implantation d'ions p31 à une énergie d'environ 50 keV et une dose d'environ 1012 atomes/cm2, est utilisée. La grandeur du dopage de type n résultant de l'implantation est de plusieurs ordres de grandeur trop petite pour fournir également des régions de source et de drain appropriées pour le fonctionnement des transistors TEC. En particulier, la résistance dans les régions qui doivent ensuite constituer les régions de drain et de source des transistors TEC est encore, a ce stade, bien trop élevée. En outre, il est extrêmement difficile d'établir des contacts électriques entre les lignes d'interconnexion métalliques et des régions faiblement dopées et peu profondes a ce niveau du procédé. Une seconde couche 19 de silicium polycristallin est alors déposée sur l'ensemble de la structure. La couche 19 de silicium polycristallin peut être soit du type p soit du type n mais est, de préférence, également du type n. La couche de silicium polycristallin a une épaisseur comprise entre approximativement 3500 et 5000 A et peut être formée par dépôt de vapeur chimique. Le silicium polycristallin est dopé avec du POIL3 comme décrit ci-dessus. Après dopage, une couche 20 de dioxyde de silicium ayant une épaisseur comprise entre 500 et 1000A est formée par un processus de croissance ou déposée sur la seconde couche de silicium polycristallin. De preference, le dioxyde de silicium est déposé au moyen des techniques de dépôt de vapeur chimique classiques.Il n'est pas nécessaire d'enlever les résidus de la couche de POLI3 avant la formation de la couche 20 de dioxyde de silicium. On notera que la région de canal a mode d'appauvrissement 14 et la région d'électrode inférieure 15 du condensateur sont formées par implan- tation ionique ou par diffusion après délimitation de l'électrode de porte 13 a mode d'enrichissement en silicium polycristallin mais avant la délimitation de l'électrode supérieure du condensateur de stockage et de la porte du transistor TEC a mode d'appauvrissement dans la seconde couche de silicium polycristallin 19.L'implantation ionique ou la diffusion thermique d'une impureté de type n doit être effectuée avant l'étape de dépôt de la seconde couche 19 de silicium polycristallin afin de former une région de canal de type n 14 au-dessous de la porte a mode d'appauvrissement en silicium polycristallin et une électrode inférieure de condensateur en silicium dopé de type n au-dessous de l'électrode supérieure en silicium polycristallin du condensateur. Une couche de laque sensible 21 du type précédemment décrit utilise pour délimiter la configuration des portes a mode d'enrichissement est maintenant utilisée pour délimiter les configurations des portes à mode d'appauvrissement en silicium polycristallin et des électrodes supérieures en silicium polycristallin des condensateurs. La laque sensible est appliquée , exposée a un rayonnement ultraviolet en utilisant la configuration de masque lithographique représentée sur la figure 2C et les régions non exposées de la laque sont éliminées par dissolution. Cette étape est la troisième étape de masquage lithographique de base. Ensuite, la structure est traitée pour enlever les parties de la couche 20 de dioxyde de silicium non protégées par la laque 21, comme représenté sur la figure 1F. La tranche est immergée dans une solution d'acide fluorhydrique tamponnée qui dissous les parties exposées de la couche 20 de dioxyde de silicium mais n'attaque ni la laque, ni la couche d'arrêt d'oxydation, par exemple en nitrure de silicium, ni le silicium ni les autres matières de la structure. Les régions restantes 21 et 21' de laque disposées audessus des régions 20 et 20' de dioxyde de silicium délimitées par la gravure sont alors enlevées par dissolution dans un solvant approprié. Les parties restantes 20 et 20' de la couche de dioxyde de silicium présentent respectivement la même configuration prédéterminée que la porte a mode d'appauvrissement 22 et l'electrode supérieure 23 du condensateur, comme représenté sur la figure 2C.La porte a mode d'appauvrissement 22 en silicium polycristallin et l'électrode supérieure 23 en silicium polycristallin du concensateur sont formées sous la configuration désirée par gravure dans une solution d'attaque bien connue, telle que de 1 'éthylène diamine pyrocathéchine a 100 C. Cette solution n'attaque pas les régions de porte 13 à mode d'enrichissement en silicium polycristallin qui sont recouvertes, sur les côtés, par la couche protectrice 18 en silicium polycristallin et, sur le dessus, par la couche d'arrêt d'oxydation 10 et par la couche d'oxyde 9 comme représenté sur la figure 1G, du fait que la solution n'attaque ni le dioxyde de silicium ni le nitrure de silicium.Les régions de dioxyde de silicium 20 et 20' servant à la délimitation des régions 22 et 23 sont, de préférence, conservées sur ces régions du fait qu'elles accroissent l'épaisseur de l'isolant diélectrique au-dessus des régions en silicium polycristallin, comme représenté sur la figure 1G Les régions de source et de drain de type n a forte concentration à la fois des transistors TEC à mode d'enrichissement et des transistors TEC à mode d'appauvrissement vont maintenant être formées en utilisant les techniques bien connues d'implantation ionique ou de diffusion. Les parties exposées de la couche 18 de dioxyde de silicium peuvent être enlevées avant l'implantation ou la diffusion des régions de source et de drain des transistors TEC. De préférence, la couche 18 est conservée et les régions de source et de drain sont formées par implantation à travers les parties exposées de la couche 18. Aux fins de l'illustration de la présente invention, on a choisi l'implantation ionique. Par exemple, les régions de source 24 et de drain 25 de type n du transistor TEC à mode d'enrichissement et les régions de source 26 et de drain 27 du type n du transistor TEC à mode d'appauvrissement peuvent être formées a une profondeur de 2000 A par implantation d'ions As75 à une énergie d'environ 100 keV et une dose de 4 x 1015 atomes/cm2. On notera que cette dose et la concentration de dopage résultante sont environ 4000 fois supérieures a celles requises pour la région de canal 14 à mode d'appauvrissement de type n et ltelectrode inférieure 15 du condensateur.Cette implantation ou diffusion de type n supplémentaire est effectuée pour donner la conductivité électrique élevée nécessaire aux régions de source et de drain des transistors TEC. Ce dopage de type n n'accroit pas la conduc tîvité de l'électrode inférieure 15 du condensateur du fait de l'action d'arrêt de l'électrode supérieure 23 en silicium polycristallin du condensateur et de la partie correspondant 20 de la couche de dioxyde de silicium et il n'accrott pas non plus la conductivité de la région de canal a mode d'appauvrissement 14 du fait de l'action d'arrêt de l'élec- trode de porte 22 en silicium polycristallin du transistor TEC a mode d'appauvrissement et de la partie correspondante 20' de la couche de dioxyde de silicium.La concentration de dopage réalisant les régions de source 24, 26 et les régions de drain 25, 27 est entre 10 et 100 Gao fois plus grande et de préférence entre 1000 et 10 000 fois plus grande que la concentration de dopage utilisée pour réaliser le dopage du canal du TEC a mode d'appauvrissement et de l'électrode inférieure du condensateur de stockage. Les ions de dopage de type utilisés peuvent être de la même espèce chimique que ceux utilisés pour le canal a mode d'appauvrissement et l'électrode inférieure du condensateur de stockage ou ils peuvent être une espèce chimique de type n différente. Les limites entre les régions de source et de drain du type n et le canal du transistor TEC sont déterminées par la porte en silicium polycristallin. Une telle technique est généralement appelé dans la technique antérieure "technique a porte auto-alignée". La porte étant autoalignée par rapport à la source et au drain, les capacités de recouvrement parasites porte-source et porte-drain sont avantageusement réduites par rapport aux autres techniques de fabrication des transistors TEC. On notera que l'électrode supérieure 23 en silicium polycristallin du condensateur peut être, si désiré, aussi étroitement rapprochée que désiré de la porte 13 en silicium polycristallin ou même la recouvrir du fait que les régions 23 et 13 sont formées au cours d'étapes lithographiques séparées. Ensuite, une couche d'isolement diélectrique 28 est formée audessus de la plaque de condensateur 23 en silicium polycristallin, audessus de la porte 22 a mode d'appauvrissement et au-dessus des sources de type n 24 et 26 et des drains de type n 25 et 27, comme représenté sur lafigure 1H. La couche isolante 28 n'est pas formée au-dessus de la porte 14 à mode d'enrichissement. La formation de la couche 28 accroit l'épaisseur de l'oxyde de champ 3 dans les régions 28' qui ne sont pas recouvertes par la plaque 23 en silicium polycristallin ou par la porte 22 à mode d'appauvrissement en silicium polycristallin.On notera que la couche isolante 28 n'a aucun effet sérieux sur l'electrode inférieure 15 du condensateur qui est situé sous la plaque de condensateur en silicium polycristallin ni sur la région de canal 14 du TEC à mode d'appauvrissement de type n qui est située sous la porte 22 du TEC à mode d'appauvrissement en silicium polycristallin, comme représenté sur la figure 1H. La couche 28 isole électriquement les lignes de type métallique formées ultérieurement et raccordées aux portes de l'électrode supérieure 23 du condensateur et des régions de source et de drain. La couche 28 diminue également le couplage capacitf entre les lignes d'interconnexion de type métallique d'une part et l'électrode supérieure du condensateur, les régions de source et de drain et le substrat d'autre part.Par conséquent, la couche 28 doit être aussi épaisse que possible mais elle ne doit pas l'être trop, sinon elle provoquerait des dégradations ou des discontinuités dans les lignes conductrices à un degré indésirable ainsi qu'une surconsommation du matériau constitué de la porte 32 en silicium polycristallin et de l'électrode 23 du condensateur, au cours de l'oxydation. L'isolement diélectrique 28 recouvrant l'électrode supérieure du condensateur et les régions de source 24, 26 et de drains 25, 27 de type n est forme en faisant croitre une couche de dioxyde de silicium d'une épaisseur comprise entre 1500 et 5000 A, par oxydation thermique à 1000 C, en présence de vapeur d'eau. Au cours de cette oxydation, une épaisseur comprise entre environ 600 et 2000 A de la plaque en silicium o polycristallin de 3500 A d'épaisseur est convertie en dioxyde de silicium et une épaisseur comprise entre environ 600 et 2000 A du substrat en silicium situé au-dessus des régions de source et de drain de type n est également convertie en dioxyde de silicium.Les sources 24 et 26 et les drains 25 et 27 de type n pénètrent plus profondément dans le substrat et s'étendent latéralement autour de l'oxyde qui se forme, comme représenté sur la figure 1H. Etant donne que l'oxyde a tendance à chasser les dopants de type n, le dopant de type n n'est pas consommé a un degré important au cours de cette oxydation. Le dessus de la porte 13 à mode d'enrichissement est protégé par la couche d'arrêt d'oxydation 10 tandis que les côtés de la porte 13 sont soumis à l'oxydation, ce qui assure avantageusement l'isolement protecteur jusqu'a la couche non oxydante 10. Au cours de l'oxydation, l'épaisseur de l'oxyde de champ 3 dans les régions 28' qui ne sont pas recouvertes par les régions 22 et 23 en silicium polycristallin est avantageusement accrue d'environ 500 o 1500 A. Ensuite, la porte 13 à mode d'enrichissement en silicium polycristallin va être exposée. En premier lieu, toutes les parties de la couche 11 dans l'hypothèse ou elles auraient été conservées sont enlevées par une gravure rapide ou gravure par immersion dans de l'acide fluorhydrique Ensuite, la couche d'arrêt d'oxydation 10 en nitrure de silicium située au-dessus de la porte 13 est enlevée par gravure dans une solution d'acide phosphorique à 1800C. Ensuite, la mince couche d'oxyde 9 est enlevée par gravure par immersion dans une solution d'acide fluorhydrique tamponnée. Pour fabriquer des circuits intégrés a transistors TEC il est nécessaire de raccorder des lignes à conductivité électrique élevée à l'électrode supérieure en silicium polycristallin du condensateur, à la porte du TEC a mode d'appauvrissement en silicium de type n. Ces connexions n1 existent pas dans le tableau de cellules de mémoire à un dispositif mais sont formées dans les circuits extérieurs d'adressage, de décodage et de détection, appelés circuits périphériques. Les connexions électriques sont fabriquées en appliquant une couche de laque photosensible a la structure. La laque sensible est exposée à un rayonnement ultraviolet en utilisant la configuration de masque lithographique représentée sur la figure 2B et les réglons non exposées de la laque sont éliminées par dissolution. Ceci constitue la quatrième étape de masquage lithographique de base. Ensuite, la structure est traitée pour éliminer les parties du dioxyde de silicium non protégées par la laque sensible.La tranche est immergée dans une solution d'acide fluorhydrique tamponnée pour former les trous de contact ou traversées 29, 30 et 31 a travers la couche d'oxyde isolant 28 pour permettre l'établissement de connexions électriques avec le drain 25 du transistor TEC à mode d'enrichissement, avec ltelectrode supérieure 23 en silicium polycristallin du condensateur de stockage et avec l'électrode de porte 22 en silicium polycristallin du transistor TEC à mode d'appauvrissement, comme représenté sur la figure 1I (cette dernière représente la même structure mais selon une autre coupe). Un contact peut naturellement être établi, de la manière décrite ci-dessus, avec la région de source 24, si désiré. La figure 2D représente également des trous de contacts représentatifs 32 et 33 avec les régions de source 26 et de drain 27 du transistor TEC à mode d'appauvrissement. La laque photosensible restant au-dessus du dioxyde de silicium gravé est alors enlevée par dissolution dans un solvant approprié. Ainsi, la région de drain de type n 25, la région de plaque 23 en silicium polycristallin et la région de porte 22 en silicium polycristallin du transistor TEC à mode d'appauvrissement sont exposées respectivement dans les trous de contact 29, 30 et 31 pour permettre l'etablissement des contacts. On notera que la séquence d'enlè- vement de la couche de barrière 10, puis de gravure des trous de contact 29, 30 et 31 peut être inversée sans qu'il en résulte des effets notables sur la structure finale.La porte en silicium polycristallin du transistor TEC à mode d'enrichissement a été précédemment exposée par dissolution de la couche d'arrêt d'oxydation au moyen d'une solution d'attaque. Ensuite, la matière des lignes d'interconnexion a conductivité élevée de type métallique 34, de préférence en métal, est déposée et le réseau d'interconnexion est délimité. Un exemple d'une matière à conductivite électrique élevée couramment utilisée pour les interconnexions est l'aluminium qui peut contenir des quantités relativement faibles d'impuretés introduites pour diminuer les effets de l'électromigration ou pour empêcher ou réduire les réactions chimiques entre l'aluminium et la matière semi-conductrice avec laquelle des contacts doivent être établis. La matière à conductivité électrique élevée peut être déposée par pulvérisation cathodique ou, de préférence, par évaporation. On notera qu'une couche d'arrêt (non représentée) peut être placée entre l'aluminium et la matière semi-conductrice constituée par du silicium ou du silicium polycristallin pour empêcher ou réduire une réaction chimique possible entre l'aluminium et la matière semi-conductrice. La couche d'arrêt peut être en un métal, tel que le titane ou le chrome, ou en un siliciure intermétallique, tel que le siliciure de platine ou le siliciure de palladium. Ensuite, une couche de laque sensible est appliquée à la structure. La laque sensible est exposée à un rayonnement ultraviolet en utilisant la configuration de masque prédéterminée représentée sur la figure 2E et les régions non exposées de la laque sont éliminées par dissolution. Ceci constitue la cinquième étape de masquage lithographique de base.Ensuite, la structure est traitée de façon à enlever les parties de la matière conductrice non protégées par la laque, comme représenté sur la figure 1J. Lorsqu'une couche d'arrêt est utilisée sous la matière conductrice, la configuration de matière conductrice peut servir de masque de gravure pour délimiter la couche d'arrêt. La figure 2E représente une vue de dessus des configurations du masque utilisées pour former une cellule de mémoire à un dispositif TEC et un transistor TEC a mode d'appauvrissement fabriqués selon la présente invention. La cellule de mémoire à un dispositif comprend un interrupteur a transistor TEC a mode d'enrichissement et un condensateur de stockage de charge. Le transistor TEC à mode d'appauvrissement peut être interconnecté avec la cellule de mémoire ou avec d'autres dispositifs à mode d'enrichissement ou à mode d'appauvrissement pour former des circuits périphériques sur le même substrat semi-conducteur.On a également représenté sur la figure 2E les configurations de masque utilisées pour l'établissement des connexions représentatives au moyen des trous de contact avec le drain du transistor TEC à mode d'enrichissement (c'està-dire la ligne de bit de la cellule de mémoire), avec l'électrode ou plaque supérieure du condensateur et avec les régions de source, de porte et de drain d'un transistor TEC à mode d'appauvrissement fabriqué selon la présente invention De telles connexions électriques représentatives sont formées dans les circuits périphériques Dans les autres procédés de fabrication de transistors TEC qui utilisent un trou de contact gravé classique pour établir une connexion entre la ligne de mot métallique et la porte en silicium polycristallin du transistor TEC a mode d'enrichissement, une extrême précision est requise dans l'alignement du masque lithographique de formation des trous de contacts par rapport au masque lithographique de formation des portes en silicium polycristallin. En outre, étant donné que seule la partie de la porte à mode d'enrichissement exposée par le trou de contact est disponible pour lletablissement du contact, il est également nécessaire de réaliser un alignement précis entre le masque lithographique de formation des trous de contact et le masque lithographique de formation des lignes d'interconnexion.Dans la technique "a contact de porte à mode d'enrichissement auto-ali"gné", utilisée dans la présente invention, la totalité de l'électrode de porte en silicium polycristallin du transistor TEC à mode d'enrichissement est exposée pour l'établissement du contact et il suffit que la matière conductrice métallique passe sur une quelconque partie de la porte à mode d'enrichissement en silicium polycristallin pour établir une connexion électrique avec cette porte Par conséquent, cet aspect de tolérance des défauts d'alignement réduit considérablement le degré de précision d'alignement requis entre le masque lithographique de formation des portes à mode d'enrichissement et le masque lithographique de formation des lignes d'interconnexion. Un autre avantage de la présente invention réside en ce que des circuits périphériques relativement plus petits peuvent être fabriqués lorsqu'on utilise la technique à contact de porte auto-aligne que lorsqu'on utilise les techniques classiques à trou de contact de porte grave. Comme il est connu dans la technique, d'autres couches (non représen tées) peuvent être formées sur la couche 34 de type métallique, par exemple une couche de dioxyde de silicium déposée par pulvérisation cathodique, afin d'assurer la passivation du circuit intégré. En outre, comme il est connu dans la technique, d'autres étapes de masquage peuvent être utilisées pour former des traversées à travers la couche de passivation afin d'établir des contacts avec la couche d'interconnexion métalli- que ou avec le substrat semi-conducteur. En outre, comme connu dans la technique, une connexion électrique peut être établie avec le substrat semi-conducteur au moyen d'une couche métallique déposée par évaporation sur la face inférieure ou dos du substrat semi-conducteur 2. La figure 3 représente le profil de concentration des impuretés sous 1 'électrode de porte du dispositif à mode d'appauvrissement de la présente invention, tel que prédit par le modèle précité à une dimension calculée sur ordinateur numérique de Morehead. Le même profil existe sous l'électrode supérieure du condensateur de stockage de charge dans la cellule à un dispositif de la présente invention. Le profil représenté est celui escompté après que toutes les étapes de traitement ont été achevées. Il n'existe actuellement aucune technique expérimentale qui donne une mesure précise de tels profils de faible concentration. Le dopage du canal à mode d'appauvrissement de la figure 3 est constitue de trois parties, à savoir le dopage uniforme de type p (bore) du substrat, le dopage de type n (p31) du canal du TEC à mode d'appauvrissement et le dopage de type p (B1l) du canal du TEC à mode d'enrichissement. Les deux concentrations de dopage des canaux sont, de préférence, obtenues par implantation ionique et sont utilisées pour déplacer la tension de seuil de la porte du transistor TEC vers une valeur plus positive (implantation de type p) ou plus négative (implantation de type n).Si la concentration de dopage de type p du substrat est suffisamment grande (par exemple, d'environ 2,5 x 1016 atomes.cm3), la tension de seuil du transistor TEC à mode d'enrichissement est de l'ordre de +1 a +2 volts et aucun dopage supplémentaire de type p dans la région de canal à mode d'enrichissement n'est nécessaire. Dans l'exemple examiné ici, un dopage du substrat de 7,5 x 1015 atomes/cm#3 est utilisé et des implantations sont utilisées a la fois pour le canal a mode d'enrichissement et pour le canal à mode d'appauvrissement. Dans le procédé de la présente invention, l'implantation de type p pour le canal à mode d'enrichissement, lorsqu'elle est utilisée, est effectuée dans les régions de canal à la fois du transistor TEC à mode d'enrichissement et du transistor TEC à mode d'appauvrissement. L'implantation de type n pour le canal à mode d'appauvrissement n'est effectuée que dans la région de canal du transistor TEC à mode d'appauvrissement. La tension de seuil du transistor TEC a mode d'appauvrissement est de l'ordre de -3V. De préférence, les implantations dans les régions de canal sont effectuées après la forma tion de l'isolement de porte qui dans l'exemple de la figure 3 a une O épaisseur de 500 A. La figure 4 représente le schéma de circuit d'un transistor TEC a mode d'appauvrissement (D) et de trois transistors TEC à mode d'enrichissement (E) interconnectés pour former un circuit amplificateur de commande. Un tel circuit peut, par exemple être utilisé pour appliquer le courant électrique à la ligne de mot des cellules à un dispositif de la présente invention. Le dispositif à mode d'appauvrissement sert, dans cet exemple de dispositif de charge non linéaire, à fournir relativement plus de courant par unité de temps et dans une plus large gamme de tensions, au cours du cycle de retard de commutation à 1 'ouverture et à la fermeture, qu'un élément de charge à mode d'enrichissement comparable. La charge a mode d'appauvrissement est également supérieure à une charge résistive linéaire tant en ce qui concerne la vitesse de commutation que la densité des circuits.Le circuit de la figure 4 peut être fabrique en utilisant le procédé de la présente invention qui permet de fabriquer à la fois des transistors TEC a mode d'enrichissement et des transistors TEC a mode d'appauvrissement La figure 5 représente une autre application de la présente invention. Dans ce cas, le transistor TEC à mode 'd'appauvrissement (D) est utilisé comme limiteur de courant pour fournir la polarisation en courant continu à l'électrode supérieure du condensateur, cette polarisation maintenant une couche d'inversion sur le substrat de silicium au-dessous de llelec- trode supérieure du condensateur d'une cellule à un dispositif. Sans la présence du dispositif à mode d'appauvrissement, dans le cas d'un défaut ou d'une imperfection, un fort courant s'écoulerait de l'électrode supérieure a l'électrode inférieure, étant donné que l'electìode supérieure est maintenue à un potentiel supérieur, en grandeur absolue, à celui du substrat. L'utilisation du dispositif à mode d'appauvrissement limite le courant de fuite du au défaut.On/peut avoir accès à de telles cellules qui ne sont d'ailleurs pas utilisées sur la microplaquette, c'est-à-dire qu'elles restent inactives et n'ont pas d'effet sur le fonctionnement de la microplaquette tant que leur niveau de courant de fuite est tolérable. Un aspect important rendu possible par la présente invention réside en ce que la structure d'électrode du dispositif à mode d'appauvrissement peut être également utilisée pour réaliser une structure d'électrode d'un condensateur de stockage de charge dans une cellule de mémoire à un dispositif. En plus des avantages structuraux résultants, tels que la réalisation d'une électrode supérieure au-dessus de laquelle une épaisse couche d'oxyde isolante est formée et tels que la réalisation d'un contact de porte auto-alignée pour l'interrupteur a transistor TEC de la cellule, l'utilisation d'une couche de type n a faible concentration comme électrode inférieure des condensateurs de stockage de charge offre certains avantages de polarisation.En particulier, dans d'autres dispositifs connus dans lequels le condensateur de stockage de charge est forme en même temps que la structure d'électrode de porte à mode d'enrichissement, un niveau de tension additionnel doit être appliqué à l'élec- trode supérieure du condensateur pour maintenir une couche d'inversion sous l'électrode, à la surface du substrat semi-conducteur. Généralement, la tension appliquée à l'électrode supérieure du condensateur est supérieure, en grandeur absolue, a la tension fournie à la ligne de mot et de polarité différente de celle appliquée au substrat semi-conducteur.Lorsque l'opération de dopage utilisée pour effectuer le dopage du canal du transistor TEC a mode d'appauvrissement est également employée pour former l'électrode du condensateur de stockage, conformément à l'invention, la tension de seuil nécessaire pour créer une couche d'inversion de surface est abaissée et il n'est besoin que d'une plus faible tension pour l'électrode supérieure du condensateur. Cette réduction de la tension requise pour l'électrode supérieure du condensateur rend possible d'utiliser le même niveau de tension pour le fonctionnement de la ligne de mot et pour l'électrode supérieure du condensateur. Ceci réduit avantageusement le besoin de deux niveaux de tension différents à un seul. En outre, la grandeur requise de la polarisation appliquée a l'électrode supérieure du condensateur est réduite. Ceci abaisse à son tour l'intensité du champ électrique aux bornes du diélectrique du condensateur et conduit à l'obtention de circuits présentant une plus grande fiabilité. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention. REVENDICATIONS 1.- Procédé de fabrication d'une cellule composée d'un transistor à effet de champ à grille au silicium et d'un condensateur caractérisé en ce qu il comporte les étapes suivantes: (A) élaboration d'un substrat semi-conducteur d'un premier type de conductivité; (B) formation de régions d'isolement, dites de champ, au moins partiellement encastrées dans ledit substrat, selon une configuration désirée, grâce à une première étape de masquage lithographique pour isoler lesdits transistor et condensateur des autres dispositifs intégrés; (C) formation sur le substrat d'une couche isolante destinée à constituer au moins en partie l'isolant de porte dudit transistor; (D) successivement élaboration d'une première couche de silicium polycristallin dope, d'une couche d'arrêt d'oxydation au-dessus de ladite couche isolante;; (E) élimination selon une configuration désirée, grâce à une seconde étape de masquage lithographique, de l'électrode de porte du transistor à effet de champ, constituée par une portion de la couche de silicium polycristallin dopée, d'une portion sous-jacente de ladite couche isolante, et d'une portion sur-jacente de ladite couche d'arrêt d'oxydation; (F) formation des régions source et drain dudit transistor a effet de champ, auto-alignées vis-à-vis de l'électrode de porte, et de l'élec- trode inférieure dudit condensateur par l'introduction d'impuretés du second type de conductivité; (G) réoxydation du substrat semi-conducteur, ce qui forme une nouvelle couche isolante qui sert, au moins en partie, à constituer le diélectrique dudit condensateur;; (H) élaboration d'une seconde couche de silicium polycristallin dopé, selon une configuration désirée, grâce à une troisième étape de masquage lithographique; au moins une portion de cette couche constituant l'électrode supérieure dudit condensateur; (I) réoxydation dudit substrat semi-conducteur qui forme une couche de passivation pour la structure finale sauf à l'emplacement de l'elec- trode de porte du transistor à effet de champ, encore protégée par ladite portion sur-jacente de la couche d'arrêt; (J) élimination de ladite portion de la couche d'arrêt qui laisse à découvert la porte en silicium polycristallin; (K) formation des trous d'accès aux régions de source et de drain dudit transistor, et a l'électrode supérieure du condensateur; dans ladite couche de passivation grâce à une quatrième étape de masquage lithographique; (L) dépôt d'une couche conductrice selon une configuration désirée grâce à une cinquième étape de masquage lithographique afin d'assurer les connexions électriques avec les régions, source, drain et porte dudit transistor et avec l'électrode supérieure du condensateur, définissant ainsi un réseau d'interconnexions. 2.- Procédé selon la revendication 1 dans lequel après l'étape (H) on procède a une étape (H') d'introduction supplémentaire d'impuretés dudit second type pour renforcer la conduction des régions source et drain dudit transistor. 3.- Procédé selon la revendication 1 ou 2 dans lequel ledit transistor de-la cellule est du type à enrichissement. 4.- Procédé selon la revendication 1, 2 ou 3 caractérisé en ce que simul tanément à la fabrication dudit transistor et dudit condensateur, on fabrique un transistor à effet de champ du type à appauvrissement sur le même substrat semi-conducteur. 5.- Procédé selon la revendication 4 caractérisé en ce que: simultanément à l'étape (F) on forme le canal dudit transistor à mode d'appauvrissement, simultanément à l'étape (G) on forme son isolant de porte, simultanément à l'étape (H) on forme son électrode de porte en silicium polycristallin au-dessus de la région de canal, simultanément a l'étape (H) on forme ses régions source et drain et en ce que l'application des étapes (I), (J), (K) et (L) permet d'assurer les connexions électriques avec les régions source, drain et l'électrode de porte dudit transistor à mode d'appauvrissement simultanément a la formation desdites connexions du transistor à effet de champ de la cellule. 6.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel ladite région source et ladite électrode inférieure forment une seule et unique région. 7.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel la portion de la couche d'arrêt mentionnée à l'étape (E; est obtenue par délimitation grâce à une couche de dioxyde de silicium, elle-même déli- mitée par une couche de masquage en résine photosensible, lors de la seconde étape lithographique. 8.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel a l'étape (D) on a interposer une couche intermédiaire de trioxyde de silicium entre ladite couche de polysilicium et ladite couche d'arrêt. 9.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel ladite couche isolante est éliminée partiellement soit avant l'étape d'introduction d'impuretés soit après ceIle-c#. 10.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel ladite couche isolante est éliminée totalement après ladite étape d'introduction d'impuretes, a l'exception de ladite portion sous-jacente. 11.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel l'étape (H) consiste dans le dépôt d'une couche de silicium polycristallin dopé et d'une couche sur-jacente de bioxyde de silicium, cette dernière étant également délimitée lors de la troisième étape de masquage lithographique. 12.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel le matériau de ladite couche conductrice est l'aluminium. 13.- Procédé selon l'une quelconque des revendications ci-dessus dans lequel lesdites régions d'isolement de champ sont en dioxyde de silicium. 14.- Circuit intégré comportant au moins une cellule composée d'un transistor a effet de champ à grille au silicium et d'un condensateur caractérisé en ce qu'il est fabriqué par le procédé tel que défini par l'une quelconque des revendications ci-dessus.