La présente invention se rapporte aux synthétiseurs de parole et concerne plus particulièrement un synthétiseur de parole pouvant être réalisé en circuits intégrés bon marché. Des synthétiseurs de parole sont connus dans la technique antérieure. Les brevets des Etats-Unis d'Amérique nO 3 803 358 et nO 4 092 495 ainsi que la demande de brevêt des Etats-Unis d'Amérique n0 901 393 déposée le 28 avril 1978 au nom de la Demanderesse décrivent des exemples de synthétiseurs de parole déjà connus. L'invention concerne donc un synthétiseur de parole utilisant plusieurs circuits intégrés pour sa réalisation. Ces circuits intégrés comprennent un processeur dtun synthétiseur de parole et de mémoire permanente, qui seront décrits en détail par la suite. Le présent synthétiseur de parole est décrit conjoin- tement avec un calculateur du type grand public , mais il est bien entendu que de nombreuses applications dans lesquelles une réponse verbale d'information ou d'instruction est souhaitée peuvent incorporer ce synthétiseur. De préférence, le synthétiseur selon l'invention--est réalisé selon les techniques habituelles d'intégration poussée, à transistors à effet de champ, par exemple à métal-oxyde-semi-conducteur (MOS) à canal P. Il est en outre préférable que le synthétiseur de parole soit compatible avec des circuits de commande tels que ceux qui existent dans différents dispositifs électroniques, Un objet de l'invention est donc de réaliser un synthétiseur de parole avec des circuits intégrés, d'intégra- tion poussée et de prix réduit. Un autre objet de l'invention est de réaliser un synthétiseur de parole compatible électriquement avec les niveaux logiques des circuits existants à transistortransistor (TTL). Un autre objet encore de l'invention est de réaliser un synthétiseur de parole utilisant des paramètres de parole codés mémorisés dans une mémoire à semi-conducteur. Un autre objet enfin de l'invention est de réaliser un synthétiseur de parole pouvant utiliser des paramètres de parole codés introduits par un dispositif de commande. Ces résultats sont obtenus de la manière qui sera maintenant décrite. Un synthétiseur de parole est commandé par un microprocesseur programmé de façon appropriée, de préférence l'unité centrale de traitement d'un calculateur commercial ou du type grand public. Le synthétiseur de parole met en oeuvre des techniques de codage et de compression de données pour réduire au minimum les débits de données qui sont nécessaires. les paramètres de parole codés sont utilisés pour commander les caractéristiques de réflexion d'un filtre numérique dans le synthétiseur de parole. Le signal de sortie du filtre numérique est appliqué à un convertisseur numérique-analogique qui transforme la sortie numérique du filtre en un signal audible. Le signal audible reconstitué peut alors être utilisé à l'entrée d'un amplificateur courant, avec un haut-parleur. D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexés, donnés uniquement à titre d'exemple nullement limitatif Les fig. la , lb et lc sont des vues de parole, seul et connecté à un calculateur du type grand public La fig. 2 est un schéma simplifié des éléments essentiels constituant le module de parole, La fig. 3 est un schéma logique des circuits d'entrée/ sortie du module de parole, Les fig. 4a et 4b, placées côte à cote, forment un schéma composite du processeur du synthétiseur de parole, La fig. 5 est un diagramme de temps de différents signaux de synchronisation utilisés dans le synthétiseur, La fig. 6 est un tableau illustrant le principe de compression des données permettant de réduire le débit de données nécessaires pour le synthétiseur, Les fig. 7a à 7d forment un schéma logique composite des circuits de synchronisation du synthétiseur, Les fig. 8a à 8m forment un schéma logique composite des circuits logiques d'interface entre la mémoire permanente et l'unité centrale de traitement du synthétiseur, Les fig. 9a à '9d forment un schéma logique composite des circuits logiques d'interpolation, Les fig. 10a à 10c forment un schéma logique composite du multiplicateur en matrice, Les fig. lia à iid forment un schéma logique composite du filtre en échelle du synthétiseur de parole et du générateur d'excitation, Les fig. 12a et 12b sont des schémas de la mémoire a' accès direct de paramètres, Les fig. 13a à 13c sont des schémas de la mémoire permanente de paramètres, et Les- fig. 14a et 14b forment un schéma composite de la mémoire permanente d'oscillations. -les Fig. la et lb sont donc des vues en perspective de parole, d'un type réalisé selon l'invention. be module de parole comporte un boîtier dans lequel sont logés les circuits électroniques, de. préférence en circuits intégrés (non représentés sur cette figure). Une fente d'accès 2 est également prévue, dans laquelle des unités supplémentaires de mémoire peuvent être placées pour compléter les circuits de mémoire initiaux. Ces circuits sont connectés par un connecteur-3 à un calculateur du commerce, un jouet électronique pour enfant, ou tout appareil dans lequel une réponse verbale d'instruction ou d'information est souhaitée.Il est cependant bien entendu que d'autres moyens de connexion peuvent être utilisés éventuellement.- La fig. 1c représente un mode de réalisation dans lequel le module de parole est connecté par le connecteur 3 à un calculateur 4, avec un haut-parleur 5. La fig. 2 représente les éléments essentiels du synthétiseur, y compris certains éléments dans le calculateur, à savoir l'unité centrale de traitement 19, l'amplificateur de son 20 et le haut parleur 3 qui sont nécessaires pour utiliser le module de parole. Après avoir décrit l'apparence extérieure du module de parole, les modes dans lesquels il peut fonctionner seront d'abord expliqués, puis les schémas généraux et les sché mas détaillés des différents circuits électroniques formant le module de parole des fig. la et lb seront décrits. Dans ce mode de réalisation, le module de parole peut fonctionner dans deux modes qui seront expliqués ci-après. Il est cependant évident que ces modes de fonctionnement peuvent être modifiés, ou que leur nombre peut être accru ou réduit. A titre exemple, le présent module est réalisé pour fonctionner dans les modes suivants. Dans le premier mode, soit le mode de parole, le module utilise des paramètres de parole codés qui résident dans une mémoire permanente de phrase du module. Les paramètres codés sont introduits dans la pastille de processeur de synthétique de parole dans laquelle ils sont décodés et utilisés pour reconstituer un modèle variant dans le temps du signal vocal. Ce modèle est utilisé pour produire un signal de parole synthétique. Dans le second mode de fonctionnement, soit le mode extérieur de parole, les paramètres de parole codés sont produits par une source extérieure, de préférence l'unité centrale de traitement d'un calculateur du commerce. les paramètres de parole codés sont introduits, par un tampon d'entrée, dans la pastille de processeur du synthétiseur de parole dans laquelle ils sont décodés et utilisés pour produire la parole synthétique. La fig. 2 est un schéma simplifié des éléments essentiels constituant le présent mode de réalisation du synthétiseur de parole. les circuits électroniques de ce module peuvent être divisés en trois groupes fonctionnels essentiels, l'un étant le processeur 10 de synthétiseur de parole, un autre étant le boîtier Il d'entrée/sortie de commande et le dernier étant constitué par des mémoires permanentes 12a et 12b. Dans le présent mode de réalisation, ces groupes fonctionnels principaux sont intégrés chacun sur une pastille de circuit intégré séparée, sauf en ce qui consterne les mémoires permanentes 12 qui sont intégrés sur deux pastilles. Les paramètres de parole codés pour les sorties de parole voulues sont mémorisés dans le groupe des mémoires permanentes. Par ailleurs, d'autres paramètres de parole codés peuvent etre mémorisés dans des modules de dictionnaire" séparés, qui peuvent etre connectés au module de parole d'une manière similaire à celle décrite dans la demande de brevet des Etats-Unis d'Amérique n 003 449 déposée le 15 janvier 1979 au nom de la Demanderesse. Ces autres mémoires permanentes sont représentées en pointillés, car elles peuvent être enfichées dans le module par l'opérateur, plutôt que d'entre logées normalement dans le dispositif. Le processeur 10 est interconnecté avec la mémoire par un circuit de données 15 et il est connecté à la ligne omnibus d'entrée/sortie 18 par le circuit de données 16 et le bolier Il de circuit d'entrée/sortie de commande. Dans un mode de réalisation, des adresses de paramètres de parole codés sont émises par une unité centrale de traitement d'un calculateur du commerce, vers les mémoires perma- nentes 12a et 12b parole processeur 10 carS comme cela ap paraRtra par la suite, ce dernier est équipé de préférence avec des tampons susceptibles d'adresser plusieurs mémoires permanentes. Bien-entendu, une unité centrale de traitement avec des tampons de capacité appropriée pourraient émettre des adresses vers plusieurs mémoires permanentes et, par conséquent, dans d'autres modes de réalisation, ils pourrait être souhaitable de connecter également l'entrée de l'unité centrale de traitementS directement aux mémoires permanentes. Le processeur 10 du synthétisez de parole synthétise la parole humaine ou d'autres sons en fonction de trames de données mémorisées dans les mémoires permanentes 12a et 12b ou 13a et 13b. Le processeur utilise un interpolas teur de paramètre du type décrit dans la demande de brevet des Etats-Unis d'Amérique n0 901 394 déposée le 28 avril 1978 au nom de la Demanderesse -Le processeur 10 utilise également un filtre numérique du type décrit dans la demande de brevet des Etats-Unis d'Amérìque n 905 328, déposée le 12 mai 1978 au nom de la DemanderesseO La descrip- tion qui va suivre du module de parole suppose une connais sance de base du fonctionnement de l'interpolateur de paramètre et du filtre numérique décrit dans les demandes de brevets précitées ; il est donc souhaitable de lire ces demandes avant de passer à la description détaillée du présent module. Le processeur 10 de synthétiseur de parole comporte également un convertisseur numérique-analogique qui convertit la sortie numérique du filtre en signaux analogiques susceptibles d'attaquer un amplificateur de son et un haut-parleur. Le processeur 10 comporte également des circuits de synchronisation, decommande, d'emmagasinage et de compression de données qui seront décrits en détail par la suite. La fig. 3 représente le circuit d'entrée/sortie de commande. Ce circuit comporte des portes NON-ST 31, 32 et 33 à trois entrées, avec collecteurs ouverts. Ces portes logiques peuvent être similaires à celles de la pastille SN74LSîO fabriquée par vexas Instruments Incorporated, Dallas, vexas. Deux des entrées de la porte NON-ET 31 sont connectées à la tension Vss. La troisième entrée reçoit un bit d'adresse 15 (ADD15) provenant de l'unité centrale de traitement.Etant donné que deux des entrées sont toujours au niveau haut, la porte NON-ET 31 se comporte comme un inverseur et sa sortie délivre le signal ADD15. La porte NON-ET 32 reçoit à ses entrées le signal SADD15 provenant de la sortie de la porte NON-ET 31, le signal SBE d'autorisation d bloc de parole et le bit d'adresse 5 (ADD5). Par conséquent, la sortie de la porte NON-ET 32 est fonction de SBE, ADD5 et ADD15. Cette sortie est désignée par WS, sélection d'écriture, et elle est connectée au processeur 10 du synthétisuer de parole. Une commande de sélection d'écriture provenant de l'unité centrale de traitement permet au module de parole de recevoir huit bits de données par la ligne omnibus de données 17 bidirectionnelle.La porte NON-E 33 reçoit à ses entrées le signal ADD15 provenant de la sortie de la porte NON-E 31, le signal SBE d'autorisation de bloc de parole et le signal ADD5 provenant de la sortie de la porte NON-ET 32. Par conséquent, la sortie de la porte NON-ET 33 est fonction des signaux SBE, ADD5 et Ad15. Cette sortie est désignée par RS, sélection de lecture, et elle est connectée au processeur 10 du synthétiseur de parole. Une commande de sélection de lecture provenant de l'unité centrale de traitement permet au module de parole d'émettre huit unités de données par la ligne omnibus de données 17 ou commande le module pour gu'il produise certains signaux d-'état en des points pré- déterminés le long de la ligne omnibus 17. De plus, le processeur peut émettre un signal d'interruption INT gui indique à l'unité centrale de traitement un changement d'état du processeur, pouvant entraîner un examen par l'unité centrale de traitement. les changements d'états particuliers qui peuvent produire l'émission du signal d'interruption INT seront expliqués parla suite. La porte 34 inverse le signal de disponibilité DISP à son entrée pour produire le signal DISP vers 11 unité centrale de traitement. Quand le signal de disponibilité DISP est au niveau haut, l'unité centrale de traitement est verrouillée sur le synthétiseur 10. Les fig. 4a et 4b forment ensemble un schéma du processeur 10 du synthétiseur de parole. Le processeur 10 comporte six éléments fonctionnels principaux gui, tous sauf un, sont représentés plus en détail sur les fig. 4a et 4b. Ces six éléments essentiels sont le circuit logique de synchronisation 20, le circuit logique 21 d'interface entre mémoire permanente. et unité centrale de traitement, le circuit logique 22 de chargement, de mémorisation et de décodage des paramètres, l'interpolateur de paramètre 23, le filtre et générateur d'excitation 24 et la section 25 de conversion numérique-analogique et de sortie. Tous ces éléments essentiels seront décrits plus en détail en regard des fig. 15 à 14. Les fig. 4a et 4b montrent que le circuit logique d'interface 21 relie le synthétiseur 10 aux mémoires permanentes 12a et Z;Ytfainai qu'à l'unité centrale de trai tement, non représentée. La ligne omnibus de données 17, bidirectionnelle à huit bits (DO-D7), est connectée dans le présent mode de réalisation, à l'unité centrale de traitement et aux entrées d'un tampon 2215 au premier rentré, premier sorti, tandis que les broches d'adresse 1-8 (ADDl-ADD8) et d'instruction 0-1 (IO-II) sont connectées aux mémoires permanentes 12a et 12b, ainsi qu'aux mémoires permanentes 13a et 13b si elles sont utilisées.Le circuit d'interface 21 émet des informations d'adresse provenant de l'unité centrale de traitement vers les mémoires permanentes 12a et 12b, par l'intermédiaire du registre d'adresse 213,- sur les broches d'adresse 1 à 8. Un registre de commande 210 mémorise une commande à trois bits provenant de l'unité centrale de traitement, qui est-décodée par un décodeur de commande 211.Ce dernier réagit à six commandes : SPE, ou parole, pour que le synthétiseur accède à des données provenant de la mémoire permanente et parle en réponse à ces données ; une commande EST de mise au repos qui ramène le synthétiseur à zéro, une commande de chargement d'adresse LA dans laquelle quatre bits sont reçus de l'unité centrale de traitement aux broches D4-D7 et transférés aux mémoires permanentes comme des chiffres d'adresse par l'intermédiaire du registre d'adresse 213 et des broches AD1-ADD8 ; une commande de lecture et branchement RB par laquelle la mémoire permanente prélève le contenu de l'adresse actuelle et de l'adresse suivante, et les utilise pour une adresse de branchement ; une commande RDBY de lecture de multiplet qui permet à l'unité centrale de traitement d'aecéder à des données mémorisées dans la mémoire permanente par la broche d'adresse 8 (ADD8) et le registre de données 212 ; et une commande SEKSXU de parole extérieure par laquelle un circuit logique 253 de parole extérieure produit un signal DDIS d'interdiction de décodeur, inhibant le décodeur de commande 211 et permettant à l'unité centrale de traitement d'introduire huit bits de données dans le tampon 2215, par les broches DO-D7. Quand le synthétiseur 10 a commencé à parler en réponse à une commande SPK, il continue à le faire jusqu'à ce que le circuit d'interface 21 reçoive une commande EST, ou que la porte 207 (fig. 8a-81) détecte un code "énergie égale à 15" et ramène au repos le registre de conversation 216 en réponse à cette commande. Quand le synthétiseur 10 a commencé à parler en réponse à une commande SPKEXT, il conti nue à le faire jusqu'à ce que la porte 207 détecte un code "énergie égale à 15" ou reçoit une commande BE de tampon vide produite par le circuit logique d'état 2230 (voir fig. 8a à 8f) et ramène au repos le registre 216 en réponse se à cette commande.Il apparaît ainsi qu'un code "énergie égale à 15" est utilisé comme dernière trame de donnees parmi plusieurs trames pour produire des mots, des propositions ou des phrases. Les commandes LA, RB et RDBY sont décodées par le décodeur de commande 211 et sont codées à nouveau par le circuit logique de commande de mémoire 217 pour être transmises vers les mémoires permanentes au moyen des broches d'instruction 10-11. Le registre de conversation 216 est placé à "1" en réponse à une commande SPK ou SPKEXT décodée et il est rame- né à "O" : (1) pendant une opération de mise à t'zéro à la mise sous tension (PUC) qui se fait automatiquement- lors- que le synthétiseur est mis sous tension > (2) par une eom- mande RST décodée ; (3) par un code "énergie égale à 15" dans une trame de données de parole ou (4) par une commande BE provenant du circuit logique d'état 2230. Le signal de sortie TALKD est un signal retardé qui permet que tous les paramètres de parole soient introduits dans le synthétiseur, avant que la parole soit émise. Le circuit logique 22 de chargement, de mémorisation et de décodage de paramètres comporte un registre d'entrée de paramètre 205 d'une capacité de sept bits qui reçoit des données en série-provenant des mémoires permanentes par l'intermédiaire du circuit logique 2250 de chargement de parole, provenant de la porte 2251 qui reçoit à son entrée les données provenant de la broche ADD8 en réponse à une commande RD émise vers la mémoire permanente par les broches d'instruction. Une mémoire à accès direct 203 de paramètres codés et des décodeurs et registres de condition 208 sont connectés pour recevoir les données introduites dans le registre d'entrée 205.Comme cela apparaîtra par la suite, chaque trame de données de parole est introduite en trois parties de six bits, par l'intermédiaire du re gistre d'entrée de paramètre 205, vers la mémoire à ac cès direct 203, en format codé, et dans laquelle la trame est mémorisée momentanément. Chacun des paramètres codés mémorisés dans la mémoire 203 est converti en un paramètre à dix bits par la mémoire permanente de paramètres 202, et il est mémorisé momentanément dans le registre d'entrée de paramètre 201. Comme cela sera expliqué par la suite en regard de la fig. 6, les trames de données peuvent etre entièrement ou partiellement introduites dans le registre d'entrée de paramètre 205, en fonction de la longueur de la trame particulière introduite. Les décodeurs des registres de condition 208 reagissent à des parties particulières de la trame de données pour mettre en place des registres de répétition, de hauteur de son nul, d'énergie nulle, d'ancienne hauteur et d'ancienne énergie. les fonctions de ces registres seront décrites par la suite en regard des fig. 8a à 81. Les décodeurs et registres de condition 208, ainsi que différents signaux de synchronisation sont utilisés pour commander les portes d'interpolation- 209.Les portes d'interpolation produisent un signal d'inhibition IN quand l'interpolation doit être inhibée, un signal de paramètre zéro ZPAR quand le paramètre doit être ramené à zéro et un signal d'autorisation de chargement de paramètre ACP qui, entre autre chose, permet de charger des données du registre d'entrée 205 dans la mémoire à accès direct de paramètres codés 203. Les paramètres du registre de sortie 201 sont appliqués à l'élément fonctionnel 23 d'interpolation des paramètres. Les paramètres de parole Kî-KîO, y compris l'énergie de la parole, sont mémorisés dans une pile K 302 et une boucle E10 304 tandis que le paramètre de hauteur est mémorisé dans un registre de hauteur 305. Les paramètres de parole et le facteur d'énergie sont appliqués par le circuit logique de recodage 301 à un multiplicateur en matrice 401 du filtre et générateur d'excitation 24.Mais il apparaît que, lorsqu'un nouveau paramètre est chargé dans le registre de sortie 201, il n'est pas introduit immédiatement dans la pile 302 ou la boucle 304, ou encore le registre 305, car la valeur correspondante dans la pile 302, la boucle 304 ou le registre 305 subit huit cy cles d'interpolation pendant lesquels une partie de la différence entre la valeur actuelle dans la pile, la bou- cle ou le registre et la valeur désirée de ce paramètre dans le registre de sortie 201 est additionnée dans la pile, la boucle ou le registre. Pratiquement les mêmes circui-ts logiques sont utilise sés pour effectuer l'interpolation de hauteur et d'énergie, et les paramètres de parole Kî-KîO. La valeur prévue du registre de sortie 201 est appliquée avec la valeur actuelle du paramètre correspondant à un soustracteur 308e Un sélecteur 307 sélectionne la hauteur actuelle provenant du circuit logique de hauteur 306, ou l'énergie actuelle, ou la donnée de coefficient K provenant du registre de transfert KElO 303, en fonction du paramètre qui se trouve actuellement dans le registre de sortie 201, et l'applique au soustracteur 308 et au circuit à retard 309.Ce der nier introduit un retard compris entre zéro et trois bits. La sortie du circuit à retard 309, avec la sortie du sous- tracteur 308, est appliquée à un additionneur 310 dont la sortie est appliquée à un circuit à retard 311. Quand le retard du circuit 309 est nul, la valeur prévue dll paramètre particulier dans le registre de sortie 201 est effectivement introduite dans la pile 302, la boucle 304 ou le registre de hauteur 305, selon ce qui convient Le retard du circuit à retard 311 est compris entre trois et zéro bits, trois bits quand le retard du circuit 309 est nul, de manière que le retard total dans le sélecteur 307, les circuits à retard 309 et 311, l'additionneur 310 et le soustracteur 308 soit constant.Par la commande des retards des circuits à retard 309 et 311, la totalité, la moitié, le quart ou le huitième de la différence émise par le soustracteur 308 (c'est-à-dire la différence entre la valeur prévue et la valeur actuelle) est additionné à nouveau à la valeur actuelle du paramètre. Grâce à la com- mande des retards de la manière indiquée dans le tableau I, une interpolation relativement régulière d'un paramètre en huit phases est faite. La demande de brevet des Etats-Unis d'numérique n 905 328 précitée décrit, en regard de sa fig. 7, un filtre de synthèse de parole dans lequel des coefficients de parole K1-K9 sont mémorisés continuellement dans la pile K, jusqu'à ce qu'ils soient corrigés, tandis que le coefficient KîO et l'énergie de la parole (désignée par A dans cette demande de brevet) sont périodiquement échangés. Dans l'interpolateur de paramètre 23, les coefficients de parole B1 à K9 sont de même mémorisés dans la pile 302 jusqu'à ce qu'ils soient corrigés tandis que le paramètre d'énergie et le coefficient K10 échangent leur place dans la pile 302, pendant un cycle de 20 périodes de fonctionnement du filtre et générateur d'excitation 24.A cet effet, la boucle ElO 304 mémorise le paramètre d'énergie et le coefficient E10 et les introduit alternativement dans la position appropriée de la pile K 302. le registre de transfert KElO 303 est chargé avec le paramètre K10 ou le paramètre d'énergie provenant de la boucle ElO 304 ou le coefficient de parole Kî-K9 approprié provenant de la pile K 302, pour l'interpolation par les circuits logiques 307-311. Il apparaît que le circuit logique de recodage 301 applique de préférence un algorithme aux données provenant de la pile K 302, avant que c-es données soient appliquées au multiplicateur 401. le circuit de recodage 301 permet donc de réduire les dimensions du multiplicateur 401, comparativement à celui décrit dans la demande de brevet des Etats-Unis d'Amérique n 905 328 précitée. Le filtre et générateur d'excitation 24 comporte le multiplicateur en matrice 401 dont la sortie est connectée à un additionneur-multiplexeur 402. La sortie de ce dernier est connectée à l'entrée d'un additionneur 404 dont la sortie est reliée à une pile de retard 406 et à un multiplicateur-multiplexeur 415. le signal de sortie de la pile de retard est appliqué à une entrée de l'additionneur-multiplexeur 402 et à un registre Y 403. La sortie du registre Y 403 est connectée à une entrée du multiplicateur-multiplexeur 415 ainsi qu'à un circuit logique de coupure 425. La sortie du multiplicateur-multiplexeur 415 est reliée à une entrée du multiplicateur en matrice 401. Le filtre et générateur d'excitation 24 u tilise le filtre numérique décrit dans la demande de brevet des Etats-Unis d'numérique n 905 328 précitée.Différentes interconnexions mineures-ne sont pas représentées sur la fig. 4b, pour clarifier, mais elles seront décrites en détail en regard des fige 10a, 10b, 11a et llb. La disposition des éléments ci-dessus correspond généralement à celle décrite en regard de la fig. 7 de la demande de brevet des Etats-Unis d'numérique n 905 328 précitée ainsi, le multiplicateur 401 correspond à l'élément 30', l'additionneur multiplexeur 402 correspond aux élé- ments 37b', 37c' et 37d', les portes 414 (fig. 11a et 11b) cqrrespondent à l'élément 33', la pile de retard 406 correspond aux éléments 34' et 35', le registre Y 403 correspond à l'élément 36' et le multiplicateur-multiplexeur 415 correspond aux éléments 38a 38b, 38c et 38d. Les données d'excitation vocale sont fournies par la porte 408 de sons sourds ou sonores. Comme cel sera expliqué plus en détail par la suite, les paramètres introduits dans la porte dtentrée de paramètre 205 sont four- nis en format de données comprimées. Selon le principe de compression de données utilisé, quand le paramètre codé de hauteur est nul, dans le registre d'entrée 205, il est interprété comme une condition sourde par les décodeurs et registres de condition 208. La porte 408 répond en fournissant des données aléatoires provenant du générateur sourd 407 comme entrée d'excitation. Mais lorsque la valeur du paramètre codé de hauteur est différente, ceparamètre est décodé par la mémoire permanente 202, chargé dans le registre de sortie de paramètre 201 et introduit éventuellement dans le registre de hauteur 305" soit directement, soit après l'opération d'interpolation déjà décrite. Sur la base de la période indiquée par le nombre -dans le registre de hauteur 305, une excitation vocale est extraite de la mémoire permanente d'oscillations 409. Comme cela a été décrit dans la demande de brevet des Etats-Unis d'Amérique n 905 328 précitée, le signal d'excitation vocale peut etre une fonction pulsée ou toute autre fonction répétitive, par exemple une fonction d'oscillation répétitive. Dans le présent mode de réalisation, une oscillation variable a été choisie car elle tend à réduire le "flou" de la parole produite (car elle reproduit plus exactement l'effet des cordes vocales qu'une fonction pulsée). L'oscillation est produite répétitive ment par la mémoire permanente 409. Cette dernière est adressée par le registre de compteur 410 dont l'adresse est incrémentée par un circuit 411 d'addition d'une unité.L'adresse dans le registre 410 continue à progresser dans le circuit d'addition 411 et elle est mise en recirculation par le circuit logique 412 de mise au repos jusqu'à ce que le comparateur d'amplitude 413 qui compare la valeur de l'adresse émise par le circuit d'addition 411 aveo le contenu du registre de hauteur 305 indique que la valeur da registre 410 est égale ou supérieure à la valeur dans le registre de hauteur 305 et, à ce moment, le circuit de mise au repos 412 ramène à zéro l'adresse dans le compteur 410. La fonction d'oscillation de la mémoire permanente 409 commence à l'adresse zéro et se prolonge sur environ 50 adresses.Le registre de compteur 410 et la mémoire permanente d'oscillation 409 sont réalisés de manière que des adresses supérieures à 50 ne provoquent l'é- mission d'aucune partie de la fonction d'oscillation de la mémoire permanente 409 vers la porte sourde 408. La fonction d'oscillation est ainsi produite répétitivement sur une période liée à la hauteur pendant la parole sonore. La fig. 5 montre les relations de temps entre les apparitions de différents signaux de rythme produits dans la pastille de synthétiseur 10. Elle montre également les relations de temps par rapport à l'introduction d'une nou velle trame de données, à l'instant TD, dans la pastille 10, ainsi que les relations de temps avec les interpolations effectuées sur les paramètres introduits, les relations de temps des opérations ci-dessus avec les périodes du filtre en échelle ainsi que les relations entre tous les signaux d'horloge de base précités. Le synthétiseur est de préférence réalisé avec des circuits logiques du type à charge préalable et à déchar ge conditionnelle et, par conséquent, la fig. 5 montre des signaux d'horloge 1-4 4 qui peuvent être utilisés de façon appropriée avec ces circuits logiques. Ce sont deux phases d'horloge principale 1 et #2 et deux phases d'horloge de charge préalable #3 et 4. La phase #3 passe au niveau bas pendant la première moitié de la phase #2 et remplit donc une fonction de charge préalable. Un groupe de signaux d'horloge #1-#4 est nécessaire pour faire passer un bit de données, ce qui correspond donc à la période. Les périodes sont désignées par T1-T20 et durent de préférence chacune environ 5 microsecondes. Le choix d'une période de l'ordre de 5 microsecondes permet, comme cela apparaîtra par la suite, d'émettre des données par le filtre numérique à une fréquence de 10 kilohertz (c'est-à- dire à une période de 100 microsecondes) correspondant à une réponse en fréquence de 5 kilohertz dans la section de sortie numérique-analogique 25 de la fig. 4b. Mais il apparaît que, en fonction de la réponse en fréquence qui est souhaitée et du nombre des coefficients de parole u- tilisés,ainsi gne'du type des circuits logiques utilisés, la période ou la fréquence des signaux d'horloge et des phases d'horloge de la fig. 5 p e ut être éventuellement modifiée Comme cela est expliqué dans la demande de brevet des Etats-Unis d'Amérique no 905 328 précitée, la durée du cycle du filtre numérique du filtre et générateur d'exci- tation 24 comprend de préférence 20 périodes T1-T20. Pour des raisons qui n'importent pas ici, la numérotation de ces périodes diffère de celle ~décrite dans la demande de brevet précitée. Pour faciliter la compréhension des différences de numérotation des périodes, les deux nume- rotations apparaissent sur la ligne 500 de la fig. 5. Sur cette ligne, les périodes T1-T20 gui ne sont pas entre parenthèses identifient celles qui correspondent à la convention de la présente description.Celles qui sont entre parenthèses correspondent à la convention de la demande de brevet précitée. Ainsi, la période T17 équi- vaut à la période (9). La référence 501 désigne des signaux de synchronisation de comptage de paramètres PC. Dans ce mode de réalisation, 13 signaux PC sont prévus, PC=O à PC=12. Les 12 premiers PC=O à PC=11 correspondent aux instants où les paramètres énergie, de hauteur et Kî-KîO sont disponibles respectivement dans le registre de sortie 201. Chacun des 12 premiers signaux PC couvre deux cycles, qui sont désignés par A et B. Chaque-eycle commence à la période D17 et se poursuit jusqu'à la période T17 suivante. Pendant chaque signal PC, la valeur prévue du registre de sortie 201 est interpolée avec la valeur existante dans la pile K 302 de l'interpolation de paramètre 23. Pendant le cycle A, le paramètre interpolé est extrait de la pile 302, de la boucle ElO - 304 ou du registre 305, selon le cas, pendant une période- appropriée. Pendant le cycle B, la valeur nouvellement interpolée-est introduite à nouveau dans la pile K (ou la boucle ElO ou le registre de hauteur). Le treizième signal PC, PC=12, est prévu pour des raisons de synchronisation, de manière que les 12 paramètres soient interpolés une fois pendant chaque période d'interpolation de 2,5 microsecondes. Comme cela a été expliqué en regard de l'interpolateur de paramètre 23 de la fig. 4b et du tableau IV, 8 interpolations sont effectuées pendant chaque introduction d'une nouvelle trame de données dans le synthétiseur 10, provenant des mémoires-12a-12b. Cela apparaît sous la référence 502 de la fig. 5 qui montre les signaux de syn -chronisation DIVA, DIV2, DIV4 et DIV8. Ces signaux de synchronisation apparaissent pendant des comptages spécifiques d'interpolation (IC). Huit de ces comptages d'interpolation sont prévus, ICO-IC7. De nouvelles données sont introduites dans le synthétiseur pendant ICO, en provenant des mémoires permanentes 12a-12b. Ces nouvelles valeurs prévues des paramètres sont ensuite utilisées pendant les huit comptages d'interpolation suivants, IG1 à ICO ; les paramètres existants dans le registre de hauteur 305, la pile K et la boucle ElO 304 sont interpo lés une fois pendant chaque comptage d'interpolation. Au dernier comptage d'interpolation, ICO, la valeur actuelle des paramètres dans le registre de hauteur 305, la pile K 302 et la boucle ElO 304 atteint finalement les valeurs prévues, préalablement introduites vers la dernière période ICO et, par conséquent, de nouvelles valeurs prévues peuvent à nouveau être introduites sous forme d'une nouvelle trame de données.Etant donné que chaque comptage d'interpolation se fait en une période de 2,5 millisecon- des, la période avec laquelle les nouvelles trames de données sont introduites dans la pastille de synthétise dure 20 millisecondes, ou équivaut à une fréquence de 50 hertZ Le signal DIV8 correspond aux comptages d'interpolation dans lesquels un huitième de la différence produite par le soustracteur 308 est additionné aux valeurs actuelles dans l'additionneur 310 tandis que, pendant le signal DIV4, un quart de la différence est additionné et ainsi de suite. Ainsi, pendant le signal DIV2, la moitié de la différence provenant du soustracteur 308 est additionnée à la valeur actuelle du paramètre dans l'additionneur 310 et, enfin, pendant DIV1, la différence totale est additionnée dans l'additionneur- 310. Comme cela a été indiqué précédemment, les effets de cette interpolation apparaissent sur le tableau I. Il a déjà été indiqué que de nouveaux paramètres sont introduits dans le synthétiseur de paroi à une fréquence de 50 hertz. Il apparaîtra ensuite que, dans l'in- terpolateur de paramètre et le générateur d'excitation 24 de la fig. 4b, les données de hauteur, les données d'énergie et les paramètres E1-K10 sont mémorisés et utilisés comme des nombres binaires à dix bits.Si chacun des douze paramètres était corrigé avec un nombre à dix bits, à une fréquence de 50 hertz d'une source extérieure, par exemple les mémoires permanentes 12a et 12b, cela impose rait un débit binaire de 12 x 10 x 50, soit 6000 hertz0 Des techniques de compression de données qui seront ex- pliquées ci-après réduisent le débit binaire nécessaire pour le synthétiseur 10 à une fréquence de l'ordre de 1000 à 1200 bits par seconde. Ce qui importe encore davantage est que cette compression qui sera décrite ne dégrade pas de façon appréciable la qualité de la parole produite, comparativement à l'utilisation de données non comprimées. La fig. 6 illustre schématiquement le principe adopté pour la compression des données. Cette figure montre quatre longueurs différentes de trames de données. L'une, représentée en A ou trame sonore, a une longueur de 56 bits, une autre, représentée en E3 et appelée trame sourde, a une longueur de 33 bits, tandis qu'une autre encore, représentée en C et appelée "trame de répétition11, a une longueur de Il bits et une autre encore, représentée en D, qui peut être appelée une trame d'énergie nulle ou d'énergie égale à 15, a une longueur de 4 bits seulement. La "trame sonore fournit 4 bits de données pour un paramètre codé d'énergie ainsi que 4 bits codés pour le paramètre K7. Six bits de données sont réservés pour chacun des trois paramètres codés, deux hauteurs, K1 et K2. Cinq bits de données sont réservés pour les paramètres K3 à K6. En outre, trois bits de données sont prévus chacun des trois paramètres codés de parole K8=K10 et, enfin, un autre bit désigné par R est reservé pour un bit de répétition. Au lieu d'introduire 10 bits de données binaires pour chacun des paramètres, un paramètre codé est introduit et il est converti en un paramètre à 10 bits par l'adressage de la mémoire permanente de paramètres 202 avec le paramètre codé. Ainsi, par exemple, le coefficient K1 peut avoir l'une quelconque de 36 valeurs différentes, en fonction du code à 6 bits de ce coefficient, chacune des 36 valeurs étant un coefficient numérique à 10 bits mémorisés dans la mémoire de paramètres 202.Ainsi, les valeurs réelles des coefficients K1 et K2 peuvent être l'une de 36 valeurs différentes tandis que les valeurs réelles des coefficients K3 à K6 peuvent être l'une de 20 valeurs différentes. le coefficient K7 peut être l'une de 16 valeurs différentes et les valeurs des coefficients K8 à E10 peuvent être l'une de 8 valeurs différentes. Le paramètre codé de hauteur a une longueur de 6 bits et il peut donc avoir l'une de 64 valeurs différentes.Mais seu- les 63 d'entre elles reflètent des valeurs réelles de hauteur, le code de hauteur 000000 étant utilisé pour désir gner une trame sourde de données. le paramètre d'énergie codé a une longueur de 4 bits et il peut donc avoir normalement 16 valeurs possibles à 10 bits ; mais un paramètre d'énergie codé égal à 0000 indique une trame de silence, apparaissant par exemple pendant des pauses et entre des mots, des phrases, etc. Un paramètre codé d'énergie égal à 1111 (énergie égale à 15) est utilisé par ailleurs pour indiquer la fin d'un segment de parole, indiquant ainsi que le synthétiseur arrete de parler.Parmi les 16 codes disponibles pour le paramètre codé d'énergie, 14 sont donc utilisés pour désigner des niveaux différents d'é- nergie de parole à 1Q bits. Les coefficients codés K1 et K2 comportent plus de bits que les coefficients K3-K6 qui, à leur tours compor- tent davantage de bits que les coefficients codés K7 à K10, car le coefficient K1 a un plus grand effet sur la parole que K2 qui, luimeAme, a ut plus grand effet-sur la parole que E3, et ainsi de suite pour les coefficients d'ordres inférieurs. Ainsi, compte tenn de la plus grande signification des coefficients K1 et K2 par rapport au coefficient K8 à K10, davantage de bits sont utilisés dans le format codé pour définir les coefficients K1 et K2 que les coefficients K3-K6 ou K7-K10. Il apparaît aussi que les données de parole sonore nécessitent davantage de coefficients pour représenter correctement la parole que les paroles sourdes et, par conséquent, lorsque des trames sourdes apparaissent, les coefficients K5 à KîO ne sont pas corrigés mais sont simplement ramenés à zéro. Le synthétiseur sait aucune trame sourde est émise lorsque le paramètre de hauteur non codée est égal à 000000. il est également apparu que, pendant la parole, il arrive souvent que les paramètres ne changent pas de façon importante pendant une période de 26 secondes plus particulièrement, les coefficients K1-K10 peuvent souvent rester presque constants. Ainsi, une trame de répétition est utilisée dans laquelle une nouvelle éne-rgie et une nouvelle hauteur sont introduites dans le synthétiseur tandis que les coefficients K1-K10 précédemment introduits restent inchangés. Le synthétiseur reconnaît la trame de répétition à 10 bits car le bit de répétition entre lténergie et la hauteur est à ltétat "1" tandis qu'il est normalement à l'état "O".Comme cela a déåà ét indiqué, il apparaît des pauses entre des paroles ou à la fin de la conversation qui sont de préférence indiquées au synthétiseur ; ces pauses sont indiquées par une trame d'énergie codée égale à zéro et, à ce moment, le synthétiseur reconnaît que quatre bits seulement doivent être échantillonnés pour cette trame. D'une manière similaire, quatre bits seulementsont échantillonnés pour une'éner- gie égale à 15. L'utilisation de valeurs codées pour la parole au lieu des valeurs réelles permet seule de réduire le débit de donner à 55 X 50, soit 2750 bits par seconde. De plus, grâce à l'utilisation de trames à longueurs variables, comme le montre la fig. 6, le débit de données peut encore être réduit à environ 1000 à 1200 bits par seconde, en fonction du haut-parleur et du texte énoncé. Les différentes parties du synthétiseur de parole des fig. 4a et 4b seront maintenant décrites en regard des fig. 7A à 14b qui représentent en détail les circuits lo giqua réalisés sur une pastille semi-conductrice, par exem ple, pour former le synthétiseur 10. La description qui va suivre, faite en regard des dessins, mentionne des si gnaux logiques disponibles en de nombreux points des cir cuits. Il faut rappeler que, dans des circuits MOS à ca nal P, un "O" logique correspond à une tension négative, c'est-à-dire Vdd, tandis qu'un niveau logique "1" cor respond à une tension nulle, c'est-à-dire Vss.Il faut en outre rappeler que les transistors MOS à canal P re présentés sur les figures précitées sont conducteurs lorsqu'un niveau "O", c'est-à-dire une tension négative, est appliqué aux grilles respectives. Lorsqu'un signal logique est mentionné sans un trait au-dessus, le signal doit être interprété comme un état logique "VRAI" c'està-dire qu'un bit "1" indique la présence du signal (Vss) tandis qu'un bit "O" indique l'absence du signal (Vdd). Les noms de signaux logiques avec un trait au-dessus sont "FAUX"; c'est-à-dire qu'un bit "0" (Vdd) indique la présence du signal tandis qu'un bit "1" (Vss) indique que le signal n'est pas présent. Il est également bien entendu que le chiffre 3 dans des portes commandées par horloge indique que la phase 3 est utilisée pour une charge préalable tandis qu'un chiffre 4 indique que la phase #4 est utilisée comme horloge de charge préalable. Un "S" dans la porte indique que sa commande est statique. Les fig. 7a et 7d forment un schéma logique détaillé et composite du circuit logique de synchronisation du synthétiseur 10. Le compteur 510 est un compteur à décalage pseudo-aléatoire comprenant un registre à décalage -510a et un circuit logique de réaction 510b. Le compteur 510 compte de façon pséudo-aléatoire et les sorties "1" et "0" du registre à décalage 510a sont appliquées à la section d'entrée 511 d'une matrice logique programmable de synchronisation. Les différentes périodes décodées par la matrice logique programmable sont indiquées près de ces ligules de sortie.La section 511c de la matrice logique programmable de synchrohisation est connectée à une matrice logique programmable de synchronisation de sortie 512 produisant différentes combinaisons et séquences de signaux de périodes de temps, par exemple T pair, T10-T18, etc. Les sections 511a et 511b de la matrice logique 511 seront décrites par la suite. Le comptage de paramètres dans lequel le synthéti- seur fonctionne est maintenu par un compteur de parame- tre 513. Ce dernier comporte un circuit d'addition d'une unité et des circuits gui peuvent reagir à des signaux SLOW et SLOW D de mode lent dans un autre mode de réalisation. Dans le mode SLOW, le compteur de paramètre ré pète deux fois le cycle A du comptage de paramètre (pour un total de trois cycles A) avant d'entrer dans le cy cle B. Autrement dit, la période du comptage de paramètre est doublée de sorte que les paramètres appliqués au filtre en échelle sont corrigés et interpolés à la moitié de la fréquence normale.Pour assurer que les paramètres introduits ne sont interpolés qu'une fois pendant chaque comptage de paramètres dans le cas de fonctionnement en parole lente, chaque comptage de paramètre comporte trois cycles A suivis par un cycle B. Il faut rappeler que, pendant le uycle A, l'interpolation commence et que, pendant le cycle B, les résultats interpolés sont introduits à nouveau dans la pile K 302, dans la boucle ElO ou le registre de hauteur 305, selon le cas.Ainsi, la simple répétition du cycle A n'a pas d'autre effet que de calculer à nouveau la même valeur d'un paramètre de parole mais, étant donné qu'il n'est introduit qu'une fois dans la pile K 302, la boucle Ego 304 ou le registre de hauteur 305, les résultats de l'interpolation immédiatement avant le cycle E3 sont maintenus. Par conséquent, dans un autre mode de réalisation, le module de parole peut être commandé pour parler à une vitesse plus lente que la vitesse normale. Dans le présent mode de réalisation, cette possibilité n'est pas souhaitée et, par conséquent, les entrées SLOW et SLOW D sont maintenues à Vss. Etant donné que le compteur de paramètre 513 comporte un circuit d'addition d'une unité, les résultats qu'il émet, PC1-PC4, représentent en forme binaire le comptage de paramètres particuliers dans lequel le synthétiseur fonctionne. La sortie PC1O indique dans quel cycle, A ou B, le comptage de paramètres se trouve. La valeur décimale du comptage de paramètres est décodée par la matrice logique programmable de synchronisation 514 qui est représentée à côté de la matrice 511, avec des indications telles que PC=O, PC=1, PC=7, et ainsi de suite. La relation entre les paramètres particuliers et la valeur de PC apparaît sur la fig. 6. Des parties de sortie 511a et 511b de la matrice logique programmable 511 sont également interconnectées avec des sorties de la matrice de synchronisation 514 par le passage au niveau haut du signal de transfert K (TK) pendant T9 de PC=2 ou T8 de PC=3 ou 27 de PC=4, et ainsi de suite jusqu'à TI de PC=100 D'une manière similaire, le signal de synchronisation de chargement de paramètre LDP passe au niveau haut pendant 25 de PC=O ou T1 de PC=1 ou T3 de PC=2, et ainsi de suite jusqu'à T7 de PC=11.Il apparat que le signal TK est utilisé pour commander le transfert de données du registre de sortie de paramètre 201 vers le soustracteur 308, ce transfert se faisant à des instants T différents en fonction du comptage de paramètres particuliers du compteur, afin d'assurer que le paramètre approprié est émis par le registre de transfert KElO 303 Le signal LDP est utilisé en combinaison avec le registre d'entrée de paramètre pour commander le nombre des bits qui sont introduits en fonc- tion du nombre des bits associés avec le paramètre ae chargé;, d'après le nombre des bits de chaque paramètre codé comme le définit la fig. 6. Le compteur d'interpolation 515 comporte un registre à décalage et un circuit d'addition d'une unité pour effectuer le comptage binaire du cycle particulier d'inter- polation dans lequel le synthétiseur fonctionne. La relation entre le comptage particulier d'interpolation dans lequel le synthétiseur fonctionne et les signaux de syn- chronisation DIVA, DIV2, DIV4 et DIV8 qui en proviennent sont expliQués en détail en regard de la fig 6, et toute autre explication serait donc superflue.Il faut cependant noter que le compteur d'interpolation 515 comporte un re- gistre 516 à trois bits qui est chargé à TI. La sortie du registre à trois bits 516 est décodée par des portes 517 pour produire les signaux de synchronisation précités DIV1 à DIV8. Le compteur d'interpolation 515 réagit à un signal RESETF provenant du compteur de paramètre 513, permettant au compteur d'interpolation 515 de ne progresser qu'après PC=12. Les fi, 8a à 8m forment un schéma composite et détaillé du circuit logique d'interface 21 entre les mémoires permanentes et l'unité centrale de traitement. Le registre d'entrée de paramètre 205 est un registre à dé- calage à 16 bits dont la plupart des étages ont une capacité de 2 bits. Dans le présent mode de réalisation, les étages sont à deux bits car les mémoires permanentes 12a et 12b émettent des données à la moitié de la fréguence à laquelle ces données sont normalement transmises dans le synthétiseur 10. Les données codées du registre d'entrée de paramètre 205 sont appliquées sur des lignes INO-INS vers la mémoire à accès direct 203 de paramètres codés qui est adressée par PC1-PC4 pour indiquer le paramètre codé qui doit etre mémorisé. Le contenu du registre 205 est contrôlé par la porte 207 tous les 1, la porte 206 tous les "O" etle registre de répétition 208a. La porte 206 vérifie tous les "0' dans des 4 bits de moindre poids du registre 205 tandis que la porte 207 vérifie tous les "1" pour ces mêmes. bits. La porte 207 réagit également aux signaux PCO, DIVI, 216 et PC=O de sorte que la condition "O" n'est contrôlée que pendant le moment oìL le paramètre codé d'énergie est chargé dans le registre de paramètre 205. Dans ce mode de réalisation, le bit de répétition apparaît immédiatement devant le paramètre codé de hauteur; par conséquent, il est controlé pendant le cycle A de PC=1.Le registre de hauteur 208b est positionné en réponse à tous les "O" dans le paramètre codé de hauteur-et il réagit non seulement à la porte 206, mais également aux deux bits de plus grand poids des données de hauteur sur la ligne 222, ainsi qu'à PC=1. Le registre de hauteur 208b est positionné lorsque le paramètre codé de hauteur est un 000000, indiquant que la parole doit être sourde. Le registre 208 d'énergie égale à zéro réagit au signal de sortie de la porte 206 et au signal PC=O en vérifiant si tous les "O" ont été introduits comme paramètres codés d'énergie, et il est positionné en réponse à cet essai. le registre 208d d'ancienne hauteur mémorise le signal de sortie du registre 208b provenant de la trame précédente de données de parole tandis que le registre 208e d'ancienne énergie mémorise la sortie du registre 208c depuis la trame précédente de données de parole.Les contenus du registre 208d d'ancienne hauteur et du registre 208b de hauteur égale à zéro sont comparés dans des portes de comparaison 209c dans le but de produire un signal d'inhibition INHIBAIT. Ce signal inhibe les interpolations, ce qui est souhaitable pendant les changements de parole sonore à sourde ou de parole sourde à sonore, afin que les nouveaux paramètres de parole soient introduits automatiquement dans la pile E -302, la boucle E10 304 et le registre de hauteur 305, plutôt que d'être interpolés plus lentement dans ces éléments de mémoire.De plus, les contenus du registre 208e d'ancienne énergie et du registre 208c d'énergie égale à zéro sont vérifiés par la porte NON-ET 209d afin d'inhiber linter polation pendant un passage dune trame de silence à une trame de parole. Les signaux de sortie de la porte NON-ET 209d et des portes 209c sont appliqués à une porte NON-ET 209e dont la sortie est inversée par un inverseur 236 pour produire le signal INHIBAIT. Les registres 208a à 208c sont ramenés au repos par la porte 225 et les registres 208d et 208e sont ramenés au repos par la porte 226. Quand le signal d'excitation est sourd, les coefficients K5-K10 sont placés à zéro, comme cela a déjà été indiqué.Cela est fait en partie par l'action de la porte 209b qui produit un signal ZPAR quand la hauteur est égale à zéro et quand le compteur de paramètre est au-dessus de 5, comme cela est indiqué par PC5 depuis la matrice logique programmable 514. Les fig. 8a à 8m montrent également un registre de commande 210 qui comporte trois circuits bistables 210a, b et c qui verrouillent les données aux broches D1, D2 et D3 en réponse à un signal LDCE d'autorisation de chargement de commande. Le contenu du registre de commande 210 est décodé par le décodeur de commande 211. Quand le décodeur de commande 211 décode une commande LA, les 4 bits de données aux broches D7, D6, D5 et D4 de la ligne omnibus de données 17 sont verrouillés dans le registre d'adresse 213. La valeur d'adresse qui se trouve dans le registre d'adresse 213 est couplée par les tampons 214 aux broches ADD1-ADD8, vers les mémoires permanentes 12a et 12b. De plus, la commande LA est appliquée à un circuit logique RB/LA 250 qui est utilisé pour produire le signal de broche d'instruction Il afin de commander les mémoires permanentes 12a et 12b. Le circuit logique 250 produit également le signal LAFIN pour indiquer la fin de la commande LA. Quand le décodeur de commande 210 décode une commande RDBY de lecture de multiplet, les données mémorisées dans les mémoires permanentes 12a et 12b sont accessibles à une unité centrale de traitement extérieure. La commande RDBY provoque la lecture des 8 bits de données suivants dans les mémoires permanentes 12a et 12b, dans le registre de données 212. La commande RDBY est introduite dans la porte 291 du circuit 290 de commande de registre de données. La sortie de la porte 291 est utilisée pour commander les tampons 212a et pour émettre les données qui se trouvent dans le registre de données 212, sur les broches DO-D7 de la ligne omnibus de données 17.Si la commande RDBY est précédée immédiatement par une commande LA aux portes 271 et 272 du circuit 270 d'état de machine, le signal résultant qui passe par la porte 274 produit un signal à la broche d'instruction I03, à la porte 273. Ce signal de sortie 103 est utilisé pour initialiser le compteur dans les mémoires permanentes 12a et 12b. La commande RDBY est ensuite retardée après son passage par les portes 275a et 275b, par un registre temporisateur 276a, b et c. Ce dernier est positionné à l'instant 92 et ramené au repos à l'instant 217. Ce retard donne un temps suffisant pour l'initialisation du compteur des mémoires permanentes 12a et 12b. Le signal RDBY est également appliqué à la porte 278 du circuit 270 d'état de machine.Le signal de sortie de la porte 278 est appliqué aux portes 277 et il est utilisé pour produire le signal RDBYEN d'autorisation de lecture de multiplet à la sortie de la porte 279. Ce signal est appliqué à la porte 292 du circuit logique 290 de commande de registre de données, aux instants T impairs et il est utilisé pour produire les signaux à la broche d'instruction I02 qui font sortir les données des mémoires permanentes 12a et 12b, dans le registre de données 212.Si la commande RDBY n'est pas précédée immédiatement par une commande LA (quand le compteur des mémoires permanentes 12a et 12b est déjà initialisé), la commande RDBY est introduite à la porte 281 du circuit d'état de machine 270, et le signal à la broche d'instruction I03 ainsi que le retard correspondant au temporisateur 276 ne sont pas utilisés. Si le décodeur de commande 211 décode une commande RB de lecture et de branchement; le synthétiseur 10 peut adresser indirectement des zones des mémoires permanentes 12a et 12b. Cela se fait par l'application de la commande RB au circuit logique RB/LA 250 qui produit les signaux aux broches d'instruction Il et I04, qui sont transmis aux mémoires permanentes 12a et 12b. En outre, la commande RB est appliquée au temporisateur RE 252 qui la retarde de 240 microsecondes et produit ensuite un signal RBFIN de fin de lecture et de branchement.Le signal RUPIN indique que l'instruction de lecture et branchement a été exécutée par les mémoires permanentes 12a et 12be La commande RE est également appliquée au circuit d'état de machine 27OD aux-portes 272 et 282. Mais étant donné que les mémoires permanentes 12a et 12b produisent un signal intérieur à la broche d'instruction 10 pendant l'opération de lecture et branchement, la porte 282, par l'intermédiaire de la porte 274, inhibe le signal de la broche d'instruction 10 normalement produit par le circuit 270 d'état de machine Quand le décodeur de commande 211 décode une commande RST de mise au repos, cette commande est utilisée soit seule, soit en combinaison avec le signal PUC de mise sous tension pour initialiser ou ramener au repos diffé rents circuits dans l'ensemble du synthétiseur 100 Quand le décodeur de- commande 211 décode une commande de conversation SPK, le synthétiseur 10 produit de la parole synthétique en utilisant les paramètres codés de parole mémorisés dans les mémoires permanentes 12a et 12b.Cela se fait par le circuit 251 d'autorisation de conversation qui produit un signal SPEN d'autorisation de conversation utilisé pour positionner les circuits bistables de conversation 216a, b et c. Le circuit bistable 216a produit un signal TALES d'état de conversation utilisé dans tout le synthétiseur 10 pour indiquer que de la parole est produite.Les circuits basculeurs 216a, b et c restent à l'état i jusqu'à ce qu'ils soient ramenés à "0" par le circuit basculeur 232a ou 232b, dans le cas : 1) d'un signal de mise sous tension PUC et/ou de mise au repos RST ; 2) d'un signal "énergie égale à 15" détecté par la porte 207 ; ou 3) dans le mode extérieur de parole, qui sera décrit par la suite, oU un signal est produit indiquant que le tampon est vide et que le décodeur de commande 211 est inhibé. La commande SPK est également appliquée à la porte 281 du circuit d'état de machine 270 dans lequel il est utilisépour produire un signal SPKFIN de fin de conversation. Quand le décodeur de commande 211 détecte une commande SPKEXT de conversation extérieure, le synthétiseur passe au mode de conversation extérieure. Dans ce mode de fonctionnement, des paramètres codés de parole provenant dune source extérieure, de préférence de l'unité centrale de traitement d'un calculateur commercial ou grand publie, sont introduits sur les broches DO-D7 de la ligné omnibus de données 17. Les paramètres codés de parole aux broches D0-D7 sont introduits dans une mémoire tampon 2215 au premier rentré, premier sorti qui est organisée comme une mémoire à 16 x 8, entrée en parallèle sortie en-série. Les paramètres codés de parole sont introduits dans la mémoire 2215 par le circuit de commande 2210. Ce dernier émet un multiplet de données chaque fois qu'un signal WBYI! d'écriture de multiplet est émis par le circuit logique d'entréegsortie 260. Les données de parole de la mémoire 2215 sont introduites en série dans le registre d'entrée de paramètre 205 pendant le mode de conversation extérieurs et la synthèse de parole a lieu. Ce mode de fonctionnement se déroule de la manière suivante. Le circuit de conversation extérieure 253 dont l'entrée reçoit le signal SPEXT produit un signal DDIS d'inter diction de décodage qui interdit le décodeur de commande 211, assurant ainsi que les données aux broches DO-D7 sont traitées comme des données de parole, plutot que des données d'instruction. Le circuit de conversation extérieure 253 produit également un signal SPKEE de limite de conversation extérieure qui vide la mémoire 2215 en initialisant le compteur 2220 et en produisant un signal CLR de mise au repos vers le circuit de commande 2210. La mémoire 2215 est également associée avec un circuit logique d'état 2230 qui produit deux signaux. Le signal BL de tampon bas est produit chaque fois que le tampon 2215 est à moitié plein.Ce signal est utilisé pour indiquer à l9u- nité centrale de traitement que le synthétiseur doit être desservi. Le circuit d'état 2230 produit également un signal BE de tampon vide qui indique que le tampon 2215 est vide. Le signal BE est utilisé pour ramener au repos le registre de conversation 216 par la porte 232b. Le signal DDIS est également utilisé par le circuit 2240 d'entrée/ sortie pour produire un signal SSE d'autorisation de décalage en série qui permet au circuit de commande 2210 de décaler en série des données de parole hors du tampon 2215 par l'intermédiaire du circuit 2250 de chargement de parole, et dans le registre d'entrée de paramètre 205.Le circuit logique d'interface 21 entre les mémoires permanentes et l'unité centrale de traitement est également as socié avec un circuit logique 260 d'entrée/sortie et un circuit d'interruption 2260. Le circuit d'entrée/sortie 260 produit une commande LDCE d'autorisation de charge ment de commande qui permet au registre de commande 210 de verrouiller une commande. Cela se fait par un circuit bistable 261 qui est placé à "1" par le signal PUC de mise sous tension ou par les signaux de "fin" des diffé- rentes commandes5, le circuit bistable 262 qui est placé à i par la sortie du circuit bistable 261 ainsi que les signaux DDIS d'interdiction de décodeurS WS de sélection d'écriture et DISP de disponibilité.Par conséquent le signal d'autorisation de chargement de commande est produit à la sortie du circuit bistable 263 lorsque : (1) aucune commande n'est en cours d'exécution ; (2) le décodeur de commande 211 n'est pas interdit ; (3) un signal WS de sélection d'écriture est présent : et (4) le synthétiseur 10 vient juste de détecter le signal de sélection d'écriture (DISP au niveau haut). Le circuit d'entrée/sortie 260 produit également le signal WDYG d'écriture de multiplet qui permet au circuit de commande 2210 de charger un multiplet à 8 bits de paramètre codé de parole au niveau supérieur du tampon 2215.Cela se fait en utilisant un circuit bistable 264 qui est-placé à "1" par une commande WS de sélection d'écriture1 lorsque les conditions suivantes existent : (1) le décodeur de commande 211 est interdit par un signal DDIS d'interdiction de décodage, indiquant qu'une commande de parole extérieure a été exé cutée : (2) le niveau-C0 du tampon 2215 est vide ; et (3) le synthétiseur 10 n'est plus en train d'exé uter une commande précédente (le signal DISP est au niveau haut). Le signal WBYU d'écriture de multiplet est alors émis à la sortie de la porte 265. Le circuit 260 d'entrée/sortie produit également le signal DISP à la sortie de la porte 267 en réponse à un signal d'entrée de sélection de lecture ou de sélection d'écriture provenant de l'unité centrale de traitement. Quand le signal DISP est au niveau haut, l'unité centrale de traitement est liée au module de parole jusqu'au moment où le signal DISP est interrompu par la porte 266.Cette dernière ramène ce signal à zéro lorsque l'un quelconque des signaux suivants apparaît : (1) un signal WBYT est produit à la sortie de la porte 265 indiquant que le multiplet de données sur la ligne omnibus de données 17 a été lu dans le tampon 2215 ; (2) le signal SR2 est produit par les tampons 212f-g du registre de données 212 par l'intermédiaire du circuit 219 de commande de registre de données indiquant que les signaux d'état produits par une commande de sélection de lecture ont été émis : (3) le signal SR1 est émis par les tampons 212a-h du registre de données 212 par l'intermédiaire du circuit de commande 290 indiquant que le multiplet à 8 bits sollicité par un signal de sélection de lec ture précédé par un signal de lecture de multiplet a été produit ou (4) la commande LDCE produite par la porte 263 est appliquée à la porte 270 indiquant aucune commande a été verrouillée dans le registre de commande 210. Le circuit logique d'interruption 2260 produit le signal d'interruption INT pour aviser l'unité centrale de traitement d'un changement d'état du synthétiseur 10.Les trois si gnaux d'état contrôlés par l'unité- centrale de traitement sont le signal BE de tampon vide, le signal EL de tampon bas et le signal TALKST d'état de conversation0 Les signaux BE et BL sont produits par le circuit d'état 2230 et sont transmis par l'intermédiaire des tampons 212f et 212g.Le signal TALKST est produit par le circuit basculeur de conversation 216a et il est transmis par le tampon 212ho Un changement d'état du synthétiseur 10 entraînant un chans gement d'aa signal BE, BL ou TALKST est détecté parles portes 2261, 2262 et 2263 du circuit d'interruption 2260 et il en résulte qu'un signal INT d'interruption est produit par les portes 2264 et 2265. La porte 226-5 est utilise sée pour interrompre le signal INT après la réception d'un signal SR2 indiquant que l'état qui réside dans les trame pons 212f-h a été lu par l'unité centrale de traitement, ou que le signal de mise au repos a été reçu. Les fig. 9a à 9d forment un schéma composite détaillé du circuit d'interpolateur de paramètre 23-. La pile E 203 comporte dix registres gui mémorisent chacun dix bits d'information. Chaque petit carré représente un bit de mémoire, selon la convention adoptée sous la référence 330. Le contenu de chaque registre à décalage est mis en recirculation par les portes de recirculation 314 à la commande d'une porte 315 de commande de recirculation. La pile K 302 mémorise des coefficients de parole E1-E9 et mémorise momentanément le coefficient K10 ou le paramètre d'énergie, comme dans l'appareil de synthése de parole de la fig. 7 de la demande de brevet des Etats-Unis d'Amérique n 905 328 précitée. Les données émises depuis la pile K 302 vers le circuit logique 301 de recodage à dif- férentes périodes sont indiquées sur le tableau II. Le tableau III de la demande de brevet précitée montre les données émises par la pile K de sa fig. 7.Le tableau II de cette demande de brevet diffère du tableau III de la présente description en ce que : (1) le circuit de recodage 301 reçoit le même coefficient sur les lignes 32-1 à 32-4, sur les lignes 32-5 et 32-6, sur les lignes 32-7 et 32-8 et sur les lignes 32-9 et 32-10 car ce circuit 301 réagit à deux bits d'information pour chaque bit auquel il a été répondu par le multiplicateur en matrice de la demande de brevet précitée : (2) en raison de la différence de nomenclature de période de temps expliquée en regard de la fig. 5 ; et (3) en raison du retard associé avec le circuit de recodage 301. Be circuit de recodage 301 relie la pile K 302 au multiplicateur en matrice 401 des fig. 10a à vioc. le circuit 301 comporte quatre étages de codage identiques 313a313d dont un seul, 312a, est représenté en détail. Les premiers étages du circuit de codage 313 diffèrent des étages 312a-312d car il n'y a-pas bien entendu de retenue comme cela se produit à l'entrée A des étages 312a312d depuis un étage d'ordre inférieur. Le circuit de recodage émet +2, -2, +1 et -1 vers chaque étage du multiplicateur en matrice 401 à cinq étages, sauf pour l'étage zéro qui ne reçoit que les sorties -2, +1 et -1.En fait, le circuit de recodage 301 permet au multiplicateur en matrice de traiter, dans chacun de ses étages, deux bits au lieu dlun bit d'information, en appliquant l'algorithme de Booth. Cet algorithme est expliqué dans "2henry and Application of Digital Signal Processing", publié par Prentice-Hall 1975, pages 517-518. Le coefficient K10 et le paramètre d'énergie sont mémorisés dans la boucle ElO 304. De préférence, cette boucle comporte un registre à décalage en série à vingt étages; dix étages 304a de la boucle 304 sont de préfé rence connectés en série et dix autres étages 304b sont également connectés en série, mais comportent également des sorties en parallèle et des entrées vers la pile K 302.Le paramètre approprié, d'énergie ou le coefficient K10, est transféré de la boucle 304 vers la pile 302 par les portes 315 qui réagissent à une porte NON-OU 316 en transférant le paramètre d'énergie de la boucle 304 vers la pile 302 à l'instant T10 et en transférant le coefficient K10 de la boucle 304 vers la pile 302 à l'instant 220. La porte NON-OU 316 commande également la porte 315 de commande de recirculation pour inhiber la recirculation dans la pile K 302 quand les données sont transférées. Le registre de transfert KE10 303 facilite le transsert des coefficients d'énergie ou de parole K1-K10 qui sont mémorisés dans la boucle E10 304 ou dans la pile K 302 vers l'additionneur 308 et le circuit à retard 309, par l'intermédiaire du sélecteur 307. Le registre 303 comporte neufs étages avec des inverseurs par paire et,un dixième étage constitué par le sélecteur 307 et la porte 317, pour faciliter le transfert de dix bits d'information depuis la boucle E10 304 ou la pile K 302. Des données sont transférées de la pile K 302 vers le registre 303 par les portes de transfert 318 qui sont commandées par un signal de transfert K (DK) produit par la partie de décodage 511b de la matrice programmable 511 des fig. 7a à 7d. Etant donné que le paramètre particulier à interpoler et qui est ainsi décalé dans le registre 303 dépend du comptage particulier de paramètres dans lequel le synthétiseur fonctionne et étant donné que le paramètre particulier disponible pour être émis depuis la pile K 302 est fonction d'une période particulière dans Laquelle le syn- thétiseur fonctionne, le signal TE apparaît en T9 pour le pa ramètre de hauteur, en T8 pour le paramètre Ri, en T7 pour le paramètre K2 et ainsi de suite, comme cela apparaît sur les fig0 7a à 7d.Le paramètre d'énergie ou le coef- vicient K10 est transféré depuis la boucle E10 304 vers le registre 303 par l'intermédiaire des portes 319 en réponse à un signal TE10 produit par la matrice 511. Après chaque interpolation, c'est-à-dire pendant le cycle B, des données sont transférées depuis le registre 303 vers : (1) la pile K 302 par les portes 318 à la commande du signal TK, auquel cas les portes de recirculation 314 sont fermées par la porte 315, ou (2) vers la boucle ElO 304 par les portes 319. Un paramètre de hauteur à dix bits est mémorisé dans un registre de hauteur 305 qui consiste en un registre à décalage à neaf étages, avec des éléments de recirculation 305a assurant la mémorisation d'un autre bit. Le paramètre de hauteur recircule normalement dans le registre 305 par la porte 305a, sauf lorsqu'un paramètre de hauteur nouvellement interpolé est délivré sur la ligne 320 à la commande du circuit logique 306 de commande d'interpolation de hauteur. La sortie du registre de hauteur 305 (PTO) ou la sortie du registre 303 est appliquée à la porte 317 par le sélecteur 307. Le sélecteur 307 est également commandé par le circuit 306 pour coupler normalement la sortie du registre 303 avec la porte 317, sauf lorsque la hauteur doit être interpolée.Le circuit 306 réagit en émettant la hauteur vers l'additionneur 308 et le circuit à retard 309 pendant le cycle A de PC=1 et en retournant la valeur de hauteur interpolée sur la ligne 320 pendant le cycle 'B de PC=1 vers-le registre 305. La porte 317 est commandée par un registre 321, seulement pour fournir des informations de hauteur, d'énergie ou de coefficient à l'additionneur 308 et au circuit à retard 309 pendant l'interpolation. Etant donné que les données sont transférées en série, le transfert d'information peut démarrer pendant une partie A et PCO peut passer à l'état "1" pendant le transfert d'information du registre 303 ou 305 vers l'additionneur 308 ou le circuit à retard 309 et, par conséquent, la porte 317 est commandée par un circuit bistable 321 de cycle A qui est placé à "1" avec PCO à l'instant où un signal TK de transfert ElO (TE10) ou TP de transfert de hauteur est produit par la matrice logique programmable 511. Le signal de sortie de la porte 317 est appliqué à l'additionneur 308 et au circuit à retard 309. Le retard de ce dernier dépend de l'état des signaux DIV1-DIV8 produitspar le compteur d'interpolation 515 des fig. 7a à 7do Etant donné que la porte 317 émet les données avec le bit de moindre poids en premier, en retardant les données dans le circuit à retard 309 d'une durée sélectionnée, et en appliquant le signal de sortie à l'additionneur 310 avec le signal de sortie du soustracteur 308, le circuit 309 apporte d'autant plus de retard que la valeur de la différence provenant du soustracteur 308 et additionnée à nouveau par l'additionneur 310 est plus petite. Le circuit à retard 311 relie l'additionneur 310 auxregistres 303 et 305.Les circuits à retard 309 et 303 peuvent introduire jusqu'à trois bits de retard et, quand l'additionneur 309 est au retard maximal, le circuit à retard 311 est au re- tard minimal, et réciproquement. Une porte NON-ET 322 relie la sortie du soustracteur 308 à l'entrée de l'addi tionneur 310. La porte 322 est commandée par le signal de sortie d'une porte OU 323 qui, à son tour, réagit au signal INHIBIT provenant de l'inverseur 236 (fig. 8a à 8m). Les portes 322 et 323 amènent à zéro la sortie du sous tracteur 308 quand le signal INHIBIT apparaît, à moins que le compteur d'interpolation soit à ICO, auquel cas les valeurs actuelles dans la pile K 302,, la boucle E10 304 et le registre P 305 sont entièrement interpolées avec les nouvelles valeurs prévues, en une interpolation d'une seule phase. Lorsqu'une trame sourde (fig. 6) est fournie à la pastille de synthèse de parole, les coefficients K5 à KIO sont placés à zéro sous l'effet ae la porte 324 qui relie le circuit à retard 311 au registre à décalage 325 dont la sortie est reliée aux portes 30a et 303'. La porte 324 est commandée par le signal de paramètre zéro ZPAR produit par la porte 209b (fig. 8a à 8m). La porte 326 interdit le décalage dans la partie 304b de la boucle E10 304 lorsqu'une valeur nouvellement interpolée d'énergie ou K10 est introduite dans la partie 304b du registre '303. La porte 327 commande les portes de transfert connectées aux étages du registre 303, ces étages étant interdits au décalage en série des données quand le signal TK ou TElO passe au niveau haut pendant le cycle A, c'est-à-dire quand le registre 303 doit recevoir des données provenant de la pile K 302 ou de la bou cle E10 304 à la commande des portes de transfert 318 ou 319.Les sorties des portes 327 sont également connectées aux différents étages du registre à décalage 325 et à une porte qui couple 303' avec le registre 303, de sorte que jusqu'à trois bits qui peuvent suivre les dix bits de plus grand poids après une opération d'interpolation peuvent être ramenés à zéro. Les fig. 10a à 10c forment un schéma composite détaillé du multiplicateur en matrice 401. Ces multiplicateurs sont quelquefois appelés des "multiplicateurs pipelines". A titre d'exemple, un tel multiplicateur est décrit dans '1Pipeline Multiplier" de Granville E. Ott, publié par l'Université de Missouri. Le multiplicateur en matrice 401 comporte quatre étages, l'étage O à l'étage 4, et un étage de retard. L'entrée du multiplicateur 401 reçoit les signaux MRO-MR13 provenant du multiplicateur-multiplexeur 415. MRi3 est le bit de plus grand poids tandis que MRO est le bit de moindre poids. Une autre entrée du multiplicateur reçoit les signaux précités- +2, -2, +1 et -1 provenant du circuit de recodage 301 (fig. 8a-à 8c). la sortie du multiplicateur 401, P13-Po, est appliquée à l'additionneur-multi- plexeur 402.Dans- le présent mode de réalisation, le bit de moindre poids, PO, est toujours à l'état "1" car cela établit la moyenne de l'erreur de coupure à zéro plutôt que plus ou moins la moitié du bit de moindre poids, valeur gui résulterait d'une simple coupure d'un nombre complémenté à deux. Le multiplicateur en matrice 401 est représenté sous forme de cases appelées A-1, A-2, B-1, B-2, B-3 ou B-C. Les éléments logiques particuliers qui figurent dans ces cases apparaissent sur la fig. 10c et ne sont pas représentées répétitivement pour simplifier. Les éléments de cases A-1 et A-2 constituent l'étage zéro du multiplicateur et réagissent donc chacun aux signaux -2, +1 et -1 provenant du décodeur 313, et réagissent également aux signaux MR2-MR-13. Quand une multiplication est faite dans le multiplicateur 401, le bit de plus grand poids est toujours maintenu dans les éléments de la colonne de gauche tandis que les sommes partielles sont continuelle- ment décalées vers la droite. Etant donné que chaque étage du multiplicateur 401 fonctionne sur deux bits, les sommes partielles sont décalées de deux positions vers la droite. Ainsi, aucune case du type A ne reçoit les entrées de données MRO et MR1 au premier étage. De plus, étant donné que chaque case du multiplicateur 401 réagit à deux bits dsia- formations provenant de la pile K 302 par L'intermédiaire du circuit de recodage 301, chaque case réagit également à deux bits provenant du multiplicateur-multiplexeur 415, ces bits étant inversés par les inverseurs 430 et étant également fournis à l'état vrai aux cases du type B. Les fig. lia à 11d forment un schéma composite détaillé du filtre et générateur d'excitation 24 (an dehors du multiplicateur 401) et de la section de sortie 25. Dans le filtre et générateur d'excitation 24, un additionneur 404 est connecté pour recevoir à une entrée la sortie vraie ou inversée du multiplicateur 401 (voir fig. 10a à îOd) sur les lignes PO-P13 par l'intermédiaire de l'ad- ditionneur-multiplexeur 402.L'autre entrée de l'addition neur 404 est connectée par ladditionneur-multiplexeur 402 pour recevoir la sortie de l'additionneur 404 (à TîO-T18), la sortie de la pile de retard 406 sur les la- gnes 440-453 (en T20-T7 et T9), la sortie du registre Y 403 (en 8) ou un "O " provenant de la porte 420 de charge préalable (en T19 lorsqu'aucune décharge conditiotLnelle n'est appliquée à cette entrée) La raison pour laquelle ces signaux sont appliqués à ces instants ressort de l'examen de la fig. 8 de la demande de brevet précitée ; ; il faut bien entendu rappeler que les désignations des périodes diffèrent comme cela a été expliqué en regard de la f,ig. -5. La sortie de l'addtionneur 404 est appliquée à la pile de retard 406, au multiplicateur-multiplexeur 415, aux portes 414 de retard d'une période et à l'addition- neur-multiplexeur 402. Le multiplicateur-multiplexeur 415 comporte des portes 414 de retard d'une période qui équi valent aux portes 34' de la fig. 7 de la demande de brevet précitée. Un circuit stable Y 403 est connecté pour recevoir la sortie de la pile de retard 406. Le multiplicateur-multiplexeur 415 applique sélectivement la sortie du circuit bistable 403, des portes de retard 414, ou le signal d'excitation de la ligne omnibus 405, à l'entrée MRO- MR13 du multiplicateur en matrice 401. Les entrées D0-D13 de la pile de retard 406 proviennent des sorties de l'ad- ditionneur 404.Les circuits de l'additionneur-multipli- cateur 402, de l'additionneur 404, du circuit bistable Y 403, du multiplicateur-multiplexaur 415 et du circuit 414 de. retard d'un bit n'apparaissent en détail que pour le bit de moindre poids, encadré par le trait pointillé A. Les treize bits de plus grand poids du filtre comportent également des circuits identiques encadrés par un rectan- gle allongé désigné par "A't. Les circuits logiques pour chaque bit en parallèle traité dans le filtre ne sont pas représentés en détail pour simplifier. Les parties du fil- tre qui traitent les bits de plus grand poids que celui de moindre poids ne diffèrent des circuits représentés pour les éléments 402, 403, 404, 415 et 414 que par les interconnexions faites avec les circuits de coupure 501 et la ligne omnibus 405 qui relie la porte W 408 et la pastille de mémoire permanente 409.A cet égard, la sortie de la porte W 408 et de la pastille 409 n'est appliquée qu'aux entrées I13-16 et, par conséquent, l'entrée désignée par Ix dans le trait pointillé de référence A n'est pas nécessaire pour les six bits de moindre poids du filtre. De même, la sortie du circuit bistable Y 403 n'est appliquée qu'aux dix bits de plus grand poids YL13 à YL4 et, par conséquent, la connexion YLx dans la ligne de référence n'est pas nécessaire pour les quatre bits de moindre poids du filtre. La pile de retard 406 comporte 14 registres à décalage à neuf bits dont chaque étage comporte des inverseurs commandés par horloge 4 et 3. Comme cela a été expliqué dans la demande de brevet précitée, la pile de retard 406 correspond au registre à décalage 35' de la fig. 7 de cette demande et elle n'est décalée qu'à certaines périodes. Cela se fait à l commande du circuit logique 416 par lequel des signaux d'horloge #1B-#4B sont produits à partir des signaux de synchronisation T10-T18 provenant de la matrice programmable 512 des fig. 7a à 7d Les tampons d'horloge 417 du circuit 416 sont également représentés en détail sur les fig. lia à 11d. La pile de retard 406 a une longueur de neuf bits tandis que le registre à décalage 35' de la fig. 7 de la demande de brevet précitée a une longueur de huit bits ; cette différence résulte du fait que l'entrée de la pile de retard 406 est connectée à la sortie de l'additionneur 404 plutôt qu'à la raz sortie du circuit de retard d'une pé- riode 414. Bien entendu, l'entrée de la pile de retard 4.06 pourrait être connectée aux sorties du circuit de retard 414, la synchronisation associée étant modifiée pour correspondre à celle décrite dans la demande de brevet précitée. Les données sont de préférence manipulées en complé- ment à deux dans la pile de retard 406, le multiplicateur en matrice 4û1, l'additionneur 402, l'additionneur-multi- plexeur 402, le registre Y 403 et le multiplicateur- multiplexeur 415. Le générateur sourd 407 est un générateur de bruit aléatoire comprenant un registre à décalage 418 avec un terme de réaction fourni par des circuits de réaction 419, produisant des termes pseudo-aléatoires dans le registre 418, Une sortie y est prélevée et elle est appliquée à la porte W 408 qui réagit également au signal OLDP provenant du circuit bistable 208d des fig. 8a à 8m. Le registre 208d d'ancienne hauteur commande la porte 408 car le le registre 208b de hauteur nulle change d'état immédiatement quand les nouveaux paramètres de parole sont introduits dans le registre 205. Mais étant donné que cela se produit pendant le comptage d'interpolation ICO et étant donné que pendant la condition sourde les nouvelles va- leurs ne sont pas interpolées dans la pile K 302, la bou- cle E10 304 et le registre de hauteur 305 jusqu la pé riode ICO suivante, la valeur d'excitation de parole ne peut changer à partir d'une excitation périodique prove-nant de la mémoire d'oscillation 409 jusqu'à une excita tion aléatoire provenant du générateur sourd 407, tant que huit cycles d'interpolation ne sont pas effectués. La porte 420 effectue la combinaison NON-OU de la sortie de la porte 408 et du bit de plus grand poids du signal d'excitation, 113, de manière que le bit de signe change de façon aléatoire pendant la parole sourde. La porte 421 force en fait le bit de plus grand poids du signal d1exci- tation 112 à l'état "1" dans les conditions de parole sourde. Ainsi, les portes 408, 420 et 421 ont pour effet combiné de produire un changement aléatoire de signe associé avec une valeur décimale équivalente constante de 0,5 appliquée au filtre du circuit de filtre et de générateur dtexcitation 24. Pendant une parole sonore, la mémoire d'oscillation 409 produit une sortie à huit bits sur les lignes I6-I13 vers le filtre. Cette sortie consiste en 41 valeurs changeant successivement qui, lorsqu'elles sont tracées en une courbe, représentent une fonction d'oscillation variable. Le contenu de la mémoire 409 est indiqué-sur le tableau III. Cette-mémoire est réalisée de manière à inverser ses sorties et, par conséquent, les données y sont mémorisées en format complémenté. La valeur de fonction-d'oscillation et la valeur complémentée mémorisée dans la mémoire d'oscillation sont exprimées en notation hexadécimale complémentée à deux. La mémoire 409 est adressée par un registre 410 à huit bits dont le contenu est normalement corrigé pendant chaque cycle du filtre, par le circuit 411 d'addition d'une unité. La sortie du registre 410 est comparée avec le contenu du registre de hauteur 305 dans un comparateur d'amplitude 403 afin de ramener à zéro le contenu du registre 410 lorsqu'il est égal ou supérieur à celui du registre 305. La mémoire 409, qui est représentée plus en détail sur les fig. 14a et 14b,est agencée de manière que des adresses supérieures à 110010 provoquent l'émission de tous les 11011 sur les lignes I13-I10, vers le muîtïplicateur-muîtipîexeur 415. Des "O " sont également mémorisés aux positions d'adresse 41-51. Ainsi, l'oscillation peut être étendue pour occu- per éventuellement toutes les adresses jusqu la position 50. Les fig. 12a, 12b forment un schéma composite détaillé de la mémoire à accès direct 203. Cette dernière est adressée par une adresse sur PC1 -PC4, cette adresse étant décodée dans une matrice logique programmable 203a et définissant un paramètre codé qui doit être introduit dans la mémoire 203. La mémoire 203 mémorise les douze paramètres décodés, dont la longueur varie entre trois bits et six bits, selon le principe de décodage décrit en regard de la fig. 6. Chaque cellule, référence B, de la mémoire à accès direct 203 est représentée plus en détail sur la fig. 12b.Un circuit logique de commande de lecture/écriture 203b est commandé par les signaux T1, DIVI, PCO et le signal d'autorisation de chargement de paramètre pour écrire dans la mémoire 203 pendant le cycle A de chaque comptage de paramètre, pendant le comptage d'interpola tion zéro2 avec l'autorisation du signal de chargement de paramètre provenant du circuit 209a des fig. 8a à 8c. Les données.sont introduites dans la mémoire à accès direct 203 sur les lignes INO-INS provenant du registre 205, comme le montrent les fig. 8a et 8b, et les données sont émises sur les lignes CRû-CR5 vers la mémoire permanente 202 comme cela apparaît sur les figures précitées. Les fig. 13a, 13b et 13c forment un schéma logique de la mémoire permanente 202. Cette dernière est de pré- férence une mémoire permanente-à masse virtuelle du type décrit dans le brevet des Etats-Unis d'numérique n0 3 934 233. Les informations adresse provenant de la mémoire 202 et du compteur de paramètre 513 sont appliquées à des tampons d'adresse 202b qui sont représentés en détail sous la référence A. Les portes NON-OU 202a utilisées dans les tampons d'adresse 202b sont represen tées en détail sous la référence B. Les sorties des tampons d'adresse 202b sont appliquées à un décodeur X 202c ou à un décodeur Y 202d.La mémoire permanente est divisée en dix sections, désignées par la référence C, dont l'une est représentée plus en détail. La ligne de sortie de chacune des sections est reliée à un registre 201 par des inverseurs, comme le montrent les fig. 8a et 8b. Le décodeur x sélectionne l'une de 68 lignes de décodage X tandis que le décodeur Y 202d vérifie la présence ou l'absence d'une cellule à transistor entre deux lignes voisines de diffusion, comme cela est expliqué plus en détail dans le brevet des Etats-Unis d'Amérique n 3 934 233 précité. Les données qui sont mémorisées de préférence dans la mémoire 202, dans ce mode de réalisation, sont indiquées dans le tableau IV. Les fig. 14a et 14b forment un schéma composite de la mémoire permanente d'oscillations 409. La mémoire permanente 409 est adressée par des lignes d'adresse A0-A8 provenant du registre 410 des fig. 11a, 11b et elle émet des informations sur les lignes I6-I11 vers le multiplicateur-multiplexeur 405 et sur les lignes Il et I2 vers les portes 421 et 420, toutes représentées sur les fig.1la et 11b. Comme cela a déjà été expliqué en regard de ces dernières figures, la mémoire permanente d'oscillations émet tous les "0" lorsqu'un comptage prédéterminé est atteint dans le registre 410 qui, dans ce cas, équivaut à un nombre décimal 51.La mémoire permanente 409 comporte un décodeur Y 409a qui réagit à l'adresse sur les lignes et et A1 (et Ao et A1) et un décodeur X 409b qui réagit à l'adresse sur les lignes A2 à Ag (et A2 à A ). 5 La mémoire 409 comporte également un circuit bistable 409c qui est placé à "1" quand le nombre décimal 51 est détecté sur les lignes A0-A5, en fonction de la ligne 409c provenant du décodeur 409e. Ce dernier décode également un "0" sur les lignes A0-A8 pour ramener à "0" le circuit bistable 409c. La mémoire permanente 409 comporte aussi un circuit de synchronisation 409f qui permet le passage des données par les portes 409g à la période T12. A ce moment, le décodeur 409e contrôle Si un nombre décimal 0 ou 51 est présent sur les lignes d'a dresse A0-A8. Si l'une de ces conditions se présente, le circuit basculeur 409c, qui est un circuit bistable statique, change d'état. Un circuit bistable d'adresse 409h est placé à "1" à la période 13 et à "0" à la période T11. Le circuit bistable 409h permet au circuit bistable 409, lorsqu'il est à i'1", de forcer un chiffre décimal 51 sur les lignes A0-A5. Ainsi, pour des adresses supérieures à 51 dans le registre d'adresse 410, l'adresse est d'abord échantillon- née à la période T12 pour déterminer si elle a été rame née à zéro par le circuit 412 de mise au repos (fige 12a12b) dans le but de ramener le circuit bistable 4O9c à "O", tandis que, si l'adresse nla pas été ramenée à zéro, toute adresse introduite sur les lignes A0-A-8 est écrite en T13 par le circuit logique 409j.Bien entendu, la position 51 de la mémoire permanente 409 doit mémoriser tous les "0" sur les lignes de sortie 16-111, IM1 et IM2. Ainsi, grâce aux circuits logiques 409c, 409h et 409j, des adresses d'une valeur prédéterminée, dans ce cas un nombre décimal 51, sont simplement vérifiées pour déter- miner si une mise au repos s'est produite, sans permettre d'adresser la matrice des cellules de mémoire par les décodeurs 409a et 409b. Les adresses entre les valeurs décimales O et 50 adressent normalement la mémoire permanente par les décodeurs 409a et 409b. La matrice de mé- moire permanente est de préférence du type à masse virtuelle décrit dans le brevet des Etats-Unis numérique n 3 934 233. Comme cela a été indique, le tableau III donne la liste du contenu de la mémoire 409. La fonction d t oscillation variable est localisée aux adresses 00-40 tandis que des "0" sont placés aux adresses 41-510 Les fig. lIa à 11d montrent aussi en détail le circuit de coupure 425 et le convertisseur numérique-analo- gigue. Le circuit de coupure 425 comporte des circuits de conversion des données en complément à deux sur les lignes YL13-YL4, en données binaires décalées.Les circuits logiques 425a et 425b contrôlent le bit de plus grand poids du registre Y 403 sur la ligne YL13 dans le but de déterminer le bit de signe et de produire les signaux de coupure CLIPO et CLIP1. Le circuit logique 425a produit le signal CLIPO et attaque toutes les entrées du convertisseur numérique-analogique 426 avec des "O" quand YL13 est un "1" et quand YL12 ou YL11 est un "O ". Le circuit logique 425c contrôle YL13-YL11 pour les conditions opposées à celles indiquées ci-dessus, et produit le si- gnal NORM lorsqu'aucune coupure n'est faite.Cette fonction de coupure d'amplitude tronque en fait les bits de plus grand poids sur YL11 et YL12. Il faut noter que c'est là une coupure non orthodoxe, car normalement les bits de moindre poids sont tronqués dans la plupart des autres circuits lorsqu'une coupure est faite. Mais, dans le présent circuit, de larges valeurs positives ou négatives sont en fait écrêtées; Il est apparu que, ce qui importe davantage, les informations numériques de parole, lorsque leur amplitude est plus petite, sont en fait amplifiées dans un rapport de 4 par cette disposition de coupure. le circuit logique 425d convertit les données en complément à deux provenant des registres Y 403- sur les lignes YL10 YLt en simple information d'amplitude sur les lignes D/A6-D/A0.La ligne D/A7 est connectée à YL12 car, lorsque les conditions sont telles qu'aucune coupure nta lieu, YL12 et YL11 sont identiques. Le tableau V montre les effets du système de coupure adopté. Quand les sorties YL13-YL4 produisent un nombre décimal supérieur à +127, les entrées du convertisseur numérique-analogique sont toutes attaquées à l'état "1", et le courant de sortie est nul. Quand YL13-YL4 produisent un nombre décimal inférieur à -128, les entrées du convertisseur numérique-analogique sont toutes attaquées avec des "O" et le courant de sortie est 1500 microampères. Le point milieu se présente lorsque YL13-YL4 équivaut à -1 en notation décimale, et le courant de sortie du convertisseur est égal à 250 microampères. Ainsi, le convertisseur 426 produit un signal analogique de sortie qui varie autour d'un niveau statistique (750 microampères dans le présent mode de réalisation). En outre, quand le module de parole cesse de parler, le signal TALKST est utilisé pour faire passer le courant de sortie à zéro afin d'économiser la consommation d'énergie. Les sorties D/A7-D/Ao sont connectées au convertisseur numérique-analogique 426. Ces sorties sont connectées de préférence aux grilles de huit composants de commutation MOS 429a. Les sorties D/A7-D/A9 sont également connectées par des inverseurs 429b aux grilles de huit composants de commutation BITOS 429c. Les sources des composants 429a sont connectées à Vss et leurs sources à Vref. Vref est une tension prédéterminée calculée pour polariser les sources de courant 429d de manière qu'elles fonctionnent en mode saturé. Les drains des composants 429a et 429c sont connectés en point commun-à chaque branche du convertisseur 426 et aux grilles des composants sources de cou-. rant 429d. Les électrodes de ces derniers sont connectées en parallèle avec la source de chaque composant connecté à Vss. Les drains des composants 429d sont connectés à une broche de sortie par une résistance de 1,8 kilohm, vers un amplificateur à basse fréquence et un haut-parleur d'un calculateur du commerce ou du type grand public. Il faut noter que le convertisseur 426 convertit les données de signe et d'amplitude de YL13 à YL4 en un signal analogique qui peut etre considéré comme un signal alternatif avec une composante fixe. Il apparaît aussi que les convertisseurs numériques-analogiques tels que ceux décrits ici peuvent s'appliquer à d'autres modes de réalisation que des circuits de synthèse de parole. De préférence, les mémoires permanentes 12a et 12b sont du type décatit et illustré dans la demande de brevet des Etats-Unis d'Amérique n0 901 394 précitée4 Il est bien entendu que de nombreuses modifications peuvent hêtre apportées au mode de réalisation décrit et illustré à titre d'exemple nullement limitatif sans sortir du cadre de l'invention. ANNEXE TABLEAU I Le synthétiseur 10 comporte des circuits logiques d'interpolation pour effectuer une interpolation presque linéaire des douze paramètres de parole, en huit points de chaque trame, c'est-à-dire une fois toutes les 2,5 millisecondes. Les paramètres sont interpolés un à la fois, au choix du compteur de paramètre. Les circuits d'interpolation calculent une nouvelle valeur d'un paramètre à partir de sa valeur actuelle (c'est-à-dire la valeur actuellement mémorisée dans la pile K, le registre de hauteur ou la boucle E-10) et la valeur prévue mémorisée en forme codée dans la mémoire à accès direct 203 (décodée par la mémoire permanente 202).La valeur calculée par chaque interpolation est indiquée ci-après, où P. est la valeur actuelle du paramètre, P. est la nouvelle valeur du paramètre, Pt est la valeur prévue, N. est un nombre entier déterminé par le compteur d'interpolation. Les valeurs de N pour des comptages spécifiques d'in Pi-Po terpolation et les valeurs (Po est la valeur ini Pt-Po tiale du paramètre) sont les suivantes COMPTAGE D'INTERPOLATION N. Pi po Pt-Po 1 8 0,125 2 8 0,234 3 8 0,330 4 4 0,498 5 4 0,623 6 2 0,717 7 2 0,859 0 1 1,000 TABLEAU II DONNEES EMISES PAR LA PILE K 302 VERS LE CIRCUIT DE RECODAGE 301, PAR PERIODES SORTIE DE PERIODES PILE K BIT LIGNE T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24 T25 T26 T27 LSB 32-1 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 K3 32-2 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 K3 32-3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 K3 32-4 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 K3 32-5 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 32-6 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 K4 32-7 K4 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 32-8 K4 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 K5 32-9 K5 K4 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 MSB 32-10 K5 K4 K3 K2 K1 A K9 K8 K7 K6 K5 K4 K3 K2 K1 K10 K9 K8 K7 K6 TABLEAU III CONTENU DE MEMOIRE PERMANENTE D'OSCILLATIONS VARIABLES ADRESSE VALEUR DE FONCTION VALEUR MEMORISEE D'OSCILLATION (COMPLEMENTEE) 00 00 FF 01 2A D5 02 D4 2B 03 32 CD 04 B2 4D 05 12 ED 06 25 DA 07 14 EB 08 02 FD 09 E1 IE 10 C5 3A 11 02 FD 12 5F A0 13 5A A5 14 05 FA 15 0F F0 16 26 D9 17 FC 03 18 A5 5A 19 A5 5A 20 D6 29 21 DD 22 .22 DC 23 23 FC 03 24 25 DA 25 2B D4 26 22 DD 27 21 DE 28 OF F0 29 FF 00 30 F8 07 31 EE il 32 ED 12 33 EF 10 34 F7 08 35 F6 09 36 FA 05 37 00 FF 38 03 FC 39 02 FD 40 01 FE TABLEAU IV PARAMETRES DECODES CODE E P K1 K2 K3 K4 K5 K6 K7 K8 K9 00 000 000 205 2DA 23F 1EF 28B 32B 20A 33D 386 01 001 00E 207 2FG 250 2F2 2A5 350 2F8 38B 3C9 02 002 00F 209 315 265 324 2C2 377 318 3E0 00F 03 003 010 20B 336 27F 25C 2E4 3A0 33A 036 053 04 004 011 20F 359 29E 39F 309 3CA 35F 089 095 05 006 012 213 37E 263 3D8 332 3F5 386 005 0D2 06 008 013 218 3A4 2EF 019 3SE 021 3AE 117 108 07 00B 014 21F 3CC 321 059 38D 04B 3D7 14F 137 08 010 015 227 3F4 359 096 3BF 075 001 09 017 016 231 01C 395 0CF 3F1 090 02B 0A 021 017 23E 044 305 103 024 0C3 054 0B 02F 018 24E 06C 016 130 056 0E7 07D 0C 03F 019 262 091 057 157 087 108 0A3 0D 055 01A 27A 0B6 094 178 0B5 126 0C8 0E 072 01B 296 008 0CE 193 0E0 142 0EA OF 000 01C 2B8 0F8 102 1A9 107 15B 10A 10 01D 2E0 116 202 202 202 202 11 01E 30E 131 20A 20A 20A 20A 12 01F 341 14A 139 139 139 139 13 020 379 160 13E 13E 13E 13E 14 022 3B5 174 15 024 3F3 186 16 026 031 196 17 028 06E 1A4 18 029 0A8 1B0 18 02B 0DD 1BB 1A 02D 10D 1C5 1B 030 137 1C0 1C 031 15C 1D4 1D 033 17B 1DA 1E 036 194 1DF 1F 037 1AA 1E6 20 039 202 202 21 03C 20A 20A 22 03E 139 139 23 040 13E 13E 24 044 25 048 26 04A 27 04C 28 051 29 055 2A 057 2B 05A 2C 060 2D 063 2E 067 2F 06B TABLEAU IV (suite) PARAMETRES DECODES CODE E P Ki K2 K3 K4 K5 K6 K7 K8 K9 30 070 31 075 32 07A 33 07F 34 085 35 08B 36 091 37 097 38 09D 39 0A4 3A 0AB 3B 0B2 3C 0BA 3D OC2 3E OCA 3F 0D3 TABLEAU V SORTIE REGISTRE Y ; ENTREE SORTIE NUMERIQUE- ANALOGIQUE ANALOGIQUE MIGROAMPERES YL13 YL12 YL11 YL10 YL4 0 1 O X 11111111 0 > +127 0 1 O X 11111111 0 O 0 1 X 11111111 0 127 0 0 O 1111111 11111111 0 126 0 0 0 1111110 11111110 5,86 +1 0 o 0 0000001 1000000i 738 0 0 0 0 0000000 10000000 744 -1 1 1 1 1111111 01111111 750 -2 1 1 1 1111110 01111110 755,8 -128 1 1 1 0000000 00000000 1500 1 O 1 X 00000000 1500 1 O Q X 0000Q000 1500 # Aucune sortie, niveau de repos REVEETDICATIOETS 1 - Synthétiseur de parole caractérisé en ce qu'ii comporte un dispositif de réception(L8)qui reçoit un signal d'entrée d'un dispositif de commande extérieure (19), une première mémoire (12) qui mémorise de façon permanente un premier groupe de données codées, une seconde mémoire (22) qui mémorise momentanément un second groupe de données codées, ledit second groupe de données codées étant fourni par ledit dispositif de commande extérieure (19), un processeur de synthétiseur (leu) qui convertit les données codées en un signal numérique de parole, un sélecteur (11) qui applique sélectivement l'un desdits.p-remier et second groupes de données codées audit processeur de synthétiseur (10) en réponse à un signal de commande fourni par ledit dispositif de commande extérieure (19) et un dispositif de conversion (25) dudit signal numérique de parole en un signal analogique de parole. 2 - Synthétiseur selon,la revendication 1, caractérisé en ce que ladite première mémoire est une mémoire permanente (12a, 12b). 3 - Synthétiseur selon la revendication 1, caractérisé en ce que ladite seconde mémoire est un registre à décalage (205). 4 - Synthétiseur de parole selon la revendication 1, caractérisé en ce que ledit processeur de synthétiseur (10) comporte un filtre numérique commandé (24). 5 - Synthétiseur selon la revendication 4, caractérisé en ce que lesdites données codées consistent en des coefficients de réflexion utilisés pour commander ledit filtre numérique (24). 5 - Synthétiseur de parole, caractérisé en ce qu'il comporte un dispositif de réception (18) qui reçoit un signal d'entrée d'un dispositif de commande extérieure (19). une première mémoire (12) qui mémorise de façonper- manente un premier groupe de données codées, une seconde mémoire (22) qui mémorise momentanément un second groupe de données codées consistant en des paramètres codés de parole fournis par ledit dispositif de commande extérieure (19), une troisième mémoire (13) qui mémorise un troisième groupe de données codées, ladite troisième mémoire étant disposée dans un module avec plusieurs contacts électriques, un connecteur (3) destiné à interconnecter momentanément lesdits plusieurs contacts électriques dudit module avec ledit synthétiseurde parole, un processeur de synthétiseur (lO) qui convertit les données codées en un signal numérique de parole, un sélecteur (11) qui applique sélectivement ltun desdits premier, second et troisième groupes de données codées audit processeur de synthétiseur (1O) en réponse à un signal de commande fourni par ledit dispositif de commande extérieure (19) et un dispositif de conversion (25) dudit signal numérique de parole en un signal analogique de parole. 7 - Synthétiseur selon la revendication 6, caractérisé en ce que ladite première mémoire est une mémoire .permanente (12a, 12b). 8 - Synthétiseur selon la revendication 6, caractérisé en ce que ladite seconde mémoire est un registre à décalage(205). 9 - Synthétiseur selon la revendication 6, caractérisé en ce que ladite troisième mémoire est une mémoire permanente (13a, 13b). 10 - Synthétiseur selon la revendication 6, caracte.- risé en ce que ledit processeur de synthétiseur(lO)comporte un filtre numérique commandé (24). ll - Synthétiseur selon la revendication 10, caractérisé en ce que lesdites données codées consistent en des coefficients de réflexion utilisés pour commander ledit filtre numérique (24). 12 - Dispositif de calcul susceptible de produire de la parole humaine synthétique, caractérisé en ce qu'il comporte un dispositif d'entrée de calculateur (18), une unité centrale de traitement (19), un ensemble d'amplificateur de son et de haut-parleur (5, 20), et un synthétiseur réagissant à des signaux de commande produits par ladite unité centrale de traitement (19), ledit synthétiseur de parole comportant une première mémoire (12) qui mémorise de façon permanente un premier groupe de données codées, une seconde mémoire (22) qui mémorise momentanément un second groupe de données codées, ledit second groupe de données codées étant fourni par ladite unité centrale de traitement (19), un processeur de synthétiseur (1O) qui convertit les données en données numériques de parole, un sélecteur (11) qui applique sélectivement l'un desdits premier et second groupes de données codées audit processeur de synthétiseur (io) en réponse à un signal de commande fourni par ladite unité centrale de traitement (19), un dispositif de conversion (25) qui convertit ledit signal numérique de parole en un signal analogique de parole, et un dispositif de couplage (18) dudit dispositif de conversion avec ledit ensemble d'amplificateur de son et de hautparleur (5, 20). 13 - Dispositif de calcul selon la revendication 12, caractérisé en ce que ledit synthétiseur de parole est disposé dans un module (1) avec plusieurs-contacts électriques, et qui peut autre connecté momentanément audit dispositif d'entrée de calculateur par lesdits plusieurs contacts électriques. 14 - Dispositif de calcul selon la revendication 12 caractérisé en ce que ladite première mémoire est une mémoire permanente (12a, 12b). 15 - Dispositif de calcul selon la revendication 12, caractérisé en ce que ladite seconde mémoire est un registre à décalage 205). 16 - Dispositif de calcul selon la revendication 12, caractérisé en ce que ledit processeur de synthétiseur (1O) comporte un filtre numérique commandé (24). 57 - -Synthétiseur selon la revendication fó, caractérisé en ce gue lesdites données codées consistent en des coefficients de réflexion utilisés pour commander ledit filtre numérique (24). 18 - Circuit d'interface entre un dispositif de commande fournissant des instructions de longueur variable et un dispositif à mémoire nettement plus lente déclenchant et exécutant lesdites instructions de longueur variable, circuit d'interface caractérisé en ce qu'il comporte un premier circuit (212) connecté audit dispositif à mémoire et destiné à détecter la fin de ltexé- cution d'une instruction de longueur variable et à fournir un signal de commande en réponse à cette détection, un second circuit (211) connecté audit premier circuit et permettant le déclenchement d'une nouvelle instruction en réponse audit signal de commande, un troisième circuit (217) connecté audit second circuit et destiné à détecter le déclenchement de ladite nouvelle instruction et produisant un second signal de commande en réponse à cette détection, et un circuit de portes destiné à coupler sélectivement ledit dispositif de commande audit dispositif à mémoire afin de lui fournir ladite instruction de longueur variable, et à supprimer le couplage entre ledit dispositif de commande et ledit dispositif à mémoire en réponse audit signal de commande. 19 - Circuit selon la revendication 18, caractérisé en ce que ledit dispositif de commande est une unité centrale de traitement (19) d'un calculateur. 20 -Circuit selon la revendication 18, caractérisé en ce que ledit dispositif à mémoire fait partie d'un synthétiseur de parole. ,21- Circuit selon la revendication 18, caractérisé en ce que ledit dispositif de commande(l9)fournit également des instructions de longueur fixe et ledit disposi- tif à mémoire exécute également lesdites instructions de l o ngueur fixe. 22 - Circuit selon la revendication 18, caractérisé en ce que ledit premier circuit (212) comporte en outre un temporisateur qui détermine la fin de l'exécu- tion desdites instructions de longueur fixe et qui délivre ledit signal de commande en réponse à cette détec- tion. 23 - Dispositif de calcul susceptible de produire de la parole humaine synthétique, caractérisé en ce qu'il comporte une unité centrale de traitement (19) qui débit vre des. instructions de parole de tongueur variable un synthétiseur de parole (1O) qui exécute lesdites instructions de longueur variable et qui produit un signal analogique de parole en fonction de ces instructions, un ensemble d'amplificateur de son et de haut-parleur (5, 20) qui convertit ledit signal analogique de parole en un son audible, un circuit de commande (11) intercalé entre ladite unité centrale de traitement (19) et ledit synthétiseur de parole (10), ledit circuit de commande comprenant un premier circuit (212) couplé avec ledit synthétiseur de parole et destiné à détecter la fin de l'exécution dtune instruction de parole de longueur variable et à produire un signal de commande en réponse à cette détection, un second circuit (211)- couplé avec ledit premier circuit et permettant le déclenchement d'une nouvelle instruction en réponse audit signal de commande, un troisième.circuit (217) couplé avec ledit second circuit et destiné à détecter le déclenchement de ladite nouvelle instruction et à produire un second signal de commande en réponse à cette détection et un circuit de portes destiné à coupler sélec -tivement ladite unité centrale de traitement (19), avec ledit synthétiseur de parole (lO) pour lui fournir lesdites instructions de parole de longueur variable et à supprimer le couplage entre ladite unité centrale de traitement et ledit synthétiseur de parole en réponse audit second signal de commande. 24Dispositif selon la revendication 23, caractérisé en ce que ladite unité centrale de traitement (19) produit également des instructions de parole de longueur fixe ledit synthétiseur de parole WO) exécutant également lesdites instructions de parole de longueur fixe. 25-Dispositif selon la revendication 24, caractérisé en ce que ledit premier circuit comporte également un temporisateur qui détermine la fin de l'exécution desdites instructions de parole de longueur fixe et qui délivre ledit signal de commande en réponse à cette détection. 26- Dispositif selon la revendication 23, , caractérisé en ce qu'il comporte en outre un dispositif d'entrée par l'utilisateur de manière que l'opérateur puisse commander sélectivement ladite unité centrale de traitement (19) 27 - Dispositif selon la revendication 26, caractérisé en ce que ledit dispositif d'entrée par l'utilisateur consiste en un clavier.