3C831 1 2073480 La présente invention concerne d'une façon générale les ordinateurs électroniques à mémoires à accès sélectif et les mémoires pour de tels ordinateurs possédant des positions simultanément accessibles. En particulier, la présente invention concerne une réalisation préférée d'une cellule semi-conduc-5 trice pour de telles mémoires. L'utilisation de bascules bistables à l'état solide en tant que cellules de mémoire est bien connue, le dépôt de circuits sur des substrats étant particulièrement adapté aux besoins des circuits à l'état solide. Ces ensembles de mémoires à circuits intégrés sont extrêmement compacts et 10 efficaces, et leur prix de revient est très bas lorsqu'ils sont fabriqués en grandes quantités. Etant donné que les mots multi-bits sont normalement emmagasinés dans des mémoires à trois dimensions, à raison d'un bit par plan, il est possible de définir chaque position de mot au moyen de coordonnées à deux dimensions. En principe, un fil est fourni pour chaque coordonnée définissant □ans lesquelles 15 une position de mot. Il est possible de réaliser des mémoiresi/on accède à plusieurs positions à la fois en fournissant des fils supplémentaires commandés de façon sélective. Par exemple, si l'on désire accéder simultanément à deux positions de mémoire, il est nécessaire de fournir trois fils pour chacune des cellules de mémoire. 20 Les cellules de mémoire de l'art antérieur ont été réalisées à partir de transistors pour constituer des bascules bistables auxquelles on accède, pour des opérations de lecture ou d'écriture, au moyen d'un nombre de fils égal au nombre de coordonnées nécessaire pour définir leur position dans la mémoire. 25 Le brevet n° 1 564 148 déposé par la demanderesse en France le 28 mars 1968 décrit une cellule de mémoire alimentée, par impulsions destinée à être utilisée dans desmémoires monolithiques. Chacune de ces cellules comporte une paire de dispositifs semi-conducteurs couplés de façon à constituer un circuit bistable. Les charges des circuits bistables sont constituées par d'autres 30 dispositifs semi-conducteurs quj. peuvent être polarisés de façon à réguler le courant consommé par le circuit bistable. Employé avec des transistors d'accès, le circuit peut être utilement employé dans une mémoire standard dans laquelle on n'accède qu'à une seule position à la fois. Dans la présente invention, une cellule d'emmagasinage de données du type 35 décrit dans le brevet mentionné ci-dessus, a été modifiée en vue de son utilisation dans une mémoire dans laquelle les cellules peuvent être simultanément adressées par différents systèmes d'adressage pour lire ou pour écrire des données par l'intermédiaire de dispositifs indépendants de détection et de commande de bits. Des transistors d'accès supplémentaires permettent de sélec-40 tionner la cellule au moyen de deux des trois coordonnées qui définissent sa 70 36831 2 2073480 position, et permettent également de sélectionnai' l"un des daux circuits de détection et de commande ds bits. Plus particulièrement;, la cellule comporte une paire de transistors à effet de champ couplés en croix et une paire supplémentaire de transistors à effet de champ faisant fonction de charge. La cellule 5 est sélectionnée au moyen d'un signal de commande diagonale D rendant active une paire de transistors d'accès et au moyen d'un signal de commande horizontale H ou d'un signal de commande verticale V, chacun desquels met en action une paire correspondante de transistors à effet de champ, ainsi que les transistors de commande diagonale, comprenant des circuits ET. Des signaux supplémentaires 10 de porte transmis à des transistors supplémentaires connectent soit les transistors de commande H, soit les transistors de commande V au circuit de détection et de commande de bits. En utilisant pour sélecter une cellule, deux des trois coordonnées qui définissent celle-ci, et en sélectant l'une de deux voies d'entrée-sortie, il est possible d'accéder simultanément à des cellules 15 situées à deux emplacements différents. De même en généralisant le procédé une cellule conforme à l'invention comprenant n signaux de commande et n-1 paires de connexions de détection et de commande, permettra son emploi dans une mémoire où il sera possible d'accéder simultanément à des cellules situées à n-1 emplacements différents. 20 Dans un souci de clarté, nous nous limiterons dans la description qui suit à une cellule à trois signaux de commande. D'autres objets, caractéristiques et avantages de la présente invention, ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci. 25 La figure 1 représente de façon schématique les circuits d'une cellule de mémoire. Les figures 3 et .4 lorsqu'elles sont assemblées de la façon indiquée dans la figure 2, représentent de façon schématique les circuits de la cellule de mémoire de la figure 1 lorsque celle-ci est utilisée dans un 30 ensemble de seize cellules de mémoire. Dn a représenté sur la figure 1 une cellule de mémoire comportant des dispositifs actifs référencés Q1 à 014, chacun desquels peut être un transistor. Dans la réalisation particulière représentée, les transistors sont des semi-conducteurs oxyde métal CMOS) à canal P, mode renforcé, qui peuvent 35 également être appelés transistors à effet de champ à porte isolée (IGFET). Chaque transistor possède trois bornes appelées porte, drain et source [voir transistor Q1). Les drains des dispositifs Q1 et Q2 sont mis à la masse et leurs sources sont connectées par l'intermédiaire des dispositifs de charge 03 et 04 à une tension positive. Les portes et les sources des dispositifs 40 01 et 02 sont couplées en croix de façon à constituer un circuit bistable qui 7C 36831 3 2073480 peut emmagasiner des données conformément aux signaux reçus des points C et D par l'intermédiaire des dispositifs CJ5 et Q6. La puissance du circuit bistable est commandée en faisant varier le potentiel aux portes des dispositifs 03 et 04. A cette fin ces dernières sont connectées entre elles et à une source de 5 tension positive. Si désiré, la tension de la borne autorisant le passage du courant peut être alternativement augmentée et diminuée pour rendre le circuit bistable périodiquement actif et inactif afin de maintenir l'énergie dissipée à un bas niveau et, de la sorte, de prévenir l'échauffement du module" de mémoire monolithique dans lequel la cellule est employée. En pareil cas, la bascule 10 bistable est maintenue dans un état de fonctionnement approprié par les capacités internes des dispositifs 03 et 04. Une méthode de détection bipolaire est employée pour lire les données emmagasinées dans le circuit bistable. A cette fin, le dispositif 05 couple le noeud A au noeud C> et le dispositif 06 couple le noeud B au noeud D. 15 Le noeud C est un point de bit "0" et le noeud D est un point de bit "1". Les portes des dispositifs Q5 et Q6 sont connectées entre elles et à une source de commande □ de la cellule de telle sorte que les potentiels aux noeuds A et B peuvent tous deux être lus par application d'une unique impulsion à la borne de commande D. Comme il est expliqué ci-après, les signaux provenant des 20 noeuds C et D sont transmis par l'intermédiaire d'autres transistors à un amplificateur différentiel et comparés afin de déterminer si c'est un "1" ou un "0" qui est emmagasiné dans la cellule. Pour écrire des données dans la cellule et par conséquent modifier son état de fonctionnement, une impulsion est appliquée à la borne de commande D afin de rendre actifs les dispositifs 25 Q5 et Q6. Simultanément, des tensions de polarité désirée sont appliqtées aux noeuds C et D pour emmagasiner soit un bit "0" soit un bit "1". Par exemple, pour faire passer l'état de fonctionnement d'un état "1" à un état"0"(c'est-à-dire que le dispositif 01 conduit, et que le dispositif Q2 est non conducteur, une tension positive est appliquée au noeud C et une tension négative 30 est maintenue au noeud D. Cette tension doit augmenter le potentiel à la porte du dispositif 01 de façon suffisante pour rendre ce dernier non conducteur.Le dispositif 02 conduit alors ce qui permet à la tension au noeud B d'augmenter. Le signal de commande D peut ensuite être interrompu, et la cellule reste dans son état d'emmagasinage "0", le dispositif 02 conduisant et lé dispositif 01 35 ne conduisant pas. Pour passer de l'état d'emmagasinage "0" à l'état d'emmagasinage "1", on utilise un procédé similaire, mais cette fois le potentiel au noeud D est augmenté pour augmenter la tension au noeud B, pendant que les dispositifs 05 et 06 conduisent. Ceci a pour résultat de rendre non conducteur le dispositif 02, ce qui sipprime la tension au noeud A et permet au dispositif 40 Q1 de conduire. 70 3683J 2073480 Afin de permettre l'utilisation de coordonnées supplémentaires pour commander la sélection de la cellule de mémoire à transistors à effet de champ pour les opérations de lecture et d'écriture, des dispositifs 07 et 09 autorisent sélectivement le passage de signaux de commande destinés au noeud C, et 5 des dispositifs 08 et 010 autorisent sélectivement le passage de signaux de commande destinés au noeud 0. Les portes des dispositifs Q7 et QB. sont connectées à un point de commande horizontale H, et les portes des dispositifs 09 et 010 sont connectées à un point de commande verticale V. Par conséquent, lorsqu'un signal est transmis sur la ligne de commande horizontale et sur la ligne 10 de commande diagonale, les noeuds A et B de la cellule de mémoire sont connectés aux noeuds E et F, cependant que les noeuds A ,et B sont connectés aux ' noeuds G et H si des signaux de commande sont simultanément transmis sur les fils de commande diagonale et verticale. Il est donc évident que la ligne de commande diagonale doit toujours être rendue active ainsi que soit le fil de 15 commande horizontale, soit le fil de commande verticale. On a décrit ci-dessus une cellule de mémoire type. Lorsque les cellules sont connectées de façon à composer un ensemble de rangées et de colonnes, toutes les cellules d'une même rangée partagent un fil de commande horizontale commun, et toutes les cellules se trouvant dans une même colonne partagent un 20 fil de commande verticale commun. Les cellules sont également interconnectées diagonalement aux fils de commande diagonale. Chaque rangée horizontale de cellules connecte ses noeuds G et H à un pré-amplificateur de détection et à un circuit de commande de bits (circuit de détection/commande de bits) comprenant les dispositifs 011 et 012 et ses noeuds E et F a une unité similaire 25 comprenant les dispositifs 013 et Q14. Il est possible que les trois lignes de commande horizontale, verticale et diagonale d'une cellule de mémoire soient simultanément rendues actives. Etant donné que le fonctionnement correct du système exige qu'un seul des fils de commande horizontale ou verticale soit actif pour connecter la cellule à des circuits externes par l'intermédiaire 30 des circuits de détection et de commande de bits, des signaux de porte verticale VG sont fournis aux portes des dispositifs 013 et Q14 et des signaux de ports horizontal HG sont fournis aux portes des dispositifs 011 et 012. Le signal HG connecte les noeuds G et H, et le signal VG connecte le noeuds E et F aux circuits externes. Au cours des opérations de lecture, les dispositifs 35 sélectés 011 et 012 ou Q13 et 014 sont connectés à un amplificateur différentiel de détection et pendant les opérations d'écriture ces dispositifs sont connectés à un circuit de commande de bits. Un ensemble de mémoire complet est représenté dans les figures 2 à 4. La cellule de mémoire de la figure 1 est représentée sur la figure 3 à l'in-4,0 térieux; du cadre en pointillés et est référencée "cellule 22" Les commandes BAD ORIGINAL f ' COPV 7G 36833 2G7348G horizo ntales sont fournies aux portes de Q7 et 08 par un circuit de commande de rangée horizontale H2 (également connecté aux cellules 32, 12 (non représentées] et 02 (non représenté)) et le circuit de commande verticale V2 est connecté aux portes des dispositifs 09 et 010 (et également aux cellules 23, 21 et 20). Le circuit de commande diagonale 04,qui est connecté aux portes des dispositifs 05 et 06, commande aussi les cellules de mémoire 33, 11 (non représentées) et 00 (non représentées). Les noeuds E et F sont connectés aux dispositifs 013 et 014, et les noeuds G et H aux dispositifs 011 et Q12. La ligne de porte verticale VG commande les dispositifs 013 et 014, et la ligne de porte horizontale HG les dispositifs 011 et 012. Deux cellules quelconques sont simultanément sélectées en plaçant un signal sur l'une des lignes dia- * gonales D1 à D7 et sur l'une des lignes du groupe HO à H3 ou du groupe V0 à V3. Bien qu'un signal puisse ê tre présent dans chacun des groupes horizontaux et verticaux, l'exclusivité est maintenue en fournissant un signal soit sur la ligne VG, soit sur la ligne HG. Les cellules sont sélectées comme désiré par le système utilisant l'ensemble de mémoires. Les amplificateurs de détection S2, S3. S1 et S0 et les circuits de commande de bits B2, B3, B1, B0 etc... sont connectés soit aux paires de lignes horizontales, soit aux paires de lignes verticales, (0)VS2, (DVS2 ou 0 (HS2), 1(HS2) etc..., en fonction des positions des cellules sélectionnées. Si les cellules sélectionnées se trouvent dans une même colonne, les amplificateurs de détection sont connectés aux rangées horizontales par un signal transmis sur la ligne HG. Si les cellules se trouvent dans une même rangée, un signal de porte verticale VG connecte les amplificateurs de détection aux lignes verticales appropriées. Si les cellules ne se trouvent ni dans une même colonne ni dans une même rangée, le signal de porte horizontale HG est également fourni, mais» si désiré, ce signal peut être remplacé par un signal de porte verticale VG. Au cours des opérations de lecture, on utilise les amplificateurs de détection S0 à S3, et pendant les opérations d'écriture, les circuits de commande de bits B0 à B3. Un exemple de fonctionnement est donné ci-après. On suppose que le système désire accéder aux positions de mémoire 23 et 21, lesquelles contiennent respectivement un bit "1" et un bit "0", On suppose également que le système a spécifié que le contenu de la position de mémoire 23 doit être lu et qu'un bit "1" doit être écrit dans la position 21. Comme l'indique la figure 1, la cellule 23 se trouve initialement dans l'état "1", lequel est représenté par l'état "conducteur" du dispositif 01, et par l'état "non-conducteur" du dispositif Q2, La cellule 21 est initialement chargée avec un bit "0",01 étant alors non-conducteur et 02 conducteur. Au cours de l'opération de lecture de la cellule 23, l'état de la cellule est BÂD ORIGINAL 70 36831 6 2073480 détecté sans modifier les états des dispositifs 91 et 02. Toutefois, lorsqu'on écrit un bit 1 dans la cellule 21» l'état des dispositifs EJ1 et 02 est inversé. On constate en sa référant aux figures 2 à 4 que des signaux sont transmis par le système sur les lignes D2, D3„ V2 et HO. On constate également en se 5 reportant à la figure 1 que les signaux transmis sur les lignes V et D et sur les lignes HG provoquent la connexion dans le cas des deux cellules 23 et 21 des noeuds A et B aux noeuds G et H. Dans le cas de la cellule 23, les dispositifs Q11 et Q12 correspondent aux dispositifs des figures 3 à 5 connectés aux lignes (1)HS3 et 0CHS3) allant à l'amplificateur de détection S3 pour 10 détecter le contenu de la cellule 23. Dans le cas de la cellule 21, les connexions correspondantes concernent les lignes (1)HS1 et (0)HS1 afin de charger les signaux présents sur ces lignes dans la cellule 21. Au cours de l'opération de lecture de la cellule 23, l'état conducteur du dispositif Q1 et l'état non-conducteur du dispositif Q2 se traduisent par un niveau positif au noeud 15 B et par un niveau négatif au noeud A, lesquels sont détectés par l'intermédiaire des dispositifs 05,Q6,09,010,011 et 012 et interprétés comme étant un niveau positif sur la ligne CDHS3 et un niveau négatif sur la ligne (Q)HS3. L'amplificateur de détection S3 interprète ces niveaux comme un bit "1?Au cours de l'opération simultanée d'écriture dans la cellule 21, l'application d'un 20 niveau positif à la ligne d'écriture (1)HS1 et d'un niveau négatif à la ligne d'écriture (0)HS1 se traduit par un niveau positif au noeud B et par un niveau négatif au noeud A. Le niveau positif au noeud B a pour effet de rendre le dispositif 01 conducteur, et le niveau négatif au noeud A de rendre le dispositif non-conducteur Q2. De cette façon, les états conducteur et non-conducteur 25 des deux dispositifs sont inversés et l'état de la cellule 21 passe d'un "0" à un -1". Dans le cas d'une mémoire à accès simultané à n-1 emplacements différents, la cellule sera réalisée en augmentant le nombre de signaux de commande. La cellule comprendra alors n entrées de commande pour communiquer des informa-30 tions à une paire choisie de n-1 pairesde connexion de détection et de commande, une bascule bistable possédant m (m paires dénombrés de détection et de commande et des transistors pouvant être mis dans un état donné par un signal aux noeuds de commande et dans un autre état par un autre signal aux noeuds de commande, un dispositif d'accès à 35 transistors ayant n-m entrées de commande, (n-1)-K paires d'entrées de détection connectées aux noeuds de détection et de commande de la bascule et (n-1) paires de sorties de détection et de commande, et un dispositif de sélection de détection et de commande à transistors ayant (n-1) paires fj'entrées de détection, (n-1) paires de connexions de détection et (n-1) lignes d'accès 40 pour connecter la paire choisie de sorties de détection et de commande à des 70 36831 7 2073480 paires de connexions de détection en fonction des signaux présents sur les lignes d'accès. Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y 5 apporter toutes modifications de forme ou de détail qu'il juge utiles sans pour autant sortir du cadre de ladite invention. 8 / U ~y s* '1 .i. f V ~ REVENDICATIONS 1. Cellule de mémoire à accès multiple accessible par l'excitation simultanée d'un ensemble choisi de n entrées de commande pour communiquer des informations à une paire choisie de n-1 paires de connexions de détection et de commande, caractérisée en ce qu'elle comprend une bascule bistable de mémoire possédant 5 m (m 2. Cellule de mémoire à accès multiple selon la revendication 1, caractérisée en ce qu'elle comprend un dispositif de sélection de détection et de commande, comportant des transistors ayant n-1 paires d'entrées de détection, n-1 15 paires de connexions de détection et n-1 lignes d'accès, pour connecter la paire choisie de sorties de détection et de conmiande à des paires de connexions de détection en fonction des signaux aux lignes d'accès. 3. Cellule de mémoire à accès multiple, accessible par la mise en activité simultanée de deux lignes de commande choisies sur trois pour communiquer 20 des informations à une paire choisie de lignes de détection sur deux paifes caractérisée en ce qu'elle comprend une bascule de mémoire à deux états, ayant une entrée de commande connectée à une première ligne de commande et une paire de noeuds de détection et de commande, comprenant un premier ensemble de transistors pouvant être mis dans un premier état par un premier type de 25 signal aux dits noeuds de détection et de commande et dans un second état par un deuxième type de signal aux dits noeuds de détection et de commande, l'état étant détectable par le type de signal disponible aux dits noeuds de détection et de commande, et un dispositif d'accès comprenant un second ensemble de transistors, ayant deux entrées de commande connectées à une seconde et à une 30 troisième lignes de commande, deux entrées de détection, et deux paires de sortie de détection et de commande, chacune des entrées de détection étant connectée à l'un des deux noeuds de détection et de commande à partir de la bascule bistable de mémoire, pour connecter la cellule de mémoire à l'une des deux paires de sortie de détection et de commande selon un signal reçu à 35 l'une des deux entrées de commande. 9 70 36831 2073480 4. Cellule de mémoire à accès multiple selon la revendication 3, caractérisé en ce qu'elle comprend un dispositif de sélection de détection, comportant un troisième ensemble de transistors ayant deux paires d'entrées de détection, deux paires de sorties de détection connectées aux deux paires de lignes de 5 détection, et deux lignes d'accès pour connecter la paire choisie de sortie de détection et de commande à l'une des deux paires de sortie de détection en fonction des signaux reçus aux lignes d'accès. 5. Cellule de mémoire binaire utilisée dans une mémoire dans laquelle les 10 groupes de cellules définissant des mots binaires sont adressables simultanément et un par un,comprenant une bascule binaire ayant trois bornes d'entrée, une paire de connexions écriture-lecture et plusieurs transistors prenant et indiquant l'un d'un premier et second états stables selon l'information fournie à une première borne d'entrée et à la paire de connexions 15 écriture-lecture, cellule de mémoire caractérisée en ce qu'elle comprend : un premier groupe de deux paires de transistors à trois bornes, dans chaque paire chaque transistor ayant une première borne connectée à une des connexions écriture-lecture différente, une deuxième borne connectée à une des trois bornes d'entrée de la bascule, des transistors d'unir-merne'-paireétant 20 reliés à une même borne d'entrée, et une troisième borne connectée à une ligne d'entrée prise dans une paire de lignes d'entrée associée à chacune des paires de transistors du premier groupe, et un second groupe de deux paires de transistors à trois bornes, dans chaque paire, chaque transistor ayant une première borne connectée à une ligne 25 d'entrée prise dans une même paire de lignes d'entrée, une deuxième borne connectée à la même entrée d'accès, et une troisième borne fournissant une connexion d'une paire de connexions de détection associée à chaque paire de transistors du second groupe. 30 6. Cellule de mémoire selon les revendications 2,4 ou 5 caractérisée en ce que les transistors sont des transistors à effet de champ.