Cette invention se rapports t, d'une manière générale, à un système pour la division rapide de nombres binaires et, de manière plus précise, à un procédé de division et à un couplage peur la mise en oeuvre du procédé. Selon un procédé connu de division, utilisé actuelletwent, en procède à une séquence d'opérations partielles; au cours de chaque opération partielle, la division est exécutée sur un dividende contenant un nombre restreint de positions binaires par un diviseur contenant aussi un nombre restreint des positions binaires (l'expression dividende est employée et en cas du dividende initial et en cas du reste partiel). L'un des pas de l'opération partielle censiste à observer et à traiter le contenu des quelques cellules du registre de diviseur - représentant les positions binaires ayant les poids les plus forts du diviseur - et des quelques cellules d'une multiplicatrice - représentant les positions binaires ayant les poids les plus forts du dividende - afin d'estimer le quotient partiel d'avance. La présente invention constitue un perfectionnement dudit procédé connu afin d'obtenir une vitesse élevée sans que les dépenses et la complexité du couplage en soient considérablement élevées. Les opérations plus compliquées que l'addition et la soustraction - comme par exemple la division - peuvent entre exécutées par l'ordinateur de deux manières fondamentalement différentes. Au moyen du logiciel (software);ou bien, si l'ordinateur d'ispose d'une unité arithmétique spéciale prévue dans l'intérêt d'une vitesse opérationnelle plus élevée à l'exécution de cette opération, à l'aide de celle-ci, au moyen du hardware. La complexité, l'encombrement et le rix de l'unité arith;né- tique sont à peu près directement proportionnels aux exigences de précision et de vitesse formulées envers l'unité - l'augmentation de la précision, c'est-à-dire de la longueur du mot augmente logiquement la longueur des registres, des opérateurs, des multiplexeurs de données, des séries de portes, etc.; - au niveau donné de la technologie l'augmentation de la vitesse ne peut entre atteinte que par la réduction du nombre des pas successifs, par la réduction des décisions, par l'exécution parallèle de certaines fonctions, ce qui augmente de nouveau la complexité, l'encom brement, etc.La relation entre l'augmentation de la complexité due à cette dernière raison et entre le résultat ainsi obtenu, c'est-àdire l'efficacité du procédé peut étire très différente en fonction du procédé d'accélération employé. Pour accélérer l'exécution des opérations de division - soit à virgule fixe, soit à virgule flottante - on a déjà élaboré un extrémement grand nombre de méthodes. L'efficacité des méthodes dépend dans une grande mesure de la technologie; la progression du niveau de la technologie, les possibilités technologiques de plus en plus modernes exigent en permettant le développement de nouveaux procédés. Les procédés connus jusqu'ici utilisent en général lune des méthodes mentionnées ci-dessous ou éventuellement simultanément plusieurs d'entre elles: - suppression d'une opération partielle au cas où l'on peut décider en moins de temps qu'exigé par l'exécution complète de l'opération partielle, que le résultat de l'opération partielle implique un changement de signe, ctest-à-dire que le diviseur est plus grand que le reste partiel; - méthode de "non-restitution", qui opère aussi sur des restes partiels, négatifs; - normalisation du diviseur et du dividende, méthode qui - utilisée de conserve avec les méthodes susdites - mène à la méthode du décalage des zéros ou bien des zéros et des uns; - génération simultanée de plus d'un bit du quotient par l'utilisation de multiples entiers ou fractionnaires du diviseur. Par le décalage des zéros (ou bien des uns en cas des nombres négatifs), figurant dans la plupart des méthodes d'accélération, on suppose que le décalage dans le registre peut être réalisé substantiellement plus vite qu'une addition ou une soustraction. Grâce à la propagation des additionneurs rapides commercialisés (MSI) cette relation s'est modifiée, et les avantages de la méthode ont disparu. Un autre inconvénient de cette méthode est que des signaux synchrones à temporisations différentes doivent outre générés pour le décalage du zéro et pour l'exécution de l'opération, et ces signaux sont de plus, en général, en nombre variable, en fonction du nombre des zéros ou des uns qui se suivent, ce qui cause de sérieuses difficultés surtout dans un système synchrone. La génération et l'utilisation des différentes fractiens ou multiples du diviseur posent des problèmes; outre les nombres produits par multiplication par les puissances entières de deux (qui peuvent entre produits en effet dans le méme registre par décalage vers le haut ou vers le bas), toutes les autres valeurs doivent être mémorisées dans un registre à part, ou bien produites par une arithmétique à part; Etant donné que le procédé d'accélération a de l'importance surtout dans les cas où il faut diviser des nombres de grande longeur, car l'opération dure ici longtemps à cause du nombre élevé des pas, les registres ou les opérateurs ayant une longueur totale appropriée à la division, exigés en plus par le susdit procédé, causent une augmentation considérable du hardware. Le procédé d'accélération faisant objet de l'invention utilise parmi les méthodes connues les suivantes : - la méthode de "non-restitution" et - la méthode de l'emploi du diviseur et de l'un de ses multiples fractionnaires; - mais au moyen du procédé de "reconnaissance", è la base de la pr- sente invention, il élimine leurs inconvénients. L'invention se fonde sur la reconnaissance du fait que par l'emploi du diviseur multiplié par deux puissances de 2 ayant co e exposants deux entiers successifs (2 , 2fil), la division peut Outre décomposée tout au plus après un seul pas préparatif du dividende, en une série d'opérations partielles, à résoudre selon un principe identique, telles que - chacune donne deux bits du quotient, et que - le nouveau reste partiel obtenu en tant que résultat de l'opéra- tion partielle remplisse les conditions de départ de l'exécution de l'opération partielle suivante On résoud donc les problèmes indiqués, selon l'invention, au moyen d'un procédé au cours duquel les parties de poids le plus fort des opérandes - représentées par le contenu des cellules observées du registre de diviseur et d'une multiplicatrice, respectivement sont traitées successivement, dans chaque opération partielle, afin d'estimer les quotients partiels, le procédé comportant les étapes suivantes - B chaque combinaison possible du contenu des cellules observées est associée une valeur logique correspondante, qui est convertie en un signal électrique correspondant - dit premier signal - et cette famille de premiers signaux est emmagasinée dans les diverses cellules d'une mémoire permanente;; - ladite mémoire permanente est adressée par les signaux de sortie d'une partie des cellules observées afin de sélectionner une ligne de ladite mémoire permanente et de transcrire son contenu en un réseau de sélection; - ledit réseau de sélection est adressé par les signaux de sortie du reste des cellules observées afin de sélectionner le premier signal correspondant au contenu actuel des cellules observées; - le premier signal ainsi sélectionné est comparé au contenu de deux des cellules observées, par l'intermédiaire d'un réseau de combinaison fournissant un signal de sortie en deux positions binaires;; - ce dernier signal de sortie est utilisé pour commander la sélection d'un des deux signaux de report - issus successivement de l'additionneur du système - afin d'obtenir un signal indiquant le signe du résultat de l'opération partielle et chaque signal de signe est mémorisé durant l'opération partielle subséquente de sorte que deux signaux de signe successifs sont disponibles au cours de chacune des opérations partielles; - le signal de sortie du réseau de combinaison et les deux signaux de signe successifs constituent des combinaisons en quatre positions binaires chaque combinaison possible est associée une valeur logique correspondante, qui est convertie en un signal électrique correspondant - dit deuxième signal- et cette famille de deuxième signal est emmagasinée dans les diverses cellules d'une deuxième mémoire permanente;; - la deuxième mémoire permanente est adressée par les deux signaux de signe successifs et par des signaux issus du réseau de combinai son, et le signal de sortie de la deuxième mémoire permanente - se composant de deux positions binaires - est utilisé en qualité de quotient parti#el. Ce procédé peut être également employé pour la division des mantisses des nombres à virgule fixe et à virgule flottante. En décrivant le procédé on a pris en considération des opé randes positifs, la représentation des opérandes négatifs et le traitement de leur signe n'affectent pas l'essence du procédé selon l'invention. La valeur employée pour les conversions de la valeur du diviseur est, avantageusement conforme au nombre des zéros de tête du diviseur, de ce fait le diviseur donne un nombre normalisé par 2n. Le diviseur D est normalisé, si - en utilisant la valeur maximale M, définie par les poids binaires - la formule suivante est vraie M/2 4 D 4 M. Dans ce qui suit on considère la valeur D des diviseurs comme un nombre positif normalisé. Cette correction par n fois, qui doit 8tre faite encore avant d'exécuter l'opération, doit être prise en considération en formant le quotient. L'essence du procédé selon l'invention n'est pas affectée par le choix d'une autre grandeur de n, mais la réalisation sera plus compliquée. Ce procédé est sans restitution, de ce fait le résultat des opérations partielles peut entre même négatif. La décision prise en partant sur les bits du diviseur et du dividende de poids le plus fort et sur le signe du reste partiel détermine l'opération partielle suivante et les deux bits de quotient suivants du résultat. La variation de signe du reste partiel suivant ltopération assignée indique que la valeur des deux bits du quotient assignés d'avance doit être corrigée. L'opération partielle assignée peut être l'une des suivantes: - multiplication du reste partiel par quatre; - soustraction de la moitié du diviseur du quadruple du reste partiel; - soustraction de la valeur du diviseur du quadruple du reste partiel; - addition de la moitié du diviseur au quadruple du reste partiel; - addition de la valeur du diviseur au quadruple du reste partiel. On peut observer que - indépendamment de la grandeur du reste partiel (c'est-a-dire indépendamment du nombre des zéros suivants) on multiplie le reste toujours par 4 pour l'opération partielle suivante et on fait entrer toujours deux bits dans le quotient. Pour pouvoir le faire sans que les restes partiels multipliés augmentent au-delà des limites données, c'est-à-dire que les restes partiels de la suite d'opérations ne forment pas une série divergente, il faut prendre en considération un fait touchant à l'essentiel de l'invention: si certaines conditions initiales sont remplies, en choisissant 11 opération partielle convenable parmi les susdites par la méthode décrite, on peut assurer que le quadruple de la valeur absolue des restes partiels obtenus reste en dessous d'une telle valeur limite E qui permet d'obtenir par une nouvelle opération partielle convenablement choisie de nouveau un reste partiel inférieur à K, dont le quadruple (Ri) reste de nouveau en dessous de la limite K: | i1 Par conséquent la condition initiale est logiquement que le dividende soit également inférieur à cette valeur limite. Au cas où cette condition n'est pas remplie, on peut réduire le dividende à une valeur inférieure à la limite par la soustraction de la valeur du diviseur, dans un pas préparatif. Comme il en ressort, la valeur de K, tout comme la valeur des limites H, dans la suite du texte, dépend du diviseur. En ce qui concerne la valeur de K, on peut comprendre que où K représente la valeur théorique de la limite et m le nombre des positions du dividende. L'opération partielle s'écrit en général R =4( Ri-l + ffi .D (3) Si l'on y choisit la valeur convenable de ffi selon le tableau (voir figure 1), la condition selon (1) sera remplie. Légende du tableau I: Ri 1 = le reste partiel multiplié de l'opération partielle précéden te; R. = le résultat de l'opération partielle assignée (nouveau reste partiel) multiplié; i =symbole (valeur) du domaine d'évaluation; H = limites du domaine d'évaluation. L'affectation de la valeur E dans les limites H n'est que formelle, parce que, comme il ressort de ce qui a été dit ci-dessus, en cas d'un départ correct la valeur absolue de Ri 1 ne peut nulle- ment atteinre la valeur de K. Donc on peut voir que le but proposé est que la valeur du rapport RiA de l'opération partielle donnée puisse 4tre incluse de façon univoque dans l'un des domaines d'évaluation. Il faut noter que, si les limites théoriques selon le tableau I, peuvent être précisément observées, c'est-à-dire si le reste partiel se trouve en effet dans les limites H y relatives du domaine d'évaluation choisi, la gamme de valeurs de la valeur absolue du reste multiplié a des limites plus basses que la valeur de X, définie ci-dessus, cette limite théorique fait précisément 1 (le diviseur lui-même). Cependant dans la pratique on ne peut évaluer les valeurs 1/2 ou 3/4 du rapport Ri/D, R ctest-à-dire la limite du domaine d'évaluation en question, qu'avec une précision approchée, étant donné que tant dans le cas du diviseur que dans le cas du reste partiel on ne tient compte que des bits du poids le plus fort. L'effet des bits négligés, se trouvant dans le reste, se fait sentir par ltextension des limites des domaines d'évaluation, les domaines se recouvrent. (Cela veut dire qu'un quotient quelconque du reste partiel et entier diviseur peut en effet se placer hors des limites théoriques du domaine d'évaluation défini par ses bits correspondants). Le tableau Il (voir figure 1) récapitule les relations établies ~e ce fait. Les limites théoriques (a) et pratiques (b) des domaines de validités ressortent plus clairement de la figure 3. Le recouvrement effectif des domaines dépend de la précision de l'observation, c'est-à-dire du nombre des bits observés. La valeur théorique maximale admissible (A) du recouvrement des domaines peut être ramenée pour n t importe quelle valeur de fi partir de la valeur théorique de la limite K, au moyen des formules (1), (2) et (3) 8( 1 (relatif au diviseur) Il reste maintenant à rédiger un tableau de décisions fournissant la valeur de E à partir des bits observés, du poids le plus fort, du reste partiel et du diviseur de sorte que les conditions (1), (2) et (3) soient remplies. Le nombre des bits à observer et le tableau de décisions fournissant la valeur de i peuvent entre déterminés comme suit : Tant le reste partiel que le diviseur peuvent être donnés par les formules suivantes où m représente de nouveau la longueur des opérandes, le nombre de leurs positions binaires. La valeur des bits en nombre j ou p des plus forts du diviseur ou du reste partiel: La valeur négligée causant l'incertitude de la décision 0 @ Re ou O ( De C e De ce fait Ri et D peuvent être écrits comme suit : Ri =Rj + Re D =D. + D i e Il faut réaliser que le quotient : reste partiel en question/diviseur se trouvera par suite de l'incertitude susdite dans les limites : Les valeurs j et p doivent entre choisies selon les conditions de départ de sorte que le résultat de ltopération partielle définie par la valeur s appartenant de façon univoque aux deux valeurs R. et j D en question remplisse la condition (1). p Cela veut dire que les valeurs extrêmes appartenant à toutes les valeurs appariées R. - D selon (4) doivent se placer également a p dans les limites d'évaluation H de la valeur E y relative selon le tableau Il. L'expression des valeurs j et p sous forme mathématique formée se heurte à certaines difficultés. Dans la pratique il est recommandé de se servir d'une méthode d'approximation et le résultat obtenu doit être contrôlé par calcul : En cas des valeurs j et p fixes il est recommandé de rédiger un tableau pour les valeurs R. et D., dans lequel on établit la va j j leur i appartenant aux valeurs R. et D en question, ainsi que les j p valeurs extrêmes admissibles du quotient Ri/D concernant ces deux valeurs appariées, calculées selon (4) et on contrôle si ces valeurs extrêmes se trouvent en effet dans les limites du domaine H indiqué par le tableau Il - appartenant à la valeur É en question - concernant toutes les valeurs appariées.En cas affirmatif les conditions de départ sont remplies. La figure 4 montre à titre d'exemple l'une des résolutions possibles. Le tableau selon la figure 4 est prévu pour les valeurs j=5 p=4 et montre l'évaluation selon les grandeurs positives (absolues) de R.. j En cas d'une grandeur négative de Rj - étant donné que les limites H sont symétriques- on obtient de E correct en multipliant la valeur É obtenue de R. par -1. j Le tableau indique en détails les valeurs extrêmes selon (4) appartenant aux valeurs appariées se trouvant de ce fait dans le domaine de recouvrement. On peut vérifier, que les valeurs extrêmes calculées se trouvent dans les limites (H) retenues pour Ri/D par conséquent j et p ont été correctement choisis. Les conditions peuvent être remplies par plusieurs valeurs appariées j-p. La valeur obtenue des paires de bits de quotient ressort d'un tableau de sélection dit tableau III (voir figure 2) en fonction du domaine d'évaluation choisi ainsi que du signe du résultat des opérations partielles précédente et en cours. Au cas où le dividende dépasserait d'avance la valeur K.D, il faut soustraire le diviseur du dividende avant le premier pas de la division. En pareil cas, la valeur de la paire de bits de quotient obtenue du premier pas subséquent de la division doit entre calculée différemment. Dans la pratique le tableau de décision n'offre plus de décisions outre la limite K, étant donné que ce cas ne peut 8tre rencontré qu'au début de l'opération; il indique seulement que la limite 3/4 est dépassée (|ffi1 = 1). Pour éviter la nécessité d'incorporer des circuits spéciaux pour le pas préparatif, dans la pratique on effectue la soustraction préparative même au cas où l'évaluation montre lE'# = 1. L'opération partielle subséquente est déjà régulière, le fait unique qui distingue le pas préparatif d'avec la première opération partielle est qu'après le pas préparatoire on ne multiplie pas le reste partiel par quatre, comme après chaque opération partielle subséquente. En pareil cas la valeur de la première paire de bits de quotient est déterminée par le résultat commun de la soustraction préparatoire et de la première opération partielle (voir l'autre tableau de sélection dit tableau IV qui ressort de la figure 2). Le procédé selon l'invention peut être avantageusement mis en oeuvre en utilisant le couplage selon l'invention qui comporte un registre de diviseur, un additionneur, une multiplicatrice, un registre de dividende et une mémoire de quotient. En outre, le couplage comporte un premier dispositif d'estimation qui fournit un signal de sortie en réponse au contenu des cellules observées du registre de diviseur et de la multiplicatrice, respectivement; un dispositif de signe qui reçoit les signaux de report successifs de l'additionneur et sélectionne - dans chaque opération partielle - l'un des deux signaux de report successifs en fonction du signal de sortie du premier réseau d'estimation et qui fournit - dans chaque opération partielle - deux signaux de sortie étant l'un le signal de signe actuel, l'autre celui de l'opération précédente; un dispositif de mode de service produisant un signal de commande pour l'additionneur en fonction des signaux de sortie du premier dispositif d'estimation et du dispositif de signe; et un deuxième dispositif d'estimation produisant un signal de sortie en deux positions binaires pour la mémoire de quotient en fonction des signaux de sortie issus du premier dispositif d'estimation et du dispositif de signe. Le premier dispositif d'estimation comprend uoepremière mémoire permanente dont le contenu correspond aux valeurs logiques associées aux combinaisons possibles du contenu des cellules observées. Au cas montré 'a titre d'exemple - sur la figure 4, la première mémoire permanente aura le contenu montré sur la figure 5.Le deuxième dispositif d'estimation comprend une deuxième mémoire permanente dont le contenu correspond aux tableaux de sélection. Au cas exposé à titre d'exemple, la deuxième mémoire permanente aura le contenu montré sur la figure 6. Les objectifs et les caractéristiques de la présente invention déjb décrits, ainsi que de nouveaux, vont maintenant entre expliqués plus en détail dans la description suivante donnée en liaison avec le dessin annexé, sur lequel, en outre, la figure 7 est un diagramme schématique représentant le couplage selon la présente invention. Les figures 8 et 9 montrent l'arrangement de la première =4- moire permanente en deux formes différentes de réalisation. Comme il ressort de la figure 7, le registre de diviseur CA, l'additionneur CB, le multiplicateur CC et le registre de dividende CD sont couplés en une channe C. L'additionneur C3 est une unité arithmétique qui comprend deux jeux d'entrées parallèles, un jeu de sorties parallèles, une entrée de commande et une sortie de report. En réponse aux signaux de commande l'unité fournit : -soit la quantité issue du registre de dividende sans aucun changement, - soit la somme ou la différence des opérandes issus l'un du registre de dividende, l'autre du registre du diviseur. La multiplicatrice binaire CC comprend une logique des circuits de porte de telle sorte que chaque circuit de porte est muni d'une entrée et de deux sorties ou bien de deux entrées et d'une sortie. Dans le premier cas le circuit de porte de la position binaire "i" est connecté au registre de dividende en deux directions. L'une de ses sorties est connectée - par l'intermédiaire d'un interrupteur - a la position binaire "i" du registre, l'autre sortie pareillement - à la position binaire "i+2". Dans le deuxième cas ledit circuit de porte est connecté ffi l'additionneur d'une manière analogue, de sorte que l'une de ses entrées est connectée à la position tri", tandis que l'autre à la position "1-2" de l'additionneur. Si le signal de commande effectue - en fermant l'interrupteur cor-respondant - le couplage de l'une des sorties (entrée), la quantité emmagasinée dans l'additionneur sera transcrite au registre de dividende sans aucun changement, c'est-a-dire que la quantité est multipliée par 22 = 1. Si le signal de commande effectue le couplage de l'autre sortie (entrée), la quantité sera transcrite de sorte qu'elle est décalée à la deuxième position plus haute. Ceci signifie une multiplication par 22 = 4. Le registre de dividende CD contient - au commencement de la division - le dividende et après la première opération partielle il contient-le reste partiel actuel. L'entrée "e" du couplage est constituée par les entrées-parallèles du registre de diviseur CA. Ses sorties parallèles sont connectées au deuxième jeu d'entrées parallèles de l'additionneur CB tandis que le premier jeu d'entrées parallèles est connecté aux sorties parallèles du registre de -dividende: CD. La multiplicatrice CC est connectée en chaîne entre l'additionneur CB et le registre de dividende CD. Si les positions binaires du dividende n'excèdent pas celles du registre de diviseur CA, le dividende peut être écrit - au commencement de la division - dans le registre du diviseur CA et transcrit - å travers l'additionneur CB et la multiplicatrice CC - dans le registre du dividende CD. Si les positions binaires du dividende sont d'un nombre qui excède la capacité du registre de diviseur CA, l'écriture doit avoir lieu sur les entrées du registre de dividende CD; en pareil cas ces entrées constituent aussi une entrée "e" du couplage et elles sont reliées à un dispositif périphérique d'entrée. La mémoire de quotient A est connectée d'une manière particu lière. Elle comprend deux registres AA et AB similaires dont les sorties parallèles sont entrelacées de telle sorte que la sortie parallèle position 1 du premier registre AA constitue la sortie position 1 de la mémoire A tandis que la sortie position 1 du deuxième registre AB constitue la sortie position 2 de la mémoire A, la sortie 2 du premier registre AA est la sortie 3 et la sortie 2 du deuxième registre AB est la sortie 4 de la même mémoire de quotient A; en général : la sortie position t du premier registre li constitue la sortie position (2.t-1) de la mémoire A tandis que la sortie position t du deuxième registre AB constitue la sortie position 2.t de la mémoire A. Cet ordre était donné à titre d'exemple. Il est évident que le fonctionnement de la mémoire de quotient A sera similaire si l'entrelacement des sorties des deux registres AA et AB suit une séquence inverse. Chacun des deux registres AA et AS dispose d'une entrée unique reliée å une des deux positions binaires de la sortie du deuxième dispositif d'estimation B; le registre relié à la position plus basse de ladite sortie joue le rôle du "premier registre" tandis que le registre relié à la position plus haute joue celui du "deuxième registre" Etant donné que selon le présent exemple j = 5 et p = 4 le premier dispositif d'estimation E observe le contenu de cinq cellules j de poids les plus forts de la multiplicatrice CC et quatre cellules - indiquées "o", et 't1" respectivement - de poids les plus forts du registre de dividende, et comme le diviseur est normalisé de sorte que le contenu de la cellule "o" de poids le plus fort ne peut entre que n1", le contenu de ladite cellule "o" sera bien utilisé comme valeur de référence (voir plus bas), mais il est indifférent en ce qui concerne la sélection du premier signal correspondant à la combinaison des cellules observées. Par conséquent le contenu de toutes les cellules observées sera transmis au premier dispositif d'estimation , mais en huit cellules - celles indiquées par "1", et ltitt respectivement - seront utilisées par l'adressage. Au cours de l'exécution des opérations partielles le registre de diviseur CA comprend selon le besoin le diviseur ou bien la moitié de sa valeur tandis que le premier réseau de sélection ED doit 4tre adressé toujours par les bits du diviseur entier. C'est pourquoi une partie des sorties observées du registre de diviseur CA est reliée aux entrées correspondantes du premier dispositif d'estimation E par l'intermédiaire d'une première mémoire temporaire CE. En somme ce sont z = 1 + j valeurs binaires qui font ladite combinaison. Par conséquent on a besoin de 2z premiers signaux et la première mémoire permanente EE - autrement dit une mémoire morte à lecture non destructive (ROM) - consiste en 2z cellules arrangées dans v lignes et w colonnes, où v + w = 1 + j. L'équivalence des sommes 1 + j et v + w est une condition nécessaire, mais ltéquiva- lence de deux quelconques des membres des sommes n'est pas nécessaire. Le fait qu'on a montré dans la figure 7 le cas quand v = j et w = 1 ne signifie plus que c'est l'une des formes de réalisation; il y en a d'autres.Les signaux d'adresse arrivent aux entrées du premier dispositif d'estimation É de deux sources différentes mais, une fois qu'ils sont entrés ils jouent par la suite le rôle d'un jeu de signaux d'adresse issus de n'importe quelles sources. On connecte donc v entrées du dispositif d'estimation É aux entrées d'adresse de la première mémoire permanente EE tandis que l'on connecte w entrées aux entrées d'adresse d'un premier réseau de sélection ED qui est connecté à 2w sorties parallèles de la première mémoire permanente EE. La première mémoire permanente EE fournit - en réponse à son adressage - le contenu d'une de ses lignes en et le premier réseau de sélection ED sélectionne -/réponse à son adressage - l'un des signaux de sortie parallèle de la mémoire permanente EE, afin de la fournir en tant que valeur absolue lÉl. Mais c'est encore une information équivoque.Un seul bit ne peut repré- senter que deux états différents tandis que la grandeur E peut être de trois valeurs différentes, à savoir : O, 1/2 1. Il ressort de la figure 5 que dans la première mémoire permanente EE l'information O représente l'information et la valeur |É| = O et la valeur 1##= i 1 tandis que l'information 1 représente la valeur lÉt =1/2. C'est le premier réseau de combinaison EB qui évalue la connexion logique entre le signal de sortie du premier réseau de sélection ED et deux signaux d'adresse issus de deux des cellules observées. Au cas exposé, l'état 1 de la première position du signal de sortie du premier réseau de combinaison EB correspond à |Ég = 1, l'état 1 de la deuxième position dudit signal correspond à (E'I = O et l'état 0 des deux positions correspond à |i1 = 1/2. La sortie du premier réseau de combinaison EB est reliée aux entrées correspondantes du deuxième dispositif d'estimation B. Ce dispositif comprend une deuxième mémoire temporaire BB qui mémorise le signal de sortie en question. Le dispositif de signe D comprend un deuxième-réseau de sélection DB et une troisième mémoire- temporaire DA. La troisième mémoire temporaire DAmémorise le signal de sortie du deuxième réseau de sélection DB afin de le fournir - au cours de l'opération partielle subséquente - i une entrée du deuxième réseau de sélection DB et à une entrée du deuxième dispositif d'es:timation B.Le deuxième réseau de sélection DB reçoit donc son propre signal de sortie qui a été fourni au cours de l'opération précédente et, en outre, deux informations produites au cours de 1 t opération actuelle, notamment - une position binaire du signal de sortie du premier dispositif d'estimation i dont la proposition répond aussi à la question: y avait-il un changement dans le contenu de l'additionneur au cours de l'opération actuelle ou non; et - le signal de report de l'additionneur qui répond au signe du résultat de l'opération actuelle. La sortie du deuxième réseau de sélection DB est reliée à l'entrée correspondante du deuxième dispositif d'estimation. Le réseau DB fournit en tant que signal de signe - soit le signal de report actuel (s'il y avait un changement dans le contenu de l'additionneur au cours de l'opération actuelle); - soit le signal de signe de l'opération précédente, identique b un signal de report précédent (s'il nty avait aucun changement au cours de l'opération actuelle). Ainsi le dispositif de signe fournit simultanément deux signaux de sortie. L'un est en réponse au signe du dividende de l'opé- ration actuelle et l'autre est en réponse au résultat de l'opération actuelle. Tous les deux prennent part à l'adressage de la deuxième mémoire permanente BA et le dernier prend aussi part à 11 adressage de la première mémoire permanente ES afin de décider du signe du premier signal sélectionné, c'est-à-dire de la valeur E. C'est pourquoi le fonctionnement du couplage sera correct en cas de n'importe quel signe du résultat, c'est-à-dire qu'il fonctionne selon la méthode de "non-restitution". Le premier dispositif d'estimation ffi comprend aussi un circuit inhibiteur EÂ qui ne fonctionne que dans la première opération par tielle de la division entière - déclenché par le signal "c" de l'unité centrale du couplage (non représentée) - afin d'indiquer s'il y a besoin d'un pas préparatoire ou non. Si oui, le signal de sortie du circuit EA empêche la multiplicatrice CC d'effectuer aucun changement dans son contenu (elle multiplie par 2Q) de sorte que le dividende - après avoir réduit une fois le diviseur dans l'additionneur CB - est invariablement transmis par la multiplicatrice CC au registre du dividende CD. Ledit signal de sortie est aussi transmis à la deuxième mémoire temporaire BB afin de prendre part à l'adressage de la deuxième mémoire permanente BA. Le premier dispositif d'estimation ffi comprend aussi un deuxième réseau de combinaison EC qui fournit un signal de commande pour le registre de diviseur CA en fonction de deux signaux issus l'un de la sortie du premier réseau de combinaison et l'autre de la sortie de poids le plus fort du registre de diviseur CA. Le contenu du registre de diviseur CA peut être décalé vers la gauche et vers la droite en fonction de ces signaux de commande (multiplication par 2 ou 1/2). La deuxième mémoire permanente BA est adressée par deux signaux de signe successifs (immédiatement) et par les signaux de sortie du premier réseau de combinaison EB et du circuit inhibiteur EA (par l'intermédiaire de la deuxième mémoire temporaire BB). Le contenu de cette mémoire permanente BA correspond aux tableaux de sélection (voir la figure 2). La lecture a généralement lieu selon le tableau III et en cas du pas préparatoire selon le tableau IV. Le dispositif de mode de service F comprend un troisième réseau de combinaison FA qui fournit un signal de sortie en réponse aux signaux de sortie du premier dispositif d'estimation ffi et du dispositif de signe D, et une quatrième mémoire temporaire FB qui mémorise le signal de-sortie du troisième réseau de combinaison FA afin de le fournir - au cours de l'opération partielle subséquente à l'entrée de commande de l'additionneur XB. Le signe correct du signal de sortie du premier dispositif d'estimation É peut etre- assuré de plusieurs manières. Le dispositif É selon la figure 8 comprend une mémoire permanente EE munie de 2 ce!llules. Son contenu correspond aux premiers signaux appartenant aux valeurs positives. Le dispositif É comprend aussi un convertisseur d'adresse EF intercalé entre les cellules observées et les entrées adresse de la mémoire EE. Le convertisseur EP fournit soit l'adresse initiale soit son complément en réponse au signal de signe actuel. Le dispositif E selon la figure 9 comprend une mémoire permanente EE qui se compose de deux parties similaires EE-1 et EE-2 chacune étant munie de 2 cellules en contenu inverse. L'adressage d'une partie ou de l'autre de la mémoire EE a lieu en réponse au signal de signe actuel. La forme de réalisation selon la figure 8 exige plus d'encombrement, la forme selon la figure 9 exige plus de dépense (parce que la capacité de la mémoire est douSée). Le symbole "h" indique l'horloge. REVENDICATIONS 1. Procédé pour la division rapide de nombres binaires au cours duquel les parties de poids le plus fort des opérandes représentées par le contenu des cellules observées du registre de diviseur et d'une multiplicatrice, respectivement - sont traitées successivement, dans chaque opération partielle, afin d'estimer les quotients partiels d'avance, caractérisé en ce qu'a chaque combinaison possible du contenu des cellules observées est associée une valeur logique correspondante, qui est convertie en un signal électrique correspondant - dit premier signal - cette famille de premiers signaux étant emmagasinée dans les diverses cellules d'une mémoire permanente; que ladite mémoire permanente est adressée par les signaux de sortie d'une partie des cellules observées afin de sélectionner une ligne de ladite mémoire permanente et de transcrire son contenu en un réseau de sélection; que ledit réseau de sélection est adressé par les signaux de sortie du reste des cellules observées afin de sélectionner le premier signal correspondant au contenu actuel des cellules observées; que le premier signal ainsi sélectionné est comparé au contenu de deux des cellules observées, par l'intermédiaire d'un réseau de combinaison fournissant un signal de sortie en deux positions binaires; que ce dernier signal de sortie est utilisé pour commander la sélection d'un de deux signaux de report - issus successivement de l'additionneur du système afin d'obtenir un signal indiquant le signe du résultat de l'opération partielle, chaque signal de signe étant mémorisé durant l'opé- ration partielle subséquente de sorte que deux signaux de signe successifs sont disponibles au cours de chacune des opérations partielles; que le signal de sortie du réseau de combinaison et les deux signaux de signes successifs constituent des combinaisons en quatre positions binaires et qu'à chaque combinaison possible est associée une valeur logique correspondante, qui est convertie en un signal électrique correspondant - dit deuxième signal -,cette famille de deuxièmes signaux étant emmagasinée dans les diverses cellules d'une deuxième mémoire permanente; que la deuxième mémoire permanente est adressée par les deux signaux de signe successifs et par des signaux issus du réseau de combinaison, et que le signal de sortie de la deuxième mémoire permamente - se composant de deux positions binaires - est utilisé en qualité de quotient partiel. 2. Couplage pour la mise en oeuvre du procédé selon la revendication 1, comportant un registre de diviseur, un additionneur, une multiplicatrice, un registre de dividende, une mémoire de quotient et un premier dispositif d'estimation qui fournit un signal de sortie en réponse au contenu des cellules observées du registre de diviseur et de la multiplicatrice, respectivement, caractérisé en ce qu'il comprend - un dispositif de signe, qui reçoit les signaux de report successifs de l'additionneur et sélectionne - dans chaque opération partielle l'un de deux signaux de report successifs en fonction du signal de sortie du premier réseau d'estimation et qui fournit - dans chaque opération partielle - deux signaux de sortie, l'un étant-le signal de signe actuel, l'autre celui de l'opération précédente;; - un dispositif de mode de service produisant un signal de commande pour l'additionneur en fonction des signaux de sortie du premier dispositif d'estimation et du dispositif de signe; et - un deuxième dispositif d'estimation produisant un signal de sortie en deux positions binaires pour la mémoire de quotient en fonction des signaux de sortie du premier dispositif d'estimation et du dispositif de signe. 3. Couplage selon la revendication 2, caractérisé en ce qu'une partie des entrées du premier dispositif d'eStimation est reliée aux sorties observées du registre de diviseur, c'est-à-dire aux sorties représentant les poids les plus forts du diviseur, et qu'une autre partie des entrées du premier dispositif d'estimation est reliée aux sorties observées de la multiplicatrice, ctest-à-dire aux sorties représentant les poids les plus forts du dividende partiel. 4. Couplage selon la revendication 3, caractérisé en ce qu'il comprend une première mémoire temporaire, qui est intercalée entre une partie des sorties observées du registre de diviseur et les entrées correspondantes du premier dispositif d'estimation. 5. Couplage selon la revendication 4, caractérisé en ce que le premier dispositif d'estimation comprend une première mémoire permanente dont les entrées d'adresse sont reliées à une partie des entrées du dispositif tandis que sa sortie binaire est reliée à un premier réseau de sélection qui est adressé par l'autre partie des entrées du dispositif afin de sélectionner une position binaire du signal de sortie de la mémoire permanente. 6. Couplage selon la revendication 5, caractérisé en ce que la sortie unique du premier réseau de sélection est reliée à une entrée d'un premier réseau de combinaison, qui fournit un signal de sortie en deux positions binaires, en fonction des signaux issus de deux cellules observées et de la sortie du premier réseau de sélection. 7. Couplage selon la revendication 6, caractérisé en ce que la sortie en deux positions binaires du premier réseau de combinaison est reliée au deuxième dispositif d'estimation. 8. Couplage selon la revendication 7, caractérisé en ce que le premier dispositif d'estimation comprend un deuxième réseau de combinaison qui fournit un signal de commande au registre de diviseur en fonction de deux signaux issus l'un de la sortie du premier réseau de combinaison et l'autre de celle des sorties du registre de diviseur qui représente le poids le plus fort. 9. Couplage selon la revendication 8, caractérisé en ce que le premier dispositif d'estimation comprend un circuit inhibiteur qui produit - à l'instant du commencement de la division entière, déclenché par l'unité centrale du système - un signal de sortie pour la multiplicatrice et pour le deuxième dispositif d'estimation en fonction du signal de sortie du premier réseau de combinaison. 10. Couplage selon la revendication 9, caractérisé en ce que le deuxième dispositif d'estimation comprend un deuxième mémoire permanente et une deuxième mémoire temporaire et que les sorties du premier réseau de combinaison et du circuit inhibiteur sont reliées aux entrées de la deuxième mémoire temporaire tandis que les sorties de la deuxième mémoire temporaire et du dispositif de signe sont reliées aux entrées de la deuxième mémoire permanente et que la sortie de la deuxième mémoire permanente est reliée à l'entrée de la mémoire de quotient. 11. Couplage selon l'une quelconque des revendications 2, 3, 42 5, 6, 7, 8, 9 ou 10, caractérisé en ce que le dispositif de signe comprend un deuxième réseau de sélection relié - sur ses entrées à la sortie du premier dispositif d'estimation et à la sortie de report de l'additionneur et - sur sa sortie - aux deux dispositifs d'estimation et à une troisième mémoire temporaire qui mémorise le signal de sortie du deuxième réseau de sélection afin de le fournir au cours de l'opération partielle subséquente - à une entrée de ledit réseau de sélection et à une entrée du deuxième dispositif d'estimation. 12. Couplage selon l'une quelconque des revendications 2, 3, 4, 5, 6, 7, 8, 10 ou 11, caractérisé en ce que le dispositif de mode de service comprend un troisième réseau de combinaison qui fournit un signal de sortie en réponse au signal de sortie du premier dispositif d'estimation et au signal du dispositif de signe, et une quatrième mémoire temporaire mémorisant le signal de sortie du troisième réseau de combinaison afin de le fournir - au cours de l'opéra- tion partielle subséquente - à l'entrée de commande de l'additionneur.