La presente invention concerne les systèmes de transmission de donnees assurant les liaisons entre une pluralite d'organes d'un ensemble complexe au moyen d'impulsions electriques. Plus particulièrement l'invention se rapporte aux systèmes de transmission dans lesquels une liaison a grand debit relie des organes couples en parallèle sur elle. De telles liaisons de transmission relient,par exemple, les ordinateurs de l'unite de commande d'un ensemble, tel qu'un central telephonique ou un ensemble de taxation telephonique centralise, aux peripheriques specialises de cet ensemble. De nombreux ensembles complexes comportent des liaisons à grand debit de type multifilaire de maniere a permettre la transmission simultanee en parallele de donnees binaires emises sous forme d'impulsions electriques. Ainsi, par exemple, dans un central telephonique à commande centralisée de type connu, les echanges de donnees entre ordinateurs de commande et peripheriques s'effectuent par l'intermediaire de liaisons dites omnibus com- portant cinquante trois lignes bifilaires. Sachant que le nombre d'organes repartis sur une même liaison omnibus peut dépasser soixante et que chacun de ces organes comporte un equipement d'emission et un équipement de réception lui permettant alternativement d'émettre et de recevoir en parallele sur les lignes de la liaison, le systeme complet de transmission obtenu est complexe et coûteux. Dans un but de réduction de la complexité et des coûts et d'augmentation de la fiabilité de ces systemes de transmission, la présente invention propose un systeme de transmission de données en série sur liaison bus monoligne qui est destiné a se substituer aux classiques systèmS;de transmission de données en parallèle sur liaison bus multiligne. Selon une caractéristique de l'invention; le systeme de transmission de données qui dessert une multiplicité d'organes a fort trafic, couplés en parallele à une même liaison bus monoligne par l'intermédiaire d'émetteurs et de récepteurs individuels de maniere à permettre le transfert sériel de données sous forme d'impulsions binaires a partir d'un seul émetteur au même instant, comporte au moins un codeur d'émetteur et un traducteur de récepteur associés a chaque organe. Le codeur d'émetteur génere un signal binaire a transitions codées par déphasage en fonction de la valeur des données à transmettre.Le traducteur de récepteur est composé dlune boucle de phase apte a extraire le signal d'horloge de codage contenu dans le signal transitions codées et d'un décodeur apte a extraire les données originales contenues dans le signal à transitions codées, ceci a l'aide du signal d'horloge extrait par la boucle de phase. Les objets et caractéristiques de la présente invention apparaîtront plus clairement a la lecture de la description suivante d'exemples de réalisation, ladite description étant faite en relation avec les dessins ci-annexés dans lesquels La figure 1 présente un schéma de principe d'un système de transmission de données selon l'invention. La figure 2 présente un exemple de réalisation d'un systeme de transmission de données selon l'invention. La figure 3 présente un diagramne des signaux dans l'émetteur. La figure 4 présente un diagramne des signaux du récepteur pour les organes de synchronisation. La figure 5 présente un diagramme des signaux du récepteur pour les organes de décodage. Le système de transmission par impulsions électriques qui est schématisé figure I comprend une liaison bus monoligne I de type bifilaire; cette liaison 1 relie différents organes 2 à 2 d'un ensemble complexe tel qu'un central o n téléphonique ou un ensemble de taxation centralisé. Ces organes 2 sont de type divers et sont;par exemple,un calculateur, des périphériques, tels que explorateurs, distributeurs, enregistreurs magnétiques, téléimprimeurs, etc. Chaque organe 2 est relié la liaison bus monoligne i par un émetteur d'impulsions 3 qui lui permet d'émettre sur la liaison I les données à transmettre et par un récepteur d'impulsions 4 qui lui permet de recevoir les données transmises sur cette meme liaison 1. émetteurs 3 et récepteurs 4 sont individuellement couplés à la liaison 1 par des transformateurs 5 et 6 selon un procédé classique. La liaison I est classiquement chargée à ses extrémités par son impédance caractéristique figurée ici par les impédances 8 et 9. Dans les systèmes conventionnels à liaison bus multiligne,chaque organe tel que 2 comporte autant d'émetteurs tels que 3 et autant de récepteurs tels que 4 qu'il y a de lignes composant la liaison de maniere å permettre un échange simultané de données sur les lignes. De maniere classique,l'échange ne s'effectue généralement qu'entre deux organes a la fois et dans une seule direction au meme instant tant dans les systèmes conventionnels définis cidessus que dans le système selon l'invention ; une procédure de gestion permet l'écoulement du trafic de données entre organes elle ne sera pas décrite ici car elle ne concerne pas directement l'invention. Sachant que chaque ligne d'une liaison bus multiligne possede des caractéristiques de transmission qui lui sont propres,il est nécessaire de prévoir des circuits pour compenser a l'arrivée les différences de temps de transmission entre lignes d'une même liaison et de prévoir un large intervalle de temps de réception des données simultanément émises, ce qui réduit d'autant le débit de données. Par contre, le systeme selon l'invention possede l'avantage de limiter notablement l'équipement puisque chaque organe n'est lié à la liaison bus que par un émetteur 2 et un récepteur 3 et que,de ce fait, les circuits de compensation de différence de temps de transmission sont superflus. Les émetteurs 3 des différents organes sont identiques et comportent chacun une mémoire 10 destine la mise en mémoire temporaire des données fournies par l'organe 2 associé, Cette mémoire 10 permet de conserver ces données jusqu'au moment choisi pour leur transfert, le choix de ce moment faisant partie du processus de gestion mentionné plus haut et se traduisant pratiquement par un ordre de vidage de la mémoire 10 dans un registre de transfert 11, le transfert s'effectuant en parallèle dans le schéma présenté figure 1. Les émetteurs 3 des différents organes 2 comportent aussi chacun une horloge 12,régularisant le débit des données en sortie du registre 11 ; les horloge 12 des émetteurs ont toutes même fréquence de maniere à rythmer quasi-identiquement l'émission série des données par les différents émetteurs. Dans chaque émetteur 3,selon l'invention, un codeur 13 combine les impulsions de données reçues du registre 11 au rythme de l'horloge 12 avec des impulsions reçues de cette horloge, de maniere a produire un signal binaires à transitions codées de type particulier qui sera défini plus loin. Chaque codeur 13 alimente un générateur d'impulsions 14 qui est couplé a la liaison bus monoligne 1 par l'intermédiaire d'un transformateur 5. Chaque générateur 14 est apte a produire des impulsions unipolaires sur la liaison l; dans l'exemple choisi l'amplitude des impulsions est uniforme mais leur durée varie en fonction de la valeur du signal binaire à transitions codées que fournit le codeur 13 associé. Les impulsions produites par un générateur 14 sont transmises à tous les récepteurs 4 reliés à la liaison bus monoligne 1 ,via leurs transformateurs respectifs 6. Le secondaire de chaque transformateur 6 alimente un circuit de remise en forme 15,propre au récepteur 4 concerné, ce circuit 15 rétablit les impulsions reçues de la ligne sous une forme acceptable; il permet l'alimentation parallèle d'une boucle de phase 16 et d'un décodeur 17. La boucle de phase 16 d'un récepteur 4 est chargée d'extraire les signaux d'horloge contenus dans les signaux binaires à transitions codées qui sont reçus de la liaison 1. le décodeur 17,associé à une boucle de phase 16 est chargé de retrouver les données binaires significatives qui sont contenues dans les signaux binaires transitions codées reçus de la ligne 1. La boucle de phase 16 fournit les signaux d'horloge ayant servi au codage des signaux reçus. Un temps d'acquisition est bien entendu nécessaire aux boucles de phase pour retrouver les signaux horloge du codage et le décodage des signaux reçus ne peut être commencé qutà la fin du temps d'acquisition. Chaque boucle de phase 16 est composée d'une horloge locale réglable 19 command4 par un détecteur de phase 18 alimenté simultanément par le signal binaire a transitions codées et par le signal de sortie de l'horloge 19 associée. Chaque horloge locale 19 est constituée par un oscillateur à fréquence variable comnandé par le signal de sortie du détecteur de phase 18 via un circuit de filtrage 20. Chaque décodeur 17 fournit les données binaires significatives qutil a trouvé à l'organe 2 qu'il dessert,via une interface classique non figure ici. La figure 2 présente un exemple de réalisation d'un système selon l'invention, on y retrouve un organe 2 relié,par son émetteur 3o > a la liaison o bus monoligne 1 et un organe 2 relié à cette même liaison I par son récepteur n 4ns étant entendu que la liaison 1 est destinée à desservir un grand nombre d'organes non figurés tels que 2 et 2 et que chaque organe comporte ordinaire o n ment un émetteur 3 et un récepteur 4. Dans l'exemple de réalisation choisi, l'organe 2 possède une interface, o non figurée ici,qui permet de transformer les informations à transmettre en données binaires cowpatibles avec la technologie des composants employés. Comme il a été vu plus haut,les données binaires à transmettre sont reçues par une mémoire 10 de l'émetteur 3 qui permet une mémorisation temporaire o avant transmission. La mémoire 10 alimente un registre de transfert Il qui est lui même activé au rythme d'une horloge 12 de type classique. Le registre Il alimente un codeur 13 en données provenant de la mémoire 10 et,selon l'invention,ces données viennent se combiner aux signaux d'horloge pour produire les signaux qui seront effectivement transmis sur la liaison bus monoligne 1. Les signaux effectivement transmis comportent donc des indications relatives à l'horloge 12 de l'émetteur 3 et des indications relatives aux o données reçues du registre de transfert ll,c'est-à-dire aux informations à transmettre. Ceci permet d'éviter l'emploi d'une ligne de liaison bus pour la transmission des signaux horloge comme sur les liaisons bus multilignes. De plus ceci supprime les circuits prévus dans les récepteurs pour la synchronisation des impulsions simeltanément émises sur des lignes parallèles. Il doit être compris que chaque émetteur 3 comporte une horloge individuelle 12,que toutes les horloges 12 ont même fréquence, chacune d'elles fonctionnant indépendamment des autres, ce qui est sans importance pour le système de transmission puisqu'il n'y a toujours qu'unie seule émission au même instant sur la liaison bus monoligne 1. Etant donné que les signaux fournis par le registre 11 s'égrènent au rythme de l'horloge 12, si ces signaux se présentent sous la forme binaire impulsionnelle présentée en S11 figure 3, le débit maximal de données d'un émetteur 3 est égal au débit maximal admissible de la liaison bus monoligne 1. Dans l'exemple, selon l'invention,le débit de données significatives est pratiquement doublé par rapport au débit d'impulsions sur la liaison bus monoligne I gracie a la traduction par un front d'impulsion de chaque donnée binaire apparaîssant a la sortie Sll pendant un temps d'horloge 12. De ce fait toute impulsion transitant sur la liaison I a une durée théorique au moins égale a la période d'horloge 12 symbolisée par Q12 et correspond a au moins deux données binaires successives ainsi que le montre la figure 3 dans laquelle le signal en Q21 correspond à une traduction du signal en Sll. De plus,dans exemple selon l'invention, un codage par modulation de phase est adjoint de maniere a permettre la reconstitution des signaux d'horloge 12 par les récepteurs 4. Ce codage s'effectue par déphasage suivant les valeurs respectives des deux données successives prises en compte pour la production d'un front d'impulsion par le codeur 13. Dans l'exemple selon l'invention, l'apparition d'une donnée binaire de valeur "un" en sortie Sll est traduite par un front d'impulsion en Q28 ; quelle que soit la valeur de la donnée précédente, ce front d'impulsion est en phase avec le signal d'horloge 12, ici avec le signal Q12, et il peut être montant ou descendant suivant la valeur du signal présent en Q28 préalablement a son apparition. Dans ce même exemple selon l'invention, l'apparition d'une donnée binaire de valeur zéro en sortie Sll n'est traduite par la production d'un front d'impulsion en Q28 que si la donnée précédemment parue en S11 était déjà de valeur zéro, ce front d'impulsion est en opposition de phase avec le signal horloge 12, donc en phase avec Q12 et il peut hêtre montant ou descendant suivant la valeur du signal présent en Q28 avant son apparition. Enfin, dans ce même exemple, l'apparition d'une donnée binaire de valeur zéro en sortie S est sans effet si la donnée précédemment parue en Sll était de valeur binaire "un", ce qui diminue d'autant le débit impulsionnel sur la liaison bus monoligne 1 Ceci est pratiquement obtenu dans le codeur 13 au moyen de quatre bascules bistables de type D, 21, 22, 23, 24 placées en série alternativement et rythmées deux à deux par les sorties Q12 et Q12 de l'horloge 12 ; ces bascules alimentent une logique réalisée a l'aide de trois portes NON-ET 25, 26, 27 et de deux autres bascules bistables de type D 28 et 30. La bascule 21 constitue un synchronisateur chargé de réguler le débit de données au rythme de l'horloge 12. Les données binaires issues de la sortie S11 transitent en 2 périodes d'horloge a travers les quatre bascules 21 à 24 et à chaque demi-période les trois bascules 22, 23, 24 mémorisent les valeurs de deux données successives; ainsi,par exemple, pendant la première moitié de la période t3 sur la figure 3, la sortie Q22 de la bascule 22 est au niveau "un" et correspond à une donnée, alors que les sorties Q23 et Q24 sont au niveau "zéro" et correspondant à la donnée immédiatement antérieure à la première citée. La porte NON-ET 25 détecte la présence de deux données successives de valeur "un" puisqu'elle est reliée aux bascules 23 et 24. La porte NON-ET 26 détecte la présence des zéros grâce aux bascules 22 et 24 si deux données successives ont pour valeur zéro. La basculé 30 maintient la sortie 26 de la porte 26 à l'état "un" s en présence d'une donnée de valeur "zéro" succédant à une valeur de donnée de valeur "un". La porte NON-ET 27 détecte toute valeur de donnée "zéro" apparaissant en sortie de l'une des portes 25 et 26 et active la bascule 28 dont l'entrée de donnée D est reliée à sa sortie complimentée Q. Chaque front montant apparaissant en sortie de la porte 27 entraîne un changement d'état de la bascule 28 et l'apparition d'un front d'impulsion dont le sens montant ou descendant est lié à l'état immédiatement antérieur de la bascule. Il est å remarquer aussi que la sortie S25 de la porte 25 ne peut être à l'état zéro que pour une valeur "un" de la sortie Q12 de horloge 12, ce qui fait que les fronts d'impulsion dus à l'apparition de valeur "un" en sortie S11 seront en phase avec l'horloge 12, c'est-à-dire avec le signal issu de Q12* De même la sortie S26 de la porte 26 ne peut être à l'état "un" que pour une valeur "un" de la sortie complémentée Q12 de l'horloge 12, ce qui fait que les fronts d'impulsion dus à l'apparition d'une seconde valeur "zéro" après une première en sortie S11 seront en opposition de phase avec l'horloge, c'est-à-dire en phase avec le signal issu de Ql2. Les signaux codés obtenus en sortie Q28 de la bascule 28 sont ensuite transmis à un émetteur d'impulsions 14 chargé-d'adapter l'impulsion à sa transmission sur la liaison bus monoligne 1. De tels émetteurs d'impulsions sont bien connus et dans l'exemple présenté ici, le transistor 31 agit comme un commutateur tout ou rien, l'impulsion qu'il reçoit sur sa base, le place dans son état passant et entraîne la décharge du condensateur 32 à travers ltenroulement primaire du transformateur Cette décharge entraîne l'apparition d'une impulsion au secondaire du transformateur 5o et sur la ligne bifilaire qui constitue la liaison bus monoligne 1. Le condensateur 32 est rechargé en fin de décharge par le transistor 35 en proportion de la charge perdue, la résistance 34 assure la charge du condensateur 32 la mise sous tension. L'impulsion transmise sur la liaison bus monoligne 1 est reçue par tous les récepteurs 4 via le transformateur 6 qui leur est associé, tel 6 pour le n récepteur 4 n Le transformateur 6 destiné a la réception des impulsions est conve n - nablement agencé pour assurer la reproduction convenable de l'impulsion émise, ce qui justifie la présence des résistances d'équilibrage 51 et 52 au primaire du transformateur 6 et des résistances de charge 53 et 54 placées au n secondaire. Le signal recueilli au secondaire est nécessairement faible et il est amplifié par l'intermédiaire d'un amplificateur vidéo-fréquence classique 55. Un circuit 56 placé en sortie de l'amplificateur 55 assure la restitution de la composante continue nécessaire a une reconstitution correcte du signal émis.Le circuit 56 est de constitution classique ; il comporte deux branches de type RC reliées entre elles par les diodes 62, 63 ; ces branches alimentent un comparateur 64. Le signal rectangulaire fourni par le comparateur 64 alimente un circuit de calibration en durée d'impulsion 66 dont l'entrée est composée de deux branches parallèles alimentant une porte OU exclusive 68, l'une des branches comprend une ligne a retard 39, ce qui entraîne un retard déterminé du signal transmis via cette branche par rapport au signal transmis par l'autre branche. Les signaux décalés ainsi obtenus entraînent l'apparition d'une courte impulsion en sortie de la porte 68 à l'apparition d'un signal de niveau logique "un" en sortie du comparateur. Chaque courte impulsion active un circuit monostable 69 qui produit en réponse l'impulsioc calibrée de durée T qui constitue le signal R nécessaire à la synchronisation du récepteur 4n sur l'émission reçue, ainsi que le montre la figure 4. Le signal R alimente un détecteur de phase 18 qui compare le signal reçu avec le signal V produit par horloge locale 19 constituée par un oscillateur conmandé en tension par le signal de sortie du détecteur 18. En vue de permettre une rapide synchronisation des récepteurs 4 sur la fréquence de ltemetteur, chaque horloge locale 19 de récepteur possède une fréquence de repos égale au double de celle qui a été choisie pour les horloges 12 des émetteurs. De plus le détecteur 18 de chaque récepteur est conçu de manière à produire un même signal en l'absence de signal R reçu et en présence d'un signal R en synchronisme avec le signal V fourni par l'horloge locale 19 du récepteur, ainsi que le montre la figure 4. En ce but le détecteur 18 est composé de trois circuits identiques à trois portes ET telles 72, 73 et 74 alimentant une porte OU inversée telle 75. Les trois portes OU inversées 75, 79, 83 qui servent de sortie aux trois circuits identiques fournissent respectivement des signaux X, X, S obtenus par combinaison des signaux R, V, X pour 75,des signaux R, V, X pour 79,et des signaux R, V, X, X pour 83. Le signal S obtenu en sortie de la porte 83 est le signal destiné à commander l'horloge locale 19. En l'absence de signal R reçu du circuit notable 69, le détecteur 18 fournit un signal S en sortie de la porte 83, qui est identique à celui de l'horloge locale 19, avec un décalage du au temps de transit à travers les portes ET et OU exclusif concernées, ce décalage n'étant pas présenté sur la figure 4 pour des raisons de simplification. Pour favoriser l'acquisition de la synchronisation des récepteurs, la 1ère partie de chaque émission de données est constituée par un code d'horloge spécifique fournissant un maximum d'informations d'horloge. Ce code est composé dans l'exemple choisi par une suite de valeurs binaires "zéro" qui se traduisent par l'apparition d'une impulsion au milieu de chaque période de l'horloge d'émission 12 comme il a été indiqué plus haut. Ceci permet une comparaison de deux signaux dont l'un V a une fréquence double de celle de l'autre R. Si,pratiquement,il y a un léger déphasage en arrière des impulsions concernées du signal V par rapport à celles du signal R, ce que montrent les représentations V1 et S1 de la figure 4, les créneaux S1 de valeur binaire "un" obtenus lors des coMcidences des créneaux de valeur binaire "un" de V1 et R partent d'une durée minimale lors de la première cojncidence R et V1 pour aboutir à une durée égale à celle des créneaux de valeur binaire "un" de V1 et R lorsque le déphasage est annulé; le décodeur 18 agit comme un circuit ET. Un filtre actif 84 de type passe bas intégre les signaux S reçus de la porte 83 et les transforme en tension de commande de l'horloge locale 19, cette tension est de forme u = kt + u, t étant le déphasage entre signaux R et V et U la tension de commande en l'absence de signaux R reçus, k étant une constante propre au détecteur. Dans le cas du signal V1 la quantité d'électricité reçue par le filtre 84 est inférieure à celle reçue en l'absence de signal R ce qui entraîne une réduction de tension de commande et donc une réduction de la fréquence de horloge locale 19, cette réduction de tension décroissant au fur et à mesure de la réduction du déphasage entre signaux d'horloge 19 et signaux de l'horloge d'émission concernée 12. Les représentations des signaux V2 et S2 de la figure 4 s'appliquent au processus inverse correspondant au cas ou la fréquence de horloge locale 19 est inférieure au double de celle de horloge d'émission concernée 12, le décodeur 18 agissant alors comne un OU logique. Le signal V de l'horloge locale 19 est aussi fourni au décodeur 17 de manière à permettre le décodage des signaux reçus de l'émetteur 3 concerné via la liaison bus monoligne 1. En ce but le décodeur 17 est relié à la sortie du comparateur 64 via une sortie intermédiaire de la ligne a retard 39. Le décodeur 17 comporte des générateurs de signaux d'horloge de décodage en sus de la logique de décodage proprement dite. Les générateurs sont alimentés par l'horloge locale 19 ; ils comportent un diviseur de fréquence par 2 qui est constitué ici par une bascule bis table 49 bouclée sur elle-même et alimentée par l'horloge 19. La fréquence des signaux en sortie de la bascule 49 est donc la fréquence des horloges individuelles des émetteurs. Etant donné le diviseur choisi, les signaux issus de la bascule 49 sont pratiquement, soit en phase, soit en opposition de phase avec les données en fin de décodage, et le décodage n'est correct que si les signaux sont en phase ; de ce fait un inverseur constitué par une porte NON-ET 87 et deux portes ET 85 et 86 permet l'inversion de phase. Les portes ET sont alimentées par la bascule 49 et controlées par une bascule bistable 47 qui assure la mémorisation de phase pour la durée d'un message. La bascule 47 est positionnée en début de marquage par le signal résultant de la comparaison du signal en sortie des organes du décodage pour ce début de message avec un signal déterminé à l'avance. En ce but les signaux apparaissant en sortie du comparateur 64 sont intégrés par un intégrateur 88 dont le signal de sortie est appliqué à deux monostables 89 et 90,associés avec une porte ET 91 de manière à produire une impulsion calibréa de valeur binaire "un" après un temps déterminé peu supérieur au temps d'acquisition de synchronisation. Cette impulsion calibrée est appliquée à une entrée d'une porte ET 92 dont la seconde entrée est reliée à la sortie des organes de décodage. Or, pendant la durée du code spécifique émis en début de message pour assurer la synchronisation, la sortie des organes de décodage doit etre au niveau binaire "zéro" ainsi que le montre la figure 5 puisque le message émis ne contient que des zéros. En consequence si le signal de sortie de la boucle de décodage 50 est de valeur binaire "zéro",le signal en sortie de la porte ET 92 est aussi de cette valeur et l'inverseur logique relié à l'entrée de la bascule 50 n'agit pas. Par contre un signal de valeur binaire "un" en sortie de la bascule 50 agit sur la porte ET 92 et met en action l'inverseur logique pour la durée du message via la bascule 47. Une bascule bistable 93 en sortie du monostable 90, dont l'impulsion est la plus longue, interdit la transmission des données reçues au cours de la phase de synchronisation par son action sur une porte ET 94 insérée en sortie de la bascule de décodage 50. Les organes de décodage du décodeur 17 comportent deux bascules bistables 43 et 45 en série; l'entrée de données de la bascule 43 est alimentée par le signal de sortie du comparateur 64 et son entrée d'horloge est activée par le signal provenant de l'horloge locale 19, via le circuit de mise en forme 44. La combinaison des bascules 43 et 45 permet la production d'une impulsion positive en sortie d'une porte OU exclusive 46 pour chaque transition du signal S64 reçu du comparateur 64 ainsi que le montre les signaux de sortie S64 et S46 de la figure 5. Un circuit de temporisation 48 permet un positionnement convenable des impulsions de données qui constituent le signal S46 par rapport aux impulsions d'horloge produite par la bascule 49. La bascule de décodage 50 dont l'entrée de données est alimentée par la sortie du circuit de temporisation 48 produit un signal en sortie Q équivalent à celui qui est à son entrée de données D lorsque se présente un front d'impulsion positif à son entrée d'horloge C. En conséquence,ainsi que le montre la figure 5,la sortie Q de la bascule 50 fournit un signal de valeur "un" lorsqu'il y a coexistence d'un front montant de signal d'horloge 49 et d'une impulsion positive du signal S46 ce qui correspond bien au positionnement des signaux de valeur binaire "un" en phase avec l'horloge 12 concernée lors de ltemission. La sortie Q de la bascule 50 fournit un signal "zéro" en tout autre cas,ce qui correspond notaimient au cas où l'impulsion du signal transmis est déphaséed'une demi-période et au cas où l'impulsion du signal est supprimée. Les données décodées par la bascule 50 sont transmises ensuite vers l'otgane 2n intéressé via la porte ET 94 et une interface d'adaptation 95, de manière a permettre leur utilisation. Bien que les principes de la présente invention aient été décrits cidessus en relation avec des exemples particuliers de réalisation, on comprendra clairement que ladite description est faite seulement à titre d'exemple et ne limite pas la portée de l'invention. REVENDICATIONS 1. Système de transmission de données sous forme d'impulsions électriques entre une multiplicité d'organes à fort trafic couplés en parallèle à une même liaison bus monoligne par l'intermédiaire d'émetteurs et de récepteurs individuels de manière à permettre le transfert sériel des données sous forme d'impulsions binaires à partir d'un seul émetteur au même instant, ce systeme étant caractérisé en ce que à chaque organe est associé à au moins - un codeur d'émetteur générant un signal binaire à transitions codées par déphasage en fonction de la valeur des données binaires à transmettre, - un traducteur de récepteur composé,d'une part,d'une boucle de phase apte à extraire le signal d'horloge de codage contenu dans le signal à transitions codées par déphasage d'autre part, d'un décodeur apte à extraire les données binaires originales contenues dans le signal à transitions codées par déphasage, à l'aide du signal dthorloge extrait par la boucle de phase. 2. Système de transmission de données selon la revendication 1, caractérisé en ce que la fréquence de transmission des impulsions sur la liaison bus monoligne est moitié de la fréquence de transmission des impulsions à l'entrée du codeur et à la sortie du décodeur. 3. Système de transmission de données selon les revendications 1 et 2, caractérisé en ce que chaque codeur d'émetteur comporte - une horloge individuelle de fréquence fixe identique pour tous les émetteurs, - un synchronisateur de données à émettre, placé à l'entrée de données du codeur, synchronisant la transmission série des données a émettre au rythme de horloge, - une mémoire à décalage assurant la conservation d'une donnée et de sa suivante à chaque temps d'horloge, - une logique de déphasage combinant les signaux d'horloge et les données contenues en mémoire pour produire des impulsions dont la phase et l'existence sont fonction du contenu de la mémoire, - un dispositif bistable actionné au rythme des impulsions émises par la logique de déphasage. 4. Système de transmission de données selon les revendications 1 et 2 et 3, caractérisé en ce que la boucle de phase de chaque traducteur de récepteur comporte - une horloge locale constituée par un multivibrateur à fréquence ajustable en fonction de sa tension de commande, calée au repos sur le double de la fréquence des horloges individuelles d'émetteur, - un générateur d'impulsions, activé par le signal binaire à transitions codées qui est reçu, produisant une impulsion calibrée pour chaque transition de ce signal, - un détecteur de phase alimenté en parallèle par l'horloge locale et le générateur d'impulsions du récepteur et agencé pour produire un signal de sortie identique en l'absence dtimpulsions provenant du générateur et en présence d'impulsions synchrones de l'horloge locale et du generateur, - un filtre actif passe-bas inséré entre le détecteur de phase et l'entrée de commande du multivibrateur. 5. Système de transmission de données selon la revendication 4, caractérisé en ce que le décodeur de chaque traducteur de récepteur comporte - un générateur de signaux d'horloge de décodage apte à diviseur la fréquence des signaux d'horloge locale dans un rapport deux - une logique de mise en phase des signaux issus du générateur de signaux d'horloge de décodage avec les signaux reçus, déelencheepar le code spécifique émis en début de message et apte à assurer une inversion de phase des signaux produits en sortie du générateur de signaux d'horloge de décodage, - une logique de décodage alimentée par le signal binaire à transitions codées par déphasage et controlée par le générateur de signaux d'horloge de décodage,apte à produire une impulsionà réception d'une transition de signal ayant un rapport de phase prédéterminé avec une impulsion du signal produit par le générateur de signaux d'horloge de décodage. 6. Système de transmission de données selon la revendication 4, carac térisé en ce que le detecteur de phase de chaque récepteur comporte un ensemble de trois unités logiques de type ET-OU inversé alimentées par les signaux dont on veut comparer la phase et par leurs signaux de sortie mutuels, ledit ensemble étant équivalent alternativement à un circuit logique ET et à un circuit logique OU en fonction du déphasage respectif des signaux reçus. 7. Système de transmission de données selon la revendication 6, carac térisé en ce que le détecteur de phase de chaque récepteur comporte trois unités logiques de type ET-OU inversétaBencées-.de manière que deux des unités fournissent des signaux complémentaires l'une de l'autre et soient alimentes l'une par les signaux dont on veut comparer la phase et par le signal de sortie de l'autre, ladite autre étant alimentée par le signal de sortie de la première et par les signaux complémentaires des signaux dont on veut comparer la phase, et de manière que la troisième qui fournit le signal de sortie du détecteur, soit alimentée par les deux autres et par les signaux complémentaires des signaux dont on veut comparer la phase. 8. Central téléphonique comportant un système de transmission de donnée8 selon l'une quelconque des revendications 1 à 7. 9. Ensemble de taxation centralisé comportant un système de transmission de données selon l'une quelconque des revendications l A 7.