2138053' L^hventicm concerne un circuit qui transforme la fermeture de l'un de plusieurs interrupteurs à deux bornes, tels que les touches d'un clavier, en un code approprié de signaux binaires en série. La figure 1 représente un circuit connu pour transformer la 5 fermeture d'un interrupteur en un code à quatre bits représentant le caractère. Les interrupteurs;, référencés 0 à 9 et A à F, sont représentés à la partie supérieure gauche de la figure 1. Le circuit comporte six portes OU 20 à 25, et quatre portes ET 30 à 33. Pendant le fonctionnement, lorsqu'un interrupteur est fermé, la 10 porte OU 20, qui est reliée, soit directement, soit à travers l'une des quatre portes OU 21 à 24, à chaque interrupteur, délivre un signal de sortie NK » 1. Par exemple, lorsque l'interrupteur 7 est fermé, les portes OU 22, 23 et 24 sont toutes validées, et appliquent chacune un signal indiquant le bit 1 (+V) à la porte OU 20, et cette porte OU délivre le signal de sortie NK » 1. 15 Dans le but de la description, il sera supposé que, en réponse au signal NK * 1, un générateur d'impulsions de synchronisation (non représenté) est excité pour produire les quatre impulsions de sortie successives Tl, T2, T3 et T4 durant quatre intervalles de temps qui se chevauchent. En poursuivant le même exemple, c'est-à-dire l'enfoncement de la 20 touche 7, les portes ET 33, 32 et 31 sont validées en réponse aux impulsions de synchronisation Tl, T2 et T3, dans cet ordre, de manière que la porte OU 25 délivre trois signaux successifs KB = 1. La porte OU 21 n'est pas validée par la fermeture de l'interrupteur 7 et, par conséquent, lorsque 1'impulsion T4 se produit, la porte ET 30 reste inhibée et la porte OU 25 25 produit un signal de sortie KB * 0. Le tableau suivant représente les signaux de sortie KB du circuit pour chacun des seize interrupteurs. 30 Code KB à" l'instant Caractère 23 22 21 2° 0 0 0 0 0 '1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 35 4 0 1 0 0 5 .0101 6 0 110 Tl T2 T3 T4 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 72 17688 2 2138053 Caractère 7 5 8 9 A B C 10 D E F L'inconvénient du circuit de la figure 1 est que chacune des portes 15 OU 21 à 24 nécessite huit bornes de signaux d'entrée (un "nombre d'entrées" de 8). Les ensembles logiques classiques disponibles dans le commerce comportent normalement des portes ayant un nombre maximal de quatre bornes d'entrée des signaux. Des "expanseurs" peuvent être employés pour les signaux d'entrée supplémentaires. (Un expanseur peut être une seconde porte & quatre 20 entrées ne comportant pas de résistance de charge, et sa borne de sortie pou-vant être reliée en commun à la résistance de charge de la première porte à quatre entrées. En utilisant des blocs logiques classiques disponibles dans le commerce, environ sept blocs à 14 broches "double en ligne" seraient nécessaires 25 pour râLiser le circuit de la figure 1. Si ce circuit était réalisé avec des diodes, et si chaque conducteur d'entrée d'une porte nécessitait une diode, 49 diodes seraient nécessaires au total. Dans la pratique, les conducteurs partant des touches 1, 2, 4 et 8 n'étant pas couplés de façon croisée avec d'autres conducteurs, les diodes de ces conducteurs peuvent être 30 supprimées et, par conséquent, le circuit ne nécessiterait que 45 diodes. 11 ressort de ce qui précède que le problème d'obtention d'un circuit à portes logiques ayant un nombre d'entrées relativement faible croit lorsque le nombre de touches de la série croît. L'invention propose donc un circuit de conversion amélioré du type 35 décrit ci-dessus qui utilise la possibilité de chaque Interrupteur de conduire des signaux dans l'un ou l'autre sens lorsque l'interrupteur est fermé. uoae Tl T2 T3 T4 1 . 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 1 1 0 1 0 0 0 0 1 1 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 1 72 17688 3 2138053 Un circuit,-dans lequel l'invention est mise en pratique, convertit la fermeture de l'un de plusieurs interrupteurs à deux bornes en un code de bits en série sur une seule borne de sortie. Chaque code sur la borne de sortie comporté des signaux numériques se produisant selon une combinaison 5 unique de n positions de bit; chaque signal de bit numérique se produit en réponse à l'une de T-^ à Tr impulsions de synchronisation. Le circuit comporte un premier niveau de portes logiques, les bornes d'entrée de chaque porte étant reliées aux bornes d'une combinaison particulière des interrupteurs. Les portes logiques du premier niveau relient collectivement 10 les bornes des interrupteurs aux bornes d'entrée de validation de plusieurs portes de sortie. Chacune de ces portes de sortie comporte en outre une borne d'entrée d'amorçage à laquelle l'une des à impulsions de synchronisation est appliquée, de manière que chaque porte de sortie produise un signal de sortie lorsqu'une impulsion de synchronisation et 15 une impulsion de validation sont appliquées sur ses bornes d'entrée. Le circuit comporte également un moyen pour coupler les signaux de sortie de diverses portes de sortie à la borne de sortie du circuit. Selon un mode préféré de réalisation de l'invention, les impulsions I de synchronisation à Tn comportent un premier groupe de p impulsions 20 et un second groupe de q impulsions, tels que p + q = n. Le premier niveau mentionné ci-dessus des portes logiques comporte des premières et des secondes portes. Un premier moyen est prévu, fonctionnant pendant la fermeture de l'un des interrupteurs, et en réponse à la production d'une impulsion de synchronisation particulière à l'intérieur du premier groupe tfe p 25 impulsions, pour laisser passer cette impulsion dans un premier sens à travers l'interrupteur fermé, vers une borne d'entrée de la première porte logique ; et un second moyen fonctionnant également pendant la fermeture de l'un des interrupteurs, et en réponse à la production d'une impulsion de synchronisation Tj à 1'intérieur du second groupe de q impulsions 30 pour laisser passer cette impulsion T. dans un second sens, opposé par rapport au premier, à travers l'interrupteur fermé vers une borne d'entrée de la seconde porte logique. D'autres caractéristiques et avantages de l'invention ressortiront de la description qui va suivre, donnée uniquement à titre d'exemple non 35 limitatif, en référence au dessin annexé dans lequel : - la figure 1 est un schéma du codeur de l'art antérieur mentionné ci-dessus : 72 17668 4 2138053 - la figure 2 est un schéma d'un codeur perfectionné conforme à un mode de réalisation de l'invention ; et - la figure 3 est un schéma d'une partie d'une version simplifiée du codeur de la figure 1. 5 Un codeur conforme à l'invention est représenté sur la figure 2. Ce codeur comporte sept portes OU 41-47 au circuit d'entrée du codeur, et trois portes OU 48, 49 et 50 au circuit de sortie de ce codeur. La porte OU 48 est reliée à deux portes ET 51 et 52, et la porte OU 49 est reliée à deux portes ET 53 et 54. 10 Les interrupteurs représentés schématiquement au centre de la figure 2 constituent le clavier. Il est bien entendu que les interrupteurs ou les touches ne sont représentés qu'à titre d'exemple. D'autres alternatives sont également possibles dans le cadre de l'invention. Au contraire du circuit de l'art antérieur, dans lequel une borne de chaque touche est 15 reliée, en commun, à la tension d'alimentation +V, les touches du montage de la figure 2 sont reliées aux portes d'entrée de manière qu'elles laissent passer le courant dans l'un ou l'autre sens. L'avantage important de ce montage est que le nombre d'entrées est considérablement réduit. Le nombre d'entrées maximal d'une porte OU est de quatre, par rapport aux huit de 20 la figure 1. Le circuit utilise environ quatre et demi blocs double en ligne dans le cas de blocs logiques classiques par rapport aux sept de la figure 1. Il utilise uniquement trente-deux diodes, s'il est réalisé à l'aide de diodes, par rapport quarante-cinq de la figure 1. Naturellement, les figures 1 et 2 sont principalement représentatives. 25 II peut y avoir un nombre supérieur ou inférieur de touches dans l'une ou l'autre figure, mais ceci ne change pas les principes utilisés. Le tableau donné précédemment s'applique également au fonctionnement du codeur de la figure 2. En réponse à l'enfoncement d'une touche, telle que 7, et à la production d'un signal DO, la porte OU 49 est excitée et 30 produit une sortie NK = 1. Le signal D0 peut 6tre un signal périodique produit dans la zone de commande du calculateur, tel qu'un calculateur de bureau,. dont l'invention constitue une partie. Il peut être considéré, dans le but de la description, que le signal NK est appliqué à un générateur d'impulsions de synchronisation (non représenté) et que ce dernier, à la fin du signal D0, 35 engendre les quatre impulsions de synchronisation successives qui ne se chevauchent pas Tl, T2, T3 et T4. 72 17688 5 2138053 On supposera maintenant que la touche réellement enfoncée est la touche7 et que les impulsions de synchronisation démarrent. En réponse à la preniè-re impulsion de synchronisation Tl, les portes OU 41 et 42 sont validées. La porte OU 41 applique un signal indiquant un 1 (appelé ci-dessous simplement 1) dans un sens à travers la touche 7 vers la porte OU 49 qui est, par conséquent, validée et applique un 1 aux portes ET 53 et 54. En réponse à la première impulsion de synchronisation Tl, la porte ET 53 est amorcée. Le 1 de la porte OU 49 valide donc la porte ET 53, et cette dernière entraîne la production par la porte OU 50 d'un signal de sortie KB - 1. La porte OU 42 validée est reliée aux touches 9, B, D et F. Comme elles sont toutes ouvertes, cependant, le 1 produit par la porte 42 n'a 4» aucun effet sur le fonctionnement du codeur à cet instant. En réponse à 1'impulsion de synchronisation suivante T2, les portes OU 45 et 47 deviennent validées. La porte OU 47 applique un 1 à travers la touche 7 dans le sens opposé à celui décrit ci-dessus. Ce signal valide la porte OU 48 qui applique un 1 aux portes ET 51 et 52. L'impulsion de synchronisation T2 a amorcé la porte ET 51, de manière que le 1, qu'elle reçoit en provenance de la porte OU 48,valide la porte 51. La porte ET 51 applique un 1 à la porte OU 50, et cette dernière produit une sortie KB = 1. La porte OU validée 45 est reliée aux touches 2, 3, A et B. Comme elles sont toutes ouvertes, le 1 produit par la porte OU 45 n'a aucun effet sur le fonctionnnement du codeur lorsque la touche 7 est fermée. En réponse à l'impulsionde synchronisation T3, lesprtes OU 47 et 46 sont validées. La première applique un 1 à travers la touche 7 à la porte OU 48. La porte ET 52 est amorcée par T3. Par conséquent, la porte OU validée 48 amorce la porte ET 52 qui produit une sortie 1. Ceci apparaît lorsque KB = 1, sur la borne de sortie de la porte OU 50. La porte OU validée 46 est reliée aux touches 4, 5, C et D. Comme elles sont toutes ouvertes, cependant, la porte OU 46 n'affecte,pas le fonctionnement: du codeur lorsque la touche 7 est fermée. En réponse à la dernière impulsion de synchronisation T4, les deux portes OU 42 et 44 sont validées, mais ni l'une ni l'autre de ces portes n'est reliée à la touche 7. Les portes OU validées 42 et 44 appliquent un 1 à la porte OU 48 qui applique un 1 aux portes ET 51 et 52. Lorsque T2 et T3 sont toutes deux égales à 0, ni l'une ni l'autre des portes ET ntet validée. 72 17688 6 2138053 La porte OU validée 42 est reliée aux touches 9, B, D et F, mais ces touches sont ouvertes et, parconséqjent, aucun signal ne passe dans ces touches en direction de la porte OU 49. De façon similaire, la porte OU 44 est reliée aux touches 8, A, C et E ; cependant, toutes ces touches sont 5 ouvertes. Par conséquent, aucun signal ne passe dans ces touches vers la porte OU 49. Les portes OU 45, 46 et 47 sont toutes validées, et, par conséquent, aucune de ces portes n'applique un 1 à la porte OU 49. Par conséquent, la porte OU 49 reste inhibée et applique un signal d'inhibition aux portes ET 53 et 54. En conséquence, la porte OU de sortie 50 produit une 10 sortie KB = 0. En résumant le fonctionnement ci-dessus, lorsque la touche 7 est enfoncée, le caractère à quatre bits 1110 est produit, dans cet ordre, sur la sortie KB, le premier bit produit étant le bit le moins significatif et le dernier bit produit étant le bit le plus significatif. Une analyse 15 similaire peut être faite pour toutes les autres touches. Le circuit de la figure 2 peut Être simplifié de la manière représentée sur la figure 3. Les deux portes ET 51 et 52 de la figure 2 sont remplacées par une seule porte ET 51a. Cette dernière reçoit un signal d'entrée en provenance de la porte OU 48, et un second signal d'entrée en provenance 20 de la porte OU 47 (voir figure 2). Ce dernier signal est égal à T2 + T3. Aucun autre changement n'est nécessaire dans le circuit. Ceci permet de réaliser l'économie d'une porte ET, et de réduire une porte OU à quatre entrées à une porte OU à trds entrées. Les portes ET 53 et 54 peuvent être remplacées de façon similaire 25 par une seule porte ET qui reçoit, sur sa seconde entrée, la sortie de la porte OU 42 (DO + Tl + T4). Cependant, ici, le moyen recevant KB doit Être inhibé pendant l'intervalle durant lequel se produit DO, car, en réponse à DO = 1, une sortie KB = 1 sera produite. L'invention est illustrée en référence à un clavier de 16 touches t 30 dans lequel l'enfoncement d'une touche est transformé en un code à quatre bits. Comme il a déjà été mentionné, l'invention est parfaitement générale et peut être considérés de la façon suivante. Dans le codeur de l'art antérieur de la figure 1 pour produire un code à n bits> le nombre maximal d'entrées nécessaire est de 2n Dans le mode de réalisation représenté 35 sur la figure 2, le nombre d'impulsions de synchronisation est n, un groupe de p impulsions de synchronisation est appliqué par l'intermédiaire de portes OU aux bornes de gauche des touches, et un groupe de q impulsions de 72 176B8 7 2138053" synchronisation est appliqué aux bornes de droite de touches, les groupes p et q étant mutuellement exclusifs, et p + q = n. Le nombre de portes OU dans la rangée supérieure d'un montage tel que celui de la figure 2 est de 2P à gauche et 2q -1 à droite. Le nombre d'entrées maximal de l'une de ces portes OU est d1approximativement p ou q (l'une des portes peut avoir un nombre d'entrées de p + 1, connae la porte OU 42 de la figure 2). Les portes 48 et 49 auroht un nombre d'entrées de 2^ et 2^, respectivement. Il apparaît donc que, dans un montage optimal, p sera aussi proche de q que possible en valeur. Dans le cas où n est un nombre pair, comme dans la figure 2, p = q = ^ dans le cas optimal. Dans le cas où n est un nombre impair, p = n dans le cas optimal. En général, le nombremaximal d'entrées dans un montage conforme à l'invention est réduit V à une valeur approximativement égale à la racine carrée du nombre d'entrées maximal nécessaire dans le montage de la figure 1. Bien que le montage conforme à l'invention utilise davantage de portes que le montage de l'art antérieur, le circuit est en fait plus simple que celui de l'art antérieur. Comme il a déjà été mentionné, quelle que soit la façon dont le circuit de l'invention est réalisé, il emploie un nombre d'éléments de circuit inférieur au circuit de la figure 1. En termes de circuits intégrés, par exemple, le circuit Intégré de la figure 1 nécessiterait une surface du substrat inférieur, et un nombœ d'éléments inférieur au circuit intégré de la figure 1. Il va de soi que l'invention décrite est susceptible de nombreuses modifications ou variantes, sans pour autant sortir de son cadre. 72 17688 2138053 REVENDICATIONS 1. Circuit pour transformer la fermeture de l'un de plusieu s interrupteurs à deux bornes en un code de bits en série sur une seule borne de sortie, 5 chaque code sur la borne de sortie ayant des signaux numériques se produisant selcn une combinaison unique de n positions de bit, et chaque signal de bit numérique se produisant en réponse à l'une de T^ à T^ impulsions de synchronisation ; le circuit comportant un premier niveau de portes logiques, chaque porte logique ayant des bornes d'entrée reliées à des bornes d'une combinaison 10 particulière d'interrupteurs, et les portes logiques du premier niveau fonctionnant collectivement pour relier les connexions des bornes des premiers interrupteurs aux bornes d'entrée de validation de plusieurs portes de sortie ; chacune des portes de sortie comprenant en outre une borne d'entrée d'amorçage à laquelle l'une des T-^ à T 1 impulsions de synchronisation est appliquée ; 15 et chaque porte de sortie fonctionnant lors de la présence d'une impulsion de synchronisation et d'une impulsion de validation sur ses entrées pour produire un signal de sortie ; ce circuit comportant un moyen pour coupler les sorties des portes de sortie à la borne de sortie ; ledit circuit étant caractérisé en ce que les impulsions de synchronisation T^ à Tn comportent 20 un premier groupe de p impulsions et un second groupe de q impulsions, de façon que p + q = n ; et les portes logiques du premier niveau comportent des premières et des secondes portes ; ainsi qu'un premier moyen fonctionnant pendant la fermeture de l'un des interrupteurs et en réponse à la production d'une impulsion de synchronisation particulière T^ à l'intérieur du premier 25 groupe de p impulsions pour laisser passer cette impulsinn de synchronisation T^ dans un premier sens à travers l'interrupteur particulier fermé vers une borne d'entrée de la première porte logique ; et un second moyen fonctionnant également pendant la fermeture de l'interrupteur particulier et en réponse à la production d'une impulsion de synchronisation T^ à l'intérieur du 30 second groupe de q impulsions pour laisser passer cette impulsion Tj dans un second sens, opposé par rapport au premier, à travers l'interrupteur particulier fermé vers une borne d'entrée de la seconde porte logique. 2. Circuit selon la revendication 1, caractérisé en ce que le premier et le second moyen comportent un second niveau de portes logiques ; les 35 portes logiques du premier moyen répartissent les p impulsions du premier groupe sur les premières bornes des interrupteurs ; et les portes logiques du second moyen répartissent les q impulsions du second groupe sur les secondes bornes des interrupteurs. 72 17608 9 2138053 3. Circuit selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que n est un nombre pair et p * q. 4. Circuit selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que n est un nombre impair et p = q + 1. 5. Circuit selon la revendication 1, caractérisé en ce qu'il comporte une sortie de commande sur laquelle un signal apparaît lorsque l'un des interrupteurs est fermé ; et en ce que la première porte fonctionne également en réponse au fonctionnement du premier moyen et au fonctionnement de l'un des interrupteurs pour appliqua:un signal à la sortie de commande.