La présente invention concerne un système de télétransmission de type bi-directionnel, série et asynchrone, reliant par exemple un ou plusieurs ordinateurs à un certain nombre de terminaux, ce système comprenant d'une part une ligne de transmission et d'autre part, pour chacune des stations précitées (ordinateur ou terminal), un module dtinterface reliant ladite station à la ligne. On connatt de nombreux types de tels systèmes, unidirectionnels ou bi-directionnels, à transmission en série ou en parallèle, à fonctionnement synchrone ou asynchrone. un un système unidirectionnel, 11 information circule toujours dans le même sens sur la ligne reliant deux stations données, ce qui nécessite, au cas où les deux stations doivent dialoguer entre elles, le dédoublement de la ligne. Dans un système bi-directionnel, les informations peuvent circuler dans les deux sens sur la ligne, permettant le dialogue entre les deux stations. L'inconvénient commun aux systèmes connus des deux types précités est que le dialogue ne peut s'effectuer qu'entre deux stations. On sait en effet que la réception d'une information par une station réagit sur la ligne et interdit par conséquent, sauf complications coûteuses, le branchement de stations supplémentaires. Dans une transmission série, les bits d'un mot d'information sont transmis successivement sur la ligne. La transmission en parallèle, sur autant de lignes que le mot comporte de bits est en principe plus rapide, mais elle doit présenter un excellent synchronisme dans la transmission simultanée des bits, tant au niveau de la ligne qu'au niveau du module d'interface. Oe synchronisme n' étant jamais parfait pour des raisons matérielles évidentes, la transmission en parallèle se trouve donc limitée dans le domaine des très graafes vitesses de transmission. En outre, ce système est d'une réalisation plus onéreuse que le système série. les systèmes de transmission connus fonctionnant à vitesse élevée sont généralement du type synchrone, c' est-à-dire qu'une station privi16iée émet in 5gnbl dthorJoge activant en réception la station destinataire, en m8me temps quelle émet une information. Le signal d'horloge nécessite un support matériel supplémentaire et un circuit d'interface supplémentaire. Là encore, un synchronisme rigoureux doit etre obtenu, pour que la station réceptrice soit activée en temps utile pour saisir l'information. D'autre part, tous les systèmes connus, quel que soit leur type, présentent l'inconvénient d'être limités dans le domaine des grandes vitesses de transmission, du fait de la nature de la ligne. Cette dernière est en général une paire téléphonique ou une paire torsadée ; son impédance caractéristique est variable et mal définie et provoque deréflexions qui, à grande vitesse de transmission, peuvent perturber les informations. Enfin, les modules d'interface que l'on rencontre dans les systèmes connus sont généralement spécifiques de la station qu'ils desservent, et ce manque d'universalité constitue un inconvénient notable. le but de la présente invention est de décrire un système de télétransmission bi-directionne; série et asynchrone, rassemblant un nombre quelconque de stations, fonctionnant à des vitesses élevées, de l'ordre de 10 M bits/s, et comprenant un module d'interface universel, tatalement transparent à la procédure. Suivant l'invention, le système de télétransmission bidirectionnel, série et asynchrone comprend une ligne de transmission et au moins deux stations à la fois émettrices et réceptrices branchées sur cette ligne, les informations étant transmises sous forme de mots d'un format prédéterminé, et il est caractérisé en ce que la ligne précitée est un cible coaxial à très basse impédance caractéristique, de l'ordre de cinquante ohms, et en ce que ledit système comprend, entre la ligne et chacune des stations précitées, un module d'interface comprenant des moyens pour transmettre à la station correspondante toute information circulant sur la ligne précitée, des moyens pour transmettre à ladite ligne une infoloution reçue de la station, et des moyens pour contrer et cadencer les deux transmissions précitées. L'utilisation du câble coaxial permet, en évitant les phénomènes de réflexion apparaissant sur les paires téléphoniques ou torsadées, d'atteindre de très grandes vitesses de transmission, de l'ordre de 10 M bits/s. D'autre part, le module d'interface, transparent à toute information, transmet intégralement à la station correspondante toute information circulant sur la ligne. Ce module est donc d'un type universel, utilisable quelle que soit la nature de la station avec laquelle il est couplé. Suivant une réalisation préférée de l'invention, le module d'interface est couplé à la ligne de transmission par l'intermédiaire d' un transformateur. Une panne ou une déconnexion d'une station quelconque nia donc aucun effet sur l'ensemble de 1' installation, et la transmission bi-directionnelle s' effectue à l'aide d'un seul élément de couplage. Suivant une disposition avantageuse de l'invention, l'information circulant sur la ligne est codée dans le système bipolaire d'ordre deux, les bits "un" d'un mot étant représentés alternativement par des signaux de signe opposés, le module d' interface effectuant la convion dans les deux sens. Supprimant la composante continue du signal, ce système se prote bien au couplage par transformateur et simplifie les problèmes de bande passante. D'autres particularités de l'invention ressortiront encore de la description détaillée qui va suivre. Aux dessins annexés, donnés à titre d'exemple non limitatif la figure 1 est un schéma en bloc-diagramme d'une station émettrice-réceptrice reliée à la ligne de transmission la figure 2 est un schéma expliquant le système de codage utilisé; la figure 5 est un schéma de l'étage d'émission et de ltétage de réception la figure 4 est un schéma montrant la structure d'un mot d'information; la figure 5 est un schéma d' ensemble, am bloc-diagrz==e, de l'unité de commande et de mémorisation la figure 6 est un schéma détaillé du séquenceur;; la figure 7 est un chronogramme décrivant le fonctionnement du séquenceur la figure 8 est un schéma détaillé du contraleur de parité la figure 9 est un chronogramme décrivant le fonctionnement du module d'interface au début d'une opération de réception la figure 10 est un chronogramme décrivant le fonctionnement du module d'interface à la fin d'une opération de réception la figure il est un schéma détaillé de l'étage d'initiali- sation d'émission ; la figure 12 est un schéma détaillé du codeur bipolaire et du générateur de parité la figure 13 est un chronogramme décrivant le fonctionnement du codeur bipolaire la figure 14 est un chronogramme décrivant le fonctionnement du module d'interface au début d'une opération d'émission ;; la figure 15 est un chronogramme décrivant le fonctionnement du module d'interface à la fin d'une opération d'émission En référence à la figure 1, le système de télétransmission comprend un câble coaxial 1, dont l'impédance caractéristique Z est par exemple égale à cinquante ohms. I1 est relié à un certain nombre de stations émettrices-réceptrices telles que 2, dont le nombre peut atteindre environ cent cinquante. Chacune des stations 2 comprend un module d'interface 3, qui est le même pour toutes les stations, et une unité de traitement 4 qui varie suivant la fonction de chaque station 2, celle-ci pouvant être un ordinateur ou un terminal. Le module d'interface 3 comprend un transformateur 5 à point milieu, raccordé au câble 1 par un raccord en T, qui peut capter toute information circulant sur la ligne et codée en code bipolaire, ou émettre vers la ligne toute information préalablement codée dans le code précité. Dans l'exemple le code bipolaire utilisé est d'ordre deux, ce qui fait correspondre à un mot binaire tel que 6 (figure 2) un signal codé tel que 7 où les bits à zéro sont zepzésantés par un signal nul et les bits à "un" par une impulsion positive ou négative suivant leur rang. En réception, les informations sont recueillies par un étage de réception 8 qui les décode en binaire et les transmet à une unité de commande et de mémorisation 9 qui les retransmet ensuite vers l'unité de traitement 4. En émission, les informations issues de l'unité de traitement 4 transitent dans l'unité de commande et de mémorisation 9 reliée à un codeur il qui les code dans le système bipolaire précité avant de les transmettre à un étage d'émission 12 relié au câble 1 par l'intermédiaire du transformateur 5. On va maintenant décrire en détail l'étage d'émission 12 et l'étage de réception 8, en référence à la figure 3. L'étage d'émission 12 comprend deux transistors 13, 14 montés en émetteur commun dont les collecteurs sont reliés respectivement aux bornes 15, 16 du primaire 17 à point milieu du transformateur 5. Des bornes t8, 19 sont reliées respectivement aux bases des transistors 13, 14. On comprend qu'une impulsion R appliquée à la borne 18 provoque la transmission sur la ligne d'un signal d'un sens donné, alors que l'application sur la borne 19 dlune impulsion L identique à l'impulsion R provoque la transmission d'un signal de sens contraire. L'étage de réception 8 comprend deux amplificateurs opérationnels 21, 22 à haute impédance d'entrée, dont les entrées inverseuses sont reliées respectivement aux bornes 15, 16 du primaire 17 et dont les entrées non inverseuses sont soumises à une tension de seuil prédéterminée. les sorties des amplificateurs 21, 22 sont ramenées sur une borne commune 23. On comprend que l'étage 8 redresse le signal bipolaire 7 en ligne suivant un signal binaire INM) tel que 6. Plus exactement, dans la structure décrite, le signal recueilli sur la borne 23 est le signal complémentaire IKF0 Afin de rendre plus claire la description de l'unité de commande et de mémorisation 9, on va maintenant décrire la structure des mots d'information circulant sur la ligne. Dans l'exemple, une information est constituée par un mot de 21 bits (figure 4). le bit zéro (HUARD) est toujours à "un" et son apparition déclenche le fonctionnement de l'étage de réception 8. le bit vingt (STOP) est toujours à zéro et ramène la ligne à l'état de repos. Le bit dix-neuf est un bit de parité P, positionné de telle sorte que le nombre total de bits à "un" du mot soit pair.Le bit dix-huit (S) est à "un" lorsque l'information est une commande à exécuter, et à zéro lorsque l'information est une réponse ; le module d'interface 3 étant, comme on le verra plus loin, totalement transparent à 1' informa- tion, la présence du bit S à zéro dans un mot émis en réponse par une station donnée empêche les autres stations de considérer ce mot comme une commande. Le bit dix-sept (E) est un bit de service destiné notamment à la détection de certaines erreurs de transmission. Les seize autres bits sont des bits d'information et contiennent notamment l'adresse de la station destinataire. Le fonctionnement d'ensemble de la station telle que décrite est le suivant. En réception, tout mot d'information circulant sous forme série sur la ligne active, par son bit STARS, l'étage de réception 8 qui le décode en binaire et le charge dans l'unité de commande et de mémorisation 9 d'où il est ensuite transmis sous forme parallèle à l'unité de traitement 4.-- Suivant que l'unité 4 reconnatt ou non son adresse et suivant l'état du bit S, ladite unité effectuera ou non sa fonction. On voit que le module d'interface ne fait que transmettre passivement toute information, en effectuant seulement certains contrôles de validité, la discrimination entre les messages s'effectuant au niveau de l'unité de traitement 4. On va maintenant décrire en détail l'unité de commande et de mémorisation 9. En référence à la figure 5, 1' unité de commande et de mémorisation 9 comprend une horloge 24 envoyant des impulsions H sur un séquenceur 25 et un étage d'initialisation d'émission 26 qui reçoit également un signal DEM (demande d'émission) de l'unité de traitement 4. L'étage 26 émet en direction d'un registre d' émission 27 un signal EM et son complémentaire EM le registre d t émission 27 est un registre à décalage à vingt-et-une positions (zéro à vingt) recevant les mots d'infor- maton en parallèle de l'unité de traitement 4 et dont la sortie série est reliée à un générateur d'imparité 28 lui-même relié au codeur bipolaire Il. Un registre de réception 29, également à décalage et à vingtet-une positions (zéro à vingt) a son entrée série reliée à 11 étage de réception 8, dont il reçoit le signal INFO. Le registre 29 se vide en parallèle vers l'unité de traitement 4, et il est relié au générateur de parité 28. Le signal INFO est également appliqué à un contrôleur de parité 31 qui émet soit un signal ERPAR en cas d'erreur de parité, soit un signal DONVAL en cas de donnée valide. Le séquenceur 25, recevant le signal H précité et un signal d'activation s élabore à partir de ces signaux un signal HREC commandant le registre de réception 29, un signal HEM commandant le registre d'émission 27, un signal HCOD commandant le codeur bipolaire 11, un signal LOADRAZ de chargement et de remise à zéro commandant les deux registres 27 et 29 ainsi que le contrôleur de parité 31 et un signal OCCU signifiant que la station est occupée à recevoir ou à émettre. On notera que le registre de réception 29 peut autre chargé par un signal Y qui peut être soit par le signal INFO ainsi qu'il a été dit, soit par le signal EM, au moyen d'une porte OU 32 à entrées inversées qui reçoit les signaux INFO et EM . De même, le signal reçu par le contrôleur de parité 31 est le signal Y, qui peut autre le signal INPO ou le signal EM. Avant de décrire en détail le séquenceur 25, on indique que l'émission ou la réception d'un bit d'information s1 effectue sur un cycle correspondant à sept périodes de l'horloge 24. le séquenceur 25 (figure 6) comprend troisbascules bistables 33, 34, 35 qui reçoivent le signal H inversé, en sorte qu'elles basculent r le front descendait des impulsions H. L'entrée K de la bascule 33 est soumise à une tension positive. La sortie Q de la bascule 33 attaque l'entrée J de la bascule 34, alors que la sortie Q de la bascule 33 attaque l'entrée K de la bascule 34 via une porte NAND 36 qui reçoit d'autre part la sortie Q de la bascule 35. La sortie Q de la bascule 34 attaque en parallèle l'entrée K de la bascule 35 et une porte NAND 37 qui reçoit par ailleurs la sortie Q de la bascule 35. Un inverseur 38 en sortie de la porte 37 procure le signal HEM. La sortie Q de la bascule 34 est également appliquée, avec la sortie Q de la bascule 35, à une porte ET 39 à entrées inversantes qui procure le signal HREC, et, avec la sortie Q de la bascule 35, à une porte NAND 41 en sortie de laquelle un inverseur 42 procure le signal HCOD. La sortie de la porte 41 attaque également l'entrée K de la bascule 33. Les sorties Q des bascules 33 et 34 attaquent une porte NAND 43 suivie d'un inverseur 44 qui attaque l'entrée J de la bascule 35. La sortie Q de la bascule 35 attaque une bascule 45 qui procure en sortie Q le signal OCCU et dont la sortie Q attaque, conjointement avec le signal d'activation E, une porte NAND 46 dont la sortie RAZ est un signal forçant à zéro les bascules 33, 34, 35 et immobilisant le séquenceur. La bascule 45 est remise à zéro par le signal de sortie d'une porte NON OU 47 qui reçoit un signal INIT provenant de l'étage d'initialisation d'émission 26 et le signal de sortie d'une porte ET 48 qui reçoit d'une part le signal EM et d'autre part le signal de sortie d'une porte ET 49 à laquelle sont appliqués le signal HEM et un signal X qui sera défini plus loin. Le fonctionnement du dispositif décrit résulte immédiatement du cabrage indiqué et a été représenté sur le chronogramme de la figure 7, correspondant à un cycle de sept périodes d'horloge. Les courbes 33a, 34a, 35a représentent respectivement les états successifs des sorties Q des bascules 33, 34, 35, qui sont modifiés sur les fronts descendants des impulsions H, et sur lesquels on a figuré les signaux HEM, HREC et HCOD qui apparaissent respectivement au début des périodes d'horloge 3, 5 èt 7. Le signal OCCU est à un tant que le séquenceur est en fonctionnement, ce qui a lieu tant que le signal E présente la polarité convenable. Ce signal E est élaboré de la manière suivante. Une porte NAND 51 est attaquée par le signal EM et par le signal INFO provenant du signal INFO inversé dans un inverseur 52. Le signal issu de la porte 51 est appliqué à une porte OU 53 à entrées inversantes attaquée d'autre part par un signal INIT de l'étage d'initialisation 26. La sortie de la porte 53, inversée dans un inverseur 54 constitue le signal E. Enfin, le signal LOADRAZ est obtenu ensortie d'une porte NAND 55 qui reçoit le signal OCCU, le signal H inversé en H dans un inverseur 56, le signal À provenant de la sortie Q de la bascule 33 et le signal B provenant de la sortie Q de la bascule 34. Le contrôleur de parité 31 (figure 8) comprend une bascule bistable 57 aux entrées J et K de laquelle est appliqué le signal Y issu de la porte 32. À son entrée de commande est appliqué le signal d'horloge H. La sortie Q de la bascule 57 est appliquée à une porte NARiD 58 dont la sortie, inversée dans un inverseur 59, constitue le signal d'erreur de parité ERPAR. Les autres signaux d'entrée de la porte 58 sont le signal HCOD, le signal EM et le signal X émis parlai position 20 du registre 29. Cette position passe à "un" lorsqu'un mot d'information est complètement entré dans ledit registre, puisqu'elle est alors occupée par le bit START qui vaut toujours "un". Une porte NON ET 61 reçoit les memes signaux que la porte 58, sauf que la sortie Q de la bascule 57 est substituée à la sortie Q de ladite bascule. Le signal de sortie de la porte 61, après inversion dans un inverseur 62 constitue le signal de donnée valable DONVAL. Le fonctionnement du contrôleur 31 résulte immédiatement de la structure décrite1 la bascule bistable 57 changeant d'état à chaque fois que se présente un bit "un", et sa sortie Q restant finalement à zéro si le nombre de bits à "un" est pair. La description, qui vient d'être faite du module d'inter- face 3 est suffisante pour qu'on puisse maintenant expliquer le fonctionnement dudit module lorsqu'il fonctionne en réception. Ce fonctionnement résulte de la description du chronogramme représenté figure 9. Ce chronogramme s'applique au début de la réception, plus exactement aux trois premiers cycles C1, C2, C3 comprenant chacun sept périodes de l'horloge 24 et correspondant respectivement aux trois premiers bits (0, 1, 2) du signal reçu sous forme série. les différentes courbes représentent les états (O ou 1) du signal auquel elles correspondent. La courbe RRECO représente l'état de la position zéro du registre de réception 29 ; la courbe RREC 1 représente l'état de la position t du même registre. Lorsque le signal en ligne (SL) codé en bipolaire se présente, il est décodé par l'étage de réception 8 comme expliqué plus haut et il en résulte un signal binaire INFO. Le bit zéro (S2ARD) vaut 1 et l'on a supposé que les bits suivants valaient respectivement zéro et 1. Le premier cycle C1 démarre avec un certain retard R sur l'apparition du signal SL, car le séquenceur ne démarre que sur le signal d'horloge qui suit immédiatement. À la fin de la période 1, le signal LOADRÂZ apparat et provoque la mise à zéro du registre 29 (flèche F1). Puis le signal HREC, apparat comme il a été expliqué, à la fin de la période 4 et provoque l'échantillonnage du premier bit (S2AR2) qui est chargé dans la position zéro (flèche F2). Au cycle a2, le signal RREC échantillonne le bit précité et le charge en position zéro (flèche F3) en même temps qu'il décale le bit zéro (STÂRT) en position t (flèche F4). Au cycle C3, le signal eREa échantillonne et charge en position zéro le bit 2 (qui vaut "un, en même temps qu'il décale en position 1 la bit î (qui vaut zéro). On remarque que 1' échantillonnage des bits reçus de la ligne s'effectue sensiblement au milieu du signal représentant chaque bit, ce qui permet de s'affranchir au mieux des dégradations éventuelles dudit signal. Dès le premier cycle, le signal OCCU a été positionné à "un" et il demeure en cet état jusqu'à la fin de la réception, ce qui a pour effet de mettre en attente, comme il sera expliqué plus loin, toute demande d'émission. En même temps ce signal OCCU empêche toute nouvelle apparition du signal LOÀDRLZ. La réception se poursuivant, on a représenté sur la figure 10 le chronogramme de fonctionnement correspondant aux derniers cycles, plus précisément aux cycles C19, C20 et C21 correspondant respectivement à l'apparition des bits 18 (S), 19 (P) et 20 (STOP), ce dernier étant toujours à zéro, et à un cycle complémentaire a 22 . On a supposé dans l'exemple que les bits S et P étaient respectivement à 1 et à zéro. Âu cycle O20, le bit zéro (START) apparat en position 19, sur la commande du signal aREO (flèche F5). Au cycle 21, le signal HREC échantillonne le bit 20 (STOP) qui vaut zéro, et décale le bit START en position 20 (flèches F6 et F7). L'apparition du niveau 1 sur cette position engendre le signal X qui, comme on l'a expliqué plus haut, ouvre la porte 49 au prochain signal Bt, à la fin du cycle 022 et fait retomber à zéro le signal oaaw, ce qui a notamment pour effet, via la porte 46, de bloquer le séquenceur (figure 6). Auparavant, à la fin de la phase 6 du cycle 021, le signal HCOD, en combinaison avec le signal , ouvre les portes 58 et 61 et permet au contrôleur de parité 31 d'émettre le résultat de son calcul sous la forme du signal DONiAL ou du signal ERPAR. Le mot d'information est alors transmis en parallèle vers l'unité de traitement 4, mais reste chargé dans le registre 29 jusqu'à l'arrivée du prochain message qui provoquera la remise à zéro par un signal IOADRiZ. On va maintenant décrire l'étage d'initialisation d'émission 26, en référence à la figure 11. Cet étage comprend deux bascules bistables 63, 64. La bascule bistable 63 reçoit sur son entrée de commande le signal DEM de demande d'émission émis par l'unité de traitement 4 et sa sortie Q, émettant un signal MDEM, est reliée à l'entrée J de la bascule 64 dont I1 entrée de commande reçoit les impulsions d'horloge H.L'entrée de remise à zéro de la bascule 63 est reliée à la sortie Q de la bascule 64 et l'entrée de remise à zéro de la bascule 64 reçoit le signal OCCU. la sortie Q de la bascule 64 procure un signal INIT qui attaque 1' entrée de commande d'une bascule 65 dont les sorties Q et Q procurent respectivement les signaux EM et EMprécités. On rappelle que le signal INIT apparaissant sur la sortie Q de la bascule 64 est appliqué à l'entrée de la porte 53. On va maintenant décrire, en référence à la figure 12, le générateur de parité 28 et le codeur bipolaire 11. le générateur de parité 28 comprend une porte NAND 66 attaquée par un signal Ix provenant de la position 19 du registre de réception 29 et par un signal W provenant du codeur bipolaire 11, et dont la sortie attaque une porte ET 67 recevant par ailleurs la sortie série du registre d'émission 27.La sortie de la porte 67 attaque le codeur bipolaire 11, plus précisément les entrées J et K d'une bascule bistable 68 dont les sorties Q et Q attaquent respectivement les entrées J et E d'une bascule bistable 69. À l'entrée de commande des bascules 68 et 69 s'applique le signal de sortie d'une torte ET 71 recevant les signaux HCOD et EM. Les entrées de remise à zéro des bascules 68 et 69 sont commandées par le signal INIT inversé dans un inverseur 72. La sortie Q de la bascule 68 et la sortie Q de la bascule 69 sont appliquées à une porte ET 73 ; la sortie Q de la bascule 69 et la sortie Q de la bascule 68 sont appliquées à une porte ET 74. Les sorties des portes 73 et 74 sont appliquées respectivement aux bases des transistors 19 et 14 de l'étage d'émission 12, par les bornes 18 et 19 (figure 3). On va expliquer le fonctionnement du codeur bipolaire 11 en référence à la figure 13 qui reproduit son chronogramme de fonctionnement. Or e. reporté sLu,.varft H quatre cycles de sept périodes d'horloge. Les courbes indiquent successivement l'état du signal HEM, l'état HEM du signal en sortie série de registre d'émission 27 (on envisage ici trois bits successifs 1, O, 1), l'état du signal HCOD. les courbes QA et QB représentent respectivement les états des sorties Q des bascules 68 et 69, et les courbes QA.QB et QA.QB représentent l'état des sorties respectives des portes EX 73 et 74. Enfin la courbe SZN représente l'état du signal émis en ligne. En émission, le signal HEM (front montant) commande la sortie série des bits du registre d'émission 27 (flèches F8). Le signal HCOD commande le positionnement des bascules 68 (flèches 293 et 69 (flèches F 11). les portes 73 et 74 procurent les fonctions QÀ.QB et QA.QB . Il en résulte pour le signal émis en ligne la courbe SIM où lton reconnatt la courbe HEM codée en bipolaire. Le générateur de parité 28 fonctionne sur l'impulsion du signal SX qui apparat à la sortie du bit 19, comme il sera expliqué plus loin, et ouvre la porte 66 au signal W représentant la sortie Q de la bascule 68 ainsi réinjecté à l'entrée de ladite bascule. I1 en résulte que si cette bascule a vu passer un nombre pair de bits "un", le codeur 1 1 code un bit P égal à zéro, le nombre total de bits "un" du message restant pair. Dans le cas contraire, le codeur 11 code un bit 1 pour obtenir le même résultat. On va maintenant décrire le fonctionnement du module d'interface 3 en émission, en référence aux chronogrammes des figures 14 et 15. Sur la figure 14, relative au début d'une opération d'émission, on a représenté, en haut, les deux premiers cycles Cl et C2 de l'opération, correspondant à l'émission des bits numéros 0 et 1 du mot à émettre. À un instant quelconque, une impulsion figitive DEM de demande d'émission est émise par l'unité de traitement 4 et mise en mémoire dans la bascule 63 sous la forme d' un signal MDiM (flèche F12). À la première Sa pulsion d'horloge qui suit la retombée du signal OCCU, le signal INIT monte à 1 et fait retomber à zéro le signal MDEM (flèche F13), en même temps que le signal EM monte (flèche F14). Le signal INIT retombera lui-même à zéro quand le signal OCCU repassera à "un" à la fin de la phase 4 du cycle C1 comme dans le fonctionnement en réception (flèche F15). On a représenté sur les courbes BIT O, BIT 1, BIT 2, l'état de ces bits dans le registre d'émission, la zone hachurée correspondant à un état antérieur de ces bits. La courbe REM représente, dans les mêmes conditions, l'état du bit en sortie du registre d'émission 27. Le séquenceur démarre en première phase du cycle 1 et, en phase 2, l'apparition du signal LOADRAZ provoque la remise à zéro des registres et le chargement en parallèle du-registre d'émission 27 par l'unité de traitement 4. En fin de phase 2, le signal HEM décale le bit 1 (START) en position O (flèches F16, F17, F18), le bit 2, qui vaut 1 ou zéro, étant décalé exposition 1 (flèche F19). Sur les fig. 14 et 15, les cexies portés sur les lignes signifient que les bits correspondants peuvent valoir zéro ou un suivant le contenu de l'information. Sur l'intervention du signal HCOD, le bit START est codé dans le codeur bipolaire 11 et émis en ligne (courbe SLM, flèche F21). Auparavant, en fin de période 4, le signal HREC a provoqué le chargement série d'un "un" dans le registre de réception, le signal 9 correspondant provenant du signal EM transitant par la porte 32. Àu cycle C2 suivant, le signal HEM amène en sortie du registre d'émission 27 le bit 2 (flèche F22) qui vaut un ou zéro, puis le signal HCOD provoque l'émission en ligne de ce bit (flèche 23). À chaque fois qu'un bit sort du registre d'émission 27 pour hêtre émqs en ligne, un nouveau bit 1 est chargé en série, dans le registre de réception 29, de sortie que, pour suivre ltévolution de l'opération d'émission, il suffit de contrôler l'état du chargement du registre de réception 29, en particulier quelle position est atteinte par le bit 1, sur les vingt-et-une positions (0 à 20) de ce registre. Ainsi, le signal XX qui commande le générateur de parité sera provoqué par l'apparition du niveau un en position dix-neuf du registre de réception 29. Sur la figure 15, on a représenté les derniers cycles de l'opération d'émission, dans un chronogramme qui comprend notamment l'indication du chargement des positions dix-neuf et vingt du registre de réception 29 (courbes RREC 19 et RREC 20), sous la commande du signal HREC (flèche F24, F25), l'indication du bit présenté à l'entrée du codeur 17 (ECOD) et l'indication du signal bipolaire émis en ligne (SLM). L'avant-dernier bit appliqué au codeur est le bit de parité P qui vaut 'un" ou "zéro", et le dernier bit est b bit STOP, qui vaut zéro. Àu cycle C22, le niveau I en position vingt du registre de réception ouvre la porte 49 au signal HEM, ce qui, via les portes 48 et 47, ramène à zéro le signal OCCU (flèche 26). Via la porte 46, le séquenceur 25 est alors bloqué (flèche 27). Par mesure de sécurité, des bits "zéro" sont forcés à l'entrée du registre d'émission 27 à mesure des décalages, en sorte que, si, pour une raison quelconque, le séquenceur 25 ne starretait pas, des bits "zéro" sans signification seraient émis sur la ligne. Le système de télétransmission qui vient d'entre décrit présente l'intérêt d'etre bidirectionnel, le mode de liaison par transformateur ne privilégiant aucune direction sur la ligne, d'être du type série tout en offrant une très grande vitesse de transmission sans risque d'altérations de l'information par des réflexions parasites, du fait de l'emploi d'un cable coaxial, et d'être du type asynchrone, ee qui constitue une simplification notable. D'autre part, la liaison par transformateur permet à l'ensemble de la ligne de continuer à fonctionner même si l'une des stations tombe en panne. Enfin, l'utilisation en réception d'amplificateurs à haute impédance d'entrée a pour effet que ladite réception ne perturbe pas le signal en ligne, ce qui permet de brancher sur la ligne un grand nombre de stations, de l'ordre de cent-cinquante, sur une distance de l'ordre d'un kilomètre. Du fonctionnement décrit, il résulte que le module d'interface 3 est complètement transparent à l'information, n'effectuant sur elle qu'un simple contrôle de parité. Ce module est donc universel et peut être utilisé avec des stations de toutes natures, ordinateurs ou terminaux. Une autre conséquence de la structure décrite est de permettre le bouclage de la ligne sur elle-m8me, permettant ainsi à une station-maître d'effectuer un contrôle dynamique sans perte de temps. il est évident que l'invention ne se limite pas à la réalisation décrite et que de nombreuses variantes constructives peuvent se concevoir, concernant notamment la structure des circuits logiques. IVEN:I > IOATIONS 1. Système de télétransmission bidirectionnel, série et asynchrone, comprenant une ligne de transmission et au moins deux stations à la fois émettrices et réceptrices branchées sur cette ligne, les informations étant transmises sous forme de mots d'un format prédéterminé, caractérisé en ce que la ligne précitée est un cabale coaxial à très basse impédance caractéristique de l'ordre de cinquante ohms, et en ce que ledit système comprend, entre ladite ligne et-chacune des stations précitées, un module d'interface comprenant des moyens pour transmettre à la station correspondante toute information circulant sur la ligne précitée, des moyens pour transmettre à ladite ligne une information reçue de la station, et des moyens pour contrtler et cadencer les deux transmissions précitées. 2. Système de télétransmission conforme à la revendication 1 caractérisé en ce que le module d'interface précité est couplé à la ligne de transmission précitée par l'intermédiaire d'un transformateur à point milieu. 3. Système de télétransmission conforme à la revendication 2, caractérisé en ce que l'information circulant sur la ligne est codée dans le système bipolaire d ordre deux, et en ce que le module d'interface comprend des moyens pour décoder dans le système binaire toute information circulant sur la ligne et des moyens pour coder dans le système bipolaire d'ordre deux toute information binaire reçue de la station correspondante avant de la transmettre à la ligne. 4. Système de télétransmission conforme à la revendication 3, caractérisé en ce que le module d'interface précité comprend des moyens pour vérifier la validité de toute information reçue de la ligne et pour émettre un signal représentant le résultat de ladite vérification. 5. Système de télétransmission conforme à l'une des revendications 3 ou 4, caractérisé en ce que le module d'interface comprend un registre de réception à décalage, des moyens pour charger ledit registre en série et pour le décharger en parallèle, un registre d'émission à décalage, et des moyens pour charger ledit registre en parallèle et pour le décharger en série. 6. Système de télétransmission conforme-à la.revendication 5, caractérisé en ce que le module d'interface comprend des moyens pour contr8ler le déchargement en série du registre d'émission, ces moyens comprenant le registre de réception. 7. Système de télétransmission conforme à l'une des revendications 3 à 6, caractérisé en ce que le module d'interface comprend des moyens pour engendrer un bit de parité dans le contenu des mots d'information qu'il reçoit de la station et émet sur la ligne. 8. Système de télétransmission conforme à l'une des revendications 3 à 7, caractérisé en ce que le module d'interface comprend des moyens pour inhiber entrée de toute information lorsqu'il est occupé à une opération d'émission ou de réception. 9. Système de télétransmission conforme à l'une des revendications t à 8, caractérisé en ce que le module d'interface comprend un cadenceur d'opérations actionné par une horloge. 10. Système de télétransmission conforme àlMnedesrssendica tions 1 à 9, caractérisé en ce que la ligne de transmission constitue une boucle fermée.