La présente invention concerne un circuit à seuil utilisé dans un système logique de sécurité ayant pour but d'assurer en cas de défaillance la position la plus restrictive c'est-à-dire un état résultant dans lequel le système se trouve bloqué en cas de panne fortuite. Les systèmes de sécurité sont notamment indispensables dans la technique ferroviaire car un signal devra passer au rouge aussi bien dans le cas où ce passage est nécessaire que dans le cas d'un défaut. En effet les normes de sécurité exigent que le signal ne puisse se bloquer au vert ce qui risque de provoquer des catastrophes. Jusqu'à présent, la sécurité était réalisée grâce à des relais électromécaniques fondés sur le principe que si un tel relais ntétait pas alimenté, il ne peut assurer un contact en position haute. Les relais électromécaniques sont parfaitement sûrs et ont donné entière satisfaction. Ils sont cependant coûteux et encombrants. Actuellement il y a une évolution technique vers 11 informatique, les circuits logiques intégrés étant aptes à remplacer avantageusement les relais en ce qui concerne le dimensionnement et le prix.Mais un ensemble logique classique ne correspond pas aux normes de sécurité telles que décrites précédemment. Ainsi une rupture de connexion suivie dtun rétablissement fortuit peut générer une impulsion supplémentaire capable de modifier l'état d'un système de sécurité. Le circuit à seuil selon la présente invention permet de remédier à cet inconvénient. Celui-ci intercalé dans un ensemble logique assure une protection de sécurité tant des étages disposés en amont que des éléments propres au circuit à seuil, L'invention a pour objet un circuit à seuil disposé à la sortie d'un premier ensemble logique et précédant un second ensemble logique, le premier ensemble logique délivrant une série d'impulsions de I à n dont les premières s 'échelonnent de I à p, le second ensemble logique recevant des impulsions de p à n, circuit à seuil caractérisé par le fait qu'il comporte un condensateur à quatre électrodes dont la première est reliée à un premier pôle d'une source de tension à travers un premier transistor, et une résistance de faible valeur, la seconde électrode au second pôle de ladite source de tension à travers un enroulement dlecriture d'un tore magnétique, une diode et un deuxième transistor dont l'une des électrodes reçoit lesdites impulsions de 1 à n, et en parallèle avec ledit premier transistor, ledit condensateur à quatre électrodes et ledit enroulement d t ecriture, un troisième transistor en série avec une résistance de grande valeur, la troisième électrode équipotentielle de ladite première électrode reliée à une horloge par l'intermédiaire d'un quatrième transistor, la quatrième électrode équipotentielle de ladite deuxième électrode reliée au second pôle de ladite source de tension à travers un enroulement d'interrogation dudit tore magnétique et une résistancewde valeur moyenne, et ledit tore magnétique possédant en outre un enroulement de réponse dont une extrémité est connectée audit premier pôle de ladite source de tension et dont l'autre extrémité est connectée à une base d'un cinquième transistor dont l'émetteur est relié audit premier pôle de ladite source de tension et dont le collecteur est relié à la sortie du circuit à seuil précédant ledit second ensemble logique. En se référant aux figures 1 et 2 ci-jointes on va décrire ci-après un exemple de mise en oeuvre de la présente invention, exemple donné à titre purement illustratif et nullement limitatif. La figure 1 représente la forme des courants à l'entrée et à la sortie du circuit à seuil. La figure 2 représente un schéma de principe du circuit à seuil. On voit sur la figure 1 un courant d'entrée I1 formé des impulsions 1, 2 p ... n-l, n et un courant de sortie I2 formé uniquement des impulsions p à n. Les impulsions Il parviennent sur la borne d'entrée 1 du circuit à seuil de la figure 2. Les impulsions I2 sont délivrées à la borne de sortie 2 du circuit à seuil. Le circuit à seuil à pour but de supprimer les p-l premières impulsions parvenant à l'entrée 1. A la sortie 2 est dispose un ensemble logique pouvant être séquentiel et délivrant une information logique d'état 1 s'il y a présence d'impulsions, même unitaire, et d'état 0 dans le cas contraire. Autrement dit pour commander un système de sécurité tel qu'un signal de voie ferrée on cherche à mettre le système logique de commande à l'état 0 en cas d'absence d'impulsions et aussi en cas de panne ; l'état 1 n'étant produit que lorsque le système est excité par des impulsions.Si dans le système logique précédant entrée, il se produit par suite d'un défaut, une impulsion intempestive il ne faut pas qu'elle puisse faire passer le système logique de commande à l'état 1. Le but de faire supprimer les premières impulsions par le circuit à seuil est de ne pas provoquer le changement à l'état 1 du système logique de commande par une impulsion isolée intempestive. Le schéma du principe de la figure 2 décrit la constitution de ce circuit à seuil. On voit sur cette figure une source de tension d'alimentation pouvant être de 12 volts et matérialisée par deux lignes positive et négative. Entre ces deux lignes sont disposés en série une résistance 3 de faible valeur (une dizaine d'ohms environ), un transistor PNP 4 dont l'émetteur est relié à la résistance 3, un condensateur 5, un enroulement d'écriture 61 d'un tore magnétique 6, une diode 7 et un transistor NPN 8 dont ltemetteur est relié au pôle - de la source. La base du transistor 8 est reliée à la borne d'entrée 1 du dispositif. En parallèle sur le transistor PNP 4, le condensateur 5 et l'enroulement d'écriture 61 sont disposés un transistor PNP 9 et une résistance de grande valeur 10 pouvant être de 400 kiloohms.La base du transistor 4 est reliée à l'émetteur du transistor 9 et la base du transistor 9 à la résistance 10. Le montage des transistors 4 et 9 est tel qu'il peut admettre une grande impédance d'entrée. Par ailleurs le collecteur du transi: tor 9 est relié au collecteur du transistor 8. Le condensateur 5 possède en tout quatre électrodes Si > 51, 52, 53, 54. L'électrc 53 équipotentielle de ltelectrode 51 est reliée au collecteur du transistor PNP 12, dont l'émetteur est relié au - de la source d'alimentation. La base du transis tor est branchée sur une horloge 13 délivrant des impulsions semblables en durée et intervalle mais de phase différente à celles pénétrant par la borne 1. L'électrode 54 équipotentielle de l'électrode 52 est reliée à un enroulement d'interrogation 62 du tore magnétique 6 en série avec une diode 16 et une résistance de moyenne valeur 14 branchée au - de la source d'alimentation.Une extrémité de l'enroulement de réponse 63 est reliée au pôle + de la source d'alimentation et l'autre extrémité à la base d'un transistor PNP 15, l'émetteur du transistor 15 étant relié au pôle + de la source d'alimentation et le collecteur connecté à la borne de sortie 2. Le principe du circuit à seuil est le suivant Une information I1 est envoyée sur.l7entrée 1. La première impulsion appliquée sur la base du transistor 8 rend conducteur celui-ci c'est-à-dire que le courant du collecteur est voisin du courant de l'émetteur. La conduction du transis tor 8 entraîne celle des transistors 9 et 4. Le courant peut alors circuler du pôle + au pôle - à travers le résistance 3, le transistor 4 rendu conducteur, le condensateur 5 qui se charge à une fraction de sa charge nominale, l'enroulement d'écriture 61, la diode 7 et le transistor 8 rendu conducteur.Durant l'intervalle de temps séparant deux impulsions le transistor 8 n'est plus conducteur et le condensateur 5 se décharge partiellement dans 'la résistance 10, à travers les jonctions collecteur-base du transistor 4 et émetteur base du transistor 9. Le condensateur 5 ne peut se décharger dans la maille formée du transistor 4, de la - jonction émetteur-collecteur du transistor 9, de la diode 7 et de l'enroulement d'écriture 61 à cause de la diode 7 disposée dans le sens inverse. Ainsi la décharge du condensateur 5 ne peut être que dans la résistance 10. Lorsqu'une deuxième impulsion survient à l'entrée 1 celle-ci provoque une charge additionnelle dans le condensateur 5. A la pième impulsion, suivant la valeur de la capacité choisie, le condensateur atteint sa charge nominale. Plus la capacité du condensateur est grande et plus le nombre d'impulsions nécessaire pour permettre sa charge est grand. Le tore magnétique 6 passe à l'état logique O lorsque la charge du condensateur 5, est suffisante pour fournir les ampère-tours d'interrogation du tore. Les impulsions de l'horloge 13 rendent le transistor 12 conducteur ce qui provoque un prélèvement de l'énergie du condensateur 5 en générant un courant d'interrogation dans l'enroulement 62. Le courant d'interrogation circule selon le sens suivant : électrode 53 collecteur-émetteur du transistor 12, résistance 14, enroulement 62, électrode 54. L'enroulement de réponse 63 recueille la lecture et transmet l'énergie prélevée au tore sous forme dtimpulsions de même phase que celle de l'horloge 13. Ces impulsions de polarité négative sont appliquées sur la base du transistor 15. Lorsqu'elles dépassent un certain seuil de tension (par exemple 0,6v.) l'énergisation de la sortie 2 est tributaire du niveau de charge pris par le condensateur 5. Cette énergisation s'effectue par la conduction émetteur-collecteur du transistor 15. On peut remarquer qu'unie capacité plus forte du condensateur 5 entraîne à la sortie 2 un effacement d'un plus grand nombre d'impulsions envoyées sur l'entrée 1. Le circuit à seuil tel que décrit n'introduit pas un état contraire aux normes de sécurité. En effet toute défaillance d'un composant telle qu'unie ouverture (coupure de connexions),un court-circuit ou une fermeture (rétablissement de la liaison) se traduit par une absence d'impulsions à la sortie 2 ce qui entralne la mise de l'ensemble logique de commande à'l'état O.Une analyse des défaillances possibles et de leurs effets est fournie par le tableau ci-dessous CAUSES EFPETS Elé- Condensateur 5 ' Tore 6 ment incri- Nature de la panne Charge Décharge Ecriture Reponse miné 4 - s'ouvre néant par interrogation néant néant - - court-circuit e-c possible permanente dans 10 possible néant(inter- entraîne destruc- rogation hors tion de 12 - de service 9 - s'ouvre néant par interrogation néant néant - court-circuit e-c néant par interrogation " entraine destruc tion de 4 ou 8 - court-circuit e-b faible permanente dans 10 ., et par interrogation 8 - s'ouvre - néant permanente dans 10 " et par interrogation - court-circuit c-e néant par interrogation entralne destruc tion de 4 ou 9 - court-circuit c-b perma- par interrogation nente 12 - s'ouvre possible permanente dans 10 possible " - court-circuit c-e néant permanente dans 10 néant entralne destruc tion de T1 7 - s'ouvre néant permanente dans 10 " et par lecture - court-circuit possible permanente dans 10 possible et par collecteur de 9 5 - s 'ouvre néant néant néant - se referme sans inutile, le conden sateur 5 étant dé- sans chargé Bien que le dispositif qui vient d'être décrit paraisse le plus avantageux, on comprendra que diverses modifications peuvent lui être apportées sans sortir du cadre de l'invention, certains des éléments du dispositif tels que le tore pouvant entre remplacés par d'autres susceptibles d'y assurer la même fonction technique. Le circuit à seuil, objet de l'invention peut être utilisé aussi comme circuit à retard ou circuit temporisateur. il peut être utilisé partout où l'on a besoin de supprimer les premières impulsions d'une suite ou plus particulièrement l'action d'une impulsion isolée. Des applications particulièrement intéressantes peuvent etre le contrôle de sécurité dans la signalisation des chemins de fer. REVENDICATIONS 1/ Circuit à seuil disposé à la sortie d'un premier ensemble logique et précédant un second ensemble logique, le premier ensemble logique délivrant une série d'impulsions de 1 à n dont les premières s'échelonnent de 1 à p, le second ensemble logique recevant des impulsions de p à n, circuit à seuil, caractérisé par le fait que les impulsions de 1 à n servent à charger un condensateur à quatre électrodes, les p premières impulsions étant nécessaires pour lui faire atteindre sa charge nominale grâce à un circuit de charge commutable entre deux impulsions en un circuit de décharge, ledit condensateur étant associé à un tore magnétique pouvant être interrogé à la cadence d'une horloge synchrone avec les impulsions 1 à n par un deuxième circuit de décharge distinct du précédent, ledit tore délivrant sur son enroulement de réponse les impulsions de p à n. 2/ Circuit à seuil selon la revendication 1, caractérisé epar le fait qu'il comporte un condensateur à quatre électrodes dont la première est reliée à un premier pôle d'une source de tension à travers un premier transistor, et une résistance de faible valeur, la seconde électrode au second pôle de ladite source de tension à travers un enroulement d'écriture d'un tore magnétique, une diode et un deuxième transistor dont l'une des électrodes reçoit lesdites impulsions de 1 à n, et en parallèle avec ledit premier transistor, ledit condensateur à quatre électrodes et ledit enroulement d'écriture, un troisième transistor en série avec une résistance de grande valeur, la troisième électrode équipotentielle de ladite première électrode reliée à une horloge par l'intermédiaire d'un quatrième. transistor, la quatrième électrode équipotentielle de ladite deuxième électrode reliée au second pôle de ladite source de tension à travers un enroulement d'interrogation dudit tore magnétique et une résistance de valeur moyenne, et ledit tore magnétique possédant en outre un enroulement de réponse dont une extrémité est connectée audit premier pôle de ladite source de tension et dont l'autre extrémité est connectée à une base d'un cinquième transistor dont l'émetteur est relié audit premier pôle de ladite source de tension et dont le collecteur est relié à la sortie du circuit à seuil précédent ledit second ensemble logique. 3/ Circuit à seuil selon la revendication 2, caractérisé par le fait que les bases desdits premier et troisième transistors sont d'un type de polarité opposée à celle de la base dudit second transistor. 4/ Circuit à seuil selon la revendication 3, caractérisé par le fait que lesdits premier et troisième transistors sont du type pnp et que ledit second transistor est du type npn. 5/ Circuit à seuil selon la revendication 2, caractérisé par le fait que la base dudit premier transistor est reliée à l'émetteur dudit troisième transistor.