La présente invention concerne une technique de calcul, et plus particulierement, les dispositifs de traitement de données de longueur variable. L'invention peut être appliquée avec succès à la réalisation de processeurs d'ordinateurs. A l'heure actuelle, on observe une tendance a' la création d'ordinateurs universels. Ces ordinateurs doivent avoir une structure régulière s'adaptant bien a la technologie moderne de fabrication et une rapidité élevée. Parmi les instructions exécutées par ces ordinateurs il y a des instructions de traitement logique de données et des instructions d'arithmétique décimale dont la particularité d'exécution réside dans le traitement d'opérandes par octets. Pourtant le développement des ordinateurs modernes est orienté vers le traitement de données par mots complets. C'est pourquoi on doit utiliser dans ces ordinateurs des dispositifs de traitement de données de longueur variable opérant avec des mots complets. Il existe un dispositif de traitement de données de longueur variable qui comporte un bloc de commande, une mémoire de stockage de l'information reliée à cette unité de commande, deux lignes omnibus d'échange d'information dont chacune est branchée sur une entrée d'information et sur une sortie d'information respectives de la mémoire de stockage de l'information, deux commutateurs reliés au bloc de commande et branchés chacun sur la ligne ombinus d'échange d'information correspondante ainsi qu'une unité arithmétique et logique reliée aux deux commutateurs, au bloc de commande et à la mémoire stockant l'information. Outre cela, ce dispositif comporte deux commutateurs de choix de multiplet et un commutateur de rangement du multiplet de résultat qui sont reliés à la mémoire de stockage de l'information. La nécessité de disposer desdits commutateurs réside dans le fait que dans le dispositif connu on a adopté un transfert par demimot, tandis que le traitement des opérandes se fait par octets. Pourtant, le traitement des opérandes par octets divise le processus de traitement en un grand nombre de cycles successifs en fonction du nombre d'octets dans les opérandes ce qui diminue la rapidité du dispositif. Outre cela, le transfert par demi-mot adopté dans le dispositif connu rend le dispositif inopérant en attente de l'information arrivant depuis la mémoire interne parce que le cycle d'accès à la mémoire interne pour extraire un opérande est quatre fois plus long que le cycle interne du dispositif ce qui diminue également sa ra pidité L'invention vise à mettre au point un dispositif de traitement de données de longueur variable muni de blocs supplémentaires qui permettraient de réaliser le traitement de l'information et l'é- criture du résultat par mots complets. Le problème posé est résolu à l'aide d'un dispositif de traitement de données de longueur variable comportant un bloc de commande une mémoire stockant l'information reliée au bloc de commande, deux lignes omnibus d'échange d'information, dont chacun est branché sur une entrée d'information et sur une sortie d'information respectives de la mémoire de stockage de l'information, deux commutateurs reliés au bloc de commande et branchés chacun sur la ligne omnibus d'échange d'information respective, ainsi qu'une unité arithmétique et logique reliée aux deux commutateurs, au bloc de commande et à la mémoire de stockant de l'information, ledit dispositif de traitement de données étant caractérisé en ce qu'il comporte, branchés sur deux lignes omnibus d'échange d'information et sur le bloc de commande, un bloc de décalage de l'information et un bloc de masquage de l'information, ce dernier étant relié aux deux commutateurs. Il est utile de munir le bloc de décalage de l'information d'un moyen de formation de paramètres de décalage de l'information, dont l'entrée de commande est branchée sur le bloc de commande et dont chacune de deux entrées d'information est branchée sur la ligne omnibus d'échange d'information respective, d'un moyen de commande de décalage de l'information, dont l'entrée de commande est branchée sur le bloc de commande, et d'un registre de décalage de l'information dont les entrées d'information et les sorties d'information correspondant chacune à chaque entrée de l'information sont branchées sur la ligne omnibus d'échange d'information respective ces trois moyens étant mis en série. Il est rationnel de munir le moyen de formation des paramètres de décalage de l'information d'un registre de code de décalage de l'information, d'un décodeur relié à celui-ci d'au moins deux circuits de coincidence pour élaborer la valeur de décalage de l'information et d'un circuit de coîncidence pour élaborer le sens du déca lage de l'information dont les entrées sont branchées sur les sorties respectives du décodeur et dont les sorties forment une sortie multiple du moyen de formation des paramètres de décalage de l'information. Il est également utile que le moyen de commande de décalage de l'information comprenne une bascule de sens de décalage de l'information, dont l'entrée est branchée sur le circuit de coincidence élaborant le sens de décalage de l'information du moyen de formation des paramètres de décalage de l'information, des bascules de valeur de décalage de l'information, dont le nombre est déterminé par le nombre de valeurs de décalage de l'information, une entrée de chaque bascule étant branchée sur un circuit ET et une autre entrée, étant connectée. à la sortie du circuit de cofncidence correspondant élaborant la valeur de décalage de l'information, un circuit de priorité relié aux bascules de valeur de décalage de l'information et un décodeur dont les entrées d'information sont branchées au circuit de priorité et à la bascule de sens de décalage de l'information, dont l'entrée de commande est branchée sur le bloc de commande et dont la sortie respective est reliée à une autre entrée de chaque circuit ET. Il est également utile de munir le bloc de masquage de l'information d'un registre de code de masque, d'un décodeur relié à celuici et de circuits de coincidence dont le nombre correspond au nombre d'octets d'information auxquels est superposé un masque zéro, les entrées des circuits de coincidence étant branchées sur les sorties respectives du décodeur et ses sorties étant branchées sur chacun des commutateurs. L'invention permet de réaliser l'extraction ainsi que le traitement des opérandes et 1' écriture du résultat par mots complets ce qui réduit le nombre d'accès à la mémoire opérationnelle. Outre cela, l'invention permet de préparer le mot courant de l'opérande au traitement durant l'extraction du mot suivant de l'opérande, ce qui rend le dispositif plus rapide. L'invention ressortira de la description ultérieure d'un exemple concret de réalisation, schématisé sur les dessins annexés sur lesquels - la Fig. I représente le schéma synoptique d'un dispositif de traitement de données de longueur variable selon l'invention - la Fig. 2 représente le schéma fonctionnel d'un moyen de formation de paramètres de décalage de l'information, selon l'invention - la Fig. 3 représente le schéma fonctionnel d'un moyen de commande de décalage de l'information selon l'invention - la Fig. 4 représente le schéma fonctionnel d'un bloc de masquage selon l'invention - la Fig. 5 montre la disposition réciproque de deux opérandes; - les Fig. 6a à 6f représentent le processus d'alignement du deuxième opérande sur la frontière droite du premier opérande, suivant l'invention. Le dispositif de traitement de données de longueur variable comporte une mémoire de stockage de l'information 1 (Fig.l), dont une entrée d'information 2 et une sortie d'information 3 sont branchées sur une ligne omnibus d'échange d'information 4 et dont une entrée d'information 5 et une sortie d'information 6 sont branchées sur une ligne omnibus d'échange d'information 7. A la ligne 4 est reliée une entrée 8 d'un commutateur 9 et à la ligne 7 est reliée une entrée 10 d'un commutateur 11. A une entrée multiple 12 et à une entrée 13 du commu#tateur 9, ainsi qu'à une entrée multiple 14 et à une entrée 15 du commutateur ll sont respectivement branchés un bloc de masquage d'information 16 et un bloc de commande 17.Des entrées 18, 19 d'une unité arithmétique et logique 20 sont respectivement branchées sur les commutateurs 9 et 11, une entrée -21 est branchée sur le bloc 17 et la sortie, sur une entrée 22 de la mémoire 1. Des entrées 23 et 24 du bloc 16 sont respectivement branchées sur les lignes omnibus 4 et 7 et une entrée de commande 25 est branchée sur le bloc 17. Le dispositif comporte aussi un bloc de décalage d'information 26 constitué par un moyen 27 de formation des paramètres de décalage de l'information, un moyen 28 de commande de décalage de l'information et un registre de décalage d'information 29 mis en série. Une entrée de commande 30 et des entrées d'information 31 et 32 du moyen 27 sont respectivement branchées sur le bloc 17 et sur les lignes 4 et 7. Une entrée multiple de commande 33 du moyen 28 est branchée sur le bloc 17. Des entrées d'information 34 et 35 et des sorties d'information 36 et 37 du registre 29 sont respectivement branchées sur les lignes omnibus 4 et 7. Une entrée de commande 38 de la mémoire 1 est branchée sur le bloc 17. Le dispositif comporte également des entrées 39 et 40 et des sorties 41 et 42 branchées sur les lignes 4 et 7 respectivement. Le moyen 27 (Fig.2) de formation des paramètres de décalage de l'information comporte un registre 43 du code de décalage de l'information auquel est relié un décodeur 44. Des entrées 45 et 46 ainsi qu'une entrée de commande 47 du registre 43 sont respectivement les entrées 31, 32 et 30 du moyen 27 représenté à la Fig. 1. Aux sorties du décodeur 44 sont branchées des entrées 48 d'un circuit de colncidence 49 élaborant le sens du décalage de l'information et des entrées 50 et 51 de circuits de coincidence 52 et 53 élaborant la valeur du décalage de l'information. Des sorties 54, 55, 56 des circuits 49, 52 et 53 respectifs forment une sortie multiple du moyen 27 de la Fig. 1. Le moyen de commande de décalage d'information 28 (Fig.3) comporte des bascules 57 des valeurs de décalage de l'information, conformément au nombre de valeurs de décalage de l'information, dont les entrées 58 sont reliées aux sorties 55, 56 des circuits 52, 53 respectifs du moyen 27. Des sorties 59 des bascules 57 sont reliées à des circuits ET 60. Des entrées 61 des circuits ET 60 sont branchées sur le bloc 17 (Fig.l). Aux bascules,57 (Fig.3) est relié par ses entrées 63 un circuit de priorité 62. Le moyen 28 comporte également un décodeur 64 dont des entrées 65 sont branchées sur le circuit de priorité 62 et dont une entrée de commande 66 est branchée sur l'unité 17, tandis qu'une entrée 67 est reliée à une bascule 68 de sens de décalage de l'information dont une entrée 69 est reliée à la sortie 54 du circuit 49 du moyen 27.Des entrées 70 des circuits 60 sont branchées sur des sorties 71 du décodeur 64 dont des sorties 72 forment une sortie multiple du moyen 28. Le bloc de masquage d'information 16 (Fig.4) comporte un registre de code de masque 73 auquel est relié un décodeur 74. Des entrées 75, 76 et une entrée de commande 77 du registre 73 sont respectivement les entrées 23, 24, 25 du bloc 16 de la Fig. 1. Aux sorties du décodeur 74 sont branchées des entrées 78, 79, 80, 81 de circuits de coincidence 82, 83, 84, 85 respectifs. Des sorties 86, 87, 88, 89 des circuits 82, 83, 84, 85 respectifs sont branchées sur les entrées multiples 12 et 14 (Fig.l) des commutateurs 9 et 11 respectivement. Sur la Fig. 5 est représentée une disposition relative d'un premier opérande 90 et d'un deuxième opérande 91 mis dans la mémoire 1 (Rig.l) de stockage de l'information. Le premier mot du deuxième opérande 91 comporte des octets 92, 93, 94, 95, les octets 92, 93, 94 ne se rapportant pas à l'opérande 91 traité tandis que l'octet 95 s'y rapporte. Le deuxième mot du deuxième opérande 91 comporte des octets 96, 97, 98, 99 et ses trois derniers mots comportent des octets 100, 101, 102, 103, 104, 105, 106, 107, 108, 109, 110, 111. Le mot précédant 1' avant-dernier mot de 1 'opérande 91 comporte les octets 100, 101, 102, 103, l'avant-dernier mot de cet opérande 91 comporte les octets 104, 105, 106, 107 et son dernier mot, les octets 108, 109, 110, 111. L'octet 108 se rapporte à l'opérande 91 à traiter et les octets 109, 110, 111 ne se rapportent pas à cet opérande 91. Le premier mot du premier opérande 90 comporte des octets 112,113, 114, 115, l'octet 112 ne se rapporte pas à l'opérande 90 traité et les octets 113, 114, 115 se rapportent à cet opérande. Le deuxième mot du premier opérande 90 comporte des octets 116, 117, 118, 119 et l'avant-dernier et le dernier mots comportent respectivement des octets 120, 121, 122, 123 et des octets 124, 125, 126, 127. On notera que dans le dernier mot les octets 124, 125, 126 se rapportent au premier opérande 90, tandis que l'octet 127 ne s'y rapporte pas. Le champ des données du deuxième opérande 91 comporte des octets à partir du premier octet 95 du champ codé "11" jusqu'à l'octet 108, codé "00" inclus. Le champ des données du premier opérande 90 comporte des octets à partir du premier octet 113 codé 01U jusqu'à 1? octet 126 codé "10" inclus. Le dispositif de traitement des données de longueur variable de l'invention, fonctionne de la façon suivante. Il est connu qu'une unité adressable de l'information dans la mémoire interne d'un ordinateur numérique est l'octet, groupe de bits suivi d'un bit de contrôle. Un mot de la mémoire opérationnelle est constitué par quatre octets, alors que le champ des données peut commencer et se terminer par tout octet dans les limites d'un mot. A l'extraction des opérandes, l'information est extraite de la mémoire opérationnelle par mots complets et lorsque l'opérande commence ou se termine à l'intérieur du mot, le dispositif de traitement re çoit les octets faisant partie de l'opérande à traiter et les octets qui ne se rapportent pas à l'opérande à traiter. Le champ des données est défini par l'adresse du premier octet du champ et sa longueur (nombre d'octets dans le champ) ou par les adresses du premier et du dernier octets du champ. Quelque soit l'adressage, la notion "adresse de l'octet1' y est présente. L'adresse de l'octet est constituée par l'adresse du mot de la mémoire interne et la position occupée par ltoctet à l'intérieur du mot (code de 11 octet) et est déterminée par l'expression A=B+C où A est l'adresse de l'octet; B est l'adresse du mot; C est le code de l'octet. Lors de l'accès à la mémoire interne pour extraire un mot, le code de l'octet n'est habituellement pas pris en considération. Le code de 1 'octet peut prendre une valeur numérique "00" "01", "10". et "11" (système binaire) en définissant respectivement les premier, deuxième, troisième et quatrième octets dans le mot. Avant de commencer le traitement des opérandes de longueur variable par mots complets, il faut disposer les opérandes de façon que les octets correspondantes occupent des positions homonymes dans le mot, c'est-à-dire qu'il faut aligner les opérandes. La plupart d'instructions des ordinateurs numériques modernes n'indiquent que les adresses des opérandes de départ en déterminant l'adresse de l'enregistrement du résultat d'une façon implicite. En général, le résultat doit être inscrit sur l'adresse du premier opérande, c'està-dire prendre sa place dans la mémoire interne après le traitement. C'est pourquoi, on aligne, en général, le deuxième opérande sur le premier pour que le résultat occupe automatiquement la position de son écriture dans la mémoire opérationnelle. L'alignement peut être réalisé par décalage à droite de tous les octets du deuxième opérande jusqu'au moment où la position de l'octet d'extrême droite, du deuxième opérande coïncide avec la position de l'octet d'extrême droite du premier opérande lors de l'alignement sur la frontière de droite, ou par décalage identique à gauche, lorsque l'alignement se fait suivant la frontière de gauche. La valeur du décalage est déterminée par la différence des codes des octets et le sens du décalage dépend de leur disposition relative. Afin de déterminer les valeurs et les sens du décalage, les adresses des octets d'extrême droite 108 et 126 (Fig.5) des opérandes respectifs 90 et 91 sont extraites de la mémoire 1 (Fig.l) pour le stockage de l'information pour arriver sur les lignes omnibus 4, 7 d'échange d'information. Les entrées 31, 32 du moyen 27 de formation des paramètres de décalage du bloc de décalage d'information 26 sont branchées sur les mêmes conducteurs des lignes omnibus d'échange d'information 4, 7 par lesquels passent les codes des octets 126 et 108 (Fig.5) lors du transfert des adresses des opérandes 90, 91, respectifs par les lignes omnibus d'échange d'information 4, 7 (Fig.l).D'après le signal délivré par l'unité de commande 17 et attaquant l'entrée de commande 30, le moyen 27 forme et transmet au moyen de commande de décalage de l'information 28 les paramètres de décalage de l'information relatifs à la valeur et au sens du décalage conformément au tableau 1. TABLEAU 1 Code de décalage Paramètres de décalage de l'information Code de 1 'octet Code de Valeur du Sens du décalage sur ligne d'é- l'octet décalage change 7 sur ligne d'échange 4 1 2 3 4 00 00 0 00 01 8 à droite 00 10 16 à droite 00 11 24 à droite 01 00 8 à gauche 01 01 0 01 10 8 a droite 01 11 16 à adroite 10 00 16 à gauche 10 01 8 à gauche 10 10 0 10 11 8 à droite 11 00 24 a gauche 11 01 16 à gauche 11 10 8 à gauche ll 11 0 Pour aligner le deuxième opérande 91 (Fig.5) sur la frontière de droite du premier opérande 90, il faut décaler le deuxième opérande 91 à droite de seize bits (deux octets).A cet effet, à l'aide du code "00" de l'octet 108 et du code "10" de l'octet 126 on forme le code de décalage "0010" et les paramètres de décalage respectifs se forment conformément au tableau 1. Pour réaliser l'alignement, les mots du deuxième opérande 91 sont extraits successivement de la mémoire interne et par l'une des entrées 39, 40 (Fig.1) du dispositif, en passant par les lignes omnibus d'échange 4, 7, ils sont inscrits dans la mémoire 1. Le mot suivant extrait de la mémoire interne et le mot reçu durant l'impulsion de rythme précédente et stocké dans la mémoire 1 sont appelés sur les lignes omnibus d'échange 4, 7. A l'apparition du signal délivré par le bloc de commande 17 et appliqué à l'entrée de commande 38 de la mémoire 1 il se produit l'écriture et l'appel de l'information sur les lignes omnibus d'échange 4, 7 en utilisant respectivement les entrées 2,5 et les sorties 3, 6. Le dernier mot (octets 108, 109, 110, 111, Fig.5) du deuxième opérande 91 est appelé de la mémoire 1 (Fig.l) sur la ligne omnibus d'échange 7, l'avant-dernier mot (octets 104, 105, 106, 107 Fig.S) du meme opérande 91 est appelé de la mémoire interne sur la ligne d'échange 4 (Fig.l). La disposition relative de ces mots sur les lignes d'échange 4, 7 est représentée sur la Fig.6. Depuis les lignes 4, 7 (Fig.l) ces deux mots arrivent dans le registre 29. Conformément aux paramètres de décalage, le moyen 28 (Fig.1) produit les signaux de commande nécessaires au fonctionnement du registre de décalage d'information 29, en réponse au signal fourni par l'unité 17 et appliqué à l'entrée de commande 33 de ce moyen. Deux mots comportant les octets 104, 105, 106, 107, 108, 109, 110, 111 (Fig.6 a) du deuxième opérande 91 sont décalés à droite de 16 bits et les octets 110, 111 sortent du régistre 29 (Fig.1). Après le décalage, dans le régistre 29 restent les octets 104, 105, 106, 107, 108, 109 et deux octets 128, 129 (Fig. 6b) contenant les zéros sont introduits par la gauche. Le dernier mot décalé (octets 106, 107, 108, 109 Fig.6) est inscrit à travers la sortie 37 (Fig.1) du régistre 29 et la ligne omnibus échange 7, dans la mémoire 1. De la même façon; si besoin est, le deuxième mot décalé (octets 128, 129, 104, 105, Fig.6b) peut être inscrit à travers la sortie 36 (Fig.1) et la ligne d'échange 4, dans la mémoire 1. Maintenant les octets 106, 107, 108 (Fig 6c) du dernier mot du deuxième opérande 91 (Fig.5) à traiter se trouvent en position homonyme avec les octets 124, 135, 126 respectifs du dernier mot du premier opérande 90. En même temps, on extrait le mot suivant, précédant l'avant-dernier, (octets 100, 101, 102, 103), lequel est appelé, avec l'avant-dernier mot (octets 104, 105, 106, 107) extrait au préalable, sur les lignes omnibus d'échange 4, 7 (Fig.l) et se place comme le montre la Fig.6 d. Les deux mots sont décalés dans le régistre 29 (Fig.1) de façon que les octets 102, 103, 104, 105 (Fig. 6 c) (les octets 130 et 131 représentes sur la figure 6 e ne sont pas examinés) du deuxième opérande 91 (Fig.5) occupent les positions analogues aux octets 120, 121, 122, 123 respectifs de l'avant-der- nier mot du premier opérande 90, et les octets 130 et 131 sont introduits par la droite, après quoi, l'avant-dernier mot décalé (octets 102, 103, 104, 105 Fig.6) est inscrit dans la mémoire 1 (Fig.l). Le processus continue jusqu'au moment où tout le champ du deuxième opérande 91 (Fig.5) se trouve extrait de la mémoire interne, aligné sur le premier opérande 90 et inscrit dans la mémoire 1 (Fig.1). Si opérande 91 (Fig.5) déborde la mémoire 1 (Fig.l), l'alignement se fait par parties. Après l'alignement du deuxième opérande 91 (Fig.S), on commence à extraire le premier opérande 90 mot par mot de la mémoire interne de ltordinateur numérique. De la mémoire interne, on appelle à travers une des entrées 39, 40 (Fig.1) du dispositif, le dernier mot (octets 124, 125, 126, 127,Fig.5) du premier opérande 90 sur une des lignes omnibus d'échange 4, 7 (Fig.l), par exemple, sur la ligne 4. Alors, on appelle de la mémoire 1 sur la ligne 7, le mot correspondant (octets 106, 107, 108, 109, Fig.6 c) du deuxième opérande 91 (Fig.5). Le bloc de commande 17 (Fig.l) impose à travers l'entrée 21 la fonction du traitement de l'information à l'unité arithmétique et logique 20. Les mots (octets 124, 125, 126, 127, Fig.5 et octets 106, 107, 108, 109 Fig. 6 c) des opérandes respectifs 90, 91 (Fig.5) arrivent depuis les lignes omnibus d'échange 4 et 7 (Fig.l) à travers les commutateurs 9 et 11 sur les entrées 18 et 19 de l'unité arithmétique et logique 20 qui réalise le traitement nécessaire de l'information. Le résultat du traitement est inscrit dans la mémoire 1 à travers l'entrée 22. Afin d'exclure des transformations de l'information qui n'appartient pas aux opérandes donnés 90 et 91 (Fig.5) respectivement, les octets 112 et 127 et les octets 94 (Fig.5) et 109 (Fig. 5, 6 c) et extraite de la mémoire opérationnelle avec l'information appartenant aux opérandes donnés 90 et 91 (respectivement, les octets 113, 114, 115 et 124, 125, 126 et les octets 95, 96, 97,Fig. 5, 6c et 108 Fig.5), on superpose à l'information provenant des lignes omnibus 4 et 7 (Fig. 1) sur les commutateurs 9 et 11 respectifs à travers leurs entrées 12 et 14, un masque d'octet fourni par le bloc de masque 16. L'élaboration du masque d'octet est assurée par le bloc 16 en fonction des codes d'octet provenant des lignes omnibus d'échange 4 et 7 sur les entrées 23 et 24 du bloc 16 sous la commande du signal du bloc de commande 17. Les types de masques font l'objet du tableau 2. Comme on voit, on utilise quatre classes de masques. La classe de masque est imposée par le code respectif sur la ligne omnibus 7. Le type du masque à l'intérieur de la classe est défini par le code d'octet sur la ligne 4. TABLEAU 2 Code de masque Type du masque (notationhexagécimale) Classe de mas- Code d'octet que sur ligne 7 sur ligne 4 00 00 FF FF FF FF 00 01. 00 FF FF FF 00 10 00 00 FF FF 00 11 00 00 00 FF 01 00 FF 00 00 00 01 01 FF FF 00 00 01 10 FF FF FF 00 01 il FF FF FF FF 10 00 00 00 ( > 0 00 10 01 FF 00 00 00 10 10 FF FF 00 00 10 11 FF FF FF 00 11 00 FF FF FF FF 11 01 FF FF FF FF 11 10 FF FF FF FF 11 11 FF FF FF FF Le masque de classe 'f00" est destiné à séparer l'information se trouvant à gauche (dans le plan du dessin) et n'appartenant pas à l'opérande donné 91, (90), (Fig.5) par rapport du champ en traitement de cet opérande 91 (90).Le type du masque est défini par le code de 11 octet d'extrême gauche 95 (113) de l'opérande 91 (90). Le masque de classe "01" est destiné à séparer l'information se trouvant à droite (dans le plan du dessin) et n'appartenant pas à l'opérande donné 91 (90) par#rapport au champ en traitement de cet opérande 91 (90). Le type du masque est défini par le code de l'oc- tet d'extrême droite 108 (126) de l'opérande 91 (90). Le masque de classe "10" est utilisé dans le cas où les deux opérandes 91, (90) de longueurs différentes sont alignés sur leurs frontières de droite (dans le plan du dessin). Le masque permet d'iso- ler la partie gauche d'un opérande 91 (90) dépassant la frontière de gauche de l'autre opérande 91 (90). La partie isolée de opérande 91 (90) est analysée en ce qui concerne sa validité. Le type du masque est défini par le code de l'octet d'extrême gauche 95 (113) de l'opérande plus court 91 (90). Le masque de classe "11" assure la réalisation des instructions suivant le cycle standard. Les possibilités du masquage de l'octet ne sont pas limitées par les exemples donnés. Pour simplifier la description, on n'examine que l'emploi des masques de classe "00" et "01". Durant le transfert de l'adresse de l'opérande 91 (90) dans la mémoire interne par la ligne omnibus 4 (Fig.l) le code de l'octet respectif 95 (113) ou 108 (118) (Fig.5) arrive dans le bloc 16 (Fig. 1) par l'entrée 23. En même temps, on appelle sur la ligne omnibus 7 le code de la classe du masque qui arrive dans le bloc 16 par l'entrée 24. En réponse au signal fourni par le bloc de commande 17 à l'entrée de commande 25 du bloc 16, un masque d'octet est élaboré et parvient aux entrées 12 et 14 des commutateurs 9 et 11 respectivement. La superposition du masque à l'information transférée par les lignes omnibus d'échange 4 et 7 se fait sur les signaux du bloc de commande 17. Ces signaux qui attaquent les entrées de commande 13 et 15 des commutateurs 9 et 11, respectivement, sont élaborés au moment du transfert dans l'unité arithmétique et logique 20 des mots extrêmes (octets 94, 95, 96, 97, Fig. 6 c et 113, 114, 115, 116 Fig.5 et octets 106, 107, 108, 109 et 124, 125, 126, 127) des ope randes 91, 90 respectivement. Ainsi, ltinformation venue de la mémoire interne de l'ordina- teur numérique et n'appartenant pas aux opérandes donnés 90, 91 ne participe pas au traitement. Le moyen 27 (Fig.2) de formation des paramètres de décalage, selon l'invention, fonctionne de la façon suivante. Lors de l'accès à la mémoire interne de l'ordinateur numérique pour en extraire les opérandes 90, 91 (Fig.5), leurs adresses sont appelées de la mémoire 1 (Fig.l) sur les lignes omnibus d'échange 4, 7. Dans ce cas, les adresses des octets extrêmes 95 et 113 ou 108 et 126 (Fig.5) des opérandes respectifs 91 et 90 attaquent depuis les lignes omnibus d'échange 4, 7 (Fig.l) les entrées 45 et 46 (Fig. 2) du registre 43 de code de décalage d'information 43. Le régistre 43 forme à l'aide des codes des octets et en présence du signal à 1'entrée de commande 47 fourni par le bloc de commande 17 (Fig.13, un code de décalage de quatre bits. Le code de décalage arrive sur le décodeur 44 (Fig.2). Les signaux de sortie du décodeur 44 attaquent les entrées 48, 50, 51 des circuits de coincidence 49, 52, 53.Le circuit de coincidence 49 recueille les conditions du sens de décalage et fournit par sa sortie 54 un signal de décalage à gauche ou à droite. Les circuits de coincidence 52, 53 produisent les signaux définissant la valeur de décalage de l'information. Lors de l'alignement des opérandes 91 (90) (Fig.5), il faut les décaler de 0,8, 16 ou 24 bits. L'absence du signal sur les sorties 55, 56 de deux circuits de coincidence 52, 53 correspond au décalage de O bit , le signal sur la sortie d'un de ces circuits correspond au décalage de 8 bits, le signal sur la sortie de l'autre de ces circuits correspond au décalage de seize bits et le signal sur la sortie des deux circuits de coincidence 52, 53, correspond au décalage de vingt quatre bits. La valeur et le sens du décalage de l'information sont calculés conformément au tableau 1 pour un des opérandes 90 (91) (Fig.5) dont l'adresse est appelée sur la ligne omnibus 4 (Fig.1). Dans ce cas, l'adresse de l'opérande 91 (90) (Fig.5) à aligner est appelée sur la ligne d'échange 7 (Fig.l). Par exemple, lors de l'alignement sur le premier opérande 90 (Fig.5), son adresse est appelée sur le bus 4 (Fig.l) et l'adresse du deuxième opérande 91 (Fig.5), sur le bus 7 (Fig.l). Lors de l'alignement sur les frontières de droite, on transmet sur les lignes 4, 7 les adresses des octets d'extrême droite 108, 118, (Fig.5), lors de l'alignement sur les frontières de gauche on transmet les adresses des octets d'extrême gauche 95 et 113 des opérantes 91, 90 respectifs. Le moyen de commande de décalage d'information 28 (Fig.3), selon l'invention, fonctionne de la façon suivante. Le signal correspondant au sens du décalage de l'information arrive sur l'entrée 69 de la bascule 68 de sens. de décalage de l'information et y est mémorisé. Les signaux correspondant aux valeurs du décalage de l'information arrivent sur les entrées 58 des bascules 57 des valeurs de décalage de l'information et y sont mémorisés. Le nombre de bascules 57 est égal au nombre de valeurs de décalage mémorisées. A noter, ce nombre inclut également les décalages dont la valeur ne coïncide pas avec les valeurs zéro, huit, seize, vingt-quatre (par exemple, les décalages dé un, de deux, de trois, de quatre, etc..., bits) étant donné que ce moyen 28 de décalage est destiné non seulement au traitement des données de longueur variable, mais également à d'autres genres de traitement.Depuis les bascules 57 les valeurs de décalage mémorisées arrivent sur les entrées 63 du circuit de priorité 62 qui choisit les valeurs de décalages conformément à leur priorité assignée. En présence d'une valeur de décalage de priorité supérieure, les valeurs de décalage de priorité inférieure ne sont pas pris en considération. Depuis le circuit de priorité 62, la valeur de décalage prioritaire arrive sur une des entrées 65 du décodeur 64. Après le traitement de la valeur de décalage venant dans l'ordre, la sortie correspondante 71 du décodeur 64 délivre un signal qui attaque l'entrée 70 du circuit ET 60. En réponse au signal fourni par le bloc de commande 17 (Fig.l) et parvenant à l'entrée 61 (Fig.3) du circuit ET 60, il y a élaboration d'un signal de remise à zéro qui attaque l'entrée 59 de la bascule 57, qui mémorise la valeur du décalage qui vient d'être traitée et la met à zéro. Ainsi, on permet de traiter la valeur suivante de décalage selon sa priorité. En fonction des valeurs de décalage mémorisées dans les bascules 57 et du sens du décalage mémorisé dans le basculeur 68, qui parviennent à l'entrée 67 du décodeur 64, et en réponse aux signaux fournis par le bloc de commande 17 à l'entrée de commande 66 du décodeur 64, ce dernier délivre à ses sorties 72 une suite de signaux de commande destinés au régistre de décalage d'information 29 (Fig.l). Le bloc 16 (Fig.4) de masquage de l'information, selon l'invention, fonctionne de la façon suivante. Lors du transfert des adresses des mots extrêmes (octets 92, 93, 94, 95 et 108, 109, 110, 111 Fig.5 et octets 112, 113, 114, 115 et 124, 125, 126, 127) des opérandes 91 et 90, respectivement, on appelle sur la ligne omnibus 4 (Fig.l) la classe de masque et sur la ligne omnibus 7, 1 'adresse du mot extrait (octets 92, 93, 94, 95 et 108, 109, 110, 111 Fig.5 et octets 112, 113, 114, 115 et 124, 125, 126, 127). Le code de masque et le code de l'octet extrême 95 (108, 113, 126 Fig.5) arrivent par les entrées 23 et 24 (Fig.l) du bloc 16 sur les entrées 75 et 76 (Fig.4) du registre de code de masque 73, respectivement. En réponse au signal appliqué à l'entrée de commande 77 du registre 73, le code du masque est reçu par ce der nier. Depuis le registre 73, le code du masque arrive dans le décodeur 74. Ses sorties délivrent les signaux attaquant les entrées 78, 79, 80 et 81, respectivement, des circuits de cofncidence 82, 83, 84 et 85. Sur les sorties respectives 86, 87, 88 et 89 de ces derniers se forme un masque de type nécessaire, conformément au tableau 2, qui est superposé à l'information transférée par les lignes omnibus 4 et 7 (Fig.l). L'invention améliore la technologie de fabrication et réduit le coût d'un processeur d'ordinateur comportant ce dispositif grâce à l'amélioration de la régularité de la structure du processeur, le dispositif selon l'invention, étant adapté à la structure d'un pro. cesseur destiné au traitement de l'information par mots complets. En outre, l'invention permet d'utiliser les blocs faisant partie du dispositif selon l'invention, pour d'autres genres de traitement avec des mots complets. REVENDICATIONS 1 - Dispositif de traitement de données de longueur variable comportant un bloc de commande, une mémoire de stockage de l'information reliée audit bloc de commande, deux lignes omnibus d'échange d' information dont chacune est branchée sur une entrée d'information et une sortie d'information respectives de la mémoire de stockage de l'information, deux commutateurs reliés au bloc de commande et branchés chacun sur une ligne omnibus d'échange d'information correspondante ainsi qu'une unité arithmétique et logique reliée aux deux commutateurs, au bloc de commande et à la mémoire de stockage de l'information, caractérisé en ce qu'il comporte, branchés sur deux lignes omnibus d'échange d'information et sur le bloc de commande, un bloc de décalage d'information et un bloc de masquage d'information, ce dernier étant relié aux deux commutateurs. 2 - Dispositif suivant la revendication 1, caractérisé en ce que son bloc de décalage d'information comporte un moyen de formation de paramètres de décalage de l'information dont l'entrée de commande est branchée sur le bloc de commande et dont chacune de deux entrées d'information est reliée à la ligne omnibus d'échange d'information correspondante, un moyen de commande de décalage de l'information dont l'entrée de commande est branchée sur le bloc de commande et un registre de décalage de l'information dont les entrées d'information et la sortie d'information correspondant à chaque entrée d'information sont branchées sur la ligne omnibus d'échange d'information correspondante, ces deux moyens et le registre étant mis en série. 3 - Dispositif suivant la revendication 2, caractérisé en ce que le moyen de formation des paramètres de décalage de l'information comporte un registre de code de décalage de l'information, un décodeur relié à celui-ci, au moins deux circuits de coincidence pour élaborer la valeur du décalage de l'information et un circuit de coincidence pour élaborer le sens du décalage de l'information dont les entrées sont branchées sur les sorties respectives du décodeur et dont les sorties forment une sortie multiple du moyen de formation des paramètres de décalage de l'information. 4 - Dispositif suivant l'une quelconque des revendications 2 et 3, caractérisé en ce que le moyen de commande de décalage de l'information compcrte une bascule de sens de décalage de l1infor- mation dont l'entrée est branchée sur le circuit de colncidence élaborant le sens de décalage de l'information faisant partie du moyen de formation des paramètres de décalage de l'information, des bascules de valeurs de décalage de l'information dont le nombre est déterminé par le nombre de valeurs de décalage de l'information, une entrée de chaque bascule étant branchée sur un circuit ET et une autre entrée étant reliée à la sortie du circuit de coincidence élaborant la valeur de décalage de l'information correspondant, un circuit de priorité relié aux bascules de valeurs de décalage de l'information et un décodeur dont les entrées d'information sont branchées au circuit de priorité et à la bascule de sens de décalage d'information, l'entrée de commande de ce décodeur étant branchée sur le bloc de commande et sa sortie correspondante étant reliée à une autre entrée de chaque circuit ET. 5 - Dispositif suivant la revendication 1, caractérisé en ce que le bloc de masquage de l'information comporte un registre de code de masque, un décodeur relié à celui-ci et des circuits de colncidence dont le nombre correspond au nombre d'octets d'information auxquels est superposé un masque zéro, les entrées des circuits étant branchées sur les sorties respectives du décodeur et ses sorties, étant reliées à chaque commutateur.