La présente invention est relative à une disposition de circuit, s'appliquant particulièrement aux centraux téléphoniques transitaires de type numérique, pour le relèvement des caracté- ristiques électriques du réseau de connexion et des lignes de jonction, aussi bien analogiques que numériques, qui connectent le central téléphonique transitaire à d'autres centraux téléphoni- ques de commutation de type conventionnel, ou bien de type numé- rique. Dans les centraux téléphoniques transitaires de type numé- rique il est nécessaire de prévoir la présence d'une-unité de diagnostic apte à effectuer la mesure des paramètres indiqués ci-dessous: - mesure du taux d'erreux du réseau de connexion; - mesure du taux d'erreur sur lignes MIC (modulation par impulsions codées); - mesure du taux de"glissementi'(récupération du décalage entre la synchronisation de la ligne de jonction et la synchroni- sation du central de commutation) sur lignes MIC; - relèvement de la continuité des lignes de jonction de type analogique; - mesure de l'atténuation introduite par des lignes de jonc- tion de type analogique. Ce dernier type de mesure exige la pré- sence d'une machine d'appel automatique, ou d'une machine de réponse automatique, connectée au central de commutation auquel les lignes de jonction de type analogique se rapportent. Le but de la présente invention est la réalisation d'une disposition de circuit apte à mesurer en des temps brefs lesdits paramètres d'un central téléphonique transitaire de type numéri- que. La disposition de circuit suivant l'invention est destinée à être utilisée en combinaison avec un central téléphonique transitaire de type numérique comprenant une unité de contrôle central apte à commander la commutation des codes MIC qui par- viennent à un réseau de connexion à travers une pluralité de lignes de jonction aussi bien numériques qu'analogiques, ces dernières étant jointes à travers des multiplexeurs-démultiple- xeurs MIC. La disposition de circuit prévoit la présence en combinaison des éléments caractéristiques suivants: - une unité d'interface avec le contrôle central apte à recevoir, ou bien à envoyer,en série les données et les signauxde Enchro- nismec èou bien vers, le contrôle central et apte en outre à envoyer, ou bien à recevoir, des messages de, ou bien vers, un bus bidirectionnel; - une unité d'essai des lignes de jonction de type analogi- que comprenant une section réceptrice apte à relever, suivant le principe de la division de temps, le niveau du signal avec lequel parviennent au réseau de connexion, à travers n lignes de jonc- tion de type analogique, n fréquences d'essai présentant une mul- tiplicité de niveaux, transmises à l'autre extrémités de ces li- gnes de jonction, et comprenant en outre une section émettrice apte à produire d'une manière numérique suivant le principe de la division de temps, n fréquences d'essai présentant une multipli- cité de niveaux; - une unité d'essai des lignes de jonction de type numérique, connectée au bus bidirectionnel, comprenant une section émettrice apte à produire des configurations binaires d'essai et comprenant en outre une section réceptrice apte à comparer les configurations binaires produites par la section émettrice auxdites configura- tions binaires une fois qu'elles ont été recyclées à travers le réseau de connexion, apte en outre à compter, dans un intervalle de temps préétabli, le nombre de fois que le bit 3 du mot de synchronisme B associé à la trame transmise au moyen de la ligne numérique soumise à l'essai présente la valeur logique 1, et apte enfin à compter le nombre des variations d'état du bit 4 associé audit mot de synchronisme B, - un micro- ordinateur, connecté au bus bidirectionnel, qui échange des messages avec le contrôle central, qui coordonne les opérations et qui reçoit les résultats des essais effectués soit par l'unité d'essai des lignes de jonction de type analogique, soit par l'unité d'essai des lignes de jonction de type numérique; - une unité d'interface vers le réseau de connexion com- prenant une section réceptrice, apte à fournir auxdites unités d'essai soit les impulsions de synchronisation soit les données, et comprenant en outre une section émettrice apte à reconstruire et à coder les signaux MIC destinés à être transmis sur le reseau de connexion. D'autres caractéristiques de l'invention deviendront plus claires à la lecture de la description suivante relative à un exemple non limitatif de réalisation et accompagnée des figures cijointes dans lesquelles: - la figure 1 montre le diagramme à blocs d'un central téléphonique transitaire de type numérique utilisant la disposi- tion de circuit qui est à la base de la présente invention; la figure 2 montre le diagramme à blocs de la disposition de circuit UCIL de la figure 1 qui est à la base de la présente invention; - la figure 3 montre le diagramme à blocs de l'unité d'essai des lignes de jonction de type analogique UPA de la figure 2 réalisée suivant l'invention; - la figure 4 montre le diagramme à blocs de l'unité d'essai des lignes de jonction de type numérique UPD de la figure 2 réalisée suivant l'invention; - la figure 5 montre le diagramme de principe d'une cellule de filtrage du filtre numérique FD de la figure 3; - la figure 6 montre la disposition de circuit réalisant le diagramme de principe de la cellule de filtration de la figure ; - la figure 7 montre une forme de réalisation suivant l'in- vention de l'intégrateur numérique ID de la figure 3. Dans la figure 1 on a illustré un central téléphonique transitaire comprenant un réseau de connexion RC apte à effectuer la commutation des codes MIC qui parviennent au central téléphoni- que transitaire à travers une pluralité de lignes de jonction. Les lignes de jonction de type MIC aboutissent directement au réseau de connexion, tandis que les lignes de jonction de type analogique parviennent au réseau de connexion à travers des multiplexeurs-démultiplexeurs MD des codes MIC. Dans la figure on suppose qu'un central téléphonique de type numérique DE auquel aboutissent des lignes de jonction MIC ainsi que des lignes de jonction de type analogique soit connec- té à un central téléphonique transitaire à travers une desdites unités MD. Dans le cas o le central téléphonique DE constitue un autre central téléphonique transitaire on peut connecter à celle-ci la disposition de circuit UCIL qui est à la base de la présente invention. On suppose en outre qu'on ait connecté au central téléohc-i- que transitaire un central téléphonique de type conventionnel CE auquel est associé un multiplexeur-démultiplexeur MIC MD ainsi que des lignes de jonction de type analogique. On a en outre associé au central CE une machine d'appel automatique MCA de type connu, ou bien, un dispositif de réponse automatique DRA, dont les fonctions sont indiquées par la suite. La commutation des codes qui parviennent au réseau de con- nexion RC est commandée par une unité de contrôle central CC à laquelle est en outre connectée une unité de contrôle de la signalisation UCS ainsi que la disposition de circuit UCIL qui est à la base de la présente invention. On a en outre connecté à l'unité de contrôle central CC un poste d'opérateur PO. Supposons que dans un cycle générique de machine de l'unité UCIL on prévoie l'essai de 10 lignes de jonc- tion de type MIC ainsi que de 20 lignes de jonction de type analogique. Dans ce cas, étant donné que des lignes de jonction de type analogique sont intéressées à l'essai ladite unité NCA, ou bien ladite unité DRA, sont activées suivant que l'on fasse fonctionner l'unité UCIL comme unité préposée à la réception de fréquences C'essai, ou bien comme unité préposée à l'émission de ces fréquences d'essai. L'unité CC commande l'acheminement des codes contenus dans le canal temporel O des 10 lignes de jonction de type numérique soumises à l'essai ainsi que des codes exprimant les fréquences présentes sur les 20 lignes de jonction de type analogique, vers l'unité UCIL laquelle peut effectuer jusqu'à un maximum de 30 essais contemporains et 2 essais d'autodiagnostics. Les codes qui ont été ainsi acheminés sont logés dans 30 phases d'élaboration de l'unité UCIL, dont chacune présente une durée de 4 y sec. environ et un temps de répétition de 125 p sec., laquelle élabore en même temps les 30 codes reçus et les deux essais d'autodiagnostic. - Le relèvement des paramètres indiqués précédemment exige plusieurs cycles de machine, à la fin desquels l'unité UCIL communique au contrôle central CC le résultat des essais effectués. L'unité UCIL de la figure 2 prévoit la présence d'une unité d'interface UIR qui est connectée au réseau de connexion RC à travers une liaison MIC de service bidirectionnel à 2,048 M bits/s et qui se compose d'une section réceptrice SRr et d'une section émettrice STr. La section SRr est préposée à l'élaboration des mots de synchronisme A et B logés dans le canal temporel O de la trame MIC ainsi qu'à l'émission de signaux d'alarme lorsque le signal reçu ne présente pas les caractéristiques prévues (par exemple absence des impulsions de réception, etc.). La section émettrice STr est par contre préposée à la forma- tion de la trame MIC et en particulier elle introduit dans le canal O de la trame, les mots de synchronisme A et B et elle code en outre le signal avant de l'envoyer au réseau de connexion RC. La section réceptrice SRr fournit en outre aux deux unités, que l'on appellera par la suite UPA et UPD, des impulsions de synchronisation CK ayant une fréquence de 2,048 M bits/s ainsi que les données codées sur 8 bits avec la synchronisation de réception (numération de canal et signal de synchronisme). La section émettrice STr reçoit par contre de ces unités UPA et UPD les données en série, ainsi qu'un signal de synchronisme - sur lequel s'alignera la formation de la trame MIC de transmission. On a connecté à l'unité UIR ladite unité UPA qui est préposée à l'exécution d'essais sur les lignes de jonction de type analogi- que. L'unité UPA est fondamentalement constituée par une section réceptrice SRa apte à recevoir dans le temps de trame (125 p sec.) jusqu'à un maximum de 30 codes relatifs à autant de fré- quences d'essai transmises au moyen de lignes de jonction de type analogique et de 2 codes produits intérieurement par auto- diagnostic, par une section émettrice STa, apte à produire dans le temps de trame d'une manière numérique jusqu'à un maximum de 32 fréquences dont 30 employées dans les essais et 2 en auto- diagnostics, et par une unité d'interface Ula vers un bus bidi- rectionnel; les unités SR et ST seront par la suite décrites a a dans le détail. On a en outre connecté à l'unité UIR ladite unité UPD la- quelle est préposée à l'exécution d'essais sur les lignes de jonction de type numérique. Elle est en mesure d'effectuer jus- qu'à un maximum de 30 essais en même temps et de 2 autodiagnostics jusqu'à l'occupation complète des 32 phases d'élaboration dispo- nibles et, à l'intérieur de chaque phase elle est en mesure d'ef- fectuer toutes les opérations prévues. L'unité UPD est constituée fondamentalement par une section émettrice STd et par.une section réceptrice-SRd qui seront décrites dans le détail par la suite. La section STd reçoit à travers un bus bidirectionnel les confi- gurations binaires qui sont destinées à être transmises sur le réseau de connexion RC à travers l'unité d'interface UIR. L'unité SRd reçoit par contre de l'unité d'interface UIR les codes émis par la section STd, recyclés à travers le réseau de connexion RC, et elle reçoit en outre le mot de synchronisme B logé dans le canal temporel O des systèmes MIC à contrôler. Un micro-ordinateur MIP de type connu lequel est constitué fondamentalement par les modules spécifiés ci-dessous est connec- té au bus bidirectionnel: - module central de contrôle (central process unit, CPU); - module pour la production du temps base (time base gene- rator TBG); - module de reconnaissance des demandes d'interruption (interrupt); - module de mémoire à accès casuel (RAM), - module de mémoire limitée à la lecture (ROM); - module de transfert direct des données dans la mémoire (DMA); - module d'entrée-sortie parallèle (I/O), - L'unité MIP est préposée à l'exécution des opérations suivantes - initialiser l'unité UCIL; recevoir et contrôler l'exactitudes des messages envoyés par le contrôle central CC, - activer les processus correspondants, - coordonner toutes les opérations (comme échanger les données avec UPA et avec UPD, synchroniser les essais, etc....); - envoyer des messages au contrôle central CC; - gérer les communications diagnostiques provenant des modu- les UPA et UPD. On a en outre connecté au bus bidirectionnel une unité d'interface avec le contrôle central UIC laquelle est apte à recevoir, ou bien à envoyer, les données en série et les signaux de synchronisme de, ou bien vers, le contrôle central CC et qui est en outre apte à échanger des signaux avec le micro-ordinateur MIP à travers le bus bidirectionnel au moyen des portes d'entrée- sortie. La disponibilité à recevoir et à envoyer des. messages à l'unité MIP est signalée au moyen de niveaux d'interruption. Dans la figure 3 on a illustré le diagramme à blocs de l'unité UPA dont la section réceptrice SRa reçoit de la section réceptrice SRr de l'unité UIR les impulsions de synchronisation CK = 2,048 M bits/s, des impulsions de synchronisme sn ainsi que les codes cd exprimés à travers 8 bits relatifs à des échantillons de signal émis au moyen des lignes de jonction de type analogique sur lesquelles doit être effectué un essai d'at- ténuation. Supposons en particulier que l'essai en cours prévoie l'émission de la part de l'unité MCA (voir figure 1) associée au central de commutation de type conventionnel CE auquel aboutissent les lignes de type analogiques soumises à l'essai, d'une fré- quence d'essai à 425 Hz, respectivement à 850 Hz, à travers la ligne de jonction g,, respectivement gi+. Ces fréquences sont émises d'une manière analogique par l'unité MCA à un niveau pré- établi et au moment de traverser les lignes de jonction analogi- ques gi, respectivement gi+l elles subissent une atténuation, à la suite de quoi le niveau qu'elles présentent à l'entrée de l'unité MD prévue dans le central transitaire est inférieur au niveau qu'elles ont présenté à la sortie de l'unité CE. L'unité UCIL est préposée à la mesure'du niveau que ces fréquences pré- sentent à l'entrée de L'unité MD dans le but de relever si l'atténuation qu'elles ont subi présente les valeurs prévues. L'unité MD échantillonne et code ces fréquences et les codes ainsi obtenus sont commutés à l'entrée de l'unité UCIL et sont logés dans les phases d'élaboration Ni' respectivement de la section réceptrice SRa de l'unité UPA. En particulier- ces codes parviennent à un circuit de mise en phase CR des données qui arrivent, lequel en effectue l'écriture dans un registre correspondant à un instant préétabli; les 8 bits sont donc émis en parallèle et appliqués à l'entrée d'un circuit expanseur ES apte à convertir les codes à 8 bits en un code à 12 bits. A la sortie de l'unité ES est connecté un filtre numérique FD lequel agit suivant le principe de la division de temps et présente une entrée destinée à recevoir des coefficients pré- établis, à travers la modification desquels il est possible de modifier la valeur 'de la fréquence d'accord du filtre; ces coefficients sont mémorisés dans une mémoire des coefficients a. La mémoire MC est adressée par une unité de décodage DCO des adresses des coefficients laquelle est alimentée par une séquence des impulsions de synchronisation CK' produite par une unité de synchronisation UT; l'unité UT est constituée par un circuit à accrochage de phase lequel reçoit en entrée ladite séquence d'impulsions de synchronisation CK ainsi que lesdites impulsions de synchronisme sn. Pendant la phase d'élaboration l de l'unité UPA le filtre numérique FD reçoit les 12 bits exprimant un échantillon de la fréquence d'essai à 425 Hz, ce qui fait qu'à la sortie de l'unité MC correspond un coefficient apte à accorder le filtre sur cette fréquence; pendant la phase d'élaboration 1 i+l 1?enî + ' '> les 12 bits relatifs à une fréquence d'essai ayant la valeur 850 Hz, ce qui fait qu'à la sortie de l'unité MC correspo.nd un coefficient différent du précédent, apte à accorder le filtre numérique sur cette dernière fréquence; le filtre numérique ?D sera décrit dans le détail par la suite en rapport avec les fi- gures 5 et 6. A la sortie du filtre numérique FD est-connecté un cir- cuit intégrateur numérique ID apte à obtenir au cours de la phase @ i, respectivement au cours de la phase i+', la valeur moyenne des échantillons de signal relatifs à la fréquence d'essai à 425 Hz, respectivement 850 Hz, qui correspondent à la sortie du filtre numériqueet apte en outre à coder la valeur moyenne relevée. Les valeurs moyennes ainsi obtenues expriment le niveau que présentent les deux fréquences d'essai lorsqu'elles se présentent à l'entrée du multiplexeur-démultiplexeur MD (voir figure 1). Les deux codes exprimant lesdites valeurs moyennes sont mémorisés dans autant de lignes d'une mémoire des données DT dont le contenu est destiné à être transféré à l'unité MIP à travers un transfert direct DMA des données dans les mémoires correspondantes. Etant donné que l'unité MIP connaît le niveau auquel les deux fréquences d'essai ont été émises par l'unité MCA, elle est en mesure de relever l'atténuation subie par ces fréquences en effectuant la comparaison entre le niveau auquel ces fréquences ont été trans- mises et le niveau auquel elles ont été reçues. La section émettrice STa est par contre prévue pour l'exécu- tion d'essais sur les lignes de jonction analogiques lorsqu'on a associé au central conventionnel CE un dispositif de réponse automatique DRA en alternative à la machine d'appel automatique MCA qui a été considérée dans le cas précédent. Dans ce cas l'unité UPA émet des fréquences préétablies d'essais qui sont envoyées, à travers les lignes de jonction de type analogique, à l'unité DRA associée au central téléphonique de type conventionnel CE. Dans ce cas l'unité DRA effectue la compa- raison d'une manière analogique entre un signial de référence et un signal continu exprimant la valeur moyenne de la fréquence d'essai reçue, relevant ainsi si l'atténuation subie par -les fréquences d'essai présente les valeurs prévues. A ce propos l'unité UPA prévoit la présence de ladite unité d'interface UIa laquelle est constituée par une mémoire destinée à recevoir de l'unité MIP le code exprimant l'ordre d'émission, dans la phase d'élaboration i i' d'une fréquence d'essai, par exemple de 425 Hz, et dans la phase d'élaboration 4i+î d'une fré- quence d'essai, par exemple de 850 Hz. La section émettrice STa prévoit la présence d'une unité de décodage DO des ordres contenus dans la mémoire prévue dans l'unité UIa. L'unité DO contrôle donc un générateur de signaux GS de type numérique lequel est constitué par une mémoire limitée à la lecture dans les cellules de laquelles sont écrits les codes exprimant des échantillons de signal dont l'intégration permet d'obtenir un signal sinusoldal.La mémoire limitée à la lecture est adressée au moyen de compteurs prévus eux aussi dans l'unité GS dont le signal de comptage présente une période qui est fonction de la valeur de fréquence à produire. Dans la phase d'élaboration j i l'unité GS émet donc un code, exprimé sur 12 bits, relatif à un échantillon de signal de la sihusolde à 425 Hz, tandis que dans la phase i i+l à la sortie de l'unité GS correspond un code, lui aussi sur 12 bits, exprimant un échantillon de signal de la sinusoïde à 850 Hz. A la sortie de l'unité GS est connecté un circuit compresseur CM1 apte à convertir le code à 12 bits en un code à 8 bits lequel parvient à un circuit série CS destiné à envoyer ces codes à la section émettrice ST de l'unité UIR qui reconstruit la trame PCM. r Le réseau de connexion RC commute donc les codes ainsi obtenus vers l'unité MD à laquelle aboutissent les lignes de jonction de type analogique soumises à l'essai. L'unité MD effec- tue la conversion numérique-analogique et transmet sur les deux jonctions soumises à l'essai les fréquences 425 et 850 Hz respec- tivement. Le central de type conventionnel CE commute ces fréquences à l'entrée du dispositif de réponse automatique DRA qui en relève l'atténuation suivant les modalités décrites. L'unité UPD de la figure 4 est préposée à l'exécution d'essais sur les lignes de jonction de type numérique ainsi que sur le réseau de connexion RC. En particulier l'unité UPD est en mesure d'effectuer les essais indiqués ci-dessous; - mesure du taux d'erreur des lignes MIC; - mesure du taux de "glissement" des unités de ligne aux- quelles aboutissent les systèmes MIC qui entrent dans le réseau de connexion RC; - mesure du taux d'erreur du réseau de connexion. La première mesure consiste à contrôler le mot de synchronis- me B du canal temporel 0 relatif à l'unité de ligne aboutissant à la ligne de jonction MIC qui doit être contrôlée. La tâche de l'unité de ligne consiste à contrôler le mot d'alignement et à relever dans ce dernier d'éventuelles erreurs qui sont signalées en amenant à "i" le troisième bit du canal temporel 0 relatif à la trame B. Le canal temporel 0 relatif au système MIC intéressé à la mesure est commuté vers un canal d'élaboration de l'unité UCIL; la mesure consiste à compter le nombre de fois que ce troisième bit présente la valeur logique 'l1'l, lorsque le deuxième bit de ce mot de synchronisme présente lui aussi la valeur logique "1" (trame impair), au cours d'un nombre préétabli de secondes. L'essai de l'unité UCIL est commandé par l'unité MIP laquelle est destinée à - recevoir et décoder les ordres provenant de la commande centrale CC; communiquer les paramètres d'essai à l'unité UPD, - lire sur l'unité UPD les résultats de l'essai; La commande d'exécution de l'essai est émise par l'unité MIP laquelle communique à l'unité UPD le code d'essai et le numéro du canal sur lequel il faut effectuer l'essai. L'unité MIP charge dans ses compteurs de temps le temps d'exécution de l'essai. Lors- que le temps est échu, l'unité MIP lit le résultat du comptage des erreurs exprimé sur 16 bits et communique ensuite au contrôle central CC le taux d'erreur relevé si celui-ci est contenu dans les tolérances prévues; en cas contraire un signal de panne est émis. La deuxième mesure consiste elle aussi à analyser le mot de synchronisme B du canal temporel 0 relatif à l'unité de ligne aboutissant à la ligne de jonction MIC sous contrôle. La fonction' de l'unité de ligne consiste à contrôler et à mémoriser l'étape de "glissement" de sa propre mémoire élastique. Le "glissement" de la mémoire élastique est mémorisé en complétant l'état du quatrième bit du mot B placé dans le canal temporel 0 de l'unité de ligne soumise à l'essai. Le canal temporel 0 de l'unité de ligne soumise à l'essai est commuté vers une phase d'élaboration de l'unité UCIL laquelle effectue!a mesure en comptant le nombre de fois dans lesquelles le quatrième bit dudit mot de synchronisme change d'état dans un temps pré- établi. Dans les deux essais décrits ci-dessus on engage uniquement un canal de réception de l'unité UCIL, tandis que la mesure du taux d'erreur du réseau de connexion requiert l'engagement soit - de canaux de transmission soit de canaux de réception. Cette dernière mesure est effectuée en collaboratior. avec une unité de ligne du réseau de connexion aboutissant à une ligene de jonction MIC et elle prévoit que deux canaux de transmission T1, T2 et un canal de réception soient engagés par l'unié UIL.. Le canal de transmission T1 et le canal de réception R1 doivent avoir la même adresse; sur le canal de transmission T_ on a îlacé une commande de fermeture en forme de boucle à envoyer vers 'uri- té de ligne engagée dans l'essai. A la réception de la commande en forme de boucle envoyée sur T2, l'unité de ligne se referme en guise de boucle, envoyant sur R1 les bits émis au moyen du canal de transmission T1. La configuration binaire reçue à travers le canal de récep- tion R1 est comparée à la configuration transmise et le nombre de bits erronés est compté. A ce propos l'unité UPD prévoit la pré- sence d'une section émettrice STd laquelle comprend une mémoire de transmission RAM1 dans laquelle l'unité MIP transfère lesdites configurations binaires d'essai; puisqu'on a prévu l'éissin d'un maximum de 16 configurations pour chaque canal l'unité RA. présente la capacité 16. 32. 8. Avec les configurations binaires cb à transmettre dans un canal générique, l'unité MIP fcrn même l'adresse in d'écriture de cette configuration binaire cette adresse d'écriture coincide avec l'adresse du canal sur lequel ces configurations binaires doivent être transmises. A la sortie de l'unité RAM on a connecté une unité de i transmission TR apte à inspecter cycliquement les cellules de la mémoire ainsi qu'à émettre en série le contenue de la celluie qui, au moment considéré, est destiné à être transmis vers le réseau de connexion. La configuration binaire qui est transmise sur le réseau de connexion est en outre envoyée à un registre tampon RT lequel transfère chaque configuration binaire d'essai sur la section réceptrice SRd de l'unité UPD dans le but de permettre sa compa- raison avec ladite configuration binaire recyclée à travers le réseau de connexion RC. La section réceptrice SRd prévoit la présence d'un registre des données RD lequel reçoit de l'unité d'interface avec le réseau de connexion UIR les codes à 8 bits logés dans le canal temporel 0 de la ligne de jonction MIC soumise à l'essai, et prévoit en outre la présence d'un registre d'adresses RI lequel reçoit de l'unité UIR l'adresse du canal auquel les données associées se rapportent. L'unité SRd prévoit en outre la présence d'une mémoire des ordres MO dans laquelle l'unité MIP transfère un code or exprimant le type d'opération qui doit être effectuée dans chaque phase d'élaboration; l'unité MIP fournit aussi une adresse in exprimant le numéro de la phase d'élaboration dans laquelle l'ordre doit être exécuté. Le contenu du registre des adresses RI et l'adresse fournie par l'unité MIP est comparé dans un comparateur CM lequel, lors- qu'il relève l'identité des codes présents à ses propres entrées, excite une de ses propres sorties rendant possible la mémorisation de l'ordre fourni par l'unité MIP dans la mémoire MO. Les codes contenus dans le registre RD parviennent en entrée à une mémoire limitée à la lecture ROM1 laquelle effectue une opération de transcodage dans le sens qu'elle transforme les 8 bits présents à l'entrée en un autre code à.8 bits qui facilite le contrôle de l'état des bits indiqués précédemment. Le code dis- ponible à la sortie de l'unité ROM, parvient à une unité de calcul microprogrammée UCM laquelle dialogue avec une mémoire d'état MS préposée à la mémorisation de l'état dans lequel se trouve l'essai en cours dans chaque phase d'élaboration, et dialogue en outre avec une mémoire de travail ML préposée à l.a mémorisation de codes nécessaires à l'unité UCM pour effectuer les relèvements indiqués ci-dessus; l'unité UCM dialogue en outre avec une première et avec une deuxième mémoire de comptage CT1 et CT2, lesquelles sont destinées à mémoriser le résultat des contrôles effectués par l'unité UCM sur les bits 2, 3 et 4 indiqués précédemment et destinées en outre à mémoriser le nombre d'erreurs effectuées par le réseau de connexion. Les unités CT1 et CT2 présentent les capacités 32. 16 car le résultat du comptage effectué pour chaque essai est exprimé sur 16 bits, ce qui fait que le nombre d'erreurs effectuées par la ligne de jonction MIC soumise à l'essai peut être, par exemple, mémorisé dans l'unité CT1, tandis que le nombre de "glissements" effectués par la mémoire élastique contenue dans l'unité de ligne soumise à l'essai peuvent être mémorisés dans l'unité CT2 dans une phase d'élaboration analogue à celle dans laquelle a été mémorisé le taux d'erreur de l'unité CT1. Le résultat du comptage des erreurs effectuées par le réseau de connexion peut être par contre mémorisé dans une des autres 31 phases d'élaboration, dans l'unité CT1 ou bien dans l'unité CT2. L'unité SRd prévoit en outre la présence d'un registre de sortie RU1 destiné à être utilisé pour transmettre à l'unité MIP le résultat du comptage mémorisé dans les unités CT1 et CT_ ainsi que le contenu des unités MS et ML, et elle prévoit enfin la présence d'un registre tampon RT2 destiné à être utilisé pour transmettre à l'unité ROM1 le contenu du registre tampon RT1 prévu dans la section émettrice STd. L'unité UCM est apte à effectuer les opérations indiquées ci-dessous: relever le nombre de fois o soit le deuxième, soit le troisième bit du code contenu dans le registre RD présentent la valeur logique 1 et établir l'accroissement du contenu d'une phase respective de l'unité CT1 lorsque le relèvement donne un résultat positif; - relever le nombre des changements d'état du quatrième bit du code contenu dans le registre RD et augmenter le contenu d'une phase correspondante de l'unité CT2 lorsque le relèvement donne un résultat positif; - relever le nombre d'erreurs présentes dans le code contenu dans le registre RD, par rapport au code contenu dans le registre RT2, et accroître le contenu d'une phase correspondante de l'u- nité CTl, ou bien CT2, toutes les fois qu'elle relève la présence d'une erreur. Les résultats des mesures effectuées par l'unité UCM sont donc disponibles dans les unités CT1 et CT2 et peuvent être lus par l'unité MIP soit lorsqii'échlit le temps d'exécution de l'essai soit dans des temps intermédiaires. Dans la figure 5 on a illustré le schéma de principe d'une cellule de filtrage du filtre numérique FD de la figure 3. Ce filtre FD est en effet constitué par quatre cellules en cascade du deuxième ordre à structure canonique. La réponse en fréquence est obtenue en appliquant la transformation d'un filtre passe- bas analogique de CAUER en un filtre passe-bande numérique à tra- vers l'emploi de la transformée bilinéaire. Une cellule du deuxiè- me ordre est en mesure d'effectuer en deux Pi/sec. les opérations d'addition, de multiplication et de division prévues par l'algo- rythme; un filtre de ce type est donc à même de réaliser dans une trame en division de temps, 64 cellules de filtrage numériques du deuxième ordre. L'algorythme prévoit l'exécution d'une première opération d'addition entre les 12 bits relatifs à la trame Ti d'un canal générique et les bits qui correspondent à la sortie d'un premier et d'un deuxième multiplicateur dont le coefficient de multipli- cation c, respectivement d, constitue le coefficient du premier degré, respectivement du deuxième degré, des pales. Le premier multiplicateur reçoit en entrée le code x relatif à la trame T1 mémorisé dans une première section d'une unité M tandis que le deuxième multiplicateur reçoit en entrée un code y relatif à la trame Ti-2 mémorisé dans une deuxième section de l'unité M; le code y parvient même à un troisième multiplicateur dont le coef- ficient de multiplication b constitue le coefficient du deuxième degré des zéros. On a en outre prévu l'exécution d'une deuxième opération d'addition entre la sortie k1 du premier additionneur, la sortie du troisième multiplicateur, et la sortie d'un quatrième multipli- cateur qui reçoit en entrée le code x relatif à la trame T i1 et qui présente un coefficient de multiplication a qui constitue le coefficient du premier degré des zéros. Puisqu'à la sortie k2 du deuxième additionneur on a un gain plus grand que 1 on a prévu la présence d'un diviseur DV apte à normaliser le gain à l'unité. Dans la figure 6 on a illustré une disposition de circuit apte à réaliser la cellule de filtrage dont l'algorythme a été illustré en rapport avec la figure 5. La cellule de filtrage reçoit des signaux de synchronisation de canal et des signaux de synchronisation de trame et qui sont destinés à être décodés dans le but d'obtenir les impulsions qui gouvernent les phases d'élaboration de la cellule. Celle-ci prévoit la présence d'une mémoire à accès casuel RAM2 qui présente 32 lignes de mémoire égales au nombre des canaux prévus dans chaque trame. L'unité RAM2 est en outre constituée par une première section destinée à mémoriser les mots x et par une deuxième section destinée à mémoriser les mots y.Puisque l'algorythme prévoit que chaque mot soit composé de 16 bits, l'unité RAM2 présente la capacité 32 32 et dans la réalisation pratique elle a été composée, avec une mémoire 256. 4. A la sortie de l'unité RAM2 on a prévu un multi- plexeur MT1 dont les signaux de sortie parviennent à,un registre à décalage RS a apte à charger 4 bits en parallèle et à en rendre possible le décalage en série. Les quatre premières sorties du registre RSa parviennent en entrée à un circuit multiplicateur ML qui est apte à limiter à 17 le nombre des bits qui résultent du produit qu'il a effectué;les quatre dernières sorties du registre RSa parviennent à un registre RSb, analogue à RSa, dont les quatre dernières sorties parviennent sur la deuxième entrée du multiplexeur MTl. A la deuxième entrée du multiplicateur ML parviennent les coefficients indiqués pré- * cédemment dont la valeur détermine la fréquence d'accord du filtre. Ces coefficients sont mémorisés dans la mémoire des coefficients MC (voir figure 2) et sont appliqués à l'unité ML.au moyen d'un registre des coefficients RC. A la sortie de l'unité ML est connecté un registre RP du produit et des résultats partiels dont la sortie est connectée à l'entrée d'un deuxième multiplexeur MT2 et peut être en outre recyclée et appliquée à une autre entrée du circuit multiplicateur ML. Le multiplicateur MT2 reçoit en outre les 12 bits d'entrée di qui sont disponibles à la sortie d'un circuit expanseur ES (voir figure 2) et il reçoit de surcroît la sortie d'un circuit diviseur DV. A la sortie de l'unité MT2 on a prévu un circuit additionneur CS qui reçoit en outre en entrée la sortie d'un registre accumulateur RA auquel parviennent les bits correspondant à la sortie du circuit additionneur. La sortie du registre accumulateur RA parvient en outre, à travers une unité logique LC apte à effectuer une opération de contraction de 17 à 16 bits, à une unité d'écriture US laquelle, en quatre phases consécutives, rend possible l'écriture dans la mémoire RAM2 des bits qui correspondent à la sortie de l'unité LC. Si l'on observe la figure 6 il devient évident que les qua- tre opérations de multiplication décrites dans la figure 5 sont effectuées en des temps successifs par l'unité ML; d'une manière analogue les deux opérations d'addition sont effectuées en des temps successifs par l'unité CS. L'exécution des opérations prévues par l'algorythme repré- senté dans la figure 5 est effectuée en cinq phases consécutives. La première phase prévoit l'addition, au moyen de l'unité CS, de la donnée d'entrée di au résultat de la multiplication x c, o x constitue le code extrait de la première section de la mémoire RAM2 dans laquelle avait été écrite la trame précédente et c constitue un coefficient à 8 bits présent dans le registre RC. La valeur de ce coefficient dépend de la fréquence à filtrer. L'exécution de cette opération prévoit: - l'exécution de la multiplication x * c en quatre phases consécutives en effectuant 4 produits partiels (8. 4) au moyen de l'unité ML. Les produits partiels sont enregistrés dans l'unité RP dont le contenu est recyclé à l'entrée de l'unité ML; - La sélection de la donnée d'entrée di de la part du multi- plexeur MT2 qui l'envoie à l'unité CS laquelle se charge de l'ad- ditionner au contenu (initialement 0) du registre accumulateur RA. Le résultat de l'addition est mémorisé de nouveau dans le registre accumulateur RA; - L'addition du contenu du registre RA au produit x. c qui est disponible à la sortie du registre RP; - la mémorisation dans le registre RA de l'addition di + x c. 1 8 La deuxième phase prévoit l'addition de l'unité CS, du contenu de RA avec le- résultat de la multiplication y. d, o y est une donnée à 16 bits extraite de la deuxième section de la mémoire RAM2 dans laquelle avait été mémorisée la trame précédente et d est un coefficient à 8 bits extrait de la mémoire MC et mémorisé dans le registre RC. L'exécution de cette opération prévoit: l'exécution de la multiplication y. d en quatre phases consécutives d'une manière analogue au cas précédent; - l'addition du contenu du registre RA au produit y. d, ainsi que la mémorisation de l'addition dans le registre RA de façon à avoir: k1 = di +x.-c + y. d; - la mémorisation dans la première section de l'unité RAM2 de la donnée k1 au moyen de 4 écritures consécutives (k1 est destiné à être extrait de la trame comme donnée x). La troisième phase prévoit l'addition de k1 au produit. x. a o x est constitué par une donnée à 16 bits contenue dans le registre RSb tandis que a est un coefficient à 8 bits contenu dans la mémoire MC. L'exécution de cette opération prévoit - l'exécution de la multiplication x. c suivant les modali- tés décrites; - l'exécution de l'addition du résultat de la multiplication au contenu k1 du registre RA; - la mémorisation de la donnée x dans la deuxième section de la mémoire RAM2 (cette donnée x est destinée à être extraite de la trame successive comme donnée y). La quatrième phase prévoit l'addition du contenu du registre RA au résultat de la multiplication y. b o y est une donnée à 16 bits contenue dans le registre RSb et b est un coefficient à 8 bits. L'exécution de cette opération prévoit - l'exécution de la multiplication y. b suivant les modali- tés décrites, - l'exécution de l'addition du résultat de la multiplication au contenu du registre RA, de manière à avoir k2 = k1 + x. a + y. b. Dans la cinquième phase on a prévu que la donnée k2, repré- sentée à 17 bits puisqu'elle tient compte du gain (en bande) de la cellule, soit ramenée à une valeur correspondant au gain uni- taire de la cellule (12 bits). La cinquième phase comprend donc - l'exécution de la division au moyen de l'unité DV du conte- nu k2 du registre RS; - l'émission du résultat dans le but d'en permettre l'élabo- ration de la part de la deuxième cellule. Dans la figure 7 on illustre le diagramme à blocs de l'inté- grateur numérique ID lequel prévoit la présence d'un circuit com- presseur CM12 à l'entrée duquel parviennent les canaux à 12 bits qui correspondent à la sortie du filtre numérique FD. A la sortie de l'unité CM02 correspond un code à 7 bits qui parvient à un circuit de comparaison CF1 qui reçoit sur une deuxième entrée un code à 7 bits, que l'on appellera par la suite "moyenne", qui correspond à la sortie d'un compteur"moyenne" CN1. La comparaison dans l'unité CF entre la sortie de l'unité CM2 et la donnée "moyenne"t, exprimant la valeur moyenne des données présentes dans ce canal dans la trame précédente, est effectuée avec la valeur moyenne/2. La sortie du circuit de comparaison CF, parvient à un réseau logique RLI, apte à mettre à jour le contenu du compteur CN1 suivant les modalités qui seront décrites par la suite. La valeur "moyenne" de chaque canal est mémorisée dans une mémoire à accès casuel RAM3 présentant la capacité 32. 8 laquelle, au début de chaque phase, transfère-dans l'unité CN la valeur "moyenne" précédente. La sortie de l'unité CN1 adresse une mémoire limitée à la lecture ROM2 apte à effectuer une opération de transcodage dans le but de rendre disponible en sortie des codes exprimant la puissance correspondant à chaque valeur "moyenne". Les codes transcodés parviennent à un deuxième circuit de comparaison CF2 qui reçoit sur son autre entrée la sortie de la mémoire RAM3. A la sortie de l'unité CF2 on a prévu un réseau logique RL2 apte à examiner le résultat de la comparaison effectuée par CF2 et à piloter un compteur CN2 du type d'avant en arrière. Au début de chaque phase temporelle le nombre atteint par le compteur dans le cycle précédent est introduit dans l'unité CN2; ce nombre est mémorisé dans une mémoire à accès casuel RAM4 dans laquelle, à la fin de chaque phase temporelle, se déverse le contenu du compteur CN2. L'unité de décodage DC2 est apte à exciter sa propre sortie lorsque CN2 achève sa propre capacité de comptage en avant, ou bien en arrière. L'excitation de la sortie DC2 rend apte un multiplexeur MT3 à émettre en sortie le code qui correspond à la sortie de ROM2 dans le but de mettre à jour la valeur "moyenne", contenue dans l'unité RAM à travers un multiplexeur MT4. Le code qui corres- pond à la sortie de MT parvient en outre à un registre de sortie RU2. La structure de circuit qui est ici décrite a comme fonction d'établir la puissance moyenne du signal fournie par le filtre numérique. On prévoit un temps minimum t1 pour déclarer un ton effectivement présent et on prévoit en outre un temps maximum t2 d'interruption du ton qui ne doit pas être relevé par l'intégra- teur. L'unité CF1 effectue la comparaison entre le code d'entrée et le codel"moyenne" relevé dans le cycle précédent et le résultat de la comparaison rend l'unité RL1 apte à effectuer les opérations suivantes: si le code d'entrée est plus grand que moyenne /2, RL1 fait progresser le compteur CN1 d'un nombre de pas pouvant varier de 1 + 4; - si le code d'entrée est égal à"moyenne", ce dernier demeure inchangé; - si le code reçu est inférieur à moyenne /2, RL1 diminue CN1 d'un pas. L'unité RL1 établit le nombre z d'impulsions dont il faut augmenter CN1 en effectuant le rapport entre le nombre écrit dans l'unité CN1 et le nombre des trames qui sont situées dans l'inter- valle t2. Au cas o t2 = 8 m sec. et o le nombre écrit dans CN2 serait 255, -il résulterait que z - 4. Puisqu'on n'effectue un décrément de CN2 que d'une unité tandis que l'accroissement est effectué jusqu'à un maximum de 4 pas, on rend le circuit insensible aux micro-interruptions de la fréquence d'essai. L'unité ROM2 rend disponible en sortie un code exprimant la puissance relevée. Dans le but d'éliminer des fluctuations de la valeur de puissance ainsi établie, l'unité ID prévoit en outre la présence de moyens qui mettent à jour la valeur écrite dans l'unité RAM3 uniquement si l'on relève un nombre pré-établi d'accroissements positifs ou bien négatifs. En effet dans le cas o la valeur relevée oscille autour de la valeur relevée dans le cycle précé- dent, la mise à jour du contenu de RAM3 n'est pas affectuée, ce qui fait que c'est la valeur relevée dans les cycles précédents qui est envoyée au registre RU2. L'unité CF2 effectue en effet la comparaison entre le niveau 1a relevé dans la phase i i et le niveau 1k relevé dans la phase il Le résultat de la comparaison prédispose l'unité RL2 à effectuer les opérations suivantes: - si 1a est plus grand que 1k le compteur CN2 est augmenté d'un pas; - si 1 est..égal à 1k aucune opération n'est effectuée; ak - si 1a est plus petit que 1k le compteur CN2, est diminué d'un pas. Jusqu'au moment o CN2, dans la phase considérée, n'achève pas son propre cycle de comptage, à travers MT3, la valeur 1k, mémorisée dans RAM3, relevée dans le cycle précédent est transfé- rée dans le registre RU2: lorsque CN2 achève son propre cycle de comptage on enregistre l'excitation de DC2 qui provoque l'émis- sion de la part de MT3 de la valeur de mise à jour 1a qui corres- pond à la sortie de ROM2, ce qui fait que dans ce cas RU reçoit ce niveau mis à jour 1. REVENDICATIONS 1. Disposition de circuit apte à relever les caractéristiques électriques des lignes de jonction, aussi bien analogiques que numériques, aboutissant à un central téléphonique transitaire de type numérique, laquelle comprend une unité de contrôle central apte à commander la commutation des codes qui parviennent à un réseau de connexion à travers une pluralité de lignes de jonction aussi bien numériques qu'analogiques, ces dernières à travers un multiplexeur-démultiplexeur MIC, caractérisée par le fait qu'elle prévoit la présence en combinaison des éléments caractéristiques suivants - une unité d'interface (UIC) avec le contrôle central apte à recevoir, ou bien à envoyer, en série, les données et les signaux de synchronisme de, ou bien vers, le contrôle central (CC) et apte en outre à envoyer, ou bien à recevoir des messages de, ou bien vers, un bus bidirectionnel; - une unité d'essai (UPA) des lignes de jonction de type ana- logique comprenant une section réceptrice (SRa) apte à relever, suivant le principe de la division de temps, le niveau avec lequel parviennent au réseau de connexion, à travers- n lignes de jonction de type analogique, n fréquences d'essai présentant une multipli- cité de valeurs transmises de l'autre extrémité de ces lignes de jonction, et comprenant en outre une section émettrice (STa) apte à produire d'une manière numérique suivant le principe de la divi- sion de temps, n fréquences d'essai présentant une multiplicité de valeurs; - une unité d'essai (UPD) des lignes de jonction de type numérique, connectée au bus bidirectionnel, comprenant une section émettrice (STd) apte à produire des configurations binai- res d'essai et comprenant en outre une section réceptrice (SRd) apte à comparer les configurations binaires produites par la section émettrice auxdites configurations binaires une fois qu'elles ont été recyclées à travers le réseau de connexion (RC), apte en outre à compter, dans un intervalle de temps préétabli, le nombre de fois que le bit 3 du mot de synchronisme B associé à la trame transmise au moyen de la ligne numérique soumise à l'essai présente la valeur logique 1, et apte enfin à compter le nombre des variations d'état du bit 4 associé audit mot de synchronisme B; - un micro-ordinateur (MIP) connecté au bus bidirectionnel, qui échange des messages avec le contrôle central (CC), qui coor- donne les opérations et qui reçoit les résultats des essais effectués soit par l'unité d'essai des lignes de jonction de type analogique (UPA), soit par l'unité d'essai des lignes de jonction de type numérique (UPD); - une unité d'interface (UIR) vers le réseau de connexion comprenant une section réceptrice (SRr) apte à fournir auxdites unités d'essai (UPA, UPD) soit des impulsions de synchronisation soit les données, et comprenant en outre une section émettrice (STr) apte à reconstruire et à coder les signaux MIC destinés à être transmis sur le réseau de connexion. 2. Disposition de circuit suivant la revendicationl, carac- térisée par le fait que la section réceptrice (SRA) de l'unité d'essai (UPA) des lignes de jonction de type analogique prévoit la présence en combinaison des éléments caractéristiques suivants: - un circuit de mise en phase (CR) apte à émettre en parallè- le, à des instants préétablis, les codes reçus; un circuit expanseur (ÈS) apte à répandre sur un nombre supérieure de bits les codes qui correspondent à la sortie du circuit de mise en phase (CR); - un filtre numérique (FD) apte à filtrer suivant le princi- pe de la division de temps les codes disponibles à la sortie du circuit expanseur, lequel peut être accordé sur x fréquences en réponse à l'applicationsur une deuxième entrée, de x groupes de coefficients; - une mémoire des coefficients (MC) apte à mémoriser les x groupes de coefficients destinés à être appliqués sur la deuxième entrée du filtre numérique (FD); - - une première unité de décodage (DC1) apte à adresser ladite mémoire des coefficients (MC); - une unité de synchronisation (UT) apte à fournir à la première unité de décodage (DC1) les impulsions de synchronisa- tion (CK') nécessaires pour la production des adresses de ladite mémoire des coefficients; - un intégrateur numérique (ID) apte à obtenir dans chaque phase d'élaboration la valeur moyenne des codes qui correspondent à la sortie du filtre numérique et apte en outre à convertir le code exprimant ladite valeur moyenne en un code qui en exprime la puissance; une mémoire des données (DT) apte à mémoriser les codes qui correspondent à la sortie, de l'intégrateur numérique (ID) à la fin de chaque phase d'élaboration. 3. Disposition de circuit suivant la revendication 1, carac- térisée par le fait que la section émettrice (ST a) de l'unité d'essai (UPA) des lignes de jonction analogiques prévoit la présence en combinaison -des éléments caractéristiques suivants - une unité de décodage (DO) des ordres émis par ledit micro- ordinateur (MIP) et mémorisés dans une mémoire contenue dans une unité d'interface (UIa) avec le micro-ordinateur (MIP), - un générateur de signaux (GS) apte à produire, d'une maniè- re numérique suivant le principe de la division de temps, n fré- quences d'essai présentant une multiplicité de valeurs; # - un premier circuit de compresseurs (CM,) apte à comprimer sur 8 bits les codes à 12 bits qui correspondent à la sortie du générateur de signaux (GS); - un circuit série (CS) apte à émettre en série les codes qui correspondent à la sortie du premier circuit compresseur (CMN). 4) Disposition de circuit suivant la revendication l, carac- térisée par le fait que la section émettrice (STd) de l'unité d'essai (UPD) des lignes de jonction de type numérique prévoit la présence en combinaison des éléments caractéristiques suivants: - une première mémoire à accès casuel (RAM1) dans laquelle ledit micro-ordinateur (MIP) transfère des configurations binaires d'essai préétablies (cb) lesquelles sont destinées à être envo- yées au cours de la phase d'élaboration i i' à une unité de ligne, à laquelle aboutit la ligne de jonction MIC soumise à l'essai, laquelle, au cours de la phase 1 i l a reçu une commande de fer- meture en forme de boucle; - une unité de transmission (TR) apte à inspecter les cel- lules de la première mémoire à accès casuel (RAM1) et à émettre en série la configuration binaire d'essai qui, à un instant géné- rique, est destinée à être envoyée à la section émettrice (ST.) de l'unité d'interface (UIR) avec le réseau de connexion (RC); - un premier registre tampon (RT1) apte à mémoriser la configuration binaire d'essai qui-correspond en sortie à l'unité de transmission (TR). 5. Disposition de circuit suivant la revendication 1 carac- térisée par le fait que la section réceptrice (SRd) de ladite unité d'essai (UPD) des lignes de jonction de type numérique prévoit la présence en combinaison des éléments caractéristiques suivants: - un registre des données (RD) dans lequel la section ré- ceptrice (SRr) de l'unité d'interface (UIR) avec le réseau de connexion(RC) transfère les configurations binaires à contrôler; - un registre des adresses (RI) dans lequel la section réceptrice (SRr) de l'unité d'interface (UIR) avec le réseau de connexion (RC) transfère le numéro de la ligne de jonction, à laquelle la configuration binaire mémorisée dans le registre des données (RD) se rapporte; - une mémoire des ordres (MO) dans laquelle le micro-ordi- nateur (MI?) transfère un code (or) exprimant le type d'opération qui doit être effectuée sur la configuration binaire présente dans le registre des données (RD); - un circuit comparateur (CM) apte à comparer l'adresse contenue dans le registre des adresses (RI) à une adresse fournie par le micro-ordinateur (MIP) et à exciter sa propre sortie, pro- voquant l'écriture du code présent à l'entrée de la mémoire des ordres (MO), lorsqu'il relève l'identité des codes présents à ses propres entrées; - un deuxième registre tampon (RT2) lequel reçoit en entrée les configurations binaires contenues dans le premier registre tampon (RT1); une première mémoire limitée à la lecture (ROM1) apte à effectuer une opération de transcodage des codes qui correspon- dent à la sortie de la mémoire des données (MD) et des codes qui correspondent à la sortie du deuxième registre tampon (RT2), - une unité de calcul micro-programmée (UCM) apte à effec- tuer les opérations indiquées précédemment sur les codes qui correspondent à la sortie de la première mémoire limitée à la lecture (ROM1), - une mémoire d'état (MS) apte à mémoriser l'état de l'essai en cours d'exécution de la part de l'unité de calcul (UCM) dans chaque phase d'élaboration; - une mémoire de travail (ML) dans laquelle l'unité de calcul (UCM) transfère des codes nécessaires pour l'exécution des essais; - une première et une deuxième mémoire de comptage (CT et CT2) dans laquelle l'unité de calcul transfère le résultat des essais effectués sur les codes reçus en entrée; - un premier registre de sortie (RU1) dans lequel est trans- féré le contenu de iadite première et de ladite deuxième mémoire de comptage (CT1 et CT2) avant d'être envoyé au micro-ordinateur (MIP). 6. Disposition de circuit suivant la revendication 2 carac- térisée par le fait que l'algorythme qui permet de réaliser la fontion de filtrage de la part de chaque cellule du filtre numé- rique (FD) prévoit l'exécution des opérations suivantes: - une première opération d'addition entre les codes relatifs à la trame Ti. d'un canal générique et les codes qui correspondent à la sortie d'un premier et d'un deuxième multiplicateur aptes à effectuer la multiplication des codes relatifs à la trame Ti-il respectivement relatifs à la trame Ti-2, avec un premier, respec- tivement un deuxième coefficient de multiplication (d respective- ment c) constituant le coefficient du premier degré, respective- ment du deuxième degré, des pâles, - une deuxième opération d'addition entre la sortie du pre- mier additionneur Ti et les codes qui correspondent à la sortie d'un deuxième et d'un troisième multiplicateur aptes à effectuer la multiplication des. codes relatifs à la trame Ti 1' respective- ment Ti_2 avec un troisième, respectivement un quatrième, coef- ficient de multiplication (a, respectivement b) constituant le coefficient du premier degré, respectivement du deuxième degré, des zéros; - une opération de division du code qui correspond à la sortie du deuxième circuit additionneur. 7. Disposition de circuit suivant la revendication 2 carac- térisée par le fait que chaque cellule du filtre numérique (FD) prévoit la présence en combinaison des éléments caractéristiques suivants: - une deuxième mémoire A accès casuel (RAM2) présentant une première section apte à mémoriser les codes relatifs aux trames Ti 1 et une deuxième section apte à mémoriser les codes relatifs aux trames Ti-2; - un premier multiplexeur (MT1) à la première entrée duquel parviennent les codes qui correspondent à la sortie de la deuxième mémoire à accès casuel (RAM2);, un premier registre à décalage (RS a) qui reçoit en entrée les codes qui correspondent à la sortie du premier multiplexeur (MT1), - un deuxième registre à décalage (RSb) qui reçoit en entrée les codes qui correspondent à la sortie du'premier registre à décalage (SRa) dont la sortie parvient sur la deuxième entrée du premier multiplexeur (MT1); - un multiplicateur (ML) apte à effectuer la multiplication entre un coefficient, contenu dans un registre des coefficients (RC) qui est connecté en sortie à ladite mémoire des coefficients (MC), et un nombre préétabli des bits qui correspondent à la sor- tie du premier registre à décalage (RSa); - un registre des résultats partiels (RP) qui reçoit en entrée la sortie du multiplicateur (ML) et dont la sortie est appliquée à une autre entrée du multiplicateur (ML), un deuxième multiplexeur (MT2) à une première entrée duquel parviennent les codes relatifs à la trame Ti, à une deuxième entrée duquel parviennent les codes qui correspondent à la sortie du registre des résultats partiels (RP) et à une troisième entrée duquel parvient la sortie du circuit diviseur (DV); - un circuit additionneur (CS) apte à effectuer l'addition entre les codes qui correspondent à la sortie du deuxième multi- plexeur (MT2) et les codes qui correspondent à la sortie d'un registre accumulateur (RA); - un registre accumulateur (RA) connecté à la sortie du circuit additionneur (CS) dont la sortie parvient en outre en entrée audit circuit diviseur (DV); - une unité logique de compression (LC) apte à comprimer le code qui correspond à la sortie du registre accumulateur (RA); - une unité d'écriture (US) apte à effectuer l'écriture des codes qui correspondent à la sortie de ladite unité logique (L>), dans ladite deuxième mémoire à accès casuel (RAM2). 8. Disposition de circuit suivant la revendication 2, carac- térisée par le fait que ledit intégrateur numérique (ID) prévoit la présence en combinaison des éléments caractéristiques suivants: - un deuxième circuit compresseur (CM2) qui reçoit en entrée des codes disponibles à la sortie du filtre numérique (FD); - un premier circuit de comparaison (CF1) apte à comparer le code qui correspond à la sortie du circuit compresseur (CM) au code qui correspond à la sortie d'un premier compteur (CN1); - un réseau logique (RL1) apte à accroître d'un nombre de pas variable de 1 + z le premier compteur (CN) lorsque le code qui correspond à la sortie du circuit compresseur (CM) est plus grand que le code qui correspond à la sortie du premier compteur (CN1) et apte en outre à diminuer d'un pas le premier compteur (CN1) en présence de la condition opposée; - une troisième mémoire à accès casuel (RAM3), laquelle, au début de chaque phase d'élaboration, transfère dans le premier compteur (CN1) un code exprimant la valeur moyenne relevée dans le cycle précédent - une deuxième mémoire limitée à la lecture (ROM2) apte à émettre en sortie des codes exprimant la puissance que présentent les codes disponibles à la sortie du premier compteur (CN1); - un deuxième circuit de comparaison (CF2) à une première entrée duquel est appliqué le code qui correspond à la sortie de la deuxième mémoire limitée à la lecture (ROM2) et à une deuxième entrée duquel est appliqué le code qui correspond à la sortie de ladite troisième mémoire à accès casuel (RAM3); - un deuxième réseau logique (RL2) apte à accroître, ou bien à diminuer, un deuxième compteur (CN2) du type d'avant en arrière lorsque le code présent sur la première entrée du deuxième circuit de comparaison (CF2) dépasse, ou bien ne dépasse pas, le code présent sur la première entrée; - une quatrième mémoire à accès casuel (RAM4) apte à trans- férer dans le deuxième compteur (CN2), au début de chaque phase temporelle, le comptage qu'il a atteint dans le cycle précédent, - une deuxième unité de décodage (DC2) apte à exciter sa propre sortie lorsque le deuxième compteur (CN2) achève son propre cycle de comptage; - un troisième multiplexeur (MT3), contrôlé par le signal qui correspond à la sortie de ladite unité de décodage (DC2), à une première entrée de laquelle est appliqué le code qui corres- pond à la sortie de ladite troisième mémoire à accès casuel (RAM3) et à la deuxième entrée de laquelle est appliqué le signal qui correspond à la sortie de la deuxième mémoire limitée à la lec- ture (ROM2); - un quatrième multiplexeur (MT4) apte à envoyer à ladite troisième mémoire à accès casuel (RAM3) le code qui correspond à la sortie du premier compteur (CN1) ou bien le code qui corres- pond à la sortie du troisième multiplexeur (MT3); - un deuxième registre de sortie (RU2) auquel parvient le code qui correspond à la sortie du troisième multiplexeur (MT3).