La présente invention concerne un circuit pour opération loqigue pour effectuer l'addition et la soustraction des signaux digitaux binaires A et B d'un bit et plus particulièrement un dispositif additionneur-soustracteur complet comportant une dis-5 position simple» Le circuit pour opération logique comprend basiquement des éléments logiques assurant les fonctions OU, ET et inversion et de plus ceux effectuant les opérations ET inverse et OU inverse qui sont constitués par une combinaison des éléments logiques 10 mentionnés en premier» Cependant, si un additionneur complet ou un additionneur-soustracteur complet est constitué seulement par de tels éléments logiques, la conception du circuit en résultant devient extrêmement complexe, A titre d'illustration, on analysera avec référence aux 15 figures 1 et 2 la disposition logique d'un additionneur-soustracteur complet de l'art antérieur. Cet additionneur-soustracteur complet est constitué par la combinaison d'un additionneur complet et d'un soustracteur complet. L'additionneur complet est constitué par deux demi-additionneurs de façon à assurer une action de re» 20 tenue et le soustracteur complet est constitué par deux demi-soustracteurs de façon à assurer une action de report. Pour préparer un circuit pour opération logique d'un additionneur-soustracteur complet, on obtient d'abord,d'après la table des correspondances d'un additionneur complet représentée dans la figure la et d'après 25 celle d'un soustracteur complet représentée dans la figure lb, les formules logiques ci-après î S = ABC + ABCÎ + SBC + ABC = SBc + aE5 + âb2 + abc 30 = (ABC) (ABC) (ABC) (ABC) Ca = ABC + ABC + ABC + ABC = AB + BC + CA = ÂB + BC + CÀ 35 = (AB) (BC) (CA) Cs = ABC + ABC + ABC + ABC = Âa£ + Â5c + BC = ÂbC + iffic + bc. 40 = (ABC) (ABC) (BC) 69 22350 2 2012226 dans lesquelles s A et B = nombres binaires utilisés dans l'addition et la soustraction» C = report ou retenue de la position d'information binaire 5 précédente» S = Somme ou différence» Ca = report pour l'addition» Cs = retenue pour la soustraction» La formation d'un additionneur-soustracteur complet sur la ÎO base des formules logiques 1, 2 et 3 ci-dessus mentionnées aboutira au circuit de l'art antérieur représenté dans la figure 2 qui est constitué seulement par un déclencheur ET inverse (NAND) comprenant un élément logique constitué par un transistor formant diode (D,T.L«)o Dans cet exemple de circuit logique le circuit 15 basculeur (F,F») donne des signaux pour assurer le report ou la retenue de la position d'information binaire précédente. Etant donné que le circuit logique est du type connu, il ne sera pas décrit plus en détail. Comme cela ressort de la figurée 2, ce circuit a l'inconvénient de nécessiter un grand nombre d'éléments 20 logiques dont la connexion présente des difficultés considérables, La présente invention a pour objet d'analyser l'ensemble logique de 1'additionneur-soustracteur complet de l'art antérieur, pour trouver un élément logique commun y = + aj3/aP + a|3, et de constituer un additionneur-soustracteur complet en utilisant 25 un circuit ET ou OU exclusif correspondant à ces éléments logiques communs de façon à simplifier le circuit de calcul en réalisant ainsi un circuit logique comportant un additionneur-soustracteur complet bon marché qui présente un fonctionnement très sûr» La présente invention sera mieux comprise à la lecture de 30 la description détaillée faite ci-après avec référence aux dessins ci-annexés dans lesquels s Fig» 1A est le tableau des correspondances pour un additionneur complet ; Fig» 1B est le tableau des correspondances pour un sous-35 tracteur complet ; Fig, 2 représente le circuit logique pour un additionneur-soustracteur complet de l'art antérieur ; Fig» 3 représente le circuit logique d'un additionneur-sous tracteur complet conforme à la présente invention ; Fig, 4 est le.tableau des correspondances d'un circuit OU 40 22350 3 2012226 exclusif utilisé dans 1'additionneur-soustracteur complet de la figure 3 j Fig» 5 est un exemple de circuit schématique d'un circuit OU exclusif utilisant des éléments bi-polaires ; 5 Fig» 6 est un exemple de circuit schématique d'un circuit OU exclusif utilisant des éléments uni-polaires, et Fig, 7A et 7B sont des exemples de circuits schématiques des dits circuits ET exclusifs utilisant des éléments bi-polaires. On décrira maintenant les modes de réalisation de la pré*» 10 sente invention avec référence aux dessins ci-annexés. Pour trouver les éléments communs contenus dans le circuit logique de l'additionneur-soustracteur complet de l'art antérieur de la figure 2, les formules logiques ci-dessus mentionnées 1,2 et 3 sont disposées comme suit : 15 20 25 S = ABC + ABC + ABC + ABC = C(AB + AB) + C (AB + AB) dans lesquelles s ÂB + AB = ÂA + ÂB + BA + BB = (A + B) (A + B) = (AB)(AB) = AB + AB « o o•• 4 en conséquence î S = C (AB + AB) + C(AB + AB) Ca = ABC + ABC + ABC + ABC = AB(C + C) + C(AB + AB) - AB + C(AB + ÂB) 30 Cs = ABC + ÂBC + ÂBC + ABC = ÂB + C (ÂB + AB) — AB + C (AB + AB) Il apparaîtra d'après les formules 5, 6 et 7 ci-dessus que 35 les formules logiques de S, Ca et Cs comportent toutes un term© AB + AB» En désignant en conséquence le dit terme commun par Xs ces formules peuvent être transformées en les formules simplifiées suivantes t 69 22350 4' 2012226 s = c£ + 5x 8 Ca =.. CX + AB • « • « » 9 Cs = CX + ÂB ÎO Se référant maintenant â l'entrée du circuit basculeur de 11 additionneur-soustracteur complet de la figure 2, il résulte des signaux Ca et Cs et du signal dtopération Op la formule lo~ cicme suivante FC î FC —1 OpCa + OpCS ' o a « • e 11 et en introduisant les formules 9 et ÎO dans la formule 11 ci-ÎO dessus, en considérant la relation représentée par la formule 4, FC = 5p(CX + AB) + Op(c£ + ÂB) = C(XOp + XOp) + B(AOp + AOp) ,..«*12 De ce fait, les termes XOp + XOp et A5p + AQp aussi bien 15 que les termes AB + ÂB peuvent être exprimés d'une manière générale par la formule logique y =aj5 + afî, à savoir, on voit que la formule logique y — a|? + aj3 est incluse dans toutes les formules de S, Ca, Cs et FC. Un circuit logique impliquant la dite formule logique y = œf? + otf3 est généralement désigné comme circuit OU 20 exclusif» La figure 3 représente le mode de réalisation de la présente invention dans lequel la formule loçinue y — ccjî + a(3 incluse dans un additionneur-soustracteur complet, est extraite sous la forme représentée dans les formules 5, 6, 7 et 12 et qui 25 dispose des circuits OU exclusif correspondant aux dites formes extraites dé manière à réaliser un additionneur-scustracteur complet. ' Se référant â là figure 3, la borne d'entrée d'un premier circuit OU exclusif 1 reçoit les signaux digitaux binaires A et 30 B d'une position de calcul binaire dite bit. A correspond au nombre qui est additionné ou soûstr&it et B au nombre à additionner ou à soustrairez Sur îa borne de ëortie du premier circuit OU exclusif 1' est fourni un signal représentant AB + ÂB = X» Le di± signal X"est envoyé à là borne d'entrée du cccond et du 35 troisième circui-feOU exclusif 2 et 3e Le signal d'opération Op est envoyé à la borne d1*entrée du troisième et du quatrième circuits OU exclusif 3 et 4. La forme négative du signal d'opération Op" agit comme un signal mettant en route l'addition et la formé positive dé celui-ci comme un signal mettant en route la BAD ORIGINAL^ 69 22350 5 2012226 soustraction. Le signal positif est établi de manière à avoir un potentiel zéro et le signal négatif pour avoir line valeur sensiblement égale à la tension de la source, par exemple -24 V. La borne d'entrée du second circuit OU exclusif 2 reçoit un signal 5 C qui a été extrait dfun circuit basculeur utilisé pour effectuer la retenue ou le report dans l'étage suivant. Sur la borne de sortie du dit second circuit OU exclusif est extrait un signal de somme ou de différence représentant CX + CX = S0 Le troisième circuit OU exclusif 3 émet un signal représentant OpX + OpX. La ÎO borne d'entrée du quatrième circuit OU exclusif 4 reçoit un signal A et sur la borne de sortie de celui-ci est émis un signal de OpS + OpA» Les signaux C et OpX + Op5? et les signaux OpÂ +ÔpA et B sont respectivement envoyés à un premier et à un second circuits ET 8 et 9 et ensuite les signaux de sortie de ceux-ci 15 à un premier circuit OU inversé 10 où ils reçoivent une logique OU pour former un signal représentant C(XÔP + 5ÎOp) + B(AÔp + Sop) = FC, qui est à son tour alimenté à la borne d'entrée du circuit basculeur 5. Etant donné que le circuit additionneur-soustracteur complet constitué par quatre 20 circuits OU exclusifs, deux circuits 2 ET un circuit OU inversé et un circuit basculeur, on aura besoin seulement de quatorze éléments déclencheurs ce qui signifie une économie substantielle en ces éléments par comparaison avec l'additionneur-soustracteur complet de 1'art antérieur, 25 Chacun des circuits OU exclusif de la figure 3 assure des correspondances, tel que représenté par le tableau de la figure 4 dans lequel les signaux digitaux binaires d'entrée sont désignés par a et P et le signal de sortie de ceux-ci par y» La figure 5 représente un circuit OU exclusif dans lequel 30 une seconde résistance 24 et une première diode 27 ayant 3,a polarité indiquée sont montées en série entre l'émetteur du premier transistor 21 et la base du second transistor 22 et dans lequel une troisième résistance 26 et une seconde diode 27 ayant la. polarité indiquée sont également connectées en série entre l'é-35 metteur du second transistor 22 et la base du premier transistor 21, Selon le circuit OU exclusif, de la figure 7B, le premier et le second transistors 21 et 22 sont dotés d'une tolérance améliorée au bruit en raison de l'action de la première et de la seconde diodŒ 25 et 27 connectées sur les circuits de base des 4Q transistors 21 et 22 respectivement, ce qui conduit à une tension 69 22350 6 2012226 de résistance inverse élevée pour le premier transistor 21 et le second transistor 22 de sorte que le signal d'entrée peut avoir une amplitude élargie. De plus, des variations dans les caractéristiques d'entrée des transistors 21 et 22 sont complètement 5 contrôlées par la seconde et la troisième résistances 24 et 26 montées dans le circuit de leur base de sorte qu'il ne se produit substantiellement aucune variation dans les caractéristiques d'entrée de l'ensemble du circuit. La borne de sortie est, dans le mode de téalisation de la figure 5, connectée à la base d'un ÎO troisième transistor 29 à travers une troisième diode 28 ayant la polarité indiquée ; l'émetteur de ce troisième transistor 29 est directement mis à la masse, le collecteur de celui-ci est connecté à une source de puissance (non représentée) à travers une quatrième résistance 30 et on extrait un débit J sur le 15 collecteur. Conformément au mode de réalisation de la figure 5, le troisième transistor 29 agit comme inverseur. De plus, la troisième diode 28 assure à l'ensemble du circuit une tolérance élevée pour les bruits, La figure 6 illustre un autre mode de réalisation de la 20 présente invention dans lequel le circuit ET exclusif de la figure 7A est constitué par des éléments uni-polaires 41 et 42 tels que des transistors à effet de champ silicium-oxyde métallique (fieldistor). Des impulsions négatives de -9 .à -24 V sont appliquées comme signaux d'entrée. Si un additionneur «".soustracteur 25 complet est réalisé sous forme d'un circuit intégré en préparant un circuit OU exclusif à partir d'un élément, uni-polaire, cela rend non seulement 1'ensemble du circuit simple mais également permet de réaliser une haute intégration. Les figures- 7A et 7B correspondent à des circuits ET exclusifs. En remplaçant le cir— 30 cuit OU exclusif par un circuit ET exclusif, on peut également obtenir un additionneur-soustracteur complet comme mentionné ci*» dessus» Ce qui précède concerne le cas dans lequel un additionneur, soustracteur complet est formé à partir d'un circuit OU exclusif. 35 Toutefois, il est évident que la présente invention est aussi également applicable, par exemple, à un additionneur complet ou à un soustracteur et permet à l'ensemble du circuit d'être réalisé d'une manière également'simple. Comme cela est évident d'après la formule logique 4, un circuit logique ET exclusif AB + AB 40 peut être représenté par le circuit OU exclusif. En conséquence» 22350 7 2012226 on peut également mettre en oeuvre le circuit ET exclusif de •» 1 * addi tionneur-sous trac teur comple t. Comme mentionné ci-dessus la présente invention permet principalement de réaliser un additionneur-soustracteur complet 5 ayant une disposition simple en extrayant un élément logique comEun ou la relation y = af? + a(3 ou 0$ + a|3 du circuit d,opéra-tion logique de l'art antérieur et en réalisant les moyens à partir d'un circuit logique simple, à savoir un circuit ET ou OU exclusif correspondant au dit élément commun. En conséquence, l'invention 10 présente différents effets avantageux notamment d'économiser remarquablement le nombre d'éléments logiques nécessaires, de réduire substantiellement le coût et d'accroître la sécurité du fonctionnement, ce qui fournit un circuit d'opération logique bien adapté pour la réalisation d'un calculateur électronique ou 15 similaire» 69 22350 8 2012226 RBVENDICATIO N S 1«- Un circuit logique caractérisé en ce qu'il comprend un premier circuit ET ou OU exclusif qui est alimenté avec les signaux digitaux d'une position binaire correspondant respectivement au nombre qui est additionné ou soustrait et au nombre à 5 ajouter ou à soustraire, un circuit ET ou OU exclusif qui est alimenté avec les signaux de sortie du premier circuit ET ou OU exclusif et les signaux de retenue ou de report et qui fournit des signaux de somme, un troisième circuit ET ou OU exclusif qui est alimenté avec les signaux de sortie du premier circuit ET ou ÎO OU exclusif et les signaux d'opération pour mettre en oeuvre l'addition ou la soustraction, un quatrième circuit ET ou OU exclusif qui est alimenté avec les signaux d'entrée correspondant au nombre qui est additionné ou soustrait et les signaux d*opé« ration pour mettre en oeuvre l'addition ou la soustraction, un 15 premier circuit ET qui est alimenté avec les signaux de sortie du troisième circuit ET ou OU exclusif et les signaux de retenue ou de report, un second circuit ET qui est alimenté avec les signaux de sortie du quatrième circuit ET ou OU exclusif et les signaux correspondant aux signaux d'addition ou de soustraction, 20 un circuit OU qui est alimenté avec les sorties du premier et du second circuits ET et un circuit basculeur alimenté avec les signaux de sortie pour donner les signaux de report ou de retenue» 2»- Un circuit logique selon la revendication 1/caractérisé en ce que le circuit ET ou OU exclusif comprend un premier et un 25 second transistors dans lesquels les émetteurs respectifs sont alimentés avec les signaux d'entrée, l'émetteur de chacun des dits transistors étant connecté à la base de l'autre et leurs collecteurs étant interconnectés et une première résistance dont une extrémité est connectée aux collecteurs des dits premier et se-30 cond transistors et dont l'autre extrémité est connectée à une source de puissance, ce par quoi un signal de sortie est fourni sur le point commun des collecteurs et de la résistance» 3«- Un circuit logique selon la revendication 2, caractérisé en ce que le circuit ET ou OU exclusif comprend de plus une 35 résistance et une diode connectée en série entre l'émetteur de chaque transistor et la base de l'autre transistor» 4«— Un circuit logique selon la revendication 3, caractérisé en ce que le circuit ET ou OU exclusif comprend de plus une 22350 9 2012226 diode dont l'anode est connectée au point commun des collecteurs du premier et du second transistors et un troisième transistor dont la base est connectée à la cathode de la dite diode, dont l'émet-teur est directement mis à la masse et dont le collecteur émet les signaux de sortie, une quatrième résistance étant connectée au collecteur du troisième transistor. 5.- Un circuit logique selon la revendication 1, caractérisé en ce que le circuit ET ou OU exclusif est constitué par des éléments uni-polaires»