La présente invention a essentiellement pour objet des circuits diviseurs de fréquence. Elle concerne plus particulièrement des circuits diviseurs de fréquence programmables dans lesquels on peut faire varier le rapport entre la fréquence de sortie et la fréquence d'entrée. On utilise, dans les systèmes de communication, des synthétiseurs de fréquence digitaux, délivrant une gamme de fréquences précises et discrètes pour les canaux de communication. Un synthétiseur de fréquence digital comporte un diviseur de fréquence programmable qui est utilisé pour commander la fréquence de sortie d'un oscillateur à tension commandée et choisir Ainsi le canal désiré. L'oscillateur à tension commandée délivre des impulsions de sortie d'une fréquence particulière dépendant du niveau de tension à son entrée. Les impulsions de sortie sont également appliquées au diviseur de fréquence qui délivre une impulsion unique de sortie pour un nombre présélectionné d'impulsions d'entrée.La fréquence de sortie du diviseur de fréquence est comparée avec celle d'une source de fréquence de référence au moyen d'un détecteur de phase et le signal différentiel résultant est utilisé pour constituer la tensim d'entrée de l'oscillateur à tension commandée. le nombre par lequel la fréquence d'entrée du diviseur de fréquence est divisé par le diviseur de fréquence peut varier dans une gamme étendue de façon à assurer une gamme étendue de fréquences de sortie e diviseur de fréquence constitue par conséquent un élément important des synthétiseurs de fréquence digitaux, et il est souhaitable, pour être utilisé dans les systèmes de communication modernes, qu'il soit de petite dimension et qutil fonctionne de façon sdre dans une gamme étendue de fréquences avec des impulsions entrée de courte durée. Un circuit diviseur programmable selon l'invention comporte une pluralité d'éléments bistables , chacun de ces éléments fonctionne nant dans l'un ou 11 autre état de fonctionnement, et des moyens de déclenchement quichangent l'état de fonctionnement desdits éléments bistables. les éléments bistables sont interconnectés par des moyens d'excitation qui conditionnent les éléments bistables pour qu'ils soient aptes à dtre commutés, selon une séquence de récurrence prédéterminée de combinaison d'états de fonctionnement) par lests moyens de déclenchement.Le circuit comporte des moyens de programmation pour amener les éléments bistables à toute combinai son d'états de fonctionnement de la séquence prédéterminée de combinaisons d'états de fonctionnement. Le circuit diviseur comporte également un circuit de sortie qui est relié aux éléments bistables et qui comporte une connexion de sortie et une connexion de commande. Le circuit de sortie est prévu pour délivrer un premier signal de sortie à la connexion de sortie précitée lorsqu'un premier signal de commande se trouve présent à la connexion de commande et que les éléments bistables se trouvent en une première combinaison prédéterminée d'états de fonctionnement et il est prévu pour délivrer un second signal de sortie à la connexion de sortie lorsque le premier signal de commande se trouve présent à la connexion de commande et que les éléments bistables se trouvent en toute combinaison d'états de fonctionnement autre que la première combinaison prédéterminée précitée. le circuit de sortie est également prévu pour délivrer le premier signal de sortie à la connexion de sortie lorsque un second signal de commande se trouve présent à la connexion de commande et que les éléments bistables se trouvent soit en la première combinaison prédéterminée soit en une seconde combinaison particulière prédéterminée d'états de fonctionnement et il est prévu pour délivrer le a o1gnal siw nl de sortie à la connexion de sortie de sortie lorsque le second signal de commande se trouve présent à la connexion de commande et que les éléments bistables se trouvent en une quelconque des combinaisons d'états de fonctionnement autre que la première combinaison prédéterminée ou la seconde combinaison prédéterminée d'états de fonctionnement. Selon l'invention on peut monter en cascade des circuits diviseurs individuels de façon à obtenir un diviseur de fréquence programmable présentant un nombre total de combinaisons d'état de fonctionnement qui est le produit du nombre des combinaisons de chaque circuit diviseur dans le montage en cascade. Des moyens d'interconnexion entre les connexions de sortie des circuits diviseurs et les moyens de commande d'entrée reliés aurmoyensde déclenchement des circuits diviseurs permettent aux éléments bista bles de chacun des circuits diviseurs,de de n'etre commutés que lorsque le premiersigpl de sortie se trouve présent à 1à connexion de sortie de tous les circuits diviseurs précédents d'ordre moins élévé.D'autres moyens d'interconnexion entre les connexions de sortie des circuits diviseurs et les moyens de commande d'entrée empêchent que les éléments bistables de chaque circuit diviseur autre que le circuit diviseur d'ordre le moins élevé soient commutés lorsque le premier signal de sortie se trouve présent à la connexion de sortie de ce circuit diviseur et aux connexions de sortie de tous les circuits diviseurs d'ordre plus élevé. Des moyens sont également prévus pour relier les connexions de sortie de tous les circuits diviseurs autres que le circuit diviseur d'ordre le moins élevé à la connexion de commande du/circuit de sortie du circuit diviseur d'ordre le moins élevé.Ces moyens sont prévus pour délivrer le second signal de commande à cette connexion de commande seulement lorsque le premier signal de sortie de trouve présent aux connexions de sorti. de tous les circuits diviseurs autres que le circuit diviseur d'ordre le moins élevé. Les connexions de sortie de tous les circuits diviseurs sont reliées à un circuit bistable de commande de préexcitation gracie à des moyens qui sont prévus pour conditionner ledit cirait bistable de commande de préexcitation pour qu'il soit commuté d'un premier état de fonctionnement à un second état de fonctionnement, uniquement lorsque le premier signal de sortie se trouve présent aux connexions de sortie de tous les circuits diviseurs. le circuit bistable de commande de préexcitation est relié aux moyens de programmation de tous les circuits diviseurs gr & e à des moyens qui sont prévus pour permettre audits moyens de programmation de régler les états de fonctionnement des éléments bistables-lorsque le circuit bistable de commande de préexcitation se trouve dans le second état de fonctionnement. Dans chacun des circuits diviseurs les interconnexions dtexcitatiofl sont telles qu'elles permettent de réaliser une séquence de comptage décroissant. Un circuit peut fonctionner comme circuit de comptage binaire complet, c' est-à-dire que le nombre des combinaisons des états de fonctionnement de ce circuit est égal à 2n, n étant le nombre d'éléments bistables du circuit. les interconnexions d'excitation peuvent également entre telles qu'elles permettent une séquence récurrente inférieure à 2n. Par exemple un circuit diviseur utilisant quatre éléments bistables peut avoir des interconnexions d'excitation telles que le circuit agit comme un diviseur décadique de code binaire. D'autres caractéristiques et avantages de l'invention apparaitront an cours de la description qui va suivre. Dans les dessins annexés donnés uniquement à titre d'exemple. - la figure 1 représente le schéma détaillé d'un circuit diviseur de fréquence programmable décadique conforme à l'inventioo - La figure 2 est le diagramme logique équivalent du circuit diviseur de la figure 1; - la figure 3 est un diagramme logique équivalent d'un circuit diviseur de fréquence binaire selon l'invention; - la figure 4 est un diagramme logique d'un diviseur de fréquence utilisant trois circuits diviseurs selon l'invention montés en cascade - la figure 5 est une table des états opératoires et représente un jeu des courbes idéales des conditions de tension que lton trouve dans'le dispositif représenté par le diagramme logique de la figure 4 pendant un cycle opératoire dudit dispositif donné à titre d'exemple. Description détaillée de l'invention. Circuit diviseur de fréquence décadique de la figure 1, Généralités La figure 1 est un diagramme schématique d'un circuit diviseur de fréquence décadique à code binaire selon l'invention. Le circuit comporte un tronçon ou élément de circuit 10 de commande d'entre et de confcrmaton des imp ns cne ayant une borne d'entrée 11 d'impulsions d'horloge ou de rythme à laquelle sont appliqués des impulsions d'horloge ou de rythme et des bornes d'entrée d'inhibition 12 , 13 et 14 prévues pour commander l'élément de circuit ou tronçon de commande d'entrée.Quatre étages bistables 15, 16, 17 et 18 sont montés de façon à recevoir les impulsions de déclenchement du tronçon d'entrée et effectuer un comptage en décroissant de façon continue, selon une séquence de dix combinaisons d'états de fonctionnement desdits étages bistables, de façon à constituer un diviseur de fréquence divisant par dix ou décade . les connexions de sortie venant des étages bistables sont reliées à un tronçon ou élément de circuit de sortie 19. Le tronçon de sortie 19 délivre une impulsion de sortie à sa borne de sortie 20 lorsque des combinaisons particulières de conditions de fonctionnement du circuit ont lieu, ces combinaisons particulières étant commandés par un signal de commande à la borne de commande 21 du tronçon de sortie. Tronçon de commande d'entrée et de conformation des imPul- sions. le tronçon 10 de commande d'entrée et de conformation des impulsions comporte un transistor d'entrée Q1 à émetteur multiple du type NPN, qui constitue une porte d'entrée ET pour le conformateur d'impulsion. les impulsions d'horloge positives appliquées à la borne d'entrée il traversent la porte ET lorsque toutes les bornes d'entrée d'inhibition 12, 13 et 14 sont ouvertes , ou recoivent un signal ayant un niveau de tension relativement élevé. les impulsions d'horloge ou de rythme sont mises en forme par le circuit conformateur d'impulsions de façon à donner des impulsions de déclenchement positives présentant des bords antérieur et postérieur. améliorés. Chaque impulsion de déclenchement apparaît sur les deux conducteurs de sortie 22 et23 du circuit conformateur d'impulsions et est appliquée au circuit de commutation des étages bistables 15, 16, 17 et 18. Etageebistables et interconnexions Chacun des étages bistables est un circuit flip-flop du type J-K, comme il a été décrit dans la demande de brevet aux Etats Unis N 558 319 du 17 Juin 1966 et ayant pour titre 11Circuit logique bistable".Un étage bistable, par exemple le premier étage 15, peut Btre considéré comme étant à l'état de fonctionnement "O" lorsque son premier transistor Sip-flop Q1-1 est non conducteur entre e on autre transistor flip-flop Q13 est conducteur. les transistors flip-flop Q11 et Q13 sont maintenus dans ces états de fonctionnement par les connexions entre leurs collecteurs et les bases des transistors d'entrée flip-flop Q12 et Q10 respectivement qui sont associés aux transistors flip-flop opposés.Lorsque les états de fonctionnement sont inversés et que le transistor Q13 est non-conducteur et le transistor Q11 conducteur, l'étagebistable peut etre considéré comne étant enlittat de fonctionnement "1". L'état de fonctionnement de l'étage bistable est inversé par la réception d'une impulsion de déclenchement, par les conducteurs 22 et 23 du tronçon 10 de commande d'entrée et de conformation des impulsions. L'impulsion de déclenchement est appliquée au circuit de commutation de l'étage bistable. Si le circuit de commutation est conditionné de façon adéquate pour effectuer une commutation, une charge est accumulée pendant l'impulsion de déclenchement. Le circuit de commutation utilise, sur le bord postérieur de l'impulsion, la charge emmagasinée pour inverser les états de fonctionnement des éléments bistables de l'étage. Pendant que se produit une impulsion de déclenchement positive, celui des transistors de commande Q17, Q18 qui est non conducteur, du fait que sa base est reliée à l'émetteur du transistor flip-flop non conducteur Q11 ou Q13 respectivement, permet l'emmagasinage d'une charge dans la jonction base-émetteur du transistor de commutation associé Q15 et Q16 ainsi que dans la capacité de stockage de charge C1 ou C3 associée. le transistor de commande Q17 ou Q18 ayant sa base reliée à l'émetteur du transistor flip- flop conducteur Q11 ou Q13 respectivement,est polarisé à conduction pendant que se produit l'impulsion de déclenchement positive, ce qui provoque le passage du courant dans la résistance associée R13 ou R15 et empêche l'emmagasinage d'une charge dans le transisbr de commutation associé Q15 ou Q16 et dans la capacité d'émmagasinage de charge associée C1 ou C3. Etant donné que les émetteurs des transistors de commutation Q15 et Q16 sont reliés au conducteur 23,la tension à leurs émetteurs augmente, ce qui empoche l'un quelconque des transistors de devenir conducteur pendant l'impulsion de déclenchement. Pendant le passage du bord postérieur de l'impulsion de déclenchement le transistor de commutation Q1 5 ou Q16 ayant une charge emmagasinée dans sa jonction base -émetteur et dans sa capacité associée C1 ou C3, est polarisé à la conduction. Le CounEi traversant le transistor de commutation Q13 ou Q16 a pour effet que le courant traverse la jonction base-émetteur du transistor d'entrée flip-flop Q12 ou Q10 relié à son collecteur. le courant traversant le transistor flip-flop conducteur Q13 ou Q11 dont la base est reliée au collecteur du transistor d'entrée flip-flop concerné est réduit,ce qui déclenche une action de commuation qui inverse les états de fonctionnement des transistors flip-flop.La charge emmagasinée dans la capacité C1 ou C3 sert à maintenir la conduction dans le transistor de commutation Q15-ou 5 ou Q16 pendant un temps suffisant pour assurer la commutation. les trois autres étages bistables 16, 17 et 18 fonctionnent de la même façon pendant chaque impulsion de déclenchement changeant leurs états de fonctionnement lorsque le transistor de commutation et la capacité associée au transistor flip-flop est en condition de non conductibilité et n'est pas empoché de stocker la charge. Par exemple dans le second étage bistable 16, lorsque le transistor flip-flop Q23 est non conducteur et que le transistor flip-flop Q26 est conducteur, le transistor de commande Q30 est polarisé à la non-conduction. Par conséquent pendant une impulsion de déclenchement une charge serait stockée dans le transistor de commutation Q28 et dans la capacité d'emmagasinage de charge C4 de telle sorte que,lors du passage du bord postérieur de l'impulsion de déclenche ment,les états de fonctionnement des transistors flip-flop seraient inversés.Cependant si le transistor qui est monté en parallèle avec le transistor de commande Q30,est polarisé à la non conduction, aucune charge n1 est emmagasinée pendant l'impulsion de déclenchement et les transistors flip-flop ne changent pas d'état de fonctionnement. la base du transistor Q31 est reliée directement à la jonction entre la base du transistor de commande Q17 et l'émetteur du premier transistor flip-flop Q11 du premier étage bistable 15.Ainsi le second étage bistable 16 a une connexion d'entrée telle qu'il est conditionné pour être commuté de 11 état de fonctionnement "0" (transistor flip-flop Q23 nowconducteur, transistor flip-flop Q26 conducteur) à l'état de fonctionnement "1" (transistor flip-flop Q23 conducteur, transistor flip-flop Q26 non conducteur), seulement lorsque le premier étage bistable 15 est à l'état de fonctionnement "0" (transistor flip-flop Q1 1non conducteur, transistor flip-flop Q13 conducteur). les autres transistors sont reliés de la meme façon eh parallèle avec les autres transistors de commande et leurs bases servent de connexion d'entrée reliées.de façon adéquate, aux émetteurs destransistoIsflip-flop. Utilisant la terminologie habituellement utilisée relativement aurcircuitsflip-flop de type J-K, les connexions d'entrée d'un étage bistable qui doivent être alimentées par des signaux appropriés afin de conditionner le circuit pour qu'il commute de l'état de fonctionnement "0" à l'état de fonctionnement 1 sont appelées connexions d'entrée J et les connexions d'entrée qui doivent être alimentées, de façon appropriée, pour conditionner le circuit bistable pour qu'il fasse la commutation de l'état de fonctionnement "1" à l'état de fonctionnement "0" sont appelées entrées K. Dans le circuit diviseur de fréquence représenté à la figure 1, les étages bistables sont interconnectés, de façon adéquate, de façon à conditionner les étages pour effectuer une commutation as ion une séquence récurrente de dix combinaisons d'états de fonctionnement depuis 1001 (états de fonctionnement du premier, second, troisième et quatrième étage bistable 15, 16, 17 et 18 respectivement ) à 0 0 0 0. Les étages bistables 15, 16, 17 et 18 peuvent astre indiqués comme ayant les valeurs 1, 2, 4 et 8 respectivement, lorsqu'ils sont à l'état de fonctionnement "1". La combinaison d'états de fonctionnement 1 0-0 1 correspond à la valeur 9 et la combinaison O C O C correspond à la valeur O.La séquence de combinaisons est un comptage digital à rebours dans l'ordre depuis la valeur 9 jusqu'à la valeur O. Des connexions de sortie sont prévues au second, troisième et quatrième étage bistable 16, 17 et 18 et sont constituées par des conducteurs de sortie 24, 25 et 26 reliés directement aux collecteurs des transistors flip-flop Q26, Q38, et Q52 respectivement. Le niveau de la tension de sortie sur un conducteur est relativement élevé lorsque le transistor flip-flop co@@espon- dant est non-@@@ducteur (étage à l'état de fonctionnement "1" ) et est relativement bas lorsque le transistor flip-flop est conducteur (étage à l'état de functionnement "0"). Un élément de sortie 27 du prem@er étage bist@lle 15 délivre @@ale@ent des niveaux @@ tension @@ sortie @@@@@@@@ à @@@@@@@ @@ @@@@@@ @ @@on @es @ @@@tions de conduction des tr@@@@@@@@@ flip-flop @@ @@ @@@@ @@@enda@ @ @@@@@@@ @@ sortie @@@@@iv@@ @@ @@veau @@ tension de sortie @@@@@@@ement bas, in@@@@@@@ @@@ @@@@@@@ @@ @ l'état @@ @ @@@@@ @@@@@@@ "0" (@@@@@@@@@@ @@@ @@@ @@@@@@@@@@ @@ @@@@ @@@@@@ @@@ @@@@@@@ @@@ pendant le @@@@ @@@@@@@@@@ de l'im@@@@@@@ @@@@@@@@@@@@@@ @@@@@@ que @@@@@@ @@#@@@@ @@@ @@ @@ain @@@@@@ com@ut@ @@ @@@@@ @@ fonctionnement @@@ @@@tat de @onctionnement "0". Ainsi le @@@veau du signal i@@@@@@@@@ @@ @@@@ @onctionnement "@" est déli@@- @@@@@@atem@@@ @@@@ @@@@@ @@ @ @@gation @@@ @ @@@@@@@@ @ l'étage. L'@@@@@@@ de sortie 2@ f@@@tionne de la fa@@@ @@@@ante@ @@@@@ donne que @e tr@@@@@@to@ flip-flop Q13 est @@@@@@@@@@@@@ l@@@@@@ l'@@@@@ @@@@@@@@ est @ l'état @@ fonctionnement @@@ @@@ @@@ @@@trr@ @@ @@@@@ @@ni @@@deux @@@@@@@ @@ @ @@ @@@@@ @@@@@@@@@@ @@@@@@@@@ l'@@@@@ @@@@ @ @@@@@@@@ement une @@@@@@ est @@@@@@@@@ @@@@ @@ transistor @@ @@@@utation @@@ @@ sa capac@@@ de s@@@@@@@ de charge a@@@@@cite @@@ @@ m@me temps une charge est @@@@g@inde également dans le transistor Q20 et dans @@ @apacité @@ stock@@ de charge a@@@@ciée en @@@ @ur le bord postérieur de l'impulsion d@ dé@lenchament, la charge emmagasinée dans la jonction base-@@@@ teur du transistor de commutation Q1@ et dans la capacité C3 provoque l'inversement des états de fonctionnement des transistors flip-flop Q11 et Q13 de la façon qui a été expliquée précédemment. De même sur le bord postérieur de l'impulsion de déclenchement, le transistor Q20 est polarisé à conduction par la charge emmagesinée dans sa jonction base-émetteur et sa capacité en C2. Le courant traverse le transistor Q1, la jonction base -émetteur du transistor Q21 et les résistances R11 et R12, diminuant immédiatement de ce fait la tension au collecteur du transistor Q21. La charge dans la capacité C2 maintient la conduction du transistor Pendant un temps suffisant pour permettreàlacharge emmagasinée dans le transistor de commutation Q16 etàlacapacité C3 d'inversér les états de fonctionnement des transistors flip-flop et maintenir la tension au conducteur de sortie 28 à un niveau relativement bas. Elément de circuit de sortie. Les conducteurs de sortie 28, 24, 25 et 26 des étages bistables sont connectés à l'élément de circuit ou tronçon de sortie 19 du circuit diviseur. Le conducteur de sortie 24 du second étage bistable 16 est relié à un émetteur d'un transistor d'entrée ET Q63 qui sert de porte. L'autre émetteur du transistor ET formant porte est relié à la borne de commande de sortie 21. Les conducteurs de sortie 25 et 26 des troisième et quatrième étages bistables 17 et 18 sont connectés aux émetteurs des transistors d'entrée Q64 et Q65 respectivement. Les collecteurs des trois transistors d'entrée Q63, Q64 et Q65 sont reliés aux bases des transistors diversion Q66 , Q67 et Q68 respectivement, montés en fonction OU avec leurscollecteurs et leurs émetteurs connectés en commun. les collecteurs des transistors inverseurs OU sont reliés, par l'intermédiaire d'une diode D1 permettant la saturation du transistor Q69, à la base de l'autre transistor inverseur Q72. le collecteur du transistor Q72 est relié à la base du transistor Q74, lequel transistor est relié en parallèle avec un second transistor Q75 de façon à constituer un circuit OU. le conducteur de sortie 28 du premier étage bistable 15 est relié à la base du second transistor OU Q75. les transistors Q74 et Q75 sont reliés, comme émetteurs lowers, à la base d'un transistor de sortie Q78 qui a son collecteur relié à la borne de sortie 20 du circuit diviseur. Le transistor Q77 a son émetteur relié à la borne de sortie 20 et sa base reliée, par l'intermédiaire d'une diode Q76 aux collecteurs des transistors Q74 et Q75. le transistor Q77 fonctionne comme commande de charge capacitive pour élever rapidement le niveau de tension à la borne de sortie lorsque le transistor de sortie 78 est commuté de l'état conducteur à l'état non-conducteur. POur que le niveau de tension à la borne de sortie 20 soit relativement élevé (transistor de sortie Q78 non-conducteur), les niveaux de tension aux conducteurs de sortie 28, 24, 25 et 26 des quatre étages bistables 15, 16, 17 et 18 respectivement doivent tous être relativement faibles, ou les niveaux de tension aux conducteurs de sortie 28, 25, 26 des premier , troisième et quatrième étages bistables 15, 17 et 18 respectivement,doivent être relativement bas et le niveau de tension à la borne de commande de sortie 21 doit être relativement bas.Si le niveau de tension à l'un des conducteurs de sortie 28, 25 ou 26 des premier , troisième, ou quatrième étages bistables 15, 17 ou 18 respectivement est élevé, ou si le niveau de tension au conducteur de sortie 24 du second étage bistable 16 est relativement élevé alors que le niveau de tension à la borne de commande de sortie 21 est également relativement élevé, le transistor de sortie Q78 est polarisé à conduction et la tension à la borne de sortie 20 de l'élément de circuit de sortie se trouve à un niveau relativement faible. Le niveau de tension relativement élevé est obtenu àla borne de sortie 20 lorsque les quatre étages bistables se trouvent dans la combinaison 0 0 0 O (valeur 0) d'états de fonctionnement ou lorsqu une tension d'un niveau relativement bas est appli à la borne de commande de sortié 21 et les étages bistables se trouvent dans la combinaison 0 1 0 O (valeur 2) d'états de fonctionnement. La façon dont cette caracifistique est utilisée sera expliquée ci-après au sujet du fonctionnement détaillé du diviseur de fréquence de la figure 4. Etant donné que le circuit diviseur effectue un comptage décroissant, la combinaison d'états de fonctionnement précédant la combinaison 0 0 0 0 est 1 0 0 O (valeur 1) et la combinaison précédant 0 1 0 0 est 1 1 0 O (valeur 39. Dans chaque cas la commutation du premier étage bistable de l'état de fonctionnement "1" à l'état de fonctionnement "0", établit les conditions appropriées provoquant la commutation de l'élément de circuit de sortie 19 et provoque la délivrance de la tension relativement élevée à la borne 20. L'élément de sortie 27 du premier étage bistable 15 délivre le signal d'excitation à l'élément de circuit de sortie 19 sans aucun délai de propagation dans les éléments du premier étage bistable et élimine les problèmes de déclenchement par des signaux paeLites. L'élément de circuit de sortie 19 comporte également un transistor Q73 qui est relié au transistor de commande Q30 du second étage bistable 16. La base du transistor Q73 est reliée aux collecteurs des transistors inverseurs OU Q66, Q67 et Q68. Ce montage assure une fonction NAND entre les conducteurs de sortie 25 et 26 du troisième et du quatrième étages bistables 17 et 18 et une connexion d'entrée J du second étage bistable 16, telle que le second étage histable 16 est empeché d'être commuté de l'état de fonctionnement "0" à l'état de fonctionnement "1" lorsque le troisiè @e et @e @@@trième étagesbistables 17 et 18 sont tous deux à l'état de fonctionnement "0". Circuit de @ise à l'état initial. Le circuit @@@@iseur d@it être mis à l'état initial, c'est-à-@@@@ qu@ @@@s @es etages bistables doive@t être @is à l'état de fonction- nement @@@ par @@ application d'une impulsion de tension relati@@ment @@@@@ @@ @@ @@@@@@@@ @@@@@ à l'état imit@ @@.Dans les conditions @@@@@@@@@ @@@@@@@ @@@@@@ @@@ @@@@@@ @@ tension relati@@@ement @@ @@@@ @@@@@@@@ @@@@ à l'état intial 30. @@@ @@@@@@ @@@@@@@ @@@@@@ la @ne @@@@@@@@ dans le s@@@@ @@@@@ @es @@@@@@ @@@@@@@@ @@@@ @@@@@ @@ tr@@@@@ @@@@@ d'entrée flip-flop @@@@ @@@@@@@@ @@ @@@@ @@@@@@@@@ @@@@@@ent à tr@@@@@ les tra@@@@@@@@ @@@@@@@@@ @@@@ @@@@ @@@@@@@ @ @@@@@@@ @@ @@@@@sion à leurs @@@@@@@@@@, @@@@@@@ @@duit @@@ @@@@@@@@ @@@@@ @@@@@ @@@@@@@nque des pre@@@@@ @@@ @@@@@@@@ @@@@@@@@@ @@@@@@@@@ @@@@@@ @@@@@ Q33, Q49 qui peu@@@@@@ @@@ @@@@@@ @@@@@@ @@@@@@@@ @@@@@ @@@@@topm @@@ @@@@suit. m@@@@@@@ @@@@ é@@@ @@@@@@@@@@@ @@@@@@@ @@@@@ fonctionnement "0". Circuit de @@@@@@ation. @@ @@@@@@ @@ circduit @@@@@@@ à d'une quel@@que des @@@@@ @@ @@@@@@@@@ @@@@@@@@@@ @@@@@ @@@@@ @es étage @@stables @@@ @@@@@@ @@@@@@@@@ @@@@@@@ l'état @@@@@@@@ti@@@@ement "1" a@@@@@@ @@@@@@@ @@@@@@ @@@@ @@@@@@@tion. @@@@ @@@ de@ @tages bistables @@@@@@@ @@@@@@ @@@@ @@@@@@@@ @@@@@ @@@@@ @@@ d'entrée d'excitation Q22, @@@@@@ @@@@ et Q54, des @@ansistor@ a@ant un émetteur relié à une @@@@@ @@@@trée d'excita@@@@@ 31, 32, 33 et 34 respectivement et un second éme@@@@@@ rel@@ @@ @@@@@@ à @@@@ borne de préexcitation 33. Le @@@@ecteur de chaque transistor Q22, Q34, Q48 et Q54 est relié à la base d'un transistor inverseur Q14, Q27, Q39, et Q53 respectivement qui a son collecteur relié à la base du second transistor flip-flop et son émetteur relié à l'émetteur du premier transistor flip-flop de l'étage bistable correspondant.Dans les conditions normales de fonctionnement une tension relativement basse est appliquée à la borne de préexcitation 35, ce qui a pour effet que les transistors inverseurs Q14, Q27, Q39 et Q53 sont polarisés à la non-conduction. Lorsqu'une impulsion ayant un niveau de tension relativement élevé est appliquée à la borne de préexcitation 35 alors qu'un signal de niveau de tension relativement élevé est présent à la borne d'entrée d'excitation, à la borne d'entrée d'excitation 51 du premier étage bistable par exemple, la tension au collecteur du transistor Q22 augmente et le transistor inverseur Q14 est polarisé à conduction. Si l'étage bistable est à l'état de fonction nement"1" (transistor Q11 conducteur et transistor Q13 non conducteur), le passage du courant dans le transistor inverseur Q14 n'a, sur le fonctionnement de l'étage, d'autre effet que l'augmentation du courant dans les résistances R10 et R14.Si l'étage bistable est à l'état de fonctionnement"0" (transistor Q11/ et transistor Q13 conducteur), le courant dans le transistor inverseur Q14 et les résistances R10 et R14 diminue la tension à la base du transistor d'entrée flip-flop Q12 ce qui provoque l'action de commutation qui inverse l'état de fonctionnement de l'étage bistable. Circuit diviseur de fre'-aence dRoad a-ue comme logique de la figure 2. Le fonctionnement général du circuit de la figure 1 comme circuit diviseur de fréquence programmable peut autre compris plus facilement en se référant au diagramme logique de la figure 2. Dans le diagramme logique de la figure 2 certaines des fonctions effectuées individuellement dans le circuit de la figure 1 ont été combinées pour permettre d'obtenir un diagramme simplifié qui est, logiquement parlant,équivalent au circuit de la figure 1. Comme représenté sur la figure 2, le circuit diviseur de fréquence décadique comporte quatre étages bistables 15, 16 , 17 et 18 disposés dans l'ordre et indiquant les valeurs de 1 , 2, 4 et 8 respectivement. Les étages bistables sont des circuits fiip-flop du .type J-K qui sont commutés d'un état de fonctionnement à l'autre par le bord postérieur des impulsions de déclenchement positives appliquées à l'entrée de déclenchement lorsque toutes les connexions d'entrée J-K sont conditionnées de façon adéquate. Les impulsions de déclenchement sont délivrées par les impulsions d'horloge posftivesappliquées à la borne d'entrée 11 de la porte de commande d'entrée ET 10 lorsque les bornes d'entrée d'ihibition 12, 13 et 14 sont ouvertes ou recoivent des signaux d'information appropriés sous forme de niveauxde tension relativement élevés.Les étages bistables sont interconnectés par des connexions, incluant une porte NAND 40, allant de leurs sorties à diverses entrées J et K de façon que le circuit effectue un comptage selon une séquence récurrente de combinaisons d'états de fonctionnement des étages bistables.Le circuit effectue un comptage décroissant par paliers de valeur 1 pour chaque impulsion de déclenchement selon dix combinaisons d'états de fonctionnement, la plus élevée étant 1 0 0 1 indiquant une valeur de 9 et la plus basse étant O 0 0 0 indiquant une valeur de O. Lorsque le circuit est à la combinaison 0 0 0 0 d'états de fonctionnement l'impulsion de déclenchement suivante commute le circuit à la combinaison 1 0 0 1 d'états de fonctionnemext L'élément de circuit de sortie NAND et les portes ET 41 et 42, représentées à la figure 2, sont logiquement équivalents à I'élénent- de circuit de sortie 19 de la figure 1.Lorsque la borne de commande de sortie 21 reçoit un niveau de tension relativement élevé ou est ouverte et que les étages bistables sont à la combinaison 0 0 0 O (valeur 0) d'états de fonctionnement, un niveau de tension relativement élevé apparat à la borne de sortie 20. Lorsque la borne de commande de sortie 21 reçoit un niveau de tension relativement bas et que les étages bistables sont soit à la combinaison 0 0 0 0 avaleur 0) ou à la combinaison 0 I 0 O (valeur 2) d'états de fonctionnement, un niveau de tension relativement élevé apparat à la borne de sortie 20. La borne de mise à l'état initial 30 reçoit normalement un niveau de tension relativement élevé. Une impulsion ayant un niveau de tension relativement bas met le circuit à la combinaison O O O O (valeur 0) d'étatsde fonctionnement. Chacun des étages pistables 15, 16, 17 et 18 peut autre réglé à 1' état de fonctionnement "1" par la coincidence de niveaux de tension relativement élevés aux entrées des portes d'entrée d'excitation 43, 44, 45 et 46 respectivement. Normalement un signal ayant un niveau de tension faible est appliqué à la borne de préexcitation 35 de telle sorte que l'information qui est présente aux bornes d'entrée d'excitation 43, 44, 45 et 46 n'affecte pas l'opération de comptage. En fonctionnement, l'information qui doit être programmée dans le diviseur en réglant les étages bistables est représentée par des niveaux de tension élevés et faibles qui sont appliqués de façon appropriée, aux bornes d'entrée d'excitation 43, 44, 45 et 46. Après que les étages bistables aient été remis à l'état initial (tous ramenés à ltétat de fonctionnement "0"), ou sont, d'une autre façon, la combinaison 0 0 O 0 d'états de fonctionnement, une impulsion positive est appliquée à la borne de préexcitation 35 ce qui a pour effet que les étages bistables sont amenés à la combinaison adéquate d'états de fonctionnement.Chaque impulsion d'horloge positive appliquée à la borne d'entrée 11, alors qu'aucune des bornes d'entrée d'inhibition 12, 13 et 14 se trouve à un niveau de tension relativement bas, produit une impulsion de déclenchement positive qui a pour effet que le circuit diviseur compte régressivement vers la combinaison d'états de fonctionnement 0 0 0 O (valeur O).Si un signal de niveau de tension faible se trouve présent à la borne de commande de sortie 21 lorsque se produit la combinaison d'états de fonctionnement 0 1 0 O (valeur 2), la tension à la borne de sortie 20 s'élève jusqu'à un niveau relativement élevé.Si un signal de niveau de tension élevé se trouve présent à la borne de commande de sortie 21 ou que la borne est ouverte, le niveau de tension à la borne de sortie 20 passe à un niveau relativement élevé lorsqu'à lieu la combinaison d'états de fonctionnement O 0 O O (valeur Zlj. Lorsque ie cli'C'U'it se trouve à la com-na Don d'états de fonctionnement O 0 0 û, l'impulsion de déclenchement suivante commute les étages bistables pour les faire passer à la combinaison d'états de fonctionnement 1 O O 1 (valeur 9), en l'absence de signaux pour prérégler le circuit ou le ramener à l'état initial. Circuit diviseur de fréquence binaire --Diagramme logique de la figure 3. La figure 3 est un diagramme logique d'un circuit diviseur de fréquence binaire identique au circuit diviseur de fréquence décadique de la figure 2, excepté qu'il compte selon une séquence récurrente de 16 combinaisons d'états de fonctionnement des étages' bistables et non pas de dix combinaisons. Le circuit élémentaire 50 de commande d'entrée et de conformation des impulsions, les étages bistables individuels 51, 52, 53 et 54 ainsi que le circuit de programmation peuvent être lesmêmesque ceux représentés dans le diagramme logique de la figure 2 et dans le schéma de la figure 1. Cependant les interconnexions entre les sorties des étages bistables et les entrées J et K sont tels qu'une séquence récurrente de 16 combinaisons d'états de fonctionnement est établie de façon à constituer un diviseur binaire à division par 16. L'élément de circuit de sortie NAND et les portes ET 55 et 56 sont identiques à ceux de la figure 2. Certains des éléments de l'élément de circuit de sortie 19 du circuit de la figure 1 ne sont pas nécessaires car la fonction logique assurée par la porte NAND 40 de la figure 2 n'est pas nécessaire. Le circuit diviseur binaire de la figure 3 fonctionne dune façon identique à celle du circuit diviseur décadique de la figure 2 et compte régressivement vers la combinaison O O O O (valeur O) d'états de fonctionnement à partir d'une combinaison quelconque jusqu'à, y compris, la combinaison 1 1 1 1 (valeur 16) réglée dans les étages bistables par le circuit de programmation. Si un signal de niveau de tension faible se présente à'la borne de commande de sortie 57 lorsque se produit la combinaison d'états de fonctionnement O 1 0 O (valeur 2), la tension à la borne de sortie s'élève jusqu'à un niveau relativement élevé.Si un signal de niveau de tensiondisese présente à la borne de commande de sortie 57 ou que la borne de sortie est ouverte, le niveau de tension à la borne de sortie 58 s'élevée jusqu'à un niveau relative- ment élevé lorsque se produit la combinaison d' états de fonctionnement O û û û (valeur o). Diviseur de fréquence de la figure 4. La figure 4 est un diagramme logique d'un diviseur de fréquence utilisant trois des circuits diviseurs de fréquence représentés aux figures 1 et 2 ou à la figure 3, ces circuits étant montés en cascade de façon à constituer un diviseur de fréquence qui est programmable pour 'effectuer les divisions par tout nombre depuis 2 jusqu'à 3 ordres plus élevés qu'un circuit diviseur unique. Le dispositif peut être étendu, grâce à des circuits additionnels appropriés, pour incorporer tout nombre voulu de circuits diviseurs. Le diviseur compte régressivement depuis les combinaisons d'état de fonctionnement représentant le nombre pre régle de façon à délivrer une impulsion de sortie à la valeur 0. Le dispositif revient de lui-mame automatiquement au nombre préréglé dans le circuit de programmation, puis il compte dégressivement à nouveau jusqu'à la valeur 0. le diviseur utilise certaines caractéristiques des circuits diviseurs individuels décrits d'une façon détaillée ci-dessus de façon à assurer un fonctionnement sûr avec des impulsions d'horloge d'entrée de haute fréquence et de courte durée. Les circuits diviseurs, 61, 62 et 63, se présentant chacun sous la forme d'un circuit intégré unique, sont représentés comme étant disposés dans l'ordre croissant de grandeur . Les impulsions d'horloge sont appliquées à une borne d'entrée 64 et de là aux bornes d'entrée 65, 66 et 67 de chacun des circuits diviseurs.Chaque impulsion d'horloge déclenche un comptage régressif de un palier dans chacun des circuits diviseurs lorsque les tensions aux bornes d'entrée d'inhibition auxquelles sont faites les connexions, sont toutes à un niveau relativement élevé. Les interconnexions venant des bornes de sortie pour inhiber les bornes d'entrée sont prévues pour empêcher qu'un circuit diviseur donné soit déclenché par une impulsion d'horloge , sauf lorsque tous les circuits di'viseuzsd'ordre moins élevé délivrent des signaux de niveau de tension relativement faible aux bornes de sortie.Une borne de commande NAND 68 ayant des entrées venant des bornes de sortie 69 et 70 du second et du roisième circuit diviseur 62 et 63 et une connexion de sortie à une borne d'entrée d'inhibition 71 du second circuit diviseur 62, empêche qu'une impulsion d'horloge ne déclenche un comptage régressif du second cirnuit diviseur lorsqu'un niveau de tension relativement élevé se présente à la fois aux bornes de sortie 69 et 70. Une connexion de sortie venant de la porte de coium'ande NAiNI? 68 et allant à ia borne de commande de sortie 72 du premier circuit diviseur 61 présente un niveau de tension relativement faible à la borne de commande de sortie 72 lorsqu'un. niveau de tension relativement élevé se présente à la fois aux bornes de sortie 69 et 70. Après qu'un nombre ait été réglé dans les circuits diviseurs de fréquence, les impulsions d'horloge ont pour effet que le premier circuit du diviseur de fréquence 61 d'ordre le moins élevé, compte régressivement depuis la valeur réglée jusqu'à la combinaison d'états de fonctionnement O O O O. L'impulsion d'horlogesiivante a pour conséquence que le second circuit du diviseur 62, d'ordre immédiate- ment plus élevé, compte régressivement par 1 et que le premier circuit diviseur de fréquence commute à la combinaison d'états de fonctionnement 1 0 0 1 (valeur 9) (en supposant que les circuits diviseurs sont des circuits décadiques).Les impulsions d'horloge suivantes ont pour effet que le premier circuit diviseur 61 compte dégressivement jusqu'à la combinaison d'états de fonctionnement O O O O et l'impulsion d'horloge qui suit a également pour effet que le second circuit diviseur 62 compte régressivement par pas de 1 et que le premier circuit diviseur de fréquence est commuté à la combinaison d'étatsde fonctionnement 1 0 0 1 (valeur 9). Ceci se répète jusqu'à ce que le second circuit diviseur 62 soit à la combinaison d'états de fonctionnement O O O O. L'impulsion d'horloge qui commute le second circuit diviseur 62 à la combinaison O O O 0, commute le premier circuit diviseur à la combinaison 1 0 0 1 (valeur 9). Le premier circuit diviseur compte à nouveau régressivement jusqu'à la combinaison O O O 0.Le premier et le second circuit diviseur 61 et 62 étant à la fois à la combinaison d'états de fonctionnement O O O G, l'impulsion d'horloge suivante a pour effet que le troisième circuit diviseur 63 compte régressivement par pas de 1. La mame impulsion d'horloge a également. pour effet que le premier et le second circuit diviseur 61 et 62 sont commutés tous deux à la combinaison 1 Q O 1 (valeur 9). Le circuit diviseur continue à fonctionner de cette façon jusqu'à qe que le troisième circuit diviseur 63 soit à la combinaison O G G O. Le compte à rebours continue alors jusqu'à ce qu'une impulsion d'horloge commute le second circuit diviseur à la combinaison O O 0 O et le premier circuit diviseur 61 a la combinaison 1 0 Ol (valeur 9). Etalt donné que les coiillexions' entrée de la porte de commande NS-D 68 sont reliées aux bornes de sortie 69 et 70 du second et du troisième circuit diviseur 62 et 63 qui sont tous deux à un niveau de tension relativement élevé, un signal ayant un niveau de tension relativement faible est appliqué à la seconde borne d'entrée d'inhibition 73 du second circuit diviseur 62, empêchant ainsi que les circuits diviseurs ne soient commutés. le niveau de tension relativement faible venant de la porte de commande NAND 68 est appliqué également à la borne de commande de sortie 72 de l'élément de circuit de sortie du premier circuit diviseur 61.Ainsi, pendant le comptage à rebours suivant,et dernier comptage à rebours, du premier circuit diviseur, lorsque se produit la combinaison d'états de fonctionnement 0 1 0 O (valeur 2), un signal ayant un niveau de tension relativement élevé est appliqué à la borne de sortie 74 du premier circuit diviseur. Lorsque des niveaux de tension relativement élevés sont présents aux bornes de sortie 74, 69 et 70 des trois circuits diviseurs 61, 62 et 63, les entrées J d'un circuit bistable de commande de préexcitation 75 sont toutes conditionnées pour permettre la commutation du circuit de l'état de fonctionnement"0''à l'état de fonctionnement"I". Ainsi l'impulsion d'horloge suivante a pour effet que le premier circuit diviseur 61 est commuté à la combinaison d'états de fonctionnement 1 0 0 O (valeur 1) et que le circuit bistable de commande de préexcitation est commuté de l'état de fonctionnement "O" à l'état de fonctionnement "1". Ceci se produit sur le bord postérieur de l'impulsion d'horloge comme il a été expliqué précédemment. Le niveau de tension relativement élevé venant de la borne de sortie "1" 76 du circuit bistable de commande de préexcitation 75 est appliqué aux bornes de préexcitation 77, 78 et 79 des trois circuits diviseurs. Ainsi les données de programmation représentées par la présence ou par l'absence de niveaux de tension relativement élevés aux bornes d'entrée des données 82 92, autres que la borne d'entrée des données 81 d'ordre le moins élevé du premier circuit du diviseur 61, excitent les étages bistables des circuits diviseurs, excepté pour le premier étage bistable du premier circuit diviseur, aux états de fonctionnement désirés. La borne de sortie t 76 du circuit bistable de commande de préexcitation 75 est reliée également à l'entrée d'une porte d'excitation NAND 95. L'autre entrée de la borne d'excitation N. est reliée à la borne d'entrée des données d' ordre le moins élevé 81 du premier circuit diviseurs La sortie de la porte d'excitation NAND est appliquée à une borne d entre d g fruilibition 96 du premier circuit diviseur 61. La borne entrée d'excitation 97 du premier étage bistable du premier circuit diviseur 61 est maintenue à un niveau de tension faible (représentée à la masse).Ainsi si UP- niveau de tension relativement élevé est présent à la borne d'entrée des données d'ordre le moins élevé 81, indiquant que le premier étage bistable doit être amené à l'état de fonctionnement "1", le niveau de tension élevé à la borne de sortie "1" 76 du circuit bistable de commande de préexcitation 75, a pour effet qu'un niveau de tension faible est délivré à la borne d'entrée d'inhibition 96. Si un niveau de tension relativement faible est présent à la borne d'entrée des données d'ordre le moins élevé 8Q, indiquant que le premier etage bistable doit être amené à l'état de fonctionnement "O", la tension appliquée à la borne d'entrée d'inhibition 96 reste à un niveau élevé. Lorsque le premier circuit diviseur 61 est à la combinaison d'états de fonctionnement 1 0 0 O (valeur 1) et que le circuit bistable de commande de préexcitation est à l'état de fonctionnement "1", impulsion d'horloge suivante qui se produit est la dernière impulsion du nombre programmé.Si un niveau de tension relativement élevé est présent à la borne d'entrée des données d'ordre le moins élevé 81, indiquant que le premier étage bistable doit être amené à l'état de fonctionnement "1", un niveau de tension faible est présent à la borne d'entrée d'inhibition 96, inhibant ainsi l'impulsion d'horloge et empêchant que le premier étage bistable ne soit commuté de l'état de fonctionnement "1".Si le niveau de tension relativement faible est présent à la borne d'entrée des données d'ordre le moins élevé 81, indiquant que le premier étage bistable doit être amené à l'état de fonctionnement "O", le niveau de tension relativement élevé demeure à la borne d'entrée dtinhibition 96, permettant à l'impulsion d'horloge de commuter le premier étage bistable de l'état de fonctionnement "1" à l'état de fonctionnement on. Ainsi l'impulsion d'horloge finale amène l'étage bistable d'ordre le moins élevé du premier circuit diviseur 61 à ltétat de fonctionnement adéquat, achavant la mise en état des étages au nombre programmé pour le cycle de comptage à rebours suivant. Pendant l'impulsion d'horloge finale du cycle une impulsion d'entrée d'un niveau de tension relativement faible est délivrée à la borne de sortie 98 du diviseur par la porte de sortie NAND 99. Sur le bord postérieur de l'impulsion d'horloge finale le circuit bistable de commande de préexcitation 75 est commuté de l'état de fonctionnement "1" à l'état de fonctionnement "0". Ainsi le cycle de comptage à rebours est achevé et le diviseur est amené au début du cycle suivant. Diviseur de fréquence. Exemple snécifique de fonctionnement Les différents conditions se présentant pendant un cycle de fonctionnement du diviseur de fréquence de la figure 4 sont représentés à la figure 5 qui représente les courbes idéales des niveaux de tension en certains points du diviseur et qui comporte une table indiquant les états de fonctionnement des étages bistables individuels, à la suite de chaque impulsion d'horloge du cycle. L'appareil sera décrit, à titre illustratif, comme étant programmé pour une opération de division par 16. Le digit des unités (valeur 6) est entré dans le dispositif en présentant un niveau de tension relativement élevé mxsxxede et troisième bornes d'entrée 82 et 83 du premier circuit diviseur 61. Le digit des dizaines (valeur 1) est entré en présentant un niveau de tansion relativement élevé à la première borne d'entrée des données 85 du second circuit diviseur 62. Un niveau de tension relativement faible est présenté à toutes les autres bornes d'entrée des données du diviseur. Les conditions de l'appareil à la fin de l'impulsion d'horloge (courbe a de la figure 5) qui amène le diviseur à la valeur programmée de 16 sont les suivantes. Etant donné qutil n'y a pas de digit des centaines entré dans le troisième circuit diviseur 63, ce circuit diviseur est à la combinaison d'états de fonctionnement O O O O et la tension à sa borne de sortie 70 est à un niveau de t.ension relativement élevé (courbe d de la figure 5). Etant donné que le troisième circuit diviseur reste à la combinaison d'étatsde fonctionnement O O O O au cours du cycle, ses états de fonctionnement ne sont pas inclus dans la table des états de fonctionnement de la figure 5. Les bornes dé sortie 74 et 69 du premier et du second circuit diviseur 61 et 62 sont à un niveau de tension relativement faible (courbesb et c de la figure 5), délivrant ainsi des signaux d'inhibition à la première borne d'entrée d'inhibition 71 du second circuit diviseur 62 et à la première et à la troisième borne d'entrée d'inhibition 100 et 101 du troisième circuit diviseur 63.La sortie de la porte de commande NAND 68 est à un niveau de tension relativement élevé (courbe e) délivrant un signal d'excitation à la seconde borne d'entrée d'inhibition 73 du second circuit diviseur 62 et un signal de niveau de tension relativement élevé à la borne de commande de sortie 72 du premier circuit diviseur 61. Le circuit bistable de commande de préexcitation 75 est à l'état de fonctionnement "O", délivrantun niveau de tension relativement faible à sa borne de sortie "1" 76 (courbe f). Ainsi un signal d'excitation de niveau de tension relativement élevé est présent à la borne d'entrée d'inhibition 96 du premier circuit diviseur et un niveau de tension relativement élevé est délivré à la borne de sortie 98 du diviseur (orbe g). Les cinq premières impulsions d'horloge du cycle ont pour effet que le premier circuit diviseur 61 compte à rebours depuis la combinaison d1 états de fonctionnement O 1 1 O (valeur 6) à la combinaison 1 0 0 O (valeur 1), comme représenté dans la table 2 de la figure 5. Etant donné ou'au moins une borne d'entrée d'inhibition de chacun des deuz autres circuits diviseurs se trouve à un niveau de tension faible, ces impulsions d'horloge n'ont pas d'effet sur les autres circuits diviseurs0 Sur le bord postérieur de la sixième impulsion d'horloge, le premier circuit diviseur 61 est commuté à la combinaison d'états de fonctionnement O O O O et la tension à sa borne de sortie augmente jusqu'à un niveau de tension relativement élevé (courbe b), délivrant un signal d'excitation à la première borne d'entrée d'inhibition 71 du second circuit diviseur 62. Ainsi la septième impulsion d'horloge affecte à la fois le premier et le second circuit diviseur. Sur le bord postérieur de la septième impulsion d'horloge le premier circuit diviseur 61 est commuté à la combinaison d'état de fonctionnement 1 0 0 1 (valeur 9) et le second circuit diviseur 61 est commuté à la combinaison d'étatsde fonctionnement O O O 0. Ainsi la tension à la borne de sortie 74 du premier circuit diviseur 61 revient au niveau relativement faible (courbe b) et la tension à la borne de sortie 69 du second circuit diviseur 62 passeau niveau relativement élevé (courbe c). Etant donné que les bornes de sortie 69 et 70 du second et du troisième circuit diviseur 62 et 63 sont toutes deux à un niveau de tnnsion relativement élevé (courbe c et d), la sortie de la porte de commande 68 devient faible (courbe e), délivrant ainsi un signal d'inhibition à la seconde borne d'entrée d'inhibition 73 du second circuit diviseur 62 et délivrant un signal de niveau de tension relativement faible à la borne de commande de sortie 72 du premier circuit diviseur 61. Les six impulsions d'horloge suivantes ont pour effet que le premier circuit diviseur 61 compte à rebours depuis la combinaison d'étatsde fonctionnement 1 0 0 1 (valeur 9) à la combinaison 1100 (valeur 3) sur le Ùord supérieur de l'impulsion d'horloge suivante (la 14ième impulsion dans le cycle) le premier circuit diviseur 61 est commuté à la combinaison d' états de fonctionnement 0 1 0 0 (valeur 2). Etant donné que la borne de commande de sortie 72 reçoit un niveau de tension relativement faible de la porte de commande NAND 68 (courbe e), la comrnutation du premier circuit diviseur 6 la combinaison d' états de fonctionnement 0 1 0 O a pour effet qu'une tension relativement élevée est appliquée à sa borne de sortie 74 (courbe b). Ainsi les bornes de sortie 74, 69 et 70 des trois circuits diviseurs étant à un niveau de tension relativement élevé, toutes les entrées J du circuit bisable de commande de préexcitation 75 sont conditionnées pour permettre la commutation de cet étage par l'impulsion d'horloge suivante Sur le bord postérieur de la quinzième impulsion d'horloge le premier circuit diviseur 61 est commuté à la combinaison 1 0 O O (valeur 1) ce qui a pour effet que la tension à la borne de sortie revient au niveau relativement faible (courbe b). De meme sur le bord postérieur de la quinzième impulsion d'horloge le circuit bistable de commande de préexcitation 75 est commuté de l'état de fonctionnement "O" à l'état de fonctionnement "1", délivrant ainsi un niveau de tension élevé à sa borne de sortie "1" 73 (courbe f). Cette tension est appliquée à la porte de sortie NAND 99, à la porte d'excitation NAND 95 et aux bornes de préexcitation 77, 78, 79 de tous les circuits diviseurs. Le niveau de tension relativement élevé aux bornes de préexcitation 77, 78 et 79 fait entrer les données de programmation appliquées aux bornes d'entrée des données 82...92, sous forme de niveaux de tension élevés et faibles dans les circuits diviseurs pour exciter tous les étages bistables, excepté l'étage bistable d'ordre le moins élevé du premier circuit diviseur. Etant donné que le nombre programmé est 16, le second et les troisième étage bistable du premier circuit diviseur 61 sont amenés à l'état de fonctionnement "1" et le premier étage bistable du second circuit diviseur 62 est amené à l'état de fonctionnement "1". Pendant la seizième impulsion d'horloge un niveau de tension relativement faible est appliqué à la borne de sortie 98 (courbe g) de la porte de sortie 99. Etant donné qu'un niveau de tension faible est présent à la borne entrée des données d'ordre le moins élevé 81 et par conséquent qu'un signal d'excitation et non pas un signal d'inhibition est appliqué à la borne d'entrée d'inhibition 96 du premier circuit diviseur par la porte d'excitation NAND 95, la sizième impulsion d'horloge affecte également le premier circuit diviseur. Ainsi, sur le bord postérieur de la seisième impulsion d'horloge, le premier étage bistable du premier circuit du diviseur est commuté à l'état de fonctionnement'D", achevant le réglage de tous les circuits diviseurs au nombre programmé 16. De meme pendant le bord postérieur de la seizième impulsion d'horloge le circuit bistable de commande de préexcitation 75 est commuté à l'état de fonctionnement "O". Ainsi, immédiatement après la sizième impulsion d'horloge qui délivre une impulsion de sortie unique à la borne de sortie 98, le diviseur est conditioend pour le cycle suivant de comptage à rebours pour le nombre programmé 16. Bien entendu l'invention n1 est nullement limité aux modes de réalisation décrit et représenté qui n'ont été donnés qu'à titre d'exemple. En particulier, elle comprend tous les moyens constituant des équivalents techniques des moyens décrits9 ainsi que leurs combinaisons, si celles-ci sont exécutées selon l'esprit de I 'invention REVENDICATIONS 1. - Circuit diviseur de fréquence caractérisé en ce qu'il comporte, en combinaison,une pluralité d'éléments bistables commandés par des moyens de déclenchement et interconnectés par des moyens d'excitation prévus pour les conditionner de façon qu'ils soient commutés selon une séquence récurrente prédéterminée de combinaisons d'états de fonctionnement, des moyens de programmation pour amener lesdits éléments bistables à une combinaison quelconque et un circuit de sortie prévu pour délivrer, lorsqu'il reçoit un premier signal de commande, un premier signal de sortie lorsque les éléments bistabîes sont en une première combinaison prédéterminée et un second signal de sortie lorsque lesdits éléments bistables sont en une combinaison autre que la première combinaison précitée, et pour délivrer, lorsqu'il reçoit un second signal de commande, le premier signal de sortie lorsque les éléments bistables sont soit à la première combinaison prédéterminée soit en une seconde combinaison prédéterminée et pour délivrer le second signal de sortie lorsque les éléments bistables sont en une combinaison quelconque autre que la première et la seconde combi naisooe prédéterminéesprécitées. 2. - Circuit selon la revendication 1 caractérisé en ce que lqfiircuit de sortie précité comporte des premiers moyens de colncidence reliés à la connexion de commande du circuit' de sortie précité et à l'un des éléments bistables et des seconds moyens de cotncidence reliés à la sortie des premiers moyens de coTnci- dence précités, aux éléments bistables autres que 11 élément bistable précité et à la connexion de sortie dudit circuit de sortie. 3. - Circuit selon la revendication 2 caractérisé en ce que les premiers moyens de coincidence précités sont prévus pour délivrer, lorsque ledit premier signal de commande est présent à la connexion de commande dudit circuit de sortie, un premier signal lorsque l'élément bistable précité se trouve dans l'un des états de fonctionnement et un second signal lorsque ledit élément bistable se trouve dans l'autre état de fonctionnement et pour délivrer le premier signal lorsque ledit second signal de commande est présent à la connexion de commande dudit circuit de sortie. 4. - Circuit selon la revendication 2 caractérisé en ce que les seconds moyens de colncidence précités sont prévus pour délivrer le premier signal de sortie lorsque chacun des autres éléments bistables précités est dans l'un des états de fonctionnement et que le premier signal se trouve présent à la connexion de sortie desdits premiers moyens de coùicidence et pour délivrer le second signal de sortie lorsque l'un quelconque des autres éléments bistables précités est dans l'autre état de fonctionnement ou que le second signal se trouve présent à la connexion de sortie desdits premiers moyens de cdEcidence. 5. - Circuit selon la revendication 1 caractérisé en ce qu'il comporte en outre des moyens de commande d'entrée reliés auxmoyers de déenchement précités et prévospour provoquer un changement d'état desdits éléments bistables sous l'action d'un signal prédéterminé. 6. - Circuit selon la revendication s caractérisé en-ce que les moyens de déclenchement précités comportent une pluralité de moyens de commutation,chacun étant relié à l'un des éléments bistables précités et recevant les impulsions de déenchement, ces moyens de commutation étant prévus pour commuter les éléments bistables de l'une quelconque des combinaisons de la séquence précitée à la combinaison suivante à la fin d'une impulsion de déclenchement. 7. - Circuit selon la revendication 6 caractérisé en ce que les moyens de programmation précités comportent des moyens de coincidence prévus pour transférer aux éléments bistables l'information qu'ils recoivent et amener lesdits éléments bistables à la combinaison présélectionnée. 8. - Circuit selon la revendication 5 caractérisé en ce que les moyens de commande d'entrée précités comportent des moyens de coincidence reliés à une borne d'entrée recevant des impulsions d'horloge, à des bornes d'entrée recevant les signaux d'information et à des moyens de connexion de déclenchement et prévus pour délivrer une impulsion de déclenchement auxdits moyens de connexion de déclenchement en réponse Une impulsion d'horloge lorsqu'une combinaison prédéterminée de signaux d'information est présente aux bornes d'entrée des signaux d'information. 9. - Système diviseur de fréquence comportant, en combinaison, une pluralité de circuits diviseurs selon la revendication 5 caractérisé en ce qu'il comporte des moyens pour appliquer des impulsions d'horloge simultanément auxmoyensde commande d'entrée de tous les circuits diviseurs, des premiers moyens pour délivrer un signal prédéterminé à chaque circuit diviseur uniquement pendant que se produit une impulsion d'horloge pendant que ledit premier signal de sortie est présent aux connexions de sortie de tous les circuits diviseurs d'ordre le moins élevé, des seconds moyens pour empêcher que le signal prédéterminé n, arrive à un circuit diviseur autre que le circuit diviseur d'ordre le moins élevé lorsque ledit premier signal de sortie est présent à la connexion de sortie de ce circuit diviseur et aux connexions de sortie de tous les circuits diviseurs d'ordre plus élevé, des moyens pour délivrer le second signal de commande à la connexion de commande du circuit de sortie du circuit diviseur d'ordre le moins élevé lorsque le premier signal de sortie est présent aux connexions de sortie de tous les circuits diviseurs autre que le circuit diviseur d'ordre le moins élevé, des moyens prévus pour conditionner un circuit bistable de commande de préexcitation pour le faire passer d'un premier à un second état de fonctionnement seulement lorsque ledit premier signal de sortie est présent aux connexions de sortie de tous les circuits diviseurs, des moyens pour délivrer des impulsions d'hrloge audit circuit bistable et le faire passer d'un état de fonctionnement à l'autre lorsqu'il est conditionné pour la commutation et des moyens prévus pour permettre aus moyens de programmation précités d'amene~ les ,XlémznVa bistables des circuits diviseurs à des états de fonctionnement déterminés lorsque le circuit bistable de commande de pré excitation est dans le second état de fonctionnement. 10. - Système diviseur de fréquence selon la revendication 9 caractérisé en ce qu'il comporte,en outre,des moyens pour appliquer des impulsions d'horloge à une porte de sortie reliée au circuit bistable de commande de préexcitation, et prévus poug que ladite porte, de sortie délivre un signal de sortie prédéterminé pendant une impulsion d'horloge alors que le circuit bistable de commande de pré excitation précité se trouve dans le second état de fonctionnement. 11. - Système diviseur de fréquence comportant, en combinaison, une pluralité de circuits diviseurs selon la revendication 8 caractérisé en ce qu'il comporte des moyens pour appliquer des impulsions d'horloge simultanément aux bornes d'entrée d'impulsions d'horloge de tous les circuits diviseurs, des premiers moyens prévus pour délivrer la combinaison prédéterminée de signaux d'information aux bornes de chaque circuit diviseur seulement lorsque ledit premier signal de sortie est pressent aus connexions de sortie de tous les circuits diviseurs d'ordre le moins élevé, & s seconds moyens prévus pour empêcher l'arrivée de la combinaison prédéterminée de signaux d'information aux bornes de chaque circuit diviseur autre que le circuit diviseur d'ordre le moins élevé lorsque ledit premier signal de sortie est présent à la connexion de sortie de ce circuit diviseur et aux connexions de sortie de tous les circuits diviseurs d'ordre plus élevé, des moyens prévus pour délivrer ledit second signal de commande à la connexion de commande circuit de sortie du circuit diviseur d' ordre le moins élevé, uniquement lorsque ledit premier signal de sortie est présent aux connexions de sortie de tous les circuits diviseurs autres que le circuit diviseur d'ordre le moins élevé, un circuit bistable de commande de pré excitation muni de moyens de commutation prévus pour changer son état de fonctionnement à la fin de l'impulsion d'horloge, des moyens prévus pour conditionner ledit circuit bistable de commande de préexcitation pour qu'il passe du premier au second état de fonctionnement uniquement lorsque ledit premier signal de sortie est présent aux connexions de sortie de tous les circuits diviseurs, des moyens pour appliquer des impulsions d'horloge audit circuit bistable de commande de préexci- tation et des moyens de préexcitation prévus pour permette aux m@- yens de programmation d'amenerles éléments bistables du circuit diviseur à des états de fonctionnement déterminés lorsque le circuit bistable de commande de préexcitation est dans le second état de fonctionnement. 12. - Système diviseur de fréquence selon la revendication 11 caractérisé en ce qu'il comporte en outrs des moyens pour appliquer des impulsions d'horloge à la borne d'entrée d'une porte de sortie prévue pour délivrer un signal de sortie prédéterminé pendant une impulsion d'horloge alors que le circuit bistable de commande de préexcitation précité est dans le second état de fonctionnement. 13. - Système diviseur de fréquence selon la revendication 11 caractérisé en ce que les moyens de préexcitation précités comportent les moyens de connexion prévus pour que les moyens de coincidence précités transfèrent le signal d'information aux moyens d'entrée de programmation de tous les éléments bistables des circuit s diviseurs autres que le second élément bistable du circuit diviseur ordre le moins élevé lorsque le circuit bistable de commande de préexcitation est dans le second état de fonctionne- ment et des moyens pour empêcher l'arrivés de la combinaison prédéterminée de signaux d'information aux bornes d'entrée des moyens de commande d'entrée du circuit du diviseur d'ordre le moins élevé lorsque ledit second élément bistable du circuit diviseur d'ordre le moins élevé doit être amené au second état de fonctionnement et que le circuit bistable de commande de préexci tation est dans le second état de fonctionnement. 14. Système diviseur de fréquence selon la revendication 13 caractérisé en ce qu'il comporte,en outre,un circuit'de porte de sortie prévu pour délivrer un signal de sortie prédéterminé lorsqu'il reçoit une impulsion d'horloge alors que le circuit bistable de commande de préexcitation est dans le second état de fonctionnement.