L'invention concerne un système de transmission numérique et plus particulièrement un système de restitution du rythme de bit pour un tel système. La réception d'une information numérique implique. la connaissance ou la restitution de la fréquence de bit ou "rythme de bit". Cette restitution dépend en particulier du codage utilisé pour transmettre l'information numérique. Certains codages tels le "codage non retour à zéro" (codage NRZ) ou le "codage retour à zéroît (codage RZ) permettent la régénération relativement facile du rythme de bit par contre ils impliquent une énergie maximale à ttans mettré sur la fréquence zéro. L'obligation de transmettre la composante continue étant parfois gênante, on préfère, pour éviter cette difficulté, utiliser le codage par états de phase ou par sauts de phase. On appelle codage par états de phase le procédé qui consiste à attribuer à un bloc de un ou plusieurs symboles binaires un état de phase d'un signal périodique et on appelle codage par sauts de phase le procédé qui consiste à faire correspondre à un bloc de un ou plusieurs symboles binaires une transition ou une non-transition de phase entre deux états successifs du méme signal périodique. Cependant lorsqu'une information numérique est codée par états de phase ou par sauts de phase, les méthodes utilisées pour restituer le rythme de bit laissent persister une ambiguité sur la phase de ce dernier. Dans le cas d'un codage biphase, par exemple, cette ambiguité est de n. Aussi un objet de la présente invention est un système permettant de lever l'ambiguité sur la phase du rythme de bit à partir d'un message codé par états de phase ou par sauts de phase. Selon une caractéristique de l'invention, le système de restitution du rythme de bit à partir d'un message codé par états de phase ou par sauts de phase comprend - une boucle de verrouillage en phase asservie sur une fréquence multiple de la fréquence de bit, et fournissant un signal de référence à la fréquence de bit - des moyens pour détecter les transitions de phase dans ledit message codé et fournir un signal représentatif des instants desdites transitions - des moyens pour déterminer phase dudit signal de référence par rapport audit message codé. Le nombre de valeurs possibles du déphasage entre le signal de réfé N rence et le message est connu. Dans le cas, par exemple, d'un codage à 2 états de phase, les valeurs possibles du déphasage sont N k. N avec k = {O, 1,..., 2 - 1} . Aussi le principe de la présente invention est le suivant : On détermine à l'aide du signal de référence et du message transmis les instants d'apparition des transitions de phase dans ledit message et on compare les instants des transitions avec des signaux, chacun ayant la même fréquence que le signal de référence mais présentant avec celui-ci une des valeurs possibles de déphasage. La corncidence de l'un de ces signaux avec le signal représentatif des transitions de phase permet d'en déduire la phase du signal de référence. D'autres objets, caractéristiques et avantages de la présente invention apparaîtront au cours de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints dans lesquels - la figurel.areprésente un nombre binaire - la figurel.bmontre le procédé de codage à deux états de phase du nombre binaire de la figure l.a - la figurel.c montre le procédé de codage par sauts de phase du mdme nombre binaire - la figure 2 montre un schéma d'un système de restitution du rythme de bit pour des messages codés par états u phase ou par sauts de phase tels que ceux des figures l.b et l.c - la figure 3 représente un diagramme des différents signaux qui apparaissent dans le système de la figure 2. Les figuresl.b etl.çmontrent les deux procédés de codage qui peuvent être utilisés pour un système tel que celui de la figure 2 prévu pour traiter des messages issus d'un codage biphase. On appellera par la suite codage biphase- soit un codage par sauts de phase de , soit un codage à deux états de phase. Le codage par états de phase fait correspondre une phase d'un signal carré à un état logique -; la phase O dudit signal peut, par exemple, correspondre au bit O tandis que la phase it correspond au bit 1 du message transmis. Dans le codage par sauts de phase c'est la transition ou la non- transition de phase entre deux périodes consécutives qui est significative : ainsi, par exemple, un bit O n'entratne aucun saut de phase tandis qu'un bit 1 du message transmis entraine un saut de phase de s. Au cours de l'étude du système de la figure 2, on supposera, sans que cela soit limitatif de l'invention, que le message transmis est codé par sauts de phase de w. Le système comporte - une boucle de verrouillage en phase classique 1 asservie sur la fréquence double du rythme de bit qui fournit à partir du message reçu S un signal carré de référence F de même fréquence que le message transmis S et dont la phase n'est connue qu'd Tr près par rapport audit message S - des moyens de détection des transitions de phase 2 pour déterminer à partir du message S et du signal de référence F les instants d'apparition desdites transitions de phase dans le message S - des moyens de décision 3 de la phase du signal de référence F par rapport au message S. Le message S représente un nombre binaire codé par sauts de phase de x, il peut résulter de la démodulation d'une onde porteuse dans une chaine de transmission numérique. La fréquence de ce message est doublée par le circuit multiplicateur de fréquence 12 après filtrage par le circuit 11. Le signal ainsi obtenu à la sortie du circuit 12 ne présente plus de transition de phase et il est alors utilisé dans la boucle de verrouillage en phase proprement dite qui comprend un circuit comparateur de phase 13 qui commande un oscillateur controllé par tension 15 dont la sortie est appliquée audit comparateur 13 fermant ainsi la boucle Un filtre de boucle 14est inséré entre le comparateur 13 et l'oscil- lateur 15. La sortie de l'oscillateur 15 est également appliquée à un circuit diviseur de frequence 16 qui fournit alors un signal de référence F à la fréquence du message S.Le signal de référence F et message S sont appliqués au circuit multiplicateur 21 dont la sortie est reliée à un circuit intégrateur 22, lequel est remis à zéro par un signal 2F constitué par un train d'im- pulsion à une fréquence double de celle du signal de référence F et qui peut, par exemple, être fourni par l'oscillateur 15 de la boucle de verrouillage en phase 1. Les signaux de sortie du circuit 22 sont appliqués à un registre à deux étages 23 destiné à garder la trace de deux états de sortie successifs-du circuit 22. Ces deux états successifs sont comparés dans le circuit 24 qui réalise la fonction "OU exclusif". Le signal de sortie du circuit 24 est mis en produit avec le signal 2F -par le circuit ET 31.Les circuits NON-ET 32 et 33 reçoivent à une entrée le signal de sortie du circuit ET 31, et à l'autre les signaux F1 et F2 respectivement. Ces signaux Fl et F2 sont à la mame fréquence que le signal de référence F mais présentent entre eux une différence de phase de s. Les sorties des circuits 32 et 33 notées respectivement X et Y sont appliquées à une bascule constituée par les circuits NON-ET 34 et 35 dont unie sortie est connectée à l'entrée d'un circuit compteur-décompteur 36. Les différents signaux qui apparaissent dans le système de la figure 2 sont montrés à la figure 3. Un-exemple d'information numérique est montré sous la forme dtune succession de bits O et. l. Le signal S représente cette information après codage par sauts de phase de n. Le signal F est dérivé du signal 2F fourni par l'oscillateur 15, ce signal F est obtenu en sortie du circuit diviseur 16. Le signal noté S.F représente l'état de la sortie du circuit multiple cateur 21. La succession de O et de 1 est obtenue après intégration du signal S.F par le circuit 22 pendant chaque période du signal 2F, elle représente la suite des états successifs rangés dans le premier étage (ler et.) puis dans le deuxième étage (2e et.) du registre 23.Les signaux XOR et XOR.2F sont les signaux de sortie des circuits logiques-24 et 31 respectivement. Les signaux F1 et F2 sont des signaux impulsionnels déphasés de w l'un par rapport à l'autre, le signal F2 est en phase avec le signal F. Les signaux de sortie X et Y des circuits logiques 32 et 33 respectivement sont également représentés à la figure 3. Nous allons étudier de quelle manière s'effectuent d'une part les transitions de phase dans le message S, et d'autre part la détermination de la phase du signal de référence F. Le circuit multiplicateur 21 qui effectue le produit du signal de référence F et du message S permet de mettre en évidence les transitions de phase du message S. En effet, la sortie du circuit 21 change d'état à chaque transition de phase du message S. Les circuits 22, 23 et 24 permettent de fournir un signal représentatif de ces transitions. L'intégrateur 22 est remis à zéro à la fréquence du signal 2F, si cette fréquence est trop élevée pour permettre une remise à zéro du circuit on peut disposer plusieurs circuits intégrateurs qui seront alors utilisés successivement.Les états de sortie du circuit 22 sont appliqués au registre à deux étages 23 de telle sorte que I'état.du deuxième étage recopie l'état du premier étage à la période d'intégration précédente. Les états des premier et deuxième étages sont comparés dans le circuit "OU exclusif" 24 qui délivre sur sa sortie un signal lorsque les deux états sont différents, c'est-à-dire chaque fois qu'il y a eu une transition de phase. Ce signal de sortie du circuit 24 est mis sous forme impulsionnelle par le circuit ET 31 qui reçoit également les impulsions du signal 2F. Il convient de noter que le diagramme des signaux de la figure 3 ne tient pas compte des retards introduits par les différents circuits des sousensembles 2 et 3. En fait, ces retards existent mais sont parfaitement connus une fois définie la logique du système. Le signal de sortie du circuit 31 (signal XOR.2F) représente les instants d'apparition des transitions de phase dans le message S et le sousensemble 3 permet de savoir si celles-ci sont ou non synchronisées avec le signal de référence F. Pour cela le signal XOR.2F est comparé aux signaux F1 et F2 ; F2 est en phase avec le signal de référence F tandis que F1 est déphasé de T par rapport à celui-ci. Ainsi selon la phase du signal F par rapport au message S, le signal XOR.2F est recopié (à la polarité près) en X ou en Y (en X dans le cas de la figure 3). En pratique le message S peut comporter des erreurs dues à la transmission, à la démodulation, etc. c'est-à-dire qu'il peut présenter des transitions de phase intempestives. Cela se traduira par des impulsions à la fois sur les sorties X et Y. Les circuits 34, 35 et 36 permettent dans ce cas de lever l'indétermination. Les portes "NON-ET" 34 et 35 constituent une bascule mise en l'état 1 à chaque impulsion négative produite en Y et en l'état O à chaque impulsion négative produite en X. Le circuit compteur-décompteur 36 permet de savoir sur quelle sortie X ou Y est produit le plus grand nombre d'impulsions. En effet, si le circuit 36 est initialisé à la moitié de sa capacité et qu'il est forcé en comptage ou en décomptage au rythme de signaux d'horloge H de même fréquence que le signal 2F, par exemple,par les états 1 ou O respectivement de la sortie de la porte 35, l'état du compteur indique alors la sortie X ou Y à prendre en compte. Dans l'exemple considéré, si la valeur du compteurdécompteur 36 est inférieure à la moitié de sa capacité totale, la sortie X doit alors être prise en compte. Dans le cas contraire, ctest la sortie Y qui est significative. Ce qui a été montre pour un codage biphase est valable pour des codages multiphase, c'est-à-dire présentant 2N états de phase possibles (avec N > 1), en respectant les conditions suivantes : la boucle de verrouillage N en phase est asservie à 2 fois la fréquence de bit, la période d'intégration N est égale à 1/2 fois la période du signal de référence. La détermination de la phase du signal de référence est d'autant plus complexe que le degré d'ambi guetté est plus élevé.Les signaux F1, F2,..., F2N > deux consécutifs présentant entre eux un déphasage de N s correspondant aux différents déphasages possibles entre le signal de référence et le message transmis, sont nécessaires pour lever l'ambiguSté de phase. Dans le cas d'un codage phase, on peut remarquer que le circuit multiplicateur tel que 21 n'est pas indispensable. En effet, si le message S est appliqué directement à l'intégrateur 22, une transition de phase dans le message S aura pour effet d'obtenir en sortie de l'intégrateur deux états consécutifs identiques, ce qui sera mis en évidence, par exemple, à l'aide d'un registre à deux étages tel 23 et d'un circuit "NON-OU exclusif" à la place du circuit 24 ; la logique du sous-ensemble 3 reste alors identique puisque le signal obtenu en sortie du circuit "NON-OU exclusif" est identique à celui du circuit 24 dans le cas de la figure 2. Bien que les principes de la présente invention aient été décrits en relation avec un exemple particulier de réalisation, il est clair qu'elle n'est pas limitée audit exemple et qu'elle est susceptible d'autres variantes ou modifications sans sortir de son domaine. REVENDICATIONS 1. Système de restitution du rythme de bit à partir d'un message codé N par 2 états de phase ou par sauts de phase de 2N caractérisé en ce qu'il comprend N - une boucle de verrouillage en phase asservie sur 2 fois la fréquence de bit et fournissant un signal de référence à ia fréquence de bit - des moyens de détection des transitions de phase dans ledit message codé fournissant un signal représentatif des instants d'apparition desdites tran sitions - des moyens pour déterminer la phase dudit signal de référence par rapport audit message codé. 2. Système de restitution du rythme de bit selon la revendication 1 caractérisé en ce que lesdits moyens de détection comprennent - un circuit multiplicateur recevant ledit signal de référence et ledit message codé - un circuit intégrateur intégrant le signal de sortie dudit circuit multipli N cateur sur une période égale à 112 fois la période dudit signal de référence; - des moyens logiques d'obtention dudit signal représentatif des instants d'apparition des transitions à partir du signal de sortie dudit circuit inté grateur. 3. Système de restitution du rythme de bit selon la revendication 2 caractérisé en ce que, dans le cas d'un codage biphase lesdits moyens logiques comprennent - un registre à deux étages conservant la mémoire des deux derniers états de sortie dudit circuit intégrateur - un circuit "OU exclusif" dont les entrées sont reliées aux sorties des deux étages dudit registre et délivrant ledit signal représentatif des instants d'apparition des transitions de phase. 4. Système de restitution du rythme-de bit selon l'une quelconque des revendications 1, 2 ou 3 caractérisé en ce que dans le cas d'un codage biphase lesdits moyens pour déterminer la phase comprennent - un circuit ET recevant ledit signal représentatif des transitions de phase et un premier signal impulsionnel en phase avec ledit signal de référence mais de fréquence double de celle de ce dernier ; ; - un premier circuit NON-ET recevant le signal de sortie dudit circuit ET et un deuxième signal impulsionnel en phase avec ledit signal de référence et de mEme fréquence - un deuxième circuit NON-ET recevant ledit signal de sortie du circuit ET et un troisième signal impulsionnel en opposition de phase avec ledit signal de référence et de même fréquence - une bascule dont l'état de sortie indique l'entrée qui a reçu des impulsions, les entrées de ladite bascule étant chacune reliée à la sortie d'un circuit NON-ET - un circuit compteur-décompteur commandé en comptage ou en décomptage par ladite bascule.