i 2137583 La présente invention concerne un compteur et, plus particulièrement, un compteur agencé de façon à permettre une intégration facile des circuits. Les progrès importants apportés récemment à la technique 5 des circuits intégrés a entraîné une réduction considérable des dimensions des éléments constitutifs qui y sont inclus, ce qui permet d'accroître les fonctions des circuits intégrés dans une plaquette de semi-conducteur ayant une surface spécifique prédéterminée. En outre, la surface spécifique d'une plaquette 10 de semi-conducteur et, en conséquence, d'une micro-plaquette de semi-conducteur pourant être fabriquée en grande série a augmenté. Ceci a conduit à une augmentation importante des fonctions des circuits intégrés et a rendu possible l'intégration sur une même plaquette de semi-conducteur d'un nombre important de divers 15 circuits remplissant des fonctions différentes et compliquées (Large Seale Intégration). Da ce fait, les nombreux circuits utilisés, par exemple, dans un calculateur électronique du type à clavier peuvent être intégrés de façon compacte dans un petit nombre de micro—plaquettes de semi-conducteur. Ceci est valable 20 pour un compteur à n-rangs utilisé dans un compteur de rythme ou compteur d'adresse indispensable dans un calculateur électronique. Un compteur à n-rangs comporte généralement tin nombre (n-l) de circuits bistables ou bascules reliés en cascade et dont les signaux de sortie sont renvoyés au premier circuit bistable 25 ou bascule par l'intermédiaire d'une porte ET d'un inverseur. Une seule des n-l bascules reste normalement à une position 1 et les bascules restantes à une position 0. Pendant le fonctionnement, la position 1 est avancée successivement sur la totalité de l'ensemble des circuits bistables par des impulsions d'horloge. 30 Un compteur à n rangs du type mentionné ci—dessus nécessite un nombre (n-l) de signaux de rétroaction de telle sorte que lorsque n a une grande valeur, les conducteurs acheminant les signaux de rétroaction occupent un espace accru. On va maintenant supposer que n est égal à 16, que le conducteur de rétroaction 35 a une largeur de 8 microns et que l'espace entre conducteurs est de 8 microns. Pour acheminer les signaux de rétroaction, il faudra donc un espace égal à 15 x 2 x 8 = 240 microns. Cet espace à lui seul correspond à, plus des deux tiers de l'espace occupé par les circuits autres que ceux servant à l'acheminement des signaux 40 de rétroaction. En conséquence, un compteur utilisant de nombreux 72 16232 a 2137583 signaux d® rétroaction, ne paraît pas convenir pour une intégration des circuits. Dans les-compteurs de la teehnique antérieure, une valeur accrue de n, c'est-à-dir© un nombre important de bits, nécessi-5 tait l'augmentation des dimensions des éléments constitutifs d'une façon sensiblement proportionnelle à la valeur de n et, par conséquent, entraînait une consommation d'énergie propor-tionnelle à la valeur d© a « C'est pourquoi la présente invention a pour objet un 10 compteur conçu pour une intégration des circuits par réduction à un minimum du nombre requis de signaux d® rétroaction. Un autre but de la présente invention réside dans l'obtention d'un compteur capable de fonctionner avec une faible consommation d'énergie bien qu'un grand nombre de bits puisse être 15 traité. Conformément à la présente invention, la demanderesse a créé un compteur à n-rangs comprenant s (a) des promières e®llul®s de mémoire qui comportent chacune des première et seeonde bornes d'entrée et une borne de sortie 20 et dont n-2 sont reliées en cascade, la borne da sortie de la pr«mière cellule d® mémoire étant relié® à la première borne d'entrée de la cellule d® mémoire venant immédiatement à la suite, la première cellule d® mémoire (l) émettant, en tant que signal de sorti® à sa borne d® sortie, un signal d'entrée 25 appliqué à sa premier® borne d'entrée, cela avec un retard d'une durée prédéterminée ®t lorsque la seconde borne d'entrée se trouve à un premier niveau de tension et (2) remettant à zéro le signal de sortie à la borne de sortie, lorsque la seconde borne d'entrée se trouve à un second niveau de tension, (b) une 30 seconde cellule de mémoire qui comporte une borne d'entrée et une borne de sorti® et est intercalée entre les unités antérieur® et postérieure, e1 est-à-dire entre les première et cLernièr®, unités des premières cellules de mémoire.reliées en cascade, la second® eelltilô de mémoire émettant, en tant que signal d® 35 sorti® à sa borne de sortie, un signal Rentrée appliqué à sa borne d'entrée, eelaaves nn retard d'une durée prédéterminée ; (c) un circuit inverseur relié en série aves la second® cellule d® mémoire entre les première et dernière unités des premières cellules d® mémoire reliées en cascad® et (d) un dispositif pour 40 relier la jonetion du circuit inverseur, et d® la seconde cellul® 72 16232 2137583 de mémoire aux secondes bornes d'entrée des premières cellules de mémoire. Par conséquent, dans un compteur conforme à, la présente invention, un seul signal de rétroaction suffit quelle que soit 5 la valeur de n et, de ce fait, la largeur du conducteur nécessaire nrest que d'environ 16 microns, ce qui est négligeable par rapport aux espaces occupés par les autres éléments. En outre, la borne de sortie des unités d'ordre (n-l) du premier ensemble de cellules de mémoire est muni d'un circuit inter-10 médiaire ou circuit tampon, ce qui permet de réduire les dimensions des autres éléments constitutifs indépendamment de la valeur de n. Pourvu que le circuit tampon ou l'élément constitutif d® la dernière unité puisse avoir des dimensions suffisamment grandes, en peut réduire les dimensions des 15 éléments constitutifs des autres cellules de mémoire, ce qui permet au compteur de l'invention de fonctionner avec une consommation d'énergie faible qui peut être réduite de façon sensiblement proportionnelle à la valeur de n. La présente invention sera mieux comprise à la lecture 20 de la description détaillée faite ci**après en référence au dessin annexé, sur lequel s la figure 1À est un schéma de principe d'un compteur dynamique à n-rangs conforme à un mode de réalisation de la présente invention | sur cette figure l'abréviation S.H 25 signifie "signaux d'horloge" j la figure 1B est un ashéma logique du compteur de la figure 1A dans lequel on a utilisé un ensemble de transistors à effet de champ complémentaires et électrode de commande isolée 5 30 la figure 2A est un schéma synoptique d'un compteur dynamique à n-rangs conforme à un autre mode de réalisation de la présente invention | sur cette figure, l'abréviation S.S signifie "signaux d'horloge51 j la figure 2B est un schéma logique du conqjteur de la 35 figure 2k dans lequel on a utilisé un ensemble de transistors à effet de champ complémentaires et à électrode de commande isolée £ la figure 3 est un schéma d© circuit du compteur de la figure 1B j 40 la figure 4 représente les formes d'onde à divers points 72 16232 2137583 du compteur de la figure 3 d® manière a illustrer le fonctionnement de ce dernier 5 la figure 5 est un s ehéma de circuit du compteur de la figure 2B j la figure 6 est un schéma de circuit du compteur de la figure 1A dans lequel on n'a formé que des transistors à effet de champ du type à canal R et à électrode de commande isolée ; la figure 7 est un schéma de circuit du compteur de la figure 2A dans--lequel on n'a formé que des transistors à effet de champ du type à canal P et à électrode de commande idolée } les figures 8A et 8B sont des schémas logiques permettant de transformer Iês registres à décalage dynamique à 1-bit des figures 1B et 2B en des registres à décalage statique 5 la figure 9A est un schéma de circuit d'un compteur statique à n—rangs formé par application du registre à décalage statique à 1-bit de la figure 8A au compteur dynamique de la figure 3 j la figure 9B est un schéma de circuit d'un compteur statique à n-rangs formé par application du registre à décalage statique à 1-bit de la figure 8B au compteur dynamique de la figure 3 | la figure 10A est un schéma de circuit d'un compteur statique à n-rangs formé par application du registre à décalage statique à 1—bit de la figure 8A au compteur dynamique de la figure 5 ? la figure 10B est un schéma de circuit d'un compteur statique h, n-rangs formé par application du registre à décalage statique à 1—bit de la figure 8B au compteur dynamique de la figure 5 ; la figure 11A est un schéma de circuit d'un compteur statique obtenu à partir du compteur dynamique de la figure 6 conformément à un mode de réalisation de l'invention } la figure 11B est une modification de la figure 11A } la figure 12A est un schéma de circuit d'un compteur statique obtenu à partir du compteur dynamique de la figure 7 conformément à un autre mode de réalisation de l'invention j la figure 12B est une modification de la figure 12A ï la figure 13 est un schéma de circuit d'un compteur dynamique à n-rangs utilisant des signaux d'horloge quadriphasés, le compteur correspondant au compteur d® la figure 3 ; 72 16232 2137583 la figure 14 indique les formes d'onde des impulsions d'horloge utilisées dans le compteur de la figure 13 et celles des signaux de sorti® engendrés par les' diverses unités du compteur 5 et 5 la figure 15 est une modification de la figure 13. Sans tous les modes de réalisation décrits ci~dessous, on utilise une logique négative. En conséquence, une tension négative constitue un état logique "1" et une tension nulle un état logique M0M. En outre, tous ces modes de réalisation 10 sont formés de transistors à effet de champ à électrode de commande isolée (désignée par la suite "TEF MOS") conçus pour ôtre utilisés avec des cireuits intégrés. La connexion des substrats des TEF a été omise pour simplifier le dessin étant donné que le système de connexion est bien connu des techniciens 15 en la matière. Comme on peut le voir sur la figure 1A, le dispositif comprend un nombre (n—2) de premières cellules de mémoire X^ à XQ 2 ?eli ées en cascade et comportant chacune des première et seconde bornes d'entrée 1^ et I^ et une borne de sortie 0. 20 Les bornes de sortie 0 des premières cellules de mémoire X^ k X^j sont reliées aux premières bornes d'entrée respectives des cellules de mémoire suivantes, d'une façon successive. Toutefois, la borne de sortie 0 da la dernière unité ou étage Xq 25 borne d'entrée 1^ d'une seconde cellule de mémoire La borne de sortie 0 de la seconde cellule de mémoire X„ - est reliée n—1 à la borne d'entrée Ij da la première unité ou étage X^ de l'ensemble de premières cellules de mémoire par l'intermédiaire d'un circuit intermédiaire ou tampon B et d'un circuit inverseur I. 30 La jonction du circuit tampon B et du circuit inverseur I est reliée aux secondes bornes d'entrée respectives Ig des premières cellules de mémoire X^ à ^e circuit tampon B est utilisé, si besoin est, pour alimenter en énergie de commande les signaux de rétroaction en provenance de la seconde cellule de mémoire 35 X^ ^ envoyés aux premières cellules de mémoire X^ à Des impulsions d'horloge sont envoyées aux première et seconde cellules de mémoire. Dans la seconde cellule de mémoire Xq un signal appliqué à sa borne d'entrée 1^ apparaît à sa borne de sortie 0 avec un temps de retard correspondant à un bit 40 et déterminé par les impulsions d'horloge. Dans chacune des 72 16232 2137S83 premières cellules de mémoire ? comme dans la seconde cellule de mémoire, un signal appliqué à la première borne d'entrée 1^ est émis sous forme d'un signal de sortie à la borne de sortie 0, cela généralement avec un temps de retard égal à 1 bit selon la 5 forme des signaux de rétroaction appliqués à la seconde borne d'entré© I2. Dans les premières cellules de mémoire, quand un signal de rétroaction appliqué aux secondes bornes d'entrée I2 change d'état logique, une sortie desdites cellules est alors remise à 0, quelles que soient les conditions des premières 10 bornes d'entrée et des impulsions d'horloge envoyées aux cellules. La figure 1B est un schéma logique de la figure 1A dans lequel le dispositif inverseur utilisé comme élément constitutif du compteur est constitué par un ensemble de transistors à effet de champ, complémentaires et à électrode de commande isolée, 15 du type appelé TEF C-MOS. La seconde cellule de mémoire comprend des premier et second dispositifs inverseurs 1 et 2. Le premièr dispositif inverseur 1 inverse un signal de sortie en provenance de la dernière unité Xn_2 l'ensemble de premières cellules de mémoire en synchronisation avec un premier signal 20 d'horloge 0^ et son complément Le second dispositif inverseur 2 inverse un signal de sortie en provenance du premier circuit inverseur 1 en synchronisme avec un second signal d'horloge 02 et son complément L'intervalle de temps des premier et second signaux d'horloge respectifs 0^ et 02 correspond à un 25 intervalle de temps d'un bit et l'intervalle de temps entre les signaux d'horloge 0^ et 02 correspond à un intervalle de temps d'un demi-bit. En conséquence, la second® cellule de mémoire ^ est un registre à décalage d'un bit, c'est—à—dire un bistable temporisé, dans lequel un signal d'entrée appliqué est émis sous 30 forme d'un signal de sortie avec un retard correspondant à un intervalle de temps d'un bit. Bien qu'on les ait réalisées en se basant sensiblement sur la seconde cellule de mémoire les premières cellules de mémoire sont conçues de façon tell® que leur sortie soit 35 remis® d'autorité a zéro par un signal de rétroaction et, en conséquence, elles comportent chacune-un dispositif inverseur 3 correspondant au pr®mier dispositif inverseur 1 et un opérateur NOE (NON-OU) 4 qui reçoit un signal de sortie en provenance du dispositif inverseur 3 mentionné en premier ainsi qu'un signal 40 de rétroaction. Lorsque le signal- de rétroaçtion représente l'état 72 16232 2137583 logique B0", l'opérateur NOR (NON-OU) 4 agit simplement comme un dispositif inverseur amenant les premières cellules de mémoire à fonctionner exactement de la même manière que la seconde cellule de mémoire. Toutefois, lorsque le signal de rétroaction 5 passe à l'état logique ,£ll!, la sortie de l'opérateur NOR est remise alors à zéro, c'est-à-dire amenée à l'état logique "0". Le circuit inverseur I comporte un seul dispositif inverseur 5 et le circuit intermédiaire ou tampon B comporte deux dispositifs inverseurs 6 et 7 montés en série. 10 La figure 2A est un schéma synoptique d'un compteur conforme à un autre mode de réalisation. Les premières cellules de mémoire L à I , sont montées en cascade, la dernière unité T - étant 2 n—l n—a relié® à la première unité Y2 par l'intermédiaire d'un circuit inverseur I et d'une seconde cellule de mémoire Comme on peut 15 le voir sur la figure 2B, le circuit inverseur I et la seconde cellule de mémoire ont la même construction que ceux de la figure 1B. Les premières cellules de mémoire X2 à comprennent chacune, d'une parts un opérateur NAND (NON—ET) 8 recevant un signal de sortie en provenance de la cellule précédente ainsi 20 qu'un signal de rétroaction et, d'autre part, un dispositif inverseur recevant un signal de sortie en provenance de l'opérateur NAND 8. Lorsque le signal de rétroaction représente l'état logique ttlw, l'opérateur NAND 8 agit alors simplement comme un dispositif 25 inverseur de la même façon que la seconde cellule de mémoire X^. Toutefois, lorsque le signal de rétroaction passe à l'état logique M0tt, la sortie de l'opérateur NAND 8 passe obligatoirement à l'état logique "1M. Cette sortie "1" est inversée par le dispositif inverseur 9 qui fonctionne lors de la réception d'un signal 30 d'horloge 02 e"^ son complément ^2, de telle sorte que la sortie du dispositif inverseur 9 est remise à zéro, c'est-à-dire ramenée à l'état logique "0M. L'opérateur NOR 4 de la figure 1B peut être formé d'un circuit OU et d'un circuit NON et l'opérateur NAND 8 de la figure 35 2B peut être constitué par un circuit ET et un circuit NON. On va maintenant décrire en se référant à la figure 3 l'agencement de circuit concret de la figure 1B. Si on examine la seconde unité X2 de l'ensemble de premières cellules de mémoire, on voit que le dispositif inverseur 3 est formé par un ensemble 40 de TEF C-MOS dans lequel le trajet de conduction entre la cathode et 72 16232 2137583 l'anode d'un transistor à effet de shamp 12 du typ® à canal N et celui d'un transistor à effet de champ 13 du type à canal P sont raliés en série. Le dispositif inverseur 3 est relié à une première borne d'alimentation (-V) pa^ 1'intermédiaire du trajet de con-5 duction d'un TEF MOS eu premier dispositif de commutation 11 du même type de conduetivité que le TEF précité 12, ainsi qu'à une seconde borne d'alimentation (masse) par l'intermédiaire du trajet d® conduction d'un autx1© TEF MOS ou second dispositif de commutation 14 du même type de conduetivité que le TEF précité 13. 10 L'opérateur NOS 4 comprend un dispositif inverseur 21 comprenant un TEF 17 de type N ©t un TEF 18 de type P, des troisième et quatrième TEF 15 et 16 de type N reliant le dispositif inverseur 21 à la premier® borne d'alimentation, un cinquième TEF 19 de type P reliant le dispositif inverseur 21 à la seconde borne 15 d'alimentation et un sixième TEF 20 de typ» P branché entre la borne de sortie d et une seconde borne d'alimentation. Une des bornes du TEF 20 relié® à la second© borne d'alimentation peut être raccordé®p comme indiqué en traits interrompus, à la jonction des TEF 18 et 19. Les électrodes de commande des TEF 20 20 et 16 sont reliées à la jonction du circuit intermédiaire ou tampon B et du circuit inverseur I de façon à recevoir le signal de rétroaction. Les premier et second dispositifs de commutation 11 et 14 sont déclenchés, c'est-à-dir® rendus conducteurs pendant un premier intervalle de temps lorsque les électrodes de commande 25 reçoivent des impulsions d'horloge et 0^, respectivement, et les troisième et quatrième dispositifs de commutation 15 et 19 sont déclenchés, c'est-à-dire rendus conducteurs pendant tin „ second intervalle de temps au cours duquel les électrodes de commande reçoivent les impulsions d'horloge ^ 30 Un signal de sortie en provenance de la première cellule de mémoire X^ et envoyé à la borne d'entrée a (correspondant à la première borne d'entrée 1^) du dispositif inverseur 3 apparaît à la borne de sortie b sous une forme inversée avec un temps de retard égal à un demi-bit en synchronisme ave® les impulsions 35 d'horloge 0^ et La borne d'entrée £ du dispositif inverseur 21 comprenant les TEF 17 et 18 est reliée à la borne de sortie b du dispositif inverseur 3 de manière qu'un signal d'entrée apparaisse à la borne d® sorti® d (corr®spondant à la borne de sortie 0) sous la forme d'un signal de sortie inversé avec un temps de 40 retard égal à un demi-bit en synchronisme avec les impulsions 72 16232 2137583 d'horloge 02 $2* correspond au cas où le signal de rétroaction représenta l'état logique n0M, c'est—à—dire s» trouve au potentiel d© masse. Etant donné qu'à es moment la TEF 16 est conducteur et qus le TEF 20 est bloqué, l'opérateur 5 NOR 4 fonctionne simplement comme un circuit inverseur. Toutefois, lorsque le signal de rétroaction pass® à l'état logique "1", c'est-à-dire au potentiel -V volt, alors, de façon inverse, le TEF 16 est bloqué et le TEF 20 est conducteur et, par conséquent, un signal d* sortie en provenance de la borne de sortie d est 10 ramené à l'état logique "0", c'est-à-dire au potentiel de masse. On va maintenant décrire en se référant à la figure 4 le fonctionnement d'un compteur comportant l'agencement de circuit de la figure 3. On va supposer alors que la seconde cellule de mémoire est amenée à l'état zéro par les secondes impulsions 15 d'horloge 02 et $f2> ce qui 1'amène à émettre un signal de sortie se trouvant au même niveau de tension que la source d'alimentation (-T) . Au moment où la second® cellule de mémoire X_ _ est II—J. mise à l'état 1, les premières cellules de mémoire X^ à Xn>_2 sont ramenées à l'état zéro en raison du fait qu'un signal "ln 20 est appliqué aux secondes bornes de sortie. En conséquence, les signaux de sortie émis pa^ les premières cellules de mémoire se trouvent au même niveau de tension que le potentiel de masse. " Même, lorsque, dans ces conditions, les premières cellules de mémoire reçoivent les premières impulsions d'horloge 0^ et 25 l'état des signaux de sortie qu'elles émettent ne se trouve pas modifié. La pr«mière unité X^ d# l'ensemble de premières cellules de mémoire reçoit un signal de sortie ayant une forme inversée, c'est—à—dire ramené® à l'état zéro, et provenant de la seconde cellule de mémoire X ,, et les cellules de mémoire suivantes X0 n—1 * 2 30 à X 0 reçoivent, à leur tour, un signal de sortie (à l'état non H-* & remis à zéro) en provenance des cellules qui les précèdent immédiatement. A la réception des secondes impulsions d'horloge 02 et $2> ^®s premières cellules de mémoire émettent des signaux de sortie du même état que les signaux d'entrée qu'elles reçoivent. 35 Par conséquent, à ce moment, presque toutes les premières cellules d® mémoire se trouvent à l'état remis à zéro à l'exception de la première unité X^ qui reçoit un signal d'entrée constitué par un® forme inversée d'un signal de sortie en provenance d® la second® cellule d# mémoire X^ ^ et «st amené® à un état 1. A la réception 40 des premières impulsions d'horlog® 0^ et les premières cellul®s 72 16232 2137583 de mémoire reçoivent d®s signaux d'entrée ramenés à l'état zéro et, à la réception des secondes impulsions d'horloge 02 ï^>' elles les émettent tels quels, c*est—à-dire intacts» Dans ces conditions, seule la première unité X^ de l'ensemble des premières 5 cellules de mémoire se trouve à l'état 1 tandis que toutes les unités restantes se trouvent encore à l'état remis à zéro. Un signal de sortie 1 en provenance da la pramière unité X^ est transféré aux unités suivantes, successivement, par las premières impulsions d'horloge 0^ et "0^ et est extrait de ces unités par 10 les secondes impulsions d'horloge 02 ®"k ^2* cons®9.uence> chaque fois que des impulsions d'horloge appariées 0^ - 02 et et ^2 sont appliquées, les premières cellules de mémoire restantes X2 à Xn__2 sont successivement amenées à un état "l". Par conséquent, une fois ramenée à l'état "Ie®, la première 15 unité X^ reste intaeta jusqu'à ce que toutes les autres unités X, à soient amenées à l'état 1. Inversement, lorsque la seconde cellule d® mémoire Xn^ est mise à l'état 1, les premières cellules da mémoire X^ à Xq_2 qui se "trouvaient à l'état 1 jusqu'à ce moment sont toutes ramenées à l'état zéro. L'opération 20 mentionnées ci-dessus se répéta par la suite. Ainsi, on doit utiliser n paires d'impulsions d'horloge 0^ et 02 jusqu'à ce que la second® collule de mémoire X^ ^ qui avait été précédemment mise à l'état I pendant un intervalle de temps égal à 1 bit, soit, de façon similaire, mis® à l'état 1 une S3conde fois. Il est 25 évident, par conséquent, que le cireuit de la figure 3 fonctionne comme un compteur à n-rangs. On va maintenant décrire en se référant à la figure 5 l'agencement de circuits concrets d'un compteur représenté sur la figura 2B. La construction des cellules de mémoire sera 30 décrite à propos de la première imité X2 l'ensemble de premières cellules de mémoire pris comme exemple. L'opérateur NAND 8 comprend un dispositif inverseur 25 constitué par des TEF MOS 26 et 27. Le cireuit inverseur 25 est relié, à une de ses extrémités, à une première borne d'alimentation (-V) par un premier dispositif de 35 commutation 28 du même type de conduetivité qu'un TEF 26 et à son autre extrémité, à une seconde borne d'alimentation (masse) par des second et troisième dispositifs de commutation 29 et 30 du même type de conduetivité qu'un TEF 27. Entre la borne de sortie du dispositif inverseur 25 et la pramière borne d'alimentation 40 est -branché un quatrième dispositif de commutation 31 du même type 72 16232 2137583 de conduetivité que le TEF 26. Bien que sur la figure 5 une des extrémités du quatrième dispositif de commutation 31 soit reliée à la première borne d'alimentation par l'intermédiaire du TEF 28, il est possible de relier le quatrième dispositif de commutation 31 directement à la première borne d'alimentation comme indiqué en traits interrompus. Les électrodes de commande de dispositif de commutation 30 et 31 sont reliées à la jonction du circuit inverseur I et d* la seconde cellule de mémoire Y^ de façon à recevoir un signal de rétroaction. La borne de sortie du dispositif inverseur 25 est reliée à la borne d'entrée du dispositif inverseur 9. Ce dernier dispositif inverseur 9 est formé par des TEF 32 et 33 et est relié, à uns de ses extrémités, à la première borne d'alimentation par l'intermédiaire d'un cinquième dispositif de commutation 34 du môme type de conduetivité que le TEF 32 «t, à son autre extrémité, à une seconde borne d'alimentation par un sixième dispositif de commutation 35 du même type de conduetivité que le TEF 33. Les premier et second dispositifs de commutation 28 et 29 sont déclenchés lorsque les électrodes de commande reçoivent les premières impulsions d'horloh® ^ et 0^. Les cinquième et sixième dispositifs de commutation 34 et 35 sont déclenchés lorsque les électrodes de commande reçoivent les secondes impulsions d'horloge ^ $2* Quand un signal de sortie en provenance du circuit inverseur I représente l'état logique "1", c'est-à-dire se trouve au niveau de tension (-V) la source d'alimentation, le TEF 31 est alors bloqué et le TEF 30 est conducteur. Etant donné que, dans ces conditions, l'opérateur NAND 8 fonctionne simplement comme un circuit inverseur, les premières cellules de mémoire remplissent la même fonction que la seconde cellule de mémoire Y^. Quand une sortie en provenance du cireuit inverseur I est amenée à l'état logique "0% c'est—à—dire au potentiel de masse, alors, inversement, le TEF 31 est conducteur et le TEF 30 est bloqué. En conséquence, un signal de sortie en provenance de l'opérateur NAND 8 est amené à l'état logique "1", c'est-à-dire au niveau de tension (-V) de la source d'alimentation, en synchronisme avec les premières impulsions d'horloge ^ et 0^ et est ensuite inversé par le cireuit inverseur 9 en synchronisme avec les secondes impulsions d'horloge ^ $2* c® am^ne un® sortie de la première unité Yg de l'ensemble de premières cellule# 72 16232 2137583 de mémoire à être ramenée à zéro, c'est—à-dira au potentiel de masse. Un compteur comportant l'agencement de circuit de la figure 5 fonctionne sensiblement d® la même maniera que celui de la 5 figura 3. Quand la derniers unité ^es premières cellules de mémoire émet un signal de sortie à l'état 1 lors de la réception des secondes impulsions d'horloge 02 et Ç?2, les secondes impulsions d'horloge suivantes 02 et {?2 remettent alors à zéro les sorties de toutes les pr®mières et secondes cellules de 10 mémoire Y^ à Y1^^. Une troisième réception de secondes impulsions d'horloge 02 et j?2 met ssulement à l'état 1 une sortie de la second® cellule de mémoire Y^. Ensuite, les arrivées successives des secondes impulsions d'horloge 02 et ]52 mettent à l'état 1 les premières cellules de mémoire Y2 à Y ^ successivement. Par 15 conséquent, n paires d® premièz'es et secondes impulsions d'horloge et 02 — "02 sont nécessaires jusqu'à ce que la dernière unité de l'ensemble d® premières cellules de mémoire mises à l'état 1 précédemment soient mises à l'état 1 une seconde fois. Les agencements des figure 6 et 7 représentent des compteurs 20 modifiés par rapport à ceux des figures 3 et 5 en ce sens que ces compteurs sont réalisés avec des TEF MOS du même type de conduetivité, par exemple du type P. Si l'on se réfère à la figure 6, on voit que la cellule de mémoire antérieure c'est-à- dire la première cellule de mémoire X^ comprend le circuit 25 inverseur 3 et l'opérateur NOR 4 comme sur les figures 1B et 3. Le circuit inverseur 3 est branché entre les première et seconde bornes d'alimentation. L'opérateur NOR 4 comprend un circuit inverseur 38 branché entre les pramière et seconde bornes d'alimentation ainsi qu'un premier dispositif de commutation 39 30 branché entre la borne de sortie du dispositif inverseur 38 et la seconde borne d'alimentation (potentiel de masse), l'électrode de commande du premier dispositif de commutation 39 étant reliée à la jonction de la cellule postérieure, c'est-à-dire la dernière cellule da mémoire X , et du circuit inverseur I de manière à n—1 35 recevoir un signal de rétroaction. Entre le dispositif inverseur 3 et la borne de sortie du circuit inverseur ou cellule d® mémoire précédente est relié un second dispositif de commutation 40 dont l'électrode de commande reçoit une pr«mière impulsion d'horloge 0^. Entre la borne de sortie du dispositif inverseur 3 et la borne 40 d'entrée d'un autre dispositif inverseur 38 est branché un troisième 72 16232 " 2137583 dispositif de commutation 41 dont 1*électrode de commande reçoit une seconde impulsion d'horloge 02« Dans 1® cas de la figure 6, les impulsions d'horloge complémentaires ^ et "0^ des impulsions d'horloge principales 0^ et 02 ne sont pas nécessaires. La 5 cellule de mémoire postérieurs, c'est-à-dire la dernière cellule ne comprend pas de premier dispositif de commutation comme le premier dispositif de commutation 39 de la première cellule de mémoire X^. Le dispositif inverseur 3 inverse un signal d'entrée en synchronisme avec la première impulsion d'horloge 0^ 10 et un autre dispositif inverseur 38 inverse un signal de sortie en provenance du premier dispositif inverseur 3 en synchronisme avec la seconde impulsion d'horloge "02« Lorsque le signal de rétroaction est amené de l'état logique "0" à l'état logique "1", un signal de sortie en provenance de l'opérateur NOR 4 est remis 15 à zéro. Le compteur de la figure 6 fonctionne de la môme manière que celui de la figure 3 et sa description n'a pas été donnée. 72 16232 14 3137583 Si l'on se réfère à la figure 7, on voit que l'unité antérieure ou première unité Y2 ^e l'ensemble de premières cellules de mémoire comprend l'opérateur NAND 8 et un dispositif inverseur 9 analogues à ceux des figures 2B et 5« L'opérateur NAND 8 comprend 5 un dispositif inverseur 45 qui est relié, à une de ses extrémités, à la première borne d'alimentation (—Y) et, à son autre extrémité, à la seconde borne d'alimentation (potentiel de masse) par l'intermédiaire d'un premier dispositif de commutation 46. L'électrode de commande du premier dispositif de commutation 46 est reliée à la 10 jonction de la seconde cellule de mémoire Y^ et du circuit inverseur I par l'intermédiaire d'un second dispositif de commutation 47 de manière à recevoir un signal de rétroaction. Entre la borne d'entrée du cireuit inverseur 8 et la borne de sortie de la cellule de mémoire précédente est relié un troisième dispositif de commutation 15 43. Les second et troisième dispositifs de commutation 47 et 43 sont déclenchés lorsque leurs électrodes de commande reçoivent la première impulsion d'horloge Entre les première et seconde bornes d'alimentation est branché le cireuit inverseur 9 dont la borne d'entrée est reliée à la borne de sortie d'un autre circuit inver»» 20 seur 45 par l'intermédiaire d'un quatrième dispositif de commuta*» tion 49 qui est déclenché lorsque l'électrode de commande reçoit la seconde impulsion d'horloge ^2. Lorsque le circuit inverseur I émet un signal de sortie à l'état logique "1", ce signal est envoyé au premier dispositif 25 de commutation 46, en vue de son basculement, par l'intermédiaire du second dispositif de commutation 47 qui est rendu conducteur à la réception de la première impulsion d'horloge Etant donné qu'à ce moment l'opérateur NAND 8 fonctionne simplement comme un dispositif inverseur, les premières cellules de mémoire ïj à IB i 30 fonctionnent de la même manière que la seconde cellule de mémoire Y^. En particulier, un signal de sortie en provenance de la seconde cellule de mémoire Y^ est inversé par le dispositif inverseur 45 en synchronisme avec la première impulsion d'horloge Le signal de sortie de l'inverseur est en outre inversé par le circuit inver— 35 seur 9 en synchronisme avec la seconde impulsion d'horloge ^2. Quand un signal de sortie en provenance du circuit inverseur I est amené à l'état logique "0", c'est-à-dire au potentiel de masse, le signal de sortie en provenance de l'opérateur NAND 8 ou du circuit inverseur 45 est alors amené à l'état logique "1" car le premier dispo-40 sitif de commutation 46 reste à l'état-non conducteur, c'est-à-dire 72 16232 2137583 reste bloqué. La sortie "l" est à nouveau inversée par le dispositif inverseur 9 en synchronisme avea la seconde impulsion d'horloge ^2? ce qui entraîne la remise à zéro des signaux de sortie en provenance des premières cellules de mémoire Y2 ^ ^n_i' ^e compteur de 5 la figure 7 fonctionne de la même manière que celui de la figure 5 et sa description n'a pas été donnée. Les compteurs précités sont tous d'un type dynamique. On va maintenant décrira un compteur statique. Les figures 8A et 8B sont des schémas logiques de circuits de stabilisation de fonc— 10 tionnement 48 et 49 qui sont ajoutés à un compteur dynamique pour le transformer en un compteur du type statique. Les figures 8A et 8B représentent l'agencement d'un registre à décalage à 1 bit, particulièrement celui des secondes cellules de mémoire X^ ^ et Y^. Sur toutes ces figures, la référence 1 désigne le circuit inverseur 15 des secondes cellules de mémoire X , et Y, servant à inverser un n—1 X signal d'entrée en synchronisme avec la première impulsion d'horloge ^ et son complément n—1 1 inverser un signal d'entrée en synchronisme avec la seconde impul-20 sion d'horloge ^ e~k son complément ^es circuits de stabilisation de fonctionnement délimités par lés rectangles en traits interrompus sont utilisés pour maintenir la présence des signaux de sortie en provenance des dispositifs inverseurs 1 et 2 pendant un intervalle de temps égal à 1 bit. 25 Si l'on se réfère à la figure 8A, on voit que la borne de sortie d'un premier dispositif inverseur 1 est reliée à la borne d'entrée d'un second dispositif inverseur 2 ainsi qu'à la borne d'entrée d'un troisième dispositif inverseur 50. La borne de sortie du troisième dispositif inverseur 50 est reliée à la borne d'entrée 30 d'un quatrième dispositif inverseur 51 dont la borne de sortie est reliée à la borne de sortie du premier circuit inverseur 1» Le circuit de stabilisation de fonctionnement 48 n'est pas mis en fonction lorsque le premier dispositif inverseur 1 est actionné par la première impulsion d'horloge ^ et son complément ^ et vice 35 versa. En particulier, le cireuit de stabilisation de fonctionnement 48 est conçu de façon telle que le quatrième dispositif inverseur 51 n'est seulement actionné que lorsque le premier dispositif inverseur 1, qui a été actionné antérieurement, est à nouveau mis en fonction. En conséquence, un signal de sortie en provenance 40 du premier dispositif inverseur 1 est maintenu pendant un inter 72 16232 " 2137583 valle de temps égal à 1 bit. Derrière le second dispositif inverseur 2 est prévu un circuit de stabilisation de fonctionnement similaire 49 comprenant des dispositifs inverseurs 52 et 53» Si l'on se réfère à la figure 8B. on voit que la borne 5 de sortie du dispositif inverseur 1 est reliée à la borne d'entrée du dispositif inverseur 2 par l'intermédiaire d'un dispositif inverseur 54. La borne de sortie du dispositif inverseur 54 est reliée à la borne de sortie du dispositif inverseur 1 par l'intermédiaire d'un dispositif inverseur 55. Le dispositif inverseur 55 est associé au dispositif de commutation et est réalisé de façon telle qu'il n'est pas mis en fonction tant que le dispositif inverseur 1 est actionné par les impulsions d'horloge ^ et et qu'il est mis en fonction par les impulsions d'horloge ^ et pendant que le dispositif inverseur 1 n'est pas actionné. En conséquence, un si— 15 gnal de sortie du dispositif inverseur 1 est maintenu pendant un intervalle de temps égal à 1 bit. Au côté de sortie du dispositif inverseur 2 est placé un circuit de stabilisation de fonctionnement similaire 49 que comporte les dispositifs inverseurs 56 et 57. La figure 9A est un schéma de circuit d'un compteur 20 statique formé par addition du cireuit de stabilisation de fonctionnement de la figure 8 au compteur dynamique de la figure 3. On va maintenant décrire l'unité antérieure ou première unité X^ des premières cellules de mémoire X^ à La borne de sortie du dispositif inverseur 3 est reliée à la borne d'entrée du dispositif 25 inverseur 21 et de l'opérateur ou élément NAND 4 ainsi qu'à la borne d'entrée du dispositif inverseur 50 disposé entre les première et seconde bornes d'alimentation. La borne de sortie du dernier dispositif inverseur 50 est reliée à la borne d'entrée d'un autre dispositif inverseur 51 dont la borne de sortie est reliée 30 à la borne de sortie du dispositif inverseur 3. Le dispositif inverseur 51 est relié aux première et seconde bornes d'alimentation par l'intermédiaire de septième et huitième dispositifs de commutation 58 et 59. La première impulsion d'horloge ^ est appliquée à l'électrode de commande du septième dispositif de commutation 35 58 qui correspond a.u premier dispositif de commutation 11 dont l'électrode de commande reçoit le complément ^ de la première impulsion ri'horloge Le complément ^ de la première impulsion d'horloge ^ est appliqué à l'électrode de commande du huitième dispositif de commutation 59 qui correspond au second dispositif 40 de commutation 14 dont l'électrode de commande reçoit la première 72 16232 2137583 impulsion d'horloge Il s'ensuit que, pendant que les premier et second dispositifs de commutation 11 et 14 sont déclenchés, les septième et huitième dispositifs de commutation 58 et 59 ne sont pas mis en fonction. Les derniers dispositifs de commutation 58 5 et 59 ne sont déclenchés que lorsque les premier et second dispositifs de commutation 11 et 14, qui ont été précédemment déclenchés, sont à nouveau mis en fonction. Il s'ensuit qu'un signal de sortie du dispositif inverseur 3 est maintenu pendant un intervalle de temps égal à 1 bit. La borne de sortie du dispositif inverseur 21 10 est reliés à la borne d'entrée du dispositif inverseur 52 disposé entre les première et seconde bornes d'alimentation ainsi qu'à la borne d'entrée du dispositif inverseur 53. Ce dispositif inverseur 53 est relié aux première et seconde bornes d'alimentation par l'intermédiaire neuvième et dixième dispositifs de commutation 15 60 et 61. Les élc . brodes de commande des neuvième et dixième dispositifs de commuxation 60 et 61 reçoivent les secondes impulsions d'horloge ^ ®"k ^2 corresPondant de façon inverse aux secondes impulsions d'horloge ^ f2 aPPliquées aux troisième et quatrième dispositifs de commutation 15 et 19, ce qui maintient présent un. 20 signal de sortie en provenance du dispositif inverseur 21 pendant un intervalle de temps égal à 1 bit. La figure 9B est un diagramme de circuit d'un compteur statique obtenu par addition d'un circuit de stabilisation de fonctionnement au compteur dynamique de la figure 8B. On va maintenant 25 décrire l'unité antérieure ou première unité X^ des premières cellules de mémoire X^ à ^a borne de sortie du dispositif inverseur 3 est reliée à la borne d'entrée d'un dispositif inverseur 21A par l'intermédiaire d'un dispositif inverseur 54 disposé entre les première et seconde bornes d'alimentation. Le dispositif inver-30 seur 21A est relié aux première et seconde bornes d'alimentation par l'intermédiaire des troisième et quatrième dispositifs de commutation 15 et 19. La borne de sortie d'un dispositif inverseur 54 est reliée à la borne de sortie du dispositif inverseur 3 par l'intermédiaire d'un dispositif inverseur 55 qui, à son tour, est 35 relié aux première et seconde bornes d'alimentation par l'intermédiaire de septième et huitième dispositifs de commutation 62 et 63 dont les électrodes de commande reçoivent les compléments ^ et des premières impulsions d'horloge ^ et ^ envoyées aux premier et second dispositifs de commutation 11 et 14, ce qui main— 40 tient présent le signal de sortie en provenance du dispositif in- 72 16232 2137583 versetir 3 pendant un intervalle de temps égal à 1 bit. La borne de sortie du dispositif inverseur 21A est reliée à la borne d'entrée de l'opérateur ou élément NOR 4. Le dispositif inverseur 21A et l'opérateur NOR 4 correspondent aux dispositifs inverseurs 2 et 5 56 de la figure 8B. La borne de sortie de l'opérateur NOR 4 est reliée à la borne d'entrée d'un dispositif inverseur 57 dont la borne de sortie est reliée à la borne de sortie du dispositif inverseur 21A. Le dispositif inverseur 57 est relié aux première et seconde bornes d'alimentation par l'intermédiaire de neuvième 10 et dixième dispositifs de commutation 64 et 65 dont les électrodes de commande reçoivent les compléments et ^ ^-es secondes impul- . sions d'horloge ^ e"k $2 aPP^1u®es aux électrodes de commande des troisième et quatrième dispositifs de commutation 15 et 19, ce qui maintient présent un signal de sortie en provenance du dispositif 15 inverseur 21A pendant un intervalle de temps de 1 bit. L'agencement de circuit de la figure 9 est légèrement différent de celui de la figure 3 en ce sens que le dispositif inverseur compris dans le circuit de stabilisation de fonctionnement est réalisé de manière à fonctionner comme un élément NOR. 20 La figure 10A est un schéma de circuit d'un compteur réa lisé par addition du circuit de stabilisation de fonctionnement de la figure 8A au compteur dynamique de la figure 5. Si l'on se réfère à la figure 10A, les dispositifs inverseurs 50 et 51 sont reliés, comme représenté dans la dei'nière cellule de mémoire a la 25 borne de sortie de l'opérateur ou élément NAND 8 et les dispositifs inverseurs 52 et 53 sont reliés à la borne de sortie du dispositif inverseur 9 suivant les mêmes relations que sur la figure 9A, La figure 10B est un schéma de circuit d'un compteur réalisé par addition du circuit de stabilisation de fonctionnement 30 de la figure 8B au compteur dynamique de la figure 5. La borne de sortie de 1'opérateur NAND 8 est reliée à la borne d'entrée du dispositif inverseur 9 par l'intermédiaire du dispositif inverseur 54 disposé entre les première et seconde bornes d'alimentation. La borne de sortie du dispositif inverseur 54 est reliée à la borne de 35 sortie de l'opérateur NAND 8 par l'intermédiaire du dispositif inverseur 55 qui, à son tour, est relié aux première et seconde bornes d'alimentation par l'intermédiaire des septième et huitième dispositifs de commutation 62 et 63. A la borne de sortie du dispositif inverseur 9 sont reliés les dispositifs inverseurs 56 et 57 40 suivant les mêmes relations que les dispositifs inverseurs 54 et 55. 72 16232 " 2137583 Les figures 11A et 11B sont des schémas de circuits de compteurs statiques formés par addition d'un circuit de stabilisation de fonctionnement constitué de TEF MOS de type P au compteur dynamique de la figux-a 6 constitué par des TEF MOS de type P. Les 5 circuits de stabilisation de fonctionnement 48À et 49À sont représentés en traits interrompus. Si l'on se réfère à la figure 11À, on voit que la borne de sortie du dispositif inverseur 3 de la première unité X^ des premières cellules de mémoire X^ à Xn—2 es^ reliée à la borne d'entrée d'un dispositif inverseur 70 disposé entre les 10 première et seconde bornes d'alimentation. La borne de sortie du dispositif inverseur 70 est reliée a la borne d'entrée du dispositif inverseur 3 par l'intermédiaire d'un quatrième dispositif de commutation 71 dont l'électrode de commande reçoit la seconde impulsion d'horloge Dans le circuit de stabilisation de fonctionnement de 15 la figure 11A, un signal de sortie inversé en provenance du dispositif inverseur 3 est en outre inversé par le dispositif inverseur 70 en synchronisme avec la première impulsion d'horloge Un signal de sortie inversé en provenance du dernier dispositif inverseur 70 est envoyé au premier dispositif inverseur 3 en synchronisme avec 20 la seconde impulsion d'horloge suivante borne de sortie de de l'opérateur NOR 4 relié au dispositif inverseur 3 par l'intermédiaire du troisième dispositif de commutation 41 est reliée a la borne d'entrée de ce dernier par l'intermédiaire d'un dispositif inverseur 72 et d'un cinquième dispositif de commutation 73 dont 25 l'électrode de commande reçoit la première impulsion d'horloge La figure 11B est une variante de l'agencement de circuit de la figure 11A. Le second dispositif de commutation 40 est relié, par l'intermédiaire du dispositif inverseur 70, au dispositif inverseur 3 dont la borne de sortie est reliée a la bor-30 ne d'entrée du dispositif inverseur 70 par l'intermédiaire du quatrième dispositif de commutation 71. Le troisième dispositif de commutation 41 est relié, par l'intermédiaire du dispositif inverseur 72, à l'élément ou opérateur NOR 4 dont la borne de sortie est reliée a la borne d'entrée du dispositif inverseur 72 par l'in-35 termédiaire du cinquième dispositif de commutation 73. Les figures 12A et 12B sont les schémas de circuit de compteurs statiques réalisés par addition de circuits de stabilisation de fonctionnement 48A et 49A délimités par des traits interrompus au compteur dynamique de la figure 7. Si l'on examine la 40 dernière callule de mémoire de la figure 12A, on voit que la 72 16232 2137583 borne de sortie du dispositif inverseur 45 est reliée au dispositif inverseur 75 et au quatrième dispositif de commutation 49. La borne de sortie du dispositif inverseur 75 est reliée à la borne d'entrée du dispositif inverseur 45 ainsi qu'à l'électrode de 5 commande du premier dispositif de ccmmutaticn 46 par l'intermédiaire de cinquième et sixième dispositifs de commutation 76 et 77. Les cinquième et sixième dispositifs de commutation 76 et 77 reçoivent la seconde impulsion d'horloge ^• ka borne de sortie du dispositif inverseur 9 est reliée à la borne d'entrée du circuit inverseur 10 suivant I et à celle d'un dispositif inverseur 78 dont la borne de sortie est reliée à la borne d'entrée du dispositif inverseur 9 par l'intermédiaire d'un septième dispositif de commutation 79 dont l'électrode de commande reçoit la première impulsion d'horloge Si l'on examine la eellule postérieure ou dernière 15 cellule de mémoire ^ de la figure 12B, on voit que le dispositif inverseur 75 est branché entre le dispositif inverseur 45 et le quatrième dispositif de commutation 49. Le dispositif inverseur 78 est branché entre le circuit inverseur suivant I et le dispositif inverseur 9. 20 Tous les compteurs précités utilisent des impulsions d'horloge diphasées. On va maintenant décrire en se référant aux figures 13 à 15 des compteurs à n-rangs utilisant des impulsions d'horloge tétraphasées. Les agencements de circuits des figures 13 à 15 correspondent à celui de la figure 3. Si l'on se réfère 25 à la seconde unité X2 des premières cellules de mémoire X^ à %-n_2 représentées sur la figure 13, on voit qu'un TEF 90 ds type P dont l'électrode de commande est reliée à la première borne d'entrée 1^ de la seconde unité X2 est reliée aux première et seconde bornes d'alimentation par l'intermédiaire d'un premier dispositif 30 de commutation 91 d'un TEF de type N et d'un second dispositif de commutation 92 d'un TEF de type P. Le premier dispositif de commutation 91 est déclenché lorsque son électrode de commande reçoit la première impulsion d'horloge ^ et le second dispositif de commutation 92 est déclenché lorsque son électrode de commande reçoit 35 la seconde impulsxon d'horloge Un TEF 93 de type P est relié aux première eu seconde borner d'alimentation par l'intermédiaire de troisième Hnd,orième dispositifs de commutation 94 et 95. L'électrode de commande du TEF 93 de type P est reliée à la jonction des TEF 90 et 91. Le troisième dispositif de commutation 94 est 40 déclenché lorsque son électrode de commande reçoit la troisième 72 16232 21 2137583 impulsion d'horloge Le quatrième dispositif de commutation 94 est déclenché lorsque son électrode de commande reçoit la quatrième impulsion d'horloge (|^. Entre la seconde borne d'alimentation et la jonction (borne de sortie 0) des TEF 93 et 94 est branché un 5 cinquième dispositif de commutation 96 dont l'électrode de commande reçoit un signal de rétroaction en provenance de la seconde borne d'entrée I2 de la seconde unité de mémoire X2. Lorsque le TEF 91 est déclenché par la première impulsion d'horloge la capacité d'entrée C du TEF 93, est chargée, ce qui 10 amène un signal appliqué au TEF 93 au niveau de la tension d'alimentation (-V), c'est-à-dire à l'état logique "1". Quand un signal appliqué à la borne d'entrée 1^ de manière à être appliqué au TEF 90 représente l'état logique "1" rendant le TEF 90 conducteur, le TEF 92 est alors rendu conducteur par la seconde impulsion d'hor-15 loge n—l 35 un troisième circuit inverseur IN^. La figure 14 représente les formes d'onde des impulsions d'horloge et celles des signaux de sortie des circuits inverseurs et des cellules de mémoire» Si l'on se réfère à la seconde unité de mémoire X2 du compteur de la figure 15, on voit qu'un TEF 100 de type N, dont 40 1'électrode de commande est reliée à la borne d'entrée 1^, est relié 72 16232 2137583 aux première et saaon.de bornes d'alimentation par l'intermédiaire d'un premier dispositif de commutation 101 de type N et d'un second dispositif ds commutation 102 de type P. Ces dispositifs de commutation 101 et 102 sont déclenchés lorsque leurs électrodes de comman-5 de reçoivent les impulsions d'horloge ^ e"k ^ respectivement. La jonction des TEF 100 et 102 est reliée à l'électrode de commande d'un TEF 103 de type N qui, lui-même, est relié aux première et seconde bornes d'alimentation par l'intermédiaire de TEF 104 et 105 de type N et d'un TEF 106 de type P. La jonction des TEF 103 et 106 10 est reliée à la borne de sortie 0 et l'électrode de commande du TEF 105 est reliée à la seconde borne d'entrée I2. Un signal appliqué à la borne d'entrée I2 prend normalement l'état logique "0", de telle sorte que le TEF 105 est maintenu conducteur. Lorsque le TEF 102 est déclenché par la première impulsion d'horloge le 15 TEF 103 reçoit alors un signal représentant l'état logique "O". Même si le TEF 101 est rendu conducteur par la seconde impulsion d'horloge n—i en synchronisme avec l'impulsion d'horloge la borne d'entrée I2 reçoit un signal représentant l'état logique "1" et le TEF 30 105 est rendu conducteur, ce qui entraîne la remise à 0 de toutes les premières cellules de mémoire X^ à Xn 2» Un compteur comportant l'agencement de cireuit de la figure 15 fonctionne exactement de la même manière que celui de la figure 3. Bien que les compteurs des figures 13 et 15 utilisent des impulsions d'horloge 1 tétra-35 phasées, ils exigent un nombre plus petit de TEF pour les cellules de mémoire. Il est bien entendu que la description qui précède n'a été donnée qu'à titre purement illustratif et non limitatif et que des variantes ou des modifications peuvent y être apportées sans sortir 40 pour autant du ca^re général de la présente invention tel que défini par les revendications ci—après. 72 16232 2137583 REVENDICATIONS 1. Compteur à n-rangs comprenant un nombre (n-l) de cellules de mémoire reliées en cascade pour faire apparaître, en tant que signal de sortis à la borne de sortie, un signal appliqué 5 à la borne d'entrée, cela avec un retard d'une durée prédéterminée, et un circuit inverseur, le compteur susvisé étant caractérisé par le fait qu'un nombre (n-2) de cellules de mémoire reliées en cascade (premières cellules de mémoire) comprises dans le nombre (n-l) précité de cellules de mémoire sont pourvues chacune d'une seconde 10 borne d'entrée de telle sorte que pendant que la seconde borne d'entrée se trouve à un premier niveau de tension, un signal appliqué à une première borne d'entrée apparaisse à la borne de sortie aveo iin retard d'une durée prédéterminée et que, pendant que la seconde borne d'entrée se trouve à un second niveau de tension, 15 tin signal de sortie en provenance de la borne de sortie soit remis à zéro, la cellule de mémoire unique restante (seconde cellule de mémoire) et ledit circuit inverseur étant reliés en série entre l'unité antérieure extrême ou première unité et l'unité postérieure extrême ou dernière unité desdites premières cellules de mémoire, 20 et la jonction de ladite seconde cellule de mémoire et dudit circuit inverseur étant reliée aux secondes bornes d'entrée respectives dudit nombre (n-2) de premières cellules de mémoire. 2. Compteur suivant la revendication 1, caractérisé par le fait qu'il comprend en outre un dispositif intermédiaire ou tant— 25 pon branché entre l'unité postérieure extrême ou dernière unité desdites premières cellules de mémoire reliées en cascade et la jonction dudit circuit inverseur et de ladite seconde cellule de mémoire. 3. Compteur suivant la revendication 2, caractérisé par le fait que le dispositif intermédiaire ou tampon comprend au moins 30 deux dispositifs inverseurs reliés en cascade. 4. Compteur suivant la revendication 1, caractérisé par le fait que ladite seconde cellule de mémoire est reliée à l'unité postérieure extrême ou dernière unité desdites premières cellules de mémoire et est couplée à l'unité antérieure extrême ou première 35 unité desdites premières cellules de mémoire par l'intermédiaire du circuit inverseur précité. 5. Compteur suivant la revendication 1, caractérisé par le fait que le circuit inverseur est relié à la dernière unité desdites premières cellules de mémoire et est couplé à la première 40 unité desdites premières cellules de mémoire par l'intermédiaire de 72 16232 24 fi 37583 la seconde cellule de mémoire précitée. 6. Compteur suivant la revendication 1, caractérisé par le fait que lesaites premières cellules de mémoire comprennent chacune un dispositif inversour comportant une borne d'entrée et 5 une borne de sortie ainsi qu'un élément NOE (c'est-à-dire remplissant la fonction NON-OU) comportant deux bornes d'entrée et une borne de sortie, une desdites bornes d'entrée étant reliée à la borne de sortie du dispositif inverseur précité et l'autre borne d'entrée étant reliée à la jonction de ladite seconde cellule de 10 mémoire et dudit circuit inverseur. 7. Compteur suivant la revendication 6, caractérisé par le fait qu'il comprend, en outre, (a) des première et seconde bornes d'alimentation entre lesquelles peut être appliqué un potentiel de fonctionnement, (b) des premier et second dispositifs 15 de commutation destinés à brancher le dispositif inverseur précité entre lesdites première et secondé bornes d'alimentation, ledit élément NOR comprenant un second dispositif inverseur comportant une borne d'entrée et une borne de sortie, ladite borne d'entrée étant reliée à la borne de sortie du dispositif inverseur précité 20 mentionné en premier, des troisième et quatrième dispositifs de commutation"; destinés à brancher ledit second dispositif inverseur entre lesdites première et seconde bornes d'alimentation, un cinquième dispositif de commutation disposé entre le troisième dispositif de commutation et le second dispositif inverseur et compor-25 tant une électrode de commande, un sixième dispositif de commutation disposé entre la borne de sortie du second dispositif inverseur et la seconde borne d'alimentation et comportant une électrode de commande, les électrodes de commande desdits cinquième et sixième dispositifs de commutation étanJ reliées conjointement 30 à la jonction desdites secondes cellules de mémoire et dudit circuit inverseur et (c) un dispositif fournissant des impulsions d'horloge pour ne déclencher lesdits premier et second dispositifs de commutation que pendant un premier intervalle de temps et pour ne déclencher lesdits troisième et quatrième dispositifs de commuta-35 tion que pendant un second intervalle de temps après le premier intervalle de temps précité. 8. Compteur suivant la revendication 7, caractérisé par le fait que (a) le dispositif inverseur précité mentionné en premier comprend un ensemble de transistors à effet de champ complémentaires, 40 (b) lesdits premier et second dispositifs de commutation sont 72 16232 2137583 constitués par des transistors à effet de champ de types de conduetivité opposés et sont reliés à ceux des transistors à effet de champ du dispositif inverseur préoité qui ont le même type de conductivité, (e) le second dispositif inverseur de l'élément NOE 5 précité comprend des transistors à effet de ehamp symétriques et complémentaires, (d) lesdits quatrième et cinquième dispositifs de commutation sont des transistors à effet de champ de types de conduetivité' opposés et sont reliés à ceux des transistors à effet de champ dudit second dispositif inverseur qui ont le même 10 type de conduetivité et (e) les troisième et sixième dispositifs de commutation précités sont des transistors à effet de champ du même type de conduetivité que ceux desdits cinquième et quatrième dispositifs de commutation respectivement. 9. Compteur suivant la revendication 1, caractérisé par 15 le fait que ladite seconde cellule de mémoire comprend au moins un premier et un second dispositif inverseurs. 10. Compteur suivant la revendication 9, caractérisé par le fait qu'il comprend, en outre (a) des première et seconde bornes d'alimentation entre lesquelles peut être appliqué un potentiel de 20 fonctionnement, lesdits premier et second dispositifs inverseurs étant chacun muni d'une borne d'entrée et d'une borne de sortie, la borne d'entrée du second dispositif inverseur étant reliée à la borne de sortie dudit premier dispositif inverseur, (b) des premier et second dispositifs de commutation pour relier le premier disposi-25 tif inverseur aux première et seconde bornes d'alimentation, (e) des troisième et quatrième dispositifs de commutation pour relier ledit second dispositif inverseur au-- prç'ai'èra et seconde bornes d'alimentation précitées et (d) un dispositif fournissant des impulsions d'horloge pour (déclencher lesdits premier et second dispositifs 30 de commutation seulement pendant un premier intervalle de temps et pour déclencher lesdits troisième et quatrième dispositifs de commutation seulement pendant un second intervalle de temps après ledit premier intervalle de temps. 11. Compteur suivant la revendication 10, caractérisé par 35 le fait que lesdits premier et second dispositifs inverseurs comprennent un ensemble de transistors à effet de champ complémentaires, les premier au quatrième dispositifs la commutation étant des transistors à effet reliés à ceux des transistors à effet de champ desdits premier et second dispositifs inverseurs qui ont le même 40 type de conduetivité. 72 16232 /I37583 12. Compteur suivant la revendication 1, caractérisé par le fait que lesdites premières cellules de mémoire comprennent chacune (a) un élément NAND (c'est-à-dire remplissant la fonction NON - ET ) comportant deux bornes d'entrée et une borne de sortie, 5 une desdites bornes d'entrée étant reliée à la jonction de ladite seconde cellule de mémoire et dudit circuit inverseur et (b) un dispositif inverseur comportant une borne de sortie et une borne d'entrée reliées à la borne de sortie de l'élément NAND, 13. Compteur suivant la revendication 12, caractérisé 10 par le fait qu'il comprend, en outre, (a) une première et une seconde borne d'alimentation entre lesquelles peut être appliqué un potentiel de fonctionnement, l'élément NAND comprenant un second dispositif inverseur comportant une borne d'entrée et une borne de sortie, un premier et un second dispositifs de commutation pour 15 relier le second dispositif inverseur auxdites première et seconde bornes d'alimentation, un troisième dispositif de commutation disposé entre le second dispositif inverseur et le second dispositif de commutation et comportant une électrode de commande, un quatrième dispositif de commutation disposé entre la borne de sor-20 tie dudit second dispositif inverseur et ladite première borne d'alimentation et comportant une électrode de commande, les électrodes de commande des troisième et quatrième dispositifs de commutation étant reliés à la jonction de ladite seconde cellule de mémoire et dudit circuit inverseur, ledit dispositif inverseur men-25 tionné en premier comprenant une borne d'entrée reliée à la borne de sortie du second dispositif inverseur et une borne de sortie, (b) un cinquième et un sixième dispositifs de commutation pour relier le dispositif inverseur mentionné en premier auxdites première et seconde bornes d'entrée et (a) un dispositif fournissant des im— 30 pulsions d'horloge pour déclencher les premier et second dispositifs de commutation seulement pendant un premier intervalle de temps et pour déclencher les cinquième et sixième dispositifs de commutation seulement pendant un second intervalle de temps après ledit premier intervalle de temps. 35 14. Compteur suivant la revendication 13, caractérisé par le fait que (a) le dispositif inverseur mentionné en premier et le second dispositif inverseur de l'élément NAND comprennent un ensemble de transistors à effet de champ complémentaires, (b) lesdits premier, troisième, cinquième et sixième dispositifs de commu-40 tation sont des transistors à effet de champ reliés à ceux des. 72 16232 2137583 transistors à effet de champ desdits premier et second dispositifs inverseurs qui ont le même type de conduetivité, (c) le second dispositif de commutation est un transistor à effet de champ ayant le même type de conduetivité que celui dudit troisième dispositif de 5 commutation et le quatrième dispositif de commutation est un transistor à effet de champ ayant le même type de conduetivité que celui dudit premier dispositif de commutation. 15. Compteur suivant la revendication 6, caractérisé par le fait qu'il comprend, en outre (a) des première et seconde bornes 10 d'alimentation entre lesquelles peut être appliqué un potentiel de fonctionnement, le dispositif inverseur précité étant branché entre lesdites première et seconde bornes d'alimentation, l'élément NOR comprenant un second dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne 15 d'entrée et une boyne de sortie ainsi qu'un premier dispositif de commutation disposé entre la borne de sortie dudit second dispositif inverseur et ladite seconde borne d'alimentation et comportant une électrode de commande qui est reliée à la jonction de ladite seconde cellule de mémoire et du circuit inverseur préei-20 té, (b) un second dispositif de commutation relié à la borne d'entrée du dispositif inverseur mentionné en premier, (c) un troisième dispositif de commutation pour relier la borne de sortie du dispositif inverseur mentionné en premier à la boïne d'entrée dudit second dispositif inverseur et (d) un dispositif fournissant 25 des impulsions d'horloge pour déclencher le second dispositif de commutation seulement pendant un premier intervalle de temps et pour déclencher le troisième dispositif de commutation seulement pendant un second intervalle de temps après ledit premier intervalle de temps « 16, Compteur suivant la revendication 15, caractérisé par ie fait que le dispositif inverseur mentionné en premier et le second dispositif inverseur ainsi que lesdits premier, second et troisième dispositifs de commutation sont des transistors à effet de champ du même type de conduetivité, 35 17, Compteur suivant la revendication 16, caractérisé par le fait que le type de eonduotivité des transistors à effet de champ précités est du type P, 18. Compteur suivant la revendication 12, caractérisé par le fait qu'il comprend, en outre, (a) des première et seconde 40 bornes d'alimentation entre lesquelles peut être appliqué un poten- 72 16232 2137583 tiel de fonctionnement, l'élément NAND comprenant un second dispositif inverseur qui comporte une borne d'entrée et une borne de sortie, et un premier dispositif de commutation comportant une électrode de commande, le second dispositif inverseur et le premier 5 dispositif de commutation étant reliés en série entre lesdites première et seconde bornes d'alimentation, un second dispositif de commutation branché entre l'électrode de commande du premier dispositif de commutation et la jonction du circuit inverseur et desdites premières cellules de mémoire, (b) un troisième dispositif 10 de commutation relié à la borne d'entrée du second dispositif inverseur, (c) un quatrième dispositif de commutation pour relier la borne d'entrée du dispositif inverseur mentionné en premier à la borne de sortie du second dispositif inverseur compris dans l'élément NAND, le dispositif inverseur mentionné en premier étant 15 branché entre les première et seconde bornes d'alimentation et (d) un dispositif fournissant des impulsions d'horloge pour déclencher lesdits second et troisième dispositifs de commutation seulement pendant un premier intervalle de temps et pour déclencher le quatrième dispositif de commutation seulement pendant un second 20 intervalle de temps après ledit premier intervalle de temps. 19. Compteur suivant la revendication 18, caractérisé par le fait que l'élément NAND, le dispositif inverseur et le dispositif de commutation comprennent des transistors à effet de champ ayant le même type de conduetivité. 25 20. Compteur suivant la revendication 19, caractérisé par le fait que le type de conduetivité des transistors à effet de champ est le type P. 21. Compteur suivant la revendication 7, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif 30 inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie ainsi qu'une borne d'entrée en liaison avec la borne de sortie du dispositif inverseur mentionné en premier, (b) un quatrième dispositif inverseur comportant une borne de sortie et une borne d'entrée reliée à la borne 35 de sortie dudit troisième dispositif de commutation, la borne de sortie du quatrième dispositif inverseur étant reliée à la borne de sortie du dispositif inverseur mentionné en premier, (c) des septième et huitième dispositifs de commutation destinés à relier le quatrième dispositif inverseur auxdites première et seconde 40 bornes d'alimentation, (d) un cinquième dispositif inverseur disposé 72 16232 29 7137583 entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie ainsi qu'une borne d'entrée reliée à la borne de sortie dudit second dispositif inverseur compris dans l'élément NOR, (d) des neuvième et dixième dispositifs de 5 commutation destinés à relier ledit cinquième dispositif inverseur auxdites première et seconde bornes d'alimentation, et (e) un dispositif fournissant des impulsions d'horloge pour déclencher les septième et huitième dispositifs de commutation seulement jusqu'à ce que les premier et second dispositifs de commutation qui avaient 10 été déclenchés précédemment soient de nouveau mis en fonction et pour déclencher les neuvième et dixième dispositifs de commutation seulement jusqu'à ce que les troisième et quatrième dispositifs de commutation qui ont été déclenchés précédemment soient à nouveau mis en fonction. •^5 22. Compteur suivant la revendication 6, caractérisé par le fait qu'il comprend, en outre, (a) des première et secondes bornes d'alimentation entre lesquelles peut être appliqué un potentiel de fonctionnement, (b) des premier et seeond dispositifs de commutation pour relier les dispositifs inverseurs précités auxdites pre-20 mière et seconde bornes d'alimentation, (c) un second dispositif inverseur disposé entre lesdites première et secondes bornes d'alimentation et comportant une borne de sortie ainsi qu'une borne d'entrée reliée à la borne de sortie du dispositif inverseur mentionné en premier, (d) un troisième dispositif inverseur comportant 25 une borne de sortie et une borne d'entrée reliée à la borne de sortie dudit seeond dispositif inverseur, (d) des troisième et quatrième dispositifs de commutation pour brancher le troisième dispositif inverseur entre lesdites première et seconde bornes d'alimentation, l'élémen+- NOR comprenant un quatrième dispositif 30 inverseur qui comporte une borne de sortie et une borne d'entrée en liaison avec la borne de sortie dudit troisième dispositif inverseur, un cinquième dispositif de commutation pour relier le quatrième dispositif inverseur à ladite première borne d'alimentation, et un sixième dispositif de commutation pour relier la borne 35 de sortie du quatrième dispositif inverseur à ladite seconde borne d'alimentation, et un sixième dispositif de commutation comportant une électrode de commande reliée à la jonction de ladite seconde cellule de mémoire et dudit circuit inverseur, (e) un cinquième dispositif inverseur comportant une borne de sortie et une borne 40 d'entrée en liaison avec la borne de sortie dudit second dispositif 72 16232 2137583 inverseur, la borne de sortie du cinquième dispositif inverseur étant reliée à la borne de sortie du dispositif inverseur mentionné en premier, (f) des septième et huitième dispositifs de commutation pour relier le cinquième dispositif inverseur aux première 5 et seconde bornes d'alimentation, (g) un sixième dispositif inverseur comportant une borne de sortie et une borne d'entrée reliée à la borne de sortie dudit quatrième dispositif inverseur, la borne de sortie du sixième dispositif inverseur étant reliée à la borne de sortie du troisième dispositif inverseur, (h) des neuvième et 10 dixième dispositifs de commutation pour relier le sixième dispositif inverseur auxdites première et seconde bornes d'alimentation et (i) un dispositif fournissant des impulsions d'horloge pour déclencher les premier et second dispositifs de commutation seulement pendant un premier intervalle de temps et pour déclencher 15 les troisième et quatrième dispositifs de commutation seulement pendant un second intervalle de temps après ledit premier intervalle de temps, et pour déclencher les septième et huitième dispositifs de commutation seulement jusqu'à ce que lesdits premier et second dispositifs de commutation qui ont été actionnés précé-20 demment soient à nouveau mis en fonction et pour déclencher les neuvième et dixième dispositifs de commutation seulement jusqu'à ce que lesdits troisième et quatrième dispositifs de commutation qui avaient été actionnés précédemment soient à nouveau déclenchés* 23. Compteur suivant la revendication 13, caractérisé 25 par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie et une borne d'entrée en liaison avec la borne de sortie du second dispositif inverseur, (b) un quatrième dispositif inverseur comportant une borne de 30 sortie et une borne d'entrée en liaison avec la borne de sortie dudit troisième dispositif inverseur, la borne de sortie du quatrième dispositif inverseur étant reliée à la borne de sortie dudit second dispositif inverseur, (c) des septième et huitième dispositifs de commutation pour relier le quatrième dispositif 35 inverseur auxdites première et seconde bornes d'alimentation, (d) un cinquième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie et une borne d'entrée en liaison avec la borne de sortie du dispositif inverseur mentionné en premier, (e) un sixième dis-40 positif inverseur comportant une borne de sortie et une borne 72 16232 31 2137583 d'entrée en liaison avec la borne de sortie du cinquième dispositif inverseur, (g) des neuvième et dixième dispositifs de commutation pour relier le sixième dispositif inverseur auxdites première et seconde bornes d'alimentation et (h) un dispositif fournissant 5 des impulsions d'horloge pour déclencher les septième et huitième dispositifs de commutation seulement jusqu'à ce que lesdits premier et second dispositifs de commutation qui ont été déclenchés précédemment soient à nouveau mis en fonction et pour déclencher les neuvième et dixième dispositifs de commutation seulement jusqu'à 10 ce que lesdits troisième et quatrième dispositifs de commutation qui ont été déclenchés précédemment soient de nouveau déclenchés» 24. Compteur suivant la revendication 13, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre les première et seconde bornes d'alimentation et 15 comportant une borne d'entrée reliée à la borne de sortie dudit second dispositif inverseur compris dans l'élément NAND et une borne de sortie reliée à la borne d'entrée du dispositif inverseur mentionné en premier, (b) un quatrième dispositif inverseur comportant une borne d'entrée reliée à la borne de sortie dudit troisième 20 dispositif inverseur et une borne de sortie reliée à la borne de * sortie dudit second dispositif inverseur (c) des septième et huitième dispositifs de commutation pour relier le quatrième dispositif inverseur auxdites première et seconde bornes d'alimentation, (d) un cinquième dispositif inverseur disposé entre lesdites pre-25 mière et seconde bornes d'alimentation éb comportant une borne de sortie ainsi qu'une borne d'entrée en liaison avec la borne de sortie du dispositif inverseur mentionné en premier, (e) vin sixième dispositif inverseur comportant une borne d'entrée reliée à la borne de sortie dudit cinquième dispositif inverseur et une borne 30 de sortie reliée à la borne de sortie du dispositif inverseur mentionné en premier, (f) des neuvième et dixième dispositifs de commutation pour relier le sixième dispositif inverseur auxdites première et seconde bornes d'alimentation et (g) un dispositif fournissant des impulsions d'horloge pour déclencher les septième 35 et huitième dispositifs de commutation seulement jusqu'à ce que lesdits premier et second dispositifs de commutation qui ont été précédemment déclenchés soient à nouveau mis en fonction et pour déclencher les neuvième et dixième dispositifs de commutation seulement jusqu'à ce que les troisième et quatrième dispositifs de 40 commutation qui ont été précédemment déclenchés soient à nouveau 72 16232 2137583 mis en fonction. 25. Compteur suivant la revendication 15, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimenta-5 iion et comportant une borne de sortie ainsi qu'une borne d'entrée en liaison avec la borne de sortie du dispositif inverseur mentionné en premier, (b) un quatrième dispositif de commutation pour relier la borne de sortie du troisième dispositif inverseur à la borne d'entrée du dispositif inverseur mentionné en premier, le quatrième 10 dispositif de commutation étant déclenché en synchronisme avec le troisième dispositif de commutation, (e) un quatrième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie ainsi qu'une borne d'entrée reliée à la borne de sortie dudit second dispositif in-15 verseur compris dans l'élément NOR et (d) un cinquième dispositif de commutation pour relier la borne de sortie du quatrième dispositif inverseur à la borne d'entrée dudit second dispositif inverseur, le cinquième dispositif de commutation étant déclenché en synchronisme avec ledit second dispositif de commutation. 20 26. Compteur suivant la revendication 15, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et branché entre le dispositif inverseur mentionné en premier et le second dispositif de commutation, le troisième dispo-25 sitif inverseur comportant une borne d'entrée reliée au second dispositif de commutation et une borne de sortie reliée à la borne d'entrée du dispositif inverseur mentionné en premier, (b) un quatrième dispositif de commutation pour relier la borne de sortie du dispositif inverseur mentionné en premier à la borne d'entrée 30 dudit troisième dispositif inverseur, le quatrième dispositif de commutation étant déclenché en synchronisme avec le troisième dispositif de commutation, (c) un quatrième dispositif inverseur branché entre le troisième dispositif de commutation et le second dispositif inverseur compris dans l'élément NOR et comportant une borne 35 d'entrée reliée au troisième dispositif de commutation ainsi qu'une borne de sortie reliée à la borne d'entrée dudit second dispositif inverseur et (d) un cinquième dispositif de commutation pour relier la borne de sortie du second dispositif inverseur à la borne d'entrée du quatrième dispositif inverseur, le cinquième dispositif de 40 commutation étant déclenché en synchronisme avec le second disposi 72 16232 33 7137583 tif de commutation. 27. Compteur suivant la revendication 18, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre les première et seconde bornes d'alimenta— 5 tion et comportant une borne de sortie ainsi qu'une borne d'entrée en liaison avec la borne de sortie du second dispositif inverseur, (b) des cinquième et sixième dispositifs de commutation pour relier la borne de sortie du troisième dispositif inverseur à la borne d'entrée du second dispositif inverseur et à l'électrode de comman-10 de du premier dispositif de commutation, les cinquième et sixième dispositifs de commutation étant déclenchés en synchronisme avec le quatrième dispositif de commutation, (c) un quatrième dispositif inverseur disposé entre les première et seconde bornes d'alimentation et comportant une borne de sortie ainsi qu'une borne 15 d'entrée en liaison avec la borne de sortie du dispositif inverseur mentionné en premier et (d) un septième dispositif de commutation pour relier la borne de sortie du quatrième dispositif inverseur à la borne d'entrée du dispositif inverseur mentionné en premier, le septième dispositif de commutation étant déclenché en synchro— 20 nisme avec le second et le troisième dispositifs de commutation. 28. Compteur suivant la revendication 18, caractérisé par le fait qu'il comprend, en outre, (a) un troisième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne d'entrée reliée à la borne de 25 sortie dudit second dispositif inverseur et une borne de sortie reliée au quatrième dispositif de commutation, (b) des cinquième et sixième dispositifs de commutation pour relier la borne de sortie du troisième dispositif inverseur à la borne d'entrée du second dispositif inverseur et à l'électrode de commande dudit 30 premier dispositif de commutation, les cinquième et sixième dispositifs de commutation étant déclenchés en synchronisme avec le quatrième dispositif de commutation, (c) un quatrième dispositif inverseur disposé entre lesdites première et seconde bornes d'alimentation et comportant une borne de sortie et une borne d'entrée 35 en liaison avec la borne de sortie du dispositif inverseur mentionné en premier et (d) un septième dispositif de commutation pour relier la borne de sortie du quatrième dispositif inverseur à la borne d'entrée du dispositif mentionné en premier, le septième dispositif de commutation étant déclenché en synchronisme avec les 40 second et troisième dispositifs de commutation précités.