La présente invention concerne les systèmes informatique do, tés d'une hiérarchie de mémoires permettant de disposer d'un as- pace de mémoire aussi étendu que possible sans que la dépense te- tale en devienne prohibitive car les diverses technologies y par- ticipent en raison inverse de leur coût, de niveau à niveau.On pont: ainsi espérer amener à chaque instant dans les mémoires les pin rapides, de technologies plus coûteuses mais de tailles plus réduites, les informations les plus utiles avec un temps d'accès apparent moyen de ltordre du temps de cycle de la partie la plus rapide de la hirarchie, pour une capacité totale égale à celle du niveau de mémoire le plus lentt de la technologie la moins cou- teuse mais de la plus grande tailla videmmewt. La gestion des niveau: de cette hiérarchie, transparente pour les migrations d'informations, pose, entre autres, le problème de la cohérence de ces migrations entre les niveaux contigus. Un tel problème existe chaque fois qu'un niveau comporte plusieurs blocs autonomes qui dialoguent avec un meme bloc d'un niveau contign plis lent en traitant des infermations qui sont modifiables à ce niveau moins lent, pour et dans l'exécution d'une tâche qui possèd de alors un accès exclusifs à ces informations modifiables.Il y a dans ce cas incohérence lorsque des copies d'une même information peuvout exister at zéro modifiées en plusieurs blocs indépendants de ce niveau. plus rapide0 on ddsigne par blocs toute partie d'un niveau qui est géré de façon autonome par un processeur de gestion local qui peut tailleurs et selon le cas entre connecté unique~ ment à un processeur d'instructions. Lorsqu'il en est ainsi, le bloc constitue, pour ce processeur d'instructions, ce qui est plus communément connu sous la dénomination de "cache". Selon une terminologie usuelle, on désigne par t'page la plus petite quantité d'information qui peut, à un niveau de la hiérarchie, être changée avec le niveau contigu moins rapide. La plus petite quantité d'information qui, dans une page, peut entre changée avec le niveau contigu plus rapide est égale à la page de ce niveau et sera, en ce qui suit, dénommé un "fragment". Est gnéra1, le nombre de caractères, le plus souvent octets, contenu dans une page s'exprime par une puissance de deux et, pour les mi gratinons, il est nécessaire que les pages d'un niveau soient d'une taille pultiple de celle des pages du niveau de mémoire contigu plus rapide Chaque bloc de chaque niveau est normalement géré par un processeur qui incorpore un répertoire à autant d'entrées que de pages physiques du bloc. Chaque entrée est un registre comportant notamment l'adresse virtuelle de l'information contenue dans la page, son adresse réelle et des bits définissant l'état de cette information.Un de ces bits, qui peut être modifié au cours de l'ex4cution d'une tâche, peut définir à tout instant le caractère modifiable ou non modifiable de l'informationo On peut noter que tout processeur d'instructions moderne est classiquement mainte- nant dot d'un mécanisme de protection permettant de distinguer les données modifiables des données non modifiables et de vérifier que chaque instruction qu'il traite ne contrevient pas à ces in dictions Pour-tenter de pallier- l.'ineohérence qui peut se produira dans la gestion des migrations d'informations entre niveaux contigus, on a proposé de procéder à la re-4criture immédiate des in- formations modifiées dans le niveau plus rapide en leurs emplace'- monts du niveau moins rapide. Cette solution a pour contre-partie- dvidente une diminution.du "taux de succès" du niveau plus rapide, qui conditionne le temps d'accès effectiff::- une re-écriture systématique revient à conférer un taux de suocâs nul pour toutes les références en écriture qui représentent environ 1 o de toutes les références d'une tâche, Le taux d'échec total est donc au minimum de 10%. De plus, cette solution ne suffit pas à assurer la cohé- rence lorsque le système présente à un niveau plusieurs blocs au sens sus-défini. Il convient alors que la re-écriture s'effectue non seulement dans le niveau plus rapide mais aussi dans les au, tres blocs.Cette solution, qui se ramène donc à l'établissement d'un dialogue permanent entre les blocs devient prohibitive tant sur le plan du débit que sur le plan des interconnexions nécessai- res. site t que le nombre des blocs est supérieur à deux. te but de l'invention est de prévoir un precédé, et ses mc- yens de mise en oeuvre, qui permettent d'assurer la cohérence des migrations entre deux niveaux contigus de la hiérarchie de m4moi- res sans de telles contre-parties et limitations- Grièvement résumé, ce procédé consiste essentiellement à tenir à jour, par bloc d'un niveau-de la hiérarchie qui ne eonstitue pas un cache, un-répertoire des opérations de lecture et des opérations d'écriture effectuées en ce bloc, vers et du niveau contigu plus rapide, ainsi que des signalisations d'abandon en ce niveau plus rapide d'informations appartenant à ce bloc et, sur toute demande d'accès à une page de ce bloc par un bloc du niveau plus rapide, à consulter ce repertoire et décider alors soit de satisfaire immédiatement la demande soit de provoquer au préalable en tous les blocs du niveau plus rapide sauf le bloc demandeur, une purge des informations qui sty trouvent en provenance de la page du niveau moins rapide à laquelle s'adresse la demande d'accès, Complementairement, mais non impérativement, ce procédé peut en outre tenir à jour, en chaque bloc et pour chaque page de bloc un indicateur qui est au repos quand l'information associée est non modifiable et qui est excité dans le cas contraire, Les moyens de mise en oeuvre de ce procédé consistent donc, essentiellement aussi, en lsétablissement d'un tel répertoire, son support physique et ses moyens de tenue à jour, et en 11e'tablisse- ment des moyens de consultation du répertoire et des moyens de décision répondant au résultat de la consultation, l'ensemble de ces moyens étant régi par le processeur de gestion du bloc du niveau dont ils font partie et l'exécution de la purge étant régiepar les processeurs de gestion des blocs du niveau plus rapide en lesquels elle doit sXopérer, Selon le degré de finesse désiré pour la cohérence de gestion des migrations d'informations entre les deux niveaux contigus, qui se traduit par un nombre plus ou moins important d'ordres de purge au cours de ltexécution d'une tâche, le répertoire peut être établi pour que sa tenue à jour:: 10) ne tienne pas compte de l'identité du bloc du niveau plus rapide que concerne une opération, 20) en tienne compte, et même alors, 30) tienne de plus compte du fragment de la page du bloc moins rapide que concerne cette opération. Dans une forme préférée d'exécution, le répertoire prévu par la présente invention constitue, physiquement, une "annexe" du répertoire usuellement associe au processeur de gestion du bloc puisqu'il doit, comme lui, etre à autant de registres que de pages du bloc Physiquement donc, les registres du répertoire selon la présente invention peuvent constituer des extensions des registres du répertoire classique, ce qui permet de ne pas établir en double l'adressage de tels registres, En cette forme référée dtexécution, complémentairement et afin de réduire la longeur des registres du ré-zertoire prévu par l'invention, la tenue à Jour de ces registres s'effectue par comptage et décomptage d'unités, toute opération de lecture incrémentant d'une unité le contenu du registre, toute opération d'écriture et(ou) de signalisation d'éjection décrémentant d'une unité le contenu du registrez La consultation est alors effectuée pour détecter uniquement si, dans un registre, le résultat de la tenue à jour est zéro ou différent de zéro Si le résultat est zéro, la décision est d'accéder directement à la demande Si le résultat n'est pas zéro, la décision est de donner l'ordre de pur-ge et d'attendre que le contenu du registre ait été ramené à zéro, Bien évidemment, le contenu de tout registre du répertoire établi selon l'invention ne peut être négatif:- il ne saurait y avoir un nombre d'écritures et(ou) d'abandon d'informations supérieur au nombre de lectures.La purge re-écrit et(ou) signale l'éjeetionO Pour exposer l'invention en son détail, on se réfère à la figure unique jointe qui se rapporte à la forme préférée d'exécution susdite et, simultanément, pour le cas de gestion défini en 20) supra. Le cas défini en 10) ne peut valablement être exploité que lorsque le nombre de purges total demeure acceptable, ce qui n1 est le cas que pour les niveaux les plus lents de la hiérarchie où les informations transmises à un niveau moins lent par un nil veau contigu plus lent sont plus rarement modifiées que dans le cas des migrations d'informations entre niveaux contigus plus rapides de la hiérarchie de mémoires Le cas défini en 30) est, de toute évidence, particulièrement coûteux et ne saura donc être val-ablement exploité que pour des systèmes ou parties de systèmes particulièrement sophistiqués0 De toutes façons, l'enseignement qui va être donné pour le mode préféré d'exécution de l'invention est directement transposable aux cas NosOl et 3::- dans ltexemple donné, chaque registre du répertoire spécial à l'invention comporte un nombre m d'emplacements "compteurs-décompteurs11, m étant le nombre de blocs indépendants du niveau contigu plus rapide au niveau dont fait partie le répertoire0 Chaque emplacement "compteur-décompteur" a une taille suffisante pour contenir le nombre n, nombre de fragments en chaque page du niveau, Dans le cas No.l, il ntexistera donc QU à dn seul emplacement " comp t eur-décom- t eur" par registre de ce répertoire. Dans le cas No.3, au contraire, chaque registre. de ce répertoire comprendra un nombre "mxn" de bits. La figure jointe ne montre que deux niveaux contigus de la hiérarchie, le niveau (i+1) et le niveau (i) plus rapide que (î+î). Dans le niveau (i+1), elle ne montre qu'un seul bloc, à z pages, de Pl à Px, chacune à n fragments, de Fl à Fn, et son processeur de gestion PGj(i+1) auquel est associé un répertoire RPj(i+1) dont l'extension conforme à l'invention est particularisée en La partie classique du répertoire RPj(i+1) est illustrativement indiquée comme comprenant, pour chaque registre de page, de PI à Rx, les trois informations ÂV (adresse virtuelle), AR (adresse réelle) et ET (bits d'état de l'information).Parmi ces bits d'état, on identifie le bit bm qui indique la condition de l'indicateur modifiable/non modifiable qui a été sus-défini. La partie du répertoire spécialement établie aux fins de l'invention est représentée, en chacun des registres R1 à Rx par m emplacements, de 1 à m. Pour la commodité de l'exposé, la partie de chaque registre R affectée à ces emplacements 1,compteurs-dé- compteurs" est désignée par C. Chaque registre, de R1 à Rx, conZ tient donc une telle zone, de Cl à Cx. Pour plus de précision, le bloc Hj est représenté avec son registre d'adressage RA et son registre d'écriture-lecture REL, classiques en eux-mêmes et reliés au processeur de gestion du bloc On a indiqué séparément le registre d'adressage ADRP de la partie classique des registres R du répertoire et le registre d'écriturelecture ERLP de la dite partie. En ce dernier, on a identifié l'emplaoement recevant le bit bm. On a également indiqué séparément en (î---m) le registre d'adressage des emplacements, de 1 à > des zones C des registres du répertoire et leur registre d'écriture-lecture RAELC. Ce dernier doit se comprendre comme per, mettant d'incrémenter ou de décrémenter d'une unité le contenu del'emplacement appelé, alors adressé par ADRP et ADC(1---m). Les registres ADRP, ADC(l--m) et SLRP-bm ont des liaisons classiques avec le processeur de gestion, sauf que l'on a indiqué que bm pouvait atteindre une entrée particulière d'inhibition d'opéra. tions, à définir plus loin, dans le processeur PGj(i+1). Ce processeur a, comme tout autre processeur de gestion de bloc dans le niveau (i+l), des liaisons bilatérales d'intercommunications avec ceux, non montrés, du niveau plus lent (i+2) et avec ceux du niveau plus rapide (i) qui, eux-mêmes, ont des liaisons bilatérales avec ceux du niveau encore plus rapide (i-l), non montrés. La représentation du niveau (i) ne montre que deux blocs, (bj) et (bm) avec leurs processeurs de gestion PGj(i) et PGm(i) et leurs répertoires RPj(i) et RPm(i). Les contenus de ces blocs processeurs eb répertoires doivent se comprendre comme similaires à ce détaillés pour le bloc B j' le processeur PGj(i+1) et le répertoire RPj(i+1) du niveau (i+1). Le détail n'en est pas donée au niveau (i). icur la gestion des parties C(1---n) des registres du réper- toire du bloc Bj, on a tout d'abord indiqué un moyen pour l'in- crémentation et la décrémentation dans le registre RAELC des cons tenus des emplacements de C1 à Cx. Aux temps opératoires appropriés le processeur de gestion active l'un des trois circuits de marqua go. E, R et W. Les sorties de E et W sont réunies sur l'entrée de. commande (-1) de décrémentation unitaire du contenu de RAELC, la sortie de R est reliée à l'entrée de commande dtincrémentation unitaire (+1) de ce contenu On a ensuite indiqué un moyen pour l'exploration, séquentielle s'entend, des contenus des emplacements l à m de tout registre Cl à Cx du répertoire alors adressé en son ensemble en ADRP. Le registre RAELC est doté- d'autant de sorties distinctes qu'il y a d'emplacements I à- en un registre C et chaque sortie est dirigée sur un comparateur de code à zéro Comp.0. La sortie de chaque comparateur est elle-meme dirigée sur une entrée d'une porte G. Chaque perte G a une entrée d'inhibition individuellement reliée à une sortie distincte d'un décodeur S d'un code, de 1 à. m, qui lui est fourni par le process.eur de gestion à des temps appropriés de son opération. Chaque sortie de porte G est reliée à une mémoi- e unitaire Z Les sorties des mémoires unitaires Z sont reliées au processeur, pour l'exploration de leurs ètats. Le processeur de gestion doit se comprendre comme incorporant de façon classique on soi les éléments qui lui permettent de rece- voir et satisfaire toute instruction qu'il peut temporairement ran mer en mémoire d' instruction interne pour dépouillement et exécuti- on, par exemple ses 1 la commande do m:!croprograr.imes contenus en sa mémoire interne. Il incorpore aussi et classiouement des moyens de dépouillement et exécution de requêtes qui lui sont adressées, par exemple aussi sous la commande de microprogrammes on sa marne ire interne. Ce genre d'automate de commande est trop connu en soi pour nécessiter une explication détailée, sauf celles qui sont intéressées par l'invention et modifiées en conséquence en leur séquence........................................................ de micro-instructions o Le fonctionnement peut maintenant s'exposer comme suit: On ne considère, pour l'exposé, que les opérations d'échange du niveau (i+l) avec le niveau (i), plus rapide. En rappel toutefois, on doit mentionner que, de façon classique, toute information introduite en mémoire du bloc et provenant d'un niveau moins rapide, (i*2), a provoqué l'inscription dans le registre du répertoire normal de la page de bloc concernée;; de l'adresse virtuelle AV, de l'adresse réelle AR, et des bits dtétat ET de cette infor- mation, notamment du bit bm. On rappelle aussi que, localement en un niveau, toute adresse locale est déterminée par le proces'seur de gestion du bloc et que toute information migre à travers la hiérarchie de mémoires avec son adresse virtuelle d'origine, d'out la nécessité du répertoire. On rappelle enfin que, dans le sens des niveaux de rapidité croissante, chaque transfert d'un niveau moins rapide à un niveau plus rapide contigu affecte une page entière du bloc destinatuire du niveau plus rapide. A la réception par le processeur PGJ(i+I) d'une demande de lecture en mémoire d'une information, pour recopie en un des blocs (b) du niveau (i), le processeur consulte son répertoire qui lui détermine la page P du bloc en laquelle se trouve l'information requise. Classiquement, il devrait ajouter à l'adresse de page, ltadresse de fragment et procéder comme connu en adressant la mé- moire du bloc en RA, extrayant l'information en REL, lisant HIL et envoyant l'information au niveau (i) de la hiérarchie de mémolres à l'adresse du demandeur. Si la lecture a été destructrice, le processeur re-écrit à I1 emplacement dont elle a été extraite l'information en BEL. Mais, selon l'invention, ce processus n'est pas immédiat. Une fois la page déterminée par lecture en registre R, le processeur met l'adresse de cette page en ADRP, d'où la sélection d'un regis tre complet R du rénertoire, c'est à dire y compris sa tartie C. Puis, il explore les contenus des emnlacements 1 à m de cette pars tie C en adressant séquentiellement ces emplacements en ADC(l--m). A chaque lecture d'emplacement, le comparateur Comp.O opère et, comme sa porte G est débloquée (sauf celle qui correspond au numéro du bloc du niveau plus ranide qui a présenté la requête, le processeur ayant inhibé cette porte par décodage du numéro de ce bloc en S), la mémoire unitaire Z corressondante est actionnée ou non selon que l'emplacement a un contenu non-nul ou nul, Un com parateur peut consister en un décodeur, voire en un simple circuit OU. Les mémoires unitaires, bien que montrées extérieures au processeur pour la clarté, sont, en fait, des mémoires internes audit processeur.Leurs sorties doivent se comnrendre comme a deux fils par élément, distincts bien entendu, nour disponibilité de test par le processeur de chaque mémoire Z individuellement0 En fin d'exoloration, le processeur lit l'état des mémoires unitaires, Si elles sont toutes demeurées au repos, il effectue alors le processus sus-dée-rit pour satisfaire la requête.Mais, de plus, selon l'invention, il active alors le circuit R qui provoque l'incrémentation d'une unité du contenu du registre d'addition algébrique- RAELC tout en re-appliquant en ADC(l---) le numéro de l'emplace- ment du bloc demandeur en (i), avant d'ordonner le rangement du contenu de RAELC en son emplacement de registrez par les moyens classiques alors. En raffinement, non indispensable en soi, la recherche peut avoir été bloquée, et la requête directement satisfaite si, lors de la consultation du répertoire, le bit d'état bm disant que l'information demandée ne saurait être ensuite modifiée est "vrai" Ce bit est alors temporairement mémorisé sur une bascule du proc cesseur et provoque l'interruption de la séquence du miero-pro- gramme qui ordonne et réalise la recherche, Si la mémorisation du résultat de recherche indique que l'information existe déjà en un autre bloc du niveau plus rapide (i), tout au moins lorsque cette information s'est avérée modifiable si on a exploité l'indicateur bm, le processeur de gestion entre dans une routine de "purge" des blocs du niveau (i) qui la conti entent. En d'autres termes, il forme un ordre de purge contenant l'adresse virtuelle de cette information et transmet cette instruction à tous les processeurs de gestion de bloc du niveau (i) pour lesquels les bascules Z correspondantes ont été actionnées. A chaque exécution de purge par un processeur PGti), un ou plusieurs ordres de re-écriture de l'information, si elle a été modifiée au niveau (i), ce qui est classiquement enregistré dans la partie ET du répertoire associé au processeur, ou bien un ou plusieurs signaux d'éjection, si l'inforina-tion n'a pas été modifiée, sont retransmis au processeur PGj(i+l). En l'un et l'autre cas, re-écriture ou éjection, le processeur PGj(i+1) répond par une eonsultation de son répertoire et, s'il s'agit d'une demande de re-écriture, l'assure en (Bj). En mete temps, il active le circuit v ou le circuit E selon le cas et, comme la demande de re-écriture ou la signalisation d'éjection contient l'adresse, de 1 à m, du bloc du niveau (i) d'où elle prow vient, le processeur appelle la page concernée de son répartoire et, en cette page, l'emplacement de C correspondant.Le contenu de cet emplacement est décrémenté d'une unité Comme la porte G n'est pas bloquée, cette décrémentation, lorsqu'elle ramène à zé- ro, modifie en correspondance la condition de la mémoire unitaire X, Lorsque le processeur détecte que toutes les mémoires Z sont ramenées à l'affichage de contenus nuls, sauf celle correspondant au bloc du niveau (i) initialement demandeur, il entre dans la routine normale de satisfaction de cette demande qu'il avait, bien entendu, "garée" en un de ses registres. On peut noter qu'une éjection signalée par le niveau (i) ne s'applique pas forcément à une information notée non-modifiable en bm dans le bloc du niveau (il). Elle informe simplement ce bloc que l'information a té exploitée puis éjectée par décision dium processeur de gestion du niveau (i) avant d'avoir été modifiée, Lorsqu'on exploite l'indicateur bm pour inhiber toute purge de donnée qu'il déclare non-modifiable, il devient nécessaire de tenir à jour cet indicateur. Comme rappelé en début d'exposé, tout processeur actuel est doté d'un mécanisme lui permettant de distinguer une donnée modifiable d'une donnée non-modifiable.Seion une caractéristique complémentaire de 1 invention, alors, il est prévu que cette information est adjointe à toute demande d'accEs à la hiérarchie de mémoires et donc disponible pour les processeurs de gestion des niveaux et des blocs. Lorsqu'un proches seur de gestion de bloc reçoit 4ne demande d'accès, et que la consultation de son répertoire lui montre que l'information demandée se trouve en mémoire du bloc qu'il gère, puisqu'vil y trouve son adresse virtuelle, il déroule un microprogramme de comparaison de l'indicateur be de cette information avec l'indicateur affecté à cette même information dans la demande d'accès. Si le résultat de cette comparaison démontre l'identité des indicateurs, il procède ainsi qu'il a été décrit ci-dessus: :- détection des contenus des compteurs-décompteurs, satisfaction immédiate ou ordre de purge selon le résultat obtenu. Si le résultat de la comparaison révèle que l'information est qualifiée de non-modifiable dans la demande d'accès alors que son registre la considère comme modifiable, le processeur met à jour son bit bm avant de poursuivre la routine sus-décriteO Si, au contraire, l'information est qualifiée de modifiable dans la demande d'accès alors que l'indicateur bu du bloc la qualifie de non modifiable, le processeur, pour assurer la cohérence, entre dans une autre routine qui lui faisant considérer l'information comme absente, retransmet la demande à un niveau plus lent contigu où un processeur de gestion d'un bloc de ce niveau la traitera de la manière même qu'a été décrit le traitement de la demande par le processeur PGj(+1) et ce processeur PGk(i+2) la lui retransmettra avec l'indicateur bm approprié et, alors, correcto Le processeur P%(j+1) pourra alors traiter la demande initiale après cette remise à jour, En variante cependant, non indispensable en soi, le processeur pourra, avant même de cette remise à jour, transmettre l'information demandée au niveau plus rapide puisque, bien que d'indicateur erroné en soi, elle y sera pourw tant valable, Dans le cas N.o.l défini plus haut, chaque "registre" C n'a qu'un seul emplacement de mémoire. Dans le cas No.3, au contraire il en a mxn comme dito En ce dernièr cas, le registre d'adressage en C recevra chaque fois non seulement le numéro m du bloc du niveau (i) mais aussi le numéro, de 1 à n, du fragment de la page P du bloc concernée. Toutes variantes technologiques des dispositions sus-décrites entrent, de plein droit, dans le cadre de l'invention, y compris si désiré la substitution d'automates cabalés aux microprogrammes définis. De façon évidente, il demeure de l'appréciation du concepteur de décider pour la hiérarchie ie mémoires et pour le système informatique particuliers qu'il organise, quels sont les niveaux de la hiérarchie de mémoires qui doivent être dotés des moyens de l'invention. REVENDICATIONS le - Procédé de gestion cohérente des migrations d'informa, tions entre niveaux contigus, l'un plus rapide que l'autre, dune hiérarchie de mémoires dont chaaue niveau est divisé en blocs, chacun d'un nombre défini de pages, chacune d'un nombre défini de fragments, chaque bloc étant géré de façon autonome par un preces soir de gestion assorti dtun répertoire de registres chacun affec- té à une page du bloc, caractérisé en ce que chaque processeur de gestion de bleo du niveau meins rapide n'émerise Itexécution de chaque opération de lecture, respectivement d'écriture, d'un fragment d'une page du bloc à diriger vers, respectivement en prove nance du. niveau plus rapide et mémorise chaque signalisation dté- Section dans le niveau plus rapide d'un fragment de page du bloc antérieurement recopié en ce niveau, dans le registre du réper teinre de la page adressée dans l'opération, et en ce qu'à chaque demande de lecture d'un fragment de page du bloc par le niveau plus rapide, le processeur de gestion consulte le contenu ainsi mémorisé di registre de page adressé par la demande pour décider soit la satisfaction immédiate de la demande de lecture si ce contenu. indique un nombre égal d'opérationa antérieures de lec- ture et d*opérations antérieures d'écriture et d'éjection soit la commande d'un purge des blocs du niveau plus rapide ayant antérieurement reçu des copies de fragments de la page adressée, pré valablement à la satisfaction de cette demande de lecture. 2. - Procédé selon la revendleation l. caractérisé en ce. chaque registre de page du répertoire contenant en un de ses emplacements un indicateur du caractère modifiable ou non modifia- ble du contenu de la page à laquelle il est affecté, le proces- seur consulte également cet indicateur à chaque demande de lectura dsun fragment de cette page et, lorsque cet indicateur indique le caractère non-modifiable du contenu de cette page, inhibe le résultat de la consultation du contenu du registre de page et assure la satisfaetion immédiate de la demande de lecture. 3. - Procédé selon la revendication 1 ou la revendication 2, caractérisé en ce que, pour la mémorisation des opérations de lecture d'écriture et d'-éjection, chaque registre de page ne présente qu'un emplacement unique et que le processeur de gestion nti identifie que cet emplacement unique en son adressage de memerisa- tion et de consultation des registres de page du répertoire 40 -- Procédé selon la revendications I ou selon la revencica- tion 2, caractérisé en ce que, pour la mémorisation des opérations de lecture, d'écriture et d'éjection, chaque registre de page du répertoire est divis en autant d'emplacements individuellement afféctes d'adresses secondaires qu'il existe de blocs dans le niveau plus rapide et que le processeur de gestion identifie cha- cun de ces emplacements par son adresse secondaire en son adressant ge des registres de page du répertoire, et en ce que, pour la consultation du contenu mémorisé on un registre de page du répertoire adressé sur demande de lecture d'un fragment de page par le niveau plus rapide, le processeur inhibe la consultation du contenu de l'emplacement de ce registre affecte au bloc du niveau plus rapide demandeur.ae cette lecture et-, en sa décision de purges inhibe également celle de ce bloc demandeur du niveau plus rapide. 5. - - Procédé selon la revendication 1 ou selon la revendica-tion 2 ou selon la revendication 4, caractérise, en ce que, pour la mémorisation des opérations de lecture, d'écriture et d1éjec- tion, chaque registre de page présente autant d'emplacements, res- pectivement de groupes d'emplacements, inidividuellement affectés d'adresses de fragments de page qu'il existe de fragments de page en chaque-pae-du bloc, et que le processeur-de gestion identifie chacun de ces emplacements par une telle adresse de fragment de page en son adressage des registres de page du répertoire, et en ce que, pour la eonsultation du contenu de mémorisation d'un registre de page adressé en ce répertoire, le processeur de gestion inhibe la consultation des emplacements d'adresses de fragments de page autres que celui adresse dans la demande de lecture provenant du niveau plus rapide et, en sa décision de purge, inhibez celle des fragments de page autres que lefragment adresée dans les blocs du niveau plus rapide. 6. - Dispositif de gestion cohérente des migrations d'infor- mations entre niveaux contigue, l'un plus rapide que l'autre, d'une hiérarchie de mémoires dont chape niveau est divis en blocs, chacun d'un nombre défini de pagodes, chacune d'un nombre défini de fragments, chaque bloc retint géré de façon autonome par un processeur de gestion de ses écritures et lectures, processeur qui reçoit du niveau plus rapide, outre des demandes d'écriture et de lecture, des signalisations d'éjection dans le niveau.plus rapide de fragments de page précédemment recopiés de son bloc, processeur de gestion auquel est associé un répertoire comprenant autant de registres que de pages de bloc, chaque registre de ce répertoire comportant une zone de mémorisation d'un code d'adres se virtuelle de donnée et une zone de mémorisatien du code d'adresse de page réelle correspondant ainsi qu'une zone de mémorisation de bits d'état dont l'un définit par sa valeur le caractère modifiable. ou non- modifiable de ltinformation contenue dans la page du bloc à laquelle est affecté ce registre de répertoire, ce répertoire étant équipé dtun registre adresse et d'un registre d'écriture-lecture pour sa consultation systématique par le prow oesseur de gestion à chacune de ses opérat-lons de gestion du bloc, caractérisé en ce qu'il comporte, pour la mise en oeuvre du procédé selon la revendication 1, la combinaison d'un répertoire ad- ditionnel à autant de registres que de pages du bloc, équipé d'un registre d'adresse destiné à être chargé par le processeur de ges tion à chaque demande de lecture et chaque signalisation d'éjec--- tion provenant du-niveau plus rapide ainsi qu'à chaque opération de lecture et à enta que opération d' ecriture-- d'un fragment de pagedu bloc, d'un premier moyen activé par le processeur en toute opération de lecture d'un fragment de page concomitamment au chargement du registre d'adresse du répertoire additionnel, destiné à ajouter au contenu du registre adressé de ce répertoire additionnel un élément de mémorisation caractéristique d'une opération de lecture, d'un second moyen activé par le processeur en toute opération d'écriture dlun fragment de page concomitamment au charge ment du registre d'adresse du répertoire additionnel, destiné à ajouter au contenu-du registre adressé de ce répertoire additionnel un élément de mémorisation caractéristique d'une opération d'écriture, d'un troisième moyen activé par le processeur en toute opération de-signalisation d'éjection concomitamment au chargement du registre d'adresse du répertoire additionnel, destiné à ajou-ter au contenu du registre adressé de ce répertoire additionnel un élément de mémorisation caractéristique d'une telle opération d'éjection, d'un quatrième moyen destiné à la lecture du contenu d'un registre du répertoire additionnel adressé par le processeur sur demande de lecture d'un fragment de page du bloc provenant du niveau plus rapide, et d'un cinquième moyen destiné à déter miner: si ce contenu:: continent des nombre a égaux ou différents des éléments do mémorisation des opérations de lecture et des éléments de mémorisation des opérations d'écriture et d'éjection, ce cin quiète moyen comprenant une entrée activable à partir d'une sortie du processeur de gestion et incorporant en sa sortie une mémoire de résultat reliée à une entrée de décision du processeur soit de satisfaire immédiatement la demande de lecture du fragment de page soit de provoquer au préalable une purge dans le niveau plus rapide des fragments de page de la page adressée en cette demande et qui pourraient y avoir été antérieurement recopiés. 7.- - Dispositif en la revendication iX caractérisé en ce que-, pour la mise on oeuvre du procédé selon la revendication 2, ce cinquième moyen comprend une entrée d'inhibition de mémorisé tien reliée i ne -sertie du processeur de gestion activée lorsque la valeur du bit d'état dn caractère modifiable eu non modifiable du contenu de la page correspondant au registre adressé indique 10 caractère non-modifiable du contenu de cette page. 8,- Dispositif salon la revendication 6, caractérisé en ce que le quatrième moyen consiste en un registre de lecture associé au répertoire additionnel et que la cinquième moyen consiste en un décedeur, référence à zéro, du contenu de ce registre de lecture, relié par un circuit de porte à entrées d'activation et d'inhibition à un circuit de mémorisation du niveau de sortie du décedeur. 9. - Dispositif selon la revendication 8, caractérisé en ce que le premier moyen consiste en un générateur de code algébrique (+1) et le second et troisiéme moyens consistent en un générateur de code algébrique (-1), les dits générateurs ayant leurs sorties reliées & don entrées de mémorisation d'un registre d'ec- riture-lecture associé au répertoire additionnel* 10. - Dispositif selon la revendication 8, caractérisé en ce que les premier, second et troisième moyens consistent en des gé- nérateurs d'impulsions, en ce qu'un registre d'écriture-lecture compteur-décompteur d'impulsions est associé au répertoire et on ce que les second et troisième générateurs d'impulsions ont leurs sorties reliées à l'entrée de décomptage alors que le premier générateur d'impulsions a sa sertie; reliée & l'entrée de comptage da ce registre compteur-décompteur. 11. - Dispositif selon la revendication 8, caractérisé en ce que les premier, second et troisième moyens consistent en des gé nérateurs d'iip'slsions, on ce que chaque registre de page du réper- toire additionnel est n registre compteur-décompteur d'impulsions et que la sortie de premier générateur d'impulsions est reliée à l'entrée de comptage d'impulsions de chacun de registres de page alors que la sertie des second et troisième générateurs d'impul- siens est reliée & l'entrée de décemptage de chacun des registre de page, chacune de cee liaisons passant par une porte adresée par une sertie un décodeur du contenu du registre d'adresse répertoire additionnel. 12. -Dispositif de gestion selon la revendication t--t sel la revendication a ou selon la revendication 10 ou selon la reven- dicatisa IL, caractérisé on ce que, Jour la mise on oeuvre de la revendication @ chaque registre do page de répertoire additionnel est subdivisé en autant d'emplacements que de blocs dans le niveau plus rapide que la registre d'adresse du répertoire additionnel comprend une partie supplémentaire d'adressage de ces emplacements et que le décodeur référencé à zéro du contenu du registre de lecture est subdivisé en autant d'unités de décodage individuellement reliées à un emplacement du registre de lecture, que chacun de ces unités est reliée par une porte à une entrée d'un élément de mémorisation binaire et en ce que chaque porte à une entrée d'inhibition reliée à une sortie d'un décodeur alimenté par le proces seur de gestion en codes. d'exploration séquontiella des contenus dos unités de décodage pour leur mémorisation en ces éléments. 13. - Dispositif de gestion selon la revendication 8 et selon la revendication 9 ou selon la revendication 10 en selon la revendication Il, caractérisé on ce que, peur la mise en oeuvre de la revendication 5, chaque registre de page da répertoire addition- nel est subdivisé on autant d'emplacements que de fragments de page dans une page du bloc, que le registre d'adresse du réper- toire additionnel comprend une partie supplémentaire d'adressage do ou emplacements de fragments de page, que le décodage réfé- rencé à zéro est subdivisé en autant d'unités de décodage individuellement reliées à des emplacements distincts du registre do lecture* que chacune de ces unités est reliée par une porte à une entrée d'un élément de mémerisation binaire et en ce que chacune de ces portes a une entrez d'inhibition reliée à une sortie d'un décodeur alimente par le processeur de gestion en co- des de sélection des contenus des unités de décodage pour leur mémorisation en ces éléments 14. - Dispositif de gestion selon la revendication 6, carac-- térisé on ce que le registre d'adresse du répertoire additionnel a une partie commune avec le registre d'adresse. du répertoire de mémorisation des adresses et bits d'état associé au processeur Se gestion 15. - Dispositif de gestion selon la revendication 7, carac- térisé en ce que, pour l'activation de la dite sortie, le processeur Incorpore un comparateur de la valeur du bit d'état indiquant le caractère modifiable ou non-modifiable du contenu de la page à la valeur d'un bit d'état. de menine destination inclus. en toute demande. de lecture et d'écriture à ce processeur par un bloc du niveau-plus rapide, ce comparateur activant aussi la dite sortie lorsque la valeur de ce dernier bit d'état. indique un caractore non-modifiable au niveau plus rapide, du fragment de page demande