ta présente invention se rapporte aux systèmes de registre à décalage ou analogues et concerne, plus particulièrement un registre à décalage qui utilise une matrice de mémoire à accès direct ou une partie de celle-ci comme système de registre à décalage pour stocker et décaler de l'information codée. De nombreux systèmes de registre à décalage, permettant de stocker et de décaler de l'information binaire, sont disponibles. L'invention a, notamment, pour objet de créer un système de registre à décalage plus souple que les systèmes de registre à décalage classiques. Un autre but de l'invention est de créer un système de registre à décalage électronique extrêmement stable plus dense que lesssystèmes de registre à décalage classiques et permettant, par conséquent, de stocker et de décaler -un plus grand nombre de bits d'information codée dans une superficie donnée.Par exemple, suivant l'invention, un mode de réalisation MOS (métal/ isolant/semi-conducteur) du système de registre à décalage suivant l'invention, fabriqué sous la forme d'un système de semiconducteurs intégré n'exige que le tiers environ de la superficienécessaire, avec les registres à décalages MQS claSiques , pour stocker et décaler un même nombre de bits d'information binaire, ou bien peut stocker et décaler un nombre de bits d'information binaire triple du nombre qu'on peut stocker et décaler dans un registre à décalage classique de même superficie. Un autre but de l'invention est de créer-un registre à décalage extrêmement stable dans lequel aucune considération de vitesse n'entre en ligne de compte.D'invention a encore pour but de créer un système de registre à décalage électronique consommant moins de courant de commande que les registres à décalage classiques. Un autre but encore de l'invention est de créer un système logique et/ou aritbmétique unique en son genre. A cet effet, suivant l'invention, on utilise une matrice de mémoire à accès direct couplée ave-c un dispositif commutateur et commandée conjointement à celui-ci. La matrice de mémoire est constituée par une série de cellules de mémoire'capables de stocker de l'information codée et disposées en rangées et colonnes. Chaque cellule de mémoire comprend des moyens d'entrée permettant d'y introduire de l'information codée, des moyens de sortie capables d'en extraire de l'information, des moyens de commande d'écriture pour adresser la cellule de mémoire en vue d'y écrire de l'information codée et des moyens de commande de lecture pour adresser la cellule de mémoire en vue d'en extraire de l'information codée. Dans chaque rangée de cellules, les moyens de commande d'écriture-sont mis en commun ainsi que les moyens de commande de lecture; dans chaque colonne de cellules, les moyens d'entrée sont-mis en commun ainsi que les moyens de sortie. En outre, dans un mode de réalisation particulier de l'invention, les moyens de commande d'écriture des diverses rangées sont mis en commun avec les moyens de commande de lecture des rangées adjacentes.Dans un autre mode de réalisation encore, les moyens de sortie des diverses colonnes sont mis en commun avec les moyens d'entrée des colonnes adjacentes. Le dispositif commutateur -applique des impulsions aux moyens de commande d'écriture et.de lecture ou aux moyens de commande d'écriture et de lecture mis en commun de rangées de cellules de mémoire pour commander séquentiellement des rangées de-cellules de la matrice et assurer ainsi l'obtention d'un -système de registre à décalage suivant l'invention. D'autres caractéristiques de l'invention apparaîtront au cours de la description qui va suivre. Aux dessins annexés donnés uniquement à titre d'exemple; les Fig. 1 à 8 sont des s-chémas symboliques représentant divers modes de réalisation du système de registre à décalage suivant l'invention ; la Fig. 9 est un schéma électrique représentant un mode de réalisation MOS ou MIS (métal/isolant/semi-conducteur) du dispositif commutateur 14- les Fig. 10B à 12 B sont des schémas électriques et des représentations -structurelles d'un mode de-réalisation MOS ou MIS de cellules de mémoire 10 constituant la matrice de mémoire 13, et la Fig. 13 est un schéma de- cablage d'un--mode de réalisation MOS ou MIS de cellules à retard 12. Un système de registre à décalage suivant l'invention comprend une matrice de mémoire à accèsdirect couplée avec un dispositif commutateur et commandée conjointement à celui-ci. La matrice de mémoire est formée d'une série de cellules de mémoire capables de stocker de l'information codée et disposées en rangées et colonnes. Chaque cellule de mémoire comprend des moyens d'entrée permettant d'y introduire de l'information codée, des moyens de sortie permettant d'en extraire de l'information, des moyens de commande d'écriture pour adresser la cellule de mémoire en vue d'y écrire de l'information codée et des moyens de commande de lecture pour adresser la cellule de mémoire en vue d'en extraire de l'information codée.Dans chaque rangée de cellules, les moyens de commande '-crîture sont mis en commun ainsi que les moyens de commande de lecture ; dan chaque colonne de cellules, les moyens d'entrée sont mis en commun ainsi que les moyens de sortie.Le dispositif commutateur distribue séquentiellement des impulsions aux moyens de commande d'écriture et de lecture des rangées pour commander séquentiellement les rangées de cellules de la--matrice et assurer ainsi l'obtention du système de registre à décalage Dans certains modes de réalisation de l'invention, comme indique dans la description détaillée qui suit de divers modes de réalisa- tion du système de registre à décalage, une unité d'information codée telle qu'un bit binaire est stockée dans une cellule et n'est pas nécessairement décalée à travers la matrice de mémoire, mais apparaît en tant qu'élément d'une chaîne d'information codée de décalage sur les lignes d'entrée et de sortie du système de registre à décalage. On va tout d'abord examiner la Fig. 1 sur laquelle est représenté un premier mode de réalisation du système de registre à décalage suivant l'invention qui stocke et décale N séries de bits n fois. En conséquence, dans ce mode de realisntion, une entrée en rarallèle S'un ensemble de N bits est simultanément introduite dans le registre à décalage à des périodes de temps choisies et une sortie en parallèle d'un ensemble de N bits est simultané- went obtenue à la sortie du registre à décalage Le mode de réa llsatlon décrit ici du regis-tre à décalage comporte une matrice de mémoire à accès direct 3 comprenant n rangées (1, 2, 3, 4, 5, 6, 7, ..., n) et N colonnes (A, B, C, ... N, où N représente le nombre total de colonnes et non la position numérique de cette lettre dans l'-alphabet) ce cellules de mémoire à accès direct. Chaque cellule de mémoire comprend une entrée 1 et une sortie 0, une commande d'écriture W et une commande de lecture R. Dans chacune des rangées de cellules (1, 2, 3, 4, 5, 6, 7, .., n), les moyéns de commande d'écriture W sont mis en commun ainsi que les moyens de commande de lecture R. Ainsi, par exemple, les cellules A1, B1, C1, ..., N1 ont une ligne de lecture commune et une ligne d'écriture commune. Dans chacune des colonnes de cellules (A, B, C, ... N) les moyens d'entrée I sont mis en commun ainsi que les moyens de sortie O. Ainsi, par exemple, les cellules A1, A2, A3, A4, A5, A6, A7, ..., An ont une ligne d'entrée commune A et une et une ligne de sortie commune OA. Les lignes de lecture et d'écriture (désignées par R et par W, respectivement en raison du fait qu'elles sont mises en commun avec les moyens de commande de lecture et avec les moyens de commande d'écriture des cellules de la rangée) sont couplées avec un dispositif commutateur 14. Dans ce premier mode de réalisation, ledit dispositif commutateur comprend un certain nombre de cellules de registre à décalage Il montées en série. Ainsi, par exemple, la sortie de la cellule de registre à décalage 1R est connectée à l'entrée de la cellule 1W, la sortie de celle-ci à l'entrée de la cellule 2R, etc.La sortie de la dernière cellule nW est couplée avec l'entrée de la première cellule IR. En conséquence, une impulsion introduite à l'entrée de la cellule de registre à décalage 1R est décalée dans la cellule 1W, puis de la cellule 1W à la cellule 2R, etc et, enfin, de la cellule nW à la cellule 1R de sorte qu'elle est recyclée à travers le registre à décalage. Des signaux indiquant l'état de chaque cellule de registre- à décalage apparaissent sur les lignes de sortie 15, de sorte qu'au moins l'une de celles-ci indique le stockage d'une impulsion dans sa cellule de registre à décalage associée. Divers modes de réalisation des cellules de mémoire à accès direct 10 et des cellules de registre à décalage 11 seront décrits plus loin de façon détaillée. avant de procéder à cette description, il y a lieu de considérer d'un point de vue général que si les cellules de mémoire à accés direct 10 sont aussi stables ou plus stables que les cellules de registre à décalage, exigent une superficie beaucoup plus petite que celles-ci et consomment beaucoup moins de courant qu'elles, le résultat final est un système de registre à décalage extrêmement stable, plus dense et consommant moins de courant que des registres à décalage exclusivement constitués par des cellules de registre à décalage proprement dites.Si la mémoire à accès direct 1-3 du système de registre à décalage comprend n rangées de cellules, on utilise de n à An cellules de registre à décalage conjointement à la matrice de mémoire 13 pour faire fonctionner-le système de registre à décalage. Le nombre de colonnes de cellules de la matrice de mémoire à accès direct, peut être augmenté à volonté sans qu'il en résulte une augmentation du nombre de cellules de registre à décalage nécessaires pour faire fonctionner le système et, par conséquent, le système de registre à décalage devient d'autant plus avantageux qu'on utilise davantage de cellules de mémoire à accès direct. Le mode de réalisation de la Fig. 1 permet d'extraire une information d'une cellule sur une ligne de sortie, puis décrire une nouvelle information dans cette cellule à partir d'une ligne d'entrée. En conséquence, si la sortie de la cellule de registre à décalage IR représente l'impulsion enregistrée à ce moment dans cette cellule, l'information stockée dans les cellules de mémoire A1, B1, C1 ..., NI est extraite sur les- lignes de sortie OA, OB, OC, ..., ON, respectivement.Si la-sortie de la cellule de registre à décalage 1W représente l'impulsion enregistrée à ce moment dans cette cellule, l'informationintroduite dans la matrice de mémoire aux entrées TA, TE, TC, ..., IN, -est stockée dans les cellules de mémoire A1, B1, Cl-, ..., NI,respec- tivement.De même, si la sortie de la cellule de registre à décalage 2R représente 1'impulsion enregistrée aa ce moment dans cette cellule, l'information stockée dans les de mémoire A2, B2, C2, ...t N2 est extraite sur les lignes de sortie OA, OB, OC, ..., ON, respectivement, Si la sortie de la cellule de registre à décalage 2W représente l'impulsion enregistrée à cet moment dans cette cellule, l'information introduite dans la-matrice de mémoire aux entrées IA, IB, IC, ..., 'N est stockée dans les cellules de mémoire A2, B2, C2, ..., Na respectivement, et ainsi de suite Le fonctionnement du sytéme de registre à décalage de la Fig. 1 sur plusieurs périodes de temps est représenté sur les tableaux i A-C. Les tableaux I A-C représentent les états des cellules de registres à décalage 11, l'étant des céllules de mémoire -10, l'information introduite sur les lignes d'entrée IA, IB, IC, ..., IN et l'information obtenue aux sorties OA, OB, OC, ..., ON pendant les périodes dé temps 1 à 6n. TABLEAU I A t- 1 2 3 4 5 6 7 8 9 10 11 12 13 14 ... 2n-1 2n 11 1R 1 1W 1 2R 1 2W 1 3R 1 3W 1 4R 1 4W 1 5R 1 5W 1 6R 1 6W 1 7R 1 7W 1 nR 1 nW 1 10 A1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a1 A2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a2 A3 a3 a3 a3 a3 a3 a3 a3 a3 a3 a3 a3 A4 a4 a4 a4 a4 a4 a4 a4 a4 a4 A5 a5 a5 a5 a5 a5 a5 a5 A6 a6 a6 a6 a6 a6 A7 a7 a7 a7 AN a8 B1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b1 B2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b2 B3 b3 b3 b3 b3 b3 b3 b3 b3 b3 b3 b3 B4 b4 b4 b4 b4 b4 b4 b4 b4 b4 B5 b5 b5 b5 b5 b5 b5 b5 B6 b6 b6 b6 b6 b6 B7 b7 b7 b7 Bn b8 C1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c1 C2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c2 C3 c3 c3 c3 c3 c3 c3 c3 c3 c3 c3 c3 C4 c4 c4 c4 c4 c4 c4 c4 c4 c4 C5 c5 c5 c5 c5 c5 c5 c5 C6 c6 c6 c6 c6 c6 C7 c7 c7 c7 Cn c8 N1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d1 N2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d2 N3 d3 d3 d3 d3 d3 d3 d3 d3 d3 d3 d3 N4 d4 d4 d4 d4 d4 d4 d4 d4 d4 N5 d5 d5 d5 d5 d5 d5 d5 N6 d6 d6 d6 d6 d6 N7 d7 d7 d7 Nn d8 IA a1 a2 a3 a4 a5 a6 a7 ... a8 OA # # # # # # # ... # IB b1 b2 b3 b4 b5 b6 b7 ... b8 OB # # # # # # # ... # IC c1 c2 c3 c4 c5 c6 c7 ... c8 OC # # # # # # # ... # IN d1 d2 d3 d4 d5 d6 d7 ... d8 ON # # # # # # # ... # TABLEAU I B t- 2n+1 2n+2 2n+3 2n+4 2n+5 2n+6 2n+7 2n+8 2n+9 2n+10 2n+11 2n+12 2n+13 2n+14 ... 4n-1 4n 1R 1 1W 1 2R 1 2W 1 3R 1 3W 1 4R l 4W 1 5R i 5W 1 6R 1 6W 1 7R 1 7W 1 nR 1 nW 1 10 A1 a1 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 a9 A2 a2 a2 a2 alO alO alO ulO a10 alo alO alO a10 alO alO a10 a10 A3 a3 a3 a3 a3 a3 a11 a11 a11 a11 a11 a11 a11 a11 a11 a11 a11 A4 a4 a4 a4 a4 a4 a4 a4 a12 a12 a12 a12 a12 a12 a12 a12 a12 A5 a5 a5 a5 a5 a5 a5 a5 a5 a5 a13 a13 a13 a13 a13 a13 a13 A6 a6 a6 a6 a6 a6 a6 a6 a6 a6 a6 a6 a14 a14 a14 a14 a14 A7 a7 a7 a7 a7 a7 a7 a7 a7 a7 a7 a7 a7 a7 a15 a15 a15 An a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a8 a16 B1 b1 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 b9 B2 b2 b2 b2 b10 b10 b10 b10 b10 b10 b10 b10 b10 b10 b10 b10 b10 B3 b3 b3 b3 b3 b3 bil bll bli bll bil bll bll b11 b11 bll bll B4 b4 b4 b4 b4 b4 b4 b4 b12 b12 b12 b12 b12 b12 b12 b12 b12 B5 b5 b5 b5 b5 b5 b5 b5 b5 b5 b13 b13 b13 b13 b13 b13 b13 B6 b6 b6 b6 b6 b6 b6 b6 b6 b6 b6 b6 b14 b14 b14 b14 b14 B7 b? b7 b? b7 b7 b7 b? b7 b7 b7 b7 b7 b7 b15 b15 b15 Bn b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b8 b16 C1 c1 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 c9 C2 c2 c2 c2 c10 c10 c10 c10 c10 c10 c10 c10 c10 c10 c10 c10 c10 C3 e3 c3 c3 -c3 c3 cil cil c11 cll c11 cll cil cil cil cil c11 C4 c4 c4 c4 c4 c4 c4 c4 c12 c12 c12 c12 c12 c12 c12 c12 c12 C5 c5 c5 c5 c5 c5 c5 c5 c5 c5 c13 c13 c13 c13 c13 c13 c13 C6 c6 c6 c6 c6 c6 c6 c6 c6 c6 c6 c6 c14 c14 c14 c14 c14 C7 c7 c7 c7 c7 c7 c7 c7 c7 c7 c7 c7 c7 c7 c15 c15 c15 Cn c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c8 c16 N1 d1 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 d9 N2 d2 d2 d2 d10 d10 d10 d10 d10 d10 d10 d10 d10 d10 d10 d10 d10 N3 d3 d3 d3 d3 d3 d11 d11 d11 d11 d11 d11 d11 d11 d11 d11 d11 N4 d4 d4 d4 d4 d4 d4 d4 d12 d12 d12 d12 d12 d12 d12 d12 d12 N5 d5 d5 d5 d5 d5 d5 d5 d5 d5 d13 d13 d13 d13 d13 d13 d13 N6 d6 d6 d6 d6 d6 d6 d6 d6 d6 d6 d6 d14 d14 d14 d14 d14 N7 d7 d7 d7 d7 d7 d7 d7 d7 d7 d7 d7 d7 d7 d15 d15 d15 Nn d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d8 d16 IA a9 a10 a11 a12 a13 a14 a15 . . . a16 OA a1 a2 a3 a4 a5 a6 a7 . . . a8 IB b9 b10 b11 b12 b13 b14 b15 . . . b16 OB b1 b2 b3 b4 b5 b6 b7 . . . b8 IC c9 c10 c11 c12 c13 c14 c15 . . . c16 OC c1 c2 c3 c4 c5 c6 c7 . . . c8 IN d9 d10 d11 d12 d13 d14 d15 . .. d16 ON dl d2 d3 d4 d5 a6 d7 d8 TABLEAU Il C t- 4n+1 4n+2 4n+3 4n+4 4n+5 4n+6 4n+7 4n+8 4n+9 4n+10 4n+11 4n+12 4n+13 4n+14 ... 6n-1 6n 11 1W 1 2W 1 3R 1 3W 1 4R 1 4W 1 5R 1 5W 1 6R 1 6W 1 7R 1 7W 1 nR 1 nW 1 1R 1 10 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 A2 a10 a10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 A3 a11 a11 a11 a11 0 0 0 0 0 0 0 0 0 0 0 0 A4 a12 a12 a12 a12 a12 a12 0 0 0 0 0 0 0 0 0 0 A5 a13 a13 a13 a13 a13 a13 a13 a13 0 0 0 0 0 0 0 0 A6 a14 a14 a14 a14 a14 a14 a14 a14 a14 a14 0 0 0 0 0 0 A7 a15 a15 a15 a15 a15 a15 a15 a15 a15 a15 a15 a15 0 0 0 0 An a16 a16 a16 a16 a16 a16 a16 a16 a16 a16 a16 a16 a16 a16 0 0 B1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 B2 b10 b10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 B3 b11 b11 b11 b11 0 0 0 0 0 0 0 0 0 0 0 0 B4 b12 b12 b12 b12 b12 b12 0 0 0 0 0 0 0 0 0 0 B5 b13 b13 b13 b13 b13 b13 b13 b13 0 0 0 0 0 0 0 0 B6 b14 b14 b14 b14 b14 b14 b14 b14 b14 b14 0 0 0 0 0 0 B7 b15 b15 b15 b15 b15 b15 b15 b15 b15 b15 b15 b15 0 0 0 0 Bn b16 b16 b16 b16 b16 b16 b16 b16 b16 b16 b16 b16 b16 b16 0 0 C1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 C2 c10 c10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 C3 c11 c11 c11 c11 0 0 0 0 0 0 0 0 0 0 0 0 C4 c12 c12 c12 c12 c12 c12 0 0 0 0 0 0 0 0 0 0 C5 c13 c13 c13 c13 c13 c13 c13 c13 0 0 0 0 0 0 0 0 C6 c14 c14 c14 c14 c14 c14 c14 c14 c14 c14 0 0 0 0 0 0 C7 c15 c15 c15 c15 c15 c15 c15 c15 c15 c15 c15 c15 0 0 0 0 Cn c16 c16 c16 c16 c16 c16 c16 c16 c16 c16 c16 c16 c6 c16 0 0 N1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 N2 d10 d10 0 0 0 0 0 0 0 0 0 0 0 0 0 0 N3 d11 d11 d11 d11 0 0 0 0 0 0 0 0 0 0 0 0 N4 d12 d12 d12 d12 d12 d12 0 0 0 0 0 0 0 0 0 0 N5 d13 d13 d13 d13 d13 d13 d13 d13 0 0 0 0 0 0 0 0 N6 d14 d14 d14 d14 d14 d14 d14 d14 d14 d14 0 0 0 0 0 0 N7 d15 d15 d15 d15 d15 d15 d15 d15 d15 d15 d15 d15 0 0 0 0 Nn d16 d16 d16 d16 d16 d16 d16 d16 d16 d16 d16 d16 d16 d16 0 0 IA 0 0 0 0 0 0 0 ... 0 OA a10 a11 a12 a13 a14 a15 a16 ... a0 IB 0 0 0 0 0 0 0 ... 0 OB b10 b11 b12 b13 b14 b15 b16 ... b0 IC 0 0 0 0 0 0 0 ... 0 OC c10 c11 c12 c13 c14 c15 c16 ... c0 IN 0 0 0 0 0 0 0 ... 0 ON d10 d11 d12 d13 d14 d15 d16 ... d0 Sur la Fig. est représenté un troisième mode de réalisation du système de registre à décalage suivant l'invention qui stocke et décale S séries de bits n fois.En conséquence, d'une manière analogue à ce qui se passait dans le premier mode de réa- lisation, une entrée en parallèle d'un ensemble de N bits est simultanément introduite dans le registre à décalage à des-périodes de temps choisies et une sortie en parallèle d'un ensemble de N bits est simultanément obtenue aux sorties OA, OB, OG, .., ON. Dans ce troisième mode de réalisation du système de registre à décalage, comme précédemment, dans chaque rangéelde cellules de mémoire 10, les moyens de commande d'écriture W sont mis en commun ainsi que les moyens de commande de lecture R et, dans chaque colonne de cellules, les moyens d'entrée I sont mis en commun ainsi que les moyens de sortie 0. En outre, dans ce troisième mode de réalisation, le moyen de commande d'écriture W de la nème rangée est mis en commun avec le moyen de commande de lecture R de la première rangée et les moyens de commande d'écriture W des rangées intermédiaires sont mis en commun avec les-moyens de commande d'écriture W des rangées adjacentes suivantes respectives, comme représenté-sur la Fig. 3. Ainsi, par exemple, la ligne de commande d'écriture de la rangée 1 est mise en commun avec la ligne de commande de lecture de la rangée 2, la ligne de commande d'écriture de la rangée 2 est mise en commun avec la ligne de- commande de lecture de la rangée 3, etc., et enfin, la ligne de commande d'écriture de la (n,l)ème rangée (non représentée) est mise en commun avec la ligne de commande de lecture de la nème rangée. Pour mettre en évidence la mise en commun des lignes de commande d'écriture et de lecture de rangées adjacentes de cellules de mémoire, les lignes d'écriture et de lecture individuelles de rangées adjacentes sont représentées interconnectées. Toutefois, dans un mode de réalisation préféré, une unique ligne d'écriture/lecture commune est prévue de manière à réduire encore les dimensions du système de registre à décalage ou à augmenter encore sa densité. il est à noter que, dans ce mode de réalisation, du fait que les moyens de commande de lecture et les moyens de commande d'écriture de rangées adjacentes de cellules sont mis en commun, n cellules de registre à décalage Il seulement sont nécessaires pour former le dispositif commutateur 14. En conséquence, pendant la première période de temps, de l'information est transférée des entrées IA, IB, IC, ..., IN aux cellules de mémoire An, Bn, Cn1 ...Nn, rexpectivement, tandis que, simultanément, l'information stockée dans les cellules de mémoire Al, B1, C1, ..., NI est extraite et apparaît aux sorties OA, OB, OC, ..., ON, respectivement. Pendant la seconde période de temps, une nouvelle information est écrite dans les cellules de mémoire Al, B1, CI, ..., N1 tandis que, simultanément, une information est lue dans les cellules de mémoire A2 B2, C2, ..., N2 et apparaît aux sorties OA, OB, OC, ..., ON, res- pectivement. Tant- que l'information est lue dans une rangée, avant qu'une nouvelle information soit écrite dans la même rangée, toute l'information est préservée.Le fonctionnement du système de registre à décalage de la Fig. 5, pendant plusieurs pér-iodes de temps, est représenté sur les tableaux III A et B. Les tableaux III Aet B indiquent les états des cellules de registre à décalage 11, l'état des cellules de mémoire 10, l'information introduite sur les lignes d'entrée TA, IB, IC, ..., IN et l'information apparaissant aux sorties OA, OB, OC, ..., ON pendant les périodes de temps I à 3n. TABLEAU III A t- 1 2 3 4 5 6 7 8 ... n n+1 n+2 n+3 n+4 n+5 n+6 11 1 1 1 2 1 1 3 1 1 4 1 1 5 1 1 6 1 1 7 1 ... n 1 10 A1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a9 a9 a9 a9 a9 A2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a10 a10 a10 a10 A3 a3 a3 a3 a3 a3 a3 a3 a3 a3 a11 a11 a11 A4 a4 a4 a4 a4 a4 a4 a4 a4 a4 a12 a12 A5 a5 a5 a5 a5 a5 a5 a5 a5 a5 a13 A6 a6 a6 a6 a6 a6 a6 a6 a6 a6 A7 a7 a7 a7 a7 a7 a7 a7 a7 An ... a8 a8 a8 a8 a8 a8 B1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b9 b9 b9 b9 b9 B2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b10 b10 b10 b10 B3 b3 b3 b3 b3 b3 b3 b3 b3 b3 b11 b11 b11 B4 b4 b4 b4 b4 b4 b4 b4 b4 b4 b12 b12 B5 b5 b5 b5 b5 b5 b5 b5 b5 b5 b13 B6 b6 b6 b6 b6 b6 b6 b6 b6 b6 B7 b7 b7 b7 b7 b7 b7 b7 b7 Bn ... b8 b8 b8 b8 b8 b8 C1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c9 c9 c9 c9 c9 C2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c10 c10 c10 c10 C3 c3 c3 c3 c3 c3 c3 c3 c3 c3 c11 c11 c11 C4 c4 c4 c4 c4 c4 c4 c4 c4 c4 c12 c12 C5 c5 c5 c5 c5 c5 c5 c5 c5 c5 c13 C6 c6 c6 c6 c6 c6 c6 c6 c6 c6 C7 c7 c7 c7 c7 c7 c7 c7 c7 Cn ... c8 c8 c8 c8 c8 c8 N1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d9 d9 d9 d9 d9 N2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d10 d10 d10 d10 N3 d3 d3 d3 d3 d3 d3 d3 d3 d3 d11 d11 d11 N4 d4 d4 d4 d4 d4 d4 d4 d4 d4 d12 d12 N5 d5 d5 d5 d5 d5 d5 d5 d5 d5 d13 N6 d6 d6 d6 d6 d6 d6 d6 d6 d6 N7 d7 d7 d7 d7 d7 d7 d7 d7 Nn ... d8 d8 d8 d8 d8 d8 IA a1 a2 a3 a4 a5 a6 a7 ... a8 a9 a10 a11 a12 a13 OA # # # # # # # # # a1 a2 a3 a4 a5 a6 IB b1 b2 b3 b4 b5 b6 b7 ... b8 b9 b10 b11 b12 b13 OB # # # # # # # # # b1 b2 b3 b4 b5 b6 IC c1 c2 c3 c4 c5 c6 c7 ... c8 c9 c10 c11 c12 c13 OC # # # # # # # # # c1 c2 c3 c4 c5 c6 IN d1 d2 d3 d4 d5 d6 d7 ... d8 d9 d10 d11 d12 d13 ON # # # # # # # # # d1 d2 d3 d4 d5 d6 TABLEAU III B t- n+7 n+8 ... 2n 2n+1 2n+2 2n+3 2n+4 2n+5 2n+6 2n+7 2n+8 ... 3n 11 1 1 2 1 3 1 4 1 5 1 6 1 7 1 ... 1 ... n 1 1 10 A1 a9 a9 a9 a9 0 0 0 0 0 0 0 0 A2 a10 a10 a10 a10 a10 0 0 0 0 0 0 0 A3 a11 a11 a11 a11 a11 a11 0 0 0 0 0 0 A4 a12 a12 a12 a12 a12 a12 a12 0 0 0 0 0 A5 a13 a13 a13 a13 a13 a13 a13 a13 0 0 0 0 A6 a14 a14 a14 a14 a14 a14 a14 a14 a14 0 0 0 A7 a7 a15 a15 a15 a15 a15 a15 a15 a15 a15 0 0 An a8 a8 a16 a16 a16 a16 a16 a16 a16 a16 ... B1 b9 b9 b9 b9 0 0 0 0 0 0 0 0 B2 b10 b10 b10 b10 b10 0 0 0 0 0 0 0 B3 b11 b11 b11 b11 b11 b11 0 0 0 0 0 0 B4 b12 b12 b12 b12 b12 b12 b12 0 0 0 0 0 B5 b13 b13 b13 b13 b13 b13 b13 b13 0 0 0 0 B6 b14 b14 b14 b14 b14 b14 b14 b14 b14 0 0 0 B7 b7 b15 b15 b15 b15 b15 b15 b15 b15 b15 0 0 Bn b8 b8 b16 b16 b16 b16 b16 b16 b16 b16 ... C1 c9 c9 c9 c9 0 0 0 0 0 0 0 0 C2 c10 c10 c10 c10 c10 0 0 0 0 0 0 0 C3 c11 c11 c11 c11 c11 c11 0 0 0 0 0 0 C4 c12 c12 c12 c12 c12 c12 c12 0 0 0 0 0 C5 c13 c13 c13 c13 c13 c13 c13 c13 0 0 0 0 C6 c14 c14 c14 c14 c14 c14 c14 c14 c14 0 0 0 C7 c7 c15 c15 c15 c15 c15 c15 c15 c15 c15 0 0 Cn c8 c8 c16 c16 c16 c16 c16 c16 c16 c16 ... N1 d9 d9 d9 d9 0 0 0 0 0 0 0 0 N2 d10 d10 d10 d10 d10 0 0 0 0 0 0 0 N3 d11 d11 d11 11 d11 d11 0 0 0 0 0 0 N4 d12 d12 d12 12 d12 d12 d12 0 0 0 0 0 N5 d13 d13 d13 13 d13 d13 d13 d13 0 0 0 0 N6 d14 d14 d14 14 d14 d14 d14 d14 d14 0 0 0 N7 d7 d15 d15 15 d15 d15 d15 d15 d15 d15 0 0 Nn d8 d8 16 d16 d16 d16 d16 d16 d16 d16 ... IA a14 a15 ... a16 0 0 0 0 0 0 0 ... OA a7 ... a8 a9 a10 a11 a12 a13 a14 a15 ... a16 IB b14 b15 ... b16 0 0 0 0 0 0 0 ... OB b7 ... b8 b9 b10 b11 b12 b13 b14 b15 ... b16 IC c14 c15 ... c16 0 0 0 0 0 0 0 ... OC c7 ... c8 c9 c10 c11 c12 c13 c14 c15 ... c16 IN d14 d15 ... d16 0 0 0 0 0 0 0 ... ON d7 ... d8 d9 d10 d11 d12 d13 d14 d15 ... d16 Dans le mode de réalisation de la Fig 3, l'impulsion introduite en premier lieu dans la première cellule de registre à décalage provoque une sortie à partir des cellules de mémoire de la rangée 1 et le stockage d'information d'entrée dans la rangée n. En conséquence, un retard d'une période de temps n'eSt pas introduit avant le chargement de l'-information dans le système de registre à décalage.Les cellules de registre à décalage Il du dispositif commutateur 14 peuvent néanmoins être réarrangées (d'une manière analogue à la dispositif de la Fig. 2) suivant un quatrième mode de réalisation représenté sur la Fig. 4, de façon que de l'information soit décrite dans la première rangée, et non plus dans la quatrième, au cours de la première période de temps. À cet effet, l'impulsion d'entrée du dispositif commutateur est tout d'abord appliquée à lacelluîe de registre à- décalage2 et; en dernier lieu-, à la cellule de registre à décalage 1 avant son recyclage dans la cellule de registre à décalage ~2* Le fonctionnement de ce quatrième mode de réalisation du système de registre à décalage, pendant les périodes de temps 1 à 3n, est représenté sur les tableaux IV À et B. TABLEAU IV A t- 1 2 3 4 5 6 7 ... n-1 n n+1 n+2 n+3 n+4 n+5 n+6 11 2 1 1 3 1 1 4 1 1 5 1 1 6 1 1 7 1 1 n 1 1 1 10 A1 a1 a1 a1 a1 a1 a1 a1 a1 a1 a9 a9 a9 a9 a9 a9 A2 a2 a2 a2 a2 a2 a2 a2 a2 a2 a10 a10 a10 a10 a10 A3 a3 a3 a3 a3 a3 a3 a3 a3 a3 a11 a11 a11 a11 A4 a4 a4 a4 a4 a4 a4 a4 a4 a4 a12 a12 a12 A5 a5 a5 a5 a5 a5 a5 a5 a5 a5 a13 a13 A6 a6 a6 a6 a6 a6 a6 a6 a6 a6 a14 A7 a7 a7 a7 a7 a7 a7 a7 a7 a7 An ... a8 a8 a8 a8 a8 a8 a8 B1 b1 b1 b1 b1 b1 b1 b1 b1 b1 b9 b9 b9 b9 b9 b9 B2 b2 b2 b2 b2 b2 b2 b2 b2 b2 b10 b10 b10 b10 b10 B3 b3 b3 b3 b3 b3 b3 b3 b3 b3 b11 b11 b11 b11 B4 b4 b4 b4 b4 b4 b4 b4 b4 b4 b12 b12 b12 B5 b5 b5 b5 b5 b5 b5 b5 b5 b5 b13 b13 B6 b6 b6 b6 b6 b6 b6 b6 b6 b6 b14 B7 b7 b7 b7 b7 b7 b7 b7 b7 b7 Bn ... b8 b8 b8 b8 b8 b8 b8 C1 c1 c1 c1 c1 c1 c1 c1 c1 c1 c9 c9 c9 c9 c9 c9 C2 c2 c2 c2 c2 c2 c2 c2 c2 c2 c10 c10 c10 c10 c10 C3 c3 c3 c3 c3 c3 c3 c3 c3 c3 c11 c11 c11 c11 C4 c4 c4 c4 c4 c4 c4 c4 c4 c4 c12 c12 c12 C5 c5 c5 c5 c5 c5 c5 c5 c5 c5 c13 c13 C6 c6 c6 c6 c6 c6 c6 c6 c6 c6 c14 C7 c7 c7 c7 c7 c7 c7 c7 c7 c7 Cn ... c8 c8 c8 c8 c8 c8 c8 N1 d1 d1 d1 d1 d1 d1 d1 d1 d1 d9 d9 d9 d9 d9 d9 N2 d2 d2 d2 d2 d2 d2 d2 d2 d2 d10 d10 d10 d10 d10 N3 d3 d3 d3 d3 d3 d3 d3 d3 d3 d11 d11 d11 d11 N4 d4 d4 d4 d4 d4 d4 d4 d4 d4 d12 d12 d12 N5 d5 d5 d5 d5 d5 d5 d5 d5 d5 d13 d13 N6 d6 d6 d6 d6 d6 d6 d6 d6 d6 d14 N7 d7 d7 d7 d7 d7 d7 d7 d7 d7 Nn ... d8 d8 d8 d8 d8 d8 d8 IA a1 a2 a3 a4 a5 a6 a7 ... a8 a9 a10 a11 a12 a13 a14 OA # # # # # # ... # a1 a2 a3 a4 a5 a6 a7 IB b1 b2 b3 b4 b5 b6 b7 ... b8 b9 b10 b11 b12 b13 b14 OB # # # # # # ... # b1 b2 b3 b4 b5 b6 b7 IC c1 c2 c3 c4 c5 c6 c7 ... c8 c9 c10 c11 c12 c13 c14 OC # # # # # # ... # c1 c2 c3 c4 c5 c6 c7 IN d1 d2 d3 d4 d5 d6 d7 ... d8 d9 d10 d11 d12 d13 d14 ON # # # # # # ... # d1 d2 d3 d4 d5 d6 d7 TABLEAU IV B t- @@7 ... 2n-1 2n 2n+1 2n+2 2n+3 2n+4 2n+5 2n+6 2n+7 ... 3n-1 3n 11 2 1 3 1 4 1 5 1 6 1 7 1 n 1 1 1 1 1 10 A1 a9 a9 a9 0 0 0 0 0 0 0 0 0 A2 a10 a10 a10 a10 0 0 0 0 0 0 0 0 A3 a11 a11 a11 a11 a11 0 0 0 0 0 0 0 A4 a12 a12 a12 a12 a12 a12 0 0 0 0 0 0 A5 a13 a13 a13 a13 a13 a13 a13 0 0 0 0 0 A6 a14 a14 a14 a14 a14 a14 a14 a14 0 0 0 0 A7 a15 a15 a15 a15 a15 a15 a15 a15 a15 0 0 0 An a8 a8 a16 a16 a16 a16 a16 a16 a16 a16 a16 0 B1 b9 b9 b9 0 0 0 0 0 0 0 0 0 B2 b10 b10 b10 b10 0 0 0 0 0 0 0 0 B3 b11 b11 b11 b11 b11 0 0 0 0 0 0 0 B4 b12 b12 b12 b12 b12 b12 0 0 0 0 0 0 B5 b13 b13 b13 b13 b13 b13 b13 0 0 0 0 0 B6 b14 b14 b14 b14 b14 b14 b14 b14 0 0 0 0 B7 b15 b15 b15 b15 b15 b15 b15 b15 15 0 0 0 Bn b8 b8 b16 b16 b16 b16 b16 b16 16 16 16 0 C1 c9 c9 c9 0 0 0 0 0 0 0 0 0 C2 c10 c10 c10 c10 0 0 0 0 0 0 0 0 C3 c11 c11 c11 c11 c11 0 0 0 0 0 0 0 C4 c12 c12 c12 c12 c12 c12 0 0 0 0 0 0 C5 c13 c13 c13 c13 c13 c13 c13 0 0 0 0 0 C6 c14 c14 c14 c14 c14 c14 c14 c14 0 0 0 0 C7 c15 c15 c15 c15 c15 c15 c15 c15 c15 0 0 0 Cn c8 c8 c16 c16 c16 c16 c16 c16 c16 c16 c16 0 N1 d9 d9 d9 0 0 0 0 0 0 0 0 0 N2 d10 d10 d10 d10 0 0 0 0 0 0 0 0 N3 d11 d11 d11 d11 d11 0 0 0 0 0 0 0 N4 d12 d12 d12 d12 d12 d12 0 0 0 0 0 0 N5 d13 d13 d13 d13 d13 d13 d13 0 0 0 0 0 N6 d14 d14 d14 d14 d14 d14 d14 d14 0 0 0 0 N7 d15 d15 d15 d15 d15 d15 d15 d15 d15 0 0 0 Nn d8 d8 d16 d16 d16 d16 d16 d16 d16 d16 d16 0 IA a15 ... a16 0 0 0 0 0 0 0 ... 0 OA ... a8 a9 a10 a11 a12 a13 a14 a15 ... a16 0 IB b15 ... b16 0 0 0 0 0 0 0 ... 0 OB ... b8 b9 b10 b11 b12 b13 b14 b15 ... b16 0 IC c15 ... c16 0 0 0 0 0 0 0 ... 0 OC ... c8 c9 c10 c11 c12 c13 c14 c15 ... c16 0 IN d15 ... d16 0 0 0 0 0 0 0 ... 0 ON ... d8 d9 d10 d11 d12 d13 d14 d15 ... d16 0 On va màintement examiner la Fig. 5 sur laquelle et représenté un cinquième mode de réalisation du système de registre à décalage suivant l'invention qui stocke et décale N x n bits d'information codée. Dans ce mode de- réalisation, une unique série de bits est introduite dans le moyen d'entrée I de la colonne A au cours des périodes de temps 2 à (Nxn+1) et la série de bits apparait sur la ligne de sortie 0 de la Neume colonre, au cours des périodes de temps ((Nxn)+l) à (2Nxn). Ici encore, le système de registre à décalage comprend une mémoire à accès direct 13 comportant n rangées (1, 2, 3, 4, 5, 6, 7, ..., n) et N colonnes (A, B, C, ...N) de cellules de mémoire à accès direct. Le moyen d'entrée commun I de la colonne A permet d'entrer l'information codée dans le système de registre à décalage et le moyen de sortie O de la colonne N permet de sortir l'information codée du système de registre à décalage. En outre, le moyen de sortie de la colonne A est couplé avec le moyen d'entrée de la colonne B par une cellule à retard ou de stockage 12 (AB), le moyen de sortie de la colonne B est couplé avec le moyen d'entrée de la colonne C par une cellule de stockage 12 (roc), etc. Pour mieux faire comprendre le fonctionnement de ce mode de réalisation du registre à décalage, on va décrire un système de registre à décalage de ce type comprenant une matrice à accès direct de 4 x 4 cellules représentée sur la Fig. SA au lieu du mode de réalisation à N x n cellules de la Fig. 5.Pendant la première période de temps, un bit d'information codée est extrait de la cellule de mémoire D1 à la sortie O et des bits dtinformation codée sont transférés des cellules de mémoire Al, B1, et CI dans les cellules de stockage AB, BC et CD, respectivement, tandis que, simultanément, des bits d'information codée précédemment mémorisés dans les cellules de stockage AB, BC, CD sont écrits dans les cellules de mémoire B4, C4 et W, respectivement, et cependant qu'un nouveau bit d'information codée introduit sur la ligne d'entrée I est écrit dans la cellule de mémoire A4. Pendant la seconde période de temps, un bit dtinformation codée est extrait de la cellule de mémoire D2 à la sortie O et des bits d'information codée sont transférés des cellules de mémoire A2, B2 et C2 dans les cellules de stockage AB, EC et CD, respectivement, tandis que, simultanément, les bits d'information code mémorisés dans les cellules de stockage HB, BC et CD pendant la première période de temps sont écrits dans les cellules de mémoire B1, C1 et D1, respectivement et tandis qu'un-nouveau bit d'information codée introduit sur la ligne d'entrée I est-écrit dans la cellule de mémoire Al, et ainsi de suite.Le fonctionnement du système de registre à décalage de la Fig. 5 pendant plusieurs périodes de temps est représenté sur les tableaux V A- et B. Les tableaux V A et B-représentent les états des cellules de registre à décalage Il, l'état des cellules de mémoire 10, l'information introduite sur la ligne d'information I et l'information obtenue sur la ligne de sortie O pendant les périodes de temps 1 à 30. TABLEAU V A 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 11 1 1 1 1 1 2 1 1 1 1 3 1 1 1 1 4 1 1 1 10 A1 a1 a1 a1 a1 a5 a5 a5 a5 a9 a9 a9 a9 a13 a13 A2 a2 a2 a2 a2 a6 a6 a6 a6 a10 a10 a10 a10 a14 A3 a3 a3 a3 a3 a7 a7 a7 a7 a11 a11 a11 a11 A4 a4 a4 a4 a4 a8 a8 a8 a8 a12 a12 a12 B1 a1 a1 a1 a1 a5 a5 a5 a5 a9 a9 B2 a2 a2 a2 a2 a6 a6 a6 a6 a10 B3 a3 a3 a3 a3 a7 a7 a7 a7 B4 a4 a4 a4 a4 a8 a8 a8 C1 a1 a1 a1 a1 a5 a5 C2 a2 a2 a2 a2 a2 C3 a3 a3 a3 a3 C4 a4 a4 a4 D1 a1 a1 D2 a2 D3 D4 12 AB a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 a11 BC a1 a2 a3 a4 a5 a6 a7 CD a1 a2 a3 I a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 O TABLEAU V B 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 11 1 1 1 1 1 2 1 1 1 1 3 1 1 1 4 1 1 1 1 A1 a13 a13 a17 a17 a17 a17 a21 a21 a21 a21 a25 a25 a25 a25 a29 A2 a14 a14 a14 a18 a18 a18 a18 a22 a22 a22 a22 a26 a26 a26 a26 A3 a15 a15 a15 a15 a 19 a19 a19 a19 a23 a23 a23 a23 a27 a27 a27 A4 a12 a16 a16 a16 a16 a20 a20 a20 a20 a24 a24 a24 a24 a28 a28 B1 a9 a9 a13 a13 a13 a13 a17 a17 a17 a17 a21 a21 a21 a21 a25 B2 a10 a10 a10 a14 a14 a14 a14 a18 a18 a18 a18 a22 a22 a22 a22 B3 a11 a11 a11 a11 a15 a15 a15 a15 a19 a19 a19 a19 a23 a23 a23 B4 a8 a12 a12 a12 a12 a16 a16 a16 a16 a20 a20 a20 a20 a24 a24 C1 a5 a5 a9 a9 a9 a9 a13 a13 a13 a13 a17 a17 a17 a17 a21 C2 a6 a6 a6 a10 a10 a10 a10 a14 a14 a14 a14 a18 a18 a18 a18 C3 a7 a7 a7 a7 a11 a11 a11 a11 a15 a15 a15 a15 a19 a19 a19 C4 a4 a8 a8 a8 a8 a12 a12 a12 a12 a16 a16 a16 a16 a20 a20 D1 a1 a1 a5 a5 a5 a5 a9 a9 a9 a9 a13 a13 a13 a13 a17 D2 a2 a2 a2 a6 a6 a6 a6 a10 a10 a10 a10 a14 a14 a14 a14 D3 a3 a3 a3 a3 a7 a7 a7 a7 a11 a11 a11 a11 a15 a15 a15 D4 a4 a4 a4 a4 a8 a8 a8 a8 a12 a12 a12 a12 a16 a16 12 AB a12 a13 a14 a15 a16 a17 a18 a19 a20 a21 a22 a23 a24 a25 a26 BC a8 a9 a10 a11 a12 a13 a14 a15 a16 a17 a18 a19 a20 a21 a22 CD a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 a15 a16 a17 a18 I a15 a16 a17 a18 a19 a20 a21 a22 a23 a24 a25 a26 a27 a28 a29 O a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 Dans les modes de réalisation des Fig. 5 et SA, les lignes de commande de lecture des rangées de cellules de mémoire sont mises en commun avec les lil-ales de commande d'écriture de rangées adjacentes de cellules de mémoires d'une manière analogue au mode de réalisation de la Fig. . Il est à noter, toutefois, que l'agencement du dispositif commutateur de la Fig. 1 peut être utilisé dans le mode de réalisation des Fig. 5 et 5A, ce qui permet d'obtenir un autre mode de réalisation du système de registre à décalage.Ici encore, l'impulsion, qui est d'abord introduite dans la première cellule de registre à décalage, provoque une sortie à partir de la cellule de mémoire D1 sur la sortie O et le stockage d'un nouveau bit d'information dans la cellule de mémoire À4. Un retard d'une période de temps n'est pas nécessaire avant le chargement a'information dans le système de registre à décalage. Les cellules de registre à décalage Il du dispositif commutateur 14 peuvent encore être réarrangées de la manière représentée sur la Fig. 4 pour permettre l'obtention d'autres modes de réalisation dans lesquels de l'information est décrite dans la cellule de mémoire AI et non plus dans la cellule de mémoire A4 au. cours de la première période de temps. Un autre mode de réalisation encore dérivé des modes de réalisation précédemment décrits est obtenu en ajoutant des colonnes de cellules de mémoire aux colonnes des Fig. 5 et SA. Par exemple, en considérant le système de registre à décalage de la Fig.SA si l'on ajoutait une autre matrice de 4 x 4 cellules de mémoire identique à la matrice de 4 x 4 repré- sentée sur cette figure, et ceci de telle manière que le dispositif commutateur commande les deux matrices simultanément, on obtiendrait un registre à décalage à deux bits en parallèle pour le stockage et le décalage de deux ensembles de seize bits d'information binaire.Si l'on ajoutait deux colonnes seulement, ces deux colonnes étant couplées entre elles par une cellule de stockage 12, la section ajoutée stockerait et décalerait huit bits d'information ; en d'autres termes, un bit introduit dans la section de ma- trice à seize bits serait alors sorti seize périodes de temps plus tard, tandis qu'un bit introduit dans la section a bit bi-s serait sorti huIt périodes de tes plus tard. De cette manière, on peut obtenir des registres à décalage de lonueur variable à l'intérieur de la matrice de mémoire à accès direct avec un unique dispositif commutateur. On va maintenant examiner la Fíg. 6, sur laquelle est représenté un sixième mode de réalisation du système de registre à décalage suivant l'Invention analogue au mode de réalisation des Fig. 5 et 5A dont il ne diffère que par le fait qu'au lieu de prévoir des cellules de stockage 12 couplant le moyen de sortie dune colonne de cellules de mémoire 10 avec le moyen de sortie d'une colonne adjacente, on met en commun le moyen de sortie d'une colonne åonnée avec le moyen d'entrée de la colonne immédiatement adjacente.Ainsi, par exemple, la ligne de sortie de la colonne A est mise en commun avec la ligne d'entrée de la colonne B, la ligne de sortie de la colonne B est mise en commun avec la ligne d'entrée de la colonne C, ec.. Bien que la matrice de mémoire à accès direct 13 comprenne, dans le cas général, N x n cellules de mémoire, pour mieux faire comprendre le fonctionnement de ce mode de réalisation du registre à décalage, on décrira une matrice de mémoire à accès direct de 4 x 4 cellules qui est représentée sur la Fig. 6 au lieu de décrire le cas général d'une matrice de N xn cellules. Pour mettre en évidence par un exemple la mise en commun des lignes de sortie et d'entrée de colonnes adjacentes de cellules de mémoire, les lignes de sortie et d'entrée individuelles de colonnes adjacentes sont représentées interconnectées.Toutefois, dans un mode de réalisation préféré, une ligne de sortie/entrée commune unique est prévue pour réduire encore la dimension du système de registre à décalage, ou augmenter davantage sa densité de stockage. En fonctionnement, pendant la première période de temps, un bit d'information codée introduit sur la ligne d'entrée I et le contenu binaire extrait des cellules de mémoire Ai, BI et CT sont écrits dans les cellules de mémoire A4, E4, C4 et D4, respectivement ; un bit d'information codée est en même temps extrait de la cellule de mémoire D1 et apparait sur la ligne de sortie 0. Au cours de la seconde période de temps, un bit l'information codée introduit sur la ligne d'entrée et le contenu binaire extrait des cellules de mémoire A2, B2 et C2 sont écrits dans les cellules de mémoire AI, El Ci et m , respectivement ; un bit d'information codée contenu dans la cellule de mémoire D2 est en même temps extrait et apparaît à la sortie 0.Les différences entre ce sixième mode de réalisation et le mode de réalisation décrit à propos des Fig. 5 et 5A résident, en premier lieu, en ce qu'aucune cellule de stockage 12 n' est nécessaire, en second lieu, en ce que la partie ma trice de mémoire à accès direct du système de registre à décalage exige moins de superficie du fait qu'tune unique ligne d'entrées sortie suffit pour des colonnes adjacentes de cellules de- mémo,ire et, en troisième lieu, en ce que la longueur du registre a' décalage, c'est-à-dire le nombre de périodes de temps qui s'écoulent. entre l'instant auquel un bit d'information codée est introduit dans l'entrée I et l'instant auquel un bit d'information-codée apparait à la sortie 0, est légèrement inférieure pour une même dimension de la matrice de mémoire 13. Le fonctionnement du système de registre à décalage de la Fig. 6, pendant plusieurs périodes de temps est représenté- sur les tableaux 6 A et B. Les tableaux 6 À et B indiquent les états des cellules de registre à décalage 11, les~états des cellules de mémoire 10, 11 information introduite sur la ligne d'entrée I et l'information obtenue sur la ligne de sortie O pendant les périodes de temps 1 à 30. TABLEAU VI A 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 11 1 1 1 1 1 2 1 1 1 1 3 1 1 1 1 4 1 1 1 10 A1 a1 a1 a1 a1 a5 a5 a5 a5 a9 a9 a9 a9 a13 a13 A2 a2 a2 a2 a2 a6 a6 a6 a6 a10 a10 a10 a10 a14 A3 a3 a3 a3 a3 a7 a7 a7 a7 a11 a11 a11 a11 A4 a4 a4 a4 a4 a8 a8 a8 a8 a12 a12 a12 B1 a2 a2 a2 a2 a6 a6 a6 a6 a10 a10 B2 a3 a3 a3 a3 a7 a7 a7 a7 a11 B3 a4 a4 a4 a4 a8 a8 a8 a8 B4 a1 a1 a1 a1 a5 a5 a5 a5 a9 a9 a9 C1 a3 a3 a3 a3 a7 a7 C2 a4 a4 a4 a4 a8 C3 a1 a1 a1 a1 a5 a5 a5 a5 C4 a2 a2 a2 a2 a6 a6 a6 D1 a4 a4 D2 a1 a1 a1 a1 a5 D3 a2 a2 a2 a2 D4 a3 a3 a3 I a1 a2 a3 a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 O a1 a2 TABLEAU VI B 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 11 1 1 1 1 1 2 1 1 1 1 3 1 1 1 4 1 1 1 1 10 A1 a13 a13 a17 a17 a17 a17 a21 a21 a21 a21 a25 a25 a25 a25 a29 A2 a14 a14 a14 a18 a18 a18 a18 a22 a22 a22 a22 a26 a26 a26 a26 A3 a15 a15 a15 a15 a19 a19 a19 a19 a23 a23 a23 a23 a27 a27 a27 A4 a12 a16 a16 a16 a16 a20 a20 a20 a20 a24 a24 a24 a24 a28 a28 B1 a10 a10 a14 a14 a14 a14 a18 a18 a18 a18 a22 a22 a22 a22 a26 B2 a11 a11 a11 a15 a15 a15 a15 a19 a19 a19 a19 a23 a23 a23 a23 B3 a12 a12 a12 a12 a16 a16 a16 a16 a20 a20 a20 a20 a24 a24 a24 B4 a9 a13 a13 a13 a13 a17 a17 a17 a17 a21 a21 a21 a21 a25 a25 C1 a7 a7 a11 a11 a11 a11 a15 a15 a15 a15 a19 a19 a19 a19 a23 C2 a8 a8 a8 a12 a12 a12 a12 a16 a16 a16 a16 a20 a20 a20 a20 C3 a9 a9 a9 a9 a13 a13 a13 a13 a17 a17 a17 a17 a21 a21 a21 C4 a6 a10 a10 a10 a10 a14 a14 a14 a14 a18 a18 a18 a18 a22 a22 D1 a4 a4 a8 a8 a8 a8 a12 a12 a12 a12 a16 a16 a16 a16 a20 D2 a5 a5 a5 a9 a9 a9 a9 a13 a13 a13 a13 a17 a17 a17 a17 D3 a6 a6 a6 a6 a10 a10 a10 a10 a14 a14 a14 a14 a18 a18 a18 D4 a3 a7 a7 a7 a7 a11 a11 a11 a11 a15 a15 a15 a15 a19 a19 I a15 a16 a17 a18 a19 a20 a21 a22 a23 a24 a25 a26 a27 a28 a29 O a3 a4 a5 a6 a7 a8 a9 a10 a11 a12 a13 a14 a15 a16 a17 Dans le mode de réalisation de la Fig. o, les lignes de commande de lecture des rangées de cellules de mémoire 10 sont mises en commun avec les lignes de commande d'écriture de cellules de mémoire adjacentes d'une manière analogue au. mode de réa libation de la Si.2. il est à noter, toutefois, que ltagencement du dispositif commutateur de la Fig. , peut être utilisé dans le mode de réalisation de la Fig. pour permettre l'obtention d'un autre mode de réalisation encore du système de registre à décalage.Ici encore, l'impulsion introduite en premier lieu dans la première cellule de registre à décalage assure l'apparition d'une sortie de la cellule de mémoire DI à la sortie Q et le stockage d'un nouveau bit d0 information dans la cellule de mémoire A4 un retard d'une période de temps n'est pas nécessaire avant le chargement de l'information dans ce mode de réalisation du système de registre à décalage. Les cellules de registre à décalage Il du dispositif commutateur 14 peuvent, néanmoins, être réarrangées de la manière représentée sur la Fig. 4 pour permettre l'obtention d'autres modes de réalisation dans lesquels de l'information est décrite dans la cellule de mémoire. AI et non dans la cellule de mémoire A4 au cours de la première période de temps.On obtient un autre mode de réalisation encore en ajoutant des colonnes de cellules de mémoire au mode de réalisation de la Fig. 6, comme précédemment décrit à propos des Fig. 5 et 5A, pour réaliser un système de registre à décalage permettant de stocker et de décaler des ensembles de bits d'information codée en simultané, ou pour réaliser des sections de registre à décalage de longueur variable à l'intérieur d'un même système de- registre a. décalage comportant une unique matrice de mémoire à accès direct et un unique dispositif commutateur. On va maintenant examiner la Fig. 7 sur laquelle est représenté un septième mode de réalisation du système de registre à décalage suivant l'invention, analogue au mode de réalisation de la Fig. 6 en ce que le moyen de sortie d'une colonne est mis en commun avec le moyen d'entrée de-la colonne immédiatemert adjacente.Toutefois, dans ce septième mode de réalisation, au lieu que la ligne de commande d'écriture de la quatrième ranccrée soit mise en commun avec ~la ligne de commande de lecture de la première rangée, la ligne Se commande d'écriture de la première rangée, avec la ligne de commande de lecture de la seconde rangée, etc., la ligne de commande de lecture de la quatrième rangée est mise en commun avec la ligne de commande d'écriture de la première rangée, la ligne de commande de lecture de la première rangée avec la li gne de commande d'écriture de la seconde rangée, etc..Le résultat dû à l'adoption de lignes de Iecture/écriure mises en commun, dans ce mode de réalisation, est de faire circuler les données suivant la direction des flèches (représentées dans l'angle supérieur droit des celliles de mémoire 10). L'information circule à travers le système de registre à décalage selon la direction de la commutation tandis que, dans le mode de réalisation de la Fig. 6, l'information circule de bas en haut, c'est-à-dire de la cellule de mémoire A2, vers la cellule de mémoire B1, de-la cellule de mémoire B2 vers la cellule de mémoire C1, etc., c'est-à-dire en sens inverse du sens de commutation. Des sortie telles que OCD sont assurées par les lignes d'entrée/sortie mises en commun de cellules adjacentes, de sorte que le système peut être utilisé, par exemple, comme appareil de décalage de données dans des multiplicateurs pour canal de transmission de données principal Un autre mode de réalisation du sème de registre à décalage suivant l'invention est une-variante du mode de réalisation du registre à décalage des Fig. 1, 2, 3 ou 4. On va considérer le système de registre à décalage comportant une mémoire accès direct de 4 x 4 représenté sur la Fig.8 qui comprend la mémoire à accès direct 13 et le dispositif commutateur 14. Dans les modes de réalisation des Fig. 5 et 5A, la cadence d'introduction des données sur la ligne d'entrée I et d'extraction des données sur la ligne de sortie O est fonction du rythme de commande du dispositif commutateur 14 par une horloge. Si le registre à décalage du dispositif commutateur 14 n'exige qu'une horloge monophasée, un unique bit d'information est entré et un unique bit d'information est sorti pour chaque train complet d'impulsions d'horloge monophasées. Dans le mode de réalisation de la Fig. 8, deux registres à décalage supplémentaires 14A et 14B ont été ajoutés aux lignes d'entrée TA, lob, TO et ID et aux lignes de sortie OA, OB, QC, 0D, resDec- tivement. Les cellules de registre à décalage proprement dites des registres à décalage 14A et 14B peuvent être schématiquement identiques aux cellules de registre à dcala constituant le dispositif commutateur 14. Si l'on applique :Wx registres à décalage 14A et 14B des impulsions d'horloge à un rythme N fois plus rapide que le rythme auquel le dispositif commutateur l reçoit des impulsions d'norloge, les donnes sont écrites et lues dans le système de registre à décalage. résultant a? un rythme N fois plus rapide que le rythme d'écriture et de lecture des données dans les modes de réalisation du système de registre à décalage des Fig. 5 et 5A si le dispositif commutateur 14 des Fig. 5 et SA reçoit des impulsion3 d'norloge au même rythme que le dispositif commutateur 14 de la Fig. 8.En conséquence, dans le mode de réalisation à quatre colonnes de la Fig. 8, si le rythme d'norloge du dispositif commutateur 14 est X et si le rythme d'horloge des registres à décalage 14A et 14B est 4X, les données sont entrées sur la borne I et sorties de la borne 0, à un rythme de 4X. L'intérêt de ce mode de réalisation réside en ce que la matrice de mémoire à accès direct 13 permet un stockage de masse à forte densité et en ce que, même si les cellules de stockage de la matrice de mé- moire 13 exigent pour leur fonctionnement plus de temps que les cellules de registre à décalage proprement dites des registres à décalage 14A et 14B, le système de registre à décalage résultant, en ce qui concerne le rythme de transfert des données de. la borne d'entrée I à la borne de sortie 0, n'est limité que par la fréquence d'horloge maximale des registres à décalage 14A et 14B. La Fig. 9 est un schéma d'un dispositif commutateur OS utilisé pour automatiser la cellule 14 des modes de réalisation des Fig. 3, 4, 5, 5A,v6 et F. Dans cette application, le dispositif commutateur est à auto-effacement et auto-démarrage grâce à la présence d'une porte NON-ET 30 à entrées multiples. L'opération d'effacement demande un maximun de (n-I) intervalles de rythme, chaque intervalle de rythme comprenant une impulsionae chacune des trois horloges I, ? et 3. Le dispositif commutateur utilise un système d'horloge triphasé. Les sorties de lecture/écriture ne sont actives si elles sont sélectées que pendant les périodes 2 et 3. Pendant lapé- riode I, la sortie est inactive, ce qui permet à un mécanisme de modification préalable d'agir dans la matrice du registre à décalage. Au cours de la période 2, des charges d'amorçage 31 sont connectées aux lignes de sortie 34 par des dispositifs 32 excités par l'amplificateur tampon 2, 33. Lorsque la Période 2 est terminée, les charges d'amorçage 31 sont déconnectées et cessent de consommer du courant.La ligne de sortie 34, Si elle a été sélectée, reste active grâce à la modification enregistrée. mile res-te active jusqu'à ce que la période I commence, moment où le dispositif liOo 32 devient conducteur et supprime l'état actif. Le décalage de l'état actif à travers ce registre de dispositif commutateur est assuré par les dispositifs de transfert 2 et 03 conjointement à des inverseurs logiques fonctionnant suivant le mode "registre à décalage" normal. La Fig. IOA est une représentation schématique d'une cellule de mémoire à accès direct MOS utilisée dans les modes de réalisation des Fig. 1 et 2. Le fonctionnement est le suivant lorsque la ligne d'écriture 25 est activée, le dispositif MOS 20 devient conducteur et l'information présente sur la ligne d'entrée 26 est transférée à la capacité 21. Lorsque le moyen d'écriture devient inactif, l'information, précédemment transférée à la capacité 21, reste enregistrée pendant une période qui ne dépend que du produit capacité/résistance de fuite du noeud de stockage. Cette constante de temps n'est pas inférieure à une milliseconde environ pour des dispositifs fabriqués par la technique MOS dans les conditions d'environnement auquel on peut normalement s'attendre. Un dispositif MOS 22 est conducteur ou bloqué selon l'état de I1 information mémorisée. Lorsque le moyen de lecture 24 est activé, le dispositif IOS 23 devient conducteur et, en conséquence, l'état de l'information présente dans la capacité 21 peut être déterminé en détectant la présence ou l'absence d'une conduction entre la ligne de sortie 27 et le point de jonction Vss par l'intermédiaire des dispositifs 22 et 23. La ligne d'entrée de données 26 peut être activée par un élément MOS du type linéaire normal ou un élément du type précharge/décharge. La ligne de sortie de données 27 peut être reliée à un dispositif détecteur de courant ou devenir le parcours d'excitation d'un élément MOS linéaire, ou le parcours de décharge d'un élément MOS précharge/décharge. La Fig. 10B représente la réalisation MOS matérielle du schéma de la Fig. 10A. La Fig. 11A est un schéma de deux cellules adjacentes du type 10 telles qu'elles sont utilisées dans les modes de réalisation des Fig. 3, 4, 5 et SA. Le principe du fonctionnement est analogue à celui de la cellule décrite à propos des Fig. IOA et 10R. La ligne d'écriture de chaque cellule a été mise en commun avec la ligne de lecture de la cellule immédiatement adjacente. La réduction résultante de la superficie d'installation peut être observée en comparant l'unique cellule de la Fig. 10B avec la paire de cellules de la Fig. 11B. En fonctionnement, la cellule s'adapte aux modes de realisation des Fig.3, 4, 5 et 5A, étant donné qu'une écriture dans une cellule donnée se produit simultanément à la lecture de la cellule adjacente avec laquelle la ligne d'adresse est partagée. Les exigences au point de vue excitation et détection d'entrée et de sortie sont identiques à celles qui ont été décrites en ce qui concerne les Fig. 10A et NOB. La Fig. 12A est un schéma de quatre cellules de mémoire MOS du type 10 utilisées dans les modes de réalisation des Fig. 6 et 7. Dans cette variante, la ligne de sortie de chaque cellule est mise en commun avec la ligne d'entrée de la cellule immédiatement adjacente, représentée à sa droite. La Fig. 12B représente la réalisation LOS matérielle. On peut voir que cette cellule présente encore des dimensions réduites par rapport à la cellule de la Fig. 11B. Les lignes d'entrée/sortie d'une matrice réalisée de cette manière sont connectées à un moyen de charge ou de précharge pour créer des niveaux de tension d'écriture en fonction de la présence ou de l'absence de conduction dans la cellule en cours de lecture. La Fig. 13 est un schéma d'une configuration MOS de. la cellule 12 utilisée dans les modes de réalisation des Fig. 5 et 5A. Il s'agit d'un dispositif à retard d'un seul bit du type utilisé dans les registres à décalage classiquès. Dans les circuits MUS ci-dessus qui sontfabriqués d'après les techniques utilisant un canal P, la tension VAS est, par exemple, de + 8,C volts, la tension VDD est, par exemple, le potentiel de la masse et la tension VGG est, par exemple, à - 8,G volts. Les signaux d'horloge sont considérés comme étant compris entre - 4,C et - 5,0 volts. Le fonctionnement d'un système de registre è décalage suivant l'invention incorporé à un système du type calculatrice est décrit de façon détaillée dans, la demande de brevet des E.U.A. No 163 565 déposée le 19.?. 1971 par la demanderesse et intitulée "Calculatrice programmée à fonctions variables". La description de cette demande de brevet doit être considbrée comme étai ir'cpperée ci à titre de référence. Bien entendu, l'invention n'est nullement limitée aux modes de réalisation décrits ; elle est susceptible de nombreuses variantes, sans s'écarter pour autant de son cadre ou de son esprit. REVENDICATTONS ~ - - 1. Système de registre à décalage comprenant une matrice de cellules de mémoire- à accès direct disposées en rangées et colonnes, ledit système étant caractérisé par un dispositif commutateur couplé avec ladite matrice de mémoire, de manière à permettre un adressage sélectif de lecture et d'écriture de rangées de cellules de mémoire, moyennant quoi de l'information codée stockée dans ladite matrice de mémoire peut être extraite de celle ci avec un retard d'un nombre de périodes de temps choisi. 2. Système suivant la revendication I, caractérisé en ce que le dispositif commutateur procède simultanément à la lecture de rangées de cellules de mémoire et à l'écriture d'information dans des rangées adjacentes de cellules de mémoire. 3. Système suivant-la revendication 1, caractérisé ce que le dispositif commutateur comprend un certain nombre de cellules de registre à décalage couplées en série. 4. Système suivant la revendication 1, caractérisé en ce que le nombre de périodes de temps de retard est égal au nombre de cellules de registre à décalage couplées en série. 5. Système suivant la revendication 4, caractérisé en ce que le nombre de cellules de registre à décalage est égal au double du nombre de rangées de cellules de mémoire de la matrice de mémoire. 6. Système suivant la revendication 5, caractérisé en ce que chaque rangée de cellules de mémoire comprend un moyen d'adressage d'écriture pour stocker de l'information codée dans les rangées de cellules de mémoire et un moyen d'adressage de lecture pour extraire de l'information codée stockée dans les cellules de mémoire, et en ce que chacune des cellules de registre à décalage est couplée avec un moyen d'adressage de lecture ou un moyen d'adressage d'écriture de l'une des rangées de cellules de mémoire. 7. Système suivant la revendication ?, caractérisé en ce que chaque rangée de cellules de mémoire comprend un moyen d'adressage d'écriture permettant d'y stocker de l'information codée et un moyen d'adressage de lecture permettant d'en extraire de l'information codée stockée, et en ce que le moyen d'adressage de lecture de la première rangée de la matrice est mis en commun avec le moyen d'adressage d'écriture de la dernière rangée de celle-ci, tandis que les moyens d'adressage de lecture de rangées intermé diaires sont mis en commun avec les moyens d'adressage d'écriture de rangées adjacentes. 8. Systeme suivant la revendication I, caractérisé en ce qu'il est prévu' une cellule de registre à décalage-pour chaque moyen d'adressage de lecture et pour chaque moyen d'adressage d'écriture avec lesquels- ces cellules de registre à décalage sont, respectivement, couplées. 9. Système suivant la revendication 1, caractérise en ce -que le nombre de périodes de temps de retard est égal au nom bre-de-rangées de -cellules de mémoire---de la matrice. - -10.- Système suivant la revendication 7, caractérisé en ce qu'il est prévu une cellule de registre à décalage pour chacun des moyens d'adressage d'écriture mis en commun, auxquels ces cellules de registre à décalage sont, respectivement, couplées. 11. Système suivant la revendication 1, caractérisé en ce que chacune des cellules de mémoire-comprend une entrée permettant d'y reproduire de l'information codée, une sortie permettant d'en extraire de l'information, un circuit de commande d'écriture pour adresser la cellule de mémoire en vue d'y stocker de l'information et un circuit de commande de lecture pour adresser la cellule de mémoire en vue d'en extraire de l'information, lesdites cellules de mémoire étant disposées en rangées et colonnes, chaque rangée comportant un circuit d'adressage d'écriture couplé avec chacun des circuits de commande d'écriture de ses cellules et un circuit d'adressage de lecture couplé avec chacun des circuits de commande de lecture de ses cellules et chaque colonne comportant une entrée couplée avec le circuit d'entrée de chacune de ses cellules de mémoire et une sortie couplée avec le circuit de sortie de chacune de ses cellules de mémoire et un dispositif commutateur couplé avec le circuit d'adressage de lecture et d'écriture des rangées de cellules de mémoire pour permettre un adressage sélectif de lecture et d'écriture desdites rangées de cellules de mémoire, moyennant quoi de l'information est stockée dans la matrice de mémoire et est extraite de celle-ci avec un retard d'un nombre choisi de périodes de temps, le circuit d'adressage de lecture de la première rangée de cellules de mémoire étant mis en commun avec le circuit d'adressage d'écriture de la dernière rangée de cellules de mémoire et les circuits d'adressage de lecture de rangées intermédiaires étant mis en commun avec les circuits d'adressage d'écriture des rangées adjacentes de cellules de mémoire. 12. Système suivant la revendication 7, caractérisé par un circuit mettant en commun les moyens de sortie des deux premières (n-i)èmes colonnes avec les moyens d'entrée des deux secondes neumes colonnes, respectivement. 13. Système suivant la revendication 1, caractérisé en ce que le dispositif commutateur comprend des moyens de distribution séquentielle de signaux d'adresse au circuit d'adressage de lecture-écrture commun de chaque rangée de cellules successivement, moyennant quoi de l'information codée est stockée dans la matrice de mémoire puis extraite de celle-ci avec un retard d'un nombre choisi de périodes de temps. 14. Système suivant la revendication 13, caractérisé en ce qu'il est prévu une cellule de registre à décalage pour chacun des circuits d'adressage de lecture/écriture communs avec lesquels ces cellules de registre à décalage sont respectivement couplées.