1Û 04683 1 2049055 La présente invention concerne d'une façon générale des mémoires "binaires ou numériques et a trait plus particulièrement à une cellule d'emmagasinage utilisable dans de telles mémoires ainsi qu'à des moyens permettant la mise à jour des niveaux d'Infor-^ mations emmagasinés. L'un des composants fondamentaux d'un calculateur binaire est la mémoire enregistrement-lecture d'accès aléatoire dans laquelle une information, habituellement sous forme de bits aitués dans l'un de deux niveaux logiques distincts, est emmagasinée dans 10 plusieurs emplacements ou adresses. Dans une opération de "lecture", le bit logique emmagasiné dans l'adresse sélectionnée est "exploré" à ladite adresse et est transmis à une borne de sorti® de la mémoire. Pour une opération d'"enregistrement", une nouvelle information est dirigée vers l'adresse sélectionnée de façon à em-15 magasiner un nouveau bit d'information à cette adresse. Dans la demande de brevet N0 6.94-1.248 déposée le 28 Novembre 1969 par la Demanderesse et intitulée "Perfectionnements aux mémoires numériques", on décrit une mémoire de ce type dans laquel le les cellules d'emmagasinage sont situées dans des emplacements 20 définis par les intersections de plusieurs rangées et colonnes. Chaque cellule d'emmagasinage comprend trois dispositifs de commutation constitués par des transistors à effet de champ. On a trouvé que des transistors à effet de champ étaient particulièrement appropriés pour être utilisés dans des mémoires du type précité 25 du fait de leur grande vitesse de fonctionnement, de leur faible dissipation d'énergie et de leur aptitude à itre fabriqués en grande série par des techniques de circuits intégrés. L'information est emmagasinée dans un condensateur relié à l'électrode de commande ou grille d'un de ces dispositifs de commutation. Le se-3O cond dispositif de commutation, lorsqu'il est excité, transfère le signal d'information emmagasinée à une borne de sortie pendant une partie prédéterminée de la période d'horloge et le dispositif dé commutation, excité par un signal synchronisé, assure la fourniture d'un signal de régénération d'informations à l'élément d'emma-35 gasinage pendant une opération de lecture ou bien d'un nouveau signal de donnée à cet élément pendant une opération d'enregistrement. Il s'est avéré nécessaire d'effectuer mie régénération ou remise à jour d'informations dans cette mémoire du fait de la tes.» 40 dance intrinsèque du signal d'information à disparaître du 70 04683 2 2049055 condensateur d'emmagasinage pendant une certaine période de temps. Il en résulte qu'une régénération d'informations est exécutée soife périodiquement, soit sur tous les éléments d'emmagasinage d'informations d'une rangée sélectionnée pendant une opération de lectu-5 re et sur tous les éléments d'emmagasinage d'informations de cette rangée excepté celui dans lequel une nouvelle information a été introduite pendant une opération d'enregistrement. Bien que cette mémoire se soit avérée très efficace et d'une utilisation pratique, l'obligation de prévoir trois transis-10 tors à effet de champ pour chaque cellule de la mémoire, en particulier en tenant compte de ce que de telles mémoires peuvent comporter des milliers de sellules capables d'emmagasiner des millions de bits d'informations, nécessite l'emploi d'un nombre relativement grand de transistors à effet de champ, bien que cette mémoi-15 re permette une réduction du nombre de transistors nécessaires pour le fonctionnement des cellules par comparaison aux mémoires de types connus. La nécessité de ce nombre relativement grand de transistors à effet de champ dans chaque cellule d'emmagasinage et, par conséquent» dans l'ensemble de la mémoire se traduit par 20 une réduction inévitable de la densité d'emmagasinage d'informations et également par une augmentation du coût, de la complexité et de la dissipation d'énergie dans la mémoire. L'invention a ejjfeonséquence pour but principal de réaliser une mémoire utilisant des transistors à effets de champ dans ces 25 cellules d'emmagasinage et dans laquelle le nombre nécessaire de transistors dans une cellule donnée est réduit. L'invention a également pour but de réaliser une mémoire à accès aléatoire présentant uae plus grande capacité d'emmagasinage d'informations et me dissipation d'énergie réduite. 30 L'invention a également pour but de réaliser une mémoire du type décrit dans laquelle on n'utilise qu'un seul transistor de commutation dans une cellule d'emmagasinage. L'invention a également pour but de réaliser une mémoire du type décrit dans laquelle le signal d'information existant dans 35 chaque cellule d'emmagasinage est régénéré pendant une opération, d'adressage dé la cellule à l'aide dEun amplificateur de régénération d'un type nouveau et perfèctionné. L'invention a également; pour- but de réaliser un amplificateur de régénération utilisable pour* régénérer le niveau d'infor— 40 mations "dans les"cellules de la mémoire et dans lequel il est 70 04683 3 2049055 prévu des moyens pour compenser les effets de variations de la tension de source dans la mémoire et de la tension de seuil dans les différentes pastilles semi-conductrices qui peuvent être utilisées dans une mémoire complète. 5 L'invention a également pour but de réaliser me mémoire d'enregistrement-lecture à accès aléatoire utilisant un nombre minimal de transistors de commutation pouvant être fabriqués commodément sous forme d'un circuit intégré. Pour résoudre ces problèmes, on utilise une mémoire à accès 10 aléatoire dans laquelle une information est emmagasinée dans plusieurs cellules réparties d'une manière prédéterminée de façon à définir plusieurs adresses ou emplacements d'informations. Chaque cellule de la mémoire comprend un seul dispositif de commutation constitué par un transistor à effet de champ comportant une élec-15 trode de commande ou grille et deux électrodes de sortie appelées source et drain. Un élément d'emmagasinage d'informations dans lequel tin signal d'information doit être emmagasiné dans l'un de deux niveaux logiques distincts est relié à l'une des électrodes de sortie et un signal d'adressage est sélectivement appliqué à 20 la grille et agit, lorsqu'il est présent, pour exciter le transistor de manière à relier la source au drain et à transmettre le signal d'information de l'élément d'emmagasinage à une borne de sortie à laquelle est reliée la seconde électrode de sortie. Comme cela va être décrit plus particulièrement dans la sui-25 te, les cellules d'emmagasinage sont réparties en des emplacements définis par les intersections de plusieurs rangées et colonnes, le signal d'adressage appliqué à la grille du transistor étant un signal de sélection de rangée. Chaque cellule d'emmagasinage d'une colonne donnée est reliée à un conducteur commun. Il résul-50 te de la configuration de la cellule d'emmagasinage suivant l'invention qu'une opération de lecture est intrinsèquement destructrice du signal d'information emmagasiné, c'est-à-dire que l'exécution d'une opération de lecture a tendance à effacer le signal d'information emmagasiné dans la cellile sélectionnée. Pour empê-35 cher une destruction d'information lors d'une opération de lecture, un amplificateur de régénération d'un type nouveau est relié audit conducteur. Un second dispositif de commutation excité par un signal synchronisé est branché entre l'entrée et la sortie de l'amplificateur, l'amplificateur agissant de manière à détecter 40 le niveau d'information emmagasiné dans la cellule de la rangée 70 04683 » 2049055 sélectionnée et, lors de l'excitation de ce second dispositif de commutation, à transmettre un signal de régénération de données à cette cellule. L*amplificateur de régénération suivant l'invention convient en particulier pour être utilisé avec la cellule d'emma-5 gasinage suivant l'invention du fait qu'il renvoie pratiquement instantanément à cette cellule un signal présentant la polarité correcte et d'un niveau amélioré. Oe problème est résolu en établissant une dérivation de réaction entre la sortie de l'amplificateur et une borne intermédiaire de ce dernier, et en maintenant 10 les électrodes d'excitation de l'amplificateur à des niveaux prédéterminés de polarisation qui permettent aux dispositifs de commutation prévus dans l'amplificateur de réagir rapidement à des variations du niveau du signal appliqué à l'entrée de l'amplificateur. Il est prévu des moyens pour compenser des variations de 15 la tension de sotirce fournie à l'amplificateur en vue de maintenir ces niveaux de polarisation à des valeurs prédéterminées. Il est en outre prévu des moyens pour compenser des variations possibles de la tension de seuil des différentes pastilles semi-conductricai qui peuvent être utilisées pour former une mémoire. 20 Chacun des conducteurs communs est relié à la borne de ser tie de la mémoire par l'intermédiaire d'un troisième dispositif de commutation qui est excité lors de la réception d'un signal de sélection de colonne de façon que seul le signal d'information cm magasiné dans la colonne sélectionnée (et dans la rangée sélec-25 tionnée) soit transmis à la borne de sortie et représente, par conséquent, le signal emmagasiné à l'adresse sélectionnée. D'autres avantages et caractéristiques de l'invention ser«dk mis en évidence dans la suite de la description, donnée à titre d'exemple non limitatif, en référence aux dessins annexés dans 30 lesquels ï Fig. 1 est un schéma synoptique d'une mémoire à accès aléatoire dans laquelle la cellule d'emmagasinage suivant l'invention est utilisée, pour indiquer les signaux d'entrée à la mémoire; Fig. 2 est un schéma montrant la répartition en rangées et 35 en colonnes de la cellule d'emmagasinage de la fig. 1 ainsi que la connexion des amplificateurs de régénération avec les cellules d'emmagasinage de chaque colonne de la mémoire ; Fig. 3 est un diagramme donnant les relations dans le temps entre les signaux d'horloge utilisés dans la mémoire j 40 ïig. 4a est un schéma du circuit de décodage de rangée de 04683 5 2049055 la mémoire j Pig. 4b est un schéma du circuit de décodage de colonne de la mémoire j Pig. 4c est un schéma du circuit de transmission d'informa— 5 tions et de commande d'enregistrement utilisé dans une opération d'enregistrement de la mémoire ; et Pig. 5 est un schéma du circuit de la cellule d'emmagasinage suivant l'invention qui est incorporée à la mémoire de la fig. 1, la fig. 5 montrant une colonne de la mémoire et représentant 10 l'amplificateur de régénération, le circuit de compensation et le circuit de sortie associés à cette colonne. L'invention se rapporte à m>.e cellule d'emmagasinage utilisable dans une mémoire du type à accès aléatoire. Elle concerne également une mémoire à accès aléatoire comportant une telle cel-15 Iule d'emmagasinage et un élément de régénération d'informations incorporé à la mémoire pour faire en sorte que les informations emmagasinées dans l'élément d'emmagasinage de la cellule ne soient pas détruites par une opération de lecture exécutée sur ladite cellule. La mémoire à accès aléatoire qui va être décrite dans la 20 suite peut être complètement formée sur une seule pastille de matière semiconductrice, telle que celle désignée par 10 sur la fig. 1. Cette pastille comporte plusieurs cellules d'emmagasinage 12 (fig. 2) réparties suivant une distribution prédéterrtiinée. Chaque cellule emmagasine des informations suivant l'un de deux niveaus 25 logiques distincts correspondant à un état logique w1w ou à un état logique "0". La pastille 1G comporte également de préférence les circuits nécessaires pour effectuer la sélection d'adresses et la régénération d'informations. Le cas échéant, plusieurs pastilles peuvent être reliées ensemble, en même temps que des cir-30 cuits de sélection de pastille appropriés, de façon à former une mémoire dont la capacité d'ejamagasinage est accrue. La pastille 10 reçoit des signaux d'entrée de sélection de rangée et de colon*» ne ainsi que des signaux d'horloge, des tensions d'excitation et, pour une mémoire à lecture-enregistrement, des signaux d'enregis-35 trement et d'informations. Dans un ensemble comprenant plusieurs pastilles du type précité, chaque pastille peut également recevoir des signaux de sélection de pastille et classiquement les compléments de ces signaux. En référence à la fig. 2S la mémoire représentée comprend 40 256 cellules d'emmagasinage 12 réparties en plusieurs rangées et 70 04683 6 2049055 colorrn.es se coupant entre elles g il ect prévu seize raxxgées et seize colonnes formant respectivement à leurs points d'intersection. les adresses où sent placées thacune des cellules 12. Les cellules d'une colonne donnée sont chacune reliées à une ligne 5 de sélection de colonne 14- et oîiaetase des cellules d'une rangée donnée est reliée à mis ligne de sélection de rangée 16. Pour sélectionner une adresse âe 1& mémoire en vue de "lire" le signal d'information eimagaeiaê à cette sâreese ou bien pour "enregistrer" un nouveau signal Un amplificateur de régénération 18 est relié à chaque ligne de sélection de colonne 14 et agit de façon à régénérer l'in-20 formation se trouvait dans la cellule adressée dans la colonne «& question. Lorsqt2e Le signal d'information contenu dans chaque cellule de la rangée sélectionnés est appliqué à la ligne de colonne 14 corres-» 30 pondante et, par conséquent, à une borne d'un dispositif de commutation 20 qui est commandé par le signal de sélection de colonne. Du fait qu'un seul signal. 3.e sélection de colonne (par exemple négatif) intervient dans chaque opération de lecture pour exciter le dispositif de commutation de sertie 20 correspondant, le signal 35 d'information appliqué à la eoloane sélectionnée est transmis par l'intermédiaire de ee dispositif excité aux circuits de sortie d'informations 22. Le signal de sortie du circuit 22 représente par conséquent le signal d^î^fonsation emmagasiné dans l'adresse sélectionné®» Pour une - opération d?a-32registrement, une sélection 40 d* adresse sst exécutée 0^683 7 20^9055 de lecture et un nouveau signal d'information est dirigé vers la cellule sélectionnée et correspondant à l'adresse sélectionnée, une régénération de cette cellule sélectionnée étant empêchée par désexcitation de l'amplificateur de régénération associé à la co-5 lonne sélectionnée. Toutes les autres cellules d'emmagasinage de la rangée sélectionnée sont régénérées à cet instant comme dans une opération de lecture. La cellule d'emmagasinage 12 suivant l'invention qui est représentée sur la fig. 5 comprend un seul dispositif de commutation 10 se présentant sous forme d'un transistor à effet de champ Q1 comportant deux électrodes de sortie appelées source et drain, et uns électrode de commande ou grille. Une des électrodes de sortie est reliée à un point 24 de la ligne de colonne 14 tandis que son autre électrode de sortie est reliée à une "borne d'un élément d'em-15 magasinage d'informations 26 se présentant sous forme d'un condensateur CS dont l'autre "borne est reliée à la masse en 28. Le signal de sélection de rangée est appliqué à une ligne de sélection de rangée 16 reliée directement à la grille du transistor de manière que, lorsque cette cellule se trouve dans la rangée sélec-20 tionnée, un signal négatif soit appliqué à la grille du transistor Q1 en vue de fermer le circuit reliant ses électrodes de sortie, ce qui permet de transmettre le signal sortant du condensateur CS au point 24. Dans la mémoire suivant l'invention, plusieurs cellules d'emmagasinage dont le nombre correspond à celui des rangées 25 dans la mémoire sont reliées par leurs circuits de sortie à chaque ligne de colonne 14, comme indiqué par les transistors à effet de champ Q1 et Q1n (et par le condensateur d'emmagasinage d'information» OSn) séparés par la ligne en tirets de la fig. 5. Le signal d'information emmagasiné dans le condensateur CS 30 se trouve à l'un des deux niveaux distincts de tension correspondant à l'état logique ou à l'état logique "O**. Dans le circuit particulier représenté sur la fig. 5» on. va supposer qu'un état logique "0H a été établi lorsqu'un signal de 0 volt, c'est-à-dire correspondant au potentiel de masse, est emmagasiné dans le con-35 densateur CS et on va supposer qu'il existe un état logique "l" lorsque le niveau de signal dans ce condensateur est inférieur ou égal à -6 volts. Pour décrire le fonctionnement du circuit, on va supposer que l'état logique "1" correspond à l'emmagasinage d'un potentiel de -6 volts dairs le condensateur CB. 40 Les signaux qui commandent le fonctionnement de la mémoire 70 04683 8 2049055 et des circuits de régénération et d'adressage sont représentés sur la fig» 3 et comprennent trois impulsions d'horloge 01, 02, 03. Ces impulsions sont normalement au niveau du potentiel de masse et sont négatives pendant leurs parties respectives d'un cycle 5 d'horloge, leur niveau étant égal au niveau de -24 volts de la source d'alimentation en tension VDD. Une second tension d'alimentation VEE présentant une valeur nominate de -12 volts est également appliquée à la mémoire. La partie négative de chaque impulsion d'horloge est appelée "période" de cette impulsion, c'est-à— 10 dire que la "période est l'intervalle d'un cycle d'horloge psi dant lequel l'impulsion 02 est négative. Comme décrit en référence au circuit d'adressage de la fig* " 4, des signaux de sélection de rangée et de colonne sont appliquât aux cellules d'emmagasinage 12 seulement pendant les périodes 02 15 et 03 de sorte qu'aucune opération n'est exécutée sur les cellules d'emmagasinage pendant la période 01. Four amèrcer uns opération de lecture, le point 24- et, par conséquent, la borne A sont chargés négativement pendant la période 01 jusqu'au niveau -YEE par l'intermédiaire du circuit de sor— 20 tie du transistor à effet de champ Q2 qui est rendu conducteur pendant la période 01» Au début de la période 02, lorsque le signal négatif de sélection de rangée est appliqué à la grille de chaque cellule d'emmagasinage de la rangée sélectionnée, le signaL d'information emmagasiné dans chaque condensateur CS de ladite 25 rangée est transféré par l'intermédiaire des circuits respectifs de sortie du transistor Q1 de façon à établir une redistribution de la tension entre le condensateur CS et la borne A. La borne A (constitue alors la borne d'entrée de l'amplificateur de régénération 18. Comme cela sera précisé dans la suite, le niveau du si— 30 gngl apparaissant à la borne de. sortie B de l'amplificateur de régénération correspond au niveau d'information emmagasiné dans le condensateur CS. Ce signal est appliqué à la borne B1 qui est elle même reliée au circuit de sortie du transistor à effet de champ Q3 dont la grille reçoit le signal de sélection de colonne. Le 35 transistor Q3 constitue, par conséquent, le dispositif de commutation de colonnes 20» Pour la cellule d'emmagasinage de la colonne sélectionnée, le signal de sélection de colonne est négatif pendant la période 02 et le transistor Q3 est rendu conducteur, en reliant ainsi la 40 borne à la borne de sortie C, qui est à son tour reliée à la 70 04683 9 2049055 base d'un transistor-tampon de sortie Q4. le transistor Q4 joue le rôle d'un transistor cathodyne et d'un transformateur d'impédance pour produire la faible impédance de sortie désirée en vue d'exciter les étages successifs recevant le signal d'information en pro-5 venance de la mémoire. La base du transistor Q4 est pré-chargée négativement jusqu'à la tension VEE par l'intermédiaire du circuit de sortie du transistor à effet de champ Q6 qui est conducteur pendant la période 01 et son émetteur est pré-chargé de la même façon dans le sens négatif à la borne D, qui constitue la borne 10 de sortie de la mémoire, par l'intermédiaire du circuit de sortie du transistor à effet de champ Q5» également rendu conducteur pendant la période 01. Pendant la période 03 » le transistor à effet de champ Q7 est rendu conducteur de manière à relier la borne de sortie B de l'am-15 plificateur de régénération à la borne d'entrée A et, par conséquent, à relier la borne B au point 24 et, par l'intermédiaire du circuit de sortie du transistor encore conducteur, au condensateur OS. Du fait que le signal apparaissant à la borne B représente le signal logique initialement emmagasiné dans le condensateur 20 OS, le signal appliqué au condensateur OS à partir de la borne B assure le rétablissement ou la régénération du signal d'information existant. Une régénération d'information de cette nature est nécessaire du fait que la connexion du condensateur OS à la borne A par l'intermédiaire du circuit de sortie du transistor Q1 lors 25 de l'application d'un signal de sélection de rangée à la grille de ce transistor Q1 a pour effet de "détruire" le niveau d'information initialement emmagasiné dans ce condensateur par suite de la redistribution de tension entre le condensateur OS et la borne A. 30 L'amplificateur de régénération 18 est nécessaire pour obte nir une réponse rapide à la nature du signal logique emmagasiné après que celui-ci a été appliqué à la ligne de colonne 14 à la borne A et pour produire un signal de régénération qui est une version amplifiée de ce signal logique, ce qui permet de rétablir 35 d'une façon non-ambiguë et rapide le niveau logique dans le condensateur d'emmagasinage d1 information. OS. L'amplificateur 18 suivant l'invention qui présente ces caractéristiques de fonctionnement comprend des transistors à effet de champ Q8, Q9 et ÔlO dont les circuits de sortie sont reliés en série„ La source et la gril-40 le du transistor Q8 sont reliées à la source d'alimentation YB30 70 04683 10 2049055 la grille du transi ztefr Q9 est reliée à la borne A, qui est la borne d1entrée de l'amplificateur 18, et le drain du transistor Q10 est relié à la masse. Une borne F est constituée par la jonction des circuits de sortie des transistors Q8 et Q9, et une borœ 5 G est établie de la même façon entre les circuits de 3ortie des transistors Q9 et Il est prévu une seconde dérivation conte nant les transistors à effet de cfcamp Q11 et Q12 dont les circuits de sortie sont également branchés en série. La grille du transistor Q11 est reliée à la borne S1 et sa source à la ligne VEE tan~ 10 dis que la grille du transistor Q12 est reliée à la "borne G et son drain au potentiel de masse. Une borne E est formée à la jonction des circuits de sortie des transistors Q11 et Q12. Un amplificateur 18 comprend en outre deux transistors à effet de champ Ql^fet Q14 dont les circuits de sortie sont reliés en série. La 15 source du transistor Q13 est reliée à la ligne VDB et sa grille reçoit 1*impulsion d'horloge 01. La grille du transistor Q14 est reliée à la borne E et son drain est sollicité par le potentiel de masse. La borne B, qui constitue la borne de sortie de l'amplificateur 18, est branchée entre les circuits de sortie des traaai* 20 tors Q13 et Q14 et est reliée par un condensateur de réaction Gf à la grille du transistor Q12 et à la borne G. Le fonctionnement de l'amplificateur 18 pour une opération de lecture, en supposant que l'information emmagasinée dans le condensateur 03 se trouve dans un état logique *0" (c'est-à-dire 25 que le potentiel à ce condensateur est à peu près égal au potentiel de masse) est 1© suivant s on va supposer que la capacité de la ligne de colosme 14 au potentiel de masse est approximativement égale à cinq fois la capacité du condensateur OS, ce dernier ayant typiquement urne capacité de 0,2 pF tandis que la capacité 30 de la borne A pas rapport au potentiel de masse est typiquement de 1 pF. Pendant la période 01, les bornes A, 0 et B sont préchargées négativement au niveau YEE par l'intermédiaire des circuits de sortie des transistors Q1, Q8 et Q5 qui sont tous conducteurs 35 pendant cette période » Se. outre } la "borne de sortie B de l'amplificateur est chargée négativement à un niveau de seuil inférieur au niveau YDB par 18intermédiaire du circuit de sortie du transistor Q13, également conducteur pendant la période 01. Pour maintenir la borne B négative pendant la période 01} le transistor Q14 ?î-0 doit être "bloqué 5 autrement9 la borne B serait reliée à la masse 70 04683 n 2049055 par l'intermédiaire du circuit de sortie du transistor Q14. Pour maintenir le transistor Q14 dans la condition initiale de "blocage, le signal appliqué à la borne E, reliéfe à la grille du transistor Q14, doit être porté pendant la période 01 à un niveau permettant 5 de maintenir le transistor Q14 dans la condition de blocage désirée. En outre, pour obtenir la sensibilité et la vitesse de réponse désirées pour l'amplificateur 18, la borne E doit être maintenue à un niveau qui permet au transistor Q14 d'être rapidement rendu conducteur pendant la période 02 lorsque le niveau logique 10 du condensateur OS est égal à n1.", ce qui fait en sorte que le transistor Q14 reste bloqué pour l'autre état du condensateur dans cet intervalle. Du fait que, par suite du rapport des capacités de la ligne de colonne 14 et du condensateur d'emmagasinage d'informations CS, il ne se produit qu'une variation relativement 15 faible du niveau d'entrée de la borne A pour chacun des deux étata logiques, la conductivité du transistor Q14 déterminée par la tension à la borne E doit permettre d'atteindre l'état correct (conducteur ou bloqué) en réponse à cette légère variation de tension à la borne a. 20 Dans ce but, les circuits de sortie des transistors Q8, Q9 et Q10 sont reliés en série sous la forme d'un diviseur d'impédance entre la source d'alimentation VDD et la masse de façon que les niveaux de potentiel aux bornes I et G correspondent à l'impédance du circuit de sortie du transistor Q9, qui est elle-même 25 déterminée par le niveau du signal négatif d'excitation appliqué à sa grille à partir de la borne A. Lorsque la borne A est préchargée négativement jusqu'à -12 volts pendant la période 01, le courant d'excitation appliqué à la grille du transistor Q9 est augmenté à cet instant et la résistance effective de son circuit 30 oie sortie est réduite de sorte que le niveau de tension à la borne G- devient plus négatif et que simultanément le niveau à la borne F devient moins négatif, c'est-à-dire qu'il est rapproché du potentiel de masse. Le signal à la borne G varie, par conséquent, en phase avec le signal à la grille du transistor Q9» c'est-à-diie 35 le signal à la borne A, tandis que le signal à la borne F est déphasé de 180° par rapport à ce dernier signal. Une réduction du potentiel négatif appliqué à la borne F diminue le courant d'excitation à la grille du transistor Q11, ce qui provoque une diminution de la tension négative fournie à la borne E à partir de la 40 source de tension VEE par l'intermédiaire de son circuit de sortie 70 04683 12 2049055 D'autre part, un accroissement du potenti^fiégatif appliqué à la "borne G augmente le courant d'excitation de la grille du transistor Q12 et par conséquent la conductivité de son circuit de sortie (dont l'impédance est par conséquent réduite). La combinaison 5 série des transistors Q11 et Q12 fonctionne comme un étage de division d'impédance et puisque le transistor Q11 n'est pas complètement "bloqué par la réduction du courant d'excitation appliqué à sa grille à partir de la borne P, le niveau de tension à la borne E est par conséquent déterminé par le rapport des impédances des 10 circuits d'entrée des transistors Q11 et Q12, qui sont respectivement déterminées par les signaux négatifs d'excitation appliqués à leurs grilles. Pendant la période 01, c'est-à-dire lorsque la borne A est pré-chargée au potentiel de -12 volts, cés rapports sont sélectionnés de manière que le potentiel à la borne E, qui 15 commande la conductivité du transistor Q14, soit réglé à un nivem compris entre environ un quart et la moitié d'une tension de s«a£L plus négative que le potentiel de masse (une tension de seuil est la tension grille-source nécessaire pour rendre conducteur le transistor à effet de champ, c'est-à-dire pour faire passer un 20 courant entre la source et le drain). Il en résulte que, si le transistor Q14 est rendu conducteur lorsqu'un signal logique "0" est emmagasiné dans le condensateur CS comme décrit plus haut, le potentiel à la borne E a besoin d'être réglé seulement entre les trois quarts et la moitié de la tension de seuil avant que le 25 transistor Q14 soit rendu conducteur; pour une tension légèrement différente à la borne A, en correspondance à un état logique *1" emmagasiné, le transistor Q14 est maintenu dans sa condition de blocage. Pendant la période 02, le signal de sélection de rangée 30 excite le transistor Q1 de manière à relier le condensateur CS au point 24 et à la borne A, qui a été pré-chargée au potentiel de —12 volts pendant la période 01. Pour un signal logique "0" emmagasiné dans le condensateur CS (c'est-à-dire au potentiel de masse), le potentiel à la borne A et au condensateur CS est redis-35 tribué de manière à établir un niveau d'environ —10 volts à la fois à la borne A et au condensateur, ce qui a pour effet instantané de détruire le signal d'information emmagasiné dans le condensateur CS et de diminuer le niveau négatif de la "borne A d'environ 2 volts. En supposant un niveau constant de la source d'ali-40 mentation "VEE et une tension de seuil constante, le potentiel à 70 04683 13 2049055 la "borne G, qui suit la variation du niveau à la "borne A comme décrit plus haut, est réduit de 2 volts de façon à bloquer le transistor Q12. La chute de potentiel négatif à la borne A a éga-^ lement pour effet de rendre le potentiel à la borne F plus négatif, en augmentant le courant négatif d'excitation appliqué à la grille du transistor Q11 d'environ 2 volts. Lorsque le transistor Q12 est bloqué, le potentiel à la borne E assure une charge plus négative en direction du niveau du potentiel de la source VEE, 10 le taux de cette charge étant augmenté par accroissement du courant d'excitation appliqué à la grille du transistor Q11 à partir de la borne 3?. Le circuit de sortie du transistor Q11 constitue un circuit reliant la source d'alimentation VEE à la borne E. Lorsque le potentiel à la borne E devient suffisamment négatif 15 par suite de l'excitation des transistors Q11 et Q12, le transistor Q14 est rendu conducteur et la borne B se charge rapidement jusqu'au potentiel de masse. Oe potentiel de masse est transmis à la borne et, par l'intermédiaire du circuit de sortie conducteur des transistors Q3 (qui a été jjendu conducteur par le signal 20 de sélection de colonne), à la borne 0 qui est elle-même reliée à la base du transistor de sortie §4 de type PNP, ce dernier transistor étant rendu conducteur de façon à transmettre le potentiel de masse à la borne de sortie B. Le potentiel de masse appliqué ai condensateur d'emmagasinage d'information OS provoque l'applica-25 tion d'un potentiel de masse à la borne D et le signal d'information emmagasiné est par conséquent "lu" et apparaît à la borne D de sortie de la mémoire. L'application du signal de sortie de la borne B par l'intermédiaire du condensateur de réaction Gf à la borne G augmente la 30 vitesse de réponse de l'amplificateur 18 en transmettant la tension de la borne B à la grille du transistor Q12, ce qui augmente la vitesse de blocage de ce transistor et par conséquent la vitesse de passage du niveau de la borne E dans l'état négatif et la vitesse de mise en conduction du transistor Q14. Get effet de 35 régénération sert à augmenter la vitesse à laquelle le signal désiré de sortie est produit à la borne B. Gomme indiqué plus haut, le niveau du signal emmagasiné dass le condensateur Gf deàent temporairement égal à «10 volts, ce qui est évidemment un niveau incorrect pour un ©magasinage à l'état logique "0*. Pour corriger cette erreur, le niveau du signal d*ia-=> 40 formation à la borne B, qui correspond au potentiel de masse dans 04683 14 2049055 cette condition, est transmis par 1g intermédiaire du circuit de sortie du transistor Q7» conducteur pendant la période 03, à la borne A et au point 24 et, par conséquent, il rétablit le potentiel correct désiré dans le condensateur CS par l'intermédiaire 5 du circuit de sor-feie du transistor Q1 encore conducteur (le point 24 et la borne A ne sont plus reliés à la source de courant "VEE, le signal d1horloge 01 est positif à ce moment tandis que le transistor Q2 est par conséquent bloqué)» En résume, le sigaal logique ""G" existant dans le condensait) teur CS agit de façon à modifier le niveau de potentiel à la borne d'entrée A de l'amplificateur de régénération 18 afin de produire à la sortie de ce dernier (c'est-à-dire à la borne B) un signal correspondant au niveau d'information emmagasiné, cedernier signal étant appliqué à la sortie (borne D) de la mémoire pendant 15 la période 02 tandis que, pendant la période 03, il est renvoyé au condensateur CS en vue de rétablir dans ce dernier l'état logique désiré• Pour un état logique "1", la tension au condensateur gasinage d ' informations CS est approximativement inférieure ou é-20 gale à -6 volts. Pour une opération de "lecture" effectuée à ce niveau d'information, la borne A est à nouveau chargée négativement jusqu'à -12 volts pendant la période 01. Pendant la période 02, lorsque le signal de sélection de rangée relie le condensateur CS à la tome A, il se produit une redistribution de tension 25 à la borne A en -rue d'établir un niveau de tension d'environ —11 volts à la fois à la borne A et au condensateur 08„ La chute de potentiel de 1 volt (à savoir de —12 volts à -11 volts) à la bon» A provoque l'application d'un potentiel moins négatif de 1 volt à la borne G et une augmentation similaire de 1 volt du potentiel 30 négatif appliqué à la borne F. Cette réduction de potentiel à la borne G réduit le courant négatif d'excitation appliqué à la grille du transistor ï£12 maist puisqu'il est seulement inférieur d'un volt au niveau logique "G* décrit plus haut, le potentiel résultant à la borne E n'est pas suffisamment négatif pour rendre le 35 transistor Q14 conducteur.-, La borne B, qui a été pré-chargée à environ —17 volts pendant la période 01, ce qui correspond à une réduction de la tension de seuil par rapport au niveau de -24 volts de la sotirce tos, es la borne 0 qui a été pré-chargée au potentiel de —12 volts pendant la période 01 par l'intermédiaire du 40 circuit de sor-tie du transistor Q.6 s sont reliées ensemble pendant 70 04683 15 2049055 la période 02 par l'intermédiaire du circuit de sortie du transistor 03t rendu conducteur par le signal de sélection de colonne. Ces "bornes sont par conséquent chargées négativement à un potentiel d'environ -13 volts entre leurs niveaux initialement pré-5 chargés pendant la période 02, Pendant la période 03, le transistor $7 est rendu conducteur de façon à relier la "borne B au condensateur CS en vue de rétablir le niveau de tension au condensateur CS à une valeur d'environ -12 volts, qui est le niveau correct pour 1'emmagasinâte d'un état logique "1". Du fait que la 10 "borne C reste négativement chargée, un signal négatif est appliqué à la "base du transistor de sortie Q4 et un signal négatif d'information apparaît à la borne de sortie D. Pour des niveaux initiaux du condensateur CS qui sont plus négatifs que -6 volts (c'est-à-dire tui état logique "1"), le fonc-15 tionnement de l'amplificateur de régénération 18 et du circuit de sortie 22 est sensiblement le mime que pour un état logique "0", excepté qu'il se produit une réduction inférieure du niveau de tension établi à la borne A pendant la période 02, ce qui maintient la borne E à un potentiel insuffisant pour rendre conducteur le 20 circuit de sortie du transistor Q14 de sorte que le signal à la borne B reste négatif, comme cela est souhaitable pour l'état logique "l". Pour une opération d*"enregistrement", un nouveau signal d'information est emmagasiné dans le condensateur correspondant à l'adresse sélectionnée et la procédure d'adressage est es-25 sentielleaent identique à celle d'une opération de lécture, c'est -à-dire qu'elle permet de sélectionne!? de façon univoque une rangée et une colonne déterminées. Une régénération dans cette colonne sélectionnée est cependant empêchée pendant que toutes les autres cellules de la rangée sélectionnée et des colonnes non sélec-50 tionnées sont régénérées. Dans ce but, les transistors à effet de champ Q20 et 021 sont branchée en série par leurs circuits de sortie entre la grille du transistor O"1^- e"k la- masse. I»a grille du transistor Q20 reçoit le signal d'enregistrement provenant du circuit de transmission d'informations qui sera décrit dans la suite 35 et la grille du transistor Q£1 reçoit un signal de sélection de colonne similaire à celui reçu par la grille du transistor Q3«Le signal d'introduction d'information, également produit par le signal de transmission d'information, est appliqué directement à la borne C. Un signal correspondant apparaît à la borne de sortie D 40 mais il n'a aucune influence pendant une opération d'"enregistre 70 04683 2049055 ment". Pour qu'une opération d'enregistrement soit exécutée dans là colonne sélectionnée, le signal d'enregistrement et le signal de sélection de commande sont négatifs afin que les circuits de sortie des transistors Q20 et Q21 ainsi que celui des transistors 5 Q3 soient conducteurs ; en conséquence, la borne E et la tension appliquée à la g?ille du transistor Q14 sont ramenées au potentiel de masse par l'intermédiaire des circuits de sortie des transistors Q20 et Q21, ce qui maintient le transistor Q14 dans sa condition de blocage indépendamment du niveau de tension à la borne 10 A. Il en résulte une désexcitâtion de l'amplificateur de régénération 18 associé à la colonne sélectionnée. Le signal d*introduction d1information est appliqué par l'intermédiaire des circuits . de sortie conducteurs des transistors Q3 et Q7 au point 24 pendant la période 03 et il est transmis par l'intermédiaire du cir-15 cuit de sortie conducteur du transistor Q1 de manière à appliquer un nouveau signal d'information correspondant au signal d'introduction d'information au condensateur d'emmagasinage d'information CS. Comme indiqué plus haut, le potentiel à la borne E doit 20 rester inférieur à une fraction prédéterminée d'une tension de seuil en vue d'assurer un fonctionnement correct du transistor Q14 et par conséquent de l'amplificateur de régénération 18 pour l'un des deux états logiques qu'il est possible d'emmagasiner dans le condensateur CS. Ainsi, la différence de potentiel à la 25 borne d'entrée A pour les deux états logiques est approximativement de l'ordre d'un volt seulement de sorte que le réglage de la tension de repos à la borne E pendant la période 01 a une influence critique sur le fonctionnement eorrect de l'amplificateur 18. Ce niveau de potentiel à la borne E est en partie commandé par la 30 valeur de la source de tension négative VER» Dans des mémoires où la source d'alimentation VEE excite un grand nombre de circuits, par exemple les seize amplificateurs de régénération, la tension d'alimentation VEE a tendance à varier à partir de sa valeur nominale de -12 volts. Si cette tension. 35 devient plus négative que sa valeur nominale, la borne A se charge à un potentiel plus négatif correspondant, ainsi que la borne G, de sorte que le courant d'excitation de la grille du transistor Q12 augmente et que le potentiel à la borne E «e rapproche plus étroitement du potentiel de masse en vue d'assurer une com-40 mande correcte du transistor Q14» D'autre part, si la tension 70 04683 17 2049055 d'alimentation VEE devient moins négative que sa valeur nominale, le niveau de tension à la borne A et à la borne G- devient moins négatif et par conséquent le potentiel à la borne E devient excessivement négatif du fait de la réduction du courant d'excitation 5 transmis par la borne G à la grille du transistor Q12. Il résulte de l'augmentation du potentiel négatif à la borne E une mise en conduction du transistor Q14 pendant l'intervalle 01, ce qui provoque la connexion de la borne B à la masse. Dans cette condition, 1 *amplificateur de régénération 18 ne fonctionne pas de la 10 manière désirée du fait que la borne B doit être chargée à un potentiel négatif pendant la période 01. Pour cette raison, il est prévu un circuit de compensation désigné dans son ensemble par la référence 25 pour corriger la tension à la borne G et à la borne F en fonction de variation de 15 la tension d'alimentation VEE. le circuit 25 comprend des transistors à effet de champ Q15 et Q16 reliéss en série par leurs circuits de sortie, dont le point de jonction forme une borne H. La source et la grille du transistor Q15 sont reliés à la source d'alimentation VEE tandis que la source du transistor Q16 est mise à 20 la masse. Lorsque la tension d'alimentation VEE passe à une valeur plus négative que sa valeur nominale, le potentiel à la borne H devient plus négatif du fait qu'elle est relié a la sourve VEE par l'intermédiaire du circuit de sortie du transistor Q15, maintenu conducteur en permanence par application de la tension nega-25 tive VEE à sa grille. Cette tension négative accrue est appliquée à la grille du transistor Q10 et augmente le courant d'excitation fourni à cette grille en réduisant l'impédance effective du circuit de sortie du transistor Q10. Il en résulte un rapprochement de la tension à la borne G par rapport au potentiel de masse. Ce-30 pendant, l'augmentation de la tension négative VEE a également une influence sur la tension pré-chargée apparaissant à la borne àjet qui a pour effet d'augmenter le courant négatif d'excitation appliqué à la grille du transistor Q9» c'est-à-dire que l'impédance réduite du circuit de sortie du transistor Q9 a tendance à 35 rendre la borne G plus négative. Le résultat des influences antagonistes des transistors Q9 et Q10 est de maintenir le niveau de potentiel à la borne G à peu près constant et indépendant de variations dé la tension d ' alxmoB.ùation VEE. Du fait que le niveau de potentiel à la borne G- reste à peu près constant lorsque la 40 tension VEE varie, un potentiel constant est maintenu à la borne 70 04683 18 2049055 E dans ces conditions et le courant négatif d'excitation de la grille du transistor Q12 est pratiquement inchangé. Le transistor Q14 est, par conséquent, maintenu bloqué par une tension prédéterminée appliquée à sa grille, ce qui permet la mise en conduction 5 rapide du transistor Q14- lorsqu'un niveau logique correct existe dans le condensateur d'esamagasinage d'informations OS, comme cela est souhaité. Le fonctionnement du circuit de compensation 25 est similaire lorsque la tension ds alimentation VEE passe à une valeur moins 10 négative que sa valeur nominale. Lorsque cela se produit, le niveau de potentiel à la borne H devient moins négatif et réduit le courant d'excitation appliqué à la grille du transistor Q10, ce qui rend le niveau de potentiel à la borne & plus négatif. Cette tendance est cependant contrebalancée par une réduction du niveau 15 de potentiel à la bome A, qui a tendance à rendre le potentiel à la borne G moins négatif et il en résulte un potentiel à peu près constant à la borne G et, par conséquent, à la borne E lorsque la tension d*alimentation VEE varie. Une variation de la tension d'alimentation VEE par rapport 20 à sa valeur nominale a tendance également à écarter le potentiel de la borne E par rapport à son niveau nominal critique puisque la borne E est reliée à la sotirce d'alimentation VEE par l'intermédiaire du circuit de sortie du transistor Q11. Cependant, lorsque le potentiel négatif à la borne A augmente sous l'effet d'une 25 tension d'alimentation VEÇéxcessivement négative, le niveau de tension à la loaim.fi F est moins négatif, c'est-à-dire plus rapproché du potentiel de masse£ pour les raisons décrites plus haut, ce qui diminue le courant; négatif d'excitation appliqué à la grille du transistor Q11 et9 par conséquent. la conduction du circuit JO de sortie de ce transistorj il en résulte une annulation de l'influence sur la borne E de l'augmentation de la sotirce d'alimentation VEE (rendue plus négative) et appliquée à cette borne E par l'intermédiaire du Girou.it de sortie du transistor Q11« Lors d'une réduction du nivesm négatif de la source d'alimentation VEE 35 l'effet obtenu est négatif le niveau d® potentiel à la borne F devenant plus négatif de façon à" augmenter la conduction du transistor Q11 ets par eanséauentc de supprimer la réduction de tension qui serait axsfuvemeoxb transmise à la bome E par l'intermé-» diaire du circuit de sortie du transistor Q11. J.0 Le ni'reau sritigue de potentiel à la borne E doit rester BAD ORIGINAL 70 04683 19 2049055 également constant lors de variations de la tension de seuil de la pastille de matière semiconductrice sur laquelle sont formés les transistors à effet de champ de la mémoire suivant 1*invention. Au moment de la fabrication des circuits de la mémoire sur 5 une pastille donnée, la tension de seuil est établie mais elle peut varier d'une pastille à l'autre. Dans une mémoire comprenant plusieurs pastilles de ce type, recevant toutes les tensions communes d'alimentation VEE et VDD les potentiels résultant obtenu* aux bornes, en particulier les potentiels aux bornes E, doivent 10 rester constants et sensiblement égaux entre eux pour toutes les pastilles de la mémoire, bien que des pastilles différentes puissent avoirctos tensions de seuil de valeurs différentes. En outre, la tension de seuil d'une pastille individuelle peut elle-même varier à partir de sa valeur initiale au bout d'une période pro-15 longée d'utilisation. Si la tension de seuil d'une pastille est plus élevée que sa valeur nominale, le potentiel à la borne G doit être rendu plug&égatif en vue d'établir une augmentation du courant négatif d'excitation de la grille du transistor Q12 afin de maintenir le potentiel à la borne E à son niveau désiré. 20 Si la borne G reste à sa valeur nominale, son effet sur le transistor Q12 est réduit par suite de l'augmentation de la tension de seuil et le potentiel à la borne E passe à un niveau excessivement négatif. Cependant, le résultat d'une augmentation de la tension de seuil a l'effet inverse sur la borne G, comme 25 pour une tension donnée de pré-charge à la borne G et il en résulte qu'une chute de tension de seuil plus élevée que la valeur nominale entre la source et la grille du transistor Q9 a plutôt tendance à réduire le potentiel à la borne G qu'à 1*augmenter., comme cela est souhaitable pour accroître la tension de seuil. 30 Pour corriger ceci, le circuit de compensation 25 est en outre muni d'un circuit de compensation de valeur de seuil comprenant les transistors à effet de champ Q17» Q18 et Q19 dont les circuits de sortie sont reliés en sériej' une borne J étant formée à la fonction des circuits de sortie des transistors Q17 etQ^8. 35 Cette borne est reliée à la grille du transistor Q16. La source et la grille du transistor Q17 sont reliées entre elles et à la source de tension VDD tandis que les sources et les grilles des transistors Q18 et Q19 sont respectivement reliées entre elles et que le drain du transistor Q19 est mis à la masse. Le potentiel 40 établi à la borne J est effectivement égal au double de la tensiao. 70 04683 20 2049055 de seuil de la pastille 17 du fait que chaque transistor Q18, Q19 est soumis à une chute de tension de seuil dans ses circuits de sortie par suite de la connexion des sources de ces transistors avec leurs grilles. Lorsqu'il se produit une augmentation de la 5 tension de seuil, la tension négative à la borne J est augmentée de façon similaire, ce qui fait augmenter le courant négatif d'excitation appliqué a la grille du transistor Q16 qui devient, par conséquent, plus conducteur, de sorte que le potentiel à la borne H devient moins négatif, c'est-à-dire se rapproche du potentiel 10 de masse. Il en résulte que l'impédance du circuit de sortie du transistor Q10 augmente, ce qui a pour effet de rendre le potentlaL à la bome G plus négatif, comme cela est souhaité pour fournir un courant additionnel d'excitation au transistor Q12 en vue de compenser l'augmentation de la tension de seuil au delà de sa va— 15 leur nominale. En d'autres termes, l'impédance du circuit de sortie du transistor Q10 est modulée par le signal à la borne H dont le niveau est inversement proportionnel à la tension de seuil due au changement de potentiel à la borne J. Le fonctionnement du circuit d'égalisation de valeur de seuil est similaire lorsque la 20 tension de seuil tombe en dessous de sa valeur nominale; le nivem de potentiel négatif à la bome J est réduit, ce qui augmente le niveau négatif à la borne H et par conséqant le courant d'excitation appliqué à la grille du transistor Q10; il en résulte une diminution de l'impédance du circuit de sortie de ce transistor, 25 ce qui a pour effet de rendre la bome G 3as négative. Le potentiel à la borne E est, par conséquent, maintenu à peu près constant, comme cela est souhaité, indépendamment de variations possibles de la tension de seuil. Pour faire en sorte que le potentiel à la bome J ne soit pas sensible à des variations de la tension 30 d'alimentation TDD mais seulement à des variations de la tension de seuil, la capacité relative du transistor Q17 est choisie plus petite que celle des transistors Q18 et Q19 de sorte que l'impédance de son circuit de sortie est bien supérieure à cellqjft.es transistors Q18 et Q19 et que le potentiel à la bome J n'est, par 35 conséquent, sensible qu'à la tension de seuil de la pastille, comme cela est sobhaité. Les circuits d'adressage et de transmission d'informations sont représentés sur les fig. 4a à 4c; la fig. 4a montrant le circuit de sélection de rangée >, la fig. 4fa le circuit de sélection 40 de colonne et la fig. 4 04683 21 2049055 d * introduction d'informations et d'enregistrement utilisables dans une opération d'enregistrement exécutée sur la mémoire. Pour la mémoire décrite en particulier et dans laquelle les emplacements d'informations sont disposés aux intersections de 5 seize rangées et de seize colonnes, le signal de sélection de rangée est dérivé de quatre signaux d'entrée de rangée A^-A^ tandis que le signal de sélection de colonne est dérivé d'une manière similaire de quatre signaux d'entrée de colonne Bq-B^. Chaque circuit de sélection de rangée et de colonne comprend des moyens pots? 10 produire les compléments des signaux d'entrée respectifs et pour appliquer les permutations des signaux d'entrée vrais et de leurs compléments à une porte El à quatre entrées. Toutes les entrées de seulement une des portes NI de rangées et de colonnes sont positives pour seulement une telle permutation, Ges portes NI étants 15 par conséquent, les seules qui transmettent les signaux négatifs déterminés de sélection de rangée et de sélection de colonne. Si l'ensemble est formé de plusieurs mémoires telles que celle de la fig» 5j réparties sur plusieurs pastilles correspondantes, le signal de sélection d'adresse comprend également un signal de sélec-20 tion de pastille. E9. supposant qu'il existe trente-deux pastilles dans la mémoire complète, cinq signaux de sélection de pastille et leurs compléments respectifs sont également appliqués à chaque pastille 10 telle que celle de la fig. 1. Un signal unique de sélection de pastille est produit dans un circuit de sélection de 25 pastille et est appliqué à la porte Kl de sélection de colonne de manière que l'adressage (c'est-à-dire la sélection de colonne) sœS effectué seulement sur la pastille sélectionnée. Il est prévu des circuits de transmission d'information pots? faire en sorte que le signal d'introduction d3information et le 30 signal d'enregistrement soient tous deux stables à la fin de la période 02 et pendant la période 03 pendant laquelle, comme décris plus haut, le signal d'introduction d'information est transféré dans le condensateur d'emmagasinage d'informations de la cellule de mémoire 12 pendant une opération d!"enregistrement". 35 La fig. 4a représente un circuit typique de sélection de rangée et il va de soi eue la mémoire comprend seize circuits de ce genre qui agissent ciiaeu21, lorsqu'ils reçoivent les signaux corrects de sélection de rangée, de manière à produire un signal négatif déterminé de sélection âe rangée. La fig. 4a représente 40 un signal de rangée AQ et un étage d'inversion pour produire le bad original 70 04683 22 2049055 complément 3l^ de ce signal d*entrée, la mémoire comprenant quatre inverseurs de ce genre recevant oïiactsn l'un des quatre signaux de rangée d'entrée Âq à de mari.ère à produire les compléments de ces signaux d'entrée. Le a signaux aormaux et leurs compléments 5 produits par les inverseurs sont appliqués à seize portes HI.de rangée suivant différentes permutations déterminées. L'étage d'inversion comprend dos transistors à effet de chsq? Q2Q et Q21 dont les circuits de sortie ^ont reliés en série. La source du transistor Q20 est reliée à sa grille tandis que la 10 source du transistor Q21 reçoit le signal d'horloge 03. Une borne 30 qui est formée entre les circuits de sortie des transistors Q20 et Q21 est pré-chargée négativement pendant la période 03 par l'intermédiaire du circuit de sortie du transistor Q2Q. Si le signal de rangée AQ est négatif, le transistor Q21 est conducteur 15 et laisse passer 1'impulsion d'horloge 03 qui est transmise par l'intermédiaire du circuit de sortie du transitor Q21 à la borne 30. A des instants autres que la période 03j le signal d'horloge est au potentiel de maees de sorte que le signal à la borne 30 est positif poi32? vu signal Aq négatif, ce qui correspond à une 20 inversion du signal de rangée appliqué à l'entrée. Inversement, si le signal de rangée est positif, le transistor Q£1 reste bloqué et le signal à la borne 30 reste à son niveau négatif. la porte 31 32 de sélection de rangée comprend quatre transistors à effet de champ Q22 à Q25 "branchés en parallèle par letu* 25 circuits de sortie. Une borne 34 est- pré-chargée négativement pondant la période- 01 par 18 interiaédi aire du circuit de sortie du transistor à effet de champ Q£6 tandis qu'une borne 36 est égale-- * ment déchargée négativement p'anfiast la période 01 par l'intermédiaire du circuit de sortie du transistor à effet de champ Q2'7 30 dont le circuit de sortie est branché en parallèle avec ceux des transistors & effet de ehsaip de la porta SI 32. la grille du transistor Cp7 reçoit le signal d'horloge 01* le transistor à effet de champ Q£'6 est branché par soa circuit de sortie entre les bor« nés 34 et 3& tandis que sa grilla est sollicitée par le signal 35 d'horloge 02. Les grilles des transistors Q22 à Q2S reçoivent chacune l'une des psraratatioas des valeurs normales et des complé-ment s des signaus de rangés d'entrée, 2-3 -sr assister étant re— présenté eogae rseevaat l^oaplêaent Â0> à savoir le signal Aq* Si 1© signal .ds.catr-f-G appliqué -iuz; grilles de chaque 40 transistor Q22- à Q25 est positif, sa correspondance à la penauta- BAD ORIGINAL 70 04683 2049055 tion des signaux de rangée correspondant à la rangée sélectionnée, aucun parcours conducteur n'est établi par l'intermédiaire des circuits de sortie des transistors Q22 à Q25 entre la borne 38 qui reçoit l'impulsion d'horloge 01 et la borne 36 qui est maintenue 5 dans sa condition négative. En conséquence, pour la rangée sélectionnée et à des instants autres que la période 01, la borne 36 reste à son niveau négatif et, pendant la période 02, cette borne est reliée à la borne 34 par l'intermédiaire du circuit de sortie du transistor Q28, 10 de sorte que la borne 34- reste également à son niveau négatif de pré-charge. Pour les quinze rangées non-sélectionnées, la borne 36 est chargée à un niveau positif pendant la période 02, ce niveau positif étant appliqué à la borne 34. La borne 34 est reliée à la grille du transistor à effet de champ Q29 et également, par 15 l'intermédiaire d'un condensateur 02, à la grille du transistor à effet de champ Q30 dont le circuit de sortie est connecté à la source de tension d'alimentation VDD. Le circuit de sortie du transistor à effet de champ Q31 est branché en parallèle à celui du transistor Q30 et reçoit le signal d'horloge 02 à sa grille. 20 Pour la rangée sélectionnée, le niveau négatif apparaissant à la "borne 34 est suffisant pour rendre conducteur le transistor Q29 et, pendant la période 03, ce signal négatif est combiné à l'impulsion d'horloge 03 de façon à augmenter le courant négatif d'excitation appliqué à la grille du transistor Q30 en vue de rendre 25 ce dernier conducteur. Cependant, le transistor Q31 est conducteur pendant la période 02 de sorte que, pendant cet intervalle, la source de tension VDD est reliée à une borne de sélection de rangée 39 Par l'intermédiaire des circuits de sortie des transistors Q31 et Q29î pendant la période 03, une tension négative de sélec-30 tion de rangée est appliquée de la même façon à la borne 39 par l'intermédiaire des circuits de sortie des transistors Q30 et Q2$l En conséquence, pour la rangée sélectionnée, un potentiel négatif déterminé est produit à la borne 39 pendant la période 02 et pendant la période 03, ce signal étant transmis à la grille du tran-35 sistor Q1 dans toutes les cellules d'emmagasinage de cette rangée sélectionnée. Pendant la période 01, la borne 39 est reliée à la masse par l'intermédiaire du circuit de sortie du transistor Q32, qui reçoit à sa grille l'impulsion d'horloge 01, de façon à faire en sorte que tous les signaux de sélection de rangée, y compris 40 ceux de la rangée sélectionnée, soient au potentiel de masse 70 04683 24 2049055 pendant la période 01. Il est évident que, pour toutes les rangée» non sélectionnéesj le signal à la "borne 34 est chargé positivement pendant la période 02 et que par conséquent le transistor Q29 reste "bloqué, en empêchant ainsi la tension négative produite par la ^ source VDD d'être appliquée à la "borne de sortie 39, cette dernière restant, par conséquent, à son potentiel de masse établi pendant la période 01. Le fonctionnement du circuit de sélection de colonne de la fig. 4b est essentiellement identique à celui du circuit de sélec-/jq tion de rangée et on a désigné les transistors à effet de champ correspondants par des références numériques similaires affectées de l'indice "c". Les signaux d'entrée de colonnes sont inversés et les valeurs normales et les compléments de ces signaux sont appliqués aux quatre entrées de la porte NI de colonne désignée par 15 32c, qui produit un signal négatif à la borne 34ç pendant la période 02 seulement pour la colonne sélectionnée. La porte HI 32c diffère de la porte NI de sélection de rangée 32 du fait qu'elle comprend un transistor à effet de champ additionnel Q33 dont le circuit de sortie est branché en parallèle avec deux des transis-* 2o tors Q22ç à Q25ç et Q27ç. Le transistor Q33 reçoit le complément 70 04683 25 2049055 tor Q33 de la porte HI de sélection de colonne 32c de sorte que ce circuit produit seulement pour la pastille sélectionnée un signal négatif de sélection de colonne. De cette manière, une information est lue à partir de ou enregistrée dans l'adresse sélection-5 née de la pastille sélectionnée ; une lecture d'information et le transfert d'un nouveau signal d'information dans le condensateur d'emmagasinage OS exigent l'application d'un signal négatif de sélection de colonne à la grille du transistor Q3. Les signaux de sélection de rangée et de colonne sont présents et stables à leurs 10 niveaux négatifs pendant la période 02 et pendant la période 03, comme cela est souhaitable pour le fonctionnement correct de la mémoire• Le circuit de transmission d'informations comprend deux étages, à savoir un étage de transfert d'informations 50 et un étage 15 d'enregistrement 52. Le signal de sortie de l'étage 50 est appliqué au circuit de sortie d'un transistor à effet de champ Q60 tandis que le signal de sortie du circuit d'enregistrement 52 est appliqué à la grille de ce transistor. En conséquence, tin signal d'introduction d'information est appliqué à la mémoire à partir 20 du circuit de transmission d'information seulement pendant la présence d'un signal de commande d'enregistrement qui rend conducteur le transistor Q60. L'étage 50 comprend tin étage d'inversion se composant des transistors à effet de champ Q41, Q42 et Q43 dont les circuits de 25 sortie sont branchés en série. Une borne 54 est formée entre lea circuits de sortie des transistors Q41 et Q42 et est pré-chargée négativement pendant la période 01 par l'intermédiaire du circuit de sortie du transistor Q41 dont la source est reliée à sa grille. Le signal "Information" c'est-à-dire le complément du signal win-30 formation", est appliqué à la grille du transistor Q43 et, lorsqu'il devient négatif pendant la période 02 (pendant laquelle le signal d'horloge 01 est appliqué au drain si le transistor Q3 est positif), il rend conducteur le transistor Q43 de manière à appliquer le signal d'horloge 01 positif au circuit de sortie du tran-35 sistor Q42 qui est rendu conducteur pendant la période 02 de façon à charger positivement la borne 54. D'autre part, si le signal "Information" est au potentiel de masse, le transistor Q43 n'âst pas rendu conducteur de sorte que la borne 54 reste à son niveau négatif pré-chargé. La borne est reliée à la grille du transis-40 tor à effet de champ Q44 dont la circuit de sortie est branché 70 04683 26 2049055 entre une "borne 56 et la masse. La borne 56 est chargée négativement pendant la période 02 par l'intermédiaire du transistor à effet de champ Q45 dont le circuit de sortie est également sollicité par la tension d'alimentation "VDD, La borne 56 est reliée à la 5 grille du transistor à effet de champ Q46 qui est branché en parallèle entre la masse et une borne 58 avec le transistor.à effet de champ Q47, ce dernier recevant l'impulsion d'horloge 01 à sa grille. La borne 54 est également reliée à la grille du transistor à effet de champ Q48 et, par l'intermédiaire d'un condensa-10 teur 03» à la grille du transistor à effet de champ 049 qui reçoit également le signal d'horloge 03» Le transistor à effet de champ Q50 est branché en parallèle avec le transistor Q49 entre la source de tension VDD et le circuit de sortie du transistor Q48. Une tension négative appliquée à la borne 54, en correspondance au si-13 gnal négatif "information* provoque la mise en conduction du transistor 044 et la mise à la masse de la borne 56. Ce signal est transmis à la grille du transistor Q46 de manière à le bloquer. Simultanément, le potentiel négatif à la borne 54 agit de façon à rendre conducteur le transistor Q48 et, pendant 1®intervalle 03» à 20 rendre conducteur le transistor 049 en vue de transmettre pendant cette période 03 la tension négative VDD à la borne 58» De façon similaire, pendant la période 02, le signal VDD est transmis à la borne 58 par l'intermédiaire du circuit de sortie du transistor 050 et du circuit de sortie du transistor 048 qui est conducteur 25 seulement lorsqu'un signal négatif apparaît à la borne 54. D'autre part, pour raa signal positif appliqué à la borne 54 en correspondance à un signal "information" positif, le transistor Q44- reste bloqué et la bome 56 reste à son niveau négatif de pré-charge de façon à rendre conducteur le transistor Q46 en vue de relier 30 la borne 58 à la masse pas? l'intermédiaire du circuit de sortie du transistor Q46. Le niveau du signal à la borne 58 correspond, par conséquent, au niveau normal du signal "information*, c'est-à-dire qu'il est négatif lorsque le signal Kinformation" est négatif et lorsque le signal ^information*' est positif et qu'il es% 35 positif lorsque le signal *information" est positif et en correspondance lorsque le signal "Information est négatif. Pendant la période 01, la borne 58 est reliée à la masse par l'intermédiaire du circuit de sortie conducteur du transistor Q47 qui est seulement conducteiir pendant la période 01. Le signal "information* 40 apparaît, par conséquent, à la borne 58 seulement pendant les BAD ORIGJNAL 70 04683 2049055 périodes 02 et 03. Le transistor Q43a est branché en parallèle au transistor Q43 et reçoit le signal d'horloge 01 à sa grille de manière à pré-charger me "borne 55 formée à la jonction des transistors Q42 et Q43 et négative pendant la période 01. Si le 3 signal "ïSîôrmâïiôâ" est positif, le potentiel négatif de la "borne 55 est appliqué au circuit de sortie du transistor Q42 pendant la période 02 de manière à augmenter le niveau négatif désiré du potentiel à la "borne 54. le fonctionnement du circuit 52 est essentiellement le même 10 L'invention concerne, par conséquent, une mémoire de lecture-enregistrement dans laquelle plusieurs cellules d'emmagasinage sont disposées d'une manière prédéterminée. Chaque cellule d'em-^ magasinage comprend seulement un dispositif de commutation cons-35 titué par un transistor à effet de champ, l'élément d'emmagasinage d'informations se présentant sous forme d'un condensateur relié au circuit de sortie du transistor à effet de champ. Les cellules d'emmagasinage sont avantageusement placées aux intersections de plusieurs rangées et colonnes. Le signal de sélection de colonne 40 est appliqué à la grille du transistor à effet de champ de la 70 04683 28 2049055 cellule et, lorsqu'il est négatif pour une opération de sélection de rangée,,il transmet le signal d1information emmagasiné dans l'élément correspondant jusque dans une ligne de colonne. La ligne de colonne est sélectivement reliée à la "borne de sortie d'in-5 formation de la mémoire par l'intermédiaire d'un second dispositif de commutation qui est commandé par le signal de sélection de colonne. Un amplificateur de "régénération est associé à chaque colonne de la mémoire et fournit un moyen de régénérer le signal d'in-10 formation contenu dans l'élément d'emmagasinage de chaque cellule de la rangée sélectionnée pendant une opération de lecture, de façon à empêcher que le signal d'information soit détruit pendant une opération de lecture, comme cela se produirait autrement. La nouvelle conception de l'amplificateur de régénération permet une 15 réaction rapide au niveau du signal logique emmagasiné en vue d'assurer une régénération rapide, sûre et précise du signal d'information contenu dans l'élément d'emmagasinage. Des moyens sont également prévus pour faire en sorte que l'amplificateur de régénération opère de cette manière indépendamment de variations des 30 sources de tension d'alimentation de la mémoire ainsi que de variations d'une tension de seuil de la pastille sur laquelle le circuit de mémoire est formé. La capacité de la mémoire peut être augmentée en prévoyant plusieurs pastilles contenant chacune un nombre spécifié de cel-25 Iules d'emmagasinage du type décrit, les circuits de sélection de colonnes étant intégrés aux circuits de sélection de pastilles de façon que seul l'emplacement sélectionné d'intersection de rangée et de colonne sur la pastille sélectionnée produise un signal d'irx formation à la "borne de sortie de la mémoire. 30 Les circuits sont agencés de façon à dissiper le minimum d'énergie et peuvent être intégralement formés sur une seule pastille de matière semicon&uetrice, ce qui permet d'augmenter la capacité d'emmagasinage d'informations de la mémoire pour un volume donné. Cette capacité est encore augmentée en utilisant un seiiL 35 transistor à effet de champ dans chaque cellule d'emmagasinage par comparaison aux cellules connues qui nécessitaient au moins trois dispositifs tels que des transistors à effet de champ. Une opération de lecture de l'information emmagasinée dans la cellule sélectionnée est exécutée dfu3ie manière non destruc-40 trice par suite de la régénération presque instantanée du signal 70 04683 29 2049055 d'information dans cette cellule, cette opération pouvant être exécutée suivant le mode à accès aléatoire, c'est-à-dire que toute cellule de la mémoire peut être instantanément adressée. Une opération d'enregistrement peut être exécutée dans la cellule sé-5 lectionnée de la mémoire également suivant un mode à accès aléatoire et l'opération de régénération dans cette cellule est euç>ê-citée par des signaux logiques appropriés qui sont appliqués à l'amplificateur de régénération. Bien entendu la présente invention n'est pas limitée au mo-10 de de réalisation décrit et représenté mais en couvre au contraire toutes les variantes •> 70 04683 30 2049055 SSYEKDICilIOlB 1. Cellule d * eamagasinage utilisable dans une mémoire dans laquelle plusieurs cellules de ce genre sont réparties en plusieurs adresses de la mémoire, caractérisée en ce qu'elle com- 5 prend un dispositif de commutation (Q1) comportant une première et une seconde électrode de sortie et une électrode de commande, des moyens (26) reliés à l'une desdites électrodes de sortie de façon à emmagasiner un signal d'information dans l'un de deux é— tats logiques ("0", "1"), une box*ne de sortie d'information (24) 1 0 reliée à l'autre électrode de sortie et des moyens de sélection d'adresse reliés sélectivement à l'électrode de commande «t agissant de façon à exciter le dispositif de commutation (Q1) et à relier la première et la seconde électrode de sortie en vue de transférer le signal d'information des moyens d'emmagasinage (26) 15 jusqu'à la borne de sortie (24). 2. Mémoire comprenant plusieurs cellules d'emmagasinage (12$ suivant la revendication 1, caractérisée en ce qu'elle comprend, un ensemble de conducteurs (14) reliés aux autres bornes des circuits de sorti® "-de tous les dispositifs de commutation d'une ee— 20 lonne donnée, des moyens de sélection 'l'adresse comprenant des moyens de sélection de rangées (32) et de colonnes (32c) moyens de sélection de rangées (32) étant reliés à l'électrode de commande des dispositifs de commutation (Q1) de la rangée sélectionnée de chaque colonne et agissant de façon à fermer les ciz-25 cuits de sorti© (22) desdits dispositifs de la rangée séleetiea» née et à appliquer le signal d * information sortant des moyems d'emmagasinage (26) audit ensemble de conducteurs (14), et de» moyens de commutation (20) agissent, lorsqu'ils sont excités, peur relier un conducteur prédéterminé audit ensemble (14) à l'élovtro-30 de de sortie (22), lesdits moysns de sélection de colonnes (32c) agissant de façon à exciter les moyens d® commutation (2C) en vue de relier le conducteur (14) de la colonne sélectionnée audit circuit de sorti®. 3» Ûéllul# àsemmagasinage- suivant"---la revendication 1, earac-35 térisêe en-ce que le- dispositif " de @oK£u.tatios. est- un transistor à effet de citaap cosapoï-'&aat mmélectrode de- commandé-ou grille ainsi qu'en® source st- sa teaisi constituant les'électrodes de sortie, et en ®e que les moyens-" d'emmagasinage. d'îafépations (2€& comprennent m condensateur" (OS)-'# • iO 4a Cellule d'emmagasinage suivant l'une quelconque des BAp ORJG/j\|>\l 70 04683 31 2049055 revendications 1» 2 ou 3,'caractérisée en ce qu'elle comprend un amplificateur (18) comportant une entrée (A) et une. sortie (B), ladite entrée (A) étant reliée à la borne de sortie d'information (24), et en ce qu'il est prévu un second dispositif de commuta-5 tion (Q7) "branché entre l'entrée. (A) et la sortie (B), excité par un signal d'horloge (03) et agissant lorsqu'il est excité de manière à détecter et à régénérer le signal dans lesdits moyens d'emmagasinage d'informations (26). 5. Oellule d'emmagasinage suivant la revendication 4, carac-10 térisée en ce que l'amplificateur (18) comprend une première source de signaux (VDD)■de sens correspondant mais"de niveau supériexr à celui d'un, desdits niveaux,logiques emmagasinés ("1") et une seconde source de signaux de référence correspondant à.l'autre niveau logique C'O"), des moyens pour charger initialement ladite 15 sortie (B) jusqu'au niveau du premier signal (VDD), un troisième dispositif de commutation (Q14) comportant une première électrode de sortie reliée à ladite sortie (B), une seconde électrode de sortie, reliée à la source de signaux de référence et une électrode de commande reliée à ladite entrée (A) et agissant de mahière 20 à exciter le troisième dispositif de commutation (Q14) lorsque le niveau logique emmagasiné prend la valeur ("0") de l'autre niveau logique, en chargeant ainsi ladite sortie au niveau ("0) dudit signal de référence. 6. Cellule d'emmagasinage suivant 3a revendication 5» carac-25 térisée en ce qu'il est prévu une borne intermédiaire (E) reliée à l'électrode de commande du troisième dispositif de commutation (Q14) ainsi que des moyens (Q11, Q12) pour établir un niveau de polarisation à ladite borne intermédiaire (E) à une valeur assurant normalement une désexcitation du troisième dispositif de 30 commutation,, 7. Cellule d'emmagasinage suivant la-revendication 6, caractérisée en ce qu'il est prévu une seconde borne intermédiaire (G) un quatrième dispositif de commutation (Q12) comportant un circuit de sortie branché entre la première.borne intermédiaire (E) et la 35 source de signaux de référence et pourvu d'une électrode de.commande reliée à la seconde borne intermédiaire, ainsi qu'un dispositif capacitif (Cf) de réaction branché entre ladite sortie (B) et la seconde borne intermédiaire (G). 8» Cellule d'emmagasinage suivant la revendication 7, carac-40 térisée en ce qu'il est prévu une troisième source de signaux (ViHii) BAD ORIGINA 70 04683 2049055 de sens correspondant mais de grandeur inférieure à ceux de la source de signaux:. (VDD.) mentionnée en premier, un cinquième dispositif de commutation (Q11) comportant un circuit de sortie relié' à la troisième source de signaux (VEE) et à la première borne 5 intermédiaire (E) et constituant en coopération avec le quatrième dispositif de commutation (Q12) lesdits moyens d'établissement de niveau de polarisation. 9o Cellule d* emmagasinage suivant la revendication 8, caractérisée en ce qu'il est prévu des moyens de compensation (25) re-10 liés à la seconde borne intermédiaire (G) et à la troisième souroe de signaux (VEE) et agissant de façon à compenser des variations du niveau de la troisième source de signaux (VEE) et à maint en 1 r la tension à ladite seconde borne intermédiaire (&) à peu près constante* 15 10. Cellule d'emmagasinage suivant la revendication 9» carac térisée en ce que lesdits moyens de compensation comprennent un sixième dispositif de commutation (Q10) comportant un circuit de sortie qui est relié à la seconde borne intermédiaire (6-) et un» électrode de commande, une borne de compensation (H) reliée à 1*6-20 lectrode de commande du sixième dispositif de commutation (Q10) et des moyens agissant de façon à établir à ladite borne de compensation un niveau de signal proportionnel au niveau du signal de la troisième source (VEE). COPY 4 ' 1 !