La présente invention concerne les systèmes de traitement de données et, en particulier,un dispositif de maintenance et de contrôle programmable d'un tel système. La plupart des systèmes de traitement de données de grande puissance actuels nécessitent des moyens pour effectuer un dépanna- ge rapide et à faible coOt du système en panne de matériel. Certains comportent des dispositions complexes d'interrupteurs et d'appareils de visualisation connectés aux circuits logiques de l'unité consi- dérée pour introduire des données,des adresses et des commandes et des conditions internes de visualisation dans la machine. Typique- ment, ces dispositions à panneau de maintenance permettent à un ingénieur en clientèle de lire et d'écrire des données dans des registres et dans des emplacements de mémoire, pour fournir des adresses, établir des conditions d'erreurs,établir des indicateurs, commander des fonctions de visualisation,contrôler la condition de différents points de commande, contrôler l'état du système et, en général, faire fonctionner le système par pas de chaque instruction machine. Les panneaux de maintenance connus se composent quelquefois de longues suites d'interrupteurs à bascule pour introduire des données et des adresses,et de longues suites d'indicateurs à diode à émission de lumière LED pour visualiser des données. Des inter- rupteurs de commande séparés étaient généralement nécessaires pour sélectionner des écarts de synchronisation,pour sélectionner les registres ou commander des points à visualiser et pour faire exécu- ter par le processeur des commandes établies dans les interrupteurs de données ou introduites en mode pas-à-pas. L'introduction de données,de commandes et d'adresses par les panneaux de maintenance connus,et la visualisation de données relatives aux performances de la machine en utilisant ces panneaux de maintenance demandent du temps et ces panneaux sont encombrants. L'entretien et le dépannage des systèmes de traitement de données est le domaine de l'instrustrie des ordinateurs qui se développe le plus vite actuellement selon un récent article paru dans la revue Business Week. Une raison principale est l'extension du traitement réparti qui résulte de la localisation en tout lieu du matériel d'ordinateur. Avec l'extension des terminaux d'ordina- teur dans toute une compagnie,le système de traitement de données est très souvent le système nerveux central de l'organisation.Les utilisateurs d'ordinateurs sont,actuellement,très souvent moins concernés par les rapports performances-prix que par le temps d'exécution de l'entretien et du dépannage de la machine. Le dispositif de contrôle décrit ici,est défini pour remplacer les panneaux de maintenance connus par une technologie à microprocesseur pour alléger l'entretien en clientèle et réduire le coût de fabrication des unités de traitement de données dans lesquelles le dispositif de contrôleest incorporé. Le dispositif décrit est incorporé dans la structure de l'unité centrale de traitement ou d'une autre unité du système de traitement de données, et comporte une interface externe pour la commande du dispositif de contrôle à partir de l'extérieur. Le dispositif de contrôleselon un mode de réalisation préféré de la présente invention. peut être commandé à partir d'un panneau de maintenance portatif tenu dans la main d'un ingénieur en clientèle ou à partir d'un terminal d'ordi- nateur placé n'importe o dans le monde et couplé au dispositif de contrôle par un réseau de communications.;Il est possible de relier le dispositif de contrôle à un autre calculateur numérique programmé pour exécuter une série prédéterminée de test sur l'uni- té contrôlée à partir d'un bureau central d'entretien en clientè- le pour localiser rapidement et avec exactitude des défauts dans l'unité contrôlée. Le dispositif de contrôle décrit permet ainsi au constructeur d'ordinateurs de maintenir une équipe de spécia- listes de maintenance hautement qualifiés dans un endroit central près du lieu de fabrication avec la capacité d'entretenir et de dépanner des systèmes de traitement de données dans tout le monde. Cette capacité de maintenance accrue diminue les coûts d'entretien et de dépannage en clientèle en offrant des coûts de matériel infé- rieurs aux clients et fournit un meilleur support de maintenance à ces clients. Selon la présente invention,un dispositif de maintenance et de contrôle programmable est utilisé pour effectuer des tests ou contrôles sur l'unité centrale de traitement (CPU) ou sur une autre unité d'un système de traitement de données. En changeant de programme et en définissant une interface spécialement adaptée, toute unité CPU ou, dans ce but,toute unité d'un système de traite- ment de données peut être contrôlée en utilisant ce dispositif. Les tests à exécuter ou les évènements à provoquer dans l'unité contrô- lée sont sous la commande d'un opérateur ou d'un autre calculateur numérique. Un tel calculateur doit être programmé pour permettre au dispositif de contrôle d'exécuter une séquence d'opérations d'entrée- sortie prédéterminées sur l'unité contrôlée pour obtenir les évène- ments désirés dans cette unité et pour recevoir des données indi- quant les performances de cette unité contrôlée. Le dispositif de contrôle permet de lire et d'écrire des données dans des registres individuels dans l'unité CPU et dans des emplacements de mémoire individuels,et permet à un opérateur d'examiner des points de com- mande dans l'unité contrôlée indiquant l'exactitude des performances de cette unité. Le dispositif de contrôle selon la présente inven- tion permet également de sélectionner des conditions d'arrêt du processeur,et d'établir la configuration de la machine. Un dispositif de contrôle selon la présente invention,sous sa forme la plus simple,ne nécessite que trois éléments pour accom- plir les fonctions mentionnées plus haut. Premièrement,un moyen est nécessaire pour mémoriser les instructions constituant le programme que le dispositif de contrôle suit pour exécuter le contrôle de l'unité CPU. Dans un exemple de réalisation préféré de l'invention, on utilise une mémoire microprogrammée comme mémoire rémanente du programme. Deuxièmement,un moyen est nécessaire pour introduire les données,les adresses et les commandes afin de sélectionner les fonctions à exécuter par le dispositif de contrôle et de visualiser les données provenant de l'unité contrôlée qui indiquent les perfor- mances de celle-ci. Troisièmementun moyen est nécessaire pour trai- ter les données,les adresses et les commandes provenant du second moyen et pour exécuter la séquence d'instructions mémorisées dans le premier moyenrelatives au test ou contrôle désiré. Ce troisième élément doit ensuite extraire les données appropriées en direction de l'unité contrôlée pour provoquer les évènements souhaités dans cette unité. Ce troisième moyen doit aussi recevoir des données de l'unité contrôlée qui sont relatives à ses performances et les transférer au second moyen en vue d'une visualisation. Ces données sont1par exemple,le contenu d'un emplacement de mémoire ou d'un registre interne,ou elles peuvent représenter les conditions d'un groupe sélectionné de points de commande. Ces trois éléments ou moyens sont reliés ensemble de façon simple pour former le dispositif de contrôle de l'invention. Typiquement,le troisième moyen est un microprocesseur,mais il pourrait être n'importe quel calculateur numérique. Le bus de données du microprocesseur est relié au second moyen pour recevoir de celui-ci les données,les adresses et les commandes pour commander le dispositif. Le microprocesseur est également relié au premier moyen par le bus de données et par un bus d'adresse de façon à ce que les commandes provenant du second moyen puissent être décodées pour former l'adresse de début d'une séquence d'instructions définies pour exécuter la commande. Cette adresse est fournie au premier moyen,et les instructions mémorisées à cette adresse sont renvoyées au microprocesseur par l'intermédiaire du bus de données pour y être exécutées. Le bus de données est également relié à l'uni- té qui est contrôlée,habituellement par l'intermédiaire d'une interface définie spécialement pour cette unité particulière Des données sont envoyées et reçues par cette liaison au moyen du microprocesseur pendant l'exécution des instructions, Ces données permettent à l'unité contrôlée d'exécuter les tests ou l'opération spécifiques. Ensuite,si une opération de lecture a été ordonnée, des données relatives aux performances de la machine sont renvoyées au microprocesseur par le bus de données afin qu'elles soient transférées au second moyen en vue de leur visualisation. L'exemple de réalisation préféré de la présente invention est un peu plus compliqué que la forme simple qui vient d'être dé- crite. Bien que davantage d'éléments soient combinés,le fonctionne- -ment de base qui vient d'être décrit reste valable. Dans l'exemple de réalisation préféré de l'invention, on utilise une mémoire morte programmable (PROM) pour mémoriser les instructions à exécuter par le microprocesseur. Le microprocesseur est relié à la mémoire PROM par l'intermédiaire du bus d'adresse et d'un bus de données0 Quand le microprocesseur commence le cycle d'extraction,une adresse est fournie à la mémoire PROM par le bus d'adresse,et l'instruction mémorisée à cette adresse est transférée vers le microprocesseur par le bus de données. Trois portes peuvent être utilisées pour recevoir des informations des terminaux,dans l'exemple de réalisation préféré de l'invention. Des informations de données,de commandes et d'adresses peuvent être envoyées au dispositif de contrôle soit à partir du panneau de maintenance portatif,soit à partir d'un terminal de calculateur placé au voisinage de l'unité qui est contrôlée,soit à partir d'un terminal de calculateur placé à n'importe quelle distance de l'unité contrôlée mais relié au dispositif de contrôle par un - réseau de communication. Dans ce dernier cas,un calculateur programmé avec une séquence prédéterminée de tests peut remplacer les termi- naux de calculateur pour transmettre des suites de commandes,de données et d'adresses au dispositif de contrôle. Deux pastilles d'émetteur- récepteur universel synchrone/asynchrone (USART) sont utilisées comme portes de terminal pour former l'interface entre le bus de données du microprocesseur et la ligne de données en série connectée aux terminaux locaux ou à distance. La pastille USART reliée au terminal à distance contrôle également la ligne reliée à la sonnerie d'appel du système téléphonique utilisé dans l'exemple de réalisation préféré de l'invention. La fonction de ces pastilles USART est de convertir des informations provenant des terminaux dans un format en série en données dans un format en parallèle à transférer vers le microprocesseur par le bus de données. Ces pastilles USART servent aussi à signaler au micro- processeur par un signal de commande quand un mot de données a été reçu. Les pastilles USART convertissent aussi des données transmises du microprocesseur aux terminaux en vue d'une visualisation en passant du format parallèle du bus de données au format série nécessaire pour une transmission par les lignes téléphoniques. Une pastille USART envoie un signal de commande au microprocesseur pour indiquer quand un mot a été transmis et que la pastille USART est prête à recevoir un autre mot. Le troisième moyen pour commander le dispositif de contrô- le est constitué par le panneau de maintenance portatif. Le panneau de maintenance comporte un clavier limité pour l'introduc- tion des informations de données,de commandes et d'adresses en vue de commander l'opération qui doit être exécutée par le dispositif de contrôle. Le panneau de maintenance comporte également un moyen pour visualiser les données,les commandes et les adresses qui ont été introduites et des diodes à émission de lumière individuelles pour visualiser des signaux d'incitation et d'état provenant du microprocesseur. Le moyen de visualisation permet également de visualiser des données provenant de l'unité contrôlée qui sont relatives à ses performances. Le panneau de maintenance est relié au microprocesseur par un bus de données bidirectionnel et par le bus d'adresse. Le bus d'adresse commande le dispositif de visualisa- tion du panneau de maintenance qui doit visualiser les données. Dans l'exemple de réalisation préféré de l'invention,une mémoire à accès sélectif (RAM) est reliée au microprocesseur par les bus de données et d'adresse de manière à ce qu'elle fonctionne comme une mémoire interprète ou bloc-notes pour la mémorisation temporaire d'informations nécessaires au fonctionnement du système. Dans d'autres exemples de réalisation,le microprocesseur peut comporter une mémoire RAM sur pastille ou on peut utiliser un mini- ordinateur avec une mémoire RAM associée. L'exemple de réalisation préféré de l'invention incorpore également une horloge utilisant trois compteurs. Un compteur sert à engendrer un signal de synchronisation d'intervalle pour une utilisation par le microprocesseur. Les deux autres compteurs sont utilisés pour la génération de signaux d'horloge à vitesse en bauds servant pour les pastilles USART. L'exemple de réalisation préféré de l'invention met en oeuvre un microprocesseur du type 8085 fabriqué par Intel qui comporte un bus de données/adresse à huit bits et un bus d'adresse à huit bits. L/adressage par seize bits est obtenu en utilisant un verrou d'adresse relié au bus de données/adresse. Le verrou d'adresse engendre la moitié inférieure de l'adresse utilisée dans une opérationet le bus d'adresse à huit bits transmet la moitié supérieure. Les seize bits du bus d'adresse sont également envoyés à un décodeur d'adresse qui est utilisé pour engendrer des signaux de sélection en vue d'opérations de mémoire RAM,de mémoire PROM, de panneau de maintenance et d'opérations d'entrée-sortie d'unité CPU.- Ces signaux de sélection,de même que les différents signaux de commande émis par le microprocesseur en direction des autres éléments du système,et les signaux de commande envoyés par les autres éléments du système au microprocesseurjsont transmis par un bus de commande. Ces signaux de commande permettent au micro- processeur d'adresser chaque élément individuel du système,pas plus d'un élément à la fois n'essayant d'utiliser les bus communs. 8! Le bus de commande permet également d'informer le microprocesseur de la présence d'évènements significatifs par la présence de si- gnaux d'interruption indiquant l'arrivée d'informations de données, de commandes et d'adresses en provenance du panneau de maintenance ou de l'un des terminaux. Enfin,l'exemple de réalisation préféré de l'invention comprend des moyens pour relier les bus d'adresse,de données et de commande du système à un contrôleur de panneau pour le contrôle automatique du dispositif de contrôle lui-même par un autre système de contrôle automatisé. D'autres caractéristiques et avantages de la présente invention seront mis en évidence dans la description suivante,donnée à titre d'exemple non limitatif,en référence aux dessins annexés dans lesquels: Fig.l est un schéma fonctionnel de l'exemple de réalisa- tion d'un dispositif de contrôle selon la présente invention; Fig.2 est un schéma du panneau avant du panneau de mainte- nance de la figure 1; Figs.3A-3C sont des tableaux de certaines adresses d'entrée- sortie utilisées par le dispositif de contrôle et d'opérations de lecture et d'écriture en provenance de et en direction de l'unité contrôlée; Figs.3D-3E sont des tableaux de certaines commandes utili- sées pour la commande du dispositif de contrôle; Figs.4 à 22 constituent un schéma logique du dispositif de contrôle à l'exception des circuits logiques du pan- neau de maintenance; Fig.23 est un organigramme du programme utilisé par le dispositif de contrôle de l'invention. Le dispositif de contrôle selon l'invention peut être adapté pour contrôler n'importe quel type d'unité d'un système de traitement de données quelconque,simplement en changeant la partie microprogrammée et en définissant une interface spéciale entre le dispositif de contrôle et l'unité qui est contrôlée. Le dispositif de contrôle provoque des événements dans l'unité contrôlée et visualise des données provenant de cette unité indiquant l'exactitude des performances de celle-ci par l'exécution d'un nombre d'opérations d'entrée-sortie entre le microprocesseur du dispositif de contrôle et l'unité qui est contrôlée. Sur la figure 1,un microprocesseur 10 est relié à un circuit de commande de bus 11 par un bus de données 12. Un bus bidirectionnel à huit bits 13,SBUS, relie le circuit de commande de bus 11 à une interface définie spécialement pour l'unité contrôlée. Les opérations de sortie effectuées par le micro- processeur 10 font apparaître différentes combinaisons de bits sur le bus SBUS 13.Ces combinaisons de bits provoquent à leur tour des événements pouvant être sélectionnés dans l'unité contrôlée. La fonction de l'interface de l'unité contrôlée est de collecter et de mettre dans le format convenable les données à écrire sur le bus approprié ou de contrôler les signaux d'entrée de l'unité contrôlée pour provoquer l'événement désiré. Les figures 3A-3C re- présentent les opérations d'entrée-sortie effectuées par le micro- processeur et leurs adresses d'entrée-sortie. Les colonnes de données 0 à 7 indiquent la signification des différents bits sur le bus à bît huit/SBUS 13 pendant chaque opération d'entrée-sortie individuelle. Les possibilités du dispositif de contrôle selon la présente invention sont mises en évidence par les opérations d'entrée-sortie des figures 3A3C. Des données ou des adresses peuvent être écrites dans l'unité contrôlée,ou une condition quelconque d'un nombre de conditions d'arrêt sur erreur peut être établie.En outre,un registre interne ou un emplacement de mémoire quelconque peut être visualisé par l'établissement d'une combinai- son de bits prédéterminée transmise par le bus de commande de visualisation d'unité CPU. Toute unité interne de l'unité contrôlée peut être validée pour des opérations d'écriture ayant les adresses d'entrée- sortie A5 et A6. Les opérations de commande d'indicateur d'unité CPU peuvent être utilisées pour écrire des bits aux entrées appro- priées de l'unité contrôlée pour mettre une unité interne dans le mode de fonctionnement pas-à-pas,pour sélectionner des écarts de synchronisations, ou pour établir différentes conditions d'arrêt sur adresse. L'opération de lecture d'état d'indicateur d'unité CPU, pour l'adresse A0, permet au dispositif de contrôle de déterminer quelles unités internes sont en mode de fonctionnement pas-à-pas et quelles sont,éventuellement, les conditions d'arrêt sur adresse ou d'arrêt sur erreur établies. Cette opération peut aussi être utilisée pour déterminer si l'unité CPU est dans l'état de visualisation DIS. Cet état nécessite une interruption pour relancer le traitement. L'opération de lecture d'état d'indicateur d'unité CPU détermine également si la visualisation d'un registre interne est possible en contrôlant le bit d'état occupé du registre d'adresse. Les opérations de lecture du bus de visualisation d'unité CPU permettent au dispositif de contrôle de lire les données dans le registre interne ou dans l'emplacement de mémoire sélectionné par les opérations d'écriture transmises par le bus de commande de visualisation d'unité CPU. Le bus de visualisation à soixante-douze bits dans l'unité CPU permet de transmettre également des informations de points de commande à l'interface d'unité CPU ou huit bits peuvent être lus en même temps par le microprocesseur du dispositif de contrôle. Ces informations indiquent l'eéat de différents points de commande internes. Les opérations d'écriture de visualisation de données de panneau de maintenance MP montrent les adresses d'entrée-sortie utilisées par le microprocesseur 10 pour écrire des données à il visualiser sur le panneau de maintenance 14 de la figure 1. Par exemple,si l'on se réfère aux figures 1, 2 et 3,1'opération d'écriture de visualisation de données de MP ayant une adresse d'entrée-sortie en hexadécimal,O0, provoque l'éclairement des emplacements de visualisation de données O et 1 indiqués par les références 15 et 16 sur la figure 2. L'adresse I/O d'entrée-sortie 00(hexJ)indique que les huit bits représentés par l'adresse 00(hex.)apparaissent sur les huit lignes du bus d'adresse 17 de la figure 1. Ces huit bits d'adresse dirigent les huit bits de données sur le bus de données 12 vers les emplacements de visualisation 15 et 15 de la figure 2. L'emplacement de visualisation 15 visualise en octal les trois premiers bits sur le bus de données 12(indiqués comme visualisation O à 17 sur la figure 3C).Une situation semblable existe pour la visualisation d'adresse de MP et de visualisation de commande de MP.Dans ces opérations d'écriture,les données qui indiquent l'adresse et la commande mises en oeuvre dans une opéra- tion particulière sont dirigées respectivement vers les emplacements de visualisation 18 et 19,sur la figure 2. La structure et le fonctionnement de l'interface de l'unité contr8lée sont uniques pour chaque type d'unité considérée. C'est ainsi que l'interface d'unité centrale CPU est différente de celle d'une unité SCU (unité de commande de mémoire). Comme le montre la figure 3A,le bus de données ZMPI en direction de et en provenance de l'unité CPU pour laquelle le dispositif de contrôle préféré de l'invention a été développé a une largeur de trente-six bits, et le bus d'adresse MPA en direction de l'unité CPU a une largeur de trente-quatre bits. Il y a aussi vingtquatre lignes séparées d'arrêt sur erreur (FLTSTOP)en direction de l'unité CPU,et un bus de commande de visualisation DCL de quarante bits de large. Il y a seize lignes de commande de validation d'unité CPU séparées pour valider différentes unités dans l'unité CPU,_et il y a trente-six lignes d'indicateurs séparées sur lesquelles le dispositif de contrôle peut écrire des données afin d'établir différentes condi- tions telles qu'un recouvrement,un arrêt sur adresse,un mode de fonctionnement pas-à-pas,des écarts de synchronisation et diffé- rents signaux de commande tels que répéter une portée,exécuter les indications d'interrupteurs et déclencher des commandes. Enfin, il y a un bus de visualisation BCP de soixante-douze bits de large pour la transmission de données à partir de l'unité CPU qui concer- nent le contenu de registres internes. Le bus ZMP de trente-six bits transmet des données en direction de et en provenance d'empla- cements de mémoire. Puisque toutes les opérations de lecture et d'écriture exécutées par le dispositif de contrôle doivent être lues ou écrites sur un de ces bus,et puisque le bus SBUS n'a une largeur que de huit bits,la fonction de l'interface d'unité CPU et de collecter et de mettme dans le format approprié les données qui la traversent en direction de et en provenance du dispositif de contrôle de telle sorte que le dispositif de contrôle puisse lire et écrire sur l'un quelconque de ces bus en n'utilisant que le bus SBUS. Le dispositif de contrôle est beaucoup plus simple et plus rapide d'emploi que les panneaux de maintenance connus. Le panneau de maintenance 14 ne constitue qu'une manière de commander le disposi- tif de contrôle selon l'invention puisque,comme on l'a noté plus hautle dispositif de contrôle est également supporté par deux pas- tilles USART d'interface de terminal de type ElA-RS232. Elles peu- vent fonctionner de façon asynchrone à des vitesses en bauds sélec- tionnées,entre 110 et 19200 bits par seconde,et de façon synchrone à des vitesses jusqu'à 64 Kbits par seconde. Le panneau de maintenance 14 de la figure 2 comporte un clavier de vingt-six touches,fabriqué par Microswitch,pour l'intro- duction des données,des adresses et des commandes.Il comporte aussi un élément de visualisation de données en octal de trente-six bits,un élément de visualisation d'adresse en octal de vingt-quatre bitset un élément de visualisation de commande en hexadécimal de douze bits. Il comporte enfin huit diodes LED d'indication séparées qui incitent l'opérateur et fournissent des états de condition. Dans l'exemple de réalisation préféré de l'invention,le clavier est constitué par des touches à effet Hall qui ne nécessitent qu'une touche lumineuse pour leur activation. Les éléments de visualisation de données, d'adresse et de commande sont des éléments à matrice de 4 x 7 diodes LED, tandis que les indicateurs d'incitation et d'é- tut sont des diodes LED de panneau classique. Le panneau de mainte- nance 14 est connecté par un câble à une prise de courant montée sur l'armoire de l'unité CPU, elle-même connectée à la plaquette de circuits logiques contenue dans l'unité CPU qui porte le micro- processeur et les circuits logiques associés du dispositif de con- trôle. Le panneau de maintenance 14 peut être soit tenu à la main, soit monté sur une console fixée à l'armoire d'unité CPU. La pla- quette de circuits logiques de dispositif de contrôle,que le panneau de maintenance commande,reconnait quand le panneau de maintenance est relié au système. Quand la partie microprogrammée reconnait que le panneau de maintenance a été connecté,une horloge 20 de la figure l est sélectionnée et déclenche une période de dépassement de temps imparti qui entraîne la génération du signal TMR-INT qui est envoyé par l'intermédiaire du bus de commande 21 à une entrée d'interruption du microprocesseur 10. A la réception de ce signal d'interruption,le microprocesseur 10 active le panneau de maintenance 14. Pour comprendre le fonctionnement du panneau de maintenance, il faut se référer à une liste de codes de commandes pour les diffé- rentes opérations. Le clavier représenté sur la figure 2 comporte seize touches alphanumériques pour l'introduction de ces codes de commandes. Les neuf touches de fonction ou de commande à droite du clavier alphanumérique sont utilisées pour fournir des informations de commande au microprocesseur 1OL'introduction des informations de données et d'adresses est faite en n'utilisant que les touches 0 à 7 en octal. Les neuf touches de commande effectuent les fonctions suivantes. La touche "entrée" est enfoncée après chaque entrée d'information telle qu'une entrée d'un code de commande,d'une donnée ou d'une adresse. La touche "commande" signale que l'entrée d'une commande est souhaitée. Après quel'opérateur a enfoncé la touche,i. introduit le code de commande sélectionné à partir de la liste en utilisant les touches alphanumériques. Par exemple, quand l'opérateur souhaite lire un emplacement de mémoire particulier en mémoire prinoipale,il enfonce la touche "commande". Si l'on se réfère aux figures 2 et 23,on voit que lorsque le microprocesseur 10 détecte l'enfoncement de la touche "commande",il envoie un signal d'incitation pour allumer l'indicateur "commande" à diode LED 36 de la figure 2. Quand l'opérateur voit la touche de "commande" allumée, il actionne les touches dans le code de comman- de hexadécimal. La partie microprogrammée fait alors entrer cette commande et la décode à un premier niveau. Ensuite,selon le type de commande en questionla partie microprogrammée dirige un autre signal d'incitation en direction du panneau de maintenance si des données ou une adresse ou les deux sont nécessaires pour l'exécution de la commande. Quand l'opérateur actionne les touches de code de commande,il le décale dans 1 'élément de visualisation 19 de la figu- re 2,ce qui lui permet de vérifier ce qu'il a introduit. Pareillement,quand l'opérateur actionne des touches pour toutes données nécessaires,celles-ci sont décalées-dans le registre de visualisation de données,et il en est de même.pour toute information d'adresse. Une fois que toutes les informations de données,d'adres- se et de commande sont introduites par enfoncement de touches,et que l'opérateur est satisfait de ses entrées,il enfonce la touche "entrée" et les informations sont ensuite acceptées par le micro- processeur. Une liste de certaines des commandes et de leurs codes de commandes correspondants est représentée sur les figures 3D et 3E. Les commandes de position de rouleau remplacent les commutateurs rotatifs de point de données et de point de commande. Dans un pan- neau de maintenance connu,un commutateur rotatif était utilisé pour sélectionner le lot de registres internes dans les différentes unités du microprocesseur qui devaient être visualisés. De même,un autre commutateur rotatif était utilisé pour sélectionner un lot d'un ensemble de lots de points de commande à visualiser. Dans le dispositif de contrôle de l'invention,chaque position de ces commutateurs rotatifs est remplacée par une commande de position de rouleau. L'ensemble de commandes peut être divisé en trois groupes principaux. Ces groupes sont: des commandes pour lire et écrire dans des emplacements de mémoire;des commandes pour visualiser les re- gistres internes d'une des unités internes de l'unité qui est con- trôlée telles que l'unité de commande,l'unité décimale,l'unité virtuelle, etc; et des commandes pour changer ia configuration de l'unité contrôlée. Ces commandes de configuration ont des codes de commandes commençant par F (en hexadécimal) et comprennent des commandes:pour sélectionner le mode de fonctionnement pas-à-pas dans une des unités internes de l'unité contrôlée;pour visualiser ou modifier l'adresse sur le bus d'adresse MPA;pour visualiser ou modi- fier les données sur le bus de visualisation ou pour modifier la sélection d'arrêt sur erreur;pour visualiser ou modifier la sélec- tion des écarts de synchronisation;pour visualiser ou modifier la sélection d'arrêt sur adresse;pour visualiser ou modifier la sélec- tion d'antém6moire;pour visualiser ou modifier la sélection de recouvrement d'opérations interdit;pour valider le terminal à dis- tance;et pour annuler l'initialisation;commander l'initialisation; et pour exécuter une commande ou des données erronées. Les trois chaînes de traitement principales de la partie microprogrammée mise en oeuvre dans la mémoire PROM 23 de la figure 1 sont représentées sur la figure 23. Quand une commande de lecture de mémoire ayant un code de commande commençant par A(en hexadéci- mal) est reçue par celle-ci,un décodage de second niveau est effectué pour déterminer si la commande est une commande de lecture d'emplacement de mémoire ou de contrôle de l'emplacement de mémoire en l'adressant et en le lisant en permanence. La fonction de cette commande de "contrôle" est de permettre une lecture continue d'un emplacement de mémoire de façon à ce que, s'il y a une diffi- culté pour lire cet emplacement,l'ingénieur en clientèle puisse uti- liser un oscilloscope pour suivre les trajets logiques utilisés pour l'adressage et la lecture de l'emplacement afin de résoudre le problème. Ensuite,la partie microprogrammée incite l'opéra- teur en provoquant l'éclairement de la diode LED "adresse" sur la figure 2 et l'adresse est indiquée par les touches enfoncées par l'opérateur. Le microprocesseur 10 envoie ensuite l'adresse à l'unité CPU et exécute certaines opérations d'écriture par le bus DCL. La fonction de ces opérations d'entrée-sortie I/O est d'établir-la combinaison de bits convenable sur le bus de commande de visualisation DCL pour que l'unité CPU exécute - l'opération d'écriture de commande de validation d'unité CPU nécessaire pour établir le bit de validation de visualisation. La figure 3A montre que cette opération peut être une opération d'écriture à l'adresse A5 en hexadécimal avec le bit zéro du bus SBUS mis à 1 et tous les autres bits mis à 0. La phase suivante consiste en un nombre d'opérations de lecture des adresses 80 à en hexadécimal pour recevoir les données dans les emplacements de mémoire sélectionnés à-. partir de l'unité CPU par l'intermédiaire du bus MPD. Ces données sont ensuite visualisées sur le panneau de maintenance en exécutant un nombre d'opérations d'écriture aux adresses 00 à 05 en hexadécimal qui correspondent aux commandes de visualisation de données de MP de la figure 3C. Ces opérations diri- gent les soixante-douze bits de données reçus de l'unité CPU, à raison de trente-six bits à la fois,en direction de l'élément de visualisation de données en octal. Chaque emplacement d'élément de visualisation de données visualise trois des trente-six bits reçus dans un format octal.-Puisque trente-six bits seulement sont visuali- sés en même temps,quand l'autre moitié des données doit être visuali- sée,l'opérateur enfonce la touche de commande "supérieure" ou "inférieure" représentées sur la figure 2. La partie microprogram- mée transmet ainsi les trente-six autres bits à l'élément de visualisation de données sur le panneau de maintenance. Il est également possible d'effectuer une opération d'écritu- re dans un emplacement de mémoire. La phase suivante de la branche la plus à droite de la séquence de traitement microprogrammée de la figure 23 est de déterminer si une opération d'écriture est souhaitée. La partie microprogrammée suppose qu'une opération d'écriture est souhaitée excepté si l'opérateur enfonce la touche "terminer" de la figure 2. Si la touche "terminer " est enfoncée,la partie microprogrammée repasse en mode de commande d'entrée et attend la commande suivante a Si la touche n'est pas enfoncée,la partie micro- programmée provoque l'éclairement de la diode LED "données" sur la figure 2 et l'opérateur enfonce les touches des données nouvelles à écrire à l'emplacement de mémoire sélectionné( Quand l'opérateur enfonce la touche "entrée",les donnéesvisualisées par l'élément de visualisation de données sur le panneau de maintenance sont écrites à l'emplacement de mémoire ayant l'adresse visualisée par l'élément de visualisation d'adresse. Ces données sont écrites sur le bus MPD à trente-six bits dans l'unité CPU contr8lée,par utilisation des opérations d'écriture ayant les adresses 80 à 85 (en hexadécimal) représentées sur la figure 3A.En écrivant ces données dans l'empla- cement de mémoire,le microprocesseur repasse dans le mode de commande d'entrée de la partie microprogrammée. Si un registre de visualisation contenant un code de comman- de qui commence par les chiffres 0 à 6 transmet son contenu,la bran- che du milieu de l'organigramme de la figure 23 est exécutée. La première phase consiste à décoder la commande pour le registre d'identification ID identifiant quelle unité interne de l'unité CPU et quel registre de cette unité sont impliqués. La phase suivan- te consiste à sélectionner les données à placer sur le bus DCL pour que différents évènements de commutation se produisent. dans l'unité CPU en validant l'accès au registre voulu.Les phases finales consistent à lire les données provenant du registre voulu par l'in- termédiaire du bus MPD à trente-six bitsle buts TSB à huit bits ou par le bus BCP à soixante-douze bits,et à visualiser ensuite ces données sur l'élément de visualisation de données du panneau de maintenance. Après la visualisation des données,le microprocesseur retourne au moniteur pour attendre la réception de la commande suivante,. Le déroulement du traitement pour les commandes d'opération est très simple. La première phase consiste en un décodage de second niveau pour déterminer le type de commande d'opération qui a été reçue. L'opération présentement établie est ensuite visualisée sur le panneau de maintenance. Ensuite,si l'opérateur désire établir une nouvelle opération,il introduit un nouvel ensemble d'informa- tions en utilisant le clavier du panneau de maintenance et il en- fonce la touche "entrée". A ce momentla partie microprogrammée met à jour le contenu de registre commandant l'opération,et retourne ensuite au moniteur pour attendre la réception de la commande suivante. Les commandes d'opération sélectionnent un seul mode de fonctionnement pas-àpas,établissent les données ou les adresses à utiliser par l'unité CPU, établissent des conditions d'arrêt sur erreur et d'écart de synchronisation,établissent des conditions d'arrêt sur adresse,effectuent des sélections d'antémémoire et d'au- tres de ces opérations. La figure 2 représente aussi une touche "progression" et une touche "régression" sur le clavier du panneau de maintenance. Cer- taines fonctions, telles que la commande de lecture de mémoire principale, permettent une progression pas-à-pas dans la mémoire en utilisant la touche "progression"sans avoir besoin de former une nouvelle adresse au clavier à chaque fois. Par exemple,l'opérateur peutkaprès avoir enfoncé la touche "commande",former au clavier le code de commande AQO en hexadécimal qui indique qu'une opération de lecture/écriture de mémoire est voulue. Après avoir formé au clavier le code de commande,l'opérateur enfonce la touche "entrée" qui permet à la partie microprogrammée d'allumer l'indicateur d'adresse. L'opérateur enfonce alors les touches de l'adresse dans le format octal de l'emplacement intéressant et cette adresse est visualisée par l'élément de visualisation d'adresse. Quand l'adresse désirée a été sélectionnée et visualisée,la touche "entrée" est à nouveau enfoncée et permet ainsi à la partie microprogrammée d'allu- mer l'indicateur de données à diode LED. Pareillement,la partie microprogrammée du dispositif de contrôle permet à l'unité contrôlée d'extraire les données de l'emplacement de mémoire sélectionné et de les transférer dans le microprocesseur qui les transfère à son tour dans l'élément de visualisation de données. La touche "progression" peut être ensuite utilisée pour progresser pas-à-pas dansla mémoire. Chaque fois que la touche "progression" est enfoncée,l'élément de visualisation d'adresse progresse d'un emplacement et les données à la nouvelle adresse sont visualisées par l'élément de visualisa- tion de données. * La touche "régression" fonctionne de manière inverse. Elle est active chaque fois que la touche "progression est active. Cela signifie que certaines touches de commande sont seulement active pour certaines commandes selon la commande parti- culière impliquée. Par exemple,si la commande était de lire un registre, la touche "progression" ne serait pas active car la partie microprogrammée est programmée pour savoir que l'enfoncement de la touche "progression" ou "régression" dans ce contexte n'a pas de sens. La touche "pas-à-pas" est active pendant l'exécution de fonc- tions en pas-à-pas du processeur o le mode en pas-à-pas a été sélectionné pour une unité interne de l'unité CPU L'unité parti- culière qui est mise dans le mode de fonctionnement pas-à-pas est sélectionnée par utilisation d'une commande de sélection de pas-à-pas ayant un code de commande F00. Après enfoncement des touches de code FOO, l'opérateur forme au clavier les données qui indiquent quelle unité doit être mise dans le mode de fonction- nement pas-à-pas. Ensuite,chaque enfoncement de la touche "pas-à- pas" fait exécuter un pas à l'unité interne de l'unité CPU. La fonction de pas est libérée en sélectionnant à nouveau le code de commande FOO,en remettant le bit de fonction de pas particulier à zéro,et en enfonçant la touche "pas-à-pas". La touche "terminer" permet de terminer les fonctions de visualisation telles que la visualisation de rouleau ou la visualisa- tion d'unité de commande de registres internes ou de mémoire. Elle est utilisée quand l'opérateur ne souhaite pas écrire de nouvelles données dans l'élément de visualisation d'emplacement. La touche "terminer" n'a pas d'effet sur des fonctions telles que des commandes de fonctionnement pas-à-pas,d'arrêt sur adresse,d'arrêt sur erreur, ou d'écart de synchronisation Le panneau de maintenance comporte huit indicateurs à diode LED d'incitation/état qui sont liés indirectement aux éléments décrits plus haut. Les indicateurs "commande", "données", "adresse" et"complet" incitent l'opérateur tandis que les indicateurs "pas- à-pas/visualisation","supérieur",et "terminal local validé" et "à distance" fournissent des informations d'état.L'indicateur complet" indique à l'opérateur que d'autres entrées d'informations par l'opérateur ne sont pas demandées et que le panneau de maintenance est en train de visualiser les résultats finals des entrées de code de commande. Quand il est allumé,l'indicater "pas-à-pas/visualisa- tion" indique si l'unité CPU est dans un état de visualisation ou dans un état de fonctionnement pas-à-pas. L'indicateur "supérieur" est allumé quand les trente-six bits de poids fort d'une combinai- son de visualisation de soixante-douze bits sont visualisés et, quand il n'est pas allumé,il indique que les trente-six bits de poids faible sont visualisés. Quand l'ensemble des informations à visualiser comporte trente-six bits ou moins,l'indicateur "supérieur" est allumé. L'indicateur "terminal à distance validé" est allumé quand l'interface de terminal à distance est validée par une commande provenant du panneau de maintenance. Cette commande permet un échange d'informations entre le dispositif de contrôle et un terminal à distance par l'intermédiaire d'une pastille USART 25 de la figure 1. De même l'indicateur "terminal local validé" est allumé quand la pastille USART local 26 de la figure 1 est validée. Un décodeur d'adresse 27 de la figure 1 est utilisé pour convertir des informations d'adresse sur le bus d'adresse 22 en un de quatre signaux de sélection utilisés pour valider soit la mémoire PROM,soit la mémoire RAM, soit le panneau de maintenance, soit l'interface d'entrée-sortie d'unité CPU pour une opération avec le microprocesseur 10. Puisqu'il n'y a qu'un seul groupe de bus d'adresse et de données,et puisque pendant l'exécution d'opérations telles que celles décrites plus haut,le microprocesseur 10 doit envoyer et recevoir des informations d'adresse et de données à et de la mémoire PROMla mémoire RAM,le panneau de maintenance et l'interface d'entrée-sortie d'unité CPU,il faut prévoir certains moyens pour ne commuter sur le groupe de bus que l'unité directement impliquée avec le microprocesseur 10 pendant l'opération en cours. C'est la fonction du décodeur d'adresse 27. Chaque unité du système a une adresse particulière qui lui est affectée. Quand cette adresse apparait sur le bus d'adresse 22, un signal de sélection est transmis à cette unité particulière, celle-ci étant ainsi reliée aux bus d'adresse et de données. Toutes les autres unités du système sont - alors dans un état d'impédance élevée de manière à ne pas décharger le groupe de bus ou interférer avec l'opération en cours. Une porte de contrôle de plaquette 28 de la figure 1 sert seulement à permettre la connexion des bus d'adresse, de données et de commande au dispositif de contrôle avec un dispositif de con- tr8le de plaquette externe de sorte que le fonctionnement du dispositif de contrôle de l'invention puisse être simulé. De cette manière, il est possible de contrôler le dispositif de contrôle lui-même. Le microprocesseur 10 est représenté plus en détail sur la figure 5. Dans l'exemple de réalisation préféré de la présente inven- tion, le microprocesseur 10 est du type 8085A fabriqué par Intel qui comporte une porte d'adresse/données à huit bits 12, une porte d'adresse à huit bits 22 et une porte de commande 21 constituée par de nombreuses portes d'entrée et de sortie de commande et trois portes d'interruptions. Le microprocesseur contient une horloge sur plaquette pour laquelle les lignes de signaux XTAL-1 et 2 sont connectées à un cristal pour établir la fréquence de cette horloge. Le signal RESET-IN est un signal d'entrée qui'met le compteur de programme interne à zéro et remet les bascules de validation d'interruption interne et HLDA à zéro. Quand ce signal passe à un niveau bas, les bus de données et d'adresse et les lignes de commande sont dans l'état d'impédance élevée. Le microprocesseur est maintenu dans la condition de remise à zéro tant que ce signal est main- tenu à un niveau bas. Il s'agit d'un circuit d'entrée à déclenchement de Schmitt qui permet une connexion à un réseau de résistance-capacité RC pour maintenir un retard de remise à zéro Le signal RDY est un signal d'entrée qui est à un ni- veau haut pendant un cycle de lecture ou d'écriture indiquant que la mémoire ou un périphérique est prêt à envoyer des données ou à recevoir des données du microprocesseur. Si ce signal est à un niveau bas, le microprocesseur attend que ce signal passe à un niveau haut avant d'achever le cycle de lecture ou d'écriture. Le signal HOLD est un signal d'entrée qui indique qu'un autre dispositif maître demande l'utilisation des bus d'adresse et de données. Le microprocesseur abandonne la commande des bus en recevant ce signal de demande, dès que le cycle machine en cours est terminé. Un traitement interne peut cependant continuer à l'intérieur du microprocesseur 10. Le microprocesseur ne peut obtenir à nouveau l'utilisation des bus qu'après la disparition du signal de demande HOLD. Quand le signal de demande HOLD est reconnu, les lignes d'adresses/. données, de lecture RD, d'écriture WR, d'entrées-sortie I/O sont éta- blies à trois états. La ligne de demande HOLD est connectée à l'unité de contrôle de plaquette externe par l'intermédiaire d'un circuit de commande de bus 29 et d'une ligne 30 en laissant la plaquette de cir- cuits logiques à LC20. De cette manière, une unité de contrôle de plaquette externe peut avoir ma commande des bus. Le signal de commande HOLDA est un signal de sor- tie qui indique que le microprocesseur a reçu le signal de demande HOLD et abandonne la commande des bus pendant que le signal d'horloge suivant est présent. Ce signal passe à un niveau bas après la dispari- tion du signal HOLD o le microprocesseur prend la commande des bus un demi-cycle d'horloge plus tard. Les signaux d'entrée INTR et TRAP envoyés au micro- processeur 10 sont des signaux d'entrée d'interruption qui ne sont pas utilisés dans l'exemple de réalisation préféré de l'invention. Par contre, on utilise une structure d'interruptions hiérarchique ayant trois niveaux de priorité. L'interruption de plus grande priorité est le signal d'entrée RST7.5 recevant le signal MP-INT. Quand ce signal passe à un niveau haut, le microprocesseur 10 est forcé de se brancher à un sous-programme d'interrutpion pour desservir le panneau de main- tenance 14 de la figure 10 Ce sous-programme de prise en charge d'in- -terruption se déroule pour recevoir des commandes du panneau de maintenance, décoder celles-ci, envoyer des signaux d'incitation aux indicateurs LED du panneau de maintenance et recevoir des dpn- nées et des adresses formées au clavier par l'opérateur quand cela est nécessaire pour exécuter la commande. Le second signal d'interruption de plus grande priori- té RST6.5 est affecté aux pastilles USART d'interface de communica- tions 25 et 26. Le signal COMM-INT est engendré quand une pastille USART est prête à transmettre un caractère ou qu'elle a reçu un ca- ractère, indiquant qu'avant ce moment une commande de validation de terminal a été reçue du panneau de maintenance 14. C'est ainsi que des interruptions de communications sont validées, seulement après que l'opérateur a formé au-clavier une commande de validation de ter- minal. La porte d'interruption de priorité la plus petite, RST5.5, reçoit le signal TMR-INT. Ce signal est envoyé de la sortie du comp- teur 0 du compteur, d'intervalle programmable 20 de la Figure 5. Ce signal d'interruption est utilisé par le microprocesseur pour retar- der des opérations telles que lorsqu'une visualisation d'informations doit être envoyée aux terminaux de communications et doit y être vi- sualisée pendant une certaine période de temps, telle que 10 secondes, et qu'elle doit être ensuite revisualisée de sorte que l'opérateur puisse se rendre compte si des informations ont changé. Ce signal est également utilisé pour empêcher le microprocesseur d'attendre indéfi- niment une réponse en provenance de l'unité contrôlée qui n'est pas faite en raison d'une opération erronée. Le compteur 0 est initialisé par la partie microprogrammée pour compter un intervalle de temps d'un tiers d'une seconde et pour interrompre le microprocesseur à la fin de cet intervalle. Le fonction d'initialisation du système est exécutée par le signal MINZ qui est émis par la sortie de remise à zéro du micro- processeur 10. Ce signal indique que le microprocesseur a reçu un signal d'entrée de remise à zéro. Le signal ALE concerne une validation de verrou d'adres- se. Ce signal est présent pendant le premier état d'horloge d'un cycle machine et verrouille l'adresse sur le bus de données/adresse dans le tampon d'adresse de n'importe quelle pastille de périphéri- que du système. Le signal de lecture RD sert de signal de commande de lecture pour le système. Un signal RD à un niveau bas indique à la mémoire sélectionnée ou au dispositif d'entrée-sortie E/O que le bus de données est disponible pour le transfert de données. Ce signal est établi à trois états pendant les fonctionnements en modes demande et d'arrêt HOLD/HALT et pendant une remise à zéro. Le signal d'écriture WR sert de signal de commande d'écri- ture du système. Quand ce signal est à un niveau haut, les données sur le bus de données sont disponibles pour être écrites dans l'emplace- ment de mémoire;. ou d'eptrée-sortie sélectionné. Les données sur le sélectionne bus de données sont établies à l'instant du bord arrière du signal WR. Le signal CLK est un signal de sortie d'horloge utilisa- ble comme un signal d'horloge de système. La période de ce signal est la moitié de celle du cristal relié aux entrées XTAL-1 et 2. Le signal d'entrée-sortie I/O sert à informer le système de l'état du microprocesseur. Il est à un niveau bas pendant une opé- ration d'écriture de mémoire ou pendant une opération de lecture de mémoire. Il est à un niveau haut pendant une opération de lecture ou d'écriture d'entrée-sortie. Le bus d'adresse/données 12 est un bus multiplexé qui sert à la fois une capacité d'adresse et de données. Les huit bits de poids faible de l'adresse de mémoire ou de l'adresse d'entrée-sor- tie apparaissent sur le bus pendant le premier cycle d'horloge ou l'état T d'un cycle machine. Ensuite, pendant les second et troisième cycles d'horloge, ce bus devient le bus de données. Le bus d'adresse 22 sert à transmettre les huit bits de poids fort de l'adresse de mémoire. Il est établi à trois états pendant un fonctionnement en modes HOLD et HALT et pendant une re- mise à zéro Le circuit de commande de bus 31 est un verrou de type D en octal mais il est utilisé seulement comme circuit de commande de bus pour le but DBUS dans ce cas. Le signal PULL-UP est toujours à un niveau haut qui permet aux signaux de sortie du 'côté droit de la pastille de suivre les signaux d'entrée des lignes DBUS 0-7.Le signal SEL-DBUS sert de signal de commande de sortie pour établir à trois états les signaux de sortie quand il est à un niveau haut, et pour les valider quand il est à un niveau bas.Ce signal provient du circuit logique de commande de la figure 8 relié au bus de com- mande. Par exemple,tous les verrous et les circuits de commande de bus du système ayant les numéros d'identification 1Q3488 peuvent être des circuits intégrés du type 74LS373 de la famille des circuits TTL. L'échange d'informations entre le dispositif de contrôle et un terminal d'ordinateur ou d'autres systèmes de traitement de don- nées placés au voisinage de l'unité contrôlée se fait par l'utili-8 sation de la pastille USART programmable 26 de la figure 5. Cette pastille peut être du type 8251A fabriqué par Intel,dans l'exemple de réalisation préféré de l'invention,celle-ci étant spécialement définie pour l'échange de données dans des systèmes à micro-proces- seurs.Elle comporte une entrée de bus de données dans le format parallèle reliée au bus d'adresse/données 12 et elle est également re- liée à des parties du bus de commande 21 de façon à envoyer et à re- cevoir différents signaux de commande à et du microprocesseur 10 et à différentes autres parties du système. La pastille USART sert à con- vertir les données du format parallèle dans le format série pour les envoyer du dispositif de contrôle à un terminal local ou à un systè- me de traitement de données local pour leur visualisation.Pareille- ment,des données transmises au dispositif de contrôle en provenance d'un terminal local ou d'un système de traitement de données local sont converties du format série dans le format parallèle pour être transférées vers le microprocesseur 10 en vue de commander le dispositif de contrôle. Les conversions de format série-parallèle ou parallèle-série peuvent être faites si- multanément. La pastille USART 26 signale également un microproces- seur quand il peut accepter un nouveau caractère pour une transmission ouquand il a reçu un caractère à transmettre au microprocesseur. Le microprocesseur peut également lire l'état complet de la pastille USART à n'importe quel moment. La pastille USART 26 peut fonctionner de façon synchrone ou de façon asynchrone dans un mode bidirectionnel simultané à des vitesses de transfert d'informations pouvant être sélectionnées. La pastille USART comporte des chemins de données avec tampon doubles incluant des registres d'entrée-sortie I/0 sé- parés pour le mot de commande, le mot d'état, les données d'entrée et les données de sortie. Le microprocesseur 10 définit complètement la définition fonctionnelle de la pastille USART en y écrivant un ensemble de mots de commande sous la commande de la partie micropro- grammée. Ces mots de commande programment la vitesse en bauds, la longueur de caractère, le nombre de bits d'arrêt, le fonctionnement en mode synchrone ou asynchrone et la parité paire/impaire/autonome0 Dans le mode de fonctionnement synchrone, des options sont aussi prévues pour sélectionner une synchronisation de caractère interne ou externe. Le signal MINZ envoyé à l'entrée de remise à zéro de la pastille USART 26 force, quand il est à un niveau haut, la pastille USART dans une mode de repos. Celle-ci reste au repos jusqu'à ce qu'un nouvel ensemble de mots de commande soit écrit dans la pastille USART par le microprocesseur 10 pour programmer sa définition fonctionnelle. Le signal CLK est utilisé pour engendrer une synchro- nisation de dispositif interne et dcit avoir une durée supérieure à trente fois les temps de réception ou d'émission de bit de données. Un signal RD à un niveau bas informe la pastille USART que le microprocesseur est en train de lire des données ou des informations d'état dans celle-ci. Un signal WR à un niveau bas indique que le microprocesseur est en train d'écrire des données ou des mots de commande dans la pastille USART. Le signal ABUS-3 définit si le mot sur le bus de don- nées est un caractère de données, un mot de commande ou des informa- tions d'état quand il est lu par la pastille USART en même temps que les signaux WR et RD. Quand ce signal est à un niveau haut, le mot de bus de données est un mot de commande ou d'information d'état, et quand le signal est à un niveau bas, il s'agit de données. Le signal SEL-USART-L sélectionne la pastille USART 26 quand il est à un niveau bas. Aucune opération de lecture ou d'écri- ture ne peut avoir lieu tant que la pastille n'est pas sélectionnée. Le bus de données est en l'air quand le signal est à un niveau haut. Le signal DSR-L est envoyé, pour une fonction générale d'inversion de bit, à une porte d'entrée. Son état peut être contrôlé par le microprocesseur pendant une opération de lecture d'état. Ce signal d'entrée est normalement utilisé pour contrôler des conditions. de modem telles qu'un ensemble de données prêt. Un signal CTS-L à un niveau bas valide la pastille USART pour la transmission de données en série si le bit de valida- tion TX et un bit de commande sont mis à un. Si le signal de valida- tion TX ou le signal CTS-L passe à zéro pendant une opération de transmission, l'émetteur transmet toutes les données dans la pastille USART écrites avant la commande d'invalidation de TX, avant de l'arrêter. Le signal TXC-L est le signal d'horloge d'émetteur commandant la vitesse à laquelle les caractères doivent être trans- mis. En mode de fonctionnement synchrone, la vitesse en bauds est. égale à la fréquence de ce-signal. Cependant, en mode de fonctionne- ment asynchrone, la vitesse en bauds n'est égale qu'à une fraction de la fréquence de ce signal. Une partie de l'instruction de mode écrite dans la pastille USART par le microprocesseur 10 sélectionne un facteur de vitesse en bauds égal à 1, 1/16 ou 1/64 de la fréquence du signal TXC. Pareillement, le signal d'horloge de récepteur RXC-L commande la vitesse à laquelle les caractères sont reçus. En mode de fonctionnement synchrone, la vitesse en bauds est égale à la fréquence du signal RXC; cependant, en mode de fonctionnement asynchrone, la vitesse en bauds est égale à une fraction de la fré- quence du signal RXC. Une commande de modem telle que "données de terminal prêtes" est exécutée par le signal de sortie DTR-L. Ce signal peut être mis à un niveau bas en programmant le bit approprié dans le mot d'instruction de commande. - La fonction de commande de "demande d'émission" pour commander un modem est exécutée par le signal RTS-L qui est envoyé à la porte de sortie de RTS. Ce signal peut être mis à un niveau bas en programmant le bit approprié dans le mot d'instruction de commande. Le microprocesseur doit être averti quand la pastille USART est prête à accepter un caractère à transmettre. Cette fonction est exécutée par le signal TXRDY-L. Ce signal peut être utilisé pour interrompre le microprocesseur puisqu'il peut être masquépar un bit d'invalidation de TX du mot de commande. On peut trouver les for- mats de ces mots de commande dans le catalogue publié par Intel "Intel Componants Data Catalogue". Ce signal est automatiquement remis à zéro par le bord avant du signal WR quand un caractère de données est chargé à partir du microprocesseur. La réception d'un caractère par la pastille USART est signalée au microprocesseur par le signal RXRDY-L. Ce signal comme le signal TXRDY-L est envoyé par le circuit à portes de la figure à l'entrée d'interruption COMM-INT pour interrompre le micropro- cesseur quand un transfert de données doit être effectué. Le sous- programme d'interruption de microprocesseur contrôle, en réponse au signal COMM-INT, l'état de la pastille USART pour déterminer si elle est prête à émettre ou à recevoir et exécute ensuite l'opération d'entrée ou de sortie qui convient. Un signal d'entrée de format série en provenance d'un dispositif quelconque connecté à la pastille USART 26 est reçu par l'intermédiaire du signal RXD-L. Un signal de sortie de format série est envoyé au dispositif connecté à la pastille USART par l'intermé- diaire du signal TXD-L. La pastille USART 25 est également du type 8251A fabriqué par Intel excepté qu'elle est utilisé pour constituer une interface avec un terminal d'ordinateur placé à distance ou avec un autre système de traitement de données par l'intermédiaire d'un réseau de communications qui est capable de transférer des données à n'importe quelle distance. Dans l'exemple de réalisation préféré de l'invention, ce réseau de communications est le système téléphonique des Etats-Unis d'Amérique. Ainsi, la pastille USART 25 doit contrôler le circuit d'appel du sytème téléphonique pour que le dispositif de contrôle puisse faire une réponse à un appel en provenance du termi- nal à distance ou d'un autre système de traitement de données. Les effets combinés entre les pastilles USART 25 et 26 et le microprocesseur 10 sont les suivants. Avant que l'émission ou la réception de données commence, les pastilles USART doivent être chargées avec un ensemble de mots de commande engendrés par le microprocesseur 10. Ces mots de commande définissent la définition fonctionnelle comme on-l'a noté précédemment et doivent immédiatement suivre une opération de remise à zéro. Les mots de commande sont subdivisés en une instruction de mode et une instruction de commande. L'instruction de mode définit les caractéristiques opérationnelles générales de la pastille du type 8251A. Après l'écriture de l'ins- truction de mode dans la pastille du type 8251A, des caractères de synchronisation ou une instruction de commande peuvent être écrits. L'instruction de commande définit un mot d'état utilisé pour com- mander le fonctionnement de la pastille du type 8251A. Les deux instructions de mode et de commande doivent être conformes à une séquence spécifiéepour un fonctionnement de dispositif convenable. Le format de l'instruction de commande est donné aux pages 12-54 du catalogue publié par Intel en 1978, "Intel Components Data Catalogue". Aucune pastille USART ne peut commencer une émission tant que le bit de validation de TX dans l'instruction de commande n'est mis à un et qu'elle n'a pas reçu un signal d'entrée "remise à zéro pour émission" par l'intermédiaire du signal CTS. Comme on l'a noté plus haut, pendant un fonctionnement en mode asynchrone des pastilles USART 25 et 26, la vitesse en bauds est liée à la fréquence d'horloge du signal TXC. Un signal d'horloge pour chaque pastille USART est engendré par une horloge d'intervalle programmable 20 de la Figure 5. Dans l'exemple de réalisation préféré de l'invention, cette horloge est un composant du type 8253 fabriqué par Intel. Ce composant caractérise une porte de données bidirectionnelle avec tampon de huit bits pour constituer une interface entre l'horloge et le bus de données de système 12. Le tampon de bus de données sert a recevoir des mots de données du mi- croprocesseur 10 qui programment les modes de la pastille, chargent les registres de compte, et maintiennent les valeurs de compte à lire par le microprocesseur. Le signal SEL-TIMER sélectionne l'horloge, quand il est à un niveau bas, de sorte que les opérations peuvent commencer. Un signal RD à un niveau bas informe le composant 8253 que le microprocesseur est en train de lire des données sous la forme d'une valeur de compte. Un signal WR à un niveau bas informe la pastille 8253 que le microprocesseur est en train d'écrire les données dans le tampon de bus de données d'horloge sous la forme d'informations de mode ou qu'il est en train de charger les compteurs. Les signaux ABUS-0 et ABUS-1 sont envoyés au bus d'adresse du microprocesseur par les circuits des Figures 12 et 13 et servent à sélectionner un des trois compteurs pour sa mise en fonctionnement ou servent pour avoir accès au registre de mot de commande pour une sélection de mode par le microprocesseur 10. Chaque compteur de l'horloge d'intervalle est un simple compteur régressif, à seize bits, pré-réglable. Les portes d'entrée, de transfert sélectif et de sortie sont composées par la sélection de modes contenus dans le registre de mot de commande relié au tampon de bus de données. Chaque compteur peut compter en binaire ou en décimal codé binaire BCD, et chacun peut fonctionner dans une composition de mode séparée des autres. Le microprocesseur doit envoyer un ensemble de mots de commande pour initialiser chaque compteur de l'horloge du type 8253 avec le mode voulu et les in- formations de compte initiale pendant l'exécution d'un sous-programme d'initialisation. Dans l'exemple de réalisation préféré de l'invention, le compteur 0 est réglé au mode de compte d'interruption sur termi- nal. Les compteurs 1 et 2 sont programmés pour être des compteurs de division par neuf; Les signaux de sortie BITCLK-L et BITCLK-R en provenance des compteurs 1 et 2 sont envoyés aux pastilles USART et 26 par l'intermédiaire des circuits des Figures 10 et 11 pour y devenir les signaux RXC et TXC, respectivement. Le signal d'entrée BAUD-CLK des compteurs 1 et 2 est un signal de 1,536 megahertz provenant du compteurs-modulo 16, 32 sur la Figure 8.. Le compteur 32 est, dans l'exemple de réalisation préféré de l'invention, un compteur bidirectionnel synchrone à quatre bits du type 74 LS191 dans lequel les quatres étages de compteurs sont déclanchés par une transition d'un niveau bas à niveau haut du signal d'entrée d'horloge de compteur sur la ligne 33. Ce signal d'entrée d'horloge de compteur est dérivé du signal d'horloge de système CLK en provenance du microprocesseur 10 par l'intermédiaire d'un verrou octal à huit bits 34. Le signal d'entrée TMRCLK du compteur 0 est dérivé de manière semblable du compteur-modulo 16, 32 sur la figure 8. Le signal TMR-CLK à une fréquence de 1/16 de celle du signal d'horloge de compteur sur la ligne 33. Le circuit de décodage d'adresse 27 de la Figure 1 est représenté plus en détail sur la Figure 8. La mémoire PROM 23 de la Figure 1 est sélectionné par l'intermédiaire de la ligne SEL -DBUS 24652?1 Ce signal est envoyé à l'entrée de validation du circuit de commande de bus 31 des Figures 1 et 5 et sert à connecter le bus DBUS 35 au bus d'adresse données 12. Le microprocesseur 10 peut eisuite extraire des données de la mémoire PROM 23 représentée plus en détail sur les Figures 15, 16, 17 et 18. Le bus DBUS est connecté aux portes de bus de données des pastilles de mémoire PROM. Le signal SEL-DBUS de la Figure 8 passe à un niveau bas qui valide le circuit de commande de bus 31 quand les signaux ABUS-15, IO-020 et RD-120 sont tous à un niveau haut. Le signal IO-IOOO est à un niveau bas fait passer le signal IO-020 à un niveau haut quand le microprocesseur est en train de lire en mémoire et non un emplacement d'entrée-sortie. De même, le signal RD-000 à un niveau bas fait passer le signal RD-120 à un niveau haut quand le microprocesseur est en train de lire dans le dispositif sélectionné. Le signal ABUS-15 est toujours à un ni- veau haut quand la mémoire PROM 23 est adressée en raison de l'adres- se affectée à la mémoire PROM 23. Le signal ABUS-15 est dérivé par le circuit de commande de bus 35 de la Figure 14 du signal A15 qui est le bit 15 des huit bits de poids fort du bus d'adresse 22 en provenance du microprocesseur 10. Les signaux RD-MBUS et SEL-RAM sont utilisés respec- tivement pour sélectionner le panneau de maintenance 14 et la mé- moire RAM 37 pour un échange d'informations avec le microprocesseur 10. Le panneau de maintenance 14 est relié au bus d'adresse/données 12 par l'intermédiaire d'un bus bidirectionnel MBUS 39 et d'un emet- teur-récepteur de bus 38 de la Figure 6. Le signal SEL-MBUS sert à sélectionner l'émetteur-récepteur de bus 38 quand il est à un niveau bas. Les entrées d'émetteur du bus 12 per- mettent de transfézwdes données, des adresses et des données de commande de visualisation vers le panneau de visualisation 14 par l'intermédiaire du bus MBUS 39 tandis que les sorties de récepteur du bus 12 permettent de placer des données, des commandes et des données de touches d'adresse en provenance du panneau de maintenance par le bus MBUS 39 sur les lignes d'adresse/Jonnées ADO-7. Le signal SEL-RAM sélectionne un émetteur-récepteur de bus de mémoire RAM 41 de la figure 7 quand il est à un niveau bas. Celui-ci relie la mémoire RAM 37 des Figures 19-22 aux lignes ADO-7 par l'intermédiaire des lignes de sortie de données DOO-7 et des lignes d'entrée de données DIO-7. Les opérations d'entrée-sortie de l'unité contrôlée sont validéespar l'intermédiaire des lignes SBUSb-7 et de l'émetteur- récepteur de bus 11 de la Figure 6 quand le signal SEL-SBUS passe.à /Ce signal p1sse à Mene Olau orte un niveau bas/quana les signaux en e 0 et ABUS-7 d'une porte NON-ET 44 de la Figure 12 passe à un niveau haut. Cela correspond à placer l'adresse du circuit logique d'interface d'unité CPU 43 de la Figure 1 sur les lignes AD0-7.. Le signal I/O indique que l'adresse sur le bus d'adresse est pour une opération d'entrée-sortie I/O par opposition à un accès mémoire. La figure 7 représente aussi la porte servant d'inter- face entre les lignes d'adresse/données AD0-7 et un dispositif de contrôle de plaquette externe qui est constituée par une porte de contrôle de plaquette 28 et des lignes T-AD6-7. Les fils de connexion LC0-07 sortent de cette porte d'interface jusqu'à la plaquette logique. Une porte d'interface pour relier l'unité de contrôle de plaquette au bus d'adresse du système est représentée sur la Figure 13. La porte de contrôle de plaquette 28 est en outre constituée par quatre émet- teurs-récepteurs de bus représentés sur cette figure en plus de l'émet- teur-récepteur de bus représenté sur la Figure 7. Les émetteurs-récep- teurs à droite de la figure constituent une porte pour l'unité de contrôle de plaquette pour avoir accès aux lignes A8-15 du bus d'adres- se. Les émetteurs-récepteurs à gauche de la figure constituent une porte pour l'unité de contrôle de plaquette pour avoir accès aux lignes ABUS0-7 du bus d'adresse. La partie microprogrammée qui commande le fonctionnement du dispositif de contrôle de l'invention est contenue dans la mémoire PROM 23, représentée plus en détail sur les Figures 15 à 180 Dans l'exemple de réalisation préféré de l'invention on peut utiliser seize pastilles de mémoire morte programmable et effaçable EPROM de 2K. Les entrées d'adresse de chaque pastille sont reliées aux lignes ABUSO-10 du bus d'adresse. L'entrée de sélection de pastille de chaque pastille EPROM est reliée à une sortie de pastilles de décodage de mémoire PROM 45 sur le Figure 14. Ces décodeurs sont validés par les quatorzième et quinzième bits du bus ABUS, et les signaux ABUS-11 à 13 sont envoyés aux entrées binaire de ces déco- deurs de un sur huit. Les combinaisons de bits apparaissant sur les lignes de bits 11, 12 et 13 du bus ABUS font passer une des - lignes de sortie SEL-PROM-O à 15 à un niveau bas qui sélectionne la pastille PROM particulière contenant les informations désirées. Le circuit de commande de bus 35 de la Figure 14 sert à relier les lignes A8 à A15 aux lignes de bus ABUS-8 à 15 pour permettre au mi- croprocesseur de sélectionner la pastille EPKOM convenable par l'in- termédiaire de son bus d'adresse. Les informations contenues à l'adresse spécifiée par les lignes ABUS-O à 10 sont placées sur le bus de données du dispositif de contr8le par l'intermédiaire des lignes DBUS-0 à 7. La fonction de mémoire bloc-notes pour la mémorisation temporaire des données, des commandes et des adresses pendant le trai- tement par le microprocesseur 10 est exécutée par la mémoire RAM 37 qui est représentée plus en détail sur les Figures 19 à 22. Les entrées d'adresse des pastilles RAM sont reliées aux lignes ABUS-O * à 11 du bus d'adresse de système. Les entrées de données de la mé- moire RAM sont reliées au bus DIO-7 dont chacune des lignes est re- liée à l'entrée DIN de chacune des huit pastilles-RAM de 4Kxl bit. Les sorties de données de la mémoire RAM sont reliées au bus DO-7. L'entrée de validation d'écriture de chaque pastille RAM est reliée pour recevoir le signal WR-011 qui est dérivé du signal de sortie WR du microprocesseur 10 par l'intermédiaire du verrou octal 34 de la Figure 8. L'entrée de sélection de pastille de chaque pastille RAM est reliée pour recevoir l'un des signaux SEL-RAM-0 et SEL-RAM-1 qui sont des signaux de sortie d'un décodeur de un sur huit 46, sur la Figure 14. Les entrées binaires de ce décodeur sont reliées aux lignes des douzièmes, treizième et quatorzième bits du bus ABUS. Les entrées de validation du décodeur 46 sont reliées à la ligne du quin- zième bit du bus ABUS et à la ligne du signal 10-110. Un troisième signal d'entrée de validation RFS-RAM est envoyé par la sortie d'une porte NONET de la Figure 14. Un signal d'entrée de cette porte est le signal RAM-CLK provenant du compteur-modulo seize 32 de la Figure 8. Ce signal d'horloge sert de signal de rafraîchissement de mémoire RAM pour faire passer le signal d'entrée de validation à un et à zéro dans le cas o les pastilles de mémoire RAM utilisées ne peuvent être va- lidées que pendant un court intervalle de temps avant que la dégra- dation des données commence. Dans l'exemple de réalisation préféré, on utilise des pastilles de mémoire RAM à métaloxyde -semi conducteur de haut rendement HMOS du type 2141 fabriqué par Intel car il n'y a pas de limitation sur le temps de validation pour ces pastilles. Un se- cond avantage que présente le type 2141 de pastille d'Intel est la réduction automatique des besoins de consommation en courant d'ali- mentation quand une pastille n'est pas sélectionnée. Le verrou d'adresse 24 de la Figure 1 est représenté plus en détail sur la Figure 12. La fonction de ce verrou est de recevoir et de garder la moitié de poids faible de l'adresse pour l'opération en cours du microprocesseur quand cette partie d'adresse apparait sur le bus d'adresse/données 12. Sur la Figure 12, les li- gnes AD-0 à 7 constituent les entrées du verrou en provenance du bus d'adresse/données 12, et les lignes de sortie ABUS-0 à 7 constituent le bus ABUS. Le signal ALE sert de signal de verrouillage; quand il 33 est à un niveau haut, les sorties suivent les entrées, et, quand il est à un niveau bas, les sorties sont verrouillées. Dans l'exemple de réalisation préféré de l'invention, le verrou d'adresse est du type SN74LS373 fabriqué par Texas Instruments. Le verrou 48 de la Figure 12 constitue le circuit de commande de bus entre le verrou d'adresse 24 et la mémoire EPROM 23 de la Figure 1. Le verrou 49 est le circuit de commande de tampon entre le verrou d'adresse 24 et la mémoire RAM 37 de la Figure 1, et le verrou 50 de la Figure 12 est relié aux lignes A8 à 15 du bus d'adresse/données 12 par l'intermédiaire du verrou 35 de la Figure 14. Ce verrou relie les lignes des bits huit, neuf et dix du bus ABUS à la mémoire EPROM 23, et les lignes des bits huit, neuf, dix et onze du bus ABUS à la mémoire RAM 37. La figure 4 représente de façon plus détaillée les circuits du décodeur d'adresse 27 de la Figure 1. Les quatre déco- deurs en pastilles de un sur huit, du côté gauche de la Figure 4, décodent les bits O à 7 du bus ABUS. Les signaux de sortie de ces pastilles de décodage sont combinés dans les portes logiques du Wdroit coté de la Figure 4 pour engendrer différents signaux de lecture, d'écriture et de sélection utilisables ailleurs dans le système et par les circuits logiques d'interface d'unité CPU. L'utilisation de ces signaux et leur génération sont évidentes pour l'homme de l'art. D'autres détails concernant la porte de contrôle de plaquette et les circuits d'établissement d'états de système sont représentés sur la figure 6. Un tampon d'hexadécimal 51 sert de porte d'entrée pour les signaux de commande en provenance d'une unité de contr8le de plaquette externe. Cette unité simule les signaux RD, WR et IO envoyées normalement par le microprocesseur 10 au bus de commande pour commander le système. Le signal MP-PRES est utilisé pour définir la présence ou l'absence du panneau de maintenance 14 du système. L'état du système est contrôlé en permanence par la partie microprogrammée par l'intermédiaire d'un tampon d'hexadécimal 52. Comme on l'a noté plus haut, un calculateur numérique programmé pour exécuter une séquence prédéterminée de test peut être utilisé en vue de commander le dispositif de contrôle par l'intermédiaire des portes de communication locales ou à distance. Le signal DPU- PRES indique à la partie microprogrammée-qu'une telle unité de trai- tement de données spécialement programmée est présente sur le système. Le siqnal T-PRES indique à la partie microprogrammée que l'unité de contrôle de plaquette est présente sur le système. Les signaux COL-R et RNG-R indiquent à la partie miprogrammée qu"un terminal à distance demande une commande du sys- tème. Le signal RNG-R devient actif quand le terminal à distance appelle le dispositif de contrôle par l'intermédiaire de la pas- tille USART 25 de terminal à distance et par le système téléphonique. Le signal CDI-R sert d'indicateur de détection de courants porteurs et indique à la partie microprogrammée que le modem reliant la pas- tille USART 25 aux lignes téléphoniques a répondu à l'appel télépho- nique et a établi la liaison. La Figure il représente de façon plus détaillée les circuits de commande de modem. Un dialogee en deux sens est r4ali- sé eptre le dispositif de contrôle et le terminal d'ordinateur à distance de la manière suivante. Quand le dispositif de contrôle souhaite envoyer des données au terminal à distance en vue d'une visualisation, le signal RTS-R est émis. Ce signal est issu de la porte de sortie. RTS de la pastille USART de terminal à distance 25 de la Figure 5. Quand le modem et le terminal à distance sont prêts à recevoir les données transmises, le signal CTS-R-100 est envoyé au dispositif de contrôle, par l'intermédiaire d'un fil de connec- tion LB08. Ce signal est relayé en direction de la pastille USART 25 par l'intermédiaire d'un sélecteur de deux lignes à une ligne 52. Ce sélecteur sélectionne un mot de quatre bits en provenance d'une de deux sources et le transmet aux quatre sorties. Le signal WRAP-R sert à commander lequel des deux mots d'entrée doit être sélectionné. La fonction de ce signal est de permettre un auto-contrôle du dispo- sitif de contrôle en produisant une capacité de bouclage telle que la pastille USART puisse s'envoyer des données sans qu'il soit nécessaire d'avoir un terminal connecté à distance. Réciproquement, quand le terminal à distance ou un système de traitement de données établit une liaison avec le disposi- tif de contrôle, le microprocesseur signal qu'il est prêt à recevoir des données en permettant à la pastille USART 25 de valider le si- gnal DTR-R. Le terminal à distance répond qu'il est prêt à transmet- tre en validant le signal DSR-R. Les données sont ensuite envoyées. Les données présentesreçues par le pastille USART 25 proviennent d'un fil de connectiqnLB04 au bord libre par l'intermé- diaire de la ligne du signal RXD-R. De même, les données présentes transmises au terminal à distance sont portées par le signal DXT-R provenant du fil de connecticnLB16 à bord libre. Le fonctionnement synchrone et asynchrone des pastilles USART nécessite une disposition de circuit d'horloge différente de Zel- le d un fonctionnement asynchrone. Le'signal BITCLK-R est utilisé pour un fonctionnement asynchrone et il est converti par l'intermé- diaire d'un sélecteur de données de deux lignes et une ligne 53 en un signal d'horloge de récepteur RXC-R et en un signal d'horloge d'émetteur TXC-R à la sortie du sélecteur de données. Ces signaux sont utilisés par la pastille USART de terminal à distance 25 pour commander la vitesse de transmission et de récepteur de données. En fonctionnement asynchrone, la même fréquence d'horloge est utilisée aussi bien pour la transmission que pour la réception. Cependant, pendant un fonctionnement synchrone, un signal d'horloge séparé est utilisé pour la transmission et un autre signal d'horloge est uti- lisé pour la réception. Le signal d'horloge de réception est le si- gnal SCR-R, et le signal d'horloge de transmission est le signal SCT-R. Ces deux signaux constituent les deux autres signaux d'entrée des deux premiers commutateurs de données du sélecteur de données 53. Comme la mémoire EPROM peut avoir un temps d'accès mini- mal de 450 manosecondes, un cycle d'attente est demandé pendant l'accès àla mémoire PROM par le microprocesseur 10. Ce temps d'attente est fourni par des bascules 53 et 54 de la Figure 8. Le signal ALE-110 sert de signal d'horloge pour la bascule 53, ce qui fait passer le signal MDLY à un niveau haut si le signal ENA-MDLY est un niveau haut. Le signal EAN- MDLY est à un niveau haut pendant un accès à la mémoire EPROM. Quand le signal MDLY est à un niveau haut, la bascule 54 est rythmée sur l'impulsion d'horloge suivante du si- gnal CLK-110, ce qui fait passer le signal de sortie PROM-RDY à un niveau bas. Ce signal est combiné dans une-porte ET 55 de la Figure 9 avec le signal STEP-RDY-100. Si les deux signaux à l'entrée de la porte ET 55 sont à un niveau haut, le signal RDY-100 est aussi à un niveau haut qui permet au microprocesseur de continuer une opération. Cependant, quand le signal RDY-100 passe à un niveau bas, le microprocesseur suspend des opérations et attend un retour du signal à un niveau haut. Ainsi, quand la bascule 53 de la Figure 8 est à un, l'impulsion d'horloge suivante met la bascule 54 à un et fait passer le signal RDY-100 à un niveau bas qui met le microprocesseur dans l'état d'attente. L'impulsion d'horloge suivante fait ensuite basculer la bascule 54, ce qui fait repasser le signal RDY-100 à un niveau haut et valide d'autres opérations par le microprocesseur de la Figure 5. La Figure 9 représente les circuits logiques d'inter- face d'un tableau de connectioequi est utilisé pour arrêter le microprocesseur et lui permettre de fonctionner pas-à-pas au moyen des instructions de microprocesseur. Ce tableau peut être utilisé pour mettre au point le dispositif de contrôle lui-même et sa pré- sence est évidente pour l'homme de l'art. La Figure 10 représente les circuits logiques mis en oeuvre pour la pastille USART d'interface de communication locale 26 des Figures 1 et 5. Les circuits sont tout à fait compa- rables à ceux utilisés pour la pastille USART de communication à distance 25. Le terminal local envoie des données au dispositif de contr8le par l'intermédiaire du signal RXD-L, et signale à ce dis- positif quand il est prêt à transmettre en émettant le signal DSR-L. Pareillement, le terminal local signale quand il est prêt à rece- voir des données en émettant le signal CTS-L. Ces signaux sont transmis à la pastille USART de terminal local par un sélecteur de données de deux lignes à une ligne 56. Ce sélecteur de données est utilisé pour effectuer une fonction de bouclage sous la commande du signal WRAP-L en provenance d'un tampon d'hexadécimal 57. Le micro- processeur commande ce signal par le bit zéro du bus d'adresse/ données 12. Les bits deux et-cinq du bus d'adresse/données 12 valident des interruptions en provenance des terminaux local ou à distance par l'intermédiaire des signaux INT-ENA-L et INT-ENA-R. Ces signaux trans- fèrent des demandes d'interruption en provenance des terminaux local et à distance vers le microprocesseur 10 par l'intermédiaire des portes 58 et 59 et des signaux INT-L et INT-R. Ces demandes d'interruption sont engendrées quand les pastilles USART de terminal local et de terminal à distance signalent qu'elles sont prêtes à recevoir ou à transmettre des caractères. Les demandes d'interruption de terminal local et de terminal à distance sont combinées selon la fonction logique OU pour former une demande d'interruption de communication COMM-INT par l'intermédiaire d'une porte 60. Parmi les autres signaux de la figure l0,les bits zéro et trois du bus d'adresse/données 12 commandent le fonctionnement en mode de bouclage par les pastilles USART de terminal local et de terminal à distance,et les bits.un et quatre commandent le fonctionnement de la pastille USART de terminal local ou de la pastille USART de terminal à distance dans le mode asynchrone ou dans le mode synchro- ne. Les signaux SCR-L et SCT-L sont les signaux d'horloge séparés pour une transmission et une réception en mode synchrone par la pastille USART de terminal local. Ils sont envoyés comme signaux de premières entrées aux deux premiers commutateurs d'un sélecteur de données de deux lignes à une ligne 61.Quand ils sont sélectionnés,ils deviennent les signaux RXC-L et TXC-L.En mode de fonctionnement asyn- chrone,le signal BITCLK-L est transféré dans le sélecteur e S61 pour donner les signaux RXC-L et TXC-L. Enfin, la fonction des signaux d'établissement d'une liaison échangés entre le terminal et la pastille USART d'interface de communication locale 26 est en tout point semblable à la descrip- tion précédente relative à l'interface de terminal à distance. Il est évident pour les spécialistes que de nombreuses variantes de la partie matérielle et dans la partie microprogrammée de l'exemple de réalisation préféré de l'invention pourraient être envisagées. Cependant, toutes ces variantes qui remplissent la même fonction en utlisant un dispositif de contrôle semblable, d'une manière semblable, peuvent être considérées comme étant conformes à la présente invention. REVENDICATIONS 1. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur une unité CPU d'un système de traitement de données, caractérisé en ce qu'il comprend: a) un premier moyen PROM 23 pour mémoriser les instruc-- tions constituant le programmme que le dispositif de contrôle suit pour contrôler ladite unité; b) un second moyen 14 pour introduire des données, des adresses et des commandes pour sélectionner les fonctions exécutées par le dispositif de contrôle et pour visualiser des données provenant de l'unité contrôlée; - c) un troisième moyen 10 comportant un bus de données 12 relié au second moyen 14 pour recevoir des données, des commandes et des adresses du second moyen et pour exécuter une série d'ins- tructions mémorisées dans le premier moyen 23 pour que le troisième moyen exécute la fonction désirée, ledit troisième moyen étant é- galement relié par un bus d'adresse 22 et ledit bus de données 12 au premier moyen pour fournir les adresses en vue de l'extraction et de l'exécution des instructions de la série d'instructions et pour recevoir l'instruction extraite par l'intermédiaire du bus de données, ledit troisième moyen -étant aussi agencé pour envoyer des données à l'unité contrôlée afin de provoquer des événements dans l'unité contrôlée et pour recevoir des données résultants des événements dans l'unité contrôlée indiquant l'exactitude des per- formances de l'unité contrôlée et pour envoyer ces données du second moyen pour leur visualisation. 2. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur une unité CPU d'un système de traitement de données, caractérisé en ce qu'il comprend: a) un premier moyen PROM 23 pour mémoriser les instruc- tions constituant le programme que suit le dispositif de con- trôle pour contrôler ladite unité; b) un second moyen 14 pour introduire des données, des adresses et des commandes pour commander les fonctions exécutées par le dispositif de contrôle et pour visualiser les données re- latives aux opérations exécutées dans l'unité contrôlée; c) une unité de traitement numérique 10 comportant un bus d'adresse 22 et un bus de données 12 reliés au premier et au second moyen pour recevoir des données, des commandes et des adres- ses du second moyen et pour exécuter une série d'instructions mémori sées dans le premier moyen pour que l'unité de traitement numérique exécute la fonction désirée, l'unité de traitement numérique servant a à l'extraction et/l'exécution de la série d'instructions, et pour envcyer des données à l'unité contrôlée afin de provoquer des évé- nements dans cette unité, et pour recevoir des données relatives aux.. événements dans l'unité contrôlée indiquant l'exactitude des per- formances de l'unité contrôlée, et pour envoyer ces données à vi- sualiser au second moyen; d) un moyen USART 26 relié au bus de données 12 pour constituer une interface avec un terminal de système de sorte que cbs commrndos, des données et des adresses puissent être envoyées par le terminal de système à l'unité de traitement numérique 10 et que des données à visualiser résultantes des tests puissent être envoyées au terminal de système pour leur visualisation. 3. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur une unité contrôlée CPU d'un système de traitement de données, caractérisé en ce qu'il comprend: a) une mémoire PROM 23 pour mémoriser des données - b) un terminal de système (local) comportant un clavier pour introduire des données, des-commandes et des adresses- pour com- mander les tests exécutés par le dispositif de contrôle et comportant un moyen de visualisation des contenus de registres, d'emplacements de mémoire, de points de commande, d'indicateurs et d'autres données relatives aux performances de l'unité contrôlée et comportant une interface USART 26 pour convertir des données entrant et quittant le- dit terminal de système dans le format approprié pour leur utilisation par le terminal et d'autres unités du dispositif de contrôle; c) une unité de traitement numérique 10 comportant un bus d'adresse 22 et un bus de données 12 reliés à ladite mémoire pour fournir une adresse à la mémoire et pour recevoir le contenu de l'em- placement adressé, ledit bus de données étant relié au terminal de système pour transmettre des données en direction et en provenance du terminal, l'unité de traitement numérique étant agencéepour recevoir des commandes du terminal indiquant les tests désirés et pour ex- traire et exécuter une série d'instructions mémorisées dans le premier moyen pour envoyer des données à et pour recevoir des données de l'unité contrôlée afin de provoquer les événements désirés dans l'uni- té contrôlée et pour recevoir des données de l'unité contrôlée relatives à ses performances qui indiquent l'exactitude de ces per- formances et pour transférer ces données au terminal de système pour leur visualisation. 4. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur une unité contrôlée CPU d'un système de traitement de données, caractérisé en ce qu'il comprend a) une mémoire PROM 23 pour mémoriser des données; b) un terminal de système (local) comportant un clavier pour introduire des données, des commandes et des adresses pour com- mander les tests exécutés par le dispositif de contrôle et comportant un moyen de visualisation des contenus de registres, d'emplacementsde mémoire, de points de commande, d'indicateurs et d'autres données relatives aux performances de l'unité contrôlée et comportant une dans interface 26 pour convertir-des données entrant/et quittant le termi- nal de système dans le format approprié pour leur utilisation par le dispositif de contrôle programmable; c) un panneau de maintenance 14 comportant un clavier pour introduire des commandes, des adresses et des données et comportant un moyen de visualisation des signaux d'incitation et d'états et des donnéesdes adresses et des commandes pour commander le test désiré qui sont introduites et des données reçues de l'unité contrôlée indiquant les résultats du test; d) une unité de traitement numérique 10 comportant un bus d'adresse 22 et un bus de données 12 reliés à ladite mémoire et au panneau de maintenance et ledit bus de données étant relié au termi- nal de système,l'unité de traitement numérique étant agencée pour re- cevoir des données,des commandes et des adresses du terminal de sys- tème ou du panneau de maintenance commandant les tests désirés à exé- cuter par le dispositif de contrôle et pour extraire et exécuter une série d'instructions mémorisées dans la mémoire PROM 23 pour que des données prédéterminées soient envoyées à l'unité contrôlée CPU par l'intermédiaire du bus de données afin de provoquer les événements désirés dans cette unité contrôlée, l'unité de traitement numérique étant aussi agencée pour recevoir des données de l'unité contrôlée CPU indiquant l'exactitude des performances de celle-ci et pour en- voyer ces données au terminal de système (local) et au panneau de maintenance 14 pour leuâ visualisation. 5. Dispositif/contrôle programmable selon l'une quelconque des revendications 2 à 4,caractérisé en ce qu'il comprend en outre une interface de terminal de système à distance USART 25 reliée au bus de données 12 pour constituer une interface entre ladite unité de traitement numérique 10 et un terminal de système à distance par- l'intermédiaire d'un modem et d'un réseau de communications, ladite interface USART25 étant agencée pour convertir des données dans un format parallèle en données dans un format série pour leur émission du dispositif de contrôle en direction du terminal à distance pour leur visualisation, et pour convertir des informations de commande, de données et d'adresse émises par le terminal à distance du format série dans Je format parallèle pour commander les tests à exécuter. 6. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur une unité centrale de traitement de données CPU d'un système de traitement de données,caractérisé ence qu'il comprend a) une mémoire PROM 23 pour mémoriser des données; b) une interface de terminal local USART 26 comportant une entrée de bus de données pour constituer une interface entre le dispositif de contrôle et un terminal de système placé au voisinage de l'unité centrale de traitement CPU qui est contrôlée, l'interface de terminal local étant agencée pour convertir des informations de données, de commande et d'adresse en provenance du terminal local du format série dans le format parallèle et pour signaler quand un caractère a été reçu,ladite interface de terminal local étant agen- cée en outre pour convertir du format parallèle dans le format série les données envoyées par le dispositif de contrôle au terminal de système local pour leur visualisation et pour signaler quand un caractère est prêt à être émis; c) une interface de terminal à distance USART 25 pour cons- tituer une -interface avec un terminal de système placé à distance de l'unité centrale de traitement CPU qui est contrôlée par l'inter- médiaire de deux modems et d'un réseau de communicationsladite in- terface'de terminal à distance étant agencée pour convertir des don- nées dans le format parallèle reçues à l'entrée de bus de données en données de format série pour leur transmission au terminal à dis- tance en vue de leur visualisation, et-pour convertir du format série dans le format parallèle des données, des commandes et des adresses provenant du terminal à distance pour commander les tests désirés exécutés par le dispositif de contrôle; d) une unité de traitement numérique 10 comportant un bus d'adresse 22 et un bus de données 12 reliés à ladite mémoire et le bus de données étant relié aux entrées de bus de données des interfa- ces de terminal local et terminal à distance,ladite unité de traite- ment numérique étant agencée pour recevoir des informations de données, de commande et d'adresse d'un terminal de système (loca. ou à distance) relié à une des interfaces de terminal USART 25 et 26/pour extraire et exécuter une série d'instructions mémorisées dans la mémoire, ladite série d'instructions servant à envoyer des données de sortie pré- déterminées à l'unité centrale de traitement CPU pour provoquer dans cette unité les événements désirés, et pour recevoir des données provenant de l'unité centrale de traitement relatives aux performances de cette unité indiquant l'exactitude de ces performances et pour en- voyer ces données au terminal de système pour leur visualisation. 7. Dispositif de contrôle programmable selon l'une quelconque des revendications 5 et 6, caractérisé en ce qu'il comprend en outre un terminal de système à distance relié par l'intermédiaire de deux modems et d'un réseau de communications à ladite interface de termi- nal de système à distance USART 25 pour introduire des données, des commandes et des adresses pour commander les tests exécutés par le dispositif de contrôle 8. Dispositif de contrôle programmable pour exécuter des tests pouvant être sélectionnés sur l'unité centrale de traitement CPU d'un système de traitement de données, caractérisé en ce qu5J comprend: a) un premier moyen PROM 23 à mémoire rémanente pour mémoriser une série d'instructions de système de traitement spécifiquement sélec- tionnées pour le type particulier d'unité centrale de traitement CPU à contrôler, chacune des instructions sélectionnées étant programmée par l'intermédiaire d'une porte de bus de données 35 dans le premier moyen à une adresse spécifiée par une entrée de bus d'adresse ABUS-0-10 et les instructions étant ensuite extraitespar la porte de bus de don- nées à partir de l'adresse spécifiée par l'entrée de bus d'adresse, et comportant une porte de commande 31. *bî un second moyen USART 25 comportant une-porte de bus de données pour constituer une interface avec un dispositif de commande et de visualisation (à distance) par l'intermédiaire d'un réseau de communications capable de transmettre des informations sur n'importe quelle distance, ledit dispositif de commande et de visualisation étant agencé pour envoyer des informations de données, de commande et d'a- dresse au dispositif de contrôle pour sélectionner et ccî-lmander les - tests à exécuter,ledit dispositif de commande et de visualisation étant en outre agencé pour recevoir et visualiser des informations reçues par le dispositif de contrôle de l'unité centrale CPU qui sont relatives aux performances de l'unité CPU,ledit second moyen USART 25 étant agencé pour convertir des données arrivant à la porte de bus de données dans un format convenable pour leur utilisation par le dispositif de commande et de visualisation,et pour convertir des informations provenant du dispositif de commande et de visualisation dans un format convenable pour leur utilisation par le dispositif de contrôle et pour présenter lesdites informations à la porte de bus de données et pour engendrer un signal d'interruption à une porte de com- mande quand les données ont été reçues en provenance du dispositif de commande et de visualisation. c) un troisième moyen 10 comportant un bus de données 12 relié à la porte de bus de données des premier et second moyen pour recevoir des instructions du premier moyen PROM 23 et des informations de. données, de commande et d'adresse du second moyen USART 25, et comportant un bus d'adresse 22 relié à l'entrée de bus d'adresse du premier moyen pour spécifier l'adresse à partir de laquelle une ins- truction doit être reçue, et comportant un bus de commande 21, relié aux portes de commande des premier et second moyens pour sélection- ner le premier moyen quand une instruction doit être extraite, et pour recevoir ledit signal d'interruption du second moyen USART 25, ledit signal d'interruption étant prévu pour permettre au troisième moyen d'extraire une série particulière d'instructions pour lire ces informations de données, de commande et d'adresse reçues du et dispositif de commande/de visualisation (à distance) et pour décoder l'information de commande afin de déterminer quel événement dans l'unité CPU doit être provoqué par le dispositif de contrôle, et pour extraire et exécuter une série d'instructions mémorisées dans le premier moyen PROM 23 pour envoyer des données à l'unité CPU par l'intermédiaire du bus de données 12 pour provoquer l'événement désiré, et ledit troisième moyen 10 étant agencé pour recevoir des données appropriées de l'unité CPU par l'intermédiaire du bus de données relatives aux performances de l'unité CPU et pour indiquer l'exactitude de ces performances, et pour émettre ces données par l'intermédiaire du second moyen USART 25 en direction du dispositif de commande et de visualisation pour leur visualisation et leur évaluation. 9. Dispositif de contrôle programmable selon la revendication 8, caractérisé en ce que les instructions de système sont sélection- nées pour provoquer un événement spécifique désiré pour chaque com- mande spécifique reçue par l'intermédiaire du second moyen USART 25 dans une unité autre que l'unité CPU d'un système de traitement de données. 10. Dispositif de contrôle programmable selon l'une quelconque des revendications 8 et 9,caractérisé en oe qu'il comprend en outre un panneau de maintenance portatif 14 utilisable au voisinage de l'unité contrôlée CPU, ledit panneau de maintenance portatif comportant un clavier pour introduire des informations de données, de commande et d'adresse en vue de commander les tests exécutés par le dispositif de contrôle, et comportant un moyen de visualisation pour visualiser les données relatives aux performances de l'unité contrôlée, et comportant une porte de données 39 pour transmettre ces informations de données, de commande et d'adresse au troisième moyen et pour recevoir des données à visualiser en provenance de celui-ci,. et comportant une porte d'adresse 90 pour recevoir des informations d'adresse du troisième moyen 10 pour commander la visualisation de ces données, ledit panneau de maintenance portatif étant agencé pour engendrer un signal MP-INT et comportant u;ie porte de commande reliée au bus de commande 21 pour transmettre le signal MP-INT au troisième moyen pour que celui-ci exécute un sous-pro- gramme d'instructions d'interruption dans le premier moyen afin de recevoir des informations du panneau de maintenance portatif, la- dite porte de commande étant agencée aussi pour recevoir des signaux de commande du troisième moyen afin de valider des transferts d'in- formations en direction de et en provenance du panneau de mainte- nance portatif. 11. Dispositif de contrôle programmable, pour exécuter des tests pouvant être sélectionnés sur l'unité centrale de trai- tement CPU d'un système de traitement de données, caractérisé en ce qu'il comprend:morte a) une mémoire/programmable PROM 23 comportant une entrée d'adresse et une sortie de données et une porte de signal de com- : mande pour mémoriser des instructions constituant le programme que le dispositif de contrôle suit pour exécuter lesdits tests sur l'unité CPU; b) un premier moyen émetteur-récepteur en mode synchrone et en mode asynchrone USART 25 comportant une entrée de bus de données de format parallèle, une porte de données de format série et une porte de signal de commande pour convertir des données à visua- liser relatives aux performances de l'unité CPU du format parallèle dans le format série et pour les transmettre à un terminal de sys- tème 'à distance par l'intermédiaire de modems et d'un réseau de communications et pour recevoir des données, des commandes et des adresses dans le format série en provenance du terminal de système à distance et pour convertir ces informations dans le format paral- lèle pour leur utilisation par le dispositif de contrôle pour com- mander les tests à éxécuter; c) un second moyen USART 26 comportant une entrée de bus de données de format parallèle, une porte de données de format série et une porte de signal de commande pour convertir des données à visua- liser relatives aux performances de l'unité CPU du format parallèle dans le format série et pour les transmettre à un terminal de sys- tème relié localement, et pour recevoir des données, des commandes et des adresses du terminal de système local dans le format série et pour convertir ces informations dans le format parallèle pour leur utilisation par le dispositif de contrôle pour commander les tests à exécuter; d) une horloge/compteur programmable 20 comportant une entrée de bus de données, une porte de commande, une entrée d'hor- loge en bauds et trois sorties de compteur dont deux sont reliées à des entrées de commande des portes de commande des premier et second moyensUSART 25 et 26 pour commander la vitesse d'échange d'informations en bauds avec les terminaux local et à distance en accord avec des mots de commande reçus à l'entrée du bus de données; e) un panneau de maintenanoel4 comportant un clavier pour introduire des données, des commandes et des adresses, un moyen pour visualiser des données-et une porte de bus de données 39 pour recevoir et transmettre des données, une porte d'adresse 90 pour re- cevoir une information d'adresse pour commander une visualisation par le panneau de maintenance; f) une mémoire à accès sélectif RAM 37 pour la mémorisation temporaire de données pendant des opérations par le dispositif de contr8le et comportant une entrée de bus d'adresse, une porte de commande et une porte de-bus.de données; g) un microprocesseur 10 comportant un bus d'adresse 22 re- lié à la mémoire à accès sélectif RAM 37 et à la mémoire morte programmable PROM 23, pour fournir des informations d'adresse à ces mémoires quand le microprocesseur extrait des informations de celles- ci ou écrit des données dans la mémoire à accès sélectif, le bus d'adresse étantaussi relié au panneau de maintenance 14 pour com- mander les fonctions de visualisation de ce panneau, et le micropro- cesseur comportant un bus de données 12 relié à la mémoire morte programmable pour transmettre des instructions mémorisées dans celle-ci à l'adresse spécifiée par le bus d'adresse au microprocesseur pour leur exécution, et le bus de données étant relié à la mémoire à accès sélectif pour transmettre des informations des et aux adresses de la mémoire à accès sélectif spécifiées par le bus d'adresse, et le bus de données étant relié au premier et au second moyen USART 25 et 26 et au panneau de maintenance 14 pour trans- mettre des informations de données, d'adresse et de commande émises par les terminaux local et à distance et le panneau de maintenance au microprocesseur pour commander les tests exécutés par le dis- positif de contrôle, et le bus de données étant relié à l'unité CPU pour lui transmettre des données pour provoquer le test ou évé- nement désiré, et pour transmettre des données provenant de l'unité CPU relatives aux performances de cette unité et pour indiquer i'exactitude des performances de l'unité CPU au dispositif de con- ' trôle par leur visualisation, et le microprocesseur comportant un bus de commande 21 relié à la mémoire morte programmable PROM 23 aux premier et second moyen USART 25 et 26, à la mémoire à accès sélectif RAM 37, et à l'horloge/compteur programmable 20, pour com- mander ces dispositifs, ledit microprocesseur étant agencé pour re- cevoir des données, des commandes et des adresses indiquant les tests désirés et pour extraire et exécuter une série d'instructions pour envoyer des données à l'unité CPU pour provoquer l'événement désiré dans cette unité et pour recevoir des données de l'unité CPU et provoqyer leur visualisation pour indiquer les performances de l'uni- té CPU.