La présente invention concerne les convertis- seurs série-parallèle et elle porte plus particulièrement sur un convertisseur dans lequel les bits de données d'en- trée sont appliqués séquentiellement par un bhemin de transmission de données direct à des moyens d'enregistre- ment de sortie et son-t fournis en parallèle par ces der- niers. On peut changer la longueur d'un mot d'entrée série ou d'un mot de sortie parallèle, tandis que les posi- tions de bit du mot de sortie parallèle demeurent inchan- gées par rapport à la séquence de réception des bits de données série. Les systèmes de traitement de données numéri- ques comprennent fréquemment des circuits qui fonctionnent avec des fréquences d'horloge différentes, ce qui nécessite des convertisseurs pour passer d'une vitesse de transfert de données élevée à une vitesse basse, ou inversement, entre ces circuits. Un dispositif connu de ce type consiste en un convertisseur série-parallèle qui reçoit séquentiel- lement des données d'entrée série à une fréquence d'hor- loge relativement élevée, par exemple à partir d'un dispo- sitif périphérique, tel qu'un dispositif d'enregistrement et de reproduction magnétique, et qui fournit des données de sortie en parallèle à une fréquence d'horloge notable- ment inférieure, comme il peut être nécessaire pour un traitement ultérieur, par exemple par un ordinateur. Un type de convertisseur série-parallèle de l'art antérieur utilise des registres à décalage d'entrée dans lesquels les données d'entrée série sont introduites séquentiellement et décalées par un signal d'horloge sous forme série. Les données série provenant de ces registres sont appliquées séquentiellement à des bascules de sortie branchées en parallèle et elles sont présentées en sortie en parallèle sous l'effet d'un signal d'horloge appliqué en parallèle. Un système de l'art antérieur de ce type est décrit et représenté par exemple dans un manuel inti- tulé HBR-3000 Magnetic Recorder, Provisional Data, NO 001050, Section 3, Serial-to-Parallel, and Schematic Drawing NO 1255592-01, publié le ler février 1978 par la 250 143 7 demanderesse, Ampex Corporation. Un inconvénient important du type de convertis- seurs de l'art antérieur mentionné ci-dessus consiste en ce qu'à chaque impulsion d'horloge série, les données d'entrée sont décalées d'une position de bit dans le dis- positif. Par conséquent, il est difficile de suivre les bits de données individuels pendant le fonctionnement et on ne connaît pas les positions de bit tant que les don- nées n'apparaissent pas sur les bascules de sortie, juste avant d'être émises sous la forme d'un mot parallèle, sous l'action de signaux d'horloge. Il existe de ce fait un obstacle pour l'obtention des données et la recherche des défauts. De plus, ces dispositifs de l'art antérieur ne fournissent pas d'impulsion-de synchronisation de mot série. Si on change la longueur du mot d'entrée série ou du mot de sortie parallèle, le premier bit de données et les suivants apparaissent sur différentes bornes de sortie pour chacun de ces changements. Ceci se produit également après une interruption et un redémarrage du fonctionne- ment. Ces convertisseurs de l'art antérieur ne conviennent pas pour les applications dans lesquelles il est nécessai- re de maintenir des positions de bit de données connues pendant le fonctionnement. D'autres types de convertisseurs série-parallèle connus de l'art antérieur font intervenir un code de don- nées de synchronisation qui est fourni séquentiellement avec les données entrantes et suit le même chemin de trans- mission de données, en passant par un registre d'entrée. Ces convertisseurs nécessitent des circuits supplémentaires pour détecter l'instant auquel les données de synchronisa- tion sont contenues dans le registre d'entrée. En outre, dans ces convertisseurs de l'art antérieur, on ne peut pas changer aisément la longueur du mot série ou parallèle. L'invention a donc pour but de réaliser un con- vertisseur série-parallèle dans lequel on connaisse les positions de bit du mot de sortie parallèle, par rapport à la séquence de réception des bits de données série. Un autre but de l'invention est de réaliser un 0 1 4 3 7 convertisseur série-parallèle dans lequel on puisse chan- ger aisément la longueur du mot de sortie parallèle. L'invention a également pour but de réaliser un convertisseur sérieparallèle dans lequel le premier bit de données du mot de sortie parallèle soit obtenu sur la même borne de sortie, même après un changement de la lon- gueur du mot parallèle ou après une interruption du fonc- tionnement, tandis que les bits de données suivants appa- raissent sur des bornes de sortie respectives, en ordre séquentiel. L'invention a également pour but de réaliser un convertisseur sérieparallèle dans lequel la longueur du mot de sortie parallèle soit obtenue en combinant la lon- gueur d'un ou plusieurs mots d'entrée série. L'invention a également pour but de réaliser un convertisseur série-parallèle faisant intervenir une im- pulsion d'horloge parallèle obtenue à partir d'un nombre entier d'impulsions de synchronisation de mot série. L'invention a également pour but de réaliser un convertisseur sérieparallèle dans lequel les données d'entrée série soient appliquées de manière synchrone à des moyens d'enregistrement de sortie, par l'intermédiaire d'un chemin de transmission de données direct. L'invention a également pour but de réaliser un convertisseur sérieparallèle dans lequel les impulsions de synchronisation de mot série soient reçues et traitées par l'intermédiaire d'un chemin de transmission de signal différent du chemin de transmission de données. L'invention a enfin pour but de réaliser un convertisseur série-parallèle qui comporte les caractéristi- ques indiquées ci-dessus et dans lequel l'obtention des données et la recherche des défauts soient facilités. L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation et en se référant aux dessins annexés sur lesquels: La figure 1 est un schéma synoptique simplifié d'un mode de réalisation préféré de l'invention. Les figures 2A à 2D représentent des parties respec- 250 143 7 tives d'un schéma détaillé du mode de réalisation préféré de l'invention. La figure 3 est un diagramme séquentiel qui mon- tre divers signaux illustrant le fonctionnement du mode de réalisation préféré de l'invention. Dans la suite de la description et dans les re- vendications, on utilisera indifféremment des termes tels que signal, tension, impulsion, etc, pour désigner les signaux numériques traités par le mode de réalisation pré- féré. On va maintenant décrire l'invention en considé- rant-le schéma synoptique simplifié de la figure 1 et le diagramme séquentiel associé de la figure 3. On reçoit sur la ligne 10 un train continu de bits de données série B formant des mots série d'une lon- gueur connue. On reçoit sur la ligne 12 un signal d'hor- loge série A de même fréquence, et synchrone par rapport aux bits de données série B. On reçoit sur la ligne 14 un signal de synchronisation de mot série, en synchronis- me avec le premier bit de chaque mot série reçu sur la ligne 10, ce qui indique la longueur des mots d'entrée série. Les signaux A, B et C sont obtenus à partir d'une source extérieure représentée par les sousensembles , 176 et 177, et on décrira ultérieurement cette sour- ce de façon plus détaillée. Dans le mode de réalisation préféré, la longueur de chaque mot d'entrée série est choisie égale à 12 bits, et le convertisseur série- parallèle de la figure 1 combine deux mots d'entrée série à 12 bits pour donner un mot de sortie parallèle à 24 bits. Cependant, comme il ressortira de la suite de la description, on peut également choisir des longueurs res- pectives différentes pour le mot série ou le mot parallèle, et le convertisseur série-parallèle de l'invention pour- rait combiner un ou plusieurs mots d'entrée série pour donner un mot de sortie parallèle de longueur désirée. La figure 3 montre des exemples de diagrammes séquentiels pour les signaux respectifs A, B, C reçus sur les lignes 12, 10 et 14, ainsi que pour d'autres signaux associés, 250 1 4 3 7 décrits ci-après. En se référant à la figure 1, on note que le signal de synchronisation série C reçu sur la ligne 14. est transmis par un inverseur 75 et le signal inversé C' est appliqué à un circuit générateur de signal d'horloge parallèle 16, par l'intermédiaire d'un circuit de retard et de mise en forme d'impulsion 66. Dans le mode de réa- lisation préféré, le circuit 16 comprend un diviseur de fréquence 17, une porte 13 et un sélecteur de longueur de mot programmable, réalisé au moyen d'interrupteurs programmables 21. Le circuit 16 produit une impulsion de sortie K sur la sortie 18 chaque fois que deux impulsions de synchronisation série C sont reçues sur la ligne 14. Par conséquent, une impulsion K apparaît sur la sortie 18 pour chaque groupe de 24 impulsions d'horloge série A, et donc pour chaque groupe de 24 bits de données série B reçus sur la ligne 10. L'impulsion de sortie K restaure le diviseur 17 par l'intermédiaire de la porte 1.3 et de la ligne 20. L'impulsion de sortie K est en outre traitée par un circuit de retard et de mise en forme d'impulsion 67, de façon à lui donner une largeur correspondant à celle d'un cycle d'horloge série, pour assurer un bon fonctionnement du circuit. L'impulsion remise en forme Q qui en résulte, obtenue sur la ligne 9, est utilisée en tant que signal d'horloge parallèle, comme il apparaîtra dans la suite de la description. Le signal. d'horloge série A reçu sur la ligne 12 est inversé par l'inverseur 77 et le signal inversé K' est appliqué à une entrée d'horloge 19 d'un compteur de bits parallèles 22, de type synchrone, qui compte de 1 à 24 impulsions d'horloge série et qui fournit un nombre binaire distinct sur des lignes parallèles 25 sous l'effet de chaque impulsion d'horloge. Le compteur 22 est restauré par le signal d'horloge parallèle Q mentionné précédem- ment. La description précédente permet de comprendre que les éléments respectifs 17, 22, 66 et 67 fonctionnent en synchronisme mutuel. Le compte que le compteur 22 présente sur les li- 250 1 4 3 7 gnes de sortie parallèles 25 est appliqué à un décodeur 26. Sur la figure 1, le décodeur 26 est représenté sous une forme comportant 24 sorties séparées, portant les ré- férences 101 à 124, qui correspondent au nombre de bits dans le mot de sortie parallèle. Le décodeur 26 fournit des impulsions de sortie respectives sur ses sorties 101 à 124 selon une séquence qui correspond au compte séquen- tiel fourni par le compteur 22 et en synchronisme avec ce dernier. Par exemple, sous l'effet du compte "'1" reçu à partir du compteur 22, le décodeur 26 fournit une impul- sion sur sa première sortie 101, au compte "2", il four- nit une impulsion sur sa seconde sortie 102, etc, jus- qu'au dernier compte "24", pour lequel il fournit une impulsion de sortie sur sa sortie 124. Ensuite, le comp- teur 22 est restauré par l'impulsion d'horloge parallèle Q mentionnée précédemment, sur la ligne 9, et le cycle de fonctionnement décrit ci-dessus se répète. Chaque sortie séparée 101 à 124 du décodeur 26 est connectée à une borne de validation d'entrée de don- nées séparée, 201 à 224, d'un élément respectif d'enre- gistrement de sortie, réalisé dans le mode de réalisation préféré par des première et seconde séries de bascules de sortie portant respectiverment les références 38 à 61 et 138 à 161. Les données d'entrée série B reçues sur la ligne 10 sont inversées par l'inverseur 87, à nouveau inversées par le circuit 99 et retardées. Les données sé- rie résultantes B" sont appliquées simultanément aux en- - trées interconnectées 36 de la première série de bascules de sortie 38 à 61, en coïncidence avec les signaux de sortie respectifs qui proviennent du décodeur 26. Par conséquent, chaque bit de données série est introduit séquentiellement dans une bascule particulière de la pre- mière série de bascules de sortie, 38 à 61, sous l'effet d'une impulsion de sortie particulière fournie par le décodeur 26 en réaction à un compte particulier provenant du compteur 22. Ainsi, une bascule de sortie particulière est toujours validée sous l'effet d'un compte de bits res- pectif, et les bascules de sortie séquentielles enregistrent les bits de données série dans un ordre identique à celui dans lequel ces bits ont été reçus sur la ligne d'entrée 10. Par exemple, la bascule 38 reçoit et enregistre le bit de données 1, la bascule 39 reçoit et enregistre le bit de données 2, etc, jusqu'à la bascule 61 qui reçoit et enregistre le bit de données 24. Les données qui sont respectivement enregistrées par les premières bascules de sortie 38 à 61 sont appliquées aux entrées respectives 401 à 424 d'une seconde série de bascules de sortie 138 à 161. Une fois que les 24 bits de données ont tous été enregistrés de façon à être présents sur les entrées res- pectives des secondes bascules de sortie 138 à 161, les données sont ensuite transférées à partir de ces bascu- les, sous la forme d'un mot de sortie parallèle, de la manière suivante. L'impulsion d'horloge parallèle Q décrite pré- cédemment, présente sur la ligne 9, est inversée par l'in- verseur 94 et l'impulsion inversée Q' est appliquée aux bornes de validation de sortie de données interconnectées 96 des secondes bascules de sortie respectives 138 à 161. Sous l'effet de la réception de ce signal Q', les 24 bits de données respectifs qui sont enregistrés dans les se- condes bascules de sortie 138 à 161 sont présentés simul- tanément en sortie, ce qui forme un mot de sortie paral- lèle à 24 bits qui est obtenu sur les sorties 501 à 524. Pour assurer le fonctionnement synchrone du convertisseur série-parallèle de l'invention, dans le mode de réalisation préféré, une impulsion de commande synchrone D est reçue sur la ligne 11 à partir de la source extérieure 175 à 177 mentionnée précédemment, comme on le décrira ciaprès de façon plus détaillée. L'impulsion de commande D coïncide avec la première impulsion parmi un nombre sélectionné d'impulsions de synchronisation de mot série C, par exemple 2048 impulsions de synchronisation. L'impulsion de commande D est appliquée à un circuit de mise en forme d'impulsion 65 pour obtenir une largeur d'im- pulsion qui correspond à celle d'un cycle d'horloge. Une impulsion de commande inversée résultante D', provenant du 250143 7 circuit 55, est appliquée par l'intermédiaire de la porte 13 et de la ligne 20 de façon à restaurer le diviseur de fréquence programmable 17 mentionné précédemment, ce qui déclenche un nouveau cycle de fonctionnement pour corriger la relation temporelle, dans le cas d'une perte de syn- chronisation, pour une raison quelconque, pendant les 2048 dernières impulsions de synchronisation. Dans le mode de réalisation préféré, l'impulsion de commande D est re- tardée d'environ 24 cycles d'horloge série dans un circuit de retard 15, et elle est ensuite transférée sous la forme d'une impulsion D", par la ligne 21, sous l'effet de l'im- pulsion d'horloge parallèle présente sur la ligne 9, pour être utilisée par un ordinateur (non représenté). On va maintenant considérer les sous-ensembles 175, 176 et 177 représentés sur la figure 1, qui consti- tuent conjointement une source destinée à générer les signaux synchrones respectifs A, B, C et D, mentionnés ci- dessus, qui sont reçus sur les lignes 12, 10, 14 et 11 et sont représentés sur la figure 3. On utilise un oscillateur sinusoïdal 175 pour générer sur la ligne 178 un signal de référence sinusoïdal dont la fréquence détermine la fré- quence du signal d'horloge série A, qui détermine à son tour le rythme des données série B. Dans le mode de réa- lisation préféré, l'oscillateur 175 permet de sélectionner une fréquence dans une plage de fréquence allant de 400 kHz à 16 MHz, qui correspond à la plage de fonctionnement du convertisseur série-parallèle du mode de réalisation pré- féré. Dans le mode de réalisation préféré, l'oscillateur sinusoïdal 175 est constitué par un générateur de signal du type 1702, fabriqué par la firme Systron Donner Co. Le signal de référence sinusoïdal d'une fréquence sélection- née provenant de l'oscillateur 175 est appliqué par la ligne 178 à un synthétiseur de signal 177, dont un schéma détaillé est représenté sur la figure 2D, à titre d'exem- ple. Le synthétiseur de signal 177 fournit un signal d'hor- loge numérique de la même fréquence que le signal analogi- que présent sur la ligne 178, et en synchronisme avec ce dernier, et il applique ce signal d'horloge par la ligne 179 à un générateur de données aléatoires 176, qui est consti- tué par exemple par le générateur de données pseudo-aléa- toires du type MN-1 fabriqué par la firme Tautron Co. Le générateur de données 176 fournit à son tour les signaux de sortie numériques synchrones suivants: le générateur 176 applique sur la ligne 180 une séquence de bits de don- nées série aléatoires, il applique sur la ligne 181 un signal d'horloge de même fréquence que les bits de données série et il applique sur la ligne 182 un signal de synchro- nisation qui, dans le mode de réalisation préféré, a une fréquence d'une impulsion tous les 32 bits de données série appliqués sur la ligne 180. Les signaux de sortie respectifs sur les lignes 180, 181 et 182 sont reçus et traités par le circuit synthétiseur de signal 177 repré- senté sous la forme d'un schéma détaillé sur la figure 2D, décrite ci-après. Sur la figure 2D, le signal de synchronisation présent sur la ligne 182 est appliqué par des portes appro- priées 530 à 534 à un compteur à prépositionnement 183 qui, dans le mode de réalisation préféré, est réglé de façon à compter jusqu'à 12. Le compteur 183 peut cependant être prépositionné par des interrupteurs S3 à S6 de façon à compter jusqu'à divers nombres, comme le montre par exem- ple le tableau 1 ci-dessous TABLEAU 1 Division par: S6 S5 S4 S3 2 haut haut haut haut 4 haut haut haut bas 6 haut haut bas haut 8 haut haut bas bas haut bas haut haut 12 haut bas haut bas 14 haut bas bas haut 16 haut bas bas bas 32 bas bas bas bas Il apparaît clairement qu'en sélectionnant divers rapports de 250 1 4 3 7 division dans le tableau 1, il est possible de sélectionner un nombre d'impulsions d'horloge correspondant à un signal de sortie du compteur 183, pour déterminer la longueur du mot d'entrée série. Le circuit synthétiseur de signal 177 de la figure 2D retarde les signaux respectifs reçus sur les lignes 178, 180, 181 et 182 en utilisant des lignes à retard 535 à 538 et il recombine les signaux retardés avec un signal d'horloge pour donner les signaux synchroni- sés respectifs A, B, C et D, décrits ci-dessus et représen- tés sur les figures 1 et 3. Les signaux résultants que le synthétiseur de signal 177 fournit sur les lignes 12, 10, 14 et Il sont alignés de façon à coTncider avec l'impul- sion qui représente le bit 1 du mot d'entrée série, comme le diagramme séquentiel de la figure 3 le montre le mieux. Les lignes à retard 535 à 538 de la figure 2D et les li- gnes à retard respectives 175 de la figure 2A et 88 de la figure 2B sont réalisées en utilisant des techniques bien connues, et chacune d'elles consiste en une paire de fils isolés torsadés du type KYNAR, de 0,25 mm de dia- mètre, portant la référence 1263197-XX et fabriquée par la firme Ampex Corporation. On va maintenant décrire de façon plus détaillée le mode de réalisation préféré, en se référant au schéma développé des figures 2A à 2D, qui correspond au schéma synoptique décrit ci-dessus de la figure 1. Pour faciliter la comparaison, les parties et les éléments correspondants dans les figures précitées sont désignés par des numéros de référence semblables. Pour que la description soit complète, les circuits intégrés et d'autres composants de circuits représentés sur les figures 2A à 2D sont désignés par les numéros de référence respectifs couramment utilisés par les fabricants. En considérant la figure 2A et le diagramme séquentiel de la figure 3, on note que l'impulsion de syn- chronisation de mot série C, reçue sur la ligne 14, est transmise par l'inverseur 75, et l'impulsion inversée C' est appliquée sur l'entrée de données d'un circuit de bas- cules 76. Le signal d'horloge série A est reçu sur la-ligne 250 1 4 3 7 12 et il est inversé par l'inverseur 77. Dans le mode de réalisation préféré, la fréquence d'horloge série est sélectionnée entre 400 kHz et 16 MHz, comme mentionné pré- cédemment. Le signal d'horloge série inversé A' est appli- qué aux entrées d'horloge respectives du circuit de bas- cules 76, réalisé par une paire de bascules de type D qui fournissent respectivement des signaux de sortie retardés G et H, tous deux appliqués à la porte OU-EXCLUSIF 78. L'impulsion de sortie résultante I de la porte 78 est re- tardée d'une demi-période d'horloge par rapport à l'impul- sion d'entrée C', et sa largeur est réglée de façon à correspondre à un cycle d'horloge. Le signal I est appli- qué à l'entrée d'horloge 15 du diviseur programmable 17 qui fait partie du circuit générateur de signal d'horloge parallèle 16. La fréquence du signal I est ainsi le double de celle du signal C. Le circuit de bascules 76 et la por- te 78 constituent conjointement un circuit de mise en for- me d'impulsion et un multiplicateur de fréquence par deux, et ils correspondent au circuit 66 de la figure 1. Les en- trées respectives 172 à 175 du diviseur programmable 17 sont prépositionnées au moyen d'un commutateur programma- ble 21 de façon à donner une division par 4. Du fait que la fréquence du signal d'horloge I sur l'entrée 15 du di- viseur 17 est le double de la fréquence du signal C, on obtient sur la sortie 18 du diviseur programmable 17 un signal de sortie K dont la fréquence est divisée par deux par rapport au signal C'. On peut obtenir des rapports de division différents en sortie du diviseur 17. On peut par exemple obtenir une division par 1, 2, 3 et 4 en réglant les interrupteurs Si et S2 de la manière indiquée par le tableau 2, ci- dessous: TABLEAU 2 Division par Si S2 1 haut haut 2 bas haut 3 haut bas 4 bas bas * On comprend que si on désire obtenir un rapport de fré- quence encore plus élevé au moyen du diviseur 17, on peut le faire en utilisant des interrupteurs supplémentaires (non représentés) dans le circuit 21, comme il est connu. Le diviseur programmable 17 est restauré par le signal K qui est transmis par la porte NON-OU 13 et la ligne 20. Le diviseur 17 peut en outre être restauré par l'impulsion de commande inversée D' qui provient du circuit 65, comme on l'a mentionné précédemment. Le signal de sortie K provenant du diviseur 17 est également appliqué par la porte OU-EXCLUSIF 79 au cir- cuit de bascules 80 qui est réalisé par une paire de bas- cules de type D interconnectées. Les bascules 80 reçoivent sur leurs entrées d'horloge respectives les signaux respec- tifs I et A' décrits précédemment. Les signaux de sortie L, M provenant des bascules 80 sont tous deux appliqués à la porte OU-EXCLUSIF 81, et le signal de sortie N de cette dernière est appliqué à la porte NON-ET 82. Le signal de sortie Q de la porte NON-ET 82, sur la ligne 9, représente le signal d'horloge parallèle décrit précédemment en rela- tion avec la figure 1. Ainsi, les portes respectives 79, 81, 82 et le circuit de bascules 80 correspondent conjoin- tement au circuit 67 de la figure 1, décrit précédemment, qui a pour fonction de fournir une impulsion d'horloge parallèle Q ayant une largeur qui correspond à celle de l'impulsion d'horloge série, pour permettre un bon fonc- tionnement du circuit. La description qui précède et le diagramme séquen- tiel de la figure 3 montrent que le circuit du mode de réa- lisation préféré génère en synchronisme une impulsion d'hor- loge parallèle Q pour chaque séquence de 24 impulsions d'horloge série A. Cependant, si on désire changer le nom- bre d'impulsions d'horloge série qui correspondent à un cycle d'horloge parallèle, on peut le faire aisément en prépositionnant le diviseur 17 au moyen du commutateur 21 de façon à avoir un rapport de division différent, corres- pondant à un nombre entier désiré d'impulsions de synchro- nisation de mot. 250 1 43 7 On emploie un circuit de commande 83 représenté sur la figure 2A pour fournir divers signaux de commande nécessaires au fonctionnement du convertisseur série- parallèle des figures 2A à 2D. Une porte NON-ET 173 du circuit de commande 83 reçoit sur une entrée le signal N décrit précédemment qui provient de la porte OU-EXCLUSIF 81 de la figure 2A, etelle reçoit sur son autre entrée le signal d'horloge série retardé A. On utilise une bascule de type D 178 pour appliquer sur les lignes 184, 185 des impulsions de sortie complémentaires respectives qui assu- rent la commutation nécessaire entre les décodeurs respec- tifs 26a et 26b pour donner un fonctionnement continu, comme il ressortira de la suite de la description. Le si- gnal d'horloge série inversé A' provenant de l'inverseur 77 représenté sur la figure 2A est en outre transmis par l'inverseur 174 et retardé par la ligne à retard 175, après quoi il est appliqué par la ligne 133 à l'entrée d'horloge 19 du compteur de bits parallèles 22 représenté sur la figure 2B. Le compteur 22 de la figure 2B compte de 1 à 16 impulsions d'horloge série. Chaque compte respec- tif provenant du compteur 22 et obtenu sur les lignes de sortie parallèles 25 est représenté par un nombre binaire distinct, à quatre bits: Pi, P2, P3, P4. Les comptes res- pectifs 1 à 16 provenant du compteur 22 sont appliqués par les lignes 25 aux entrées respectives connectées en parallèle de deux décodeurs interconnectés 26a, 26b, du type 4 lignes-16 lignes, qui correspondentconjointement au décodeur 26 de la figure 1. Le décodeur 26a est repré- senté sur la figure 2B et le décodeur 26b est représenté sur la figure 2C. Les décodeurs 26a, 26b reçoivent à par- tir du circuit de commande 83 les signaux de commande res- pectifs mentionnés précédemment sur les lignes 185, 184,. qui assurent la commutation nécessaire entre eux. Pour chaque compte reçu, l'un des décodeurs 26a, 26b fournit une impulsion de sortie sur une sortie respective 101 à 124. On comprend que les décodeurs interconnectés 26a, 26b ont un certain nombre de sorties séparées qui corres- pondent au nombre de bits sélectionné dans le mot de sortie parallèle, et qu'ils fournissent les signaux de sortie res- pectifs selon une séquence prédéterminée connue. Les figu- res 2B et 2C montrent qu'après que les signaux de sortie respectifs sont apparus sur la totalité des 16 sorties du décodeur 26a, sous l'action des comptes 1 à 16 du compteur 22, le décodeur 26b est commuté en fonction. Le compteur 22 compte ensuite à nouveau de 1 à 8 et, sous l'effet de ces derniers comptes, les sorties 117 à 124 du décodeur 26b fournissent des impulsions de sortie respectives. On n'utilise que huit sorties du décodeur 26b, en plus des 16 sorties du décodeur 26a, pour obtenir le total de 24 sorties. On peut donc employer les huit sorties restantes inutilisées du décodeur 26b pour des applications ayant une longueur de mot parallèle allant jusqu'à 32 bits. Dans le mode de réalisation préféré, le compteur 22 est restauré par le signal d'horloge parallèle Q décrit précé- demment, qui apparaît sur la ligne 9 de la figure 2A, après que les décodeurs 26a, 26b ont fourni séquentiellement 24 impulsions de sortie. Si on désire fournir un mot de sortie parallèle ayant une longueur supérieure à 32 bits, on peut interconnecter des décodeurs supplémentaires et les utiliser d'une manière similaire, indiquée par les décodeurs 26a, 26b dans le mode de réalisation préféré. Les figures 2B et 2C montrent que chaque sortie respective 101 à 124 des décodeurs 26a, 26b est connectée à une borne de validation d'entrée de données séparée 201 à 224, représentée par une entrée d'horloge respective de bascules J-K respectives 38 à 61. Ces dernières bascules constituent la première série de bascules de sortie décri- te ci-dessus en relation avec la figure 1. Chaque bascule J-K comporte une borne de sortie de données séparée respec- tive 301 à 324. Les données série B reçues sur la ligne 10 sur la figure 2B sont inversées par l'inverseur 87. Les données' inversées sont recombinées avec un signal d'horloge par la bascule 99 en utilisant le signal d'horloge série A' que l'inverseur 77 de la figure 2A applique sur la ligne 132. Le signal recombiné avec le signal d'horloge est retardé par 250 143 7 la ligne à retard 88. Les données inversées et retardées sont inversées une fois de plus par un inverseur respectif parmi les inverseurs parallèles 125 à 130 et elles sont appliquées simultanément sous forme de données B" aux en- trées J-K interconnectées 36 des premières bascules 38 à 61. On voit sur le diagramme séquentiel de la figure 3, en relation avec le schéma des figures 2A à 2C, que les don- nées B" ont été retardées d'une durée nécessaire pour que les fronts avant des impulsions d'horloge A tombent appro- ximativement au milieu des bits de données B". Ceci fait en sorte que les fronts des impulsions de sortie respec- tives Pl à P4 sur les lignes 25 provenant du compteur 22 qui indiquent les comptes de bits, coïncident également avec le milieu des impulsions de données B". Il en résulte que le front avant de la première impulsion de sortie qui apparaît sur la sortie 101 du décodeur 26a coïncide avec le milieu de l'impulsion de données série B", qui corres- pond au premier bit du mot d'entrée série, ce qui permet l'application du signal d'horloge au milieu de la cellule de données. De façon similaire, le front avant de la seconde impulsion de sortie qui apparaît sur la sortie 102 du décodeur 26a coïncide avec le milieu de la seconde im- pulsion de données du mot d'entrée série. Cette dernière séquence se répète pour les bits d'entrée série restants, jusqu'au bit 24 du mot d'entrée, pour lequel le milieu de l'impulsion d'entrée coïncide avec le front avant de l'im- pulsion de sortie qui est obtenue sur la sortie 124 du décodeur 26b représenté sur la figure 2C. Les impulsions de sortie respectives sur les sorties 101 à 124 des décodeurs 26a, 26b apparaissent sur les bornes de validation d'entrée de données séparées et respectives, 201 à 224, mentionnées précédemment, de la première série de bascules de sortie, qui sont constituées par les entrées d'horloge respectives des bascules J-K 38 à 61. Ainsi, lorsque les bits de données consécutifs B" apparaissent sur les entrées de données inter- connectées 36 de ces dernières bascules, un bit de données série particulier est introduit séquentiellement dans chaque bascule 38 à 61, sous l'effet du signal d'horloge. Les don- nées qui sont ainsi introduites par un signal d'horloge apparaissent séquentiellement sur les sorties respectives 301 à 324 des bascules 38 à 61, et simultanément, sur les entrées respectives 401 à 424 de la seconde série de bas- cules de sortie, constituées par les bascules de type D 138 à 161, ces entrées étant respectivement connectées aux sorties 301 à 324. Une fois que tous les bits de don- nées 1 à 24 ont été enregistrés et apparaissent sur les entrées 401 à 424 de la seconde série de bascules 138 à 161, l'impulsion d'horloge parallèle Q décrite précédem- ment, présente sur la ligne 9 de la figure 2A, est appli- quée sous la forme de l'impulsion Q', par l'inverseur 94 de la figure 2C, aux bornes de validation de sortie de données interconnectées et respectives, 96, de la seconde série de bascules respectives 138 à 161. Par conséquent, tous les bits de données enregistrés 1 à 24 apparaissent simultanément sur les sorties respectives 501 à 524 de la seconde série de bascules, comme le montre également le diagramme séquentiel de la figure 3, ce qui donne le mot de sortie parallèle. La description précédente montre que dans le convertisseur série-parallèle des figures 2A à 2D, les données d'entrée série B" sont appliquées aux bascules de sortie par un chemin de transmission de données direct, tandis que chaque bit de données d'entrée est introduit séquentiellement dans une bascule de sortie déterminée 38 à 61, sous l'effet d'une impulsion de sortie détermi- née présente sur une ligne respective 101 à 124, qui pro- vient du décodeur 26a, 26b. Ainsi, les emplacements res- pectifs des bits de données d'entrée sont connus à tout moment pendant le fonctionnement, et on peut aisément suivre et prélever un bit de données particulier, par exemple dans un but de recherche de défauts. Sur la figure 2C, le circuit de mise en forme d'impulsion est constitué par une-paire de bascules de type D 187 et par des portes 188 à 191. Le circuit 65 re- çoit sur la ligne Il l'impulsion de commande D fournie par le synthétiseur de signal 177, comme on l'a décrit précé- 250 143 7 demment en relation avec la figure 1. Le circuit 65 règle la largeur de cette dernière impulsion de façon qu'elle corresponde à un cycle d'horloge série. L'impulsion résul- tante D' qui provient de la porte 191 et qui apparaît sur la sortie 95 du circuit 65 de la figure 2C est appliquée à la porte 13 de la figure 2A. Ainsi, comme on l'a décrit précédemment en relation avec la figure 1, le diviseur de fréquence 17 est restauré par l'impulsion D' toutes les 2048 impulsions de synchronisation de mot, par l'inter- médiaire de la porte 13. L'impulsion D reçue sur la ligne 11 est également appliquée au circuit de retard 15 repré- senté sur la figure 2C, sous une forme comprenant une paire de bascules D, 192, suivies par un multivibrateur monostable 194. L'impulsion D est retardée de 24 cycles d'horloge série dans les bascules de type D 192 et elle apparaît en sortie de ces bascules sous l'effet de l'im- pulsion d'horloge parallèle Q décrite précédemment, qui est appliquée par la ligne 9 à l'entrée d'horloge des bascules 192. Le multivibrateur monostable 194 met en forme l'impulsion retardée pour donner une largeur d'im- pulsion désirée. Dans le mode de réalisation préféré, l'impulsion de commande résultante D" qui provient du mul- tivibrateur 194 est appliquée par la ligne 195 à un ordi- nateur (non représenté), en synchronisme avec le mot de sortie parallèle décrit précédemment, qui provient des sorties 501 à 524 de la seconde série de bascules de sor- tie 138 à 161, pour une utilisation ultérieure. La description précédente montre que dans le convertisseur série-parallèle de l'invention, une bascule de sortie particulière est affectée à chaque bit du mot de sortie parallèle, et les bits de données successifs sont enregistrés séquentiellement dans les bascules de sortie. On peut changer d'une manière relativement simple la longueur du mot d'entrée série ou du mot de sortie paral- lèle, tandis que les chemins de transmission de données, dans le dispositif, du premier bit et des bits suivants du mot de sortie parallèle, demeurent inchangés. Lorsque le fonctionnement est interrompu, les positions de bit res- pectives et les chemins de transmission de données ne sont pas perturbés dans le dispositif de l'invention. Il va de soi que de nombreuses modifications peu- vent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Convertisseur série-parallèle recevant des impulsions d'horloge série (A), des bits de données série (B) synchrones par rapport aux impulsions d'horloge série, et des impulsions de synchronisation de mot série (C) synchrones avec un nombre connu de bits de données série consécutifs'qui forment un mot d'entrée série, caracté- risé en ce qu'il comprend, en combinaison: (a) un élément (16) qui reçoit les impulsions de synchronisation de mot série (C) et qui génère une impulsion d'horloge parallèle sous l'effet d'un nombre entier d'impulsions de synchro- nisation de mot série, et en synchronisme avec ces der- nières; (b) un compteur (22) qui comporte une entrée destinée à recevoir les impulsions d'horloge série et une sortie destinée à fournir en synchronisme un compte res- pectif, sous l'effet de chaque impulsion d'horloge série reçue, et ce compteur est branché de façon à être restau- ré par l'impulsion d'horloge parallèle; (c) un décodeur (26) qui comporte une entrée destinée à recevoir le compte que fournit le compteur (22) et qui comporte un ensemble de sorties séparées (101-124), chacune d'elles étant connectée de façon à fournir un signal de sortie séparé sous l'effet de chaque compte et en synchronisme avec ce dernier; et (d) un ensemble d'éléments d'enregistrement de sortie (38-61; 138-161), chacun d'eux comportant une borne de validation d'entrée de données séparée (201- 224) branchée à une sortie séparée du décodeur (26) et chacun d'eux comportant une borne de sortie de données séparée (501-524), et cet ensemble d'éléments d'enregistrement de sortie comporte des bornes d'entrée de données interconnec- tées (36) destinées à recevoir simultanément les bits de données série, et des bornes de validation de sortie de données interconnectées (96) destinées à recevoir respec- tivement et simultanément l'impulsion d'horloge parallèle, chaque élément d'enregistrement de sortie est branché de façon à enregistrer un bit de données série particulier reçu par cet élément en coïncidence avec un signal de sortie séparé particulier provenant du décodeur (26) et l'ensemble d'éléments d'enregistrement de sortie sont bran- chés de façon à appliquer simultanément les bits de données enregistrés aux sorties séparées (501-524) sous la forme d'un mot de sortie parallèle, .sous l'effet de la réception de l'impulsion d'horloge parallèle, et en synchronisme avec elle. 2. Convertisseur série-parallèle selon la reven- dication 1, caractérisé en ce que l'élément (16) qui génè- re une impulsion d'horloge parallèle comprend un diviseur de fréquence synchrone (17). 3. Convertisseur série-parallèle selon la reven- dication 2, caractérisé en ce que l'élément (16) qui génè- re une impulsion d'horloge parallèle comprend en outre un sélecteur de longueur de mot parallèle (21) qui est branché au diviseur de fréquence synchrone (17) de façon à régler son rapport de division pour qu'il corres- ponde au nombre entier d'impulsions de synchronisation de mot série. 4. Convertisseur série-parallèle selon la reven- dication-3, caractérisé en ce que le sélecteur de longueur de mot parallèle (21) est un commutateur réglable. 5. Convertisseur série-parallèle selon la reven- dication 1, caractérisé en ce que l'ensemble d'éléments d'enregistrement de sortie comprend un ensemble de pre- mières bascules -de sortie (38-61) et de secondes bascules de sortie (138161), chaque première bascule de sortie comporte une borne d'entrée d'horloge (201-224) qui corres- pond à la borne de validation d'entrée de données séparée de l'élément d'enregistrement, une borne de sortie de don- nées (301-324) branchée à une borne d'entrée de données respective (401424) d'une seconde bascule de sortie, les bornes d'entrée de données respectives (36) desupremières bascules de sortie sont interconnectées de façon à corres- pondre à celles des éléments d'enregistrement de sortie, chaque seconde bascule comporte une borne de sortie de don- nées séparée (501-524) qui correspond à celle des éléments d'enregistrement de sortie et comporte des bornes d'entrée d'horloge interconnectées (96) qui correspondent aux bornes 2 5 0 1 4 3 7 de validation de sortie de données des éléments d'enregis- trement de sortie. 6. Convertisseur série-parallèle selon la reven- dication 5, caractérisé en ce que le nombre des premières bascules de sortie (38-61) et des secondes bascules de sortie (138-161) correspond au nombre des bits de données enregistrés qui forment le mot de sortie parallèle. 7. Convertisseur série-parallèle selon la reven- dication 6, caractérisé en ce que les premières bascules de sortie sont des bascules de type J-K et les secondes bascules de sortie sont des bascules de type D. 8. Convertisseur série-parallèle recevant des impulsions d'horloge série (A), des bits de données série (B) synchrones par rapport aux impulsions d'horloge série, et des impulsions de synchronisation de mot série (C) syn- chrones par rapport à chaque premier bit de données série d'un nombre connu de bits de données série consécutifs formant un mot d'entrée série, caractérisé en ce qu'il comprend, en combinaison: (a) un diviseur de fréquence synchrone (17) qui est branché de façon à recevoir les impulsions de synchronisation de mot série et à fournir une impulsion d'horloge parallèle, en synchronisme avec un nombre entier des impulsions de synchronisation de mot série; (b) un compteur binaire (22) qui est branché de façon à recevoir les impulsions d'horloge série et à four- nir en réponse un compte respectif, en synchronisme avec ces impulsions, ce compteur comportant une borne de res- tauration qui est branchée de façon à recevoir l'impulsion d'horloge parallèle; (c) un décodeur (26) qui comporte une entrée branchée de façon à recevoir le compte et qui comporte un certain nombre de sorties séparées, (101-124), chacune.d'elles étant branchée de façon à fournir un signal de sortie séparé sous l'effet de chaque compte; et (d) un certain nombre de premières bascules de sortie (38-61) et de secondes bascules de sortie (138-161), et chaque pre- mière bascule de sortie comporte une borne de validation d'entrée de données séparée (201-224) qui est branchée à une sortie séparée (101-124) du décodeur, une borne de sor- tie de données séparée (301-324) et des bornes d'entrée de données interconnectées (36) qui sont branchées de façon à recevoir simultanément les bits de données série, cha- que seconde bascule de sortie comporte une borne d'entrée de données séparée (401-424) qui est branchée à la borne de sortie de données (301-324) de l'une des premières bas- cules de sortie, une borne de sortie de données séparée (501-524) et des bornes de validation de sortie de données interconnectées (93) qui sont branchées de façon à recevoir simultanément l'impulsion d'horloge parallèle, chaque pre- mière bascule de sortie (38-61) est branchée de façon à enregistrer un bit de données série particulier reçu simultanément à un signal de sortie séparé correspondant provenant du décodeur (26), et chaque seconde bascule de sortie (138-161) est branchée de façon à appliquer un bit de données enregistré sur sa borne de sortie de données (501-524) sous l'effet de la réception de l'impulsion d'horloge parallèle. 9. Convertisseur série-parallèle selon la reven- dication 8, caractérisé en ce que les premières bascules de sortie (38-61) sont des bascules de type J-K et les secondes bascules de sortie (138161) sont des bascules de type D. 10. Convertisseur série-parallèle selon la reven- dication 8, caractérisé en ce qu'il comprend en outre un élément (21) destiné au réglage du rapport de division du diviseur de fréquence synchrone, pour le faire corres- pondre au nombre entier d'impulsions de synchronisation de mot série. 11. Convertisseur série-parallèle selon la reven- dication 10, caractérisé en ce que l'élément de réglage du rapport de division (21) est constitué par des inter- rupteurs réglables.