La présente invention concerne un amplificateur de signaux logiques et, plus particulièrement, un amplificateur ayant un circuit entrée à faible consommation et un circuit de sortie à débit élevé destiné à recevoir des signaux logiques issus d'une source à faible puissance de sortie et à les diffuser vers un grand nombre de récepteurs éventuellement distants. L'amplificateur de l'invention est notamment prévu pour & re utilisé dans des équipements volumineux et denses où un des problèmes les plus importants est la dissipation thermique que lton essaie de contenir dans d'étroites limites permettant de se dispenser d'une ventilation forcée. Ces équipements, encore à l'étude, utiliseront principalement des composants électroniques à effet de champ dont la résistance d'entrée peut entre pratiquement infinie, mais dont l'impédance de sortie demeure relativement élevée et la fréquence de coupure relativement basse. Un amplificateur employé dans un tel contexte devra donc réclamer une puissance aussi faible que possible à la source qui le commande (limitation de la dissipation) tout en fournissant sur- sa sortie un débit élevé sous une faible impédance (pour pouvoir commander lui-m8me un grand nombre de récepteurs). En m8me temps il devra répondre rapidement aux signaux d'entrée et fournir des signaux de sortie à fronts raides, pour ne pas dégrader les performances de l'équipement dans lequel il est employé. I1 devra enfin posséder une bonne immunité à ltégard des parasites reçus à son entrée, tout en évitant que des parasites puissent affecter son circuit de sortie. La présente invention a pour objet un amplificateur répondant de façon particulièrement satisfaisante à toutes ces exigences. L'amplificateur de l'invention est essentiellement caractérisé par le fait qu'il comprend un étage d'entrée à découplage en continu transmettant seulement les variations du signal logique d'entrée, un étage à mémoire dont ltétat est conditionné par lesdites variations du signal d'entrée-et un étage de sortie commandé par étage à mémoire et reproduisant sur sa sortie, avec la puissance désirable, le signal logique d'entrée. Selon une autre caractéristique de l'invention, ledit étage d'entrée comprend deux voies, l'une d'elles comportant un premier condensateur et un premier transistor bipolaire prévu pour transmettre audit étage à mémoire une variation positive du signal d'entrée, l'autrevoie comprenant un deuxième condensateur et un deuxième transistor bipolaire prévu pour transmettre à l'étage à mémoire une variation négative du signal d'entrée. En dehors des périodes où le signal d'entrée varie, ces deux transistors sont bloqués et isolent l'entrée de étage à mémoire. Selon une autre caractéristique de l'invention, ledit étage à mémoire comprend au moins un transistor à effet de champ à grille isolée et les variations, soit positives soit négatives du signal d'entrée fournissent des charges électrostatiques à sa grille, charges qui sont conservées entre deux variations du signal d'entrée, pratiquement sans pertes, puisque les transistors bipolaires sont alors bloqués, et qui conditionnent l'état du transistor à effet de champ, conducteur ou non, lequel reproduit le signal logique d'entrée. Dans un mode de réalisation préféré de l'invention, cet étage à mémoire est formé par une paire de transistors à effet de champ complémentaires, l'-un d'entre eux étant toujours conducteur. Selon une autre caractéristique de l'invention, ledit étage de sortie comprend au moins un transistor bipolaire de sortie. Dans un mode de réalisation préféré, cet étage de sortie sera constitué par une paire de transistors bipolaires de sortie complémentaires, l'un d'entre eux étant toujours conducteur. Les différents objets et caractéristiques de l'invention seront maintenant exposés dans la description qui va suivre, faite à titre d'exemple non limitatif, en se reportant à la figure annexée qui représente un exemple de réalisation de l'invention. Sur la figure, l'exemple de réalisation de l'amplificateur de l'invention possède une entrée E, un étage d'entrée EE, un étage à mémoire EM, un étage de sortie ES et une sortie S. L'entrée E est polarisée à un potentiel positif +VI, à travers une résistance Ri de valeur relativement forte pour ne pas être cause d'une consommation superflue. Une source de signaux logiques non représentée fournit sur entrée E soit un signal de niveau 1, positif voisin de +V1, soit un signal de niveau 0, positif également, mais voisin du niveau de référence, la masse. L'entrée E est connectée directément aux bases de deux transistors bipolaires complémentaires d'entrée Tt (NPN) et T2 (PNP) dont les émetteurs sont réunis, tandis que le collecteur du transistor Ti est polarisé au potentiel V1 et que celui du transistor T2 est polarisé à la masse. S'il existe une différence de potentiel quelconque entre les émetteurs de ces deux transistors et leurs bases, l'un d'entre eux conduit et fournit un courant tel que cette différence de potentiel tend à s'annuler (à la tension de seuil base-émetteur YBE près, que l'on peut négliger car elle ne joue aucun rôle). Pratiquement, les émetteurs des transistors Ti et T2 suivent leurs bases et ces transistors sont là pour apporter un gain de courant et une augmentation de l'impédance d'entrée. L'étage d'entrée EE comprend ensuite deux condensateurs C1 et C2 et deux transistors bipolaires complémentaires T3 (PNP) et T4 (NPN), ainsi que deux paires de diodes Dl, D2 et D3, D4. Les condensateurs Ct et C2 sont respectivement connectés entre les émetteurs couplés des transistors T1-T2 et les émetteurs indépendanis des transistors T3 et T4. Ils ont pour raie de faire apparaître les variations du signal d'entrée. Le transistor T3 à sa base polarisée à un potentiel positif iV2, tandis que la base du transistor T4 est à la masse. Les collecteurs de ces deux transistors sont réunis pour attaquer l'étage à mémoire EM.Les diodes Dt et D2, connectées entre la base et l'émetteur du transistor T3, pourront conduire lorsque celui-ci sera bloqué. De m8me, les diodes D3 et D4, connectées entre la base et l'émetteur du transistor T4 pourront conduire lorsque ce dernier sera bloqué. Si le signal d'entrée, reçu en E et reproduit sur les émetteurs des transistors T1-T2, est stationnaire, au niveau 0 par exemple, le condensateur C1 est chargé et ne laisse plus passer aucun courant, de sorte que le transistor T3 est bloqué. Le potentiel de son émetteur, au point P, est égal au potentiel +V2, diminué des tensions de seuil additionnées des diodes D1 et D2, potentiel que l'on désignera par V2-vs. La situation est alors semblable en ce qui concerne le condensateur C2 (chargé) et le transistor T4 (bloqué). On supposera que le potentiel au point Q est égal à la masse, hypothèse qui sera vérifiée par la suite. On supposera maintenant que le signal entrée passe au niveau 1. Bien entendu, le changement de niveau ntest pas instantané mais se présente sous la forme d'une variation progressive dans un intervalle de temps au demeurant assez court, 30 ns par exemple. Au début de cette variation qui est retransmise à travers les condensateurs C1 et C2, rien ne se produit, En effet, le potentiel au point P doit remonter de V2-vs jusqu'à +V2, avant que le transistor T3 puisse devenir conducteur (et méme au-delà si l'on tient compte de la tension de seuil VBE). Le potentiel au point Q doit remonter de la masse à une valeur +vs égale aux tensions de seuil additionnées des diodes D3 et D4 (identiques à celles des diodes D1 et D2), avant que ces diodes puissent devenir conductrices. Cette insensibilité de l'amplificateur aux signaux d'entrée ne dépassant pas la valeur (vs) correspondant aux tensions de. seuil additionnées des diodes Dt-D2 ou D3-D4, comme on le verra par la suite, lui apporte une immunité correspondante à ltégard des bruits, laquelle peut etre ajustée selon les besoins (choix des diodes et, si besoin est, de leur polarisation). Ce seuil d'immunité étant franchi, le transistor T3 devient conducteur et fournit brusquement un potentiel sensiblement égal à +V2 à la sortie de l'étage EE. Pendant ce temps, les diodes D3-D4 sont devenues conductrices, mais le transistor T4 est resté bloqué. Tant que dure la variation progressive du niveau d'entrée, un courant circule à travers C1, T3 et à travers C2, D3-D4. Ensuite2 le potentiel d'entrée se fixe à une valeur voisine de +Vî correspondant au niveau logique 1. Le courant se maintient à travers Cl, T3 et à travers C2, D3-D4, gsqutà ce que les condensateurs Ct et C2 soient chargés, ce qui demande un temps relativement bref, 20 ou30ns par exemple, les capacités de ces condensateurs ayant été choisies en conséquence. Dès cet instant, l'amplificateur cesse de demander du courant à la source du signal logique d'entrée. il cesse aussi d'en consommer lui-meme au niveau des transistors T1 et T2. Le potentiel du point P est alors sensiblement égal à la tension +V2. Le potentiel du point Q est égal à vs, tensions de seuil additionnées des diodes D3 et D4. Ultérieurement ,il peut se produire un nouveau changement de niveau à l'entrée, du niveau logique 1 au niveau logique 0, donnant lieu à une variation négative du potentiel d'entrée. Tant que la variation n'aura pas couvert une différence de potentiel égale à vs, aucun effet n'en résultera dans l'amplificateur, les diodes Dî-D2 et le transistor T4 restant bloqués. Ensuite, les diodes D1-D2 deviendront conductrices, ce qui fixera le potentiel du point P à la valeur V2-vs, en accord avec l'hypothèse initiale. Le transistor T3 demeure bloqué. En mdme temps, le transistor T4 devient conducteur, ce qui fixe le potentiel du point Q sensiblement à la masse, toujours en accord avec l'hypothèse initiale. De plus, le transistor T4 étant conducteur, la masse est fournie sur la sortie de l'étage BE. Lorsqu'enfin, le potentiel d'entrée s'est stabilisé au niveau 0, les condensateurs C1 et C2, après titre chargés, font qu'aucun courant ne circule plus dans les circuits d'entrée de l'amplificateur. L'étage à mémoire EM est constitué simplement d'une paire de transistors complémentaires à effet de champ, du type MOS par exemple, T5(canal P) et T6 (canal N). Comme on peut le voir sur la figure, les grilles de ces deux transistors sont réunies et commandées par la sortie de l'étage EE. La source du transistor T5 et son substrat sont polarisés au potentiel +V2, tandis que la source et le substrat du transistor T6 sont à la masse. Les drains des deux transistors sont réunis et commandent la sortie de étage EM. Les grilles des transistors T5 et T6 peuvent entre considérées comme des armatures de condensateurs de très-petites valeurs, en raison de la qualité de leur isolement par rapport au substrat. Par conséquent, lorsque le transistor T3 de ltétage EE conduit, ces grilles se chargent positivement et en un temps quasinul. Le transistor T6 devient conducteur et l'étage EM fournit la masse sur sa sortie vers lrétage ES. Ensuite, le transistor T3 est bloqué. Les grilles des transistors T5 et T6 sont isolées. La charge positive quelles ont reçue est maintenue et le transistor T6 demeure conducteur, jusqutà la prochaine variation du signal d'entrée de l'amplificateur. Lorsque le transistor T4 est ensuite rendu conducteur, les grilles des transistors T5 et T6 sont chargées à la masse. Le transistor T5 devient conducteur tandis que le transistor T6 se bloque et l'étage EM fournit un signal positif sur sa sortie vers l'étage ES. Le transistor T4 se bloque un peu plus tard ; les grilles des transistors T5 et T6 sont isolées et conservent leur charge. Le transistor T5 demeure conducteur. Finalement, l'étant de l'étage à mémoire EM, commandé par des signaux issus des variations du signal d'entrée, reproduit ce signal d'entrée, en l'inversant, en vue de la commande de ltétagedesortieES. L'étage de sortie ES est constitué simplement d'une paire de transistors bipolaires complémentaires, T7 (NPN) et T8 (PNP). Les bases de ces transistors sont réunies et sont commandées par la sortie de l'étage EM. Le collecteur du transistor T7 est polàrisé au potentiel +V2 et celui du transistor T8 à la masse. Les émetteurs de ces transistors sont réunis pour commander la sortie S, à travers une résistance de limitation de courant R2, de faible valeur, vers un nombre élevé de récepteurs (flèche de multiplage). La paire de transistors T7-T8 est disposée de la meme façon que la paire de transistors T1-T2. il s'agit d'un montage dans lequel les émetteurs "suivent les bases, les transistors apportant un gain de courant et un abaissement d'impédance à ltégaS du circuit de sortie, ce qui permet de conserver la forme, aux fronts raides, des signaux fournis par étage EM, tout en alimentant de nombreux circuits éventuellement capacitifs. Le signal de sortie de l'étage ES, tout comme celui de l'étage EM, reproduit le signal d'entrée, en l'inversant. En pratique, toutefois, la sortie S commandera des équipements dont les circuits d'entrée possèderont les mêmes caractéristiques que le circuit d'entrée EE du présent amplificateur. Ces équipements demanderont du courant pendant un court intervalle de temps après un changement de niveau du signal à la sortie S. Ensuite, le courant demandé diminuera jusqu'à stannuler. Toutefois, la charge conservée par les grilles des transistors à effet de champ T5 et T6 continuera à permettre la conduction de l'un d'entre eux (T5, par exemple) et, par suite, du transistor bipolaire correspondant (T7, par conséquent).Au cas où un parasite tendrait à écarter la sortie S du niveau qui lui a été communiqué en début de signal (+V2, selon l'exemple choisi), immédiatement, ces transistors (T5 et T7) redeviendraient conducteurs pour maintenir la sortie S at niveau défini par l'information stockée dans l'étage EM, ce qui contribue efficacement à la suppression des parasites affectant les circuits commandés par la sortie S. Vis-à-vis de la sortie S, l'étage ES offre donc toujours un trajet à faible impédance qui empoche que des parasites éventuels puissent avoir une action durable, voire cumulative, sur les récepteurs commandés par le présent amplificateur. il est bien évident que la description qui précède n'a été donnée qu'à titre d'exemple non limitatif et que de nombreuses variantes peuvent entre envisagées sans sortir pour autant du cadre de l'invention. REVENDICATIONS 1. Amplificateur de signaux logiques caractérisé par le fait qulil comprend un étage d'entrée à découplage en continu transmettant seulement les variations du signal logique entrée, un étage à mémoire dont l'état est conditionné par lesdites variations du signal d'entrée et un étage de sortie commandé par l'étage à mémoire et reproduisant sur sa sortie, avec la puissance désirable, le signal logique d'entrée. 2. Amplificateur tel que défini en t et caractérisé par le fait que ledit étage d'entrée comprend deux voies de signal, l'une d'elles comprenant un premier condensateur et un premier transistor bipolaire prévu pour transmettre audit étage à mémoire une variation positive du signal d'entrée, l'autre voie comprenant un deuxième condensateur et un deuxième transistor prévu pour transmettre à l'étage à mémoire une variation négative du signal d'entrée. 3. Amplificateur tel que défini en 1 et caractérisé par le fait que ledit étage à mémoire comprend au moins un transistor à effet de champ à grille isolée, dont la grille est commandée par les deux voies de étage d'entrée qui lui fournissent des charges électrostatiques correspondant aux variations du signal dtentrée, ces charges étant conservées entre deux variations, de sorte que l'étant de ce transistor à effet de champ reproduit le signal logique d'entrée. 4. Amplificateur tel que défini en 3 et caractérisé par le fait que Itétage à mémoire comprend une paire de transistors à effet de champ complémentaires dont les grilles et les drains sont respectivement reliés, les sources étant polarisées par des potentiels opposés, l'un des deux transistors de cette paire étant toujours conducteur. 5. Amplificateur tel que défini en 3 et caractérisé par le fait que ledit étage de sortie comprend au moins un transistor bipolaire de sortie. 6. Amplificateur tel que défini en 5 et caractérisé par le fait que étage de sortie comprend une paire de transistors bipolaires complémentaires dont les bases et les émetteurs sont respectivement reliés, les collecteurs étant polarisés par des potentiels opposés, l'un des deux transistors de cette paire étant toujours conducteur. 7. Amplificateur tel que défini en 2 dans lequel le transistor bipolaire de chaque voie est monté en base commune et au moins une diode convenable polarisée est prévue en parallèle sur son émetteur, de sorte que, lors d'une variation du niveau du signal d'entrée dans un sens, ce soit la diode qui conduise et amène un potentiel de protection au condensateur qui le conservera et, lors d'une variation ultérieure du niveau du signal d'entrée dans l'autre sens, ce soit le transistor qui conduise, mais seulement si cette dernière variation a une amplitude supérieure audit potentiel de protection.