La présente invention concerne les circuits de mémoire numérique et plus particulièrement les. circuits de mémoire pour calculateurs qui utilisent comme éléments de mémoire des transistors à effet de champ, à électrode de commande ou gâchette isolée et 5 à seuil variable. Dans les brevets français Nos 1 581 580 et 69-3^ 923 sont décrits divers types d'éléments de mémoire à transistors à effet de champ à électrode de commande isolée et à seuil de conduction variable. Chaque élément est constitué par un transistor à effet de 10 champ, à électrode de commande ou gâchette isolée et à seuil variable, dont le seuil de conduction peut être modifié électriquement en appliquant entre l'électrode de commande ou gâchette et le support une tension de polarité binaire qui dépasse une amplitude finie prédéterminée. La polarité de la tension détermine le 15 sens dans lequel le seuil est modifié. Lors de l'application à l'électrode de commande ou gâchette d'une tension d'interrogation fixe présentant une valeur comprise entre les seuils de conduction à valeurs binaires, l'état binaire du transistor peut être détecté en contrôlant l'amplitude du courant entrée-sortie résultant. 20 L'amplitude de la tension d'interrogation n'est pas suffisante pour modifier le seuil de conduction pré-existant de sorte qu'on obtient une lecture non destructive. La valeur des éléments de mémoire à transistors à aeuil variable tient en partie au fait qu'ils sont totalement compatibles 25 avec l'utilisation des techniques de fabrication des circuits microélectroniques intégrés et des dispositifs utilisés dans les calculateurs numériques. Des circuits de mémoire connus utilisant des éléments de mémoire à transistors à seuil variable du type précité sont suscep-30 tibles de conserver des informations binaires en mémoire pendant des intervalles de temps considérables. Le réseau ou la matrice de mémoire selon l'invention permet d'emmagasiner les informations binaires pendant des intervalles de temps qui dépassent de loin les intervalles de temps associés aux circuits connus. 35 L'invention est matérialisée dans un circuit de mémoire numé rique caractérisé en ce qu'il comprend un réseau ou une matrice de rangées et de colonnes d'éléments de mémoires formés sur un support commun, chacun des éléments de mémoire comprenant un 71 21435 2 2095257 transistor à effet de champ, à électrode de commande ou gâchette isolée et à seuil variable, comportant des électrodes d'entrée et de sortie et une électrode de commande ou gâchette séparée du support par un isolant de gâchette, un dispositif destiné à éta-5 blir ou faire passer tous les transistors à un premier seuil, un dispositif destiné à établir ou faire passer des transistors sélectionnés à un second seuil de polarité opposée en fonction de l'information devant être emmagasinée, un dispositif destiné à appliquer un potentiel d'échantillonnage aux bornes de l'isolant 10 de gâchette de tous les transistors d'une rangée sélectionnée, le potentiel d'échantillonnage présentant une polarité telle qu'il détermine un canal ou trajet conducteur dans les transistors qui restent au niveau de leur premier seuil, un dispositif destiné à appliquer une tension de polarisation aux électrodes d'entrée de 15 tous les transistors pendant l'existence ou l'apparition du potentiel d'échantillonnage, un dispositif destiné à faire passer un courant d'entrée-sortie à travers ceux des transistors dans lesquels est formé un canal ou trajet de conduction en réponse à la tension de polarisation, un dispositif destiné à détecter 20 l'apparition ou l'existence d'un courant entrée-sortie dans un transistor donné, et un dispositif destiné à appliquer un potentiel de rétablissement ou de retour à l'état initial aux transistors de la rangée sélectionnée après l'application d'une impulsion d'échantillonnage, le potentiel de rétablissement ou de 25 retour à l'état initial présentant une amplitude qui est égale et opposée à celle du potentiel d'échantillonnage. Le temps de stockage effectif ou de maintien en mémoire d'un circuit selon l'invention est prolongé grâce au fait que l'on prévoit le dispositif destiné à rétablir le potentiel ou la charge 30 appliquée à l'isolant de gâchette de l'un des transistors à seuil variable chaque fois qu'une information est lue ou extraite de ce transistor à seuil variable. L'invention sera mieux comprise à l'aide de la description suivante d'un mode de réalisation d'un circuit de mémoire numé-35 rique donné à titre d'exemple et en se référant aux dessins annexés parmi lesquels : La fig. 1 est une représentation schématique du circuit de mémoire selon l'invention. 71 21435 3 2095257 Les fig. 2a et 2b représentent schématiquement la structure matérielle du circuit visible sur la fig. 1, la fig. 2b étant une vue en coupe prise suivant la ligne 2b-2b de la vue de dessus 2a. 5 La fig. 3 est un diagramme montrant les relations ou modifi cations de tension qui apparaissent pendant le fonctionnement du circuit visible sur la fig. 1. Le circuit visible sur la fig. 1 est un circuit de mémoire à deux mots de deux bits qui comprend deux éléments de mémoire 10 11 et 13 utilisés pour stocker des informations contenues dans un premier mot. Deux éléments de mémoire supplémentaires 15 et 17 sont utilisés pour emmagasiner des informations contenues dans un second mot. Chaque élément de mémoire 11, 13, 15 ou 17 est constitué respectivement par un transistor à effet de champ, 15 à électrode de commande ou gâchette isolée et à seuil variable 19, 21, 25 ou 27. Les électrodes de commande ou gâchettes des transistors 19 et 21 sont connectées directement à un conducteur de mot 23 (Wl). Les transistors à seuil variable 25 et 27 ont leurs électrodes de commande ou gâchettes connectées 20 directement à un conducteur de mot29(W2). Les électrodes de sortie des transistors 19 et 21 sont couplées capacitivement au conducteur de mot 23 par l'intermédiaire de deux condensateurs 31 et 33 respectivement, alors que les électrodes de sortie des transistors 25 et 27 sont couplées capacitivement au 25 conducteur de mot 29 par l'intermédiaire de deux condensateurs 35 et 37 respectivement. Les électrodes d'entrée des transistors à seuil variable 19 et 25 sont connectées à un conducteur de bit 39 (Bl) alors que les électrodes d'entrée des transistors à seuil variable 21 et 27 sont connectées à un con-30 ducteur de bit 4l (B2). Les supports de tous les transistors 19, 21, 25 et 27 sont connectés à un conducteur de support 43 (Sub). Dans le circuit particulier visible sur la fig. 1, les transistors 19 et 21 sont disposés selon une rangée de manièee 35 à emmagasiner un premier mot Wl. Les transistors 25 et 27 sont disposés selon une seconde rangée de manière à emmagasiner les bits d'un second mot W2. Les transistors 19 et 25 sont disposés selon une première colonne de manière â emmagasiner le 71 21435 4 2095257 premier bit B1 des mots devant être emmagasinés et les transistors 21 et 27 sont disposés selon une seconde colonne de manière à emmagasiner le second bit B2 des mots devant être emmagasinés. 5 Les tensions devant être appliquées aux éléments de mémoire 11, 13, 15 et 17 sont obtenues à partir d'un circuit logique 45. Les tensions appliquées aux conducteurs de mots Wl et W2 sont fournies par une source de mots 47. Les tensions de support sont appliquées à partir d'une source de support 49 et les ten-10 sions de bits sont appliquées à partir d'une source de bits 51. Un circuit d'horloge ou de rythme 53 détermine le minutage ou la synchronisation des tensions devant être appliquées au réseau ou à la matrice constituant le circuit de mémoire à partir des sources de mots, de supports et de bits 47, 49 et 51. Le 15 minutage et l'amplitude des impulsions des tensions appliquées à partir des diverses sources seront décrits ci-après. Les fig. 2a et 2b montrent comment un réseau ou une matrice formant un circuit de mémoire typique du type représenté sur la fig. 1 peut être réalisée sous la forme d'un circuit intégré. 20 Un support comprend une partie 55 du type N formée sur une partie massive 57 du type P. Des tronçons de sortie 59 et 6l et des tronçons d'entrée 63 et 65 sont diffusés dans la partie 55 de type N à l'aide de techniques connues. Une couche isolante 67 est ensuite déposée sur la partie 55 de type N 25 et une électrode métallique 69 est déposée sur l'isolant. Deux régions isolantes 71 et 73 sont formées de manière à isoler le réseau de mémoire par rapport aux dispositifs environnants. Les transistors à effet de champ et à seuil variable comprennent ordinairement une double couche isolante 67 comme décrit 30 dans les brevets français précités 1 581 580 et 69-34 923. Les électrodes de sortie sont couplées capacitivement à l'électrode métallique 69 à travers la couche isolante 67. Les électrodes d'entrée sont connectées directement aux conducteurs de bits B1 et B2. Les électrodes de commande ou gâchette sont formées par 35 les sections en creux 75 et 77 de l'électrode 69. Si on se réfère à la fig. 3, celle-ci représente un diagramme de minutage ou synchronisation montrant les relations entre tensions qui peuvent être utilisées lors du fonctionnement du circuit 71 21435 5 2095257 visible sur la fig. 1. Le diagramme visible sur la fig. 3 montre un cycle d'écriture ou d'enregistrement WR permettant d'emmagasiner des informations dans les éléments de mémoire du réseau ou de la matrice constituant le circuit et un cycle de lecture 5 ou d'extraction RE en deux parties permettant d'extraire ou de lire des informations à partir du réseau ou de la matrice. Les diverses tensions appliquées aux éléments à transistors à seuil variable sont fournies par les sources prévues dans le circuit logique 45 visible sur la fig. 1. Les intervalles de 10 temps correspondant à l'application de ces tensions sont déterminés par le circuit d'horloge 53 visible sur la fig. 1. Les tensions appliquées aux divers éléments pendant le cycle d'écriture ou d'enregistrement WR sont appliquées pendant des intervalles de 10 millisecondes comme le montre la fig. 3. Les 15 diverses tensions appliquées pendant le cycle de lecture ou d'extraction RE le sont pendant des intervalles de 0,5 microseconde. La conception du circuit logique 45 est parfaitement claire et ne nécessite aucune explication supplémentaire. Le fonctionnement du réseau ou de la matrice de mémoire peut être 20 compris en se référant à la représentation schématique de la fig. 1 en même temps qu'au diagramme de minutage ou synchronisation de la fig. 3. A titre d'exemple, on suppose qu'un UN binaire doit être enregistré ou écrit dans l'élément de mémoire 13. En bref, cet 25 enregistrement nécessite trois étapes ou stades pendant la période d'écriture WR : 1. Pendant la période on fait passer tous les éléments de mémoire à l'état ZERO. 2. Pendant la période on fait passer l'élément de mé-30 moire 13 à l'état UN et on laisse les éléments 11, 15 et 17 à l'état ZERO. 3. Pendant la période on fait passer ou on excite le modèle de bit désiré dans le mot 2 et on laisse le mot 1 sans modification. 35 Ces trois stades peuvent être réalisés de la manière sui vante : Pendant l'intervalle de temps T^, la mémoire est préparée pour un cycle d'écriture ou d'enregistrement WR en effaçant ou en vidant d'abord chaque élément de mémoire. Ce résultat est 71 21435 6 2095257 obtenu en mettant les conducteurs de mots Wl et W2 au potentiel de la masse. Les conducteurs de support Sub et de bit B1 et B2 reçoivent alors un potentiel de -60 volts. Du fait que toutes les tensions d'isolant de gâchettè sont prises par réfé-5 rence à la tension existant au niveau de la face commune avec le support, on obtient ainsi un potentiel de +60 volts appliqué à travers l'isolant de gâchette de chaque transistor à seuil variable 19, 21, 25 et 27- Les condensateurs 31, 33, 35 et 37 associés à chacun des éléments de mémoire bloquent la circulation du cou-10 rant continu provenant des conducteurs de mots 23 et 29 pendant cette partie du cycle.Après l'application des tensions précitées, le seuil de chacun des transistors à seuil variable 19, 21, 25 et 27 est établi à la valeur de seuil positive. Pendant la période de temps T2, le modèle de bit désiré pour 15 le mot Wl est introduit dans les éléments de mémoire 11 et 13. Il y a lieu de se souvenir que l'élément de mémoire 11 doit emmagasiner une valeur binaire ZERO et que l'élément de mémoire 13 doit emmagasiner une valeur binaire UN, et de se rappeler également qu'une valeur binaire ZERO est représentée par vin 20 phénomène de conduction s'effectuant pendant le cycle de lecture ou d'extraction RE alors qu'une valeur binaire UN est représentée par un phénomène de non conduction existant pendant ce cycle de lecture ou d'extraction RE. Pour introduire le mot Wl dans le réseau ou la matrice de 25 mémoire, le conducteur de mot 23 est excité à un potentiel de -60 volts, le conducteur de bit B1 est excité à un potentiel de -50 volts. Le conducteur de mot 29, le conducteur de support 43 et le conducteur de ligne B2 sont mis à la masse. Ces phénomènes sont représentés dans le second intervalle de 10 milli-30 secondes du cycle d'écriture ou d'enregistrement WR visible sur la fig. 3. Du fait que l'électrode de commande ou gâchette du transistor 19 est soumise à un potentiel de -60 volts alors que l'électrode d'entrée est soumise à un potentiel de -50 volts et 35 que le support est au potentiel de la masse, un canal ou trajet conducteur est formé dans le transistor 19. Ce canal conducteur et l'électrode de sortie adoptent ou prennent le potentiel de l'électrode d'entrée de -50 volts de sorte que seul un potentiel 71 21435 7 2095257 de 10 volts est appliqué à travers l'isolant de gâchette et que le seuil positif précédemment établi n'est pas modifié. En même temps, un potentiel de -60 volts est appliqué à travers l'isolant de gâchette du transistor 21 de sorte que le 5 seuil de ce dernier est décalé pour passer à sa valeur négative. La tension appliquée à travers l'isolant de gâchette des transistors 15 et 17 qui représentent le mot W2 reste à une valeur nulle pendant la même partie du cycle d'écriture ou d'enregistrement WR de sorte que le seuil positif de ces transistors 10 n'est pas modifié. Pendant l'intervalle de 10 millisecondes suivant (Tj) du cycle d'écriture ou d'enregistrement WR, l'information correspondant au mot Wg est enregistrée dans le réseau ou la matrice de mémoire de la même manière. L'information est extraite du réseau de mémoire pendant le 15 cycle de lecture ou d'extraction RE. Ce cycle de lecture ou d'extraction RE comporte deux parties : une partie d'échantillonnage qui apparaît pendant le premier intervalle de 0,5 microseconde (Tjj) du cycle de lecture ou d'extraction RE et une partie de rétablissement ou de retour à l'état initial qui ap-20 paraît pendant le second intervalle de 0,5 microseconde (T,.) de ce cycle de lecture ou d'extraction RE. L'information correspondant au mot Wl est d'abord échantillonnée. Pendant cette partie du cycle, un potentiel de -15 volts est appliqué au conducteur de mot 23, des potentiels de -5 volts sont appliqués 25 aux deux conducteurs de bits alors que le conducteur de support Sub et le conducteur de mot 29 qui sont associés au mot W2 sont mis à la masse. Dufeit que le transistor 19 n'a pas été modifié pendant le cycle d'écriture ou d'enregistrement WR de sorte qu'un seuil 30 positif reste associé à ce transistor, un courant entrée-sortie est appliqué au conducteur de bit B1 et indique qu'un état binaire ZERO a été emmagasiné dans ce transistor. Le seuil du transistor 21 a été décalé pour passer à me valeur négative pendant le cycle d'écriture ou d'enregistrement WR. Par consé-35 quent, ce transistor n'est pas conducteur pendant le cycle de lecture ou d'extraction RE. Cette particularité indique qu'un état binaire UN a été emmagasiné dans l'élément de mémoire 13. 71 21435 8 2095257 La partie de rétablissement ou de retour à l'état initial du cycle de lecture ou d'extraction RE est ensuite appliquée au réseau de mémoire. Pendant cette partie du cycle, le conducteur de mot 23 correspondant au mot Wl est mis au potentiel de la 5 masse. Les conducteurs de bits B1 et B2, le conducteur de support Sub et le conducteur de mot 29 qui correspondent au mot W2 sont tous excités à un potentiel de -25 volts. Dans ces conditions, un potentiel est appliqué aux bornes des isolants de gâchette des transistors 19 et 21, ce potentiel étant opposé 10 à celui qui était appliqué pendant la partie d'échantillonnage du cycle de lecture ou d'extraction RE. Les transistors 25 et 27 correspondant au mot W2 n'ont aucun potentiel appliqué à leurs isolants de gâchette pendant la totalité du cycle de lecture ou d'extraction RE. Par conséquent, 15 aucun rétablissement ou retour à l'état initial n'est nécessaire pour ces transistors. Un second cycle de lecture ou d'extraction RE est ensuite appliqué au réseau ou à la matrice de.mémoire pour extraire de ce réseau les informations qui correspondent au mot W2. 20 L'expérience a montré qu'une simple méthode de lecture, telle qu'une lecture en courant continu, permettait d'obtenir, lorsqu'elle était appliquée à des circuits de mémoire du type à transistor à seuil variable connus, des emmagasinages d'informations utilisables pendant des délais ou périodes de temps de 25 l'ordre de 100 heures. Cependant, lorsqu'on utilise le circuit de mémoire selon l'invention, les informations utilisables peuvent encore être détectées après un stockage d'environ 4.000 heures. Par conséquent, on obtient ainsi un perfectionnement correspondant à environ quarante fois les possibilités des dispositifs 30 connus pour des procédés simples utilisant des tensions de lecture en courant continu grâce au fait que l'on emploie les circuits et les principes de lecture ou d'extraction selon l'invention. Il est à noter qu'un circuit de mémoire ne pouvant emmagasiner 35 que deux mots de deux bits par mot a été décrit ici uniquement pour simplifier. Dans la plupart des cas, des capacités de mémoire plus importantes sont habituellement nécessaires. Les mêmes principes sont applicables à un circuit de mémoire présentant des dimensions raisonnables quelconques. 71 21435 9 2095257 Il est également à noter que l'on a supposé l'utilisation de transistors à renforcement du type P. Il est évident qu'il est possible d'utiliser des transistors présentant un type de conductivité opposée en inversant les polarités des diverses tensions lorsque cela est nécessaire. Des modifications peuvent être apportées aux modes de réalisation décrits, dans le domaine des équivalences techniques, sans s'écarter de l'invention. 71 21435 10 2095257 REVENDICATIONS 1. Circuit de mémoire numérique, caractérisé en ce qu'il comprend un réseau ou une matrice de rangées et de colonnes d'éléments de mémoire (11, 13, 15, 17) formés sur un support commun 5 (55, 57), chacun des éléments de mémoire (11, 13, 15, 17) comprenant un transistor à effet de champ, à électrode de commande ou gâchette isolée et à seuil variable (19, 21, 25, 27) comportant des électrodes d'entrée et de sortie et une électrode de commande ou gâchette séparée du support (55, 57) par un isolant de gâ-10 chette (67), un dispositif destiné à établir ou faire passer tous les transistors (19, 21, 25, 27) à un premier seuil, un dispositif destiné à établir ou faire passer des transistors sélectionnés (19, 21, 25, 27) à un second seuil de polarité opposée en fonction de l'information devant être emmagasinée, un dispositif ées-15 tiné à appliquer un potentiel d'échantillonnage aux bornes de l'isolant de gâchette de tous les transistors (19, 21., 25, 27) faisant partie d'une rangée sélectionnée, le potentiel d'échantillonnage présentant une polarité telle qu'il détermine un canal ou trajet conducteur dans les transistors (19, 21, 25, 27) qui 20 restent au niveau de leur premier seuil, un dispositif destiné à appliquer une tension de polarisation aux électrodes d'entrée de tous les transistors (19, 21, 25, 27) pendant l'apparition ou l'existence du potentiel d'échantillonnage, un dispositif destiné à faire passer un courant d'entrée-sortie à travers ceux des 25 transistors(19, 21, 25, 27) dans lesquels est formé un canal ou trajet de conduction en réponse à la tension de polarisation, un dispositif destiné à détecter l'apparition ou l'existence d'un courant d'entrée-sortie dans un transistor donné (19, 21, 25, 27), et un dispositif destiné à appliquer un potentiel de réta-30 blissement ou de retour à l'état initial aux transistors (19, 21, 25, 27) faisant partie de la rangée sélectionnée après l'application d'une impulsion d'échantillonnage, le potentiel de rétablissement ou de retour à l'état initial ayant une amplitude qui est égale et opposée à celle du potentiel d'échantillonnage. 35 2. Circuit suivant la revendication 1, caractérisé en ce que les transistors (19, 21, 25, 27) sont des transistors à renforcement du type P, les premier et second seuils de ces transistors présentant respectivement des polarités positive et négative. 71 21435 ii 2095257 3. Ciruuit suivant la revendication 1 ou 2, caractérisé en ce que le dispositif destiné à établir ou faire passer tous les transistors (19, 21, 25, 27) à un seuil positif comprend un conducteur de mot (23, 29) correspondant à chaque rangée des éléments 5 de mémoire (11, 13, 15, 17), ce conducteur de mot (23, 29) étant connecté directement à l'électrode de commande ou gâchette de chaque transistor (19, 21, 25, 27) de la rangée correspondante et étant couplé capacitivement aux électrodes de sortie de ces mêmes transistors (19, 21, 25, 27), un conducteur de bit (39, 4l) cor-10 respondant à chaque colonne des éléments de mémoire (11, 13, 15, 17), ee conducteur de bit (39, 4l) étant connecté à l'électrode d'entrée de chaque transistor (19, 21, 25, 27) de la colonne correspondante, un conducteur de support (43) connecté au support commun, et un dispositif destiné à appliquer un potentiel négatif 15 aux conducteurs de bit et de support tout en maintenant les conducteurs de mot (23, 29) au potentiel de la masse. 4. Circuit suivant la revendication 3, caractérisé en ce que le dispositif destiné à établir ou faire passer les transistors sélectionnés (19, 21, 25, 27) à un seuil négatif comprend un dis- 20 positif destiné à établir ou exciter un conducteur de mot (23, 29) associé aux transistors sélectionnés (19, 21, 25, 27) pour le faire passer à un potentiel négatif tout en maintenant le support au potentiel de la masse, le dispositif destiné à faire passer les transistors sélectionnés (19, 21, 25, 27) à un seuil négatif com-25 prenant également un dispositif destiné à établir ou exciter ceux des conducteurs de bits (39, 41) qui correspondent aux colonnes contenant un transistor sélectionné (19, 21, 25, 27) pour les faire passer au potentiel de la masse tout en maintenant les colonnes de bits à un potentiel négatif qui est inférieur au potentiel du 30 conducteur de mot (23, 29). 5. Circuit suivant la revendication 4, caractérisé en ce que le dispositif destiné à appliquer un potentiel d'échantillonnage comprend un dispositif destiné à attaquer ou faire passer un conducteur de mot sélectionné (23, 29) à un potentiel négatif pré- 35 sentant une amplitude inférieure à celle du potentiel utilisé pour établir ou faire passer les transistors (19, 21, 25, 27) à un seuil tout en maintenant le conducteur de support (43) au potentiel de la masse. 71 21435 12 2095257 6. Circuit de mémoire numérique, caractérisé en ce qu'il comprend un réseau ou une matrice de rangées et de colonnes d'éléments de mémoire (11, 13, 15, 17) formés sur un support commun (55, 57), chacun des éléments de mémoire (11, 13, 15, 17) eom-5 prenant un transistor à effet de champ, à électrode de commande ou gâchette isolée et à seuil variable (19, 21, 25, 27) comportant des électrodes d'entrée et de sortie et me électrode de commande ou gâchette séparée du support (55, 57) par m isolant de gâchette (67), un dispositif destiné â appliquer un premier 10 potentiel positif aux bornes de l'isolant de gâchette de chaque transistor (19, 21, 25, 27) faisant partie du réseau, de sorte que chaque transistor (19» 21, 25, 27) est établi au niveau de son seuil positif, un dispositif destiné à appliquer un premier potentiel négatif aux bornes des isolants de gâchette des trans-15 sistors sélectionnés (19, 21, 25, 27) faisant partie du réseau ou de la matrice en fonction de l'information devant être emmagasinée, de sorte que les transistors sélectionnés (19, 21, 25, 27) sont établis à leur valeur de seuil négative, un dispositif de lecture ou d'extraction prévu dans le circuit de mémoire, ce 20 dispositif de lecture ou d'extraction comprenant un dispositif d'échantillonnage destiné à appliquer une tension d'échantillonnage à l'une quelconque des rangées sélectionnées d'éléments de mémoire (11, 13, 15, 17), le dispositif d'échantillonnage comprenant un dispositif permettant d'appliquer une seconde tension 25 négative aux bornes de l'isolant de gâchette des transistors (19, 21, 25, 27) faisant partie de la rangée sélectionnée, cette seconde tension négative ayant une amplitude inférieure à celle de la première tension négative, le dispositif d'échantillonnage comprenant également un dispositif permettant d'appliquer une 30 tension de polarisation négative à tous les conducteurs de bits (39, 4l) faisant partie du circuit de mémoire pendant l'application de la seconde tension négative, de sorte qu'un courant est amené à circuler dans les conducteurs de bits (39, 4l) connectés à ceux des transistors (19, 21, 25, 27) qui sont établis à leur 35 valeur de seuil positive, et un dispositif de rétablissement ou de retour à l'état initial faisant partie du dispositif de lecture ou d'extraction et destiné à appliquer un potentiel de rétablissement ou de retour à l'état initial aux bornes de 71 21435 13 2095257 l'isolant de gâchette des transistors (19, 21, 25, 27) faisant partie de la rangée sélectionnée des éléments de mémoire (11, 13, 15, 17), le potentiel de rétablissement ou de retour à l'état initial présentant une amplitude égale et opposée à celle de la 5 tension d'échantillonnage.