L'invention concerne un dispositif d'adaptation de niveau de signal d'entrée utilisable en entrée de circuit logique et notamment dans le cas de circuit logique intégré. Pour adapter le niveau du signal d'entrée on utilise couramment un amplificateur qui régénére ce signal. Un exemple de dispositif classique est représenté à la figure la. Sur cette figure la le circuit logique 1, qui présente une charge capacitive 2 de valeur C, reçoit en entrée le signal ER qui est le signal d'entrée E régénéré par le circuit d'adaptation 3. Ce circuit d'adaptation 3 comporte un transistor 4 de type NPN dont la base reçoit le signal E, dont l'émetteur est relié à la masse et dont le collecteur fournit le signal régénéré ER, et une résis- tance 5 de charge de valeur R reliée d'une part au collecteur du transistor 4 et d'autre part à la source de tension d'alimentation V. Le fonctionnement du dispositif représenté à la figure la est expliqué à l'aide des diagrammes des temps représentés à la figure lb. A la première ligne de cette figure on a représenté le signal E, à la dernière ligne le signal ER et à la troisième on a schématisé par des nachures la présence d'un courant I dans l'amplificateur 4 et la résistance 5. lorsque le signal d'entrée E est à l'état logique 't'0", le transistor 4 est bloqué et le signal ER est au niveau logique "0". Lorsque le signal d'entrée E est à l'état logique "1", le transistor 4 est saturé et un courant circule en permanence à travers la résistance 5 de charge. La charge capacitive C du circuit logique 1 étant donnée si on veut une constante RC faible, la valeur R de la résistance 5 doit être petite et un courant important circulera dans la résistance 5 lorsque le transistor 4 sera saturé, d'où une consommation importante du circuit d'adaptation que le dispositif de l'invention se propose de minimiser. Selon une caractéristique de l'invention le dispositif d'adaptation de niveau de signal d'entrée pour circuit logique comprend un amplificateur qui reçoit un signal d'entrée et qui fournit un signal régénéré de niveau adapté, un élément de charge de cet amplificateur relié d'une part à la sortie de l'amplificateur et d'autre part à la source de tension d'alimentation, des moyens de prise en compte du signal régénéré dont une entrée est reliée à la sortie de l'amplificateur, dont une sortie est reliée au circuit logique, et dont une autre entrée est reliée au circuit logique duquel elle reçoit un signal de fin d'exploitation du signal régénéré, et des moyens de commutation de l'élément de charge commandés par un signal issu des moyens de prise en compte, de telle sorte qu'après prise en compte du signal régénéré l'amplificateur n'est plus traversé par aucun courant et par conséquent ne dissipe plus aucune puissance, et que, par contre, après exploitation du signal régénéré par le circuit logique, l'amplificateur est à nouveau passant. Selon une autre caractéristique de l'invention l'élément de charge et les moyens de commutation de cet élément sont constitués par un transistor de type MOS dont la grille est reliée à une sortie des moyens de prise en compte, le signal issu de cette sortie commandant la commutation. D'autres caractéristiques ressortiront de la description suivante d'un exemple de réalisation, cette description étant faite en relation avec les figures ci-annexées dans lesquelles la figure la représente schématiquement un circuit classique d'adaptation décrit ci-dessus la figure lb représente les diagrammes des temps relatifs au circuit représenté à la figure la la figure 2a représente un dispositif conforme à l'invention la figure 2b représente les diagrammes des temps relatifs au dispositif représenté à la figure 2a la figure 3 représente un circuit logique intégré comportant un circuit d'adaptation conforme à l'invention. A la figure 2a, le circuit logique 6 reçoit le signal EA qui est le signal E adapté par le circuit d'adaptation 7. Ce circuit d'adaptation 7 comporte un transistor 8 de type NPN dont la base reçoit le signal E et dont l'émetteur est connecté à la masse. Le circuit 7 comporte également des moyens de prise en compte du signal régénéré issu de l'amplificateur 8 constitués par une bascule 9 de type D dont l'entrée D est reliée au collecteur du transistor 8 et dont la sortie Q fournit le signal d'entrée adapté EA au circuit logique 6, l'entrée de forçage au niveau logique "1" PR de la bascule 9 recevant un signal F de fin d'exploitation du signal régénéré issu d'une sortie du circuit logique 6. Le circuit 7 comporte enfin un élément de charge et des moyens de commutation de cet élément de charge-constitués par un transistor 10 de type MOS, à canal n dans notre exemple, dont la source S est reliée au collecteur du transistor 8, dont le drain D est relié à la source de tension d'alimentation V et dont la grille G est reliée à la sortie Q de la bascule 9. Le fonctionnement du dispositif représenté à la figure 2a est expliqué à l'aide des diagrammes des temps représentés à la figure 2b. la première ligne de cette figure donne le signal E d'entrée. La deuxième ligne donne le signal d'horloge H issu de l'horloge ll utilisée par le circuit logique 6, la période du signal H étant beaucoup plus petite que celle du signal d'entrée E. A la troisième ligne, on a représenté le signal ER issu de l'amplificateur 8 et qui est identique au signal ER représenté à la figure lb. A la quatrième ligne, on a représenté le signal EA issu de la sortie Q de la bascule 9 qui change d'état au front montant de l'horloge H qui suit le changement d'état du signal ER. A la cinquième ligne, on a schématisé par des hachures la présence d'un courant I dans l'amplificateur 8 et sa charge 10. Supposons les états logiques initiaux suivants : le signal E est au niveau logique "0", le transistor 8 est donc bloqué et le signal ER est au niveau logique "I" ainsi que le signal issu de la sortie Q de 9, EA étant au niveau logique "0". Le transistor 10 de type MOS a sa grille au niveau logique "1", il est donc passant et aucun courant ne traverse l'amplificateur 8. A l'instant tO le signal d'entrée E passe au niveau logique "1", le transistor 8 se sature et le signal ER passe au niveau logique "0". Un courant important traverse l'amplificateur 8 et son élément de charge 10. Dès le premier front d'horloge actif (dans notre exemple un front montant), la valeur logique "O" à l'entrée D de la bascule 9 est recopiée à la sortie Q qui passe donc à l'état logique "0" la sortie Q passant à l'état logique "1". La sortie Q étant à l'état logique "O", le transistor 10 de type MOS a sa grille au niveau logique "O" et se bloque, c'est-àdire qu'il devient équivalent à une résistance infinie, il n'y a donc plus de courant qui traverse l'amplificateur. Le circuit 6 ayant reçu le signal d'entrée adapté EA issu de la sortie Q de la bascule 9 l'élément de charge 10 peut donc être commuté sans inconvénient pour la prise en compte du signal d'entrée, mais par contre avec l'avantage de supprimer alors toute dissipation de puissance par le circuit d'adaptation. Pour que le circuit d'adaptation soit pret à prendre en compte uné nouvelle valeur du signal E il faut que le circuit logique 6 donne un signal F de fin d'exploitation ; ce signal F est représenté à la sixième ligne de la figure 2b. Ce signal F en passant à "O" force la sortie Q au niveau logique "I" et la sortie Q au niveau logique "O", comme on l'a représenté à la quatrième ligne. La grille du transistor 10 de type MOS étant au niveau "1", le transistor n'est plus bloqué et le circuit d'adaptation est près à prendre en compte un nouveau signal E. La consommation du circuit conforme à l'invention est schéma tisée à la cinquième ligne de la figure 2b sur laquelle on a figuré des hachures pendant les instants Qù un courant traverse l'amplificateur. L'avantage de l'invention apparaît clairement en confrontant cette cinquième ligne à la troisième ligne de la figure lb qui représente le courant consommé par un circuit classique. Le dispositif de l'invention trouve une application très importante dans le cas où le circuit logique 6 est un circuit intégré. En effet l'élément de charge étant réalisé par un transistor MOS il est intégrable dans ce circuit intégré, ce qui présente l'avantage de ne nécessiter aucun point d'entrée supplé mentaire lorsque l'on a un circuit d'adaptation de niveau de signal d'entrée. Cette intégration ne présente aucun inconvénient puisque le courant moyen traversant le transistor de type MOS est très faible grâce à la commutation et que, par conséquent, l'élé- vation thermique de cet élément sur le circuit intégré reste très faible. L'integration des moyens de prise en compte 9 et de l'élément de charge 10 du circuit d'adaptation d'entrée sur le circuit logique intégré 12 a été schématisée à la figure 3, le seul point d'entrée étant alors le point commun à l'entrée D de la bascule 9 et à la source S du transistor 10 de type MOS, qui est relié à la sortie de l'amplificateur 8. REVENDICATIONS 1. Dispositif d'adaptation de niveau de signal d'entrée pour circuit logique (1), comprenant un amplificateur (4) permettant de recevoir un signal d'entrée (E) et de fournir un signal régénéré (ER) de niveau adapté, et un élément de charge (5) de cet amplificateur relié d'une part à la sortie de l'amplificateur et d'autre part à la source de tension d'alimentation, caractérisé en ce qu'il comprend des moyens de prise en compte (9) du signal régénéré dont une entrée (D) est reliée à la sortie de l'amplificateur dont une première sortie Q est reliée au circuit logique et dont une autre entrée (PR) est reliée au circuit logique (6) duquel elle reçoit un signal (F) de fin d'exploitation du signal régénéré, et des moyens de commutation (10) de l'élément de charge commandés par un signal issu d'une seconde sortie des moyens de prise en compte ; les moyens de prise en compte commandant les moyens de commutation de telle sorte qu'après prise en compte du signal régénéré, l'amplificateur n'est plus traversé par aucun courant, et par contre qu'après exploitation du signal régénéré par le circuit logique, l'amplificateur est à nouveau passant. 2. Dispositif d'adaptation de niveau de signal d'entrée selon la revendication 1, caractérisé en ce que l'élément de charge et les moyens de commutation de cet élément sont constitués par un transistor (10) de type MOS dont la grille (G) est reliée à une sortie des moyens de prise en compte, le signal issu de cette sortie commandant la commutation. 3. Dispositif d'adaptation de niveau de signal d'entrée selon la revendication 2, caractérisé en ce que les moyens de prise en compte sont constitués par une bascule (9) de type D dont l'entrée est reliée à la sortie de l'amplificateur, ellemême reliée à la source (S) du transistor de type MOS, dont la sortie Q est reliée à la grille (G) du transistor de type MOS, dont l'entrée d'horloge reçoit le signal H d'horloge locale que reçoit le circuit logique et dont l'entrée de forçage à "1" est reliée au circuit logique qui lui fournit le signal (F) de fin d'exploitation du signal régénéré. 4. Dispositif d'adaptation de niveau de signal d'entrée selon la revendication 3, caractérisé en ce que l'amplificateur est un transistor (8) dont la base reçoit le signal d'entrée, dont l'émetteur est relié à la masse, et dont le collecteur est relié à l'entrée D de la bascule et à la source (S) du transistor de type MOS à canal n dont le drain (D) est relié à la source de tension d'alimentation. 5. Circuit logique, caractérisé en ce qu'il comprend, en outre, un dispositif d'adaptation de niveau de signal d'entrée selon l'une quelconque des revendications précédentes. 6. Circuit logique selon les revendications 3 et 5, caractérisé en ce que la bascule de type D et le transistor de type MOS sont intégrés dans le même circuit intégré que le circuit logique.