La présente invention a pour objet un dispositif de mémorisation de l'amplitude d'un signal électrique présentant une durée limitée, pouvant être très court. L'amplitude qui sera considérée par la suite sera celle de la tension du signal? une mesure -de courant pouvant toujours se ramener à une mesure de tension. Un dispositif idéal de mémorisation.serait celui qui enregistrerait la valeur exacte de l'amplitude d'un signal, même'infiniment bref, et conserverait cette information indéfiniment, jusqu'à exploitation ou effacement. Les dispositifs réels de mémorisation ne remplissent pas ces conditions idéales. La qualité d'un dispositif est en général estimée sur la base des trois caractéristiques suivantes : - l'erreur systématique (exprimée en valeur relative ou en valeur absolue); cette erreur, proportionnelle à la différence entre l'amplitude enregistrée *Vg et l'amplitude appliquée à l'entrée VE,.doit être'la plus faible possible et ne pas varier notablement pour une grande dynamique de fonctionnement; - le temps d'accès t (temps minimum pendant cl lequel l'information doit être appliquée à l'entrée pour que l'information enregistrée ne diffère pas plus de e% de l'information appliquée): ce temps doit être * M plus- court possible.; - le "temps de maintien"t (temps maximum pendant lequel le dispositif conserve le résultat enregistré avec une erreur relative inférieure à e%); ce temps doit être le plus long possible. -, Le dispositif classique utilisé pour enregistrer l'amplitude d'une impulsion électrique consiste en.une ; diode placée en série avec un condensateur: ce dispositif présente une erreur systématique qui correspond à la tension de décalage de la diode et un temps de maintien qui est limité par les fuites à travers les résistances parasites du circuit. On a déjà tenté d'éliminer l'erreur systématique en associant à la diode un générateur de courant qui y fait circuler un faible courant permanent et de diminuer le temps 71 14398 2 2134159 d'accès en réduisant la valeur de la capacité. Mais cette diminution réduit également le temps de maintien. La présente invention vise à fournir un dispositif de mémorisation de l'amplitude d'un -signal électrique répon-5 dant mieux que les dispositifs - antérieurs aux exigences delà pratique, notamment en ce qu'il présente un temps d'accès faible et une erreur systématique écraiement faible et sensiblement indépendante de la forme du signal appliqué (en particulier de sa raideur). Le dispositif suivant l'invention 10 comprend une capacité recevant un courant de charge créé par ledit signal à travers une diode et éventuellemènt un " étage adapteur et qui se charge sous une tension sensiblement proportionnelle à ladite amplitude et il est notamment caractérisé en ce qu'il comprend une cellule de corrections des 15 variations de résistance dynamique de la diode, cellule de mêmes caractéristiques électriques que la cellule de mémorisation "soumise aux mêmes signaux, -et des moyens pour injecter en amont de la cellule de mémorisation un courant proportionnel à la tension d"'erreur due au courant traversant 20 la diode. L'invention propose également, pour augmenter le temps de maintien, un ensemble constitué de plusieu-rs dispositifs du type ci-dessus montés eh cascade-, ensemble' conservant le temps-d"accès court du premier dispositif pris 25, isolément. ~ - L'invention sera mieux comprise à là lecture de la description-qui suit d 'un dispositif constituant un mode particulier-de rtiise en oeuvre de l'invention, donné à titre d'exemple non limitatif, et de la comparaison qui en est faite 30 avec un dispositif suivant l'art antérieur, La description se réfère "aux dessins qui 1'accompagnent dans lesquels : - - la figuré 1 est un schéma dé principe d'un dispositif de mémorisation d'amplitude classique/ incorporant un -étage -d'entrée ' générateur' de courant; 35 - la figure 2 est une courbe représentative de la variation du courant traversant la diode de la figure 1 en fonction de la tension qui y est appliquée, montrant la courburé" de la caractéristique et la variation de résistance qui en découle; BAD ORIGINAL 71 14398 3 2134159 - la figure 3 montre la courbe de variation de du temps; la tension de sortie V du montage de la figure 1 en fonction - la figure 4 est un schéma de principe du dispo-5 sitif suivant l'invention; - la figure 5 est un diagramme explicatif faisant apparaître le mode de correction mis en oeuvre dans le dispositif de la figure 4 pour diminuer le temps d'accès; - la figure 6 est un schéma d'un dispositif qui 10 se différencie de celui de la figure 4 essentiellement en ce qu'il comporte plusieurs étages montés en cascade. Le dispositif schématisé en figure 1 est destiné à mémoriser l'amplitude V de la tension d'un signal électrique d'entrée. Ce dispositif comprend de façon 15 classique une diode 10 placée en série avec un condensateur 12 de capacité C- Si l'on applique à la diode une tension V_, aux bornes de C apparaît et se maintient une tension V , égale à la différence entre V et la tension de décalage Vp de la diode 10. Comme on l'a indiqué plus haut, on 20 peut s'affranchir de cette tension de décalage en associant à la diode 10 un circuit de prépolarisation (non représenté) comprenant un générateur de courant qui fait en permanence circuler dans la diode 10 un faible courant constant i dans o le sens direct. Le décalage, s'il subsiste encore sur la 25 polarisation au repos, disparaît sur les signaux V et V_ " SE comptés à partir de ces polarisations. Le dispositif illustré en figure 1 comporte également un étage d'entrée d'adaptation d'impédance. Un tel étage est souvent rendu nécessaire par l'impédance interne 30 excessive du générateur qui fournit le signal d'amplitude V_ à mesurer. L'étage d'entrée illustré est constitué par un transistor 14 dont l'émetteur et le collecteur sont respectivement reliés à la source d'alimentation et à la masse par l'intermédiaire de résistances de même valeur r. Le signal d'amplitude V à 35 mesurer est appliqué sur la base et la tension appliquée à la diode 10 est prélevée aux bornes de la résistance 16 de collecteur, Cette résistance 16 est alors équivalente à une source de tension de force électromotrice et d'impédance interne r. 71 14393 4 2134159 15 Etant donné que la sortie se fait sur le collecteur du transistor 14, les modifications de tension intervenant sur la sortie n'ont qu'une influence négligeable sur l'entrée. Le dispositif de la figure 1 présente un défaut 5 important dû à la variation de résistance apparente de la diode 10 lorsque l'on parcourt sa caractéristique courant-tension, indiquée schématiquement en figure 2. Sur cette figure on a désigné par vq et iQ la tension de polarisation et le courant correspondant, par v^ et i^ la tension et le 10 courant pour un point de fonctionnement particulier. La résistance statique de la diode pour ce point de fonctionnement est alors égale à: v/i ~ r-r-ï2 (1) d o On voit qu'au fur et à mesure que le condensateur 12 se charge et que le courant diminue dans la diode 10, la résistance se modifie. Par intégration, on peut calculer de façon approchée la variation de la tension de sortie V en fonction de la tension d'entrée V_ et tracer la courbe s E de la figure 3; cette courbe révèle: - une montée rapide de la tension Vs pendant un temps t^ - tQ dont la durée dépend de la constante de temps rC et qui est de l'ordre de quelques nanosecondes, pour une cellule de mémorisation utilisant un condensateur de quelques pico-farads; l'erreur relative (V - V )/V_ à l'instant t E S E 1 est en général de 15% environ. - une variation asymptotique de Vg au delà de t^, de la forme : Vs = VE - 4 Vs - VE - Loa (at -M/Ve' (2) Cette dernière formule montre que Vg est toujours inférieure à VE d'une quantité AVg qui .tend'.vers zéro au fur et à mesure de l'allongement de la durée"! d1 application de V„. Pratiquement, pour des dispositifs courants", il suffit que t2 - t^ soit de l'ordre de 300 nanosecondes pour que l'erreur 35 relative (V - v ) /V_ soit ramenée à 1%.. Les . durées t~ - t, .h S E zl et tj - tg, ainsi que les constantes k, a'et 0 sont pratiquement indépendantes du type de diode. 20 25 30 71 14398 5 2134T59 La formule (2) montre que l'erreur dans la mesure de VE est indépendante de dès que la tension est suffisamment grande, dans la pratique supérieure à 200 millivolts environ pour £ = 100 ohms Le second terme du 5 dénominateur est en effet négligeable devant le premier. Mais.la-formule (2j montre également que 1?erreur représente la chute de tension aux bornes.de l'ensemble de la diode 10 et de la résistance 16, Pour corriger ce défaut, la.présente invention 10 utilise le procédé suivant: on applique le signal V_ non • seulement à une cellule de mémorisation, mais aussi à une cellule de création d'un signal de correction comprenant une-diode, une capacité et une résistance dont les valeurs sont les mêmes que celles de la diode 10, de la capacité.12 et de 15 la résistance 16 de façon à faire apparaître aux bornes de la résistance et de la diode un signai d'amplitude sensiblement égale à celle de l'erreur. Ce signai correspondant à l'erreur ;Vg est ensuite ajouté algébriquement au signal V"avant de l'appliquer à la cellule diode-capacité de mesure 20 L'adjonction à ce niveau est rendue possible par le fait, que l'erreur d'amplitude^ donnée par la formule (2), est sensiblement indépendante de VE et en conséquence ne change pas si un terme de correction est ajouté à V . Le dispositif schématisé en figure 4 comporte une 25 cellule de mémorisation, constituée d'éléments correspondant à ceux de la figure 1 et pour plus de clarté désignés par le même numéro de référence affecté de l'indice prime» Le signal de sortie Vg est prélevé sur un condensateur 12V de capacité C chargé au travers de la diode 10', On retrouve également 30 un transistor 14" dont le circuit de collecteur comporte une résistance 16'. de- valeur r," aux bornes de laquelle est prélevée la tension d'attaque de la.diode 10'.. - . , Le dispositif -de la figure. .4 comporte de plus une cellule de création d'une tension de correction > cons- 35 tituée d'éléments présentant les mêmes caractéristiques que ceux de la cellule de mémorisation proprement dite. Ce circuit comporte une diode 20 de mêmes caractéristiques que la diode 10' et un condensateur 22 de même capacité C r BA0 ORIGINAL. 71 14398 6 2134159 que le condensateur 12'. Le condensateur 22 est chargé à travers un circuit générateur de'"courant qui constitue une duplication de celui qui charge le condensateur 12': ce circuit comprend un transistor 24 de type complémentaire du 5 transistor 14' (NPN si le transistor 14' est un PNP) qui reçoit sur sa base le signal d'amplitude à mesurer. Le collecteur du transistor 24 est relié à la tension d'alimentation (+24 Volts par exemple) par une résistance 26 de même valeur r que la résistance 16 ' , Quant à l'émetteur du 10 transistor 24, il est couplé à l'émetteur du transistor 14' par une résistance 28, sensiblement de même valeur r que les résistances 16' et 26. La tension de correction prélevée aux bornes de la diode 20 est appliquée sur la base d'un transistor 30 de séparation dont le collecteur est relié par une résistance 15 de choc 36 à l'entrée de la diode 10'. Dans l'émetteu-r, une résistance 38 munie d'un condensateur de découplage 34 assure une polarisation correcte du transistor 30. En série avec ce réseau de polarisation est disposée une résistance 32 égale à r. Dans ces conditions, et sous réserve que l'impédance d'entrée du 20 transistor 30 soit très supérieure à la résistance r.,: il- n'y a pas de réaction d'une cellule sur l'autre et la tension d'erreur Vs2 (créée par la cellule de correction)- a une variation dans le temps qui est la même que celle de la tension d'erreur AVgl dans la cellule de mémorisation proprement dite. En d'autres termes le 25 transistor 30 injecte un courant ,-_i déterminé par la résistance 32 égale à r : - • 'v s2 •-= r " Ce. courant circulant dans la' résistance 16' égale à r crée une force électromotrice équivalente de correction égale 30 à- ûVs2.. En conséquence, on peut schématiser la correction comme indiqué en figure 5: sur cette figure, V - AV , désigne il!* SX la tension de sortie telle qu'elle apparaît dans lé cas du - schéma de la figure 1. La cçurbe V i- AV _ représente la force ij S4 - 35 électromotrice.du générateur équivalent au circuit d'impédance interne r (résistance 16') qui charge le condensateur à travers la diode 10'. Enfin la courbe V donne la variation de la s tension de sortie corrigée, fournie par le dispositif de la figure 4: On voit que le temps d'accès (temps nécessaire pour §AD ORIGINAL 71 14398 7 2134159 atteindre à e % près l'amplitude d'entrée) est sensiblement diminué. A titre d'exemple on peut indiquer que le dispositif de la figure 4, incorporant par ailleurs des capacités de correction, a permis de réduire ie temps d'accès nécessaire pour que Vg soit 5 égal à la tension d'entrée à 1% près de 300 nanosecondes environ à 5 nanosecondes environ. Il faut d'ailleurs noter que la valeur r des résistances 16', 26 et 28 n'est pas critique et a peu d'influence aussi longtemps qu'elle est inférieure à 200 ohms. 10 Le schéma de principe donné en figure 4 suppose que les gains en courant des transistors sont très élevés et que l'on peut réaliser une identité absolue entre la cellule de mémorisation et le transistor 14' d'une part, la cellule de correction et le transistor 24 d'autre part. En fait, les 15 gains en courant ont une valeur finie et les courants qui circulent ne sont pas rigoureusement égaux. Enfin, le transistor 30 injecte en amont de la diode 10' un courant Ai dont la valeur n'est pas exactement ûV „/'r. En conséquence les résistances 16', 28 et 26 n'auront dans la pratique pas 20 exactement une valeur commune r et on sera amené à donner à la résistance 28 une valeur légèrement inférieure à la valeur commune des résistances 16' et 26 pour donner aux transistors 14' et 26 un gain légèrement supérieur à 1, compensant la perte de niveau» De même la valeur de la résis-25 tance 32 sera également légèrement inférieure à celle des résistances 16' et 26. Par ailleurs, l'existence de capacités parasites et la décroissance du gain en courant lorsque la fréquence augmente amène à introduire des capacités de correction de faible valeur (non illustrées sur la fig.4) 30 qui tendent à raccourcir l'intervalle t^ - tQ. Le dispositif illustré en figure 4 présente un temps d'accès beaucoup plus court que celui des dispositifs antérieurs, mais son temps de maintien n'est pas amélioré, car il est pour une part importante déterminé par 1'impédance 35 d'entrée du circuit sur lequel se décharge le condensateur 12'. L'invention propose également un dispositif tel que défini ci-dessus, présentant de plus un temps de maintien sensiblement augmenté. 71 14398 8 2134159 Ce résultat est atteint en disposant en cascade plusieurs étages du type illustré par la figure 4, mais dont la valeur de la capacité de mémorisation 12' est croissante comme le rang de l'étage, de telle façon que le temps de maintien d'un 5 étage quelconque soit compatible avec le temps d'accès de l'étage suivant, compte tenu de l'erreur maximale. Dans ce qui suit, il ne faut pas confondre l'erreur systématique supplémentaire introduite du fait de la multiplication du nombre n d'étage, et celles qui peuvent s'introduire sous l'effet d'un accès trop lent à l'en-10 trée d'un dispositif ou d'un maintien trop bref en sortie. Il est logique d'adopter la même valeur commune e pour ces trois erreurs relatives distinctes. Les inventeurs, par ailleurs, ont fait les constatations suivantes : 15 - le rapport d'un temps d'accès à un temps de maintien, pour un étage, reste sensiblement constant lorsque ces paramètres sont modifiés sous l'effet d'une modification de la capacité 12', - toujours pour un étage, les temps de maintien t à e% et t' à £ % sont liés par la relation approximative: 20 ntm = n. t'm, m - les temps d'accès t à e% et t' à e/ % sont liés c a a ' n par la relation approximative: t' = t (1 + n-1 e) soit t' 2£ t a a a a Si, pour un étage, le temps de maintien à e % est 25 voisin du temps d'accès (à e ou e/ %) de celui qui suit, une incertitude supplémentaire, voisine de e/n, est introduite. Indépendamment des erreurs qui peuvent s'introduire, compte-tenu du temps d'accès à e% du premier étage et du temps de maintien à e% du dernier, il existe une erreur systématique globale sup-30 plémentaire égale à (n-1) e/n, soit donc sensiblement égale à e. En résumé, le niveau enregistré subit un écart relatif égal à 3 e lorsque l'on applique à l'entrée du dispositif une impulsion rectangulaire, dont la durée varie entre le temps d'accès à e% du premier étage et le temps de maintien à e% du 35 dernier. Donc, lorsque sont définis les temps d'accès minimum et de maintien maximum pour une erreur maximale 3 e, les considérations qui précèdent permettent de déterminer le nombre n d'étages nécessaires, les caractéristiques des étages extrêmes, 40 et la loi de progression de la capacité C de mémorisation 71 14398 9 2134159 c* - c (p-D • — t' (p-ij t a ^-u où p désigne le rang de l'étage. Le dispositif suivant l'invention qui est illustré 5 en figure 6 de façon schématique, se compose de trois étages disposés en cascade, le chiffre de trois n'étant évidemment pas limitatif bien que le gain obtenu par un étage supplémentaire ne justifie habituellement pas la complexité accrue. Le premier étage I présente une constitution" 10 pratiquement identique à celle qui a été illustrée en figure 4 et les mêmes numéros de référence sont utilisés dans lès deux cas. Mais sur la figure 6 sont indiqués des condensateurs 38 de correction de l'effet, des capacités parasites et des variations des caractéristiques des transistors en fonction 15 de la fréquence. Le signal de sortie de la cellule de mémorisation est appliqué sur la base du transistor 40, monté en adaptateur d'impédance, qui attaque le second étage II. Celui-ci présente une constitution très similaire au premier et ne sera pas 20 décrit complètement. Il faut simplement, noter que l'étage II ne comporte pas de condensateurs de correction des capacités parasites car le condensateur 12", qui joue le même rôle que le condensateur 12' de l'étage 1, a une valeur plus élevée, et rend négligeable l'action de ces capacités parasites. Le rapport 25 entre les capacités des condensateurs 12" et 12' est sensiblement égal au rapport entre le temps d'accès de l'étage II (c'est-à-dire le temps de maintien du premier étage) et le temps d'accès de l'étage I. A titre d'exemple, un dispositif qui a été réalisé comporte un condensateur 12' de 50 picofarads et 30 un condensateur 12" de 1000 picofarads. L'étage III présente une constitution pratiquement identique à celle de l'étage II et la tension de sortie mémorisée est lue sur la résistance d'émetteur du transistor 40" de l'étage adaptateur en restant dans le cadre de 35 l'exemple donné ci-dessus, on sera amené à adopter un condensateur 12"' d'environ 20 000 picofarads. On arrive ainsi, toujours dans le cas de l'exemple, à un temps d'accès à e =5% qui est de 5 nanosecondes et un temps de maintien à e = 5% de 400 microsecondes avec une non linéarité de 71 14398 10 2134159 l'ordre de 1% sur l'ensemble de la gamme de fonctionnement, qui va de 20 0 millivolts à 8 Volts. Il va sans dire que l'invention ne se limite pas aux modes de réalisation particuliers qui ont été représentés et décrits à titre, d'exemples et que la portée du présent brevet s'étend aux variantes de tout ou partie des dispositions décrites restant dans le cadre des équivalences. 71 14398 11 2134159 REVENDICATIONS 1°) Dispositif de mémorisation de l'amplitude d'un signal électrique, comprenant une cellule de mémorisation présentant une capacité destinée à être chargée par ledit signal à travers une diode et des moyens de lecture de la 5 tension de charge de la capacité, caractérisé en ce qu'il comprend une cellule de correction des variations de résistance dynamique de la diode, de mêmes caractéristiques électriques que la cellule de mémorisation, soumise aux mêmes signaux, et des moyens pour injecter en amont de la 10 cellule un courant proportionnel à la tension d'erreur due au courant traversant la diode. 2°) Dispositif suivant la revendication 1, caractérisé en ce qu'il compend un étage d'entrée générateur de courant, d'adaptation d'impédancec 15 3°) Dispositif suivant la revendication 2, caractérisé en ce que ledit étage comprend deux transistors complémentaires montés symétriquement, chaque cellule étant reliée à la résistance de collecteur de l'un des transistors. 4°) Dispositif suivant la revendication 1, 2 ou 3, 20 caractérisé en ce que ledit courant de correction est injecté par l'intermédiaire d'un transistor monté en étage séparateur. 5°) Dispositif suivant la revendication 1, 2, 3 ou 4, caractérisé par un circuit de prépolarisation de la 25 diode supprimant l'influence de la tension de décalage de celle-ci. 6°) Dispositif suivant la revendication 1, comprenant une cellule de mémorisation et une cellule de correction constituées et reliées comme illustré en 30 figure 4. 7°) Dispositif de mémorisation d'amplitude comprenant une série d'étages suivant l'une quelconque des revendications précédentes, le temps d'accès de chaque étage étant sensiblement égal au temps de maintien de l'étage 71 14398 12 2134159 précédent pour la même valeur de l'erreur relative de référence. 8°) Dispositif selon la revendication 7, caractérisé en ce qu'un transistor d'adaptation d'impédance monté en générateur de courant est disposé entre les étages successifs.