# Processo 2 nm

Na fabricação de semicondutores, o processo 2 nm é a próxima redução do tamanho de MOSFETs (transistor de efeito de campo de óxido metálico semicondutor) após o processo 3 nm. Em maio de 2022, a TSMC anunciou planos para iniciar a pré-produção com o processo 2 nm no final de 2024 e produção em massa em 2025; A Intel prevê a produção em seu processo competidor (20A) para 2024, e a fabricante de chips sul-coreana Samsung (2nm) para 2025.
O termo "2 nanômetros" ou, alternativamente, "20 angstrom" (um termo usado pela Intel) não tem relação com nenhuma característica física real (como comprimento de porta lógica, distância entre contatos ou distância entre portas lógicas) dos transistores. É um termo comercial ou de marketing usado pela indústria de fabricação de chips semicondutores para se referir a uma nova geração aprimorada de chips semicondutores de silício em termos de aumento na densidade de transistores (ou seja, um maior grau de miniaturização), aumento de velocidade e redução do consumo de energia.

## Contexto

No final de 2018, o Presidente do Conselho de Administração da TSMC, Mark Liu, previu que o aprimoramento de chips continuaria com os processos 3 nm e 2 nm; no entanto, em 2019, outros especialistas em semicondutores estavam indecisos sobre se os processos após o 3 nm poderiam se tornar viáveis.
A TSMC começou a estudar o processo 2 nm em 2019. Ela espera fazer a transição dos tipos de transistor FinFET para GAAFET ao passar de 3 nm para 2 nm.
O roadmap da Intel de 2019 mostrou processos equivalentes à 3 nm e 2 nm planejados para 2025 e 2027, respectivamente. Em dezembro de 2019, a Intel anunciou planos para a produção em 1.4 nm para 2029.
Em agosto de 2020, a TSMC começou a construir um laboratório de P&D para a tecnologia 2 nm em Hsinchu, com expectativa de tornar-se parcialmente operacional até 2021. Em setembro de 2020 (na SEMICON Taiwan 2020), foi relatado que o Presidente do Conselho de Administração da TSMC, Mark Liu, havia declarado que a empresa construiria uma fábrica para o processo 2 nm em Hsinchu em Taiwan, e que também poderia construir novas instalações em Taichung dependendo da demanda. De acordo com o Taiwan Economic Daily (2020), as expectativas eram de iniciar a pre-produção no final de 2023. Em julho de 2021, a TSMC recebeu aprovação governamental para construir sua fábrica de 2 nm; de acordo com o jornal Nikkei, a empresa espera instalar equipamentos de produção para 2 nm até 2023.
No final de 2020, dezessete países da União Europeia assinaram uma declaração conjunta para desenvolver toda a sua indústria de semicondutores, incluindo o desenvolvimento de processos tão pequenos quanto 2 nm, além de projetar e fabricar processadores personalizados, atribuindo até 145 bilhões de euros em fundos.
Em maio de 2021, a IBM anunciou que havia produzido transistores de classe de 2 nm usando três camadas de nanofolhas de silício com portas lógicas com 12 nm de comprimento.
Em julho de 2021, a Intel revelou seu roadmap de processos de 2021 e anos seguintes. A empresa confirmou seu processo 2 nm chamado de Intel 20A, com o "A" referindo-se a angstrom, uma unidade equivalente a 0,1 nanômetro. Ao mesmo tempo, eles introduziram um novo esquema de nomenclatura de processos que alinhava o nome dos produtos a designações semelhantes de seus principais concorrentes. Prevê-se que o processo 20A da Intel seja o primeiro a passar de FinFET para transistores Gate-All-Around (GAAFET); a versão da Intel é chamada de 'RibbonFET'. O roadmap de 2021 da Intel marcou a introdução do processo 20A para 2024.
Em outubro de 2021, no Samsung Foundry Forum 2021, a Samsung anunciou que iniciaria a produção em massa com seu processo MBCFET 2 nm em 2025.
Em abril de 2022, a TSMC anunciou que seu processo GAAFET N2 entraria na fase de pré-produção no final de 2024 e na fase de produção em 2025.
Em julho de 2022, a TSMC anunciou que o processo N2 apresentará fornecimento de energia por trás do wafer e oferecerá desempenho 10–15% maior com mesmo consumo de energia ou consumo de energia 20–30% menor com mesmo desempenho e densidade de transistores acima de 20% maior em comparação com N3E.

## Processos da classe 2 nm

| | Samsung | TSMC | Intel | Intel |
| Nome do processo | Desconhecido | N2 | 20A | 18A |
| Tipo de transistor | MBCFET | GAAFET | FitaFET | FitaFET |
| Densidade de transistores (MTr/mm$^2$) | Desconhecido | Desconhecido | Desconhecido | Desconhecido |
| Tamanho das células de SRAM (μm$^2$) | Desconhecido | Desconhecido | Desconhecido | Desconhecido |
| Distância entre portas lógica (nm) | Desconhecido | Desconhecido | Desconhecido | Desconhecido |
| Tamanho de interconexão (nm) | Desconhecido | Desconhecido | Desconhecido | Desconhecido |
| Estado de lançamento | 2024: produção | Segunda metade de 2024: pré-produção 2025: produção em alto volume | 2025: produção | 2024: produção |

## O que vem após os 2 nm?

Em julho de 2021, a Intel revelou planos para iniciar a produção de 18A (equivalente a 1,8 nm) em 2024.
Em maio de 2022, o IMEC apresentou um roadmap que estende a cadência bianual de introdução de processos e a regra de nomenclatura de raiz quadrada até 2036. O roadmap termina com o processo A2 (2 angstroms), nomeado por analogia com o esquema de nomenclatura da TSMC, que deve ser introduzido até lá.
Além da melhora no tamanho de estruturas de transistores e interconexão, as inovações previstas pelo IMEC são as seguintes:
* arquitetura de transistores (forksheet FET, CFET, CFET com canal atômico);
* implantação de equipamento EUV de alta NA (0,55) com a primeira máquina, de US$400 milhões, a ser concluída na ASML em 2023. A primeira dessas máquinas a ser enviada deve ir para a Intel em 2025;
* redução da altura padrão das células (eventualmente para "menos de 4" faixas);
* distribuição de energia traseira, condutores de energia internos;
* novos materiais (rutênio para metalização, grafeno, monocamada WS$_2$ para canal atômico);
* novas técnicas de fabricação (metalização subtrativa, moldagem direta do metal);
* Vãos de ar para reduzir ainda mais a permissividade relativa do dielétrico entre-metal e, portanto, a capacitância da interconexão;
* Inovações de design de ICs (chiplets 2.5D, interconexão 3D), ferramentas de EDA mais avançadas.