# EPYC

Epyc (também estilizado EPYC) é uma marca de microprocessadores multi-core x86-64 projetados e vendidos pela AMD, baseados na microarquitetura Zen da empresa. Introduzidos em junho de 2017, eles são direcionados especificamente para os mercados de servidores e sistemas integrados.
Os processadores Epyc compartilham a mesma microarquitetura de seus equivalentes regulares para desktop, mas possuem recursos de nível empresarial, como maior contagem de núcleos, mais pistas PCI Express, suporte para maiores quantidades de RAM e memória cache. Eles também suportam configurações de sistema multichip e de soquete duplo usando a interconexão Infinity Fabric.

## História

Em março de 2017, a AMD anunciou planos para reentrar no mercado de servidores com uma plataforma baseada na microarquitetura Zen, codinome Naples, e revelou-a oficialmente sob a marca Epyc em maio. Em junho daquele ano, a AMD lançou oficialmente os processadores da série Epyc 7001, oferecendo até 32 núcleos por soquete e permitindo um desempenho que permitiu ao Epyc ser competitivo com a linha de produtos escaláveis Intel Xeon concorrente. Dois anos depois, em agosto de 2019, os processadores da série Epyc 7002 "Rome", baseados na microarquitetura Zen 2, foram lançados, dobrando a contagem de núcleos por soquete para 64 e aumentando drasticamente o desempenho por núcleo em relação à arquitetura de última geração.
Em março de 2021, a AMD lançou a série Epyc 7003 "Milan", baseada na microarquitetura Zen 3. O Epyc Milan trouxe os mesmos 64 núcleos do Epyc Rome, mas com desempenho por núcleo muito maior, com o EPYC 7763 superando o EPYC 7702 em até 22 por cento, apesar de ter o mesmo número de núcleos e threads. Uma atualização da série Epyc 7003 "Milan" com 3D V-Cache, chamada Milan-X, foi lançada em 21 de março de 2022, usando os mesmos núcleos do Milan, mas com 512 MB adicionais de cache empilhados nas matrizes de computação, elevando a quantidade total de cache por CPU para 768 MB.
Em setembro de 2021, o Oak Ridge National Laboratory fez parceria com a AMD e HPE Cray para construir o Frontier, um supercomputador com 9.472 CPUs Epyc 7453 e 37.888 GPUs Instinct MI250X, tornando-se operacional em maio de 2022. Em novembro de 2023, é o supercomputador mais poderoso do mundo de acordo com o TOP500, com desempenho máximo de mais de 1,6 exaFLOPS.
Em novembro de 2021, a AMD detalhou as próximas gerações de EPYC, revelando também o novo soquete LGA-6096 SP5 que suportaria as novas gerações de chips Epyc. Com o codinome Genoa, as primeiras CPUs Epyc baseadas em Zen 4 são construídas no nó de processo N5 da TSMC e suportam até 96 núcleos e 192 threads por soquete, juntamente com 12 canais de DDR5, 128 pistas PCIe 5.0 e Compute Express Link 1.1. A AMD também compartilhou informações sobre o chip irmão de Genoa, codinome Bergamo. Bergamo é baseado em uma microarquitetura Zen 4 modificada chamado Zen 4c, projetada para permitir contagens de núcleos e eficiência muito maiores ao custo de menor desempenho de núcleo único, visando provedores de núvem e cargas de trabalho, em comparação com cargas de trabalho de computação tradicionais de alto desempenho. Bergamo será compatível com o Socket SP5 e suportará até 128 núcleos e 256 threads por soquete. É compatível com Socket SP5 e suporta até 128 núcleos e 256 threads por soquete.
Em novembro de 2022, a AMD lançou sua linha Epyc de 4ª geração, codinome Genoa. Alguns revisores técnicos e clientes já haviam recebido hardware para testes e benchmarking, e benchmarks de terceiros de peças Gênova estavam imediatamente disponíveis. A parte principal, o Epyc 9654 de 96 núcleos, estabeleceu recordes de desempenho multi-core e mostrou desempenho de até 4× em comparação com a parte principal da Intel, o Xeon Platinum 8380. A alta largura de banda de memória e ampla conectividade PCIe removeram muitos gargalos, permitindo que todos os 96 núcleos a serem utilizados em cargas de trabalho onde os chips Milan da geração anterior teriam sido vinculados a I/O. Genoa também foi a primeira CPU de servidor x86 a suportar CXL, permitindo maior expansão de memória e outros dispositivos com uma interface de alta largura de banda construída em PCIe 5.0.
Em junho de 2023, a AMD começou a enviar a linha Genoa-X habilitada para 3D-Vcache, uma atualização do Genoa que usa a mesma tecnologia de empilhamento de matriz 3D do Milan-X para permitir até 1152 MB de cache L3, um aumento de 50% em relação ao Milan- X, que tinha no máximo 768 MB de cache L3. No mesmo dia, a AMD também anunciou o lançamento de seus SKUs Zen 4c otimizados para nuvem, codinome Bergamo, oferecendo até 128 núcleos por soquete, utilizando uma versão modificada do núcleo Zen 4 que foi otimizado para eficiência de energia e para reduzir morrer espaço. Os núcleos Zen 4c não têm nenhuma instrução removida em comparação com os núcleos Zen 4 padrão; em vez disso, a quantidade de cache por núcleo é reduzida de 4 MB para 2 MB e a frequência dos núcleos é reduzida. Bergamo é soquete compatível com Genoa, usando o mesmo soquete SP5 e suportando a mesma capacidade CXL, PCIe e DDR5 que Genoa.
Em setembro de 2023, a AMD lançou sua série 8004 de CPUs integradas e de baixo consumo de energia, codinome Siena. Siena utiliza um novo soquete, chamado SP6, que ocupa menos espaço e número de pinos do que o soquete SP5 de seus processadores Genoa contemporâneos. Siena utiliza a mesma arquitetura de núcleo Zen 4c dos processadores nativos da nuvem Bergamo, permitindo até 64 núcleos por processador e o mesmo dado de I/O de 6 nm de Bergamo e Gênova, embora alguns recursos tenham sido reduzidos, como a redução do suporte de memória de 12 canais de DDR5 para apenas 6 e removendo o suporte de soquete duplo.
Os codinomes da CPU AMD Epyc seguem o esquema de nomenclatura das cidades italianas, incluindo Milan, Rome, Naples, Genoa , Bergamo, Siena e Turin.
Gerações de CPU AMD Epyc :
| Geração | Ano | Codenome | Linha de produto | Cores | Socket | Memória |
| Server | Server | Server | Server | Server | Server | |
| 1ª | 2017 | Naples | 7001 series | 32 × Zen | SP3 (LGA) | DDR4 |
| 2ª | 2019 | Rome | 7002 series | 64 × Zen 2 | SP3 (LGA) | DDR4 |
| 3ª | 2021 | Milan | 7003 series | 64 × Zen 3 | SP3 (LGA) | DDR4 |
| 3ª | 2022 | Milan-X | 7003 series | 64 × Zen 3 | SP3 (LGA) | DDR4 |
| 4ª | 2022 | Genoa | 9004 series | 96 × Zen 4 | SP5 (LGA) | DDR5 |
| 4ª | 2023 | Genoa-X | 9004 series | 96 × Zen 4 | SP5 (LGA) | DDR5 |
| 4ª | 2023 | Bergamo | 9004 series | 128 × Zen 4c | SP5 (LGA) | DDR5 |
| 4ª | 2023 | Siena | 8004 series | 64 × Zen 4 | SP6 (LGA) | DDR5 |
| 5ª | 2025 | Turin | 9005 series | 192 × Zen 5 | SP5 (LGA) | DDR5 |
| 6th | TBA | Venice | ASA | ASA | SP7 (LGA) | ASA |
| Embedded | Embedded | Embedded | Embedded | Embedded | Embedded | |
| 1st | 2018 | Snowy Owl | Embedded 3001 series | 16 × Zen | SP4 (BGA) | DDR4 |
| 2nd | 2019 | Naples | Embedded 7001 series | 32 × Zen | SP3 (BGA) | DDR4 |
| 3rd | 2021 | Rome | Embedded 7002 series | 64 × Zen 2 | SP3 (BGA) | DDR4 |
| 4th | 2023 | Genoa | Embedded 9004 series | 96 × Zen 4 | SP5 (BGA) | DDR5 |

## Projeto

As CPUs Epyc usam um design de módulo multichip para permitir rendimentos mais altos para uma CPU do que matrizes monolíticas tradicionais. As CPUs Epyc de primeira geração são compostas por quatro matrizes de computação de 14 nm, cada uma com até 8 núcleos. Os núcleos são desativados simetricamente nas matrizes para criar produtos com menor capacidade com menos núcleos, mas a mesma I/O e consumo de memória. As CPUs Epyc de segunda e terceira geração são compostas por oito matrizes de computação construídas em um nó de processo de 7 nm e uma grande matriz de entrada/saída (I/O) construída em um nó de processo de 14 nm. As CPUs Milan-X de terceira geração usam vias avançadas de silício para empilhar um dado adicional em cima de cada um dos 8 dies de computação, adicionando 64 MB de cache L3 por dado.
As CPUs Epyc suportam operação de soquete único e de soquete duplo. Em uma configuração de soquete duplo, 64 pistas PCIe de cada CPU são alocadas para interconexão Infinity Fabric proprietária da AMD para permitir largura de banda total entre ambas as CPUs. Assim, uma configuração de soquete duplo tem o mesmo número de pistas PCIe utilizáveis que uma configuração de soquete único. As CPUs Epyc de primeira geração tinham 128 pistas PCIe 3.0, enquanto a segunda e terceria geração tinham 128 pistas PCIe 4.0. Todas as CPUs Epyc atuais são equipadas com até oito canais de DDR4 em velocidades variadas, embora as CPUs Genoa da próxima geração sejam confirmadas pela AMD para suportar até doze canais de DDR5.
Ao contrário do Opteron, dos equivalentes da Intel e dos processadores de desktop da AMD (excluindo Socket AM1), os processadores Epyc não possuem chipset - também conhecido como sistema em um chip. Isso significa que a maioria dos recursos necessários para tornar os servidores totalmente funcionais (como memória, PCI Express, controladores SATA, etc.) estão totalmente integrados ao processador, eliminando a necessidade de um chipset ser colocado na placa-mãe. Alguns recursos podem exigir o uso de chips controladores adicionais para serem utilizados.

## Recepção

A recepção inicial do Epyc foi geralmente positiva. Em geral, descobriu-se que o Epyc supera as CPUs Intel emcasso em que os núcelos podem funcionar de forma independente, como sem computação de alto desempenho e aplicativos de big data. O Epyc de primeira geração ficou para trás nas tarefas de banco de dados em comparação com as peças Xeon da Intel devido à maior latência de cache. Em 2021, a Meta Platforms selecionou chips Epyc para seus data centers metaversos.
O Epyc Genoa foi bem recebido, pois ofereceu melhor desempenho e eficiência em comparação com as ofertas anteriores, embora tenha recebido algumas críticas por não ter 2 DIMMs por validação de configurações de canal, com alguns revisores chamando-o de "plataforma incompleta".

## Lista de processadores Epyc
### Servidor
#### Epyc de primeira geração (Naples)

A tabela a seguir lista os dispositivos que usam o design de primeira geração.
Um sufixo "P" indica suporte para apenas uma configuração de soquete único. Os modelos não-P usam 64 pistas PCIe de cada processador para a comunicação entre processadores.
Recursos comuns das CPUs da série EPYC 7001:
* Socket: SP3
* Todas as CPUs suportam ECC DDR4-2666 no modo octa-channel (7251 suporta apenas DDR4-2400).
* Cache L1: 96 KB (32 KB de dados + 64 KB de instruções) por núcleo.
* Cache L2: 512 KB por núcleo.
* Todas as CPUs suportam 128 pistas PCIe 3.0.
* Processo de fabricação: GlobalFoundries 14LP.
| Modelo | Cores (threads) | Taxa de clock (GHz) | Taxa de clock (GHz) | Taxa de clock (GHz) | Cache L3 (total) | TDP | Chiplets | Core config | Lançamento | Lançamento | Opções Embedded |
| Modelo | Cores (threads) | Base | Boost | Boost | Cache L3 (total) | TDP | Chiplets | Core config | Data | Preço (USD) | Opções Embedded |
| Modelo | Cores (threads) | Base | All-core | Max | Cache L3 (total) | TDP | Chiplets | Core config | Data | Preço (USD) | Opções Embedded |
| 7251 | 8 (16) | 2.1 | 2.9 | 2.9 | 32 MB | 120 W | 4 × CCD | 8 × 1 | Junho de 2017 | $475 | Sim |
| 7261 | 8 (16) | 2.5 | 2.9 | 2.9 | 64 MB | 155/170 W | 4 × CCD | 8 × 1 | 14 de junho de 2018 | $570 | Sim |
| 7281 | 16 (32) | 2.1 | 2.7 | 2.7 | 32 MB | 155/170 W | 4 × CCD | 8 × 2 | 20 de junho de 2017 | $650 | Sim |
| 7301 | 16 (32) | 2.2 | 2.7 | 2.7 | 64 MB | 155/170 W | 4 × CCD | 8 × 2 | 20 de junho de 2017 | $800 | Sim |
| 7351P | 16 (32) | 2.4 | 2.9 | 2.9 | 64 MB | 155/170 W | 4 × CCD | 8 × 2 | 20 de junho de 2017 | $750 | 735P |
| 7351 | 16 (32) | 2.4 | 2.9 | 2.9 | 64 MB | 155/170 W | 4 × CCD | 8 × 2 | 20 de junho de 2017 | $1,100 | Sim |
| 7371 | 16 (32) | 3.1 | 3.6 | 3.8 | 64 MB | 200 W | 4 × CCD | 8 × 2 | 13 de novembro de 2018 | $1,550 | |
| 7401P | 24 (48) | 2.0 | 2.8 | 3.0 | 64 MB | 155/170 W | 4 × CCD | 8 × 3 | 20 de junho de 2017 | $1,075 | 740P |
| 7401 | 24 (48) | 2.0 | 2.8 | 3.0 | 64 MB | 155/170 W | 4 × CCD | 8 × 3 | 20 de junho de 2017 | $1,850 | Sim |
| 7451 | 24 (48) | 2.3 | 2.9 | 3.2 | 64 MB | 180 W | 4 × CCD | 8 × 3 | 20 de junho de 2017 | $2,400 | Sim |
| 7501 | 32 (64) | 2.0 | 2.6 | 3.0 | 64 MB | 155/170 W | 4 × CCD | 8 × 4 | 20 de junho de 2017 | $3,400 | Sim |
| 7551P | 32 (64) | 2.0 | 2.55 | 3.0 | 64 MB | 180 W | 4 × CCD | 8 × 4 | 20 de junho de 2017 | $2,100 | 755P |
| 7551 | 32 (64) | 2.0 | 2.55 | 3.0 | 64 MB | 180 W | 4 × CCD | 8 × 4 | 20 de junho de 2017 | $3,400 | Sim |
| 7571 | 32 (64) | 2.2 | 3.0 | 3.0 | 64 MB | 200 W | 4 × CCD | 8 × 4 | 6 de novembro de 2018 | OEM/AWS | Desconhecido |
| 7601 | 32 (64) | 2.2 | 2.7 | 3.2 | 64 MB | 180 W | 4 × CCD | 8 × 4 | 20 de junho de 2017 | $4,200 | Sim |
* v
* d
* e
* ↑ Os modelos com sufixos "P" são uniprocessadores, disponíveis apenas como configuração de soquete único.
* ↑ Core Complexes (CCX) × cores por CCX
* ↑ Os modelos da série Epyc integrados 7001 têm especificações idênticas às da série Epyc 7001.

#### Epyc de segunda geração (Rome)

Em novembro de 2018, a AMD anunciou o Epyc 2 em seu evento Next Horizon, a segunda geração de processadores Epyc de codinome "Rome" e baseado na microarquitetura Zen 2. Os processadores apresentam até oito processadores "chiplet" baseados em 7 nm com um chip I/P baseado em 14 nm fornecendo 128 pistas PCIe 4.0 no centro interconectadas via Infinity Fabric. Os processadores suportam até 8 canais de RAM DDR4 de até 4 TB e apresentam suporte para PCIe 4.0. Esses processadores possuem até 64 núcleos com 128 threads SMT por soquete. O "Rome" de 7 nm é fabricado pela TSMC. Foi lançado em 7 de agosto de 2019. Possui 39,5 bilhões de transistores.
Em abril de 2020, a AMD lançou três novos SKUs usando a plataforma Rome de 7 nm da Epyc. Os três processadores introduzidos foram o Epyc 7F32 de oito núcleos, o 7F52 de 16 núcleos e o 7F72 de 24 núcleos, apresentando clocks base de até 3,7 GHz (até 3,9 GHz com boost) dentro de uma faixa de TDP de 180 a 240 watts. O lançamento foi apoiado pela Dell EMC, Hewlett Packard Enterprise, Lenovo, Supermicro e Nutanix.
Recursos comuns dessas CPUs:
* Codinome "Rome
* Microarquitetura Zen 2
* Processo TSMC 7nm
* Socket SP3
* 128 pistas PCIe
* Suprte de memória DDR4-3200 no modo octa-channel
| Modelo | Data de lançamento | Preço (USD) | Fab | Chiplets | Cores (Thread) | Core config | Clock rate (GHz) | Clock rate (GHz) | Cache | Cache | Cache | Socket & dimensionamento | TDP |
| Modelo | Data de lançamento | Preço (USD) | Fab | Chiplets | Cores (Thread) | Core config | Base | Boost | L1 | L2 | L3 | Socket & dimensionamento | TDP |
| 7232P | 7 de agosto de 2019 | $450 | TSMC 7FF | 2 × CCD 1 × I/OD | 8 (16) | 4 × 2 | 3.1 | 3.2 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 32 MB (8 MB por CCX) | SP3 1P | 120 W |
| 7302P | 7 de agosto de 2019 | $825 | TSMC 7FF | 4 × CCD 1 × I/OD | 16 (32) | 8 × 2 | 3 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 1P | 155 W |
| 7402P | 7 de agosto de 2019 | $1250 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 8 × 3 | 2.8 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 1P | 180 W |
| 7502P | 7 de agosto de 2019 | $2300 | TSMC 7FF | 4 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.5 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 1P | 180 W |
| 7702P | 7 de agosto de 2019 | $4425 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 16 × 4 | 2 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 1P | 200 W |
| 7252 | 7 de agosto de 2019 | $475 | TSMC 7FF | 2 × CCD 1 × I/OD | 8 (16) | 4 × 2 | 3.1 | 3.2 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (16 MB por CCX) | SP3 (até) 2P | 120 W |
| 7262 | 7 de agosto de 2019 | $575 | TSMC 7FF | 4 × CCD 1 × I/OD | 8 (16) | 8 × 1 | 3.2 | 3.4 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 155 W |
| 7272 | 7 de agosto de 2019 | $625 | TSMC 7FF | 2 × CCD 1 × I/OD | 12 (24) | 4 × 3 | 2.9 | 3.2 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (16 MB por CCX) | SP3 (até) 2P | 120 W |
| 7282 | 7 de agosto de 2019 | $650 | TSMC 7FF | 2 × CCD 1 × I/OD | 16 (32) | 4 × 4 | 2.8 | 3.2 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (16 MB por CCX) | SP3 (até) 2P | 120 W |
| 7302 | 7 de agosto de 2019 | $978 | TSMC 7FF | 4 × CCD 1 × I/OD | 16 (32) | 8 × 2 | 3 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 155 W |
| 7352 | 7 de agosto de 2019 | $1350 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 8 × 3 | 2.3 | 3.2 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 155 W |
| 7402 | 7 de agosto de 2019 | $1783 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 8 × 3 | 2.8 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 180 W |
| 7452 | 7 de agosto de 2019 | $2025 | TSMC 7FF | 4 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.35 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 155 W |
| 7502 | 7 de agosto de 2019 | $2600 | TSMC 7FF | 4 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.5 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 180 W |
| 7532 | 7 de agosto de 2019 | $3350 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 16 × 2 | 2.4 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 200 W |
| 7542 | 7 de agosto de 2019 | $3400 | TSMC 7FF | 4 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.9 | 3.4 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 225 W |
| 7552 | 7 de agosto de 2019 | $4025 | TSMC 7FF | 6 × CCD 1 × I/OD | 48 (96) | 12 × 4 | 2.2 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 192 MB (16 MB per CCX) | SP3 (até) 2P | 200 W |
| 7642 | 7 de agosto de 2019 | $4775 | TSMC 7FF | 8 × CCD 1 × I/OD | 48 (96) | 16 × 3 | 2.3 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 225 W |
| 7662 | 7 de agosto de 2019 | $6150 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 16 × 4 | 2 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 225 W |
| 7702 | 7 de agosto de 2019 | $6450 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 16 × 4 | 2 | 3.35 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 200 W |
| 7742 | 7 de agosto de 2019 | $6950 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 16 × 4 | 2.25 | 3.4 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 225 W |
| 7H12 | 18 de setembro de 2019 | | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 16 × 4 | 2.6 | 3.3 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 280 W |
| 7F32 | 14 de abril de 2020 | $2100 | TSMC 7FF | 4 × CCD 1 × I/OD | 8 (16) | 8 × 1 | 3.7 | 3.9 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 180 W |
| 7F52 | 14 de abril de 2020 | $3100 | TSMC 7FF | 8 × CCD 1 × I/OD | 16 (32) | 16 × 1 | 3.5 | 3.9 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (16 MB por CCX) | SP3 (até) 2P | 240 W |
| 7F72 | 14 de abril de 2020 | $2450 | TSMC 7FF | 6 × CCD 1 × I/OD | 24 (48) | 12 × 2 | 3.2 | 3.7 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 192 MB (16 MB por CCX) | SP3 (até) 2P | 240 W |
* v
* d
* e
* ↑ Core Complexes (CCX) × cores por CCX

#### Epyc de terceira geração (Milan)

No HPC-AI Advisory Council no Reino Unido em outubro de 2019, a AMD declarou especificações para chips Milan, chips Epyc baseados na microarquitetura Zen 3. Os chips Milan usarão o Socket SP3, com até 64 núcleos no pacote, e suportarão DDR4 SDRAM de oito canais e 128 pistas PCIe 4.0. Também anunciou planos para a geração subsequente de chips, codinome Genoa, que será baseado na microarquitetura Zen 4 e usará Socket SP5.
As CPUs Milan foram lançadas pela AMD em 15 de março de 2021.
As CPUs Milan-X foram lançadas em 21 de março de 2022. Eles usam a tecnologia 3D V-Cache para aumentar a capacidade máxima do cache L3 por soquete de 256 MB para 768 MB.
| Modelo | Preço (USD) | Fab | Chiplets | Cores (Thread) | Core config | Taxa de clock (GHz) | Taxa de clock (GHz) | Cache | Cache | Cache | Socket & dimensionamento | TDP |
| Modelo | Preço (USD) | Fab | Chiplets | Cores (Thread) | Core config | Base | Boost | L1 | L2 | L3 | Socket & dimensionamento | TDP |
| 7773X | $8800 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 8 × 8 | 2.20 | 3.50 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 768 MB (96 MB por CCX) | SP3 (até) 2P | 280 W |
| 7763 | $7890 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 8 × 8 | 2.45 | 3.40 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 (até) 2P | 280 W |
| 7713 | $7060 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 8 × 8 | 2.00 | 3.675 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 (até) 2P | 225 W |
| 7713P | $5010 | TSMC 7FF | 8 × CCD 1 × I/OD | 64 (128) | 8 × 8 | 2.00 | 3.675 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 1P | 225 W |
| 7663 | $6366 | TSMC 7FF | 8 × CCD 1 × I/OD | 56 (112) | 8 × 7 | 2.00 | 3.50 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 (até) 2P | 240 W |
| 7663P | $3139 | TSMC 7FF | 8 × CCD 1 × I/OD | 56 (112) | 8 × 7 | 2.00 | 3.50 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 1P | 240 W |
| 7643 | $4995 | TSMC 7FF | 8 × CCD 1 × I/OD | 48 (96) | 8 × 6 | 2.30 | 3.60 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 (até) 2P | 225 W |
| 7643P | $2722 | TSMC 7FF | 8 × CCD 1 × I/OD | 48 (96) | 8 × 6 | 2.30 | 3.60 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB 32 MB por CCX | SP3 1P | 225 W |
| 7573X | $5590 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.80 | 3.60 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 768 MB (96 MB por CCX) | SP3 (até) 2P | 280 W |
| 75F3 | $4860 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.95 | 4.00 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 (até) 2P | 280 W |
| 7543 | $3761 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.80 | 3.70 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 (até) 2P | 225 W |
| 7543P | $2730 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.80 | 3.70 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 1P | 225 W |
| 7513 | $2840 | TSMC 7FF | 8 × CCD 1 × I/OD | 32 (64) | 8 × 4 | 2.60 | 3.65 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (16 MB por CCX) | SP3 (até) 2P | 200 W |
| 7453 | $1570 | TSMC 7FF | 4 × CCD 1 × I/OD | 28 (56) | 4 × 7 | 2.75 | 3.45 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (16 MB por CCX) | SP3 (até) 2P | 225 W |
| 7473X | $3900 | TSMC 7FF | 8 × CCD 1 × I/OD | 24 (48) | 8 × 3 | 2.80 | 3.70 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 768 MB (96 MB por CCX) | SP3 (até) 2P | 240 W |
| 74F3 | $2900 | TSMC 7FF | 8 × CCD 1 × I/OD | 24 (48) | 8 × 3 | 3.20 | 4.00 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 (até) 2P | 240 W |
| 7443 | $2010 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 4 × 6 | 2.85 | 4.00 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 (até) 2P | 200 W |
| 7443P | $1337 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 4 × 6 | 2.85 | 4.00 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 1P | 200 W |
| 7413 | $1825 | TSMC 7FF | 4 × CCD 1 × I/OD | 24 (48) | 4 × 6 | 2.65 | 3.60 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 (até) 2P | 180 W |
| 7373X | $4185 | TSMC 7FF | 8 × CCD 1 × I/OD | 16 (32) | 8 × 2 | 3.05 | 3.80 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 768 MB (96 MB por CCX) | SP3 (até) 2P | 240 W |
| 73F3 | $3521 | TSMC 7FF | 8 × CCD 1 × I/OD | 16 (32) | 8 × 2 | 3.50 | 4.00 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 (até) 2P | 240 W |
| 7343 | $1565 | TSMC 7FF | 4 × CCD 1 × I/OD | 16 (32) | 4 × 4 | 3.20 | 3.90 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 (até) 2P | 190 W |
| 7313 | $1083 | TSMC 7FF | 4 × CCD 1 × I/OD | 16 (32) | 4 × 4 | 3.00 | 3.70 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 (até) 2P | 155 W |
| 7313P | $913 | TSMC 7FF | 4 × CCD 1 × I/OD | 16 (32) | 4 × 4 | 3.00 | 3.70 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 128 MB (32 MB por CCX) | SP3 1P | 155 W |
| 7303 | $604 | TSMC 7FF | 2 × CCD 1 × I/OD | 16 (32) | 2 x 8 | 2.40 | 3.40 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (32 MB por CCX) | SP3 (até) 2P | 130 W |
| 7303P | $594 | TSMC 7FF | 2 × CCD 1 × I/OD | 16 (32) | 2 x 8 | 2.40 | 3.40 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (32 MB por CCX) | SP3 1P | 130 W |
| 72F3 | $2468 | TSMC 7FF | 8 × CCD 1 × I/OD | 8 (16) | 8 × 1 | 3.70 | 4.10 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 256 MB (32 MB por CCX) | SP3 (até) 2P | 180 W |
| 7203 | $348 | TSMC 7FF | 2 × CCD 1 × I/OD | 8 (16) | 2 x 4 | 2.80 | 3.40 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (32 MB por CCX) | SP3 (até) 2P | 120 W |
| 7203P | $338 | TSMC 7FF | 2 × CCD 1 × I/OD | 8 (16) | 2 x 4 | 2.80 | 3.40 | 32 KB inst. 32 KB data (por core) | 512 KB (por core) | 64 MB (32 MB por CCX) | SP3 1P | 120 W |
* v
* d
* e
* ↑ Core Complexes (CCX) × cores por CCX

#### Epyc de quarta geração (Genoa, Bergamo e Siena)

Em 10 de novembro de 2022, a AMD lançou a quarta geração de servidores Epyc e processadores de data center baseados na microarquitetura Zen 4, codinome Genoa. Em seu evento de lançamento, a AMD anunciou que a Microsoft e o Google seriam alguns dos clientes de Genoa. Genoa apresenta entre 16 e 96 núcleos com suporte para PCIe 5.0 e DDR5. A AMD também deu ênfase à eficiência energética de Genoa, o que, de acordo com a CEO da AMD, Lisa Su, significa “menor custo total de propriedade” para clientes corporativos e de datacenter em nuvem. Genova usa o novo Socket SP5 (LGA 6096) da AMD.
Em 13 de junho de 2023, a AMD apresentou Genoa-X com tecnologia 3D V-Cache para desempenho de computação técnica e Bergamo (9734, 9754 e 9754S) para computação nativa em nuvem.
Em 18 de setembro de 2023, a AMD apresentou a linha de processadores Siena de baixo consumo de energia, baseada na microarquitetura Zen 4c. Siena suporta até 64 núcleos no novo soquete SP6, que atualmente é usado apenas por processadores Siena. Siena usa o mesmo chip de I/O que Bergamo, porém certos recursos, como suporte de soquete duplo, são removidos e outros recursos são reduzidos, como a mudança do suporte de memória de 12 canais para suporte de memória de 6 canais.
| Modelo | Fab | Cores (Thread) | Chiplets | Core config | Taxa de clock (GHz) | Taxa de clock (GHz) | Cache (MB) | Cache (MB) | Cache (MB) | Socket | Contagem de Socket | Pistas PCIe 5.0 | Suporte de memória | TDP | Data de lançamento | Preço (USD) |
| Modelo | Fab | Cores (Thread) | Chiplets | Core config | Base | Boost | L1 | L2 | L3 | Socket | Contagem de Socket | Pistas PCIe 5.0 | DDR5 ECC | TDP | Data de lançamento | Preço (USD) |
| Low Power & Edge (Zen 4c cores) |||||||||||||||||
| 8024P | TSMC N5 | 8 (16) | 4 × CCD 1 × I/OD | 4 × 2 | 2.4 | 3.0 | 0.5 | 8 | 32 | SP6 | 1P | 96 | DDR5-4800 six-channel | 90 W | 18 de setembro de 2023 | $409 |
| 8024PN | TSMC N5 | 8 (16) | 4 × CCD 1 × I/OD | 4 × 2 | 2.05 | 3.0 | 0.5 | 8 | 32 | SP6 | 1P | 96 | DDR5-4800 six-channel | 80 W | 18 de setembro de 2023 | $525 |
| 8124P | TSMC N5 | 16 (32) | 4 × CCD 1 × I/OD | 4 × 4 | 2.45 | 3.0 | 1 | 16 | 64 | SP6 | 1P | 96 | DDR5-4800 six-channel | 125 W | 18 de setembro de 2023 | $639 |
| 8124PN | TSMC N5 | 16 (32) | 4 × CCD 1 × I/OD | 4 × 4 | 2.0 | 3.0 | 1 | 16 | 64 | SP6 | 1P | 96 | DDR5-4800 six-channel | 100 W | 18 de setembro de 2023 | $790 |
| 8224P | TSMC N5 | 24 (48) | 4 × CCD 1 × I/OD | 4 × 6 | 2.55 | 3.0 | 1.5 | 24 | 64 | SP6 | 1P | 96 | DDR5-4800 six-channel | 160 W | 18 de setembro de 2023 | $855 |
| 8224PN | TSMC N5 | 24 (48) | 4 × CCD 1 × I/OD | 4 × 6 | 2.0 | 3.0 | 1.5 | 24 | 64 | SP6 | 1P | 96 | DDR5-4800 six-channel | 120 W | 18 de setembro de 2023 | $1,015 |
| 8324P | TSMC N5 | 32 (64) | 4 × CCD 1 × I/OD | 4 × 8 | 2.65 | 3.0 | 2 | 32 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 180 W | 18 de setembro de 2023 | $1,895 |
| 8324PN | TSMC N5 | 32 (64) | 4 × CCD 1 × I/OD | 4 × 8 | 2.05 | 3.0 | 2 | 32 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 130 W | 18 de setembro de 2023 | $2,125 |
| 8434P | TSMC N5 | 48 (96) | 4 × CCD 1 × I/OD | 4 × 12 | 2.5 | 3.1 | 3 | 48 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 200 W | 18 de setembro de 2023 | $2,700 |
| 8434PN | TSMC N5 | 48 (96) | 4 × CCD 1 × I/OD | 4 × 12 | 2.0 | 3.0 | 3 | 48 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 155 W | 18 de setembro de 2023 | $3,150 |
| 8534P | TSMC N5 | 64 (128) | 4 × CCD 1 × I/OD | 4 × 16 | 2.3 | 3.1 | 4 | 64 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 200 W | 18 de setembro de 2023 | $4,950 |
| 8534PN | TSMC N5 | 64 (128) | 4 × CCD 1 × I/OD | 4 × 16 | 2.0 | 3.1 | 4 | 64 | 128 | SP6 | 1P | 96 | DDR5-4800 six-channel | 155 W | 18 de setembro de 2023 | $5,450 |
| Mainstream Enterprise (Zen 4 cores) |||||||||||||||||
| 9124 | TSMC N5 | 16 (32) | 4 × CCD 1 × I/OD | 4 × 4 | 3.0 | 3.7 | 1 | 16 | 64 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 200 W | 10 de novembro de 2022 | $1,083 |
| 9224 | TSMC N5 | 24 (48) | 4 × CCD 1 × I/OD | 4 × 6 | 2.5 | 3.7 | 1.5 | 24 | 64 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 200 W | 10 de novembro de 2022 | $1,825 |
| 9254 | TSMC N5 | 24 (48) | 4 × CCD 1 × I/OD | 4 × 6 | 2.9 | 4.15 | 1.5 | 24 | 128 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 220 W | 10 de novembro de 2022 | $2,299 |
| 9334 | TSMC N5 | 32 (64) | 4 × CCD 1 × I/OD | 4 × 8 | 2.7 | 3.9 | 2 | 32 | 128 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 210 W | 10 de novembro de 2022 | $2,990 |
| 9354 | TSMC N5 | 32 (64) | 8 × CCD 1 × I/OD | 8 × 4 | 3.25 | 3.75 | 2 | 32 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 280 W | 10 de novembro de 2022 | $3,420 |
| 9354P | TSMC N5 | 32 (64) | 8 × CCD 1 × I/OD | 8 × 4 | 3.25 | 3.75 | 2 | 32 | 256 | SP5 | 1P | 128 | DDR5-4800 twelve-channel | 280 W | 10 de novembro de 2022 | $2,730 |
| Performance Enterprise (Zen 4 cores) |||||||||||||||||
| 9174F | TSMC N5 | 16 (32) | 8 × CCD 1 × I/OD | 8 × 2 | 4.1 | 4.4 | 1 | 16 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 320 W | 10 de novembro de 2022 | $3,850 |
| 9184X | TSMC N5 | 16 (32) | 8 × CCD 1 × I/OD | 8 × 2 | 3.55 | 4.2 | 1 | 16 | 768 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 320 W | 13 de junho de 2023 | $4,928 |
| 9274F | TSMC N5 | 24 (48) | 8 × CCD 1 × I/OD | 8 × 3 | 4.05 | 4.3 | 1.5 | 24 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 320 W | 10 de novembro de 2022 | $3,060 |
| 9374F | TSMC N5 | 32 (64) | 8 × CCD 1 × I/OD | 8 × 4 | 3.85 | 4.3 | 2 | 32 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 320 W | 10 de novembro de 2022 | $4,860 |
| 9384X | TSMC N5 | 32 (64) | 8 × CCD 1 × I/OD | 8 × 4 | 3.1 | 3.9 | 2 | 32 | 768 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 320 W | 13 de junho de 2023 | $5,529 |
| 9474F | TSMC N5 | 48 (96) | 8 × CCD 1 × I/OD | 8 × 6 | 3.6 | 4.1 | 3 | 48 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 360 W | 10 de novembro de 2022 | $6,780 |
| High Performance Computing (Zen 4 cores) |||||||||||||||||
| 9454 | TSMC N5 | 48 (96) | 8 × CCD 1 × I/OD | 8 × 6 | 2.75 | 3.8 | 3 | 48 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 290 W | 10 de novembro de 2022 | $5,225 |
| 9454P | TSMC N5 | 48 (96) | 8 × CCD 1 × I/OD | 8 × 6 | 2.75 | 3.8 | 3 | 48 | 256 | SP5 | 1P | 128 | DDR5-4800 twelve-channel | 290 W | 10 de novembro de 2022 | $4,598 |
| 9534 | TSMC N5 | 64 (128) | 8 × CCD 1 × I/OD | 8 × 8 | 2.45 | 3.7 | 4 | 64 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 280 W | 10 de novembro de 2022 | $8,803 |
| 9554 | TSMC N5 | 64 (128) | 8 × CCD 1 × I/OD | 8 × 8 | 3.1 | 3.75 | 4 | 64 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 360 W | 10 de novembro de 2022 | $9,087 |
| 9554P | TSMC N5 | 64 (128) | 8 × CCD 1 × I/OD | 8 × 8 | 3.1 | 3.75 | 4 | 64 | 256 | SP5 | 1P | 128 | DDR5-4800 twelve-channel | 360 W | 10 de novembro de 2022 | $7,104 |
| 9634 | TSMC N5 | 84 (168) | 12 × CCD 1 × I/OD | 12 × 7 | 2.25 | 3.7 | 5.25 | 84 | 384 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 290 W | 10 de novembro de 2022 | $10,304 |
| 9654 | TSMC N5 | 96 (192) | 12 × CCD 1 × I/OD | 12 × 8 | 2.4 | 3.7 | 6 | 96 | 384 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 360 W | 10 de novembro de 2022 | $11,805 |
| 9654P | TSMC N5 | 96 (192) | 12 × CCD 1 × I/OD | 12 × 8 | 2.4 | 3.7 | 6 | 96 | 384 | SP5 | 1P | 128 | DDR5-4800 twelve-channel | 360 W | 10 de novembro de 2022 | $10,625 |
| 9684X | TSMC N5 | 96 (192) | 12 × CCD 1 × I/OD | 12 × 8 | 2.55 | 3.7 | 6 | 96 | 1152 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 400 W | 13 de junho de 2023 | $14,756 |
| Cloud (Zen 4c cores) |||||||||||||||||
| 9734 | TSMC N5 | 112 (224) | 8 × CCD 1 × I/OD | 8 x 14 | 2.2 | 3.0 | 7 | 112 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 340 W | 13 de junho de 2023 | $9,600 |
| 9754S | TSMC N5 | 128 (128) | 8 × CCD 1 × I/OD | 8 x 16 | 2.25 | 3.1 | 8 | 128 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 360 W | 13 de junho de 2023 | $10,200 |
| 9754 | TSMC N5 | 128 (256) | 8 × CCD 1 × I/OD | 8 x 16 | 2.25 | 3.1 | 8 | 128 | 256 | SP5 | 1P/2P | 128 | DDR5-4800 twelve-channel | 360 W | 13 de junho de 2023 | $11,900 |
* v
* d
* e
* ↑ Core Complexes (CCX) × cores por CCX

### Integrado
#### Epyc de primeira geração (Snowy Owl)

Em fevereiro de 2018, a AMD também anunciou a série EPYC 3000 de CPUs Zen integradas.
Recursos comuns das CPUs EPYC Embedded série 3000:
* Socket: SP4 (modelos 31xx e 32xx usam pacote SP4r2).
* Todas as CPUs suportam ECC DDR4-2666 no modo dual-channel (3201 suporta apenas DDR4-2133), enquanto os modelos 33xx e 34xx suportam o modo quad-channel.
* Cache L1: 96 KB (32 KB de dados + 64 KB de instruções) por núcleo.
* Cache L2: 512 KB por núcleo.
* Todas as CPUs suportam 32 pistas PCIe 3.0 por CCD (máximo de 64 pistas).
* Processo de fabricação: GlobalFoundries 14 nm.
| Modelo | Cores (threads) | Taxa de clock (GHz) | Taxa de clock (GHz) | Taxa de clock (GHz) | Cache L3 (total) | TDP | Chiplets | Core config | Data de lançamento |
| Modelo | Cores (threads) | Base | Boost | Boost | | Cache L3 (total) | TDP | Chiplets | Core config | Data de lançamento |
| Modelo | Cores (threads) | Base | All-core | Max | Cache L3 (total) | TDP | Chiplets | Core config | Data de lançamento |
| 3101 | 4 (4) | 2.1 | 2.9 | 2.9 | 8 MB | 35 W | 1 x CCD | 1 × 4 | 21 de fevereiro de 2018 |
| 3151 | 4 (8) | 2.7 | 2.9 | 2.9 | 16 MB | 45 W | 1 x CCD | 2 × 2 | 21 de fevereiro de 2018 |
| 3201 | 8 (8) | 1.5 | 3.1 | 3.1 | 16 MB | 30 W | 1 x CCD | 2 × 4 | 21 de fevereiro de 2018 |
| 3251 | 8 (16) | 2.5 | 3.1 | 3.1 | 16 MB | 55 W | 1 x CCD | 2 × 4 | 21 de fevereiro de 2018 |
| 3255 | 8 (16) | 2.5 | 3.1 | 3.1 | 16 MB | 25–55 W | 1 x CCD | 2 × 4 | dezembro de 2018 |
| 3301 | 12 (12) | 2.0 | 2.15 | 3.0 | 32 MB | 65 W | 2 x CCD | 4 × 3 | 21 de fevereiro de 2018 |
| 3351 | 12 (24) | 1.9 | 2.75 | 3.0 | 32 MB | 60–80 W | 2 x CCD | 4 × 3 | 21 de fevereiro de 2018 |
| 3401 | 16 (16) | 1.85 | 2.25 | 3.0 | 32 MB | 85 W | 2 x CCD | 4 × 4 | 21 de fevereiro de 2018 |
| 3451 | 16 (32) | 2.15 | 2.45 | 3.0 | 32 MB | 80–100 W | 2 x CCD | 4 × 4 | 21 de fevereiro de 2018 |
* v
* d
* e
* ↑ Core Complexes (CCX) × cores por CCX

## Variantes chinesas

Uma variante criada para o mercado de servidores chinês pela Hygon Information Technology é o sistema Hygon Dhyana em um chip. É considerado uma variante do AMD Epyc e é tão semelhante que "há pouca ou nenhuma diferenciação entre os chips". Foi notado que há "menos de 200 linhas de novo código do kernel" para suporte ao kernel Linux, e que o Dhyana é "principalmente uma CPU Zen renomeada para o mercado de servidores chinês". Benchmarks posteriores mostraram que certas instruções de ponto flutuante têm um desempenho pior, provavelmente para cumprir as retrições de exportação dos EUA. AES e outros algoritmos de criptografia ocidentais são substituídos por variantes chinesas em todo o projeto.