# DDR5 SDRAM

DDR5 SDRAM é a abreviação oficial de Double Data Rate 5 Synchronous Dynamic Random-Access Memory. Em comparação com seu predecessor DDR4 SDRAM, o DDR5 foi planejado para reduzir o consumo de energia, ao mesmo tempo em que dobra a largura de banda. O padrão, originalmente previsto para 2018, foi lançado em 14 de julho de 2020.
Uma nova funcionalidade chamada Decision Feedback Equalization (DFE) permite a escalabilidade da velocidade de E/S para maior largura de banda e melhoria de desempenho. O DDR5 suporta mais largura de banda do que seu predecessor, DDR4, com 4,8 gigabits por segundo possível - mas não chegará no lançamento. O DDR5 terá aproximadamente a mesma latência que o DDR4 e o DDR3.
A Rambus anunciou um DDR5 DIMM em funcionamento em setembro de 2017. Em 15 de novembro de 2018, a SK Hynix anunciou a finalização de seu primeiro chip DDR5 RAM; ele funciona a 5200 MT/s a 1,1 volts. Em fevereiro de 2019, a SK Hynix anunciou um chip de 6400 MT/s, a maior velocidade oficialmente permitida pelo padrão preliminar do DDR5. Algumas empresas estavam planejando trazer os primeiros produtos para o mercado até o final de 2019. O primeiro chip DDR5 DRAM do mundo foi lançado oficialmente pela SK Hynix em 6 de outubro de 2020.
O padrão JEDEC separado LP-DDR5 (Low Power Double Data Rate 5), destinado a laptops e smartphones, foi lançado em fevereiro de 2019.
Em comparação com DDR4, DDR5 reduz ainda mais a tensão da memória para 1,1 V, reduzindo assim o consumo de energia. Os módulos DDR5 podem incorporar reguladores de tensão integrados a fim de atingir velocidades mais altas; como isto aumentará o custo, espera-se que seja implementado apenas em módulos para servidores e possivelmente em módulos para consumidor final de alto desempenho.$^[$ O DDR5 suporta uma velocidade de 51,2 GB/s por módulo e 2 canais de memória por módulo.
Há uma expectativa geral de que a maioria dos casos de uso que atualmente usam DDR4 acabarão migrando para DDR5. Para ser utilizável em desktops e servidores (os laptops presumivelmente usarão LPDDR5 em seu lugar), os controladores de memória integrados de, por exemplo, CPUs da Intel e da AMD terão que suportá-lo; a partir de junho de 2020, não houve nenhum anúncio oficial de suporte de nenhum dos dois, mas um slide vazado mostra o suporte planejado ao DDR5 na microarquitetura Sapphire Rapids da Intel em 2021. De acordo com Forrest Norrod da AMD, as CPUs Epyc de terceira geração baseadas na Zen 3 com lançamento previsto para a metade de 2020 ainda usarão o DDR4. Um roadmap interno da AMD vazado mostra o suporte ao DDR5 para CPUs Zen 4 e APUs Zen 3+ em 2022.

## Gerações JEDEC DDR

| Tipo de Memória | Tamanho Máximo do Modulo | Tamanho Máximo UDIMM (DSDR) | Transferência Máxima de Dados | Canais | Largura Total (Non-ECC) | Burst Length |
| DDR3 | 4 Gbit | 8 GB | 1.6 Gbps | 1 | 64-bits | BL8 |
| DDR4 | 16 Gbit | 32 GB | 3.2 Gbps | 1 | 64-bits | BL8 |
| DDR5 | 64 Gbit | 128 GB | 6.4 Gbps | 2 | 64-bits (2x32-bit) | BL16 |
O padrão DDR5 oferece ao setor um avanço crítico no desempenho principal da memória, isto pois o novo padrão possui por objetivo atender a demanda da próxima geração de computadores e tecnologias futuras, entre eles: inteligência artificial, aplicações na nuvem ou computação de alto desempenho.
| Tipo de Memória | Lançamento | Largura de Banda | Pinos por Canal | Voltagem (V) | Prefetch |
| SDR | 1993 | 1.6 GB/s | 168 | 3.3 | 1n |
| DDR | 2000 | 3.2 GB/s | 184 | 2.5 | 2.6 | 2n |
| DDR2 | 2003 | 8.5 GB/s | 240 | 1.8 | 4n |
| DDR3 | 2007 | 17 GB/s | 240 | 1.35 | 1.5 | 8n |
| DDR4 | 2014 | 25.6 GB/s | 380 | 1.2 | 8n |
| DDR5 | 2019 | 32 GB/s | 380 | 1.1 | 8n | 16n |

## Aumento no Tamanho Máximo do Modulo

O tipo de memória DDR5 permitirá atingir um tamanho máximo por módulo de 64 Gbit, que é 4 vezes maior que a densidade máxima de uma memória DDR4. Esse ponto, combinado com o Die Stacking que permite o empilhamento de até 8 matrizes dentro de um único chip, um LRDIMM (Load Reduced Dual Inline Memory Module) de 40 elementos pode atingir uma capacidade de memória efetiva de 2 TB. Para um DIMM mais simples, sem buffer, significa que eventualmente veremos a capacidade de um DIMM chegar a 128 GB para uma configuração padrão de duas posições. O aumento dessa capacidade é feito de acordo com o tempo de vida do padrão DDR5, ou seja, os primeiros exemplares fabricados não possuíram tamanha densidade.

## Aumento na Velocidade: um DIMM com dois canais menores

A JEDEC (Em português: Associação para Tecnologia de Estado Sólido), também controladora do padrão RAM (Random Access Memory), publicou os detalhes sobre as especificações do padrão DDR5 SDRAM para que tenha a capacidade de atender a demanda por RAM cada vez mais rápida..
Para a DDR5, a JEDEC pretende iniciar os primeiros modelos de forma mais agressiva quando comparado à modelos anteriores. No caso da DDR5, se espera que os primeiros modelos atinjam uma transferência máxima de dados de 4,8 Gbps, ou seja, cerca de 50% mais rápido que a velocidade máxima oficial dos modelos DDR4. Nos anos seguintes, espera que essa velocidade atinja a velocidade de 6,4 Gbps.
Estas novas especificações da DDR5 foi projetada para permitir o dimensionamento do desempenho da memória para não degradar sua eficiência nos canais de velocidades mais altas. Isso foi alcançado, por conta de um dobramento no comprimento para BL16 e a contagem bancária para 32 de 16. As apostas da JEDEC para os modelos DDR5 é semelhante ao ao que vimos em outros padrões como LPDDR4 e GDDR6, um único DIMM será dividido em dois canais. Ao invés de ter apenas um canal de dados transportando 64 bits por DIMM, os modelos DDR5 ofereceram dois canais de dados independentes de 32 bits por DIMM (ou 40 bits ao fatorar em ECC). Junto a isso, o Burst Length para cada canal está sendo dobrado de 8 bytes (BL8) para 16 bytes (BL16), ou seja, cada entregará 64 bytes por operação. Em outras palavras, comparado com o modelo DDR4, fornecerá duas operações de 64 bytes no tempo que o DIMM DDR4 leva para fornecer uma, dobrando sua largura de banda efetiva.
Como os dois canais do DDR5 são independentes, um controlador de memória pode solicitar 64 bytes de locais separados, tornando-o mais adequado para o funcionamento real dos processadores e evitando a penalidade de utilização. Portanto um sistema DDR5 funcionaria como uma configuração de 4x32 bits.

## Bus Service mais rápido: equalização no feedback de decisão

Um novo recurso chamado de DFE (Decisão de feedback e equalização) possui a capacidade de permitir escalabilidade de velocidade IO (Entrada e Saída), para uma maior largura de banda e desempenho. O padrão DDR5 suporta o dobro da largura de banda de seu antecessor, o padrão DDR4. O DDR5 suporta também recursos de dimensionamento ECC on-die, os quais permitem a fabricação de nódulos em processos avançados.

## Placas-mãe mais simples, DIMMs mais complexos: Regulação da voltagem On-DIMM

Os requisitos de energia tiveram uma queda de 1,2V para 1,1V em relação ao seu antecessor DDR4. Isso é possível graças a um regulador de tensão no design DIMM, que visa a redução de energia e oferece uma melhor tolerância à tensão, senso assim gera melhores rendimentos de DRAM. Esse é um novo padrão introduzido pela JEDEV para que a regulação de tensão seja movida da placa-mãe para o DIMM individual.
O objetivo desse novo conceito é melhorar/simplificar. A mudança mais significativa é que, ao mover a regulação de tensão para os próprios DIMMs, as placas-mãe não precisarão ser mais construídas esperando o pior cenário, como suportar 16 LRDIMMs enormes, em outras palavras, simplifica o design de uma placa-mãe. Por outro lado, transfere esses custos para o próprio DIMM.

## DIMMs DDR5: ainda 288 pinos, mas pinagem alterada

O DDR5 manterá a mesma quantidade de 288 pinos que os modelos DDR4, no entanto, a pinagem mudará devido ao fato do design de canal duplo, particular dos modelos DDR5. A grande mudança é que o barramento de comando e endereço está sendo reduzido e particionado, com os pinos sendo realocados para o barramento de dados do segundo canal da memória. Em vez um único barramento CA de 24 bits, o DDR5 terá dois barramentos CA de 7 bits, uma para cada canal.