# Elettronica applicata/Convertitori pipeline e differenziali

Elettronica applicata
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## Convertitori standard di base
### Convertitore a residui

A ogni colpo di clock si determina il valore di un bit consecutivamente a partire dal MSB fino al LSB: il residuo $R_{i}$ della conversione precedente (inizialmente è pari all'ingresso A) viene ogni volta confrontato con la metà del fondo scala $S$:
* se il residuo $R_{i}$ si trova nella metà inferiore, il bit corrente è posto a 0 e la metà inferiore (residuo compreso) viene raddoppiata ad occupare l'area da 0 a $S$;
* se il residuo $R_{i}$ si trova nella metà superiore, il bit corrente è posto a 1 e la metà superiore (residuo compreso) viene raddoppiata ad occupare l'area da 0 a $S$.

#### Struttura a residui per ciascun bit

* comparatore: decide il valore del bit;
* convertitore D/A a 1 bit: ricostruisce l'approssimazione;
* sommatore: calcola il residuo;
* amplificatore: riporta il residuo al fondo scala.

#### Parametri

* lento: nel caso peggiore occorrono $N$ cicli di confronto per convertire $N$ bit;
* complesso: richiede $N$ comparatori.

### Convertitore con pipeline

L'inserimento di elementi di memoria quali i moduli di sample e hold nel convertitore a residui permette di operare su campioni consecutivi nello stesso tempo:
* al tempo $t_{0}$ arriva il campione di ingresso A;
* al tempo $t_{1}$ l'ingresso A fornisce il MSB (stadio 1), e il suo residuo ${R_{1}}_{A}$ viene memorizzato e mantenuto stabile dal primo modulo di sample e hold, mentre arriva il campione di ingresso B;
* al tempo $t_{2}$ il residuo ${R_{1}}_{A}$ fornisce il secondo bit (stadio 2), e il residuo ${R_{2}}_{A}$ viene memorizzato e mantenuto stabile dal secondo modulo di sample e hold, mentre l'ingresso B ripercorre lo stadio 1 fornendo il MSB e arriva il campione di ingresso C;
    e così via.

#### Parametri

* complesso: richiede $N$ comparatori;
* veloce: a ogni tempo di ciclo viene completato un campione da $N$ bit, anche se per completare la conversione del primo campione occorre attendere un tempo di latenza pari a $N$ cicli:

### Convertitori misti

È possibile sfruttare convertitori flash parallelo in strutture a residui, con o senza pipeline, per poter lavorare su più bit allo stesso tempo:
* il comparatore diventa un convertitore A/D flash parallelo da $N$ bit;
* il convertitore D/A diventa da $N$ bit;
* l'amplificatore ha un guadagno pari a $2^{N}$.

#### Vantaggi

* a pari numero di comparatori migliora la velocità;
* a pari velocità si riduce il numero di comparatori.

#### Esempio: convertitore A/D da 8 bit

* Convertitore A/D a residui da 8 bit con 2 convertitori flash da 4 bit in cascata
* Convertitore A/D a residui da 8 bit con 4 convertitori flash da 2 bit in cascata
| | | numero di comparatori | tempo di conversione | tempo di latenza |
| 1 flash da 8 bit | 1 flash da 8 bit | 2$^8$ − 1 = 255 | $T_{C}$ | ‒ |
| a residui | 2 flash da 4 bit in cascata | 2 (2$^4$ − 1) = 30 | $2T_{C}+T_{DA}$ | ‒ |
| a residui | 4 flash da 2 bit in cascata | 4 (2$^2$ ‒ 1) = 12 | $4T_{C}+3T_{DA}$ | ‒ |
| con pipeline | 2 flash da 4 bit in cascata | 2 (2$^4$ − 1) = 30 | $T_{C}+T_{DA}+T_{SH}$ | $2\left(T_{C}+T_{DA}+T_{SH}\right)$ |
| con pipeline | 4 flash da 2 bit in cascata | 4 (2$^2$ ‒ 1) = 12 | $T_{C}+T_{DA}+T_{SH}$ | $4\left(T_{C}+T_{DA}+T_{SH}\right)$ |

## Convertitori differenziali

Il convertitore differenziale fornisce un flusso seriale di bit ad alta cadenza, che corrisponde al comando di up/down del comparatore di soglia nel convertitore A/D ad inseguimento:
* un bit a 1 (up) significa che l'ingresso analogico A si trova a un livello di quantizzazione più alto di quello corrente;
* un bit a 0 (down) significa che l'ingresso analogico A si trova a un livello di quantizzazione più basso di quello corrente.
Un decimatore ricava da questo flusso seriale un segnale parallelo con codifica binaria a cadenza più bassa: attende l'arrivo di un certo numero di bit, quindi a partire dal valore del campione corrente calcola il nuovo valore del campione da riportare in uscita, che è il risultato finale di tutte le operazioni di up e down arrivate:
* un bit a 1 (up) fa salire di un LSB il valore del campione;
* un bit a 0 (down) fa scendere di un LSB il valore del campione.
All'altra estremità un interpolatore svolge l'operazione opposta: interpola il segnale parallelo e ricostruisce il flusso seriale di partenza ottenendo un flusso seriale con la stessa alta cadenza che sarà riconvertito in analogico.

### Esempio: PCM (telefonia)

* il segnale analogico è campionato in un flusso seriale a 64 kbit/s;
* il decimatore ricava un flusso parallelo a 8000 campioni al secondo (ogni campione è formato da 8 bit);
* l'interpolatore ricostruisce un flusso seriale a 64 kbit/s.

### Vantaggi

* il decimatore e l'interpolatore sono più facili da realizzare rispetto ai convertitori standard perché operano solo in digitale;
* un sistema di conversione differenziale non richiede componenti di alta precisione (resistenze, condensatori...), ma si basa solo su integratori e comparatori;
* il segnale digitale è a cadenza bassa e quindi facile da elaborare, mentre il segnale analogico ricavato dall'interpolazione è a cadenza alta e quindi facile da filtrare per il filtro passa-basso, perché le repliche in frequenza generate dal campionamento si allontanano dalla replica base all'aumentare della cadenza.

### Convertitore differenziale semplice

Dal convertitore a inseguimento si può ricavare un convertitore differenziale: il flusso seriale è direttamente l'uscita del comparatore di soglia.

### Convertitore delta (Δ)

L'uscita del comparatore viene campionata con periodo $T_{CK}$, quindi un circuito integratore ricostruisce il segnale a gradino dai campioni:
* un impulso negativo viene integrato con un gradino di ampiezza $\gamma$ verso il basso;
* un impulso positivo viene integrato con un gradino di ampiezza $\gamma$ verso l'alto.
La dinamica del convertitore delta è limitata:
    ${\gamma \over 2}<V<{\frac {\gamma }{\omega T_{CK}}}$
dove $\omega$ è la frequenza del segnale analogico in ingresso:
* una variazione dell'ingresso entro il limite inferiore ${\tfrac {\gamma }{2}}$ della dinamica (idle noise) non viene rilevata e non cambia il livello di quantizzazione;
* una variazione dell'ingresso oltre il limite superiore ${\tfrac {\gamma }{\omega T_{CK}}}$ della dinamica porta a un sovraccarico (overload) perché l'inseguimento è troppo lento e la quantizzazione non è più corretta.
Il segnale quantizzato, con gradini di larghezza $T_{CK}$ e di altezza $\gamma$, ha frequenza di variazione (slew rate) massima pari a:
    ${\frac {\Delta y}{\Delta x}}={\frac {\gamma }{T_{CK}}}$
Il segnale analogico di ingresso, descritto dalla seguente espressione matematica:
    $v(t)=V\sin {\left(\omega t\right)}$
ha frequenza di variazione pari a:
    ${\frac {dv}{dt}}=V\omega \cos {\left(\omega t\right)}$
quindi la frequenza di variazione massima è pari a $V\omega$ (il coseno vale 1).
Affinché il convertitore delta sia in grado di inseguire il segnale analogico di ingresso, la sua frequenza di variazione non può superare la frequenza di variazione massima del segnale quantizzato:
    $V\omega <{\frac {\gamma }{T_{CK}}}\Rightarrow V<{\frac {\gamma }{\omega T_{CK}}}$

### Convertitore sigma-delta (ΣΔ)

Per permettere al convertitore delta di lavorare con segnali a più alta frequenza, è possibile ampliarne la dinamica in due modi:
* aumentando la frequenza di clock ${\tfrac {1}{T_{CK}}}$;
* riducendo l'ampiezza del segnale stesso tramite un integratore (convertitore sigma-delta).