# SystemC

SystemC è un tipo di linguaggio di descrizione hardware, simile al VHDL o al Verilog, utilizzato nella descrizione dei sistemi, poiché mostra la sua potenza di funzionamento con modelli a livello transazionale e comportamentali, nei quali il grado di dettaglio dell'andamento nel tempo dei segnali di uscita viene tralasciato in favore di una più concisa rappresentazione della descrizione della funzione richiesta.

## Storia

* 27 settembre 1999: annunciata Open SystemC Initiative
* 1º marzo 2000: distribuito SystemC v0.91
* 28 marzo 2000: distribuito SystemC v1.0
* 1º febbraio 2001: distribuite specifiche del SystemC v2.0 ed il codice sorgente della v1.2 Beta
* 3 giugno 2003: distribuito SystemC 2.0.1 LRM (language reference manual)
* 6 giugno 2005: distribuito SystemC 2.1 LRM and TLM 1.0 (transaction-level modeling)
* 12 dicembre 2005: IEEE approva lo standard IEEE 1666-2005 per il SystemC
* 13 aprile 2007: distribuito SystemC v2.2
ARM Ltd., CoWare, Synopsys e CynApps unirono le forze per sviluppare SystemC (successivamente CynApps divenne Forte Design Systems), pubblicando la prima bozza nel 1999. Il concorrente principale all'epoca era SpecC, un altro pacchetto open source basato sul C++, sviluppato da membri dell'Università di Irvine, California, e da alcune compagnie giapponesi.
A giugno del 2000 venne formato un gruppo di standardizzazione denominato Open SystemC Initiative con il compito di organizzare le attività e permettere ai concorrenti di Synopsys, Cadence e Mentor Graphics, di avere voce nello sviluppo.
A luglio 2004 Synopsys terminò il proprio coinvolgimento in SystemC.

## Descrizione

Il SystemC è un insieme di librerie e macro scritte in C++ con cui è possibile simulare processi concorrenti, ovvero che avvengono nello stesso momento, ognuno descritto attraverso la sintassi C++. Nell'ambiente di lavoro del SystemC, gli oggetti descritti possono comunicare in un contesto simulato sistema real-time usando segnali di tutti i tipi di dato offerti dal C++, insieme ad altri offerti dalle librerie SystemC, oltre a quelli definiti dall'utilizzatore.
Il linguaggio offre una semantica simile a quella di VHDL e Verilog, ma al costo di un aggravamento sintattico rispetto a questi. D'altro canto, permette un maggiore libertà espressiva, come programmazione orientata agli oggetti e classi template. Più in generale, SystemC è sia un linguaggio di descrizione sia un sistema di simulazione che permette di generare un eseguibile che si comporta come il modello descritto al momento dell'esecuzione. Le prestazioni del sistema di simulazione sono difficilmente paragonabili a quelle dei simulatori VHDL/Verilog commercializzati attualmente, specialmente per via delle differenze di ambito applicativo. Mentre Verilog e VHDL sono stati pensati, originariamente proposti e nel tempo sviluppati per la progettazione a livello di trasferimento tra registri (RTL), il SystemC, nei suoi primi anni di vita, ha veicolato una forte spinta verso la progettazione a livelli di astrazione superiore, con produzione di strumenti per la Sintesi di Alto livello e successivi sviluppi del paradigma transazionale, nel quale la comunicazione tramite segnali digitali viene sostituita con un più generico passaggio di messaggi.
Nei fatti, tuttavia, l'iniziale spinta innovativa non ha trovato riscontro nei risultati prodotti; il costo di mantenimento della coerenza della rappresentazione è rimasta in larga misura sulle spalle dell'utilizzatore, data la mancanza di strumenti di controllo semantico sufficientemente robusti, più di quanto non capiti con altri linguaggi di descrizione dell'hardware, e nel frattempo l'introduzione, nel 2005, del SystemVerilog, variante orientata agli oggetti del Verilog, ha di fatto pressoché annullato i vantaggi che la natura di libreria di classi C++ del SystemC aveva dato a questo inizialmente.
La parte che aveva destato più interesse nella fase di sviluppo vivace della modellazione transazionale, ovvero la formalizzazione dei concetti di connessione tramite port/export, canali, e socket, è stata riproposta in SystemVerilog, organizzata secondo i dettami della programmazione a pattern, all'interno della libreria di classi UVM, che attualmente rappresenta l'elemento di maggior successo nell'ambito della progettazione di ambienti e componenti di verifica per la progettazione di dispositivi digitali e mixed signal.

## Caratteristiche
### Moduli

I moduli costituiscono i blocchi base di un progetto SystemC. Un modello di solito consiste in diversi moduli che comunicano attraverso le porte. I moduli possono essere pensati come i blocchi costruttivi del linguaggio.

### Porte

Le porte permettono la comunicazione fra l'interno del modulo e l'esterno, di solito verso altri moduli.

### Processi

I processi sono i componenti principali che realizzano l'elaborazione. Sono ad esecuzione concorrente.

### Canali

I canali sono gli elementi che permettono la comunicazione nel SystemC. Possono essere semplici connessione o sistemi di comunicazione complessi, come code FIFO o bus
Canali elementari:
* signal
* buffer
* fifo
* mutex
* semaphore

### Interfacce

Le porte usano le interfacce per comunicare con i canali.

### Eventi

Permette la sincronizzazione fra i processi.

### Tipi di dati

Il SystemC introduce vari tipi di dati che supportano la modellazione dell'hardware.
Tipi standard estesi:
* sc_int<> 64-bit intero con segno
* sc_uint<> 64-bit intero senza segno
* sc_bigint<> intero a precisione arbitraria con segno
* sc_biguint<> intero a precisione arbitraria senza segno
Tipi logici:
* sc_bit singolo bit a 2 valori
* sc_logic singolo bit a 4 valori
* sc_bv<> vettore di sc_bit
* sc_lv<> vettore di sc_logic
Tipi in virgola fissa:
* sc_fixed<> template in virgola fissa con segno
* sc_ufixed<> template in virgola fissa senza segno
* sc_fix tipo in virgola fissa con segno
* sc_ufix tipo in virgola fissa senza segno

## Esempio

Esempio di codice per un sommatore: