# POWER2

El POWER2, originalmente llamado RIOS2, es un microprocesador diseñado por IBM que implementó el conjunto de instrucciones POWER. El POWER2 fue el sucesor del POWER1, debutando en septiembre de 1993 dentro de los sistemas RS/6000 de IBM. Cuando se presentó, el POWER2 era el microprocesador más rápido, superando al Alpha 21064. Cuando se introdujo el Alpha 21064A en 1993, el POWER2 perdió el liderazgo y se convirtió en el segundo. IBM afirmó que el rendimiento para un POWER2 de 62,5 MHz fue de 73,3 SPECint92 y 134,6 SPECfp92.
El compilador GCC de código abierto eliminó la compatibilidad con POWER1 (RIOS) y POWER2 (RIOS2) en la versión 4.5.

## Descripción

Las mejoras sobre POWER1 incluyeron mejoras en la arquitectura del conjunto de instrucciones POWER (que consta de nuevas instrucciones de usuario y del sistema y otras funciones relacionadas con el sistema), velocidades de reloj más altas (55 a 71,5 MHz), una unidad de coma fija y una unidad coma flotante, una caché de instrucciones más grande de 32 KB y una caché de datos más grande de 128 o 256 KB. El POWER2 era un diseño de varios chips que constaba de seis u ocho circuitos integrados semipersonalizados, según la cantidad de caché de datos (la configuración de 256 KB requería ocho chips). La partición del diseño era idéntica a la del POWER1: un chip de unidad de caché de instrucciones, un chip de unidad de coma fija, un chip de unidad de coma flotante, un chip de unidad de control de almacenamiento y dos o cuatro chips de unidad de caché de datos.
La configuración de ocho chips contiene un total de 23 millones de transistores y un área de silicio total de 1215 mm$^2$. Los chips son fabricados por IBM en su proceso CMOS de 0,72 μm, que presenta una longitud de canal efectiva de 0,45 μm; y una capa de polisilicio y cuatro capas de interconexión de metal. Los chips están empaquetados en un módulo multichip cerámico (MCM) que mide 64 mm por 64 mm.

## PODER2+

En mayo de 1994 se introdujo una versión mejorada de POWER2 optimizada para procesamiento de transacciones como POWER2+. Las cargas de trabajo de procesamiento de transacciones se beneficiaron de la adición de una caché L2 con capacidades de 512 KB, 1 MB y 2 MB. Este caché se implementó fuera del paquete con SRAM de ráfaga estándar de la industria. El caché se conectó al POWER2+ a través de un bus de 64 bits (para sistemas de gama baja) o de 128 bits (para sistemas de gama alta). El caché era de mapeo directo, tenía un tamaño de línea de 128 bytes y era write-through. Las etiquetas de caché estaban contenidas en el chip de la unidad de control de almacenamiento. El POWER2+ tiene un bus de memoria más estrecho de 64 o 128 bits y una caché de datos más pequeña de 64 o 128 KB. Como hay menos caché, los chips de la unidad de caché de datos son más pequeños como resultado, y el chip de la unidad de control de almacenamiento revisado también es más pequeño. Un objetivo para la configuración de seis chips era reducir el costo y, por lo tanto, los chips se empaquetan en un paquete de conexión de soldadura de bolas (SBC) en lugar de un MCM.

## Súper chip POWER2 (P2SC)

El POWER2 Super Chip (P2SC) se lanzó en octubre de 1996 como sucesor del POWER2. Era una implementación de un solo chip del POWER2 de ocho chips, que integraba 15 millones de transistores en un silicio de 335 mm$^2$ fabricado en el proceso CMOS-6S de cinco capas de metal de 0,29 μm de IBM. La primera versión funcionaba a 120 o 135 MHz, casi el doble de rápido que el POWER2 a 71,5 MHz, con la memoria y los buses de E/S funcionando a la mitad de la velocidad para admitir la frecuencia de reloj más alta. IBM afirmó que el rendimiento de esta versión era de 5,5 SPECint95_base y 14.5 SPECfp95_base. Una pieza más rápida de 160 MHz fabricada en el proceso CMOS-6S2 de 0,25 μm se anunció en el Microprocessor Forum en octubre de 1997.