# VHDL-Tutorium

Dieses Buch steht im Regal Elektrotechnik.

## Einführung

VHDL - ausgeschrieben "Very High Speed Integrated Circuit Hardware Description Language" ist eine Hardwarebeschreibungssprache. In VHDL können digitale Schaltungen und ihr Verhalten entworfen, beschrieben und simuliert werden. Aus den Verhaltensbeschreibungen können Netzlisten für ASICs oder auch Bitstreams für FPGAs erzeugt werden. Dieser Vorgang wird auch als Synthese bezeichnet. Hierbei ist zu beachten, dass nicht alles, was sich in VHDL beschreiben lässt, auch synthetisierbar ist.
Das kommt daher, dass VHDL auch als Simulationssprache für digitale Schaltungen entworfen ist. Man beschreibt also eine Schaltung in VHDL, bettet sie in eine ebenfalls in VHDL geschriebene Testumgebung, die Testbench, ein und lässt sich das Ganze von einem VHDL-Simulator durchrechnen. So können Fehler der Schaltungen gefunden werden, bevor diese in Produktion geht und möglicherweise auf Millionen von Chips implementiert wird. Solche Simulatoren gibt es von verschiedenen Herstellern, ein freier ist der GHDL.

### Das Verhältnis von VHDL zu Programmiersprachen

VHDL ins Verhältnis zu Programmiersprachen zu setzen, ist nicht ganz einfach, weil es auf einen Vergleich von Äpfeln mit Birnen hinausläuft. Dummerweise sehen diese Äpfel den Birnen auf den ersten Blick sehr ähnlich. Versuchen wir es trotzdem einmal.
Ein Programm, geschrieben in einer Programmiersprache, wird von einem Compiler in Maschinencode für ein Prozessorsystem übersetzt und anschließend von diesem System ausgeführt. Das Prozessorsystem besteht seinerseits aus verschiedenen Hardwarekomponenten, wie Rechenwerken, Adresserzeugungseinheiten, Speichern und Registern.
Der Prozessor selbst ist ein Automat, der Datenworte aus einem Speicher liest und interpretiert. Je nachdem, welchen Befehlscode das Datenwort enthalten hat, kann der Prozessor nun seine Hardwareeinheiten auf eine festgelegte Weise ansteuern, um die codierte Funktion auszuführen (z.B. "Addiere zwei Zahlen miteinander").
Der Hauptunterschied zwischen Programmierung und Hardwarebeschreibung ist, dass ein Prozessorsystem bereits eine spezielle Art von Hardwareschaltung ist, die durch ein Programm im Rahmen ihrer Möglichkeiten gesteuert werden kann. Diese Möglichkeiten sind in Form der Maschinensprache vom Hersteller bereits vorgegeben und können (normalerweise) im Nachhinein nicht mehr verändert oder erweitert werden. Ein Prozessor ist bereits eine Hardwarebeschreibung, umgesetzt auf echte Elektronik.
Hardwarebeschreibungssprachen wie VHDL setzen also eine ganze Ebene tiefer an, als Programmiersprachen. Es ist kein Problem, ein Prozessorsystem in VHDL zu beschreiben, zu simulieren (um die Korrektheit der Beschreibung zu prüfen) und per Synthese die Daten zu erzeugen, die es einem Fertiger ermöglichen, genau diese Schaltung als Chip zu bauen.
Die Synthese erzeugt dabei eine Art Schaltplan (Netzliste) aus digitalelektronischen Standardkomponenten, wie Flip-Flops und Logikgattern. In einem zweiten Schritt kann diese Netzliste dann auf die Standardzellbibliothek eines Fertigers für einen Mikrochip oder auf ein FPGA abgebildet werden. Im Falle, dass das Syntheseziel ein FPGA ist, kann jetzt noch der Bitstrom zur Konfiguration erzeugt werden. Wird dieser in das FPGA geladen, verhält es sich anschließend so, wie es die Beschreibung vorgibt.
Achtung: Auch wenn das Einspielen des Bitstroms in ein FPGA an das Flashen eines Mikrocontrollers erinnert, bewirkt es etwas völlig anderes! Der Mikrocontroller wird, wie eben ein Prozessorsystem, die Befehle schrittweise verarbeiten, sobald das Flashen abgeschlossen ist und das System anläuft. Der Bitstrom schaltet dagegen direkt elektrische Verbindungen zwischen den Grundbausteinen des FPGAs auf dem Chip.

### Klassen digitaler Schaltungen

Digitale Schaltungen kann man in zwei Klassen einteilen: speicherfreie oder auch kombinatorische Logik und sequenzielle Schaltungen.
Unter kombinatorischer Logik versteht man Schaltungen, die nur aus miteinander kombinierten logischen Verknüpfungen, wie NOT-, AND-, OR-, oder XOR-Gattern, bestehen und keine speichernden Elemente beinhalten. Änderungen von Eingangssignalen bewirken, idealisiert betrachtet, eine sofortige Reaktion am Ausgang der Schaltung. Ein Taktsignal wird nicht benötigt.
Sequenzielle Schaltungen dagegen enthalten speichernde Elemente wie Latches oder Flip-Flops. Latches arbeiten ohne Takt, meist gibt es ein Enable-Signal, bei dessen Aktivierung der Ausgang des Latches dem Eingang folgt, solange es aktiv ist. Wird das Enable-Signal deaktiviert, behält der Ausgang des Latches den letzten Zustand bei, speichert also. Dieses Verhalten wird auch als Level-Triggered bezeichnet. Flip-Flops sind dagegen getaktet, sie schalten den am Eingang anliegenden Pegel nur während einer Taktflanke an den Ausgang durch. Dieses Verhalten nennt man Edge-Triggered oder Flankengetriggert.
In den üblichen digitalen, getakteten Systemen werden praktisch ausschließlich Flip-Flops verwendet. Entsteht während der Synthese ein Latch, weist das meist auf einen Beschreibungsfehler hin! Mehrere zu einer Einheit zusammengefasste Flip-Flops nennt man auch ein Register.
Eine digitale Schaltung wird meist so aufgebaut, dass sich zwischen zwei Registern oder Flip-Flops ein Block aus kombinatorischer Logik befindet. Häufig wird auch die VHDL-Beschreibung so strukturiert, dass es einen Prozess gibt, der den speicherfreien Teil der Schaltung beschreibt, sowie einen zweiten Prozess, der nur die Register beschreibt ("Zwei-Prozess-Schreibweise"). Prozesse werden später detailierter behandelt.

### Grundfunktionen digitaler Logik-ICs

An rekonfigurierbaren Logik-ICs sind heute vor allem CPLDs und FPGAs verbreitet. CPLDs sind einfacher aufgebaut, bieten dafür aber auch nicht die Logikdichte von FPGAs. Dafür sind sie billiger, benötigen weniger externe Bauteile und sind nach dem Einschalten schneller betriebsbereit. Für die Beschreibung in VHDL sind die Unterschiede jedoch irrelevant.
Ein modernes FPGA besteht hauptsächlich aus Lookup-Tables (LUTs), mit denen der kombinatorische Schaltungsteil realisiert wird, sowie Flip-Flops. Meist werden mehrere LUTs mit der gleichen Anzahl Flip-Flops zu Blöcken zusammengefasst und z.B. als ALM (Altera: Adaptive Logic Module) oder CLB (Xilinx: Configurable Logic Block) bezeichnet. Die Größe eines Designs drückt sich darin aus, wie viele dieser Logikblöcke benötigt werden. Diese Blöcke sind so flexibel, dass sie jede synthetisierbare Funktion abbilden können.
Neben diesen Alleskönnern sind auf einem FPGA meist noch weitere, spezielle Blöcke vorhanden. Gängig sind SRAM-Speicherblöcke, Multiplizierer und Clock-Management-Blöcke. Es können jedoch auch ganze Mehrkern-Prozessoren integriert werden. Diese auch Hard-Macro genannten Blöcke stellen häufig benötigte Teilschaltungen in optimierter Form zur Verfügung. Speicher oder Multiplizierer, aus Standard-Logikblöcken realisiert, belegen verhältnismäßig viele Ressourcen und können die erreichbare Geschwindigkeit des Designs negativ beeinflussen.

## VHDL Grundlagen
### Struktur einer VHDL-Beschreibung

In VHDL werden große Schaltungssysteme in der Regel hierarchisch aus kleineren Teilschaltungen zusammen gesetzt, die in ihren eigenen Modulen beschrieben sind. Ähnlich wie eine reale Schaltung auf einer Platine auch aus unterschiedlichen ICs besteht, die miteinander verbunden sind. Der Aufbau einer VHDL-Beschreibung ähnelt von der Struktur her dann auch sehr einem Datenblatt für ein IC.
Das Pinout im Datenblatt wird in VHDL durch eine Entity ersetzt, wo in Form einer Port-Definition die Schnittstelle des Moduls beschrieben wird. Das Verhalten bzw. die Funktionsweise des Bausteins wird in VHDL in (mindestens) einer Architecture untergebracht. Zu einer Entity können mehrere Architectures existieren. Bei der Instanziierung des Moduls kann dann angegeben werden, welche davon zum Einsatz kommen soll. Das kann praktisch sein, wenn verschiedene Architectures auf unterschiedliche Ziele optimiert sind (z.B. schnell und groß vs. klein und langsam).

### Vorgehen bei der Formulierung

Um diese beiden Arten der realen Hardware nachzubilden, ist die grundsätzliche Denkweise für ein VHDL-Programm deutlich anders, als es für den seriellen Ablauf beispielsweise eines C-Programms nötig ist. VHDL ist im Grunde eine parallele Aneinanderreihung von Prozessen, die quasi simultan abgearbeitet werden. Der VHDL-Simulator wird zwar den Code in irgendeiner Weise in eine serielle Software umwandeln. Die Wirkungsweise der Prozesse ist jedoch so, als würden sie wirklich völlig gleichzeitig bearbeitet.
Zu welchem Zeitpunkt ein Prozess abgearbeitet wird, bestimmt die Sensitivity-List. Dies ist im Prozess-Header eine Liste von vereinbarten Signalen. Ändert eines dieser Signale den Wert, so wird der Prozess angestoßen. Führt dieses zu einer Änderung eines Ausgangs und ist dieser wiederum in der Sensitivity-List eines anderen Prozesses, so wird auch dieser mit dem neuen Wert des Signals angestoßen. Wichtig ist hierbei wieder das Wissen um die Tatsache, dass die sequentielle Anordnung der Prozesse und auch der Abläufe lediglich in der Softwaresimulation relevant ist. Damit ist auch die Reaktion derselben auf die S-Liste für die letzliche Struktur der Hardware irrelevant.
Man unterscheidet zwei Typen von Prozessen: Kombinatorische und synchron getaktete Prozesse, analog zu der eingangs besprochenen realen Hardware.
Kombinatorische Prozesse haben in der Sensitivity-List alle Eingangssignale und beschreiben im Inneren deren Verknüpfung. Synchron getaktete Prozesse haben in der Sensitivity-List nur „reset“ und „clock“. Im Inneren wird beschrieben, welches Signal oder auch welche Verknüpfung von Signalen zur Taktflanke am Ausgang übernommen werden soll.

#### Beispiel für einen kombinatorischen Prozess

* Ausgang "x" ist eine Verknüpfung von "a","b","c"

#### Beispiel für einen synchron getakteten Prozess (incl. asynchronem, low-aktivem Reset)

* FlipFlop mit Ausgang "q" schaltet mit steigender "clk"-Flanke und übernimmt den Wert von "x"
* x stammt aus kombinatorischem Prozess!!

#### Beispiele zu den aus verschiedenen Sprachen bekannten Konstrukten

dazu gleichwertig:
dazu gleichwertig:

### Entitys und Architectures

Im Weiteren baut VHDL einen begrenzten Rahmen von logischen Elementen als ein Bauelement zusammen, das wiederum mit der diskreten Schaltungstechnik vergleichbar ist. So ist es ähnlich wie in der altbekannten TTL-Schaltungstechnik, dass ein solches Bauteil Eingänge, Ausgänge und ein Innenleben hat. VHDL definiert dieses Element oder diesen Block mit seinen "Pins" in der "Entity". Die "Architecture" beschreibt dann mit den oben gezeigten Prozessen das Innenleben.

#### Formal

Verwendung der Entity:

#### Erläuterung

Man sieht: In der "entity" wird eine Portliste vereinbart, die alle nach außen führenden Signale beinhalten muss. Interne Signale werden wie oben gezeigt vereinbart. Üblicherweise führen diese nach der Synthese zu realen "Drähten" in der Schaltung, können aber auch, wie in diesem Fall "z", wegoptimiert werden.
Besonderheit: Signale, die den Block verlassen, können nicht in der "architecture" verschaltet werden. Das heißt, alle in der entity als "out" deklarierten Signale können nirgends in der "sensitivity list" eines Prozesses oder als Zuweisungswert erscheinen. Sie sollen ebenfalls nur in einem einzigen Prozess des VHDL-Files zugewiesen werden, so wie ein "Draht" ebenfalls zu einem Zeitpunkt immer nur einen Pegel führen kann.
Ein File mit einer Entity und einer Architecture ist bereits eine kompilierbare, vollständige VHDL-Komponente. Ähnlich wie auf einer Platine können auch mehrere VHDL-Bauteile miteinander quasi verdrahtet werden. In diesem Fall wird in einem anderen oder auch gleichen VHDL-File diese Komponente als "component" eingebunden.
Beispiel einer "Component"-Deklaration:
Beispiel für eine "Component"-Instanziierung:

## Basis-Konstrukte

Nach dieser kurzen Einführung über die grundsätzlichen Gedanken von VHDL sollen im Folgenden in alphabetischer Reihenfolge die sprachlichen Basis-Konstrukte beschrieben werden:

### aggregates

Ein Aggregat ist ein Klammerausdruck, der mehrere Einzelelemente zu einem Vektor zusammenfasst, wobei die Elemente durch Kommata getrennt werden.
Beispiele:
identisch mit:
Weiteres Beispiel:

### alias

Ein Alias bezeichnet einen Teil eines Signals.
Beispiel:

### architecture

Eine Designeinheit in VHDL, die das Verhalten oder die Struktur einer Entity beschreibt.

### arrays

Beispiele:
Zugriff/Initialisierung:

### assert

Überwache, dass bedingung erfüllt ist, wenn NICHT, dann report string mit severity severity_level
Beispiel:

### attributes

T repräsentiert einen beliebigen Typ, A repräsentiert ein Array, S repräsentiert ein beliebiges Signal und E repräsentiert eine Entity.
Liste von vordefinierten Attributen :
| Attribut | Beschreibung |
| T'BASE | Basistyp von T |
| T'LEFT | Wert am weitesten links in T. (Grösster wenn downto) |
| T'RIGHT | Wert am weitesten rechts in T. (Kleinster wenn downto) |
| T'HIGH | Grösster Wert in T. |
| T'LOW | Kleinster Wert in T. |
| T'ASCENDING | Boolean, TRUE wenn range definiert mit "to". |
| T'IMAGE(X) | String der den Wert X repräsentiert. |
| T'VALUE(X) | Wert vom Typ T, konvertiert vom String X. |
| T'POS(X) | Integer Position von X im diskreten Typ T. |
| T'VAL(X) | Wert vom diskreten Typ an integer Position X. |
| T'SUCC(X) | Wert vom diskreten Typ der auf X folgt |
| T'PRED(X) | Wert vom diskreten Typ der vor X liegt |
| T'LEFTOF(X) | Wert vom diskreten Typ links von X |
| T'RIGHTOF(X) | Wert vom diskreten Typ rechts von X |
| A'LEFT | Eintrag ganz links in A |
| A'LEFT(N) | Eintrag ganz links in Dimension N von A |
| A'RIGHT | Eintrag ganz rechts in A |
| A'RIGHT(N) | Eintrag ganz rechts in Dimension N von A |
| A'HIGH | Höchster Eintrag in A |
| A'HIGH(N) | Höchster Eintrag in Dimension N von A |
| A'LOW | Tiefster Eintrag in A |
| A'LOW(N) | Tiefster Eintrag in Dimension N von A |
| A'RANGE | Range von A'LEFT to A'RIGHT oder A'LEFT downto A'RIGHT |
| A'RANGE(N) | Range von Dimension N in A |
| A'REVERSE_RANGE | Range in A to und downto umgekehrt |
| A'REVERSE_RANGE(N) | REVERSE_RANGE von Dimension N in A |
| A'LENGTH | Integer Wert der Anzahl Elemte in A |
| A'LENGTH(N) | Anzahl Werte in Dimension N von A |
| A'ASCENDING | Boolean, TRUE wenn range definiert mit "to" |
| A'ASCENDING(N) | Boolean, TRUE wenn Dimension N in A definiert mit "to" |
| S'DELAYED(t) | Signalwert zur Zeit NOW -t |
| S'STABLE | TRUE, wenn kein Event in S |
| S'STABLE(t) | TRUE, wenn kein Event in S für Zeit t |
| S'QUIET | TRUE, wenn kein Event in diesem Simulations Zyklus |
| S'QUIET(t) | TRUE, wenn kein Event in S für Zeit t |
| S'TRANSACTION | Bit Signal, invertiert immer wenn Signal S ändert |
| S'EVENT | TRUE, wenn Signal S Event in diesem Simulationszyklus hatte |
| S'ACTIVE | TRUE, wenn Signal S aktiv in diesem Simulationszyklus |
| S'LAST_EVENT | Zeit seit letztem Event auf Signal S |
| S'LAST_ACTIVE | Zeit seit Singal S zuletzt aktiv |
| S'LAST_VALUE | Vorhergehender Wert von Signal S |
| S'DRIVING | |
| S'DRIVING_VALUE | |
| E'SIMPLE_NAME | String mit Name der Entitiy E |
| E'INSTANCE_NAME | String mit Designs Hirarchie inkl. Entity E |
| E'PATH_NAME | String zu Design Wurzel von E |
Beispiele:

### case

Erstes Beispiel:
Zweites Beispiel:
Beispiel 3:

### component declaration

Deklaration zur Festlegung des Namens und der Schnittstelle einer Komponente, die einer Entitydeklaration und Architecture zugeordnet sein muss.

### concatenation

Verkettung von Vektoren. Kann dort benutzt werden, wo keine aggregates erlaubt sind, z.b. innerhalb von Funktionen.
Beispiel

### constant

Beispiel:

### entity

Eine Struktureinheit in einem VHDL- Entwurfssystem. Beschreibt die Schnittstellen eines VHDL-Funktionsblocks nach außen. Mit Hilfe von Port-Anweisungen erfolgt die Deklaration der Anschlüsse innerhalb der Entity. Zu jeder Entity gehört eine Architecture.

### exit-Anweisung

Mit der exit-Anweisung wird die "innerste" Schleife verlassen und mit der Anweisung, die direkt auf die Schleife folgt, fortgefahren.
Beispiel: Bestimmen der Anzahl der führenden Nullen

### file declaration

Beispiel der Benutzung von Dateien:

### for loop

synthesefähig: ja. Bei der Synthese einer for loop wird eine Kette aus Logikblöcken (z.B. einfache Bausteine wie LUTs, Flipflops oder komplexere Kombinationen von solchen) auf dem Chip erzeugt. Für jeden Schleifendurchlauf wird in der Kette der gleiche Block hardwaremäßig angehängt.
Bei der Simulation einer for loop wird die Schleife zeitlich sequentiell durchlaufen.
* Parameter muss nicht deklariert werden.
* Parameter darf im loop nicht verändert werden
Muss loop synthetisierbar sein:
* range ist statisch
* keine wait statements im loop
Beispiel:
Beispiel 2:

### functions

Eine der beiden Möglichkeiten in VHDL, Code mittels eines einfachen Aufrufmechanismus wiederverwertbar zu machen. Functions werden gewöhnlich mit ihrem Namen und einer in Klammern stehenden Liste der Eingangsparameter aufgerufen und können nur ein Ausgangsargument liefern- vgl. auch Procedure.
Beispiel:
Aufruf der Funktion als "concurrent" oder "sequential statement":
Achtung: keine "signal assignments" oder "wait"

### generate

oder
Beispiel:
Beispiel2:

### generic

Mit dem generic Konstrukt können Parameter festgelegt werden, die im Quelltext bei der Verwendung der component oder der entity änderbar sind, die sich aber während der Simulation bzw. nach der Synthese nicht mehr ändern.
Verwendung in den Konstrukten component declaration oder entity
synthesefähig: ja
Beispiel: (wichtig für skalierbare Blöcke!!)

### if

Die if-Anweisung ist nur innerhalb von Prozessen erlaubt, da sie ein sequentielles Konstrukt ist.

### next-Anweisung

Die next-Anweisung beendet den aktuellen Schleifendurchlauf vorzeitig; das bedeutet, dass die Anweisungen bis zur end-loop-Anweisung übersprungen werden und mit dem nächsten Schleifendurchlauf fortgefahren wird.
Beispiel: Bestimmen der Anzahl der Nullen in einem Vektor

### null statement

Falls durch die Syntax ein Statement erforderlich ist, kann das "Null"-Statement verwendet werden, um anzuzeigen, dass nichts zu tun ist. Vgl. hierzu beispielsweise 'when others => null;' einer case-Anweisung.

### operators

Logische Operatoren für Typen: bit,boolean,bit_vector,std_logic,std_logic_vector
Vergleichs Operatoren Ergebnis: boolean
Arithmetische Operatoren für Typen: integer,real
VHDL93:

### package

Beispiele:
Package-Aufruf lautet dann:

### port

Mit port können die Ein- und Ausgänge festgelegt werden, mit der die entity mit der Umgebung kommuniziert, in der sie eingebunden wird.
Verwendung in den Konstrukten component declaration oder entity.
synthesefähig: ja
Beispiel: (wichtig für skalierbare Blöcke!!)

### procedures

synthesefähig: ja, falls die Prozedur kein wait enthält. Bei der Synthese einer Prozedur werden die aufeinanderfolgenden Zeilen in eine Kette von Logikbausteinen (z.B. LUTs, Flipflops) umgesetzt.
Parameter können constant, variable oder Signale sein. Auf Signale kann gelesen (in) oder geschrieben (out) werden.
Beispiel:
Proceduren in Packages:
Aufruf:

### records

Benutzung:

### Typumwandlung (type conversion)

Beispiele:

### use

Verwendung von Bibliotheken, oder Teilen daraus.
Beispiel:

### variable declaration

Beispiel:

### wait

* wait until condition
* wait on signal list
* wait for time -- nicht synthetisierbar
* wait;
Beispiel:
oder:

### when

Beispiel (Tristate Port):

### while

Beispiel (Register rechts schieben):

### with select

Selektive Signalzuweisung außerhalb eines Prozesses, als Alternative zu case:

## Operator Vorrangliste

VHDL-Operatoren in der Reihenfolge des Vorrangs
Note: Der Concatenate Operator "&" hat eine geringere Priorität als einige arithmetische Operatoren +/-

## Fehlervermeidung
### Unbeabsichtiges Erzeugen eines "Latch"

In der Synthese wird unbeabsichtigt ein "Latch" implementiert. Die Ursache ist meist, dass in einem kombinatorischen Prozess die Zuweisungen auf ein Signal nicht vollständig auscodiert wurden:
Beispiel:
Die Fälle a=1 und b=1 ebenso wie a=0 und b=0 wurden nicht definiert. Die Folge ist, dass die Synthese versucht in diesen Fällen den aktuellen Zustand beizubehalten. Dies erfolgt durch die Implementierung eines "Latch".

### Vergessen von Signalen in der "sensitivity list" eines kombinatorischen Prozesses

Werden Signale in der Liste nicht absichtlich weggelassen, um ein bestimmtes Verhalten der Schaltung zu erzeugen, sondern aus Nachlässigkeit nicht hinzugefügt, wird als Folge das Verhalten der Simulation von dem der realen Gatterschaltung abweichen. Es gibt vhdl-Editoren, die die "sensitivity list" prüfen. Auch in der Synthese erscheinen meistens Warnmeldung.

### Verwenden von Reset-Signalen in einem Design

Asynchrone Reset-Signale gehören bei VHDL-Designs unbedingt synchronisiert:
Für detailierte Information zum Thema Reset im FPGAs siehe das Whitepaper von Xilinx "Get Smart About Reset: Think Local, Not Global" (englischsprachig).

### Generieren von "Clock"-Signalen in einem Design

Die "Clock"-Signale werden mit Hilfe einer speziellen Verdrahtung auf dem FPGA verteilt. Ein "Clock"-Signal darf nie durch Logik erzeugt werden. Im Folgenden wird ein schlechtes Beispiel gezeigt, in welchem ein neues Clock Signal erzeugt wird:
In diesem Beispiel wird eine bessere Implementierung für den oben gezeigten Block dargestellt. Das Signal clkDivInt wird hier zu einem kurzen Puls: jedes Mal wenn der Zähler den Wert null erreicht, bleibt dieser Puls hoch nur während eines einzigen Taktzyklus vom clk.

### Vergleich von Zahlen

Nach Möglichkeit sollte immer auf "=" und nicht auf "<", ">", "<=" oder ">=" verglichen werden, da diese aufwendiger in Hardware zu implementieren sind.

### std_logic_arith vs numeric_std

Die Bibliothek std_logic_arith wurde nicht standardisiert und ist daher nicht überall in gleicher Weise implementiert. Sie sollte daher nur in Ausnahmefällen Verwendung finden. Stattdessen sollte die gut ausgebaute und flexible numeric_std verwendet werden.