# PCI Express

PCI Express („Peripheral Component Interconnect Express“, abgekürzt PCIe oder PCI-E) ist ein Standard zur Verbindung von Peripheriegeräten mit dem Chipsatz eines Hauptprozessors. 2003 eingeführt ist PCIe der Nachfolger von PCI, PCI-X und AGP und bietet im Vergleich zu seinen Vorgängern eine höhere Datenübertragungsrate pro Pin. Nach ca. 2010 wurden keine anderen Steckplätze mehr auf Hauptplatinen verbaut und die Vorgänger PCI(-X) und AGP schließlich vollständig abgelöst.
Über die Anwendung für Erweiterungs-Steckplätze hinaus bilden die PCIe-Protokolle inzwischen die Basis für zahlreiche andere Schnittstellen wie SATA Express, M.2, U.2, SAS Express und Thunderbolt sowie für CFexpress und SD Express Memory Cards.
Während ihrer Entwicklung wurde die Schnittstelle „3GIO“ genannt, was für „3rd Generation Input/Output“ steht.

## Technik

| Version | 1.0 / 1.1 | 2.0 / 2.1 | 3.0 / 3.1 | 4.0 | 5.0 | 6.0 | 7.0 |
| Release | 2003 | 2007 | 2010 | 2017 | 2019 | 2022 | 2025 |
| Transfers/sec | 2,5 GT/s | 5 GT/s | 8 GT/s | 16 GT/s | 32 GT/s | 64 GT/s 32 GBd | 128 GT/s 64 GBd |
| Leitungscode | 8b/10b | 8b/10b | 128b/130b | 128b/130b | 128b/130b | 242B/256B(FLIT) mit PAM-4 | 242B/256B(FLIT) mit PAM-4 |
| Sicherungscode | Disparity von 8b/10b | Disparity von 8b/10b | keine Datensicherung | keine Datensicherung | keine Datensicherung | CRC+FEC (FLIT 242/256) | CRC+FEC (FLIT 242/256) |
| Bits pro Symbol | ${\tfrac {8}{10}}=0{,}8$ | ${\tfrac {8}{10}}=0{,}8$ | ${\tfrac {128}{130}}\approx 0{,}9846$ | ${\tfrac {128}{130}}\approx 0{,}9846$ | ${\tfrac {128}{130}}\approx 0{,}9846$ | $2\!\cdot \!{\tfrac {242}{256}}\!=\!1{,}890625$ | $2\!\cdot \!{\tfrac {242}{256}}\!=\!1{,}890625$ |
| Lanes | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) | Übertragungsrate (Burstrate in GB/s ohne Protokoll-Overhead) |
| ×10 | 0,25 | 0,5 | ≈0.0,985 | ≈0.1,969 | ≈0.3,938 | 00007,5625 | 015,125 |
| (×2) | 0,50 | 1,0 | ≈0.1,969 | ≈0.3,938 | ≈0.7,877 | 015,125 | 030,250 |
| ×40 | 1,0 | 2,0 | ≈0.3,938 | ≈0.7,877 | ≈.15,754 | 030,250 | 060,500 |
| ×80 | 2,0 | 4,0 | ≈0.7,877 | ≈.15,754 | ≈.31,508 | 060,500 | 121,000 |
| ×160 | 4,0 | 8,0 | ≈.15,754 | ≈.31,508 | ≈.63,015 | 121,000 | 242,000 |
PCIe ist im Gegensatz zum parallelen PCI-Bus kein geteiltes (shared) Bus-System, sondern besteht aus dedizierten Punkt-zu-Punkt-Verbindungen zu jedem Gerät. Einzelne Komponenten werden über Switches verbunden. Diese ermöglichen es, direkte Verbindungen zwischen einzelnen PCIe-Geräten herzustellen, so dass die Kommunikation von Geräten untereinander die erreichbare Datenrate anderer Geräte nicht beeinflusst.
Die einzelnen Punkt-zu-Punkt-Verbindungen von PCI-Express werden durch eine oder mehrere Datenübertragungs-Kanäle sowie Leiterbahnen (englisch lanes) einer selbstgetakteten seriellen Verbindung ausgeführt. Es gibt kein eigenes Taktsignal, lediglich ein viel geringerer Referenztakt von 100 MHz wird separat übertragen, der allerdings nicht für die Übertragung verwendet wird. Die Taktrückgewinnung erfolgt aus dem Empfangssignal. Dieses ist speziell dafür kodiert (bis PCIe  2.1 nach dem 8b/10b, PCIe 3.0 bis 5.0 eine „Scrambling“-Kodierung, welche 128 Netto-Datenbits jeweils 2 Synchronisations-Bits voranstellt). Ab PCIe 6.0 werden pro Symbol 2 Bit übertragen, neben einem Synchronisationsymbol kommen 32 Symbole für die Fehlererkennung und 24 Symbole zur Vorwärtsfehlerkorrektur dazu.
Für das Senden der Daten werden Parallel-zu-seriell-Wandler und für den Empfang Seriell-zu-parallel-Wandler in den Baugruppen eingesetzt. Trotz dieses sehr abweichenden physischen Aufbaus ist PCIe softwareseitig voll kompatibel zu PCI, so dass weder Betriebssysteme und Treiber noch Anwendungsprogramme angepasst werden müssen.
PCIe ist vollduplexfähig (dual-simplex) und arbeitet je nach Version mit 250, 500, 985, 1969, 3938 oder 7562 MB/s pro Lane und Richtung. In der Entwicklungsphase ist PCIe 7.0 mit 15125 MB/s pro Lane und Richtung.
Sämtliche Datenübertragungen und sämtliche Signale (z. B. IRQs) auf der PCIe-Verbindung werden in Pakete aufgeteilt. Auf Grund des grundlegend anderen elektrischen Aufbaus und der anderen Übertragungsform sind keine Mischgeräte möglich, die sowohl in PCI- als auch PCIe-Slots betrieben werden könnten. Das ist auch durch andere Anschlüsse bedingt, so dass für PCIe-Karten entsprechend neuere Motherboards bzw. Controller verwendet werden müssen.
PCIe ist wie PCI prinzipiell Hot-Plug-fähig, was das Ein- und Ausbauen von (z. B. defekten) Erweiterungskarten im laufenden Betrieb ermöglicht, sofern die Hardware und auch das Betriebssystem das unterstützen.

### Topologien

PCI-Express kann über drei verschiedene elektrische Topologien angebunden sein:
* PCI-Express-Gerät auf der Systemplatine
* PCI-Express-Geräte verbunden über einen Steckverbinder auf der Systemplatine, in dem eine Add-On-Karte steckt
* PCI-Express-Geräte verbunden über zwei Steckverbinder: einen auf der Systemplatine, in dem eine Riser-Karte steckt, und eine oder mehrere Add-On-Karten in den Steckplätzen der Riser-Karte (wird ab PCI Express 4 passiv nicht mehr unterstützt).
Letztere weisen neben den Standardbusbreiten auch ×16 (als zwei ×8), ×24 (als drei ×8), ×32 (als zwei ×16) oder ×48 (als drei ×16) auf.
Bei auf dem Markt erhältlichen ×24, ×32 und ×48-Steckplätzen handelt es sich um Riser-Steckplätze zur Aufnahme von Erweiterungskarten, die dann 1 bis 3 PCI ×8- oder ×16-Karten aufnehmen können.
Hauptplatinen haben meist einen speziellen PCIe-Steckplatz für Grafikkarten, englisch PCI Express for Graphics und daher „PEG-Slot“, der meist 16 Lanes (×16) anbindet und mehr Strom bereitstellen kann (75 statt sonst nur 25 Watt, siehe Abschnitt Stromversorgung).

### Übertragungsschichten

Die Übertragung wird durch mehrere Schichten dargestellt, von denen jede nur mit den direkt benachbarten Schichten kommuniziert, sowie für die auf dieser Schicht übertragenen Daten eine Fehlererkennung oder -korrektur durchführt.
Die unterste Schicht, der sogenannte Physical Layer, stellt die elektrische Verbindung zwischen zwei direkt miteinander verbundenen Geräten dar. Das sind zum Beispiel ein Endgerät (z. B. eine Einsteckkarte) und der nächstgelegene Switch. Die logische Verbindung („Link“) zwischen diesen Geräten besteht aus 1 bis 16 Lanes. Jede Lane wiederum besteht aus zwei Leitungspaaren, je ein differentielles Paar für das Senden und Empfangen (dual-simplex). Jedes differentielle Leitungspaar wird von Treiberstufen angesteuert, die nach dem Standard HCSL (englisch High Speed Current Steering Logic) ausgeführt sind. Der Leitungswellenwiderstand und die dazu idente Leitungsterminierung besteht aus einem differentiellen Abschluss mit 100 Ω. Seit PCIe Gen2 besteht auch die Option, mit einem Leitungswellenwiderstand von 85 Ω zu arbeiten.
Sämtliche Daten, die zwischen PCIe-Geräten übertragen werden, werden gemischt über diese Leitungen seriell übertragen, im Gegensatz zu PCI gibt es also keine eigenen Leitungen mehr für die Signalisierung von Interrupts. Da das serielle Protokoll jedoch nicht angehalten werden kann, ergibt sich eine etwas höhere und auch schwankende Interruptlatenz als bei klassischem PCI mit dedizierten Interruptleitungen.
Der Data Link Layer überträgt die Datenpakete des Transaction Layers zwischen den beiden Verbindungspartnern. Dazu versieht er diese mit einer Sequenznummer, sowie einem 32-Bit-CRC-Wert, dem sogenannten Link CRC (LCRC). Empfangene Pakete werden dem direkten Verbindungspartner mittels Data Link Layer Packets mitgeteilt, ebenso wie der Zustand des Pakets. Beschädigte oder verlorene Pakete werden vom Verbindungspartner erneut gesendet. Dadurch werden die höheren Layer von elektrischen Übertragungsstörungen entkoppelt.
Der Transaction Layer transportiert letztlich die Nutzdaten zwischen dem logischen Sender und Empfänger, das heißt ohne Berücksichtigung der dazwischenliegenden Switches. Die Transaction Layer Packets (TLP) enthalten im Header eine Kennzeichnung, um was für eine Art von Übertragung es sich handelt. Typische Beispiele sind Schreibzugriffe (Writes) sowie Leseanforderungen (Reads) sowie Leseantworten (Completions). Schreibzugriffe sind sogenannte posted transactions, das heißt, sie werden gesendet und erzeugen auf dem Transaction Layer keinerlei Antwort.

### Quality of Service

PCIe bietet als neues Feature gegenüber PCI „Quality of Service“. Dazu werden virtuelle Kanäle „Virtual Channels“ (VC) benutzt, denen eine Priorität „Traffic Class“ (TC) zugeordnet wird. Standardmäßig läuft der Datenverkehr über VC0 mit TC0. Durch die Benutzung von anderen virtuellen Kanälen kann bestimmter Datenverkehr priorisiert werden.
Eine typische Anwendung wäre eine Soundkarte bei der Aufnahme: Kann sie ihre Daten nicht rechtzeitig über die Verbindung weiterschicken, weil die Verbindung anderweitig belegt ist, so läuft früher oder später der Zwischenspeicher der Soundkarte über und es gehen Daten verloren. Für diese Echtzeitanwendung würde man den Datenverkehr priorisieren.

## Stromversorgung

Ein PCI-Express-Steckplatz kann das daran angeschlossene Gerät mit Strom versorgen. Laut Spezifikation beträgt die gelieferte Leistung für einen gewöhnlichen Steckplatz wie bei PCI maximal 25 Watt, für Low-Profile-Karten höchstens 10 Watt und bei einem PEG-(PCIe-×16)-Steckplatz maximal 75 Watt. Diese maximal 75 Watt sind aufgeteilt in 5,5 Ampere über 12 Volt (66 Watt) und 3 A über 3,3 V (9,9 W). Da das für manche Einsatzzwecke wie Grafikkarten oder USB 3.0-Karten jedoch häufig zu wenig ist, sieht die Spezifikation unterschiedliche Zusatzstecker zur Stromversorgung vor, sogenannte PCI Express (Graphics) Power Supply Connector (auch PEG-Connector oder PCIe-Kabel), die +12 Volt liefern.

### 2x3- und 2x4-Stecker

Die erste Version der Zusatzstecker hat 6 Pins und kann bis zu 75 Watt liefern, wodurch die dem Gerät maximal bereitgestellte Leistung auf 150 Watt steigt, bei Nutzung zweier solcher Stecker auf 225 Watt. In der Spezifikation von PCI Express 2.0 wurde ein neuer Zusatzstecker mit 8 Pins definiert, der maximal 150 Watt führen kann. Für noch höhere Leistungen kann ein zusätzlicher Stecker mit 6 Pins genutzt werden, der weitere 75 Watt zuführt, wodurch die maximale Leistungsaufnahme einer PCI-Express-Karte auf 300 Watt begrenzt ist (75 Watt vom Steckplatz, 150 Watt erster Stecker, 75 Watt zweiter Stecker). Leistungsfähigere Grafikkarten, die seit Anfang 2011 auf dem Markt sind, sehen die Verwendung von zwei 8-Pin-Steckern vor. Dadurch erhöht sich die maximal zulässige Leistungsaufnahme auf 375 Watt. (75 Watt vom Steckplatz, 150 Watt erster Stecker, 150 Watt zweiter Stecker).
Power Connector :
| 6-Pin (max. 75 W) | 6-Pin (max. 75 W) | 6-Pin (max. 75 W) | 8-Pin (max. 150 W) | 8-Pin (max. 150 W) | 8-Pin (max. 150 W) |
| Pin | | Beschreibung | Pin | | Beschreibung |
| 01 | +12 V | +12 V | 01 | +12 V | +12 V |
| 02 | nicht angeschlossen (meist +12 V) | nicht angeschlossen (meist +12 V) | 02 | +12 V | +12 V |
| 03 | +12 V | +12 V | 03 | +12 V | +12 V |
| | | | 04 | Sense1 (8-Pin angesteckt) | Sense1 (8-Pin angesteckt) |
| 04 | Masse | Masse | 05 | Masse | Masse |
| 05 | Sense (6-Pin angesteckt) | Sense (6-Pin angesteckt) | 06 | Sense0 (6- oder 8-Pin angesteckt) | Sense0 (6- oder 8-Pin angesteckt) |
| 06 | Masse | Masse | 07 | Masse | Masse |
| | | | 08 | Masse | Masse |
Wenn ein 6-Pin-Stecker in eine 8-Pin-Buchse gesteckt wird, merkt die Karte am fehlenden Sense1, dass sie über die Kabelverbindung nur 75 W beziehen darf.

### 16-Pin (max. 600 W) 12VHPWR

Ab PCI Express-5.0 sind für Leistungen bis 600 W neue 12 + 4-polige Stecker vorgesehen. Der Stecker nennt sich 12VHPWR High Power Connector (H+).
| Pin | Beschreibung |
| 01…6 | +12 V |
| 07…12 | Masse |
| 13 | Card Power Stable, optional |
| 14 | Card Cable Present, optional |
| 15 | Sense0 |
| 16 | Sense1 |
Welche maximale Dauerleistung das Netzteil der PCI Express-5.0 Grafikkarte liefern kann, wird über die Beschaltung der Pins 15 und 16 des Steckers signalisiert. Die Pins 13 und 14 sind in der Regel nicht beschaltet, d. h. offen.
| Pin 15 Sense0 | Pin 16 Sense1 | Maximale Dauerleistung |
| Masse | Masse | 600 Watt |
| Offen | Masse | 450 Watt |
| Masse | Offen | 300 Watt |
| Offen | Offen | 150 Watt |

### 12-Pin (max. 600 W) 12V-2×6

In der PCI Express-5.1 Standardisierung wurde der mit PCI Express-5.0 eingeführte neue 12-Pin-Stecker 12VHPWR aufgrund von Problemen mit der sicheren elektromechanischen Verbindung überarbeitet. Der Stecker nennt sich nun 12V-2x6 High Power Connector (H++). Die mechanischen Änderungen umfassen eine Verkürzung der Sense Pins 13–16 um 1,7 mm und eine Verlängerung der Pluspol- und Masse-Pins 1–12 um 0,25 mm. Die Verkürzung der Sense Pins soll verhindern, dass der Kontakt zu ihnen hergestellt wird, bevor der Stecker vollständig eingerastet ist. Die Verlängerung der Pluspol- und Masse-Pins soll die elektrische Kontaktfläche auch bei voll eingestecktem Stecker erhöhen, um die generelle Wärmeentwicklung an den Steckkontakten zu reduzieren.
Die elektrischen Änderungen beschränken sich auf eine geänderte Beschaltung der Sense Pins (in der Tabelle sind die Änderungen fett gedruckt).
| Pin 15 Sense0 | Pin 16 Sense1 | Maximale Dauerleistung |
| Masse | Masse | 600 Watt |
| Offen | Masse | 450 Watt |
| Masse | Offen | 300 Watt |
| Kurzgeschlossen | Kurzgeschlossen | 150 Watt |
| Offen | Offen | 0 Watt |
Durch diese Maßnahmen soll die Problematik nicht vollständig eingerasteter und dadurch teilweise elektrisch überlasteter Stecker behoben oder zumindest minimiert werden, die beim bisherigen 12VHPWR High Power Connector (H+) zu vereinzelten Schmorbränden geführt hat.

### 2-Pin 48VHPWR

Ebenfalls in PCIe 5.1 CEM definiert wurde ein Anschluss mit nur zwei stromführenden Kontakten plus vier Sense-Pins. Die stromführenden Kontakte sind für 15 A Dauerstrom spezifiziert.
48VHPWR Pinbelegung :
| Pin | Signal |
| P1 | +48 V |
| P2 | Masse |
| S1 | CARD_PWR_STABLE |
| S2 | CARD_CBL_PRES# |
| S3 | SENSE0 |
| S4 | SENSE1 |

## Slot-Varianten

| Lanes | Anzahl Steckkontakte | Anzahl Steckkontakte | Anzahl Steckkontakte | Mechanische Länge (mm) | Mechanische Länge (mm) | Mechanische Länge (mm) | Mechanische Länge (mm) |
| Lanes | links | rechts | gesamt | links | Steg | rechts | gesamt |
| ×1 | 22 | 14 | 36 | 11,65 | 1,78 | 07,65 | 21,08 |
| ×4 | 22 | 42 | 64 | 11,65 | 1,78 | 21,65 | 35,08 |
| ×8 | 22 | 76 | 98 | 11,65 | 1,78 | 38,65 | 52,08 |
| ×16 | 22 | 142 | 164 | 11,65 | 1,78 | 71,65 | 85,08 |
PCI-Express-Karten und PCI-Express-Steckplätze haben zwei Parameter:
* Die mechanische Länge des Slots: Entsprechend der Länge des Slots oder Steckplatzes spricht man von PCIe ×1, PCIe ×4, PCIe ×8 oder PCIe ×16. Weiterhin gibt es „offene“ Steckplätze, in die man mechanisch beliebig lange Karten stecken kann. Allerdings funktioniert dort die Kartendetektion durch die #PRSNT-Kontakte nicht mehr.
* Die maximal verwendbaren Lanes eines Steckplatzes oder einer PCIe-Karte: Häufig entsprechen sie der mechanischen Länge, können aber auch kleiner, aber niemals größer sein. Häufig anzutreffen sind mechanische ×16-Steckplätze, die elektrisch nur ×4 oder ×8 sind. Insbesondere ist es oft der Fall, dass bei Boards mit mehreren ×16-Steckplätzen diese bei gleichzeitiger Verwendung weniger Lanes bereitstellen (s. u.).
Im Desktopbereich wird meist ×1 als Ersatz für den PCI-Bus und ×16 als Ersatz für den AGP-Steckplatz zur Anbindung von Grafikkarten (gekennzeichneter „PEG-Slot“) verwendet.
Darüber hinaus gibt es noch die PCIe-Varianten ×4 und ×8. ×4 ist vor allem im Serverbereich für Karten mit hohem Durchsatz (Festplattencontroller, 10GE-Netzwerkkarten) zu finden. Die Slots sind außerdem abwärtskompatibel, das heißt eine ×1-Karte kann zum Beispiel auch in einen ×4-Slot gesteckt werden, von den vier Lanes des Steckplatzes wird dann nur eine Lane genutzt. Einige Motherboards besitzen PCIe-Steckplätze ohne abschließenden Steg („offener“ Steckplatz), so dass „größere“ Karten eingesteckt werden können. Sogar das Aufsägen von geschlossenen Slots ist möglich, birgt aber das Risiko, durch die Säge das Mainboard mechanisch zu zerstören. Zudem dürfen keine Mainboard-Bauteile wie Kondensatoren, Stiftleisten, SATA-Anschlüsse oder M.2-Geräte den langen Anschluss an der Karte blockieren.
Möglich ist auch, dass Slots eine von der Bauform abweichende Anbindung der Lanes haben. Dies ist meist der Fall, wenn für SLI und Crossfire zwei (oder mehr) ×16-Slots vorhanden sind und die Hauptplatine beziehungsweise der darauf verwendete Chipsatz keine 32 Lanes für die Grafikkarten bereitstellt. Dann ist der untere Slot langsamer angebunden (meist ×4, oft auch nur mit der vorherigen Generation) und/oder er teilt sich bei seiner Verwendung die Lanes mit dem Hauptslot, was dann nur noch 8 Lanes auf dem Hauptslot ergibt. Allerdings findet in letzterem Fall diese Verminderung der Übertragungskapazität nicht nur bei zwei Grafikkarten statt, sondern beispielsweise auch bei Verwendung einer ×16-Grafikkarte und einer ×1-Karte in diesen Slots, so dass die Grafikkarte nur mit ×8 läuft und 7 Lanes ungenutzt bleiben. Das genaue Verhalten einer Hauptplatine ist in ihren Spezifikationen und im Handbuch vermerkt. Die Reduktion der Lanes senkt die Leistung allerdings bei weitem nicht um den gleichen Faktor: Ein Test zeigte 2011 durch Abkleben der Kontakte einiger der letzten PCIe-2.0-Karten, dass meist nur geringe Leistungseinbußen festzustellen waren. Bis runter auf PCIe 2.0 ×4 war der Verlust meist allenfalls messbar, während sich PCIe 2.0 ×1 insbesondere dann negativ auswirkte, wenn der Speicher der Grafikkarte zu klein war. Ähnlich verhält es sich bei der Reduktion der Bandbreite durch Verwendung vorheriger PCIe-Generationen: Nachdem im Januar 2022 Nvidia die GeForce RTX 3050 mit PCIe 4.0 x8 und AMD die Radeon RX 6500 XT gar nur mit PCIe 4.0 x4 ausstatteten, führten Computermagazine Tests aus, wie sich diese Karten mit dem zu dem Zeitpunkt bei Mainboards und CPUs weit verbreiteten PCIe 3.0 verhielten. Auch hier waren die Auswirkungen gering und vor allem bei unzureichender Größe des Grafikspeichers relevant.
Der Steckplatz ist mechanisch in zwei Bereiche unterteilt: Im linken Bereich befinden sich immer 22 Steckkontakte, die hauptsächlich für die Stromversorgung und die Verwaltungskommunikation (SMBus, JTAG) verantwortlich sind. Im rechten Bereich befinden sich je nach Anzahl der Verbindungen 14 bis 142 Steckkontakte, die für die eigentliche Nutzdatenübertragung und weitere Signale konzipiert sind.
Darüber hinaus gibt es bei Notebooks miniaturisierte Varianten von PCIe, unter anderem ExpressCard, PCI Express Mini Card und M.2 für Erweiterungen wie WLAN und SSD oder als Mobile PCI Express Module für Grafikkarten. Zunächst in Servern, mittlerweile auch in Desktop-Computern und Notebooks werden SSDs auch direkt über PCI-Express angesprochen, siehe U.2 und NVMe. Auch M.2 ist hier inzwischen üblich.
* Gelbe PCIe-Slots und weiße PCI-Slots
* mSATA-Steckkarte: Physisch PCI Express Mini Card, Elektrisch SATA: Solid-State-Drive ursprünglich für Notebooks
* PCI Express Mini Card-Steckplatz mit Sicherungs­schraube
* PCIe-Slot (gelb) für ×1-kompatible Karten, die auch als bis zu ×16 ausgeführt sein können (rechte Seite ist offen)

### Pinbelegung

PCIe ×1-, ×4-, ×8- und ×16-Belegung :
| Pin | oben (B) | unten (A) | Bezeichnung |
| 1 | +12V | PRSNT1# | Present 1: Wird auf der Karte nur mit dem hintersten PRSNT2#-Pin verbun- den, alle anderen PRSNT2#-Pins sind auf der Karte mit nichts verbunden. |
| 2 | +12V | +12V | Present 1: Wird auf der Karte nur mit dem hintersten PRSNT2#-Pin verbun- den, alle anderen PRSNT2#-Pins sind auf der Karte mit nichts verbunden. |
| 3 | +12V | +12V | Present 1: Wird auf der Karte nur mit dem hintersten PRSNT2#-Pin verbun- den, alle anderen PRSNT2#-Pins sind auf der Karte mit nichts verbunden. |
| 4 | Masse | Masse | |
| 5 | SMCLK | TCK | SMBus- und JTAG-Anschlüsse |
| 6 | SMDAT | TDI | SMBus- und JTAG-Anschlüsse |
| 7 | Masse | TDO | SMBus- und JTAG-Anschlüsse |
| 8 | +3.3V | TMS | SMBus- und JTAG-Anschlüsse |
| 9 | TRST# | +3.3V | SMBus- und JTAG-Anschlüsse |
| 10 | +3.3V$_{aux}$ | +3.3V | Standby-Betriebsspannung |
| 11 | WAKE# | PERST# | Reaktivierung; Spannungen und Referenztakt stabil? |
| | | | Kodierlücke (Steg im Schacht) |
| 12 | CLKREQ# | Masse | Referenztakt anfordern |
| 13 | Masse | REFCLK+ | Referenztakt: + und − |
| 14 | HSOp(0) | REFCLK− | Referenztakt: + und − |
| 14 | HSOp(0) | Lane 0: Sender, + und − |
| 15 | HSOn(0) | Lane 0: Sender, + und − | Masse |
| 16 | Masse | HSIp(0) | Lane 0: Empfänger, + und − |
| 17 | PRSNT2# | HSIn(0) | Lane 0: Empfänger, + und − |
| 17 | PRSNT2# | HSIn(0) | Present 2: für ×1-Karten |
| 18 | Masse | Masse | Present 2: für ×1-Karten |
fortgeführt: PCIe ×4-, ×8- und ×16-Belegung :
| Pin | oben (B) | unten (A) | Bezeichnung |
| 19 | HSOp(1) | reserviert | Lane 1: Sender, + und − |
| 20 | HSOn(1) | Masse | Lane 1: Sender, + und − |
| 21 | Masse | HSIp(1) | Lane 1: Empfänger, + und − |
| 22 | Masse | HSIn(1) | Lane 1: Empfänger, + und − |
| 23 | HSOp(2) | Masse | Lane 2: Sender, + und − |
| 24 | HSOn(2) | Masse | Lane 2: Sender, + und − |
| 25 | Masse | HSIp(2) | Lane 2: Empfänger, + und − |
| 26 | Masse | HSIn(2) | Lane 2: Empfänger, + und − |
| 27 | HSOp(3) | Masse | Lane 3: Sender, + und − |
| 28 | HSOn(3) | Masse | Lane 3: Sender, + und − |
| 29 | Masse | HSIp(3) | Lane 3: Empfänger, + und − |
| 30 | PWRBRK# | HSIn(3) | Lane 3: Empfänger, + und − |
| 30 | PWRBRK# | HSIn(3) | Emergency Power Reduction |
| 31 | PRSNT2# | Masse | Emergency Power Reduction |
| 31 | PRSNT2# | Masse | Present 2: für ×4-Karten |
| 32 | Masse | reserviert |
Legende :
| Masse | 0 V, Referenz |
| Versorgung | Versorgungsspannung zur PCIe-Karte |
| Ausgang | Signal von der Karte zur Hauptplatine |
| Eingang | Signal von der Hauptplatine zur Karte |
| open drain | darf von mehreren Karten nach Masse geschaltet und/oder gelesen werden |
| Sensor- anschluss | Detektion der Bus-Breite (×1, ×4, ×8, ×16) der Karte |
| reserviert | noch nicht in Benutzung |
fortgeführt: PCIe ×8- und ×16-Belegung :
| Pin | oben (B) | unten (A) | Bezeichnung |
| 33 | HSOp(4) | reserviert | Lane 4: Sender, + und − |
| 34 | HSOn(4) | Masse | Lane 4: Sender, + und − |
| 35 | Masse | HSIp(4) | Lane 4: Empfänger, + und − |
| 36 | Masse | HSIn(4) | Lane 4: Empfänger, + und − |
| 37 | HSOp(5) | Masse | Lane 5: Sender, + und − |
| 38 | HSOn(5) | Masse | Lane 5: Sender, + und − |
| 39 | Masse | HSIp(5) | Lane 5: Empfänger, + und − |
| 40 | Masse | HSIn(5) | Lane 5: Empfänger, + und − |
| 41 | HSOp(6) | Masse | Lane 6: Sender, + und − |
| 42 | HSOn(6) | Masse | Lane 6: Sender, + und − |
| 43 | Masse | HSIp(6) | Lane 6: Empfänger, + und − |
| 44 | Masse | HSIn(6) | Lane 6: Empfänger, + und − |
| 45 | HSOp(7) | Masse | Lane 7: Sender, + und − |
| 46 | HSOn(7) | Masse | Lane 7: Sender, + und − |
| 47 | Masse | HSIp(7) | Lane 7 Empfänger, + und − |
| 48 | PRSNT2# | HSIn(7) | Lane 7 Empfänger, + und − |
| 48 | PRSNT2# | HSIn(7) | Present 2: für ×8-Karten |
| 49 | Masse | Masse | Present 2: für ×8-Karten |
fortgeführt: PCIe ×16-Belegung :
| Pin | oben (B) | unten (A) | Bezeichnung |
| 50 | HSOp(8) | reserviert | Lane 8: Sender, + und − |
| 51 | HSOn(8) | Masse | Lane 8: Sender, + und − |
| 52 | Masse | HSIp(8) | Lane 8: Empfänger, + und − |
| 53 | Masse | HSIn(8) | Lane 8: Empfänger, + und − |
| 80 | Masse | HSIp(15) | Lane 15: Empfänger, + und − |
| 81 | PRSNT2# | HSIn(15) | Lane 15: Empfänger, + und − |
| 81 | PRSNT2# | HSIn(15) | Present 2: für ×16-Karten |
| 82 | reserviert | Masse | Present 2: für ×16-Karten |

## Kompatibilität nach Lane-Anzahl

Der PCIe-Standard verlangt, dass jede Karte eine Verbindung sowohl mit einer Breite von einer Lane als auch mit der elektrisch von der Karte unterstützten Lane-Anzahl herstellen kann. Für Slots gilt das Gleiche. Andere Verbindungsbreiten – der Standard sieht ×1, ×4, ×8 und ×16 vor – sind nicht durch den Standard abgedeckt. Eine Verbindung kommt dann mit der maximalen Breite zustande, die sowohl vom Slot als auch von der Karte unterstützt wird.
Da die elektrische Breite kleiner sein kann als die Bauform und manche Linkbreiten optional sind, ist es nicht offensichtlich, mit welcher Breite eine Karte in einem gegebenen Slot funktionieren wird. Die „PCI Express Label Specification and Usage Guidelines“ von 2006 empfehlen daher, an jedem Slot und auf jeder Karte genau aufzulisten, welche Verbindungsbreiten unterstützt werden. Das wird jedoch nur selten umgesetzt.
Kompatibilität :
| Karte | Steckplatz | Steckplatz | Steckplatz | Steckplatz |
| Karte | 0×1 | 0×4 | 0×8 | ×16 |
| 0×1 | ok | ok | ok | ok |
| 0×4 | ~ | ok | ok | ok |
| 0×8 | ~ | ~ | ok | ok |
| ×16 | ~ | ~ | ~ | ok |
Legende :
| ok | Kompatibel |
| ~ | Teilweise kompatibel: Nur bei Slots, die das physische Einstecken der Karte nicht verhindern („offene Slots“, ohne Mainboardbauteile dahinter), Transferrate ist auf maximale Slot-Transferrate begrenzt. Das wird zum Beispiel bei Slots benutzt, die von der Bauweise einem ×16-Slot gleichen, aber nur 8 Lanes mit elektrischen Verbindungen haben. Dort funktionieren ×16-Karten, allerdings nur mit halber Bandbreite. |

## Kompatibilität nach PCIe-Versionen

PCIe-Steckkarten und -Steckplätze sind generell abwärtskompatibel zu Gegenstücken aller vorherigen Generationen. Die Übertragung findet dabei jeweils auf Basis des schnellsten gemeinsamen Protokolls statt. Das heißt, dass zum Beispiel eine PCIe-1.0-Karte in einem 3.0-Slot nur mit 2,5 GT/s überträgt, eine PCIe-2.0-Karte im selben Slot dagegen mit 5 GT/s.