# Technologieknoten

Der Begriff Technologieknoten (englisch technology node) bezeichnet in der Halbleitertechnik einen Meilenstein für die Definition einer Herstellungsprozessgeneration und bezieht sich im Wesentlichen auf die kleinste fotolithografisch herstellbare Strukturgröße. Seit 1997 wird er durch die International Technology Roadmap for Semiconductors (ITRS) definiert. Der Begriff selbst ist jedoch sehr abstrakt und beschreibt nur grob den technologischen Fortschritt der Branche. So unterscheiden sich die eingesetzten Techniken nicht nur zwischen den verschiedenen Herstellern an einem Technologieknoten, sondern auch zwischen den Produkten eines Herstellers (vor allem bei Auftragsfertigern, sogenannten Foundrys) beim selben Technologieknoten. Des Weiteren gibt es keinen festen Bezug zur Gate-Länge.

## Beschreibung

Die Technologieknotengeneration wird in Form eines Zahlwertes beschrieben, der sich auf den sogenannten „half pitch“ (dt. halbe Teilung/Abstand) von DRAM-Bauelementen bezieht, beispielsweise das halbe Abstandsmaß zweier Leiterbahnen bzw. Kontaktlöcher einer periodischen Struktur in der ersten Verdrahtungsebene. Typische Angaben sind „65-nm-Technologieknoten“ oder kurz „65-nm-Technologie“ (manchmal auch „65-nm-Technik“ oder „65-nm-Fertigung“). Vor 1999 wurde statt der heute üblichen Angabe in Nanometern eine Angabe in Mikrometern genutzt, beispielsweise 0,25-µm-Technologie oder 0,8-µm-Technologie.
Da die Wertangabe des Technologieknotens (ursprünglich) nur die halbe Abstandsweite von dichten Linien- bzw. Grabenstrukturen angibt, kann die minimale Gatelänge des kleinsten (kritischsten) Feldeffekttransistors kleiner, aber auch größer, sein und ist über den Technologieknoten nicht genau bestimmbar. Beispielsweise kann die Gatelänge bei einem 65-nm-Prozess 50 nm oder weniger betragen. Der Wert des Technologieknotens kennzeichnet damit nicht direkt die kleinste mit der Fotolithografie herstellbare Struktur. Dies gilt grundsätzlich für alle Technologieknoten, erschwert aber den Vergleich von Fertigungstechnologien unterhalb des 32-nm-Technologieknotens. Für Prozesse und Produkte unterhalb des 16-nm-Technolgieknotens hat sich diese Problematik nochmals verschärft und Vergleiche sollten unter Angabe des Herstellers erfolgen, am besten unter Angabe des kompletten Prozessnamens.
Des Weiteren ist zu beachten, dass aus der Angabe eines bestimmten Technologieknotens nur eine grobe Einordnung der verwendeten Herstellungstechniken geschlossen werden kann. Bezogen auf einen Hersteller sind Bauteile eines Technologieknotens weitgehend mit denselben Techniken hergestellt worden. Ein solcher Vergleich zwischen den Produkten verschiedener Hersteller ist spätestens ab Ende der 1990er Jahre nicht mehr möglich, da sich die Herstellungstechniken zum Teil stark unterscheiden. Beispiele hierfür sind der Einsatz von Kupfer statt Aluminium in den Verdrahtungsebenen oder die Nutzung der sogenannten High-k+Metal-Gate-Technik.
Ein Vergleich von Fertigungstechnologien sollte daher immer weitere Merkmale umfassen. Beispielsweise hat die Angabe der mittleren Transistordichte mehr Aussagekraft bei Hochleistungsprozessoren, da so auf kleiner Fläche mehr Rechenleistung bereitgestellt werden kann. Die Transistordichte ist aber auch abhängig vom Optimierungsziel (maximale Transistordichte, Chipgröße, maximale Schaltfrequenz oder geringste Stromaufnahme, Anteil der Nutzung von Hochspannungstransistoren und deren Spannungsklasse) des Herstellers für seine Produkte. Diese sind meist für unterschiedliche Aufgaben optimiert (reine Hochleistungsprozessoren, System-on-a-Chip für verschiedene Aufgaben; ALUs/komplexe Logik < SRAM-Speicher < DRAM-Speicher < NAND-Flash-Speicher). Die Einordnung der einzelnen mikroelektronischen Bauteile ist zudem nicht zwingend, sodass beispielsweise manche Hersteller von Speicherbausteinen oder Grafikchips öfter von diesem Raster abweichen oder eine solche Einordnung nicht nutzen und dazwischenliegende Strukturgrößen verwenden.

## Geschichte

In der Anfangsphase der Mikroelektronik bis in die 1980er Jahre hinein wurden neue Technologieknoten ohne vorgegebene definierte Skalierungsverhältnisse eingeführt. Ab Mitte der 1980er Jahre wurde versucht, die Anzahl an Prozessen durch die Einführung definierter Größen zu reduzieren. Benachbarte Technologieknoten unterschieden sich dabei grob um den Faktor 2 in der Fläche der minimalen Strukturgröße.
Im Laufe der Entwicklung wurde der Branche jedoch klar, dass eine gewisse (mehrjährige) Planung notwendig ist, damit die für die weitere Skalierung der Schaltkreise notwendigen Methoden und spezialisierten Maschinen verfügbar sind. Eine Technologie-Roadmap kann hier helfen, indem sie eine Vorstellung davon vermittelt, wann eine bestimmte Fähigkeit benötigt wird und die Hersteller so ihre Produktentwicklung koordinieren können. Dies führte unter anderem in den USA zur Entstehung der National Technology Roadmap for Semiconductors (NTRS) und später der International Technology Roadmap for Semiconductors. Im Rahmen dieser Planung wurde ein Skalierungsziel zwischen definierten Technologiestufen (den Technologieknoten) mit dem Faktor $1/\!{\sqrt {2}}\approx 0{,}70\ldots$ angestrebt. Dies führte zur Reihe 500 nm, 350 nm, 250 nm, 180 nm, 130 nm, 90 nm, 65 nm, 45 nm, 32 nm und 22 nm, was die minimale Strukturgröße um etwa 30 Prozent schrumpfen ließ und die Dichte an Transistoren jeweils verdoppelte.
Ab Mitte der 2010er Jahre ist eine stärkere Abweichung von diesem Prinzip zu beobachten und die Bezeichnungen der Fertigungsprozesse sind nochmals weniger mit der Strukturgröße verbunden. Das liegt zum einen daran, dass 1–5 nm jetzt nicht mehr als Variation zwischen den Herstellern, sondern als Übergang zu einem neuen Knoten angesehen werden kann (TSMC hat z. B. N16, N14, N12, N12, N10, N7, N6, N5, N4 und N3, deren Abstände den üblichen ganzen und halben Technologieskalierungen um ${\sqrt {2}}$ entsprechen). Zum anderen aber auch daran, dass diese Bezeichnungen auch als Marketingbezeichungen genutzt werden (ähnlich wie zuvor die Taktfrequenzen). So entspricht TSMC N4 von der Transistordichte einem 9-nm-Knoten, da es ziemlich exakt 100-mal so dicht gepackt ist wie der 90-nm-Technologieknoten. Zugleich nutzen die üblichen Prozessverbesserungen, die einem Technologieknoten zugeordnet werden können, fundamental andere Fertigungsprozesse, z. B. nutzt TSMC N7 193-nm-Immersionslithografie und N7+ nutzt EUV-Lithografie. Dies war sonst nur bei neuen Technologieknoten üblich. Darüber hinaus gibt es zwischen diesen Prozessen immer mehr Einschränkungen in den Entwurfsregeln (geprüft durch Design Rule Check), die Prozesse nicht mehr ohne komplette Überarbeitung übertragbar machen.
Weitere Beispiele, die die Probleme der Reduktion eines Prozesses auf eine Zahl verdeutlichen, sind
* Intel hat bei seiner 14-nm-Technologie von 2014 bis 2018 die Transistordichte reichlich verdoppelt, von 16 Transistoren/µm² bei Broadwell (Intel 14) auf 37 Transistoren/µm² bei Coffee Lake (Intel 14++).
* „Intel 10“ hat die dreifache Transistordichte gegenüber „TSMC N10“.
* Der 3D-Aufbau einer Transistorzelle ist mittlerweile genauso wichtig wie die lateralen Dimensionen, z. B. Gate-Länge. So müssen bei Strukturgrößen unterhalb von 65 nm Maßnahmen getroffen werden, damit Transistoren bei vertretbaren Leckströmen bei sinkenden Betriebs- bzw. Schwellspannungen bis etwa 1 Volt überhaupt noch schalten (erst High-k-Dielektrikum, dann geometrische Veränderungen wie Fin-Gate, Multi-Gate, Gate-All-Around).
Liste der Technologieknoten (Hinweis: Zwischenschritte in kursiver Schrift) :
| Knoten- bzw. Prozessname | Jahr | Transistor- dichte CPUs (mm$^{−2}$) | kritischer Litho- grafie- Prozess | Vertreter (Auswahl) | Neuerungen (Herstellung, Masken, Betriebsspannung, …) |
| 10 µm PMOS | 1971 | 00.190 | 435 nm (Hg g-Line) | Intel 4004, Intel 8008, Fairchild PPS-25, Rockwell PPS-4 | 4-Bit-Register (später auch 8-Bit), PMOS-Silizium-Gate-Technik |
| 06 µm NMOS | 1974 | 00.225 | 435 nm (Hg g-Line) | Intel 8080 | NMOS-Silizium-Gate-Technik, erlaubt etwa 2 bis 3 mal höhere Schaltgeschwindigkeit als PMOS |
| 03 µm NMOS | 1975 | 00.880 | 435 nm (Hg g-Line) | Intel 8085, Intel 8086 | Übergang zu einer Betriebsspannung von +5 V (statt +5/−5/+12 V) |
| 01,5 µm NMOS/ 01,5 µm CHMOS III | 1982 | 02.850 (286), 02.650 (386) | 435 nm (Hg g-Line) | Intel 80286, AMD 80286, frühe 80386DX/16 | |
| 01 µm CHMOS IV | 1985 | 07.000 | 365 nm (Hg i-Line) | Intel 80386 | CMOS-Silizium-Gate-Technik |
| 00,8 µm | 1989 | 10.500 | 365 nm (Hg i-Line) | Intel Pentium 60 (P5), AMD 80386DX | CMOS, letztmals 5 V |
| 00,6 µm | 1994 | 22.000 | 365 nm (Hg i-Line) | Intel Pentium 100 (P54C) | 3,3 V |
| 00,35 µm (ITRS) | 1995 | 31.000–36.000 | 365 nm (Hg i-Line) | Intel Pentium 133 (P54CS), Intel Pentium 166 bis 233 MMX (P55) | letztmals eine Betriebsspannung: 3,3 V |
| 00,3 µm | 1997 | 55.000 | 365 nm (Hg i-Line) | AMD K6 (Model 6) | geteilte Betriebsspannung 2,8–3,2 V für Kern + 3,3 V für IO |
| 00,25 µm (ITRS) | 1998 | 48.000–57.000 | 365 nm (Hg i-Line) | Intel Pentium II, AMD K6 (Model 7) | 2,0–2,8 V |
| 180 nm (ITRS) | 1999 | 300.000 (PIII), 200.000 (P4) | 248 nm (KrF-Laser) | Pentium III (Coppermine), Pentium 4 Willamette | Einsatz von Kupfer statt Aluminium in der Verdrahtungsebene, damit verbunden war auch die Einführung zusätzlicher Prozessschritte, um die notwendige Kupferdiffusionsbarriere herzustellen. |
| 130 nm (ITRS) | 2002 | 400.000 | 248 nm (KrF-Laser) | Pentium 4 (Northwood), AMD Athlon 64 | Intel nutzt Fluor-Dotierung, um die relative Permittivität von 4,0 auf 3,6 in der Verdrahtungsebene zu drücken. AMD nutzt „Black Diamond“ (ein Kohlenstoff-dotiertes Siliziumdioxid der Firma Applied Materials) als Low-k-Dielektrikum |
| 090 nm (ITRS) | 2004 | 001,1 Mio. | 193 nm (ArF-Laser) | Pentium 4 (Prescott), Athlon 64 (Winchester) | Erstmals gestrecktes Silizium bei AMD-Prozessoren und Intel. Intel nutzt Low-k-Dielektrikum (carbone-doped oxide, dt. ‚Kohlenstoff-dotiertes Siliziumdioxid‘) mit einem k-Wert von unter 3,0 in der Verdrahtungsebene. |
| 065 nm (ITRS) | 2006 | 002,0 Mio. | 193 nm (ArF-Laser) | Core 2 von Intel | Intel führt das Double-Patterning-Verfahren zur Erhöhung des Auflösungsvermögens bei kritischen Ebenen ein. |
| 045 nm (ITRS) | 2008 | 003,8 Mio. | 193 nm (ArF-Laser) | Penryn-CPUs der Core 2 von Intel | Einführung der High-k+Metal-Gate-Technik bei Intel-Prozessoren (Gate-Last-Ansatz). Immersionslithografie im Jahr 2009 bei AMD-Prozessoren. |
| TSMC 40 nm | 2009 | 006,4 Mio. | 193 nm (ArF-Laser) | Radeon-HD-5000-GPUs gefertigt bei TSMC | Einführung eines neuen Low-k-Dielektrikums mit einem k-Wert von 2,5 in der Verdrahtungsebene bei TSMC. Immersionslithografie bei Grafikprozessoren. |
| 034 nm | 2009 | – | 193 nm (ArF-Laser) | NAND-Flash von IM Flash Technologies und Samsung Semiconductor | Zusätzlich zur Immersionslithografie aus dem vorherigen Prozess kommt nun self-aligned (spacer) double pattering (SaDP) bei Samsung hinzu. |
| 032 nm (ITRS) | 2010 | 004,7 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Westmere-CPUs | Auch Intel setzt nun die Immersionslithografie bei der Herstellung ein und AMDs Auftragsfertiger Globalfoundries führt nun auch das Double-Patterning-Verfahren ein. Einführung der High-k+Metal-Gate-Technik bei AMD-Prozessoren (Gate-First-Ansatz) im Jahr 2011. |
| 024–28 nm | 2011 | – | 193i nm (ArF-Laser und H₂O- Immersion) | NAND-Flash von Samsung Semiconductor, IM Flash Technologies, Hynix und Toshiba. Radeon-HD-7000-GPUs gefertigt von TSMC | |
| Intel 22 nm | 2012 | 008,8 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Ivy Bridge-CPUs | Einführung von Multigate-Feldeffekttransistoren in die Großvolumenproduktion von Logikprodukten durch Intel. |
| 19–21 nm | 2012 | – | 193i nm (ArF-Laser und H₂O- Immersion) | NAND-Flash von Samsung Semiconductor, IM Flash Technologies und Toshiba | |
| 015 nm | 2014 | – | 193i nm (ArF-Laser und H₂O- Immersion) | NAND-Flash von SanDisk und Toshiba | |
| Intel 14 nm | 2014 | 016 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Broadwell-CPUs | Verbesserte FinFET-Technologie mit schmaleren und höheren Transistoren. |
| Intel 14 nm++ | 2018 | 037 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Coffee Lake-CPUs | |
| TSMC N12 | 2018 | 024 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | GeForce RTX 2070/2080 | |
| TSMC N10 | 2017 | 034 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | A10X Fusion | Die Technologieknoten sind zwischen den Herstellern noch schlechter vergleichbar als zuvor, da es zum einen keinen offiziellen ITRS-Knoten gibt und zum anderen die unterschiedlichen Dimensionen (Gate-Länge, kontaktierbar Gate-Abstand usw.) sich überschneiden sowie Hersteller eigene Benennungen nutzen. Intel führte COAG (contact over active gate, Kontaktanschlüsse über dem aktiven Transistor) ein. |
| Intel 10 nm | 2018 | 101 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Cannon Lake-CPU | |
| Samsung 8LPP | 2020 | 045 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Nvidia RTX 3090 | Letzter Prozess bei Samsung ohne EUV |
| Intel 7 | 2022 | | 193i nm (ArF-Laser und H₂O- Immersion) | Raptor Lake-CPU | Letzter Prozess bei Intel ohne EUV |
| TSMC N7 (CLN7FF) | 2018 | 082 Mio. | 193i nm (ArF-Laser und H₂O- Immersion) | Apple A12 Bionic, HiSilicon Kirin 980 sowie Vega 20, Ryzen 3xxx und 5xxx (Zen 2 und 3) und Radeon RX 5000 (RDNA) von AMD | Letzter Prozess bei TSMC ohne EUV |
| TSMC N7+ (CLN7FF+) | 2019 | | EUV (13,5 nm) | | |
| Samsung 5LPP | 2020 | 125 Mio. | EUV (13,5 nm) | | EUV-Lithografie |
| Intel 5 | | | EUV (13,5 nm) | | |
| TSMC N5 | 2020 | 132 Mio. | EUV (13,5 nm) | Apple M1, Apple A14 Bionic, Qualcomm Snapdragon 875, AMD Ryzen 7xxx (Zen 4) | |
| TSMC N4 | 2022 | 120 Mio. | EUV (13,5 nm) | Nvidia RTX 4080 | |
| TSMC N3 | 2023 | 250 Mio. | EUV (13,5 nm) | Apple A17 Pro | Produktion von 3-nm-Chips startete am 29.12.2022 |
| TSMC N2 | ≈2025 | | EUV (13,5 nm) | | |
Hinweis: Um die Leistungsfähigkeit eines Prozesses zu charakterisieren, wären folgende Angaben sinnvoller als eine Strukturgröße
* belegte Fläche einer High-Performance-Standardzelle eines z. B. Volladdierers (in nm²)
* die Angabe der durchschnittlich benötigten Energie pro Ausführung (in Femto-Joule) sowie
* dessen Latenz (in ps).

## Nähere Einzelheiten
### Erste Halbleiter

Die ersten hergestellten Halbleiterbauelemente nutzten keine Maskentechnologien, sondern wurden mechanisch gebaut. Der erste Transistor war ein Spitzentransistor, bei dem zwei Metallspitzen auf ein Substrat aufgebracht wurden. Wichtige Vertreter waren der Legierungstransistor, in dem zwei Indium-Perlen auf ein n-dotiertes Substrat aufgebracht wurden, und der Epitaxialtransistor.

### 50-µm-Technologieknoten

Mitte der 1960er Jahre fand der Planartransistor Einzug. Die ursprüngliche Strukturgröße lag bei 50 µm. Neben Einzeltransistoren wurden kleinere ICs wie Logikgatter und erste Operationsverstärker damit gebaut.

### 10-µm-Technologieknoten

Der 10-µm-Technologieknoten wurde 1971 mit dem Intel 4004 und 1972 mit dem Intel 8008 erreicht. Die Belichtung erfolgt mit der Quecksilber-g-Linie von 435,83 nm. Dafür eingesetzte Wafer hatten Größen von 2 Zoll (50,8 mm).

### 6-µm-Technologieknoten

Der 6-µm-Technologieknoten wurde 1974 mit dem Intel 8080 erreicht. Spätere Prozessoren wie der Zilog Z80 verwendeten geringfügig kleinere 5-µm- und 4-µm-Prozesse.

### 3-µm-Technologieknoten

Der 3-µm-Technologieknoten wurde 1977 mit dem Intel 8085 erreicht. Weitere Vertreter sind der Intel 8086 und 8088 sowie der Motorola MC68000.

### 1 µm-Technologieknoten

Der 1-µm-Technologieknoten wurde 1985 mit dem Intel 80386 erreicht. Die Belichtung wurde von der Quecksilber g-Linie von 435,83 nm auf die Quecksilber i-Line von 365,01 nm umgestellt.

### 250-nm-Technologieknoten

Intel benutzte für den 250-nm-Technologieknoten 200-mm-Wafer und 5 Metallisierungsebenen.

### 180-nm-Technologieknoten

Der 180-nm-Technologieknoten wurde ab 1999 von führenden Halbleiterherstellern wie Intel, Texas Instruments, IBM und TSMC eingeführt. Dabei führten einige Hersteller erstmals ArF-Excimerlaser mit einer Wellenlänge von 193 nm (statt KrF-Excimerlaser mit 248 nm) für die Fertigung der kritischen Ebenen (Gate-Kontakte usw.) ein, beispielsweise Intel Pentium III (Coppermine). Einige Hersteller (vor allem Foundries) nutzen diese Technologie bis 2011, z. B. Microchip Technology und Parallax Propeller, denn die Strukturgrößen sind für die gewünschten Produkte, beispielsweise im Automotive-Bereich, ausreichend. Zudem sind die Prozesse ausgereift und können somit mit einer hohen Ausbeute (engl. yield) gefahren werden.

### 130-nm-Technologieknoten

Ausgehend von den Forschungsergebnissen der IBM Alliance, führte AMD beim 130-nm-Technologieknoten erstmals (2002) Low-k-Dielektrika (k steht hier für die relative Permittivität eines Materials) als Isolation zwischen den oberen Leiterbahnenebenen (ca. Ebene 8 bis 11) ein. Des Weiteren kamen erstmals (2003) sogenannte Silicon-on-Insulator-Wafer (SOI-Wafer) statt Bulk-Silizium-Wafer zum Einsatz. Die Vorteile dieser kostenintensiveren Substrate sind vor allem eine höhere Schaltgeschwindigkeit der Transistoren und die Reduzierung von Leckströmen zwischen verschiedenen (elektrisch) aktiven Bereichen.

### 90-nm-Technologieknoten

Der 90-nm-Technologieknoten wurde erstmals 2002 in die industrielle Fertigung (erste kommerzielle Produkte) eingeführt. Für die Fertigung der kritischen Ebenen hatten sich die fotolithografischen Prozesse mit ArF-Excimerlaser durchgesetzt, da keine anderen Prozesse mit dem notwendigen Auflösungsvermögen zur Verfügung standen. Des Weiteren führte AMD erstmals gestrecktes Silizium zur Verbesserung der Ladungsträgerbeweglichkeit in seine Produkte ein.

### 45-nm-Technologieknoten

Der 45-nm-Technologieknoten wurde erstmals im Jahr 2007–2008 von Intel und Matsushita in der Produktion eingesetzt. Andere Hersteller wie AMD, IBM und Samsung folgten wenig später.
Die wichtigste Änderung in der Herstellung war die Einführung von High-k-Materialien und die Nutzung einer metallischen Gate-Elektrode durch Intel (vgl. High-k+Metal-Gate-Technik). Dadurch können die Leckströme durch Tunneleffekte am Transistor deutlich reduziert werden.

### 32-nm-Technologieknoten

Während im vorherigen Technologieknoten entweder Immersionslithografie oder das Double-Patterning-Verfahren eingesetzt wurde, müssen jetzt alle Hersteller beide Technologien einsetzen, um diese Strukturen prozesssicher fertigen zu können. Hersteller wie etwa TSMC, die den Prozess überspringen, verwenden beide Technologien beim 28-nm-Half-Node-Prozess. High-k+Metal-Gate-Technik findet breiten Einsatz bei der Herstellung von Haupt- und Grafikprozessoren sowie APUs.
Die ersten Prozessoren, die serienmäßig in 32-nm-Technologie hergestellt wurden, waren Intels Core-i3- und Core-i5-Prozessoren, die im Januar 2010 veröffentlicht wurden. Erst über ein Jahr später folgte Konkurrent AMD mit dem Verkauf seiner ersten kommerziell erhältlichen 32-nm-Prozessoren. Dabei handelt es sich um Modelle auf „Llano“-Basis aus AMDs Fusion-Serie. Anders als bei Intel kamen hier wiederum SOI-Substrate zum Einsatz.

### 22-nm-Technologieknoten

Mit der Einführung des 22-nm-Technologieknotens wollen einige Hersteller, vorrangig Intel, eine Änderung des genutzten Transistortyps bei der großvolumigen Produktion von integrierten Schaltkreisen vollziehen. Dabei gehen sie weg vom jahrzehntelangen genutzten Planarprozess hin zu sogenannten Multigate-Feldeffekttransistoren (engl. multiple gate field-effect transistor, MuGFET), wie Tri-Gate-FETs und FinFETs. Die ersten Prozessoren in dieser Technologie sind die Intel-Core-i-Prozessoren der 3. Generation. Analysen eines Prozessorquerschnitts zeigten, dass Intel offenbar einen Gate-Pitch von 90 nm nutzt, was einem Half-Pitch von 45 nm entspricht. Somit weicht die Zuordnung des Technologieknotens dieser Intelprozessoren deutlich von der früheren Einordnung über den Half-Pitch ab.
Diese Umstellung des Transistortyps verfolgen jedoch nicht alle Halbleiterhersteller, so haben Globalfoundries (22FDX und 22FDX+) und TSMC (22ULL, 22ULP) – zwei der drei größten Auftragsfertiger für Halbleiterprodukte, sogenannte Foundries, und ebenfalls Technologietreiber – 22-nm- bzw. 20-nm-Prozesse in Planartechnik im Angebot. Bei einigen Prozessvarianten werden die bei der Verkleinerung der Strukturen steigenden Leckströme unter anderem durch SOI-Substrate (Wafer) beherrschbar, bei denen eine sehr dünne Halbleiterschicht auf einem Isolator vollständig in die (Ladungsträger-)Verarmung getrieben werden kann (engl. full depletion silicon-on-insulator, fdSOI).

### 14-nm-Technologieknoten

Der 14-nm-Technologieknoten ist gemäß International Technology Roadmap for Semiconductors (ITRS) der Nachfolger des 22-nm-Technologieknotens und folgt damit dem lange Zeit üblichen Skalierungsfaktor von ca. 0,7 der Strukturen für einen vollen Technologieknoten. Es ist jedoch zu bemerken, dass die „14 nm“ keiner wirklichen Größe einer Geometrie entsprechen, diese sind in der Regel etwas größer z. B. Gate-Länge 18–26 nm. Alle kommerziellen 14-nm-Prozesse verwenden FinFETs (engl. fin field-effect transistor), einen nicht planaren Multi-Gate-Feldeffekttransistor. Da die zugrundeliegenden Fertigungskonzepte, Größen und die Details des Transistordesigns sich mitunter stärker unterscheiden gibt es mitunter deutliche Unterschiede in der Dichte (z. B. des SRAMs) oder Leistungsdaten der Transistoren und somit der gefertigten Schaltkreise. Hinzu kommt, dass einige Hersteller ihre Fertigungsprozesse auch als 16-nm- oder 12-nm-Prozess bezeichnen, wobei letzter als Optimierung des 14-nm-Prozesses angesehen werden kann.
Technisch wurde weiterhin auf die 193-nm-ArF-Immersionslithografie zusammen mit Mehrfachstrukturierungsverfahren wie LELE (Litho Etch Litho Etch) oder SaDP (engl. self-aligned double patterning) eingesetzt, um die kritischen (kleinsten) Strukturebenen herzustellen.
Die ersten kommerziellen Produkte des 14-nm-Technologieknotens waren NAND-Flash im 16-nm-Prozess von SK Hynix und Logik-Produkte von TSMC (ebenfalls 16 nm) im Jahr 2013.

### 10-nm-Technologieknoten

Intel plante 2016 als Nachfolger der Skylake-Mikroarchitektur die erste Mikroarchitektur in einem 10-nm-Fertigungsprozess. Diese Prozessoren sollten ursprünglich 2017 erscheinen, der Termin wurde jedoch aufgrund technischer Probleme immer wieder verschoben. Als Grund werden auch Probleme mit der 193-nm-Immersionslithografie genannt, die Intel auch bei diesen kleinen Strukturen noch verwenden will. Als Konsequenz werden mehrere Optimierungen des stabilen 14-nm-Fertigungsprozesses vorgenommen, bis 2020 die ersten 10-nm Prozessoren der Ice-Lake-Generation am Markt erscheinen. Zwischenzeitlich wird ein Modell der Cannon-Lake-Architektur in 10-nm gefertigt, erscheint jedoch nur in Musterstückzahlen und ohne integrierte Prozessorgrafik. Intel vergleicht seinen 10-nm-Prozess bezüglich der erreichbaren Transistordichte mit dem 7-nm-Prozess von TSMC.

### 7-nm-Technologieknoten

Seit Anfang 2019 werden 7-nm-Prozesse von zwei Foundries angeboten: Samsung und TSMC.
Eine wesentliche Neuerung in der Fertigungstechnologie stellt bei diesem Technologieknoten die Einführung der lange angekündigten EUV-Lithografie (engl. „extreme ultra-violet“) mit einer Wellenlänge 13,5 nm durch Samsung dar. Sie löst für die kritischsten Lithografie-Schritte die etablierte 193-nm-Immersionslithografie ab, die in den letzten Technologieknoten nur noch in Kombination mit Mehrfachstrukturierungstechniken einsetzbar war. Eigentlich war dieser Schritt schon etliche Jahre früher erwartet worden, da erwartet wurde, dass die Auflösungsgrenze für die optische Abbildung aufgrund von Beugungseffekten bei der gewünschten Verkleinerung der Strukturen unter Einsatz von etablierten Strahlungsquellen wie zuletzt 193-nm-ArF-Excimerlaser eine physikalische Grenze darstellt. Schneller als die Serienreife der EUV-Lithografie wurden zahlreiche Kompensationstechniken erfunden und eingeführt, die jedoch für die kritischsten Ebenen der 7-nm-Prozesse aufwendig und kostenintensiv sind. Zusammen mit den zuletzt erreichten Fortschritten des Anlagenherstellers ASML und Zulieferer hinsichtlich des produktiven Einsatzes der EUV-Lithografie ist diese nun im Vergleich zu den etablierten Verfahren ausreichend rentabel für die Produktion. Auch TSMC hat angekündigt, in seiner zweiten 7-nm-Produktionsgeneration EUV-Lithografie einzusetzen.

### 6-nm-Technologieknoten

TSMC kündigte im Mai 2019 das 6-nm-Verfahren an. Entsprechende Chips mit gleicher Architektur, jedoch geringerem Stromverbrauch, werden von Sony in der seit Juli 2022 ausgelieferten Revision CFI-1202A der Spielekonsole PlayStation 5 verbaut.

### 5-nm-Technologieknoten

Im März 2019 startet TSMC die Risikoproduktion (Vorserie nach der allgemeinen Qualifikation, meist für Muster und um Schwachstellen in realen Produkten zu finden) seines 5-nm-Fertigungsprozesses, seit dem 2. Quartal 2020 läuft der Start der regulären (Massen-)Produktion in diesem Prozess und ist damit weltweit führend in dieser Miniaturisierungsstufe. Es wird EUV-Lithografie für die Belichtung verwendet. TSMC gibt eine Fertigungsdichte von 171,3 Millionen Transistoren/mm² an. Intel vergleicht seinen (noch nicht laufenden) 7-nm-Fertigungsprozess bezüglich der Transistordichte mit dem 5-nm-Prozess von TSMC (5N). Seit Juni 2020 befinden sich der Apple A14 Bionic SoC, das Qualcomm Snapdragon 875 SoC und das Qualcomm Snapdragon X60 Modem bei TSMC in der in 5 nm gefertigten Massenproduktion. Ähnlich wie bei den vorherigen Technologieknoten repräsentieren die „5 nm“ keine wirkliche Geometrie des Transistors.

### 4-nm-Technologieknoten

Der größte Auftragsfertiger der Halbleiterbranche TSMC soll Mitte 2020 weitere Verbesserungen am N5 vorgenommen und den für 2022 erwarteten 4-nm-Technologieknoten (N4) bereits vorbereitet haben.

### 2-nm-Technologieknoten

Im Mai 2021 stellte IBM den weltweit ersten 2-Nanometer-Produktionsprozess und den weltweit ersten gefertigten 2-nm Chip-Prototyp und kompletten Wafer vor.

### 1,4-nm-Technologieknoten

Ende 2019 wurde auf der IEEE International Electron Devices Meeting angekündigt, dass Intel für 2029 plant, die Massenfertigung im 1,4-nm-Technologieknoten zu beginnen. Samsung plant ab 2027 die Serienfertigung von Halbleiterbausteinen mit 1,4-nm-Technik.