# Transmeta Crusoe

Crusoe ist eine Familie von x86-kompatiblen CPUs von Transmeta, die besonders für stromsparende Notebooks und ähnliche Computer eingesetzt wurde.
Transmeta entwickelte dazu ein neues Konzept, um die x86-verschiedene CPU x86-kompatibel zu machen: Eine Softwarelösung namens Code-Morphing emuliert dabei in Echtzeit eine x86-CPU. Da Emulationen normalerweise recht ineffizient sind, optimiert die Transmeta-Software während der Laufzeit ständig die Emulation der ablaufenden Programme. Der Prozessor selbst ist ein 128-Bit-VLIW-Prozessor, der deutlich einfacher aufgebaut ist als eine gewöhnliche x86-CPU von Intel oder AMD und damit deutlich weniger Strom benötigt beziehungsweise deutlich weniger Abwärme produziert.
Prinzipiell lässt sich mit der Code-Morphing-Software jede beliebige CPU-Architektur nachbilden. Man beschränkte sich beim Crusoe jedoch auf x86-Befehle inklusive MMX. Es wäre theoretisch auch möglich, SSE oder 3DNow! zu emulieren.
Nachfolger des Crusoe ist der Efficeon.

## Modelldaten
### TM3200

Wurde anfangs als TM3120 bezeichnet
* L1-Cache: 32 + 64 KB (Daten + Instruktionen)
* MMX
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 474 Pin CBGA
* Erscheinungsdatum: Januar 2000
* Fertigungstechnik: 220 nm bei IBM
* Taktraten: 333, 366 und 400 MHz

### TM5400

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 256 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 474 Pin CBGA
* Erscheinungsdatum: Januar 2000
* Fertigungstechnik: 180 nm bei IBM
* Die-Größe: 73 bzw. 88 mm² bei 36,8 Millionen Transistoren
* Taktraten: 500 – 700 MHz

### TM5500

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 256 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 474 Pin CBGA
* Erscheinungsdatum: Juni 2001
* Fertigungstechnik: 130 nm bei TSMC
* Die-Größe: 55 mm² bei 36,8 Millionen Transistoren
* Taktraten: 300 – 800 MHz

### TM5600

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 512 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 474 Pin CBGA
* Erscheinungsdatum: Oktober 2000
* Fertigungstechnik: 180 nm bei IBM
* Die-Größe: 88 mm² bei 36,8 Millionen Transistoren
* Taktraten: 300 – 666 MHz

### TM5700

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 256 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 399 Pin OBGA
* Erscheinungsdatum: Januar 2004
* Fertigungstechnik: 130 nm bei TSMC
* Die-Größe: 55 mm² bei 36,8 Millionen Transistoren
* Taktraten: 667 MHz

### TM5800

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 512 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 474 Pin CBGA
* Erscheinungsdatum: Juni 2001
* Fertigungstechnik: 130 nm bei TSMC
* Die-Größe: 55 mm² bei 36,8 Millionen Transistoren
* Taktraten: 300 – 1000 MHz

### TM5900

* L1-Cache: 64 + 64 KB (Daten + Instruktionen)
* L2-Cache: 512 KB mit Prozessortakt
* MMX, LongRun
* VLIW mit Code-Morphing-Technik
* Northbridge in CPU integriert
* Packaging:
** 399 Pin OBGA
* Erscheinungsdatum: Januar 2004
* Fertigungstechnik: 130 nm bei TSMC
* Die-Größe: 55 mm² bei 36,8 Millionen Transistoren
* Taktraten: 800 – 1000 MHz