# Compute Express Link

Compute Express Link (CXL) és un estàndard obert per a connexions d'unitat central de processament (CPU) a dispositiu i CPU a memòria d'alta velocitat i gran capacitat, dissenyat per a ordinadors de centres de dades d'alt rendiment. CXL es basa en la interfície física i elèctrica sèrie PCI Express (PCIe) i inclou el protocol d'entrada/sortida de blocs basat en PCIe (CXL.io) i nous protocols coherents amb la memòria cau per accedir a la memòria del sistema (CXL.cache) i la memòria del dispositiu (CXL). .mem). Les capacitats de comunicació en sèrie i d'agrupació permeten que la memòria CXL superi les limitacions de rendiment i empaquetament de socket de la memòria DIMM comuna quan s'implementa capacitats d'emmagatzematge elevades.

## Història

La tecnologia CXL va ser desenvolupada principalment per Intel. El Consorci CXL es va formar el març de 2019 pels membres fundadors Alibaba Group, Cisco Systems, Dell EMC, Meta, Google, Hewlett Packard Enterprise (HPE), Huawei, Intel Corporation i Microsoft, i es va incorporar oficialment el setembre de 2019. A partir de gener de 2022, AMD, Nvidia, Samsung Electronics i Xilinx es van unir als fundadors al consell d'administració, mentre que ARM, Broadcom, Ericsson, IBM, Keysight, Kioxia, Marvell Technology, Mellanox, Microchip Technology, Micron, Oracle Corporation, Qualcomm, Rambus, Renesas, Seagate, SK Hynix, Synopsys i Western Digital, entre d'altres, van ser membres col·laboradors. Els socis de la indústria inclouen el PCI-SIG, Gen-Z, SNIA, i DMTF.
L'1 d'agost de 2022, les especificacions i els actius d'OpenCAPI es van transferir al Consorci CXL, que ara inclou empreses darrere de tecnologies d'interconnexió coherents amb memòria com OpenCAPI (IBM), Gen-Z (HPE) i CCIX (Xilinx) estàndards oberts i protocols propietaris InfiniBand/RoCE (Mellanox), Infinity Fabric (AMD), Omni-Path i QuickPath/Ultra Path (Intel) i NVLink/NVSwitch (Nvidia).

## Especificacions

L'11 de març de 2019, es va llançar l'especificació CXL 1.0 basada en PCIe 5.0. Permet que la CPU host accedeixi a la memòria compartida en dispositius acceleradors amb un protocol coherent de memòria cau. L'especificació CXL 1.1 es va publicar el juny de 2019.
El 2 d'agost de 2022, es va publicar l'especificació CXL 3.0, basada en la interfície física PCIe 6.0 i la codificació PAM-4 amb el doble d'amplada de banda; Les noves característiques inclouen capacitats de teixits amb commutació multinivell i diversos tipus de dispositius per port, i una coherència millorada amb DMA peer-to-peer i compartició de memòria.

## Protocols

L'estàndard CXL defineix tres protocols separats:
* CXL.io: basat en PCIe 5.0 amb algunes millores, proporciona configuració, inicialització i gestió d'enllaços, descobriment i enumeració de dispositius, interrupcions, DMA i accés d'E/S de registre mitjançant càrregues/magatzems no coherents.
* CXL.cache: permet als dispositius perifèrics accedir i emmagatzemar de manera coherent la memòria de la CPU de l'amfitrió amb una interfície de sol·licitud/resposta de baixa latència.
* CXL.mem: permet que la CPU host accedeixi de manera coherent a la memòria cau del dispositiu amb ordres de càrrega/emmagatzematge tant per a l'emmagatzematge volàtil (RAM) com per a l'emmagatzematge no volàtil persistent (memòria flash).

## Referències

* ↑ «ABOUT CXL» (en anglès). Compute Express Link. [Consulta: 9 agost 2019].
* ↑ «Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs» (en anglès). finance.yahoo.com. Yahoo! Finance. [Consulta: 9 novembre 2019].
* ↑ «A Milestone in Moving Data» (en anglès). Intel Newsroom. Intel. [Consulta: 9 novembre 2019].
* ↑ «Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors» (en anglès). www.businesswire.com. Business Wire, 17-09-2019. [Consulta: 9 novembre 2019].
* ↑ «StackPath» (en anglès). www.electronicdesign.com. [Consulta: 3 febrer 2023].
* ↑ Mann, Tobias. «Just How Bad Is CXL Memory Latency?» (en anglès americà). The Next Platform, 05-12-2022. [Consulta: 3 febrer 2023].
* ↑ Calvert, Will. «Intel, Google and others join forces for CXL interconnect» (en anglès). www.datacenterdynamics.com, 13-03-2019.
* ↑ Cutress, Ian. «CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel» (en anglès). Anandtech. [Consulta: 9 agost 2019].
* ↑ «Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors» (en anglès). www.businesswire.com, 17-09-2019.
* ↑ «Compute Express Link: Our Members» (en anglès). CXL Consortium, 2020. [Consulta: 25 setembre 2020].
* ↑ Papermaster, Mark. «AMD Joins Consortia to Advance CXL, a New High-Speed Interconnect for Breakthrough Performance» (en anglès). Community.AMD, 18-07-2019. [Consulta: 25 setembre 2020].
* ↑ «CXL Consortium and PCI-SIG Announce Marketing MOU Agreement» (en anglès), 23-09-2021. Arxivat de l'original el 29 d’agost 2023. [Consulta: 29 d’agost 2023].
* ↑ «Industry Liaisons» (en anglès).
* ↑ «SNIA and CXL Consortium Form Strategic Alliance» (en anglès), 03-11-2020. Arxivat de l'original el 16 de gener 2022. [Consulta: 29 d’agost 2023].
* ↑ «DMTF and CXL Consortium Establish Work Register» (en anglès), 14-04-2020. Arxivat de l'original el 29 d’agost 2023. [Consulta: 29 d’agost 2023].
* ↑ Morgan, Timothy Prickett. «Finally, A Coherent Interconnect Strategy: CXL Absorbs Gen-Z» (en anglès). The Next Platform, 23-11-2021.
* ↑ Cutress, Ian. «CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel» (en anglès). Anandtech. [Consulta: 9 agost 2019].
* 1 2 «Compute Express Link (CXL): All you need to know» (en anglès). Rambus.
* ↑ «Compute Express Link (CXL) 3.0 Announced: Doubled Speeds and Flexible Fabrics» (en anglès).
* ↑ «Compute Express Link (CXL) 3.0 Debuts, Wins CPU Interconnect Wars» (en anglès), 02-08-2022.
* ↑ «Compute Express Link Standard | DesignWare IP | Synopsys» (en anglès). www.synopsys.com.