# Clock skew

La inclinació del rellotge (de vegades anomenada desviació de temporització, en anglès clock skew) és un fenomen en sistemes de circuits digitals síncrons (com els sistemes informàtics) en què el mateix senyal de rellotge d'origen arriba a diferents components en diferents moments a causa de la porta o, en la tecnologia de semiconductors més avançada, als retards en la propagació del senyal dels fils de connexío. La diferència instantània entre les lectures de dos rellotges qualsevol s'anomena desviació de rellotge.
El funcionament de la majoria de circuits digitals es sincronitza mitjançant un senyal periòdic conegut com a "rellotge" que dicta la seqüència i el ritme dels dispositius del circuit. Aquest rellotge es distribueix des d'una única font a tots els elements de memòria del circuit, que per exemple podrien ser registres o flip-flops. En un circuit que utilitza registres activats per flancs, quan el flanc del rellotge o el tic arriba a un registre, el registre transfereix l'entrada del registre a la sortida del registre, i aquests nous valors de sortida flueixen a través de la lògica combinacional per proporcionar els valors a les entrades del registre per al següent tictac del rellotge.
L'ideal és que l'entrada de cada element de memòria assoleixi el seu valor final a temps per al següent tic del rellotge, de manera que es pot predir amb exactitud el comportament de tot el circuit. La velocitat màxima a la qual pot funcionar un sistema ha de tenir en compte la variància que es produeix entre els diferents elements d'un circuit a causa de les diferències de composició física, temperatura i longitud del camí.
En un circuit síncron, es diu que dos registres, o flip-flops, són "seqüencialment adjacents" si un camí lògic els connecta. Donats dos registres seqüencialment adjacents R $_i$ i R $_j$ amb els temps d'arribada del rellotge als pins de rellotge del registre d'origen i de destinació iguals a T$_{Ci}$ i T$_{Cj}$ respectivament, el desviament del rellotge es pot definir com: T$_{skewi,j}$ = T$_{Ci}$ − T$_{Cj}$.
Les figures 1 i 2 il·lustren una situació en què la desviació intencionada del rellotge pot beneficiar un circuit síncron. Al circuit de sesgo zero de la figura 1, un camí llarg va des del flip-flop FF1 al flip-flop FF2, i un camí curt, com ara un camí de registre de desplaçament, de FF2 a FF3. El camí FF2 -> FF3 està perillosament a prop de tenir una violació de retenció: si fins i tot es produeix una petita quantitat de retard de rellotge addicional a FF3, això podria destruir les dades a l'entrada D de FF3 abans que arribi el rellotge per fer-ho arribar a la Q de FF3. sortida. Això podria passar fins i tot si FF2 i FF3 estiguessin físicament a prop l'un de l'altre, si les seves entrades de rellotge provenien de diferents buffers de fulla d'una xarxa de distribució de rellotge.

## Referències

* ↑ «Systeem on Chip» (en anglès). https://www.electronics-tutorial.net.+[Consulta: 11 març 2023].
* ↑ REDMOND\\markl. «Clock Skew» (en anglès). https://learn.microsoft.com.+[Consulta: 11 març 2023].
* ↑ «oauth - Clock skew and tokens» (en anglès). https://stackoverflow.com.+[Consulta: 11 març 2023].
* ↑ Maheshwari, N., and Sapatnekar, S.S., Timing Analysis and Optimization of Sequential Circuits, Kluwer, 1999.