# Signatura (electrònica)

En el disseny automatitzat de circuits integrats, les comprovacions de signatura (també escrites com a sign-off) són el nom col·lectiu donat a una sèrie de passos de verificació que ha de passar el disseny abans que es pugui gravar. Això implica un procés iteratiu que implica correccions incrementals a tot el tauler utilitzant un o més tipus de verificació i, després, torna a provar el disseny. Hi ha dos tipus de tancament de tancament: signatura frontal i tancament final. Després de la signatura del back-end, el xip passa a la fabricació. Després d'enumerar totes les funcions de l'especificació, l'enginyer de verificació escriurà la cobertura d'aquestes funcions per identificar errors i enviarà el disseny RTL al dissenyador. Els errors o defectes poden incloure problemes com ara característiques que falten (comparació del disseny amb l'especificació), errors de disseny (errors tipogràfics i funcionals), etc. Quan la cobertura arribi a un % màxim, l'equip de verificació la tancarà. Mitjançant una metodologia com UVM, OVM o VMM, l'equip de verificació desenvolupa un entorn reutilitzable. Avui en dia, UVM és més popular que altres.
Les comprovacions de signatura s'han tornat més complexes a mesura que els dissenys VLSI s'apropen als nodes de procés de 22 nm i per sota, a causa de l'augment de l'impacte dels efectes de segon ordre anteriorment ignorats (o aproximats de manera més crua). Hi ha diverses categories de comprovacions de signatura.
* Verificació de regles de disseny (DRC): també coneguda de vegades com a verificació geomètrica, això implica verificar si el disseny es pot fabricar de manera fiable tenint en compte les limitacions actuals de la fotolitografia. En els nodes de procés avançat, les regles DFM s'actualitzen d'opcionals (per a un millor rendiment) a obligatòries.
* Layout Versus Schematic (LVS): També coneguda com a verificació esquemàtica, s'utilitza per verificar que la col·locació i l'enrutament de les cel·les estàndard en el disseny no ha alterat la funcionalitat del circuit construït.
* Verificació formal: aquí, la funcionalitat lògica de la llista de xarxa posterior al disseny (inclosa qualsevol optimització basada en el disseny) es verifica amb la llista de xarxa prèvia al disseny i posterior a la síntesi.
* Anàlisi de caiguda de tensió: també coneguda com a anàlisi de caiguda d'IR, aquesta comprovació verifica si la xarxa elèctrica és prou forta com per assegurar-se que la tensió que representa el valor binari alt mai baixa per sota d'un marge establert (per sota del qual el circuit no funcionarà correctament o de manera fiable) a causa de la commutació combinada de milions de transistors.
* Anàlisi de la integritat del senyal: aquí s'analitza el soroll degut a la diafonia i altres problemes, i es comprova el seu efecte sobre la funcionalitat del circuit per assegurar-se que els errors capacitius no siguin prou grans per creuar la tensió llindar de les portes al llarg del camí de dades.
* Anàlisi de temporització estàtica (STA): lentament substituïda per l'anàlisi de temporització estàtica (SSTA), STA s'utilitza per verificar si tots els camins de dades lògiques del disseny poden funcionar a la freqüència de rellotge prevista, especialment sota els efectes de la variació al xip. STA s'executa com a reemplaçament de SPICE, perquè el temps d'execució de la simulació SPICE fa que sigui inviable per a dissenys moderns d'anàlisi de xip complet.
* Comprovacions de la vida útil de l'electromigració: per garantir una vida útil mínima de funcionament a la freqüència de rellotge prevista sense que el circuit sucumbi a l'electromigració.
* Comprovacions de signatura estàtica funcional: que utilitzen tècniques de cerca i anàlisi per comprovar si hi ha errors de disseny en tots els casos de prova possibles; Els dominis de tancament estàtics funcionals inclouen l'encreuament de dominis de rellotge, l'encreuament de domini de restabliment i la propagació X.
Aquesta llista de proveïdors i eines vol ser representativa i no és exhaustiva:
* DRC/LVS - Mentor HyperLynx DRC Free/Gold, Mentor Calibre, Magma Quartz Arxivat 2012-10-22 a Wayback Machine., Synopsys Hercules, Cadence Assura
* Anàlisi de caiguda de tensió: Cadence Voltus, Apache Redhawk, Magma Quartz Rail Arxivat 2009-09-27 a Wayback Machine.
* Anàlisi de la integritat del senyal: Cadence CeltIC Arxivat 2012-02-23 a Wayback Machine. (soroll de diafonia), Solució de signatura de temporització de Cadence Tempus, Synopsys PrimeTime SI Arxivat 2016-11-14 a Wayback Machine. (retard/soroll de diafonia), Extreme-DA GoldTime SI Arxivat 2012-03-20 a Wayback Machine. (retard/soroll de diafonia)
* Anàlisi de temps estàtic: Synopsys PrimeTime Arxivat 2016-11-14 a Wayback Machine., Magma Quartz SSTA Arxivat 2009-07-28 a Wayback Machine., Cadence ETS, Cadence Tempus Timing Signoff Solution, Extreme-DA GoldTime Arxivat 2012-03-20 a Wayback Machine.

## Referències

* ↑ «RTL Signoff» (en anglès). https://semiengineering.com.+[Consulta: 11 novembre 2022].
* ↑ TSMC's sign-off flow
* ↑ «Electronic Design Automation Software achieves DDRx signoff.» (en anglès). https://news.thomasnet.com.+[Consulta: 11 novembre 2022].
* ↑ Li, Li; Lee, Yi-Ting; Srinivasan, Sridhar «Signoff-level full-chip ESD/reliability design verification using logic-driven layout static approach». https://ieeexplore.ieee.org, 01-06-2020, pàg. 1–4. DOI: 10.1109/CSTIC49141.2020.9282423.