# RISC Single Chip

El RISC Single Chip, o RSC, és un microprocessador d'un sol xip desenvolupat i fabricat per International Business Machines (IBM). El RSC era una implementació d'un sol xip amb funcions reduïdes del POWER1, una unitat de processament central (CPU) multixip que implementava l'arquitectura de conjunt d'instruccions POWER (ISA). Es va utilitzar en models d'estació de treball de nivell d'entrada de la família IBM RS/6000, com el Model 220 i 230.
El RSC funcionava a freqüències de 33 i 45 MHz. Té tres unitats d'execució: una unitat de punt fix, una unitat de coma flotant i un processador de branca; i un 8 KB unificada d'instruccions i memòria cau de dades. Igual que el POWER1, el controlador de memòria i l'E/S estaven estretament integrats, amb les unitats funcionals responsables de les funcions: una unitat d'interfície de memòria i una unitat seqüenciadora; residint a la mateixa matriu que el processador. El RSC conté nou unitats funcionals: unitat d'execució de punt fix (FXU), unitat d'execució de coma flotant (FPU), unitat de gestió de memòria (MMU), unitat d'interfície de memòria (MIU), unitat seqüenciadora, unitat de processador comuna en xip (COP), unitat d'obtenció d'instruccions i unitat de cua i expedició d'instruccions.
La unitat de punt fix executa instruccions senceres, genera adreces en operacions de magatzem de càrrega i algunes parts de les instruccions de branca. Té un pipeline de tres etapes que consisteix en etapes de descodificació, execució i reescriptura. Algunes instruccions requereixen diversos cicles en l'etapa d'execució abans de completar-se.
La unitat de coma flotant executa instruccions de coma flotant. A diferència del POWER1, el RSC no té la capacitat de canviar el nom del registre a causa d'una àrea limitada de matriu en la qual la unitat ha d'encaixar. Per estalviar encara més l'àrea de matriu, la matriu de multiplicació i suma de coma flotant té 32 bits d'ample. Per realitzar operacions de 64 bits (de doble precisió), els operands es divideixen en dos i la instrucció passa dues vegades per la matriu de multiplicació i suma. El pipeline de coma flotant consta de quatre etapes, decodificació, multiplicació, suma i reescriptura.
El RSC té un 8 Memòria cau unificada KB en lloc de les instruccions separades i les grans memòria cau de dades com el POWER1. La memòria cau unificada és un conjunt associatiu bidireccional i utilitza una política d'emmagatzematge sense recàrrega en cas d'error de botiga i una política de substitució utilitzada com a mínim (LRU). Té una mida de línia de memòria cau de 64 bytes, i cada línia de memòria cau està sectoritzada en quatre paraules quàdruples (16 bytes), amb cada paraula que té el seu propi bit vàlid al directori de la memòria cau. Durant cada cicle, se'n poden llegir quatre paraules i es poden escriure dues paraules dobles.
El bus de dades de memòria té 72 bits d'ample, amb 64 bits utilitzats per a la ruta de dades i 8 bits utilitzats per al codi de correcció d'errors (ECC). La unitat d'interfície de memòria gestiona el bus i realitza comprovacions ECC de les dades que arriben al processador. La lògica ECC és capaç de corregir errors d'un sol bit. En comparació amb el POWER1, el bus de dades de memòria RSC és més estret i utilitza SIMM estàndard de la indústria en lloc de targetes de memòria personalitzades.
El RSC contenia aproximadament un milió de transistors en una matriu de 14.9 mm per 15,2 mm (226,48 mm²) fabricat per IBM en un procés complementari de semiconductors d'òxid metàl·lic (CMOS) amb una mida mínima de 0,8 μm i tres nivells de cablejat. Està empaquetat en una superfície de 36x36 mm, mòdul de matriu de graella de pins ceràmics que té 201 pins de senyal. Va requerir una font d'alimentació de 3,6 volts i va consumir 4 watts durant el funcionament a 33 MHz.

## Referències

* ↑ «IBM single chip RISC processor (RSC) | IEEE Conference Publication | IEEE Xplore» (en anglès). [Consulta: 1r gener 2024].
* ↑ «IBM single chip RISC processor (RSC)» (en anglès). sematic scholar. [Consulta: 1r gener 2024].
* ↑ «27 years of IBM RISC» (en anglès). [Consulta: 1r gener 2024].
* ↑ «Types of Microprocessor: Definition, CISC, RISC, and EPIC» (en anglès americà), 21-01-2021. [Consulta: 31 desembre 2023].