# Latència de memòria RAM

Els temps o latències de memòria RAM descriuen la informació de temps d'un mòdul de memòria o del LPDDRx integrat. A causa de les qualitats inherents del VLSI i la microelectrònica, els xips de memòria requereixen temps per executar completament les ordres. L'execució d'ordres massa ràpida provocarà la corrupció de les dades i la inestabilitat del sistema. Amb un temps adequat entre ordres, els mòduls/xips de memòria poden tenir l'oportunitat de canviar completament els transistors, carregar condensadors i senyalitzar correctament la informació al controlador de memòria. Com que el rendiment del sistema depèn de la velocitat amb què es pugui utilitzar la memòria, aquest temps afecta directament el rendiment del sistema.
El temps de la memòria moderna d'accés aleatori dinàmic síncron (SDRAM) s'indica habitualment mitjançant quatre paràmetres: CL, T$_{RCD}$, T$_{RP}$ i T$_{RAS}$ en unitats de cicles de rellotge; generalment s'escriuen com quatre nombres separats amb guionets, per exemple 7-8-8-24. La quarta (t$_{RAS}$) s'omet sovint, o una cinquena, la taxa d'ordres, de vegades afegit (normalment 2T o 1T, també escrit 2N, 1N). Aquests paràmetres (com a part d'un conjunt més gran) especifiquen la latència del rellotge de determinades ordres específiques emeses a una memòria d'accés aleatori. Els números més baixos impliquen una espera més curta entre ordres (tal com es determina en cicles de rellotge).
El que determina la latència absoluta (i, per tant, el rendiment del sistema) està determinat tant pels temps com per la freqüència del rellotge de memòria. Quan es tradueix els temps de memòria en latència real, és important tenir en compte que els temps estan en unitats de cicles de rellotge, que per a la memòria de doble velocitat de dades és la meitat de la velocitat de la velocitat de transferència citada habitualment. Sense conèixer la freqüència del rellotge és impossible indicar si un conjunt de cronometratges és "més ràpid" que un altre.
Per exemple, la memòria DDR3-2000 té un 1000 Freqüència de rellotge MHz, que dona un 1 ns cicle de rellotge. Amb aquest 1 rellotge ns, una latència CAS de 7 dona una latència CAS absoluta de 7 ns. Memòria DDR3-2666 més ràpida (amb un 1333 rellotge MHz, o 0,75 ns per cicle) pot tenir una latència CAS més gran de 9, però amb una freqüència de rellotge de 1333 MHz, la quantitat de temps per esperar 9 cicles de rellotge és només de 6,75 ns. És per aquest motiu que la memòria DDR3-2666 CL9 té una latència CAS absoluta més petita que la memòria DDR3-2000 CL7.
| Nom | Símbol | Definició |
| Latència CAS | CL | El nombre de cicles entre l'enviament d'una adreça de columna a la memòria i l'inici de les dades en resposta. Aquest és el nombre de cicles que es necessiten per llegir el primer bit de memòria d'una DRAM amb la fila correcta ja oberta. A diferència de la resta de números, aquest no és un màxim, sinó un nombre exacte que s'ha de consensuar entre el controlador de memòria i la memòria. |
| Retard de l'adreça de la fila a l'adreça de la columna | T$_{RCD}$ | El nombre mínim de cicles de rellotge necessaris entre l'obertura d'una fila de memòria i l'accés a les columnes que hi ha dins. El temps per llegir el primer bit de memòria d'una DRAM sense fila activa és T$_{RCD}$ + CL. |
| Temps de precàrrega de fila | T$_{RP}$ | El nombre mínim de cicles de rellotge necessaris entre l'emissió de l'ordre de precàrrega i l'obertura de la fila següent. El temps per llegir el primer bit de memòria d'una DRAM amb la fila incorrecta oberta és T$_{RP}$ + T$_{RCD}$ + CL. |
| Temps actiu de fila | T$_{RAS}$ | El nombre mínim de cicles de rellotge necessaris entre una ordre activa de fila i l'emissió de l'ordre de precàrrega. Aquest és el temps necessari per actualitzar internament la fila i es solapa amb T$_{RCD}$ . En els mòduls SDRAM, és simplement T$_{RCD}$ + CL. En cas contrari, aproximadament igual a T$_{RCD}$ + 2×CL. |
| Notes: RAS: Row Address Strobe, un residu de terminologia de la DRAM asíncrona. CAS: Column Address Strobe, un residu de terminologia de la DRAM asíncrona. T$_{WR}$: Write Recovery Time, el temps que ha de transcórrer entre l'última ordre d'escriptura a una fila i la precàrrega. Generalment, T$_{RAS}$ = T$_{RCD}$ + T$_{WR}$ . T$_{RC}$: Temps de cicle de fila. T$_{RC}$ = T$_{RAS}$ + T$_{RP}$ . |||

## Referències

* ↑ updated, Thomas Soderstrom last. «PC Memory 101: Understanding Frequency and Timings» (en anglès). https://www.tomshardware.com,+09-09-2019.+[Consulta: 29 agost 2023].
* ↑ «Understanding RAM Timings» (en anglès). https://hardwaresecrets.com.+[Consulta: 29 agost 2023].
* ↑ «What are memory timings» (en anglès americà). https://www.crucial.com.+[Consulta: 29 agost 2023].
* ↑ Lathan, Patrick. «What Are Memory Timings? CAS Latency, tRCD, tRP, & tRAS (Pt 1)» (en anglès). https://www.gamersnexus.net.+[Consulta: 29 agost 2023].