# 3 nanòmetres

3 nanòmetres (3 nm) és una tecnologia de fabricació de semiconductors en què els components tenen una grandària de 3 nm. És una millora de la tecnologia de 5 nm. La llei de Moore diu que la superfície és redueix a la meitat cada 2 anys, per tant el costat del quadrat de la nova tecnologia serà de $3\simeq {\frac {5}{\sqrt {2}}}$. Sabent que els àtoms de silici tenen una distància entre ells de 0,543 nm, llavors el transistor té de l'ordre de 5 àtoms de llargada.
El 2006, un equip del Korea Advanced Institute of Science and Technology (KAIST) va desenvolupar un transistor de 3 nm basat en tecnologia FinFET.
El 2016, l'empresa TSMC va anunciar la construcció d'una fàbrica de semiconductors de 3-5 nm.
El 2018, l'institut IMEC i l'empresa Cadence van anunciar la fabricació de semiconductors de 3 nm emprant tecnologia de Fotolitografia ultraviolada extrema i litografia d'immersió.
Samsung 3 El procés nm es basa en la tecnologia GAAFET (transistor d'efecte de camp de porta all-around), un tipus de tecnologia MOSFET de porta múltiple, mentre que el 3 de TSMC El procés nm encara utilitza la tecnologia FinFET (transistor d'efecte de camp d'aleta), tot i que TSMC desenvolupa transistors GAAFET. Concretament, Samsung té previst utilitzar la seva pròpia variant de GAAFET anomenada MBCFET (transistor d'efecte de camp de canal multipont). El procés d'Intel (anomenat "Intel 3", sense el sufix "nm") utilitzarà una versió refinada, millorada i optimitzada de la tecnologia FinFET en comparació amb els seus nodes de procés anteriors en termes de rendiment guanyat per watt, ús de litografia EUV i millora de potència i àrea.
Propietats del node projectades segons el full de ruta internacional per a dispositius i sistemes (2021).
| Node nom | Pas de Porta | Psd de Metall | Any |
| 5 nm | 51 nm | 30 nm | 2020 |
| 3 nm | 48 nm | 24 nm | 2022 |
| 2 nm | 45 nm | 20 nm | 2025 |
| 1 nm | 40 nm | 16 nm | 2027 |
El terme "3 nanòmetre" no té cap relació directa amb cap característica física real (com ara la longitud de la porta, el pas metàl·lic o el pas de la porta) dels transistors. D'acord amb les projeccions contingudes en l'actualització de 2021 del full de ruta internacional per a dispositius i sistemes publicat per IEEE Standards Association Industry Connection, un 3 S'espera que el node nm tingui un pas de la porta de contacte de 48 nanòmetres i un pas de metall més ajustat de 24 nanòmetres.
Tanmateix, en la pràctica comercial del món real, 3 nm s'utilitza principalment com a terme de màrqueting pels fabricants de microxips individuals (foneries) per referir-se a una nova generació millorada de xips semiconductors de silici en termes d'augment de la densitat de transistors (és a dir, un major grau de miniaturització), augment de la velocitat i reducció del consum d'energia. No hi ha un acord a tota la indústria entre els diferents fabricants sobre quins números definirien un node de 3 nm. Normalment, el fabricant del xip fa referència al seu propi node de procés anterior (en aquest cas el node de 5 nm) per a la comparació. Per exemple, TSMC ha afirmat que el seu 3 Els xips FinFET nm reduiran el consum d'energia entre un 25 i un 30% a la mateixa velocitat, augmentaran la velocitat entre un 10 i un 15% amb la mateixa quantitat de potència i augmentaran la densitat del transistor en un 33% en comparació amb els 5 anteriors. xips FinFET nm. D'altra banda, Samsung ha afirmat que el seu 3 El procés nm reduirà el consum d'energia en un 45%, millorarà el rendiment en un 23% i reduirà la superfície en un 16% en comparació amb els anteriors procesos de 5 nm. La litografia EUV de 3 nm s'enfronta a nous reptes que condueixen a l'ús necessari del multipatterning.

## Referències

* ↑ «Imec and Cadence Tape Out Industry's First 3nm Test Chip» (en anglès). https://www.cadence.com,+16-09-2019.+[Consulta: 16 setembre 2019].
* ↑ «Still Room at the Bottom.(nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology) - Nanoparticle News | HighBeam Research» (en anglès). http://www.highbeam.com/,+06-11-2012. Arxivat de l'original el 2012-11-06. [Consulta: 16 setembre 2019].
* ↑ «TSMC Aims to Build World's First 3-nm Fab» (en anglès). https://www.eetimes.com,+19-09-2019.+[Consulta: https://www.eetimes.com/document.asp?doc_id=1332388].
* ↑ Cutress, Dr Ian. «Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm» (en anglès). AnandTech. Arxivat de l'original el 2 September 2020. [Consulta: 12 setembre 2020].
* ↑ «TSMC Plots an Aggressive Course for 3nm Lithography and Beyond – ExtremeTech» (en anglès). Extremetech.com. Arxivat de l'original el 22 September 2020. [Consulta: 12 setembre 2020].
* ↑ «Samsung at foundry event talks about 3nm, MBCFET developments» (en anglès). Techxplore.com. Arxivat de l'original el 22 November 2021. [Consulta: 22 novembre 2021].
* ↑ Patrick Moorhead. «Intel Updates IDM 2.0 Strategy With New Node Naming And Transistor And Packaging Technologies» (en anglès). Forbes, 26-07-2021. Arxivat de l'original el 18 October 2021. [Consulta: 18 octubre 2021].
* ↑ «TSMC's 7nm, 5nm, and 3nm "are just numbers... it doesn't matter what the number is"» (en anglès). Pcgamesn.co, 10-09-2019. Arxivat de l'original el 17 June 2020. [Consulta: 20 abril 2020].
* ↑ Samuel K. Moore IEEE Spectrum, 21-07-2020 [Consulta: 20 abril 2021].
* ↑ Jason Cross. «TSMC details its future 5nm and 3nm manufacturing processes—here's what it means for Apple silicon» (en anglès). Macworld, 25-08-2020. Arxivat de l'original el 20 April 2021. [Consulta: 20 abril 2021].
* ↑ Anton Shilov. «The future of leading-edge chips according to TSMC: 5nm, 4nm, 3nm and beyond» (en anglès). Techradar.com, 31-08-2020. Arxivat de l'original el 20 April 2021. [Consulta: 20 abril 2021].
* ↑ «Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture» (en anglès), 30-06-2022. Arxivat de l'original el 8 July 2022. [Consulta: 8 juliol 2022].
* ↑ Chen, Frederick. «EUV's Pupil Fill and Resist Limitations at 3nm» (en anglès). LinkedIn, 17-07-2022. Arxivat de l'original el 29 July 2022.