# CAS latency

La latència estroboscòpica de l'adreça de columna (CAS latency), també anomenada latència CAS o CL, és el retard dels cicles de rellotge entre l'ordre READ i el moment en què les dades estan disponibles. A la DRAM asíncrona, l'interval s'especifica en nanosegons (temps absolut). A la DRAM síncrona, l'interval s'especifica en cicles de rellotge. Com que la latència depèn d'un nombre de tics del rellotge en lloc del temps absolut, el temps real perquè un mòdul SDRAM respongui a un esdeveniment CAS pot variar entre els usos del mateix mòdul si la velocitat del rellotge és diferent.

## Fons de funcionament de la memòria RAM

La RAM dinàmica està disposada en una matriu rectangular. Cada fila està seleccionada per una línia de paraula horitzontal. L'enviament d'un senyal alt lògic al llarg d'una fila donada activa els MOSFET presents en aquesta fila, connectant cada condensador d'emmagatzematge a la seva línia de bits vertical corresponent. Cada línia de bits està connectada a un amplificador de sentit que amplifica el petit canvi de voltatge produït pel condensador d'emmagatzematge. A continuació, aquest senyal amplificat surt des del xip DRAM i es torna a impulsar la línia de bits per actualitzar la fila.
Quan no hi ha cap línia de paraula activa, la matriu està inactiva i les línies de bits es mantenen en un estat precarregat, amb una tensió a mig camí entre alta i baixa. Aquest senyal indeterminat es desvia cap a alt o baix pel condensador d'emmagatzematge quan una fila es fa activa.
Per accedir a la memòria, primer s'ha de seleccionar una fila i carregar-la als amplificadors de sentit. Aleshores , aquesta fila està activa i es pot accedir a les columnes per llegir o escriure.
La latència CAS és el retard entre el moment en què l'adreça de la columna i el senyal estroboscòpic de l'adreça de la columna es presenten al mòdul de memòria i el moment en què el mòdul de memòria posa a disposició les dades corresponents. La fila desitjada ja ha d'estar activa; si no és així, es requereix temps addicional.
Com a exemple, un mòdul de memòria SDRAM típic d'1 GiB pot contenir vuit xips DRAM d'un gibibit separats, cadascun oferint 128 MiB d'espai d'emmagatzematge. Cada xip es divideix internament en vuit bancs de 2$^{27}$ =128 Mibits, cadascun dels quals compon una matriu DRAM independent. Cada banc conté 2$^{14}$ = 16384 files de 2$^{13}$ = 8192 bits cadascuna. S'accedeix a un byte de memòria (de cada xip; 64 bits en total de tot el DIMM) proporcionant un número de banc de 3 bits, una adreça de fila de 14 bits i una adreça de columna de 13 bits.

## Efecte sobre la velocitat d'accés a la memòria

Amb la DRAM asíncrona, es va accedir a la memòria mitjançant un controlador de memòria al bus de memòria basat en un temps establert en lloc d'un rellotge, i estava separat del bus del sistema. Tanmateix, la DRAM síncrona té una latència CAS que depèn de la velocitat del rellotge. En conseqüència, la latència CAS d'un mòdul de memòria SDRAM s'especifica en tics de rellotge en lloc de temps absolut.
Com que els mòduls de memòria tenen diversos bancs interns i les dades es poden emetre d'un durant la latència d'accés d'un altre, els pins de sortida es poden mantenir ocupats al 100% independentment de la latència CAS mitjançant la canalització; l'amplada de banda màxima assolible només està determinada per la velocitat del rellotge. Malauradament, aquest ample de banda màxim només es pot assolir si l'adreça de les dades a llegir es coneix amb prou antelació; si l'adreça de les dades a les quals s'accedeix no és predictible, es poden produir parades de la canalització, la qual cosa comporta una pèrdua d'ample de banda. Per a un accés a la memòria completament desconegut (també conegut com a accés aleatori), la latència rellevant és el temps per tancar qualsevol fila oberta, més el temps per obrir la fila desitjada, seguit de la latència CAS per llegir-ne les dades. Tanmateix, a causa de la localitat espacial, és habitual accedir a diverses paraules en la mateixa fila. En aquest cas, només la latència CAS determina el temps transcorregut.
Com que les latències CAS dels mòduls DRAM moderns s'especifiquen en tictacs de rellotge en lloc de temps, quan es comparen latències a diferents velocitats de rellotge, les latències s'han de traduir en temps absoluts per fer una comparació justa; una latència CAS numèrica més alta pot ser encara menys temps si el rellotge és més ràpid. De la mateixa manera, un mòdul de memòria que està subclocat podria tenir el seu recompte de cicles de latència CAS reduït per preservar el mateix temps de latència CAS.
La RAM de doble velocitat de dades (DDR) realitza dues transferències per cicle de rellotge, i normalment es descriu per aquesta velocitat de transferència. Com que la latència CAS s'especifica en cicles de rellotge, i no en transferències (que es produeixen tant a la vora ascendent com a la baixa del rellotge), és important assegurar-se que és la velocitat de rellotge (la meitat de la velocitat de transferència) la que s'utilitza per calcular els temps de latència CAS.
Un altre factor complicat és l'ús de transferències en ràfega. Un microprocessador modern pot tenir una mida de línia de memòria cau de 64 bytes, que requereixen vuit transferències des d'una memòria de 64 bits (vuit bytes) per omplir. La latència CAS només pot mesurar amb precisió el temps per transferir la primera paraula de memòria; el temps per transferir les vuit paraules també depèn de la velocitat de transferència de dades. Afortunadament, el processador normalment no necessita esperar les vuit paraules; la ràfega s'envia normalment en primer ordre de paraula crítica, i el microprocessador la pot utilitzar immediatament.

## Referències

* ↑ Stokes, Jon "Hannibal". «Ars Technica RAM Guide Part II: Asynchronous and Synchronous DRAM» (en anglès). Ars Technica, 1998–2004. Arxivat de l'original el 2012-11-01.
* ↑ «The Difference Between RAM Speed and CAS Latency» (en anglès americà). [Consulta: 27 febrer 2025].
* ↑ published, Scharon Harding. «What Is CAS Latency in RAM? CL Timings Explained» (en anglès), 09-03-2019. [Consulta: 27 febrer 2025].
* ↑ «CAS Latency, theoretical performance and safe RAM voltages - GOODRAM» (en anglès). [Consulta: 27 febrer 2025].
* ↑ Keeth, Brent. DRAM Circuit Design: Fundamental and High-Speed Topics (en anglès). John Wiley & Sons, December 4, 2007. ISBN 978-0470184752.