# Silici fosc

A la indústria electrònica, el silici fosc és la quantitat de circuits d'un circuit integrat que no es pot engegar a la tensió de funcionament nominal per a una determinada restricció de potència de disseny tèrmic (TDP).
L'escala de Dennard plantejaria que a mesura que els transistors es fan més petits, es tornen més eficients en proporció a l'augment del nombre d'una àrea determinada, però aquesta escala s'ha trencat en els últims anys, el que significa que els augments en l'eficiència dels transistors més petits no són proporcionals amb el augment del seu nombre. Aquesta interrupció de l'escala ha provocat augments bruscos de la densitat de potència que dificulten l'encesa de tots els transistors simultàniament mentre mantenen les temperatures en un rang de funcionament segur.
A partir del 2011, investigadors de diferents grups han projectat que, a tecnologia 8 nm, la quantitat de silici fosc pot arribar fins al 50-80% depenent de l'arquitectura del processador, la tecnologia de refrigeració i les càrregues de treball de l'aplicació. El silici fosc pot ser inevitable fins i tot a les càrregues de treball del servidor amb una gran quantitat de paral·lelisme inherent al nivell de sol·licitud del client.

## Reptes i oportunitats

L'aparició del silici fosc presenta diversos reptes per a l'arquitectura, l'automatització del disseny electrònic (EDA) i les comunitats de codisseny de maquinari i programari. Aquests inclouen la qüestió de la millor manera d'utilitzar la gran quantitat de transistors (amb potencialment molts de foscos) quan es dissenyen i gestionen processadors de molts nuclis en xip d'eficiència energètica amb limitacions tèrmiques i de potència màxima. Els arquitectes han iniciat diversos esforços per aprofitar el silici fosc per dissenyar arquitectures específiques per a aplicacions i riques en acceleradors.
Recentment, els investigadors han explorat com el silici fosc exposa nous reptes i oportunitats per a la comunitat EDA. En particular, han demostrat preocupacions tèrmiques, de fiabilitat (error suau i envelliment) i de variació del procés per als processadors de molts nuclis de silici fosc.

## Referències

* ↑ Taylor, Michael B. DAC Design Automation Conference 2012, 01-06-2012, pàg. 1131–1136.
* ↑ Esmaeilzadeh, Hadi; etal 2011 38th Annual International Symposium on Computer Architecture (ISCA), 01-06-2011, pàg. 365–376.
* ↑ Hardavellas, Nikos; Ferdman, Michael; Falsafi, Babak; Ailamaki, Anastasia IEEE Micro, 31, 4, 2011, pàg. 6. DOI: 10.1109/MM.2011.77. ISSN: 1937-4143.
* ↑ Venkatesh, Ganesh; Sampson, Jack; Goulding, Nathan; Garcia, Saturnino; Bryksin, Vladyslav ACM SIGPLAN Notices, 45, 3, 13-03-2010, pàg. 205–218. DOI: 10.1145/1735971.1736044. ISSN: 0362-1340.
* ↑ Cong, Jason. «Architecture support for accelerator-rich CMPS». A: Proceedings of the 49th Annual Design Automation Conference. San Francisco, California: Association for Computing Machinery, 2012-06-03, p. 843–849 (DAC '12). DOI 10.1145/2228360.2228512. ISBN 978-1-4503-1199-1.
* ↑ Lyons, Michael J.; Hempstead, Mark; Wei, Gu-Yeon; Brooks, David ACM Transactions on Architecture and Code Optimization, 8, 4, 26-01-2012, pàg. 48:1–48:22. DOI: 10.1145/2086696.2086727. ISSN: 1544-3566 [Consulta: free].
* ↑ Shafique, Muhammad. «The EDA Challenges in the Dark Silicon Era». A: Proceedings of the 51st Annual Design Automation Conference (en anglès). San Francisco, CA, USA: Association for Computing Machinery, 2014-06-01, p. 1–6 (DAC '14). DOI 10.1145/2593069.2593229. ISBN 978-1-4503-2730-5.