# Extracció de paràsits electrònics

En l'automatització del disseny electrònic, l'extracció de paràsits electrònics és el càlcul dels efectes paràsits tant en els dispositius dissenyats com en les interconnexions de cablejat requerides d'un circuit electrònic: capacitats paràsites, resistències paràsites i inductàncies paràsites, comunament anomenats dispositius paràsits, components paràsits o simplement paràsits.
L'objectiu principal de l'extracció de paràsits és crear un model analògic precís del circuit, de manera que les simulacions detallades puguin emular les respostes reals dels circuits digitals i analògics. Les respostes dels circuits digitals s'utilitzen sovint per omplir bases de dades per al càlcul del retard del senyal i de la càrrega, com ara: anàlisi del temps; anàlisi de potència; simulació de circuits; i anàlisi de la integritat del senyal. Els circuits analògics sovint s'executen en bancs de proves detallats per indicar si els paràsits extrets addicionals encara permetran que el circuit dissenyat funcioni.
En els primers circuits integrats, l'impacte del cablejat era insignificant i els cables no eren considerats com a elements elèctrics del circuit. Tanmateix, per sota dels 0,5 micròmetres, la resistència i la capacitat del node de la tecnologia de les interconnexions van començar a tenir un impacte significatiu en el rendiment del circuit. Amb la reducció de les tecnologies de procés, els efectes d'inductància de les interconnexions també es van fer importants.
Format estàndard d'intercanvi de paràsits: l'especificació de SPEF forma part de l'estàndard IEEE 1481-1999 per al sistema de càlcul de retard i potència de circuit integrat (IC). La darrera versió de SPEF forma part de l'estàndard IEEE 1481-2019 per a l'arquitectura de biblioteca oberta de circuits integrats (IC) (OLA).
Els principals efectes dels paràsits d'interconnexió inclouen: retard del senyal, soroll del senyal, caiguda d'IR (component resistiu de la tensió).

## Extracció de la capacitància d'interconnexió

La capacitat d'interconnexió es calcula donant a l'eina d'extracció la informació següent: la disposició de la vista superior del disseny en forma de polígons d'entrada en un conjunt de capes; una assignació a un conjunt de dispositius i pins (a partir d'una execució de disseny versus esquema) i una comprensió transversal d'aquestes capes. Aquesta informació s'utilitza per crear un conjunt de cables de disposició que tenen condensadors afegits on indiquen els polígons d'entrada i l'estructura de la secció transversal. La llista de xarxes de sortida conté el mateix conjunt de xarxes d'entrada que la llista de xarxes de disseny d'entrada i afegeix condensadors paràsits entre aquestes xarxes.

## Extracció de la resistència d'interconnexió

La resistència d'interconnexió es calcula donant a l'eina d'extracció la informació següent: la disposició de la vista superior del disseny en forma de polígons d'entrada en un conjunt de capes; una assignació a un conjunt de dispositius i pins (a partir d'una execució Layout Versus Schematic) i una comprensió transversal d'aquestes capes, inclosa la resistivitat de les capes. Aquesta informació s'utilitza per crear un conjunt de subcables de disposició que han afegit resistència entre diverses subparts dels cables. La capacitat d'interconnexió anterior es divideix i es comparteix entre els subnodes de manera proporcional. S'ha de remarcar que, a diferència de la capacitat d'interconnexió, la resistència d'interconnexió ha d'afegir subnodes entre els elements del circuit per col·locar aquestes resistències paràsites. Això pot augmentar molt la mida de la llista de xarxa de sortida extreta i pot causar problemes de simulació addicionals.

## Exemple d'eines programari d'extracció de paràsits

* Q3D Extractor d'Ansys
* FastCap i FastHenry del MIT
* StarRC de Synopsys
* Quantus de Cadence
* CapExt de CapExt AS
* Fieldscale SENSE de Fieldscale

## Referències

* ↑ «What is Parasitic Extraction? – How Does PEX Work? | Synopsys» (en anglès). https://www.synopsys.com.+[Consulta: 12 novembre 2022].
* ↑ Expert, VLSI. «Parasitic Extraction: Introduction» (en anglès). http://www.vlsi-expert.com.+[Consulta: 12 novembre 2022].
* ↑ "Automatic Layout Modification", by Michael Reinhardt, p. 120
* ↑ «Parasitic extraction challenges and solutions for 5G IC design» (en anglès). https://resources.sw.siemens.com.+[Consulta: 12 novembre 2022].