AIエッジコンテスト(実装コンテスト)のチュートリアル【9: HW合成してビットストリームを生成するまで】

ようやくハードウェアを合成する準備が整いました。FPGAで実現する回路を合成して実機動作の準備をしましょう。

### FPGAとビットストリーム
![スクリーンショット 2020-03-19 22.32.20.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/eb383832-2a27-11ad-ab12-dbb725f56611.png)
今回の実装ターゲットはZynq FPGAといい、ARMプロセッサが内蔵された特殊なFPGAです。FPGAの構成要素は上の図をみてください。基本素子であるLUT、BRAM,DSPブロック、そして柔軟な配線を実現するためのChannel,Switch Block, IO Blockで構成されています。
![スクリーンショット 2020-03-19 22.32.30.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/afd6808e-129a-f5c7-2553-710ed4f12ab6.png)
その中身ですが、LUTの出力値、すなわち小規模メモリの内容を書き換えることで任意の論理回路を実現できます。
![スクリーンショット 2020-03-19 22.34.25.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/5a9ba442-82b6-8adf-d8e3-e41b1ebac740.png)
配線は交差する部分とLUTブロックなどの接続にトランジスタスイッチを使って実現しており、スイッチのON/OFFを１ビットの情報に入れておきて書き換えできるようにします。つまり、FPGAの構成要素は大小のメモリでできているため、その情報をストリームに流し込むビットの列＝ビットストリームでユーザの回路情報を保持しているんですね。
FPGAの回路合成＝ビットストリーム生成です。それでは、Vivadoツールを使ってHLSで合成した回路をビットストリームに合成しましょう。
![スクリーンショット 2020-03-19 22.36.42.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/1e612c15-c0e4-c9d3-8eb6-6c121ec87620.png)
### Vivadoを使ったビットストリームの生成、、の前に
Vivadoで合成する前に、もう一度流れを確認しましょう。実現したい回路（今回は畳み込み演算）のC++記述をHLSツールで合成して論理回路を合成します。論理回路はゲートレベルの記述になっており、通常はハードウェア記述言語(Verilog HDL/VHDL)で記述します。これを入力としてビットストリームに変換するツールが今から使うVivadoというツールです。

Vivadoを起動する前にVivado HLSを再度起動して、前回までのプロジェクトを開いてください。まず、HLSで合成したHDLファイルをインポートします。![スクリーンショット 2020-03-19 22.39.59.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/48dbac42-e508-b0ee-f23b-4d404a80aff2.png)
Solution -> Export RTL を選択しそのままOKをクリックします。しばらくするとexportが終わります。いよいよVivadoを起動しましょう。

![スクリーンショット 2020-03-19 22.41.09.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/e81d076f-333d-c834-d0a6-00f79bfac53c.png)

### Vivadoを使ったビットストリーム合成前の準備
起動したらプロジェクトを生成して設定します。Create a New Vivado Project -> Next, Project Name -> “pynq_ultra96_conv_l0_1”としNext,Project Type -> RTL Project をチェックしNext, Add Sources, Add Constraints は共に Nextを指定。
![スクリーンショット 2020-03-19 22.42.09.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/5442d817-ffb2-6013-ca37-62568bb9d244.png)
Default Part  で上図のように、Ultra96V2ボードを選択し、Next, New Project Summary で Finishを選択.
![スクリーンショット 2020-03-19 22.42.45.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/3ad5a46d-7651-da13-29d9-b11601203a50.png)
Create Block Design -> OK を行うと
![スクリーンショット 2020-03-19 22.44.22.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/d7e6d877-27ef-b41d-8535-4cb97c733a6b.png)
Diagramが開いてIPコアベースの設計が可能となる。
そこで、右クリックしてAdd IP を選択
![スクリーンショット 2020-03-19 22.45.27.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/f3259950-5df6-893b-dd2f-6a5914819197.png)
Searchでzynqと入力するとZynq UltraScale+ MPSoCが選べるのでダブルクリックすると![スクリーンショット 2020-03-19 22.46.13.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/13975160-43da-0418-35af-288ebd758eec.png)
ZYNQのブロックが挿入されます。Ultra96V2用の設定を読み込みましょう。
Run Block Automation をクリックしてOK. これでUltra96V2ボードに搭載されているARMプロセッサのデフォルト設定が読み込まれて設定されます。

![スクリーンショット 2020-03-19 22.48.27.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/f4827c71-2737-cc51-3ac4-327e09f1074a.png)


次にユーザが設計したIPコアをどのバスで接続するのかを指定します。
zynq_ultra_ps_e_0 をダブルクリックして, PS-PL Configuration -> Slave Interface 
 -> AXI HP -> AXI HP0 FPD にチェックを入れてOKをクリック。これでAXI HPポートを使う準備が整いました。次はユーザのIPをインポートしましょう。
![スクリーンショット 2020-03-19 22.50.59.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/3226dda6-1b2e-8c28-9306-b33ea9aa26bb.png)
ちょっと面倒な操作が続くので図でまとめました。上図をみてその通りに設定してください。そうするとHLSで設計したトップ関数(今回は`Kernel`)がIPコアとして読み込まれる。IP > Repositoryに戻るのでOKをクリック.
![スクリーンショット 2020-03-19 22.52.36.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/8db9adc7-ebc0-54d9-559f-dc54ec57b1a8.png)
Diagramの空白部分を右クリックして Add IP -> Search にKernel と入力すると自作IPコアが現れるのでダブルクリック(上図左). 自作IPコアが取り込まれました！（上図右）

最後に、DMAコアを追加しましょう。

![スクリーンショット 2020-03-19 22.53.52.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/7147d045-54cf-7af7-6a3a-293fc160f7a7.png)
Diagramの空白部分を右クリックして Add IP -> Search に`DMA`と入力し、
AXI Direct Memory Access をダブルクリック.
![スクリーンショット 2020-03-19 22.54.30.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/e53f08f2-c9b7-4e56-d4e9-7e91eb10822c.png)
axi_dma_0をダブルクリックして Enable Scatter Gather Engineのチェックを外し Width of Buffer Length Register を 26bit に設定してOKをクリック.26ビットというのはDMAを使って転送するデータのサイズを指定するビット長です。つまり2の26乗個のデータを転送できるように設定しました。なぜデフォが14ビットなのか意味不明です。。。

IPコアを接続しましょう。

![スクリーンショット 2020-03-19 22.56.24.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/d60e4ddc-8908-139a-6365-c8e50314d827.png)
kernel_0 と axi_dma_0 の stream_in <-> M_AXIS_MM2S, stream_out <-> S_AXIS_S2MMをドラッグアンドドロップで接続し, Run Connection Automationをクリックしてください。

![スクリーンショット 2020-03-19 22.57.22.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/7b1bbaa2-bec7-d017-d2ea-abfa4dfdf201.png)
All AutomationをチェックしてOKをクリックすると接続用のIPコアが自動で設定され、配線が行われます。![スクリーンショット 2020-03-19 22.58.26.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/58ff9a7c-7d89-da5a-46a0-369ed2035e49.png)
再度 Run Connection Automation をクリックしそのままOKをクリック. 

すると配線が自動で行われます。このままでも良いのですが、みやすいように再配置しましょう。

![スクリーンショット 2020-03-19 22.59.59.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/072bce14-801c-8249-442e-2ae2bff1a0d0.png)

最後に、配線が正しく行われているかチェックをしましょう。DRC (Design Rule Check)といいます。
![スクリーンショット 2020-03-19 23.00.44.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/fcfb7a33-54c6-0e99-c4ac-df8b3b32784d.png)
空白部を右クリックし Validate Design を選択して接続のチェックをしましょう。
(Warningが出るが気にしない。。)

### ビットストリーム生成
この時点で回路構成ができていますが、肝心のHDLファイルはまだ生成されていません。そこで、各IPコアのHDLファイルを生成しましょう。![スクリーンショット 2020-03-19 23.02.10.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/9b6539f5-db57-017b-bad5-b07aaa0eb6db.png)
BLOCK DESIGNにあるSources タブに切り替えて design_1 を右クリックしてGenerate Output Productsを選択し, Generate をクリックしてしばらく待ちます。
![スクリーンショット 2020-03-19 23.02.59.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/a665bef5-1043-9a65-aaa3-ba6811d9c6f3.png)
再度design_1 を右クリックしてCreate HDL Wrapperを選択し, OK をクリック.この作業はトップHDLファイルといって、回路全体を接続する記述が書かれたファイルを生成しています。
![スクリーンショット 2020-03-19 23.04.02.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/c410329f-f9d6-7765-2513-d314b3d09d10.png)
Flow Navigator -> Generate Bitstreamをクリックして適時 OK をクリックしましょう。いよいよビットストリームを生成する作業が始まります。論理合成→リソース配置・配線、が行われます。この作業は１０〜２０分かかるのでコーヒーでも飲んで待ちましょう。ソフトウェアだったらコンパイルすると一瞬ですよね。ハードウェア設計は時間がかかる理由はこの工程の長さと、検証の面倒さ、記述量の多さが原因です。
![スクリーンショット 2020-03-19 23.05.59.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/79a4bee9-e041-51c3-e3a9-64480777bf1b.png)
ビットストリームが生成されるとダイアログが表示されるのですが、Cancelをクリックしましょう。

![スクリーンショット 2020-03-19 23.06.47.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/a21d8383-beb1-5142-ae5c-3f405dd0fcf6.png)

余談ですが、コンテストの提出には設計した回路のリソース量を報告するらしいので、Design Runsタブにその情報が表示されています。impl_1が配置配線までやった実際のリソース消費量です。他の情報は見積もり値なので、この値を報告しましょう。

### ビットストリームが生成された後の処理
このままFPGAに書き込みかと思ったら、ファイルの準備が必要です。面倒ですがあと少し！
![スクリーンショット 2020-03-19 23.08.49.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/d2bb84b2-983f-5547-55a8-db774b9536a7.png)
File -> Export を選択してHardware, Block Design, Bitstream Fileを出力します。Export Hardwareではinclude bitstreamにチェックを入れておきます。
![スクリーンショット 2020-03-19 23.10.03.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/cfde30f6-5bb5-6455-2f31-93d9653081e1.png)
![スクリーンショット 2020-03-19 23.10.23.png](https://qiita-image-store.s3.ap-northeast-1.amazonaws.com/0/589480/141857e4-42d2-04bd-95ed-e0b411137d15.png)
以上の作業を行えば、プロジェクトのディレクトリに４つのファイルが置かれるので、リネームして名前を合わせておきます。この名前を覚えておきましょう。

+ pynq_ultra96_conv_l0_r1.bit (そのまま)
+ design_1.tcl -> pynq_ultra96_conv_l0_r1.tcl
+ design_1_wrapper.hdf -> pynq_ultra96_conv_l0_r1.hdf
+ design_1.hwh -> pynq_ultra96_conv_l0_r1.hwh

ようやく作業終了です！！いよいよUltra96V2で（やたらと遅い）ハードウェアを動かしてみましょう！！