UVM Sequence Start 

# 本文
昔UVMのテストーシーケンスをスタートさせる方法を調べた際に、あまりちゃんと説明していなかったり、資料によってまちまちだったりして良く分からず混乱したので以下にまとめておく。大きく分けて２種類

0. [マニュアルスタート](https://qiita.com/vega77/items/b14815341873da583ea7#1-%E3%83%9E%E3%83%8B%E3%83%A5%E3%82%A2%E3%83%AB%E3%82%B9%E3%82%BF%E3%83%BC%E3%83%88)
0. [自動スタート](https://qiita.com/vega77/items/b14815341873da583ea7#2-%E8%87%AA%E5%8B%95%E3%81%A7%E3%82%B9%E3%82%BF%E3%83%BC%E3%83%88)

がある。おススメはマニュアルスタートの[1d](https://qiita.com/vega77/items/b14815341873da583ea7#d-env%E3%81%AB%E3%82%B7%E3%83%BC%E3%82%B1%E3%83%B3%E3%82%B5%E3%83%BC%E3%81%AE%E3%83%8F%E3%83%B3%E3%83%89%E3%83%AB%E3%82%92%E6%8C%81%E3%81%A4%E6%96%B9%E6%B3%95%E3%81%8A%E3%81%99%E3%81%99%E3%82%81)。バーチャルシーケンス、バーチャルシーケンサーやデフォルトシーケンスを使わずに簡単でかつテストの再利用性が良く、テストベンチ構造の変化に影響を受けないので。特にシンプルなテストの場合には。

## 1. マニュアルスタート
Test階層のrun_phase()内で明示的にスタートさせたいシーケンスをインスタンス化後に\<sequence name\>.start()でスタートさせる方法。
.start()への引数としてはシーケンサー（のハンドル）とそのシーケンスをスタートしている上位のシーケンス（のハンドル）で通常はthisだが、最上位つまりTest階層のrun_phase()でのスタートの場合は指定なしか或いはnullを指定する。
以下、uvm_sequence_baseのstart()の引数の定義。

```verilog:uvm_sequence_baseのstart()
virtual task start (
  uvm_sequencer_base   sequencer,
  uvm_sequence_base    parent_sequence=null,
  int                  this_priority=-1,
  bit                  call_pre_post=1
);
```

### a. シーケンサーの直接指定</dt>
シーケンスをスタートさせるターゲットとなるシーケンサーを直接階層パスで指定。

```Verilog
class Test extends uvm_test;
  Env env;
  virtual task run_phase(uvm_phase phase);
    Sequence1  seq1 = Sequence1::type_id::create("seq1");
    Sequence2  seq2 = Sequence2::type_id::create("seq2");
    seq1.start( .sequencer(env.agent1.seqr) );
    seq2.start( .sequencer(env.agent2.seqr) );
```
メリット：

- 直接的で分かりやすくシンプル。

デメリット：

- 再利用性に難あり。Test階層がEnv階層以下の構造を知る必要があり、Env階層以下のAgentやSequencerの名前や構造が変わったらこの部分も変えなければならない。

### b. バーチャルシーケンスを使用
バーチャルシーケンスを使用した方法の資料も結構見かける。
ターゲットとなるシーケンサーをnullで指定してバーチャルシーケンスをスタートする。実際に走るシーケンスはバーチャルシーケンス内でスタートされる。ターゲットとなるシーケンサーはバーチャルシーケンス内のシーケンサーハンドルに事前に設定する必要あり。
テストによってスタートするシーケンスを変える場合には直接バーチャルシーケンスを変えるか、ファクトリーオバーライドで実際にスタートするシーケンスを置換する。

```Verilog:Test
class Test extends uvm_test;
  Env  env;
  virtual task run_phase(uvm_phase phase);
    Virtual_Sequence  v_seq = Virtual_Sequence::type_id::create("v_seq");
    v_seq.seqr1_h = env.agent1.seqr;
    v_seq.seqr2_h = env.agent2.seqr;
    v_seq.start( .sequencer(null) );
```
```Verilog:Virtual_Sequence
class Virtual_Sequence extends uvm_sequence;
  uvm_sequencer_base  seqr1_h;
  uvm_sequencer_base  seqr2_h;
  virtual task body();
    Sequence1  seq1 = Sequence1::type_id::create("seq1");
    Sequence2  seq2 = Sequence2::type_id::create("seq2");
    seq1.start( .sequencer(seqr1_h), .parent_sequence(this) );
    seq2.start( .sequencer(seqr2_h), .parent_sequence(this) );
```
メリット：

- バーチャルシーケンサーは不要で構造は少し簡単（1-cに比べて）。

デメリット：

- 1-a同様Test階層がEnv階層以下の構造を知る必要があり、再利用性に難あり。
- 余分なコンポーネントであるバーチャルシーケンスを作る必要あり。ファクトリーオーバーライドを使用しない場合はテストの数だけバーチャルシーケンスも作る必要あり。
- ファクトリーオーバーライドが良く分からない人にとっては複雑で難しい。（ファクトリーオーバーライドでスタートするシーケンスを選ぶ場合。） 

### c. バーチャルシーケンスとバーチャルシーケンサーを使用
バーチャルシーケンスに加えてバーチャルシーケンサーを使用した資料もあり。
バーチャルシーケンスをスタートさせる際に対象シーケンサー指定をnullではなくEnv階層内のバーチャルシーケンサーを指定するようにする。
実際のシーケンサーのハンドルはEnv階層のconnect_phase()でバーチャルシーケンサーに渡す。
1-b同様、テストによってスタートするシーケンスを変える場合には直接バーチャルシーケンスを変えるか、ファクトリーオバーライドで実際にスタートするシーケンスを置換する。

```Verilog:Virtual_Sequencer
class Virtual_Sequencer extends uvm_sequencer;
  uvm_sequencer_base  seqr1_h;
  uvm_sequencer_base  seqr2_h;
```
```Verilog:Env
class Env extends uvm_env;
  Agent              agent1, agent2;
  Virtual_Sequencer  v_seqr;
  virtual function connect_phase(uvm_phase phase);
    v_seqr.seqr1_h = agent1.seqr;
    v_seqr.seqr2_h = agent2.seqr;
```
```Verilog:Test
class Test extends uvm_test;
  Env  env;
  virtual task run_phase(uvm_phase phase);
    Virtual_Sequence  v_seq = Virtual_Sequence::type_id::create("v_seq");
    v_seq.start( .sequencer(env.v_seqr) );
```
```Verilog:Virtual_Sequence
class Virtual_Sequence extends uvm_sequence;
  Virtual_Sequencer  v_seqr_h;
  virtual task body();
    Sequence1  seq1 = Sequence1::type_id::create("seq1");
    Sequence2  seq2 = Sequence2::type_id::create("seq2");
    $cast(v_seqr_h, this.m_sequencer);
    seq1.start( .sequenncer(v_seqr_h.seqr1_h), .parent_sequence(this) );
    seq2.start( .sequenncer(v_seqr_h.seqr2_h), .parent_sequence(this) );
```
メリット：

- 1-a,bとは違い再利用性は良い。Test階層がEnv階層より下位の構造やコンポーネントの名前を知る必要がない。

デメリット：

- 余分なコンポーネントであるバーチャルシーケンスをテスト数分複数作る必要あり。（ファクトリーオーバーライドでテストシーケンスを変えない場合）
- 更に別途バーチャルシーケンサーも作る必要があり、構造が複雑化する。
- ファクトリーオーバーライドが良く分からない人にとっては複雑で難しい。（ファクトリーオーバーライドでスタートするシーケンスを選ぶ場合。）

### d. Envにシーケンサーのハンドルを持つ方法（おすすめ）
Env階層にバーチャルシーケンサーではなく、実際のAgentのシーケンサーへのハンドルを直接作る。ハンドルのタイプはAgentのsequencerではなくuvm_sequencer_baseにしておく。それにより汎用性が増し、AgentやSequencerが変わった場合にも変えずに済む。
Test階層でシーケンスをスタートさせる際にはそのシーケンサー（のハンドル）を指定してスタートさせる。
そもそもバーチャルシーケンスはまだしも何でバーチャルシーケンサーなんて作ったんだ。端からいらないんじゃないだろうか。。。

```Verilog:Env
class Env extends uvm_env;
  Agent               agent1 , agent2 ;
  uvm_sequencer_base  seqr1_h, seqr2_h;
  virtual function connect_phase(uvm_phase phase);
    this.seqr1_h = agent1.seqr; 
    this.seqr2_h = agent2.seqr; 
```
```Verilog:Test
class Test extends uvm_test;
  Env  env;
  virtual task run_phase(uvm_phase phase);
    Sequence1  seq1 = Sequence1::type_id::create("seq1");
    Sequence2  seq2 = Sequence2::type_id::create("seq2");
    seq1.start( .sequencer(env.seqr1_h) );
    seq2.start( .sequencer(env.seqr2_h) );
```
メリット：

- バーチャルシーケンスやバーチャルシーケンサーは必要なく構造が簡単。
- 再利用性が良い。1-a,bとは違いTest階層がEnv階層より下位の構造やコンポーネントの名前を知る必要がない。

デメリット：　

- あまり紹介されていないやり方で恐らくどの資料にも載っていない。

### Base TestでSequencerハンドルの取得(a/b/c/d)
上記1-a/b/c/dのすべてのマニュアルスタートに適用できるSequencerハンドル取得のやり方として、Base TestにSequencerへのハンドルを持って、connect_phase()でそのハンドルにsequencerの割り当てをするようにしておくと良い。各テストはBase Testを継承する。

```verilog:Base_Test
class Base_Test extends uvm_test;
  Env  env;
  uvm_sequencer_base  seqr1_h, seqr2_h, v_seqr_h;
  virtual task connect_phase(uvm_phase phase);
    //----- (1-a/b Case) -----------
    this.seqr1_h = env.agent1.seqr;
    this.seqr2_h = env.agent2.seqr;
    //------------------------------
    //----- (1-d Case) -------------
    this.seqr1_h = env.seqr1_h;
    this.seqr2_h = env.seqr2_h;
    //------------------------------
    //----- (1-c Case) -------------
    this.v_seqr_h  = env.v_seqr;
    //------------------------------
```
```Verilog:Test
class Test extends Base_Test;
  virtual task run_phase(uvm_phase phase);
    //---- (1-a/b/d Case) ------------------------------
    Sequence1  seq1 = Sequence1::type_id::create("seq1");
    Sequence2  seq2 = Sequence2::type_id::create("seq2");
    seq1.start( .sequencer(this.seqr1_h) );
    seq2.start( .sequencer(this.seqr2_h) );
    //--------------------------------------------------
    //---- (1-c Case) ----------------------------------
    Virtual_Sequence  v_seq = Virtual_Sequence::type_id::create("v_seq");
    v_seq.start( .sequencer(this.v_seqr_h) );
    //--------------------------------------------------
```
こうしておくことでもしEnvやそれが持つSequencerハンドルの名前やその構造が変わったとしてもBase Testだけを変えれば良く、他のテストは一切変える必要がない。
もっと言うとSequenceのcreateとstartもBase Testに移動して各テストではsequenceをfactory overrideで入れ替えのみにすれば良いが、ここでの本質ではないので、ここではその方法は省略。

### EnvでSequencerハンドルを取得する関数を作る(a/b/d)
又、1-dではEnvにシーケンサーのハンドルを作ったが、ハンドルその物ではなくシーケンサーのハンドルを取得する関数を作るようにすると更に良い。それにより1-a/bの場合でもTestはEnv以下の構造やシーケンサーの名前を知らなくても済む。
更にそれを上記のBase TestでSequencerハンドルを取得する方法を適用するとBase Test自体もEnv以下の構造やシーケンサーの名前を知る必要がなくなるので尚良い。

```Verilog:Env
class Env extends uvm_env;
  Agent               agent1 , agent2 ;

  virtual function uvm_sequencer_base get_seqr1_h();
    return (agent1.seqr);
  endfunction

  virtual function uvm_sequencer_base get_seqr2_h();
    return (agent2.seqr);
  endfunction
```
```verilog:Base_Test
class Base_Test extends uvm_test;
  Env  env;
  uvm_sequencer_base  seqr1_h, seqr2_h;
  virtual task connect_phase(uvm_phase phase);
    this.seqr1_h = env.get_seqr1(); //env.agent1.seqr;
    this.seqr2_h = env.get_seqr2(); //env.agent2.seqr;
```

## 2. 自動でスタート
Testのbuild_phase()でシーケンサーの設定パラメータである"default_sequence"にシーケンスを設定して、そのシーケンサーのrun_phase()で勝手にスタートさせる。Testのrun_phase()内でシーケンスのstart()を明示的にコールはしない。
OVMの時代にケイデンスがこんなやり方でやっていたと思う。なので少し古い資料だとこの様なデフォルトシーケンスを使っている場合がある。その名残りで未だにこのやり方を紹介している資料も存在するが、現在ではこのやり方は推奨されていない。なのでこのやり方はやらないようにしましょう。

```Verilog:Test
class Test extends uvm_test;
  virtual function build_phase(uvm_phase phase);
    uvm_config_db#(uvm_object_wrapper)::set
    (  this,
       "env.agent1.seqr.run_phase",
       "default_sequence",
       Sequence1::type_id::get()
    );
```

- メリット　　：　バーチャルシーケンスやバーチャルシーケンサーは必要なく構造が簡単。
- メリット　　：　割とよく知られたやり方で時々資料に載っている。
- デメリット　：　Test階層がEnv階層以下の構造を知る必要がある。
- デメリット　：　デフォルトシーケンスやコンフィグレーションデータベースの概念をよく知らない人にとっては難しい。

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# 参考リンク

https://qiita.com/triggerfish/items/1c0cb8992468d6bde3bd

https://qiita.com/triggerfish/items/4ab7a296f8ecbe992fe1

[Verification Academy|UVM Cookbook|Sequences/API](https://verificationacademy.com/cookbook/uvm-universal-verification-methodology/sequence-api/)

[Verification Academy|UVM Cookbook|Virtual Sequences](https://verificationacademy.com/cookbook/uvm-universal-verification-methodology/virtual-sequences/)

[Verification Academy|UVM Cookbook|Virtual Sequencers](https://verificationacademy.com/cookbook/uvm-universal-verification-methodology/virtual-sequencers/)