자일링스 ISE

xilinx.com/products/design-tools/ise-design-suite.html **자일링스 ISE**(Xilinx ISE)url=http://www.xilinx.com/itp/3_1i/pdf/docs/xug/xug.pdfurl=http://www.xilinx.com/itp/3_1i/pdf/docs/xug/xug.pdf 100728 xilinx.com(Integrated Synthesis Environment의 약자)Handbook of Networked and Embedded Control Systems, Springer Science & Business Media, 14-Nov-2007는 자일링스의 단종된 소프트웨어 도구로, 주로 자일링스 FPGA 및 CPLD 집적 회로 (IC) 제품군의 임베디드 펌웨어 개발을 목표로 하는 HDL 설계의 합성 및 분석을 위한 것이다. 이는 자일링스 비바도로 계승되었다. 2013년 10월에 출시된 마지막 버전은 구형 FPGA 및 CPLD를 포함하는 레거시 하드웨어 설계의 인 시스템 프로그래밍을 위해 계속 사용되고 있으며, 이는 대체 설계 도구인 비바도 디자인 스위트에 의해 고아화되지 않는 한 사용된다. ISE는 개발자가 설계를 합성("컴파일")하고, 타이밍 분석을 수행하며, 레지스터 전송 수준(RTL) 다이어그램을 검사하고, 다른 자극에 대한 설계의 반응을 시뮬레이션하며, 프로그래머로 대상 장치를 구성할 수 있게 한다. 자일링스 ISE와 함께 제공되는 다른 구성 요소로는 임베디드 개발 키트(EDK), 소프트웨어 개발 키트(SDK) 및 칩스코프 프로(ChipScope Pro)가 있다.Embedded Systems Design with Platform FPGAs, Morgan Kaufmann, 10-Sep-2010 자일링스 ISE는 주로 회로 합성 및 설계를 위해 사용되며, ISIM 또는 ModelSim 논리 시뮬레이터는 시스템 수준 테스트에 사용된다.Circuit Design with VHDL, MIT Press, 2004Advances in Computer Science and Information Engineering, Springer Science & Business Media, 11-May-2012 상업용 전자 설계 자동화 분야에서 일반적으로 사용되는 관행과 마찬가지로, 자일링스 ISE는 자일링스 자체 칩의 아키텍처(내부 구조가 매우 독점적임)와 밀접하게 결합되어 있으며 다른 공급업체의 FPGA 제품과 함께 사용할 수 없다. 자일링스 하드웨어 제품 라인의 매우 독점적인 특성을 고려할 때, 자일링스에서 직접 제공하는 도구에 대한 오픈 소스 대안을 사용하는 것은 거의 불가능하지만, 2020년 현재 일부 탐색적 시도가 이루어지고 있다.quote=I've determined how most of the XC2064 bitstream is configured ... and I've made a program to generate the CLB information from a bitstream file ... unfortunately, this is one of those projects where the last 20% takes most of the time, so there's still work to be done.
# 레거시 상태
2012년부터 자일링스 ISE는 비바도 디자인 스위트를 위해 단종되었으며, 비바도 디자인 스위트는 ISE와 동일한 역할을 수행하며 시스템 온 칩 개발을 위한 추가 기능을 제공한다.access-date =May 6, 2018Vivado Design Suite, First version released in 2012, Xilinx Downloads 자일링스는 2013년 10월에 ISE의 마지막 버전(버전 14.7)을 출시했으며, "ISE는 제품 수명 주기의 유지 보수 단계에 들어섰으며, 더 이상 ISE 출시 계획이 없다"고 밝혔다.ISE 14.7 Updates, Xilinx Downloads
# 사용자 인터페이스
ISE의 주요 사용자 인터페이스는 프로젝트 내비게이터로, 설계 계층 구조(Sources), 소스 코드 편집기(Workplace), 출력 콘솔(Transcript), 프로세스 트리(Processes)를 포함한다.FPGA Prototyping By Verilog Examples, John Wiley & Sons, 20-Sep-2011 설계 계층 구조는 설계 파일(모듈)로 구성되며, 이들의 종속성은 ISE에 의해 해석되어 트리 구조로 표시된다. 단일 칩 설계의 경우 C++ 프로그램의 `main()` 서브루틴과 유사하게 다른 모듈을 포함하는 하나의 주 모듈이 있을 수 있다. 설계 제약 조건은 핀 구성 및 매핑을 포함하는 모듈에 지정된다. 프로세스 계층 구조는 ISE가 현재 활성화된 모듈에 대해 수행할 작업을 설명한다. 이 계층 구조는 컴파일 함수, 그 종속 함수 및 기타 유틸리티를 포함한다. 이 창은 또한 각 함수에서 발생하는 문제나 오류를 표시한다. 트랜스크립트 창은 현재 실행 중인 작업의 상태를 제공하며, 엔지니어에게 설계 문제에 대해 알려준다. 이러한 문제는 경고, 오류 또는 둘 다를 표시하도록 필터링될 수 있다.
# 시뮬레이션
시스템 수준 테스트는 ISIM 또는 ModelSim 논리 시뮬레이터로 수행될 수 있으며, 이러한 테스트 프로그램도 HDL 언어로 작성되어야 한다. 테스트 벤치 프로그램에는 시뮬레이션된 입력 신호 파형 또는 테스트 대상 장치의 출력을 관찰하고 검증하는 모니터가 포함될 수 있다. ModelSim 또는 ISIM은 다음 유형의 시뮬레이션을 수행하는 데 사용될 수 있다. *논리적 검증: 모듈이 예상 결과를 생성하는지 확인 *행동적 검증: 논리적 및 타이밍 문제 검증 *배치 및 라우팅 후 시뮬레이션: FPGA의 재구성 가능 논리 내에서 모듈 배치 후 행동 검증
# 합성
자일링스의 특허받은 합성 알고리즘은 경쟁 프로그램보다 최대 30% 더 빠른 속도로 설계를 실행할 수 있게 하며, 더 높은 논리 밀도를 허용하여 프로젝트 시간과 비용을 줄여준다.The Digital Consumer Technology Handbook, Elsevier, 30-Apr-2004 또한, 메모리 블록 및 I/O 블록을 포함한 FPGA 패브릭의 복잡성 증가로 인해 관련 없는 모듈을 슬라이스로 분리하여 배치 후 오류를 줄이는 더 복잡한 합성 알고리즘이 개발되었다. IP 코어는 DSP, 버스 인터페이스, 네트워킹 프로토콜, 영상 처리, 임베디드 프로세서 및 주변 장치와 같은 시스템 수준 기능을 구현하기 위해 자일링스 및 기타 제3자 공급업체에서 제공한다. 자일링스는 ASIC 기반 구현에서 FPGA 기반 구현으로 설계를 전환하는 데 중요한 역할을 했다.
# 에디션
서브스크립션 에디션(Subscription Edition)은 자일링스 ISE의 라이선스 버전이며, 무료 평가판을 다운로드할 수 있다. 웹 에디션(Web Edition)은 자일링스 ISE의 무료 버전으로, 무료로 다운로드하여 사용할 수 있다. 제한된 수의 자일링스 장치에 대한 합성 및 프로그래밍을 제공한다. 특히, 많은 수의 I/O 핀과 대형 게이트 매트릭스를 가진 장치는 비활성화된다. 저가형 스파르탄 계열의 FPGA와 CPLD 계열은 이 에디션에서 완벽하게 지원되므로, 소규모 개발자 및 교육 기관은 개발 소프트웨어 비용에 대한 추가 비용이 없다. 자일링스 ISE 웹 에디션을 사용하려면 라이선스 등록이 필요하며, 이는 무료이며 무제한으로 갱신할 수 있다.