알파 21064

21064 마이크로프로세서 명함에 장착된 21064 마이크로프로세서 **알파 21064**(Alpha 21064)는 디지털 이큅먼트 코퍼레이션이 개발 및 제조한 마이크로프로세서로, 알파 (알파 AXP로 소개됨) 명령어 집합 (ISA)을 구현했다. 1994년 이름이 변경되기 전에는 **DEC칩 21064**로 소개되었다. 21064는 코드명 **EV4**로도 알려져 있다. 1992년 2월에 발표되었고, 대량 출하는 1992년 9월에 이루어졌다. 21064는 알파 ISA의 첫 번째 상업적 구현이자 디지털의 첫 상업용 마이크로프로세서였다. 1993년 10월에는 파생형인 알파 21064A가 뒤를 이었다. 이 마지막 버전은 1995년에 알파 21164로 대체되었다.
# 역사
첫 알파 프로세서는 코드명 **EV3**인 테스트 칩이었다. 이 테스트 칩은 디지털의 1.0-마이크로미터 (μm) CMOS-3 공정을 사용하여 제조되었다. 테스트 칩에는 부동소수점 장치가 없었고 1 KB 캐시만 있었다. 이 테스트 칩은 공격적인 회로 설계 기술의 작동을 확인하는 데 사용되었다. 테스트 칩은 시뮬레이터 및 에뮬레이터와 함께 펌웨어 및 회사가 지원하는 다양한 운영체제를 구동하는 데도 사용되었다. 코드명 **EV4**인 양산 칩은 디지털의 0.75 μm CMOS-4 공정을 사용하여 제조되었다. 더크 마이어와 에드워드 맥렐란이 마이크로아키텍트였다. 에드는 이슈 로직을 설계했고 더크는 다른 주요 블록을 설계했다. 짐 몬타나로는 회로 구현을 이끌었다. EV3는 알파 데모 유닛(ADU)에 사용되었는데, 이는 EV4 부품이 출시되기 전에 디지털이 알파 플랫폼용 소프트웨어를 개발하는 데 사용한 멀티프로세서 시스템이었다.year=1992 21064는 1992년 2월 중순 제39회 국제 고체 회로 학술회의 (ISSCC)에서 공개되었다. 1992년 2월 25일에 발표되었으며, 같은 날 150 MHz 샘플이 소개되었다. 가격은 100개 단위로 3,375달러, 100개에서 1,000개 단위로 1,650달러, 1,000개 이상 단위로 1,560달러였다. 대량 출하는 1992년 9월에 시작되었다. 1993년 2월 초, 150 MHz 버전의 가격은 1,000개 이상 단위에서 1,559달러에서 1,096달러로 인하되었다. 1993년 2월 25일, 200 MHz 버전이 출시되었으며, 샘플 키트는 3,495달러에 제공되었다. 대량 주문 시에는 10,000개 이상 단위에서 개당 1,231달러로 책정되었다. 대량 주문은 1993년 6월에 접수되었고, 출하는 1993년 8월에 이루어졌다. 150 MHz 버전의 가격은 이에 대응하여 인하되었다. 샘플 키트는 1993년 4월부터 3,375달러에서 1,690달러로 인하되었고, 대량 주문 시에는 1993년 7월부터 10,000개 이상 단위에서 개당 1,355달러에서 853달러로 인하되었다. 1993년 9월 10일 알파 21066과 알파 21068이 출시되면서 디지털은 기존 21064의 위치를 조정하고 166 MHz 버전을 5,000개 단위로 개당 499달러에 출시했다. 150 MHz 버전의 가격은 5,000개 단위로 개당 455달러로 인하되었다. 1994년 6월 6일, 200 MHz 버전의 가격은 60 MHz 펜티엄에 대항하기 위해 31% 인하된 544달러가 되었고, 166 MHz 버전은 19% 인하된 404달러(5,000개 단위)가 되어 1994년 7월 3일부터 적용되었다. DEC는 2차 공급원이 없는 유일한 제조업체였다.issue=46 알파 21064는 디지털의 허드슨 (매사추세츠주)와 사우스 퀸스페리(스코틀랜드) 시설에서 제조되었다.
## 사용자
21064는 주로 워크스테이션과 서버와 같은 고성능 컴퓨터에 사용되었다. 사용자로는 다음이 포함되었다. * 아스펜 시스템즈(Aspen Systems)의 알파인 워크스테이션 * 카레라 컴퓨터즈(Carrera Computers)의 헤라클레스 150, 헤라클레스 200, 판테라 II 워크스테이션 * 크레이 리서치(Cray Research)는 150 MHz 21064를 크레이 T3D 슈퍼컴퓨터에 사용했다. * 디지털(Digital)은 DECpc AXP 150 엔트리 레벨 워크스테이션, DEC 2000 AXP 엔트리 레벨 서버, DEC 3000 AXP 워크스테이션 및 엔트리 레벨 서버, DEC 4000 AXP 미드레인지 서버, DEC 7000/10000 AXP 하이엔드 서버에 사용했다. * 앙코르 컴퓨터(Encore Computer)는 인피니티 R/T 하이엔드 실시간 컴퓨터에 사용했다.
## 성능
21064는 출시 당시부터 1993년까지 가장 높은 성능을 가진 마이크로프로세서였으며, IBM (인터내셔널 비즈니스 머신)이 멀티칩 POWER2를 출시한 이후에도 그 성능을 유지했다. 1993년 10월 275 MHz 21064A가 출시될 때까지는 가장 높은 성능을 가진 단일 칩 마이크로프로세서였다.Ryan 1994
# 설명
알파 21064는 수퍼파이프라인 방식의 듀얼-이슈 슈퍼스칼라 마이크로프로세서로, 명령어를 순차적으로 실행한다. 매 클록 사이클마다 최대 두 개의 명령어를 네 개의 기능 유닛(정수 유닛, 부동소수점 장치 (FPU), 주소 유닛, 브랜치 유닛)으로 발행할 수 있다. 정수 파이프라인은 7단계이며, 부동소수점 파이프라인은 10단계이다. 두 파이프라인의 첫 네 단계는 동일하며 I-박스에 의해 구현된다.
## I-박스
I-박스는 제어 장치로, 명령어를 페치, 디코드, 발행하고 파이프라인을 제어한다.Digital Equipment Corporation 1996, p. 2-3-2-4 1단계에서 I-캐시에서 두 개의 명령어를 가져온다. 분기 예측은 2단계에서 I-박스의 로직에 의해 수행된다. 정적 예측 또는 동적 예측이 사용된다. 정적 예측은 브랜치 명령어의 변위 필드의 부호 비트를 검사하여 부호 비트가 역방향 브랜치(부호 비트가 1인 경우)를 나타내면 브랜치를 수행된 것으로 예측했다. 동적 예측은 2,048-엔트리 1비트 분기 이력 테이블의 엔트리를 검사했다. 엔트리에 1이 포함되어 있으면 브랜치가 수행된 것으로 예측되었다.Digital Equipment Corporation 1996, p. 2-5 동적 예측이 활용된 경우, 대부분의 프로그램에서 분기 예측은 약 80% 정확하다. 분기 예측 실패 페널티는 4 사이클이다.Dobberpuhl 1992, p. 37 이 명령어들은 3단계에서 디코딩된다. 그런 다음 I-박스는 4단계에서 두 명령어에 필요한 리소스가 사용 가능한지 확인한다. 사용 가능하다면, 명령어들은 페어링될 수 있는 경우 발행된다. 어떤 명령어들이 페어링될 수 있는지는 정수 레지스터 파일의 읽기 및 쓰기 포트 수에 따라 결정되었다. 21064는 정수 연산과 부동소수점 연산, 모든 로드/저장 명령어와 모든 연산 명령어, 정수 연산과 정수 분기, 또는 부동소수점 연산과 부동소수점 분기를 발행할 수 있었다. 두 가지 조합은 허용되지 않았다: 정수 연산과 부동소수점 저장, 부동소수점 연산과 정수 저장. 두 명령어 중 하나가 함께 발행될 수 없는 경우, 나머지 명령어가 발행될 때까지 첫 네 단계가 중단된다. 리소스 부족, 의존성 또는 유사한 조건으로 인해 명령어가 발행될 수 없는 경우에도 첫 네 단계가 중단된다. I-박스에는 가상 주소를 물리 주소로 변환하기 위한 두 개의 변환 색인 버퍼 (TLB)가 포함되어 있다. 이 TLB는 명령어 변환 버퍼(ITB)라고 불린다. ITB는 명령어 스트림을 위해 최근에 사용된 페이지 테이블 엔트리를 캐시한다. 8 KB 페이지를 위한 8-엔트리 ITB와 4 MB 페이지를 위한 4-엔트리 ITB가 사용된다. 두 ITB는 완전 연관 방식이며, 최근에 사용되지 않은 교체 알고리즘을 사용한다.Digital Equipment Corporation 1996, p. 2-6
## 실행
모든 명령어의 실행은 5단계에서 시작된다. 레지스터 파일은 4단계에서 읽힌다. 5단계부터 시작되는 파이프라인은 정지될 수 없다.
### 정수 유닛
정수 유닛은 정수 명령어를 실행하는 역할을 한다. 이는 정수 레지스터 파일 (IRF)과 E-박스로 구성된다. IRF는 32개의 64비트 레지스터를 포함하며, 4개의 읽기 포트와 2개의 쓰기 포트를 가지며, 이들은 정수 유닛과 브랜치 유닛 사이에 균등하게 분할된다.Dobberpuhl 1992, pp. 35-36 E-박스에는 가산기, 논리 유닛, 배럴 시프터, 곱셈기가 포함되어 있다. 곱셈, 시프트, 바이트 조작 명령어를 제외하고 대부분의 정수 명령어는 5단계 말까지 완료되어 1사이클의 지연 시간을 갖는다. 배럴 시프터는 파이프라인 처리되지만, 시프트 및 바이트 조작 명령어는 6단계 말까지 완료되지 않아 2사이클의 지연 시간을 갖는다. 곱셈기는 다이 면적을 절약하기 위해 파이프라인 처리되지 않았다.McLellan 1993, p. 42 따라서 곱셈 명령어는 피연산자에 따라 19에서 23사이클까지 가변적인 지연 시간을 갖는다. 7단계에서 정수 명령어는 결과를 IRF에 쓴다.
### 주소 유닛
"A-박스"로도 알려진 주소 유닛은 로드 및 스토어 명령어를 실행했다. 주소 유닛과 정수 유닛이 병렬로 작동할 수 있도록, 주소 유닛은 정수 유닛의 가산기를 사용하는 대신 자체 변위 가산기를 사용하여 가상 주소를 계산했다.McLellan 1993, p. 43 32개 엔트리의 완전 연관 변환 색인 버퍼 (TLB)는 가상 주소를 물리 주소로 변환하는 데 사용된다. 이 TLB는 데이터 변환 버퍼 (DTB)라고 불린다. 21064는 43비트 가상 주소와 34비트 물리 주소를 구현하여, 8 TB의 가상 메모리와 16 GB의 물리 메모리를 주소 지정할 수 있다. 저장 명령어는 4개 엔트리 32바이트 쓰기 버퍼에 데이터가 버퍼링되는 결과를 초래한다. 쓰기 버퍼는 인접한 저장 장치의 데이터를 병합하고 임시적으로 저장 장치를 지연시켜 시스템 버스의 쓰기 수를 줄임으로써 성능을 향상시켰다. 이로 인해 시스템 버스가 자주 사용되지 않아 로드 작업이 더 빠르게 처리될 수 있었다.
### 부동소수점 유닛
부동소수점 유닛은 부동소수점 레지스터 파일(FRF)과 F-박스로 구성된다.Dobberpuhl 1992, p. 36 FRF는 32개의 64비트 레지스터를 포함하며, 3개의 읽기 포트와 2개의 쓰기 포트를 가지고 있다. F-박스에는 부동소수점 파이프라인과 사이클당 한 비트를 처리하는 비파이프라인 분할 유닛이 포함되어 있었다. 부동소수점 레지스터 파일은 4단계에서 읽히고, 데이터는 분수, 지수, 부호로 포맷된다. 덧셈 명령어를 실행할 경우, 가산기는 지수 차이를 계산하고, 결과를 정규화하기 위해 입력 피연산자를 사용하는 예측 선행 1 또는 0 검출기가 시작된다. 곱셈 명령어를 실행할 경우, 3 X 피승수가 생성된다. 5단계와 6단계에서는 덧셈과 뺄셈을 위한 정렬 또는 정규화 시프트 및 스티키 비트 계산이 수행된다. 곱셈 명령어는 부스 알고리즘을 사용하는 파이프라인 방식의 2방향 인터리브드 배열에서 곱셈된다.Dobberpuhl 1992, p. 38 8단계에서는 최종 덧셈이 반올림과 병렬로 수행된다. 부동소수점 명령어는 10단계에서 결과를 FRF에 쓴다. 파이프라인에서 실행되는 명령어는 6사이클의 지연 시간을 갖는다. 비파이프라인 분할 유닛에서 실행되는 단정밀도(32비트) 및 배정밀도(64비트) 분할은 각각 31 및 61사이클의 지연 시간을 갖는다.Gwennap 1994
## 캐시
21064는 온-다이(on-die) 1차 CPU 캐시를 두 개 가지고 있다: 쓰기-스루 쓰기 정책을 사용하는 8 KB 데이터 캐시(D-캐시)와 8 KB 명령어 캐시(I-캐시)이다. 두 캐시 모두 단일 사이클 액세스를 위해 직접 매핑되며, 32바이트 라인 크기를 갖는다. 캐시는 면적이 98 μm2인 6-트랜지스터 정적 랜덤 액세스 메모리 (SRAM) 셀로 구성된다. 캐시는 1,024 셀 너비에 66 셀 높이이며, 상위 두 줄은 중복을 위해 사용된다. 128 KB에서 16 MB 용량의 선택적 외부 보조 캐시(B-캐시)가 지원되었다. 캐시는 내부 클록 주파수의 1/3에서 1/16로 작동했으며, 200 MHz에서는 12.5에서 66.67 MHz였다.McLellan 1993, p. 44 B-캐시는 직접 매핑 방식이며, 기본적으로 128바이트 라인 크기를 가졌으나 더 큰 용량을 사용하도록 구성할 수 있었다. B-캐시는 시스템 버스를 통해 접근되었다.
## 외부 인터페이스
외부 인터페이스는 128비트 데이터 버스로, 내부 클록 속도의 1/2에서 1/8로 작동했으며, 200 MHz에서 25에서 100 MHz였다. 버스 폭은 구성 가능했으며, 21064를 사용하는 시스템은 64비트 외부 인터페이스를 가질 수 있었다. 외부 인터페이스는 또한 34비트 주소 버스로 구성되었다.
## 제작
DEC 알파 21064 (EV4S) 다이 샷 21064는 168만 개의 트랜지스터를 포함하고 있었다.Dobberpuhl 1992, p. 35 오리지널 EV4는 디지털이 0.75 μm 특징 크기와 3단계의 알루미늄 인터커넥트를 가진 CMOS-4 공정으로 제작했다. EV4는 13.9 mm x 16.8 mm로, 면적은 233.52 mm2이다. 후기 EV4S는 CMOS-4S로 제작되었는데, 이는 0.675 μm 특징 크기를 가진 CMOS-4의 10% 광학 축소 버전이다. 이 버전은 12.4 mm x 15.0 mm로, 면적은 186 mm2이다.Bhandarkar 1995, pp. 2-4 21064는 3.3-V 전원 공급 장치를 사용했다. EV4는 200 MHz에서 최대 30 W를 소비했다. EV4S는 150 MHz에서 최대 21.0 W, 166 MHz에서 22.5 W, 200 MHz에서 27.0 W를 소비했다.Digital Equipment Corporation 1996, p. 8-3
## 패키지
패키지화된 21064 마이크로프로세서 21064는 61.72 mm x 61.72 mm 크기의 431핀 알루미나-세라믹 핀 그리드 배열 (PGA)로 패키징된다.Digital Equipment Corporation 1996, p. 8-2 431개 핀 중 291개는 신호용이고 140개는 전원 및 접지용이었다.Bhandarkar 1995, p. 2 히트 스프레더로 튀어나온 두 개의 스터드에 고정된 너트로 방열판이 패키지에 직접 부착된다. -
# 파생형

## 알파 21064A
DEC 알파 21064A (EV45) 다이 샷 **알파 21064A**는 **DEC칩 21064A**로 소개되었으며, 코드명은 **EV45**로, 1993년 10월에 출시된 알파 21064의 추가 개발 버전이다. 200, 225, 233, 275, 300 MHz의 클록 주파수에서 작동했다. 225 MHz 모델은 1994년 7월 6일에 233 MHz 모델로 대체되었으며, 출시 당시 5,000개 단위로 788달러에 판매되었는데, 이는 대체된 225 MHz 모델보다 10% 저렴한 가격이었다. 같은 날, 275 MHz 모델의 가격도 5,000개 단위로 25% 인하되어 1,083달러가 되었다. 300 MHz 모델은 1995년 10월 2일에 발표 및 샘플링되었고 1995년 12월에 출하되었다. 윈도우 NT 또는 윈도우 NT 메모리 관리 모델을 사용하는 운영체제 실행으로 제한된 21064A-275-PC 모델도 있었다. 21064A는 기존 21064를 대체하여 고성능 알파 마이크로프로세서로 자리 잡았다. 이후 고급 시스템에서 가장 많이 사용되었다. 사용자에는 다음이 포함되었다. * 디지털(Digital)은 DEC 3000 AXP, DEC 4000 AXP 및 DEC 7000/10000 AXP 시스템의 일부 모델에 사용했다. * 아스펜 시스템즈(Aspen Systems)의 알파인 워크스테이션 * BTG는 액션 AXP275 RISC PC에 275 MHz 모델을 사용했다. * 카레라 컴퓨터즈(Carrera Computers)의 코브라 AXP 275 워크스테이션 * 네코테크(NekoTech)는 마하 2-289-T 워크스테이션에 275 MHz 모델을 5% 오버클럭하여 289 MHz로 사용했다. * 넷앱(NetApp) (현 넷앱)은 스토리지 시스템에 275 MHz 모델을 사용했다. 21064A는 21064에 비해 여러 마이크로아키텍처 개선 사항이 있었다. 주요 캐시는 두 가지 방식으로 개선되었다. I-캐시 및 D-캐시의 용량이 8 KB에서 16 KB로 두 배 증가했으며, 캐시 태그 및 캐시 데이터 배열에 패리티 보호 기능이 추가되었다. 부동소수점 나눗셈은 사이클당 평균 두 비트를 처리하는 개선된 분할기로 인해 대기 시간이 줄어들었다. 분기 예측은 더 커진 4,096-엔트리 2비트 BHT를 통해 개선되었다. 21064A는 280만 개의 트랜지스터를 포함하고 있으며, 크기는 14.5 x 10.5 mm로, 면적은 152.25 mm2이다. 디지털의 5세대 CMOS 공정인 CMOS-5 (4단계 알루미늄 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다.Bhandarkar 1995, p. 3
## 알파 21066
**알파 21066**은 **DEC칩 21066**으로 소개되었으며, 코드명 **LCA4** (저가형 알파)로, 알파 21064의 저가형 변형이다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 출시 당시 166 MHz 알파 21066은 5,000개 단위로 385달러에 판매되었다. 임베디드 시스템용으로 고안된 100 MHz 모델도 존재했다. 샘플링은 1994년 말에 시작되었고, 대량 출하는 1995년 3분기에 이루어졌다. 마이크로프로세서 리포트는 알파 21066을 PCI 컨트롤러가 통합된 최초의 마이크로프로세서로 인정했다. 알파 21066은 저비용 애플리케이션, 특히 윈도우 NT를 실행하는 개인용 컴퓨터에 사용될 예정이었다. 디지털은 멀티아 클라이언트, AXPpci 33 원천 장비 제조업체 (OEM) 마더보드 및 AXPvme 단일 보드 컴퓨터에 다양한 알파 21066 모델을 사용했다. 디지털 외부에서는 아스펜 시스템즈(Aspen Systems)가 알파인 워크스테이션에, 카레라 컴퓨터즈(Carrera Computers)가 판테라 I 워크스테이션에, 네코테크(NekoTech)가 마하 1-166 개인용 컴퓨터에 166 MHz 모델을 사용했고, 파시스(Parsys)가 트랜스알파 TA9000 시리즈 슈퍼컴퓨터에 사용했다. 공정 축소 덕분에 비용에 민감한 임베디드 시스템에 필요한 기능을 포함할 수 있었다. 이러한 기능에는 온-다이 B-캐시와 ECC를 지원하는 메모리 컨트롤러, 프레임버퍼 구현을 위해 최대 8 MB의 VRAM을 지원하는 기능 제한 그래픽 가속기, PCI 컨트롤러 및 33 MHz 외부 클록 신호를 원하는 내부 클록 주파수로 곱하는 위상동기회로 (PLL) 클록 제너레이터가 포함된다. 메모리 컨트롤러는 64KB에서 2MB의 B-캐시와 2에서 512MB의 메모리를 지원했다. ECC 구현은 1비트, 2비트, 4비트 오류를 감지하고 1비트 오류를 수정할 수 있었다. 비용을 절감하기 위해 알파 21066은 64비트 시스템 버스를 사용하여 핀 수를 줄이고 패키지 크기를 줄였다. 시스템 버스의 폭이 줄어들어 대역폭과 성능이 20% 감소했지만, 이는 허용 가능한 수준으로 간주되었다. 21066은 175만 개의 트랜지스터를 포함하고 있었으며, 크기는 17.0 x 12.3 mm로, 면적은 209.1 mm2이다. CMOS-4S (3단계 인터커넥트를 포함하는 0.675 μm 공정)로 제조되었다. 21066은 57.404 x 57.404 mm 크기의 287핀 CPGA로 패키징되었다.
## 알파 21066A
DEC 알파 21066A **알파 21066A**는 코드명 **LCA45**로, 알파 21064A의 저가형 변형이다. 1994년 11월 14일에 발표되었으며, 같은 날 100 MHz 및 233 MHz 모델의 샘플이 출시되었다. 두 모델 모두 1995년 3월에 출하되었다. 발표 당시 100 MHz 및 233 MHz 모델은 5,000개 단위로 각각 175달러와 360달러에 책정되었다. 이후 266 MHz 모델이 출시되었다. 21066A는 미쓰비시 전기에 의해 **M36066A**로 2차 공급원되었다. 이 회사가 제작한 첫 번째 알파 마이크로프로세서였다. 100 MHz 및 233 MHz 부품은 1994년 11월에 발표되었다. 발표 당시 엔지니어링 샘플은 1994년 12월, 상업용 샘플은 1995년 7월, 대량 생산은 1995년 9월로 예정되었다. 233 MHz 부품은 1,000개 단위로 490달러에 책정되었다.Krause 1994 21064A를 기반으로 했지만, 21066A는 16 KB 명령어 및 데이터 캐시를 가지고 있지 않았다. 21066A의 특정 기능은 전원 관리였다. 즉, 마이크로프로세서의 내부 클록 주파수는 소프트웨어로 조정될 수 있었다. 디지털은 이전에 21066을 사용했던 자사 제품에 다양한 21066A 모델을 사용했다. 디지털 외부에서는 태드폴 테크놀로지가 ALPHAbook 1 노트북에 233 MHz 모델을 사용했다. 21066A는 180만 개의 트랜지스터를 포함하고 있으며, 14.8 x 10.9 mm 크기의 다이 위에 161.32 mm2 면적을 가지고 있었다. 디지털의 5세대 CMOS 공정인 CMOS-5 (3단계 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다. 미쓰비시 전기는 자체 0.5 μm 3단계 금속 공정으로 M36066A를 제조했다.
## 알파 21068
**알파 21068**은 **DEC칩 21068**로 소개되었으며, 임베디드 시스템용으로 포지셔닝된 21066 버전이다. 21066과 동일했지만 전력 소비와 비용을 줄이기 위해 클록 속도가 낮았다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 66 MHz에서 작동했으며 최대 전력 소비는 9 W였다. 출시 당시 21068은 5,000개 단위로 개당 221달러에 책정되었다. 1994년 6월 6일, 디지털은 1994년 7월 3일부터 가격을 16% 인하하여 186달러로 책정한다고 발표했다. 알파 21068은 디지털의 AXPpci 33 마더보드와 AXPvme 64 및 64LC 단일 보드 컴퓨터에 사용되었다.
## 알파 21068A
**알파 21068A**는 **DEC칩 21068A**로 소개되었으며, 임베디드 시스템용 알파 21066A의 변형이다. 100 MHz의 클록 주파수에서 작동했다.
# 칩셋
처음에는 21064 및 21064A를 위한 표준 칩셋이 없었다. 디지털의 컴퓨터는 마이크로프로세서를 시스템에 연결하기 위해 맞춤형 ASIC을 사용했다. 이는 알파 기반 제품을 개발하려는 타사 개발 비용을 높였기 때문에, 디지털은 원천 장비 제조업체 (OEM)를 위해 표준 칩셋인 DEC칩 21070 (Apecs)을 개발했다. 21070에는 두 가지 모델이 있었는데, **DEC칩 21071**과 **DEC칩 21072**였다. 21071은 워크스테이션용으로, 21072는 고급 워크스테이션 또는 저가형 단일 프로세서 시스템 서버용으로 고안되었다. 두 모델은 메모리 서브시스템 기능에서 차이가 있었다. 21071은 64비트 메모리 버스를 가지고 있으며 8 MB에서 2 GB의 패리티 보호 메모리를 지원하는 반면, 21072는 128비트 메모리 버스를 가지고 있으며 16 MB에서 4 GB의 ECC 보호 메모리를 지원한다. 칩셋은 세 가지 칩 설계로 구성되었다: 코만치 B-캐시 및 메모리 컨트롤러, 디케이드 데이터 슬라이스, 그리고 에픽 PCI 컨트롤러. 디케이드 칩은 32비트 슬라이스로 데이터 경로를 구현했으며, 따라서 21071은 이러한 칩을 두 개, 21072는 네 개를 가지고 있었다. 에픽 칩은 디케이드 칩으로의 32비트 경로를 가지고 있다. 21070은 1994년 1월 10일에 출시되었으며,Digital Equipment Corporation 1994 샘플이 제공되었다. 대량 출하는 1994년 중반에 시작되었다. 5,000개 단위로 21071은 90달러, 21072는 120달러였다. 21070 사용자로는 카레라 컴퓨터즈(Carrera Computers)의 판테라 워크스테이션과 디지털의 일부 알파스테이션 모델 및 단일 프로세서 시스템 알파서버가 포함되었다.
# 내용주
각주
# 더 읽어보기
* "DEC Enters Microprocessor Business with Alpha". (4 March 1992). Microprocessor Report, Volume 6, Number 3. * "DEC's Alpha Architecture Premiers". (4 March 1992). Microprocessor Report, Volume 6, Number 3. * "Digital Plans Broad Alpha Processor Family" (18 November 1992). Microprocessor Report, Volume 6, Number 3. * "Digital Reveals PCI Chip Sets For Alpha". (12 July 1993). Microprocessor Report, Volume 7, Number 9. * "Alpha Hits Low End with Digital's 21066". (13 September 1993). Microprocessor Report, Volume 7, Number 12. * Bhandarkar, Dileep P. (1995). Alpha Architecture and Implementations. Digital Press. * Fox, Thomas F. (1994). "The design of high-performance microprocessors at Digital". Proceedings of the 31st Annual ACM-IEEE Design Automation Conference. pp. 586–591. * Gronowski, Paul E. et al. (May 1998). "High-performance microprocessor design". IEEE Journal of Solid-State Circuits **33** (5): pp. 676–686. 위키데이터 속성 추적 분류:DEC의 마이크로프로세서 분류:슈퍼스칼라 마이크로프로세서