Comparative Study of FinFET and FDSOI Nanometric Technologies Based on Manufacturing Defect Testability

Deux innovations en matiere de procedes technologiques des semi-conducteurs sont des alternatives a la technologie traditionnelle des transistors MOS (« Metal-Oxide-Semiconductor ») « Bulk » planaires : d’une part le silicium totalement deserte sur isolant (FDSOI – « Fully Depleted Silicon on Insulator ») et d’autre part les transistors a effet de champ a aileron (FinFET – « Fin Field Effect Transistor »). En effet, alors que la technologie « Bulk » arrive a ses limites de miniaturisation des composants et systemes, notamment du fait de l’effet de canal court, ces deux technologies presentent des proprietes prometteuses pour poursuivre cette reduction des dimensions, grâce a un meilleur controle electrostatique de la grille sur le canal du transistor. La technologie FDSOI est, comme l’historique « Bulk », une technologie MOS planaire, ce qui la place naturellement davantage dans la continuite technologique que les ailerons verticaux des transistors FinFETs. La competition entre ces deux technologies est rude et de nombreuses etudes publiees dans la litterature comparent ces technologies en termes de performance en vitesse de fonctionnement, de consommation, de cout, etc. Neanmoins, aucune etude ne s’etait encore penchee sur leurs proprietes respectives en termes de testabilite ; pourtant l’impact de defauts sur les circuits realises en technologies FDSOI et FinFET est susceptible d’etre significativement de celui induit par des defauts similaires sur des circuits planaires MOS.Le travail presente dans cette these se concentre sur la conception de circuits d’etude similaires dans chacune des trois technologies et l’analyse comparative de leur comportement electrique sous l’effet d’un meme defaut. Les defauts consideres dans notre etude sont les courts-circuits resistifs inter-portes, court-circuit resistif a la masse (GND), court-circuit resistif a l’alimentation (VDD), et circuits ouverts resistifs. La detectabilite des defauts est evaluee pour le test logique statique et le test dynamique en « delai ». Des simulations HSPICE et Cadence SPECTRE ont ete effectuees en faisant varier la valeur de la resistance du defaut et le concept de resistance critique est utilise afin de comparer la plage de detectabilite du defaut dans les differentes technologies. Les conditions optimales de polarisation du substrat (« body-biasing »), de tension d’alimentation et de temperature en vue d’obtenir la meilleure couverture de defauts possible sont determinees pour chaque type de defaut. Un modele analytique, base sur la resistance equivalente des reseaux de transistors N et P actifs (« ON-resistance »), est propose pour les courts-circuits resistifs, et permet d’evaluer la valeur de la resistance critique sans effectuer de simulation de fautes. Les proprietes en termes de testabilite sont egalement etablies en tenant compte des variations de procedes, par des simulations Monte-Carlo realisees aussi bien pour les dispositifs a tension de seuil nominale (« Regular-VT devices » : FDSOI-RVT et Bulk-LR) que pour les dispositifs a tension de seuil basse (« Low-VT devices » : FDSOI-LVT et Bulk-LL) disponibles pour les technologies 28 nm Bulk et FDSOI.