Caractérisation et modélisation de UTBB MOSFET sur SOI pour les technologies CMOS avancées et applications en simulations circuits

La motivation de cette these est deux des principaux problemes souleves par la mise a l'echelle des appareils de la nouvelle ere dans la conception MOSFET contemporaine: le developpement d'un modele de courant de drain analytique et compact, valable dans toutes les regions d'operation, decrivant precisement les caracteristiques Id-Vg et Id-Vd des dispositifs FDSOI a canaux courts et l'etude des problemes de fiabilite et de variabilite de ces transistors evolues a l'echelle nanometrique. Le chapitre II fournit une base theorique et technique pour une meilleure comprehension de cette these, en mettant l'accent sur les parametres electriques MOSFET critiques et les techniques d'extraction. Il demontre les methodologies de Y-Function et de Split-CV pour la caracterisation electrique dans divers types de semiconducteurs. L'influence du niveau de l'oscillateur du signal AC sur la mesure de la mobilite efficace par la technique Split-CV dans MOSFET est egalement analysee. Une nouvelle methodologie basee sur la fonction Lambert W qui permet d'extraire les parametres MOSFET sur la gamme de tension de grille complete, permettant de decrire la transition entre les regions en dessous et au dessus du seuil, malgre la reduction de la tension d'alimentation. Enfin, certains elements de base concernant le bruit a basse frequence (LFN) sur la caracterisation MOSFET sont decrits. Le chapitre III presente la modelisation analytique et compacte du courant de drain dans les MOSFET FDSOI a l'echelle nanometrique. Des modeles analytiques simples pour les tensions de seuil de la grille avant et arriere et les facteurs d'idealite ont ete developpes en termes de parametres de geometrie du dispositif et de tensions de polarisation appliquees avec controle de la grille arriere. Un modele analytique et compact de courant de drain a ete developpe pour les MOSFET FDSOI UTBB legerement dopes avec controle de la grille arriere, prenant en compte la geometrie reduite et d'autres effets importants dans ces technologies et implemente en Verilog-A pour la simulation des circuits dans Cadence Spectre. Le chapitre IV traite des problemes de fiabilite dans les transistors FDSOI. La degradation par des porteurs chauds des nMOSFET UTBB FDSOI decananometrique a ete etudiee dans differentes conditions de stress de drain et de grille. Les mecanismes de degradation ont ete identifies grâce a des mesures LFN a temperature ambiante dans les domaines de la frequence et du temps. Un modele de vieillissement HC est propose permettant de predire la degradation du dispositif stresse dans differentes conditions de polarisation, en utilisant de parametres uniques determines pour chaque technologie extraits par des mesures. Enfin, les caracteristiques de stress NBTI et le comportement de relaxation apres stress sous la polarisation positive des pMOSFET UTBB FDSOI de grille HfSiON ont ete etudies. Un modele pour le NBTI a ete developpe en considerant les mecanismes de piegeage/depiegeage des trous, en fonction de la temperature et de la tension de polarisation. Le chapitre V presente des etudes sur les problemes de variabilite dans les dispositifs decananometriques. Les principales sources de courant de drain et de grille de la variabilite locale ont ete etudiees. Dans cet aspect, un modele de courant de drain de la variabilite locale, valable pour toute condition de polarisation de grille et de drain, a ete developpe. Les principaux parametres MOSFET de variabilite locale et globale ont ete extraits par ce modele pour differentes technologies CMOS (Bulk 28nm, FDSOI 14nm, Si bulk FinFET 14nm, nanofils Si/SiGe sous 15nm). L’impact de la variabilite du courant de drain sur les circuits de Cadence Spectre est presente. Un resume de cette these est presente au chapitre VI, qui souligne les principales contributions a la recherche et les orientations de recherche futures sont suggerees.