Reliable Low-Power High Performance Spintronic Memories

Moores Gesetz folgend, ist es der Chipindustrie in den letzten funf Jahrzehnten gelungen, ein explosionsartiges Wachstum zu erreichen. Dies hatte ebenso einen exponentiellen Anstieg der Nachfrage von Speicherkomponenten zur Folge, was wiederum zu speicherlastigen Chips in den heutigen Computersystemen fuhrt. Allerdings stellen traditionelle on-Chip Speichertech- nologien wie Static Random Access Memories (SRAMs), Dynamic Random Access Memories (DRAMs) und Flip-Flops eine Herausforderung in Bezug auf Skalierbarkeit, Verlustleistung und Zuverlassigkeit dar. Eben jene Herausforderungen und die uberwaltigende Nachfrage nach hoherer Performanz und Integrationsdichte des on-Chip Speichers motivieren Forscher, nach neuen nichtfluchtigen Speichertechnologien zu suchen. Aufkommende spintronische Spe- ichertechnologien wie Spin Orbit Torque (SOT) und Spin Transfer Torque (STT) erhielten in den letzten Jahren eine hohe Aufmerksamkeit, da sie eine Reihe an Vorteilen bieten. Dazu gehoren Nichtfluchtigkeit, Skalierbarkeit, hohe Bestandigkeit, CMOS Kompatibilitat und Unan- falligkeit gegenuber Soft-Errors. In der Spintronik reprasentiert der Spin eines Elektrons dessen Information. Das Datum wird durch die Hohe des Widerstandes gespeichert, welche sich durch das Anlegen eines polarisierten Stroms an das Speichermedium verandern lasst. Das Prob- lem der statischen Leistung gehen die Speichergerate sowohl durch deren verlustleistungsfreie Eigenschaft, als auch durch ihr Standard- Aus/Sofort-Ein Verhalten an. Nichtsdestotrotz sind noch andere Probleme, wie die hohe Zugriffslatenz und die Energieaufnahme zu losen, bevor sie eine verbreitete Anwendung finden konnen. Um diesen Problemen gerecht zu werden, sind neue Computerparadigmen, -architekturen und -entwurfsphilosophien notwendig. Die hohe Zugriffslatenz der Spintroniktechnologie ist auf eine vergleichsweise lange Schalt- dauer zuruckzufuhren, welche die von konventionellem SRAM ubersteigt. Des Weiteren ist auf Grund des stochastischen Schaltvorgangs der Speicherzelle und des Einflusses der Prozessvari- ation ein nicht zu vernachlassigender Zeitraum dafur erforderlich. In diesem Zeitraum wird ein konstanter Schreibstrom durch die Bitzelle geleitet, um den Schaltvorgang zu gewahrleisten. Dieser Vorgang verursacht eine hohe Energieaufnahme. Fur die Leseoperation wird gleicher- masen ein beachtliches Zeitfenster benotigt, ebenfalls bedingt durch den Einfluss der Prozess- variation. Dem gegenuber stehen diverse Zuverlassigkeitsprobleme. Dazu gehoren unter An- derem die Leseintereferenz und andere Degenerationspobleme, wie das des Time Dependent Di- electric Breakdowns (TDDB). Diese Zuverlassigkeitsprobleme sind wiederum auf die benotigten langeren Schaltzeiten zuruckzufuhren, welche in der Folge auch einen uber langere Zeit an- liegenden Lese- bzw. Schreibstrom implizieren. Es ist daher notwendig, sowohl die Energie, als auch die Latenz zur Steigerung der Zuverlassigkeit zu reduzieren, um daraus einen potenziellen Kandidaten fur ein on-Chip Speichersystem zu machen. In dieser Dissertation werden wir Entwurfsstrategien vorstellen, welche das Ziel verfolgen, die Herausforderungen des Cache-, Register- und Flip-Flop-Entwurfs anzugehen. Dies erre- ichen wir unter Zuhilfenahme eines Cross-Layer Ansatzes. Fur Caches entwickelten wir ver- schiedene Ansatze auf Schaltkreisebene, welche sowohl auf der Speicherarchitekturebene, als auch auf der Systemebene in Bezug auf Energieaufnahme, Performanzsteigerung und Zuver- lassigkeitverbesserung evaluiert werden. Wir entwickeln eine Selbstabschalttechnik, sowohl fur die Lese-, als auch die Schreiboperation von Caches. Diese ist in der Lage, den Abschluss der entsprechenden Operation dynamisch zu ermitteln. Nachdem der Abschluss erkannt wurde, wird die Lese- bzw. Schreiboperation sofort gestoppt, um Energie zu sparen. Zusatzlich limitiert die Selbstabschalttechnik die Dauer des Stromflusses durch die Speicherzelle, was wiederum das Auftreten von TDDB und Leseinterferenz bei Schreib- bzw. Leseoperationen re- duziert. Zur Verbesserung der Schreiblatenz heben wir den Schreibstrom an der Bitzelle an, um den magnetischen Schaltprozess zu beschleunigen. Um registerbankspezifische Anforderungen zu berucksichtigen, haben wir zusatzlich eine Multiport-Speicherarchitektur entworfen, welche eine einzigartige Eigenschaft der SOT-Zelle ausnutzt, um simultan Lese- und Schreiboperatio- nen auszufuhren. Es ist daher moglich Lese/Schreib- Konfilkte auf Bitzellen-Ebene zu losen, was sich wiederum in einer sehr viel einfacheren Multiport- Registerbankarchitektur nieder- schlagt. Zusatzlich zu den Speicheransatzen haben wir ebenfalls zwei Flip-Flop-Architekturen vorgestellt. Die erste ist eine nichtfluchtige non-Shadow Flip-Flop-Architektur, welche die Speicherzelle als aktive Komponente nutzt. Dies ermoglicht das sofortige An- und Ausschalten der Versorgungss- pannung und ist daher besonders gut fur aggressives Powergating geeignet. Alles in Allem zeigt der vorgestellte Flip-Flop-Entwurf eine ahnliche Timing-Charakteristik wie die konventioneller CMOS Flip-Flops auf. Jedoch erlaubt er zur selben Zeit eine signifikante Reduktion der statis- chen Leistungsaufnahme im Vergleich zu nichtfluchtigen Shadow- Flip-Flops. Die zweite ist eine fehlertolerante Flip-Flop-Architektur, welche sich unanfallig gegenuber diversen Defekten und Fehlern verhalt. Die Leistungsfahigkeit aller vorgestellten Techniken wird durch ausfuhrliche Simulationen auf Schaltkreisebene verdeutlicht, welche weiter durch detaillierte Evaluationen auf Systemebene untermauert werden. Im Allgemeinen konnten wir verschiedene Techniken en- twickeln, die erhebliche Verbesserungen in Bezug auf Performanz, Energie und Zuverlassigkeit von spintronischen on-Chip Speichern, wie Caches, Register und Flip-Flops erreichen.