Fiabilité du signal des circuits logiques combinatoires sous fautes simultanées multiples

L'entree de la technologie CMOS dans les dimensions nanometriques resulte de l'evolution prevue pour les circuits integres, determinee par l'industrie des semi-conducteurs d'apres les feuilles de route etablies selon la loi de Moore. Pourtant, la production des circuits nanometriques presente des defis de plus en plus critiques, qui demandent des efforts considerables de la communaute scientifique. Ces defis sont lies a des limitations d'ordre physique, economique et technologique, et se traduisent en un changement du comportement des structures fortement integrees et en une difficulte pour les fabriquer avec la precision necessaire. La majorite des problemes associes a la reduction des structures CMOS amene a une reduction du rendement de fabrication et de la fiabilite d'operation des circuits. Les technologies emergentes, concues pour etendre, complementer, voire substituer la technologie CMOS, seront tres sensibles aux variations parametriques des composants et aux defauts de fabrication. La fiabilite d'operation des circuits reste un probleme critique, pour lequel les solutions proposees font appel aux techniques de tolerance aux pannes. Selon quelques etudes, la probabilite d'occurrence des fautes transitoires dans les systemes nanometriques montera au fur et a mesure de l'augmentation de densite des composants integres, atteignant le meme niveau observe dans les memoires, ou les fautes transitoires sont plus facilement traitees. Historiquement, les techniques de tolerance aux pannes etaient destinees aux circuits de mission critique, a cause des surcouts materiels, de performance et de consommation d'energie associes a son application. Son utilisation dans les circuits logiques non critiques dependra directement de son rapport cout/benefice, ce qui n'est pas evident a determiner, d'autant plus que l'occurrence de multiples fautes simultanees deviendra une realite. L'estimation de la fiabilite des circuits logiques pendant les etapes initiales de projet est un pas fondamental pour la conception des circuits nanometriques. La reduction prevue pour la fiabilite des composants integres obligera les concepteurs a l'implementation des methodes de durcissement des circuits, mais avec un surcout tres limite. Pour permettre l'application de ces methodes d'une facon adaptee aux contraintes de projet, l'estimation de la fiabilite doit etre integree dans le flot de conception. Plusieurs methodes ont ete proposees dans la litterature pour l'estimation de la fiabilite, mais etant donnee la complexite de l'analyse, chaque methode a des limitations d'application, comme la restriction a une seule faute, la restriction a une seule sortie, la restriction a un seul chemin logique ou la restriction a un sous-ensemble des entrees. Le present travail a propose deux methodes d'estimation de la fiabilite "flexifles" dans le sens ou elles permettent de jouer sur un compromis rapidite et precision. Cette flexibilite peut etre utilisee de facon complementaire tout au long de la conception. Ces methodes prennent en compte l'occurrence de fautes multiples et sont alors adequates pour l'etude des circuits nanometriques, plus susceptibles a ce type d'evenement.