O projeto de design de exemplo DDR4 tem uma largura de dados de 72 bits e o pino ALERT_N é colocado no grupo DQS 8. Quando uma interface de largura de dados mais estreita é necessária, a ALERT_N de pinos deve ser alterada no editor de parâmetros DDR4 IP para evitar erros.
Há 2 métodos que podem ser usados para modificar o projeto de exemplo: Método 1: colocação de ALERT# no grupo DQS 0 1) Usando o kit de desenvolvimento Arria 10 GX FPGA com a predefinição de HiLo DDR4, na guia Memória IP DDR4, altere o grupo DQS do parâmetro ALERT# para ser o grupo DQS 0 e defina a largura do DQ como o valor necessário.
2) Na guia DDR4 IP Example Designs , defina o parâmetro Target Development Kit Select Board para ser o kit de desenvolvimento Arria 10 FPGA com HiLo DDR4. 3) Gere o projeto de projeto de exemplo. 4) Modifique esses locais de pinos no arquivo qsf ou no editor de atribuições Quartus Prime após abrir o projeto de projeto de exemplo DDR4: - Mude os locais dos pinos do grupo DQS 8 para ser DQS group 0. Coloque os sinais do grupo DQS 0 nesses locais de pino: emif_0_mem_mem_dqs[0] D33 emif_0_mem_mem_dqs_n[0] C34 emif_0_mem_mem_dbi_n[0] A32 emif_0_mem_mem_dq[7:0] A33,B32, D32, C33, B33, D34, C35, E34 (o pedido não é importante) - Desabilite ou exclua as atribuições de localização do pino do grupo DQS que não são necessárias. 5) No arquivo de projeto de nível superior (ed_synth_top.sv) modifique as larguras do barramento de inout wire statement dos sinais emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs e emif_0_mem_mem_dqs_n. Por exemplo, para um projeto de interface de 32 bits de largura, estes são definidos como: fio de saída [3:0] emif_0_mem_mem_dbi_n, cabo de inout [31:0] emif_0_mem_mem_dq, fio de saída [3:0] emif_0_mem_mem_dqs, fio de saída [3:0] emif_0_mem_mem_dqs_n, 6) Compilar o projeto. Método 2: colocação de ALERT# no banco de E/S de endereço/comando 1) Usando o kit de desenvolvimento Arria 10 GX FPGA com a predefinição de HiLo DDR4, na guia Memória IP DDR4, defina a largura do DQ como o valor necessário e altere as configurações de colocação do pino ALERT# como: Colocação do pino ALERT# = Via de E/S com pinos de endereço/comando Faixa de E/S de E/S de endereço/comando = 3 Índice de pino de ALERT # = 0 2) Na guia DDR4 IP Example Designs , defina o parâmetro Target Development Kit Select Board para ser o kit de desenvolvimento Arria 10 FPGA com HiLo DDR4. 3) Gere o projeto de projeto de exemplo. 4) Desabilitar ou excluir as atribuições de localização do pino do grupo DQS que não são necessárias no arquivo qsf ou no Editor de atribuições Do Quartus Prime após a abertura do projeto de projeto de exemplo DDR4. 5) No arquivo de projeto de alto nível (ed_synth_top.sv) modifique as larguras do barramento de instrução de fio de entrada dos sinais emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs e emif_0_mem_mem_dqs_n. Por exemplo, para um projeto de interface de 16 bits de largura, estes são definidos como: fio de saída [1:0] emif_0_mem_mem_dbi_n, fio de saída [15:0] emif_0_mem_mem_dq, fio de saída [1:0] emif_0_mem_mem_dqs, fio de saída [1:0] emif_0_mem_mem_dqs_n, 6) Compilar o projeto.