eSRAM インテル Stratix 10 FPGA IP がデザインに含まれていると、一部のチャネルで不正なデータまたはすべての「ゼロ」データが表示される場合があります。
この問題を回避するには、リセット・リリース・インテル FPGA IPを含め、リセット・リリース ・インテル FPGA IPのnINIT_DONE 出力信号を eSRAM インテル Stratix 10 FPGA IP の入力信号 c_sd_n_0 に接続します。
この情報は、インテル Stratix 10 エンベデッド・メモリー・ユーザーガイド に記載されています。