Dalam pembaruan perangkat lunak Quartus II versi 15.0 2 dan sebelumnya, Anda mungkin menerima galat ini saat menghasilkan testbench Qsys untuk Altera core IP ADC Modular.
Galat ini terjadi karena ADC Avalon-ST tidak memiliki port data. Model Fungsi bus sumber Avalon-ST memerlukan lebar port data yang lebih besar dari 0.
Untuk menghindari galat ini, hanya hasilkan testbench sederhana untuk sistem Qsys yang mengekspor port ini.