Transistor bipolaire à hétérojonction (HBT) comprenant, en empilement selon une direction z sur un substrat (1, 1b) à base de silicium : une première couche (3) en un premier matériau III-V présentant un premier type de conductivité avec un premier niveau de dopage N+, une première structure en mesa (45M) sur la première couche (3), comprenant : une couche (4) dite de collecteur, à base d’un deuxième matériau III-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et une couche (5) dite de base, à base d’un troisième matériau III-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+, une deuxième structure en mesa (6M) sur la première structure en mesa (45M), comprenant une couche (6) d’émetteur à base d’un quatrième matériau III-V présentant le premier type de conductivité avec un troisième niveau de dopage N, ledit transistor (HBT) comprenant en outre un contact de collecteur (30) sur la première couche (3), de préférence en bordure de la première structure en mesa (45M), un contact de base (50) sur la couche de base (5), en bordure de la deuxième structure en mesa (6M), un contact d’émetteur (60) sur la couche d’émetteur (6), lesdits contacts de collecteur, de base et d’émetteur étant à base d’un matériau électriquement conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS), ledit transistor (HBT) comprenant en outre une couche d’encapsulation à base d’un matériau d’encapsulation diélectrique, ladite couche d’encapsulation couvrant la première couche (3), les première et deuxième structures en mesa (45M, 6M), et les contacts de collecteur, de base et d’émetteur (30, 50, 60), ladite couche d’encapsulation étant à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS). Transistor selon la revendication précédente dans lequel le matériau diélectrique est pris parmi SiO2, SiN, SiOC, HfO2, Al2O3 et le matériau conducteur est pris parmi W, Ti, TiN, Cu Ni, NiSi, NiPt, Mo, Al. Transistor selon l’une quelconque des revendications précédentes dans lequel les premier et quatrième matériaux III-V sont à base d’InP, et les deuxième et troisième matériaux III-V sont à base d’InGaAs. Transistor selon l’une quelconque des revendications précédentes dans lequel le contact de base (50) présente une portion centrale (50c) et une portion périphérique (50p) autour de la portion centrale (50c) telles que la portion périphérique (50p) présente une épaisseur inférieure à celle de la portion centrale (50c) et qui décroit en s’éloignant de la portion centrale (50c), de façon à diminuer une capacité parasite entre le contact de base (50) et le contact d’émetteur (60). Transistor selon l’une quelconque des revendications précédentes dans lequel le contact de collecteur (30) présente une portion centrale et une portion périphérique autour de la portion centrale telles que la portion périphérique présente une épaisseur inférieure à celle de la portion centrale et qui décroit en s’éloignant de la portion centrale, de façon à diminuer une capacité parasite entre le contact de collecteur (30) et le contact de base (50) et/ou le contact d’émetteur (60). Procédé de réalisation d’un transistor bipolaire à hétérojonction (HBT) comprenant au moins les étapes suivantes : Une fourniture d’un empilement comprenant selon une direction z un substrat (1) à base de silicium, une première couche (3) en un premier matériau III-V présentant un premier type de conductivité avec un premier niveau de dopage N+, une formation par épitaxie sur la première couche d’une couche (4) dite de collecteur, à base d’un deuxième matériau III-V présentant le premier type de conductivité avec un deuxième niveau de dopage N, et une formation par épitaxie sur la couche (4) de collecteur d’une couche (5) dite de base, à base d’un troisième matériau III-V présentant un deuxième type de conductivité avec un premier niveau de dopage P+, une formation par épitaxie sur la couche (5) de base d’une couche (6) dite d’émetteur, à base d’un quatrième matériau III-V présentant le premier type de conductivité avec un troisième niveau de dopage N, Une première structuration sous forme de mésa des couches (4, 5) de collecteur et de base, configurée pour former une première structure en mésa (45M) présentant une dimension L1 selon une direction y perpendiculaire à la direction z, Une deuxième structuration sous forme de mésa de la couche (6) d’émetteur, configurée pour former une deuxième structure en mésa (6M) présentant une dimension L2 inférieure à la dimension L1 selon la direction y, Une formation d’un contact de collecteur (30) sur la première couche (3), de préférence en bordure de la première structure en mesa (45M), Une formation d’un contact de base (50) sur la couche (5) de base, en bordure de la deuxième structure en mesa (6M), Une formation d’un contact d’émetteur (60) sur la couche (6) d’émetteur, lesdits contacts de collecteur, de base et d’émetteur étant formés à base d’un matériau électriquement conducteur convenant pour une métallurgie des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS), Une formation d’au moins une couche d’encapsulation couvrant la première couche (3), les première et deuxième structures en mesa (45M, 6M), les contacts de collecteur, de base et d’émetteur (30, 50, 60), ladite couche d’encapsulation étant formée à base d’un matériau diélectrique convenant pour une isolation des niveaux métalliques d’un circuit intégré à base de transistors complémentaires métal-oxyde-semiconducteur (CMOS). Procédé selon la revendication précédente dans lequel les formations des première et deuxième structures en mesa (45M, 6M) se font respectivement par une première gravure selon z des couches (4, 5) de collecteur et de base, et par une deuxième gravure selon z de la couche (6) d’émetteur. Procédé selon la revendication précédente dans lequel les première et deuxième gravures comprennent chacune une étape de gravure isotrope par voie humide, de sorte à ce que les première et deuxième structures en mesa (45M, 6M) présentent chacune des flancs (451, 601) inclinés, en surplomb respectivement de la première couche (3) et de la couche de base (5). Procédé selon l’une quelconque des revendications 6 à 8 dans lequel les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation du contact d’émetteur (60), puis formation de la deuxième structure en mésa (6M), puis formation du contact de base (50), puis formation de la première structure en mésa (45M), puis formation du contact de collecteur (30). Procédé selon l’une quelconque des revendications 6 à 8 dans lequel les étapes suivantes sont effectuées selon l’ordre chronologique suivant : formation de la deuxième structure en mésa (6M), puis formation du contact de base (50), puis formation du contact d’émetteur (60), puis formation de la première structure en mésa (45M), puis formation du contact de collecteur (30). Procédé selon l’une quelconque des revendications 6 à 10 dans lequel la formation du contact de collecteur (30) et/ou la formation du contact de base (50) comprennent un premier dépôt assisté par plasma azoté de tungstène, destiné à former une portion périphérique du contact de collecteur et/ou du contact de base respectivement, ladite formation comprenant en outre un amincissement de la portion périphérique du contact considéré par gravure préférentielle de la portion périphérique du contact considéré vis-à-vis d’une portion centrale dudit contact. Système d’intégration d’au moins un transistor bipolaire à hétérojonction (HBT) comprenant, en empilement selon une direction z : Un premier substrat (1a) à base de silicium, Une couche (CMOS) comprenant des transistors métal-oxyde-semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques (I1’, M1’) reliés auxdits transistors CMOS, Une couche de collage comprenant une interface (M2, M2’) de type collage hybride, comprenant des connexions électriques (I2’) avec les premiers niveaux d’interconnexions métalliques (I1’, M1’) reliés aux transistors CMOS, Une couche (HBT) comprenant au moins un transistor bipolaire à hétérojonction selon l’une quelconque des revendications 1 à 5, et des deuxièmes niveaux d’interconnexions métalliques (I1, M1) intercalés entre la couche de collage et la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, lesdits deuxièmes niveaux d’interconnexions métalliques (I1, M1) étant connectés électriquement à la couche de collage et à l’au moins un transistor bipolaire à hétérojonction. Système d’intégration selon la revendication précédente comprenant en outre, sur la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, au moins un troisième niveau d’interconnexions (I1’’, M1’’) comprenant une couche (M1’’) de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal (M1, M1’) des premiers et deuxièmes niveaux d’interconnexions métalliques situés sous la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction. Système d’intégration selon la revendication précédente dans lequel la couche (M1’’) de métal épais est connectée à la première couche (3) en un premier matériau III-V du transistor bipolaire à hétérojonction par une connexion électrique (37) de dissipation thermique, ladite connexion électrique (37) de dissipation thermique faisant office de contact de collecteur pour le transistor bipolaire à hétérojonction. Système d’intégration selon l’une quelconque des revendications 12 à 14 dans lequel la première couche (3) en un premier matériau III-V de la couche comprenant l’au moins un transistor bipolaire à hétérojonction est continue et couvre, en projection selon la direction z, totalement le premier substrat (1a) à base de silicium. Système d’intégration selon l’une quelconque des revendications 12 à 15 dans lequel les premiers niveaux d’interconnexions métalliques (I1’, M1’) reliés aux transistors CMOS comprennent entre trois et cinq couches (M1’, M2’) de métal. Procédé d’intégration d’au moins un transistor bipolaire à hétérojonction comprenant les étapes suivantes : Une fourniture d’un premier empilement comprenant selon une direction z : un premier substrat (1a) à base de silicium, une couche (CMOS) comprenant des transistors métal-oxyde-semiconducteur complémentaires CMOS et des premiers niveaux d’interconnexions métalliques (I1’, M1’) reliés auxdits transistors CMOS, une première partie (M2’) d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques (I2’) avec les premiers niveaux d’interconnexions métalliques (I1’, M1’) reliés aux transistors CMOS, Une fourniture d’un deuxième empilement comprenant selon une direction z : un deuxième substrat (1b) à base de silicium, une couche (HBT) comprenant au moins un transistor bipolaire à hétérojonction selon l’une quelconque des revendications 1 à 5, et des deuxièmes niveaux d’interconnexions métalliques (I1, M1) reliés audit transistor bipolaire à hétérojonction, une deuxième partie (M2) d’une couche de collage comprenant une interface de type collage hybride, comprenant des connexions électriques (I2) avec lesdits deuxièmes niveaux d’interconnexions métalliques (I1, M1) reliés au transistor bipolaire à hétérojonction, un collage hybride de la deuxième partie (M2) de la couche de collage sur la première partie (M2’) de la couche de collage, un retrait du deuxième substrat (1b) à base de silicium, une formation, sur la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction, d’au moins un troisième niveau d’interconnexions (I1’’, M1’’), ledit au moins un troisième niveau d’interconnexions (I1’’, M1’’) comprenant de préférence une couche (M1’’) de métal dit épais présentant une épaisseur au moins deux fois supérieure aux différentes épaisseurs de métal (M1, M1’) des premiers et deuxièmes niveaux d’interconnexions métalliques situés (I1, M1, I1’, M1’) sous la couche (HBT) comprenant l’au moins un transistor bipolaire à hétérojonction.