INPI-France/Brevets-Francais-2024-Chunked huggingface dataset:
L'amplificateur opérationnel OAmp comprend une paire différentielle comprenant un transistor MOS T1, par exemple un transistor N-MOS, et un transistor MOS T2, par exemple un transistor N-MOS. La grille du transistor T1 correspond à l'entrée non inverseuse de l'amplificateur opérationnel OAmp et reçoit la tension Vdd_ref. La grille du transistor T2 correspond à l'entrée inverseuse de l'amplificateur opérationnel OAmp et reçoit la tension Vdd. L'amplificateur opérationnel OAmp comprend en outre un miroir de courant comprenant un transistor MOS T3, par exemple un transistor P-MOS, et un transistor MOS T4, par exemple un transistor P-MOS. La grille du transistor T3 est reliée, de préférence connectée, à la grille du transistor T4 et au drain du transistor T3. La source du transistor T3 et la source du transistor T4 sont reliées, de préférence connectées, à un nœud N. Le drain du transistor T3 est relié, de préférence connecté, au drain du transistor T1. Le drain du transistor T4 est relié, de préférence connecté, au drain du transistor T2. L'amplificateur opérationnel OAmp comprend en outre un transistor T5, par exemple un transistor N-MOS. La grille du transistor T5 est reliée, de préférence connectée, au nœud N. Le drain du transistor T5 est relié, de préférence connecté, aux sources des transistors T1 et T2. La source du transistor T5 reçoit la tension de référence basse Gnd. L'amplificateur opérationnel OAmp comprend en outre un transistor T6, par exemple un transistor N-MOS, et un transistor MOS T7, par exemple un transistor N-MOS. Le drain du transistor T6 est relié, de préférence connecté, au noeud N. La grille du transistor T6 est reliée, de préférence connectée, au drain du transistor T2. La source du transistor T7 reçoit la tension de référence basse Gnd. La source du transistor T6 est reliée, de préférence connectée, au drain du transistor T7. La grille du transistor T7 est reliée, de préférence connectée, à la grille du transistor T5. La source du transistor T6 correspond à la sortie de l'amplificateur opérationnel OAmp.
Le commutateur SW du circuit d'alimentation 60 comprend un transistor MOS T8, par exemple un transistor P-MOS, un transistor MOS T9, par exemple un transistor N-MOS, et un transistor MOS T10, par exemple un transistor N-MOS. La grille de chaque transistor T8, T9 et T10 reçoit un signal /Ctrl qui est l'opposé du signal Ctrl fourni par le circuit de déclenchement 62. La source du transistor T8 reçoit le potentiel de référence haut Vcc. La source du transistor T9 reçoit le potentiel de référence bas Gnd. Le drain du transistor T8 et le drain du transistor T9 sont reliés, de préférence connectés, au nœud N. La source du transistor T10 reçoit le potentiel de référence bas Gnd. Le drain du transistor T10 est couplé, de préférence connecté, au drain du transistor T2. Lorsque le signal Ctrl est une valeur logique "0", les transistors T9 et T10 sont dans un état passant et le transistor T8 est dans un état bloqué. Le nœud N est sensiblement à la tension de référence basse Gnd et le drain du transistor T2 est sensiblement à la tension de référence basse Gnd. L'amplificateur opérationnel OAmp n'est pas alimenté électriquement et ne fonctionne pas. Lorsque le signal Ctrl est une valeur logique "1", les transistors T9 et T10 sont dans un état bloqué et le transistor T8 est dans un état passant. Le nœud N est sensiblement à la tension de référence haute Vcc et le drain du transistor T2 peut monter depuis la tension de référence basse Gnd. L'amplificateur opérationnel OAmp est alimenté électriquement par la tension d’alimentation Vcc et peut fonctionner.
La représente un schéma électrique d'un mode de réalisation du circuit de déclenchement 62 du circuit d'alimentation 60 de la , 9, 11 ou 12. Le circuit de déclenchement 62 comprend un circuit retard DEL recevant le signal de sélection et de synchronisation Com i et fournissant un signal DCom correspondant au signal de sélection et de synchronisation Com i décalé dans le temps de la durée D. Le circuit de déclenchement 62 comprend en outre un inverseur INV et une porte logique ET, AND. L'entrée de l'inverseur INV est reliée, de préférence connectée, à la sortie du circuit de retard DEL. L'inverseur INV reçoit le signal DCom et fournit un signal /DCom, qui est l'opposé du signal DCom. Une première entrée de la porte logique AND est reliée, de préférence connectée, à la sortie de l'inverseur INV. La première entrée de la porte logique AND reçoit le signal /DCom et une deuxième entrée de la porte logique AND reçoit le signal de sélection et de synchronisation Com i . La sortie de la porte logique AND fournit le signal de déclenchement Ctrl. Lorsque le signal de sélection et de synchronisation Com i reste à la valeur logique "0" ou "1", le signal /DCom a la valeur opposée du signal de sélection et de synchronisation Com i de sorte que le signal Ctrl est à la valeur logique "0". Lorsque signal de sélection et de synchronisation Com i passe de la valeur logique "0" à la valeur logique "1", c'est-à-dire pour un front montant du signal de sélection et de synchronisation Com i , le signal /DCOM reste pendant une durée D à la valeur précédente du signal Com i , c’est-à-dire "0". Par conséquent, les deux entrées de la porte logique AND sont à la valeur logique "1" et le signal Ctrl est à la valeur logique "1". Lorsque le signal de sélection et de synchronisation Com i passe de la valeur logique "1" à la valeur logique "0", c'est-à-dire pour un front descendant du signal de sélection et de synchronisation Com i , le signal /DCom reste pendant une durée D à la valeur précédente du signal Com i , qui est "1". Par conséquent, les deux entrées de la porte logique AND sont à la valeur logique "0" et le signal Ctrl est à la valeur logique "0".
La représente un schéma-blocs plus détaillé d'un mode de réalisation du circuit pilote 40 du pixel d'affichage 12 i,j de la configuré pour piloter les diodes électroluminescentes LED en modulation de largeur d'impulsions (PWM).
Le circuit pilote 40 comprend un circuit 46 (Mode selection) relié au plot conducteur P_Col qui reçoit le signal de données Data j et relié au plot conducteur P_Row qui reçoit le signal de sélection et de synchronisation Com i , et configuré pour fournir un signal d'horloge Clk et des données Data à un circuit de stockage 48 (Color Data registers) ou pour fournir un signal PWM pour mettre en œuvre une modulation de largeur d'impulsions à un circuit 50 (LED driver) pour commander la source de courant commandable CS associée à chaque diode électroluminescente LED. Le circuit de stockage 48 est configuré pour stocker des signaux de couleur R, G, B représentatifs du pixel d'image à afficher. Le circuit 50 est configuré pour commander les sources de courant commandables CS reliées aux diodes électroluminescentes LED avec des signaux I_red, I_green et I_blue, obtenus à partir des signaux de couleur R, G, B et à partir du signal PWM. Dans le présent mode de réalisation, les données Data peuvent correspondre au signal de données Data j et le signal d'horloge Clk est obtenu à partir du signal de sélection et de synchronisation Com i .
A titre de variante, les signaux de données Data j permettent à la fois la détermination, par chaque pixel d'affichage 12 i,j , d'un signal d'horloge et des signaux de couleur R, G, B représentatifs des intensités lumineuses voulues pour les rayonnements aux première, deuxième et troisième longueurs d'onde. Dans ce cas, le circuit pilote 40 comprend en outre un circuit relié au plot conducteur P_Col qui reçoit le signal de données Data j et fournit, sur la base du signal de données Data j , le signal d'horloge Clk et les données Data. Le circuit 46 (Mode selection) reçoit les signaux Clk et Data, et est relié au plot conducteur P_Row recevant le signal de sélection et de synchronisation Com i , et est configuré pour fournir les signaux Clk et Data au circuit de stockage 48 ou pour fournir le signal PWM au circuit 50.
La représente un chronogramme de signaux reçus par le pixel d'affichage 12 i,j ayant la structure représentée en pour un mode de réalisation d'un procédé d'affichage d'une image sur l'écran d'affichage 10.
Les potentiels Vcc et Gnd sont sensiblement constants. Les pixels d'image d'une nouvelle image à afficher sont affichés successivement à partir de la rangée de rang 1 jusqu'à la rangée de rang M. On désigne par durée de trame T la durée séparant deux sélections successives de la même rangée de l'écran d'affichage 10. Des chronogrammes des signaux Com 1 et Data 1 seront détaillés pour la rangée de rang 1, sachant que les chronogrammes des signaux Com i sont similaires au chronogramme du signal Com 1 , bien que décalé dans le temps. Le signal de données Data 1 contient une succession de bits ayant la même durée et à l'état "1" ou "0", représentée par des rectangles contenant une croix en . L'affichage d'un nouveau pixel par un pixel d'affichage 12 1,j , où j varie de 1 à N depuis la rangée de rang 1 comprenant une première phase P1 suivi d'une deuxième phase P2. Pendant la phase P1, des signaux de données Data j sont transmis à chaque pixel d'affichage 12 1,j de la rangée de rang 1, seul le signal Data j étant représenté en . Pendant la deuxième phase P2, les diodes électroluminescentes de chaque pixel d'affichage 12 1,j sont commandées à partir des signaux de couleur R, G, B déterminés sur la base des signaux de données Data j .
Pendant la première phase P1, le signal de sélection et de synchronisation Com 1 comprend des impulsions successives régulièrement espacées à l'état "1". La succession des impulsions à l'état "1" du signal Com 1 est détectée par le circuit 46 de chaque pixel d'affichage 12 1,j de la rangée de rang 1 et permet ainsi de sélectionner les pixels d'affichage 12 1,j de cette rangée, alors que les pixels d'affichage des autres rangées ne sont pas sélectionnés. Pendant la première phase P1, les signaux de données Data j sont transmis sur les électrodes de colonne 20 j . Pour chaque pixel d'affichage 12 1,j , le circuit 44 détermine le signal d'horloge Clk sur la base des impulsions du signal de sélection et de synchronisation Com i et des données Data sur la base du signal de données Data j . Le circuit 46 de chaque pixel d'affichage 121,j de la rangée sélectionnée, fournit, à la fréquence du signal d'horloge Clk, les données Data qui sont stockées dans le circuit 50 sous forme des signaux numériques R, G, B qui ont leurs bits fournis par les valeurs successives du signal Data. La fin de la première période P1 pour une rangée correspond au début de la première période P1 pour la rangée suivante.
A titre de variante, pendant la première phase P1, le signal de sélection et de synchronisation Com 1 est fixé à l'état "0" et le signal d'horloge Clk et de données Data sont déterminés sur la base du signal de données Data j . A titre d'exemple, chaque impulsion du signal de données Data j peut avoir une première durée ou une deuxième durée, plus longue que la première durée. Le signal Clk peut correspondre à une séquence d'impulsions de mêmes durées dont les fronts montants coïncident, avec un possible décalage constant, avec les fronts montants des impulsions du signal de données Data j . Les données Data peuvent correspondre à un signal binaire à l'état "0" lorsque l'impulsion du signal Data j a la première durée, et à l'état "1" lorsque l'impulsion du signal Data j a la deuxième durée. Le circuit 46, sélectionné par le signal Com1 à l'état "0", fournit, à la fréquence du signal d'horloge Clk, les données Data qui sont stockées dans le circuit 50 sous forme des signaux numériques R, G, B ayant leurs bits fournis par les valeurs successives du signal Data. La fin de la première période P1 pour une rangée correspond au début de la première période P1 pour la rangée suivante.
Selon un mode de réalisation, les diodes électroluminescentes du pixel d'affichage 12 1,j sont commandées en modulation de largeur d'impulsions ou commande PWM. Pour ce faire, pendant la deuxième phase P2, le signal de sélection et de synchronisation Com 1 présente la répétition d'une succession d'impulsions à l'état "1" qui sont transmis par le circuit 46 de chaque pixel d'affichage 12 1,j de la rangée de rang 1 au circuit 50 (PWM signal) pour synchroniser le fonctionnement du circuit 50 pour la commande des diodes électroluminescentes LED en modulation de largeur d'impulsions. Le nombre d'impulsions dans la succession correspond au nombre de bits de chaque signal numérique R, G, B. A titre d'exemple, lorsque la source de courant commandable CS comprend un transistor MOS en série avec une source de courant, ce transistor est passant ou bloqué, à la fréquence des impulsions PWM, en fonction de la valeur "0" ou "1" de chaque bit du signal de couleur R, G ou B, en partant du bit le plus significatif, ce transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal Com 1 . La durée entre deux impulsions successives du signal Com 1 est divisée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est passante dépend de la valeur du signal de couleur R, G ou B. La succession d'impulsions du signal Com 1 est répétée jusqu'à la première phase suivante P1 de la rangée de rang 1, une seule répétition étant représentée à titre d'exemple en . A titre de variante, le transistor de la source de courant commandable CS est rendu passant ou bloqué à la fréquence des impulsions PWM, en fonction de la valeur "0" ou "1" de chaque bit du signal R, G ou B, en commençant par le bit le plus significatif, ce transistor étant maintenu passant ou bloqué jusqu'à l'impulsion suivante du signal Com 1 . La durée entre deux impulsions successives du signal Com 1 est ensuite multipliée à chaque fois par deux, de sorte que la durée totale pendant laquelle la diode électroluminescente est passante dépende de la valeur du signal de couleur R, G ou B.
Dans le présent mode de réalisation, le signal de sélection et de synchronisation Com i est la plupart du temps à l'état "1". Cela permet avantageusement d'obtenir une recharge plus fréquente des condensateurs C1 ou C2 du circuit 60 four fournir la tension diminuée Vdd, et pour ainsi diminuer encore la capacité des condensateurs C1 et C2. A titre de variante, le signal de sélection et de synchronisation Com i peut être inversé par rapport à ce qui est représenté en .
De façon générale, selon un mode de réalisation, le rapport de la durée moyenne pendant laquelle au moins un parmi le signal Com i et le signal Data j est à la tension diminuée Vdd sur la somme de la durée moyenne pendant laquelle le signal Com i et le signal Data j sont au potentiel de référence bas Gnd et de la durée moyenne pendant laquelle au moins un parmi le signal Com i et le signal Data j est à la tension Vdd est supérieur à 75 %, de préférence supérieur à 85 %, plus préférentiellement supérieur à 95 %.
La représente un chronogramme de signaux reçus par le pixel d'affichage 12 i,j ayant la structure représentée en selon un autre mode de réalisation d'un procédé d'affichage d'une image sur l'écran d'affichage 10.
Dans la , les chronogrammes des signaux Com 1 , Com 2 , Com 3 et Data 1 pour les rangées de rang 1, 2 et 3 et la colonne de rang 1 sont représentés, sachant que les chronogrammes des autres signaux Com i sont similaires au chronogramme du signal Com 1 bien que décalé dans le temps. Les chronogrammes des signaux Vcc, Gnd, non représentés et des signaux Com i du mode de réalisation représenté en peut être identique à ceux représentés en . Les chronogrammes des signaux Com i et des signaux de données Data j du mode de réalisation représenté en sont identiques à ceux représentés en avec la différence que chaque phase P1 comprend deux phases successives P1.1 et P1.2. Pendant la phase P1.1, chaque signal de données Data j , j variant de 1 à N, est maintenu à l'état "1" lorsqu’un des signaux Com i , i variant de 1 à N, est à l'état "0" pour une longue durée pendant la sélection de la rangée de rang i. Pendant la phase P1.2 qui suit la phase P1.1, les signaux de données Data j sont transmis sur les électrodes de colonne 20 j et sont acquis par les pixels d'affichage 12 i,j de la rangée de rang i. Ce mode de réalisation est avantageux car, à tout moment, pour chaque pixel d'affichage 12 i,j , au moins un des signaux Com i et Data j reçus par le pixel d'affichage 12 i,j est à l'état "1".
Ces retours d’expérience permettent d’alimenter une base de données dans laquelle les paramètres déterminés lors de tests de différents disjoncteurs peuvent être labellisés par les indicateurs d’usure ainsi renseignés par retour d’expérience. Cette base de données peut alors être exploitée en tant que base de données d’apprentissage d’un modèle de classification automatique.
Les résultats d’un test pratiqué sur un disjoncteur peuvent également faire l’objet d’une visualisation au moyen de l’interface homme-machine 21 dans une représentation graphique où sont également représentés des résultats de tests de référence ayant fait l’objet du retour d’expérience. Ces résultats de tests de référence peuvent être associés dans la représentation graphique avec un label correspondant à leur indicateur d’usure. Une telle représentation permet de comparer les résultats d’un nouveau test avec les résultats des tests de référence et d’évaluer une proximité avec certains des résultats des tests de référence. Le label associé avec les résultats les plus proches permet d’estimer un indicateur d’usure du disjoncteur objet du nouveau test, par exemple un niveau d’usure neuf plutôt qu’usé.
Dans une réalisation possible, le processeur 20 est en outre configuré pour déterminer un indicateur d’usure du disjoncteur à partir du ou des paramètres caractéristiques d’un type de contact déterminés pour une ou plusieurs sections temporelles de type plateau. Pour réaliser cette détermination, le processeur peut mettre en œuvre un classifieur pré-entrainé issu de l’apprentissage du modèle de classification automatique. Ce classifieur permet d’affecter le ou les paramètres caractéristiques à une classe parmi une pluralité de classes chacune représentative d’un niveau d’usure et/ou un type d’usure.
L’invention s’étend également à un système de surveillance de l’état de santé d’un disjoncteur haute tension, comprenant un appareil de test 1 et appareil de diagnostic 2 tels que décrits précédemment. Ces appareils peuvent être des appareils distants ou, au contraire, être intégrés dans une même valise de mesure. Ce système améliore considérablement la précision des mesures et permet une identification plus fiable des défauts. Il peut en outre répondre aux limites des appareils actuels en offrant une interprétation plus exhaustive et précise, ce qui facilite la comparaison cohérente des essais successifs.
L’invention concerne également un procédé de test d’un disjoncteur haute tension, comprenant les étapes suivantes : injection, par une batterie d’accumulateurs, d’un courant continu d’amplitude supérieure à 1000 A dans une chambre de coupure du disjoncteur haute tension lors d’une manœuvre d’ouverture ou de fermeture du disjoncteur haute tension, mesure d’une tension aux bornes du disjoncteur haute tension lors de la manœuvre d’ouverture ou de fermeture du disjoncteur haute tension, et détermination, à partir de la tension mesurée et de l’amplitude du courant continu injecté, d’un signal de mesure de résistance de contact dynamique du disjoncteur haute tension lors de la manœuvre d’ouverture ou de fermeture du disjoncteur haute tension.
L’invention concerne également un procédé de diagnostic d’un disjoncteur haute tension comportant des contacts principaux et des contacts d’arc à l’intérieur d’une chambre de coupure, comprenant les étapes suivantes : obtention d’un signal de mesure de résistance de contact dynamique du disjoncteur haute tension lors d’une manœuvre d’ouverture ou de fermeture du disjoncteur haute tension, ladite manœuvre réalisant un déplacement des contacts principaux et des contacts d’arc qui entraine des changements de type de contact, détection des changements de type de contact dans le signal de mesure, lesdits changements formant dans le signal de mesure des sections temporelles de type transition qui séparent des sections temporelles de type plateau, détermination d’un paramètre caractéristique de chacune des sections temporelles de type plateau.
L’invention vise également un produit programme d’ordinateur comprenant des instructions qui, lorsque le programme est exécuté par un ordinateur, conduisent celui-ci à mettre en œuvre le procédé de test et/ou le procédé de diagnostic.
Utilisation de système de véhicule pour communication UWB et non UWB La présente divulgation concerne un procédé d’utilisation d’un système de véhicule, un programme d’ordinateur pour un tel système, un support de stockage pour un tel programme et un tel système pour véhicule.
Arrière-plan technique Il existe aujourd’hui des véhicules équipés de systèmes ayant enregistré un ou plusieurs identifiants, par exemple des dispositifs portables tels que des porte-clés (traduction de l’anglais « keyfob ») ou des smartphones. Chaque identifiant comprend une source d’énergie électrique (par exemple une pile) lui permettant d’être portatif. De tels systèmes permettent l’exécution de fonctions par le véhicule, comme par exemple localiser les un ou plusieurs identifiants. Par exemple, le véhicule peut commander l’ouverture du véhicule lorsque son propriétaire approche du véhicule en le localisant à l’aide d’un identifiant porté par le propriétaire. Pour l’exécution de ces fonctions, le système et les un ou plusieurs identifiants peuvent être configurés pour utiliser un protocole de communication UWB (acronyme de l’anglais « Ultra Wide Band », qui signifie en français « Bande Ultra Large ») et communiquer grâce à des échanges UWB, par exemple périodiquement. Une telle communication UWB est notamment robuste aux attaques, ce qui augmente la sécurité pour des applications critiques telles que l’ouverture des portes et/ou le démarrage du véhicule.
L’utilisation d’une telle communication UWB peut être conditionnée, par exemple par une réglementation ou une norme. En effet, les échanges UWB peuvent consommer trop d’énergie. C’est pourquoi, dans le but de conditionner son utilisation, le système et les un ou plusieurs identifiants peuvent également utiliser un autre protocole de communication (non UWB). Cet autre protocole de communication peut servir à vérifier que l’on est dans une situation dans laquelle une communication UWB peut être utilisée. Par exemple, le système et les un ou plusieurs identifiants peuvent être configurés pour ne réaliser des échanges UWB que lorsque les un ou plusieurs identifiants sont proches du véhicule, et la proximité des un ou plusieurs identifiants avec le véhicule peut être détectée par des échanges utilisant l’autre protocole de communication non UWB. Les échanges non UWB peuvent notamment être également répétés périodiquement pour détecter lorsque les un ou plusieurs identifiants ne sont plus proches du véhicule, et à ce moment arrêter les échanges UWB.
La communication par échanges UWB implique donc l’utilisation d’un autre protocole de communication (non UWB) par le système. Cela induit un risque que des échanges UWB se réalisent en même temps que des échanges non UWB. Or, une telle concomitance d’échanges UWB et non UWB induit des pics de courant dans les un ou plusieurs identifiants, provoquant notamment une réduction accélérée de durée de vie de la source d’énergie alimentant chaque identifiant.
La illustre deux exemples de situations 100, 200 dans lesquelles une telle concomitance entre des échanges UWB et non UWB se produit dans la communication entre un système et un identifiant. Dans ces exemples, l’autre protocole de communication non UWB est un protocole de communication BLE (acronyme de l’anglais « Bluetooth Low Energy », qui signifie en français « Bluetooth basse énergie »). Pour chaque exemple, la montre une évolution dans le temps des échanges BLE 101, 201, des échanges UWB 102, 202 et du courant dans l’identifiant 103, 203 dans chacun des deux exemples de situations 100, 200.