Circuit mémoire comprenant : - une matrice mémoire comprenant une pluralité de cellules électroniques (200 ; 500), dans laquelle au moins une cellule électronique (200 ; 500) comprend un empilement intégré comportant successivement : une première électrode (205) ; une couche intermédiaire (204') comprenant une couche de commutation ovonique à seuil (204 ; 204'') ; et une résistance (202) connectée à la couche intermédiaire (204'), et - un circuit de contrôle connecté à l'au moins une cellule électronique (200 ; 500), dans lequel le circuit de contrôle (405) est structuré et configuré pour appliquer, entre la première électrode (205) et la résistance (202), une première impulsion de tension d'une première polarité pour fixer un premier état logique de la cellule électronique et une seconde impulsion de tension d'une seconde polarité opposée à la première polarité, pour fixer un second état logique de la cellule électronique. Circuit mémoire selon la revendication 1, dans lequel la couche de commutation ovonique à seuil (204 ; 204'') est constituée d'un matériau chalcogénure. Circuit mémoire selon la revendication 1 ou 2, dans lequel l'au moins une cellule électronique (200) ne comprend que la couche intermédiaire (204') entre la première électrode (205) et la résistance (202), et dans lequel la couche intermédiaire (204') ne comprend que la couche de commutation ovonique à seuil (204 ; 204''). Circuit mémoire selon l'une quelconque des revendications 1 à 3, dans lequel la couche de commutation ovonique à seuil (204) a une épaisseur comprise entre 15 nm et 50 nm. Circuit mémoire selon l'une quelconque des revendications 1 à 4, dans lequel le circuit de contrôle (405) comprend une pluralité de lignes de bits (401) et une pluralité de lignes de mots (403), dans lequel l'au moins une cellule électronique (200) est connectée à une ligne de bits respective (401) par sa résistance (202), et à une ligne de mots respective (403) par sa première électrode (205). Circuit mémoire selon l'une quelconque des revendications 1 à 5, dans lequel l'empilement intégré comprend en outre un transistor (502) connecté à la résistance (202) du côté opposé par rapport à la couche intermédiaire (204'). Circuit mémoire selon la revendication 6, dans lequel le transistor (502) est un transistor MOSFET. Circuit mémoire selon la revendication 6, dans lequel le transistor (502) est un transistor FinFET. Circuit mémoire selon l'une quelconque des revendications 6 à 8, dans lequel la couche de commutation ovonique à seuil (204'') a une épaisseur comprise entre 5 nm et 10 nm. Circuit mémoire selon l'une quelconque des revendications 6 à 9, dans lequel le circuit de contrôle (405) comprend une pluralité de lignes de bits (401) et une pluralité de lignes de mots (403), dans lequel l'au moins une cellule électronique (500) est connectée à une ligne de mots respective (403) par son transistor (502), et à une ligne de bits respective (401) par sa première électrode (205). Circuit mémoire selon la revendication 10, dans lequel le transistor (502) comprend un drain (502d) et une grille (502g) et est connecté par son drain (502d) à la résistance (202), et par sa grille (502g) à la ligne de mots respective (403). Circuit mémoire selon l'une quelconque des revendications 1 à 11, dans lequel le circuit de contrôle (405) comprend, pour chaque paire de ligne de bits (403) et ligne de mots (401), un inverseur respectif comprenant un transistor p-MOS respectif et un transistor n-MOS respectif.